JP4276235B2 - 半導体メモリ - Google Patents

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Description

本発明は半導体メモリに関するもので、特に中央処理装置（ＣＰＵ）のような外部システムからのシステムクロックに同期して、メモリセルアレイ内のデータに高速でアクセスすることができる同期ダイナミックランダムアクセスメモリに関するものである。
コンピュータシステムは与えられた作業に対する命令を実行するためのＣＰＵと、ＣＰＵが要求するデータや、プログラム等を貯蔵するための主メモリを一般的に有する。コンピュータシステムの性能の向上のためには、ＣＰＵの動作速度を増加することと、ＣＰＵが待機時間なしに動作できるように主メモリへのアクセス時間をできる限り短くすることが要求される。最近のマイクロプロセッサのような現代的ＣＰＵにおいては、クロック周波数が３３ＭＨZ 、６６ＭＨZ 、１００ＭＨZ と速まり、それにつれ動作クロック周期はますます短かくなってきている。しかし、ビット当りのコストにおいて低価なため主メモリ装置として多用されている高密度ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の動作速度は、高速化したＣＰＵの動作速度と歩調を合わせることができなかった。
ＤＲＡＭは行アドレスストローブ信号バーＲＡＳの活性化時点、即ち論理“ハイ”から論理“ロウ”へのバーＲＡＳの遷移時点から、列アドレスストローブ信号バーＣＡＳの活性化によりラッチされた列アドレスの指定メモリ位置からデータがデータ出力バッファを通じて出力されるまでの最小時間、即ち最小バーＲＡＳアクセス時間を固有に有している。このバーＲＡＳアクセス時間はバーＲＡＳ待ち時間（latency)といわれ、そしてバーＣＡＳの活性化からデータ出力までの時間はバーＣＡＳ待ち時間といわれる。さらにまた、ＤＲＡＭは読出し動作後に再びアクセスする前にプリチャージ時間が必要である。このような要因によりＤＲＡＭの全体的な動作は低速となり、従って、ＣＰＵは待機時間を持たざるを得ない。
ＣＰＵの動作速度と、ＤＲＡＭのような主メモリの動作速度との差を補償するため、コンピュータシステムはＣＰＵと主メモリとの間にキャッシュメモリ（cache memory）と呼ばれる高速で高価なバッファメモリを有する。このキャッシュメモリはＣＰＵにより主メモリから頻繁に要求される情報データを貯蔵する。ＣＰＵがデータに対する要求を発する度にキャッシュメモリ制御装置はこれを受け取り、前記データがキャッシュメモリに貯蔵されているか否かを調べるためにキャッシュメモリを検査する。もし、要求されるデータがキャッシュメモリにあれば（以下、キャッシュヒットという）、高速データ伝送がキャッシュメモリからＣＰＵに直ぐさま行われる。しかし、要求されるデータがキャッシュメモリになければ（以下、キャッシュミスという）、キャッシュメモリ制御装置はより低速の主メモリからデータを読み出す。ここで読み出されたデータはキャッシュメモリに貯蔵され、ＣＰＵに送り出される。こうして、このデータに対する以後の要求はキャッシュメモリから高速に読み出すことができるようになっている。即ち、キャッシュヒットの場合はキャッシュメモリから高速データ伝送が可能であるが、キャッシュミスの場合には主メモリからＣＰＵへの高速データ伝送が期待できず、これによってＣＰＵの待機時間をもたらしてしまう。従って、主メモリとして使用するＤＲＡＭは高速動作の達成が重要である。
ＤＲＡＭとＣＰＵ又はキャッシュメモリとの間のデータ伝送は連続的なデータ、所謂データブロックとして伝送される。連続的なデータを高速で伝送するため、ページモード、スタティックコラムモード、ニブルモードといった動作モードを有するＤＲＡＭが提示されており、これら動作モードは米国特許番号第3,969,706 号及び第4,750,839 号に開示されている。ニブルモードを有するＤＲＡＭのメモリセルアレイは、多数のセルが同一アドレスによってアクセスできるように例えば４つに分割されている。データは連続して書込みあるいは読出しが可能なようにシフトレジスタに一時的に保持される。ニブルモードを有するＤＲＡＭは５ビット以上のデータを連続して伝送できないので、高速データ伝送システムに適用する時にシステム設計の柔軟性が低下する。
ＤＲＡＭにおいてページモードとスタティックコラムモードはバーＲＡＳタイミングで同一行アドレスが選択され、読出し信号全部がラッチされた後、ページモード時には、バーＣＡＳタイミングでバーＣＡＳのパルス発生つまりトグリングに同期し、また、スタティックコラムモード時には列アドレスの遷移を検出して、それぞれ列アドレスを連続してアクセスすることによって実現される。しかし、ページモード又はスタティックコラムモードを有するＤＲＡＭは、列アドレスの選択後に次の新たな列アドレスを入力するための列アドレスの設定及び保持時間といった特定時間を必要とする。従って、１００−Ｍｂｉｔ／ｓｅｃ以上の高いメモリ帯域幅（memory bandwidth) で連続的なデータをアクセスすること、即ちバーＣＡＳサイクル時間を１０ｎｓｅｃ以下にすることは不可能である。また、ページモードにおいてバーＣＡＳサイクル時間の短縮は書込み動作時に選択されたメモリセルにデータを書き込むための十分な列選択時間を保障できないので、誤りデータが書き込まれる可能性がある。しかし、これら高速動作モードはＣＰＵのシステムクロックに同期した動作ではないので、ＣＰＵが高速化される度にデータ伝送システムは新たに設計したＤＲＡＭ制御装置を使用しなければならない。
従って、マイクロプロセッサなどの高速ＣＰＵと歩調を合わせるため、このマイクロプロセッサのシステムクロックと同期して高速でデータにアクセスできる同期ＤＲＡＭの開発が要求されている。具体的な回路の開示はないが、同期ＤＲＡＭに関する一般的な説明が１９９２年４月に発行されたNIKKEI MIC-RODEVICESの第１５８頁〜第１６１頁に開示されている。
同期ＤＲＡＭに対する使用範囲の拡張と使いやすさを向上させるため、同期ＤＲＡＭの一つのチップが多種のシステムクロック周波数で動作し、各クロック周波数に依存する待ち時間と出力されるビットの数量を定めるバースト長（又はサイズ）と列アドレス形式等のような種々の動作モードをプログラムするように許容することが更に望ましい。ＤＲＡＭ技術において動作モードを選択する例は、１９８９年５月２３日付発行の米国特許番号第4,833,650号と、１９９１年１月２２日付発行の同一出願人に譲渡された米国特許番号第4,987,325号に開示されている。この技術はページモード、スタティックコラムモード及びニブルモードなどのような動作モードのうちいずれか一つを選択する技術を開示している。この従来技術に開示された動作モードの選択は、レーザー装置からのレーザービーム又は電源からの電流によるヒューズの切断、あるいはボンディングパッドの選択的連結によって行われる。しかし、これら従来の技術はいったん動作モードが選択されると、この選択された動作モードは他の動作モードに変更することができない。従って、従来技術は必要な場合に動作モードを任意に変更できないという欠点がある。
従って本発明の目的は、第一に、外部システムクロックに同期してデータの入出力が可能な同期ダイナミックランダムアクセスメモリを提供することにある。第二に、高性能の同期ＤＲＡＭを提供することにある。第三に、高速データ伝送率で動作可能な同期ＤＲＡＭを提供することにある。第四に、多様なシステムクロック周波数で動作できる同期ＤＲＡＭを提供することにある。第五に、入力データ又は出力データの数をプログラムすることができる同期ＤＲＡＭを提供することにある。第六に、バイナリー又はインタリーブモードで計数動作が可能な計数器を提供することにある。第七に、入力データ又は出力データの数に関係なく不必要なチップの内部動作を遮断する半導体メモリを提供することにある。第八に、多様な動作モードを設定できる半導体メモリを提供することにある。第九に、高速データ伝送率で動作するデータ伝送と、プリチャージを提供するデータ伝送回路とを有する半導体メモリを提供することにある。第十に、少なくとも２個のメモリバンクを有する一つの半導体メモリチップにおいて、これらメモリバンクの動作モードをそれぞれ設定できる回路を有する半導体メモリを提供することにある。
このような目的を達成するために本発明に係る回路は、半導体メモリの動作モードをプログラムするための前記半導体メモリにおける回路であって、モード設定信号を発生させるモード設定制御信号発生器（２００）と、パワーオン時にパワーオン信号を出力するパワーオン回路（２０３）と、それぞれが前記モード設定制御信号発生器に接続されて前記モード設定信号を入力し、前記パワーオン信号に応答して所定の動作モードを表す所定のコードを貯蔵すると共に、パワーアップ後に前記モード設定信号に応答して、前記半導体メモリの動作モードを決定するコードを貯蔵する複数のコードレジスタ（２０２）と、を備える。
また、本発明の半導体メモリは、外部アドレスとモード設定制御信号に応答してアドレスコードを貯蔵するレジスタと、レジスタからのアドレスコードに応答して選択された動作モード信号を発生する動作モード設定回路と、前記動作モードの設定後自動的にプリチャージするための自動プリチャージ回路と、を有する。
半導体メモリ装置は、少なくとも２個のメモリバンクを同一チップ上にもち、前記各メモリバンクの動作モードを設定するために外部アドレス信号と外部ストローブ信号により各バンクを選択し、各バンクの動作モード制御信号を発生する制御手段を有する。
半導体メモリ装置は時系列的に１束になった入出力データの数によって定められるバースト長に従ってバーストの長さを示す信号を発生する手段と、該信号に応答してデータの出力をディスエーブルするデータ出力バッファと、を有する。また、本発明の半導体メモリ装置は前記信号に応答してリセットされるアドレス発生回路を有する。
半導体メモリ装置は行と列に配列された多数のメモリセルを有するメモリセルアレイと、同一行に接続された多数のメモリセルから少なくとも２個以上のメモリセルに貯蔵されたデータを対応ビット線に読出しするための手段と、前記対応ビット線の数より多くのデータ線と、このデータ線のうち対応データ線に前記対応ビット線上に読出しされたデータを伝送するために前記対応ビット線を前記対応データ線に連結するための選択手段と、前記対応データ線上にデータ伝送中に他のデータ線をプリチャージする手段と、を有する。
また、本発明の半導体メモリ装置は、行と列に配列された多数のメモリセルをもち、前記列は予め予定された数の第１列と第２列にそれぞれグループ化された第１列群と第２列群を有するメモリセルアレイと、前記第１列の数と同一の第１データ線と前記第２列の数と同一の第２データ線とから構成されたデータバスと、前記各第１列群を構成する第１列と前記第１データ線との間にそれぞれ接続された第１選択スイッチと、前記各第２列群を構成する第２列と前記第２データ線との間にそれぞれ接続された第２選択スイッチと、前記第１データ線と前記第２データ線上のデータ伝送が代る代る行われるように前記第１選択スイッチと第２選択スイッチを代る代るターンオンする手段と、を有する。他の目的と種々の利点は添付の図面を参照して詳細に説明されるであろう。
上述のように本発明は、半導体メモリにおいて外部システムクロックに同期してデータの入出力が可能であり、高速データ伝送率と多様なシステムクロック周波数で動作することができ、入力データ又は出力データの数をプログラムできるという効果がある。また、バイナリー又はインタリーブモードで計数動作が可能な計数器を提供することもできる。
また本発明は、入力データ又は出力データの数に関係なく不必要なチップの内部動作を遮断し、多様な動作モードを設定できる。そして、高速データ伝送率で動作できるデータ伝送と、プリチャージを提供するデータ伝送回路とをもち、少なくとも２個のメモリバンクを有する一つの半導体メモリチップにおいて該メモリバンクの動作モードを設定できる回路を有する効果がある。
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。図面の説明においては、同一の構成要素に対してはできるだけ同一の符号又は参照番号を使用する。下記の説明において、メモリセルとメモリセルの数、メモリセルアレイの数、メモリバンクの数、電圧値、回路構成及び部品等の多くの特定の仕様が本発明の全体的な理解のために示されている。しかし、これら特定の仕様でなくても本発明の実施が可能であるのは、この技術分野で通常の知識を有する者には自明であろう。
本実施例の同期ＤＲＡＭは同一チップ上に対（twin）ウェールＣＭＯＳ製造技術を使用して製作され、０．６〜０．６５Ｖのしきい電圧を有するＮチャネルトランジスタと−０．８〜−０．８５Ｖのしきい電圧を有するＰチャネルトランジスタが使用される。また、３．３Ｖの電源電圧Ｖｃｃが使用される。
チップの構造
図１及び図２は、本発明による同期ＤＲＡＭの一つの半導体チップ上に形成された各種構成部分の概略的平面構造を示す図である。本実施例のＤＲＡＭは、２，０９７，１５２（２Ｍ）×８ビットで構成された１６，７７７，２１６（１６Ｍ）ビットの同期ＤＲＡＭである。メモリセルアレイはデータ伝送率を高めるために図１に示された第１バンク１２と図２に示された第２バンク１４に分割されている。各バンク１２、１４はさらに上部メモリセルアレイ１６Ｔと下部メモリセルアレイ１６Ｂで構成されており、この上部及び下部メモリセルアレイ１６Ｔ、１６Ｂはそれぞれ４，１９４，３０４（４Ｍ）ビットのメモリセルを有している。
また、この上部及び下部メモリセルアレイ１６Ｔ、１６Ｂはさらに左右で隣接し合う２Ｍビットメモリセルであるメモリセルアレイ２０ＴＬ、２０ＴＲと２０ＢＬ、２０ＢＲに等分されている。ここで各メモリセルアレイ２０ＴＬ、２０ＴＲと２０ＢＬ、２０ＢＲを順に第１〜第４メモリセルアレイと称するものとする。つまり、各バンク１２、１４は第１〜第４メモリセルアレイで構成された４個のメモリセルアレイに分割されている。さらに、これら第１〜第４メモリセルアレイはそれぞれ８個のサブメモリセルアレイ（以下、サブアレイと称する）２２ＴＬ１〜２２ＴＬ８と、２２ＴＲ１〜２２ＴＲ８と、２２ＢＬ１〜２２ＢＬ８と、２２ＢＲ１〜２２ＢＲ８に分割されている。このサブアレイのそれぞれは２５６本のセル行と、１，０２４本のセル列のマトリックス形式でなる２５６Ｋビットのメモリセルを有し、各メモリセルは公知の１トランジスタ１キャパシタ形のセルである。
各バンク１２、１４において上部メモリセルアレイ１６Ｔと下部メモリセルアレイ１６Ｂとの間には行デコーダ１８が配されている。各バンク１２、１４の行デコーダ１８は各サブアレイ内にある２５６本の行線、即ちワード線と接続し、行デコーダ１８を中心に対称に配列された各上・下部サブアレイ対（２２ＴＬ１、２２ＢＬ１）、…、（２２ＴＲ８、２２ＢＲ８）内のワード線は垂直方向に配されている。行デコーダ１８は、行アドレスバッファからの行アドレスに応答して第１〜第４メモリセルアレイの中でそれぞれの一つのサブアレイを選択し、この選択されたサブアレイで一本のワード線を選択し、選択されたワード線上に行駆動電圧を供給する公知の回路である。従って、行デコーダ１８は各バンク１２、１４に与えられた行アドレスに応答して４本のワード線を選択する。即ち、上部左側サブアレイ２２ＴＬ１〜２２ＴＬ８の中で選択された一つのサブアレイにおける一本のワード線と、下部左側サブアレイ２２ＢＬ１〜２２ＢＬ８の中で選択された一つのサブアレイにおける一本のワード線と、上部右側サブアレイ２２ＴＲ１〜２２ＴＲ８の中で選択された一つのサブアレイにおける一本のワード線と、下部右側サブアレイ２２ＢＲ１〜２２ＢＲ８の中で選択された一つのサブアレイにおける一本のワード線とが選択される。
第１バンク１２の上部メモリセルアレイ１６Ｔと下部メモリセルアレイ１６Ｂの右側端と、第２バンク１４の上部メモリセルアレイ１６Ｔと下部モリアレイ１６Ｂの左側端にそれぞれ列デコーダ２４が位置する。各列デコーダ２４は、横方向に相互平行で且つワード線と垂直に配される２５６本の列選択線と接続され、列アドレスに応答して前記列選択線のうちの一本を選択する。Ｉ／Ｏバス２６はワード線に平行に配され、各サブアレイ２２ＴＬ、２２ＢＬ、２２ＴＲ、２２ＢＲの両側端に隣接している。サブアレイ間にあるＩ／Ｏバス２６は２個の隣接するサブアレイによって共有されている。各Ｉ／Ｏバス２６は４対のＩ／Ｏ線で構成され、各Ｉ／Ｏ線対は相補関係にある２本の信号線で構成され、列選択スイッチ及びセンスアンプを通じて対応するビット線対と連結される。
図３は、前述の上部メモリセルアレイ１６Ｔにあるサブアレイ２２ＴＬ１〜２２ＴＬ８のうち奇数番目のサブアレイと、これに関連するＩ／Ｏバスの配置を示す図である。左側の第１Ｉ／Ｏバス２６Ｌと右側の第２Ｉ／Ｏバス２６Ｒはサブアレイ２２の左右側端でワード線ＷＬ０〜ＷＬ２５５とに平行に配されている。第１及び第２Ｉ／Ｏバス２６Ｌ、２６ＲはそれぞれＩ／Ｏ線対（Ｉ／Ｏ0 、バーＩ／Ｏ0 ）と（Ｉ／Ｏ1 、バーＩ／Ｏ1 ）で構成された第１Ｉ／Ｏ線対と、Ｉ／Ｏ線対（Ｉ／Ｏ2 、バーＩ／Ｏ2 ）と（Ｉ／Ｏ3 、バーＩ／Ｏ3 ）で構成された第２Ｉ／Ｏ線対で構成されている。
サブアレイ２２は折返しビット線（folded bit line)方式で配列され、ワード線ＷＬ０〜ＷＬ２５５に垂直な１，０２４対（即ち、２，０４８本のビット線）のビット線対２８を有する。ワード線とビット線の交差点にメモリセル３０が位置している。前記サブアレイ２２を構成するビット線対２８は所定数のビット線対（本実施例では２対のビット線）ずつ分けられ、奇数番目に位置する多数の第１ビット線群２８Ｌ１〜２８Ｌ２５６と、偶数番目に位置する多数の第２ビット線群２８Ｒ１〜２８Ｒ２５６とに分けられている。第１ビット線群２８Ｌは第２ビット線群２８Ｒと代る代る交互に配列されている。さらに、第１ビット線群２８Ｌのうち奇数番目のビット線対（第１サブ群とする）２８Ｌ１、２８Ｌ３、…、２８Ｌ２５５と偶数番目のビット線対（第２サブ群とする）２８Ｌ２、２８Ｌ４、…、２８Ｌ２５６は対応するセンスアンプ３２Ｌと列選択スイッチ３４Ｌを介して第１Ｉ／Ｏバス２６Ｌ内の前記第１Ｉ／Ｏ線対と第２Ｉ／Ｏ線対にそれぞれ接続され、第２ビット線群２８Ｒのうち奇数番目のビット線対（第１サブ群とする）２８Ｒ１、２８Ｒ３、…、２８Ｒ２５５と偶数番目のビット線対（第２サブとする）２８Ｒ２、２８Ｒ４、…、２８Ｒ２５６は対応するセンスアンプ３２Ｒと列選択スイッチ３４Ｒを介して第２Ｉ／Ｏバス２６Ｒ内の第１Ｉ／Ｏ線対と第２Ｉ／Ｏ線対にそれぞれ接続されている。
左右側Ｉ／Ｏバス２６Ｌ、２６Ｒで第１Ｉ／Ｏ線対（Ｉ／Ｏ0 、バーＩ／Ｏ0）（Ｉ／Ｏ1 、バーＩ／Ｏ1 ）に関連する列選択スイッチに接続された第１列選択線Ｌ０、Ｌ２、…、Ｌ２５４は、第２Ｉ／Ｏ線対（Ｉ／Ｏ2 、バーＩ／Ｏ2 ）、（Ｉ／Ｏ3 、バーＩ／Ｏ3 ）に関連した列選択スイッチに接続された第２列選択線Ｌ１、Ｌ３、…、Ｌ２５５と平行に交互に配列されている。従って、行アドレスにより一本のワード線、即ち一つのページが選択された後に列選択線Ｌ０〜Ｌ２５５を読出し動作で連続して選択することにより、各左右側Ｉ／Ｏバス２６Ｌ、２６Ｒにある第１Ｉ／Ｏ線対と第２Ｉ／Ｏ線対は２ビットずつ代る代る継続するデータ（continuous data)を提供する。即ち、各Ｉ／Ｏバスにある第１及び第２Ｉ／Ｏ線対は２ビットのデータを代る代る連続して伝送するようになっている。
対応センスアンプ３２Ｌ、３２Ｒと連結され、交互に反対方向に延びて配される線対３６は、隣接するサブアレイ内にある対応センスアンプ３２Ｌ、３２Ｒを通じて対応ビット線群２８Ｌ、２８Ｒとそれぞれ接続される。即ち、第１Ｉ／Ｏバス２６Ｌの第１Ｉ／Ｏ線対と第２Ｉ／Ｏ線対は、左側に隣接するサブアレイ（図示せず）の第１ビット線群のうち奇数番目のビット線対（第１サブビット線群と称する）と偶数番目のビット線対（第２サブビット線群と称する）と対応列選択スイッチ３２Ｌとを、対応センスアンプを通じてそれぞれ連結される。そして同様に、第２Ｉ／Ｏバス２６Ｒの第１Ｉ／Ｏ線対と第２Ｉ／Ｏ線対は、右側に隣接するサブアレイ（図示せず）の第２ビット線群のうち奇数番目のビット線対（第１サブビット線群）と偶数番目のビット線対（第２サブビット線群）とを、対応列選択スイッチ３２Ｒと対応センスアンプを通じてそれぞれ連結される。
従って、図１及び図２の各サブアレイのビット線対は図３に示されたようにサブアレイ２２の第１及び第２ビット線群のように分けられているので、この第１ビット線群と関連したＩ／Ｏバスは、第２ビット線群と関連したＩ／Ｏバスと交互に配列される。即ち、奇数番目に位置したそれぞれの第１Ｉ／Ｏバスはこのバスに隣接した二つのサブアレイ内の第１ビット線群に係わっており、偶数番目に位置したそれぞれの第２Ｉ／Ｏバスはこのバスに隣接した二つのサブアレイ内の第２ビット線群に係わっている。図１及び図２の各サブアレイにおける第１及び第２Ｉ／Ｏバスの第１及び第２Ｉ／Ｏ線対と、このサブアレイの各ビット線対の接続関係は、図３と関連して説明した通りである。
なお、前記各センスアンプ３２Ｌ又は３２Ｒは、Ｐチャネルセンスアンプと分離用トランスファトランジスタとＮチャネルセンスアンプ及び等化及びプリチャージ回路で構成された公知のセンスアンプを使用することが出来る。従って、隣接する二つのサブアレイ間にあるＩ／Ｏバス２６は、分離用トランスファトランジスタを制御することにより選択されたサブアレイからデータを読出し、あるいは前記アレイにデータを書き込むための共通Ｉ／Ｏバスである。
上記図１及び図２において、各バンク１２、１４で第１及び第３メモリセルアレイ２０ＴＬ、２０ＴＲの上部にこれらに対応するＩ／Ｏ線選択及びプリチャージ回路３８ＴＬ、３８ＴＲと、Ｉ／Ｏセンスアンプ及びラインドライバ４０ＴＬ、４０ＴＲがそれぞれ位置し、第２及び第４メモリセルアレイ２０ＢＬ、２０ＢＲの下部にこれらに対応するＩ／Ｏ線選択およびプリチャージ回路３８ＢＬ、３８ＢＲと、Ｉ／Ｏセンスアンプ及びラインドライバ４０ＢＬ、４０ＢＲがそれぞれ位置する。Ｉ／Ｏ線選択及びプリチャージ回路３８ＴＬ、３８ＴＲ、３８ＢＬ、３８ＢＲは対応メモリセルアレイ２０ＴＬ、２０ＴＲ、２０ＢＬ、２０ＢＲ内のＩ／Ｏバス２６の対とそれぞれ接続される。
即ち、奇数番目のＩ／Ｏ線選択及びプリチャージ回路は対応メモリセルアレイ内の奇数番目のＩ／ＯバスのＩ／Ｏバス対とそれぞれ接続され、偶数番目のＩ／Ｏ線選択及びプリチャージ回路は対応メモリセルアレイ内の偶数番目のＩ／ＯバスのＩ／Ｏバス対とそれぞれ接続される。よって、各バンク１２、１４の前記Ｉ／Ｏ線選択及びプリチャージ回路の一番外側にあるＩ／Ｏ線選択及びプリチャージ回路はそれぞれ３個のサブアレイ内の第１ビット線群と連結されたメモリセルにデータを書き込み、あるいはそのメモリセルからデータを読み出すことができ、残りの偶数番目及び奇数番目のＩ／Ｏ線選択及びプリチャージ回路は４個のサブアレイ内の第２ビット線群及び第１ビット線群と連結されたメモリセルにデータを書き込み、あるいはそのメモリセルからデータを読み出すことができる。
各Ｉ／Ｏ線選択及びプリチャージ回路３８は、この回路に接続した一対のＩ／Ｏバスのうちいずれか一つを選択するＩ／Ｏバス選択回路と、選択されたＩ／Ｏバスを構成する第１Ｉ／Ｏ線対（Ｉ／Ｏ0 、バーＩ／Ｏ0 ）及び（Ｉ／Ｏ1 、バーＩ／Ｏ1 ）と第２Ｉ／Ｏ線対（Ｉ／Ｏ2 、バーＩ／Ｏ2 ）及び（Ｉ／Ｏ3 、バーＩ／Ｏ3 ）のうちいずれか一つがデータを伝送する時、他のＩ／Ｏ線対をプリチャージするためのＩ／Ｏ線プリチャージ回路とから構成される。
ＰＩＯバス４４と対応するＩ／Ｏセンスアンプ及びラインドライバ４０にを通してそれぞれデータバス４２Ｔ、４２Ｂ（ＤＢ０〜ＤＢ７）に接続される。各ＰＩＯバス４４は対応Ｉ／Ｏバス選択回路により選択されたＩ／Ｏバスに接続される。従って、ＰＩＯバス４４はＩ／Ｏバス２６と同様に４対のＰＩＯ線で構成されている。各Ｉ／Ｏセンスアンプ及びラインドライバ４０は、読出し動作で対応Ｉ／Ｏバス選択回路とＰＩＯバスを通して入力されるデータを増幅するためのＩ／Ｏセンスアンプと、書込み動作で対応データバス４２を通して入力されるデータをＩ／Ｏバス選択回路によって選択されたＩ／Ｏバスに送出するためのラインドライバとで構成される。従って、上述したように第１Ｉ／Ｏ線対と第２Ｉ／Ｏ線対のうちいずれか一つのＩ／Ｏ線対上のデータが対応ＰＩＯ線対を通じて前記センスアンプに入力されると、他のＩ／Ｏ線対と連結されたＰＩＯ線対は、前記Ｉ／Ｏ線プリチャージ回路により前記Ｉ／Ｏ線対と共にプリチャージされる。書込み動作においてラインドライバ４０も選択されたＰＩＯ線対を通じて対応Ｉ／Ｏ線対にデータを送出するとき、非選択されたＰＩＯ線対とこれらの対応Ｉ／Ｏ線対はプリチャージを始める。
図１および図２に示す同期ＤＲＡＭチップ上の最上端と最下端には上部データバス４２Ｔと下部データバス４２Ｂが横方向に平行にそれぞれ配されている。データバス４２Ｔと下部データバス４２Ｂはそれぞれ４対のデータバスで構成され、各データバスは上述したＩ／Ｏバス２６及びＰＩＯバス４４の線の数と同一の４対のデータ線で構成されている。上部データバス４２Ｔを構成する４対のデータバスＤＢ０〜ＤＢ３と、下部データバス４２Ｂを構成する４対のデータバスＤＢ４〜ＤＢ７の右側端はデータ入出力マルチプレクサ４６にそれぞれ接続され、データ入出力マルチプレクサ４６はデータ入出力線４７とデータ入出力バッファ４８を通して入出力パッド（図示せず）にそれぞれ連結される。
各バンク１２、１４において、第１メモリセルアレイ２０ＴＬと関連したＩ／Ｏセンスアンプ及びラインドライバ４０ＴＬは、第１及び第２データバスＤＢ０、ＤＢ１と代る代る接続され、第３メモリセルアレイ２０ＴＲと関連したＩ／Ｏセンスアンプ及びラインドライバ４０ＴＲは第３及び第４データバスＤＢ２、ＤＢ３と代る代る接続される。同様に、第２メモリセルアレイ２０ＢＬと関連したＩ／Ｏセンスアンプ及びラインドライバ４０ＢＬは第５及び第６データバスＤＢ４、ＤＢ５と代る代る連結され、第４メモリセルアレイ２０ＢＲと関連したＩ／Ｏセンスアンプ及びラインドライバ４０ＢＲは第７及び第８データバスＤＢ６、ＤＢ７と代る代る連結されている。
中央Ｉ／Ｏセンスアンプ及びラインドライバ４３Ｔ、４３Ｂは各バンク１２、１４において第１メモリセルアレイ２０ＴＬと第３メモリセルアレイ２０ＴＲとの間及び第２メモリセルアレイ２０ＢＬと第４メモリセルアレイ２０ＢＲとの間にあるＩ／Ｏバスとそれぞれ接続する。各バンク１２、１４において上部にある中央Ｉ／Ｏセンスアンプ及びラインドライバ４３Ｔは読出し動作時に制御信号に応答して対応Ｉ／Ｏバス上のデータを増幅し、データバスＤＢ１又はＤＢ３に連結する作用をするＩ／Ｏセンスアンプと、書込み動作時に制御信号に応答してデータバスＤＢ１又はＤＢ３上のデータをＩ／Ｏバスに送出するラインドライバとから構成される。同様に、下部にある中央Ｉ／Ｏセンスアンプ及びラインドライバ４３Ｂは第４及び第８データバスＤＢ５、ＤＢ７と接続されている。
例えば、第１バンク１２内のサブアレイ２２ＴＬ３、２２ＢＬ３、２２ＴＲ３、２２ＢＲ３とこれらの各サブアレイ内の一本のワード線（又はページ）が行アドレスに応答する行デコーダ１８によって選択されると仮定すると、この行デコーダ１８は各サブアレイ２２ＴＬ３、２２ＢＬ３、２２ＴＲ３、２２ＢＲ３を指定するブロック情報信号（後述するが、図２６にＢＬＳとして示す）を発生する。その後、読出し動作において、後述する制御回路５０は、一つの外部列アドレスに応答して連続する列アドレスを発生し、この列アドレス流れ（stream）に応答して列デコーダ２４は連続する列選択信号を発生する。この様な連続的列選択を行なうために、列クロックに対応するシフトレジスタ型のカウンタあるいはリング上のシフトレジスタの出力と通常行レコーダの出力と論理和を用いてもよい。この場合は、行デコーダの初期出力をシフトレジスタにセットする必要がある。
一番目の列選択信号ＣＳＬ０が列選択線Ｌ０を選択すると仮定すると、図３にトランスファーゲートとして示された対応列選択スイッチ３４がターンオンして、対応ビット線対上に形成されたデータが前記各サブアレイの両側端に配置された左右側Ｉ／Ｏバスの第１Ｉ／Ｏ線対（Ｉ／Ｏ0 バーＩ／Ｏ0 ）及び（Ｉ／Ｏ1、バーＩ／Ｏ1 ）に伝送される。Ｉ／Ｏ線選択及びプリチャージ回路３８ＴＬ、３８ＢＬ、３８ＴＲ、３８ＢＲはブロック情報信号ＢＬＳを入力してそれに対応する。選択されたサブアレイ２２ＴＬ３、２２ＢＬ３、２２ＴＲ３、２２ＢＲ３と関連するＩ／Ｏ線選択及びプリチャージ回路３８ＴＬ、３８ＢＬ、３８ＴＲ、３８ＢＲは前記サブアレイと関連する左右側Ｉ／Ｏバスを選択する。
この左右側Ｉ／Ｏバス内にある第１Ｉ／Ｏ線対上のデータは、対応ＰＩＯ線対と前記ブロック情報信号ＢＬＳに応答して発生した制御信号によってターンオンされた対応Ｉ／Ｏセンスアンプを介して、対応データバスＤＢ０〜ＤＢ７内の対応データ線対に伝送される。しかし、このときデータ伝送のないＩ／Ｏ線対、即ち第２Ｉ／Ｏ線対とこれに連結されたＰＩＯ線対は前記Ｉ／Ｏプリチャージ回路により全てプリチャージ状態にある。また、データを伝送しないデータ線対は後述のようにデータ入出力マルチプレクサ４６によりプリチャージされている。その後、列アドレス流れのうち２番目の列選択信号ＣＳＬ１により対応列選択スイッチがターンオンされると、同様に前記左右側Ｉ／Ｏバス内の第２Ｉ／Ｏ線対と対応ＰＩＯ線対及び対応データ線対に対応ビット線上のデータが伝送される。その反面、第１Ｉ／Ｏ線対及びこれらに連結されるＰＩＯ線対及びデータ線対はプリチャージされ、以後のデータを伝送するための用意をする。
列選択線Ｌ１上の列選択信号ＣＳＬ１の次に列選択信号ＣＳＬ２〜ＣＳＬ２５５が連続して列選択線Ｌ２〜Ｌ２５５上に入力されると、列選択信号ＣＳＬ０、ＣＳＬ１の場合のデータ伝送動作が反復して行われる。従って、選択されたワード線と接続された全てのメモリセルから読み出されたビット線対上の全てのデータが読み出される。即ち、全てのページ読出し（full page read-out）が可能である。読出し動作において、第１Ｉ／Ｏ線対と第２Ｉ／Ｏ線対は、データの伝送とプリチャージを代る代る複数のデータを伝送し、第１及び第２Ｉ／Ｏ線対に関連する第１データ線対と第２データ線対も対応するデータ伝送とプリチャージを周期的に繰り返す。各データバスと接続したデータ出力マルチプレクサは第１及び第２データ線対のうちいずれか一つを通じて並列に伝送される複数のデータを貯蔵し、他のデータ線対をプリチャージする。よって、各データ出力マルチプレクサは第１及び第２データ線対上の複数のデータを予め予定された周期で先取り（prefetch）しつつ、データ選択信号に応答して連続する直列データを出力する。直列データをシステムクロックに同期して対応データ出力バッファを介してデータ入出力パッドに出力する。これにより、クロックサイクル毎に８ビットの並列データが連続出力される。
書込み動作は上述した読出し動作と逆の順序で行われる。簡単に説明すれば、直列データはデータ入出力パッドを通じてデータ入力バッファからシステムクロックに同期して直列に出力される。データ入力バッファからの直列データは、各データ入力デマルチプレクサによりクロックサイクルごとに複数の並列データとして対応データバスの第１及び第２データ線対に代る代る伝送される。第１又は第２データ線対上のデータは対応ラインドライバとＩ／Ｏ線選択回路によって選択されたＩ／Ｏバス及び対応ビット線対を通して選択されたメモリセルに順次書き込まれる。読出し動作におけるデータ伝送とプリチャージと同様に、同一バス内にある第１線対と第２線対のデータ伝送とプリチャージはクロックサイクルごとに交互に行われる。
第１バンク１２と第２バンク１４との間には本発明による同期ＤＲＡＭの動作を制御するための制御回路５０が配置される。制御回路５０は行及び列デコーダ１８、２４と、Ｉ／Ｏ線選択及びプリチャージ回路３８と、Ｉ／Ｏセンスアンプ及びラインドライバ４０、４３と、データ入出力マルチプレクサ４６と、データ入出力バッファ４８を制御するための制御クロック及び信号を発生する働きをする。さらに、制御回路５０は行制御回路と列制御回路に分けることができる。以下、制御回路５０について、行制御回路、データ通路、及び列制御回路に分けて説明する。
行制御回路
通常の非同期ＤＲＡＭは、バーＲＡＳの論理レベル、例えば論理“ロウ”によって読出し又は書込みなどの動作を行うために活性化される。これを以下の説明ではレベルバーＲＡＳと称する。レベルバーＲＡＳは所定の情報、例えば論理“ハイ”から論理“ロウ”へのバーＲＡＳのレベル遷移は活性化を命令し、論理“ロウ”から論理“ハイ”へのバーＲＡＳのレベル遷移はプリチャージを命令する情報を提供している。しかし、同期ＤＲＡＭはシステムクロックに同期して動作しなければならないので、通常のＤＲＡＭで使用する上記命令は同期ＤＲＡＭでは使用できない。即ち、同期ＤＲＡＭはシステムクロックの立上りエッジ（rising edge)又は立下りエッジ（falling edge）で命令情報をサンプリングすることが必要なので（本発明の実施例は立上りエッジで命令をサンプリングする）、レベルバーＲＡＳが同期ＤＲＡＭで適用されるにしても、通常のレベルバーＲＡＳの命令は使用できない。
図６と図７は本発明による同期ＤＲＡＭで使用する命令を示すタイミング図である。図６はパルス信号であるバーＲＡＳ信号（以下、パルスバーＲＡＳという）が使用される場合の各種の命令を示すもので、図７はレベルバーＲＡＳが使用される場合の各種命令を示すものである。
図６と図７から分るように、システムクロックＣＬＫの立上りエッジでバーＲＡＳが論理“ロウ”で、バーＣＡＳと書込みエネーブル信号バーＷＥが論理“ハイ”であれば活性化（アクティブ）される。また、活性化後のシステムクロックＣＬＫの立上りエッジにおける論理“ハイ”のバーＲＡＳ、論理“ロウ”のバーＣＡＳと論理“ハイ”のバーＷＥは読出し命令を表す。また、活性化後のシステムクロックＣＬＫの立上りエッジおける論理“ハイ”のバーＲＡＳ、論理“ハイ”のバーＣＡＳと論理“ロウ”のバーＷＥを書込み命令を表す。システムクロックＣＬＫの立上りエッジにおいて論理“ロウ”のバーＲＡＳ、論理“ハイ”のバーＣＡＳと論理“ロウ”のバーＷＥがサンプリングされた時にはプリチャージが行われる。また、本発明の特徴である動作モード設定命令の入力は、クロックＣＬＫの立上りエッジでバーＲＡＳ、バーＣＡＳ、及びバーＷＥが全部論理“ロウ”の場合に行なわれる。また、バーＣＡＳビフォアバーＲＡＳリフレッシュ（バーＣＡＳ−before−バーＲＡＳ refresh:以下ＣＢＲとする）命令はＣＬＫの立上りエッジでバーＲＡＳとバーＣＡＳが論理“ロウ”で、バーＷＥが論理“ハイ”の場合に入力される。セルフリフレッシュ（self refresh）命令はＣＢＲの変種であって、クロックＣＬＫの連続する３つの立上りエッジでバーＲＡＳとバーＣＡＳが論理“ロウ”で、バーＷＥが論理“ハイ”の場合に入力される。
同期ＤＲＡＭも通常の非同期ＤＲＡＭと同様に、バーＲＡＳの活性化からバーＣＡＳの活性化（論理“ロウ”）までの期間、即ちバーＲＡＳ−バーＣＡＳ遅延時間ｔRCD とバーＲＡＳの活性化前のプリチャージ期間、即ちバーＲＡＳプリチャージ時間ｔRPを固有に有している。有效なデータの書込みと読出しを保障するため、これらｔRCD とｔRPの最小値（本発明の同期ＤＲＡＭでそれぞれ２０ｎｓと３０ｎｓ）はメモリシステムの設計者にとって重要である。同期ＤＲＡＭにおいてはシステム設計者の便宜を図るため、システムクロック周期で正規化してｔRCD とｔRPの最小値をシステムクロックサイクルの数として提供するのが望ましい。例えば、システムクロック周波数が１００ＭＨでｔRCD とｔRPの最小値がそれぞれ２０ｎｓと３０ｎｓである場合、ｔRCD とｔRPのクロックサイクルはそれぞれ２と３になる。行制御回路は、前述したｔRCD の期間中にワード線を選択し、読出し動作でメモリセルからの情報をビット線に送出し、そして、このｔRPの期間中にプリチャージをするための信号又はクロックを発生する手段である。
図４は本発明による行制御クロック又は信号を発生するための概略的ブロック図である。図４において、クロック（ＣＬＫ）バッファ５２はＴＴＬレベルの外部システムクロックＣＬＫに応答してＣＭＯＳレベルの内部システムのクロック信号φCLK に変換するためのバッファである。同期ＤＲＡＭはこのクロック信号φCLK の立上りエッジでチップ外部からの信号又はチップ外部に送り出すデータをサンプリングする各種の内部動作が行われる。また、クロックバッファ５２はクロックＣＬＫに応答してクロック信号φCLK の位相より速いクロックＣＬＫＡを発生する。
クロックエネーブル（ＣＫＥ）バッファ５４は外部クロックエネーブル信号ＣＫＥと前記クロックＣＬＫＡに応答してクロック信号φClk の発生を遮断（マスキング）するためのクロックマスキング信号φCKE を発生する回路である。後述するように、クロックマスキング信号φCKE により立ち上がりを止められた内部システムのクロック信号φCLK によって、チップの内部動作が中止されデータの入出力が一時停止（Freezing) される。
バーＲＡＳバッファ５６は外部信号バーＲＡＳと、アドレス信号ＳＲＡ１０、ＳＲＡ１１とバーＣＡＳバッファ信号φC 及びバーＷＥバッファ信号φWRC を入力してクロック信号φCLK に同期してバンクを選択的に活性化し、且つ前記バンクを選択的又は全体的にプリチャージし、リフレッシュ又は動作モードプログラム後に自動的にプリチャージさせるバーＲＡＳクロック信号φRCi を発生する。ここで、ｉはバンク表示符号である。また、バーＲＡＳバッファ５６はクロック信号φCLK によりバーＲＡＳの状態をサンプリングしたバーＲＡＳパルス信号φRPを発生する。
動作モード設定回路５８は、動作モード設定命令と上記バーＲＡＳパルス信号φＲＰ、バーＣＡＳバッファ信号φＣ 、及びバーＷＥバッファ信号φＷＲＣとアドレス信号ＲＡ０〜ＲＡ６に応答して種々の動作モード、例えばバーＣＡＳ待ち時間信号ＣＬｊと連続して出力されるデータの個数を表す動作モード信号ＳＺｎと、内部列アドレスをスクランブルする方式を表す列アドレシングモード信号φＩＮＴＥＬ を設定する機能を有する。さらにまた、動作モード設定回路５８は前記動作モードの設定命令がない時に予定されたバーＣＡＳ待ち時間、バースト長及びアドレスモードが自動的に選択される欠落補充（Default)動作モードを設定する。
行マスタクロック発生回路６２はバンク選択信号のバーＲＡＳクロック信号φRCi と前記待ち時間信号ＣＬｊに応答して選択されたバンクでバーＲＡＳチェーンに関わるクロック又は信号の発生に根拠となる行マスタクロック信号φRiを発生する。本発明の特徴的働きにより、行マスタクロック信号φRiは待ち時間値ｊに依存する時間遅延を有し、またこの時間遅延はプリチャージ命令後に、システムクロックに同期した２ビットのデータ出力を保障する。
行アドレスバッファ６０は前記行マスタクロック信号φRiと外部アドレス信号Ａ0 〜Ａ11と後述する行アドレスリセットクロック信号φRARiを入力し、クロック信号φCLK に同期して行アドレス信号ＲＡ０〜ＲＡ１１も発生する。また、この行アドレスバッファ６０はリフレッシュ時にリフレッシュ計数器からの計数信号を入力し、リフレッシュのための行アドレス信号ＲＡ０〜ＲＡ１１を出力する。行制御信号発生回路６４は行マスタクロック信号φRiと行デコーダ１８からのブロック情報信号ＢＬＳを入力し、昇圧されたワード線駆動信号φX と、選択されたセンスアンプを活性化するためのセンシング開始信号φS と、行アドレスバッファ６０をリセットするための行アドレスリセットクロック信号φRARiと、列アドレスバッファ３４４をパワーオンする列アドレスバッファエネーブル信号φRALi と、行関連クロック又は信号の完了を知らせるバーＲＡＳチェーン終了通知信号φRCDiとを発生する。
列エネーブルクロック発生回路６６は、行関連クロック又は信号の完了を知らせることによって、後述するバーＲＡＳ−バーＣＡＳ遅延時間ｔRCD を保障するバーＲＡＳチェーン終了通知信号φRCDiと行マスタクロック信号φRiを入力し、列関連回路をエネーブルするための列エネーブル信号φYECiと列エネーブル信号φYEi を発生する。高周波数クロック発生回路６８は、外部システムクロックＣＬＫの周波数が低く、プリチャージ命令後の読出し動作で２ビットのデータ出力が要求された時、プリチャージ期間の縮小を防止するためクロックＣＬＫの周波数より高い周波数のクロックＣＮＴＣＬＫ９を発生する。後述するように、列アドレス発生回路は前記クロックＣＮＴＣＬＫ９に基づいて列アドレスを発生するので、プリチャージ期間の縮小が防止される。次に、バーＲＡＳチェーンクロック発生部を構成する構成要素の具体的な実施例を詳細に説明する。
１．ＣＬＫバッファ及びＣＫＥバッファ
図８は本発明によるＣＬＫバッファ５２の具体回路図、図９は本発明によるＣＫＥバッファ５４の具体回路図、図１０は前記ＣＬＫバッファ５２とＣＫＥバッファ５４の動作タイミング図である。
図８において、差動増幅器のような入力バッファ７０ａは、外部システムクロックＣＬＫを基準電圧ＶREF ( ＝１．８Ｖ）と比較することによって、外部ＴＴＬレベルの信号を内部ＣＭＯＳレベルの信号、例えば約３Ｖの論理“ハイ”又は０Ｖの論理“ロウ”の信号に変換する。この入力バッファ７０ａは差動増幅器の代りにＴＴＬ信号をＣＭＯＳ信号にレベルシフトできる他の入力バッファ回路でも使用可能である。図１０に示されたように、クロックＣＬＫＡは、差動増幅器のような入力バッファ７０とゲート、例えばインバータ７６とＮＡＮＤゲート７８を通じてシステムクロックＣＬＫに反転されたクロック信号である。ＮＯＲゲート７２、７４で構成されたフリップフロップ又はラッチ８０はクロックマスキング信号φCKE が論理“ロウ”のとき、ＣＭＯＳレベルの内部システムクロック信号φCLK を出力する。フリップフロップ８０の出力クロックは遅延回路８２とＮＡＮＤゲート８４で構成されるパルス幅調整回路８５に供給される。遅延回路８２は図示の簡略化のためインバータだけが示されているが、インバータとキャパシタで構成された回路又は他の遅延回路も使用可能である。従って、クロックマスキング信号φCKE が論理“ロウ”のとき、図１０に示すような内部システムクロック信号φCLK がＣＬＫバッファ５２から出力される。しかし、クロックマスキング信号φCKE が論理“ハイ”のときにはフリップフロップ８０の出力は論理“ロウ”となり、内部システムクロック信号φCLK の発生が中断される。図８において、インバータ８９、Ｐチャネルトランジスタ９０、及びＮチャネルトランジスタ９１、９４はパワーオン（又はパワーアップ）信号φVCCHに応答して必要なノードに初期条件を提供するための構成要素である。公知のパワーオン回路からのパワーオン信号φVCCHは電源が印加された後、電源供給電圧Ｖｃｃが十分なレベルに至るまで論理“ロウ”を維持する。
図９において、入力バッファ７０ｂは外部クロックエネーブル信号ＣＫＥをＣＭＯＳレベルに変換する。電力消耗を防止するためセルフリフレッシュで論理“ハイ”を維持するセルフリフレッシュ信号φSELFにより入力バッファ７０ｂの動作が遮断される。入力バッファ７０ｂは前記信号ＣＫＥの反転されたＣＭＯＳレベルの信号を線９３上に供給する。反転された信号ＣＫＥはクロックＣＬＫの反転クロックＣＬＫＡをもってシフトするシフトレジスタ８６に連結される。シフトレジスタ８６の出力はＮＯＲ形のフリップフロップ８８とインバータを通じてクロックマスキング信号φCKE の出力端子９５に接続される。シフトレジスタ８６の出力端子９２はインバータを介して信号ＣＫＥＢＰＵの出力端子に接続される。
クロックエネーブル信号ＣＫＥは論理“ロウ”の信号により内部システムクロック信号φCLK の発生が遮断されるので、チップの内部動作を一時停止させる。図１０において、クロックＣＬＫ９８をマスキングするための論理“ロウ”のクロックエネーブル信号ＣＫＥが示されている。クロックエネーブル信号ＣＫＥが論理“ロウ”になることにより、シフトレジスタ８６の入力である線９３は論理“ハイ”になる。その後、クロックＣＬＫＡ１００が論理“ロウ”になるとシフトレジスタ８６の出力は論理“ハイ”となる。従って、クロックマスキング信号φCKE と信号ＣＫＥＢＰＵはそれぞれ論理“ハイ”と“ロウ”状態になる。その後、次のクロックＣＬＫＡ１０２が論理“ロウ”になった後にシフトレジスタ８６の出力は論理“ロウ”に変わり、その結果信号ＣＫＥＢＰＵは論理“ハイ”となる。このとき、フリップフロップ８８の出力は論理“ロウ”を維持しているので、クロックマスキング信号φCKE は論理“ハイ”を維持する。しかし、その次のクロックＣＬＫＡ１０４が論理“ハイ”になってからクロックマスキング信号φCKE は論理“ロウ”論理になる。そこで、図８について説明したように論理“ハイ”の信号クロックマスキング信号φCKE によりクロック９８に対応する内部システムクロック信号φCLK がマスキングされる。
同期ＤＲＡＭの内部動作は前記クロック信号φCLK に同期して動作するので、内部システムクロック信号φCLK のマスキングは内部動作が待機状態となるようにする。従って待機状態で電力消耗の防止のため、信号ＣＫＥＢＰＵは内部システムクロック信号φCLK に同期する入力バッファをディスエーブルするために使用される。また、クロックエネーブル信号ＣＫＥはシステムクロックＣＬＫをマスキングするために、マスクされるクロックＣＬＫの少なくとも一つのサイクル前に印加されなければならない。そして、同期ＤＲＡＭの正常動作のためクロックエネーブル信号ＣＫＥは論理“ハイ”でなければならない。
２．バーＲＡＳバッファ
本発明の同期ＤＲＡＭは、高速データ伝送率を達成するために同一チップ上に２個のメモリバンク１２、１４を有している。そこで、同期ＤＲＡＭの高性能を達成するため、各バンク１２、１４に対する多くの動作を選択的に制御する制御回路が必要である。従って、本発明によるバーＲＡＳバッファは多様な機能が合併された入力バッファである。
図１１は本発明による多機能バルスバーＲＡＳ入力バッファを示す具体回路図である。図１１において、上述した入力バッファと同様に入力バッファ７０ｃは外部行アドレスストローブ信号バーＲＡＳを内部ＣＭＯＳレベルの信号に変換するものである。また、入力バッファ７０ｃはシステムクロックマスキングＣＫＥＢＰＵ、セルフリフレッシュ信号φSELF、及びパワーオン信号φVCCHを組み合わせたゲート回路１０６の出力によってディスエーブルされる。入力バッファ７０ｃからのＣＭＯＳレベル信号は同期回路１０８の入力端子１１０に供給される。同期回路１０８はＣＭＯＳレベル信号を内部システムクロック信号φCLK に同期させるバーＲＡＳパルス信号φRPを出力端子１１２に提供する。即ち、図１２に示したように、時間ｔ1 とｔ3 で論理“ロウ”のバーＲＡＳは、出力端子１１２に論理“ハイ”のバーＲＡＳパルス信号φRPを所定時間遅延させて発生させるようになっている。
図１１において、入力バッファ７０ｃ、同期回路１０８、及びゲート回路１０６を除いた他の回路は各バンク１２、１４を制御するためにこれらの回路に結合した多機能制御回路１１４である。パワーオン動作時に論理“ロウ”のパワーオン信号φVCCHによりＮチャネルトランジスタ１４８、１５０は共にターンオンされるので、第１バンク１２用の第１バーＲＡＳクロック信号φRC1 と第２バンク１４用の第２バーＲＡＳクロック信号φRC2 はラッチ１５４、１５６により両方共に初期条件が論理“ロウ”にラッチされる。
第１バンク１２を活性化すると同時に第２バンク１４を非活性化するため、図１２に示す時間ｔ1 において論理“ロウ”のアドレスＡ11を有する外部アドレス信号ＡＤＤがチップに供給される。すると、後述する行アドレスバッファはこのアドレス信号ＡＤＤから論理“ロウ”のアドレス信号ＳＲＡ１１（バーＳＲＡ１１は論理“ハイ”）を発生する。一方、時間ｔ1 においてバーＣＡＳとバーＷＥは全部論理“ハイ”を維持しているので、後述するようにバーＣＡＳバッファ信号φC とバーＷＥバッファ信号φWRC はすべて論理“ロウ”を維持する。従って、ＮＯＲゲート１１６、１２６は共に論理“ロウ”を出力し、ＮＡＮＤゲート１２２、１２４は共に論理“ハイ”を発生する。そこで、ＮＡＮＤゲート１２８と１３０はそれぞれ論理“ハイ”及び論理“ロウ”を出力する。バーＲＡＳパルス信号φRPが論理“ハイ”になるとＮＡＮＤゲート１３２は論理“ロウ”を発生し、ＮＡＮＤゲート１３４、１３６、１３８は論理“ハイ”を発生する。すると、Ｐチャネルトランジスタ１４０はターンオンされ、Ｐチャネルトランジスタ１４４とＮチャネルトランジスタ１４２、１４６は全てオフ状態を維持する。従って、ラッチ１５４は論理“ロウ”を貯蔵する。一方、バーＲＡＳパルス信号φRPが論理“ロウ”になるとＮＡＮＤゲート１３２、１３４、１３６、１３８は全部論理“ハイ”を発生し、これによってトランジスタ１４０、１４２、１４４、１４６は全てターンオフされる。結局、第１バーＲＡＳクロック信号φRC1 は論理“ハイ”となり、第２バーＲＡＳクロック信号φRC2 は初期条件で論理“ロウ”を貯蔵しているラッチ１５６により論理“ロウ”を維持する。このようにして、第１バンク１２は第１バーＲＡＳクロック信号φRC1 によって活性化され、書込み又は読出し動作などの正常動作を行なう。しかし、第２バンク１４は論理“ロウ”の第２バーＲＡＳクロック信号φRC2 によって活性化されない。
一方、高速伝送率で同期ＤＲＡＭをアクセスするために、第１バンクの活性化中に第２バンクを活性化することができる。これは第１バンクの活性化後に論理“ハイ”のアドレスＡ11を印加しつつ、第２バンクを活性化することで達成される。この場合、アドレス信号ＳＲＡ１１は論理“ハイ”になる（バーＳＲＡ１１は論理“ロウ”になる）。上述したように、ＮＡＮＤゲート１３６は論理“ロウ”を発生し、ＮＡＮＤゲート１３２、１３４、１３８は全部論理“ハイ”を出力する。従って、クロック信号φRC1 は以前の状態すなわち論理“ハイ”を維持し、クロック信号φRC2 は論理“ハイ”になる。こうして、第１及び第２バンクが共に活性化状態にある。
第２バンクの読出しもしくは書込み動作中に、第１バンクもプリチャージされるようにすることができる。図１２に示された時間ｔ3 でプリチャージ命令が発する時、又はその前に共に論理“ロウ”の外部アドレスＡ10とＡ11がチップの対応アドレスピンに印加されると、アドレス信号ＳＲＡ１０とＳＲＡ１１は共に論理“ロウ”になる（バーＳＲＡ１１は論理“ハイ”になる）。この命令後、バーＲＡＳパルス信号φRPとバーＷＥバッファ信号φWRC は全部論理“ハイ”になり、バーＣＡＳバッファ信号φC は論理“ロウ”になる。結局、バーＲＡＳパルス信号φRPが論理“ハイ”になる時にＮＡＮＤゲート１３４は論理“ロウ”になり、ＮＡＮＤゲート１３２、１３６、１３８は全て論理“ハイ”を維持する。従って、トランジスタ１４２はターンオンされ、トランジスタ１４０、１４４、１４６は全部オフ状態を維持する。ラッチ１５４は論理“ハイ”を貯蔵し、第１バーＲＡＳクロック信号φRC1 は論理“ロウ”になる。しかし、第２バーＲＡＳクロック信号φRC2 は以前状態である論理“ハイ”をラッチ１５６により維持する。こうして、論理“ロウ”の第１バーＲＡＳクロック信号φRC1 は第２バンク１４がデータアクセスを進めている間に第１バンク１２はプリチャージされる。同様に、第２バンクのプリチャージはプリチャージ命令と論理“ロウ”のアドレスＡ10と論理“ハイ”のアドレスＡ11が印加されることで達成可能である。
一方、第１及び第２バンク１２、１４の同時プリチャージは、アドレスＡ11の論理レベルに無関係に論理“ハイ”のアドレスＡ10とプリチャージ命令を印加することで達成されることができる。上述と同様に、ＮＡＮＤゲート１３４、１３８は論理“ロウ”を発生し、ＮＡＮＤゲート１３２、１３６は論理“ハイ”を発生する。従って、トランジスタ１４２、１４６はターンオンされ、トランジスタ１４０、１４４はオフ状態を維持する。その結果、ラッチ１５４、１５６は論理“ハイ”のプリチャージ情報をそれぞれ貯蔵し、第１バーＲＡＳクロック信号φRC1 と第２バーＲＡＳクロック信号φRC2 は論理“ロウ”になる。
ＣＢＲリフレッシュ命令は、図６に示したように論理“ロウ”のバーＲＡＳとバーＣＡＳと論理“ハイ”のバーＷＥによって与えられる。そこで、論理“ハイ”のバーＣＡＳバッファ信号φC と論理“ロウ”のバーＷＥバッファ信号φWRCが多機能制御回路１１４に入力される。この場合、アドレスＡ10とＡ11の論理レベルに関係なく、ＮＡＮＤゲート１２４とＮＯＲゲート１２６は論理“ロウ”を発生する。結局、ＮＡＮＤゲート１３２、１３６は全部論理“ロウ”を発生し、ＮＡＮＤゲート１３４、１３８は論理“ハイ”を発生する。従って、トランジスタ１４０、１４４は全部ターンオンされ、トランジスタ１４２、１４６はターンオフされる。すると、第１バーＲＡＳクロック信号φRC1 と第２バーＲＡＳクロック信号φRC2 は全部論理“ハイ”になり、２個のバンクはＣＢＲリフレッシュを行なう。一方、この二つのバンクに対して選択的ＣＢＲリフレッシュを行なうためにはＮＡＮＤゲート１２４の２つの入力端子のうちいずれか一つの接地電位Ｖｓｓ端に連結すればよい。また、上述したようにアドレスＡ11の論理状態に従って第１バーＲＡＳクロック信号φRC1 と第２バーＲＡＳクロック信号φRC2 が選択的にエネーブルされることができる。即ち、ＣＢＲリフレッシュ命令下にアドレスＡ11が論理“ロウ”であれば、第１バンクのみがリフレッシュされる。
３．行アドレスバッファ
図１４は本発明による行アドレスバッファ６０の具体回路図である。同図において、入力バッファ７０ｄは上述した入力バッファと同様に入力アドレス信号ＡＩ（Ｉ＝０〜１１）をＣＭＯＳレベルのアドレス信号に変換する。同図には入力バッファ７０ｄをディスエーブル又はエネーブルするための制御信号ＲＡＢＰＵを発生する論理回路１５８も示している。制御信号ＲＡＢＰＵは、上述したように２個のバンクが両方とも活性化された時、又はシステムクロックマスキング動作がエネーブルされた時、あるいはリフレッシュ動作が開始された時に論理“ハイ”となり、これによって入力バッファ７０ｄは電力消費を防止するためにディスエーブルされる。この入力バッファ７０ｄの出力端子１６１とノード１６２との間には出力が論理“ロウ”、論理“ハイ”、浮動の３状態に変化する３状インバータ１６０が接続している。インバータ１６０はリフレッシュ動作中には論理“ロウ”のリフレッシュ信号バーφRFH によりオフ状態にある。読出し又は書込み動作のような正常動作において、インバータ１６０は行アドレス信号を内部システムクロック信号φCLK と同期させて出力し、この行アドレス信号をラッチ１６４に貯蔵する。ノード１６６にはバンクの数によって定められる複数の行アドレス提供回路が接続される。本発明の実施例では２個のバンクが使用されるので、２個の行アドレス提供回路１６８、１７０がノード１６６に並列に接続されている。第１バンク１２用の行アドレス提供回路１６８はＮＯＲゲート１７４、インバータ１７６、１８０、伝送ゲート１７２、ラッチ１７８、及びＮＡＮＤゲート１８２、１８４で構成されている。第２バンク１４用の行アドレス提供回路１７０は上記行アドレス提供回路１６８の構成と同様である。リフレッシュアドレス提供回路１９８は行アドレス提供回路１６８、１７０に接続されており、リフレッシュ動作でリフレッシュ計数器（図示せず）からの計数値ＲＣＮＴＩを選択されたバンクに従って、この行アドレス提供回路１６８、１７０に供給するためのものである。
ここで、第１バンク１２が非活性化状態で、第２バンク１４が書込み又は読出し動作などの正常状態にあると仮定する。すると、第１バンクの行マスタクロック信号φR1と第１バンクの行アドレスリセットクロック信号φRAR1は論理“ロウ”で、第２バンクの行マスタクロック信号φR2と第２バンクの行アドレスリセットクロック信号φRAR2は論理“ハイ”となる。図１２に示された時間ｔ1 において、第１バンク１２が活性化されると、前記行マスタクロック信号φR1が論理“ハイ”になる前にラッチ１６４に予め貯蔵されている行アドレスは、共に論理“ロウ”である行マスタクロック信号φR1、行アドレスリセットクロック信号φRAR1によりターンオンされた伝送ゲート１７２を通じてラッチ１７８に貯蔵される。しかし、この場合に行マスタクロック信号φR2は論理“ハイ”の状態なので伝送ゲート１７２′は以前のオフ状態を維持し、前記行アドレスが伝送ゲート１７２′を通して伝送されるのを防止する。その後、行マスタクロック信号φR1が論理“ハイ”の時、行アドレス提供回路１６８は伝送ゲート１７２によりラッチ１６４の出力と分離される。その後第１バンクの行アドレスリセット信号φRAR1が論理“ハイ”となる時、ＮＡＮＤゲート１８２、１８４はラッチ１７８に貯蔵された行アドレス情報とその反転情報をそれぞれ出力する。その結果、伝送ゲート１７２からの行アドレスＲＡＩと行アドレスバーＲＡI は第１バンク１２の行デコーダに供給される。この行マスタクロック信号φR1と行マスタクロック信号φR2が共に論理“ハイ”のときに制御信号ＲＡＢＰＵは論理回路１５８により論理“ハイ”となり、これによって全てのバンクの活性化又は正常動作による電力消費を防止するために入力バッファ７０ｄがディスエーブルされる。
一方、ＣＢＲ又はセルフリフレッシュのようなリフレッシュにおいて、リフレッシュ信号バーφRFH は論理“ロウ”で、リフレッシュ信号φRFH は論理“ハイ”である。第２バンクのリフレッシュの場合、上述したように第１バーＲＡＳクロック信号φRC1 と第２バーＲＡＳクロック信号φRC2 は共に論理“ハイ”にあり、図１９と関連して後述されるように第１バンクの行マスタクロック信号φR1と第２バンクの行マスタクロック信号φR2も論理“ハイ”にある。また、第１バンクの行アドレスリセットクロック信号φRAR1と第２バンクの行アドレスリセットクロック信号φRAR2も論理“ハイ”にある。従って、入力バッファ７０と３状インバータ１６０はオフ状態になる。そして、伝送ゲート１７２、１７２′、１９４、もオフ状態で、伝送ゲート１８８、１８８′はオン状態にある。従って、このリフレッシュ動作前に論理“ロウ”のリフレッシュ信号φRFH によりターンオンされた伝送ゲート１９４を通じてラッチ１９２に貯蔵された公知のアドレス計数器（図示せず）からの計数アドレス信号ＲＣＮＴＩが、伝送ゲート１８８、１８８′、ラッチ１７８、１７８′、及びＮＡＮＤゲート１８２、１８４、１８２′、１８４′を通じて各バンク１２、１４に対応する行デコーダに供給される。この後の各行デコーダのワード線選択とリフレッシュ動作は公知のＤＲＡＭ動作と同一である。
多機能バーＲＡＳバッファで使用されるアドレスＳＲＡ１０、ＳＲＡ１１として行アドレスバッファ６０から出力される行アドレスＲＡ１０とＲＡ１１を使用することもできる。しかし、この場合、このアドレスＲＡ１０とＲＡ１１は時間的に多少遅れるので、速度のより速い行アドレスバッファがアドレスＳＲＡ１０とＳＲＡ１１の発生のために、別途に同一チップ上に必要となる。
４．動作モード設定回路
本発明による同期ＤＲＡＭは応用範囲を拡張し使用の便宜を図るため、各種動作モードの中で所望のモードをシステム設計者が選択できるように設計されている。図１５は動作モード設定回路５８のブロック図である。同図において、動作モード設定制御信号発生回路２００は動作モードの設定命令時に発生したバーＣＡＳバッファ信号φＣ 、バーＲＡＳパルス信号φＲＰ、及びバーＷＥバッファ信号φＷＲＣ に応答してモード設定信号φＭＲＳ を発生する。アドレスコードレジスタ２０２は前記モード設定信号φＭＲＳ とパワーオン回路２０３からのパワーオン信号φＶＣＣＨに応答して、図１４の行アドレスバッファ６０からのアドレスに依存するアドレスコードＭＤＳＴ０〜ＭＤＳＴ６を貯蔵し、この中のアドレスコードＭＤＳＴ０〜ＭＤＳＴ２とＭＤＳＴ４〜ＭＤＳＴ６及び列アドレシングモード信号φＩＮＴＥＬ を発生する。バースト長論理回路２０４はアドレスコードＭＤＳＴ０〜ＭＤＳＴ２の論理組合によって発生された動作モード信号ＳＺｎを発生する。ここで、ｎはシステムクロックサイクルの数で表すバースト長である。待ち時間論理回路２０６は前記アドレスコードＭＤＳＴ４〜ＭＤＳＴ６の論理組合により選択されたバーＣＡＳ待ち時間信号ＣＬｊを発生する。ここで、ｊはシステムクロックサイクル数として示されるバーＣＡＳ待ち時間（又はバーＣＡＳ待ち時間値）を露している。
図１６は動作モード設定制御信号発生回路２００の具体回路図で、図２２は動作モード設定又はプログラムに係るタイミング図である。本実施例において、動作モードをプログラムすることは、動作モード設定命令と下記の表１のようにアドレス入力ピンにアドレスＡ0 〜Ａ7 を同時に印加することでなされる。
Figure 0004276235
 また、最大システムクロック周波数に関するバーＣＡＳ待ち時間ｊの最小選択値は下記の表２の通りである。
Figure 0004276235
 上記表１、表２でバーＣＡＳ待ち時間値ｊはシステムクロックサイクル数を示している。また、最大システムクロック周波数に関する待ち時間値は同期ＤＲＡＭの動作速度により変更することができる。
例えば、システムの設計者が１００ＭＨｚでバイナリー列アドレシング方式と連続する８ワードのデータアクセスを有するメモリシステムを設計しようとする場合、バーＣＡＳ待ち時間ｊの最小選択値は３である。３の待ち時間値が選択されると、動作モード設定のためのアドレスＡ0 〜Ａ7 は１１００１１００である。バンク選択がアドレスＡ11であったのは既に説明した。残りのアドレスはどのような値でもバンク選択とは無関係である。
データ伝送システムに適合した動作モードが選択され、このモード設定のためのアドレスが決定された後、同期ＤＲＡＭのモード設定プログラムが行なわれる。モード設定命令と決定されたアドレスがチップの対応ピンに印加される。図２２を参照して説明すると、時間ｔ1 においてモード設定命令とアドレスＡＤＤが印加されると、バーＲＡＳバッファからのバーＲＡＳパルス信号φRPと後述するバーＣＡＳバッファ信号φC とバーＷＥバッファ信号φWRC がすべて論理“ハイ”になる。図１６に示す動作モード設定制御信号発生回路２００において、全部論理“ハイ”であるバーＣＡＳバッファ信号φC 、バーＲＡＳパルス信号φRP、及びバーＷＥバッファ信号φWRC は、モード設定制御信号バーφWCBRを論理“ロウ”にせしめる。その後、行アドレスリセットクロック信号φRARiが論理“ハイ”のとき、行アドレスバッファは行アドレスＲＡ０〜ＲＡ７を発生する。従って、ＮＡＮＤゲート２０８の３個の入力は全部論理“ハイ”となり、これによってモード設定信号φMRS は論理“ハイ”になる。
図１７（ａ）〜（ｃ）にはアドレスコードレジスタ２０２の具体回路図を示す。アドレスコードレジスタ２０２はパワーオン時に論理“ロウ”を貯蔵し、パワーアップ後にモード設定動作でモード設定信号φMRS に応答してアドレス信号ＲＡ０、ＲＡ２〜ＲＡ４、及びＲＡ６を貯蔵するための第１レジスタユニットと、パワーオン時に論理“ハイ”を貯蔵し、パワーアップ後にモード設定動作でモード設定信号φMRS に応答してアドレス信号ＲＡ１とＲＡ５を貯蔵するための第２レジスタユニットから構成されている。
図１７（ａ）に示されるそれぞれの第１レジスタユニットは、Ｐチャネルトランジスタ２１２、２１４とＮチャネルトランジスタ２１６、２１８で構成された３状インバータ２１０と、このインバータの出力端子に接続したラッチ２２２と、チャネルがこの出力端と電源供給電圧Ｖｃｃとの間に接続しゲートがパワーオン信号φVCCHに接続したＰチャネルトランジスタ２２０とから構成される。パワーオン信号φVCCHは電源の印加後に電源が内部正常動作を遂行する最小動作電圧に至るまでの、即ちパワーオン時は“ロウ”なので、図１７（ｂ）に示される各第１レジスタユニットはパワーオン時にＰチャネルトランジスタ２２０の導通により、対応アドレスコードＭＤＳＴＩ又は列アドレシングモード信号φINTEL を論理“ロウ”に設定する。図１７（ｃ）に示されるそれぞれの第２レジスタユニットはＰチャネルトランジスタ２１２′、２１４′とＮチャネルトランジスタ２１６′、２１８′で構成された３状インバータ２１０′と、チャネルがこのインバータの出力端と基準電圧（接地電圧）端との間に接続し、ゲートがパワーオン信号φVCCHの反転信号に連結されたＮチャネルトランジスタ２１９と、インバータ２１０′の出力端に接続したラッチ２２２′とから構成される。各第２レジスタユニットはパワーオン時、アドレスコードＭＤＳＴ１又はＭＤＳＴ５が論理“ハイ”にラッチされるようにする。
しかし、電源電圧Ｖｃｃが上記最小動作電圧に到達した、即ちパワーアップ後、前記第１、第２レジスタユニットは、モード設定動作においてパワーオン信号φVCCHは論理“ハイ”であるのでインバータ２１０、２１０′はモード設定信号φMRS の論理“ハイ”に応答してターンオンされ、ラッチ２２２、２２２′は行アドレスバッファ６０からの行アドレスＲＡＩを貯蔵し、この行アドレスＲＡＩと同一のアドレス値を有するアドレスコードＭＤＳＴＩを出力する。従って、モード設定プログラムが行なわれると、各アドレスコードＭＤＳＴＩは対応アドレスと同一の値となる。なお、アドレス信号ＲＡ３に対応するＭＤＳＴ３は列アドレシング方式を表す列アドレシングモード信号φINTEL を示す。Ａ３＝０（論理“ロウ”）であれば、列アドレシングモード信号φINTEL は論理“ロウ”となり、後述する列アドレス計数器がバイナリー増加方式として計数する。Ａ３＝１（論理“ハイ”）であれば、列アドレシングモード信号φINTEL は論理“ハイ”となり後述されるインタリーブモードを示す。
図１８は待ち時間論理回路２０６の具体回路図である。待ち時間論理回路２０６はバーＣＡＳ待ち時間と関連するアドレスコードＭＤＳＴ４〜ＭＤＳＴ６の論理組合せにより待ち時間信号ＣＬ１〜ＣＬ４のうちいずれか一つを論理“ハイ”となるようにする。パワーオン時にＭＤＳＴ５は論理“ハイ”で、ＭＤＳＴ４とＭＤＳＴ６は論理“ロウ”であるのでＣＬ２だけが論理“ハイ”となる。図１９はバースト長論理回路２０４の具体回路図である。バースト長論理回路２０４は、バースト長に係るアドレスコードＭＤＳＴ０〜ＭＤＳＴ２の論理組合せによりバースト長を示す信号ＳＺバー２〜ＳＺバー５１２のうちいずれか一つを選択する。例えば、アドレスコードＭＤＳＴ０〜ＭＤＳＴ２が全部論理“ハイ”であれば、信号ＳＺバー２〜ＳＺバー５１２の中で信号ＳＺバー５１２のみが論理“ハイ”で、信号ＳＺ４〜ＳＺ５１２はすべて論理“ハイ”となる。従って、後述するように前記信号に応答して連続する５１２ワード（full page)がデータ出力バッファを介して出力される。パワーオン時にＭＤＳＴ１は論理“ハイ”で、ＭＤＳＴ０とＭＤＳＴ２は論理“ロウ”なのでバースト長信号ＳＺバー４とＳＺ４のみが論理“ハイ”となる。
結果的に、モード設定信号φMRS が論理“ハイ”のとき各ラッチ２２２、２２２′に対応アドレスが貯蔵されることによって選択された動作モードが決定される。アドレスコードが対応ラッチ２２２、２２２′に貯蔵された後、本発明の特徴である自動プリチャージ動作が行なわれる。別途のプリチャージ命令のなしに高速プリチャージを行えるようにすることにより、プリチャージ時間を短縮化できるので、次の動作、例えば活性化動作が待機時間なしに迅速に行なわれるようになる。
図２０は、セルフリフレッシュから抜け出る時、又はモード設定プログラムで自動プリチャージを行なう時のための自動プリチャージ制御信号発生回路２２３を示す図である。同図において、セルフリフレッシュ信号φSELFはセルフリフレッシュで“ハイ”レベルにあり、セルフリフレッシュ以外の時間では論理“ロウ”にある。従って、モード設定プログラムでＮＡＮＤゲート２２４の出力は論理“ハイ”である。図２２に示すように、行アドレスリセットクロック信号φRARiが論理“ハイ”になるとＮＯＲゲート２３２の出力は論理“ハイ”になる。このとき、内部システムクロック信号φCLK は論理“ロウ”にある。その後、内部システムクロック信号φCLK が論理“ハイ”になると、遅延回路２３０によって定められる時間遅延後にＮＡＮＤゲート２２６の出力は論理“ロウ”から論理“ハイ”になる。その結果、図２２に示したように自動プリチャージ制御信号発生回路２２３は論理“ロウ”の短いパルスを有する自動プリチャージ信号バーφAPをモード設定信号φMRS が論理“ハイ”になった後発生する。同様に、セルフリフレッシュ動作の終了時にセルフリフレッシュ信号φSELFは論理“ハイ”から論理“ロウ”に遷移され、自動プリチャージ制御信号発生回路２２３は短い“ロウ”パルスを有する自動プリチャージ信号バーφAPを発生する。図１１において、自動プリチャージ信号バーφAPはＮＡＮＤゲート１５２に入力される。そこで、ＮＡＮＤゲート１５２はこの“ロウ”パルスにより“ハイ”パルスを発生し、Ｎチャネルトランジスタ１４８、１５０をターンオンする。ラッチ１５４、１５６は論理“ハイ”を貯蔵し、第１バーＲＡＳクロック信号φRC1 と第２バーＲＡＳクロック信号φRC2 を論理“ロウ”になるようにする。第１バーＲＡＳクロック信号φRC1 と第２バーＲＡＳクロック信号φRC2 がいったん論理“ロウ”になると、行マスタクロック信号φRiと行アドレスリセットクロック信号φRARiは順次に論理“ロウ”になってプリチャージ動作が行なわれる。
一方、モード設定プログラムなしに本発明の同期ＤＲＡＭが使用されると（これを欠落補充動作モードと称する）、パワーオン時にパワーオン信号φVCCHにより図１７に示すＰチャネルトランジスタ２２０とＮチャネルトランジスタ２１９がターンオンされる。従って、ラッチ２２２は論理“ロウ”を貯蔵し、ラッチ２２２′は論理“ハイ”を貯蔵する。そして、アドレスコードＭＤＳＴＩ（Ｉ＝０、２、４、６）と列アドレシングモード信号φINTEL は論理“ロウ”になり、コードＭＤＳＴ１とＭＤＳＴ５は論理“ハイ”になる。結局、欠落補充動作モードで２のバーＣＡＳ待ち時間とバイナリーアドレスモードと４のバースト長が自動的に選択される。
５．行制御信号発生回路
図２１はバーＲＡＳバッファ５６からのバーＲＡＳクロック信号φRCi に応答して行マスタクロック信号φRiを発生する行マスタクロック発生回路６２の具体回路図である。図１２に示されたように、第ｉバンクが活性化されるとバーＲＡＳクロック信号φRCi は論理“ハイ”になり、その後第ｉバンクの行マスタクロック信号φRiはＮＯＲゲート２３４とインバータを介して論理“ハイ”になる。しかし、バンク切替え、又は一時的待機に伴って、プリチャージをするため第ｉバンクのバーＲＡＳクロック信号φRci が論理“ロウ”になると、行マスタクロック信号φRiは各バーＣＡＳ待ち時間に従って異なる時間遅延後に論理“ロウ”になる。バーＣＡＳ待ち時間値ｊが１のとき、即ちＣＬ１＝ハイ、ＣＬ２＝ＣＬ３＝ロウのとき、行マスタクロック信号φRiは主に時間遅延回路２３６、２３８、２４０の時間遅延後に論理“ロウ”になる。
バーＣＡＳ待ち時間値ｊが２に設定された時、行マスタクロック信号φRiは主に時間遅延回路２３８、２４０の時間遅延後に論理“ロウ”になる。バーＣＡＳ待ち時間値ｊが３にプログラムされた時、行マスタクロック信号φRiは主に時間遅延回路２４０の時間遅延後に論理“ロウ”になるようになっている。従って、システムクロックＣＬＫの周波数が高いほど行マスタクロック信号φRiが“ロウ”になる時間遅延は短くなる。こうした時間遅延は、バンク切替え時に、各バンク内回路における信号遅延に起因刷る切替えトラブルを防ぐために必要であり、書込み動作でプリチャージされる前に列選択信号が十分な時間の余裕を持って正確にデータを書き込み、読出し動作でプリチャージ命令後に連続する２ビットのデータが出力するのを保障するためのものである。本実施例でｊ＝１の場合に行マスタクロック信号φRiが論理“ロウ”になる時間遅延は約１９ｎｓで、ｊ＝２とｊ＝３の場合の時間遅延はそれぞれ６ｎｓと３ｎｓとしている。
行制御信号発生回路６４は通常の論理回路で構成された回路であって、図１２に示されたタイミング図のクロックを発生する。行アドレスリセットクロック信号φRARiは行マスタクロック信号φRiが論理“ハイ”になった後論理“ハイ”になり、ワード線駆動信号φx が論理“ロウ”になった後論理“ロウ”になる。ワード線駆動信号φx は行アドレスリセットクロック信号φRARiが論理“ハイ”になった後に論理“ハイ”になり、行マスタクロック信号φRiが論理“ロウ”になった後に論理“ロウ”になる。このワード線駆動信号φX によって発生されたセンシング開始信号φS は行デコーダ１８で行アドレスをデコーディングして発生したブロック情報信号ＢＬＳにより選択されたセンスアンプを活性化する。列アドレスバッファ３４４をエネーブルするための列アドレスバッファエネーブル信号φRAL は行アドレスリセットクロック信号φRARiが論理“ハイ”になった後論理“ハイ”になり、バーＲＡＳクロック信号φRCi が論理“ロウ”になった後論理“ロウ”になる。バーＲＡＳ−バーＣＡＳ遅延時間ｔRCD を保障するためのバーＲＡＳチェーン終了通知信号φRCDiはセンシング開始信号φS が論理“ハイ”になってから論理“ハイ”になり、行マスタクロック信号φRiが論理“ロウ”になった後に論理“ロウ”になる。
図２３はバーＣＡＳチェーン回路をエネーブルするための列エネーブル信号φYEi と列エネーブル信号φYECiを発生するための論理回路図である。列エネーブル信号φYECiはバーＲＡＳチェーン終了通知信号φRCDiの遅延信号である。列エネーブル信号φYEi はバーＲＡＳチェーン終了通知信号φRCDiと行マスタクロック信号φRiのゲーティングにより、図１２に示したようなタイミングを有する信号である。
図１３は本発明による高周波クロック発生回路を詳細に示す図である。高周波クロック発生回路６８は低周波の外部システムクロック、例えば本実施例で３３ＭＨｚ以下のシステムクロックＣＬＫが使用される場合、プリチャージ時に内部システムクロックの周波数を逓倍する作用をする。該高周波クロック発生回路６８はプリチャージ命令に依存するパルスを発生するパルス発生回路２４２と、発生されたパルスを内部システムクロック信号φCLK に論理和して逓倍されたシステムクロックを発生するＮＡＮＤゲート２４８と、予め予定された待ち時間で前記逓倍されたシステムクロックを伝送する伝送ゲート２５２とから構成されている。
図２４は、３３ＭＨｚのシステムクロックＣＬＫとバースト長ＳＺ４の場合での読出し及びプリチャージ動作時のタイミング図を示している。読み出されるバンクに対するプリチャージ命令（制御信号φRCの論理“ロウ”を指す）が時間ｔ４で発せられ、その後、バーＲＡＳクロック信号φRCi は論理“ハイ”から論理“ロウ”になり、前記パルス発生回路２４２の出力端子Ａは時間遅延回路２４４、２４４′によって与えられた時間遅延に依存するパルス幅を有するパルスを出力する。このパルスはゲート２４６、２４７、２４８により内部システムクロック信号φCLK と論理和され、ＮＡＮＤゲート２４８を介して逓倍されたシステムクロックを出力する。即ち、２個の出力端子Ａからのパルスの間を補充するように、多くの内部システムクロック信号φCLK のパルスが追加されて、パルス波数が高くなる。論理“ハイ”のＣＬ１と書込み動作でのみ論理“ハイ”になる書込み制御信号φEWDCによりＮＯＲゲート２５４の出力は論理“ハイ”であるので、前記ゲート２４８の出力は伝送ゲート２５２を通して出力される。このとき、伝送ゲート２５０はオフ状態にある。従って、内部回路はプリチャージ命令後に逓倍された動作周波数を有する内部システムクロックＣＮＴＣＬＫ９により動作されるので、データ出力が迅速に行なわれ、プリチャージもプリチャージ命令後一層速い時間内に行なわれるようになる。システムクロックＣＬＫが３３ＭＨｚより高い周波数のとき、ＣＬ１は論理“ロウ”にある。従って、ＮＯＲゲート２５４の出力は論理“ロウ”にあり、伝送ゲート２５２はオフ状態にある。そこで、伝送ゲート２５０はターンオンされ、ＣＮＴＣＬＫ９は内部システムクロック信号φCLK のような周波数となる。
データ通路
データ通路は、読出し動作でセルから読み出されたビット線上のデータをデータ出力バッファを通じて出力する通路、あるいは書込み動作でデータ入力バッファを通じて入力するデータをビット線に供給する通路をいう。このデータ通路に関する回路ブロックを図２５に示す。同図には、図面の簡単のために二つのサブアレイとそれに関するデータ通路上の回路ブロック図を示す。
図２５においてＩ／Ｏ線選択及びプリチャージ回路３８は、図１及び図２で説明したように第１乃至第４メモリセルアレイ２０ＴＬ、２０ＢＬ、２０ＴＲ、２０ＢＲのうちいずれか一つのメモリセルアレイ中の一つのサブアレイに係る第１Ｉ／Ｏバス２６Ｒと他のサブアレイと係る第２Ｉ／Ｏバス２６Ｌと接続される。このＩ／Ｏ線選択及びプリチャージ回路３８は行デコーダ１８によって選択されたワード線を有するサブアレイに関するブロック情報信号ＢＬＳを入力し、このブロック情報信号に応答して前記サブアレイに関連したＩ／ＯバスをＰＩＯバス２５６に連結するための作用をする。また、上述したように読出し動作で選択されたＩ／Ｏバスにおいて４対のＩ／Ｏ線の中の２対のＩ／Ｏ線上にデータが現われるので、Ｉ／Ｏ線選択及びプリチャージ回路３８は残りの２対のＩ／Ｏ線とこれに対応するＰＩＯ線対をプリチャージする。
図２６はＩ／Ｏ線選択及びプリチャージ回路３８の具体回路図である。行デコーダ１８からのブロック情報信号ＢＬＳが論理“ロウ”なら伝送スイッチ２５８、２５８′はオフ状態にあり、プリチャージ回路２６０はターンオンされＩ／Ｏ線対（Ｉ／Ｏ0 、バーＩ／Ｏ0 ）〜（Ｉ／Ｏ3 、バーＩ／Ｏ3 ）をＶＢＬ（＝１／２Ｖｃｃ）にプリチャージする。データを伝送するためにブロック情報信号ＢＬＳが論理“ハイ”のときに伝送スイッチ２５８、２５８′はオン状態となり、プリチャージ回路２６０はオフ状態である。データを伝送しようとするＩ／Ｏ線対が第２Ｉ／Ｏ線対（Ｉ／Ｏ2 、バーＩ／Ｏ2 ）と（Ｉ／Ｏ3 、バーＩ／Ｏ3 ）であると仮定すれば、Ｉ／Ｏ線プリチャージ信号ＩＯＰＲ１は論理“ロウ”となり、ＩＯＰＲ１の反転信号バーＩＯＰＲ１は論理“ハイ”になる。従って、プリチャージ回路２６２及び等化回路２６４はターンオンされ、Ｉ／Ｏ線対（Ｉ／Ｏ0 、バーＩ／Ｏ0 ）、（Ｉ／Ｏ1 、バーＩ／Ｏ1 ）は全部Ｖｃｃ−Ｖｔにプリチャージされ等化される。ここで、ＶｔはＮチャネルトランジスタのしきい電圧である。しかし、データが伝送されるＩ／Ｏ線対に関するプリチャージ回路２６２′と等化回路２６４′はオフ状態なので、Ｉ／Ｏ線対上のデータは、読出し動作で伝送スイッチ２５８′を介して対応する第２ＰＩＯ線対（ＰＩＯ2 、バーＰＩＯ2 ）と（ＰＩＯ3 、バーＰＩＯ3 ）に伝送される。同様に、書込み動作ではＰＩＯ線対上のデータが対応Ｉ／Ｏ線対に伝送される。
図２５において、Ｉ／Ｏセンスアンプ２６６は、読出し動作でブロック情報信号ＢＬＳに応答して発生した制御信号φIOSEによって活性化され、ＰＩＯバス２５６上のデータを増幅する作用をする。Ｉ／Ｏセンスアンプ２６６は出力端ＮＩータを貯蔵するためのラッチ回路を更に有し得る公知の回路である。Ｉ／Ｏセンスアンプ２６６の出力はデータバスＤＢＩを通じてデータ出力マルチプレクサ２６８に連結される。データバスＤＢＩは図１及び図２に示されたデータバスＤＢ０〜ＤＢ７のうちのいずれか一つである。このデータバスＤＢＩを構成するデータ線対（Ｉ／Ｏ0 、バーＩ／Ｏ0 ）〜（Ｉ／Ｏ3 、バーＩ／Ｏ3 ）はＩ／Ｏセンスアンプ２６６を通じてＰＩＯバス２５６を構成するＰＩＯ線対（Ｉ／Ｏ0 、バーＩ／Ｏ0 ）〜（Ｉ／Ｏ3 、バーＩ／Ｏ3 ）と対応して連結される。
図２７はデータ出力マルチプレクサ２６８の具体回路図である。同図において、データ出力マルチプレクサ２６８はデータバスＤＢＩ（Ｉ＝０〜３又は４〜７）を構成するデータ線対（Ｉ／Ｏ0 、バーＩ／Ｏ0 ）〜（Ｉ／Ｏ3 、バーＩ／Ｏ3 ）の各データ線対と共通データ線対ＣＤＬ、バーＣＤＬ間に接続したプリチャージ回路２６３ａ〜２６３ｄ、ラッチ２７０、３状バッファ２７２、第１ラッチ２７４ａ〜２７４ｄ、分離スイッチ２７６、第２ラッチ２７８ａ〜２７８ｄ、及びデータ伝送スイッチ２８０から構成される。プリチャージ回路２６３ａ〜２６３ｄは、上述したＩ／Ｏ線対（Ｉ／Ｏ0 、バーＩ／Ｏ0 ）〜（Ｉ／Ｏ3 、バーＩ／Ｏ3 ）のプリチャージと同様に、読出し動作でＤＩＯ線プリチャージ信号ＤＩＯＰＲ１とその反転信号バーＤＩＯＰＲ１に応答してデータが伝送される２対のデータ線のプリチャージを防ぎ、データが伝送されない残りのデータ線対をプリチャージさせる作用をする。ラッチ２７０はデータ線ＤＩＯ0 、バーＤＩＯ0 〜ＤＩＯ3 、バーＤＩＯ3 にそれぞれ接続され、このデータ線上のデータを貯蔵する作用をする。３状バッファ２７２はデータ線ＤＩＯ0 、バーＤＩＯ0 〜ＤＩＯ3 、バーＤＩＯ3 にそれぞれ接続され、このデータ線対上のデータの反転データをそれぞれ出力する。但し、プリチャージされるデータ線に接続した３状バッファはターンオフされる。
第１ラッチ２７４ａ〜２７４ｄは３状バッファ２７２の出力端子とそれぞれ接続され、前記データ線と３状バッファを通じて伝送されるデータを貯蔵する。各第２ラッチ２７８ａ〜２７８ｄは分離スイッチ２７６を介して対応する第１ラッチ２７４ａ〜２７４ｄと直列に接続されている。第２ラッチ２７８ａ〜２７８ｄは対応データ伝送スイッチ２８０を通じて一対の共通データ線バーＣＤＬ、ＣＤＬに接続される。データ伝送スイッチ２８０はデータ伝送信号ＲＤＴＰ０〜ＲＤＴＰ３に応答して順次ターンオンされ、第１ラッチから供給され第２ラッチに貯蔵されたデータが順次共通データ線バーＣＤＬ、ＣＤＬに出力される。従って、更に詳細に後述するように列アドレス信号により順次論理“ハイ”のパルスとなるデータ伝送信号ＲＤＴＰ０〜ＲＤＴＰ３に応答して、第１及び第２ラッチで構成される直列レジスタ２７４、２７８に貯蔵されたデータが順次共通データ線バーＣＤＬとＣＤＬ上に出力されるようになっている。
データ線対（ＤＩＯ0 、バーＤＩＯ0 ）〜（ＤＩＯ3 、バーＤＩＯ3 ）のプリチャージ動作で３状バッファ２７２はオフ状態にあるので、第１レジスタ２７４及び第２２７８に貯蔵されたデータの破壊はない。しかし、第２レジスタ２７８に貯蔵されたデータがデータ伝送スイッチ２８０を通じて伝送される前の待ち時間が長い場合、データ線対から新たなデータが伝送されると第２レジスタ２７８に貯蔵された以前のデータは破壊されてしまう。また、低い周波数を有するシステムクロックを使用する場合にもシステムクロックに同期して前記データ伝送信号ＲＤＴＰ０〜ＲＤＴＰ３が発生するので、このようなデータの破壊が生じる可能性がある。こうしたデータ衝突によるデータ破壊は、データ読出し動作で設定されたバースト長に該当する順次データ読出し動作中、バーストの終了前に割り込み要求が発せられ新たな列アドレス信号によりバースト長の次に連続するデータ読出し動作が中断されたり、若しくは待機なしに行なわれるようなバーＣＡＳ割り込み読出し動作において実質的に起る可能性がある。従って、こうしたデータの衝突を防止し、誤動作を防止するために第１ラッチと第２ラッチとの間に分離スイッチ２７６が接続されている。この分離スイッチを制御する制御信号φCLは、待ち時間値３及び４の場合でバーＣＡＳ割り込み要求時における論理“ハイ”のパルス信号である。そして、データ線バーＣＤＬとＣＤＬは公知のデータ出力ラッチ２８２に接続される。
図２５において、データ出力バッファ２８４は、データ出力マルチプレクサ２６８からのデータ出力線Ｄ０、バーＤ０と接続する。データ出力バッファ２８４は読出し動作でバースト長に従って定められる連続的なデータをシステムクロック信号φCLK に同期して直列に入出力パッド（図示せず）に供給する。
図２８はデータ出力バッファ２８４の具体回路図である。同図において、伝送スイッチ２８６、２８６′は所定の周波数、例えば３３ＭＨｚより高い周波数のシステムクロック信号φCLK に同期してデータ出力線Ｄ０、バーＤ０上のデータを線２８８、２９０に伝送し、この所定の周波数以下の周波数のシステムクロック信号φCLK とは無関係に連続的にデータ出力線Ｄ０、バーＤ０上のデータを線２８８、２９０に伝送する。後述するように、制御信号φYEP は３３ＭＨｚ以下のシステムクロック（即ち、バーＣＡＳ待ち時間値１の場合）で論理“ハイ”にあり、３３ＭＨｚより高い周波数のシステムクロックでは論理“ロウ”にある。線２８８、２９０上にデータを貯蔵するためのラッチ２９２ａ、２９２ｂが接続されている。ＮＡＮＤゲート２９４、２９６、２９８とＰチャネルトランジスタ３００、Ｎチャネルトランジスタ３０２で構成されるゲート回路３１０は線２８８、２９０と駆動トランジスタ３０４、３０６との間に連結されている。Ｐチャネルトランジスタ３００のソースは駆動トランジスタ３０４をしきい電圧に損害を与えず駆動するために公知の昇圧回路からの昇圧電圧Ｖｐｐ端に接続されている。ゲート回路３１０は制御信号φTRSTに応答してデータ入出力パッド（図示せず）に接続されるデータ入出力線３０８上のデータの出力を遮断するものである。この制御信号φTRSTはバースト読出しの終了時又は後述するデータ出力マスキング動作の発生時に論理“ロウ”になる。
図２５において、データ入力バッファ３１２がデータ入出力パッドと接続したデータ入出力線３０８とデータ線ＤＩとの間に接続される。データ入力バッファ３１２はこの線３０８上の入力データをＣＭＯＳレベルに変換し、システムクロック信号φCLK に同期された内部入力データを発生するものである。データ入力バッファ３１２は書込み動作で論理“ハイ”である書込み制御信号φEWDCによってエネーブルされ、外部入力データをＣＭＯＳレベルにシフトする前記入力バッファと、入力バッファからのレベルシフトされた入力データを受け取り、システムクロック信号φCLK に同期した内部入力データを発生する先に述べた同期回路とから構成可能である。従って、書込み動作で内部システムクロック信号φCLKが論理“ハイ”になる度にデータ入力バッファ３１２は、連続して入力される直列データを連続的にサンプリングし、データ線ＤＩ上に直列に出力するバッファである。
データ入力デマルチプレクサ３１４は、データ入力バッファ３１２の出力線ＤＩ上の直列入力データをシステムクロックに同期して順次発生する書込みデータ伝送信号をもってサンプリングし、所定のビットの並列データ（本実施例では２ビットの並列データ）に群化し、この群化された並列データを対応データ線対に順次供給するものである。
図２９はデータ入力デマルチプレクサ３１４の具体回路図である。同図において、データ入力デマルチプレクサ３１４は、データ線ＤＩに接続され、書込みデータ伝送信号ＷＤＴＰ０〜ＷＤＴＰ３に応答してデータ線ＤＩ上の直列データを並列データに変更するためサンプリングする選択スイッチ３１６ａ〜３１６ｄを有する。ラッチ３２０ａ〜３２０ｄはそれぞれ前記サンプリングされたデータを貯蔵するために対応する選択スイッチ３６１ａ〜３６１ｄに接続される。このラッチ３２０ａ〜３２０ｄの出力端は、書込み動作でエネーブルされる時に信号を通過させＮＡＮＤゲート３２２ａ〜３２２ｄとバッファ３２４ａ〜３２４ｄを介してデータ線ＤＩＯ0 、バーＤＩＯ0 〜ＤＩＯ3 、バーＤＩＯ3 にそれぞれ接続される。スイッチとして作用するこれらＮＡＮＤゲート３２２ａ〜３２２ｄをゲーティングする書込み制御信号φWRは書込み動作で論理“ハイ”となる信号である。バッファ３２４ａ〜３２４ｄはそれぞれＰチャネル及びＮチャネルトランジスタ３２６、３２８で構成された３状インバータである。
選択スイッチ３１６ａ〜３１６ｄとラッチ３２０ａ〜３２０ｄとの間にそれぞれ接続されたＰチャネルトランジスタ３１８ａ〜３１８ｄは、制御信号ＷＣＡ１、バーＷＣＡ１に応答して、第１データ線対（ＤＩＯ0 、バーＤＩＯ0 ）及び（ＤＩＯ1 、バーＤＩＯ1 ）と、第２データ線対（ＤＩＯ2 、バーＤＩＯ2 ）及び（ＤＩＯ3 、バーＤＩＯ3 ）上に２ビットの並列データを代る代る伝送させ、同時に第１及び第２データ線対のうち一方のデータ線対がデータを伝送している時は他方のデータ線対に接続されたバッファをターンオフさせる作用をする。即ち、書込み動作で制御信号ＷＣＡ１が論理“ハイ”にある時にトランジスタ３１８ｃと３１８ｄはオフ状態にある。従って、制御信号ＷＤＴＰ２とＷＤＴＰ３に応答してラッチ３２０ｃと３２０ｄ内に貯蔵されるデータは、スイッチ３２２ｃと３２２ｄとバッファ３２４ｃと３２４ｄを通じて第２データ線対ＤＩＯ2 、バーＤＩＯ2 とＤＩＯ3 、バーＤＩＯ3 に伝送される。
このとき、バーＷＣＡ１は論理“ロウ”なのでトランジスタ３１８ａと３１８ｂはオン状態で、これによってバッファ３２４ａと３２４ｂはオフ状態となる。従って、第１データ線対（ＤＩＯ0 、バーＤＩＯ0 ）と（ＤＩＯ1 、バーＤＩＯ1 ）は図２７に示したプリチャージ回路２６３ａ、２６３ｂにより電源供給電圧Ｖｃｃにプリチャージされる。その後、ＷＣＡ１が論理“ロウ”になった時にトランジスタ３１８ｃと３１８ｄはオン状態となり、それから３状バッファ３２４ｃと３２４ｄはオフ状態となる。従って、第２データ線対も同様にプリチャージされ、第１データ線対は２ビットの並列データを送出する。
次に図２５を参照すれば、両方向のデータバスＤＢＩを通じてデータ入力デマルチプレクサ３１４から送出されたデータはＰＩＯラインドライバ３３０を通してＰＩＯ線対２５６に伝送される。図３０はＰＩＯラインドライバ３３０の具体回路図である。同図において、ＰＩＯラインドライバ３３０は、バンク選択信号ＤＴＣＰｉとブロック選択情報信号ＢＬＳに応答してデータ線対（ＤＩＯ0 、バーＤＩＯ0 ）〜（ＤＩＯ3 、バーＤＩＯ3 ）上のデータを通過させるためのスイッチ３３２と、このスイッチ３３２とＰＩＯ線対（ＰＩＯ0 、バーＰＩＯ0 ）〜（ＰＩＯ3 、バーＰＩＯ3 ）との間にそれぞれ接続されスイッチ３３２を通じて入力されるデータを増幅して対応ＰＩＯ線対に供給するためのバッファ３３４と、前記各ＰＩＯ線対を構成する２本のＰＩＯ線間に接続されこのＰＩＯ線をプリチャージするためのプリチャージ及び等化回路３３６とから構成される。バッファ３３４とプリチャージ及び等化回路３３６は、図２９のバッファ３２４ａ〜３２４ｄと図２６のプリチャージ及び等化回路２６０、２６２、２６２′、２６４、２６４′と同一であり、書込み動作におけるそれらの動作も同様である。ＰＩＯラインドライバ３３０は、読出し動作で論理“ロウ”の信号ＤＴＣＰｉをもって両方向のデータバスＤＢＩとＰＩＯ線対２５６との間を分離する。
しかし、書込み動作では、このデータバスＤＢＩ上のデータがＰＩＯ線ドライバ３３０を通じて伝送されたＰＩＯ線対２５６上のデータは、Ｉ／Ｏプリチャージ及び選択回路３８により選択された対応Ｉ／Ｏ線対に伝送される。このデータ伝送は２対ごとに交互に行われるので、第１ＰＩＯ線対（ＰＩＯ0 、バーＰＩＯ0 ）と（ＰＩＯ1 、バーＰＩＯ1 ）と対応して接続される左側Ｉ／Ｏバス２６Ｒのうち第１Ｉ／Ｏ線対（Ｉ／Ｏ0 、バーＩ／Ｏ0 ）と（Ｉ／Ｏ1 、バーＩ／Ｏ1）がデータ伝送中であれば、第２ＰＩＯ線対（ＰＩＯ2 、バーＰＩＯ2 ）と（ＰＩＯ3 、バーＰＩＯ3 ）及び左側Ｉ／Ｏバス２６Ｒのうち第２Ｉ／Ｏ線対（Ｉ／Ｏ2 、バーＩ／Ｏ2 ）と（Ｉ／Ｏ3 、バーＩ／Ｏ3 ）はプリチャージされている。
列制御回路
列制御回路はデータ通路に関連する回路を制御する制御信号を発生するための回路である。図５は本発明による列制御回路を示す概略的ブロック図である。同図において、バーＣＡＳバッファ３３８は外部列アドレスストローブ信号バーＣＡＳと内部システムクロック信号φCLK を入力し、制御パルス信号φC 、φCA、ＢＩＴＳＥＴ、及びφcpを発生する。バーＷＥバッファ３４０は外部書込みエネーブル信号バーＷＥと内部システムクロック信号φCLK 及びバーＣＡＳバッファ３３８からのパルス信号φC 、φCA及びその他の多くの制御信号を入力し、書込み動作において書込み制御信号φWR、φEWDC、及びφWRC を発生する。ＤＱＭバッファ３４２は外部信号ＤＱＭと内部システムクロック信号φCLK を入力し、データ入出力マスキング信号バーφDQM を発生する。このデータ入出力マスキング信号バーφDQM によりデータの入出力が遮断される。列アドレスバッファ３４４はシステムクロック信号φCLK に同期して外部列アドレスＡ0 〜Ａ9 を入力し、バーＣＡＳバッファ３３８からのパルス信号φCAに応答して上記列アドレスをラッチし、列アドレス信号ＥＣＡ０〜ＥＣＡ９を発生する。
列アドレス計数器３４６は、予め定められた数のステージ（又はビット；本発明の実施例では９ビット）で構成される計数器である。この計数器は列アドレシングモード信号φＩＮＴＥＬ によりシーケンシャル（又はバイナリー）アドレスモードあるいはインタリーブアドレスモードで計数動作を行なうことができる。この計数器のステージは、列アドレスバッファ３４４からの列アドレス信号をプリセット信号ＢＩＴＳＥＴに応答してそれぞれラッチし、動作モード信号ＳＺｎに係る下位ステージにおいてはこれら内にラッチされた列アドレス信号から始まるクロックＣＮＴＣＬＫ９の上記計数動作を行ない、選択されたアドレスモードによる連続する列アドレス信号を発生する。しかし、残りの他のステージにおいてはこれら内にラッチされた初期列アドレス信号を発生する。列アドレスリセット信号φＣＡＲ はバースト長の終了、即ち有効なデータ出力の終了後に上記計数器をリセットする。
バースト長計数器３５０は、バーＣＡＳバッファ３３８からのプリセット信号ＢＩＴＳＥＴによってリセットされた後、内部システムクロック信号φCLK のパルスを計数する通常の９ステージ（又は９ビット）の２進計数器である。この計数器３５０は列アドレスリセット信号φCAR によってもリセットされるようになっている。プリセット信号ＢＩＴＳＥＴはバーＣＡＳの活性化によって発生されたパルスなので、計数器３５０はバーＣＡＳの活性化後に内部システムクロック信号φCLK のパルス数を再び計数するものである。しかし、列アドレスリセット信号φCAR はバースト長計数器３５０の計数動作を停止するための信号であるので、バーＣＡＳ割り込み動作で有効なデータの出力中にバーＣＡＳが活性化されるとこの計数器３５０は計数動作を再度始めるようになる。
バースト長検出回路３５２は、バースト長計数器３５０からの計数値と、図４で説明した動作モード設定回路５８からのバースト長の情報を持つ動作モード信号ＳＺバーｎを入力し、バースト動作の終了を知らせる信号ＣＯＳＩ及びバースト長を示す信号ＣＯＳＲを発生する。列アドレスリセット信号発生回路３５４はバースト終了信号ＣＯＳＲに応答して列アドレス計数器３４６をリセットするための列アドレスリセット信号φCAR を発生するものである。データ伝送制御計数器３４８は、列アドレス信号ＣＡ０、ＣＡ１、ＦＣＡ０、ＦＣＡ１を入力し、内部システムクロック信号φCLK に同期した列アドレス信号ＲＣＡ０、ＲＣＡ１を発生するための計数器である。上述したように、クロックＣＮＴＣＬＫ９は３３ＭＨｚ以下のシステムクロックＣＬＫが使用される時、プリチャージ時間を短縮させるため人為的に発生されるクロックである。この場合、列アドレス信号ＣＡ０とＣＡ１は内部システムクロック信号φCLK に同期した信号ではない。従って、データ伝送制御計数器３４８は３３ＭＨｚ以下のシステムクロックにおけるプリチャージ時間の短縮を考慮して設ける。もし不要であれば、列アドレス計数器３４６はクロックＣＮＴＣＬＫ９の代りに内部システムクロック信号φCLK を入力とし、読出し及び書込みデータ伝送クロック発生回路３５６、３５８はデータ伝送制御計数器３４８の出力、即ちＲＣＡ０とＲＣＡ１の代りに列アドレス信号ＣＡ０とＣＡ１を入力とするようにしてもよい。
読出しデータ伝送クロック発生回路３５６は内部システムクロック信号φCLKに同期した列アドレス信号ＲＣＡ０とＲＣＡ１を入力とし、読出し動作においてデータ出力マルチプレクサ２６８から直列データを出力するための読出しデータ伝送パルスＲＤＴＰｍを発生するものである。書込みデータ伝送クロック発生回路３５８は、上記信号ＲＣＡ０とＲＣＡ１を入力とし、書込み動作においてデータ入力デマルチプレクサ３１４から時分割された並列データを出力するための書込みデータ伝送パルスＷＤＴＰｍを発生するものである。
１．バーＣＡＳ、バーＷＥ、及びＤＱＭバッファ
図３１はバーＣＡＳバッファ３３８の詳細回路図であり、図３５〜図３７は６６ＭＨｚのシステムクロックと４のバースト長及び２のバーＣＡＳ待ち時間を使用している書込み動作のタイミング図である（なお、図３５〜図３７は図面の記載上３つに分かれているが、一つのタイミング図を示す）。
図３１において、入力バッファ７０ｅは既にバーＲＡＳバッファについて述べたようにセルフリフレッシュとクロックマスキング動作でディスエーブルされ、書込み又は読出し動作で入力信号をＣＭＯＳレベルの内部信号に変換する回路である。同期回路１０８は入力バッファ７０ｅからのＣＭＯＳレベルバーＣＡＳ信号を内部システムクロック信号φCLK に同期させるため、この入力バッファ７０ｅに接続される。パルス発生回路３６０は同期回路１０８と接続され、制御パルス信号φCA、φCP、及びプリセット信号ＢＩＴＳＥＴを発生する。図３５〜図３７を参照すれば、時間ｔ3 で論理“ロウ”のバーＣＡＳパルスにより制御パルス信号φC 、φCA、φCP、及びプリセット信号ＢＩＴＳＥＴが発せられる。制御パルス信号φC の論理“ハイ”のパルス幅はシステムクロックＣＬＫのおよそ１サイクルであり、制御パルス信号φCAのパルス幅はクロックＣＬＫのほぼ半分サイクルで、制御パルス信号φCP及びプリセット信号ＢＩＴＳＥＴのパルス幅は約５〜６ｎｓｅｃである。
図３２はバーＷＥバッファ３４０の詳細回路図である。同図において、入力バッファ７０ｆは外部書込みエネーブル信号バーＷＥを内部ＣＭＯＳレベルの信号に変換する回路である。同期回路１０８は、入力バッファ７０ｆからのレベル変換信号を内部システムクロック信号φCLK に同期させてラッチ３６２に貯蔵する。そして、ラッチ３６６の入力端はバーＣＡＳの活性化によってターンオンされる伝送スイッチ３６４を通じてラッチ３６２の出力端と接続され、書込み動作において論理“ハイ”を貯蔵する。ゲートで構成されるゲート回路３６８はこのラッチ３６６の出力端と接続されている。シフトレジスタ３７０はゲート回路３６８と接続され、書込み命令後にクロックＣＬＫを１サイクル遅延させるためのものである。パルス発生回路３７８はプリチャージ時において論理“ハイ”の短いパルス信号φWRP を発生し、シフトレジスタ３７０及びラッチ３６６をリセットさせるものである。
図３５〜図３７を参照すれば、時間ｔ3 で書込み命令が発せられた後制御パルス信号φCAが論理“ハイ”のときラッチ３６６は論理“ハイ”を貯蔵する。また、信号φRCD1とφRCD2（バーＲＡＳチェーン終了通知信号φRCDiが第１又は第２バンクに適用された信号である）のうち少なくとも一つとバーＣＡＳバッファからの制御パルス信号φC は論理“ハイ”にあるので、ＮＡＮＤゲート３７２から論理“ロウ”が出力され書込み制御信号φEWDCは論理“ハイ”になる。ＮＡＮＤゲート３７２からの論理“ロウ”の出力はシフトレジスタ３７０にも入力され、このレジスタ３７０は内部システムクロック信号φCLK の１サイクル遅延後に論理“ロウ”を出力する。すると、ＮＡＮＤゲート３７４は論理“ハイ”を出力し、書込み制御信号φWRは論理“ハイ”になる。書込み制御信号φWRをＣＬＫの１サイクル遅延後に発生させるようにするのは、書込み命令後の次のＣＬＫのサイクルで外部入力データを受け入れるためである。従って、書込み命令サイクルで外部入力データを受け入れるのであれば、シフトレジスタ３７０を省略してもよいことは、この分野の通常の知識を有する者なら分ることである。
図３３はＤＱＭバッファ３４２の詳細回路図で、図３４はＤＱＭバッファ３４２の動作タイミングを示す図である。図３３において、入力バッファ７０ｇは外部信号ＤＱＭをＣＭＯＳレベルに変換するためのバッファである。３ステージのシフトレジスタ３８２は同期遅延回路で、入力バッファ７０ｇに接続され、内部システムクロック信号φCLK に同期して、データ出力マスキング信号バーφDQMを発生する。図３４を参照すると、時間ｔ1
でデータ出力マスキング命令ＤＱＭが発せられている。時間ｔ1 でラッチ３８４は論理“ロウ”を受け入れて貯蔵し論理“ハイ”を出力している。その後、システムクロック信号φCLK ３８７が論理“ハイ”のときラッチ３８５は伝送スイッチを通じて論理“ハイ”を受け入れて貯蔵し、論理“ロウ”をクロック信号φDQMFとして出力する。それから、この内部システムクロック信号φCLK ３８７が論理“ロウ”の場合にラッチ３８６は論理“ロウ”を受け入れて貯蔵し、論理“ハイ”を出力する。その後、クロック信号φCLK ３８８が論理“ハイ”のときはデータ出力マスキング信号バーφDQMは論理“ロウ”になる。同
様にして、データ出力マスキング信号バーφDQMが論理“ハイ”になるのはクロック信号
φCLK ３８９が論理“ハイ”になるときである。従って、データ出力バッファからのデータはデータ出力マスキング命令後、２番目のシステムクロックＣＬＫの立上りエッジに応答して論理“ロウ”のデータ出力マスキング信号バーφDQMにより出力が遮断される。デ
ータ出力を遮断する時間調節は、シフトレジスタ３８２を構成するシフトステージの数を調整することで可能である。
２．列アドレス発生回路
列アドレス発生回路は列アドレスバッファ３４４と列アドレス計数器３４６で構成される。図３８は列アドレスバッファの詳細回路図である。本発明の実施例においては外部の列アドレスＡ0 〜Ａ9 をそれぞれ入力する１０個の列アドレスバッファを使用している。同図において、入力バッファ７０ｈは外部からの列アドレス信号ＡＩをＣＭＯＳレベルのアドレス信号に変換するバッファである。入力バッファ７０ｈは列アドレスバッファ３４４をエネーブルするための列アドレスバッファエネーブル信号φRALi によりエネーブル
され、この入力バッファ７０ｈの出力は伝送スイッチ３９０を通じてラッチ３９２に連結される。制御パルス信号φCAが論理“ハイ”になる前にラッチ３９２は列アドレス信号ＥＣＡＩを貯蔵し、列アドレス信号ＦＣＡＩをインバータを介して発生する。列アドレス信号ＦＣＡ０とＦＣＡ１のみがデータ伝送制御計数器３４８に入力される。バーＣＡＳの活性化により制御パルス信号φCAが論理“ハイ”になる時に伝送スイッチ３９４はターンオンされ、列アドレス信号ＥＣＡＩの反転信号をラッチ３９８に貯蔵する。このラッチ３９８の出力端子は列アドレスリセット信号φCAR によってエネーブルされるＮＡＮＤゲート４００、４０２で構成されるスイッチ手段に接続される。エネーブルされたＮＡＮＤゲート４００、４０２はそれぞれ列アドレス信号ＣＡＩとバーＣＡＩを提供する。この列アドレス信号ＣＡＩは列アドレス計数器３４６に入力され、この計数器３４６に初期値として設定される。列アドレス計数器３４６は設定された列アドレスから始まる計数動作により連続する列アドレス信号ＰＣＡＩを発生する。これら信号ＰＣＡＩは伝送スイッチ３９６、ラッチ３９８、及びスイッチ４００、４０２を通じて列アドレス信号ＣＡＩとバーＣＡＩとして出力される。
従って、伝送スイッチ３９４、３９６、ラッチ３９８、及びスイッチ４００、４０２で構成される手段３１９は、バーＣＡＳの活性化によって発生したパルスφCAにより前記先頭列アドレスを提供し、この制御パルス信号φCAが論理“ロウ”になると先頭列アドレスから計数される連続する列アドレス信号を提供する作用をする。従って、バーＣＡＳの活性化後に外部入力列アドレスＡＩと内部発生列アドレスが直列に構成された連続入力アドレスの発生が高速に行なわれる。なお、本発明の実施例において列アドレス信号ＣＡ０及びＣＡ９に係る列アドレスバッファ３４４は信号ＰＣＡ０及びＰＣＡ９は入力しない。信号ＣＡ９はバーＣＡＳ割り込み動作を行なう場合、バンク選択信号として使用されるので列デコーダとは無関係である。また信号ＣＡ０とＣＡ１は、データ出力マルチプレクサ２６８とデータ入力デマルチプレクサ３１４でそれぞれ使用される読出しデータ伝送クロックＲＤＴＰｍと書込みデータ伝送クロックＷＤＴＰｍを発生するためのものである。信号ＣＡ１〜ＣＡ８は列デコーディング用として使用される。
図３９は列アドレス計数器３４６の概略的ブロック図で、図４０及び図４１は列アドレス計数器３４６内の各ステージを示す詳細回路図である。図３９〜図４１において、列アドレス計数器３４６は９つのステージＳＴ１〜ＳＴ９で構成される９ビットの計数器である。この計数器３４６は下位ステージＳＴ１〜ＳＴ３とＡＮＤゲート４０４で構成される第１計数部と、残りの上位ステージＳＴ４〜ＳＴ９とＡＮＤゲート４０６で構成される第２計数部とから構成される。第１計数部はバイナリーモードとインタリーブモードのうちいずれか一つのモードで計数動作を遂行し、第２計数部はバイナリーモードで計数動作を遂行することができる。第１計数部、即ち３ビット計数器で列アドレシングモード信号φINTEL によりバイナリーあるいはインタリーブモードのうち一つのモードが選択される。最下位ステージＳＴ１においてキャリ入力信号ＣＡＲＩの入力端子とバースト長入力端子ＳＺは電源供給電圧Ｖｃｃ端に接続される。２番目のステージＳＴ２のキャリ入力信号ＣＡＲＩはステージＳＴ１のキャリ値を入力し、２番目と３番目のステージＳＴ２とＳＴ３の各キャリ出力ＣＯＲＯは前段のキャリ値と対応ＡＮＤゲート４０４で論理積され、このＡＮＤゲートの出力は後段のキャリ入力となる。第１計数部内の最上位ビットＳＴ３に対応するＡＮＤゲートの出力は第２計数部の最下位ステージＳＴ４のキャリ入力信号ＣＡＲＩとなる。第２計数部内の各ステージのキャリ入力信号ＣＡＲＩは前段のＡＮＤゲートの出力である。また、第２計数部内の各ＡＮＤゲートは前段のＡＮＤゲートの出力と対応ステージの出力を入力とする。
本発明の列アドレス計数器３４６は、メモリシステム設計者の設計融通性を向上するため、アドレスシーケンスをバイナリーモード又はインタリーブモードのうちいずれか一つのモードで選択的に遂行できるようになっている。バイナリーアドレシングモードは先頭列アドレスから１ずつ増加しつつ連続的なアドレスを発生するモードであり、インタリーブアドレシングモードは特定の方式で連続的なアドレスを発生するモードである。下記の表３は８のバースト長の場合、１０進数で表わされる出力アドレスシーケンスを示している。
Figure 0004276235
図４０は第１計数部の各ステージの詳細回路図である。同図において、第１計数部の各ステージはキャリを発生するためのキャリ部４０８とビット出力を提供するためのビット部４１０を有している。キャリ部４０８は２個のラッチ４１２、４１６と、このラッチ４１２、４１６間に接続される伝送スイッチ４１４と、ラッチ４１６の出力端子とラッチ４１２の入力端子との間に直列に接続されたインバータ４１８と、伝送スイッチ４１１とから構成される。ビット部４１０も同様の方式により、ラッチ４１２′、４１６′と、伝送スイッチ４１１′、４１４′と、インバータ４１８′とから構成される。伝送スイッチ４１１、４１１′、４１４、４１４′は線４１９及びインバータ４１３を通して線４１５に連結されている。ラッチ４１２、４１２′の入力端子は線４２２、４２４にそれぞれ接続される。初期設定回路４２０は線４２２、４２４間に接続され、パワーオン時に初期条件、即ち論理“ロウ”をラッチ４１２、４１２′に提供する作用をする。
線４１９はＮＯＲゲート４２６の出力端子に接続され、ＮＯＲゲート４２６はクロックＣＮＴＣＬＫ９とＮＡＮＤゲート４２８の出力及びプリセット信号ＢＩＴＳＥＴをそれぞれ入力としている。ＮＡＮＤゲート４２８は、動作モード信号ＳＺｎと、列アドレスリセット信号発生回路３５４からの列アドレスエネーブル信号φＣＡＲＣ、及び前段のキャリ出力信号ＣＡＲＯとなるキャリ入力信号ＣＡＲＩをそれぞれ入力とする。伝送スイッチ４３０、４３２はプリセット信号ＢＩＴＳＥＴに応答してターンオンされ、初期キャリ値と初期列アドレス値（又は初期ビット値）を線４２２、４２４上にそれぞれ伝送する。列アドレシングモード信号φＩＮＴＥＬ は、上述したようにインタリーブモードで論理“ハイ”、バイナリーモードでは論理“ロウ”である。従って、インタリーブモードでターンオンされた伝送スイッチ４３０、４３２は論理“ロウ”と初期ビット値（又は初期列アドレス信号）ＣＡＩをそれぞれ伝送し、バイナリーモードではこれらスイッチは初期ビット値ＣＡＩを伝送する。
図４２は図４０に示す回路の動作タイミング図である。図４０と図４２の両図を参照すれば、ＮＡＮＤゲート４２８の入力信号である動作モード信号ＳＺｎ、列アドレスエネーブル信号φＣＡＲＣ、及びキャリ入力信号ＣＡＲＩのうちいずれか一つが論理“ロウ”のとき、ＮＯＲゲート４２６はクロックＣＮＴＣＬＫ９の出力を遮断し、線４１９を論理“ロウ”に維持する。従って、伝送スイッチ４１４、４１４′はオン状態にあり、伝送スイッチ４１１、４１１′はオフ状態にある。このとき、論理“ハイ”のプリセット信号ＢＩＴＳＥＴにより伝送スイッチ４３０、４３２がいったんターンオンされると、インタリーブモードでキャリ出力信号ＣＡＲＯは論理“ロウ”の初期キャリ値を出力し、ビット出力信号ＰＣＡＩは初期ビット値ＣＡＩとなる。そして、この場合バイナリーモードでキャリ出力信号ＣＡＲＯとビット出力信号ＰＣＡＩは全部初期ビット値ＣＡＩを提供する。その後、論理“ロウ”のプロセット信号ＢＩＴＳＥＴは伝送スイッチ４３０、４３２をターンオフさせ、既にプリセットされた初期キャリ値と初期ビット値を維持させる。従って、プリセット信号ＢＩＴＳＥＴは列アドレシングモード信号φＩＮＴＥＬ に従って初期キャリ値と初期ビット値をキャリ部４０８とビット部４１０にそれぞれプリセットするための信号である。
一方、プリセット信号ＢＩＴＳＥＴによる初期値の設定後、上記動作モード信号ＳＺｎ、列アドレスエネーブル信号φＣＡＲＣ、及びキャリ入力信号ＣＡＲＩが共に論理“ハイ”になるとＮＯＲゲート４２６はクロックＣＮＴＣＬＫ９を出力する。すると、キャリ部４０８とビット部４１０はこのクロックＣＮＴＣＬＫ９の毎サイクルごとにプリセットされた初期値から始まる順次の２進値をそれぞれ出力する。こうした順次動作中、論理“ロウ”のキャリ入力信号ＣＡＲＩがＮＡＮＤゲート４２８に入力されると線４１９は論理“ロウ”となり、キャリ部４０８とビット部４１０の動作は一時中止される。即ち、伝送スイッチ４１１、４１１′がターンオフされるので、ラッチ４１２、４１２′に貯蔵されたキャリ出力信号ＣＡＲＯとＰＣＡＩは２進値の反転値としてそれぞれ一時停止される。信号ＣＡＲＩが論理“ハイ”になると、この一時停止された値から始まる順次動作が再開される。
図４１は図３９に示す第２計数部を構成する各ステージの詳細回路図である。このステージの構成は、図４０に示されたステージからキャリ部４０８とモード制御回路４３４を省略した構成と同一である。動作もビット部４１０の動作と同一である。従って、このステージＳＴ４〜ＳＴ９のそれぞれに対する詳細な説明は省略する。
図３９において、動作モードプログラムによりバースト長ｎが設定されるとバースト長ｎ以下のバースト長に関連したバースト長信号は全部論理“ハイ”となるので、論理“ハイ”のバースト長信号動作モード信号ＳＺｎを入力するステージのみがエネーブルされる。例えば、バースト長が５１２(full page）であれば列アドレス計数器３４６は９ビット計数器として動作する。バースト長ｎが３２にプログラムされているとすると、下位５個のステージＳＴ１〜ＳＴ５が順次に計数動作を行ない、上位ステージＳＴ６〜ＳＴ９の出力信号ＰＣＡ５〜ＰＣＡ８はそれぞれ上述したように、初期入力ビット値、即ち入力された列アドレス信号ＣＡ５〜ＣＡ８を維持する。従って、３個の下位ステージＳＴ１〜ＳＴ３で構成された第１計数部は列アドレシングモード信号φＩＮＴＥＬ に従って順次のバイナリー又はインタリーブアドレス信号ＰＣＡ０〜ＰＣＡ２を出力し、ステージＳＴ４とＳＴ５で構成される計数器は第１計数部からのキャリを入力しつつ、入力される列アドレスＣＡ３とＣＡ４から始まる順次のバイナリーアドレス信号ＰＣＡ３とＰＣＡ４を出力する。
３．列デコーダ
上述したように本発明の実施例は、列アドレスバッファ３４４からの列アドレス信号ＣＡ１〜ＣＡ８が列選択のための列デコーダに入力される。図４３は本発明による列デコーダの概略的ブロック図である。同図において、プリデコーダ４３６〜４４２は列アドレス信号ＣＡ１、ＣＡ２と、ＣＡ３、ＣＡ４と、ＣＡ５、ＣＡ６及び、ＣＡ７、ＣＡ８をそれぞれ入力し、行アドレス信号ＲＡ１１又は列アドレス信号ＣＡ９を入力する。行アドレス信号ＲＡ１１は、第１バンクの読出し又は書込み動作とプリチャージ動作の後、第２バンクの読出し又は書込み動作及びプリチャージ動作を行なうようなバンク間の独立動作を行なう場合や、あるいは第１バンクと第２バンクがインタリーブ動作を行なう場合にバンク選択信号として使用される。ＲＡ１１が論理“ロウ”なら第１バンクを選択し、ＲＡ１１が論理“ハイ”なら第２バンクを選択する。一方、ＣＡ９は上述したバーＣＡＳ割り込み動作をする場合のバンク選択信号である。ＣＡ９が論理“ロウ”なら第１バンクを選択し、ＣＡ９が論理“ハイ”なら第２バンクを選択する。
第１プリデコーダ４３６は列アドレス信号ＣＡ１とＣＡ２をデコーディングしてプリデコーディング信号ＤＣＡバー１バー２、ＤＣＡ１バー２、ＤＣＡバー１２、ＤＣＡ１２（以下、「ＤＣＡバー１バー２〜ＤＣＡ１２」と略記する）を発生し、これら信号より速い信号である信号ＤＣＡ２とその反転信号ＤＣＡバー２を発生する。このプリデコーディング信号の中で相互に隣接する信号は一端の所定部分をオーバラップしている。第１プリデコーダ４３６の出力信号は主デコーダ４４４に供給される。ＮＯＲゲート４４６はプリデコーダ４３８からのプリデコーディング信号「ＤＣＡバー３バー４〜ＤＣＡ３４」のうちいずれか一つと、プリデコーダ４４０からの信号「ＤＣＡバー５バー６〜ＤＣＡ５６」のうちいずれか一つと、プリデコーダ４４２からの信号「ＤＣＡバー７バー８〜ＤＣＡ７８」のいずれか一つを取る組合信号をそれぞれ入力し、対応する主デコーダにそれぞれ出力し、主デコーダ４４４は列選択信号ＣＳＬＯ〜ＣＳＬ２５５を発生する。
図４４は第１プリデコーダ４３６の詳細回路図である。同図において、ＮＡＮＤゲート４４８はバンク選択信号ＲＡ１１又はＣＡ９によってエネーブルされ、列アドレス信号ＣＡ１、ＣＡ２とこれらの反転信号バーＣＡ１、バーＣＡ２をデコーディングする。バーＣＡＳの活性化後に論理“ロウ”の短い制御パルス信号φCPはＮＡＮＤゲート４５１、４５４をリセットし、出力信号「ＤＣＡバー１バー２〜ＤＣＡ１２」を論理“ロウ”にさせる。その後、制御パルス信号φCPが論理“ハイ”のとき（このとき、列エネーブル信号φYEi は論理“ハイ”である）ＮＡＮＤゲート４５１、４５４はエネーブルされる。列アドレス信号ＣＡ１とＣＡ２が論理“ロウ”と仮定すれば、ＮＡＮＤゲート４４８ａは論理“ロウ”を出力し、ＮＡＮＤゲート４５６ａは論理“ハイ”を出力する。従って、ＤＣＡバー１バー２は論理“ロウ”から論理“ハイ”になる。その後、ＣＡ１が論理“ハイ”になり、ＣＡ２が論理“ロウ”を維持すると、同様に、ＤＣＡ１バー２が論理“ハイ”になる。しかし、ＮＡＮＤゲート４４８ａは論理“ハイ”を出力し、遅延回路４５０ａと４５２ａとＮＡＮＤゲート４５１ａ、４５４ａ、４５６ａ及びインバータを経た時間遅延後、ＤＣＡバー１バー２は論理“ロウ”になる。従って、ＤＣＡバー１バー２が論理“ハイ”になった後、このＤＣＡバー１バー２は前記遅延要素によって決定される時間遅延後、論理“ロウ”になる。結局、オーバラップ部分が連続するプリデコーディング信号間の端部で発生する。こうしたオーバラップ部分は書込み動作中に誤りのない書込み時間を保障する働きをする。
図４５は第２プリデコーダ４３８〜４４２のうちいずれか一つの詳細回路図である。各第２プリデコーダは選択されたプリデコーディング信号が論理“ロウ”になるロウエネーブル回路である。図４６は主デコーダ４４４の中で一番目の回路を示す図である。同図において、プリデコーディング信号「ＤＣＡバー１バー２〜ＤＣＡ１２」は、それぞれインバータ４５８ａ〜４５８ｄの入力端子に接続される。このインバータ４５８ａ〜４５８ｄはインバータ４５８ａ、４５８ｂで構成される第１インバータグループとインバータ４５８ｃ、４５８ｄで構成される第２インバータグループに分けられる。第１インバータグループを構成するインバータ４５８ａ、４５８ｂの一端は共に第１トランジスタ４６２のドレインに接続され、第２インバータグループを構成するインバータ４５８ｃ、４５８ｄの一端は共に第２トランジスタ４６４のドレインに接続される。このインバータ４５８ａ〜４５８ｄの他段は電源供給電圧Ｖｃｃ端に接続される。このインバータの出力端子はラッチ４６０ａ〜４６０ｄにそれぞれ接続されている。
また、第１及び第２トランジスタ４６２、４６４のソースは共に第３トランジスタ（プルダウントランジスタ）４６６のドレインに接続され、このトランジスタ４６６のソースは基準電圧Ｖｓｓ端、例えば接地電圧端と接続される。このトランジスタ４６６のゲートは第２プリデコーダ４３８〜４４２からのプリデコーディング信号、例えばＤＣＡバー３バー４、ＤＣＡバー５、バー６、ＤＣＡバー７バー８を入力とするＮＯＲゲート４４６の出力端と接続される。また第１及び第２トランジスタ４６２、４６４のゲートはそれぞれＤＣＡバー２とＤＣＡ２を入力としている。これら入力信号はプリデコーディング信号ＤＣＡ２、ＤＣＡバー２、プリデコーディング信号ＤＣＡバー３バー４、ＤＣＡバー５、バー６、ＤＣＡバー７バー８、オーバラップされたプリデコーディング信号ＤＣＡバー１バー２〜ＤＣＡ１２の順序で発生する。従って、トランジスタ４６２又は４６４とプルダウントランジスタ４６６がターンオンされた後にインバータ４５８ａ〜４５８ｄが活性化する。列アドレス信号ＣＡ１〜ＣＡ８が全部論理“ロウ”と仮定するとトランジスタ４６２がターンオンされ、その後トランジスタ４６６がターンオンされる。
すると、論理“ハイ”の信号ＤＣＡバー１バー２によりインバータ４５８ａがターンオンされ、列選択信号ＣＳＬ０は論理“ハイ”になる。それから列アドレス信号ＣＡ１が論理“ハイ”に変更されると、論理“ハイ”の信号ＤＣＡ１バー２により列選択信号ＣＳＬ１が論理“ハイ”になる。しかし、論理“ロウ”の信号ＤＣＡバー１バー２により予め予定された時間遅延後、列選択信号ＣＳＬ０は論理“ロウ”になる。このような繰り返しにより、順次的に変更される列アドレス信号ＣＡ１〜ＣＡ８に応じて列選択信号ＣＳＬ０〜ＣＳＬ２５５が一端の予め予定された部分でオーバラップされながら順次発生する。図３６のタイミング図には、書込み動作で初期の外部列アドレスＡ0 とＡ1 〜Ａ8 がそれぞれ論理“ハイ”と論理“ロウ”である場合、列アドレス信号ＣＡ０〜ＣＡ８と信号ＤＣＡバー１バー２、ＤＣＡ１バー２、及び列選択信号ＣＳＬ０、ＣＳＬ１のタイミングが示されている。この図から、オーバラップ部分により列選択時間が十分に保障されることが分る。
図４７〜図４９（これらは図面の記載上３つに分かれているが、一つのタイミング図を示す）は、本発明による１００ＭＨｚのシステム周波数、４のバースト長、３のバーＣＡＳ待ち時間での読出し動作を示すタイミング図である。初期列アドレスＡ0 が論理“ハイ”、Ａ1 〜Ａ8 が論理“ハイ”のとき、これら信号ＤＣＡバー１バー２、ＤＣＡ１バー２、ＣＳＬ０、ＣＳＬ１のオーバラップ部分により十分な読出し時間が保障されることが分る。
４．データバス制御回路
バースト長の終了後、即ち有効なデータの出力又は入力後に不必要な内部動作を停止させることは電力消費を防止するうえで重要である。図５に示されたバースト長計数器３５０、バースト長検出回路３５２及び列アドレスリセット信号発生回路３５４で構成される制御回路により無駄な電力消費を抑えることができる。
バースト長計数器３５０は列アドレスリセット信号φCAR が論理“ロウ”のとき、計数動作が停止される。また、論理“ハイ”の短いパルス信号であるプリセット信号ＢＩＴＳＥＴによりリセットされ、計数動作を再び始める。従って、このプリセット信号ＢＩＴＳＥＴとφCAR の反転信号を入力するＯＲゲートの出力がリセット端子に接続し、システムクロック信号φCLK がクロック端子に接続した通常の９ビットバイナリー計数器でバースト長計数器３５０は構成される。この計数器３５０からの計数値ＣＮＴＩ（Ｉ＝０〜８）はバースト長検出回路３５２に入力される。
図５０と図５１はバースト長検出回路３５２の詳細回路図である。バースト長検出回路３５２は上記計数値ＣＮＴＩと動作モード設定回路５８によってプログラムされた動作モード信号ＳＺバーｎを入力し、バーＣＡＳの活性化後にバースト長の終了を知らせるバースト長終了信号ＣＯＳＩを発生する論理回路を有する。例えば、図４７〜図４９を参照すればバーＣＡＳの活性化後にプリセット信号ＢＩＴＳＥＴが論理“ハイ”から論理“ロウ”になると、バースト長計数器３５０は内部システムクロック信号φCLK のクロックを計数し、計数信号ＣＮＴ０、ＣＮＴ１を発生する。バースト長が４である場合にＳＺ４＝１（論理“ハイ”）なので、ＣＮＴ０とＣＮＴ１が論理“ハイ”のときバースト長検出回路３５２は内部システムクロック信号φCLK のサイクルのパルス幅を有するバースト終了信号ＣＯＳＩを発生する。
一方、バーＣＡＳの活性化後に論理“ハイ”のパルスφC は、図４３に示すＮＯＲゲート４６８、４７０で構成されたフリップフロップの出力、すなわちＮＯＲゲート４７０の出力を論理“ロウ”にラッチする。従って、バースト長信号ＣＯＳＲは図４８に示したように論理“ロウ”になる。その後、バースト終了信号ＣＯＳＩが論理“ハイ”になると内部システムクロック信号φCLK により、バースト終了信号ＣＯＳＩはシフトレジスタ４７２による時間遅延後にＮＡＮＤゲート４７４の二つの入力として論理“ハイ”になり、よって、ＮＯＲゲート４６８の出力は論理“ロウ”になる。このとき、制御パルス信号φC は論理“ロウ”なのでＮＯＲゲート４７０の出力は論理“ハイ”になり、バースト長信号ＣＯＳＲは論理“ハイ”になる。
図４８から分るように、論理“ロウ”のバースト長信号ＣＯＳＲはバーＣＡＳの活性化後にシステムクロックＣＬＫの４つのパルス、即ちバースト長を示す信号である。プログラムされたバーＣＡＳ待ち時間値を充足する時間遅延をする遅延回路４７６はバースト長信号ＣＯＳＲを入力し、遅延バースト長信号ＣＯＳＤＱを出力する。遅延バースト長信号ＣＯＳＤＱはバーＣＡＳ待ち時間を考慮して遅延されたバースト長を示す信号である。図４８を参照すれば、バーＣＡＳ待ち時間が３なので（ＣＬ３は論理“ハイ”である）伝送スイッチ４７８がターンオンされ、遅延バースト長信号ＣＯＳＤＱはバースト長信号ＣＯＳＲが内部システムクロック信号φCLK の２クロックサイクル遅延された信号となる。論理“ハイ”の遅延バースト長信号ＣＯＳＤＱはデータ出力バッファ２８４をディスエーブルする。
図５２には列アドレスリセット信号発生回路３５４の詳細回路図を示す。図４７〜図４９及び図３５〜図３７のタイミング図を参照すれば、バーＣＡＳの活性化前に行アドレスバッファ６０をパワーオンする信号φRALiは論理“ハイ”にある。バーＣＡＳの活性化後、論理“ハイ”になる制御パルス信号φC に応答してＮＡＮＤゲート４８２、４８４は論理“ハイ”を出力する。従って、フリップフロップを構成するＮＡＮＤゲート４８０は論理“ロウ”にラッチされ、列アドレスリセット信号φCAR は論理“ハイ”になる。同様に、制御パルス信号φC が論理“ハイ”のとき論理“ロウ”になるバースト長信号ＣＯＳＲに応答してＮＡＮＤゲート４８６は論理“ロウ”を出力する（列エネーブル信号φYEC1と列エネーブル信号φYEC2のうちどちらか一つは論理“ハイ”である）。従って、RETUアドレスエネーブル信号φCARCは論理“ハイ”になる。その後、ＣＯＳＲが論理“ハイ”になると、列アドレスリセット信号φCAR と列アドレスエネーブル信号φCARCは論理“ロウ”になる。しかし、６６ＭＨｚ以下のような低い周波数のシステムクロックの場合、バースト長信号ＣＯＳＲより先の信号φRALi、列エネーブル信号φYE1 、又は列エネーブル信号φYE2 が論理“ロウ”になり、列アドレスリセット信号φCAR が論理“ロウ”になる。従って、この論理“ロウ”の列アドレスリセット信号φCAR によりバースト長計数器３５０と列アドレス計数器３４６はリセットされ、不必要な動作が防止される。
５．データ伝送クロック発生回路
データ伝送クロック発生回路は、データ出力マルチプレクサと入力データデマルチプレクサを介してデータを伝送するためのクロックを発生する回路である。データ伝送クロック発生回路は、図５に示すデータ伝送制御計数器３４８と読出し及び書込みデータ伝送クロック発生回路３５６、３５８を含んでいる。列アドレス計数器３４６は、先に述べたように３３ＭＨｚ以下のシステムクロックを使用する場合より速いプリチャージ時間を確保するため、逓倍されたシステムクロックＣＮＴＣＬＫ９を同期クロックとして使用する。この場合にデータはシステムクロックＣＬＫに同期して伝送されなければならないので、データ伝送制御計数器３４８が必要である。しかし、このような技術が不必要である時は、図３９に示した列アドレス計数器３４６はクロックＣＮＴＣＬＫ９の代りにシステムクロック信号φCLK を同期計数クロックとして使用し、図３８に示す選択回路３９１はこの計数器からの下位２ビット出力ＰＣＡ０とＰＣＡ１を入力して列アドレス信号ＣＡ０とＣＡ１を出力する。そして読出し及び書込みデータ伝送クロック発生回路３５６、３５８はデータ伝送制御計数器３４８からの出力ＲＣＡ０とＲＣＡ１の代りに前記信号ＣＡ０とＣＡ１を入力する。
図５３は伝送制御計数器の概略的ブロック図である。同図において、データ伝送制御計数器３４８は列アドレスバッファ３４４からの列アドレス信号ＣＡ０とＣＡ１を入力し、この信号ＣＡ０とＣＡ１から始まる順次の内部列アドレス信号をシステムクロック信号φCLK に同期して発生する２ビット計数器４８８、４９０を有している。また、データ伝送制御計数器３４８は列アドレスバッファ３４４からの外部列アドレス信号ＦＣＡ０、ＦＣＡ１と、前記２ビット計数器からの内部列アドレス信号を直列列アドレス列(train) に発生する選択回路４９２、４９４を有する。２ビット計数器を構成するステージ４８８と４９０は図４０と図４１に示すステージとそれぞれ同一の構成を有する。相違点はクロックＣＮＴＣＬＫ９の代りにシステムクロック信号φCLK を使用するという点である。選択回路４９４、４９２のそれぞれは図３８に示された選択回路３９１と同一の構成を有する。選択回路３９１内の伝送スイッチ３９４の入力信号ＥＣＡＩと入力信号ＰＣＡＩはそれぞれＦＣＡＩと対応２ビット計数器の出力信号に替わる（Ｉは０又は１）。また、バースト長信号ＣＯＳＲはＮＡＮＤゲート４００、４０２の第３入力に供給される。選択回路４９２、４９４でバースト長信号ＣＯＳＲを使用するのは、バースト長終了時に不要な内部動作を防止するためである。この２ビット計数器と選択回路に対する動作説明は図４０、図４１及び図３８に係って説明された部分を参照する。データ伝送制御計数器３４８の出力ＲＣＡ０、ＲＣＡ１と、その反転信号バーＲＣＡ０、バーＲＣＡ１は、データ線上のデータ伝送タイミングを制御するためにバーＣＡＳ待ち時間あるいは外部システムクロック周波数を示す信号に従って、適切に時間遅延された信号である。
図５４は、データ出力マルチプレクサで用いられる読出しデータ伝送信号ＲＤＴＰ０〜ＲＤＴＰ３を発生する読出しデータ伝送クロック発生回路３５６の詳細回路図である。同図において、読出しデータ伝送クロック発生回路３５６は、列アドレス信号ＲＣＡ０、バーＲＣＡ０、ＲＣＡ１、バーＲＣＡ１をデコーディングするＮＡＮＤゲート４９８と、このデコーディング信号を入力し待ち時間に従って異なる時間遅延により読出しデータ伝送信号を発生する遅延回路５００と、読出し動作で読出しデータ伝送信号を出力し、且つ書込み動作で出力を論理“ロウ”にリセットするＮＡＮＤゲート４９６とから構成される。ＮＡＮＤゲート４９６の出力は書込み動作で論理“ハイ”になる書込み制御信号φEWDCに応答して全部論理“ハイ”となる。ＮＡＮＤゲート４９８のそれぞれは論理“ハイ”の二つの入力に応答して論理“ロウ”を出力するデコーダとして作用する。各遅延回路５００は複数のデータ通路を有するシフトレジスタ５０３と、このデータ通路にそれぞれ接続したスイッチ４９７、５０１、５０２で構成され、待ち時間信号ＣＬ３、ＣＬ４により選択されたスイッチを通じて相互に異なる遅延時間を提供する作用をする。図４８を参照すれば、初期外部列アドレスＡ0 とＡ1 がそれぞれ論理“ハイ”１と論理“ロウ”０である場合、データ伝送制御用の列アドレス信号ＲＣＡ０とＲＣＡ１及びこれらからの読出しデータ伝送信号ＲＤＴＰ０〜ＲＤＴＰ３のタイミングが示されている。待ち時間値が３なので、スイッチ５０２はターンオンされる。
図５５にデータ出力マルチプレクサ２６８で使用されるパルス信号φCLを発生する回路の詳細回路図を示す。同図において、バーＣＡＳの活性化後に論理“ハイ”になる制御パルス信号φC は遅延回路５０５を介してフリップフロップ５０４の出力を論理“ハイ”になるようにする。一方、待ち時間信号ＣＬ３とＣＬ４のうち一つが論理“ハイ”であればＮＡＮＤゲート５０６の出力は論理“ハイ”となる。つまり、パルス信号φCLは論理“ハイ”となる。その後、制御パルス信号φC が論理“ロウ”になると、論理“ハイ”のＣＬ３の場合は、パルス信号φCLは内部システムクロック信号φCLK のおよそ１サイクル遅延後に論理“ロウ”になり、論理“ハイ”のＣＬ４である場合にはパルス信号φCLは内部システムクロック信号φCLK のおよそ２サイクル遅延後に論理“ロウ”になる。しかし、バーＣＡＳ待ち時間が１又は２の場合にはＣＬ３とＣＬ４は論理“ロウ”であり、ＮＡＮＤゲート５０６の出力は論理“ロウ”なのでφCLは常に論理“ロウ”となる。
図５７〜図５９（これらは図面の記載上３つに分かれているが、一つのタイミング図を示す）はバーＲＡＳの活性化後にバーＣＡＳ割り込み読出し動作のタイミング図である。６６ＭＨZ のシステムクロックにより３のバーＣＡＳ待ち時間と４のバースト長で動作が行なわれる。時間ｔ1 で外部列アドレスＡ0 、Ａ1 、Ａ2 、…、Ａ8 ＝１、０、０、…、０と一緒に読出し命令が発せられ、時間ｔ3で外部列アドレスＡ0 、Ａ1 、Ａ2 、…、Ａ8 ＝０、１、０、…、０と一緒にバーＣＡＳ割り込みによる読出し命令が発せらる。バーＣＡＳ割り込み直前にＲＣＡ０＝０、ＲＣＡ１＝１となる。バーＣＡＳ割り込み時に外部列アドレスＡ0 とＡ1 がそれぞれ論理“ロウ”と論理“ハイ”に入力されたので、時間ｔ４でＲＡ０＝０、ＲＣＡ１＝１である。従って、バーＣＡＳ割り込み直前の列アドレスとバーＣＡＳ割り込み時の列アドレスが同一なので、読み出されたデータは時間ｔ3 とｔ4 と同一のデータ線対ＤＩＯ2 、バーＤＩＯ2 を通って直列に伝送される。
もし、バーＣＡＳ割り込み直前の読出しデータが論理“ハイ”で、バーＣＡＳ割り込み時の読出しデータが論理“ロウ”であれば、図５９に示されている時間ｔ3 とｔ5 との間でＤＩＯ2 のタイミング図に示したように１、０の直列データ伝送がデータ線ＤＩＯ2 上で行なわれる。従って、図２７に示したように、もし直列レジスタ２７４、２７８間を分離する手段２７６がない場合、この直列データはデータ出力マルチプレクサ２６８内の直列レジスタ２７４、２７８にそれぞれラッチされ、読出しデータ伝送信号ＲＤＴＰ２によってターンオンされたデータ伝送スイッチ２８０を通じてデータ出力バッファに直列にのみ伝送される。しかし、回路の動作速度は例えば周囲温度などの周囲環境により変化するので、伝送スイッチ２８０又はデータ出力バッファ２８４の動作速度の変動に起因する直列データの衝突を防止するための手段が必要である。このパルス信号φCLはそのようなデータ衝突を防止するため直列レジスタ２７４、２７８間を分離する信号として用いられる。図５９においてＰで示す論理“ハイ”の信号φCLにより、二つの直列データ間のデータ衝突が防止されることが分る。
図５６は書込みデータ伝送クロック発生回路３５８の詳細回路図である。書込みデータ伝送クロック発生回路３５８はデータ入力デマルチプレクサ３１４で使用される書込みデータ伝送信号ＷＤＴＰ０〜ＷＤＴＰ３を発生するための回路である。この回路３５８は列アドレス信号ＲＣＡ０、バーＲＣＡ０、ＲＣＡ１、及びバーＲＣＡ１をデコーディングするＮＡＮＤゲート５０８と、デコーディングされた信号を内部システムクロック信号φCLK に同期する同期回路５１０と、同期された書込みデータ伝送信号をゲーティングするＮＡＮＤゲート５１２とから構成される。読出し動作又はデータ入出力マスキング動作又はバーＣＡＳ割り込み動作中に線５１４は論理“ロウ”なので、ＮＡＮＤゲート５１２をすべてリセットする。参照番号５１６は遅延回路である。図３５〜図３７のタイミング図に示されたようにＲＣＡ０＝１、ＲＣＡ１＝０であるとする時、論理“ハイ”のパルス信号ＷＤＴＰ１を発生し、その次に連続するアドレスＲＣＡ０（＝０）とＲＣＡ１（＝１）により論理“ハイ”のパルス信号ＷＤＴＰ２が発生する。
６．データ線プリチャージ回路
データ線プリチャージ回路はＩ／Ｏ線、ＰＩＯ線、及びＤＩＯ線をプリチャージするための制御信号を発生する回路である。書込み及び読出し動作中に、データ通路上の線間にデータ伝送とプリチャージが交互に連続して行なわれる。交互にプリチャージを行なうため、外部列アドレスＡ1 から発生された列アドレス信号ＣＡ１が使用される。
図６０はＩ／Ｏ線とＰＩＯ線をプリチャージする制御信号を発生する回路の詳細回路図である。ＲＡ１１とＣＡ９は、上述したようにバンク選択信号であり、Ｉ／Ｏ線とＰＩＯ線はプリチャージ状態に初期化されている。バーＣＡＳの活性化後、制御パルス信号φCpがいったん論理“ロウ”から論理“ハイ”になると（列エネーブル信号φYEi は論理“ハイ”である）、その後ＮＡＮＤゲート５１８は全部エネーブルされる。ＣＡ１が論理“ロウ”なら（バーＣＡ１は論理“ハイ”）プリチャージ信号ＰＩＯＰＲ１とＩＯＰＲ１は論理“ハイ”を維持する（バーＰＩＯＰＲ１とバーＩＯＰＲ１は論理“ロウ”になる）。従って、図２６においてブロック選択情報信号ＢＬＳが論理“ハイ”であれば、Ｉ／Ｏ線対（Ｉ／Ｏ2 、バーＩ／Ｏ2 ）と（Ｉ／Ｏ3 、バーＩ／Ｏ3 ）は継続してプリチャージされ、Ｉ／Ｏ線対（Ｉ／Ｏ0 、バーＩ／Ｏ0 ）と（Ｉ／Ｏ1 、バーＩ／Ｏ1 ）はプリチャージが中断されデータの伝送用意をする。図３０に示されたＰＩＯ線対（ＰＩＯ2 、バーＰＩＯ2 ）と（ＰＩＯ3 、バーＰＩＯ3 ）も同様にプリチャージされる。その後、ＣＡ１が論理“ハイ”になると反対にＩ／Ｏ線対（Ｉ／Ｏ0 、バーＩ／Ｏ0 ）と（Ｉ／Ｏ1 、バーＩ／Ｏ1 ）とＰＩＯ線対（ＰＩＯ0 、バーＰＩＯ0 ）と（ＰＩＯ1 、バーＰＩＯ1 ）がプリチャージされる。一方、バーＣＡＳ割り込み動作でバーＣＡＳの活性化後に発生する論理“ロウ”の短い制御パルス信号φCpはプリチャージ信号ＰＩＯＰＲ１、バーＰＩＯＰＲ１、ＩＯＰＲ１、バーＩＯＰＲ１を全部論理“ハイ”のパルスとなるようにする。従って、バーＣＡＳ割り込み時に、列アドレス入力前にＩ／Ｏ線対とＰＩＯ線対とをプリチャージする。このバーＣＡＳプリチャージにより、待機時間なしに内部動作が高速で行なわれるようになる。なお、参照番号５２０は遅延回路である。
図６１はＤＩＯ線をプリチャージするための制御信号を発生する回路の詳細回路図である。前記と同様に制御パルス信号φCpが論理“ロウ”になると、その後ＤＩＯ線プリチャージ信号ＤＩＯＰＲ１、バーＤＩＯＰＲ１は全部論理“ハイ”になり、ＷＣＡ１とバーＷＣＡ１は全部論理“ロウ”になってすべてのＤＩＯ線をプリチャージする。即ち、バーＣＡＳ割り込み動作の場合となる。制御パルス信号φCpが論理“ハイ”になり、ＣＡ１が論理“ロウ”であれば（バーＣＡ１は論理“ハイ”）信号ＤＩＯＰＲ１とＷＣＡ１はそれぞれ論理“ハイ”と論理“ロウ”を維持し、バーＤＩＯＰＲ１とバーＷＣＡ１はそれぞれ論理“ロウ”と論理“ハイ”となる。従って、読出し又は書込み動作中、図２７に示されたプリチャージ回路２６３ｃ、２６３ｄはオン状態を維持し、プリチャージ回路２６３ａ、２６３ｂはターンオフされる。すると、線ＤＩＯ2 、バーＤＩＯ2 とＤＩＯ3 、バーＤＩＯ3 が継続してプリチャージされ、ＤＩＯ0 、バーＤＩＯ0 とＤＩＯ1、バーＤＩＯ1 はデータ伝送の用意をする。書込み動作の場合は、図２９のトランジスタ３１８ｃ、３１８ｄがオン状態を維持し、トランジスタ３１８ａ、３１８ｂはターンオフされ、バッファ３２４ｃ、３２４ｄはオフ状態を維持し、バッファ３２４ａ、３２４ｂはラッチ３２０に貯蔵されたデータ状態に従ってデータを伝送する。その後、ＣＡ１が論理“ハイ”になったときは、前記動作と反対に動作する。
図６２はＰＩＯドライバ３３０用のバンク選択信号ＤＴＣＰ１又はＤＴＣＰ２を発生する回路の詳細回路図である。書込み命令が発せられると、その後書込み制御信号φWRと制御パルス信号φCPは論理“ハイ”になる。このとき、ＲＡ１１又はＣＡ９が論理“ロウ”にある時、ＤＴＣＰ１が論理“ハイ”にラッチされるので、第１バンクが選択される。プリチャージ命令が第１バンクに発せられると列エネーブル信号φYE1 は論理“ロウ”になり、この第１バンク選択信号ＤＴＣＰ１は論理“ロウ”になる。一方、第１バンクの書込み動作中に第２バンクの書込み命令が発せられるとフリップフロップ５２２′は論理“ロウ”にラッチされ、第２バンク選択信号ＤＴＣＰ２は論理“ハイ”になる。ＤＴＣＰ１とＤＴＣＰ２は対応バンクのＰＩＯドライバ３３０にそれぞれ接続される。図３０を参照すると、バンク選択信号ＤＴＣＰｉとブロック情報信号ＢＬＳが論理“ハイ”であればスイッチ３３２はエネーブルされ、対応ＤＩＯ線上のデータを通過させることが分かる。
７．データ出力バッファ制御回路
データ出力バッファ制御回路は図２６に示されたデータ出力バッファ２８４からのデータ出力を制御するための回路である。データ出力バッファは読出し動作でシステムクロックＣＬＫの予め予定された毎立上りエッジでのみデータを出力することが重要である。同期ＤＲＡＭはバーＣＡＳ待ち時間とバースト長が設定された期間でのみデータを出力しなければならないので、残りの期間内でデータの出力を禁止することはチップの性能向上又は電力消耗の防止のために望ましい。また、所定のシステムクロック周波数（本実施例では３３ＭＨZ ）以下の１周期時間は長いので、システムクロックＣＬＫに同期してデータを出力することは意味がない。
図６３はデータ出力バッファのデータ出力を遮断するための制御信号を発生する制御回路の詳細回路図である。ＮＡＮＤゲート５２４は書込み動作時に論理“ロウ”を出力する。クロック信号φCFはバーＣＡＳの活性化後に内部システムクロック信号φCLK の一番目の立上りエッジで論理“ハイ”になりつつ、内部システムクロック信号φCLK の１クロックサイクルの間、論理“ハイ”を維持する。同様に、クロック信号φWRCFはバーＷＥの活性化後に内部システムクロック信号φCLK の１クロックサイクルの間、論理“ハイ”を維持する。従って、書込み命令の場合のようにバーＣＡＳとバーＷＥが全部活性化されると、ＮＡＮＤゲート５２４は論理“ロウ”を発生し、制御信号φTRSTは論理“ロウ”になる。また、外部信号ＤＱＭによりデータ出力マスキングが要請される時、図３４に示すＤＱＭバッファ３４２は図３２に示す論理“ロウ”のクロック信号φDQMFを発生する。従って、ＮＡＮＤゲート５２６は論理“ハイ”のパルスを発生し、その結果、論理“ロウ”のパルスφTRSTを発生する。同様に、バースト長終了後に待ち時間ＣＬｊによる遅延後、論理“ハイ”になる遅延バースト長信号ＣＯＳＤＱにより制御信号φTRSTも論理“ロウ”となる。従って、図２８に示すデータ出力バッファ２８４の出力は論理“ロウ”の制御信号φTRSTに応答して“ハイ”インピーダンスとなる。結局、データ出力バッファ２８４はデータ出力マスキング信号ＤＱＭに応答してデータ出力マスキング命令の後、次のシステムクロックＣＬＫの立上りエッジでデータ出力を遮断する。また、バーストデータ出力の終了時にはデータ出力バッファ２８４の出力は“ハイ”インピーダンスとなる。
３３ＭＨZ 以下の外部システムクロックが使用される場合、内部システムクロック信号φCLK に関係なくデータが出力されるように制御信号φYEP は待ち時間信号ＣＬ１と接続することができる。３３ＭＨZ 以下のシステムクロックにおいて、待ち時間信号ＣＬ１は論理“ハイ”を維持するので信号φYEP は論理“ハイ”である。よって、図２８に示したデータ出力バッファ２８４で伝送スイッチ２８６、２８６′は常にターンオンされ、これによって内部システムクロック信号φCLK の制御を受けない。しかし、３３ＭＨZ より高い周波数のシステムクロックが使用される時に上記信号ＣＬ１は論理“ロウ”にあり、信号φYEP は論理“ロウ”にある。従って、この伝送スイッチ２８６、２８６′はシステムクロック信号φCLK の制御下で開閉されることになる。
動作
以下、本発明の同期ＤＲＡＭの動作及び使用方法を説明する。先ず、読出し動作について述べる。図４７〜図４９は、１００ＭＨZ の外部システムクロックを使用し、４のバースト長と３のバーＣＡＳ待ち時間で読出し動作を示しているタイミング図である。時間ｔ1 で活性化命令が発せられ、バーＲＡＳの活性化と共に外部行アドレスが入力される。すると、バーＲＡＳバッファ５６はバーＲＡＳパルス信号φRPを発生し、外部アドレスＡ11により第１バンク１２又は第２バンク１４のうち一つを決定するバンク選択のためのバーＲＡＳクロック信号φRCi を発生する。図２１の行マスタクロック発生回路６２はこのバーＲＡＳクロック信号φRCi を入力し行マスタクロック信号φRiを発生する。行マスタクロック信号φRiに応答して行アドレスバッファ６０は選択されたバンクの行デコーダ１８に供給される行アドレス信号ＲＡＩ、バーＲＡＩ（Ｉ＝０〜１１）を発生する。
行デコーダ１８はこの行アドレス信号ＲＡＩ、バーＲＡＩ（Ｉ＝０〜１１）に応答して、第１〜第４メモリセルアレイのそれぞれで選択されたサブアレイを示すブロック選択情報信号ＢＬＳと、前記選択されたサブアレイ内の一本のワード線を選択するワード線選択信号を発生する。このワード線選択信号によって選択されたワード線を駆動し、対応ビット線上にデータを読み出す感知動作は通常の技術によって行なわれる。このようなバーＲＡＳチェーンの終了後、行制御クロック発生回路６４はバーＲＡＳ−バーＣＡＳ遅延時間ｔRCD を保障するためのバーＲＡＳチェーン終了通知信号φRCDiを発生する。時間ｔ2 において読出し命令が発せられ、列アドレスが列アドレスバッファ３４４に入力される。論理“ロウ”のバーＣＡＳ信号に応答してバーＣＡＳバッファ３３８は制御パルス信号φC、φCA、φCP、及びプリセット信号ＢＩＴＳＥＴを発生する。このバーＲＡＳチェーン終了通知信号φRCDiに応答して列エネーブルクロック発生回路６６から発生された列エネーブル信号φYECiと、制御パルス信号φC に応答して列アドレス信号の発生に係る回路を制御するための列アドレスリセット信号φCAR が列アドレスリセット信号発生回路３５４から発生される。列アドレスバッファ３４４はバーＣＡＳバッファからの制御パルス信号φCAと列アドレスリセット信号信号φCAR に応答して、列アドレス信号ＣＡ０〜ＣＡ９を出力する。従って、列アドレス信号はバーＲＡＳチェーン終了通知信号φRCDiとバーＣＡＳの活性化を示すバーＣＡＳバッファ信号φC によって発生された列アドレスリセット信号φCAR に応答する列アドレスバッファ３４４から発生するので、バーＣＡＳの活性化（時間ｔ2 ）から列アドレス信号の出力までが短時間となる。
列アドレスリセット信号φCAR が論理“ハイ”になった後、バースト長を検出するためシステムクロック信号φCLK の計数動作がバースト長計数器３５０で行なわれる。バースト長計数器３５０からの計数信号ＣＮＴ０、ＣＮＴ１に応答してバースト長検出回路３５２はバースト終了信号ＣＯＳＩを発生し、バーＣＡＳの活性化後にバースト長を示すバースト長信号ＣＯＳＲを発生する。また、バースト長によって定められるデータ出力期間の間にデータ出力バッファ２８４がデータを発生するように、このバッファ２８４を制御するための遅延バースト長信号ＣＯＳＤＱが、予め設定された待ち時間値に依存するシステムクロックの周期分バースト長信号ＣＯＳＲから遅延される。バーＣＡＳ待ち時間は３であるので、遅延バースト長信号ＣＯＳＤＱはバースト長信号ＣＯＳＲから内部システムクロック信号φCLK のおよそ２周期遅延された信号となる。従って、論理“ロウ”の遅延バースト長信号ＣＯＳＤＱはバーＣＡＳ待ち時間値とバースト長によって定められる期間（この場合は、時間ｔ3 とｔ6 との間の期間）を有することになる。
列アドレス計数器３４６はバーＣＡＳバッファからのプリセット信号ＢＩＴＳＥＴと列アドレスエネーブル信号φCARCに応答して列アドレスバッファ３４４からの列アドレス信号を負荷し、バースト長とアドレスモードによりクロックＣＮＴＣＬＫ９を計数しつつ連続列アドレス信号ＰＣＡ０〜ＰＣＡ８を発生する。列アドレスバッファ３４４は前記初期の外部列アドレスとこの連続列アドレス信号ＰＣＡ０〜ＰＣＡ８で構成された連続した列アドレス信号ＣＡ０〜ＣＡ８を発生する。
図４７〜図４９に示すタイミング図はバイナリ−アドレスモード（列アドレシングモード信号φINTEL ＝０）で外部列アドレスＡ0 は論理“ハイ”で、残りの外部列アドレスＡ1 〜Ａ8 は全部論理“ロウ”と仮定する場合を示している。バースト長は４に設定されているので、モード制御信号ＳＺ４だけが論理“ハイ”にある。従って、図３９のアドレス計数器３４６を構成する第１計数部の下位２個のステージＳＴ１、ＳＴ２のみが２進計数動作を行なう。また、１００ＭＨZで動作するのでクロックＣＮＴＣＬＫ９は内部システムクロック信号φCLK と同一である。従って、データ伝送制御計数器３４８の出力ＲＣＡ０、ＲＣＡ１は列アドレス計数器３４６の出力ＰＣＡ０、ＰＣＡ１と同一である。この計数器３４８の出力ＲＣＡ０とＲＣＡ１は読出しデータ伝送クロック発生回路３５６に入力され、読出しデータ伝送パルスＲＤＴＰ０〜ＲＤＴＰ３を発生する。
一方、列アドレスバッファ３４４からの列アドレス信号ＣＡ０〜ＣＡ８は列デコーダ２４に入力され、連続した列アドレス信号ＣＡ１とＣＡ２により図４４に示されたプリデコーダ４３６は部分的にオーバラップされたプリデコーディング信号ＤＣＡバー１バー２とＤＣＡ１バー２を発生する。このプリデコーディング信号を入力する図４６に示す主列デコーダ４４４は列選択信号ＣＳＬ０とＣＳＬ１を発生する。列選択信号ＣＳＬ０は、上述したようにビット線対上のデータが第１Ｉ／Ｏ線対（Ｉ／Ｏ0 、バーＩ／Ｏ0 ）と（Ｉ／Ｏ1 、バーＩ／Ｏ1 ）に伝送されるようにするので、列選択信号ＣＳＬ０の１番目のパルス５３２によって発生された第１Ｉ／Ｏ線対上のデータは対応するＩ／Ｏ線選択回路と対応する第１ＰＩＯ線対を通じてＩ／Ｏセンスアンプに入力される。Ｉ／Ｏセンスアンプは活性化信号５３５を用いて第１ＰＩＯ線対上のデータを増幅し、対応第１データ線対（ＤＩＯ0 、バーＤＩＯ0 ）と（ＤＩＯ1 、バーＤＩＯ1 ）に供給する。このとき、ＤＩＯ線プリチャージ信号ＤＩＯＰＲ１は論理“ハイ”なので第２データ線対（ＤＩＯ2 、バーＤＩＯ2 ）と（ＤＩＯ3 、バーＤＩＯ3 ）はプリチャージ状態にある。この第１データ線対を通じて伝送されたデータは、図２７に示したデータ出力マルチプレクサ２６８内のレジスタ２７８に貯蔵される。
第１データ線対の中でデータ線対（ＤＩＯ1 、バーＤＩＯ1 ）を通じて伝送されたデータはパルスＲＤＴＰ１によって選択され、共通データ線対（ＣＤＬ、バーＣＤＬ）及びデータ出力ラッチ２８２及びデータ出力線対（Ｄ０、バーＤ０）を通じてデータ出力バッファに入力される。その後、同様に、列選択信号ＣＳＬ１のパルス５３３によって発生された第２Ｉ／Ｏ線対（Ｉ／Ｏ2 、バーＩ／Ｏ2）と（Ｉ／Ｏ3 、バーＩ／Ｏ3 ）上の並列データがデータ出力バッファに直列に入力される。そして、列選択信号ＣＳＬ０の２番目のパルス５３４によって発生した第１Ｉ／Ｏ線対の中でＩ／Ｏ線対（Ｉ／Ｏ0 、バーＩ／Ｏ0 ）上の最後のデータがデータ出力バッファに入力される。仮に、読み出されたデータが１、０、１、０とすると、データ出力バッファの出力ＤＯＵＴはデータ出力バッファをエネーブルする制御信号φTRSTにより、図４９に示したように出力される。従って、制御信号φTRSTが論理“ロウ”の場合にデータ出力バッファ２８４は“ハイ”インピーダンスとなり、不必要な動作が防止される。また、バーＣＡＳ活性化後に３番目のシステムクロックＣＬＫの立上りエッジで１番目のデータが発生し、連続する４ビットのデータがこのシステムクロックＣＬＫに同期して出力されることが分る。
図３５〜図３７は、６６ＭＨZ のシステムクロックを使用し、２のバーＣＡＳ待ち時間と４のバースト長での書込み動作を示すタイミング図である。上述の読出し動作の場合と同様に、外部アドレスＡ0 とアドレスＡ1 〜Ａ8 はそれぞれ論理“ハイ”と論理“ロウ”に印加され、データ入力バッファの入力データＤＩＮは１、０、１、０の直列データの場合である。上述の読出し動作の場合と同様に、バーＲＡＳチェーンが動作しバースト終了信号ＣＯＳＩによりバースト長信号ＣＯＳＲが発生される。書込みデータ伝送パルスＷＤＴＰ０〜ＷＤＴＰ３を発生するための連続的な列アドレス信号ＲＣＡ０、ＲＣＡ１が列アドレス信号ＣＡ０とＣＡ１によって発生される。また、時間ｔ2 で書込み命令を発し論理“ロウ”の信号バーＷＥにより書込み制御信号φWRと書込み制御信号φEWDCがバーＷＥバッファ３４０から発生される。
これら列アドレス信号ＲＣＡ０とＲＣＡ１に応答して書込みデータ伝送クロック発生回路３５８は直列データを並列データに変更するための書込みデータ伝送パルスＷＤＴＰ０〜ＷＤＴＰ３を発生する。データ入力バッファ３１２を介して入力される入力データＤＩＮは、内部システムクロック信号φCLK に同期して入力線ＤＩ上に示されたような直列データとして出力される。データ入力デマルチプレクサ３１４は制御信号ＷＣＡ１、バーＷＣＡ１と書込みデータ伝送パルスＷＤＴＰ０〜ＷＤＴＰ３の制御下でデータ線ＤＩＯ0 、バーＤＩＯ1 、ＤＩＯ2 、バーＤＩＯ3 上に示されたようなタイミングを有する並列データを発生する。この並列データは制御信号ＩＯＰＲ１、バーＩＯＰＲ１の制御下でＰＩＯラインドライバ３３０を介して対応Ｉ／Ｏバスに供給され、列選択信号ＣＳＬＩによって選択されたビット線を通じて対応メモリセルに書き込まれる。
３番目として割り込み動作について説明する。図５７〜図５９は、６６ＭＨZのシステムクロックを使用し、３のバーＣＡＳ待ち時間と４のバースト長でのバーＣＡＳ割り込み読出し動作を示すタイミング図である。時間ｔ1 の読出し命令で外部アドレスＡ0 と外部アドレスＡ1 〜Ａ8 がそれぞれ論理“ハイ”と論理“ロウ”に印加され、時間ｔ3 のバーＣＡＳ割り込み読出し命令で外部アドレスＡ1 と外部アドレスＡ0 、Ａ2 〜Ａ8 はそれぞれ論理“ハイ”と論理“ロウ”に印加される場合である。時間ｔ1 での読出し命令によって読み出されなければならないデータの中で、最後の２ビットのデータが時間ｔ3 でのバーＣＡＳ割り込み命令により読み出されないということ以外には上述した書込み動作と同一である。時間ｔ1 からクロックＣＬＫの２周期前に活性化命令が発せられ、その後行アドレスにより行なわれるバーＲＡＳチェーンの動作は前述の通りである。読出し命令が時間ｔ1 で発せられ、その後論理“ロウ”の列アドレス信号ＣＡ１とＣＡ２により図４４に示されたプリデコーディング回路からの列プリデコーディング信号ＤＣＡバー１バー２は論理“ハイ”となる。すると、常に論理“ロウ”のＣＡ２〜ＣＡ８により列選択信号ＣＳＬ０はパルス６００となる。論理“ハイ”にＣＡ１が遷移された後に列プリデコーディング信号ＤＣＡ１バー２が論理“ハイ”になり、その後列選択信号ＣＳＬ１はパルス６０１になる。
時間ｔ3 でバーＣＡＳ割り込み読出し命令が発せられると、プリセット信号ＢＩＴＳＥＴのパルス６０２によってリセットされたバースト長計数器３５０はシステムクロック信号φCLK の２進計数動作を再度始め、バースト長４を計数した後にパルス６０３のバースト終了信号ＣＯＳＩを発生する。従って、最初の読出し命令からのバースト長を示す論理“ロウ”のバースト長信号ＣＯＳＲが発生される。このバースト長信号ＣＯＳＲによりバーＣＡＳ待ち時間が考慮されたデータ読出し区間を示す遅延バースト長信号ＣＯＳＤＱが発生する。よって、総６ビットのデータが読み出される。
図３８に示した列アドレスバッファ３４４はバーＣＡＳバッファ３３８から発生された論理“ハイ”の制御パルス信号φCAによりバーＣＡＳ割り込み時（時間ｔ3 ）に入力された外部列アドレスをラッチし、連続した４個の列アドレス信号を発生する。この時、列アドレス信号ＣＡ１は、最下位の列アドレス信号ＣＡ０が論理“ロウ”であるので、制御パルス信号φCAの論理“ロウ”の遷移後約２クロックサイクルの間、論理“ハイ”を維持する。これによって列選択信号ＣＳＬ１は論理“ハイ”のパルス６０４となる。列アドレス信号ＣＡ１は論理“ロウ”になり約２クロックサイクルの間、論理“ロウ”を維持する。これによって、列選択信号ＣＳＬ０は論理“ハイ”のパルス６０５となる。一方、時間ｔ1 での入力列アドレスＡ0 （＝１）とＡ1 （＝０）と時間ｔ3 での入力列アドレスＡ0 （＝０）とＡ（＝１）を用いて読出しデータ伝送パルスＲＤＴＰ０〜ＲＤＴＰ３が６０９、６０６、６０７、６０８のように発生する。
列選択信号ＣＳＬ０のパルス６００によりビット線対上のデータは第１Ｉ／Ｏ線対に伝送された後、第１ＰＩＯ線対を通じて第１データ線対（ＤＩＯ0 、バーＤＩＯ0 ）と（ＤＩＯ1 、バーＤＩＯ1 ）に伝送される。図５９にはＤＩＯ0 線とＤＩＯ1 線上にそれぞれ論理“ハイ”と論理“ロウ”のデータが並列に伝送されるのを示す。この並列データは図２７のデータ出力マルチプレクサ２６８内の対応ラッチ２７８ａ、２７８ｂに貯蔵され、その後ＲＤＴＰ１のパルス６０６の時にはＤＩＯ1 線と関連したラッチ２７８ｂに貯蔵されたデータが出力される。結局、データ出力バッファ２８４は論理“ロウ”のデータＲＤ１を出力する。列選択信号ＣＳＬ１のパルス６０１により選択されたデータは第２Ｉ／Ｏ線対と第２ＰＩＯ線対を通じて第２データ線対（ＤＩＯ2 、バーＤＩＯ2 ）と（ＤＩＯ3、バーＤＩＯ3 ）に伝送され、その後ラッチ２７８ｃ、２７８ｄに貯蔵される。ＤＩＯ2 とＤＩＯ3 上のデータはそれぞれ論理“ハイ”と論理“ロウ”であることが分る。ＲＤＴＰ２のパルス６０７はラッチ２７８ｃに貯蔵されたデータを出力させ、その後データ出力バッファは論理“ハイ”のデータＲＤ２を出力する。同様に、列選択信号ＣＳＬ１のパルス６０４により選択された並列データはデータ線ＤＩＯ2 とＤＩＯ3 に伝送される。同図は論理“ロウ”のデータと論理“ハイ”のデータがデータ線ＤＩＯ2 とＤＩＯ3 上にそれぞれ伝送されることを示している。
図２７に示す伝送スイッチ２７６はφCLの論理“ハイ”のパルスＰによってオフ状態にある。しかし、以前動作でこのＤＩＯ2 線を通じてラッチ２７８ｃに貯蔵されたデータが、ＲＤＴＰ２のパルス６０７によりデータ出力バッファ２８４に伝送された後、パルスＰは論理“ロウ”になる。すると、このスイッチ２７６はオン状態になる。従って、データ線ＤＩＯ2 とＤＩＯ3 上のデータはラッチ２７８ｃ、２７８ｄにそれぞれ貯蔵される。その後、ＲＤＴＰ２のパルス６０７によりラッチ２７８ｃに貯蔵されたデータが出力され、その結果論理“ロウ”のデータＲＤ３がデータ出力バッファ２８４を介して出力される。その後、ＲＤＴＰ３のパルス６０８によりラッチ２７８ｄに貯蔵されたデータが出力され、その結果データ出力バッファ２８４は論理“ハイ”のデータＲＤ４を出力する。同様に列選択信号ＣＳＬ０のパルス６０５により選択されたデータは第１データ線対に伝送される。論理“ロウ”と論理“ハイ”のデータがデータ線ＤＩＯ0 とＤＩＯ1 上にそれぞれ並列に伝送されることが分る。これらデータもＲＤＴＰ０とＲＤＴＰ１のパルス６０９、６１０によって順次選択され、データ出力バッファ２８４は論理“ロウ”のデータＲＤ５と論理“ハイ”のデータＲＤ６を順次に出力する。その後、論理“ハイ”のＣＯＳＤＱによってデータ出力バッファ２８４は“ハイ”インピーダンスとなる。
図６４は選択された一つのバンクを使用して２のバーＣＡＳ待ち時間と４のバースト長で読出し及び書込み動作を示しているタイミング図である。時間ｔ1 で活性化命令、時間ｔ2 で外部列アドレスＣＡ０による読出し命令、時間ｔ3 で外部列アドレスＣＢ０によるバーＣＡＳ割り込み読出し命令、時間ｔ7 で外部列アドレスＣＣ０によるバーＣＡＳ割り込み書込み命令、時間ｔ10で外部列アドレスＣＤ０によるバーＣＡＳ割り込み書込み命令、そして時間ｔ12でプリチャージ命令が与えられる。そして、時間ｔ6 、ｔ9 、ｔ12、及びｔ13でデータ入出力マスキング命令が発している。時間ｔ2 で発せられる読出し命令により時間ｔ3 、ｔ4 で２ビットのデータＱＡ０とＱＡ１が出力され、時間ｔ3 で発せられる読出し命令により時間ｔ5 、ｔ6 で２ビットのデータＱＢ０とＱＢ１が連続的に出力される。時間ｔ6 で発するデータ出力マスキング命令により時間ｔ7 でデータ出力が遮断され、“ハイ”インピーダンス状態となる。時間ｔ7 で発せられる書込み命令により時間ｔ8 、ｔ9 で書込みデータＤＣ０とＤＣ１が入力される。時間ｔ9 で発せられるデータ入力マスキング命令は時間ｔ10で書込みデータを割り込んでいる。同様に、時間ｔ10で発せられる書込み命令により時間ｔ11とｔ12で書込みデータＤＤ０とＤＤ１が入力され、時間ｔ12とｔ13で発せられたデータ入力マスキング命令は時間ｔ12で発せられるプリチャージ命令後に時間ｔ13とｔ14でデータの書込みを割り込む。
図６５は選択された一つのバンクを用いて２のバーＣＡＳ待ち時間と４のバースト長で読出しと書込み動作を示す。読出し及び書込み及びデータ入出力マスキング動作は図６４における動作と同一である。時間ｔ1 で発せられる一時停止命令後、システムクロックＣＬＫのパルス５３６に対応する内部システムクロック信号φCLK のパルスの発生を遮断する。従って、時間ｔ3 でデータ出力は一時停止される。即ち、時間ｔ2 で出力データと同一のデータが出力されことになる。同様に、時間ｔ4 で発する一時停止命令により、対応パルスの発生が遮断された内部システムクロックは内部列アドレス計数器の動作を一時停止させ、時間ｔ5でデータの書込みを遮断する。
図６６は２のバーＣＡＳ待ち時間と４のバースト長で第２バンクを使用する読出し動作を示すタイミング図である。時間ｔ1 で第１バンクの活性化命令と時間ｔ2 での読出し命令により、時間ｔ3 から連続するデータＱＡ０〜ＱＡ３が出力される。また、時間ｔ3 で第２バンクの活性化命令と時間ｔ4 での読出し命令により時間ｔ5 から連続するデータＱＢ０〜ＱＢ３が出力される。時間ｔ6 で二つのバンクに対する同時プリチャージ命令が発せられるようになる。
図６７は２のバーＣＡＳ待ち時間と４のバースト長を用いてインタリーブ読出し動作のタイミング図である。時間ｔ1 で第１バンクに対する活性化命令と時間ｔ2 で第１バンクに対する読出し命令が発せられる。従って、時間ｔ3 で第１バンクから読み出されたデータＱＡ０〜ＱＡ３が出力される。同時に、時間ｔ3 では第２バンクの活性化命令が発せられる。時間ｔ4 で論理“ハイ”の列アドレスＡ9 において選択された第２バンクの読出し命令が発せられ、第１バンクからの連続する４ビットのデータＱＡ０〜ＱＡ３が出力された後にギャップなしに第２バンクからの読出しデータＱＢ０〜ＱＢ２が出力される。時間ｔ5 で論理“ロウ”の列アドレスＡ9 によって選択された第１バンクの読出し命令が発し、第１バンクからの読出しデータＱＣ０とＱＣ１が連続して出力される。その後、時間ｔ6 で第２バンクの読出し命令が発せられ読出しデータＱＤ０とＱＤ１が出力される。その後、時間ｔ7 で第１バンクに対するプリチャージ命令が発している。時間ｔ8 で第２バンクに対する読出し命令が発せられ、読出しデータＱＥ０〜ＱＥ３が出力される。その後、時間ｔ9 で第２バンクに対するプリチャージ命令がアドレスＡ10とＡ11によって発せられるようになっている。
図６４〜図６７の動作に関連して、一つのデータ入出力パッドを用いて種々の動作モードを説明したが、本実施例では８個のデータ入出力パッドをもっており、その他多くの応用が可能である。
他の実施例
上述したように、本発明の同期ＤＲＡＭはパルスバーＲＡＳを使用することによって実施されたことが分る。しかし、本発明の同期ＤＲＡＭはレベルバーＲＡＳを使用して実施することもできる。レベルバーＲＡＳに対する各種動作命令は図７と関連して既に説明した。本発明の同期ＤＲＡＭがレベルバーＲＡＳによって動作するためにはいくつかの回路に対する変更が必要である。なお、その他の回路はそのまま使用できる。
図６８はレベルバーＲＡＳを使用する場合のレベルバーＲＡＳバッファの詳細回路図である。同図において、レベルバーＲＡＳバッファ５３８を構成する入力バッファ７０ｉと同期回路１０８は、図１１に示されたパルスバーＲＡＳ用のバーＲＡＳバッファ５６での入力バッファ及び同期回路１０８と同一である。同期回路１０８の出力はラッチ５５０を通じて第１バンク用の第１バーＲＡＳ信号発生回路５４０と第２バンク用の第２バーＲＡＳ信号発生回路５４２に共通に接続する。第１バーＲＡＳ信号発生回路５４０はアドレスＡ11によって発生されたバンク選択信号バーＳＲＡ１１に応答して第１バンクバーＲＡＳ信号を貯蔵するためのフリップフロップ５４５を有している。フリップフロップ５４５はＮＡＮＤゲート５４４、５４６で構成されるＮＡＮＤ形フリップフロップである。
フリップフロップ５４５の一入力端はバンク選択信号バーＳＲＡ１１と、リフレッシュ又はモード設定動作あるいはテストモードにおいて論理“ハイ”信号を入力するＮＯＲゲート５４８の出力端に接続され、他入力端は同期回路１０８からのバーＲＡＳ信号を入力する。第２バーＲＡＳ信号発生回路５４２の構成は第１バーＲＡＳ信号発生回路５４０の構成と同一である。従って、バーＲＡＳの活性化時に外部アドレスＡ11が論理“ロウ”、即ちバーＳＲＡ１１が論理“ハイ”ならフリップフロップ５４５は論理“ロウ”をラッチする。そこで、第１バンクバーＲＡＳ信号φRC1 は論理“ハイ”にラッチされる。このとき、第２バーＲＡＳ信号発生回路５４２内のＮＯＲゲート５４８′は論理“ハイ”を出力するので、フリップフロップ５４５′は以前の状態を維持する。即ち以前の動作中、バーＲＡＳの活性化時にＡ１１が論理“ハイ”、即ちＳＲＡ１１が論理“ハイ”であれば第２バンクバーＲＡＳ信号φRC2 は論理“ハイ”である。従って、二つのバンクとも活性化状態を維持することになる。
一方、バーＲＡＳが論理“ロウ”から論理“ハイ”になると、次のシステムクロック信号φCLK の立上りエッジでラッチ５５０は論理“ハイ”をラッチする。従って、ＮＡＮＤゲート５４６、５４６′はすべて論理“ロウ”を入力するので、この信号第１バーＲＡＳクロック信号φRC1 と第２バーＲＡＳクロック信号φRC2 は論理“ロウ”になる。即ち、この二つのバンクはプリチャージ状態になる。一方、リフレッシュ時においてリフレッシュ信号バーφRFH は論理“ロウ”で、モード設定動作でモード設定制御信号バーφWCBRは論理“ロウ”を維持するので、リフレッシュ又はモード設定動作でこの第１バーＲＡＳクロック信号信号φRC1 と第２バーＲＡＳクロック信号φRC2 は論理“ハイ”である。なお、信号φRL1 、φRL2 は後述するレベルバーＲＡＳ制御回路に出力される信号で、前記第１バーＲＡＳクロック信号φRC1 及び第２バーＲＡＳクロック信号φRC2 より速いタイミングを有している。
図６９は特定アドレスＳＲＡ１０とＳＲＡ１１を発生するアドレスバッファを示す詳細回路図である。このアドレスバッファは行アドレスバッファと列アドレスバッファとは独立した別途のバッファである。アドレスＡ10に応答してＳＲＡ１０を発生するアドレスバッファ５５２はパルスバーＲＡＳで使用され、レベルバーＲＡＳでは使用されない。アドレスバッファ５５２は入力バッファ７０ｊと同期回路１０８で構成される前述したバッファと同一の構成を有する。アドレスＡ11で応答してＳＲＡ１１を発生するアドレスバッファ５５４は、レベルバーＲＡＳを使用する場合に発生する第１バーＲＡＳクロック信号φRC1 、第１バーＲＡＳクロック信号φRC2 に応答してターンオンされる伝送スイッチ５５６を有する。この伝送スイッチ５５６は第１バンクと第２バンクのうちいずれか一つの活性化によってターンオフされる。伝送スイッチ５５６は二つのバンクのうちいずれか一つの活性化後、システムクロック信号φCLK の次のクロックによって信号ＳＲＡ１１の論理レベルが変更されれしまうことを防止するための作用をする。パルスバーＲＡＳでアドレスバッファ５５４が使用される場合、ラッチ５５８の出力がＳＲＡ１１となるように変形された回路が使用される。
図７０はレベルバーＲＡＳの場合における、モード設定制御信号バーφWCBRとリフレッシュ信号バーφRFH を発生するレベルバーＲＡＳ制御回路の回路図である。パルスバーＲＡＳの場合に使用される図１６のモード設定制御信号発生回路２００の伝送スイッチはバーＲＡＳパルス信号φRPにより開閉される。しかし、レベルバーＲＡＳの場合は、このバーＲＡＳパルス信号φRPの代りにレベルバーＲＡＳバッファ５３８からの信号φRL1 とφRL2 によって伝送スイッチをゲーティングするようにしている。これはより速いタイミングの信号φRL1 とφRL2 によりモード設定制御信号バーφWCBR又はリフレッシュ信号バーφRFH を発生させるためである。動作は図１６に関連する説明と同一である。図７１はレベルバーＲＡＳを使用する同期ＤＲＡＭの動作タイミング図である。同図に示した動作タイミング図はパルスバーＲＡＳを使用する図６４に示された動作タイミング図とほぼ同一である。図７１でプリチャージ命令は時間ｔ1 で発せられ、他の動作についてはパルスバーＲＡＳの場合と同一である。以上のように、本発明の同期ＤＲＡＭのシステム設計及び使用方法を詳細に説明した。本発明の実施例は同期ＤＲＡＭについて説明したが、本発明は他の半導体メモリでも適用しえることは明らかである。
本発明による同期ＤＲＡＭの同一チップ上に形成された種々の構成部分の概略的平面構成を示す図（左側部分）。 本発明による同期ＤＲＡＭの同一チップ上に形成された種々の構成部分の概略的平面構成を示す図（右側部分）。 図１〜２における、サブアレイのうちいずれか一つと、これに接続されるＩ／Ｏ線対の配置関係を示す図。 本発明による行制御回路を示す概略的ブロック図。 本発明による列制御回路を示す概略的ブロック図。 パルスバーＲＡＳでそれぞれ使用される各種命令を示すタイミング図。 レベルバーＲＡＳでそれぞれ使用される各種命令を示すタイミング図。 本発明によるクロック（ＣＬＫ）バッファの詳細回路図。 本発明によるクロックエネーブル（ＣＫＥ）バッファの詳細回路図。 図８及び図９におけるＣＬＫバッファとＣＫＥバッファの動作タイミング図。 本発明による多機能パルスバーＲＡＳ入力バッファの詳細回路図。 本発明で使用される列制御信号及びクロックのタイミング図。 本発明によるプリチャージ時に逓倍されたクロックを発生する高周波クロック発生回路の詳細回路図。 本発明による行アドレスバッファの詳細回路図。 本発明による動作モード設定回路の概略的ブロック図。 図１５におけるモード設定制御信号発生回路の具体回路図。 図１５におけるアドレスコードレジスタの具体回路図。 図１３における待ち時間論理回路の具体回路図。 図１３におけるバースト長論理回路の具体回路図。 本発明による自動プリチャージ制御信号発生回路を示す図。 本発明による行マスタクロック信号を発生する行マスタクロック発生回路の具体回路図。 本発明によるモード設定と自動プリチャージに対するタイミング関係を示すタイミング図。 列制御信号の発生をエネーブルするための信号を発生する回路図。 図１３に示した高周波クロック発生回路の動作タイミング図。 本発明による一つのデータバスに係るデータ通路上の回路ブロック図。 本発明によるＩ／Ｏプリチャージ及び選択回路の詳細回路図。 本発明によるデータ出力マルチプレクサの詳細回路図。 本発明によるデータ出力バッファの具体回路図。 本発明によるデータ入力デマルチプレクサの具体回路図。 本発明によるＰＩＯラインドライバの詳細回路図。 本発明によるバーＣＡＳバッファの詳細回路図。 本発明によるバーＷＥバッファの詳細回路図。 本発明によるＤＱＭバッファの詳細回路図。 図３３におけるＤＱＭバッファの動作タイミング図。 本発明による書込み動作のタイミング図。 本発明による書込み動作のタイミング図。 本発明による書込み動作のタイミング図。 本発明による列アドレスバッファの詳細回路図。 本発明による列アドレス計数器の概略的ブロック図。 図３９における第１計数部を構成する各ステージの詳細回路図。 図３９における第２計数部を構成する各ステージの詳細回路図。 図４０に示された回路による動作タイミング図。 本発明による列デコーダの概略的ブロック図。 図４３における第１プリデコーダの詳細回路図。 図４３における第２プリデコーダの詳細回路図。 図４３における主デコーダの詳細回路図。 本発明による読出し動作のタイミング図。 本発明による読出し動作のタイミング図。 本発明による読出し動作のタイミング図。 図５におけるバースト長検出回路の詳細回路図。 図５におけるバースト長検出回路の詳細回路図。 図５における列アドレスリセット信号発生回路の詳細回路図。 図５における伝送制御計数器の概略的ブロック図。 図５における読出しデータ伝送クロック発生回路の詳細回路図。 図２７に示されたデータ出力マルチプレクサで使用される信号φCLを発生する回路の詳細回路図。 図５における書込みデータ伝送クロック発生回路の詳細回路図。 本発明によるバーＣＡＳ割り込みの書込み動作のタイミングを示す図。 本発明によるバーＣＡＳ割り込みの書込み動作のタイミングを示す図。 本発明によるバーＣＡＳ割り込みの書込み動作のタイミングを示す図。 本発明によりＩ／Ｏ線とＰＩＯ線をプリチャージする制御信号を発生する回路の詳細回路図。 本発明によりＤＩＯ線をプリチャージするための制御信号を発生する回路の詳細回路図。 図３０で使用されるバンク選択信号を発生する回路の詳細回路図。 図２８に示されたデータ出力バッファで使用される制御信号を発生する制御回路の詳細回路図。 パルスバーＲＡＳを使用する同期ＤＲＡＭにおける種々の動作モードのタイミング図。 パルスバーＲＡＳを使用する同期ＤＲＡＭにおける種々の動作モードのタイミング図。 パルスバーＲＡＳを使用する同期ＤＲＡＭにおける種々の動作モードのタイミング図。 パルスバーＲＡＳを使用する同期ＤＲＡＭにおける種々の動作モードのタイミング図。 レベルバーＲＡＳで使用するバーＲＡＳバッファの詳細回路図。 特定アドレスバッファの詳細回路図。 レベルバーＲＡＳで使用するモード設定マスタクロックとリフレッシュマスタクロックを発生する制御回路の詳細回路図。 レベルバーＲＡＳを使用する同期ＤＲＡＭの動作タイミング関係を示すタイミング図。 図１〜図２、図３５〜図３７、図４７〜図４９、図５７〜図５９についての結合関係を示す図。

Claims (16)

  1. 複数のデータバースト長又は複数のデータ出力待ち時間の動作モードをプログラムするための半導体メモリにおける回路であって、
    モード設定信号を発生させるモード設定制御信号発生器と、
    パワーオンの時にパワーオン信号を出力するパワーオン回路と、
    それぞれが前記半導体メモリのアドレス情報を入力し、また、それぞれが前記モード設定制御信号発生器に接続されて前記モード設定信号を入力し、また、それぞれが前記パワーオン回路に接続されて前記パワーオン信号を入力して、複数のコード信号を貯蔵する複数のレジスタユニットと、
    前記複数のレジスタユニットに接続されて、前記レジスタユニットに貯蔵された複数のコード信号を受信してこれらをデコードし、特定のデータ出力待ち時間を示す信号を出力するデータ出力待ち時間デコーダと、
    前記複数のレジスタユニットに接続されて、前記レジスタユニットに貯蔵された複数のコード信号を受信してこれらをデコードし、特定のデータバースト長を示す信号を出力するデータバースト長デコーダと
    を備え、
    パワーオン時には、前記モード設定信号及びアドレス情報に関係なしに、前記パワーオン信号に応答して、前記半導体メモリの特定のデータバースト長を示す信号および特定のデータ出力待ち時間を示す信号が決定されることを特徴とする回路。
  2. 前記複数のレジスタユニットのうち一つは、前記アドレス情報をデコードしてアドレッシングモード信号を出力することを特徴とする請求項１記載の回路。
  3. 前記モード設定制御信号発生器は、行アドレスストローブ、列アドレスストローブ、及びライトイネーブル信号を受信して前記モード設定信号を発生させることを特徴とする請求項１記載の回路。
  4. 外部から供給されたクロック信号に同期した内部クロック信号を発生させるための内部クロック信号発生部と、
    外部行アドレスストローブ信号及び前記内部クロックに同期して第１の内部信号を発生させるための行アドレスストローブバッファと、
    外部列アドレスストローブ信号及び前記内部クロックに同期して第２の内部信号を発生させるための列アドレスストローブバッファと、
    外部ライトイネーブル信号及び前記内部クロックに同期して、第３の内部信号を発生させるためのライトイネーブルバッファとを備えて、
    前記モード設定制御信号発生器は、前記第１、第２、及び第３の内部信号に応答して、前記モード設定信号を発生させるモード設定制御信号デコーダを備えることを特徴とする請求項１記載の回路。
  5. 前記行アドレスストローブバッファは,前記行アドレスストローブ信号の遷移に基づいて、前記内部クロックに同期して前記第１の内部信号をラッチするためのラッチを備え、
    前記列アドレスストローブバッファは、前記列アドレスストローブ信号の遷移に基づいて、前記内部クロックに同期して前記第２の内部信号をラッチするためのラッチを備え、
    前記ライトイネーブルバッファは、前記ライトイネーブル信号の遷移に基づいて、前記内部クロックに同期して前記第３の内部信号をラッチするためのラッチを備えることを特徴とする請求項４記載の回路。
  6. 前記データバースト長デコーダは、電気的に相互に接続された複数のＮＡＮＤ論理ゲート及び複数のインバータを備え、前記データ出力待ち時間デコーダは、電気的に相互に接続された複数のＮＡＮＤ論理ゲート及び複数のインバータを備えるように構成されることを特徴とする請求項１記載の回路。
  7. 各レジスタユニットは、前記コード信号を貯蔵するためのラッチと、ゲート電極に前記モード設定制御信号が入力されたＮＭＯＳトランジスタと、ゲート電極に前記モード設定制御信号の反転信号が入力されたＰＭＯＳトランジスタを備え、前記ＮＭＯＳ及びＰＭＯＳトランジスタは、前記モード設定信号に応答し、前記アドレス情報に応じて、前記コード信号が前記ラッチに貯蔵されることができるようにすることを特徴とする請求項６記載の回路。
  8. 各レジスタユニットは、ゲート電極に前記パワーオン信号が入力されたイネーブルトランジスタをさらに備え、前記イネーブルトランジスタは、前記ラッチが前記パワーオン信号に応答して入力を貯蔵することができるようにすることを特徴とする請求項７記載の回路。
  9. 各レジスタユニットは、ゲート電極に前記パワーオン信号が入力されたインバータ及び前記インバータの出力に接続されたディスエーブルトランジスタをさらに備え、前記ディスエーブルトランジスタは、前記ラッチが前記パワーオン信号に応じて入力を貯蔵することを可能にすることを特徴とする請求項７記載の回路。
  10. 所定のコード信号をデコードして得られたデータバースト長は、４，８，１６，３２，６４，及び５１２のうちのいずれか１つであることを特徴とする請求項１又は請求項６記載の回路。
  11. 所定のコード信号をデコードして得られたデータ出力待ち時間は、１，２，３，及び４クロックサイクルのうちのいずれか１つであることを特徴とする請求項１又は請求項６記載の回路。
  12. 前記アドレッシングモードは、インターリーブモード及びシーケンシャルモードのうちのいずれか１つであることを特徴とする請求項２記載の回路。
  13. 前記パワーオン時に決定される特定のデータ出力待ち時間は、２クロックサイクルであることを特徴とする請求項１記載の回路。
  14. 前記パワーオン時に決定される特定のデータバースト長は、４であることを特徴とする請求項１記載の回路。
  15. パワーオン時には、前記モード設定信号及び前記アドレス情報に関係なしに、前記パワーオン信号に応答して前記半導体メモリの特定のアドレッシングモードが指定されることを特徴とする請求項２記載の回路。
  16. 前記特定のアドレッシングモードは、シーケンシャルモードであることを特徴とする請求項１５記載の回路。
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