JP4181133B2 - 半導体メモリ - Google Patents
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Description
また本発明は、入力データ又は出力データの数に関係なく不必要なチップの内部動作を遮断し、多様な動作モードを設定できる。そして、高速データ伝送率で動作できるデータ伝送と、プリチャージを提供するデータ伝送回路とをもち、少なくとも2個のメモリバンクを有する一つの半導体メモリチップにおいて該メモリバンクの動作モードを設定できる回路を有する効果がある。
本実施例の同期DRAMは同一チップ上に対(twin)ウェールCMOS製造技術を使用して製作され、0.6〜0.65Vのしきい電圧を有するNチャネルトランジスタと−0.8〜−0.85Vのしきい電圧を有するPチャネルトランジスタが使用される。また、3.3Vの電源電圧Vccが使用される。
図1及び図2は、本発明による同期DRAMの一つの半導体チップ上に形成された各種構成部分の概略的平面構造を示す図である。本実施例のDRAMは、2,097,152(2M)×8ビットで構成された16,777,216(16M)ビットの同期DRAMである。メモリセルアレイはデータ伝送率を高めるために図1に示された第1バンク12と図2に示された第2バンク14に分割されている。各バンク12、14はさらに上部メモリセルアレイ16Tと下部メモリセルアレイ16Bで構成されており、この上部及び下部メモリセルアレイ16T、16Bはそれぞれ4,194,304(4M)ビットのメモリセルを有している。
通常の非同期DRAMは、バーRASの論理レベル、例えば論理“ロウ”によって読出し又は書込みなどの動作を行うために活性化される。これを以下の説明ではレベルバーRASと称する。レベルバーRASは所定の情報、例えば論理“ハイ”から論理“ロウ”へのバーRASのレベル遷移は活性化を命令し、論理“ロウ”から論理“ハイ”へのバーRASのレベル遷移はプリチャージを命令する情報を提供している。しかし、同期DRAMはシステムクロックに同期して動作しなければならないので、通常のDRAMで使用する上記命令は同期DRAMでは使用できない。即ち、同期DRAMはシステムクロックの立上りエッジ(rising edge)又は立下りエッジ(falling edge)で命令情報をサンプリングすることが必要なので(本発明の実施例は立上りエッジで命令をサンプリングする)、レベルバーRASが同期DRAMで適用されるにしても、通常のレベルバーRASの命令は使用できない。
図8は本発明によるCLKバッファ52の具体回路図、図9は本発明によるCKEバッファ54の具体回路図、図10は前記CLKバッファ52とCKEバッファ54の動作タイミング図である。
本発明の同期DRAMは、高速データ伝送率を達成するために同一チップ上に2個のメモリバンク12、14を有している。そこで、同期DRAMの高性能を達成するため、各バンク12、14に対する多くの動作を選択的に制御する制御回路が必要である。従って、本発明によるバーRASバッファは多様な機能が合併された入力バッファである。
図14は本発明による行アドレスバッファ60の具体回路図である。同図において、入力バッファ70dは上述した入力バッファと同様に入力アドレス信号AI(I=0〜11)をCMOSレベルのアドレス信号に変換する。同図には入力バッファ70dをディスエーブル又はエネーブルするための制御信号RABPUを発生する論理回路158も示している。制御信号RABPUは、上述したように2個のバンクが両方とも活性化された時、又はシステムクロックマスキング動作がエネーブルされた時、あるいはリフレッシュ動作が開始された時に論理“ハイ”となり、これによって入力バッファ70dは電力消費を防止するためにディスエーブルされる。この入力バッファ70dの出力端子161とノード162との間には出力が論理“ロウ”、論理“ハイ”、浮動の3状態に変化する3状インバータ160が接続している。インバータ160はリフレッシュ動作中には論理“ロウ”のリフレッシュ信号バーφRFH によりオフ状態にある。読出し又は書込み動作のような正常動作において、インバータ160は行アドレス信号を内部システムクロック信号φCLK と同期させて出力し、この行アドレス信号をラッチ164に貯蔵する。ノード166にはバンクの数によって定められる複数の行アドレス提供回路が接続される。本発明の実施例では2個のバンクが使用されるので、2個の行アドレス提供回路168、170がノード166に並列に接続されている。第1バンク12用の行アドレス提供回路168はNORゲート174、インバータ176、180、伝送ゲート172、ラッチ178、及びNANDゲート182、184で構成されている。第2バンク14用の行アドレス提供回路170は上記行アドレス提供回路168の構成と同様である。リフレッシュアドレス提供回路198は行アドレス提供回路168、170に接続されており、リフレッシュ動作でリフレッシュ計数器(図示せず)からの計数値RCNTIを選択されたバンクに従って、この行アドレス提供回路168、170に供給するためのものである。
本発明による同期DRAMは応用範囲を拡張し使用の便宜を図るため、各種動作モードの中で所望のモードをシステム設計者が選択できるように設計されている。図15は動作モード設定回路58のブロック図である。同図において、動作モード設定制御信号発生回路200は動作モードの設定命令時に発生したバーCASバッファ信号φC 、バーRASパルス信号φRP、及びバーWEバッファ信号φWRC に応答してモード設定信号φMRS を発生する。アドレスコードレジスタ202は前記モード設定信号φMRS とパワーオン回路203からのパワーオン信号φVCCHに応答して、図14の行アドレスバッファ60からのアドレスに依存するアドレスコードMDST0〜MDST6を貯蔵し、この中のアドレスコードMDST0〜MDST2とMDST4〜MDST6及び列アドレシングモード信号φINTEL を発生する。バースト長論理回路204はアドレスコードMDST0〜MDST2の論理組合によって発生された動作モード信号SZnを発生する。ここで、nはシステムクロックサイクルの数で表すバースト長である。待ち時間論理回路206は前記アドレスコードMDST4〜MDST6の論理組合により選択されたバーCAS待ち時間信号CLjを発生する。ここで、jはシステムクロックサイクル数として示されるバーCAS待ち時間(又はバーCAS待ち時間値)を露している。
図21はバーRASバッファ56からのバーRASクロック信号φRCi に応答して行マスタクロック信号φRiを発生する行マスタクロック発生回路62の具体回路図である。図12に示されたように、第iバンクが活性化されるとバーRASクロック信号φRCi は論理“ハイ”になり、その後第iバンクの行マスタクロック信号φRiはNORゲート234とインバータを介して論理“ハイ”になる。しかし、バンク切替え、又は一時的待機に伴って、プリチャージをするため第iバンクのバーRASクロック信号φRci が論理“ロウ”になると、行マスタクロック信号φRiは各バーCAS待ち時間に従って異なる時間遅延後に論理“ロウ”になる。バーCAS待ち時間値jが1のとき、即ちCL1=ハイ、CL2=CL3=ロウのとき、行マスタクロック信号φRiは主に時間遅延回路236、238、240の時間遅延後に論理“ロウ”になる。
データ通路は、読出し動作でセルから読み出されたビット線上のデータをデータ出力バッファを通じて出力する通路、あるいは書込み動作でデータ入力バッファを通じて入力するデータをビット線に供給する通路をいう。このデータ通路に関する回路ブロックを図25に示す。同図には、図面の簡単のために二つのサブアレイとそれに関するデータ通路上の回路ブロック図を示す。
列制御回路はデータ通路に関連する回路を制御する制御信号を発生するための回路である。図5は本発明による列制御回路を示す概略的ブロック図である。同図において、バーCASバッファ338は外部列アドレスストローブ信号バーCASと内部システムクロック信号φCLK を入力し、制御パルス信号φC 、φCA、BITSET、及びφcpを発生する。バーWEバッファ340は外部書込みエネーブル信号バーWEと内部システムクロック信号φCLK 及びバーCASバッファ338からのパルス信号φC 、φCA及びその他の多くの制御信号を入力し、書込み動作において書込み制御信号φWR、φEWDC、及びφWRC を発生する。DQMバッファ342は外部信号DQMと内部システムクロック信号φCLK を入力し、データ入出力マスキング信号バーφ DQM を発生する。このデータ入出力マスキング信号バーφ DQM によりデータの入出力が遮断される。列アドレスバッファ344はシステムクロック信号φCLK に同期して外部列アドレスA0 〜A9 を入力し、バーCASバッファ338からのパルス信号φCAに応答して上記列アドレスをラッチし、列アドレス信号ECA0〜ECA9を発生する。
図31はバーCASバッファ338の詳細回路図であり、図35〜図37は66MHzのシステムクロックと4のバースト長及び2のバーCAS待ち時間を使用している書込み動作のタイミング図である(なお、図35〜図37は図面の記載上3つに分かれているが、一つのタイミング図を示す)。
列アドレス発生回路は列アドレスバッファ344と列アドレス計数器346で構成される。図38は列アドレスバッファの詳細回路図である。本発明の実施例においては外部の列アドレスA0 〜A9 をそれぞれ入力する10個の列アドレスバッファを使用している。同図において、入力バッファ70hは外部からの列アドレス信号AIをCMOSレベルのアドレス信号に変換するバッファである。入力バッファ70hは列アドレスバッファ344をエネーブルするための列アドレスバッファエネーブル信号φ RALi によりエネーブルされ、この入力バッファ70hの出力は伝送スイッチ390を通じてラッチ392に連結される。制御パルス信号φCAが論理“ハイ”になる前にラッチ392は列アドレス信号ECAIを貯蔵し、列アドレス信号FCAIをインバータを介して発生する。列アドレス信号FCA0とFCA1のみがデータ伝送制御計数器348に入力される。バーCASの活性化により制御パルス信号φCAが論理“ハイ”になる時に伝送スイッチ394はターンオンされ、列アドレス信号ECAIの反転信号をラッチ398に貯蔵する。このラッチ398の出力端子は列アドレスリセット信号φCAR によってエネーブルされるNANDゲート400、402で構成されるスイッチ手段に接続される。エネーブルされたNANDゲート400、402はそれぞれ列アドレス信号CAIとバーCAIを提供する。この列アドレス信号CAIは列アドレス計数器346に入力され、この計数器346に初期値として設定される。列アドレス計数器346は設定された列アドレスから始まる計数動作により連続する列アドレス信号PCAIを発生する。これら信号PCAIは伝送スイッチ396、ラッチ398、及びスイッチ400、402を通じて列アドレス信号CAIとバーCAIとして出力される。
上述したように本発明の実施例は、列アドレスバッファ344からの列アドレス信号CA1〜CA8が列選択のための列デコーダに入力される。図43は本発明による列デコーダの概略的ブロック図である。同図において、プリデコーダ436〜442は列アドレス信号CA1、CA2と、CA3、CA4と、CA5、CA6及び、CA7、CA8をそれぞれ入力し、行アドレス信号RA11又は列アドレス信号CA9を入力する。行アドレス信号RA11は、第1バンクの読出し又は書込み動作とプリチャージ動作の後、第2バンクの読出し又は書込み動作及びプリチャージ動作を行なうようなバンク間の独立動作を行なう場合や、あるいは第1バンクと第2バンクがインタリーブ動作を行なう場合にバンク選択信号として使用される。RA11が論理“ロウ”なら第1バンクを選択し、RA11が論理“ハイ”なら第2バンクを選択する。一方、CA9は上述したバーCAS割り込み動作をする場合のバンク選択信号である。CA9が論理“ロウ”なら第1バンクを選択し、CA9が論理“ハイ”なら第2バンクを選択する。
バースト長の終了後、即ち有効なデータの出力又は入力後に不必要な内部動作を停止させることは電力消費を防止するうえで重要である。図5に示されたバースト長計数器350、バースト長検出回路352及び列アドレスリセット信号発生回路354で構成される制御回路により無駄な電力消費を抑えることができる。
データ伝送クロック発生回路は、データ出力マルチプレクサと入力データデマルチプレクサを介してデータを伝送するためのクロックを発生する回路である。データ伝送クロック発生回路は、図5に示すデータ伝送制御計数器348と読出し及び書込みデータ伝送クロック発生回路356、358を含んでいる。列アドレス計数器346は、先に述べたように33MHz以下のシステムクロックを使用する場合より速いプリチャージ時間を確保するため、逓倍されたシステムクロックCNTCLK9を同期クロックとして使用する。この場合にデータはシステムクロックCLKに同期して伝送されなければならないので、データ伝送制御計数器348が必要である。しかし、このような技術が不必要である時は、図39に示した列アドレス計数器346はクロックCNTCLK9の代りにシステムクロック信号φCLK を同期計数クロックとして使用し、図38に示す選択回路391はこの計数器からの下位2ビット出力PCA0とPCA1を入力して列アドレス信号CA0とCA1を出力する。そして読出し及び書込みデータ伝送クロック発生回路356、358はデータ伝送制御計数器348からの出力RCA0とRCA1の代りに前記信号CA0とCA1を入力する。
データ線プリチャージ回路はI/O線、PIO線、及びDIO線をプリチャージするための制御信号を発生する回路である。書込み及び読出し動作中に、データ通路上の線間にデータ伝送とプリチャージが交互に連続して行なわれる。交互にプリチャージを行なうため、外部列アドレスA1 から発生された列アドレス信号CA1が使用される。
データ出力バッファ制御回路は図26に示されたデータ出力バッファ284からのデータ出力を制御するための回路である。データ出力バッファは読出し動作でシステムクロックCLKの予め予定された毎立上りエッジでのみデータを出力することが重要である。同期DRAMはバーCAS待ち時間とバースト長が設定された期間でのみデータを出力しなければならないので、残りの期間内でデータの出力を禁止することはチップの性能向上又は電力消耗の防止のために望ましい。また、所定のシステムクロック周波数(本実施例では33MHZ )以下の1周期時間は長いので、システムクロックCLKに同期してデータを出力することは意味がない。
以下、本発明の同期DRAMの動作及び使用方法を説明する。先ず、読出し動作について述べる。図47〜図49は、100MHZ の外部システムクロックを使用し、4のバースト長と3のバーCAS待ち時間で読出し動作を示しているタイミング図である。時間t1 で活性化命令が発せられ、バーRASの活性化と共に外部行アドレスが入力される。すると、バーRASバッファ56はバーRASパルス信号φRPを発生し、外部アドレスA11により第1バンク12又は第2バンク14のうち一つを決定するバンク選択のためのバーRASクロック信号φRCi を発生する。図21の行マスタクロック発生回路62はこのバーRASクロック信号φRCi を入力し行マスタクロック信号φRiを発生する。行マスタクロック信号φRiに応答して行アドレスバッファ60は選択されたバンクの行デコーダ18に供給される行アドレス信号RAI、バーRAI(I=0〜11)を発生する。
上述したように、本発明の同期DRAMはパルスバーRASを使用することによって実施されたことが分る。しかし、本発明の同期DRAMはレベルバーRASを使用して実施することもできる。レベルバーRASに対する各種動作命令は図7と関連して既に説明した。本発明の同期DRAMがレベルバーRASによって動作するためにはいくつかの回路に対する変更が必要である。なお、その他の回路はそのまま使用できる。
Claims (15)
- 半導体メモリにおいて、
行と列とに配列された複数のメモリセルを持ったメモリセルアレイと、
メモリセルアレイを行方向に分割することで得られる複数のサブアレイと、
それぞれワード線と平行してサブアレイの外側にそしてサブアレイ間に置かれ、偶数位置と奇数位置とにそれぞれ配列された、第1I/Oバスと第2I/Oバスとに分けられるI/Oバスと
を備え、
前記サブアレイの各々は、それぞれメモリセルの関連する列に接続された複数のワード線と、メモリセルの関連する行に接続された複数のビット線とを持ち、各サブアレイのビット線は、ビット線の第1グループとビット線の第2グループとに分けられ、その各々は、ビット線の第1サブグループとビット線の第2サブグループとに分けられ、各サブアレイの第1グループは、各サブアレイの第2グループと交互に配列され、各サブアレイの第1サブグループは、各サブアレイの第2サブグループと交互に配列され、
前記第1I/Oバスは、列選択スイッチを介して前記第1グループの第1及び第2サブグループのビット線とそれぞれ接続された第1及び第2I/O線対に分けられ、
前記第2I/Oバスは、列選択スイッチを介して前記第2グループの第1及び第2サブグループのビット線とそれぞれ接続された第1及び第2I/O線対に分けられることを特徴とする半導体メモリ。 - 半導体メモリにおいて、
行と列とに配列された複数のメモリセルを持ったメモリセルアレイと、
メモリセルアレイを行方向に分割することで得られる複数のサブアレイと、
それぞれワード線と平行してサブアレイの外側にそしてサブアレイ間に置かれ、偶数位置と奇数位置とにそれぞれ配列された、第1I/Oバスと第2I/Oバスとに分けられるI/Oバスと
を備え、
前記サブアレイの各々は、それぞれメモリセルの関連する列に接続された複数のワード線と、メモリセルの関連する行に接続された複数のビット線とを持ち、各サブアレイのビット線は、ビット線の第1グループとビット線の第2グループとに分けられ、その各々は、ビット線の第1サブグループとビット線の第2サブグループとに分けられ、各サブアレイの第1グループは、各サブアレイの第2グループと交互に配列され、各サブアレイの第1サブグループは、各サブアレイの第2サブグループと交互に配列され、
各I/Oバスは、第1I/O線対と第2I/O線対とに分けられ、第1I/Oバスの各々の第1I/O線対と第2I/O線対とは、列選択スイッチを介して、それぞれ、それに隣接するサブアレイの第1グループの第1及び第2サブグループのビット線と接続され、第2I/Oバスの各々の第1及び第2I/O線対は、それぞれ列選択スイッチを介して、それに隣接するサブアレイの第2グループの第1及び第2サブグループのビット線と接続され、
上記サブアレイのうちの第1から第4までのサブアレイを、互いに隣接して連続する4つのサブアレイであるとする時、さらに、
前記第1I/Oバスが第1サブアレイと第2サブアレイとの間に配され、第2I/Oバスが第3サブアレイと第4サブアレイとの間に配され、
前記第1I/Oバスと第2I/Oバスとを受け取り、データ信号を出力するマルチプレクサを更に備えることを特徴とする半導体メモリ。 - 前記第1I/Oバスと第2I/Oバスは、それぞれ、4組のI/O線対を持っていることを特徴とする請求項2記載の半導体メモリ。
- 前記第1I/Oバスと第2I/OバスのI/O線対は、1本のワード線と1本の列選択線とが選択された時に、選択されることを特徴とする請求項3記載の半導体メモリ。
- 前記第1I/Oバスの第1I/O線対は、奇数番目の列選択線が選択される時に選択され、前記第1I/Oバスの第2I/O線対は、偶数番目の列選択線が選択される時に選択されることを特徴とする請求項1記載の半導体メモリ。
- 複数のメモリセルを持つメモリセルアレイと、該メモリセルアレイを行方向に分割したサブアレイと、メモリセルの関連する列に接続された複数のワード線と、メモリセルの関連する行に接続された複数のビット線とを備えた半導体メモリにおいて、
第1I/Oバスが、サブアレイの左側に置かれ、第2I/Oバスが、サブアレイの右側に置かれ、各I/Oバスは、それぞれ第1I/O線対と第2I/O線対とに分けられ、前記第1I/Oバスと第2I/Oバスの少なくとも1つのI/O線対は、奇数番目の列選択線に結合され、第1I/Oバスと第2I/Oバスの少なくとも1つの他のI/O線対は、偶数番目の列選択線に結合されることを特徴とする半導体メモリ。 - 第1I/Oバスと第2I/Oバスは、それぞれ、4組のI/O線対を含むことを特徴とする請求項6記載の半導体メモリ。
- 第1I/Oバスと第2I/Oバスの各々は、4つのI/O線対を備えることを特徴とする請求項6記載の半導体メモリ。
- 第1I/Oバスと第2I/Oバスの2つのI/O線対は、ワード線と列選択線とが一組定められた時に、選択されることを特徴とする請求項6記載の半導体メモリ。
- 第1I/Oバスの2つのI/O線対は、奇数番目の列選択線に結合され、第1I/Oバスの他の2つのI/O線対は、偶数番目の列選択線に結合されることを特徴とする請求項6記載の半導体メモリ。
- 第2I/Oバスの2つのI/O線対は、奇数番目の列選択線に結合され、第2I/Oバスの他の2つのI/O線対は、偶数番目の列選択線に結合されることを特徴とする請求項6記載の半導体メモリ。
- 複数のメモリセルを持つメモリセルアレイと、該メモリセルアレイを行方向に分割したサブアレイと、メモリセルの関連する列に接続された複数のワード線と、メモリセルの関連する行に接続された複数のビット線とを備えた半導体メモリにおいて、
第1I/Oバスが、サブアレイの左側に置かれ、第2I/Oバスが、サブアレイの右側に置かれ、各I/Oバスは、それぞれ第1I/O線対と第2I/O線対とに分けられ、第1I/Oバスと第2I/Oバスの各々の第1I/O線対は、第1列選択線に結合されることを特徴とする半導体メモリ。 - 第1I/Oバスと第2I/Oバスの各々の第2I/O線対は、それぞれ第2列選択線に結合されることを特徴とする請求項12記載の半導体メモリ。
- 第1I/Oバスと第2I/Oバスの各々の第1I/O線対は、それぞれ相補的な信号線を持った2組の信号線対を持つことを特徴とする請求項12記載の半導体メモリ。
- 第1I/Oバスと第2I/Oバスの各々の第1I/O線対は、それぞれ相補的な信号線を持った4つの信号線を持つことを特徴とする請求項12記載の半導体メモリ。
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JP2740063B2 (ja) * | 1990-10-15 | 1998-04-15 | 株式会社東芝 | 半導体記憶装置 |
JPH06202933A (ja) * | 1992-12-28 | 1994-07-22 | Toshiba Corp | 同期式大規模集積回路記憶装置 |
JP3099931B2 (ja) * | 1993-09-29 | 2000-10-16 | 株式会社東芝 | 半導体装置 |
KR950015184B1 (ko) * | 1993-11-08 | 1995-12-23 | 삼성전자주식회사 | 동기식 이진카운터 |
JP3226426B2 (ja) * | 1994-09-27 | 2001-11-05 | 松下電器産業株式会社 | 半導体メモリ及びその使用方法並びに画像プロセッサ |
US5796673A (en) | 1994-10-06 | 1998-08-18 | Mosaid Technologies Incorporated | Delay locked loop implementation in a synchronous dynamic random access memory |
CN1046040C (zh) * | 1994-11-29 | 1999-10-27 | 联华电子股份有限公司 | 与总线位数相匹配的存贮器直接存取结构 |
JP3666671B2 (ja) | 1994-12-20 | 2005-06-29 | 株式会社日立製作所 | 半導体装置 |
US6525971B2 (en) | 1995-06-30 | 2003-02-25 | Micron Technology, Inc. | Distributed write data drivers for burst access memories |
US6804760B2 (en) | 1994-12-23 | 2004-10-12 | Micron Technology, Inc. | Method for determining a type of memory present in a system |
US5526320A (en) | 1994-12-23 | 1996-06-11 | Micron Technology Inc. | Burst EDO memory device |
USRE36532E (en) * | 1995-03-02 | 2000-01-25 | Samsung Electronics Co., Ltd. | Synchronous semiconductor memory device having an auto-precharge function |
US6009234A (en) | 1995-04-14 | 1999-12-28 | Kabushiki Kaisha Toshiba | Method of reproducing information |
US5809539A (en) * | 1995-04-27 | 1998-09-15 | Hitachi, Ltd. | Processor system having address allocation and address lock capability adapted for a memory comprised of synchronous DRAMs |
US5655105A (en) * | 1995-06-30 | 1997-08-05 | Micron Technology, Inc. | Method and apparatus for multiple latency synchronous pipelined dynamic random access memory |
US5598374A (en) * | 1995-07-14 | 1997-01-28 | Cirrus Logic, Inc. | Pipeland address memories, and systems and methods using the same |
USRE37753E1 (en) * | 1995-09-11 | 2002-06-18 | Samsung Electronics Co., Ltd. | Semiconductor memory device and read and write methods thereof |
KR0164395B1 (ko) * | 1995-09-11 | 1999-02-18 | 김광호 | 반도체 메모리 장치와 그 리이드 및 라이트 방법 |
JP2907081B2 (ja) * | 1995-09-26 | 1999-06-21 | 日本電気株式会社 | 半導体記憶装置 |
JP3756231B2 (ja) * | 1995-12-19 | 2006-03-15 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
JP3843145B2 (ja) * | 1995-12-25 | 2006-11-08 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
US7681005B1 (en) | 1996-01-11 | 2010-03-16 | Micron Technology, Inc. | Asynchronously-accessible memory device with mode selection circuitry for burst or pipelined operation |
KR100218733B1 (ko) * | 1996-04-04 | 1999-09-01 | 김영환 | 싱크로노스 디램의 카스신호 발생기 |
US5765214A (en) * | 1996-04-22 | 1998-06-09 | Cypress Semiconductor Corporation | Memory access method and apparatus and multi-plane memory device with prefetch |
US5950219A (en) * | 1996-05-02 | 1999-09-07 | Cirrus Logic, Inc. | Memory banks with pipelined addressing and priority acknowledging and systems and methods using the same |
JPH09306162A (ja) * | 1996-05-09 | 1997-11-28 | Minoru Furuta | Dramの制御システム |
US6401186B1 (en) | 1996-07-03 | 2002-06-04 | Micron Technology, Inc. | Continuous burst memory which anticipates a next requested start address |
JP3789173B2 (ja) * | 1996-07-22 | 2006-06-21 | Necエレクトロニクス株式会社 | 半導体記憶装置及び半導体記憶装置のアクセス方法 |
US5790838A (en) * | 1996-08-20 | 1998-08-04 | International Business Machines Corporation | Pipelined memory interface and method for using the same |
JP3173387B2 (ja) * | 1996-09-20 | 2001-06-04 | 日本電気株式会社 | 半導体記憶装置及びデコード回路 |
US5802005A (en) * | 1996-09-23 | 1998-09-01 | Texas Instruments Incorporated | Four bit pre-fetch sDRAM column select architecture |
US5751644A (en) * | 1996-11-26 | 1998-05-12 | Cypress Semiconductor Corporation | Data transition detect write control |
KR100200763B1 (ko) * | 1996-11-30 | 1999-06-15 | 윤종용 | 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로 |
KR100223675B1 (ko) * | 1996-12-30 | 1999-10-15 | 윤종용 | 고속동작용 반도체 메모리 장치에 적합한 데이터 출력관련 회로 |
US5966343A (en) * | 1997-01-02 | 1999-10-12 | Texas Instruments Incorporated | Variable latency memory circuit |
US6230245B1 (en) | 1997-02-11 | 2001-05-08 | Micron Technology, Inc. | Method and apparatus for generating a variable sequence of memory device command signals |
US6175894B1 (en) | 1997-03-05 | 2001-01-16 | Micron Technology, Inc. | Memory device command buffer apparatus and method and memory devices and computer systems using same |
KR100240870B1 (ko) * | 1997-03-15 | 2000-01-15 | 윤종용 | 동기형 반도체 메모리 장치 |
JP3840731B2 (ja) * | 1997-03-21 | 2006-11-01 | 富士通株式会社 | 半導体集積回路 |
US5999473A (en) * | 1997-04-25 | 1999-12-07 | Texas Instruments Incorporated | Circuit and method for internal refresh counter |
US6134168A (en) * | 1997-04-25 | 2000-10-17 | Texas Instruments Incorporated | Circuit and method for internal refresh counter |
US6678790B1 (en) * | 1997-06-09 | 2004-01-13 | Hewlett-Packard Development Company, L.P. | Microprocessor chip having a memory that is reconfigurable to function as on-chip main memory or an on-chip cache |
KR100477327B1 (ko) * | 1997-06-11 | 2005-07-07 | 삼성전자주식회사 | 동기디램용다이나믹클럭발생회로 |
US6014759A (en) * | 1997-06-13 | 2000-01-11 | Micron Technology, Inc. | Method and apparatus for transferring test data from a memory array |
US5996043A (en) | 1997-06-13 | 1999-11-30 | Micron Technology, Inc. | Two step memory device command buffer apparatus and method and memory devices and computer systems using same |
US6484244B1 (en) | 1997-06-17 | 2002-11-19 | Micron Technology, Inc. | Method and system for storing and processing multiple memory commands |
KR100301036B1 (ko) * | 1997-06-26 | 2001-09-03 | 윤종용 | 데이터입출력마스크입력버퍼의전류소모를감소시키기위한제어부를구비하는동기식반도체메모리장치 |
JP3929116B2 (ja) * | 1997-07-04 | 2007-06-13 | 富士通株式会社 | メモリサブシステム |
US5973734A (en) | 1997-07-09 | 1999-10-26 | Flashpoint Technology, Inc. | Method and apparatus for correcting aspect ratio in a camera graphical user interface |
US5983314A (en) | 1997-07-22 | 1999-11-09 | Micron Technology, Inc. | Output buffer having inherently precise data masking |
US6515701B2 (en) * | 1997-07-24 | 2003-02-04 | Polaroid Corporation | Focal plane exposure control system for CMOS area image sensors |
JP3251882B2 (ja) * | 1997-08-13 | 2002-01-28 | 株式会社東芝 | 半導体記憶装置 |
JP3161384B2 (ja) | 1997-09-16 | 2001-04-25 | 日本電気株式会社 | 半導体記憶装置とそのアクセス方法 |
US5982702A (en) * | 1997-09-25 | 1999-11-09 | Texas Instruments Incorporated | Dynamic logic memory addressing circuits, systems, and methods with predecoders providing data and precharge control to decoders |
US6226754B1 (en) * | 1997-10-10 | 2001-05-01 | Rambus Incorporated | Apparatus and method for device timing compensation |
JPH11120762A (ja) * | 1997-10-15 | 1999-04-30 | Sony Corp | 半導体記憶装置 |
JP3565474B2 (ja) * | 1997-11-14 | 2004-09-15 | シャープ株式会社 | 半導体記憶装置 |
KR100252048B1 (ko) * | 1997-11-18 | 2000-05-01 | 윤종용 | 반도체 메모리장치의 데이터 마스킹 회로 및 데이터 마스킹방법 |
KR100274602B1 (ko) * | 1997-11-20 | 2000-12-15 | 윤종용 | 동기형 메모리 장치 |
US7103742B1 (en) | 1997-12-03 | 2006-09-05 | Micron Technology, Inc. | Burst/pipelined edo memory device |
US6202119B1 (en) | 1997-12-19 | 2001-03-13 | Micron Technology, Inc. | Method and system for processing pipelined memory commands |
US5959929A (en) * | 1997-12-29 | 1999-09-28 | Micron Technology, Inc. | Method for writing to multiple banks of a memory device |
US6098145A (en) * | 1998-02-18 | 2000-08-01 | Winbond Electronics Corporation | Pulsed Y-decoders for improving bitline precharging in memories |
US5973993A (en) * | 1998-02-27 | 1999-10-26 | Micron Technology, Inc. | Semiconductor memory burst length count determination detector |
JP3490887B2 (ja) * | 1998-03-05 | 2004-01-26 | シャープ株式会社 | 同期型半導体記憶装置 |
JP3201335B2 (ja) * | 1998-03-17 | 2001-08-20 | 日本電気株式会社 | メモリアドレス発生回路及び半導体記憶装置 |
JP2002510118A (ja) | 1998-04-01 | 2002-04-02 | モサイド・テクノロジーズ・インコーポレーテッド | 半導体メモリ非同期式パイプライン |
US6314042B1 (en) | 1998-05-22 | 2001-11-06 | Mitsubishi Denki Kabushiki Kaisha | Fast accessible semiconductor memory device |
JP4060442B2 (ja) * | 1998-05-28 | 2008-03-12 | 富士通株式会社 | メモリデバイス |
US6055208A (en) | 1998-06-05 | 2000-04-25 | Micron Technology, Inc. | Method and circuit for sending a signal in a semiconductor device during a setup time |
US6044026A (en) * | 1998-06-05 | 2000-03-28 | Micron Technology, Inc. | Trap and delay pulse generator for a high speed clock |
US6289476B1 (en) | 1998-06-10 | 2001-09-11 | Micron Technology, Inc. | Method and apparatus for testing the timing of integrated circuits |
JP4132232B2 (ja) * | 1998-06-16 | 2008-08-13 | 株式会社ルネサステクノロジ | 半導体集積回路 |
KR100308067B1 (ko) * | 1998-06-29 | 2001-10-19 | 박종섭 | 로오 어드레스 스트로브 경로 제어방법 |
US6185149B1 (en) * | 1998-06-30 | 2001-02-06 | Fujitsu Limited | Semiconductor integrated circuit memory |
KR100281896B1 (ko) * | 1998-07-16 | 2001-02-15 | 윤종용 | 저속 테스트 장비로 테스트되는 더블 데이터 레이트 동기식 디램 집적 회로 장치 |
US6510503B2 (en) * | 1998-07-27 | 2003-01-21 | Mosaid Technologies Incorporated | High bandwidth memory interface |
US6175905B1 (en) | 1998-07-30 | 2001-01-16 | Micron Technology, Inc. | Method and system for bypassing pipelines in a pipelined memory command generator |
KR100282044B1 (ko) * | 1998-08-04 | 2001-03-02 | 윤종용 | 반도체 메모리 장치 |
US6178488B1 (en) | 1998-08-27 | 2001-01-23 | Micron Technology, Inc. | Method and apparatus for processing pipelined memory commands |
US6130843A (en) * | 1998-09-02 | 2000-10-10 | Micron Technology, Inc. | Method and circuit for providing a memory device having hidden row access and row precharge times |
US6088293A (en) * | 1998-09-08 | 2000-07-11 | Texas Instruments Incorporated | Low-power column decode circuit |
US6418518B1 (en) * | 1998-09-18 | 2002-07-09 | National Semiconductor Corporation | Decoupled address and data access to an SDRAM |
US6163852A (en) * | 1998-12-07 | 2000-12-19 | Micron Technology, Inc. | Apparatus for receiving data from a synchronous random access memory |
US6317141B1 (en) | 1998-12-31 | 2001-11-13 | Flashpoint Technology, Inc. | Method and apparatus for editing heterogeneous media objects in a digital imaging device |
US6467018B1 (en) * | 1999-01-04 | 2002-10-15 | International Business Machines Corporation | Method and apparatus for addressing individual banks of DRAMs on a memory card |
KR100287183B1 (ko) * | 1999-01-16 | 2001-04-16 | 윤종용 | 안정적인 데이터 마스킹 스킴을 갖는 반도체 메모리장치 및 이의 데이터 마스킹 방법 |
US6356485B1 (en) * | 1999-02-13 | 2002-03-12 | Integrated Device Technology, Inc. | Merging write cycles by comparing at least a portion of the respective write cycle addresses |
KR100304705B1 (ko) | 1999-03-03 | 2001-10-29 | 윤종용 | 포스티드 카스 레이턴시 기능을 가지는 동기식 반도체 메모리 장치 및 카스 레이턴시 제어 방법 |
US6467015B1 (en) * | 1999-04-15 | 2002-10-15 | Dell Products, L.P. | High speed bus interface for non-volatile integrated circuit memory supporting continuous transfer |
US6401161B1 (en) * | 1999-04-15 | 2002-06-04 | Dell Products, Lp | High speed bus interface for non-volatile integrated circuit memory supporting continuous transfer |
US6381190B1 (en) * | 1999-05-13 | 2002-04-30 | Nec Corporation | Semiconductor memory device in which use of cache can be selected |
US6101134A (en) | 1999-06-25 | 2000-08-08 | Cypress Semiconductor Corp. | Method and circuitry for writing data |
JP2001076500A (ja) * | 1999-06-28 | 2001-03-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR100507855B1 (ko) * | 1999-07-14 | 2005-08-17 | 주식회사 하이닉스반도체 | 디디알 에스디램의 읽기 동작을 위한 데이터 스위치 제어 신호발생 회로 |
EP1103978B1 (en) * | 1999-11-25 | 2009-01-28 | STMicroelectronics S.r.l. | Non-volatile memory device with burst mode reading and corresponding reading method |
US6615307B1 (en) * | 2000-05-10 | 2003-09-02 | Micron Technology, Inc. | Flash with consistent latency for read operations |
US6314049B1 (en) | 2000-03-30 | 2001-11-06 | Micron Technology, Inc. | Elimination of precharge operation in synchronous flash memory |
US6728161B1 (en) * | 2000-06-30 | 2004-04-27 | Micron Technology, Inc. | Zero latency-zero bus turnaround synchronous flash memory |
US6621761B2 (en) * | 2000-05-31 | 2003-09-16 | Advanced Micro Devices, Inc. | Burst architecture for a flash memory |
JP4492897B2 (ja) * | 2000-06-15 | 2010-06-30 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
JP2002015570A (ja) * | 2000-06-28 | 2002-01-18 | Toshiba Corp | 半導体メモリ |
KR100386950B1 (ko) * | 2000-07-12 | 2003-06-18 | 삼성전자주식회사 | 워드 라인 순차적 비활성화가 가능한 반도체 메모리장치의 디코딩 회로 |
US6310809B1 (en) | 2000-08-25 | 2001-10-30 | Micron Technology, Inc. | Adjustable pre-charge in a memory |
US6327202B1 (en) | 2000-08-25 | 2001-12-04 | Micron Technology, Inc. | Bit line pre-charge in a memory |
JP4184586B2 (ja) | 2000-09-28 | 2008-11-19 | 株式会社東芝 | 半導体記憶装置 |
JP3737437B2 (ja) * | 2001-02-01 | 2006-01-18 | Necエレクトロニクス株式会社 | 半導体メモリ及びその動作モードのエントリー方法 |
US6788614B2 (en) * | 2001-06-14 | 2004-09-07 | Micron Technology, Inc. | Semiconductor memory with wordline timing |
KR100408716B1 (ko) * | 2001-06-29 | 2003-12-11 | 주식회사 하이닉스반도체 | 오토프리챠지 갭리스 보호회로를 가진 반도체 메모리소자의 오토프리챠지장치 |
US7102958B2 (en) * | 2001-07-20 | 2006-09-05 | Samsung Electronics Co., Ltd. | Integrated circuit memory devices that support selective mode register set commands and related memory modules, memory controllers, and methods |
US7369445B2 (en) * | 2001-07-20 | 2008-05-06 | Samsung Electronics Co., Ltd. | Methods of operating memory systems including memory devices set to different operating modes and related systems |
JP2003223792A (ja) * | 2002-01-25 | 2003-08-08 | Hitachi Ltd | 不揮発性メモリ及びメモリカード |
DE10208716B4 (de) * | 2002-02-28 | 2009-03-19 | Qimonda Ag | Steuerschaltung für ein S-DRAM |
KR100487522B1 (ko) | 2002-04-01 | 2005-05-03 | 삼성전자주식회사 | 반도체 메모리 장치의 동작 주파수에 따라 기입 회복시간을 제어하는 프리차아지 제어 회로 및 기입 회복 시간제어 방법 |
JP2004023062A (ja) * | 2002-06-20 | 2004-01-22 | Nec Electronics Corp | 半導体装置とその製造方法 |
US7149824B2 (en) * | 2002-07-10 | 2006-12-12 | Micron Technology, Inc. | Dynamically setting burst length of memory device by applying signal to at least one external pin during a read or write transaction |
US6834023B2 (en) * | 2002-08-01 | 2004-12-21 | Micron Technology, Inc. | Method and apparatus for saving current in a memory device |
JP3845051B2 (ja) * | 2002-09-11 | 2006-11-15 | 株式会社東芝 | 不揮発性半導体メモリ |
JP2005012004A (ja) * | 2003-06-19 | 2005-01-13 | Mitsumi Electric Co Ltd | 半導体集積回路装置 |
KR100505710B1 (ko) * | 2003-09-15 | 2005-08-02 | 삼성전자주식회사 | 임베디드 메모리 장치의 저전력 소비형 데이터 입출력회로 및 이에 대한 데이터 입출력 방법 |
US7065666B2 (en) * | 2003-11-13 | 2006-06-20 | Micron Technology, Inc. | Apparatus and method for generating a delayed clock signal |
US7082064B2 (en) * | 2004-01-29 | 2006-07-25 | Micron Technology, Inc. | Individual I/O modulation in memory devices |
KR100525107B1 (ko) * | 2004-02-06 | 2005-11-01 | 주식회사 하이닉스반도체 | 메모리 장치의 동작 주파수 변동에 따라 비트라인 감지증폭기와 데이타 감지 증폭기를 연결하는 데이타 버스의동작을 제어하는 신호의 인에이블 구간을 제어하는 방법과그 장치 |
US7366819B2 (en) | 2004-02-11 | 2008-04-29 | Infineon Technologies Ag | Fast unaligned cache access system and method |
US7296134B2 (en) * | 2004-02-11 | 2007-11-13 | Infineon Technologies Ag | Fast unaligned memory access system and method |
KR100527553B1 (ko) * | 2004-03-11 | 2005-11-09 | 주식회사 하이닉스반도체 | 라이트-검증-리드 기능을 구현하는 psram |
KR100608355B1 (ko) * | 2004-03-25 | 2006-08-08 | 주식회사 하이닉스반도체 | 메모리 장치의 동작 주파수 변동에 따른 내부 제어 신호의인에이블 구간을 제어하는 장치와 그 방법 |
US6944066B1 (en) | 2004-04-29 | 2005-09-13 | Micron Technology, Inc. | Low voltage data path and current sense amplifier |
KR100631165B1 (ko) * | 2004-05-06 | 2006-10-02 | 주식회사 하이닉스반도체 | 칩 면적을 줄인 반도체메모리소자 및 그의 구동방법 |
JP4717373B2 (ja) * | 2004-05-20 | 2011-07-06 | 富士通セミコンダクター株式会社 | 半導体メモリ |
US8688892B2 (en) | 2004-05-26 | 2014-04-01 | OCZ Storage Solutions Inc. | System and method for increasing DDR memory bandwidth in DDR SDRAM modules |
US8151030B2 (en) * | 2004-05-26 | 2012-04-03 | Ocz Technology Group, Inc. | Method of increasing DDR memory bandwidth in DDR SDRAM modules |
US7061817B2 (en) * | 2004-06-30 | 2006-06-13 | Micron Technology, Inc. | Data path having grounded precharge operation and test compression capability |
JP2006066020A (ja) * | 2004-08-30 | 2006-03-09 | Fujitsu Ltd | 半導体記憶装置 |
KR100568546B1 (ko) * | 2004-10-19 | 2006-04-07 | 삼성전자주식회사 | 메모리 시스템, 반도체 메모리 장치, 및 이 시스템과장치의 출력 데이터 스트로우브 신호 발생 방법 |
KR100670665B1 (ko) * | 2005-06-30 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 레이턴시 제어 회로 |
KR100615610B1 (ko) * | 2005-08-11 | 2006-08-25 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 컬럼 인에이블 신호발생방법 |
JP4428319B2 (ja) * | 2005-08-30 | 2010-03-10 | エルピーダメモリ株式会社 | 半導体記憶装置およびバンク・リフレッシュ方法 |
KR100733447B1 (ko) * | 2005-09-28 | 2007-06-29 | 주식회사 하이닉스반도체 | 누설전류 방지를 위한 메모리장치의 데이터 출력 멀티플렉서 |
JP4941644B2 (ja) * | 2005-09-28 | 2012-05-30 | ハイニックス セミコンダクター インク | 半導体メモリ装置 |
US7903496B2 (en) * | 2005-09-29 | 2011-03-08 | Hynix Semiconductor Inc. | Semiconductor memory device |
US7307913B2 (en) | 2005-09-29 | 2007-12-11 | Hynix Semiconductor Inc. | Clock control device for toggling an internal clock of a synchronous DRAM for reduced power consumption |
US7391656B2 (en) * | 2006-07-25 | 2008-06-24 | Etron Technology, Inc. | Self-feedback control pipeline architecture for memory read path applications |
KR100745402B1 (ko) * | 2006-02-24 | 2007-08-02 | 삼성전자주식회사 | 반도체 메모리 장치의 입력회로 및 그 제어 방법 |
WO2008016950A2 (en) * | 2006-07-31 | 2008-02-07 | Sandisk 3D Llc | Method and apparatus for memory array incorporating two data busses for memory array block selection |
US9224145B1 (en) | 2006-08-30 | 2015-12-29 | Qurio Holdings, Inc. | Venue based digital rights using capture device with digital watermarking capability |
EP2017507B1 (en) * | 2007-07-16 | 2016-06-01 | Tenaris Connections Limited | Threaded joint with resilient seal ring |
KR100892670B1 (ko) * | 2007-09-05 | 2009-04-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 프리차지 제어 회로 |
US7796458B2 (en) * | 2007-10-18 | 2010-09-14 | Rao G R Mohan | Selectively-powered memories |
US20090175115A1 (en) * | 2008-01-09 | 2009-07-09 | Christoph Bilger | Memory device, method for accessing a memory device and method for its manufacturing |
US7907457B2 (en) * | 2008-03-12 | 2011-03-15 | Winbond Electronics Corp. | Memory and voltage monitoring device thereof |
JP5554476B2 (ja) | 2008-06-23 | 2014-07-23 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置および半導体記憶装置の試験方法 |
KR100912968B1 (ko) * | 2008-06-30 | 2009-08-20 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
TWI423256B (zh) * | 2008-10-29 | 2014-01-11 | Etron Technology Inc | 資料感測裝置與方法 |
KR20100089227A (ko) * | 2009-02-03 | 2010-08-12 | 삼성전자주식회사 | 반도체 메모리 시스템 |
JP5363252B2 (ja) * | 2009-09-09 | 2013-12-11 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
US8352834B2 (en) * | 2009-11-12 | 2013-01-08 | Broadlogic Network Technologies Inc. | High throughput interleaver / deinterleaver |
GB2487723A (en) * | 2011-01-26 | 2012-08-08 | Nds Ltd | Protection device for stored data values comprising a switching circuit |
US8400864B1 (en) | 2011-11-01 | 2013-03-19 | Apple Inc. | Mechanism for peak power management in a memory |
US9671855B2 (en) * | 2014-06-30 | 2017-06-06 | Micron Technology, Inc. | Apparatuses and methods of entering unselected memories into a different power mode during multi-memory operation |
KR102568203B1 (ko) * | 2016-02-23 | 2023-08-21 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
US10133493B2 (en) * | 2016-03-01 | 2018-11-20 | Marvell World Trade Ltd. | DRAM controller with adaptive precharge policy |
KR102647420B1 (ko) * | 2016-10-06 | 2024-03-14 | 에스케이하이닉스 주식회사 | 반도체장치 |
US9805786B1 (en) * | 2017-01-06 | 2017-10-31 | Micron Technology, Inc. | Apparatuses and methods for a memory device with dual common data I/O lines |
TWI637476B (zh) * | 2017-02-14 | 2018-10-01 | 來揚科技股份有限公司 | 雙晶片封裝結構 |
CN108511427A (zh) * | 2017-02-24 | 2018-09-07 | 来扬科技股份有限公司 | 双芯片封装结构 |
WO2019033303A1 (zh) * | 2017-08-16 | 2019-02-21 | 深圳市汇顶科技股份有限公司 | 图像传感电路及图像深度传感系统 |
JP2019145186A (ja) * | 2018-02-21 | 2019-08-29 | 東芝メモリ株式会社 | 半導体記憶装置 |
KR102577999B1 (ko) * | 2018-05-31 | 2023-09-14 | 에스케이하이닉스 주식회사 | 집적 회로 |
US10854272B1 (en) * | 2019-06-24 | 2020-12-01 | Micron Technology, Inc. | Apparatuses and methods for controlling word line discharge |
US20230197144A1 (en) * | 2021-12-17 | 2023-06-22 | Mediatek Inc. | Adaptive control circuit of static random access memory |
US11990175B2 (en) | 2022-04-01 | 2024-05-21 | Micron Technology, Inc. | Apparatuses and methods for controlling word line discharge |
JP7235911B1 (ja) * | 2022-04-28 | 2023-03-08 | 華邦電子股▲ふん▼有限公司 | 擬似sramおよびその読み出し方法 |
US12019512B2 (en) * | 2022-06-01 | 2024-06-25 | Micron Technology, Inc. | System and method to control memory error detection with automatic disabling |
Family Cites Families (54)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3614741A (en) * | 1970-03-23 | 1971-10-19 | Digital Equipment Corp | Data processing system with instruction addresses identifying one of a plurality of registers including the program counter |
US3969706A (en) * | 1974-10-08 | 1976-07-13 | Mostek Corporation | Dynamic random access memory misfet integrated circuit |
US4075692A (en) * | 1976-01-02 | 1978-02-21 | Data General Corporation | Data path configuration for a data processing system |
US4339795A (en) * | 1978-06-30 | 1982-07-13 | International Business Machines Corporation | Microcontroller for controlling byte transfers between two external interfaces |
WO1985000453A1 (en) * | 1983-07-11 | 1985-01-31 | Prime Computer, Inc. | Data processing system |
JPS60108953A (ja) * | 1983-11-15 | 1985-06-14 | モトローラ・インコーポレーテツド | メモリデータバスの多重化方法 |
AT385282B (de) * | 1984-10-18 | 1988-03-10 | Vogelbusch Gmbh | Verfahren zur kontinuierlichen herstellung von aethanol |
CA1250667A (en) * | 1985-04-15 | 1989-02-28 | Larry D. Larsen | Branch control in a three phase pipelined signal processor |
US4750839A (en) * | 1985-08-07 | 1988-06-14 | Texas Instruments Incorporated | Semiconductor memory with static column decode and page mode addressing capability |
US4774691A (en) * | 1985-11-13 | 1988-09-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
JPS634492A (ja) * | 1986-06-23 | 1988-01-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR890004762B1 (ko) * | 1986-11-21 | 1989-11-25 | 삼성전자 주식회사 | 고성능 디램을 위한 센스 증폭기 |
US4800531A (en) * | 1986-12-22 | 1989-01-24 | Motorola, Inc. | Address buffer circuit for a dram |
US5228129A (en) * | 1987-04-01 | 1993-07-13 | Digital Equipment Corporation | Synchronous communication interface for reducing the effect of data processor latency |
US4875196A (en) * | 1987-09-08 | 1989-10-17 | Sharp Microelectronic Technology, Inc. | Method of operating data buffer apparatus |
US4980862A (en) * | 1987-11-10 | 1990-12-25 | Mosaid, Inc. | Folded bitline dynamic ram with reduced shared supply voltages |
US4943944A (en) * | 1987-11-25 | 1990-07-24 | Kabushiki Kaisha Toshiba | Semiconductor memory using dynamic ram cells |
JPH0821234B2 (ja) * | 1988-01-14 | 1996-03-04 | 三菱電機株式会社 | ダイナミック型半導体記憶装置およびその制御方法 |
US4987325A (en) * | 1988-07-13 | 1991-01-22 | Samsung Electronics Co., Ltd. | Mode selecting circuit for semiconductor memory device |
KR900003884A (ko) * | 1988-08-12 | 1990-03-27 | 미다 가쓰시게 | 대규모 반도체 집적회로 장치 |
US4977537A (en) * | 1988-09-23 | 1990-12-11 | Dallas Semiconductor Corporation | Dram nonvolatizer |
US5148523A (en) * | 1988-11-29 | 1992-09-15 | Solbourne Computer, Inc. | Dynamic video RAM incorporationg on chip line modification |
US5050172A (en) * | 1989-05-08 | 1991-09-17 | Westinghouse Electric Corp. | Microcomputer controlled electric contactor with power loss memory |
US5041964A (en) * | 1989-06-12 | 1991-08-20 | Grid Systems Corporation | Low-power, standby mode computer |
US5008569A (en) * | 1989-09-11 | 1991-04-16 | Northern Telecom Limited | High-speed dynamic CMOS circuit and precharge generator |
US5107465A (en) * | 1989-09-13 | 1992-04-21 | Advanced Micro Devices, Inc. | Asynchronous/synchronous pipeline dual mode memory access circuit and method |
US5261064A (en) * | 1989-10-03 | 1993-11-09 | Advanced Micro Devices, Inc. | Burst access memory |
US5021985A (en) * | 1990-01-19 | 1991-06-04 | Weitek Corporation | Variable latency method and apparatus for floating-point coprocessor |
IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
US5077693A (en) * | 1990-08-06 | 1991-12-31 | Motorola, Inc. | Dynamic random access memory |
KR920702574A (ko) * | 1990-09-05 | 1992-09-04 | 세끼사와 요시 | 반도체 집적회로 |
US5128897A (en) * | 1990-09-26 | 1992-07-07 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory having improved latched repeaters for memory row line selection |
US5226134A (en) * | 1990-10-01 | 1993-07-06 | International Business Machines Corp. | Data processing system including a memory controller for direct or interleave memory accessing |
JP2740063B2 (ja) * | 1990-10-15 | 1998-04-15 | 株式会社東芝 | 半導体記憶装置 |
JP3100622B2 (ja) * | 1990-11-20 | 2000-10-16 | 沖電気工業株式会社 | 同期型ダイナミックram |
TW198135B (ja) * | 1990-11-20 | 1993-01-11 | Oki Electric Ind Co Ltd | |
US5130569A (en) * | 1991-03-12 | 1992-07-14 | Harris Corporation | Power-on reset circuit |
US5652723A (en) * | 1991-04-18 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
US5353431A (en) * | 1991-04-29 | 1994-10-04 | Intel Corporation | Memory address decoder with storage for memory attribute information |
JP2729423B2 (ja) * | 1991-10-29 | 1998-03-18 | 三菱電機株式会社 | 半導体記憶装置 |
US5498990A (en) * | 1991-11-05 | 1996-03-12 | Monolithic System Technology, Inc. | Reduced CMOS-swing clamping circuit for bus lines |
KR950000504B1 (ko) * | 1992-01-31 | 1995-01-24 | 삼성전자 주식회사 | 복수개의 로우 어드레스 스트로브 신호를 가지는 반도체 메모리 장치 |
US5261055A (en) * | 1992-02-19 | 1993-11-09 | Milsys, Ltd. | Externally updatable ROM (EUROM) |
US5715407A (en) | 1992-03-06 | 1998-02-03 | Rambus, Inc. | Process and apparatus for collision detection on a parallel bus by monitoring a first line of the bus during even bus cycles for indications of overlapping packets |
US5384745A (en) | 1992-04-27 | 1995-01-24 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
JP3280704B2 (ja) * | 1992-05-29 | 2002-05-13 | 株式会社東芝 | 半導体記憶装置 |
KR960006272B1 (ko) * | 1992-09-04 | 1996-05-13 | 삼성전자주식회사 | 반도체 메모리장치의 플레시라이트 회로 |
US5490254A (en) * | 1992-11-04 | 1996-02-06 | United Technologies Corporation | MIL-STD-1553 interface device having autonomous operation in all modes |
US5579510A (en) | 1993-07-21 | 1996-11-26 | Synopsys, Inc. | Method and structure for use in static timing verification of synchronous circuits |
KR960006271B1 (ko) * | 1993-08-14 | 1996-05-13 | 삼성전자주식회사 | 고속동작을 위한 입출력라인구동방식을 가지는 반도체메모리장치 |
US5440747A (en) * | 1993-09-27 | 1995-08-08 | Hitachi America, Ltd. | Data processor with control logic for storing operation mode status and associated method |
KR0122099B1 (ko) * | 1994-03-03 | 1997-11-26 | 김광호 | 라이트레이턴시제어기능을 가진 동기식 반도체메모리장치 |
US5655113A (en) * | 1994-07-05 | 1997-08-05 | Monolithic System Technology, Inc. | Resynchronization circuit for a memory system and method of operating same |
US5655105A (en) * | 1995-06-30 | 1997-08-05 | Micron Technology, Inc. | Method and apparatus for multiple latency synchronous pipelined dynamic random access memory |
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