WO2002103793A1 - Dispositif a semi-conducteurs et procede de fabrication associe - Google Patents

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WO2002103793A1
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semiconductor chip
wiring board
semiconductor
electrodes
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Yoshiyuki Kado
Takahiro Naito
Toshihiko Sato
Hikaru Ikegami
Takafumi Kikuchi
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Renesas Technology Corp.
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    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/19041—Component type being a capacitor
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    • H01L2924/19043—Component type being a resistor
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    • H01L2924/20—Parameters
    • H01L2924/207—Diameter ranges
    • H01L2924/20752—Diameter ranges larger or equal to 20 microns less than 30 microns
    • H—ELECTRICITY
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    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Definitions

  • the present invention relates to a semiconductor device and a manufacturing technology thereof, and more particularly to a multi-chip module (Multi Chip Module; MCM) or a multi chip package (Multi Chip Module) in which a plurality of semiconductor chips are mounted on the same wiring board.
  • MCM Multi-chip Module
  • Multi Chip Module Multi Chip Module
  • MCP multi chip package
  • One of the measures to increase the capacity of memory LSI such as flash memory and DRAM (Dynamic Random Access Memory) is to stack semiconductor chips (memory chips) on which these memory LSIs are formed into a single package. Sealed memory Various module structures have been proposed.
  • Japanese Patent Application Laid-Open No. 4-302164 discloses that a plurality of semiconductor chips having the same function and the same size are stacked in a step-like manner via an insulating layer in a single package, and the steps of each semiconductor chip are stacked.
  • Patent Document 1 discloses a package structure in which a bonding pad exposed in a shape portion and an inner lead of a package are electrically connected via a wire.
  • Japanese Patent Application Laid-Open No. 11-204702 discloses that a first semiconductor chip is mounted on an insulating substrate via a thermocompression bonding sheet, and the first semiconductor chip is thermocompression bonded onto the first semiconductor chip.
  • a second semiconductor chip whose outer dimensions are smaller than the first semiconductor chip is mounted via the sheet, and a bonding pad and a node of the first and second semiconductor chips are connected to a wiring layer on the insulating substrate. It discloses a package structure in which first and second semiconductor chips and wires are electrically connected via a wire and sealed with a resin. Disclosure of the invention
  • the present inventors have developed a multichip module in which a plurality of semiconductor chips (hereinafter simply referred to as chips) are mounted in one package.
  • the multi-chip module under development by the present inventors is composed of a chip on which a DRAM (Dynamic Random Access Memory) is formed, a chip on which a flash memory is formed, and a high-speed microprocessor (MPU: ultra-small processing unit).
  • DRAM Dynamic Random Access Memory
  • MPU ultra-small processing unit
  • the chip on which the DRAM is formed and the chip on which the flash memory is formed are arranged on the main surface of the package substrate. Place and mount by flip chip method.
  • the third chip on which the microprocessor is formed is stacked on the above two memory chips and mounted by a wire bonding method.
  • the distance between two memory chips arranged side by side is extremely small, about 10 ⁇ m, from the viewpoint of high-density mounting. Since the third chip is stacked on top of the above, if these three chips are sealed with mold resin, there is a problem that the mold resin does not easily enter the gap between the two memory chips.
  • a silica filler is mixed in the mold resin in order to make the coefficient of thermal expansion of the mold resin close to that of the silicon chip.
  • the particle size of the silica filler for example, 70 to 10 Oycm
  • the distance between the two memory chips the number of 10 zm
  • the size of the mold resin is increased in the gap between the memory chips. This is one of the reasons that fat is difficult to fill.
  • An object of the present invention is to provide a technology for promoting reliability, high-density mounting, and cost reduction of a multi-chip module in which a plurality of chips are mounted on a wiring board and a main surface thereof is sealed with a resin. It is in. Another object of the present invention is to provide a technique for improving the reliability of a multichip module in which another chip is stacked on a plurality of chips and sealed with a resin. Another object of the present invention is to provide a technique capable of reducing the manufacturing cost of a multichip module in which another chip is stacked on a plurality of chips and sealed with a resin.
  • a multi-chip module includes: a wiring board having a plurality of wirings and a plurality of electrode pads formed on a main surface thereof; and a plurality of first bump electrodes mounted on a first region of the main surface of the wiring board.
  • a first semiconductor chip electrically connected to the wiring by a second semiconductor chip mounted on a second region of the main surface of the wiring board and electrically connected to the wiring via a plurality of second bump electrodes;
  • the method for manufacturing a multi-chip module according to the present invention includes the following steps.
  • a strip-shaped substrate (multi-wiring board or multiple wiring board) in which a main surface is partitioned into a plurality of wiring board forming areas and a plurality of wirings and a plurality of electrode pads are formed in each of the plurality of wiring board forming areas i or A first semiconductor chip having a plurality of first bump electrodes formed on a main surface, a second semiconductor chip having a plurality of second bump electrodes formed on a main surface, and a third semiconductor chip. The process of preparing each chip,
  • FIG. 1 is a plan view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 3 is a plan view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 4 is a plan view of a multi-wiring board used for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 5 is a plan view of a multi-wiring board used for manufacturing a semiconductor device according to an embodiment of the present invention. '
  • FIG. 6 is an enlarged plan view of a main part of the multi-wiring board shown in FIG.
  • FIG. 7 is an enlarged sectional view of a main part of the multi-wiring board shown in FIG.
  • FIG. 8 is an enlarged plan view of a main part of the multi-wiring board shown in FIG.
  • FIG. 9 is an enlarged cross-sectional view of a main part of a multi-wiring substrate showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 10 is an enlarged plan view of a main part of a multi-wiring board showing a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 11 is an enlarged cross-sectional view of a main part of a multi-wiring board showing a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 12 is an enlarged plan view of a main part of a multi-wiring board showing a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 13 is a plan view of a semiconductor chip used for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 14 is a plan view of a semiconductor chip used for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 15 is an enlarged cross-sectional view of a main part of a multi-wiring board showing a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 16 is an enlarged cross-sectional view of a main part of a multi-wiring board showing a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 17 is an enlarged plan view of a main part of a multi-wiring board showing a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 18 is a plan view of a semiconductor chip used for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 19 is a perspective view of a semiconductor device 8 showing a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 20 is a side view of a semiconductor device 8 showing a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 21 is an enlarged cross-sectional view of a main part of a multi-wiring board showing a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 22 is an enlarged plan view of a main part of a multi-wiring board showing a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 23 is a plan view of a multi-wiring board showing a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 24 shows a multi-wiring showing a method for manufacturing a semiconductor device according to an embodiment of the present invention. It is a principal part expanded sectional view of a board
  • FIG. 25 is an enlarged cross-sectional view of a main part of a multi-wiring substrate showing a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 26 is an enlarged cross-sectional view of a main part of a multi-wiring board showing a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 27 is a plan view of a semiconductor chip used for manufacturing a semiconductor device according to another embodiment of the present invention.
  • FIG. 28 is an enlarged cross-sectional view of a main part of a multi-wiring board showing a method of manufacturing a semiconductor device according to another embodiment of the present invention.
  • FIG. 29 is an enlarged cross-sectional view of a main part of a multi-wiring board showing a method of manufacturing a semiconductor device according to another embodiment of the present invention.
  • FIG. 30 is an enlarged cross-sectional view of a main part of a multi-wiring board showing a method of manufacturing a semiconductor device according to another embodiment of the present invention.
  • FIG. 31 is an enlarged plan view of a main part of a multi-wiring board showing a method of manufacturing a semiconductor device according to another embodiment of the present invention.
  • FIG. 32 is an enlarged cross-sectional view of a main part of a multi-wiring board illustrating a method of manufacturing a semiconductor device according to another embodiment of the present invention.
  • FIG. 33 is an enlarged cross-sectional view of a main part of a multi-wiring board showing a method of manufacturing a semiconductor device according to another embodiment of the present invention.
  • FIG. 34 is an enlarged cross-sectional view of a main part of a multi-wiring board illustrating a method for manufacturing a semiconductor device according to another embodiment of the present invention.
  • FIG. 35 is an enlarged cross-sectional view of a main part of a multi-wiring board showing a method of manufacturing a semiconductor device according to another embodiment of the present invention.
  • FIG. 36 is an enlarged sectional view of a main part of a multi-spring substrate showing a method of manufacturing a semiconductor device according to another embodiment of the present invention.
  • FIG. 37 is an enlarged cross-sectional view of a main part of a multi-wiring board showing a method of manufacturing a semiconductor device according to another embodiment of the present invention.
  • FIG. 38 is a cross-sectional view of a semiconductor device according to another embodiment of the present invention.
  • FIG. 39 is a cross-sectional view showing a part of FIG. 38 in an enlarged manner.
  • FIG. 40 is a pin (terminal) arrangement diagram of a semiconductor device according to another embodiment of the present invention.
  • FIG. 41 is a plan view of a multi-distribution spring substrate showing an arrangement of test pins in a semiconductor device according to another embodiment of the present invention.
  • FIG. 42 is a plan view of a multi-wiring board showing the arrangement of address pin groups and data pin groups in a semiconductor device according to another embodiment of the present invention.
  • FIG. 43 is a plan view showing the arrangement of the address pin group and the data pin group of the memory chip.
  • FIG. 44 is a plan view showing an optimal mounting direction of a memory chip in a semiconductor device according to another embodiment of the present invention.
  • FIGS. 45 (a) to 45 (c) are schematic plan views showing the optimal mounting direction of a memory chip in a semiconductor device according to another embodiment of the present invention.
  • FIG. 46 is a cross-sectional view of a semiconductor device according to another embodiment of the present invention. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a plan view showing the upper surface of the semiconductor device of the present embodiment
  • FIG. 2 is a sectional view of the semiconductor device
  • FIG. 3 is a plan view showing the lower surface of the semiconductor device.
  • three chips 2A, 2B, and 2C are mounted on the main surface of the package substrate 1, and these chips 2A, 2B, and 2C are It is a sealed multi-chip module (MCM).
  • MCM sealed multi-chip module
  • two chips 2A and 2B are arranged side by side on the main surface of the package substrate 1, and a plurality of Au bumps formed on the main surfaces are provided. 4 and electrically connected to the wiring 5 of the package substrate 1. That is, each of the chips 2A and 2B is mounted by the flip chip method.
  • the gap between the main surface (lower surface) of the chips 2 A and 2 B and the main surface of the package substrate 1 is Filler resin (sealing resin) 6 is filled.
  • the chip 2A is, for example, a silicon chip on which a DRAM including a storage circuit having a plurality of storage elements is formed
  • the chip 2B is, for example, a silicon chip on which a flash memory is formed.
  • the chip 2C is disposed so as to straddle the two chips 2A and 2B, and is adhered to the upper surfaces of the chips 2A and 2B by an adhesive 7.
  • the bonding pad 13 formed on the main surface of the chip 2C is electrically connected to the bonding pad 9 of the package substrate 1 by a plurality of Au wires 8.
  • the chip 2C is mounted by a wire bonding method.
  • the chip 2C is, for example, a silicon chip on which a high-speed microprocessor (MPU: ultra-compact processing unit) including a processor circuit operated by a program is formed.
  • MPU ultra-compact processing unit
  • the package board 1 on which the three chips 2A, 2C, and 2C are mounted is a multilayer wiring board mainly composed of a general-purpose resin such as an epoxy resin containing glass fiber (glass ⁇ epoxy resin). About 4 to 6 layers of wiring 5 are formed on the main surface (upper surface), lower surface, and inside.
  • a general-purpose resin such as an epoxy resin containing glass fiber (glass ⁇ epoxy resin).
  • a plurality of electrode pads 10 electrically connected to the wiring 5 are arranged in an array, and each of the electrode pads 10 has a multi-chip module (MCM).
  • MCM multi-chip module
  • the solder bumps 11 constituting the external connection terminals are connected.
  • a multi-chip module (MCM) is mounted on a wiring board of electronic equipment via these solder bumps 11.
  • the main surface and the lower surface of the package substrate 1 are made of epoxy resin or acrylic resin except for the connection part between the wiring 5 and the chips 2A and 2B, the surface of the bonding node 9, the electrode node 10, etc.
  • a solder resist (insulating film) 12 made of a resin or the like is coated.
  • the thickness of the chips 2 A, 2 B, and 2 C mounted on the cage board 1 is 0.15 mm, respectively, and the distance between the two chips 2 A and 2 B arranged side by side is 20 y m ⁇ 100 Atm.
  • the thickness of the mold resin 3 that seals the chips 2 A, 2 B, and 2 C is 0.66 mm, the distance from the top surface of the mold resin 3 to the lower end of the solder bump 11, that is, a multi-chip module (MCM) Has a mounting height of 1.468 mm.
  • FIG. 4 to 8 show a rectangular substrate (hereinafter referred to as a multi-wiring substrate or a multi-wiring substrate 100) used for manufacturing a multi-chip module (MCM).
  • FIG. 4 is an overall plan view showing the main surface (chip mounting surface) of the multi-wiring board 100
  • FIG. 7 is a cross-sectional view showing a part of the multi-wiring board 100
  • FIG. FIG. 5 is an enlarged plan view showing a part of 0 (a region for one package substrate).
  • the multi-wiring board 100 is a board that is a base of the package board 1. By cutting (dicing) this multi-wiring board 100 along a dicing line L shown in FIG. 4 and FIG. 5 into a grid and singulating it, a plurality of package boards 1 can be obtained.
  • the multi-wiring board 100 is a multilayer wiring board mainly composed of a general-purpose resin such as glass epoxy resin.
  • the wiring 5 and the bonding pads 9 are formed on the main surface of the multi-wiring board 100, and the electrode pads 10 are formed on the back surface. Further, a plurality of wiring layers 5 are formed in the inner layer of the multi-wiring board 100.
  • MCM multi-chip module
  • the surface of the region not covered with the solder resist 12 that is, the region to which the Au bump 4 of the chips 2 A and 2 B is connected has N i and Au are provided.
  • the surface of the bonding pad 9 and the surface of the electrode pad 10 are provided with Ni and Au plating. These platings are formed by electroless plating. However, the thickness of the plating layer formed by the electroless plating method is small, and it is difficult to secure a sufficient adhesive strength when the Au wire 4 is connected on the bonding node 9.
  • the Au plating is formed by an electrolytic plating method that can make the film thicker than the electroless plating method.
  • the wiring 5, the bonding pad 9 and the electrode pad 10 When applying Ni and Au plating to the surfaces of the wiring 5, the bonding node 9 and the electrode node 10 by electrolytic plating, the wiring 5, the bonding pad 9 and the electrode pad 10 must be multi-layered. A plating process is performed in a state where conduction is performed in the entire area of the wiring substrate 100. Then, after the wiring 5 on the dicing line L is cut by a router, a conduction test is performed on each package substrate forming region. Therefore, as shown in FIG. 6 and FIG. 7, the dicing line L on the main surface of the multi-wiring board 100 has a groove 101 when the wiring 5 in this area is cut by a router. .
  • the router processing cuts the continuously formed wiring between each package board for conducting the continuity test, so that the continuity test can be performed individually and the multi-wiring board Since 100 is not completely separated, the batch molding process and the subsequent substrate transfer process can be easily performed.
  • the end of the cut wiring is exposed from the side surface of the groove 101.
  • a plurality of bonding pads 13 are formed around the chip mounting region 1 around the package substrate forming region.
  • the bonding pads 13 are arranged in two rows along four sides of the no-cage substrate formation region.
  • a dam area i or 16 is provided between the bonding pad 13 and the chip mounting area so as to surround the chip mounting area.
  • This dam area ⁇ 16 is an area where the solder resist 12 is not formed, and the surface height is lower than the area where the solder resist 12 inside and outside is formed.
  • a resin tape 6a is attached to the chip mounting area on the main surface of the multi-wiring board 100.
  • Resin tape 6a is for example, it is made of a thermosetting epoxy resin in which silica with a particle size of about 3 ⁇ m is dispersed, and is cut in advance so that it has almost the same dimensions as two chips (chips 2A and 2B).
  • the resin tape 6a may be made of an anisotropic conductive resin (ACF) in which fine conductive powder is dispersed in resin.
  • ACF anisotropic conductive resin
  • the resin tape 6a two divided tapes having substantially the same dimensions as the semiconductor chips 2A and 2B may be used. Since the moisture in the air has penetrated into the multi-wiring board 100 left in the air, if the resin tape 6a is applied as it is, there is a possibility that the adhesiveness between the two may be reduced. Therefore, when applying the resin tape 6a to the main surface of the multi-wiring board 100, it is desirable to remove the moisture by backing the multi-wiring board 100 immediately before.
  • the baking conditions are, for example, about 125 ° C. and about 2 hours. Further, the multi-wiring substrate 100 is subjected to plasma treatment following the above-described baking process, and the surface thereof is activated, thereby further improving the adhesiveness between the resin tape 6a and the multi-wiring substrate 100. be able to. .
  • two chips 2A and 2B are face-down type on a resin tape 6a attached to the main surface of the multi-wiring board 100.
  • the gap between the chip 2A and the chip 2B is set to about 20 m to 100 m. Since the particle size of the silica contained in the resin tape 6a is about 3 ⁇ m, even if the gap between the chip 2A and the chip 2B is narrowed to 2 O Aim, the underfill resin 6 Can be filled. On the other hand, if the gap between the chip 2A and the chip 2B is too wide, the gap may not be completely filled with the underfill resin 6, and air pockets (voids) may be generated in the gap in a later molding process. Further, increasing the gap between the chip 2A and the chip 2B means increasing the area of each wiring board, which hinders high-density mounting.
  • Au bumps 4 are previously formed on the main surface of the chip 2A on which the DRAM is formed by using a ball bonding method. Also, as shown in FIG. 14, Au bumps 4 are formed on the main surface of the chip 2B on which the flash memory is formed in the same manner. These Au bumps 4 are formed in the final step of the wafer process. That is, after the normal wafer process is completed, Au bumps 4 are formed on the bonding pads of the wafer by using a ball bonding method, and the Au bumps 4 are formed. Thereafter, by dicing the wafer, the singulated chips 2A and 2B are obtained.
  • the DRAM bonding pads are arranged in a row in the center of the chip, while the flash memory bonding pads are arranged in two rows along the short side of the chip. For this reason, the bonding pitch of the DRAM bonding pad is smaller than that of the flash memory, and the pad diameter is accordingly smaller (for example, when the terminal pitch of the flash memory is 150 zm, that of the DRAM is 85%). m). Therefore, when forming the Au bumps 4 on the bonding pads of the DRAM, use Au wires with a small diameter (for example, 20 m in diameter) and form the Au bumps 4 on the bonding pads of the flash memory. When doing so, it is usual to use a Au wire with a large diameter (for example, a diameter of 30 m).
  • the third chip 2C is stacked on two chips 2As2B, so that the chip thickness and the Au bump 4 By making the diameters of the two chips 2A and 2B the same, it is necessary to make the mounting heights of both chips uniform. Therefore, in this embodiment, the Au line used when forming the Au bump 4 on the bonding pad of the flash memory is used when forming the Au bump 4 on the bonding node of the DRAM. Use a wire with the same diameter as the Au wire (for example, diameter 20 Atm). In this case, considering the thickness of the solder resist 12 (for example, 25 zm), the Au bump 4 formed using a thin Au wire has a small contact area with the bonding pad and causes poor contact. there is a possibility. Therefore, in the present embodiment, in order to keep the contact area between the Au bump 4 and the bonding pad, a multi-stage bump structure in which the Au bump 4 is stacked on the Au bump 4 and bonded is adopted.
  • a heat tool (also referred to as a heat block) 102 having a flat bottom is pressed onto the two chips 2A and 2B.
  • the pressurizing pressure of the heat tool 102 is, for example, 15 kg / 1 Omm 2 , and the temperature is, for example, 235 ° C.
  • the resin tape 6a is melted, and the gap between the chips 2A and 2B and the multi-wiring board 100 and the gap between the chips 2A and 2B are filled with the underfill resin 6 and the chip.
  • 2 A, 2 B Au bump 4 and multi-wiring board 100 wiring 5 are electrically connected.
  • the underfill resin 6 protects the main surfaces of the chips 2A and 2B (the surface on which semiconductor elements and electrodes (bonding pads) are formed), adheres the chips 2A and 2B to the multi-wiring board 100, It is formed for the purpose of ensuring the connection strength between the bump electrode 4 and the electrode pad of the multi-wiring board 100, and the like.
  • the resin tape 6a processed to have substantially the same dimensions as the chips 2A and 2B is melted, and the gap between the chip 22B and the multi-wiring board 100 and the chip Fill the gap between 2 A and tip 2 B with underfill resin 6.
  • the underfill luster 6 shows that the chips 2A and 2 ⁇
  • the bonding pad 9 on the multi-wiring board 100 arranged so as to surround the chips 2A and 2B is not covered with the underfill resin 6 because the amount of protrusion outside the periphery can be reduced. .
  • the chip 2C is mounted on the two chips 2 ⁇ and 2 ⁇ .
  • a bonding pad 13 is formed along the four sides of the main surface of the chip 2C on which the microprocessor is formed.
  • the number of bonding pads 13 is larger than the number of bonding pads formed on chip 2 ⁇ or chip 2 ⁇ .
  • the chip with a relatively small number of bonding pads is face-down mounted with bump electrodes, and the chip with a relatively large number of bonding pads is face-up mounted with wire bonding, thereby increasing the wiring density (wiring pitch) of the wiring board. And wiring can be reduced, and a low-cost, high-density package can be provided.
  • the chip 2C is arranged at the center of each package substrate forming area so that the length of the Au wire 8 connecting the multi-wiring board 100 and the chip 2C is as uniform as possible. Also, a tape-shaped adhesive 7 cut in advance to the same dimensions as the chip 2C is attached to the back surface of the chip 2C. To attach the tape adhesive 7 to the back surface of the chip 2C, for example, as shown in FIGS. 19 and 20, a dicing tape 15 is applied to the back surface of the wafer 14 on which the normal wafer process has been completed. At the time of shellfish divination, a tape-like adhesive 7 is inserted between the wafer 14 and the dicing tape 15 By dicing the wafer 14 in this state, a chip 2C is obtained.
  • the adhesive 7 having the same dimensions as the chip 2C remains on the back surface of the chip 2C.
  • the adhesive 7 for example, a polyimide resin-based adhesive is used.
  • the multi-wiring board 100 is heated in a heating furnace at 180 ° C. for about one hour. Due to this heat treatment, the adhesive 7 is softened, and the chip 2C is brought into contact with the chips 2A and 2B.
  • the bonding pad 9 of the multi-wiring board 100 and the bonding pad 13 of the chip 2C are referred to as Au.
  • the Au wire 8 is connected using, for example, a wire bonder using both ultrasonic vibration and thermal compression.
  • the multi-wiring board 100 is mounted on a mold (not shown), and the entire main surface of the multi-wiring board 100 is collectively assembled. Seal with resin.
  • the mold resin 3 is, for example, a thermosetting epoxy resin in which silica having a particle diameter of about 70 to 100 m is dispersed.
  • the gap between the chips 2A and 2B and the multi-distribution if substrate 100 and the gap between the chips 2A and 2B are filled with the underfill resin 6 in advance.
  • air gaps (voids) do not occur in these gaps.
  • solder bumps 11 are connected to the electrode pads 9 (not shown in FIG. 25) on the back surface of the multi-wiring board 100.
  • the connection and connection of the solder bumps 11 are performed by, for example, supplying a solder ball made of a low melting point Pb—Sn eutectic alloy to the surface of the electrode pad 9 and then reflowing the solder ball.
  • the multi-wiring board 100 is cut along the dicing line L shown in FIGS. Further, the multi-chip module (MCM) of this embodiment is completed.
  • MCM multi-chip module
  • the multi-wiring board 100 use a dicing blade with a width smaller than the width of the groove 101 (see FIGS. 6 and 7) formed in the dicing line L of the multi-wiring board 100. I do.
  • a part of the side surface of the package substrate 1 is 3 (see Fig. 2), the amount of water entering the package substrate 1 from the side is reduced, and the reliability of the multi-chip module (MCM) is improved.
  • the singulated multi-chip module (MCM) is mounted on a mounting preparation board such as a print distribution board (PCB) via solder bumps 11.
  • PCB print distribution board
  • the Au bumps 4 are formed on the main surface of the chip 2A on which the DRAM is formed and on the main surface of the chip 2B on which the flash memory is formed.
  • a solder bump 20 is used instead of the bump 4.
  • FIG. 27 is a plan view showing a state where the solder bumps 20 are formed on the main surface of the chip 2A on which the DRAM is formed. As shown, the solder bumps 20 are arranged in an array on the main surface of the chip 2A. The bonding pad 13 and the solder bump 20 are electrically connected via a Cu wiring 21 called a rewiring.
  • the Cu wiring 21 functions as an inverter that converts the pitch of the bonding pads 13 into the pitch of the solder bumps 20, thereby changing the pitch of the solder bumps 20 to the pitch of the bonding nodes 13. Since the package substrate 1 can be wider, it is not necessary to use an expensive build-up substrate as the package substrate 1, and an inexpensive resin substrate having a wide wiring 5 pitch can be used.
  • the Cu wiring 21 is formed by forming an organic insulating film such as a polyimide resin on the surface protective film of the wafer and then using an electrolytic plating method or the like on the organic insulating film.
  • the Cu wiring 21 and the bonding pad 13 are electrically connected through a through hole formed in the organic insulating film on the bonding pad 13.
  • the solder bump 20 is formed by printing a solder paste on one end of the Cu wiring 21 by a screen printing method, and then heating the wafer to melt the solder paste.
  • the solder bump 20 is made of, for example, a Pb—Sn alloy containing 2% by weight of Sn (liquidus temperature: 320 ° C. to 325 ° C.). Although not shown, the Cu wiring 21 and the solder bumps are also formed on the main surface of the chip 2B on which the flash memory is formed in the same manner. To form step 20.
  • the multi-wiring board 100 is placed in an electric furnace.
  • the solder bumps 20 of the chips 2A and 2B are electrically connected to the wirings 5 of the multi-wiring board 100 by heating to about 0 ° C. to reflow the solder bumps 20.
  • the chip 2C is mounted on the two chips 2A and 2B.
  • the bonding between the chips 2A and 2B and the chip 2C uses the adhesive 7 attached to the back surface of the chip 2C, as in the first embodiment.
  • a liquid underfill resin 6 is supplied to the peripheral portions of the chips 2A and 2B by using a dispenser or the like, and then the filler resin 6 is heated and cured.
  • the underfill resin 6 is filled into the gap between the chips 2A and 2B and the multi-wiring board 100 and the gap between the chip 2.A and the chip 2B.
  • the liquid underfill resin 6 has high fluidity, and the particle size of the silica filler added is smaller than the gap between the chips 2A and 2B (about 20 m to 100 000 / zm). Therefore, the gap between the chip 2A and the chip 2B can be completely filled with the underfill resin 6.
  • the liquid underfill resin 6 when the liquid underfill resin 6 is supplied to the peripheral portions of the chips 2A and 2B, the liquid underfill resin 6 is also supplied to the peripheral portion of the package substrate forming region, so that the surface of the bonding pad 13 is underfilled. Cover with resin 6.
  • the underfill resin 6 does not need to completely cover the surfaces of all the bonding pads 13.
  • one end of the Au wire 8 connected to the surface of the bonding pad 13 is fixed by the underfill resin 6, so that the bonding pad 13 and the Au wire 8 Connection reliability is improved.
  • the wire bonding process is completed before filling the fill-in resin 6, The contamination of the electrode node formed on the substrate can be avoided by the solid-fill resin 6.
  • the multi-wiring board 100 is mounted on a mold (not shown), and the entire main surface of the multi-wiring board 100 is collectively sealed with resin.
  • the mold resin 3 is made of, for example, a thermosetting epoxy resin in which silica having a particle diameter of about 70 m to 100 / zm is dispersed.
  • one end of the Au wire 8 is fixed to the surface of the bonding pad 13 by the filler resin 6, so that when the molten molding resin 3 is injected into the molding die. Disconnection of the Au wire 8 due to pressure can be reliably prevented.
  • the solder bumps 11 are connected to the electrode pads 10 on the back surface of the multi-wiring board 100.
  • the multi-wiring board 100 is then cut in the same manner as in the first embodiment to complete the multi-chip module (MCM) of the present embodiment.
  • MCM multi-chip module
  • the solder bumps 20 of the chips 2A and 2B are electrically connected to the wiring 5 of the multi-wiring board 100, and then the two chips 2A and 2B after mounting the chip 2 C via the adhesive 7 onto, and Bondin Gupadzu de 9 and the chip 2 C bonding pad 1 3 of the multi-wiring substrate 1 0 0 to c here connected by a u wire 8
  • This step is the same as the step shown in FIGS. 27 to 31 of the second embodiment.
  • the multi-wiring board 100 is mounted on a mold (not shown), and the entire main surface of the multi-wiring board 100 is collectively sealed with resin.
  • the particle size of the silica filler is added to use 3 mu m approximately of the mold resin 3
  • the particle size of the silica filler added to this mold 3 is smaller than the gap between chip 2A and chip 2B (about 20 m to 100 m).
  • the gap between the substrate 100 and the gap between the chip 2A and the chip 2B can be completely filled with the mold resin 3.
  • the mold resin 3 is more expensive than the mold resin 3 to which the force of about 70 ⁇ m to 1 ⁇ m in particle diameter used in the first and second embodiments is added, the chip 2A, A step of filling the gap between 2B and the multi-wiring board 100 and the gap between the chip 2A and the chip 2B with the underfill resin 6 can be omitted.
  • the solder bumps 11 are connected to the electrode pads 9 on the back surface of the multi-wiring board 100 in the same manner as in the first and second embodiments. Although illustration is omitted, the multi-wiring board 100 is cut in the same manner as in the first and second embodiments to complete the multi-chip module (MCM) of the present embodiment.
  • MCM multi-chip module
  • FIG. 38 is a cross-sectional view showing the semiconductor device of this embodiment
  • FIG. 39 is an enlarged cross-sectional view showing a part of FIG.
  • a single chip 2A on which a DRAM is formed is mounted on the main surface of the package substrate 1 and a single chip on which a high-speed microprocessor (MPU) is formed.
  • MPU microprocessor
  • This is a multi-chip module (MCM) in which the chip 2C is stacked on the chip 2A, and the two chips 2A and 2C are sealed with a mold resin 3.
  • the lower chip 2 A is electrically connected to the wiring 5 of the package substrate 1 via the Au bump 4 formed on the main surface of the package substrate 1. That is, chip 2A is mounted by the flip chip method.
  • the gap between the main surface (lower surface) of chip 2 A and the main surface of package substrate 1 is filled with underfill resin 6.
  • the upper chip 2C is bonded to the upper surface of the chip 2A with an adhesive 7.
  • the bonding pads 13 formed on the main surface of the chip 2C are electrically connected to the bonding pads 9 on the package substrate 1 by a plurality of Au wires 8c.
  • a plurality of electrode pads 10 electrically connected to the wire 5 are arranged in an array, and each electrode pad 10 has a solder constituting an external connection terminal (pin) of the multi-chip module (MCM). Bump 1 1 is connected.
  • the main surface and the lower surface of the package substrate 1 are made of epoxy-based resin, acryl-based resin, etc., except for the connection between the wiring 5 and the chip 2A, the surface of the bonding pad 9, the electrode pad 10, etc.
  • the following solder resists 1 and 2 are coated.
  • the chip 2A on which the DRAM is formed has a rectangular planar shape, and a plurality of Au bumps 4 are arranged in a row at the center of the main surface.
  • the chip 2C on which the microprocessor is formed has a substantially square planar shape, and bonding pads 13 are formed along four sides of the main surface. The number of bonding pads 13 formed on chip 2C is larger than the number of bonding pads (Au bumps 4) formed on chip 2A.
  • the bonding pads As described above, when a chip 2A having a small number of bonding pads and a large minimum pitch of the bonding pads and a chip 2C having a large number of bonding pads and a small minimum pitch of the bonding pads are stacked, the bonding pads The chip 2A, which has the largest minimum pitch of the pads, is mounted face down by Au bumps 4, and the chip 2C, which has the smallest minimum pitch of the bonding pads, is mounted face up by wire bonding. This makes it possible to relax the requirements for the wiring density of the package substrate 1, so that a less expensive package substrate 1 can be used, and a package that can be mounted at low cost and with high density can be provided. be able to.
  • the upper chip 2 may overhang (overhang) the periphery of the lower chip 2A.
  • the above countermeasure is to control the amount of the underfill resin 6 that protrudes from the lower chip 2A to the outer periphery thereof by controlling the supply amount of the underfill resin 6, so that the amount of the underfill resin 6 that is accurately controlled is controlled. It is difficult.
  • the bonding pad 9 on the main surface of the package substrate 1 is contaminated by excessive protrusion of the underfill resin 6 in the bonding step of the lower layer chip 2A, the bonding wire and the bonding pad are formed in the subsequent wire bonding step. There is a danger that non-connection failure with 9 may be caused.
  • the bonding pads 1.3 of the upper chip 2 C in order to solve such a problem.
  • the bonding pads 9 are arranged so that the bonding pads 9 are not contaminated even if the excess underfill resin 9 protrudes. It is not preferable to secure a sufficient distance from the region to the bonding node 9 because the size of the package substrate 1 and the size of the MCM also increase.
  • the upper chip 2C is connected to the lower chip 2A so that the bonding pad 9 is not contaminated even if the underfill resin 6 has a variation in the amount of protrusion.
  • the bonding pad 13 of the upper chip 2C is not supported by the protruding portion of the underfill resin 6, and the upper chip 2C during the wire bonding process is formed.
  • the length (h) of the portion where the upper chip 2C is not supported is set at most 1.5 mm or less, preferably 1 mm or less.
  • FIG. 40 is a pin (terminal) arrangement diagram of the multi-chip module (MCM) according to the present embodiment.
  • the package board 1 used in the multi-chip module (K1CM) of the present embodiment has a common pin arrangement with a package board designed to mount one chip 2C on which a high-speed microprocessor (MPU) is formed. have. Therefore, of the pins shown in FIG. 40, the control pins (CAS L, RAS, CS 3, RDWR, WE 1, WE 0: hereinafter, all of which are common to the two chips 2A and 2C: When Each of the address pins (A0 to A14: hereinafter, all described as A) and the data pins (D0 to D15, hereinafter, all described as D) are connected by the common wiring 5. o
  • the package substrate 1 When a chip 2A is mounted in addition to the chip 2C to form a multi-chip module (MCM), the package substrate 1 has the characteristics of the chip 2A in addition to the pins for testing the electrical characteristics of the chip 2C. Pins (about 2 for DRAM) are required. Therefore, in the present embodiment, as shown in FIG. 41, the test pins 11 t of the chip 2A are arranged immediately below the chip mounting area.
  • MCM multi-chip module
  • the test pin 11 t is arranged near the center of the package substrate 1, the wiring 5 connected to the test pin 11 t becomes longer, and it becomes difficult to design the wiring of the package substrate 1.
  • the test pin 11 t is adjacent to the area where the other pins (solder bumps 11) are arranged. In this case, the distance between the other pins (solder bumps 11) and the test pin 11t is reduced, so that the layout of the wiring 5 connected to the other pin adjacent to the test pin 11t becomes difficult. In this case, it is difficult to design the wiring of the mounting board for mounting the MCM.
  • test pin 11 t it is necessary to arrange the test pin 11 t next to the area where the other pins (solder bumps 11) are arranged as shown in Fig. 41. Instead, it is better to place the test pins 11 t inside one row.
  • the test pins 11t may be arranged in the area where the non-connect pins are arranged.
  • a package board that has a common pin arrangement (except for test pins 11t) and a package board designed to mount one chip 2C on which a high-speed microprocessor (MPU) is formed is used.
  • MPU microprocessor
  • FIG. 42 shows an arrangement of a group of address pins (A) and a group of data pins (D) on the package substrate 1.
  • a package substrate 1 on which a chip 2C having a large number of pins such as a high-speed microprocessor (MPU) is mounted generally has an address pin.
  • A) and data pins (D) are concentrated in a specific area, and the address pins (A) and data pins (D) are arranged adjacent to each other. For example, the wiring length when connecting the package substrate 1 to an external memory chip can be reduced.
  • chip 2A on which DRAM is formed generally has address pins (A) arranged on one end in the long side direction of chip 2A and data on the other end. Arrange the pins (D).
  • a multi-chip module (MCM) is formed by stacking the chip 2C on the chip 2A as in the present embodiment, as shown in FIG. 44, the address pins ( A) Group and address pins (A) of chip 2A and data of package board 1. Pins (D) and data pins (D) of chip 2A are arranged close to each other. It is good to lay out the direction of chip 2A. This makes it possible to connect the address pins (A) group of the package substrate 1 to the address pins (A) group of the chip 2 A.
  • the group of wiring 5 can be laid out on the package substrate 1 so as not to cross each other, so that the wiring design of the package substrate 1 is facilitated.
  • FIGS. 45 (a) to 45 (c) illustrate layouts of a group of address pins (A) and a group of data pins (D) of the package substrate 1.
  • FIG. the area with the symbol (D> A) is mainly the area where the data pins (D) group is arranged, and the area with the symbol (A> D) is mainly the area where the address pins (A) are arranged. The area shown is shown.
  • the address pins (A) group of the package substrate 1 and the address pins (A) group of the chip 2A are laid out.
  • the present embodiment is a multi-chip module (MCM) in which a chip 2C is stacked on a chip 2A on which a DRAM is formed.
  • MCM multi-chip module
  • a chip on which a flash memory as shown in FIG. Multi chip by stacking chip 2 C on 2 B When configuring a module (MCM), it is better to lay out the chip 2B in the same manner as described above.
  • address pins (A) are arranged on one of two opposing short sides, and data pins (D) are arranged on the other. Groups are arranged. Therefore, also in this case, the address pins (A) of the package board 1 and the address pins (A) of the chip 2B, and the data pins (D) of the package board 1 and the data pins (D) of the chip 2B.
  • the wiring 5 connecting the address pins (A) group of the package substrate 1 and the address pins (A) group of the chip 2B is formed.
  • the group and the group of wirings 5 connecting the data pins (D) of the package substrate 1 and the data pins (D) of the chip 2B can be laid out on the package substrate 1 so as not to cross each other.
  • a high-speed microprocessor is provided on the chip 2A 'on which the DRAM is formed and the chip 2B on which the flash memory is formed.
  • MPU microprocessor
  • the centers of the chips 2A and 2B serving as the base of the MPU chip 2C may not coincide with the centers of the package substrates 1.
  • the arrangement of the MPU chip 2C is shifted from the center of the module substrate 1 in order to align it with the center of the base chip. There is a problem that this causes problems such as non-uniformity.
  • the bonding pads 9 are arranged as much as possible along the outer periphery of the module substrate 1 so that the bonding pads 9 9 intervals can be secured.
  • the length of the wire 8 may be biased, and in particular, there may be problems such as a wire flow or a short circuit at the time of resin sealing in a portion where the bonding wire 8 is long.
  • the bonding of the bonding pad 13 and the bonding pad 9 is made uniform by keeping the center of the MPU chip 2C shifted from the center of the module substrate 1. It is necessary to reduce the interval between the pads 9 and arrange them so as to fit on the main surface of the module substrate 1, or to enlarge the module substrate 1 so that all the bonding pads 9 can be arranged.
  • the number of pins of chip 2C is smaller than that of chip 2A and chip 2B.
  • the layers are stacked so that the center of the chip 2C is closer to the center of the package substrate 1 than the center of the chip 2A. It is desirable to do.
  • a multi-chip module (MCM) is configured by combining one chip 2A on which a DRAM is formed and one chip 2C on which an MPU is formed as in the fourth embodiment
  • MCM multi-chip module
  • one chip 2A on which a DRAM is formed and a dummy chip 2D are arranged side by side on the main surface of the package substrate 1.
  • These two chips 2A, 2A Chip 2C may be stacked on top of D.
  • the dummy chip 2D is formed, for example, by dicing a mirror surface wafer on which no integrated circuit is formed, and the thickness is calculated by adding the thickness of the chip 2A and the height of the Au bump 4 Make it the same thickness.
  • the outer diameter of the upper chip 2C is considerably larger than the outer diameter of the lower chip 2A, and the upper chip 2A and the lower chip 2A described in FIG. This is effective when the amount of hung (h) of C cannot be set to less than 1.5 mm.
  • the type of chip mounted on the package substrate by the flip-chip method is not limited to the DRAM alone, the flash memory alone, or the combination of the DRAM and the flash memory, but is not limited to the DRAMs, the flash memories, the DRAM or the flash memory. It is possible to arbitrarily combine various memory types, such as memory and SRAM (Static Random Access Memory). Also, the chips stacked on the memory chip are not limited to microprocessors and ASICs, and chips on which LSIs with a smaller pitch than the memory chips are formed can be used. Furthermore, the number of chips mounted on a package substrate is not limited to two or three.
  • Small electronic components other than chips such as capacitors and resistance elements, can also be mounted on the package substrate.
  • Small electronic components other than chips such as capacitors and resistance elements, can also be mounted on the package substrate. For example, by mounting a chip capacitor along the outer periphery of a memory chip, noise generated when the memory chip is driven can be reduced and high-speed operation can be realized.
  • various designs can be used without changing the gist of the present invention, such as using a build-up board as a package board for mounting a chip or attaching a heat dissipation cap to a part of the package board. Changes can be made.

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Description

明 細 書 半導体装置およびその製造方法 技術分野
本発明は、 半導体装置およびその製造技術に関し、 特に、 複数の半導体チップ を同一の配線基板上に搭載したマルチチップモジュール（ Mul ti -Chi p Modul e； M C M )またはマルチチップパッケージ (Mul ti -Chi p Package； M C P )に適用して有 効な技術に関する。 背景技術
フラッシュメモリや D R A M ( Dynamic Random Access Memory)などのメモリ L S Iを大容量化する対策の一つとして、 これらのメモリ L S Iが形成された半導 体チップ（メモリチップ） を積層して単一のパヅケージに封止したメモリ ■モジ ュ一ル構造が種々提案されている。
例えば特開平 4— 3 0 2 1 6 4号公報は、 一つのパッケージ内に同一機能、 同 —サイズの複数の半導体チップを絶縁層を介して階段状に積層し、 それぞれの半 導体チップの階段状部分に露出したボンディングパッドとパヅケ一ジのインナ一 リードとをワイヤを介して電気的に接続したパッケージ構造を開示している。 また、 特開平 1 1—2 0 4 7 2 0号公報は、 絶縁性基板上に熱圧着シ一卜を介 して第 1の半導体チップを搭載し、 この第 1の半導体チップ上に熱圧着シ一卜を 介して、 外形寸法が第 1の半導体チップよりも小さい第 2の半導体チップを搭載 し、 第 1および第 2の半導体チップのボンディングパ、ソドと絶縁性基板上の配線 層とをワイヤを介して電気的に接続し、 第 1および第 2の半導体チップとワイヤ とを樹脂により封止したパヅケ一ジ構造を開示している。 発明の開示
本発明者らは、 一つのパッケージ内に複数個の半導体チヅプ （以下、 単にチヅ プという） を搭載したマルチチップモジュールを開発している。 本発明者らが開発中のマルチチップモジュールは、 D R A M (Dynamic Random Access Memory)が形成されたチップと、フラッシュメモリが形成されたチップと、 高速マイクロプロセッサ （M P U ：超小型演算処理装置） が形成されたチップと を単一の樹脂ノ、°ッケージ内に封止することによって、 複数個のメモリチップを樹 脂封止した従来のメモリ ■モジュールよりも汎用性が高いシステムを実現しょう とするものである。
また、 このマルチチップモジュールは、 実装面積を縮小するために、 3個のチ ップのうち、 D R A Mが形成されたチップとフラッシュメモリが形成されたチッ プとをパッケージ基板の主面上に並べて配置し、 フリップチップ方式によって実 装する。 また、 マイクロプロセッサが形成された第 3のチップは、 上記 2個のメ モリチップの上に積層し、 ワイヤボンディング方式によって実装する。
ところが、 上記のような構造のマルチチップモジュールは、 高密度実装の観点 から、並べて配置した 2個のメモリチップの間隔が数 1 0 μ. m程度と極めて狭く、 しかもこれら 2個のメモリチップの上に第 3のチップが積層されるため、 これら 3個のチップをモ一ルド樹脂で封止しようとすると、 2個のメモリチップの隙間 にモ一ルド樹脂が入り難いという問題がある。
一般に、 モールド樹脂中には、 モールド樹脂の熱膨張係数をシリコンチップの それに近づけるために、 シリカフイラ一が混入されている。 しかし、 このシリカ フイラ一の粒径 （例えば 7 0 ~ 1 0 O yc m ) は、 上記した 2個のメモリチップの 間隔 （数 1 0 z m ) よりも大きいため、 これがメモリチップの隙間にモールド樹 脂が充填され難いという原因の一つになっている。
2個のメモリチップの隙間がモールド樹脂で充填されないと、 そこに空気溜ま り （ボイ ド） が生じるため、 ボイ ド内の空気の熱膨張が繰り返されることに起因 して、 ボイ ドを中心にモールド楦す脂とチップの剥離が広がり、 例えば、 M C Pを 実装基板に半田リフロ—技術を用いて実装する時に、 パッケージクラックを引き 起こす虞れがある。
本発明の目的は、 複数個のチップを配線基板に搭載してその主面を樹脂封止し たマルチチップモジュールの信頼性、 高密度実装化、 低コスト化を促進させる技 術を提供することにある。 本発明の他の目的は、複数個のチップの上に他のチップを積層して樹脂封止し たマルチチップモジュールの信頼性を向上させる技術を提供することにある。 本発明の他の目的は、複数個のチップの上に他のチップを積層して樹脂封止し たマルチチップモジュールの製造コス卜を低減することのできる技術を提供する ことにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添 付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 以下の通りである。
本発明のマルチチップモジュールは、 主面に複数の配線と複数の電極パッドと が形成された配線基板と、 前記配線基板の主面の第 1領域に実装され、複数の第 1バンプ電極を介して前記配線に電気的に接続された第 1半導体チップと、 前記 配線基板の主面の第 2領域に実装され、複数の第 2バンプ電極を介して前記配線 に電気的に接続された第 2半導体チップと、 前記第 1、 第 2半導体チップ上に積 層され、複数のボンディングワイヤを介して前記電極パヅドに電気的に接続され た第 3半導体チップと、前記第 1、第 2半導体チップと前記配線基板との間、 お よび前記第 1半導体チヅプと前記第 2半導体チップとの隙間に充填された第 1封 止樹脂と、 前記第 1、 第 2、第 3半導体チップを気密封止する第 2封止樹脂とを 含んで構成されたものである。
また、本発明のマルチチップモジュールの製造方法は、 以下の工程を有するも のである。
( a )主面が複数の配線基板形成領域に区画され、前記複数の配線基板形成領 i或 のそれぞれに複数の配線と複数の電極パッドとが形成された短冊状基板 （マルチ 配線基板または多数個取り基板と言う） 、主面に複数の第 1バンプ電極が形成さ れた第 1半導体チップ、主面に複数の第 2バンプ電極が形成された第 2半導体チ ヅプ、 および第 3半導体チヅプをそれぞれ用意する工程、
( b )前記複数の配線基板形成領域のそれぞれの第 1領域に、 その主面が前記マ ルチ配線基板の主面と対向するように、 前記第 1半導体チップを配置し、 前記複 数の配線基板形成領域のそれぞれの第 2領域に、 その主面が前記マルチ配線基板 の主面と対向するように、 前記第 2半導体チップを配置することによって、前記 複数の第 1バンプ電極を介して前記第 1半導体チップと前記マルチ配線基板の配 線とを電気的に接続し、前記複数の第 2バンプ電極を介して前記第 2半導体チヅ プと前記マルチ配線基板の配線とを電気的 Iこ接続する工程、
( c ) 前記第 1、 第 2半導体チップと前記マルチ配線基板との間、 および前記第 1半導体チップと前記第 2半導体チップとの隙間に第 1封止樹脂を充填する工程、
( d ) 前記第 1、 第 2半導体チップ上に、 その裏面が前記第 1、第 2半導体チッ プと対向するように、 前記第 3半導体チップを積膳した後、複数のボンディング ワイヤを介して前記第 3半導体チップと前記マルチ配線基板の前記電極パッドと を電気的に接続する工程、
( e ) 前記マルチ配線基板の主面に実装された前記第 1、 第 2、第 3半導体チヅ プを第 2封止樹脂で気密封止する工程、
( f ) 前記マルチ配線基板を前記複数の配線基板形成領域の境界部に沿ってダイ シングすることにより、 その主面に前記第 1、 第 2、 第 3半導体チップが実装さ れた配線基板を得る工程。 図面の簡単な説明
図 1は、本発明の一実施形態である半導体装置の平面図である。
図 2は、本発明の一実施形態である半導体装置の断面図である。
図 3は、本発明の一実施形態である半導体装置の平面図である。
図 4は、本発明の一実施形態である半導体装置の製造に用いるマルチ配線基板 の平面図である。
図 5は、本発明の一実施形態である半導体装置の製造に用いるマルチ配線基板 の平面図である。 '
図 6は、 図 5に示すマルチ配線基板の要部拡大平面図である。
図 7は、 図 5に示すマルチ配線基板の要部拡大断面図である。
図 8は、 図 5に示すマルチ配線基板の要部拡大平面図である。 - 図 9は、本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基 板の要部拡大断面図である。 図 1 0は、本発明の一実施形態である半導体装置の製造方法を示すマルチ配線 基板の要部拡大平面図である。
図 1 1は、 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線 基板の要部拡大断面図である。
図 1 2は、本発明の一実施形態である半導体装置の製造方法を示すマルチ配線 基板の要部拡大平面図である。
図 1 3は、本発明の一実施形態である半導体装置の製造に用いる半導体チップ の平面図である。
図 1 4は、本発明の一実施形態である半導体装置の製造に用いる半導体チップ の平面図である。
図 1 5は、本発明の一実施形態である半導体装置の製造方法を示すマルチ配線 基板の要部拡大断面図である。
図 1 6は、本発明の一実施形態である半導体装置の製造方法を示すマルチ配線 基板の要部拡大断面図である。
図 1 7は、本発明の一実施形態である半導体装置の製造方法を示すマルチ配線 基板の要部拡大平面図である。
図 1 8は、本発明の一実施形態である半導体装置の製造に用いる半導体チップ の平面図である。
図 1 9は、本発明の一実施形態である半導体装置の製造方法を示す半導体ゥェ 八の斜視図である。
図 2 0は、本発明の一実施形態である半導体装置の製造方法を示す半導体ゥェ 八の側面図である。
図 2 1は、本発明の一実施形態である半導体装置の製造方法を示すマルチ配線 基板の要部拡大断面図である。
図 2 2は、本発明の一実施形態である半導体装置の製造方法を示すマルチ配線 基板の要部拡大平面図である。
図 2 3は、本発明の一実施形態である半導体装置の製造方法を示すマルチ配線 基板の平面図である。
図 2 4は、本発明の一実施形態である半導体装置の製造方法を示すマルチ配線 基板の要部拡大断面図である。
図 2 5は、 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線 基板の要部拡大断面図である。
図 2 6は、 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線 基板の要部拡大断面図である。
図 2 7は、 本発明の他の実施形態である半導体装置の製造に用いる半導体チッ プの平面図である。
図 2 8は、 本発明の他の実施形態である半導体装置の製造方法を示すマルチ配 線基板の要部拡大断面図である。
図 2 9は、 本発明の他の実施形態である半導体装置の製造方法を示すマルチ配 線基板の要部拡大断面図である。
図 3 0は、 本発明の他の実施形態である半導体装置の製造方法を示すマルチ配 線基板の要部拡大断面図である。
図 3 1は、 本発明の他の実施形態である半導体装置の製造方法を示すマルチ配 線基板の要部拡大平面図である。
図 3 2は、 本発明の他の実施形態である半導体装置の製造方法を示すマルチ配 線基板の要部拡大断面図である。
図 3 3は、 本発明の他の実施形態である半導体装置の製造方法を示すマルチ配 線基板の要部拡大断面図である。
図 3 4は、 本発明の他の実施形態である半導体装置の製造方法を示すマルチ配 線基板の要部拡大断面図である。
図 3 5は、 本発明の他の実施形態である半導体装置の製造方法を示すマルチ配 線基板の要部拡大断面図である。
図 3 6は、本発明の他の実施形態である半導体装置の製造方法を示すマルチ配 泉基板の要部拡大断面図である。
図 3 7は、 本発明の他の実施形態である半導体装置の製造方法を示すマルチ配 線基板の要部拡大断面図である。
図 3 8は、本発明の他の実施形態である半導体装置の断面図である。
図 3 9は、 図 3 8の一部を拡大して示す断面図である。 図 4 0は、 本発明の他の実施形態である半導体装置のピン （端子）配置図であ る
図 4 1は、 本発明の他の実施形態である半導体装置におけるテス卜ピンの配置 を示すマルチ配 if泉基板の平面図である。
図 4 2は、本発明の他の実施形態である半導体装置におけるァドレスピン群と データピン群の配置を示すマルチ配線基板の平面図である。
図 4 3は、 メモリチップのァドレスピン群とデータピン群の配置を示す平面図 る o
図 4 4は、 本発明の他の実施形態である半導体装置におけるメモリチップの最 適実装方向を示す平面図である。
図 4 5 ( a )〜（c ) は、本発明の他の実施形態である半導体装置におけるメ モリチップの最適実装方向を示す概略平面図である。
図 4 6は、 本発明の他の実施形態である半導体装置の断面図である。 発明を実施するための最良の形態
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を 説明するための全図において、 同一の機能を有するものには同一の符号を付し、 その繰り返しの説明は省略する。
(実施の形態 1 )
図 1は、 本実施形態の半導体装置の上面を示す平面図、 図 2は、 この半導体装 置の断面図、 図 3は、 この半導体装置の下面を示す平面図である。
本実施形態の半導体装置は、 パッケ—ジ基板 1の主面上に 3個のチップ 2 A、 2 B、 2 Cを実装し、 これらのチップ 2 A、 2 B、 2 Cをモールド樹脂 3で封止 したマルチチップモジュール（M C M )である。 3個のチップ 2 A〜2 Cのうち、 2個のチップ 2 A、 2 Bは、 パッケージ基板 1の主面上に並べて配置され、 それ らの主面に形成された複数個の A uバンプ 4を介してパッケージ基板 1の配線 5 と電気的に接続されている。すなわち、 チップ 2 A、 2 Bのそれぞれは、 フリツ プチップ方式によって実装されている。
チップ 2 A、 2 Bの主面（下面） とパッケージ基板 1の主面との隙間には、 ァ ンダ—フィル樹脂 （封止樹脂） 6が充填されている。 チップ 2Aは、 例えば複数 の記憶素子を有する記憶回路を含む D R A Mが形成されたシリコンチップであり、 チップ 2 Bは、 例えばフラッシュメモリが形成されたシリコンチップである。 チップ 2Cは、 2個のチップ 2A、 2 Bを跨ぐように配置され、 接着剤 7によ つてチップ 2A、 2 Bの上面に接着されている。 チップ 2 Cの主面に形成された ボンディングパッド 1 3は複数本の A uワイヤ 8によってパッケージ基板 1のボ ンディングパッ ド 9と電気的に接続されている。 すなわち、 チップ 2Cは、 ワイ ャボンディング方式によって実装されている。 チップ 2 Cは、 例えばプログラム で動作するプロセッサ回路を含む高速マイクロプロセッサ （MP U ：超小型演算 処理装置） が形成されたシリコンチップである。
上記 3個のチップ 2 A、 2巳、 2 Cを実装するパッケージ基板 1は、 ガラス繊 維を含んだエポキシ樹脂 （ガラス ■エポキシ樹脂） のような汎用樹脂を主体とし て構成された多層配線基板であり、 その主面 （上面） 、 下面および内部に 4〜6 層程度の配線 5が形成されている。
パッケージ基板 1の下面には、 上記配線 5と電気的に接続された複数の電極パ ッド 1 0がアレイ状に配置されており、 それぞれの電極パヅド 1 0には、 マルチ チップモジュール （MCM) の外部接続端子を構成する半田バンプ 1 1が接続さ れている。 マルチチップモジュール （MCM) は、 これらの半田バンプ 1 1を介 して電子機器の配線基板などに実装される。 パッケージ基板 1の主面および下面 には、 配線 5とチップ 2 A、 2 Bとの接続部、 ボンディングノ ヅド 9、 電極ノ \°ッ ド 1 0などの表面を除き、 エポキシ系樹脂やアクリル系樹脂などからなるソルダ レジス卜 （絶縁膜） 1 2がコーティングされている。
上記マルチチップモジュール （MCM) の寸法の一例を説明すると、 パヅケ一 ジ基板 1の外形寸法は、 縦 X横 = 1 3mmx 1 3mm、 厚さ 0 · 3 mmである。 ノ \°ヅケージ基板 1に実装されたチップ 2 A、 2 B、 2 Cの厚さは、 それぞれ 0. 1 5mm、 並んで配置された 2個のチップ 2 A、 2 Bの間隔は、 20y m〜1 0 0 Atmである。チップ 2 A、 2 B、 2 Cを封止するモールド樹脂 3の厚さは、 0. 66mm、 モールド樹脂 3の上面から半田バンプ 1 1の下端までの距離、 すなわ ちマルチチップモジュール （MCM) の実装高さは、 1 . 468mmである。 次に、 上記のように構成された本実施形態の半導体装置の製造方法を図 4〜図 2 6を用いて工程順に説明する。
図 4〜図 8は、 マルチチップモジュール （M C M ) の製造に使用する長方形の 基板（以下、マルチ配線基板またはマルチ配線基板 1 0 0という）を示している。 図 4は、 このマルチ配線基板 1 0 0の主面 （チップ実装面） を示す全体平面図、 図 5は、 裏面を示す全体平面図である。 また、 図 6は、 マルチ配線基板 1 0 0の 一部を示す平面図と側面図、図 7は、マルチ配線基板 1 0 0の一部を示す断面図、 図 8は、 マルチ配線基板 1 0 0の一部 （パッケージ基板 1個分の領域） を示す拡 大平面図である。
マルチ配線基板 1 0 0は、 前記パッケージ基板 1の母体となる基板である。 こ のマルチ配線基板 1 0 0を図 4、 図 5に示すダイシングライン Lに沿って格子状 に切断 （ダイシング） 、 個片化することにより、 複数個のパヅケージ基板 1が得 られる。 図に示すマルチ配線基板 （マルチ配線基板） 1 0 0の場合は、 その長辺 方向が 6プロックのパッケージ基板形成領:域に区画され、 短辺方向が 3プロック のパッケージ基板形成領域に区画されているので、 3 X 6 = 1 8個のパッケージ 基板 1が得られる。
上記マルチ配線基板 1 0 0は、 ガラス 'エポキシ樹脂のような汎用樹脂を主体 として構成された多層配線基板である。 マルチ配線基板 1 0 0の主面には、 配線 5およびボンディングパッド 9が形成されており、 裏面には、 電極パヅド 1 0が 形成されている。 また、 マルチ配線基板 1 0 0の内層には、 複数層の配線 5が形 成されている。 パッケージ基板 1を、 安価な汎用樹脂を使って製造することによ り、 マルチチップモジュール （M C M ) の製造原価を低減することができる。 マルチ配 $泉基板 1 0 0の主面の配線 5およびボンディングノ \°ッド 9と、 裏面の 電極パッド 1 0は、 マルチ配線基板 1 0 0の両面に貼り付けた C u箔をエツチン グすることによつて形成される。 マルチ配線基板 1 0 0の主面の配線 5のうち、 ソルダレジス卜 1 2で覆われていない領域、 すなわちチップ 2 A、 2 Bの A uバ ンプ 4が接続される領域の表面には、 N iおよび A uのメツキが施されている。 また、 ボンディングパッド 9の表面および電極パッド 1 0の表面にも、 N iおよ び A uのメツキが施されている。 これらのメツキは、 無電解メツキ法で形成する こともできるが、 無電解メツキ法で形成したメツキ層は膜厚が薄く、 ボンディン グノ ッド 9上に A uワイヤ 4を接続したときに十分な接着強度が確保し難いので、 上記 N iおよび A uのメツキは、 無電解メツキ法よりも膜厚を厚くすることので きる電解メツキ法で形成される。
配線 5、 ボンディングノ \°ヅド 9および電極ノ ッド 1 0の表面に電解メッキ法で N iおよび A uのメツキを施す場合は、 配線 5、 ボンディングパッド 9および電 極パッド 1 0がマルチ配線基板 1 0 0の全域で導通した状態でメツキ処理を行い、 次いで、 ダイシングライン L上の配線 5をルータで切断した後、 各パッケージ基 板形成領域の導通試験を行う。 そのため、 図 6および図 7に示したように、 マル チ配線基板 1 0 0の主面のダイシングライン Lには、 この領域の配線 5をルータ で切断したときの溝 1 0 1が残っている。 前記ルータ加工により、 導通言式験を ί亍 うための各 \°ッケ—ジ基板間の連続して形成された配線が切断されるので、 導通 試験が個別にでき、 また、 マルチ配線基板 1 0 0を完全に切り離さないので、一 括モールドエ程やその後の基板搬送処理が容易にできる。 切断された配線の端部 が溝 1 0 1の側面から露出している。
図 8に示すように、 パッケージ基板形成領¾¾の周辺部には、 チップ実装領¾1を 囲むように複数のボンディングパッド 1 3が形成されている。 ボンディングパヅ ド 1 3は、 ノ ソケージ基板形成領域の 4辺に沿って 2列に配置されている。 .ボン デイングパッド 1 3とチップ実装領域との間には、 チップ実装領域を囲むように ダム領 i或 1 6が設けられている。 このダム領±或 1 6は、 ソルダレジスト 1 2が形 成されていない領域であり、 その内側および外側のソルダレジス卜 1 2が形成さ れた領域よりも表面の高さが低くなつているため、 チップ 2 A、 2 Bの下部にァ ンダ一フィル樹脂 6を充填する際、 このアンダーフィル樹脂 6がノ \°ッケ一ジ基板 . 形成領域の周辺部、 すなわちボンディングパッド 1 3が形成された領域に流れる のを防ぐ機能を持っている。
上記マルチ配線基板 1 0 0を使ってマルチチップモジュール （M C M ) を製造 するには、 図 9 (パッケージ基板 2個分の領¾£を示す断面図） および図 1 0 (パ ッケージ基板 1個分の領域を示す拡大平面図） に示すように、 マルチ配線基板 1 0 0の主面のチップ実装領域に樹脂テープ 6 aを貼り付ける。樹脂テ―プ 6 aは、 例えば粒径 3 μ. m程度のシリカを分散させた熱硬化型ェポキシ系樹脂からなるも ので、 あらかじめ 2個のチップ （チップ 2 A、 2 B ) とほぼ同じ寸法となるよう に裁断しておく。 樹脂テープ 6 aは、 樹脂中に導電性の微粉末を分散させた異方 性導電性樹脂 （A C F ) などで構成することもできる。樹脂テープ 6 aは、 各半 導体チップ 2 A、 2 Bとほぼ同じ寸法の 2枚の分割されたテープを用いてもよい。 なお、 大気中に放置したマルチ配線基板 1 0 0には大気中の水分が浸入してい るため、 そのまま樹脂テープ 6 aを貼り付けると、 両者の接着性が低下する虞れ がある。 従って、 マルチ配線基板 1 0 0の主面に樹脂テープ 6 aを貼り付ける際 には、 その直前にマルチ配線基板 1 0 0をべ一クして水分を除去しておくことが 望ましい。 ベ—ク条件は、 例えば 1 2 5 °C、 2時間程度である。 また、 上記べ一 ク処理に続いてマルチ配線基板 1 0 0をプラズマ処理し、 その表面を活性化する ことにより、 樹脂テープ 6 aとマルチ配線基板 1 0 0との接着性をさらに向上さ せることができる。.
次に、 図 1 1および図 1 2に示すように、 マルチ配線基板 1 0 0の主面に貼り 付けた樹脂テープ 6 aの上に 2.個のチヅプ 2 A、 2 Bをフェイスダウン方式で搭 載する。 このとき、 チップ 2 Aとチップ 2 Bの隙間を 2 0 m〜1 0 0 m程度 に設定する。 樹脂テ一プ 6 aに含まれるシリカの粒怪は 3 μ, m程度であるため、 チップ 2 Aとチップ 2 Bの隙間を 2 O Ai mまで狭くしても、 この隙間にアンダー フィル樹脂 6を充填させることができる。 他方、 チップ 2 Aとチップ 2 Bの隙間 が広すぎると、 この隙間がアンダーフィル樹脂 6で完全に充填されなくなり、 後 のモールド工程でこの隙間に空気溜まり （ボイ ド） が生じることがある。 また、 チップ 2 Aとチップ 2 Bの隙間を広くすることは個々の配線基板の面積を大きく することを意味し、 高密度実装を阻害するものである。
図 1 3に示すように、 D R A Mが形成されたチップ 2 Aの主面には、 あらかじ めボールボンディング法を用いて A uバンプ 4を形成しておく。 また、 図 1 4に 示すように、 フラッシュメモリが形成されたチップ 2 Bの主面にも、 同様の方法 で A uバンプ 4を形成しておく。 これらの A uバンプ 4は、 ウェハプロセスの最 終工程で形成する。 すなわち、 通常のウェハプロセスが完了した後、 ウェハのボ ンディングパッド上にボールボンディング法を用いて A uバンプ 4を形成し、 そ の後、 ウェハをダイシングすることによって、 個片化されたチップ 2A、 2 Bを ½る。
通常、 D RAMのボンディングパッドは、チップの中央に一列に配置されるが、 フラッシュメモリのボンディングノ \°ッドは、 チップの短辺に沿つて 2列に配置さ れる。 そのため、 D RAMのボンディングパッドは、 フラッシュメモリのそれに 比べてパッドのピッチが狭くなり、 それに伴ってパッドの径も小さくなる （例え ばフラッシュメモリの端子ピッチが 1 50 zmの場合、 DRAMのそれは 85 m程度である） 。従って、 DRAMのボンディングパッド上に Auバンプ 4を形 成するときは、 径の細い （例えば直径 20 m) の A u線を使用し、 フラッシュ メモリのボンディングパヅド上に A uバンプ 4を形成するときは、 径の太い （例 えば直径 30 m ) の A u線を使用するのが通常である。
し力、し、 本実施形態のマルチチップモジュール （MCM) は、 2個のチヅプ 2 As 2 Bの上に第 3のチップ 2 Cを積層するので、 チップの厚さおよび A uバン プ 4の径を 2個のチップ 2 A、 2 Bで同じにすることによって、 両者の実装高さ を揃える必要がある。 従って、 本実施形態では、 フラッシュメモリのボンディン グパッド上に A uバンプ 4を形成するときに使用する A u線は、 DRAMのボン ディングノ \°ッド上に A uバンプ 4を形成するときに使用する A u線と同じ径 （例 えば直径 20 Atm)のものを使用する。この場合、ソルダレジス卜 1 2の厚さ（例 えば 25 zm) を考慮すると、 細い A u線を使って形成した A uバンプ 4は、 ボ ンディングパッドとの接触面積が少なり、 接触不良を起こす可能性がある。 そこ で本実施形態では、 A uバンプ 4とボンディングパッドとの接触面積を ¾崔保する ために、 A uバンプ 4の上に A uバンプ 4を重ねてボンディングする多段バンプ 構造を採用する。
次に、 図 1 5に示すように、 2個のチップ 2 A、 2 Bの上に底面が平坦なヒ— 卜ツール （ヒー卜ブロックとも言う） 1 02を押し当てる。 ヒー卜ツール 1 02 の加圧圧力は、 例えば 1 5 k g/1 Omm2、 温度は例えば 235°Cである。 こ れにより、 樹脂テープ 6 aが溶融し、 チップ 2A、 2 Bとマルチ配線基板 1 00 の隙間、 およびチップ 2 Aとチップ 2 Bの隙間にアンダーフィル楦 ί脂 6が充填さ れると共に、 チップ 2 A、 2 Bの A uバンプ 4とマルチ配線基板 1 00の配線 5 (図 1 5には示さない） とが電気的に接続される。 アンダーフィル樹脂 6は、 チ ヅプ 2 A、 2 Bの主面 （半導体素子および電極 （ボンディングパッド） 形成面） の保護する、 チップ 2 A、 2 Bをマルチ配線基板 1 0 0に接着する、 バンプ電極 4とマルチ配線基板 1 0 0の電極パッドの接続強度を確保する等の目的で形成さ れる。
このように、 本実施形態では、 チップ 2 A、 2 Bとほぼ同じ寸法に加工した樹 脂テープ 6 aを溶 lbさせることによって、 チップ 2 2 Bとマルチ配線基板 1 0 0の隙間、 およびチップ 2 Aとチップ 2 Bの隙間にアンダーフィル楦 ί脂 6を充 填する。 この方法によれば、 例えばチップ 2 Α、 2 Βの周辺にデイスペンサを使 つて液状のアンダーフィル樹脂を供給する充填方法に比べた場合、 アンダーフィ ル樹月旨 6がチップ 2 A、 2 Βの周囲にはみ出す量を少なくすることができるので、 チップ 2 A、 2 Bを囲むように配置されたマルチ配線基板 1 0 0上のボンディン グパッ ド 9がアンダーフィル楦 ί脂 6で覆われることはない。
次に、 図 1 6および図 1 7に示すように、 2個のチップ 2 Α、 2 Βの上にチッ プ 2 Cを搭載する。 図 1 8に示すように、 マイクロプロセッサが形成されたチッ プ 2 Cの主面には、その 4辺に沿ってボンディングパヅド 1 3が形成されている。 ボンディングパッ ド 1 3の数は、 チップ 2 Αやチップ 2 Βに形成されたボンディ ングパッドの数よりも多い。 このようにボンディングパッド数が比較的少ないチ ップをバンプ電極によってフェースダウン実装し、 ボンディングパッド数が比較 的多いチップをワイヤボンディングによりフェースアップ実装することによって、 配線基板の配線密度 （配線ピッチ） や配線引き回しを低減し、 低コストで高密度 実装されたパッケージを提供できる。
チップ 2 Cは、 マルチ配線基板 1 0 0とチップ 2 Cとを接続する A uワイヤ 8 の長さが出来るだけ均一になるよう、 各パッケージ基板形成領域の中央に配置す る。 また、 チップ 2 Cの裏面には、 あらかじめチップ 2 Cと同じ寸法に裁断され たテープ状の接着剤 7を貼り付けてお〈。 チップ 2 Cの裏面にテープ状の接着剤 7を貼り付けるには、 例えば図 1 9および図 2 0に示すように、 通常のウェハプ 口セスが完了したウェハ 1 4の裏面にダイシングテープ 1 5を貝占り付ける際、 ゥ ェハ 1 4とダイシングテープ 1 5との間にテープ状の接着剤 7を挟み込み、 この 状態でウェハ 1 4をダイシングすることによってチップ 2 Cを得る。 その後、 チ ヅプ 2 Cの裏面のダイシングテープ 1 5を除去すると、 チップ 2 Cの裏面にチヅ プ 2 Cと同寸法の接着剤 7が残る。接着剤 7は、 例えばポリィミド樹脂系の接着 剤を使用する。
次に、 マルチ配線基板 1 0 0を加熱炉内で 1 8 0 °C、 1時間程度加熱する。 こ の加熱処理により、 接着剤 7が軟化し、 チップ 2 A、 2 Bの上にチップ 2 Cが接
¾される。
次に、 図 2 1および図 2 2に示すように、 マルチ配線基板 1 0 0のボンディン グパッド 9とチップ 2 Cのボンディングパッド 1 3 (図 2 1、 2 2には示さない） とを A uワイヤ 8で接続する。 A uワイヤ 8の接続は、 例えば超音波振動と熱圧 着とを併用したワイヤボンダを使用して行う。
次に、 図 2 3および図 2 4に示すように、 マルチ配線基板 1 0 0をモ一ルド金 型 （図示せず） に装着し、 マルチ配線基板 1 0 0の主面全体を一括して樹脂封止 する。 モールド樹脂 3は、 例えば粒怪 7 0 ya m〜1 0 0 m程度のシリカを分散 させた熱硬ィ匕型エポキシ系樹脂からなる。 前述したように、 チップ 2 A、 2 Bと マルチ配 if泉基板 1 0 0の隙間、 およびチップ 2 Aとチップ 2 Bの隙間には、 あら かじめアンダーフィル樹脂 6が充填されているので、 マルチ配線基板 1 0 0の主 面を樹脂圭ォ止したときに、 これらの隙間に空気溜まり （ボイ ド） が生じることは. ない。
次に、 図 2 5に示すように、 マルチ配線基板 1 0 0の裏面の電極パヅド 9 (図 2 5には示さない） に半田バンプ 1 1を接続する。 半田バンプ 1 1の接,続は、 例 えば低融点の P b— S n共晶合金からなる半田ボールを電極パッ ド 9の表面に供 給した後、 半田ボールをリフローさせることによって行う。
次に、 図 2 6に示すように、 マルチ配線基板 1 0 0を前記図 4、 図 5に示すダ イシングライン Lに沿って切断、 個片化することにより、 前記図 1〜図 3に示し た本実施形態のマルチチップモジュール （M C M ) が完成する。 マルチ配線基板 1 0 0を切断するときには、 マルチ配 if泉基板 1 0 0のダイシングライン Lに形成 された溝 1 0 1 (図 6および図 7参照） の幅よりも狭い幅のダイシングブレード を使用する。 このようにすると、 パッケージ基板 1の側面の一部がモールド樹月旨 3で覆われる （図 2参照） ので、 パッケージ基板 1の側面から内部に浸入する水 分の量が低減され、 マルチチップモジュール （MCM) の信頼性が向上する。個 片化されたマルチチップモジュール（MCM)は、例えば、プリン卜配泉基板 ( P CB) 等の実装用意基板に、 半田バンプ 1 1を介して実装される。
(実施の形態 2)
本実施形態の半導体装置の製造方法を図 27〜図 34を用いて工程順に説明す る。
前記実施の形態 1では、 D RAMが形成されたチップ 2 Aの主面およびフラッ シュメモリが形成されたチップ 2 Bの主面にそれぞれ A uバンプ 4を形成したが、 本実施形態では、 A uバンプ 4に代えて半田バンプ 20を使用する。
図 27は、 D RAMが形成されたチップ 2 Aの主面に半田バンプ 20を形成し た状態を示す平面図である。 図示のように、 半田バンプ 20は、 チップ 2 Aの主 面にアレイ状に配置されている。ボンディングパッド 1 3と半田バンプ 20とは、 再配線と呼ばれる C u配線 2 1を介して電気的に接続されている。 C u配線 2 1 は、 ボンディングパッド 1 3のピッチを半田バンプ 20のピッチに変換するイン ターボ一ザとして機能し、 これによつて半田バンプ 20のピッチをボンディング ノ\°ッド 1 3のピッチよりも広くすることがで.きるので、 パッケージ基板 1 として 高価なビルドアップ基板を使用しなくともよく、 配線 5のピツチが広い安価な樹 脂基板を使用することができる。
C u|3i,¾21および半田バンプ 20は、 ウェハプロセスの最終工程で形成され る。 すなわち、 C u配線 21は、 ウェハの表面保護膜上にポリイミド樹脂などの 有機絶縁膜を形成した後、 この有機絶縁膜上に電解メツキ法などを用いて形成さ れる。 Cu配線 2 1 とボンディングパッド 1 3は、 ボンディングパッド 1 3上の 有機絶縁膜に形成したスルーホ一ルを通じて電気的に接続される。 また、 半田バ ンプ 20は、 Cu配線 2 1の一端にスクリーン印刷法で半田ペース卜を印刷し、 次に、 ウェハを加熱してこの半田ペーストを溶融させることによって形成する。 半田バンプ 20は、 例えば 2重量％の S nを含む P b— S n合金 （液相線温度 3 20°C〜325°C) などで構成する。 なお、 図示は省略するが、 フラッシュメモ リが形成されたチップ 2 Bの主面にも同様の方法で C u配線 2 1および半田バン プ 2 0を形成する。
次に、 図 2 8に示すように、 マルチ配線基板 1 0 0のそれぞれのパッケージ基 板形成領域にチップ 2 A、 2 Bを位置決めした後、 マルチ配線基板 1 0 0を電気 炉内で 3 4 0°C程度に加熱して半田バンプ 2 0をリフローすることによって、 チ ップ 2 A、 2 Bの半田バンプ 2 0とマルチ配線基板 1 0 0の配線 5とを電気的に 接続する。
次に、 図 2 9に示すように、 2個のチップ 2 A、 2 Bの上にチップ 2 Cを搭載 する。 チップ 2 A、 2 Bとチップ 2 Cとの接着は、 前記実施の形態 1 と同様、 チ ップ 2 Cの裏面に貼り付けた接着剤 7を使用する。
次に、 図 3 0および図 3 1に示すように、 マルチ配線基板 1 0 0のボンディン グパッド 9とチップ 2 Cのボンディングパッド 1 3とを A uワイヤ 8で接続する c A uワイヤ 8の接続は、 前記実施の形態 1 と同様、 例えば超音波振動と熱圧着と を併用したワイヤボンダを使用して行う。
次に、 図 3 2に示すように、 チップ 2 A、 2 Bの周辺部にディスペンザなどを 使つて液状のアンダーフィル樹脂 6を供給した後、ァンダ一フィル樹脂 6を加熱、 硬化させることによって、 チップ 2 A、 2 Bとマルチ配線基板 1 0 0の隙間、 お よびチップ 2. Aとチップ 2 Bの隙間にアンダ一フィル樹脂 6を充填する。 液状の アンダーフィル樹脂 6は流動性が高く、 また添加されているシリカフイラ一の粒 径は、 チップ 2 Aとチップ 2 Bの隙間 （2 0 m〜1 O O /z m程度） よりも小さ し、 （3 μ ηη程度） ため、 チップ 2 Aとチップ 2 Bの隙間をアンダ一フィル樹脂 6 で完全に充填することができる。
また、 本実施形態では、 液状のアンダーフィル樹脂 6をチップ 2 A、 2 Bの周 辺部に供給する際、 パッケージ基板形成領域の周辺部にも供給し、 ボンディング パッド 1 3の表面がアンダーフィル樹脂 6で覆われるようにする。 アンダーフィ ル樹脂 6は、 全てのボンディングパッド 1 3の表面を完全に覆う必要はない。 こ の状態でアンダーフィル樹脂 6を硬化すると、 ボンディングパッド 1 3の表面に 接続された A uワイヤ 8の一端部がァンダーフィル樹脂 6によって固定されるた め、 ボンディングパッド 1 3と A uワイヤ 8の接続信頼性が向上する。 また、 ァ ンダ一フィル樹脂 6を充填前にワイヤボンディング工程が完了しているので、 ァ ンダ一フィル樹脂 6により基板上の形成された電極ノ \°ッドの汚染も回避できる。 次に、図 3 3に示すように、マルチ配線基板 1 0 0をモールド金型（図示せず） に装着し、 マルチ配線基板 1 0 0の主面全体を一括して樹脂封止する。 モールド 樹脂 3は、 例えば粒径 7 0 m〜1 0 0 /z m程度のシリカを分散させた熱硬化型 エポキシ系樹脂からなる。 前述したように、 チップ 2 A、 2 Bとマルチ配 $泉基板 1 0 0の隙間、 およびチップ 2 Aとチップ 2 Bの隙間には、 あらかじめアンダー フィル樹脂 6が充填されているので、 マルチ配線基板 1 0 0の主面を樹脂封止し たときに、 これらの隙間に空気溜まり （ボイ ド） が生じることはない。 また、 本 実施形態では、 A uワイヤ 8の一端部がァンダ一フィル樹脂 6によってボンディ ングパッド 1 3の表面に固定されているので、 溶融したモールド樹脂 3をモール ド金型内に注入した時の圧力による A uワイヤ 8の断線を確実に防止することが できる。
次に、 図 3 4に示すように、 マルチ配線基板 1 0 0の裏面の電極パヅド 1 0に 半田バンプ 1 1を接続する。 図示は省略するが、 その後、 前記実施の形態 1 と同 様の方法でマルチ配線基板 1 0 0を切断することにより、 本実施形態のマルチチ ップモジュール （M C M ) が完成する。
(実施の形態 3 )
本実施形態の半導体装置の製造方法を図 3 5〜図 3 7を用いて工程順に説明す る
まず、 図 3 5に示すように、 チップ 2 A、 2 Bの半田バンプ 2 0とマルチ配線 基板 1 0 0の配線 5とを電気的に接続し、 続いて 2個のチップ 2 A、 2 Bの上に 接着剤 7を介してチップ 2 Cを搭載した後、 マルチ配線基板 1 0 0のボンディン グパヅ ド 9とチップ 2 Cのボンディングパッ ド 1 3とを A uワイヤ 8で接続する c ここまでの工程は、 前記実施の形態 2の図 2 7〜図 3 1に示した工程と同じであ る。
次に、図 3 6に示すように、マルチ配線基板 1 0 0をモールド金型（図示せず） に装着し、マルチ配線基板 1 0 0の主面全体を一括して樹脂封止する。このとき、 本実施形態では、 前記実施の形態 1、 2で用いたアンダーフィル樹脂 6と同様、 添加されているシリカフィラーの粒径が 3 μ m程度のモールド樹脂 3を使用する c このモールド楦 ¾ 3に添加されているシリカフィラーの粒径は、 チップ 2 Aとチ ップ 2 Bの隙間 （20 m〜1 00 m程度） よりも小さいため、 チップ 2A、 2 Bとマルチ配線基板 1 00の隙間、 およびチップ 2 Aとチップ 2 Bの隙間をモ —ルド樹脂 3で完全に充填することができる。 このモ一ルド樹脂 3は、 前記実施 の形態 1、 2で用いた粒径 70 m〜1 ΟΟμ m程度のシリ力が添加されたモー ルド樹脂 3に比べて高価であるが、 チップ 2 A、 2 Bとマルチ配線基板 1 00の 隙間、 およびチップ 2 Aとチップ 2 Bの隙間にアンダーフィル樹脂 6を充填する 工程を省略することができる。
次に、 図 37に示すように、 前記実施の形態 1、 2と同様の方法でマルチ配線 基板 1 00の裏面の電極パヅド 9に半田バンプ 1 1を接続する。 図示は省略する が、 その後、 前記実施の形態 1、 2と同様の方法でマルチ配線基板 1 00を切断 することにより、 本実施形態のマルチチップモジュール （MCM) が完成する。
(実施の形態 4)
図 38は、 本実施形態の半導体装置を示す断面図、 図 39は、 図 38の一部を 拡大して示す断面図である。
本実施形態の半導体装置は、 DRAMが形成された 1個のチップ 2 Aを \°ッケ —ジ基板 1の主面上に実装すると共に、 高速マイクロプロセッサ （MPU) が形 成された 1個のチップ 2 Cをチップ 2 Aの上部に積層し、 これら 2個のチップ 2 A、 2 Cをモ一ルド樹脂 3で封止したマルチチップモジュール（MCM)である。 下層のチップ 2 Aは、 パッケージ基板 1の主面に形成された A uバンプ 4を介 してパッケージ基板 1の配線 5と電気的に接続されている。 すなわち、 チヅプ 2 Aは、 フリップチップ方式によって実装されている。 チップ 2 Aの主面 （下面） とパッケージ基板 1の主面との隙間には、 アンダーフィル樹脂 6が充填されてい る。
上層のチップ 2 Cは、 接着剤 7によってチップ 2 Aの上面に接着されている。 チップ 2 Cの主面に形成されたボンディングパッド 1 3は、 複数本の A uワイヤ 8によってパッケージ基板 1のボンディングパッド 9と電気的に接続されている c すなわち、 チップ 2 Cは、 ワイヤボンディング方式によって実装されている。 上記 2個のチップ 2 A、 2 Cを実装するパッケージ基板 1の下面には、 上記配 線 5に電気的に接続された複数の電極パッド 1 0がアレイ状に配置されており、 それぞれの電極パヅド 1 0には、 マルチチップモジュール （M C M ) の外部接続 端子 （ピン） を構成する半田バンプ 1 1が接続されている。 パッケージ基板 1の 主面および下面には、 配線 5とチップ 2 Aとの接続部、 ボンディングパヅド 9、 電極パッド 1 0などの表面を除き、 エポキシ系植 ί脂ゃァクリル系植脂などからな るソルダレジス卜 1 2がコ一ティングされている。
前記図 1 3に示すように、 D R A Mが形成されたチップ 2 Aは、 長方形の平面 形状を有し、 その主面の中央には複数の A uバンプ 4がー列に配置されている。 また、前記図 1 8に示すように、マイクロプロセッサが形成されたチップ 2 Cは、 略正方形の平面形状を有し、 その主面の 4辺に沿ってボンディングパッド 1 3が 形成されている。 チップ 2 Cに形成されたボンディングパヅド 1 3の数は、 チヅ プ 2 Aに形成されたボンディングパッド （ A uバンプ 4 )の数よりも多い。
前述したように、 ボンディングパッド数が少なく、 ボンディングパッドの最小 ピッチが大きいチップ 2 Aと、 ボンディングパッド数が多く、 ボンディングパヅ ドの最小ピッチが小さいチップ 2 Cを積層する場合は、 ボンディングパヅドの最 小ピッチが大きいチップ 2 Aを A uバンプ 4によってフェースダウン実装し、 ボ. ンディングパッドの最小ピッチが小さいチップ 2 Cを.ワイヤボンディングにより フェースアップ実装する。 これにより、 パッケージ基板 1に対する配線密度の要 求を緩くすることができるので、 パッケージ基板 1 としてより安価なものを使用 することが可能となり、 低コス卜で高密度実装が可能なパッケージを提供するこ とができる。
図 3 9に示すように、 上記のような長方形の平面形状を有する 1個のチップ 2 Aの上に略正方形の平面形状を有するチップ 2 Cを積層する場合には、 上層のチ ップ 2 Cの周辺部が下層のチップ 2 Aの周辺部よりも外側に張り出す （オーバ一 ハング） することがある。
このとき、 上層のチップ 2 Cのオーバーハング量が大きいと、 このチップ 2 C の周辺部に形成されたボンディングパッド 1 3上に A uワイヤ 1 3をボンディン グする際に、 チップ 2 Cの周辺部に加わる荷重によってチップ 2 Cが割れる虞れ がある。 その対策として、 下層のチップと基板との隙間に充填する樹脂の量を多 くすることによって、 チップ 2 Cの周辺部直下にも充填してやる方法が考えられ る （特開 2000— 29943 1号公報） 。 この方法によれば、 ワイヤボンディ ング時に上層のチップ 2 Cの周辺部に荷重が加わっても、 チップ 2 Cの周辺部は 樹脂によつて支持されているので、 チップ 2 Cの割れを防ぐことができる。
しかし、 上記した対策は、 アンダーフィル樹脂 6の供給量の制御によって、 下 層チップ 2 Aからその外周へのアンダーフィル樹脂 6のはみ出し量を制御するも のであるので、 そのはみ出し量の正確な制御は困難である。特に、 下層チップ 2 Aの接着工程において、 過剰なアンダーフィル樹脂 6のはみ出しによって、 パッ ケージ基板 1主面上のボンディングパッド 9を汚染してしまうと、 その後のワイ ャボンディング工程においてボンディングワイヤとボンディングパッド 9との非 接続不良を招〈虞れがある。 また、 このような問題を解決するために、 たとえ過 剰なアンダーフィル樹脂 9のはみ出しがあってもボンディングパッド 9が汚染さ れないように、 上層チップ 2 C.のボンディングパッド 1.3が配置される領域から ボンディングノ \°ッド 9までの距離を充分に確保しょうとすると、 パッケージ基板 1の大型化、. ひいては MCMの大型化につながり、 好ましくない。
そこで、 本実施形態では、 図 39に示すように、 アンダーフィル樹脂 6のはみ 出し量のばらつきがあつたとしてもボンディングパッド 9の汚染が発生しないよ うに、 上層チップ 2 Cが下層チップ 2 Aの外側にオーバ一ハングしている場合に おいて、 上層チップ 2 Cのボンディングパッド 1 3をアンダーフィル樹脂 6のは み出し部で支えない構成にすると共に、 ワイヤボンディング工程時の上層チップ 2 Cの割れを防ぐために、 上層チップ 2 Cが支えられていない部分の長さ （h) を最大でも 1 . 5 mm以下、 好ましくは 1 mm以下に設定する。
図 40は、本実施形態によるマルチチップモジュール（MCM)のピン（端子） 配置図である。
本実施形態のマルチチップモジュール （K1CM) に使用されるパッケージ基板 1は、 高速マイクロプロセッサ （MPU) が形成された 1個のチップ 2 Cを実装 するために設計されたパッケージ基板と共通のピン配置を有している。 従って、 図 40に示すピンのうち、 2個のチップ 2 A、 2 Cに共通するピンである制御ピ ン （CAS L、 RASし、 CS 3、 RDWR、 WE 1、 WE 0 ：以下、 全て Cと 表記） 、 ァドレスピン （A 0〜A 1 4 ：以下、 全て Aと表記） およびデータピン ( D 0〜D 1 5 ：以下、 全て Dと表記） のそれぞれは、 共通の配線 5で接続され る o
また、 チップ 2 Cの他にチップ 2 Aを実装してマルチチップモジュール （M C M ) を構成する場合、 パッケージ基板 1にはチップ 2 Cの電気特性をテス卜する ピンの他にチップ 2 Aの特性をテス卜するピン （D R A Mの場合、 2個程度） が 必要になる。 そこで、 本実施形態では、 図 4 1に示すように、 チップ実装領域の 直下にチップ 2 Aのテス卜ピン 1 1 tを配置する。
この場合、 パッケージ基板 1の中央付近にテス卜ピン 1 1 tを配置するとテス 卜ピン 1 1 tに接続される配線 5が長くなるので、 パッケージ基板 1の配線設計 が困難となる。他方、 テストピン 1 1 tに接続される配線 5の長さを最短距離に. するために、 他のピン （半田バンプ 1 1 ) が配置されている領域に隣接してテス 卜ピン 1 1 tを配置すると、 他のピン （半田バンプ 1 1 ) とテストピン 1 1 tと の距離が狭くなるので、 テス卜ピン 1 1 tに隣接する他のピンに接続される配線 5のレイアウトが困難となり、 この場合は、 M C Mを実装するための実装基板の 配線設計が困難となる。
上記のような問題を角?決するためには、 図 4 1に示すように、 他のピン （半田 バンプ 1 1 ) が配置されている領域に隣接してテストピン 1 1 tを配置するので はなく、 それよりもさらに 1列内側にテス卜ピン 1 1 tを配置するのがよい。 ま た、他のピン（半田バンプ 1 1 )の中にノンコネク卜ピンが 2個以上ある場合は、 このノンコネクトピンが配置される領域にテス卜ピン 1 1 tを配置すればよい。 このように、 高速マイクロプロセッサ （M P U ) が形成された 1個のチップ 2 Cを実装するために設計されたパッケージ基板と共通のピン配置 （テス卜ピン 1 1 tを除く） を有するパッケージ基板 1を使ってマルチチヅプモジュール （M C M ) を構成することにより、 パッケージ基板 1の設計コストを低減することがで きる。 また、 パッケージ基板 1の使い勝手も向上する。
図 4 2は、 パッケージ基板 1のァドレスピン （A ) 群とデータピン （D ) 群の 配置を示している。 図に示すように、 高速マイクロプロセッサ （M P U ) のよう にピン数の多いチップ 2 Cを実装するパッケージ基板 1は、 一般に、 アドレスピ ン （A) 同士、 デ一夕ピン （D) 同士をそれぞれ特定の領¾¾に集中して配置する と共に、 ァドレスピン （A) 群とデータピン （D)群を隣接して配置することに よって、 例えばパッケージ基板 1を外付けのメモリチップと接続する際の配線長 を短縮できるようにしている。
—方、 図 43に示すように、 DRAMが形成されたチップ 2 Aは、 一般に、 チ ップ 2 Aの長辺方向の一端側にアドレスピン （A) 群を配置し、 他端側にデータ ピン （D)群を配置する。
従って、 本実施形態のように、 チップ 2 Aの上にチップ 2 Cを積層してマルチ チップモジュール （MCM) を構成する場合は、 図 44に示すように、 パッケ一 ジ基板 1のアドレスピン （A) 群とチップ 2 Aのアドレスピン （A) 群およびパ ヅケージ基板 1のデータ.ピン （D)群とチップ 2 Aのデータピン （D) 群がそれ それ近接して配置されるように、 チップ 2 Aの向きをレイァゥ卜するのがよい。 これにより、 パッケージ基板 1のァドレスピン （A) 群とチップ 2 A.のァドレ スピン（A)群とを接続する配線 5群、およびパッケージ基板 1のデータピン（D) 群とチップ 2 Aのデータピン （D) 群とを接続する配線 5群をパッケージ基板 1 上で互いに交差しないようにレイァゥ卜することができるので、 パッケージ基板 1の配線設計が容易になる。
図 45 (a) 〜 （c) は、 パッケージ基板 1のァドレスピン （A) 群とデータ ピン （D) 群のレイァゥ卜を例示したものである。 ここで、 符号 （D>A) を付 した領域は、 主としてデータピン （D) 群が配置された領域、 符号 （A>D) を 付した領域は、 主としてアドレスピン （A) 群が配置された領域を示している。 これらの例では、 DRAMが形成されたチップ 2 Aを、 図に示したような向きに レイアウトすることにより、 パッケ一ジ基板 1のァドレスピン （A) 群とチップ 2 Aのアドレスピン （A) 群とを接続する配線 5群、 およびパッケージ基板 1の データピン （D) 群とチップ 2 Aのデータピン （D) 群とを接続する配線 5群を パッケ一ジ基板 1上で互いに交差しないようにレイァゥ卜することができる。 本実施形態は、 D R AMが形成されたチップ 2 Aの上にチップ 2 Cを積層した マルチチップモジュール （MCM) であるが、 例えば前記図 1 4に示すようなフ ラッシュメモリが形成されたチップ 2 B上にチップ 2 Cを積層してマルチチップ モジュール （MCM) を構成する場合も、 チップ 2 Bの向きを上記と同じように レイァゥ卜するのがよい。
すなわち、 前記図 1 4に示すようなフラッシュメモリが形成されたチップ 2 B においては、 一般に対向する 2つの短辺の一方にアドレスピン （A) 群が配置さ れ、 他方にデータピン （D) 群が配置される。 従って、 この場合も、 パッケージ 基板 1のァドレスピン （A) 群とチップ 2 Bのアドレスピン （A) 群、 およびパ ッケージ基板 1のデータピン （D) 群とチップ 2 Bのデータピン （D) 群がそれ それ近接して配置されるように、チップ 2 Bの向きをレイァゥ卜することにより、 パッケージ基板 1のァドレスピン （A) 群とチップ 2 Bのアドレスピン （A) 群 とを接続する配線 5群、 およびパッケージ基板 1のデータピン （D)群とチップ 2 Bのデータピン （D) 群とを接続する配線 5群をパッケージ基板 1上で互いに 交差しないようにレイアウトすることができる。
また、 前記実施の形態 1のマルチチップモジュール （MCM) のように、 DR A Mが形成されたチヅプ 2 A'およびフラッシュメモリが形成されたチヅプ 2 Bの 上に高速マイクロプロセヅサ （MPU) が形成されたチップ 2 Cを積層する場合 に前記 M P Uチップ 2 Cの土台となるチップ 2 Aおよび 2 Bの中心がノ \°ッケージ 基板 1の中心と一致しない場合がある。 通常、 配線基板上にチップを積層する場 合、 土台となるチップの中心に、 積層されるチップの中心を合わせて配置するの が一般的である力 前記 D R A Mチップ 2 Aおよびフラッシュチップ 2 Bに比較 してピン数も多く、 また最小ボンディングパッドピッチも小さい MP Uチヅプ 2 Cの配置を、 土台となるチップの中心に合わせるために、 モジュール基板 1の中 心からずらしてしまうと、 ボンディングワイヤ長さの不均一などの問題を招いて しまうという問題がある。
すなわち、 MP Uチップ 2Cとの接続に必要なモジュ一ル基板 1上のボンディ ングパッド 9は、 その数が非常に多いために、 なるべくモジュール基板 1の外周 に沿って配置する事で、 そのボンディングパッド 9の間隔を確保することができ る。 しかし、 MP Uチップ 2 Cの配置がモジュール基板 1の中心からずれるほど、 MP Uチップ 2 Cの外周に沿って配置されたボンディングパッド 1 3と、 モジュ —ル基板 1上のボンディングパッド 9との距離が不均一になるため、 ボンディン グワイヤ 8の長さに偏りが出て、 特にボンディングワイヤ 8が長くなった部分で の樹脂封止時のワイヤ流れ、 ショートなどの問題が発生するおそれがある。
このような問題を解決するために、 M P Uチップ 2 Cの中心がモジュール基板 1の中心からずれたままで、 ボンデンィグパッド 1 3とボンディングパヅド 9の 距離を均一にするためには、 ボンディングパッド 9の間隔を狭めて、 モジュール 基板 1の主面上に納まるように配置するか、 もしくはボンディングパッド 9が全 て配置できるようにモジュール基板 1を大型化する必要がある。
従って、 基板の中心からずれた位置に配置されたチップ 2 A、 チップ 2 Bの上 にチップ 2 Cを積層する場合でも、 チップ 2 Cのピン数がチップ 2 A、 チップ 2 Bに比較して多く、 チップ 2 Cに対応するボンディングパッド 9のピッチをより 緩和する必要がある場合には、 チップ 2 Cの中心をチップ 2 Aの中心よりもパッ ケ一ジ基板 1の中心に近づけるように積層することが望ましい。
以上、 本発明者によってなされた発明を前記実施の形態に基づき具体的に説明 したが、 本発明は前記実施の形態に限定されるものではなく、 その要旨を逸脱し ない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態 4のように、 D R A Mが形成された 1個のチップ 2 Aと M P Uが形成された 1個のチップ 2 Cと組み合わせてマルチチップモジュール ( M C M ) を構成するような場合は、 図 4 6に示すように、 パッケージ基板.1の 主面上に D R A Mが形成された 1個のチップ 2 Aとダミーのチップ 2 Dとを並べ て配置し、これら 2個のチップ 2 A、 2 Dの上部にチップ 2 Cを積層してもよい。 この場合、 ダミーのチップ 2 Dは、 例えば集積回路が形成されていない鏡面ゥェ ハをダイシングして形成し、 その厚さを、 チップ 2 Aの厚さと A uバンプ 4の高 さを合計した厚さと同じにする。 このような実装方法は、 例えば上層のチップ 2 Cの外径寸法が下層のチップ 2 Aの外径寸法よりも相当大きく、 前記図 3 9で説 明した下層のチヅプ 2 Aに対する上層のチヅプ 2 Cの才一バ一ハング量 （h ) が 1 . 5 m m以下に設定できないような場合に有効である。
パヅケ一ジ基板上にフリップチップ方式で実装するチヅプは、 D R A M単独、 フラッシュメモリ単独、 D R A Mとフラッシュメモリの組み合わせに限定される ものではなく、 D R A M同士、 フラッシュメモリ同士、 D R A Mまたはフラヅシ ュメモリと S R A M( Static Random Access Memory)など、各種メモリチヅプを任 意に組み合わせることが可能である。 また、 メモリチップの上に積層するチップ もマイクロプロセッサや A S I Cに限定されるものではなく、 メモリチップより もピッチの狭い L S Iが形成されたチップを使用することが可能である。さらに、 パッケージ基板上に実装するチップの数も 2個あるいは 3個に限定されるもので はない。
パッケージ基板上には、 コンデンサや抵抗素子など、 チップ以外の小型電子部 品を実装することもできる。例えば、 メモリチップの外周に沿ってチップコンデ ンサを搭載することにより、 メモリチップの駆動時に生じるノィズを低減して高 速動作を実現することができる。
また、チップを実装するパヅケ一ジ基板としてビルドアップ基板を使用したり、 パッケ—ジ基板の一部に放熱用のキヤップを取り付けたりするなど、 本発明の要 旨を変更しない範囲で種々の設計変更を行うことができる。 産業上の利用可能性
本発明の好ましい一実施態様によれば、 複数個のチップの上に他のチップを積 層して樹脂封止したマルチチップモジュールの信頼性を向上させることが; きる c 本発明の好ましい他の実施態様によれば、 複数個のチップの上に他のチップを 積層して樹脂封止したマルチチヅプモジュールの製造コス卜を低減することがで きる。

Claims

請 求 の 範 囲
1. (a) その主面に複数の配線を有する配線基板を準備する工程、
(b) その主面に複数の半導体素子および複数の電極が形成された第 1半導体チ ップおよび第 2半導体チップを準備する工程、
(c)前記第 1半導体チップの主面が前記配線基板の主面と対向するように、 前 記第 1半導体チップを前記配線基板の主面に複数の第 1バンプ電極を介して搭載 する工程、
(d)前記第 2半導体チップの主面が前記配線基板の主面と対向し、 かつ、 前記 第 1および第 2半導体チップの一側面が互いに隣接するように、 前記第 1半導体 チップを前記配線基板の主面に複数の第 2バンプ電極を介して搭載する工程、
( e ) 前記第 1および第 2半導体チヅプの互いに隣接する一側面および前記配線 基板の主面で規定される領域を第 1樹脂で埋める工程、
(f ) 前記工程 (e) の後に、前記第 1および第 2半導体チップを第 2樹脂によ り封止する工程、
を含むことを特徴とする半導体装置の製造方法。
2. 前記工程 （c) および工程（d) において、 前記第 1および第 2半導体チヅ プのそれぞれは前記配線基板の主面と前記第 1および第 2半導体チップのそれぞ れの主面間に配置されたテープ状樹脂により接着され、
前記工程 ( e ) における前記第 1樹脂は、 前記テープ状樹脂の一部であること を特徴とする請求項 1記載の半導体装置の製造方法。
3. 前記工程 (e) の後で、 かつ、 前記工程 (f ) に先行して、 前記第 1および 第 2半導体チップの互いに隣接する一側面および前記配線基板の主面で規定され る領域を覆うように、 さらに、前記第 1および 2半導体チップ上に、第 3半導体 チップを積層する工程を含むことを特徴とする請求項 1記載の半導体装置の製造 方法。
4. 前記工程 (Θ) の後で、 かつ、 前記工程 (f ) に先行して、 さらに、 前記第 1および第 2半導体チップ上に第 3半導体チップを積層する工程を含み、 前記第 3半導体チップは、 その主面に複数の半導体素子および複数の電極を有 し、 かつ、 その裏面が前記第 1および第 2半導体チップの裏面と対向するように 積層され、
前記配線基板は、さらに、前記第 1および第 2半導体チップの周囲に配置され、 かつ、前記第 3半導体チップの複数の電極と電気的に接続するための複数の電極 パッドを有し、
前記配線基板の複数の電極パッドと前記第 3半導体チップの複数の電極とをボ ンデイングワイヤで接続する工程を含むことを特徴とする請求項 1記載の半導体 装置の製造方法。
5 . ( a ) その主面に複数の配線を有する配線基板を準備する工程、
( b ) その主面に複数の半導体素子および複数のバンプ電極が形成された第 1半 導体チップと、 その主面に複数の半導体素子および複数の電極が形成された第 2 半導体チップを準備する工程、
( c )前記第 1半導体チップの主面が前記配線基板の主面と対向するように、 前 記第 1半導体チップを前記配線基板の主面に前記複数のバンプ電極を介して搭載 し、 かつ、前記第 1半導体チ、ソプの主面と前記配線基板の主面をテープ状樹脂で 接着する工程、 . .
( d )前記第 1半導体チップ裏面と前記第 2半導体チ、ソプの裏面が対向するよう に、前記第 1半導体チップ上に第 2半導体チヅプを積層する工程、
( e )前記配線基板の複数の配線と第 3半導体チヅプの複数の電極を複数のボン デイングワイヤで接続する工程、
( f )前記第 1半導体チップ、 前記第 2半導体チップおよび前記複数のボンディ ングワイャを樹脂により封止する工程とを含み、
前記配線基板は、 さらに、前記第 1半導体チップの周囲に配置された複数の電 極パッドを有し、
前記複数のボンディングヮィャの一端部は、 前記配線基板の対応する前記複数 の電極ノ \°ッドに接続されることを特徴とする半導体装置の製造方法。
6 . ( a ) その主面に複数の配線を有する配線基板を準備する工程、
( b ) その主面に複数の半導体素子および複数の第 1バンプ電極が形成された第 1半導体チップと、 その主面に複数の半導体素子および複数の第 2バンプ電極が 形成された第 2半導体チップと、 その主面に複数の半導体素子および複数の電極 が形成された第 3半導体チヅプを準備する工程、
( c )前記第 1半導体チップの主面が前記配線基板の主面と対向するように、前 記第 1半導体チップを前記配線基板の主面に前記複数の第〗バンプ電極を介して 搭載し、 かつ、前記第 1半導体チップの主面と前記配線基板の主面をテープ状樹 脂で接着する工程、
( d )前記第 2半導体チヅプの主面が前記配線基板の主面と対向し、 かつ、 前記 第 1および第 2半導体チップの一側面が互いに隣接するように、 前記第 2半導体 チップを前記配線基板の主面に前記複数の第 2バンプ電極を介して搭載し、かつ、 前記第 2半導体チップの主面と前記配線基板の主面をテープ状樹脂で接着するェ 程、
( e )前記工程 ( d ) の後に、 前記第 1および第 2半導体チップの裏面に加熱ブ ロックを接触させた状態で、 前記加熱プロックを前記配線基板の主面方向に押圧 する工程、
( f ) 前記工程 ( Θ ) の後に、 前記第 1および第 2半導体チップの裏面と前記第 3半導体チップの裏面が対向するように、前記第 1および第 2半導体チップ上に 前記第 3半導体チップを積層する工程とを含むことを特徴とする半導体装置の製 造方法。
7 . ( a ) その主面に複数の配線と複数の電極パッドを有する配線基板を準備す る工程、
( b ) その主面に複数の半導体素子および複数のバンプ電極が形成された第 1半 導体チップと、 その主面に複数の半導体素子および複数の電極が形成された第 2 半導体チップを準備する工程、
( c )前記第 1半導体チップの主面が前記配線基板の主面と対向するように、 前 記第 1半導体チップを前記配線基板の主面に前記複数のバンプ電極を介して搭載 する工程、
( d )前記第 1半導体チップ裏面と前記第 2半導体チヅプの裏面が対向するよう に、前記第 1半導体チップ上に第 2半導体チップを積層する工程、
( e )前記配線基板の複数の電極パッドと前記第 2半導体チップの複数の電極と を複数のボンディングワイヤで接続する工程、
( f )前記工程 ( e ) の後に、前記第 1半導体チップの主面と前記配線基板の主 面間に、 第 1樹脂を注入する工程、
( g )前記工程 （f ) の後に、前記第 1半導体チップ、 前記第 2半導体チップお よび前記複数のボンディングワイヤを第 2樹脂により封止する工程とを含むこと を特徴とする半導体装置の製造方法。
8 . ( a ) その主面に複数の配線と複数の電極パヅドを有する四角形状の配線基 板、
( b ) その主面に複数の半導体素子および複数の電極を有し、 かつ、 その主面が 前記配線基板の主面と対向するように、 前記配線基板の主面上に複数の第 1バン プ電極を介して搭載された四角形状の第 1半導体チップ、
( c ) その主面に複数の半導体素子および複数の電極を有し、 かつ、 その主面が 前記配線基板の主面と対向するように、 前記配線基板の主面上に複数の第 2バン プ電極を介して搭載された四角形状の第 2半導体チップであって、 その一側面が 前記第 1半導体チップのー側面と互いに隣接するように配置された第 2半導体チ ップ、
. ( d ) その主面に複数の半導体素子および複数の電極を有し、 かつ、 その裏面が 前記第 1および第 2半導体チップのそれぞれの裏面と対向するように、 前記第 1 および第 2半導体チップ上に積層された第 3半導体チヅプ、
( e )前記配線基板の複数の電極パッドと前記第 3半導体チップの複数の電極と を電気的に接続する複数のボンディングワイヤ、
( f ) 前記第 1、 第 2および第 3半導体チップと前記複数のボンディングワイヤ を封止する樹脂体を有し、
前記配線基板の複数の電極パッドは、前記第 1半導体チップと前記配線基板の 第 1辺の間、 および、 前記第 2半導体チップと前記第 1辺と対向する前記配線基 板の第 2辺の間に配置され、
前記第 1および第 2半導体チップの互いに隣接する一側面間の距離は、 前記第 1半導体チップと前記配線基板の第 1辺間の距離、 および、 前記第 2半導体チッ プと前記配線基板の第 2辺間のそれぞれの距離より短いことを特徴とする半導体
9. (a) その主面に複数の配線および電極パヅドを有する配線基板、
(b) その主面に複数の半導体素子および複数の電極を有し、 かつ、 その主面が 前記配線基板の主面と対向するように、 前記配線基板の主面上に複数のバンプ電 極を介して搭載された第 1半導体チップ、
(c) その主面に複数の半導体素子および複数の電極を有し、 力、つ、 その裏面が 前記第 1半導体チップの裏面と対向するように、前記第 1半導体チップ上に積層 された第 2半導体チップ、
(d) 前記配線基板の複数の電極パッドと前記第 2半導体チップの複数の電極と を電気的に接続する複数のボンディングワイヤ、
(e) 前記第 1および第 2半導体チップと前記複数のボンディングワイヤを封止 する樹脂体を有し、
前記第 1半導体チップの複数の電極間ピッチは、前記第 2半導体チップの複数 の電極間ピッチより大きいことを特徴とする半導体装置。 '
1 0. (a) その主面に複数の配線および電極パッドを有する配線基板、
(b) その主面に複数の半導体素子および複数の電極を有し、 かつ、 その主面が 前記配線基板の主面と対向するように、前記配線基板め主面上に複数のバンプ電 極を介して搭載された第 1半導体チップ、
(c) その主面に複数の半導体素子および複数の電極を有し、 かつ、 その裏面が 前記第 1半導体チップの裏面と対向するように、 前記第 1半導体チップ上に積層 された第 2半導体チップ、
(d) 前記配線基板の複数の電極パッドと前記第 2半導体チップの複数の電極と を電気的に接続する複数のボンディングワイヤ、
(e) 前記第 1および第 2半導体チップと前記複数のボンディングワイヤを封止 する樹脂体を有し、
前記複数のバンプ電極間ピツチは、前記第 2半導体チヅプの複数の電極間ピッ チより大きいことを特徴とする半導体装置。
1 1. (a) 主面が複数の配線基板形成領域に区画され、前記複数の配線基板形 成領域のそれぞれに複数の配線と複数の電極パッドとが形成されたマルチ配線基 板、主面に複数の第 1バンプ電極が形成された第 1半導体チップ、 主面に複数の 第 2バンプ電極が形成された第 2半導体チヅプ、 および第 3半導体チップをそれ それ用意する工程、
( b ) 前記複数の配線基板形成領域のそれぞれの第 1領域に、 その主面が前記マ ルチ配線基板の主面と対向するように、 前記第 1半導体チップを配置し、 前記複 数の配線基板形成領域のそれぞれの第 2領域に、 その主面が前記マルチ配線基板 の主面と対向するように、 前記第 2半導体チップを配置することによって、 前記 複数の第 1バンプ電極を介して前記第 1半導体チップと前記マルチ配線基板の配 線とを電気的に接続し、 前記複数の第 2バンプ電極を介して前記第 2半導体チッ プと前記マルチ配線基板の配線とを電気的に接続する工程、
( c ) 前記第 1、 第 2半導体チップと前記マルチ配線基板との間、 および前記第 1半導体チップと前記第 2半導体チヅプとの隙間に第 1樹脂を充填する工程、
( d )前記第 1、 第 2半導体チップ上に、その裏面が前記第 1、 第 2半導体チッ プと対向するように、 前記第 3半導体チップを積層した後、複数のワイヤを介し て前記第 3半導体チヅプと前記マルチ配線基板の前記電極ノ \°ッドとを電気的に接 続する工程、
( e ) 前記マルチ配線基板の主面に実装された前記第 1、 第 2、 第 3半導体チッ プを第 2封止樹脂で封止する工程、
( f ) 前記マルチ配線基板を前記複数の配線基板形成領域の境界部に沿ってダイ シングすることにより、 その主面に前記第 1、 第 2、 第 3半導体チップが実装さ れた配線基板を得る工程とを有することを特徴とする半導体装置の製造方法。
1 2 . 前記マルチ配線基板の主面には、 前記複数の配線基板形成領域のそれぞれ の境界部に沿って溝が形成されていることを特徴とする請求項 1 1記載の半導体 装置の製造方法。
1 3 . 前記工程 （f ) で前記マルチ配線基板の境界部をダイシングする際、 前記 溝の内側を前記溝の幅よりも狭い幅でダイシングすることを特徴とする請求項 1 2記載の半導体装置の製造方法。
1 4 . 前記第 1樹脂は、 第 1シリカフイラ一を含み、 前記第 1シリカフィラーの 粒径は、前記第 1および第 2半導体チップの隣接する一側面間の距離より小さく、 前記第 2楦 ί脂は、 第 2シリカフイラ一を含み、前記第 2シリカフイラ一の粒径 は、前記第 1および第 2半導体チップの隣接する一側面間の距離より大きいこと を特徴とする請求項 1記載の半導体装置の製造方法。
1 5 . 前記第 1樹脂は、 その添加物としてフイラ一を含まない樹脂であり、 前記第 2樹脂は、 シリカフイラ一を含み、前記シリカフイラ一の粒径は、前記 第 1および第 2半導体チヅプの隣接する一側面間の距離より大きいことを特徴と する請求項 1記載の半導体装置の製造方法。
1 6 . 前記複数の第 1および第 2バンプ電極は、 A uバンプであることを特徴と する請求項 1記載の半導体装置の製造方法。
1 7 . 前記第 1および第 2半導体チップのそれそれの複数の電極は、各々の主面 上において所定の間隔で配列された複数のボンディングパッドであり、前記複数 のバンプ電極は、文ォ応する前記複数のボンディングパヅド上に配置されているこ とを特徴とする請求項 9記載の半導体装置。
1 8 . 前記複数のバンプ電極は、 A uバンプであることを特徴とする請求項 1 7 記載の半導体装置。 ■
1 9 . 前記第 1および第 2半導体チップのそれぞれの複数の電極は、各々の主面 上において所定の間隔で配列された複数のボンディングパッドであり、
前記第 1半導体チップの前記複数のバンプ電極は、 前記第 1半導体チップの主 面に形成された複数の配線層により、 対応する前記複数のボンディングパッドに 電気的に接続され、
前記複数のバンプ電極間ピッチは、前記第 1半導体チップの複数のボンディン グパッドの間隔より大きいことを特徴とする請求項 1 0記載の半導体装置。
2 0 . 前記複数のバンプ電極は、 半田バンプであることを特徴とする請求項 1 .9 記載の半導体装置。
2 1 . 前記第 1半導体チップの電極数は、前記第 2半導体チップの電極数より少 ないことを特徴とする請求項 1 7記載の半導体装置。
2 2 . 前記第 1半導体チップの電極数は、 前記第 2半導体チップの電極数より少 ないことを特徴とする請求項 1 9記載の半導体装置。
2 3 . さらに、 前記配線基板の主面に対向する裏面側に複数の第 3バンプ電極を 形成する工程を含むことを特徴とする請求項 1記載の半導体装置の製造方法。
24. (a) その主面に複数の配線および電極ノ \°ヅドを有する配線基板、
(b) その主面に複数の半導体素子および複数の電極を有し、 かつ、 その主面が 前記配線基板の主面と対向するように、 前記配線基板の主面上に複数のバンプ電 極を介して搭載された第 1半導体チップ、
(c) その主面に複数の半導体素子および複数の電極を有し、 かつ、 その裏面が 前記第 1半導体チップの裏面と対向するように、前記第 1半導体チップ上に積層 された第 2半導体チップ、
(d) 前記配線基板の複数の電極パッドと前記第 2半導体チップの複数の電極と を電気的に接続する複数のボンディングワイヤ、
(e) 前記第 1および第 2半導体チップと前記複数のボンディングワイヤを封止 する樹脂体を有し、
前記第 2半導体チヅプの複数の電極の数は、 前記第 1半導体チップの複数の電 極の数より多いことを特徴とする半導体装置。
25. (a) 主面が複数の配線基板形成領域に区画され、前記複数の配線基板形 成領域のそれぞれに複数の配線と複数の電極パヅドとが形成されたマルチ配線基 板および各々の主面に複数の半導体素子および複数の電極が形成された複数の半 導体チップをそれぞれ用意する工程、 . .. (b) 前記複数の配線基板形成領域のそれぞれに、前記第 1半導体チップを搭載 する工程、
( c ) 前記半導体チップの複数の電極と前記配線基板の配線を電気的に接続する 工程、
( d ) 前記複数の配線基板形成領域のそれぞれに搭載された半導体チップに電気 的試験を施す工程、
(e) 前記マルチ配線基板の主面に実装された前記複数の半導体チップを樹脂で 封止する工程、
(f ) 前記工程 (e) の後に、 前記樹脂で封止された前記マルチ配線基板を前記 複数の配線基板形成領域の境界部に沿ってダイシングすることにより、 その主面 に前記半導体チップが実装された配線基板を得る工程とを有し、 前記マルチ配線基板は、前記複数の配線基板形成領域の境界部において、 その 主面からその深さ方向に形成された溝部を有し、
前記溝部において、 前記マルチ配線基板の前記複数の配線の一部が切断され、 前記溝部は、前記工程 ( d ) に先立って形成されることを特徴とする半導体装置 5 の製造方法。
2 6 . 前記マルチ配線基板の前記複数の配線の一部は、前記溝部の側面において 終端していることを特徴とする請求項 2 5記載の半導体装置の製造方法。
2 7 . 前記第 1半導体チップは、複数の記憶素子を有する記憶回路を含み、 前記 第 2半導体チップは、 プログラムで動作するプロセッサ回路を含むことを特徴と
10 する請求項 9記載の半導体装置の製造方法。
2 8 . 前記第 1半導体チップは、複数の記憶素子を有する記憶回路を含み、 前記 第 2半導体チップは、 プログラムで動作するプロセッサ回路を含むことを特徴と .する請求項 1 0記載の半導体装置の製造方法。
2 9 . ( a ) その主面に複数の配線および電極パッドを有する配線基板、
15. ( b ) その主面に複数の半導体素子および複数の電極を有し、かつ、.その主面が 前記配線基板の主面と対向するように、 前記配線基板の主面上に複数のバンプ電 極を介して搭載された第 1半導体チップ、
( c ) その主面に複数の半導体素子および複数の電極を有し、 かつ、 その裏面が 前記第 1半導体チップの裏面と対向するように、 前記第 1半導体チップ上に積層
20 された第 2半導体チップ、
( d ) 前記配線基板の複数の電極パッドと前記第 2半導体チップの複数の電極と を電気的に接続する複数のボンディングワイヤ、
( e ) 前記第 1および第 2半導体チップと前記複数のボンディングワイヤを封止 する樹脂体を有し、
25 前記第 2半導体チップは、 少なくともその一部が前記第 1半導体チップよりも 外側に張り出すように積層され、 前記第 1半導体チップに対する前記第 2半導体 チップの張り出し量は、 1 . 5 m m以下であることを特徴とする半導体装置。
3 0 . 前記第 1半導体チップに対する前記第 2半導体チップの張り出し量は、 1 m m以下であることを特徴とする請求項 2 9記載の半導体装置。
3 1 . 前記配線基板の主面と前記第 1半導体チップの主面との隙間に樹脂が充填 されていることを特徴とする請求項 2 9記載の半導体装置。
3 2 . ( a ) その主面に複数の配線および電極パッドを有するマルチ配線基板、
( b ) その主面に複数の半導体素子および複数の電極を有し、 かつ、 その主面が 前記マルチ配線基板の主面と対向するように、 前記マルチ配線基板の主面上に複 数のバンプ電極を介して搭載された第 1半導体チップ、
( c ) その主面に複数の半導体素子および複数の電極を有し、 かつ、 その裏面が 前記第 1半導体チップの裏面と対向するように、 前記第 1半導体チップ上に積層 された第 2半導体チップ、
( d ) 前記マルチ配線基板の複数の電極パッドと前記第 2半導体チップの複数の 電極とを電気的に接続する複数のボンディングワイヤ、
( e ) 前記第 1および第 2半導体チップと前記複数のボンディングワイヤを封止 する樹脂体を有し、
前記マルチ配線基板の端子配置は、 前記第 1半導体チップのみを実装するため に設計された配線基板の端子配置と同一であることを特徴とする半導体装置。
3 3 . 前記マルチ配線基板は、 前記第 2半導体チップの電気特性をテス卜するテ ス卜用端子をさらに有し、前記テス卜用端子は、前記第 1半導体チップのノンコ ネク卜端子が配置された位置に設けられていることを特徴とする請求項 3 2記載 の半導体装置。
3 4 . 前記マルチ配線基板は、 前記第 2半導体チップの電気特性をテス卜するテ ス卜用端子をさらに有し、 前記テス卜用端子は、 前記マルチ配線基板にマ卜リク ス状配置された端子列のうち、 最も内側の端子列よりもさらに 2列内側の位置に 設けられていることを特徴とする請求項 3 3記載の半導体装置。
3 5 . ( a ) その主面に複数の配線および電極パッドを有する配線基板、 ( b ) その主面に複数の半導体素子および複数の電極を有し、 かつ、 その主面が 前記配線基板の主面と対向するように、 前記配線基板の主面上に複数のバンプ電 極を介して搭載された第 1半導体チップ、
( c ) その主面に複数の半導体素子および複数の電極を有し、 かつ、 その裏面が 前記第 1半導体チップの裏面と対向するように、前記第 1半導体チップ上に積層 された第 2半導体チップ、
( d ) 前記配線基板の複数の電極パヅドと前記第 2半導体チップの複数の電極と を電気的に接続する複数のボンディングワイヤ、
( e ) 前記第 1および第 2半導体チップと前記複数のボンディングワイヤを封止 する樹脂体を有し、
前記第 2半導体チップは、 その中心位置が前記配線基板の中心位置と一致する ように積層されていることを特徴とする半導体装置。
3 6 . ( a ) その主面に複数の配線および電極パヅドを有する配線基板、
( b ) その主面に複数の半導体素子および複数の電極を有し、 かつ、 その主面が 前記配線基板の主面と対向するように、 前記配線基板の主面上に複数のノ 'ンプ電 極を介して搭載された第 1半導体チップ、
( c ) その主面に複数の半導体素子および複数の電極を有し、 かつ、 その裏面が 前記第 1半導体チップの裏面と対向するように、 前記第 1半導体チップ上に積層 された第 2半導体チップ、
( d ) 前記配線基板の複数の電極パッドと前記第 2半導体チップの複数の電極と を電気的に接続する複数のボンディングワイヤ、
( e ) 前記第 1および第 2半導体チップと前記複数のボンディングワイヤを封止. する樹脂体を有し、
前記配線基板は、 主として複数のァドレス端子が集中して配置された第 1領域 と、 前記第 1領域に隣接して配置され、主として複数のデータ端子が集中して配 置された第 2領域とを有し、
前記第 1半導体チップの主面の一端側には主として複数のァドレス端子が集中 して配置され、 他端側には主として複数のデータ端子が集中して配置され、 前記配線基板の主面上に搭載された前記第 1半導体チップは、 前記複数のァド レス端子が集中して配置された一端側と前記配線基板の前記第 1領域とが互いに 近接し、前記複数のデータ端子が集中して配置された他端側と前記配線基板の前 記第 2領域とが互し、に近接するように配向されていることを特徴とする半導体装
3 7 . 前記第 1半導体チップの主面には、 D R A Mまたはフラッシュメモリが形 成されていることを特徴とする請求項 3 6記載の半導体装置。
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