TW201140753A - Memory device and semiconductor device - Google Patents

Memory device and semiconductor device Download PDF

Info

Publication number
TW201140753A
TW201140753A TW099145814A TW99145814A TW201140753A TW 201140753 A TW201140753 A TW 201140753A TW 099145814 A TW099145814 A TW 099145814A TW 99145814 A TW99145814 A TW 99145814A TW 201140753 A TW201140753 A TW 201140753A
Authority
TW
Taiwan
Prior art keywords
transistor
gate electrode
electrode
film
insulating film
Prior art date
Application number
TW099145814A
Other languages
English (en)
Other versions
TWI557848B (zh
Inventor
Yutaka Shionoiri
Hiroyuki Miyake
Kiyoshi Kato
Original Assignee
Semiconductor Energy Lab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Lab filed Critical Semiconductor Energy Lab
Publication of TW201140753A publication Critical patent/TW201140753A/zh
Application granted granted Critical
Publication of TWI557848B publication Critical patent/TWI557848B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/13—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body combined with thin-film or thick-film passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

201140753 六、發明說明： 【發明所屬之技術領域】 本發明係有關非揮發性半導體記憶體裝置。尤其是， 本發明係有關儲存資料之記憶體單元的結構及其驅動方法 【先前技術】 半導體記憶體裝置（下面簡稱爲記憶體裝置）的例子 包括DRAM和SRAM，它們被歸類爲揮發性記憶體；遮罩 ROM ' EPROM、EEPROM、快閃記憶體、和鐵電記憶體， 它們被歸類爲非揮發性記憶體之類。包括單晶半導體基板 之這些記憶體的大部分已實際使用中。在上述半導體記憶 體之中，快閃記憶體廣爲販售，其主要被使用於諸如USB 記憶體和記憶卡等行動儲存媒體。其原因即爲快閃記憶體 耐撞擊，且便於使用，因爲它們是非揮發性記憶體，可重 複寫入和刪除資料並且可在未供應電力之下儲存資料。 作爲快閃記憶體的類型，具有NAND快閃記憶體，其 中’複數個記憶體單元被串聯連接：以及NOR快閃記憶體 ，其中，複數個記憶體單元被排列成矩陣。這些快閃記憶 體的任一者具有用作爲記憶體元件之電晶體在各記憶體單 元中。另外’用作爲記憶體元件之電晶體具有用以累積電 荷之電極（被稱爲浮動閘極）在閘極電極與用作爲主動層 的半導體膜之間。累積電荷在浮動閘極中能夠儲存資料。 專利文件1及2說明包括形成玻璃基板之上的浮動閘極 -5- 201140753 之薄膜電晶體。 [參考] [專利文件] [專利文件1]日本公告專利申請案號H6-02 1 478 [專利文件2]日本公告專利申請案號2005-322899 【發明內容】 需注意的是，通常，在資料寫入時被施加到非揮發性 記億體的記憶體元件之電壓的絕對値約爲20 V，其傾向高 於被施加到揮發性記憶體的記憶體元件之電壓的絕對値。 在可重複重寫資料之快閃記憶體的例子中，和在資料寫入 時一樣，在資料拭除時也需要施加高電壓到被使用作爲記 憶體元件之電晶體。因此，當例如在資料寫入時和在資料 拭除時之快閃記憶體操作時電力消耗變高，此爲包括快閃 記憶體作爲記憶體裝置之電子裝置消耗高電力的其中一個 因素。尤其是，當快閃記憶體被使用於諸如相機和行動電 話等可攜式電子裝置時，高電力消耗產生連續使用時間短 的不利點。 此外，雖然快閃記憶體爲非揮發性記憶體，但是資料 會由於電荷的些微漏洩而喪失。因此，迄今資料儲存週期 約五年至十年’及希望實現能夠確保更長久的儲存週期之 快閃記憶體。 另外’雖然快閃記憶體能夠重複寫入和拭除資料，但 -6 - 201140753 是當電荷累積在浮動閘極中時，閘極絕緣膜由於穿隧電流 容易劣化。因此，在一記憶體元件中的資料重寫次數至多 約一萬次至十萬次，及希望實現能夠重寫一萬次至十萬次 或更多之快閃記憶體。 鑑於上述問題，本發明之目的在於提供能夠抑制電力 消耗之記憶體裝置和使用此記憶體裝置的半導體裝置。另 外，本發明之目的在於提供能夠將資料儲存一段更長週期 之記億體裝置和使用此記憶體裝置的半導體裝置。而且， 本發明之目的在於提供能夠重寫資料許多次之記憶體裝置 和使用此記憶體裝置的半導體裝置。 在本發明的實施例中，非揮發性記億體裝置係使用電 晶體所形成，此電晶體係用作爲記憶體元件及除了 一般閘 極電極以外還包括用以控制臨界電壓之第二閘極電極。此 外，在上述記億體裝置中，爲了寫入資料，未以高電壓注 射電荷到由絕緣膜所包圍的浮動閘極；取而代之的是，以 具有極低的關閉狀態電流之電晶體來控制用以控制被使用 作爲記憶體元件之電晶體的臨界電壓之第二閘極電極的電 位。換言之，根據本發明的一個實施例之記憶體裝置至少 包括其臨界電壓係受第二閘極電極所控制之電晶體；用以 保持第二閘極電極的電位之電容器；以及被使用作爲用以 控制電容器的充電和放電的切換元件之電晶體。 被使用作爲記憶體元件之電晶體的臨界電壓之位移量 係受第二閘極電極之電位的高度所控制，尤其是，受源極 電極與第二閘極電極之間的電位差所控制。此外，臨界電 201140753 壓的高度差或由於臨界電壓之高度差所產生的源極 汲極電極之間的電阻差導致儲存在記憶體元件中之 差異。 只要是絕緣閘極型場效電晶體，被使用作爲記 件之電晶體可以是任何東西。尤其是，電晶體包括 極電極：第二閘極電極；半導體膜，係位在第一閘 與第二閘極電極之間；第一絕緣膜，係位在第一閘 與半導體膜之間；第二絕緣膜，係位在該第二閘極 該半導體膜之間；以及源極電極和汲極電極，係與 膜相接觸。 而且，被使用作爲切換元件之電晶體具有通道 ’其包括具有寬於矽的能帶隙和低於矽的本徵載子 半導體材料。利用包括具有上述特性的半導體材料 形成區’可實現具有極低關閉狀態電流之電晶體。 導體材料，例如，可指定具有能帶隙約爲矽的三倍 物半導體、碳化矽、氮化鎵等等。 需注意的是，氧化物半導體爲顯現.包括高遷移 勻的元素特性二者之半導體特性的金屬氧化物。高 爲微晶矽或多晶矽的特性，而均勻的元素特性爲非 特性°此外，藉由降低可能是諸如濕氣或氫等電子 施體）的雜質來高度淨化之氧化物半導體（淨化 爲i型（本徵半導體）或實質上爲i型。包括上述氧 導體之電晶體具有極低的關閉狀態電流之特性。尤 在包括於氧化物半導體中的諸如濕氣或氫等雜質被 電極與 資料的 憶體元 第一閘 極電極 極電極 電極與 半導體 形成區 密度之 之通道 關於半 之氧化 率和均 遷移率 晶矽的 供體（ 的OS ) 化物半 其是， 去除之 -8 - 201140753 後，由二次離子質譜儀（SIMS )所測量之氧化物半導體 中的氫濃度之値爲5 X 10l9/cm3或更少，較佳爲5 X 1018/cm3或更少，更佳爲5 X 1017/cm3或更少，且又更佳爲 5 X 1 0 16/cm3或更少。此外，可由霍爾效應測量所測量之 氧化物半導體膜的載子密度爲少於1 X l〇14/cm_3，較佳爲 少於1 X 1 0l2/cnT3，更佳爲少於1 X 1 0"/cm·3，此爲最小 測量限制或更少。也就是說，氧化物半導體膜中的載子密 度極爲接近零。而且，氧化物半導體的能帶爲2 eV或更多 ，較佳爲2.5 eV或更多，更佳爲3 eV或更多。利用藉由充 分降低諸如濕氣或氫等雜質濃度來高度淨化之氧化物半導 體膜，可降低電晶體的關閉狀態電流。 此處說明氧化物半導體膜和導電膜中之氫濃度的分析 。氧化物半導體膜和導電膜中之氫濃度係由SIMS所測量 。已知原則上難以藉由SIMS獲得樣本表面附近或使用不 同材料所形成的堆疊膜之間的介面附近的資料。因此，在 由SIMS分析厚度方向上之膜的氫濃度之分佈的例子中’ 設置膜與可獲得彼此不會大幅改變及幾乎相同的値之區域 中的平均値被利用作爲氫濃度。另外，在膜的厚度小之例 子中，由於彼此鄰接的膜之氫濃度影響，在某些例子中無 法發現可獲得値幾乎相同的區域。在此例中，設置膜之區 域的氫濃度之最大値或最小値被利用作爲膜的氫濃度。而 且，在設置膜之區域中未存在具有最大値的山形和具有最 小値的谷形之例子中，彎曲點的値被利用作爲氫濃度。 需注意的是，發現藉由濺鍍等等所形成之氧化物半導 -9- 201140753 體膜包括成爲雜質的大量濕氣或氫。濕氣或氫容易形成施 體能階，因而用作爲氧化物半導體本身的雜質。因此，在 本發明的一個實施例中，在氫氛圍、氧氛圍、超乾燥空氣 (水的含量爲20 ppm或更少，較佳爲1 ppm或更少，且更 佳爲10 PPb或更少之氣體）的氛圍、或稀有氣體（如、氬 和氦）氛圍中，對氧化物半導體膜執行熱處理，以降低氧 化物半導體膜中之諸如濕氣或氫等雜質。以500°C至85 0° C (另一選擇是，玻璃基板的應變點或更少）（含），較佳 以550°C至750°C (含）來執行上述熱處理。需注意的是， 以未超出欲待使用的基板之溫度上限的溫度執行此熱處理 。由熱吸附光譜法（TDS )證實藉由熱處理去除濕氣或氫 之效果。 爐中的熱處理或快速熱退火法（RTA法）被用於熱處 理。作爲RTA法，可利用使用燈光源之方法或在加熱氣體 中移動基板的同時以短時間執行熱處理之方法。藉由使用 RTA法，亦能夠使熱處理所需的時間短於0.1小時。 尤其是，在使用以上述熱處理所高度淨化的氧化物半 導體膜作爲主動層之電晶體中，例如，甚至在具有通道寬 度（W) 1 X ΙΟ6 μηι和通道長度（Z ) 10 μιη之元件中，在 源極電極和汲極電極之間的電壓（汲極電壓）1 V至1 0 V 之範圍中，能夠獲得低於或等於半導體參數分析器的測量 極限（亦即，低於或等於〗X ΙΟ·13 Α)之關閉狀態電流（ 其爲閘極電極和源極電極之間的電壓爲0 V或更少之例子 中的汲極電流）。因此，發現對應於以關閉狀態電流的値 -10- 201140753 除以電晶體之通道寬度的値之此種方式所計算的數値之關 閉狀態電流密度爲1 00 ζΑ/μιη或更少。此外，藉由使用包 括高度淨化的氧化物半導體膜之1〇〇 nm厚的閘極絕緣膜被 使用作爲用以保持電容器的電荷之切換元件的電晶體，以 每單位時間之電容器中的電荷量之轉變來測量電晶體的關 閉狀態電流。然後，發現當電晶體的源極電極和汲極電極 之間的電壓爲3 V時，低關閉狀態電流可如10 ζΑ/μπι至100 ζΑ/μιη—般低。因此，在關於本發明的實施例之記憶體裝 置中，包括高度淨化的氧化物半導體膜作爲主動層之電晶 體的關閉狀態電流密度可爲低於或等於1〇〇 ζΑ/μηι，較佳 爲低於或等於1 0 ζΑ/μιη，或更佳爲低於或等於1 ζΑ/μιη。 因此，當閘極電極和源極電極之間的電壓爲〇 V或更少時 ，使用高度淨化的氧化物半導體膜作爲主動層之電晶體的 關閉狀態電流遠低於使用具有晶性之矽的電晶體。 此外，包括高度淨化的氧化物半導體之電晶體顯現出 與關閉狀態電流幾乎沒有溫度相依性。可說明這是因爲藉 由去除氧化物半導體中的電子供體（施體）之雜質來高度 淨化氧化物半導體及導電型接近本徵，使得Fermi (費米 )能階位在禁帶的中間。此亦起因於氧化物半導體具有能 帶隙3 eV或更多及包括極少的熱激發載子。此外，源極電 極和汲極電極在衰退狀態中，亦爲未顯現溫度相依性之因 素。主要以從衰退的源極電極注射到氧化物半導體內之載 子操作電晶體，及可藉由溫度中的載子密度之獨立性來說 明上述溫度中的關閉狀態電流之獨立性。 -11 - 201140753 作爲氧化物半導體，可使用四金屬元素的氧化物，諸 如In-Sn-Ga-Zn-0類氧化物半導體等；三金屬元素的氧化 物，諸如In-Ga-Zn-Ο類氧化物半導體、In-Sn-Zn-0類氧化 物半導體、In-Al-Zn-Ο類氧化物半導體、Sn-Ga-Zn-Ο類氧 化物半導體、Al-Ga-Ζη-Ο類氧化物半導體、及Sn-Al-Zn-0 類氧化物半導體等；兩金屬元素的氧化物，諸如Ιη-Ζη-0 類氧化物半導體、Sn-Zn-Ο類氧化物半導體、Al-Ζη-Ο類氧 化物半導體、Zn-Mg-Ο類氧化物半導體、Sn-Mg-Ο類氧化 物半導體、In-Mg-Ο類氧化物半導體 '及In-Ga -0類氧化 物半導體等；In-Ο類氧化物半導體；Sn-Ο類氧化物半導體 :Ζη-0類氧化物半導體；等等。需注意的是，在此說明書 中，例如，In-Sn-Ga-Zn-Ο類氧化物半導體意指包括銦（ In)、錫（Sn)、鎵（Ga)、和鋅（Zn)之金屬氧化物， 及並未特別限制化學計量組成比例。上述氧化物半導體可 包括矽。 另一選擇是，可以化學式InM03(ZnO)m ( m > 0 )表示 氧化物半導體。此處，Μ表示選自Ga (鎵）、A1 (鋁）、 Μη (錳）、及Co (鈷）的其中一或多個金屬元素。 具有低關閉狀態電流之電晶體被使用作爲用以保持累 積在記憶體元件中之電荷的切換元件’藉以可防止電荷從 記憶體元件漏洩。因此’可提供能夠長時間儲存資料之記 憶體裝置和使用此記億體裝置的半導體裝置。 另外，寫入資料和讀取資料至/自記憶體元件所需之 電壓幾乎由用作爲切換元件的電晶體之操作電壓所決定。 -12- 201140753 因此，可提供操作電壓可遠低於習知快閃記憶體的操作電 壓，和可抑制其電力消耗之記憶體裝置，以及使用此記億 體裝置的半導體裝置。 而且，可提供能夠增加重寫次數之記憶體裝置，及使 用此記憶體裝置的半導體裝置，因爲與習知快閃記億體比 較，可抑制由於穿隧電流所導致之閘極絕緣膜的劣化。 【實施方式】 下面，將參考附圖詳細說明本發明的實施例。需注意 的是，本發明並不侷限於下面說明，及精於本技藝之人士 應容易明白，在不違背本發明的範疇和精神之下，可以各 種方式改變模式和細節。因此，本發明不應被闡釋作侷限 於下面實施例的說明。 需注意的是，本發明包括可使用記憶體裝置的所有半 導體裝置在其類別中：例如，諸如微處理器和影像處理電 路等積體電路、RF (射頻）標籤、記憶體媒體、和半導 體顯示裝置。另外，半導體顯示裝置包括：使用半導體膜 的電路元件包括在像素部或驅動器電路中之半導體顯示裝 置，諸如液晶顯示裝置等；以有機發光元件（OLED )爲 代表之發光元件被提供給各像素之發光裝置；電子紙；數 位微鏡裝置（DMD);電漿顯示面板（PDP):場發射顯 示器（FED )等等在其類別中。 (實施例1 ) -13- 201140753 圖1 A圖解本發明的記憶體裝置之最小單元之記憶體 單元的電路圖之一個例子。圖1A中之記憶體單元100包括 :電晶體1 0 1，其用作爲記憶體元件；以及電晶體1 02，其 能夠控制電位到電晶體1 〇 1的第二閘極電極之供應且用作 爲切換元件。另外，記憶體單元可包括電容器1〇3，用以 保持電晶體101的第二閘極電極之電位。 需注意的是，記憶體單元100可視需要另具有另一電 路元件，諸如二極體、電阻器、或感應器等。 用作爲記憶體元件之電晶體1 〇 1具有第一閘極電極； 第二閘極電極；半導體膜，係位在第一閘極電極和第二閘 極電極之間；第一絕緣膜，係位在第一閘極電極和半導體 膜之間；第二絕緣膜，係位在第二閘極電極和半導體膜之 間；以及源極電極和汲極電極，係設置與半導體膜相接觸 。利用電晶體1 〇 1之第一閘極電極、第二閘極電極、源極 電極、和汲極電極的電位，可控制記憶體裝置的各種操作 〇 用作爲切換元件之電晶體102具有通道形成區，其包 括具有寬於矽的能帶隙和低於矽的本徵載子密度之半導體 材料。可藉由將此種半導體材料使用於電晶體102的通道 形成區，而充分降低關閉狀態電流。 作爲能帶隙寬於矽半導體的能帶隙且本徵載子密度低 於矽的本徵載子密度之半導體材料的一個例子，可利用諸 如碳化矽（SiC )或氮化鎵（GaN )等化合物半導體，由 諸如氧化鋅（ZnO )等金屬氧化物所形成之氧化物半導體 -14- 201140753 等等。在上述之中，氧化物半導體具有大規模產量之有利 點，因爲氧化物半導體係可藉由濺鑛、濕式處理（諸如、 印刷法）等等來予以形成。此外，氧化物半導體的沉積溫 度爲300°C至5 00°C (玻璃轉換溫度或更少，且最大爲約 7 〇〇°C )，反之碳化矽的處理溫度和氮化鎵的處理溫度分 別爲約1 5 0 0°C和約1100°C。因此，氧化物半導體係可形成 在很廉價就可取得的玻璃基板之上，及能夠使用未具有高 到足以耐受1500°C至2000°C的熱處理之耐熱性的半導體材 料來堆疊由氧化物半導體所形成的半導體元件在積體電路 之上。另外，可使用較大的基板。因此，在具有寬能帶隙 之半導體之中，氧化物半導體特別具有大規模產量的有利 點。另外，在爲了提高電晶體的特性（諸如、場效遷移綠 )而欲獲得具有高晶性之氧化物半導體的例子中，可藉由 45 0°C至80 0°C的熱處理容易就獲得具有晶性之氧化物半導 體。 在下面說明中，指定具有上述有利點之氧化物半導體 作爲第二電晶體1 〇2的半導體膜之情況作爲例子。 需注意的是，雖然在圖1A中記憶體單元100包括用作 爲切換元件之一個電晶體102 ’但是本發明並不侷限於此 結構。在本發明的一個實施例中’只要用作爲切換元件之 一個電晶體設置在各記億體單元中都可接受，及此種電晶 體的數目可以是複數。在記憶體單元100包括複數個用作 爲切換元件的電晶體之例子中’複數個電晶體可彼此以並 聯、串聯、或並聯連接與串聯連接的組合之方式來連接。 -15- 201140753 第有另電 有只。極 只到態源 指接狀的 意連的體 態係一晶 狀 一之電 之之中 一 接中其第 連其的指 聯的極意 串極電態 此電極狀 彼極汲之 體汲和接 晶和極連 電極電聯 ， 電極並 是極源此 的源之彼 意之體體 注體晶晶 需晶電電 電二 ， 一 第外 極連接到第二電晶體的源極電極，而第一電晶體的汲極電 極連接到第二電晶體的汲極電極之狀態。 此外，用作爲切換元件之電晶體102不同於用作爲記 憶體元件之電晶體101，因爲只要包括設置在主動層的一 側上之閘極電極都可接受。需注意的是，本發明並不侷限 於此結構，及用作爲切換元件之電晶體可包括具有主動層 在其間的一對閘極電極，像用作爲記憶體元件的電晶體一 般。 另外，在本發明的一個實施例中，只要用作爲切換元 件的電晶體1 02至少具有有著寬能帶隙的上述半導體材料 在主動層中都可接受。因此，氧化物半導體膜可被使用於 用作爲記憶體元件之電晶體1 01的主動層》另一選擇是， 關於用作爲記憶體元件之電晶體1 0 1的主動層，可使用除 了氧化物半導體以外的下列半導體：非晶矽、微晶矽、多 晶矽、單晶矽、非晶鍺、微晶鍺、多晶鍺、單晶鍺等等。 需注意的是，當氧化物半導體膜被使用於記憶體單元100 的所有電晶體時，可使處理簡化》 然後，將說明圖1 A之記憶體單元1 00中的電晶體1 〇 i 、電晶體1 02、和電容器1 0 3之連接關係。 電晶體102的閘極電極連接到寫入字元線WL。電晶體 -16- 201140753 1 02之源極電極和汲極電極的其中之一係連接到輸入資料 線Din，及電晶體102之源極電極和汲極電極的另一個係連 接到電晶體1 〇 1的第二閘極電極。電晶體1 〇 1的第一閘極電 極連接到讀取字元線RL。電晶體1 〇 1之源極電極和汲極電 極的其中之一係連接到輸出資料線Dout，及電晶體1 0 1之 源極電極和汲極電極的另一個係連接到供應有諸如接地電 位等固定電位之供電線。 另外，電容器1 03之一對電極的其中之一係連接到電 晶體101的第二閘極電極，而電容器103之一對電極的另一 個係連接到被供應有諸如接地電位等固定電位之供電線。 需注意的是，此說明書中的”連接”一詞意指電連接， 及對應於可供應或傳送電流、電位、或電壓之狀態。因此 ，連接狀態不僅意指直接連接的狀態，而且意指經由諸如 配線、電阻器、二極體、或電晶體等電路元件間接連接， 使得能夠供應或傳送電流、電位、或電壓之狀態。 此外，甚至當在電路圖中不同組件彼此連接時，實際 上具有一導電膜具有複數個組件的功能之例子，諸如配線 的部分用作爲電極之例子等。"連接"一詞亦意指一個導電 膜具有複數個組件的功能之此種例子。 包括在電晶體中之’’源極電極"和"汲極電極’'的名稱依 據電晶體的極性或施加到各自電極之電位的位準之間的差 異而彼此互換。通常，在η通道電晶體中，施加較低電位 之電極被稱爲源極電極，而施加較高電位之電極被稱爲汲 極電極。另外，在ρ通道電晶體中，施加較低電位之電極 -17- 201140753 被稱爲汲極電極，而施加較高電位之電極被稱爲源極電極 。在此說明書中，爲了方便，雖然在某些例子中假設固定 源極電極和汲極電極之下來說明電晶體的連接關係；然而 ，實際上，源極電極和汲極電極的名稱可依據上述電位之 間的關係而彼此互換。 需注意的是，在圖1A中，電晶體102具有閘極電極在 主動層的一側上。當電晶體102具有有著主動層在其間之 一對閘極電極時，閘極電極的其中之一係連接到寫入字元 線WL，而閘極電極的另一個可在浮動狀態（亦即，電絕 緣）或可被供應有電位。在後一例子中，可將具有相同位 準的電位施加到此對電極，或只施加諸如接地電位等固定 電位到閘極電極的另一個。當供應到閘極電極的另一個之 電位的位準被控制時，可控制電晶體1 02的臨界電壓。 然後，圖1B圖解具有圖1A之電路結構的記憶體單元 1 〇〇之橫剖面圖的一個例子。圖1 B之記憶體單元在具有絕 緣表面的基板Π0之上包括電晶體101，其用作爲記憶體元 件；以及電晶體1 02，其用作爲切換元件。 尤其是，電晶體101在具有絕緣表面的基板110之上包 括：第一閘極電極1 2 1 ;絕緣膜1 1 2，係在該第一閘極電極 121之上；氧化物半導體膜123，其用作爲主動層，及與第 —閘極電極121重疊，且絕緣膜112係設置在氧化物半導體 膜1 23與第一閘極電極1 2 1之間；源極電極1 24和汲極電極 125，係在氧化物半導體膜123之上；絕緣膜116，係在氧 化物半導體膜1 23、源極電極1 24、和汲極電極1 25之上； -18- 201140753 以及與氧化物半導體膜123重疊之第二閘極電極126，係在 絕緣膜Π 6之上。另外’絕緣膜1 1 7係形成在第二閘極電極 1 2 6之上，及被包括作爲電晶體1 0 1的組件。 此外，電晶體102在具有絕緣表面的基板no之上包括 :閘極電極1 1 1 ;絕緣膜1 1 2，係在閘極電極1 1丨之上；氧 化物半導體膜113，其用作爲主動層，及與閘極電極in重 疊，且絕緣膜1 1 2係設置在氧化物半導體膜1 1 3與閘極電極 1 1 1之間；以及源極電極Π 4和汲極電極1 1 5，係在氧化物 半導體膜Π3之上。絕緣膜116係形成在氧化物半導體膜 1 1 3、源極電極1 1 4、和汲極電極1 1 5之上，及被包括作爲 電晶體102的組件。 此外，電容器1 〇 3係形成在電晶體1 〇 1的源極電極1 2 4 和第二閘極電極126彼此重疊，且絕緣膜116係設置在電晶 體101的源極電極124和第二閘極電極126之間的區域中。 接著，將參考圖2A及2B說明當電晶體101爲η通道電 晶體及使用二元資料時之操作，來作爲用作爲記億體元件 之電晶體的操作之一個例子。需注意的是，圖2 Α圖解電 晶體1 〇 1的電路圖。包括在電晶體1 0 1中之各電極的電位被 表不如下：第一聞極電極的電位被表示爲Vcg，第二閘極 電極的電位被表示爲Vbg，源極電極的電位被表示爲Vs， 及汲極電極的電位被表示爲Vd。 首先，將說明資料寫入時之電晶體1 0 1的操作。在資 料寫入時，等於或低於臨界電壓VthG之電壓被施加在電晶 體1 0 1的第一閘極電極和源極電極之間。需注意的是，臨 -19- 201140753 界電壓Vtho對應於當第二閘極電極的電位Vbg等於接地電 位Vgnd時之電晶體101的臨界電壓。尤其是，在資料寫入 時之第一閘極電極的電位和源極電極的電位之間的關係爲 (VCg-Vs)SVthQ。因此，電晶體101在資料寫入時爲關閉狀 態，及電晶體1 〇 1的汲極電極具有高阻抗。 然後，在資料寫入時，根據寫入之資料的値來控制第 二閘極電極之電位Vbg的位準。當使用二元資料時，高電 位Vdd或低電位Vss被施加到第二閘極電極。電位之間的 關係可被表示爲Vdd>VSS^Vgnd。例如，當第二閘極電極 的電位Vbg爲等於Vgnd之低電位Vss時，電晶體101的臨界 電壓保持在Vth〇。另一方面，當第二閘極電極的電位Vbg 爲髙電位Vdd時，電晶體1 0 1的臨界電壓位移到負側及變 成 Vth i。 需注意的是，雖然在實施例1中，說明資料寫入時低 電位V s s等於V g n d之情況作爲例子，但是低電位V s s不一 定要等於接地電位Vgnd。例如，亦可接受Vdd>Vss>Vgnd 。需注意的是，在該例子中，臨界電壓的位移量小於當第 二閘極電極的電位Vbg爲高電位Vdd時之臨界電壓的位移 量。 接著，將說明資料儲存時之電晶體1 〇 1的操作。在資 料儲存時，用作爲切換元件之電晶體1 02在關閉狀態中。 因爲如上述電晶體1 02的關閉狀態電流極低，所以保持在 資料寫入時所設定之電位Vbg的位準。 然後，將說明資料讀取時之電晶體1 〇 1的操作。在資 -20- 201140753 料讀取時，高於臨界電壓乂㈠^和低於臨界電壓Vtho之電壓 被施加到電晶體】〇 1的第一閘極電極和源極電極。 在資料讀取之前所執行的最新資料寫入時使電晶體 101之臨界電壓成爲例子中，電晶體101被導通’因 爲電晶體1 0 1的第一閘極電極和源極電極之間的電壓變成 高於臨界電壓vth!，使得源極電極和汲極電極之間的電阻 降低。因此，電晶體1 〇 1之源極電極的電位VS被供應到電 晶體101的汲極電極。另一方面，在資料讀取之前所執行 的最新資料寫入時使電晶體101之臨界電壓成爲Vth〇的例 子中，當第一閘極電極和源極電極之間的電壓高於臨界電 壓Vth !但低於臨界電壓Vtho時，使電晶體1 0 1保持關閉。 因此，源極電極和汲極電極之間的電阻高，使得電晶體 1 0 1的汲極電極保持高阻抗。 因此，汲極電極的電位Vd依據資料讀取之前所執行 的最新資料寫入時之施加到第二閘極電極的電位之位準來 予以決定。圖2B圖解資料讀取時之第一閘極電極的電位 Vcg和電晶體101的汲極電流Id之間的關係。線130圖解當 臨界電壓爲Vth,時的電位Vcg和汲極電流Id之間的關係。 線131圖解當臨界電壓爲Vth〇時的電位Vcg和汲極電流Id之 間的關係。如圖2 B所示，當第一閘極電極和源極電極之間 的電壓爲高於臨界電壓VthHi低於臨界電壓VthG之電壓 Vread時，從線130及線131可明白’在臨界電壓爲力幻時 所獲得之汲極電流1幻高於在臨界電壓爲Vth〇時所獲得之 汲極電流IdQ。因此’當讀取汲極電流1d的量或汲極電極 -21 - 201140753 的電位Vd時，可明白所寫入資料的値。 需注意的是，在實施例1中，雖然說明資料讀取時第 一閘極電極和源極電極之間的電壓高於臨界電壓vth i但低 於臨界電壓Vtho之例子，但是本發明並不侷限於此結構。 資料讀取時的第一閘極電極和源極電極之間的電壓不一定 要低於或等於臨界電壓VthQ。例如，在資料讀取之前所執 行的最新資料寫入時使電晶體101的臨界電壓成爲vthi 例子中，當在證取資料中第一閘極電極和源極電極之間的 電壓高於臨界電壓Vtho時電晶體被導通，使得源極電極和 汲極電極之間的電阻降低。以Rdso表示那時源極電極和汲 極電極之間的電阻。另一方面，在資料讀取之前所執行的 最新資料寫入時使電晶體101之臨界電壓成爲VthG的例子 中，當在資料讀取中第一閘極電極和源極電極之間的電壓 高於臨界電壓Vtho時電晶體被導通，使得源極電極和汲極 電極之間的電阻降低。以Rds】表示那時源極電極和汲極電 極之間的電阻。至少在臨界電壓爲Vth !之例子中，電晶體 101在飽和區中操作；因此，在電晶體101的臨界電壓爲 Vth1&電晶體101的臨界電壓爲VthQ之兩例子中，甚至當 電晶體1 0 1在導通狀態中時，源極電極和汲極電極之間的 電阻差仍可被表示爲Rdst^Rds!。尤其是，當VgS表示第一 閘極電極和源極電極之間的電壓時，及當Vds表示源極電 極和汲極電極之間的電壓時，電晶體1 0 1應在丨V d s丨> |Vgs-VthQ|的範圍中操作。當源極電極和汲極電極之間的 電阻差被表示爲1?^5()<11(151時，甚至當資料讀取時的第一 -22- 201140753 閘極電極和源極電極之間的電壓高於臨界電壓VthQ時，汲 極電極的電位Vd仍可依據資料讀取之前所執行的最新資 料寫入時之施加到第二閘極電極的電位之位準來予以決定 。例如，如圖2B所示，當第一閘極電極和源極電極之間的 電壓爲高於臨界電壓VthQ之電壓Vread’時，從線130及線 131可明白，在臨界電壓爲Vth,時所獲得之汲極電流Id,’高 於在臨界電壓爲Vth〇時所獲得之汲極電流Id〇’。因此，讀 取汲極電流Id的量或汲極電極的電位Vd，使得明白所寫入 資料的値。 然後，將說明資料拭除時之電晶體1 0 1的操作。在資 料拭除時，等於或低於臨界電壓Vth,之電壓被施加在電晶 體1 0 1的第一閘極電極和源極電極之間，如同在資料寫入 時一般。尤其是，在資料拭除時之第一閘極電極的電位和 源極電極的電位之間的關係爲（Vcg-Vs)SVth1。因此，電 晶體1 0 1在資料拭除時爲關閉狀態，及電晶體1 0 1的汲極電 極具有高阻抗。此外，在資料拭除時，第二閘極電極的電 位Vbg被設定成諸如接地電位等固定電位，及電晶體101 的臨界電壓被設定成Vtho。 需注意的是，在實施例1中，雖然說明拭除所寫入資 料之記憶體裝置的驅動方法，但是本發明並不侷限於此結 構。根據本發明的一個實施例之記憶體裝置不同於習知快 閃記憶體’因爲不需要資料拭除，此爲有利點之一。因此 ，例如，可寫入其他資料，使得所寫入資料可被覆寫。 需注意的是，在一般快閃記憶體之例子中，在資料寫 -23- 201140753 入時，累積電荷之浮動閘極被覆蓋有絕緣膜且在絕緣狀態 中。因此，需要施加約20 V的高電壓到記憶體元件’以便 藉由使用穿隧效應將電荷累積在浮動閘極中。另一方面， 在本發明的一個實施例中，可藉由使用包括高度淨化的氧 化物半導體膜作爲電晶體之主動層的電晶體來執行寫入和 讀取。因此，記憶體裝置的操作只需要幾伏特電壓，使得 電力消耗明顯降低。需注意的是，因爲用於快閃記憶體的 記憶體元件之電晶體和用於根據本發明的一個實施例之記 憶體元件的電晶體在結構和驅動法上不同，所以難以藉由 施加到記億體元件的各電極之電位來準確明白電力消耗的 差異》然而，例如，當比較只在資料寫入中之電力消耗時 ，可在施加在第二閘極電極和源極電極之間的電壓爲5 V 之例子中，將資料適當寫入到根據本發明的一個實施例之 記憶體裝置。相對地，在一般快閃記憶體中，至少需要施 加約1 6 V的電壓在閘極電極和源極電極之間，使得能夠藉 由累積電荷在浮動閘極中來寫入資料。電晶體的電力消耗 對應於藉由將電晶體的閘極電壓之平方除以電晶體的負載 電阻所獲得之値。因此，發現根據本發明的一個實施例之 記憶體裝置的電力消耗約爲一般快閃記憶體之電力消耗的 1 0°/。。因此，從資料寫入時之電力消耗的比較明白，可大 幅降低操作時之電力消耗。 需注意的是’在使用一般快閃記億體之半導體裝置中 ’因爲快閃記憶體的操作所需之電壓（操作電壓）高，所 以施加到快閃記憶體之電壓通常藉由步進式dc_dc (直流- -24- 201140753 直流）轉換器等等來升壓。然而，因爲在根據本發 個實施例之記憶體裝置中可降低記億體裝置的操作 所以能夠降低電力消耗。因此，可減少半導體裝置 記億體裝置的操作之外部電路的負載，諸如步進 (直流-直流）轉換器等，使得能夠擴展外部電路 ，及可實現半導體裝置的較高性能。另外，可降低 裝置的操作電壓，使得不需要掩蓋由於高操作電壓 的故障所需之冗餘電路設計；因此，可增加用於半 置的積體電路之整合密度，及可形成較高性能的半 置。 另外，在實施例1中，雖然說明使用二元數位 之驅動方法，但是本發明的記憶體裝置亦可使用具 更多値之多値資料。在使用具有三或更多値之多値 例子中，使得在資料寫入時能夠選擇第二閘極電極 Vbg的三或更多位準。因爲臨界電壓的値受第二閘 之電位Vbg控制，所以藉由利用上述結構，可根據 極電極的電位Vbg位準來設定臨界電壓的三或更多 可使用由於臨界電壓的位準差所產生之汲極電流的 者由於臨界電壓的位準差所產生之源極電極和汲極 間的電阻差，而讀取多値資料。另外，作爲另一方 先準備位準稍微高於臨界電壓的位準之電壓，及將 加到第一閘極電極，使得根據臨界電壓的位準來讀 。例如，在讀取四値資料之例子中，事先準備稍微 位準臨界電壓（Vth〇、Vth,、Vth2、Vth3 )之四 ί明的一 「電壓， ί中用於 式 d c - d c 的功能 ,記憶體 所導致 導體裝 導體裝 資料時 有三或 資料的 之電位 極電極 第二閘 位準。 差，或 電極之 法，事 電壓施 取資料 高於四 電壓（ -25- 201140753
VreadO、Vreadl、Vread2、Vread3 )，及藉由使用四電壓 來讀取資料四次；因此，可讀取四値資料。藉由上述結構 ，在防止記憶體裝置的面積擴大同時，可增加記億體裝置 的記憶體容量。 需注意的是，在資料中具有三或更多値之多値資料的 例子中，例如，因爲臨界電壓的位準之間的差隨著値的數 目增至四、五、及六而變得越來越小。因此，若存在些微 的關閉狀態電流量，則改變第二閘極電極的電位；在此種 狀態中，難以維持資料的準確性，及保持週期傾向更短。 然而，在本發明的一個實施例中，因爲藉由使用高度淨化 的氧化物半導體膜大幅降低關閉狀態電流之電晶體被使用 作爲切換元件，所以可比包括矽之電晶體更有效地防止關 閉狀態電流的產生。因此，可抑制由於値多工化所導致之 保持週期的減短。 此外，圖1B圖解用作爲切換元件的電晶體102爲包括 氧化物半導體膜113在閘極電極111之上的底閘極電晶體之 例子。然而，電晶體1 02並不侷限於底閘極電晶體。只要 電晶體102包括氧化物半導體膜作爲主動層都可接受。例 如，電晶體1 02可以是包括閘極電極在氧化物半導體膜之 上的頂閘極電晶體》另外，電晶體1 〇2並不侷限於源極電 極1 1 4和汲極電極11 5形成在氧化物半導體膜1 1 3之上的頂 接觸電晶體。電晶體1 02可以是氧化物半導體膜1 1 3形成在 源極電極Π4和汲極電極115之上的底接觸電晶體。而且， 雖然電晶體1 02爲與源極電極Π 4和汲極電極11 5之間的絕 -26- 201140753 緣膜1 1 6重疊之氧化物半導體膜Π 3的部分之厚度小於其他 部位的通道蝕刻型電晶體，但是本發明並不侷限於此結構 。電晶體1 02可以是通道保護型電晶體’其中’通道保護 膜係設置在源極電極Η 4和汲極電極1 1 5之間且在氧化物半 導體膜1 1 3之上，以防止由於用以形成源極電極1 1 4和汲極 電極1 1 5之蝕刻時的電漿所導致之破壞、由於蝕刻導致膜 厚度的降低等等。 圖3 Α圖解具有圖1 Α的電路結構之記憶體單元1 〇 〇的橫 剖面圖之一個例子。在圖3A的記憶體單元中’是通道保 護電晶體且用作爲記憶體元件之電晶體1 〇 1以及是通道保 護電晶體且用作爲切換元件之電晶體1 02係形成在具有絕 緣表面的基板140之上。 尤其是，電晶體101在具有絕緣表面的基板140之上包 括：第一閘極電極1 5 1 ;絕緣膜1 42，係在第一閘極電極 151之上；氧化物半導體膜153，其與第一閛極電極151重 疊，且絕緣膜142係設置在氧化物半導體膜153與第一閘極 電極151之間，且用作爲主動層；與閘極電極151重疊之通 道保護膜157，係在氧化物半導體膜153之上；源極電極 154和汲極電極155，係在氧化物半導體膜153之上；絕緣 膜146，係在氧化物半導體膜153、通道保護膜157、源極 電極154和汲極電極155之上；以及與氧化物半導體膜153 重疊之第二閘極電極156，係在絕緣膜146之上。此外，絕 緣膜147係形成在第二閘極電極156之上，及可被包括作爲 電晶體1 0 1的組件。 -27- 201140753 此外，電晶體102在具有絕緣表面的基板140之上包括 :閘極電極141 :絕緣膜142，係在閘極電極141之上；氧 化物半導體膜1 43，其與閘極電極1 4 1重疊，且絕緣膜1 42 係設置在氧化物半導體膜1 43與閘極電極1 4 1之間，且用作 爲主動層；通道保護膜148，係在氧化物半導體膜143之上 ;以及源極電極144和汲極電極145，係在氧化物半導體膜 143之上。絕緣膜146係形成在氧化物半導體膜143、通道 保護膜148、源極電極144、和汲極電極145之上，及可被 包括作爲電晶體102的組件。 另外，電容器103係形成在電晶體101的源極電極154 和第二閘極電極156彼此重疊，且絕緣膜146係設置在電晶 體101的源極電極154和第二閘極電極156之間的區域中。 通道保護膜1 5 7和通道保護膜1 48係可藉由諸如電漿 CVD或熱CVD法等化學氣相沉積或者濺鍍所形成。此外， 通道保護膜157和通道保護膜148較佳係使用包括氧之無機 材料（諸如，氧化矽、氮氧化矽、或氧氮化矽等）來予以 形成。藉由將包括氧之無機材料用於通道保護膜157和通 道保護膜1 4 8，能夠以下列方法滿足化學計量組成比：將 氧至少供應到分別與通道保護膜157和通道保護膜148相接 觸之氧化物半導體膜153和氧化物半導體膜143的區域’及 即使由於用於降低氧化物半導體膜1 5 3和氧化物半導體膜 143中的濕氣或氫之熱處理而導致氧不足’仍可降低用作 爲施體的氧不足。因此，通道形成區可以是本徵或實質上 爲本徵，及降低由於氧不足所導致之電晶體的電特性變化 -28- 201140753 ;因此，可提高電特性。 需注意的是，通道形成區對應於與閘極電極重疊且閘 極絕緣膜係設置在半導體膜和閘極電極之間的半導體膜之 區域。在電晶體被使用作爲記億體元件之例子中，通道形 成區對應於在源極電極和汲極電極之間且與第一閘極電極 或第二閘極電極重疊且閘極絕緣膜係設置在半導體膜和第 一閘極電極或第二閘極電極之間的半導體膜之區域。 然後，圖3B圖解具有圖1 A的電路結構之記憶體單元 1〇〇的橫剖面圖之一個例子。圖3B之記憶體單元在具有絕 緣表面的基板160之上包括是底接觸電晶體且用作爲記億 體元件之電晶體1 0 1以及是底接觸電晶體且用作爲切換元 件之電晶體102。 尤其是，電晶體101在具有絕緣表面的基板160之上包 括：第一聞極電極171;絕緣膜162，係在第一閘極電極 1 7 1之上；源極電極1 7 4和汲極電極1 7 5，係在絕緣膜1 6 2之 上；與第一閘極電極1 7 1重疊且絕緣膜1 62係設置在氧化物 半導體膜1 73與第一閘極電極1 7 1之間的氧化物半導體膜 173，係與源極電極174和汲極電極175相接觸，且用作爲 主動層；絕緣膜166，係在氧化物半導體膜173、源極電極 、和汲極電極175之上；以及與氧化物半導體膜17 3重 疊之第二閘極電極176，係在絕緣膜166之上。此外，絕緣 膜167係形成在第二閘極電極176之上，及可被包括作爲電 晶體1 0 1的組件。 另外，電晶體102在具有絕緣表面的基板160之上包括 -29- 201140753 :絕緣膜162，係在閘極電極161之上；源極電極164和汲 極電極165，係在絕緣膜162之上；以及與閘極電極161重 疊且絕緣膜1 62係設置在氧化物半導體膜1 63與閘極電極 1 6 1之間的氧化物半導體膜1 63，係與源極電極1 64和汲極 電極165相接觸，且用作爲主動層。絕緣膜16 6係形成在氧 化物半導體膜163、源極電極164、和汲極電極16 5之上， 及可被包括作爲電晶體1 02的組件。 另外，電容器103係形成在電晶體101的源極電極174 和第二閘極電極176彼此重甦，且絕緣膜166係設置在電晶 體101的源極電極174和第二閘極電極176之間的區域中。 此外，圖1A、圖3A、及圖3B圖解氧化物半導體膜被 用於用作爲記憶體元件之電晶體101的主動層之例子》然 而，如上述，關於電晶體101的主動層，亦可使用除了氧 化物半導體以外的下列半導體：非晶矽、微晶矽、多晶矽 、單晶矽、非晶鍺、微晶鍺、多晶鍺、單晶鍺等等。 圖4A圖解當包括矽的半導體膜被用於用作爲記憶體 元件之電晶體1 〇 1的主動層時之記憶體單元1 〇〇的橫剖面圖 之一個例子。在圖4A之記憶體單元中，用作爲記憶體元 件之電晶體1 〇 1和用作爲切換元件之電晶體1 02係形成在具 有絕緣表面的基板200之上。 尤其是，電晶體102在具有絕緣表面的基板200之上包 括：閘極電極211 :絕緣膜230，係在閘極電極211之上； 氧化物半導體膜213，其與閘極電極211重疊且絕緣膜230 係設置在氧化物半導體膜2 1 3與閘極電極2 11之間，且用作 -30- 201140753 爲主動層；以及源極電極214和汲極電極215，係在氧化物 半導體膜213之上。絕緣膜231係形成在氧化物半導體膜 213、源極電極214、和汲極電極215之上，及可被包括作 爲電晶體1 〇 2的組件。 另外’電晶體101在形成於具有絕緣表面的基板2 00之 上的絕緣膜231之上包括：第一閘極電極221;絕緣膜212 ，係在第一閘極電極221之上；半導體膜223，其與第一閘 極電極221重疊且絕緣膜212係設置在半導體膜223與第一 閘極電極221之間，且用作爲包括矽之主動層：源極電極 224和汲極電極225，係在半導體膜223之上；絕緣膜216, 係在半導體膜223、源極電極224、和汲極電極225之上： 以及與半導體膜223重疊之第二閘極電極226，係在絕緣膜 2 16之上。此外，絕緣膜21 7係形成在第二閘極電極226之 上，及可被包括作爲電晶體1 0 1的組件。 另外，電容器103係形成在電晶體101的汲極電極225 和第二閘極電極226彼此重疊，且絕緣膜2 1 6係設置在電晶 體101的汲極電極225和第二閘極電極226之間的區域中。 然後，圖4B圖解當包括矽之半導體膜被用於用作爲記 憶體元件之電晶體1 〇 1的主動層時之記憶體單元1 〇〇的橫剖 面圖之一個例子。在圖4B的記憶體單元中，用作爲記憶體 元件之電晶體1 〇 1和用作爲切換元件之電晶體1 〇2係形成在 具有絕緣表面的基板270之上。 尤其是，電晶體102在形成於基板270之上的絕緣膜 247之上包括：閘極電極241;絕緣膜260，係在閘極電極 -31 - 201140753 241之上；氧化物半導體膜243，其與閘極電極241重疊且 絕緣膜260係設置在氧化物半導體膜243與閘極電極241之 間，且用作爲主動層；以及源極電極244和汲極電極245， 係在氧化物半導體膜243之上。絕緣膜261係形成在氧化物 半導體膜243、源極電極244、和汲極電極245之上，及可 被包括作爲電晶體1 02的組件。 此外，電晶體101在基板270之上包括：第一閘極電極 251 ;絕緣膜242，係在第一閘極電極251之上：半導體膜 25 3，其與第一閘極電極251重疊且絕緣膜242係設置在半 導體膜25 3與第一閘極電極251之間，且用作爲包括矽之主 動層：源極電極254和汲極電極255，係在半導體膜253之 上；絕緣膜246，係在半導體膜2 5 3、源極電極254、和汲 極電極255之上；以及與半導體膜253重疊之第二閘極電極 25 6，係在絕緣膜246之上。此外，絕緣膜247係形成在第 二閘極電極2 5 6之上，及可被包括作爲電晶體1 〇 1的組件。 另外，電容器103係形成在電晶體101的汲極電極255 和第二閘極電極256彼此重疊，且絕緣膜246係設置在電晶 體101的汲極電極255和第二閘極電極256之間的區域中。 需注意的是，雖然圖4A及圖4B圖解電晶體1〇1爲底閘 極電晶體之例子，但是電晶體1 〇 1可以是頂閘極電晶體或 底接觸電晶體。此外，雖然電晶體1 〇 1爲通道蝕刻型電晶 體，但是電晶體〗〇 1可以是通道保護型電晶體。另外’雖 然圖4A及圖4B圖解電晶體102爲底閘極電晶體之例子’但 是電晶體1 02可以是頂閘極電晶體或底接觸電晶體。此外 -32- 201140753 ，雖然電晶體102爲通道鈾刻型電晶體，但是電晶體102可 以是通道保護型電晶體。 (實施例2 ) 在實施例2中，將說明包括複數個記憶體單元之記憶 體裝置的結構及其驅動方法之例子。 作爲例子，圖5圖解複數個記憶體單元3 00被排列成矩 陣之NOR型記憶體裝置中的單元陣列之電路圖。包括在圖 5之記憶體裝置中的各記憶體單元3 00之結構可參考實施例 1中的記憶體單元1 〇〇之結構的說明。 尤其是，記億體單元300包括用作爲記憶體元件之電 晶體3 0 1和用作爲切換元件及可控制到電晶體3 0 1的第二閘 極電極之電位的供應之電晶體302。此外，記憶體單元3〇〇 可包括用以保持電晶體3 0 1的第二閘極電極之電位的電容 器3 03。記憶體單元3 00可視需要另具有另一電路元件，諸 如二極體、電阻器、或感應器等。 圖5中之單元陣列包括各種配線，諸如複數個輸入資 料線Din、複數個輸出資料線Dout、複數個寫入字元線WL 、和複數個讀取字元線RL等。經由這些配線，將來自單 元陣列的驅動器電路之供電電位或信號供應到記憶體單元; 3 00的每一個。因此，配線的數目係可藉由記憶體單元3〇〇 的數目和記憶體單元300的配置予以決定》 尤其是，圖5中之單元陣列包括：設置在三列和三行 中之記億體單元彼此排列成矩陣；及設置至少輸入資料，線 -33- 201140753
Dinl至Din3 '輸出資料線Doutl至Dout3、寫入字元線WLl 至WL3、和讀取字元線RL1至RL3 » 然後’將說明連接到輸入資料線Dinl、輸出資料線 Dout 1、寫入字元線WL 1、和讀取字元線RL 1之記憶體單元 3 00的其中之一作爲記憶體單元3 00中之配線和電路的連接 結構之例子。電晶體3 02的閘極電極連接到寫入字元線 WL1。電晶體302之源極電極和汲極電極的其中之一係連 接到輸入資料線Dinl，而電晶體302之源極電極和汲極電 極的另一個係連接到電晶體3 0 1的第二閘極電極。電晶體 30的第一閘極電極連接到讀取字元線RL1。電晶體301之 源極電極和汲極電極的其中之一係連接到輸出資料線 Doutl，而電晶體301之源極電極和汲極電極的另一個係連 接到被供應有諸如接地電位等固定電位之供電線3 04。 另外，電容器303之一對電極的其中之一係連接到電 晶體301的第二閘極電極，而電容器3 03之電極的另一個係 連接到被供應有諸如接地電位等固定電位的供電線3 04。 作爲例子，圖6圖解複數個記憶體單元3 00串聯連接之 NAND型記憶體裝置中的單元陣歹IJ之電路圖。圖6中的結構 與圖5中的結構相同，及包括在圖6之記憶體裝置中的各記 憶體單元之結構可參考實施例1中的記億體單元1 〇〇之結構 的說明。 圖6中的單元陣列包括三個記憶體單元被串聯連接之 三行單元陣列。尤其是，單元陣列包括設置在三行和三列 中之記憶體單元；及輸入資料線Dinl至DU3、輸出資料線 -34- 201140753
Doutl至D0ut3、寫入字元線WL1至WL3、讀取字元線RL1 至RL3、選擇信號線SEL1及SEL2、和供電線304。經由這 些配線，將來自單元陣列的驅動器電路之供電電位或信號 供應到記憶體單元的每一個。因此，配線的數目係可由記 憶體單元3 00的數目予以決定。 然後，將說明記憶體單元300中之配線和電路元件的 連接結構。例如，將重心聚焦於連接到輸入資料線Din 1、 輸出資料線Doutl、寫入字元線WL1、和讀取字元線RL1之 記憶體單元300。電晶體3〇2的閘極電極連接到寫入字元線 WL1。電晶體3 02之源極電極和汲極電極的其中之一係連 接到輸入資料線Dinl，而電晶體3 02之源極電極和汲極電 極的另一個係連接到電晶體3 0 1的第二閘極電極。電晶體 3 0 1的第一閘極電極連接到讀取字元線RL 1。此外，在輸 出資料線D〇Ut 1和被供應有諸如接地電位等固定電位的供 電線304之間，電晶體301在彼此鄰接的記憶體單元之中串 聯連接。 另外，電容器303之一對電極的其中之一係連接到電 晶體301的第二閘極電極，而電容器303之電極的另一個係 連接到被供應有諸如接地電位等固定電位的供電線3 04。 然後，將參考指定圖6中的記億體陣列作爲例子之圖 2 1說明根據本發明的一個實施例之記憶體裝置的操作。圖 2 1爲隨著時間過去之輸入到配線的信號之電位變化的時序 圖。圖21圖解電晶體301和電晶體3 02爲η通道電晶體及使 用二元資料之例子。 -35- 201140753 首先，將說明資料寫入時之記憶體裝置的操作。在資 料寫入時，當具有脈波的信號被輸入到寫入字元線WL 1時 ，脈波的電位，尤其是高位準電位，被供應到電晶體3 02 的閘極電極。閘極電極連接到寫入字元線WL 1之各電晶體 3 〇2是在導通狀態中。同時，當低位準電位被輸入到讀取 字元線RL 1時，低位準電位被供應到電晶體3 0 1的第一閘 極電極。第一閘極電極連接到讀取字元線RL1之各電晶體 3 〇 1是在關閉狀態中。 然後，具有資料的信號連續輸入到輸入資料線Din 1至 DU3。圖21圖解具有高位準電位之信號被輸入到輸入資料 線Dinl和輸入資料線Din3，以及具有低位準電位之信號被 輸入到輸入資料線Din2的例子。無須說，輸入到輸入資料 線Din 1至Din3之信號的電位位準視資料而改變。 經由在導通狀態中之電晶體3 02，將輸入到輸入資料 線DU1至Din3之電位供應到電晶體301的第二閘極電極。 根據第二閘極電極的電位決定電晶體3〇1之臨界電壓的位 移量。尤其是’因爲具有高位準電位之信號被輸入到輸入 資料線Dinl及輸入資料線Din3，所以在連接到輸入資料線 Dlnl之記憶體單元3(30和連接到輸入資料線Din3之記憶體 單元300的每一個中，電晶體301的第二閘極電極之電位是 在高位準中。亦即’在此種記憶體單元3〇〇中，用作爲記 憶體元件之電晶體301依據圖2B的線130來操作。另一方面 ’因爲具有低位準的電位之信號被輸入到輸入資料線Din2 ’所以在連接到輸入資料線DU2之記憶體單元3 00的每一 -36- 201140753 個中，電晶體3 0 1的第二閘極電極之電位是在低位準中。 亦即，在此種記憶體單元3 00中，用作爲記憶體元件之電 晶體3 0 1依據圖2 Β的線1 3 1來操作。 當完成輸入具有脈波之信號到寫入字元線WL 1時，閘 極電極連接到寫入字元線WL 1之各電晶體3 02被關閉。然 後，具有脈波之信號連續輸入到寫入字元線W L2和寫入字 元線WL3，及在包括寫入字元線WL2之記憶體單元和包括 寫入字元線WL3之各記憶體單元中同樣重複上述操作。 然後，將說明資料儲存時之記憶體裝置的操作。在資 料儲存時，所有寫入字元線WL1至WL3被供應有具有關閉 電晶體3 02的位準之電位，尤其是，低位準電位。因爲電 晶體3 0 2的關閉狀態電流如上述極低，所以保持資料寫入 時所設定之第二閘極電極的電位位準。低位準電位被供應 到所有讀取字元線R L 1至R L 3。 在圖2 1之時序圖中，爲了說明資料儲存的操作而提供 保持週期。然而’記憶體的實際操作不一定要提供保持週 期。 然後’將說明資料讀取時之記億體裝置的操作。在資 料讀取時’如同在資料儲存時一般，所有寫入字元線w L i 至WL3被供應有具有關閉電晶體3 02的位準之電位，尤其 是，低位準電位。 在N AND型記憶體裝置中’在輸入資料線和被供應有 諸如接地電位等固定電位的供電線之間，鄰接的記憶體單 元彼此串聯連接。在記憶體單元中的資料將被讀取之例子 -37- 201140753 資供來 入被， 輸與中 的線態 同料狀 相資電 元入導 單輸在 體之線 憶元電 記單供 與澧灼 flH -Λο 到憶位 接記電 連接定 制連固 控而等 由元位 藉單電 否體地 是憶接 以記如 可之諸 , 線有 中料應 區分所儲存的二元資料。 尤其是，重心聚焦在連接到輸入資料線Din 1、輸出資 料線Dout 1、寫入字元線WL 1、和讀取字元線RL 1之記憶體 單元3 00，及考慮讀取儲存在記憶體單元3 00中之高位準資 料的例子。爲了選擇連接記憶體單元3 00之輸出資料線 Doutl，使SEL1及SEL2具有高位準電位，使得能夠使連接 到SEL1之電晶體3 20和連接到SEL2之電晶體321在導通狀 態中。然後，連接到記憶體單元3 00中之電晶體3 0 1的第一 閘極電極之讀取字元線RL 1具有低位準電位。另外，讀取 字元線RL2及RL3被供應有高位準電位，使得連接到讀取 字元線RL2及RL3之各電晶體301可被導通。高位準資料被 寫入到記憶體單元3 00的電晶體301之第二閘極電極。亦即 ，根據用作爲圖2B所示的記憶體元件之電晶體30 1的操作 將臨界電壓位移到負側及變成Vth!。因此，電晶體301是 在導通狀態中。因此，連接到輸出資料線Dout 1的各個電 晶體是在導通狀態中，及輸出資料線Dout 1和被供應有接 地之供電線成爲導電狀態，使得能夠使輸出資料線Dout 1 具有與接地實質上相同的電位。 隨後，重心聚焦在連接到輸入資料線Din2、輸出資料 線Dout2、寫入字元線WL1、和讀取字元線RL1之記憶體單 元3 00，及考慮讀取儲存在記憶體單元3 00中之低位準資料 -38- 201140753 的例子。爲了選擇輸出資料線Dout2，使SEL1及SEL2具有 低位準電位’使得能夠使連接到SEL1i電晶體3 20和連接 到SEL2之電晶體32 1被導通。然後，連接到記憶體單元 300中之電晶體301的第一閘極電極之讀取字元線RL1具有 低位準電位。另外’讀取字元線RL2及RL3被供應有高位 準電位’使得連接到讀取字元線RL2及rL3之各電晶體3〇1 可被導通。低位準資料被寫入到記億體單元3〇〇的電晶體 301之第二閘極電極。亦即，根據用作爲圖2B所示的記憶 體元件之電晶體301的操作，未將臨界電壓位移及變成 Vth〇。因此’電晶體3 0 1是在關閉狀態中。因此，輸出資 料線D〇ut2和被供應有接地之供電線未在導電狀態，及使 輸出資料線Dout2具有高阻抗。 需注意的是’輸出資料線D out的每一個連接到讀取電 路，及讀取電路的輸出信號爲記憶體的實際輸出。 需注意的是，在實施例2中，當在資料讀取中選擇輸 出資料線時，圖解使用兩選擇信號線S E L 1及S E L 2和閘極 電極連接到信號線之電晶體的例子。因爲當在資料讀取中 選擇輸出資料線時，只要能夠選擇輸出資料線和連接至此 的讀取電路是在導電狀態還是未導電狀態都可接受，所以 可設置至少一選擇信號線和連接到選擇信號線之電晶體。 雖然在實施例2中，說明在複數個記憶體單元中連續 執行資料的寫入、儲存、和讀取之驅動方法，但是本發明 並不侷限於此結構。具有指定位址之唯一記憶體單元亦可 經過上述操作。 -39- 201140753 此外’在圖6之單元陣列中，四個配線（輸入資料線 Din、輸出資料線Dout、寫入字元線WL、和讀取字元線RL )連接到各記憶體單元。然而，在本發明的記憶體裝置中 ，連接到各記憶體單元的配線數目並不侷限於四個。可適 當決定配線數目和連接結構，使得記憶體單元3 00可被供 應有控制電晶體3 0 1的導通/關閉之信號、控制電晶體3 02 的切換之信號、和供應電位到電晶體3 0 1的第二閘極電極 之信號，及具有電晶體301的汲極電流量或者源極電極和 汲極電極之間的電阻之電位作爲資料可被傳送到驅動器電 路。 需注意的是，在圖21之時序圖中，輸出資料線Doutl 、Dout2、及Dout3中的陰影部表示資料未決定之狀態。另 外，雖然各信號垂直上升和下降，但是精於本技藝之人士 應明白，實際信號的波形由於信號線的負載、雜訊等等之 影β而減弱。 然後，將參考指定圖5中的單元陣列作爲例子之圖7說 明根據本發明的一個實施例之記憶體裝置的操作。圖7爲 隨著時間過去之輸入到配線的信號之電位變化的時序圖。 圖7圖解電晶體301和電晶體3 02爲η通道電晶體及使用二元 資料之例子。 首先，將說明資料寫入時之記憶體裝置的操作。在資 料寫入時，當具有脈波的信號被輸入到寫入字元線WL1時 ，脈波的電位，尤其是高位準電位，被供應到電晶體3 02 的閘極電極。閘極電極連接到寫入字元線WL 1之各電晶體 -40 - 201140753 302是在導通狀態中。另一方面，具有低於圖解用作爲記 憶體元件的電晶體之操作的圖2B中之Vth,的電位之信號被 輸入到讀取字元線R L 1 ;因此，第一閘極電極連接到讀取 字元線RL 1之各電晶體3 0 1保持關閉。 然後，具有資料的信號連續輸入到輸入資料線Din 1至 Din3。雖然圖7圖解具有高位準電位之信號被輸入到輸入 資料線Dinl至Din3的每一個之例子。但無須說，輸入到輸 入資料線Din 1至Din3的信號之電位位準視資料的內容而改 變。另外，在使用二元資料的例子中，只要輸入到輸入資 料線Dinl至Din3的信號之電位對應於兩種供電電壓（諸如 ’ Vdd及Vss)都可接受。在使用具有三或更多値之多値 資料的例子中，依據資料中所使用的基數來決定電位的位 準種類。 經由在導通狀態中之電晶體3 02，將輸入到輸入資料 線Dinl至Din3之電位供應到電晶體301的第二閘極電極。 電晶體301的臨界電壓位移量係根據第二閘極電極的電位 來決定。 當完成輸入具有脈波之信號到寫入字元線W L 1時，閘 極電極連接到寫入字元線WL1之各電晶體3 02被關閉。然 後’具有脈波之信號連續輸入到寫入字元線WL2和寫入字 元:線WL3 ’及在具有寫入字元線Wl2之記憶體單元和包括 寫入字元線WL3之各記憶體單元中同樣重複上述操作。 然後’將說明資料儲存時之記億體裝置的操作。在資 料儲存時’所有寫入字元線WL 1至WL3被供應有具有關閉 -41 - 201140753 電晶體3 02的位準之電位，尤其是，低位準電位。因爲電 晶體3 02的關閉狀態電流如上述極低，所以保持資料寫入 時所設定之第二閘極電極的電位位準。另外，所有讀取字 元線RL1至RL3被供應有具有關閉電晶體3 02的位準之電位 ’尤其是，低於圖解用作爲記憶體元件之電晶體的操作之 圖2B中的Vthi之電位。 在圖7之時序圖中，爲了說明資料儲存的操作而提供 保持週期。然而，記憶體的實際操作並不一定要提供保持 週期。 然後，將說明資料讀取時之記憶體裝置的操作。在資 料讀取時，如同在資料儲存時一般，所有寫入字元線WL1 至WL3被供應有具有關閉電晶體3 02的位準之電位，尤其 是，低位準電位。 另一方面，在資料讀取時，具有脈波之信號被連續輸 入到讀取字元線RL1至RL3。尤其是，首先，當具有脈波 之信號被輸入到讀取字元線RL 1時，脈波的電位，尤其是 高於圖解用作爲記憶體元件之電晶體的操作之圖2B中的 Vth!但低於Vth〇之電位或高於VthG之電位，被施加到電晶 體301的第一閘極電極。當電晶體301的第一閘極電極被供 應有高於圖解用作爲記億體元件之電晶體的操作之圖2B中 的Vthi但低於VthG之電位或高於Vth〇之電位時，電昂體 3 〇 1的源極電極和汲極電極之間的電阻或汲極電流係根據 資料讀取之前的最新資料寫入時所設定之臨界電壓予以決 定。 -42- 201140753 具有電晶體3 0 1的汲極電流量或電晶體3 〇 1的源極電極 和汲極電極之間的電阻値之電位作爲資料，亦即，經由輸 出資料線Dout 1至Dout3，將連接到輸出資料線D〇ut 1至 Dout 3的電晶體301之源極電極和汲極電極的其中之一的電 位係供應到驅動器電路。 需注意的是，供應到輸出資料線Doutl至Dout3之電位 的位準係根據寫入到記憶體單元之資料所決定。因此，以 理想觀點’當具有相同値之資料被儲存在複數個記億體單 元時，應供應具有相同位準之電位到連接於記憶體單元的 所有輸出資料線。然而，實際上，具有電晶體301或電晶 體3 02的特性在記憶體單元.之間變化的情況；因此，即使 欲待讀取的所有資料具有相同値，供應到輸出資料線的電 位仍會改變，使得有時電位的値分佈廣泛。因此，在記憶 體裝置中設置讀取電路作爲驅動器電路。在讀取電路中， 甚至當微小變化發生在供應到輸出資料線Dout 1至Dout3之 電位中時，仍會產生包括讀取自上述電位的資料且具有根 據理想規格所處理的振幅和波形之信號。 圖9圖解讀取電路的電路圖之例子。圖9之讀取電路包 括：用作爲切換元件之電晶體310_1至310_3，用以控制輸 入輸出資料線Doutl至Dout3的電位到讀取電路；以及用作 爲電阻器之電晶體311_1至311_3。此外，圖9之讀取電路 包括運算放大器312_1至312_3。 尤其是，電晶體3 1 1 _ 1至3 1 1 _3的閘極電極分別連接到 電晶體3 1 1 _ 1至3 1 1 _3的汲極電極。此外，高位準供電電位 -43- 201140753
Vdd被供應到閘極電極和汲極電極。另外，電晶體31 1_1 至311_3的源極電極分別連接到運算放大器312_1至312_3 的非反相輸入端子（+)。因此，電晶體311_1至311_3用 作爲連接在被供應有供電電位Vdd的節點和運算放大器 3 12_1至3 12_3的非反相輸入端子（+ )之間的電阻器。需 注意的是，雖然在圖9中閘極電極連接到汲極電極之電晶 體被使用作爲電阻器，但是本發明並不侷限於此。另一選 擇是，可使用用作爲電阻器的元件。 另外，用作爲切換元件之電晶體310_1至310_3的閘極 電極分別連接到位元線BL 1至BL3。然後，輸出資料線 Doutl至Dout3和電晶體31 1_1至311_3的源極電極之間的連 接係根據位元線BL 1至BL3之電位來控制。 例如，當電晶體310_1被導通時，記憶體單元3 00中的 電晶體3 0 1和贖取電路中的電晶體3 1 1 _ 1被串聯連接。然後 ，連接的節點上之電位Vdata被供應到運算放大器312_1至 3 1 2_3的非反相輸入端子（+ )。電位V d ata的位準係根據 電晶體3 0 1的源極電極和汲極電極之間的電阻對電晶體 3 1 1 _ 1的源極電極和汲極電極之間的電阻之比率來決定； 因此，電位Vdata的位準反映所讀取資料的値。 相對地’運算放大器3 12_1至3 12_3的反相輸入端子 (-)被供應有參考電位Vref。輸出端子Vout的電位位準 視相關於參考電位Vref的電位Vdata之位準而改變。因此 ，可獲得間接包括資料之信號。 需注意的是，即使具有相同値之資料儲存在記憶體單 -44- 201140753 元中’所讀取電位Vdata的位準之波動仍會由於記憶體單 元的特性變化而發生’使得有時電位的値會廣泛分佈。參 考電位Vref的位準係考量節點的電位Vdata之波動來決定 ，以準確讀取資料的値。 此外’雖然在圖9中將用以讀取資料的一運算放大器 用於各輸出資料線，但運算放大器的數目並不侷限於此。 當使用η値資料（n爲2或更大的自然數）時，用於各輸出 資料線之運算放大器的數目爲（η_1)。 然後’將說明資料拭除時之記憶體裝置的操作。在資 料拭除時，如同在資料寫入時一般，當具有脈波之信號被 輸入到寫入字元線WL 1時，脈波的電位，尤其是高位準電 位，被供應到電晶體3 0 2的閘極電極。閘極電極連接到字 元線WL1之各電晶體3〇2是在導通狀態中。另一方面，具 有低於圖解用作爲記憶體元件之電晶體的操作之圖2Β中的
Vth ,之電位的信號被輸入到讀取字元線RL 1 ;因此，第— 閘極電極連接到讀取字元線RL 1之各電晶體3 0 1保持關閉 〇 諸如接地電位等固定電位被供應到輸入資料線Din丨至 DU3。圖7圖解具有低位準電位之信號被輸入到所有輸入 資料線Din 1至Din3的例子。經由在導通狀態中的電晶體 3 02，將以低位準輸入到輸入資料線Dinl至DU3之低位準 固定電位供應到電晶體3 0 1的第二閘極電極。電晶體3 〇丨的 臨界電壓之位準係根據第二閘極電極的電位來重設。 當完成輸入具有脈波之信號到寫入字元線WL 1日寺，閘 -45- 201140753 極電極連接到寫入字元線WL1之各電晶體3 02被關閉。然 後，具有脈波之信號連續輸入到寫入字元線WL2和寫入字 元線WL3，及在具有寫入字元線WL2之記憶體單元和具有 寫入字元線WL3之各記憶體單元中同樣重複上述操作。 在圖7之時序圖中，提供拭除週期以說明拭除的操作 。然而，在記億體的實際操作中，不一定需要拭除週期。 在此例中，可寫入另一資料，以便覆寫所寫入的資料。根 據本發明的一個實施例之記憶體裝置具有有利點，因爲不 一定需要提供拭除週期。 雖然在實施例2中說明在複數個記億體單元中連續執 行資料的寫入、儲存、讀取、和拭除之驅動方法，但是本 發明定不侷限於此結構。具有指定位址之唯一記憶體單元 亦可經過上述操作。 此外，在圖5之單元陣列中，四個配線（輸入資料線 Din、輸出資料線Dout、寫入字元線WL、和讀取字元線RL )連接到各記憶體單元。然而，在本發明的記憶體裝置中 ，連接到各記億體單元的配線數目並不侷限於四個》可適 當決定配線數目和連接結構，使得記憶體單元3 00可被供 應有控制電晶體301的導通/關閉之信號、控制電晶體302 的切換之信號、和供應電位到電晶體3 0 1的第二閘極電極 之信號，及具有電晶體301的汲極電流量或者源極電極和 汲極電極之間的電阻之電位作爲資料可被傳送到驅動器電 路。 然後，指定使用圖5之單元陣列的記憶體裝置作爲例 46 - 201140753 子，及說明根據本發明的一個實施例之記億體裝置中的驅 動器電路之結構。 圖8圖解根據本發明的一個實施例之記億體裝置的結 構之方塊圖作爲例子。需注意的是，在圖8之方塊圖中’ 根據其功能分類記憶體裝置中的電路，及圖解分開的區塊 。然而，難以完全根據其功能來分類實際電路’及一個電 路能夠具有複數個功能。 圖8之記憶體裝置包括：單元陣列500，其中’複數個 單元陣列排列成矩陣；以及驅動器電路5 0 1，用以控制單 元陣列5 0 0的驅動。驅動器電路5 0 1包括：讀取電路5 0 2， 其產生具有讀取自單元陣列5 00之資料的信號；字元線驅 動器電路5 03 ’其每一列選擇包括在單元陣列500中之記憶 體單元；資料線驅動器電路5 04，其控制所選擇的記憶體 單元中之資料的寫入和拭除；以及控制電路，其控制讀取 電路502'字元線驅動器電路503、和資料線驅動器電路 504之操作。另外’字元線驅動器電路503包括字元線解碼 器5 0 6。此外’資料線驅動器電路5 0 4包括資料線解碼器 5 0 8和資料線選擇器5 0 9。 需注意的是’只要根據本發明的一個實施例之記憶體 裝置包括至少單元陣列500都可接受。單元陣列和驅動器 電路的部分或全部連接到單元陣列之記憶體模組亦被列入 根據本發明的一個實施例之記憶體裝置的範疇內。記億體 模組可被設置有可安裝在印刷配線板等等上之連接端子， 以及可以樹脂等等加以保護（亦即，可被封裝）。 -47- 201140753 另外’可將上述驅動器電路501的全部或部分形成在 與單元陣列500相同或不同的基板之上。在將驅動器電路 501的全部或部分設置在與單元陣列5〇〇不同的基板之上的 例子中’可經由FPC (可撓性印刷電路）等等將驅動器電 路501的全部或部分連接到單元陣列50〇。在那例子中，可 藉由COF (膜上置晶片）法將驅動器電路50〗的部分連接 到FPC。另外’可藉由COG (玻璃上置晶片）將驅動器電 路5 0 1的全部或部分連接到單元陣列5 00。 當單元陣列500和驅動器電路501形成在一基板之上時 ’連接到記憶體裝置之外部電路的組件數目被降低；因此 ，可藉由降低組裝步驟和檢測步驟數目來實現成本降低。 另外，在記憶體裝置和外部電路彼此連接之連接部中可降 低接點的數目；因此，可防止產量減少，及可防止由於連 接部的機械性薄弱所導致之可靠性降低。另一選擇是，只 有諸如字元線驅動器電路5 03、資料線選擇器5 09等驅動頻 率低於其他電路的驅動頻率至極低之電路可形成在與單元 陣列5 00同一基板之上。因此，當驅動器電路501的部分設 置在與被設置有單元陣列500同一基板之上時，可享有下 面有利點至某種程度：例如，可避免連接缺陷所導致的產 量降低、可避免連接部中的機械性薄弱、及可藉由降低組 裝步驟和檢測步驟的數目來降低成本。另外，與單元陣列 500和所有驅動器電路501形成在一基板上之例子比較，可 增加具有高驅動頻率之電路的性能特性。 當具有位址（Ax, Ay )作爲資料之信號AD被輸入到 -48- 201140753 記憶體裝置時，控制電路5 0 5將相關於位址中的行方向之 資料的位址Αχ以及相關於位址中的列方向之資料的位址 Ay分別傳送到資料線驅動器電路5 0 4和字元線驅動器電路 5 03。此外，控制電路505傳送包括輸入到記憶體裝置之資 料的信號DATA到資料線驅動器電路504。 由供應到控制電路5 0 5之信號RE (讀取賦能）、WE ( 寫入賦能）、EE (拭除賦能）等等來決定資料被寫入、 讀取、還是拭除。需注意的是，當複數個單元陣列5 0 0設 置在記憶體裝置中時，用以選擇單元陣列之信號C E (晶 片賦能）可輸入到控制電路5 05。 當由信號WE選擇資料寫入的操作時，由包括在字元 線驅動器電路5 03中之字元線解碼器506，將具有脈波之信 號輸入到對應於位址Ay之寫入字元線WL，以回應來自控 制電路5 05的指令。另一方面，當由信號WE選擇資料寫入 的操作時，資料線解碼器5 0 8供應用以控制資料線選擇器 5 09的操作之信號到資料線驅動器電路5 04中的資料線選擇 器5 09，以回應來自控制電路5 0 5的指令》在資料線選擇器 5 09中，根據來自資料線解碼器5 08之信號而取樣具有資料 之信號DATA，及所取樣的信號被輸入到對應於位址Αχ之 輸入資料線Din。 當由信號RE選擇資料讀取的操作時，從包括在字元 線驅動器電路503中之字元線解碼器5 06輸入具有脈波之信 號到對應於位址Ay之讀取字元線RL，以回應來自控制電 路505的指令。另一方面，當由信號RE選擇資料寫入的操 -49- 201140753 作時，在讀取電路5 02中，對應於位址Αχ之位元線B L的電 位被控制，以回應來自控制電路505的指令，使得對應於 位址Αχ之電晶體310_1至310_3以外的電晶體被導通》然 後，使用對應於位址Αχ之輸出資料線Dout的電位來讀取 儲存在具有對應位址之記憶體單元中的資料，及產生具有 資料的信號。 當由信號EE選擇資料拭除的操作時，從包括在字元 線驅動器電路5 03中之字元線解碼器506輸入具有脈波之信 號到對應於位址Ay之寫入字元線WL，以回應來自控制電 路5 0 5的指令。另一方面，當由信號EE選擇資料拭除的操 作時，資料線解碼器5 08供應用以控制資料線選擇器5 09的 操作之信號到資料線驅動器電路5 04中的資料線選擇器5 09 ，以回應來自控制電路505的指令。在資料線選擇器509中 ，根據來自資料線解碼器5 08之信號，而將用以拭除資料 之信號輸入到對應於位址Αχ之輸入資料線Din。 需注意的是，雖然在圖8之記憶體裝置中’字元線驅 動器電路503控制信號到寫入字元線WL之輸入以及信號到 讀取字元線RL之輸入，但是本發明並不侷限於此結構。 可在記憶體裝置中設置控制信號到寫入字元線WL之輸入 的驅動器電路以及控制信號到讀取字元線RL之輸入的驅 動器電路。 此15施例可與上述實施例的任—者適當組合實施。 (實施例3 ) -50- 201140753 指定通道蝕刻型底閘極電晶體作爲例子，及將說明根 據本發明的一個實施例之記憶體裝置的製造方法。需注意 的是，在實施例3中，指定使用氧化物半導體膜作爲用作 爲記憶體元件之電晶體和用作爲切換元件之電晶體二者中 的主動層之事例作爲說明的例子。 如圖10A所示，閘極電極401和閘極電極402係形成在 具有絕緣表面的基板400之上。 雖然並未特別限制可被使用作爲具有絕緣表面的基板 400之基板，但是基板必須具有高到足以至少耐受稍後步 驟所執行的熱處理之耐熱性。例如，可使用藉由玻璃熔化 處理或飄浮處理所形成之玻璃基板。在使用玻璃基板和稍 後步驟所執行的熱處理之溫度高的例子中，較佳使用應變 點爲73 0°C或更高之玻璃基板。作爲玻璃基板，例如，使 用諸如鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、或鋇硼矽酸鹽玻 璃等玻璃材料。需注意的是，通常，藉由含氧化鋇（BaO )的量大於氧化硼的量，可獲得耐熱且更實用的玻璃基板 。因此，使用含BaO和B2〇3之玻璃基板，較佳使得BaO的 量大於B2o3的量之玻璃基板。 需注意的是，作爲上述玻璃基板，可使用由絕緣體所 形成之基板，諸如陶瓷基板、石英基板、或藍寶石基板等 。另一選擇是，可使用結晶玻璃等等。可使用具有設置有 絕緣層的表面之不銹鋼合金等等的金屬基板。 另外，諸如塑膠等等由可撓性合成樹脂所形成之基板 通常傾向具有低的溫度上限，但是只要基板能夠耐受稍後 -51 - 201140753 製造步驟中的處理溫度仍可被使用作爲基板400。塑膠基 板的例子包括以聚乙烯對苯二甲酸酯（PET )爲代表之聚 酯、聚醚（PES)、聚萘二甲酸乙二酯（PEN)、聚碳酸 酯（PC)、聚二醚酮（PEEK)、聚颯（PSF)、聚醚醯亞 胺（PEI )、聚芳酯化合物（PAR )、聚對苯二甲酸丁二 酯（PBT)、聚醯亞胺、丙烯腈-丁二烯-苯乙烯樹脂、聚 氯乙烯、聚丙烯、聚乙烯醇、丙烯酸樹脂等。 用作爲基底膜之絕緣膜係可形成在基板400與閘極電 極4 0 1和閘極電極4 0 2之間。作爲基底膜，例如，可使用氧 化矽膜、氮氧化矽膜、氮化矽膜、氧氮化矽膜、氮化鋁膜 、或氧氮化鋁膜的單層，或者複數個這些膜的疊層。尤其 是，具有高障壁特性之絕緣膜，例如氮化矽膜、氧氮化矽 膜、氮化鋁膜、或氧氮化鋁膜被用於基底膜，使得可防止 諸如濕氣或氫等氛圍中的雜質，或者諸如鹼性金屬或重金 屬等包括在基板40 0中之雜質進入氧化物半導體膜、閘極 絕緣膜、或在氧化物半導體膜與另一絕緣膜之間的介面中 及其附近。 在此說明書中，氮氧化物意指包括氧多於氮之物質， 而氧氮化物意指包括氮多於氧之物質。 閘極電極40 1及402係可被形成有使用使用諸如鉬、鈦 、鉻、鉬、鎢、鈸、或钪等金屬材料或者包括這些金屬材 料的任一者作爲主要成分之合金材料，或者這些金屬的氮 化物之一或多個導電膜的單層或疊層。需注意的是，若鋁 或銅能夠耐受稍後步驟所執行的熱處理之溫度，則亦可使 -52- 201140753 用鋁或銅作爲此種金屬材料。較佳鋁或銅與耐火金屬材料 相組合’以便防止低耐熱性的問題和腐鈾的問題。作爲耐 火金屬材料，可使用鉬、鈦、鉻、鉬、鎢、銥、銃等等。 例如，作爲閘極電極4 0 1及4 0 2的兩層結構，下面結構 較佳：鉬膜堆疊在鋁膜之上的兩層結構，鉬膜堆疊在銅膜 之上的兩層結構，氮化鈦膜或氮化鉬膜堆疊在銅膜之上的 兩層結構，及堆疊氮化鈦膜和鉬膜之兩層結構。作爲閘極 電極40 1及402的三層結構，下面結構較佳：鋁膜、鋁和矽 的合金膜、鋁和鈦的合金膜、或鋁和銨的合金膜被使用作 爲中間層，並且夾置在選自鎢膜、氮化鎢膜、氮化鈦膜、 或鈦膜作爲頂層和底層的兩膜之間的堆疊結構。 另外，當諸如氧化銦膜、氧化銦和氧化錫的合金之膜 、氧化銦和氧化鋅的合金之膜、氧化鋅膜、氧化鋅鋁膜、 氮氧化鋅鋁膜、氧化鋅鎵膜等等之透光氧化物導電膜被用 於閘極電極40 1及402時，可提高像素部的孔徑比。 閘極電極401及402的厚度各爲10 nm至400 nm，較佳 爲100 nm至2 00 nm。在實施例3中，在使用鎢靶材藉由濺 鍍將用於閘極電極的導電膜形成具有厚度150 nm之後，藉 由蝕刻將導電膜處理（圖案化）成想要的形狀，藉以形成 閘極電極401及402。需注意的是，所形成的閘極電極之端 部位較佳爲錐形，因爲提高與形成在其上的閘極絕緣膜之 覆蓋範圍。需注意的是，可以噴墨法形成抗蝕遮罩。以噴 墨法形成抗蝕遮罩無須光罩；因此可降低製造成本。 接著，閘極絕緣膜403係形成在閘極電極401及402之 -53- 201140753 上。藉由電漿CVD、濺鍍等等，將閘極絕緣膜403形成具 有氧化矽膜、氮化矽膜、氮氧化矽膜、氧氮化矽膜、氧化 鋁膜、氮化鋁膜、氮氧化鋁膜、氧氮化鋁膜、氧化給膜、 或氧化鉅膜之單層結構或疊層結構。較佳的是閘極絕緣膜 403包括盡可能少的諸如濕氣或氫等雜質。在藉由濺鍍形 成氧化矽膜之例子中，使用矽靶材或石英靶材作爲靶材， 及使用氧或氧和氬的混合氣體作爲濺鍍氣體。 藉由去除雜質使其爲本徵氧化物半導體或實質上爲本 徵氧化物半導體之氧化物半導體（被高度淨化的氧化物半 導體）對介面能態和介面電荷極爲敏感；因此，高度淨化 的氧化物半導體和閘極絕緣膜403之間的介面相當重要。 因此，與高度淨化的氧化物半導體相接觸之閘極絕緣膜（ GI)必須具有較高的品質。 例如，較佳使用微波（2.45 GHz )之高密度電漿CVD ，因爲可形成具有高耐壓之濃密的高品質絕緣膜。這是因 爲當高度淨化的氧化物半導體與高品質的閘極絕緣膜緊密 接觸時，可降低介面能態及介面特性可令人滿意》 無須說，只要能夠形成高品質絕緣膜作爲閘極絕緣膜 ，可應用諸如濺鍍或電漿CVD等其他膜形成法。而且，能 夠形成經由形成絕緣膜之後所執行的熱處理來提高與氧化 物半導體之介面的品質和特性之絕緣膜。在任一例子中， 形成具有令人滿意的膜品質之絕緣膜作爲閘極絕緣膜、及 可降低與氧化物半導體的介面能態密度以形成令人滿意的 介面之絕緣膜。 -54- 201140753 閘極絕緣膜4 0 3可被形成具有結構如下：使用具有高 障壁特性的材料所形成之絕緣膜和諸如氧化矽膜或氮氧化 矽膜等具有較低的氮比例之絕緣膜加以堆疊。在此例中， 諸如氧化矽膜或氮氧化矽膜等絕緣膜係形成在具有高障壁 特性的絕緣膜和氧化物半導體膜之間。作爲具有高障壁特 性的絕緣膜’例如，可指定氮化矽膜、氧氮化矽膜、氮化 鋁膜、氧氮化鋁膜等等。利用具有高障壁特性的絕緣膜， 可防止諸如濕氣或氫等氛圍中的雜質、或諸如鹼性金屬或 重金屬等包括在基板400中之雜質進入.氧化物半導體膜、 閘極絕緣膜、或在氧化物半導體膜與另一絕緣膜之間的介 面中及其附近。此外，諸如氧化矽膜或氮氧化矽膜等具有 較低的氮比例之絕緣膜被形成，以便與氧化物半導體膜相 接觸，使得能夠防止具有高障壁特性的絕緣膜直接與氧化 物半導體膜相接觸。 例如，藉由濺鍍形成具有厚度50 nm至200 nm (含） 之氮化矽膜（SiNy (y>0))作爲第一閘極絕緣膜，而將具 有厚度5 nm至3 00 nm (含）之氧化矽膜（SiOy (y>0))堆 疊在第一閘極絕緣膜之上作爲第二閘極絕緣膜；因此，可 使用這些膜作爲100 nm厚的閘極絕緣膜403。可依據電晶 體所需的特性來適當決定閘極絕緣膜403之厚度，及可約 爲 350 nm 至 400 nm。 在實施例3中，形成具有結構如下的閘極絕緣膜4 0 3 : 藉由濺鍍所形成之具有厚度1〇〇 nm的氧化矽膜堆疊在藉由 濺鍍所形成之具有厚度50 nm的氮化矽膜。 -55- 201140753 爲了使閘極絕緣膜403中含有盡可能少的氫、氫氧根 、和濕氣，較佳的是形成閘極電極401及402之基板400在 濺鍍設備的預熱室中預熱，使得諸如吸附於基板400上之 諸如濕氣或氫等雜質被消除和去除，作爲膜形成的預處理 。需注意的是，預熱的溫度爲100°C至400°C (含），較佳 爲150°C至3 00 °C (含）。作爲設置在預熱室中之抽空單元 ，低溫泵較佳。需注意的是，可省略此預熱處理。 接著，在閘極絕緣膜403之上，氧化物半導體膜404被 形成具有厚度2 nm至200 nm (含），較佳爲3 nm至50 nm (含），更佳爲3 nm至20 nm (含）。藉由使用氧化物半 導體作爲靶材，以濺鍍形成氧化物半導體膜404。而且， 可在稀有氣體（諸如，氬）氛圍、氧氛圍、或包括稀有氣 體（諸如，氬）和氧之混合氛圍中，以濺鍍形成氧化物半 導體膜404。 需注意的是，在藉由濺鍍形成氧化物半導體膜4 04之 前，藉由引進氬氣和產生電漿，較佳以反向濺鍍來去除閘 極絕緣膜403的基板上之灰塵。反向濺鍍意指在未施加電 壓到靶材側之下，在氬氛圍中，使用RF電源來施加電壓 到基板側以修改表面。需注意的是，可使用氮氛圍、氦氛 圍等等來取代氬氛圍。另一選擇是，可使用添加氧、氧化 亞氮等等之氬氛圍。另一選擇是，可使用添加氯、四氯化 碳等等之氬氛圍。 關於氧化物半導體膜404，可使用如上述此種氧化物 半導體。 -56- 201140753 在實施例3中’作爲氧化物半導體膜4〇4，使用以包括 銦（In )、鎵（Ga )、和鋅（zn )之氧化物半導體靶材， 藉由濺鍍法所獲得的具有厚度30 nm之In-Ga-Ζη-Ο類非單 晶膜。在使用濺鍍之例子中，含2 w t %至1 〇 w t % (含）的 Si〇2之靶材可被用於膜形成。包括In、Ga、及以之氧化物 半導體靶材的充塡率爲9 0 %至1 〇 〇 % (含），較佳爲9 5 °/。至 99.9% (含）。藉由使用具有高充塡率之氧化物半導體靶 材，形成濃密的氧化物半導體膜。 以將基板支托在維持於降壓的處理室中，在去除處理 室內所剩餘的濕氣同時，將已去除氫和濕氣之濺鍍氣體引 進處理室內’及使用金屬氧化物作爲靶材之此種方式，將 氧化物半導體膜4〇4形成在基板400之上。在膜形成時，基 板溫度可以爲l〇〇°C至600。(：（含），較佳爲200°C至 4 0 0 ° C (含）。在加熱基板的同時執行膜形成，藉以可降 低所形成的氧化物半導體層所含有之雜質濃度。此外，可 降低由於濺鍍的破壞。爲了去除處理室中的剩餘濕氣，較 佳使用誘捕式真空泵。例如，較佳使用低溫泵、離子泵、 或鈦昇華泵。抽空單元可以是設置有冷凝阱之渦輪泵。在 以低溫栗抽空之沉積室中，例如，去除氫原子、諸如水（ H20)等含氫原子之化合物（較佳含探原子之化合物）等 等，藉以可降低沉積室所形成之氧化物半導體膜中的雜質 濃度。 作爲沉積條件的一個例子，基板和靶材之間的距離爲 100 mm、壓力爲0.6 Pa、直流（DC)電源爲0.5 kw、及氛 -57- 201140753 圍爲氧氛圍（氧流率的比率爲1 00% )。需注意的是，脈 衝式直流（DC )電源較佳，因爲可降低亦被稱爲粒子及 在膜形成時產生之灰塵，及可使膜厚度均勻。氧化物半導 體膜較佳具有厚度5 nm至30 nm (含）。因爲適當厚度係 依據所使用的氧化物半導體材料而定，所以可視材料而適 當決定厚度。 爲了使氧化物半導體膜404盡可能不含有諸如氫、氫 氧根、或濕氣等雜質，在膜形成之前，於濺鍍設備的預熱 室中預熱被設置有閘極絕緣膜403之基板400，較佳的是使 得吸附於基板400上之諸如濕氣或氫等雜質被消除或去除 。需注意的是，預熱的溫度爲l〇〇°C至400°C (含），較佳 爲150°C至3 00°C (含）。作爲設置在預熱室中之抽空單元 ，低溫泵較佳。需注意的是，可省略此預熱處理。此外， 在形成絕緣膜411之前，可在形成源極電極407、汲極電極 408、源極電極409、和汲極電極410之基板400上同樣執行 預熱。 濺鍍的例子包括：RF濺鍍法，其中，高頻電源被用 於濺鍍電源；DC濺鍍法；及脈衝式DC濺鍍法，其中，以 脈衝方式施加偏壓。RF濺鍍法主要用在形成絕緣膜時， 而DC濺鍍法主要用在形成金屬膜時。 此外，亦具有能夠設定不同材料的複數個靶材之多源 濺鍍設備。利用多源濺鍍設備，可將不同材料的膜形成堆 璺在同一室中，或可在同一室中同時藉由放電形成複數種 材料的膜。 -58- 201140753 另一選擇是，被設置有磁性系統在室內之濺鍍設備被 用於磁電管濺镀，或可使用用於在未使用輝光放電之下使 用微波所產生的電漿之ECR濺鍍的濺鍍設備。 另外，作爲使用濺鍍之沉積方法，可使用反應性濺鍍 ，其中，在膜形成期間靶材物質和濺鍍氣體成分彼此起化 學反應以形成其薄的化合物膜；或者偏壓濺鍍，其中，在 膜形成期間亦施加電壓。 可在未暴露於空氣之下連續形成閘極絕緣膜403和氧 化物半導體膜4 04。在未暴露於空氣之下之連續膜形成能 夠在未受到諸如水、碳氫化合物等飄浮在空氣中的氛圍成 分或雜質元素等等之污染之下而獲得疊層之間的各介面。 因此，可降低電晶體的特性變化。 接著，如圖1 0B所示，藉由蝕刻等等將氧化物半導體 膜404處理（圖案化）成想要的形狀，藉以在島型氧化物 半導體膜405及406與閘極電極401及402重疊之位置中，將 島型氧化物半導體膜405及406形成在閘極絕緣膜403之上 〇 可以噴墨法形成用以形成島型氧化物半導體膜405及 40 6之抗蝕遮罩。以噴墨法形成抗蝕遮罩無須光罩；因此 可降低製造成本。 在閘極絕緣膜403中形成接觸孔之例子中，在形成島 型氧化物半導體膜405及406時可執行形成接觸孔之步驟。 需注意的是，用以形成島型氧化物半導體膜405及406 之蝕刻可以是濕式蝕刻、乾式蝕刻、或乾式蝕刻和濕式鈾 -59- 201140753 刻二者。作爲用於乾式蝕刻的蝕刻氣體，使用含氯的氣體 (氯類氣體，諸如氯（Cl2 )、氯化硼（BC13 )、氯化矽 (SiCl4)、或四氯化碳（CC14)等）等等。另一選擇是 ，可使用含氟的氣體（氟類氣體，諸如四氟化碳（cf4) 、氟化硫（sf6 )、氟化氮（nf3 )、或三氟甲烷（chf3 )等）；溴化氫（HBr ):氧（02 );添力卩諸如氦（He ) 或氬（Ar)等稀有氣體之這些氣體的任一個等等。 作爲乾式蝕刻，可使用平行板RIE (反應性離子蝕刻 )法或ICP (電感式耦合電漿）蝕刻法。爲了將層蝕刻成 想要的形狀，適當地調整蝕刻條件（施加到線圈型電極之 電力量，施加到基板側上之電極的電力量，基板側上的電 極之溫度等）。 作爲用於濕式蝕刻之蝕刻劑，可使用磷酸、乙酸、硝 酸的混合溶液等。另一選擇是，可使用ITO07N (由 ΚΑΝΤΟ化學股份有限公司所製造）等等。藉由清潔將濕 式蝕刻之後的蝕刻劑與所蝕刻的材料一起去除。可將包括 蝕刻劑和被蝕刻掉的材料之廢棄液體淨化及再使用材料。 當從蝕刻之後的廢棄液體收集包括在氧化物半導體膜中之 諸如銦等材料及再使用時，可有效使用資源和可降低成本 需注意的是，在隨後步驟中之導電膜的形成之前執行 反向濺鍍，較佳的是使得附著於島型氧化物半導體膜405 、島型氧化物半導體膜406、和閘極絕緣膜403的表面上之 抗蝕劑剩餘物等等被去除。 -60- 201140753 然後，在氮氛圍、氧氛圍、超乾燥空氣（水含量爲低 於或等於20 ppm，較佳爲低於或等於1 ppm，更佳爲及低 於或等於10 ppb之空氣）的氛圍、或稀有氣體（諸如，氬 和氦）氛圍中，對氧化物半導體膜405及406執行熱處理。 對氧化物半導體膜4〇5及406執行熱處理，可消除氧化物半 導體膜405及406中之濕氣或氫。尤其是，可以35 0。C至 85〇°C(或玻璃基板的應變點或更少）（含），且較佳爲 5 5 0°〇至75 0°0：(含）來執行熱處理。例如，可以600°(：執 行熱處理約三分鐘至六分鐘（含）。因爲以RTA法可以短 時間執行脫水處理或除氫處理，所以甚至載波離基板的應 變點之上的溫度中仍可執行熱處理。另一選擇是，可在基 板溫度約450°C之狀態中執行熱處理約一小時。 在實施例3中，在基板溫度約600°C之狀態中，於氮氛 圍中，以熱處理設備的其中之一的電爐，對氧化物半導體 膜405及406執行熱處理達六分鐘。熱處理之後，氧化物半 導體膜405及406未暴露於空氣，以防止濕氣或氫的再次進 入。 需注意的是，熱處理設備並不侷限於電爐，及可包括 藉由來自諸如電阻加熱元件等加熱元件的熱傳導或熱輻射 來加熱欲待處理的物體之裝置。例如，可使用諸如GRTA (氣體快速熱退火）設備或LRTA (燈快速熱退火）等RTA (快速熱退火）設備。LRTA設備爲用以藉由從諸如鹵素 燈、金屬鹵化物燈、氙弧光燈、碳弧光燈、高壓鈉燈、或 高壓水銀燈等燈所發出的光之輻射（電磁波）來加熱欲待 -61 - 201140753 處理的物體之設備。GRTA設備爲使用高溫氣體的熱處理 之設備。作爲氣體，使用不由於熱處理而與欲待處理的物 體起反應之鈍氣，諸如氮或諸如氬等稀有氣體等。 例如，熱處理可利用GRTA，其中，基板被移至已被 加熱至高溫650°C至700°C之鈍氣中，在那裡加熱幾分鐘， 而後將基板移出鈍氣之外。利用GRTA，可達成短時間週 期之高溫熱處理。 需注意的是，在熱處理中，較佳的是濕氣、氫等等未 包含在氮或諸如氦、氖、或氬等稀有氣體中。例如，引進 到熱處理設備之氮或諸如氦、氖、或氬等稀有氣體的純度 爲6N( 99.9999%)或更大，較佳爲7N( 99.99999%)或更 大（亦即，雜質濃度爲1 ppm或更低，較佳爲0.1 ppm或更 低）較佳。 另外，當在溫度爲85°C及施加到閘極之電壓爲2 X 106 V/cm的條件下，將含諸如濕氣或氫等雜質之氧化物半導 體經過閘極偏壓-溫度應力測試（BT測試）達1 2小時時， 可藉由高電場（B:偏壓）和高溫（T:溫度）劈開雜質 和氧化物半導體的主要成分之間的接合，及所產生的懸鍵 引起臨界電壓（Vth )的飄移。然而，如上所述，提高閘 極絕緣膜和氧化物半導體膜之間的介面中之特性，及盡可 能去除氧化物半導體膜中的雜質，尤其是濕氣、氫等等， 使得能夠獲得耐受BT測試的電晶體。 經由上述步驟，可降低氧化物半導體膜中之氫的濃度 ，及高度淨化氧化物半導體膜。因此，能夠使氧化物半導 -62- 201140753 體膜穩定。此外，低於或等於玻璃轉換溫度之溫度的熱處 理能夠形成載子密度極低之具有寬能帶隙的氧化物半導體 膜。因此，能夠使用大面積基板來製造電晶體；因此，可 提高大量生產力。此外，藉由使用降低氫濃度之高度淨化 的氧化物半導體膜，能夠製造具有高耐壓、縮減的短通道 效應、和高開關比之電晶體。 需注意的是，當加熱氧化物半導體膜時，平面狀晶體 形成在上表面中，雖然其視氧化物半導體膜的材料和加熱 條件而定。較佳的是平面狀晶體爲C軸對準在垂直於氧化 物半導體膜的表面之方向上的單晶。另外，使用a-b平面 在通道形成區中彼此對應之多晶，或者a軸或b軸在通道形 成區中彼此對應之多晶，且爲c軸對準在垂直於氧化物半 導體膜的表面之方向上者較佳。需注意的是，當氧化物半 導體膜的基表面不平均時，平面狀晶體爲多晶。 然後，如圖10C所示，欲成爲源極電極和汲極電極（ 包括形成在與源極電極和汲極電極相同層中之配線）之導 電膜係形成在與閘極絕緣膜403、氧化物半導體膜405、和 氧化物半導體膜406之上，然後，將導電膜圖案化。然後 ’源極電極407和汲極電極408係形成在氧化物半導體膜 405之上，及源極電極409和汲極電極410係形成在氧化物 半導體膜406之上。導電膜係可藉由濺鍍或真空蒸發法來 形成。作爲欲成爲源極電極和汲極電極（包括形成在與源 極電極和汲極電極相同層中之配線）之導電膜，具有選自 A1 (鋁）、（：I•(鉻）、Cu (銅）、Ta (鉬）、Ti (鈦）、 -63- 201140753
Mo (鉬）、及W (鎢）之元素；包括這些元素的任一者作 爲成分之合金；組合包括這些元素的任一者之合金等等。 此外，可使用諸如Cr、Ta、Ti、Mo、或W等耐火金屬的膜 堆疊在Al、Cu等等的金屬膜之下側或上側上的結構。而且 ，可使用添加諸如砂、欽、鉬、鶴、鉬、鉻、銳、钪、或 釔等防止小丘或鬚狀物產生在鋁膜中之元素的鋁材，因而 提高耐熱性。 另外，導電膜可具有單層結構或兩或多層之堆疊結構 。例如，可指定包括矽之鋁膜的單層結構，鈦膜堆疊在鋁 膜之上的兩層結構，鈦膜、鋁膜、和鈦膜以此順序加以堆 疊之三層結構等等。 另一選擇是，欲成爲源極電極和汲極電極（包括形成 在與源極電極和汲極電極相同層中之配線）之導電膜係可 使用導電金屬氧化物來形成。作爲導電金屬氧化物，可使 用氧化銦（Ιη203 )、氧化錫（Sn02)、氧化鋅（ZnO)、 氧化銦和氧化錫的合金（In203-Sn02，縮寫爲ITO )、氧 化銦和氧化鋅的合金（In203- ZnO )、或添加矽或氧化矽 之金屬氧化物材料。 在形成導電膜之後執行熱處理的例子中，較佳的是導 電膜具有足夠高到耐受熱處理之耐熱性。 然後，抗蝕遮罩係形成在導電膜之上。藉由選擇性蝕 刻來形成源極電極407、汲極電極408、源極電極409、和 汲極電極410。之後，去除抗蝕遮罩。 紫外線、KrF雷射光束、或ArF雷射光束被用於光致 -64- 201140753 微影步驟中用以形成抗蝕遮罩之曝光。欲在稍後步驟所形 成之電晶體的各通道長度Z係由氧化物半導體膜405及406 之上彼此鄰接的源極電極的下端和汲極電極的下端之間的 距離所決定。在通道長度Z短於25 ηιη及執行光致微影步驟 中用以形成抗蝕遮罩之曝光的例子中，使用具有波長短如 幾奈米至幾十奈米之超紫外線。利用超紫外線的曝光產生 闻解析度和大的焦點深度。因此稍後步驟所完成之電晶 體的通道長度1可以是10 nm至1000 nm (含），及可增加 電路的操作速度，而且關閉狀態電流的値極小，使得可達 成低電力消耗。 需注意的是，適當調整各材料和蝕刻條件，使得在蝕 刻導電膜時盡可能不去除氧化物半導體膜405及406。 在實施例3中，使用鈦膜作爲導電膜，及藉由使用包 括氨和氧化的水之溶液（過氧化氨混合物），對導電膜執 行濕式蝕刻，使得源極電極407、汲極電極408、源極電極 409、和汲極電極410被形成。作爲包括過氧化氨混合物之 溶液，尤其是，使用以體積比5 : 2 : 2混合氧化的水（3 1 wt%過氧化氫）、氨水（28 wt%銨）、和水之溶液。另一 選擇是，可使用含氯（Cl2 )、氯化硼（BCL3 )等等之氣 體，對導電膜執行乾式蝕刻。 當經由上述圖案化形成源極電極407、汲極電極408、 源極電極409、和汲極電極410時，島型氧化物半導體膜 405中之曝光部的部分被蝕刻，使得有時形成溝槽（凹下 部）。可以噴墨法形成用以形成源極電極407、汲極電極 -65- 201140753 408、源極電極409、和汲極電極410之抗蝕遮罩。以噴墨 法形成抗蝕遮罩無須光罩；因而可降低製造成本。 此外，爲了降低用於光致微影步驟之光罩數目和步驟 數目，可藉由使用由多色調遮罩所形成之抗蝕遮罩來執行 蝕刻。經由多色調遮罩透射光以具有複數個強度。藉由使 用多色調遮罩所形成之抗蝕遮罩具有複數個厚度，及可進 一步藉由蝕刻改變形狀；因此，可在複數個蝕刻步驟中使 用抗蝕遮罩，以處理成不同圖案。因此，對應於至少兩或 多種不同圖案之抗蝕遮罩係可由一多色調遮罩所形成。因 此，可降低曝光罩的數目，及亦可降低對應的光致微影步 驟之數目，藉以可實現處理的簡化。 接著，使用諸如N20、N2、或Ar等執行電漿處理。藉 由電漿處理，去除附著於氧化物半導體膜的露出表面之水 等。另一選擇是，也可使用氧和氬的混合氣體執行電漿處 理。 需注意的是，在執行電漿處理之後，如圖1 0D所示， 絕緣膜411被形成，以便覆蓋源極電極407、汲極電極408 、源極電極409、汲極電極410、氧化物半導體膜410、氧 化物半導體膜405、及氧化物半導體膜406。較佳的是絕緣 膜4 1 1包括盡可能少之諸如濕氣或氫等雜質，及絕緣膜4 1 1 係可使用單層絕緣膜或堆疊的複數個絕緣膜所形成。當氫 包括在絕緣膜411中時，發生氫進入氧化物半導體膜或氧 化物半導體膜中的氧被氫擷取，藉以氧化物半導體膜的背 通道部具有較低電阻（η型導電性）：因此，可形成寄生 -66 - 201140753 通道。因此，爲了形成含有盡可能少的氫之絕緣膜411， 較佳利用未使用氫的膜形成法。較佳的是具有高障壁特性 之材料被使用於絕緣膜4 1 1。例如，作爲具有高障壁特性 的絕緣膜，可使用氮化矽膜、氧氮化矽膜、氮化鋁膜、氧 氮化鋁膜等等。當使用堆疊的複數個絕緣膜時，諸如氧化 矽膜或氮氧化矽膜等具有比具有高障壁特性之絕緣膜低的 氮比例之絕緣膜形成在接近氧化物半導體膜405及406的側 邊上。然後，具有高障壁特性的絕緣膜被形成，以便與源 極電極407、汲極電極408、源極電極409、汲極電極410、 氧化物半導體膜405、和氧化物半導體膜406重疊，且具有 較低氮比例之絕緣膜在具有障壁特性的絕緣膜與源極電極 、汲極電極、和氧化物半導體膜之間。利用具有高障壁特 性之絕緣膜，可防止諸如濕氣或氫等雜質進入氧化物半導 體膜405和氧化物半導體膜406、閘極絕緣膜403，或在另 —絕緣膜與氧化物半導體膜405及406的每一個之間的介面 中及其附近。此外，諸如氧化矽膜或氮氧化矽膜等具有較 低的氮比例之絕緣膜被形成，以便與氧化物半導體膜405 及406相接觸，使得能夠防止具有高障壁特性的絕緣膜直 接與氧化物半導體膜405及406相接觸。 在實施例3中，形成具有結構如下之絕緣膜4 1 1 :藉由 濺鍍所形成之具有厚度100 nm的氮化矽膜堆疊在藉由濺鍍 所形成之具有厚度200 nm的氧化矽膜之上。膜形成時之基 板溫度可在室溫至300°C (含）的範圍中，及在實施例3中 爲 1 00。（：。 -67- 201140753 需注意的是，可在形成絕緣膜4 1 1之後執行熱處理。 以 200°C 至 400°C (含），例如 250°C 至 350°C (含），在 氮氛圍、氧氛圍、超乾燥空氣（水含量低於或等於20 ppm ，較佳爲低於或等於1 ppm，且更佳爲低於或等於10 ppb 之空氣）的氛圍、或稀有氣體（諸如，氬和氦）氛圍中執 行熱處理。在實施例3中，以25 0°C在氮氛圍中執行熱處理 達一小時。另一選擇是，在形成源極電極407、汲極電極 408、源極電極409、和汲極電極410之前，可執行在短時 間中以高溫所執行的熱處理之RTA處理，如同當氧化物半 導體膜經過熱處理時一般。在設置包括氧的絕緣膜411以 便與形成在源極電極407與汲極電極408之間的氧化物半導 體膜405之露出區相接觸之後，或者在設置包括氧的絕緣 膜411以便與形成在源極電極409和汲極電極410之間的氧 化物半導體膜406之露出區相接觸之後執行熱處理；因此 ，甚至當在氧化物半導體膜上所執行的熱處理使氧不足發 生在氧化物半導體膜405及406中，仍將氧供應到氧化物半 導體膜40 5及氧化物半導體膜406。氧被供應到與絕緣膜 4Π相接觸之氧化物半導體膜405及4 06的部分，以降低用 作爲施體之氧不足，使得能夠實現滿足化學計量組成比之 結構。結果，可使氧化物半導體膜405及406成爲本徵半導 體膜或ΪΙ質上爲本徵半導體膜。因此，可提高電晶體的電 特性及可降低其電特性的變化。只要其在形成絕緣膜4 1 1 之後執行，並未特別限制此熱處理的時序。當此熱處理亦 用作爲另一步驟的熱處理時，例如，形成樹脂膜時的熱處 -68- 201140753 理或用以降低透明導電膜的電阻之熱處理，在不增加步驟 數目之下，氧化物半導體膜405及406可以是本徵（i型） 或實質上爲本徵。 圖11A圖解完成到圖l〇D的步驟之後的記億體裝置的 俯視圖。需注意的是，沿著圖11 A中的虛線A1-A2所取之 橫剖面圖對應於圖10D。 然後，藉由蝕刻等等將接觸孔4 1 2形成在絕緣膜4 1 1中 ，以露出汲極電極408的部分。接著，如圖10E所示，在藉 由圖案化形成在絕緣膜4 1 1之上的導電膜以便與氧化物半 導體膜406重疊而形成背閘極電極413之後，絕緣膜414被 形成，以便覆蓋背閘極電極4 1 3。背閘極電極4 1 3連接到接 觸孔412中的汲極電極408。背閘極電極413係可使用類似 於閘極電極401及402或源極電極407、汲極電極408、源極 電極409、和汲極電極4 1 0的材料和結構來形成。 背閘極電極413的厚度被設定爲10 nm至400 nm，較佳 爲100 nm至20 0 nm。在實施例3中，形成以鈦膜、鋁膜、 和鈦膜堆疊之導電膜，藉由光致微影法等等形成抗蝕遮罩 ，及藉由蝕刻去除不必要部位’使得導電膜被處理（圖案 化）成想要的形狀之此種方式來形成背閘極電極4 1 3。 較佳的是絕緣膜414係使用具有能夠防止氛圍中之濕 氣、氫、氧等等影響電晶體的特性之高障壁特性的材料來 予以形成。例如’藉由電漿CVD、濺鍍等等’可將絕緣膜 4 1 4形成具有氮化矽膜、氧氮化矽膜、氮化鋁膜、氧氮化 鋁膜等等之單層結構或疊層結構’作爲具有高障壁特性的 -69- 201140753 絕緣膜。爲了獲得障壁特性的效果，例如，較佳的是絕緣 膜414被形成而具有厚度15 nm至400 nm。 在實施例3中，藉由電漿CVD將絕緣膜形成厚度300 nm。在下列條件之下形成絕緣膜：矽烷氣體的流率爲4 seem;—氧化二氮（N20)的流率爲800 seem;及基板溫 度爲400°C。 經由上述步驟，形成用作爲切換元件之電晶體420、 用作爲記憶體元件之電晶體421、和電容器430。圖11B圖 解圖1 0 E所示之記憶體單元的俯視圖。圖1 ο E對應於沿著 圖1 1 B的虛線A 1 - A 2所取之橫剖面圖。 電晶體420包括：閘極電極401，係形成在具有絕緣表 面的基板400之上；閘極絕緣膜403，係在閘極電極401之 上；氧化物半導體膜405，其與閘極電極401重疊且在閘極 絕緣膜403之上；以及一對源極電極407和汲極電極408, 係形成在氧化物半導體膜405之上。電晶體420可包括設置 在氧化物半導體膜405之上的絕緣膜411作爲其組件。圖 10E所示之電晶體420具有通道蝕刻型結構，其中，氧化物 半導體膜405在源極電極407和汲極電極408之間被部分蝕 刻。 需注意的是’雖然說明電晶體4 2 0作爲單閘極電晶體 ，但是視需要可藉由具有彼此電連接的複數個閘極電極 4〇 1 ’而形成具有複數個通道形成區之多閘極電晶體。 另外’電晶體42 1包括：閘極電極402，其係設置在具 有絕緣表面的基板400之上；閘極絕緣膜403，係在閘極電 -70- 201140753 極402之上；氧化物半導體膜406，係與閘極電極402重疊 且在閘極絕緣膜403之上；源極電極409和汲極電極410之 一對電極，係設置在氧化物半導體膜406之上；絕緣膜411 ，係形成在氧化物半導體膜406、源極電極409、和汲極電 極4 1 0之上；以及背閘極電極4 1 3，係與氧化物半導體膜 406和閘極電極402重疊且在絕緣膜41 1之上。可包括形成 在背閘極電極4 1 3之上的絕緣膜4 1 4作爲電晶體42 1的組件 。圖10E所示之電晶體421具有通道蝕刻型結構，其中，氧 化物半導體膜406在源極電極409和汲極電極410之間被部 分蝕刻。 需注意的是，雖然說明電晶體42 1作爲單閘極電晶體 ，但是視需要可藉由具有彼此電連接的複數個閘極電極 4 02，而形成具有複數個通道形成區之多閘極電晶體。 電容器430係形成在電晶體421的源極電極409與電晶 體421的背閘極電極413彼此重疊，且絕緣膜411係設置在 電晶體421的源極電極409與電晶體42〗的背閘極電極413之 間的區域中。 包括在電晶體421中之閘極電極402用作爲第一電極， 其可藉由控制電極402的電位來選擇諸如寫入、讀取、儲 存、和拭除等記憶體元件之操作。背閘極電極4 1 3用作爲 第二電極’其可控制使用作爲記憶體元件之電晶體42丨的 臨界電壓。需注意的是，雖然在實施例3中，指定電晶體 421用作爲具有在形成氧化物半導體膜406之前所形成的鬧 極電極402作爲第一電極’及在形成氧化物半導體膜406之 -71 - 201140753 後所形成的背閘極電極4 1 3作爲第二電極之記憶體元件的 記憶體單元作爲例子，但是本發明並不侷限於此結構。例 如，亦可利用在電晶體42 1中，在形成氧化物半導體膜406 之前所形成的閘極電極402用作爲第二電極，及在形成氧 化物半導體膜406之後所形成的背閘極電極4 13作爲第一 電極之結構。需注意的是，在此例中，取代背閘極電極 4 13的閘極電極402連接到電晶體420的汲極電極408。 此外，在圖11B中’圖解背閘極電極413重曼整個氧化 物半導體膜4 1 6之事例作爲例子，但是本發明並不侷限於 此結構。只要背閘極電極413重疊包括在氧化物半導體中 之通道形成區的至少部分，可利用任何結構。 需注意的是，氧化物半導體的能帶隙、碳化矽的能帶 矽、和氮化鎵的能帶隙分別爲3.0 eV至3.5 eV、3.26 eV、 及3 . 3 9 eV :它們約爲矽的能帶隙三倍寬。諸如碳化矽和 氮化鎵等化合物半導體與氧化物半導體一樣，因爲它們爲 寬能帶隙半導體，其特性具有提高電晶體的耐壓、降低電 力損耗等等之有利點。 隨後，如同在實施例3中一般，將說明藉由盡可能去 除氧化物半導體膜所含有之諸如濕氣、氫等雜質來高度淨 化氧化物半導體膜將如何影響電晶體的特性。 圖12爲包括氧化物半導體之反相交錯式電晶體的縱向 橫剖面圖。氧化物半導體膜（OS )係設置在閘極電極（ GE )之上，且閘極絕緣膜（GI )在氧化物半導體膜（〇 S )和閘極電極（GE )之間，源極電極（S )和汲極電極（ -72· 201140753 D )係設置在其上，及絕緣膜被設置，以便覆蓋源極電極 (S )和汲極電極（D )。 圖13爲沿著圖12所示之剖面A-A’的能帶圖（槪要圖） 。在圖13中，黑圈（·）和白圈（〇)分別表示電子和電 洞及具有電荷-q及+q。以施加到汲極電極（D )的正電壓 (Vd > 〇 )，虛線表示沒有電壓施加到閘極電極（GE )( VG = 0 )時，而實線表示正電壓施加到閘極電極（GE )( VG > 0 )時。在沒有電壓施加到閘極電極（GE )時，因爲 高電位障壁，所以載子（電子）未從源極電極（S )注射 到氧化物半導體膜（〇S )側，使得沒有電流流動，此意 謂關閉狀態。反之，當正電壓施加到閘極電極（GE )時 ，電位障壁降低，使得電流流動，此意謂導通狀態。 圖14A及14B爲沿著圖12所示之剖面B-B’的能帶圖（ 槪要圖）。圖1 4 A圖解正電位（V g > 〇 )施加到閘極電極 (GE)之狀態以及載子（電子）流動在源極電極（S)和 汲極電極（D)之間的導通狀態。圖14B圖解負電壓（VG < 〇 )施加到閘極電極（GE )之狀態以及關閉狀態（少數 載子不流動）。 圖1 5圖解真空位準和金屬的功函數（<)之間以及真 空位準和氧化物半導體的電子親和力（χ )之間的關係。 在一般溫度中，金屬中的電子退化及費米能階位在導 電帶中。另一方面，通常，習知氧化物半導體爲η型半導 體，及其費米能階（Ef)位在較接近導電帶（Ec)而遠離 位在能帶隙的中間之本徵費米能階（Ei )。需注意的是， -73- 201140753 已知氧化物半導體中之氫的部分爲施體及產生η型氧化物 半導體的因素之一。另外，已知氧不足爲產生η型氧化物 半導體的成因之一。 相對地，根據本發明的一個實施例，從氧化物半導體 去除氧不足及去除η型雜質之氫以便高度淨化，使得盡可 能不包括除了氧化物半導體的主要成分之外的雜質；因此 ，使氧化物半導體極爲接近本徵氧化物半導體。亦即，非 藉由添加雜質，而是藉由盡可能去除氧不足和諸如濕氣或 氫等雜質以具有高純度，使得獲得本徵（i型）半導體或 實質上爲本徵（i型）半導體之氧化物半導體，而使氧化 物半導體極爲接近本徵氧化物半導體。利用上述結構，費 米能階（Ef)可實質上接近與本徵費米能階（Ei )相同的 位準，如箭頭所示。 在氧化物半導體的能帶隙（Eg)爲3.15 V，電子親和 力（χ)可說是4.3 eV。包括在源極電極和汲極電極中之 鈦（Ti)的功函數實質上等於氧化物半導體的電子親和力 (χ)。在那例子中，對電子的Schottky (肖特基）障壁 未形成在金屬和氧化物半導體之間的介面中。 在此例中，如圖1 4 A所示，電子沿著閘極絕緣膜和高 度淨化的氧化物半導體之間的介面中之能量穩定的氧化物 半導體之最下面部分移動。 在圖1 4B中，當負電位施加到閘極電極（GE )時，少 數載子之電洞實質上爲零；因此，電流實質上接近零。 然後，計算氧化物半導體中的本徵載子密度。In-Ga- -74- 201140753 Ζη-0類氧化物半導體的能帶隙爲3 〇5 ，及根據此値來 計算本徵載子密度。已知實心的電子之能量分佈/(E)遵循 以下面公式所表示之費米-狄拉克統計。 [公式1 ] /(£)= 1 + exp
E-Ef kT (1) 在載子密度不是非常高（未產生）之一般半導體之例 子中，滿足下面關係式。 [公式2 ] > kT (2) 因此，藉由以下面公式所表示之波爾茲曼分佈的公式 來大致估計公式1的費米-狄拉克分佈。 [公式3] /⑻=exp ~E ^F~ ⑶
kT 當使用公式3來計算半導體之本徵載子密度（niy時 ，可獲得下面公式。 [公式4] _ ( β、 n,. = ylNcNv exp (4) 然後，Si (矽）的能帶隙（Eg )和In-Ga-Zn-o類氧化 物半導體之能態的有效密度（N c及N v )之値被取代到公 -75- 201140753 式4內，及計算本徵載子密度。結果圖示於表格1。 表1 矽 IGZO Nc (300K) [cm·3] 2·8χ1019 5.0χ1018 Nv (300Κ) [cm·3] 1·04χ1019 5.〇xl〇'8 £/?(300K) TeVl 1.08 3.05 Hi (300K)丨cm—3l 1.45x10'° 1.2x1 Ο*7 發現與Si比較，In-Ga-Zn-Ο類氧化物半導體具有極低 的本徵載子密度。在選擇値3.05 eV作爲In-Ga-Zn-Ο類氧 化物半導體的能帶隙之例子中，假設費米·狄拉克分佈法 則可應用到本徵載子密度，則可說明Si的載子密度爲In-Ga-Zn-Ο類 氧化物 半導體 的載子 密度約 1017倍一 樣大。 然後，將說明測量包括高度淨化的氧化物半導體膜之 電晶體的關閉狀態電流之方法及其結果。 圖1 8圖解測量時所使用的測量電路之結構。圖1 8之測 量電路包括具有高度淨化的氧化物半導體膜作爲用以保持 電荷在儲存電容器中之切換元件的電晶體。利用測量電路 ，藉由每單位小時之儲存電容中的電荷量變化來測量電晶 體之關閉狀態電流。 尤其是，圖1 8之測量電路具有用以測量關閉狀態電流 之測量系統80 1 -1至80 1 -3並聯連接之結構。測量系統80 1 -1至80 1-3各包括電容器802和欲待測量的電晶體803。測量 系統80 1-1至801-3各包括電晶體804至806。 在各測量系統中，電晶體803的閘極電極連接到被供 應有電位Vgb之節點。電晶體803的源極電極連接到被供 -76- 201140753 應有電位V b之卽點’及電晶體8 〇 3的汲極電極連接到節點 Α。電晶體804的閘極電極連接到被供應有電位Vga之節點 。電晶體804的源極電極連接到節點a，及電晶體8 04的汲 極電極連接到被供應有電位V a之節點。電晶體8 〇 5的閘極 電極和汲極電極連接到被供應有電位V a之節點。電晶體 8 06的閘極電極連接到節點A，及電晶體806的源極電極連 接到被供應有電位Vb之節點。電晶體805的源極電極和電 晶體806的汲極電極彼此連接，及從各測量系統輸出這兩 電極的電位作爲電位Voutl、電位Vout2、或電位Vout3。 電容器8 02之一對電極的其中之一係連接到節點a，而另 —個係連接到被供應有電位Vb之節點。 此外，在實施例3中，欲待測量的電晶體803包括高度 淨化之3 0 nm厚的氧化物半導體膜和1 〇〇 nm厚的閘極絕緣 膜。電晶體803的通道形成區具有通道長度£ 1〇 μιη及通道 寬度#50 μιη。此外，包括在測量系統中之電容器802的電 容分別爲1〇〇 fF、1 pF、及3 pF。 在測量之前執行初始化。首先，電位Vgb具有足夠高 到導通電晶體8 03之位準。因此，電晶體803被導通，及節 點A被供應有電位Vb，亦即，低電位VSS。之後，使電位 Vgb具有足夠低到關閉電晶體8 03之位準。接著，使電位 Vga具有足夠高到導通電晶體804之位準。因此，節點A被 供應有電位Va，亦即，高位準電位VDD，及低位準電位 VSS和高位準電位VDD之間的電位差被施力口在電容器802 的一對電極之間。之後，使電位Vga具有足夠低到關閉電 -77- 201140753 晶體804之位準’使得電晶體804被關閉及節點a進入浮動 狀態。 接著’執行測量操作。當執行測量時，各別使電位Va 和電位Vb具有電荷流至/自節點a之位準。在實施例3中， 電位Va和電位V b爲低位準電位v S S。需注意的是，雖然電 位Va在測量電位Vout之時序時暫時爲高位準電位VDD，但 是除了上述時序之外，電位Va和電位Vb都保持在低位準 電位V S S。 因爲些許關閉狀態電流流經電晶體8〇3，所以保持在 節點A中之電荷量隨著時間過去而改變。此外，因爲節點 A的電位視保持在節點A中之電荷量的變化而改變，所以 電位Vout 1至Vout3的位準根據電晶體803的關閉狀態電流 之値而改變。 尤其是，在測量中，電位VDD爲5 V而電位VSS爲0 V 。電位Voutl至Vout3被測量如下：電位Va基本上爲電位 VSS，及以間隔100 sec至300 sec改變成電位VDD達100 msec ° 圖1 9圖解測量電流時的消逝時間Time和輸出電位Vout 之間的關係。電位在約9 0小時之後改變。 事先獲得節點A的電位VA和輸出電位Vout之間的關係 ，藉以可使用輸出電位Vout而獲得節點A的電位VA。通常 ，可藉由下面方程式將節點A的電位VA表示爲輸出電位 Vout的函數。 [公式5] -78- 201140753 va - F{y〇ut) 可藉由使用節點A的電位V a、連接到節點a的電容C a 、和常數（const) ’以下面方程式來表示節點A的電荷心 。此處’連接到節點A的電容CA爲電容器802的電容和其 他電容（諸如大如包括電晶體8 0 5和電晶體8 06之電路的輸 入電容）的總和。 [公式6]
Qa =CAVA + const 因爲節點A的電流IA係藉由微分相關於時間之流至節 點A的電荷（或流自節點A的電荷）所獲得，所以節點A的 電流IA係以下面方程式來表示。 [公式7] _C/ AF(Vout)
At At 以此方式，節點A的電流IA可係可從連接到節點A的 電容CA和電位Voutl至Vout3予以獲得。 圖20圖解在上述電流測量中所計算的關閉狀態電流。 另外，當電流I流經電晶體8 03時所使用的At約爲3 0,000秒 。需注意的是，圖20圖解源極電極和汲極電極之間的關閉 狀態電流I和電壓V之間的關係。根據圖20，發現關閉狀態 電流約爲4 0 z A / μ m，其中，源極電極和汲極電極之間的電 壓爲4 V。 以此方式，氧化物半導體膜被高度淨化，使得盡可能 -79- 201140753 含有除了氧化物半導體的主要成分之外的諸如濕氣或氫等 雜質越少越好，藉以可使電晶體的操作令人滿意。 此實施例可與上述實施例的任一者適當組合實施。 (實施例4 ) 在實施例4中，將說明使用根據本發明之一個實施例 的記憶體裝置之半導體裝置的其中之一的行動記億體媒體 之例子。 圖16A圖解根據本發明的一個實施例之記憶體媒體的 結構作爲例子。在圖1 6 A之記憶體媒體中，下面組件被安 裝在印刷配線板7 0 6上：根據本發明的一個實施例之記憶 體裝置701 ;連接器702，其執行驅動器電路和記億體媒體 之間的電連接：介面703，其根據各種信號經由連接器702 而對各信號輸入或輸出執行信號處理；發光二極體704， 其根據記憶體媒體等的操作而發光；以及控制器705，其 控制記憶體媒體中的電路和半導體元件之操作，諸如記憶 體裝置701、介面703、和發光二極體7 04等。另外，可額 外設置被用於產生用以控制控制器705的時脈信號之石英 振盪器、用以控制記憶體媒體中的供電電壓之位準的調節 器等等。 如圖16B所示’可藉由覆蓋有使用樹脂等等的覆蓋材 料707，以便露出連接器702的部分和發光二極體7〇4的部 分，以保護圖1 6 A之印刷配線板7 0 6。 因爲在根據本發明的一個實施例之記憶體裝置70 1中 -80- 201140753 ，可抑制操作時之電力消耗’所以可實現降低使用記憶體 裝置70 1之記憶體媒體的電力消耗’並且降低連接到記憶 體媒體之驅動裝置的電力消耗。另外’因爲在根據本發明 的一個實施例之記憶體裝置7 0 1中’所以可長時間儲存資 料及可增加重寫次數’可增強記憶體媒體的可靠性。而且 ，因爲可長時間儲存資料及可增加重寫次數’所以減輕記 憶體媒體的操作條件；因此，可提高記憶體媒體的多用途 〇 此實施例可與上述實施例的任一者適當組合實施。 [例子1] 藉由使用根據本發明的一個實施例之半導體裝置，可 設置高度可靠的電子裝置、具有低電力消耗的電子裝置、 和具有局速驅動之電子裝置。尤其是’在連續接收電力上 有困難之可攜式電子裝置的例子中，當添加根據本發明的 一個實施例之具有低電力消耗的半導體裝置作爲裝置的組 件時，可獲得增加連續工作週期（duty period )之有利點 〇 而且，利用本發明的半導體裝置，可抑制製造處理時 之熱處理溫度；因此，甚至當薄膜電晶體形成在使用諸如 塑膠等耐熱性低於玻璃的耐熱性之可撓性合成樹脂所形成 的基板之上時，仍可形成具有絕佳特性的高度可靠薄膜電 晶體。因此’藉由使用根據本發明的一個實施例之製造方 法’可設置可撓性半導體裝置。塑膠基板的例子包括：以 -81 - 201140753 聚乙烯對苯二甲酸酯（PET )爲代表之聚酯、聚醚（PES )、聚萘二甲酸乙二酯（PEN )、聚碳酸酯（PC)、聚二 醚酮（PEEK)、聚颯（PSF)、聚醚醯亞胺（PEI)、聚 芳酯化合物（PAR)、聚對苯二甲酸丁二酯（PBT )、聚 醯亞胺、丙烯腈-丁二烯-苯乙烯樹脂、聚氯乙烯、聚丙烯 、聚乙烯醇、丙烯酸樹脂等。 根據本發明的一個實施例之半導體裝置可被用於顯示 裝置、膝上型電腦、或設置有記錄媒體之再生裝置（典型 上爲再生諸如數位影音光碟（DVD )等記錄媒體之內容且 具有用以顯示所再生的影像之顯示器的裝置）。除了上述 ，作爲可使用根據本發明的一個實施例之半導體裝置的電 子裝置，可指定行動電話、可攜式遊戲機、可攜式資訊端 子、電子書閱讀器、視頻相機、數位靜態相機、護目型顯 示器（頭戴型顯示器）、導航系統' 聲頻再生裝置（諸如 大如汽車聲頻系統和數位聲頻播放器）、影印機、傳真機 、列印機、多功能列印機、自動櫃員機（ATM )、自動販 賣機等等。圖17A至17C圖解這些電子裝置的特別例子。 圖17A圖解可攜式遊戲機，其包括機殻7〇3 1、機殻 7032、顯示部7033、顯示部7034、麥克風7035、揚聲器 7036、操作鍵7037、電子筆7038等等。根據本發明的一個 實施例之半導體裝置亦可用於用以控制可攜式遊戲機的驅 動之積體電路。根據本發明的一個實施例之半導體裝置可 被用於用以控制可攜式遊戲機的驅動之積體電路，使得可 設置高度可靠的可攜式遊戲機、具有低電力消耗的可攜式 -82- 201140753 遊戲機、及較高性能的可攜式遊戲機。需注意的是，雖然 圖17A所示之可攜式遊戲機包括兩顯示部7033及7034，但 是包括在可攜式遊戲機中的顯示部數目並不侷限於二。 圖1 7B圖解行動電話，其包括機殼704 1、顯示部7042 、聲頻輸入部7043、聲頻輸出部7044、操作鍵7045、光接 收部7046等等。光接收部7046所接收的光被轉換成電信號 ，藉以可載入外部影像。根據本發明的一個實施例之半導 體裝置亦可用於用以控制行動電話的驅動之積體電路。根 據本發明的一個實施例之半導體裝置可被用於用以控制行 動電話的驅動之積體電路，使得可設置高度可靠的行動電 話’具有低電力消耗的行動電話、及較高性能的行動電話 〇 圖17C圖解可攜式資訊端子，其包括機殼7〇51、顯示 部7052、操作鍵7053等等。數據機可結合在圖17C所示之 可攜式資訊端子的機殼705 1中。根據本發明的一個實施例 之半導體裝置亦可用於用以控制可攜式資訊端子的驅動之 積體電路。根據本發明的一個實施例之半導體裝置可被用 於用以控制可攜式資訊端子的驅動之積體電路，使得可設 置高度可靠的可攜式資訊端子、具有低電力消耗的可攜式 資訊端子、及較高性能的可攜式資訊端子。 此實施例可與上述實施例的任一者適當組合實施。 此申請案係依據日本專利局於2009、12、28所發表之 日本專利申請案序號2009-29 7 1 40，藉以倂入其全文做爲 參考。 -83- 201140753 【圖式簡單說明】 圖1 A及1B爲記憶體單元的結構圖。 圖2 A爲記憶體元件的結構圖，而圖2B爲其操作圖。 圖3 A及3 B各爲記憶體單元的結構圖. 圖4A及4B各爲記憶體單元的結構圖。 圖5爲單元陣列的結構圖* 圖6爲單元陣列的結構圖。 圖7爲記憶體裝置的驅動法之時序圖。 圖8爲記憶體裝置的結構圖。 圖9爲讀取電路的結構圖。 圖10A至10E爲圖解記憶體裝置的製造方法之記憶體 單元的橫剖面圖。 圖1 1 A及Π B爲記億體單元的俯視圖。 圖12爲使用氧化物半導體之反相交錯式電晶體的縱向 橫剖面圖。 圖1 3爲沿著圖1 2中的剖面A-A’之能帶圖（槪要圖）。 圖14A爲施加正電位（+VG)到閘極電極（GE)之狀 態圖，而圖1 4B爲施加負電位（-VG )到閘極電極（GE ) 之狀態圖。 圖1 5爲真空位準和金屬的功函數（“）之間以及真空 位準和氧化物半導體的電子親和力（χ)之間的關係圖。 圖16Α及16Β爲記憶體媒體的結構圖。 圖17Α至17C各爲電子裝置的結構圖8 -84- 201140753 圖1 8爲測量用的電路之結構圖。 電位Vout 狀態電流 圖1 9爲測量結果圖（經過的時間τ丨m e和輸出 之間的關係）。 圖2 0爲測量結果圖（源極-汲極電壓v和關閉 I之間的關係）。 圖21爲記憶體裝置的驅動法之時序圖。 [主要元件符號說明】 1〇〇 :記憶體單元 1 0 1 :電晶體 I 〇 2 :電晶體 103 :電容器 II 0 :基板 III :閘極電極 112 :絕緣膜 11 3 :氧化物半導體膜 114 :源極電極 11 5 :汲極電極 11 6 :絕緣膜 11 7 :絕緣膜 1 2 1 :閘極電極 123 :氧化物半導體膜 124 :源極電極 1 2 5 :汲極電極 -85- 201140753 1 2 6 :閘極電極 130 :線 131 :線 140 :基板 1 4 1 :閘極電極 142 :絕緣膜 143 :氧化物半導體膜 1 4 4 :源極電極 1 4 5 :汲極電極 146 :絕緣膜 147 :絕緣膜 1 4 8 :通道保護膜 1 5 1 :閘極電極 1 5 3 :氧化物半導體膜 154 :源極電極 1 5 5 :汲極電極 1 5 6 :閘極電極 157 :通道保護膜 1 6 0 :基板 1 6 1 :閘極電極 162 :絕緣膜 163 :氧化物半導體膜 1 6 4 :源極電極 1 6 5 :汲極電極 -86 201140753 1 6 6 :絕緣膜 1 6 7 :絕緣膜 1 7 1 :閘極電極 173 :氧化物半導體膜 1 7 4 :源極電極 1 7 5 :汲極電極 1 7 6 :閘極電極 2 0 0 :基板 208 :氧化物半導體膜 2 1 1 :閘極電極 2 1 2 :絕緣膜 2 1 3 :氧化物半導體膜 2 1 4 :源極電極 2 1 5 :汲極電極 2 1 6 :絕緣膜 2 1 7 :絕緣膜 2 2 1 :閘極電極 223 : —半導體膜 2 2 4 :源極電極 22 5 :汲極電極 2 2 6 :閘極電極 23 0 :絕緣膜 231 :絕緣膜 2 4 1 :閘極電極 -87- 201140753 242 :絕緣膜 243 :氧化物半導體膜 2 4 4 :源極電極 245 :汲極電極 246 :絕緣膜 247 :絕緣膜 2 5 1 :閘極電極 25 3 : —半導體膜 2 5 4 :源極電極 2 5 5 :汲極電極 2 5 6 :閘極電極 2 60 :絕緣膜 261 :絕緣膜 270 :基板 3 00 :記億體單元 3 0 1 :電晶體 3 02 :電晶體 3 03 :電容器 3 04 :供電線 3 1 0 _ 1 :電晶體 3 10_2 :電晶體 3 1 0 _ 3 :電晶體 3 1 1 _ 1 :電晶體 3 11_2 :電晶體 -88 201140753 3 1 1_3 :電晶體 3 12_1 :運算放大器 312_2 :運算放大器 3 12_3 :運算放大器 3 2 0 :電晶體 3 2 1 :電晶體 400 :基板 4 0 1 :閘極電極 4 0 2 :閘極電極 403 :閘極絕緣膜 404 :氧化物半導體膜 405 :氧化物半導體膜 406 :氧化物半導體膜 4 0 7 ·'源極電極 4 0 8 :汲極電極 409 :源極電極 4 1 0 :汲極電極 4 1 1 :絕緣膜 4 1 2 :接觸孔 4 1 3 :背閘極電極 4 1 4 :絕緣膜 420 :電晶體 4 2 1 :電晶體 430 :電容器 201140753 5 00 :記 501 ：驅 5 02 ：— 5 03 ：字 5 04 ：資 505 ：控 5 06 ：字 5 08 ：資 5 09 ：資 701 :記 702 ：連 703 ：介 704 ：發 705 ：控 706 ：印 707 ：覆 801-1 ： 801-2 ： 801-3 ： 802 ：電 803 ：電 804 :電 805 ：電 806 ：電 憶體單元 動器電路 讀取電路 元線驅動器電路 料線驅動器電路 制電路 元線解碼器 料線解碼器 料線選擇器 憶體裝置 接器 面 光二極體 制器 刷配線板 蓋材料 測量系統 測量系統 測量系統 容器 晶體 晶體 晶體 晶體 -90 201140753 7031 :機殼 7032 :機殼 7 0 3 3 :顯示部 703 4 :顯示部 703 5 ：麥克風 703 6 :揚聲器 7 03 7 :操作鍵 7 0 3 8 :電子筆 7041 :機殼 7 0 4 2 :顯示部 704 3 :聲頻輸入部 7044 :聲頻輸出部 7045 :操作鍵 7046 :光接收部 705 1 :機殻 7 0 5 2 :顯示部 705 3 ：操作鍵

Claims (1)

  1. 201140753 七、申請專利範圍： 1. 一種半導體裝置，包含： 第一線 -第二線； 第三線； 第四線：以及 記憶體單元，包含第一電晶體和第二電晶體， 其中，該第一電晶體包含： 第一閘極電極； 第一絕緣膜，在該第一閘極電極之上； 第一半導體膜，在該第一絕緣膜之上； 第一源極電極，與該第一半導體膜電接觸： 第一汲極電極，與該第一半導體膜電接觸； 第二絕緣膜，在該第一半導體膜、該第一源極電 極、和該第一汲極電極之上；以及 第二閘極電極，在該第二絕緣膜之上， 其中，該第二電晶體包含： 第三閘極電極； 第三絕緣膜，在該第三閘極電極之上； 第二半導體膜，在該第三絕緣膜之上； 第四絕緣膜，在該第二半導體膜之上； 第二源極電極，與該第二半導體膜電接觸；以及 第二汲極電極，與該第二半導體膜電接觸， 其中，該第一電晶體的該第一閘極電極係電連接到該 -92- 201140753 第一線， 其中，該第二電晶體的該第三閘極電極係電連接到該 第二線， 其中，該第一電晶體之源極和汲極的其中之一係電連 接到該第三線， 其中，該第二電晶體之源極和汲極的其中之一係電連 接到該第四線， 其中，該第二電晶體之源極和汲極的另一個係電連接 到該第一電晶體的該第二閘極電極，並且 其中，該第二半導體膜包括氧化物半導體。 2 .根據申請專利範圍第1項之半導體裝置，其中’該 氧化物半導體爲In-Ga-Zn-Ο類氧化物半導體。 3 .根據申請專利範圍第1項之半導體裝置，其中’該 氧化物半導體的氫濃度爲5 X 10l9/cm3或更少。 4 .根據申請專利範圍第1項之半導體裝置，其中’該 第二電晶體的關閉狀態電流密度爲100 ζΑ/μιη或更少。 5. 根據申請專利範圍第1項之半導體裝置，其中’該 第二絕緣膜係位在該第一源極電極和該第一汲極電極之上 〇 6. —種半導體裝置^包含· 第一線； 第二線； 第二織， 第四線；以及 -93- 201140753 記憶體單元，包含第一電晶體和第二電晶體， 其中，該第一電晶體包含： 第一閘極電極； 第一絕緣膜，在該第一閘極電極之上； 第一半導體膜，在該第一絕緣膜之上； 第一源極電極，與該第一半導體膜電接觸； 第一汲極電極，與該第一半導體膜電接觸； 第二絕緣膜，在該第一半導體膜、該第一源極電 極、和該第一汲極電極之上；以及 第二閘極電極，在該第二絕緣膜之上， 其中，該第二電晶體包含·· 第三閘極電極； 第三絕緣膜，在該第三閘極電極之上； 第二半導體膜，在該第三絕緣膜之上； 第四絕緣膜，在該第二半導體膜之上； 第二源極電極，與該第二半導體膜電接觸；以及 第二汲極電極，與該第二半導體膜電接觸， 其中，該第一電晶體的該第一閘極電極係電連接到該 第一線， 其中，該第二電晶體的該第三閘極電極係電連接到該 第二線， 其中，該第一電晶體之源極和汲極的其中之一係電連 接到該第三線， 其中，該第二電晶體之源極和汲極的其中之一係電連 -94- 201140753 接到該第四線， 其中，該第二電晶體之源極和汲極的另一個係電連接 到該第一電晶體的該第二閘極電極，並且 其中’該第一半導體膜和該第二半導體膜包括氧化物 半導體。 7. 根據申請專利範圍第6項之半導體裝置，其中，該 氧化物半導體爲In-Ga-Ζη-Ο類氧化物半導體。 8. 根據申請專利範圍第6項之半導體裝置，其中，該 氧化物半導體的氫濃度爲5 X l〇l9/cm3或更少。 9 .根據申請專利範圍第6項之半導體裝置，其中，該 第二電晶體的關閉狀態電流密度爲100 ζΑ/μπι或更少。 10. 根據申請專利範圍第6項之半導體裝置，其中，該 第二絕緣膜係位在該第一源極電極和該第一汲極電極之上 11. 一種半導體裝置，包含： 第一線； 第二線； 第三線； 第四線；以及 記憶體單元，包含第一電晶體和第二電晶體， 其中，該第一電晶體包含： 第一閘極電極； 第一絕緣膜，在該第一閘極電極之上： 第一半導體膜，在該第一絕緣膜之上： -95- 201140753 第一源極電極，與該第 第一汲極電極，與該第 第二絕緣膜，在該第一 極、和該第一汲極電極之上；以 第二閘極電極，在該第 其中，該第二電晶體包含： 第三閘極電極； 第三絕緣膜，在該第三 第二半導體膜，在該第 第四絕緣膜，在該第二 第二源極電極，與該第 第二汲極電極，與該第 其中，該第一電晶體的該第 第一線， 其中，該第二電晶體的該第 第二線， 其中，該第一電晶體之源極 接到該第三線， 其中，該第二電晶體之源極 接到該第四線， 其中，該第二電晶體之源極 到該第一電晶體的該第二閘極電 其中，該第二半導體膜包括 其中，該第一源極電極和該 一半導體膜電接觸； —半導體膜電接觸； 半導體膜、該第一源極電 及 二絕緣膜之上， 閘極電極之上； 三絕緣膜之上： 半導體膜之上； 二半導體膜電接觸；以及 二半導體膜電接觸， 一閘極電極係電連接到該 三閘極電極係電連接到該 和汲極的其中之一係電連 和汲極的其中之一係電連 和汲極的另一個係電連接 極， 氧化物半導體，並& 第一汲極電極的其中之__ -96- 201140753 係與該 極電極 之間。 1 2 該氧化 1 3 該氧化 1 4 該第二 1 5 該第二 上。 16 第 第 第 第 記 其 第二閘極電極重疊，且該第二絕緣膜係在該第一源 和該第一汲極電極的該其中之一與該第二閘極電極 •根據申請專利範圍第1 1項之半導體裝置，其中， 物半導體爲In-Ga-Zn-0類氧化物半導體。 .根據申請專利範圍第11項之半導體裝置，其中， 物半導體的氫濃度爲5 X 1019/cm3或更少。 •根據申請專利範圍第1 1項之半導體裝置，其中， 電晶體的關閉狀態電流密度爲100 ζΑ/μηι或更少。 .根據申請專利範圍第1 1項之半導體裝置，其中， 絕緣膜係位在該第一源極電極和該第一汲極電極之 .一種半導體裝置，包含： —線； 二線； 三線； 四線；以及 憶體單元，包含第一電晶體和第二電晶體， 中，該第一電晶體包含： 第一閘極電極； 第一絕緣膜，在該第一閘極電極之上； 第一半導體膜，在該第一絕緣膜之上； 第一源極電極，與該第一半導體膜電接觸； 第一汲極電極，與該第一半導體膜電接觸； -97 - 201140753 第二絕緣膜，在該第一半導體膜、該第一源極電 極、和該第一汲極電極之上；以及 第二閘極電極，在該第二絕緣膜之上， 其中，該第二電晶體包含： 第三閘極電極： 第三絕緣膜，在該第三閘極電極之上； 第二半導體膜，在該第三絕緣膜之上； 第四絕緣膜，在該第二半導體膜之上； 第二源極電極，與該第二半導體膜電接觸；以及 第二汲極電極，與該第二半導體膜電接觸， 其中，該第一電晶體的該第一閘極電極係電連接到該 第一線， 其中，該第二電晶體的該第三閘極電極係電連接到該 第二線， 其中，該第一電晶體之源極和汲極的其中之一係電連 接到該第三線， 其中，該第二電晶體之源極和汲極的其中之一係電連 接到該第四線， 其中，該第二電晶體之源極和汲極的另一個係電連接 到該第一電晶體的該第二閘極電極， 其中，該第一半導體膜和該第二半導體膜包括氧化物 半導體，並且 其中，該第一源極電極和該第一汲極電極的其中之一 係與該第二閛極電極重疊，且該第二絕緣膜係在該第一源 -98- 201140753 極電極和該第一汲極電極的該其中之一與該第二閘極電極 之間。 17.根據申請專利範圍第16項之半導體裝置，其中， 該氧化物半導體爲In-Ga-Ζη-Ο類氧化物半導體。 1 8 根據申請專利範圍第1 6項之半導體裝置，其中， 該氧化物半導體的氫濃度爲5 X 10 19/cm3或更少。 1 9 ·根據申請專利範圍第1 6項之半導體裝置，其中， 該第二電晶體的關閉狀態電流密度爲100 ζΑ/μιη或更少。 20. 根據申請專利範圍第16項之半導體裝置，其中， 該第二絕緣膜係位在該第一源極電極和該第一汲極電極之 上。 21. —種半導體裝置，包含複數個記憶體單元， 其中，該複數個記憶體單元的每一個包括第一電晶體 和第二電晶體， 其中，該第一電晶體包含： 第一閘極電極； 第二閘極電極，在該第一閘極電極之上；以及 第一通道形成區，在該第一閘極電極與該第二閘 極電極之間， 其中，該第二電晶體包含包括氧化物半導體之第二通 道形成區，並且 其中，該第二電晶體之該第一端子和該第二端子的其 中之一係電連接到該第一電晶體的該第二閘極電極。 22. 根據申請專利範圍第21項之半導體裝置，其中， -99- 201140753 該氧化物半導體爲In-Ga-Ζη-Ο類氧化物半導體。 2 3.根據申請專利範圍第21項之半導體裝置，其中， 該氧化物半導體的氫濃度爲5 X 1019/cm3或更少。 2 4.根據申請專利範圍第21項之半導體裝置，其中， 該第二電晶體的關閉狀態電流密度爲1〇〇 ζΑ/μηι或更少。 -100-
TW099145814A 2009-12-28 2010-12-24 記憶體裝置及半導體裝置 TWI557848B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009297140 2009-12-28

Publications (2)

Publication Number Publication Date
TW201140753A true TW201140753A (en) 2011-11-16
TWI557848B TWI557848B (zh) 2016-11-11

Family

ID=44186322

Family Applications (2)

Application Number Title Priority Date Filing Date
TW099145814A TWI557848B (zh) 2009-12-28 2010-12-24 記憶體裝置及半導體裝置
TW105101854A TWI608570B (zh) 2009-12-28 2010-12-24 半導體裝置

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW105101854A TWI608570B (zh) 2009-12-28 2010-12-24 半導體裝置

Country Status (8)

Country Link
US (4) US9472559B2 (zh)
EP (1) EP2519972B1 (zh)
JP (12) JP5580190B2 (zh)
KR (8) KR102198144B1 (zh)
CN (2) CN102656691B (zh)
IN (1) IN2012DN05057A (zh)
TW (2) TWI557848B (zh)
WO (1) WO2011081000A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10998447B2 (en) 2016-03-18 2021-05-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, and electronic device
TWI755895B (zh) * 2012-06-29 2022-02-21 日商半導體能源研究所股份有限公司 半導體裝置及其製作方法
TWI817462B (zh) * 2021-11-04 2023-10-01 日商鎧俠股份有限公司 半導體記憶裝置

Families Citing this family (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101591613B1 (ko) * 2009-10-21 2016-02-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102008754B1 (ko) 2010-01-24 2019-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치와 이의 제조 방법
WO2011096277A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
WO2011096270A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102742001B (zh) 2010-02-05 2017-03-22 株式会社半导体能源研究所 半导体装置
KR101921618B1 (ko) * 2010-02-05 2018-11-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
KR101939713B1 (ko) 2010-02-19 2019-01-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5923248B2 (ja) 2010-05-20 2016-05-24 株式会社半導体エネルギー研究所 半導体装置
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8582348B2 (en) 2010-08-06 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
US8339837B2 (en) 2010-08-26 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
JP5727892B2 (ja) 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
WO2012026503A1 (en) 2010-08-27 2012-03-01 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
TWI543166B (zh) 2010-09-13 2016-07-21 半導體能源研究所股份有限公司 半導體裝置
KR101952733B1 (ko) 2010-11-05 2019-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9024317B2 (en) 2010-12-24 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, method for driving the same, storage device, register circuit, display device, and electronic device
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5993141B2 (ja) 2010-12-28 2016-09-14 株式会社半導体エネルギー研究所 記憶装置
US8421071B2 (en) 2011-01-13 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Memory device
TWI572009B (zh) 2011-01-14 2017-02-21 半導體能源研究所股份有限公司 半導體記憶裝置
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
JP5933897B2 (ja) * 2011-03-18 2016-06-15 株式会社半導体エネルギー研究所 半導体装置
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
KR101933741B1 (ko) 2011-06-09 2018-12-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 캐시 메모리 및 캐시 메모리의 구동 방법
JP6012263B2 (ja) 2011-06-09 2016-10-25 株式会社半導体エネルギー研究所 半導体記憶装置
US8994019B2 (en) * 2011-08-05 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6116149B2 (ja) * 2011-08-24 2017-04-19 株式会社半導体エネルギー研究所 半導体装置
US8698137B2 (en) 2011-09-14 2014-04-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9177872B2 (en) 2011-09-16 2015-11-03 Micron Technology, Inc. Memory cells, semiconductor devices, systems including such cells, and methods of fabrication
TWI467577B (zh) * 2011-11-02 2015-01-01 Macronix Int Co Ltd 記憶體結構及其製造方法
US8569822B2 (en) * 2011-11-02 2013-10-29 Macronix International Co., Ltd. Memory structure
US8907392B2 (en) 2011-12-22 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including stacked sub memory cells
CN102646699B (zh) * 2012-01-13 2014-12-10 京东方科技集团股份有限公司 一种氧化物薄膜晶体管及其制备方法
JP6250955B2 (ja) 2012-05-25 2017-12-20 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US9135182B2 (en) 2012-06-01 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Central processing unit and driving method thereof
JP2014045175A (ja) 2012-08-02 2014-03-13 Semiconductor Energy Lab Co Ltd 半導体装置
TWI582993B (zh) 2012-11-30 2017-05-11 半導體能源研究所股份有限公司 半導體裝置
US9318484B2 (en) * 2013-02-20 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103178021B (zh) * 2013-02-28 2015-02-11 京东方科技集团股份有限公司 一种氧化物薄膜晶体管阵列基板及制作方法、显示面板
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
US9112460B2 (en) * 2013-04-05 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Signal processing device
TWI639235B (zh) * 2013-05-16 2018-10-21 半導體能源研究所股份有限公司 半導體裝置
JP6504551B2 (ja) 2013-06-10 2019-04-24 太陽誘電株式会社 共振器、フィルタおよび分波器
US20140374744A1 (en) * 2013-06-19 2014-12-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6400961B2 (ja) * 2013-07-12 2018-10-03 株式会社半導体エネルギー研究所 表示装置
JP6345544B2 (ja) * 2013-09-05 2018-06-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN103646960B (zh) * 2013-11-13 2016-05-25 复旦大学 基于薄膜晶体管的动态随机存储器及其制备方法
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
KR102367921B1 (ko) * 2014-03-14 2022-02-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 회로 시스템
US9299848B2 (en) 2014-03-14 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, RF tag, and electronic device
WO2016055894A1 (en) * 2014-10-06 2016-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
KR102269054B1 (ko) * 2015-01-09 2021-06-25 삼성디스플레이 주식회사 트랜지스터 및 이를 구비하는 액정 표시 장치
US10249644B2 (en) * 2015-02-13 2019-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP6198769B2 (ja) * 2015-04-30 2017-09-20 株式会社ユニバーサルエンターテインメント 遊技機
KR102430573B1 (ko) * 2015-05-14 2022-08-08 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함한 백플레인 기판
KR102356986B1 (ko) * 2015-07-16 2022-02-03 삼성디스플레이 주식회사 표시 패널, 이를 포함하는 표시 장치 및 이의 구동 방법
US9847406B2 (en) 2015-08-27 2017-12-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, storage device, resistor circuit, display device, and electronic device
JP6811084B2 (ja) 2015-12-18 2021-01-13 株式会社半導体エネルギー研究所 半導体装置
JP2017162852A (ja) * 2016-03-07 2017-09-14 株式会社ジャパンディスプレイ 半導体装置および表示装置
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
US9806197B1 (en) 2016-07-13 2017-10-31 Innolux Corporation Display device having back gate electrodes
KR102583770B1 (ko) * 2016-09-12 2023-10-06 삼성디스플레이 주식회사 메모리 트랜지스터 및 이를 갖는 표시장치
JP6832656B2 (ja) * 2016-09-14 2021-02-24 株式会社ジャパンディスプレイ 半導体装置の製造方法
US10685983B2 (en) * 2016-11-11 2020-06-16 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
JP6298144B2 (ja) * 2016-12-23 2018-03-20 株式会社半導体エネルギー研究所 半導体装置
JP6411556B2 (ja) * 2017-02-03 2018-10-24 株式会社半導体エネルギー研究所 半導体メモリ装置
JP6691067B2 (ja) * 2017-02-03 2020-04-28 日本電信電話株式会社 半導体メモリおよびその駆動方法
CN106952928B (zh) * 2017-03-30 2018-10-23 深圳市华星光电技术有限公司 一种tft背板的制作方法及tft背板
WO2018211398A1 (ja) * 2017-05-19 2018-11-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
US11335788B2 (en) 2017-08-31 2022-05-17 Micron Technology, Inc. Semiconductor devices, transistors, and related methods for contacting metal oxide semiconductor devices
CN111095567A (zh) 2017-08-31 2020-05-01 美光科技公司 半导体装置、混合晶体管和相关方法
TWI829663B (zh) * 2018-01-19 2024-01-21 日商半導體能源研究所股份有限公司 半導體裝置以及其工作方法
CN112216705A (zh) * 2019-07-11 2021-01-12 天马日本株式会社 薄膜晶体管衬底
US11916121B2 (en) * 2020-06-29 2024-02-27 Taiwan Semiconductor Manufacturing Company Limited Tri-gate orthogonal channel transistor and methods of forming the same
CN112271217A (zh) * 2020-11-02 2021-01-26 中国工程物理研究院电子工程研究所 一种抗冲击场效应晶体管及抗冲击低噪声放大器
TWI775635B (zh) * 2021-10-07 2022-08-21 世界先進積體電路股份有限公司 電子裝置
US11728644B2 (en) 2021-11-16 2023-08-15 Vanguard International Semiconductor Corporation Electronic device and electrostatic discharge protection circuit
EP4395490A1 (en) 2022-04-02 2024-07-03 Beijing Superstring Academy of Memory Technology Semiconductor memory device and manufacturing method and read/write method therefor, and electronic device and memory circuit
CN114709211B (zh) * 2022-04-02 2022-11-15 北京超弦存储器研究院 动态存储器及其制作、读写方法、电子设备、存储电路
CN115312098B (zh) * 2022-07-07 2023-04-25 北京超弦存储器研究院 存储单元、nand串、存储单元阵列、数据读取和写入方法
CN116209269B (zh) * 2022-09-16 2024-02-20 北京超弦存储器研究院 存储器及其制备方法、电子设备
CN116525577B (zh) * 2023-07-03 2023-11-28 合肥晶合集成电路股份有限公司 一种半导体结构及其制作方法

Family Cites Families (180)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS61264762A (ja) * 1985-05-20 1986-11-22 Ise Electronics Corp 薄膜トランジスタおよびその製造方法
JPS62254462A (ja) 1986-04-28 1987-11-06 Sony Corp メモリ装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2918307B2 (ja) * 1990-08-07 1999-07-12 沖電気工業株式会社 半導体記憶素子
JP2775040B2 (ja) 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH0763077B2 (ja) 1992-07-06 1995-07-05 カシオ計算機株式会社 薄膜半導体素子
JPH0799251A (ja) 1992-12-10 1995-04-11 Sony Corp 半導体メモリセル
JPH07176184A (ja) 1993-12-20 1995-07-14 Mitsubishi Electric Corp 半導体記憶装置と、その半導体記憶装置におけるデータの書込および読出方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
US6169286B1 (en) * 1995-07-31 2001-01-02 1294339 Ontario, Inc. Method and apparatus for operating a dual gate TFT electromagnetic radiation imaging device
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH1084047A (ja) * 1996-09-06 1998-03-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US6310683B1 (en) * 1997-08-05 2001-10-30 Casio Computer Co., Ltd. Apparatus for reading fingerprint
JP2000026119A (ja) 1998-07-09 2000-01-25 Hoya Corp 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2001093988A (ja) 1999-07-22 2001-04-06 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001230329A (ja) * 2000-02-16 2001-08-24 Sony Corp 半導体記憶装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3884266B2 (ja) 2001-02-19 2007-02-21 株式会社東芝 半導体メモリ装置及びその製造方法
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US6740938B2 (en) 2001-04-16 2004-05-25 Semiconductor Energy Laboratory Co., Ltd. Transistor provided with first and second gate electrodes with channel region therebetween
JP4731718B2 (ja) 2001-04-27 2011-07-27 株式会社半導体エネルギー研究所 表示装置
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7317205B2 (en) 2001-09-10 2008-01-08 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and method of manufacturing a semiconductor device
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP3887570B2 (ja) * 2002-02-18 2007-02-28 協和化工株式会社 高速乾燥装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP4880867B2 (ja) 2002-04-10 2012-02-22 セイコーインスツル株式会社 薄膜メモリ、アレイとその動作方法および製造方法
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US7200050B2 (en) * 2003-05-26 2007-04-03 Semiconductor Energy Laboratory Co., Ltd. Memory unit and semiconductor device
JP4408057B2 (ja) 2003-05-26 2010-02-03 株式会社半導体エネルギー研究所 記憶装置及び半導体装置
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7642573B2 (en) 2004-03-12 2010-01-05 Hewlett-Packard Development Company, L.P. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
JP5041672B2 (ja) 2004-04-09 2012-10-03 株式会社半導体エネルギー研究所 半導体装置
WO2005098955A1 (en) 2004-04-09 2005-10-20 Semiconductor Energy Laboratory Co., Ltd. Limiter and semiconductor device using the same
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
JP2006120382A (ja) 2004-10-20 2006-05-11 Seiko Epson Corp 有機ｅｌ装置の製造装置及び方法、並びに電気光学装置及び電子機器
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
US20060118869A1 (en) 2004-12-03 2006-06-08 Je-Hsiung Lan Thin-film transistors and processes for forming the same
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
JP4967264B2 (ja) 2005-07-11 2012-07-04 株式会社日立製作所 半導体装置
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
US7459743B2 (en) 2005-08-24 2008-12-02 International Business Machines Corporation Dual port gain cell with side and top gated read transistor
JP2007073558A (ja) * 2005-09-02 2007-03-22 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタの製法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP2007158311A (ja) 2005-11-09 2007-06-21 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US7524713B2 (en) 2005-11-09 2009-04-28 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
CN101577231B (zh) 2005-11-15 2013-01-02 株式会社半导体能源研究所 半导体器件及其制造方法
TW200723537A (en) 2005-12-12 2007-06-16 Wintek Corp Pixel structure of thin film transistor liquid crystal display and the method of manufacturing the same
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR100801961B1 (ko) 2006-05-26 2008-02-12 한국전자통신연구원 듀얼 게이트 유기트랜지스터를 이용한 인버터
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP5128792B2 (ja) 2006-08-31 2013-01-23 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
KR100790761B1 (ko) 2006-09-29 2008-01-03 한국전자통신연구원 인버터
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008108985A (ja) 2006-10-26 2008-05-08 Kochi Prefecture Sangyo Shinko Center 半導体素子の製法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US8143115B2 (en) 2006-12-05 2012-03-27 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
WO2008069255A1 (en) 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5196870B2 (ja) * 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
US8581260B2 (en) * 2007-02-22 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a memory
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
JP2008263136A (ja) 2007-04-13 2008-10-30 Denso Corp 半導体装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP5215589B2 (ja) 2007-05-11 2013-06-19 キヤノン株式会社 絶縁ゲート型トランジスタ及び表示装置
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
JP2009016368A (ja) 2007-06-29 2009-01-22 Ricoh Co Ltd メモリーデバイス
JP5395384B2 (ja) * 2007-09-07 2014-01-22 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP2009076707A (ja) 2007-09-21 2009-04-09 Hitachi Displays Ltd 表示装置の製造方法
JP5354999B2 (ja) 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
JP4759598B2 (ja) 2007-09-28 2011-08-31 キヤノン株式会社 薄膜トランジスタ、その製造方法及びそれを用いた表示装置
US8101501B2 (en) * 2007-10-10 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP4524699B2 (ja) 2007-10-17 2010-08-18 ソニー株式会社 表示装置
JP2009130180A (ja) 2007-11-26 2009-06-11 Sony Corp 電子機器の製造方法および電子機器
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR100936874B1 (ko) 2007-12-18 2010-01-14 삼성모바일디스플레이주식회사 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를구비하는 유기전계발광 표시 장치의 제조 방법
JP2009152235A (ja) 2007-12-18 2009-07-09 Panasonic Corp 強誘電体積層構造及びその製造方法、電界効果トランジスタ及びその製造方法、並びに強誘電体キャパシタ及びその製造方法
JP2009206508A (ja) 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
JP5121478B2 (ja) 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
US8586979B2 (en) * 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
JP5305696B2 (ja) 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5305731B2 (ja) 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP5319961B2 (ja) 2008-05-30 2013-10-16 富士フイルム株式会社 半導体素子の製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101623958B1 (ko) * 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101515468B1 (ko) 2008-12-12 2015-05-06 삼성전자주식회사 표시장치 및 그 동작방법
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR101711236B1 (ko) 2009-10-09 2017-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101752348B1 (ko) 2009-10-30 2017-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
MY180559A (en) 2009-10-30 2020-12-02 Semiconductor Energy Lab Logic circuit and semiconductor device
JP2011138934A (ja) * 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI755895B (zh) * 2012-06-29 2022-02-21 日商半導體能源研究所股份有限公司 半導體裝置及其製作方法
US10998447B2 (en) 2016-03-18 2021-05-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, and electronic device
TWI745357B (zh) * 2016-03-18 2021-11-11 日商半導體能源研究所股份有限公司 半導體裝置、半導體晶圓及電子裝置
TWI817462B (zh) * 2021-11-04 2023-10-01 日商鎧俠股份有限公司 半導體記憶裝置

Also Published As

Publication number Publication date
CN102656691B (zh) 2015-07-29
JP5933777B2 (ja) 2016-06-15
EP2519972B1 (en) 2019-06-12
JP6449492B2 (ja) 2019-01-09
KR102063214B1 (ko) 2020-01-07
KR20120091467A (ko) 2012-08-17
JP2017085172A (ja) 2017-05-18
JP2015156515A (ja) 2015-08-27
JP2013128129A (ja) 2013-06-27
CN105047669B (zh) 2018-08-14
JP2020123753A (ja) 2020-08-13
WO2011081000A1 (en) 2011-07-07
KR20210000760A (ko) 2021-01-05
TWI608570B (zh) 2017-12-11
US9472559B2 (en) 2016-10-18
KR102356530B1 (ko) 2022-02-08
KR20220016292A (ko) 2022-02-08
KR101894400B1 (ko) 2018-09-04
KR102480794B1 (ko) 2022-12-22
KR102198144B1 (ko) 2021-01-04
US10797054B2 (en) 2020-10-06
US20220415893A1 (en) 2022-12-29
JP2019050421A (ja) 2019-03-28
JP5706565B2 (ja) 2015-04-22
CN105047669A (zh) 2015-11-11
JP5376737B2 (ja) 2013-12-25
JP2022024155A (ja) 2022-02-08
JP6705883B2 (ja) 2020-06-03
JP5190555B2 (ja) 2013-04-24
CN102656691A (zh) 2012-09-05
JP5580190B2 (ja) 2014-08-27
TWI557848B (zh) 2016-11-11
JP2018088533A (ja) 2018-06-07
JP6275892B2 (ja) 2018-02-07
KR101772150B1 (ko) 2017-08-28
IN2012DN05057A (zh) 2015-10-09
JP6987176B2 (ja) 2021-12-22
JP2011155255A (ja) 2011-08-11
US20170033110A1 (en) 2017-02-02
KR20190090892A (ko) 2019-08-02
EP2519972A4 (en) 2013-12-25
KR20230003424A (ko) 2023-01-05
US20210167067A1 (en) 2021-06-03
KR20200000503A (ko) 2020-01-02
US11424246B2 (en) 2022-08-23
TW201616613A (zh) 2016-05-01
US20110156025A1 (en) 2011-06-30
EP2519972A1 (en) 2012-11-07
JP2015135976A (ja) 2015-07-27
JP6086938B2 (ja) 2017-03-01
KR20180097796A (ko) 2018-08-31
KR102006729B1 (ko) 2019-08-02
KR20170098336A (ko) 2017-08-29
JP2024015031A (ja) 2024-02-01
JP2013016840A (ja) 2013-01-24
JP2014187408A (ja) 2014-10-02

Similar Documents

Publication Publication Date Title
JP6449492B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees