KR100824471B1 - 자기 저항 소자, 자기 저항 랜덤 액세스 메모리, 전자 카드및 데이터 전송 디바이스 - Google Patents
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Abstract
자성 재료에 스핀 분극 전자들(spin-polarized electrons)을 공급하여 정보를 기록하는 자기 저항 소자가, 자성 재료로 이루어지고 막 표면에 대해 수직인 방향으로 지향된 제1 자화를 갖는 제1 핀층(pinned layer), 자성 재료로 이루어지고 상기 막 표면에 대해 수직인 상기 방향으로 지향된 제2 자화를 갖는 자유층(free layer) - 상기 제2 자화의 방향은 상기 스핀 분극 전자들에 의해 반전됨 - , 및 상기 제1 핀층과 상기 자유층 사이에 제공된 제1 비자성층(nonmagnetic layer)을 포함한다. 상기 자유층의 포화 자화 Ms가 0 ≤ Ms < √{Jw/(6πAt)}의 관계식을 만족시킨다. Jw는 기입 전류 밀도이고, t는 상기 자유층의 두께이고, A는 상수이다.
자기 저항 소자, 자기 저항 랜덤 액세스 메모리, 전자 카드, 데이터 전송 디바이스, 스핀 분극 전자, 핀층, 자유층, 비자성층
Description
도 1의 (a) 및 (b)는 본 발명의 일 실시예에 따른 단일 핀 구조를 갖는 MTJ 소자를 도시하는 개략도;
도 2는 본 발명의 일 실시예에 따른 MTJ 소자의 상세예 1-1을 도시하는 개략적 단면도;
도 3은 본 발명의 일 실시예에 따른 MTJ 소자의 상세예 1-2를 도시하는 개략적 단면도;
도 4는 본 발명의 일 실시예에 따른 MTJ 소자의 상세예 1-5를 도시하는 개략적 단면도;
도 5a 및 5b는 본 발명의 일 실시예에 따른 MTJ 소자의 상세예 1-5의 다른 예를 도시하는 개략적 단면도;
도 6a 및 6b는 본 발명의 일 실시예에 따른 MTJ 소자의 상세예 1-5의 다른 예를 도시하는 개략적 단면도;
도 7은 본 발명의 일 실시예에 따른 MTJ 소자의 상세예 1-6을 도시하는 개략적 단면도;
도 8은 본 발명의 일 실시예에 따른 MTJ 소자의 상세예 1-7을 도시하는 개략적 단면도;
도 9a 및 9b는 본 발명의 일 실시예에 따른 이중 핀 구조(1)를 갖는 MTJ 소자를 도시하는 개략적 단면도;
도 10은 본 발명의 일 실시예 따른 MTJ 소자의 상세예 2-1을 도시하는 개략적 단면도;
도 11a 및 11b는 본 발명의 일 실시예에 따른 이중 핀 구조(2)를 갖는 MTJ 소자를 도시하는 개략도;
도 12는 본 발명의 일 실시예에 따른 MTJ 소자의 상세예 3을 도시하는 개략적 단면도;
도 13a 및 13b는 본 발명의 일 실시예에 따른 자유층 두께, 포화 자화, 및 자기 이방성 에너지 사이의 관계(감쇠 상수 = 0.01)를 도시하는 그래프;
도 14a 및 14b는 본 발명의 일 실시예에 따른 자유층 두께, 포화 자화, 및 자기 이방성 에너지 사이의 관계(감쇠 상수 = 0.002)를 도시하는 그래프;
도 15a 및 15b는 본 발명의 일 실시예에 따른 감쇠 상수, 포화 자화, 및 자기 이방성 에너지 사이의 관계를 도시하는 그래프;
도 16a 내지 16d는 본 발명의 일 실시예에 따라 작은 감쇠 상수를 갖는 재료 또는 큰 감쇠 상수를 갖는 재료가 분산된(dispersed) 형태들을 도시하는 개략도;
도 17은 본 발명의 제1 실시예에 따른 자기 저항 랜덤 액세스 메모리를 도시하는 개략적 단면도;
도 18은 본 발명의 제2 실시예에 따른 자기 저항 랜덤 액세스 메모리를 도시하는 개략적 단면도;
도 19는 본 발명의 일 실시예에 따른 자기 저항 랜덤 액세스 메모리를 모뎀에 적용시키는 응용예 1을 도시하는 블럭도;
도 20은 본 발명의 일 실시예에 따른 자기 저항 랜덤 액세스 메모리를 셀룰러 전화 단말에 적용시키는 응용예 2를 도시하는 블럭도;
도 21은 본 발명의 일 실시예에 따른 자기 저항 랜덤 액세스 메모리를 미디어 컨텐츠를 저장하는 MRAM 카드에 적용시키는 응용예 3을 도시하는 평면도;
도 22는 도 21의 MRAM 카드에 데이터를 전송하는 카드 삽입형 데이터 전송 장치를 도시하는 평면도;
도 23은 도 21의 MRAM 카드에 데이터를 전송하는 카드 삽입형 데이터 전송 장치를 도시하는 단면도.
도 24는 도 21의 MRAM 카드에 데이터를 전송하는 피팅형(fitting type) 데이터 전송 장치를 도시하는 단면도; 및
도 25는 도 21의 MRAM 카드에 데이터를 전송하는 슬라이드형 데이터 전송 장치를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: MTJ 소자 11: 자유층
12: 핀층 13: 비자성층
14: 하부 전극 16: 캡층
17: 상부 전극 19: 스핀 분극층
[특허문헌 1] 일본공개특허공보 2005-19464호
[비특허문헌 1] 2000년도 일본 자기 학회(Magnetic Society)의 저널(journal), 제24권, 4-2호, 563-556페이지, Ikeda 외 공저(Ikeda, et al.), "GdFe 합금 수직 자성막을 이용한 GMR 막 및 TMR 막(GMR film and TMR film using GdFe alloy perpendicular magnetic film)"
[비특허문헌 2] 2002년도 4월 15일자 응용물리학(Applied Physics) 저널, 제91권, 8호, N. Nishimura 외 공저(N. Nishimura, et al.), "고밀도 자기 저항 랜덤 액세스 메모리용의 수직 자화 막을 갖는 자기 터널 접합 디바이스(Magnetic tunnel junction device with perpendicular magnetization films for high-density magnetic random access memory)"
[비특허문헌 3] 1996년도 자기학 및 자성 재료(Magnetism and Magnetic Materials) 저널, 제159권, 1-2호, L1-7, J.C. Slonczewski 외 공저(J.C. Slonczewski, et al.), "자성 다중층의 전류 구동 여기(Current-driven excitation of magnetic multilayers)"
[비특허문헌 4] 2004년도 응용물리학 레터(Applied Physics Letters), 제85권, 23호, 5634-5636페이지, K. Yamagi 외 공저(K. Yamagi, et al.), "저포화 자화 나노마그네트에서의 저전류 스핀-전송 스위칭 및 그것의 열 내구성(Low-curret spin-transfer switching and its thermal durability in a low-saturation-magnetization nanomagnet)"
관련 출원
이 출원은 2005년 10월 19일자 출원된 일본특허출원 2005-305088호, 및 2006년 6월 22일자 출원된 일본특허출원 2006-172845호에 기초한 것으로 그 우선권을 주장하며, 상기 출원들의 전체 내용이 본 명세서에 참조로 통합된다.
본 발명은 자기 저항 소자, 자기 저항 랜덤 액세스 메모리(MRAM), 및 이를 이용한 전자 카드 및 데이터 전송 디바이스에 관한 것이다.
터널링 자기 저항(TMR) 효과를 이용한 자기 저항 랜덤 액세스 메모리(MRAM)는 자기 터널 접합(MTJ) 소자의 자화 상태에 따라서 데이터를 저장하는 것을 특징으로 한다. 자기 저항 랜덤 액세스 메모리를 실용화하기 위하여, 각종의 기법들이 제안되었다.
예를 들면, 기입 전류를 저감시키기 위한 요크 배선 구조(yoke wiring structure)가 제안되어 있다. MTJ 소자의 구조로서, GdFe 합금으로 이루어진 수직 자성막(perpendicular magnetic film)을 이용한 구조(예컨대, 비특허문헌 1) 및 수직 자성막을 이용한 층상 구조(layered structure)(예컨대, 비특허문헌 2)가 제안되어 있다. 그것들은 기본적으로 전류에 의해 발생된 자계를 이용하여 자성층의 자화 방향을 반전시키는 필드 기입 방식(field write scheme)을 채용한다. 전류가 클 경우, 큰 자계가 발생될 수 있다. 그러나, 미세가공(microfabrication)이 진척됨에 따라, 배선에 공급될 수 있는 전류가 제한된다. 배선과 자성층 간의 거리의 저감 및/또는 발생된 자계를 집중시키는 요크 구조를 실현함으로써, 자성 재료를 반전시키기 위해 필요한 전류 값이 저감될 수 있다. 그러나, 자성 재료의 자화 반전을 위해 필요한 자계는 미세가공의 진척과 더불어 증가하므로, 전류 저감과 미세가공의 양쪽 모두를 동시에 구현하는 것은 매우 어렵다. 자성 재료의 자화 반전을 위해 필요한 자계는 미세가공에 의해 증가되는데, 그 이유는 열교란(thermal agitation)을 극복하기 위한 자기 에너지가 요구되기 때문이다. 자기 에너지는 자성 재료의 체적 및 자기 이방성(magnetic anisotropy) 에너지 밀도를 증가시킴으로써 높아질 수 있다. 체적은 미세가공에 의해 감소되므로, 형상 자기 이방성(shape magnetic anisotropy) 에너지 또는 자기 결정 이방성(magnetocrystalline anisotropy) 에너지가 일반적으로 사용된다. 그러나, 자성 재료의 자기 에너지의 증가는, 상기와 같이, 반전 필드의 증가를 초래하므로, 전류 저감과 미세 가공의 양쪽 모두를 동시에 구현하는 것은 매우 어렵다. 특허문헌 1은 높은 자기 결정 이방성 에너지를 갖는 수직 자성막을 도입하고 궁극적으로 높은 전류 자계 발생 효율을 갖는 완전히 폐쇄된 자기 회로 타입의 요크 구조를 제안하고 있다. 이 요크 구조는 자기 소자에 비례하여 커지므로, 셀 면적이 상대적으로 커져서 미세가공, 전류 저감, 및 셀 면적 저감의 모두가 만족될 수 없다.
근년에, 스핀 분극 전류(spin polarized current)에 의한 자화 반전이 이론적으로 예언되고 또한 실험에 의해 확인되고 있다. 스핀 분극 전류를 이용한 자기 저항 랜덤 액세스 메모리가 제안되어 있다(예컨대, 비특허문헌 3). 이 방식에 따르면, 자성 재료의 자화는 스핀 분극 전류를 자성 재료에 흐르게 함으로써만 반전될 수 있다. 자성 재료의 체적이 작을 경우, 주입되는 스핀 분극 전자들의 양도 작을 수 있다. 따라서 이 방식은 미세가공과 전류 저감의 양쪽 모두를 구현할 것으로 기대된다. 게다가, 전류에 의해 발생된 자계가 이용되지 않으므로, 자계를 증가시키기 위한 요크 구조가 필요하지 않고, 셀 면적이 감소될 수 있다. 그러나, 스핀 분극 전류를 이용한 자화 반전 방식에서는, 미세가공의 진척과 더불어 열교란의 문제가 여전히 대두된다. 열교란을 극복하기 위해서는, 상기와 같이, 자기 이방성 에너지 밀도가 증가되어야 한다. 지금까지 주로 검토된 평면내(in-plane) 자화 구조는 일반적으로 형상 자기 이방성을 이용한다. 이 경우, 자기 이방성은 형상을 이용하여 확보된다. 이 때문에, 반전 전류는 셀 형상에 민감하고, 미세가공이 진척됨에 따라 반전 전류의 변동이 증가한다. MTJ 셀의 종횡비(aspect ratio)가 적어도 1.5는 돼야 하므로, 셀 사이즈도 증가한다. 형상 자기 이방성이 아니라 자기 결정 이방성을 이용한 평면내 자화 구조가 높은 자기 결정 이방성 에너지 밀도를 갖는 재료(예컨대, 하드 디스크 매체에 사용되는 Co-Cr 합금 재료)를 이용하는 경우, 용이축이 평면에서 크게 분산(disperse)된다. 그러므로, 자기 저항(MR) 효과의 저감 및 엇결성 세차(incoherent precession)가 야기되어, 결국 반전 전류의 증가를 초래한다.
상기와 같이, 수직 자기 MTJ 구조의 몇몇 예가 보고되어 있지만, 스핀 분극 전류를 이용한 기입 방식에 의해 대규모 어레이를 형성하는 상세한 수단은 제안되 지 않았다.
상기와 같이, 종래의 자기 저항 랜덤 액세스 메모리는 바람직하게는 동시에 기입 전류를 저감시키고, 열교란을 극복하고, 셀 면적을 저감시킨다. 그러나, 이것은 전류에 의해 발생된 자계를 이용한 기입 방식에서는 매우 어렵다. 스핀 분극 전류를 이용한 종래의 기입 방식에서도, 미세가공의 진척과 더불어 명백해지는 열교란을 극복하기 위한 상세한 수단이 제안되어 있지 않다.
본 발명의 제1 양태에 따르면, 자성 재료에 스핀 분극 전자들(spin-polarized electrons)을 공급하여 정보를 기록하는 자기 저항 소자로서, 자성 재료로 이루어지고 막 표면에 대해 수직인 방향으로 지향된 제1 자화를 갖는 제1 핀층(pinned layer); 자성 재료로 이루어지고 상기 막 표면에 대해 수직인 상기 방향으로 지향된 제2 자화를 갖는 자유층(free layer) - 상기 제2 자화의 방향은 상기 스핀 분극 전자들에 의해 반전됨 - ; 및 상기 제1 핀층과 상기 자유층 사이에 제공된 제1 비자성층(nonmagnetic layer)을 포함하고, 상기 자유층의 포화 자화 Ms가 0 ≤ Ms < √{Jw/(6πAt)}의 관계식을 만족시키고, 여기서 Jw는 기입 전류 밀도이고, t는 상기 자유층의 두께이고, A는 g'×e·α/(h/2π×g)인 상수이고, g'는 g-팩터(factor)이고, e는 기본 전하이고, α는 길버트 감쇠 상수이고, h는 플랑크 상수이고, g는 상기 제1 자화와 제2 자화가 평행하게 배열될 경우 스핀 전달 효율(spin transfer efficiency)인 자기 저항 소자가 제공된다.
본 발명의 제2 양태에 따르면, 자성 재료에 스핀 분극 전자들을 공급하여 정 보를 기록하는 자기 저항 소자로서, 자성 재료로 이루어지고 막 표면에 대해 수직인 방향으로 지향된 제1 자화를 갖는 제1 핀층; 자성 재료로 이루어지고 상기 막 표면에 대해 수직인 상기 방향으로 지향된 제2 자화를 갖는 자유층 - 상기 제2 자화의 방향은 상기 스핀 분극 전자들에 의해 반전됨 - ; 상기 제1 핀층과 상기 자유층 사이에 제공된 제1 비자성층; 상기 제1 핀층과 상기 제1 비자성층 사이에 제공되고 Fe, Co, 및 Ni로 이루어진 군으로부터 선택된 적어도 하나의 원소를 함유하는 제1 자성 금속층; 및 상기 자유층과 상기 제1 비자성층 사이에 제공되고 Fe, Co, 및 Ni로 이루어진 군으로부터 선택된 적어도 하나의 원소를 함유하는 제2 자성 금속층을 포함하는 자기 저항 소자가 제공된다.
본 발명의 제3 양태에 따르면, 자성 재료에 스핀 분극 전자들을 공급하여 정보를 기록하는 자기 저항 소자로서, 자성 재료로 이루어지고 막 표면에 대해 수직인 방향으로 지향된 제1 자화를 갖는 제1 핀층; 자성 재료로 이루어지고 상기 막 표면에 대해 수직인 상기 방향으로 지향된 제2 자화를 갖는 자유층 - 상기 제2 자화의 방향은 상기 스핀 분극 전자들에 의해 반전됨 - ; 자성 재료로 이루어지고 상기 막 표면에 대해 수직인 상기 방향으로 지향된 제3 자화를 갖는 제2 핀층; 상기 제1 핀층과 상기 자유층 사이에 제공된 제1 비자성층; 상기 제2 핀층과 상기 자유층 사이에 제공된 제2 비자성층을 포함하는 자기 저항 소자가 제공된다.
본 발명의 제4 양태에 따르면, 상기 제1 내지 제3 양태들 중 어느 하나의 자기 저항 소자; 및 상기 자기 저항 소자에 상기 스핀 분극 전자들의 전류를 제공하는 기입 배선을 포함하는 자기 저항 랜덤 액세스 메모리가 제공된다.
본 발명의 제5 양태에 따르면, 상기 제1 내지 제3 양태들 중 어느 하나의 자기 저항 소자; 상기 자기 저항 소자에 상기 스핀 분극 전자들의 전류를 제공하는 기입 배선; 및 상기 기입 배선의 적어도 일부를 피복하고 상기 자기 저항 소자로부터 누출된 자계를 흡수하는 연자성막(soft magnetic film)을 포함하는 자기 저항 랜덤 액세스 메모리가 제공된다.
본 발명의 제6 양태에 따르면, 상기 제1 내지 제3 양태들 중 어느 하나의 자기 저항 소자; 상기 자기 저항 소자에 상기 스핀 분극 전자들의 전류를 제공하는 기입 배선; 및 상기 자기 저항 소자를 두께 방향으로부터 샌드위칭하고 상기 자기 저항 소자로부터 누출된 자계를 흡수하는 제1 연자성막 및 제2 연자성막을 포함하는 자기 저항 랜덤 액세스 메모리가 제공된다.
본 발명의 제7 양태에 따르면, 상기 제1 내지 제3 양태들 중 어느 하나의 자기 저항 소자를 갖는 반도체 칩; 상기 반도체 칩을 저장하고 상기 반도체 칩을 노출시키는 윈도우(window)를 갖는 카드부; 상기 윈도우를 여닫고(opens/closes) 자기 차폐 효과(magnetic shielding effect)를 갖는 재료로 이루어진 셔터; 및 상기 반도체 칩을 상기 카드부의 외부에 전기적으로 접속시키기 위해 상기 카드부에 제공된 단자를 포함하는 전자 카드가 제공된다.
본 발명의 제8 양태에 따르면, 상기 제7 양태의 전자 카드를 저장하는 저장부; 및 상기 전자 카드의 데이터 재기입을 제어하는 신호를 공급하기 위해 상기 저장부에 제공되어 상기 전자 카드에 전기적으로 접속된 단자를 포함하는 데이터 전송 디바이스가 제공된다.
본 발명의 실시예가 첨부 도면들을 참조하여 이하에서 설명된다. 이하의 설명에서, 동일 참조 부호는 도면 전체를 통해서 동일 부분을 나타낸다.
[1] MTJ 소자
본 발명의 예에서, 자기 터널 접합(magnetic tunnel junction, MTJ) 소자가 자기 저항 소자로서 사용된다.
[1-1] 단일 핀 구조(single pin structure)
도 1의 (a) 및 (b)는 본 발명의 실시예에 따른 단일 핀 구조를 갖는 MTJ 소자를 도시한 개략도들이다. 본 발명의 실시예에 따른 단일 핀 구조를 갖는 MTJ 소자가 이하에 설명된다.
도 1의 (a) 및 (b)에 도시한 대로, MTJ 소자(10)는 자성층으로 형성된 자유층(기록층)(11), 자성층으로 형성된 핀 층(pinned layer)(고정 자성층)(12), 자유층(11)과 핀 층(12) 간에 샌드위치된 비자성층(13)을 포함하는 층 구조를 갖는다. MTJ 소자(10)는 소위 말하는 수직 자화 유형을 갖는데, 이 유형에서는 자유층(11)의 자화 방향(21)과 핀 층(12)의 자화 방향(22)이 막 표면에 수직으로 된다.
비자성층(13)이 절연체로 만들어졌을 때, MTJ 소자(10)는 터널링 자기 저항 (TMR) 효과를 갖는다. 비자성층(13)이 금속으로 만들어졌을 때, MTJ 소자(10)는 거대 자기 저항(GMR) 효과를 갖는다. 절연체로 만들어진 비자성층(13)은 예를 들어 MgO(magnesium oxide) 또는 AlO(aluminum oxide; 예로 Al2O3)를 사용한다. 금속 으로 만들어진 비자성층(13)은 예를 들어 Cu, Pt 또는 Au를 사용한다.
(작용)
수직 자화형의 MTJ 소자(10)에서, 두 개의 자화층(자유층 11 및 핀층 12)의 자화(magnetization)들은 평행하게(도 1의 (a)) 또는 반평행하게(도 1의 (b)) 배치된다. 자화 배치 상태에 의존하여 변화하는 저항값이 "0" 또는 "1" 정보에 대응한다. 스핀 분극 전류(spin polarized current)(30)가 MTJ 소자(10)에 공급되어 자유층(11)의 자화 방향(21)과 기입 정보를 변화시킨다. 스핀 분극 전자들은 스핀 분극 전류(30)에 대해 반대 방향으로 흐른다.
더 특정하게는, 스핀 분극 전류(30)가 도 1의 (a)에 도시된 대로 자유층(11)으로부터 핀 층(12)으로 흐를 때, 스핀 분극 전자들은 핀 층(12)으로부터 자유층(11)으로 주입되어 핀 층(12)의 자화 방향(22)과 자유층(11)의 자화 방향(21)이 평행하게 배치되도록 한다. 반면에, 스핀 분극 전류(30)가 도 1의 (b)에 도시된 대로 핀 층(12)으로부터 자유층(11)으로 흐를 때, 스핀 분극 전자들은 자유층(11)으로부터 핀 층(12)으로 흐른다. 핀 층(12)에 평행한 스핀을 갖는 전자들은 투과된다(transmitted). 핀층(12)에 반평행한(antiparallel) 스핀을 갖는 전자들은 반사된다(reflected). 그 결과, 자유층(11)의 자화 방향(21)과 핀 층(12)의 자화 방향(22)은 반평행하게 배치된다.
(자성 재료들)
큰 반전 전류(reversal current)를 갖는 자성층이 핀 층(12)으로 사용되고 핀 층(12)의 반전 전류보다 작은 반전 전류를 갖는 자성층이 자유층(11)으로 사용 될 때, 고성능의 MTJ 소자(10)가 구현될 수 있다. 자화 반전이 스핀 분극 전류 (30)에 의해 야기될 때, 반전 전류는 포화 자화(saturation magnetization), 이방성 필드(anisotropy field), 및 체적에 비례한다. 적절히 이들을 조정함으로써, 자유층(11)과 핀 층(12) 간의 반전 전류의 차이가 보장될 수 있다.
수직 자화를 구현하는 자유층(11) 및 핀 층(12)의 자성 재료로서, 예를 들어 5×105erg/cc 또는 그 이상의 높은 자기 결정 이방성 에너지 밀도(magnetocrystalline anisotropy energy density)를 갖는 재료가 양호하게는 사용된다. 상세한 설명이 이하 제시된다.
(1) 무질서 합금(disordered alloy)
주성분으로 Co를 갖고, Cr, Ta, Nb, V, W, Hf, Ti, Zr, Pt, Pd, Fe 및 Ni 중의 적어도 한 원소를 함유하는 합금들이 있다. 예를 들어, CoCr 합금, CoPt 합금, CoCrTa 합금, CoCrPt 합금, CoCrPtTa 합금, 및 CoCrNb 합금이 있다. 이런 합금들은 비자성 원소의 조성비를 증가시킴으로써 자기 이방성 에너지 밀도 및 포화 자화를 조정할 수 있다.
(2) 질서 합금(ordered alloy)
Fe, Co 및 Ni 중의 적어도 한 원소와 Pt 및 Pd 중의 적어도 한 원소를 함유하고 L1 0 결정 구조를 갖는 질서 합금들이 있다. 예를 들어, Fe50Pt50, Fe50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 및 Co30Ni20Pt50 이 있다. 이런 질서 합금들은 이상의 조성 비율에만 국한되는 것은 아니다. Cu(구리), Cr 또는 Ag(은), 이것들의 합금 또는 절연체와 같은 불순물 성분이 이런 질서 합금들에 추가되었을 때, 자기 이방성 에너지 밀도 및 포화 자화가 낮게 조정될 수 있다.
(3) 인공 격자(artificial lattices)
Fe, Co 및 Ni 중의 한 원소 또는 이들 중의 적어도 하나를 함유하는 합금과 Cr, Pt, Pd, Ir, Rh, Ru, Os, Re, Au 및 Cu 중의 한 원소 또는 이들 중의 적어도 하나를 함유하는 합금이 교대로 적층된 구조들이 있다. 예로서는, Co/Pt 인공 격자, Co/Pd 인공 격자 CoCr/Pt 인공 격자, Co/Ru 인공 격자, 및 Co/OS, Co/Au 및 Ni/Cu 인공 격자들이 있다. 이런 인공 격자들은 자성층의 원소 도핑 및 자성층과 비자성층 간의 두께 비를 조정함으로써 자기 이방성 에너지 밀도 및 포화 자화를 조정할 수 있다.
(4) 준강자성(ferrimagnetic) 재료
준강자성 재료는 희토류(rare-earth) 금속 및 전이(transition) 금속으로 된 합금으로 만들어진다. 예로서는, Tb(terbium), Dy(dysprosium), 또는 Gd(gadolinium), 및 전이 금속들 중의 적어도 한 원소로 만들어진 비정질(amorphous) 합금들이 있다. 예로서는 TbFe, TbCo, TbFeCo, DyTbFeCo, 및 GdTbCo 등이 있다. 이런 합금들은 조성을 조정함으로써 자기 이방성 에너지 밀도 및 포화 자화를 조정할 수 있다.
자성층에서, 자성 및 비자성 부분들은 비자성 부분을 분리(segregate)함으로써 분리될 수 있다. 예를 들어 SiO2 또는 MgO 와 같은 산화물, SiN과 같은 질화물, 또는 SiC와 같은 탄화물(carbide)이 비자성 부분으로서 사용될 수 있다. 대안으로는, Cr 농도가 25 at% 또는 그 이상인 비자성 CoCr 합금과 같은 합금이 사용될 수 있다.
높게 스핀 분극된(highly spin-polarized) 재료, 즉 Fe, Co 및 Ni 중의 적어도 한 원소 또는 이 원소를 함유하는 합금으로 된 자성 금속층이 MTJ소자(10)의 자성층(자유층 11 또는 핀 층 12)과 비자성층(13) 간의 계면에 배치되어 자기 저항(MR) 비를 증가시킬 수 있다. 자성층들이 보통은 모노레이어(monolayer)로서 면내 자화(in-plane magnetization)를 갖기 때문에, 적층된 수직 자기 이방성 재료에 대한 자기 두께 비(magnetic thickness ratio)는 수직 자화의 안정성을 열화시키지 않도록 조정되어야만 한다.
자유층(11) 및 핀 층(12)은 적층된 자성층들을 포함하는 구조를 가질 수 있다. 자성층들 중의 하나는 이른바 자성 재료가 분산(disperse)되는 입상 구조(granular structure)를 가질 수 있다.
(효과)
본 발명의 실시예에 따른 단일 핀 구조를 갖는 MTJ 소자(10)에 있어서, 자유층(11) 및 핀 층(12)의 자화 방향들(21 및 22)을 막 표면에 수직한 방향이 되도록 지도하기 위해서는, 수직 방향으로의 자기 이방성이 필요하다. 자기 이방성이 자기 결정 이방성(magnetocrystalline anisotropy)에 의존할 때, 그 형태에는 의존하지 않는다. 자성막의 패턴 크기가 작을 때에라도, 이방성 필드는 변화하지 않는 다. 따라서, 자성 막이 수직 자성막으로서 형성될 때에만, 반전 전류 밀도를 증가시키지 않고서 미소가공이 구현될 수 있다.
이상 설명한 대로, 반전 전류 밀도는 MTJ소자(10)가 미소가공될 때도 증가하지 않는다. 이런 이유로, 90㎚ 또는 그 이하의 MTJ 소자(10)를 갖는 대용량(예로, 256 Mbit 이상)의 자기 저항 랜덤 액세스 메모리(MRAM)가 구현될 수 있는데, 이런 메모리는 종래의 MRAM에서는 불가능한 것이다.
단일 핀 구조를 갖는 MTJ소자(10)의 상세한 예들이 이하에 설명될 것이다.
(a) 상세예 1-1
상세예 1-1의 MTJ 소자(10)에서는, 자유층(11)이 인공 격자로부터 만들어지고, 핀 층(12)은 질서 합금으로부터 만들어진다.
도 2는 본 발명의 실시예에 따른 MTJ 소자의 상세예 1-1 을 도시한 개략 단면도이다. MTJ 소자(10)의 상세예 1-1이 이하에 설명된다.
도 2에 도시된 대로, MTJ 소자(10)는, 하층(15), 핀 층(12), 터널 장벽층(tunnel barrier layer) TB(비자성층 13), 자유층(11), 및 캡 층(16)이 거명된 순서대로 적층되는 구조를 갖는다. 하층(15)은 MTJ의 결정성 오리엔테이션을 개선하기 위해 사용된다. 하부 전극(14)이 하층(15)의 하부 표면 위에 제공된다. 상부 전극(17)은 캡 층(16)의 상부 표면 위에 제공된다.
핀 층(12)은 자유층(11)의 것보다 더 큰 자화 반전 전류를 갖는 것이 필요하고, 이런 이유로 포화 자화, 이방성 필드, 및 두께가 앞서 설명한 대로 조정된다. 예를 들어 FePt 또는 CoPt 질서 합금이 핀 층(12)으로서 사용될 때 수직 자기 이방 성을 획득하기 위해서, 면심 정방(face centered tetragonal, fct) 구조를 갖는 (001) 면이 오리엔트(orient)되어야만 한다. 이런 이유로, 수 ㎚ 의 두께를 갖고 MgO(마그네슘 산화물)로 만들어진 매우 얇은 하층이 하층(15)으로서 사용된다. 하층(15)으로서는, 예를 들어, 약 2.8Å, 4Å, 또는 5.6Å의 격자 상수를 갖는 면심 입방(fcc) 구조 또는 체심 입방(bcc) 구조의 합금이 그 예가 되는 화합물 또는 원소, 예를 들어 Pt, Pd, Ag, Au, Al 또는 Cr, 또는 이들을 주로 함유하는 합금이 사용될 수 있다.
자유층(11)의 자화 반전 전류는 핀 층(12)의 것보다 작아야만 한다. 포화 자화, 이방성 필드 및 두께는 앞서 설명한 대로 조정되어 그 전류가 핀 층(12)의 것보다 작게 한다. 예를 들어 Co/Pt 인공 격자가 사용될 때, Co 및 Pt의 두께를 조정함으로써 항자력(coercive force)이 조정될 수 있다.
MTJ 소자(10)의 상세예 1-1의 층 구조가 이하 설명된다. 하부 전극(14)이 10 ㎚ 두께의 Ta 막으로 만들어진다. 하층(15)은 0.5㎚두께의 MgO 막 위에 형성된 3㎚ 두께의 Pt 막으로 만들어진다. MgO/Pt 층들로 된 막은 (001) 면이 오리엔트된다. 핀 층(12)은 (001) 면이 오리엔트된 10㎚ 두께의 Fe50Pt50으로 만들어진다. 터널 장벽층 TB는 1.5㎚ 두께의 MgO 막으로 만들어진다. 자유층(11)은 각각이 0.45㎚ 두께의 Co 막과 1.5 ㎚ 두께의 Pt 막을 포함하는 다섯 개의 층을 적층함으로써 형성된 [Co/Pt]5 의 층들의 막으로 만들어진다. 캡 층(16)은 3㎚ 두께의 Pt 막으로 만들어진다. 상부 전극(17)은 10㎚ 두께의 Ta 막 위에 형성된 10㎚ 두께의 Ru 막을 갖는 층들의 막으로 만들어진다.
상세예 1-1에 따른 MTJ 소자(10)에서, 항자력 및 포화 자화는 진동 시료 자력계(vibrating sample magnetometer)를 사용하여 측정된다. 항자력 및 포화 자화는 핀 층(12)에서 5 kOe 및 700 emu/cc이고, 자유층(11)에서는 130 Oe 및 340 emu/cc이다.
Pt 층은 MR 비가 크게 감소하지 않는다면 터널 장벽층 TB와 자유층(11)의 Co간의 계면에 삽입될 수 있다. 핀 층(12) 예를 들어 Co50Pt50 질서 층 또는 Co30Fe20Pt50 질서 층이 앞서 설명한 Fe50Pt50 질서 층을 대체해서 사용될 수 있다. 핀 층(12)으로서는, 예를 들어, (Fe50Pt50)88-(SiO2)12 가 사용될 수 있는데, 이는 앞서 설명한 구조를 예를 들어 SiO2 또는 MgO로 분할(divide)함으로써 형성된 구조를 갖는다. 자유층(11)으로서는, Co/Pd 인공 격자가 Co/Pt 인공 격자를 대체하여 사용될 수 있다. 터널 장벽층 TB로서는, Al-O가 사용될 수 있다.
자유층(11)과 핀 층(12)의 적층된 순서는 바뀔 수 있다. 이런 경우에, MTJ소자(10)는 이하의 층 구조를 갖는다. 하부 전극(14)은 10 ㎚ 두께의 Ta 막으로 만들어진다. 하층(15)은 0.5 ㎚ 두께의 MgO 막 위에 형성된 3㎚ 두께의 Pt 막으로 만들어진다. 자유층(11)은 0.3㎚ 두께의 Co 막과 1.5㎚ 두께의 Pt 막을 포함하는 다섯 개의 층을 적층함으로써 형성된 [Co/Pt]4/Co 인공 격자로 만들어진다. 하층(15)에 의해, 인공 격자의 Pt는 (001) 면으로 오리엔트된다. 터널 장벽층 TB는 1.5 ㎚의 MgO 막으로 만들어지고, 자유층(11)의 인공 격자의 오리엔테이션을 반영 하여 (001) 면으로 오리엔트된다. 핀 층(12)은 그 (001) 면이 MgO의 (001) 면을 반영하여 오리엔트되는 10 ㎚ 두께의 Fe50Pt50 막으로 만들어진다. 캡 층(16)은 3㎚ 두께의 Pt 막으로 만들어진다. 상부 전극(17)은 10 ㎚ 두께의 Ta 막 위에 형성된 10㎚ 두께의 Ru 막을 갖는 층 구조의 막으로 만들어진다. 이런 적층 구조로도, 자유층(11) 및 핀 층(12)의 항자력 및 포화 자화는 앞서 설명한 값들과 동일한 값들을 나타낸다. 이 경우에, Fe50Pt50 이 핀 층(12)으로서 사용되었기 때문에, (001) 면이 오리엔트된 MgO는 터널 장벽층 TB로서 특히 양호하다. 자유층(11)인 인공 격자 [Co/Pt]4/Co는 (001) 면으로 항상 오리엔트될 필요는 없다. 이것은 (111) 면으로 오리엔트될 수도 있다. 이 경우에, Pt의 (111) 면은 예를 들어 10 ㎚ 두께의 Ta 막으로 만들어진 하부 전극(14) 위에 5㎚ 두께의 Pt 막으로 만들어진 하층(15)을 형성함으로써 오리엔트될 수 있다. 자유층(11) 위의 터널 장벽층 TB의 MgO를 (001) 면으로 오리엔트시키기 위해서는, 터널 장벽층 TB의 계면 쪽에 자유층(11)으로서의 [Co/Pt]4/Co 인공 격자의 Co 대신에 0.5 ㎚ 두께의 Co60Fe20B20 을 형성함으로써 인공 격자 [Co/Pt]4/Co60Fe20B20 이 사용된다.
핀층(pinned layer)(12)을 한 방향으로 고정시키기 위해, 반강자성층(antiferromagnetic layer)이 인접하여 제공될 수 있다. 반강자성층으로서는, Mn과 Fe, Ni, Pt, Pd, Ru, Os 또는 Ir의 합금, 즉 FeMn, NiMn, PtMn, PdMn, PtPdMn, RuMn, OsMn, IrMn, 또는 CrPtMn이 이용될 수 있다.
(b) 상세예 1-2
상세예 1-2의 MTJ 소자(10)는 상세예 1-1의 변형이다. 터널 베리어층 TB와 자유층(11)과의 사이의 계면 그리고 터널 베리어층 TB와 핀층(12)과의 사이의 계면 각각에 고 스핀 분극층(highly spin-polarized layer)이 형성된다.
도 3은 본 발명의 일 실시예에 따른 MTJ 소자의 상세예 1-2를 도시하는 개략적 단면도이다. MTJ 소자(10)의 상세예 1-2에 대하여 후술한다.
도 3에 도시된 바와 같이, 상세예 1-2의 MTJ 소자(10)에서는, 제1의 고 스핀 분극층(18)이, 핀층(12)과 터널 베리어층 TB와의 사이의 계면에 제공된다. 제2 고 스핀 분극층(19)이 자유층(11)과 터널 베리어층 TB와의 사이의 계면에 제공된다. 제1 고 스핀 분극층(18)은 핀층(12)에 교환 결합(exchange-coupled)된다. 제2 고 스핀 분극층(19)이 자유층(11)에 교환 결합된다. 핀층(12)보다 낮은 전류 밀도에서 자유층(11)을 반대로 하기 위해, 제2 고 스핀 분극층(19)은 제1 고 스핀 분극층(18)보다 얇은 것이 바람직하다. 체적과 포화 자화(saturation magnetization) Ms의 곱에 의해 표현되는 자기 두께는 핀층(12)에서보다 자유층(11)에서 더 작게 만들어지는 것이 바람직하다. 이러한 목적으로, 포화 자화 Ms가 감소되고, 막 두께가 감소되거나, 자기 이방성 에너지가 감소되는 것이 바람직하다.
제1 및 제2 고 스핀 분극층들(18 및 19) 각각은, 예컨대, Fe, Co 및 Ni 중 적어도 하나의 성분을 함유하는 자기 금속층으로부터 형성된다. 제1 및 제2 고 스핀 분극층들(18 및 19) 중의 적어도 하나는 Fe, Co 및 Ni 중 적어도 하나의 성분과 B, Nb, Zr, Ta, V 및 W 중 적어도 하나의 성분을 함유하고, bcc 결정 구조를 갖는 강자성 합금으로 이루어질 수 있다.
MTJ 소자(10)의 상세예 1-2의 적층 구조에 대하여 후술한다. 하부 전극(14)은 10nm 두께의 Ta 막으로 이루어진다. 하층(underlayer)(15)은 0.5nm 두께의 MgO 막 상에 형성되는 3nm 두께의 Pt 막으로 이루어진다. MgO/Pt 적층막은 오리엔트된(oriented) (001) 면을 갖는다. 핀층(12)은 (001) 면이 오리엔트된 15nm 두께의 Co50Pt50막으로 이루어진다. 제1 고 스핀 분극층(18)은 1.5nm 두께의 Co62Fe22B16 막으로 이루어진다. 터널 베리어층 TB는 1.5nm 두께의 MgO 막으로 이루어진다. 제2 고 스핀 분극층(19)은 1.0nm 두께의 Co62Fe22B16 막으로 이루어진다. 자유층(11)은 0.7nm 두께의 Pd 막 및 0.3nm 두께의 Co 막을 각각 포함하는 4개의 피리어드(periods)를 적층함으로써 형성된 [Pd/Co]4의 적층막으로 이루어진다. 캡층(16)은 3nm 두께의 Pd 막으로 이루어진다. 하부 전극(17)은 10nm 두께의 Ta 막 상에 형성된 10nm 두께의 Ru 막을 갖는 적층막으로 이루어진다.
상세예 1-2에 따른 MTJ 소자(10)에서는, 항자력 및 포화 자화를 진동 샘플 자기력계를 이용하여 측정한다. 항자력 및 포화 자화는 핀층(12)에서는 3.5kOe 및 750emu/cc이고, 자유층(11)에서는 250 Oe 및 500emu/cc이다. 핀층(12) 및 제1 고 스핀 분극층(18)은 교환 결합되며, 하나의 자성층으로서 작용을 한다. 자유층(11) 및 제2 고 스핀 분극층(19)은 교환 결합되며, 하나의 자성층으로서 작용을 한다. 따라서, 전술한 항자력 및 포화 자화는, 층들이 단일의 자성 재료로서 간주될 때 얻어지는 값들이다. 고 스핀 분극층들(18 및 19)의 기여에 의해, MTJ 소자(10)의 자기 저항비는 120%가 된다.
핀층(12)으로서, 예컨대 (Co50Pt50)90-(MgO)10이 이용될 수 있는데, 이는 예컨대 SiO2 또는 MgO에 의해 전술한 구조를 분할함으로써 형성되는 구조이다. 자유층으로서, Co/Pd 인공 격자 대신에 CoCr/Pd 인공 격자를 이용할 수 있다. 터널 베리어층 TB로서, Al-O를 사용할 수 있다. 자유층(11) 및 핀층(12)의 적층 순서는 반대로도 될 수 있다. 핀층(12)을 한 방향으로 고정시키기 위해, 반강자성층이 인접하여 제공될 수 있다. 반강자성층으로서, Mn과 Fe, Ni, Pt, Pd, Ru, Os 또는 Ir의 합금, 즉, FeMn, NiMn, PtMn, PtPdMn, RuMn, OsMn, IrMn, 또는 CrPtMn을 사용할 수 있다.
(c) 상세예 1-3
상세예 1-3의 MTJ 소자(10)는 도 3에 도시된 상세예 1-2와 동일한 적층 구조를 갖는다. 고 스핀 분극층이, 터널 베리어층 TB와 자유층(11)과의 사이의 계면과, 터널 베리어층 TB와 핀층(12)과의 사이의 계면 각각에 제공된다. 각각의 고 스핀 분극층은 Co, Fe, Co-Fe 합금, 및 오리엔트된 bcc 구조의 (001) 면을 갖는, 적층된 Fe-Ni 합금으로 이루어진다. (001) 면이 오리엔트된 L10 질서(ordered) 합금이 또한 적층된다. L10 질서 합금은 자유층 또는 핀층일 수 있다.
MTJ 소자(10)의 상세예 1-3의 적층 구조에 대하여 후술한다. 하부 전극(14)은 10nm 두께의 Ta 막으로 이루어진다. 하층(15)은 0.5nm 두께의 MgO 막 상에 형성된 3nm 두께의 Pt 막으로 이루어진다. MgO/Pt 적층막은 오리엔트된 (001) 면을 갖는다. 핀층(12)은 (001) 면이 오리엔트된 15nm 두께의 Fe50Pt50 막으로 이루어진다. 제1의 고 스핀 분극층(18)은 1.0nm 두께의 Fe 막으로 이루어진다. Fe는 오리엔트된 bcc 구조의 (001) 면을 갖는다. 터널 베리어층 TB는 오리엔트된 (001) 면을 갖는 1.5nm 두께의 MgO 막으로 이루어진다. 제2 고 스핀 분극층(19)은 0.5nm 두께의 Co50Fe50 막으로 이루어진다. Co50Fe50은 오리엔트된 bcc 구조의 (001) 면을 갖는다. 자유층(11)은, 0.7nm 두께의 Pd 막과 0.3nm 두께의 Co 막을 각각 포함하는 4개의 피리어드를 적층함으로써 형성된 [Co/Pt]4의 적층막으로 이루어진다. 캡층(16)은 3nm 두께의 Pd 막으로 이루어진다. 상부 전극(17)은 10nm 두께의 Ta 막 상에 형성된 10nm 두께의 Ru 막을 갖는 적층막으로 이루어진다.
상세예 1-3에 따른 MTJ 소자(10)에서는, 항자력 및 포화 자화를 진동 샘플 자기력계를 이용하여 측정한다. 항자력 및 포화 자화는 핀층(12)에서는 4.5kOe 및 800emu/cc이고, 자유층(11)에서는 200 Oe 및 550emu/cc이다. 핀층(12) 및 제1 고 스핀 분극층(18)은 교환 결합되며, 하나의 자성층으로서 작용을 한다. 자유층(11) 및 제2 고 스핀 분극층(19)은 교환 결합되며, 하나의 자성층으로서 작용을 한다. 따라서, 전술한 항자력 및 포화 자화는 층들이 단일의 자성 재료로서 간주될 때 얻어지는 값들이다. 고 스핀 분극층들(18 및 19)의 기여에 의해, MTJ 소자(10)의 자기 저항비는 120%이다.
(d) 상세예 1-4
상세예 1-4의 MTJ 소자(10)는 도 3에 도시된 상세예 1-2와 동일한 적층 구조 를 갖는다. 고 스핀 분극층이, 터널 베리어층 TB와 자유층(11)과의 사이의 계면 및 터널 베리어층 TB와 핀층(12)과의 사이의 계면 각각에 제공된다. 자유층(11)과 핀층(12) 중 적어도 하나는 희토류 금속(RE)과 전이금속(TM)을 갖는 RE-TM 비정질 합금으로 이루어진다.
MTJ 소자(10)의 상세예 1-4의 적층 구조에 대하여 후술한다. 하부 전극(14)은 10nm 두께의 Ta 막으로 이루어진다. 하층(15)은 5nm 두께의 Ru 막으로 이루어진다. 핀층(12)은 오리엔트된 (002) 면을 갖는 30nm 두께의 (Co78Pt12Cr10)85-(SiO2)15 막으로 이루어진다. 제1 고 스핀 분극층(18)은 2.0nm 두께의 Co62Fe22B16 막으로 이루어진다. 터널 베리어층 TB는 1.0nm 두께의 MgO 막으로 이루어진다. 제2의 고 스핀 분극층(19)은 1.0nm 두께의 Co60Fe20B20 막으로 이루어진다. 자유층(11)은 10nm 두께의 Tb27(Fe71Co29)73 막으로 이루어진다. 캡층(16)은 3nm 두께의 Pt 막으로 이루어진다. 상부 전극(17)은 10nm 두께의 Ta 막 상에 형성된 10nm 두께의 Ru 막을 갖는 적층막으로 이루어진다.
상세예 1-4에 따른 MTJ 소자(10)에서는, 항자력 및 포화 자화를 진동 샘플 자기력계를 이용하여 측정한다. 항자력 및 포화 자화는 핀층(12)에서는 4.0kOe 및 500emu/cc이고, 자유층(11)에서는 500 Oe 및 300emu/cc이다. 핀층(12) 및 제1 고 스핀 분극층(18)은 교환 결합되며, 하나의 자성층으로서 작용을 한다. 자유층(11) 및 제2 고 스핀 분극층(19)은 교환 결합되며, 하나의 자성층으로서 작용을 한다. 따라서, 전술한 항자력 및 포화 자화는, 층들이 단일의 자성 재료로서 간주될 때 얻어지는 값들이다. 고 스핀 분극층들(18 및 19)의 기여에 의해, MTJ 소자(10)의 자기 저항비는 100%이다.
핀층(12)은 50nm 두께의 Tb22(Fe71Co29)78 막으로 이루어질 수 있다. 이 경우에는, Tb22(Fe71Co29)78 등의 RE-TM 비정질 합금이 비정질 합금이기 때문에, 하층(15)으로서 사용되는 5nm 두께의 Ru 막이 항상 필요한 것은 아니다. Pt, Ru 또는 SiN 막이 RE-TM 합금을 부드럽게(smoothly) 형성하도록 버퍼층으로서 형성될 수 있다. 이 경우, 진동 샘플 자기력계에 의해 측정되는 항자력 및 포화 자화는 8kOe 및 200emu/cc이다. 핀층(12) 및 제1 고 스핀 분극층(18)이 교환 결합되며, 하나의 자성층으로서 작용한다.
따라서, 전술한 항자력 및 포화 자화는, 층들이 단일의 자성 재료로서 간주될 때 얻어지는 값들이다.
합성 준강자성 구조(자성층과 금속층이 교대로 적층된 구조)를 핀층(12)으로서 이용할 수 있다. 합성 준강자성 구조의 자성층의 예로서는, Fe, Co, Ni 및 이들의 합금이 있다. 합성 준강자성 구조의 금속층의 예로서는, Ru, Ir, Rh, Re 및 Os가 있다. 합성 준강자성 구조의 상세예로서는, Co/Ru, Co/Ir, 및 Co/Rh가 있다. 이 경우, 핀층(12)은 0.8nm 두께의 Ru 막 및 0.3nm 두께의 Co 막을 각각 포함하는 15개의 피리어드들을 적층함으로써 형성된 인공 격자 [Ru/Co]15로 이루어진다.
터널 베리어층 TB로서, Al-O가 사용될 수 있다. 자유층(11) 및 핀층(12)의 적층 순서는 반대로 될 수도 있다. 핀층(12)을 한 방향으로 고정시키기 위해, 반 강자성층이 인접하여 제공될 수 있다. 반강자성층으로서, Mn과 Fe, Ni, Pt, Pd, Ru, Os 또는 Ir의 합금, 즉 FeMn, NiMn, PtMn, PtPdMn, RuMn, OsMn, IrMn, 또는 CrPtMn이 사용될 수 있다.
(e) 상세예 1-5
상세예 1-5의 MTJ 소자는, 핀층(12)에 포함되어 있는 2개의 자성층들이 반강자성적으로 교환 결합되어 있는 SAF(synthetic antiferro) 구조를 갖는다.
도 4는 본 발명의 일 실시예에 따른 MTJ 소자의 상세예 1-5를 도시하는 개략적 단면도이다. MTJ 소자(10)의 상세예 1-5를 후술한다.
도 4에 도시된 바와 같이, 상세예 1-5의 MTJ 소자(10)에서는, 핀층(12)이 제1 자성층(34), 제2 자성층(36) 및 제1 자성층과 제2 자성층(34 및 36) 사이에 제공된 제1 비자성층(35)을 포함하고, 제1 및 제2 자성층들(34 및 35)이 반강자성적으로 교환 결합되는 SAF 구조를 갖는다. 이 경우, 제1 및 제2 자성층들(34 및 36)의 자화(22-1 및 22-2)가 반평행하므로, 제1 및 제2 자성층들(34 및 36)로부터 누설 필드가 상쇄된다. 그 결과, 핀층(12)의 누설 필드가 감소될 수 있다. 또한, 교환 결합된 자성층들(34 및 36)의 체적이 증가하므로, 열적 교란(thermal agitation)가 억제된다.
MTJ 소자(10)의 상세예 1-5의 적층 구조를 후술한다. 하부 전극(14)은 10nm 두께의 Ta 막으로 이루어진다. 하층(15)은 5nm 두께의 Ru 막으로 이루어진다. 핀층(12)에서, 제1 자성층(34)은 오리엔트된 (002) 면을 갖는 20nm 두께의 (Co78Pt12Cr10)85-(SiO2)15 막으로 이루어진다. 제1 자성층(35)은 0.9nm 두께의 Ru 막으로 이루어진다. 제2 자성층(36)은 15nm 두께의 (Co78Pt12Cr10)85-(SiO2)15 막으로 이루어진다. 제1 고 스핀 분극층(18)은 1.0nm 두께의 Co62Fe22B16 막으로 이루어진다. 터널 베리어층 TB는 1.0nm 두께의 MgO 막으로 이루어진다. 자유층(11)은, 0.4nm 두께의 Co 막과 0.8nm 두께의 Pt막을 각각 포함하는 5개의 피리어드를 적층함으로써 형성된 [Co/Pt]5의 적층막으로 이루어진다. MgO 막 상에 형성된 [Co/Pt]5의 적층막의 제1의 Co 층은 제2 고 스핀 분극층(19)으로서 기능한다. 캡층(16)은 3nm 두께의 Pt 막으로 이루어진다. 상부 전극(17)은 10nm 두께의 Ta 막 상에 형성된 10nm 두께의 Ru 막을 갖는 적층막으로 이루어진다.
자성층들(34 및 36)을 반강자성적으로 결합시키는 제1 비자성층(35)은 Ru, Os, Re, 및 Rh 중의 적어도 하나의 성분 또는 주로 이들을 함유하는 합금으로 이루어질 수 있다.
반강자성 결합은, 제1 및 제2 자성층들(34 및 36)이 RE-TM 합금의 강자성 재료로 이루어지는 경우에도 구현될 수 있다. 이 경우, 제1 비자성층(35)을 항상 사용해야 하는 것은 아니다. 도 5a 및 도 5b를 참조하여 예를 후술한다.
RE-TM 합금에서, RE(rare-earth metal)의 자기 모멘트와 TM(transition metal)의 자기 모멘트는 반강자성적으로 결합된다. RE-TM 합금을 적층할 때, 공지된 바와 같이, TM이 강자성적으로 결합되는 동안에 RE가 강자성적으로 결합된다.
RE와 TM의 자기 모멘트들이 서로 상쇄되므로, RE-TM 합금의 자기 모멘트를 합성에 의해 조절할 수 있다.
예를 들어, RE의 자기 모멘트(41)가 TM의 자기 모멘트(42)보다 큰 RE-TM 합금층(51)에서는, 도 5a에 도시된 바와 같이, 잔여의 자기 모멘트(43)가 RE의 자기 모멘트(41)와 동일한 방향으로 배향된다. RE의 자기 모멘트(44)가 TM의 자기 모멘트(45)보다 큰 RE-TM 합금층(52)이 RE-TM 합금층(51) 상에 형성된다. RE의 자기 모멘트들(41 및 44)이 동일한 방향으로 배향되고, TM의 자기 모멘트들(42 및 45)이 동일한 방향으로 배향된다. 2개의 RE-TM 합금층들(51 및 52)의 자기 모멘트들(43 및 46)이 동일한 방향으로 배열되어 평행 배치된다.
한편, RE의 자기 모멘트(47)가 TM의 자기 모멘트(48)보다 작은 RE-TM 합금층(53)이 RE-TM 합금층(51) 상에 형성되며, 도 5b에 도시된 바와 같이, 2개의 RE-TM 합금층들(51 및 53)의 자기 모멘트들(43 및 49)이 반평행 배치된다.
예컨대, Tb-Co 합금에 대해, Tb 함량이 22 at%일 때, 소위 보상 조성(compensation composition)이 얻어질 수 있고 그 결과 Tb의 자기 모멘트의 크기는 Co의 자기 모멘트의 크기와 같으므로 자기 모멘트는 0이 된다. 10㎚ 두께의 Tb25Co75 막과 10㎚ 두께의 Tb20Co80 막이 적층될 때, 그들의 자기 모멘트는 반평행이다.
그러한 형태를 사용함으로써, 핀층(pinned layer; 12)에 포함된 두 개의 자성층이 반평행하게 결합된 MTJ 소자(10)가 형성될 수 있다. 보다 구체적으로, 도 4에 도시된 핀층(12)은 각각 RE-TM 합금으로 이루어진 두 개, 즉, 제1 및 제2 자성 층(34, 36)을 적층함으로써 형성된다. 예를 들어, 제1 자성층(34)은 20㎚ 두께의 Tb22(Fe71Co29)78 막으로 구성되고, 제2 자성층(36)은 15㎚ 두께의 Tb26(Fe71Co29)74 막으로 구성된다. 이러한 경우에, 보상 조성은 Tb24(Fe71Co29)76이다.
제1 및 제2 자성층(34, 36)이 RE-TM 합금으로 구성되었을 때, 제1 및 제2 자성층(34, 36) 사이에 제1 비자성층을 설치함으로써 반강자성 결합이 구현될 수 있다. 아래에서, 도 6a 및 6b를 참조하여 실시예가 설명될 것이다.
도 6a에 도시된 제1 및 제2 자성층(51, 52)의 자기 모멘트(42, 45)는 비자성층(54)을 통해 교환-결합(exchange-couple)하도록 되어 있다. 유사하게, 도 6b에 도시된 제1 및 제2 자성층(51, 53)의 자기 모멘트(42, 48)는 비자성층(54)을 통해 교환-결합하도록 되어 있다.
예를 들어, 도 6a에 도시된 바와 같이, Co를 반강자성적으로 결합하기 위해 비자성층(54)으로 금속이나 그의 합금이 이용될 때, RE-TM 합금층(51)의 RE의 자기 모멘트(41)는 TM의 자기 모멘트(42)보다 크게 되고, RE-TM 합금층(52)의 RE의 자기 모멘트(44)는 TM의 자기 모멘트(45)보다 크게 된다. 비자성층(54)이 반강자성 결합에 기여한다면, TM의 자기 모멘트(42)와 RE의 자기 모멘트(41) 간의 크기 관계를 TM의 자기 모멘트(45)와 RE의 자기 모멘트(44) 간의 크기 관계와 동일하게 만듦으로써 TM 및 RE의 자기 모멘트들은 서로 상쇄된다. 따라서, 제1 및 제2 자성층(51, 52)의 자기 모멘트(43, 46)는 반평행하게 배치된다. Co를 반강자성적으로 결합하기 위한 비자성층(54)은 Ru, Rh, Os, 및 Re 중 적어도 하나의 성분 혹은 그들을 주 로 포함하는 합금으로 구성될 수 있다.
도 6b에 도시된 바와 같이, Co를 강자성적으로 결합하기 위해 비자성층(54)으로 금속 혹은 그의 합금이 이용될 때, RE-TM 합금층(51)의 RE의 자기 모멘트(41)는 TM의 자기 모멘트(42)보다 크게 되고, RE-TM 합금층(53)의 RE의 자기 모멘트(47)는 TM의 자기 모멘트(48)보다 작게 된다. 비자성층(54)이 강자성 결합에 기여한다면, TM의 자기 모멘트(42)와 RE의 자기 모멘트(41) 간의 크기 관계를 TM의 자기 모멘트(48)와 RE의 자기 모멘트(47) 간의 크기 관계와 반대로 함으로써 TM 및 RE의 자기 모멘트들은 서로 상쇄된다. 따라서, 제1 및 제2 자성층(51, 53)의 자기 모멘트(43, 49)는 반평행하게 배치된다. Co를 강자성적으로 결합하기 위한 비자성층(54)은 Pt 및 Pd 중 적어도 하나의 성분 혹은 그들을 주로 포함하는 합금으로 구성될 수 있다.
그러한 형태를 이용함으로써, 도 6a 및 6b에 도시된 제1 자성층(51), 비자성층(54), 및 제2 자성층(52 혹은 53)은 도 4에 도시된 핀층(12)의 제1 자성층(34), 비자성층(35), 및 제2 자성층(36)에 대응하도록 구성된다.
핀층(12)을 하나의 방향으로 고정하기 위해, 반강자성층이 인접하게 설치될 수 있다. 반강자성층으로서, Mn과 Fe, Ni, Pt, Pd, Ru, Os 또는 Ir의 합금, 즉, FeMn, NiMn, PtMn, PtPdMn, RuMn, OsMn, IrMn, 또는 CrPtMn이 사용될 수 있다.
RE의 자기 모멘트가 TM의 자기 모멘트보다 큰 RE-TM 합금 및 금속 혹은 전이 금속을 주로 포함하는 합금이 적층될 수도 있다.
(f) 상세 예 1-6
상세 예 1-6의 MTJ 소자에서, 자유층(free layer; 11)은 SAF 구조를 갖는 인공 격자(artificial lattice)로 구성된다.
도 7은 본 발명의 실시예에 따른 MTJ 소자의 상세 예 1-6를 나타내는 개략적인 단면도이다. MTJ 소자의 상세 예 1-6이 아래 설명될 것이다.
도 7에 도시된 바와 같이, 상세 예 1-6의 MTJ 소자(10)에서, 자유층(11)은 제1 자성층(31), 제2 비자성층(32), 및 제2 자성층(33)을 포함하고, 제1 및 제2 자성층(31, 33)이 반강자성적으로 교환 결합된 SAF 구조를 갖는다. 이러한 경우에, 제1 및 제2 자성층(31, 33)의 자화(21-1, 21-2)는 반평행하므로, 제1 및 제2 자성층(31, 33)으로부터의 누설 필드들(leakage fields)이 상쇄된다. 그 결과, 자유층(11)의 누설 필드는 줄어들 수 있다. 또한, 교환 결합된 자성층(31, 33)의 부피가 증가하므로, 열 교란이 억제될 수 있다.
이하, MTJ 소자(10)의 상세 예 1-6의 계층 구조(layered structure)가 설명될 것이다. 하위 전극(14)은 10㎚ 두께의 Ta 막으로 구성된다. 하층(underlayer; 15)은 0.5㎚ 두께의 MgO 막 상에 형성된 3㎚ 두께의 Pt 막으로 구성된다. MgO/Pt 계층막은 오리엔트된 (001)면(plane oriented)을 갖는다. 핀층(12)은 (001) 면이 오리엔트된 20㎚ 두께의 Co50Pt50 막으로 구성된다. 제1 고 스핀 분극층(18)은 1.5㎚ 두께의 Co62Fe22B16 막으로 구성된다. 터널 장벽층 TB는 1.2 nm 두께의 MgO 막으로 구성된다. 제2 고 스핀 분극층(19)은 0.8㎚ 두께의 Co63Fe17B10 막으로 구성된다. 자유층(11)의 제1 자성층(31)은 0.7㎚ 두께의 Pd 막 및 0.3㎚ 두께의 Co 막을 각각 포함하는 4개 피리어드를 적층함으로써 형성된 인공 격자 [Pd/Co]4로 구성된다. 자유층(11)의 제1 비자성층(32)은 0.9㎚ 두께의 Ru 막으로 구성된다. 자유층(11)의 제2 자성층(33)은 0.3㎚ 두께의 Co 막 및 0.7㎚ 두께의 Pd 막을 각각 포함하는 3개 피리어드를 적층함으로써 형성된 인공 격자 [Co/Pd]3로 구성된다. 캡층(16)은 3㎚ 두께의 Pd 막으로 구성된다. 상위 전극(17)은 10㎚ 두께의 Ta 막 상에 형성된 10㎚ 두께의 Ru 막을 갖는 계층 막으로 구성된다.
하나의 방향으로 핀층(12)을 고정하기 위해, 반강자성층이 인접하게 설치될 수도 있다. 반강자성층으로서, Mn과 Fe, Ni, Pt, Pd, Ru, Os 또는 Ir의 합금, 즉, FeMn, NiMn, PtMn, PtPdMn, RuMn, OsMn, IrMn, 또는 CrPtMn이 사용될 수 있다.
제1 및 제2 자성층(31, 33)은 인공 격자로 형성될 필요는 없고 질서 합금(ordered alloy) 또는 무질서 합금(disordered alloy)으로 구성될 수 있다. RE의 자기 모멘트가 TM의 자기 모멘트보다 큰 RE-TM 합금 및 금속 혹은 전이 금속을 주로 포함하는 합금이 적층될 수도 있다.
(g) 상세 예 1-7
상세 예 1-7의 MTJ 소자에서, 자유층(11)과 핀층(12) 모두 SAF 구조를 갖는다.
도 8은 본 발명의 실시예에 따른 MTJ 소자의 상세 예 1-7을 도시하는 개략적인 단면도이다. MTJ 소자(10)의 상세 예 1-7은 아래 설명될 것이다.
도 8에 도시된 바와 같이, 상세 예 1-7의 MTJ 소자(10)에서, 자유층(11)은 제1 자성층(31), 제1 비자성층(32), 및 제2 자성층(33)을 포함하고, 제1 및 제2 자 성층(31, 33)이 반강자성적으로 교환-결합된 SAF 구조를 갖는다. 또한, 핀층(12)은 제1 자성층(34), 제1 비자성층(35), 및 제2 자성층(36)을 포함하고, 제1 및 제2 자성층(34, 36)이 반강자성적으로 교환-결합된 SAF 구조를 갖는다. 이 경우에, 제1 및 제2 자성층(31, 33)의 자화(21-1, 21-2)는 반평행하므로, 제1 및 제2 자성층(31, 34)으로부터의 누설 필드들은 상쇄된다. 그 결과, 자유층(11)의 누설 필드가 줄어들 수 있다. 유사하게, 제1 및 제2 자성층(34, 36)의 자화(22-1, 22-2)는 반평행하므로, 제1 및 제2 자성층(34, 36)으로부터의 누설 필드들은 상쇄된다. 그 결과, 핀층(12)의 누설 자장이 줄어들 수 있다. 또한, 교환-결합된 자성층(31, 33) 및 자성층(34, 36)의 부피는 증가하므로, 열 교란이 억제된다.
MTJ 소자(10)의 상세 예 1-7의 계층 구조가 아래 설명될 것이다. 하부 전극(14)은 10㎚ 두께의 Ta 막으로 구성된다. 하층(15)은 5㎚ 두께의 Ru 막으로 구성된다. 핀층(12)에서, 제1 자성층(34)은 (002) 면이 오리엔트된 20㎚ 두께의 (Co78Pt12Cr10)85-(SiO2)15 막으로 구성된다. 제1 비자성층(35)은 0.9㎚ 두께의 Ru 막으로 구성된다. 제2 자성층(36)은 15㎚ 두께의 (Co78Pt12Cr10)85-(SiO2)15 막으로 구성된다. 제1 고 스핀 분극층(18)은 1.0㎚ 두께의 Co62Fe22B16 막으로 구성된다. 터널 장벽층 TB는 1.2㎚ 두께의 MgO 막으로 구성된다. 제2 고 스핀 분극층은 0.8㎚ 두께의 Co63Fe17B10 막으로 구성된다. 자유층(11)의 제1 자성층(31)은 0.7㎚ 두께의 Pd 막 및 0.3㎚ 두께의 Co 막을 각각 포함하는 4개 피리어드를 적층함으로써 형성된 인공 격자 [Pd/Co]4로 구성된다. 자유층(11)의 제1 비자성층(32)은 0.9㎚ 두께 의 Ru 막으로 구성된다. 자유층(11)의 제2 자성층(33)은 0.3㎚ 두께의 Co 막 및 0.7㎚ 두께의 Pd 막을 각각 포함하는 3 피리어드를 적층함으로써 형성된 인공 격자 [Co/Pd]3으로 구성된다. 캡층(16)은 3㎚ 두께의 Pd 막으로 구성된다. 상부 전극(17)은 10㎚ 두께의 Ta 막 상에 형성된 10㎚ 두께의 Ru 막을 갖는 계층막으로 구성된다.
핀층(12)을 하나의 방향으로 고정하기 위해, 반강자성층이 인접하게 설치될 수 있다. 반강자성층으로서, Mn과 Fe, Ni, Pt, Pd, Ru, Os 또는 Ir의 합금, 즉, FeMn, NiMn, PtMn, PtPdMn, RuMn, OsMn, IrMn, 또는 CrPtMn이 사용될 수 있다.
반평행 결합 구조는 TM의 자기 모멘트와 RE의 자기 모멘트 간의 크기 관계가 바뀌는(reversed) RE-TM 합금의 계층막을 사용하거나, RE의 자기 모멘트가 TM의 자기 모멘트보다 큰 RE-TM 합금 및 금속 혹은 전이 금속을 주로 포함하는 합금을 적층하거나, 샌드위치된 비자성, 예컨대, Ru 층을 갖는 소위 SAF 구조를 형성함으로써 얻어질 수도 있다.
[1-2] 이중 핀 구조 1
도 9a 및 9b는 본 발명의 실시예에 따른 이중 핀 구조 1를 갖는 MTJ 소자를 도시하는 개략적인 단면도이다. 본 발명의 실시예에 따른 이중 핀 구조 1을 갖는 MTJ 소자가 아래 설명될 것이다.
도 9a 및 9b에 도시된 바와 같이, MTJ 소자(10)는 자성층으로 형성된 자유층(11), 각각 자성층으로 형성된 제1 및 제2 핀층(12a, 12b), 자유층(11)과 제1 핀층(12a) 사이에 샌드위치된 제1 비자성층(13a), 및 자유층(11)과 제2 핀층(12b) 사 이에 샌드위치된 제2 비자성층(13b)을 포함하는 계층 구조를 갖는다. MTJ 소자(10)는 자유층(11)의 자화 방향(21)과 핀층(12a, 12b)의 자화 방향(22a, 22b)이 막 표면에 수직인 소위 수직 자화 타입이다. 제1 및 제2 핀층(12a, 12b)은 서로 다른 방향으로 향하는 자화 방향(22a, 22b)을 갖는 반평행 자화 배열을 갖는다.
제1 및 제2 비자성층(13a, 13b)이 절연체로 구성될 때, MTJ 소자(10)는 TMR 효과를 갖는다. 제1 및 제2 비자성층(13a, 13b)이 금속으로 구성될 때, MTJ 소자(10)는 GMR 효과를 갖는다. 제1 및 제2 비자성층(13a, 13b)은 절연체로서 예컨대, MgO(산화 마그네슘) 혹은 AlO(산화 알루미늄; 예컨대, Al2O3)을 사용하여 구성된다. 제1 및 제2 비자성층(13a, 13b)은 금속으로서 예컨대, Cu, Pt 혹은 Au를 이용하여 구성된다.
(동작)
이중 핀 구조 1을 갖는 MTJ 소자(10)에서, 제1 비자성층(13a)을 샌드위치한 자성층들(자유층(11) 및 핀층(12a)) 또는 제2 비자성층(13b)을 샌드위치한 자성층들(자유층(11) 및 핀층(12b))은 평행 혹은 반평행 자화 배열을 갖는다. 그러나, 전체 MTJ 소자(10)에서, 평행 배열 및 반평행 배열은 도 9a 및 9b에서 동시에 존재하므로 전체 자기 저항은 달라지지 않는다. 따라서, 반평행 자화 배열을 갖는 핀층(12a, 12b)이 자유층(11)의 양측에 설치될 때, 제1 및 제2 비자성층(13a, 13b)에 걸친 자기 저항에 있어서의 변화들 간의 차이가 보장되어야 한다.
예를 들어, 제1 비자성층(13a)이 터널 장벽층 TB이고, 제2 비자성층(13b)이 금속층일 때, 터널 장벽층 TB에서 발생된 자기 저항에 있어서의 변화는 금속층에서 발생된 자기 저항에 있어서의 변화보다 크다. 제1 비자성층(13a)에 걸친 자화 배열은 "0" 또는 "1" 정보에 대응한다. 따라서, 도 9a에서 평행한 배열이 얻어지고, 도 9b에서는 반평행한 배열이 얻어진다. 제2 비자성층(13b)은 터널 장벽층 TB일 수 있고, 제1 비자성층(13a)은 금속층일 수 있다.
상술한 바와 같이, 제1 비자성층(13a)이 터널 장벽층 TB일 때, 2개의 자성층(자유층(11) 및 핀층(12a))의 자화는 평행(도 9a) 또는 반평행(9b)으로 배열된다. 자화 배열 상태에 의존하여 달라지는 저항값은 "0" 또는 "1" 정보에 대응한다. 스핀 분극된 전류(30)가 MTJ 소자(10)에 공급되어 자유층(11)의 자화 방향(21) 및 기입 정보를 바꾼다. 스핀-분극된 전자들은 스핀 분극된 전류(30)와 반대 방향으로 흐른다.
보다 구체적으로, 도 9A 에 도시한 바와 같이, 스핀 분극 전류(30)가 제 2 핀층(12b)으로부터 제 1 핀층(12a)로 흐르는 경우에, 스핀 분극 전자들은 제 1 핀층(12a)으로부터 제 2 핀층(12b)으로 흐른다. 이러한 경우에, 상향 스핀(upward spin)은 주로 제 1 핀층(12a)으로부터 주입된다. 이러한 이유로, 자유층(11)의 스핀을 평행하게 만드는 토크(torque)가 작용한다. 제 2 핀층(12b)은 스핀 분극 전자들을 흐르게 하는 프로세스에서 하향 스핀(downward spin)을 자유층(11)으로부터 제 2 핀층(12b)으로 용이하게 전송한다. 따라서, 자유층(11)의 자화 방향(magnetization direction)(21)이 제 1 핀층(12a)의 자화 방향(22a)에 평행하게 되도록, 반사된 상향 스핀 분극 전자들이 자유층(11)에 주입된다. 한편, 도 9B 에 도시한 바와 같이, 전류가 제 2 핀층(12b)으로부터 제 1 핀층(12a)으로 흐르는 경우에, 자유층(11)의 자화 방향(21)은 전술한 동일 원리에 기초하여 제 2 핀층(12b)의 자화 방향에 평행하게 된다.
(자성 재료)
자유층(11) 및 핀층들(12a, 12b) 의 자성 재료로서, 전술한 단일 핀 구조와 동일한 재료들이 사용될 수 있다.
(효과들)
본 발명의 실시예의 이중 핀 구조(1)를 갖는 MTJ 소자(10)에 따르면, 단일 핀 구조와 동일한 효과가 획득될 수 있다. 또한, 스핀 분극 전자들의 반사 효과가 이중 핀 구조를 갖는 핀층들(12a, 12b)을 자유층(11)의 양 측상에 제공함으로써 보다 효과적으로 이용될 수 있으므로, 역전류가 단일 핀 구조에 비해 더욱 감소될 수 있다.
이중 핀 구조(1)를 갖는 MTJ 소자(10)의 상세한 예시들을 이하 설명한다.
(a) 상세한 예 2-1
상세한 예 2-1 의 MTJ 소자에서, 자유층(11)의 양측상에 제공되는 핀층들(12a, 12b) 중 하나의 핀층(12a)은 SAF 구조를 갖는다.
도 10 은 본 발명의 일 실시예에 따라 MTJ 소자의 상세한 예 2-1 을 도시하는 개략 단면도이다. MTJ 소자(10)의 상세한 예 2-1 을 이하 설명한다.
도 10 에 도시한 바와 같이, MTJ 소자(10)는 하층(underlayer)(15), 제 1 핀층(12a), 제 1 비자성층(13a), 자유층(11), 제 1 고 스핀 분극층(18), 제 2 비자성 층(13b), 제2 고 스핀 분극층(19), 제 2 핀층(12b), 캡층(cap layer)(16)이 호명된 순서대로 적층된 구조를 갖는다. 제 1 핀층(12a)은 제 1 자성층(34), 비자성층(35), 및 제 2 자성층(36)을 포함하는 SAF 구조를 갖는다. 하부 전극(14)은 하층(15)의 하부면 상에 제공된다. 상부 전극(17)은 캡층(16)의 상부면 상에 제공된다. 이러한 경우에, 제 1 및 제 2 자성층(34, 36)의 자화(22a-1, 22a-2)는 반평행이므로, 제 1 및 제 2 자성층(34, 36)으로부터의 누설 필드들은 상쇄된다. 따라서, 핀층(12a)의 누설 필드는 감소될 수 있다. 또한, 교환-결합된 자성층(34, 36)의 체적이 증가하므로, 열적 교란이 억제된다.
MTJ 소자(10)의 상세한 예 2-1 의 계층(layered) 구조를 이하 설명한다. 하부 전극(14)은 10 nm 두께의 Ta 막으로 이루어진다. 하층(15)은 5 nm 두께의 Ru 막으로 이루어진다. 핀층(12a)에서, 제 1 자성층(34)은 오리엔트된 (002) 평면을 갖는 20 nm 두께의 (Co78Pt12Cr10)85-(SiO2)15 막으로 이루어진다. 비자성층(35)은 0.9 nm 두께의 Ru 막으로 이루어진다. 제 2 자성층(36)은 15nm 두께의 (Co78Pt12Cr10)85-(SiO2)15 막으로 이루어진다. 제 1 비자성층(13a)은 5 nm 두께의 Cu 막으로 이루어진다. 자유층(11)은 각각의 피리어드가 0.3 nm 두께의 Co 막 및 0.7 nm 두께의 Pt 막을 포함하는 4 개의 피리어드를 적층함으로서 형성된 인공 격자 [Co/Pt]4 로 이루어진다. 제 1 고 스핀 분극층(18)은 0.5 nm 두께의 Co62Fe22B16 막으로 이루어진다. 터널 배리어층 TB 는 1.5 nm 두께의 MgO 막으로 이루어진다. MgO 막은 오리엔트된 (001) 평면을 갖는다. 제 2 고 스핀 분극층(19)은 1 nm 두께 의 Fe 막으로 이루어진다. Fe 막은 오리엔트된 (001) 평면을 갖는다. 핀층(12b)은 오리엔트된 (001) 평면을 갖는 15 nm 두께의 Fe50Pt50 막으로 이루어진다. 캡층(16)은 3 nm 두께의 Pt 막으로 이루어진다. 상부 전극(17)은 10 nm 두께의 Ta 막 상에 형성된 10 nm 두께의 Ru 막을 갖는 계층 막으로 이루어진다. 터널 배리어층 TB 를 통해 생성된 MR 비는 비자성층(13a)을 통해 생성된 비보다 높다.
이러한 구조에서, 터널 배리어층 TB 로서 MgO를 통한 자기저항(magnetoresistance)의 변화는 제 1 비자성층(13a)으로서 Cu를 통한 자기저항의 변화보다 크다. 자유층(11) 및 제 1 고 스핀 분극층(18)을 통합하는 자성층 및 제 2 고 스핀 분극층(19) 및 제 2 핀층(12b)을 통합하는 자성층의 자화 배열에 따라 정보가 저장된다. 핀층(12a) 은 자성층들 사이의 두께 차이를 갖는 SAF 구조를 가지므로, 핀층(12a)의 밸런스 자기 모멘트 및 핀층(12b)의 자기 모멘트가 역방향으로 설정될 수 있다. 따라서, 자유층(11)에 대한 핀층들(12a, 12b)로부터의 누설 필드들이 서로 상쇄될 수 있다.
또한, 핀층(12a)은 RE-TM 합금을 이용함으로써 형성될 수 있다. RE 의 자기 모멘트가 TM 의 자기 모멘트보다 큰 RE-TM 합금이 사용되고, 예를 들어, 주로 TM을 함유하는 Co 또는 CoFe 합금이, 상세한 예 1-5 에서 설명한 바와 같이, 적층되는 경우에, 제 2 비자성층(13a)의 인터페이스 상의 Co 또는 CoFe 의 자기 모멘트가 RE-TM 합금의 TM 의 자기 모멘트에 평행하게 설정될 수 있다. 따라서, Co 또는 CoFe 의 자기 모멘트는 RE-TM 합금의 자기 모멘트(RE 의 자기 모멘트)에 반평행하 게 설정될 수 있다.
(b) 상세한 예 2-2
도 9 에 도시한 바와 같이, 상세한 예 2-2 의 MTJ 소자에서, 자유층(11)의 양 측에 제공되는 양 핀층들(12a, 12b)은 단일층 구조를 갖는다. 즉, 상세한 예 2-2 에서, 도 10 에 도시한 핀층(12a)은 단일층 구조를 갖는다. MTJ 소자(10)의 상세한 예 2-2 를 도 10 을 참조하여 이하 설명한다.
도 10 에 도시한 바와 같이, MTJ 소자(10)는 하층(15), 제 1 핀층(12a), 제 1 비자성층(13a), 자유층(11), 제 1 고 스핀 분극층(18), 제 2 비자성층(13b), 제 2 고 스핀 분극층(19), 제 2 핀층(12b), 및 캡층(16)이 호명한 순서대로 적층되는 구조를 갖는다. 하부 전극(14)은 하층(15)의 하부면 상에 제공된다. 상부 전극(17)은 캡층(16)의 상부면 상에 제공된다.
MTJ 소자(10)의 상세한 예 2-2 의 층화된 구조를 이하 설명한다. 하부 전극(14)은 10 nm 두께의 Ta 막으로 이루어진다. 하층(15)은 0.5 nm 두께의 Co40Fe40B20 막, 0.5 nm 두께의 MgO 막, 및 2 nm 두께의 Pt 막을 호명한 순서대로 형성함으로 획득된 계층 막으로 이루어진다. 핀층(12a)은 오리엔트된 (001) 평면을 갖는 10 nm 두께의 Fe50Pt50 막으로 이루어진다. 제 1 비자성층(13a)은 오리엔트된 (001) 평면을 갖는 5 nm 두께의 Au 막으로 이루어진다. 자유층(11)은 오리엔트된 (001) 평면을 갖는 2 nm 두께의 Fe38Cu12Pt50 막으로 이루어진다. 제 1 고 스핀 분극층(18)은 0.5 nm 두께의 Fe 막으로 이루어진다. 터널 배리어층 TB 는 1.2 nm 두께 의 MgO 막으로 이루어진다. MgO 막은 오리엔트된 (001) 평면을 갖는다. 제 2 고 스핀 분극층(19)은 1 nm 두께의 Fe 막으로 이루어진다. Fe 막은 오리엔트된 (001) 평면을 갖는다. 핀층(12b)은 오리엔트된 (001) 평면을 갖는 5 nm 두께의 Fe50Pt50 막으로 이루어진다. 캡층(16)은 3 nm 두께의 Pt 막으로 이루어진다. 상부 전극(17)은 10 nm 두께의 Ta 막 상에 형성된 10 nm 두께의 Ru 막을 갖는 계층 막으로 이루어진다.
터널 배리어층 TB 를 통해 생성된 MR 비는 비자성층(13a)을 통해 생성된 비보다 크다.
핀층(12a)의 항자력(coercive force)은 핀층(12b)의 항자력보다 크다. 핀층(12a)의 자화 배열 및 핀층(12b)의 자화 배열은 항자력의 차이를 이용함으로써 반평행하게 설정될 수 있다. 즉, 자화는 2 회 이루어진다. 제 1 회의 자기장 인가에서, 핀층(12a)의 자화, 통합된 자유층으로서 동작하는 자유층(11) 및 제 1 고 스핀 분극층(18)의 자화, 및 통합된 핀층으로서 동작하는 제 2 고 스핀 분극층(19) 및 핀층(12b)의 자화가 동일한 방향으로 배열된다. 제 2 회의 자기장 인가는 제 1 회의 역 방향으로 수행된다. 제 2 회의 인가된 자기장은 통합된 핀층으로서 동작하는 제 2 고 스핀 분극층(19) 및 핀층(12b)의 항자력보다 크고, 핀층(12a)의 항자력보다 작다. 따라서, 통합된 자유층으로서 동작하는 자유층(11) 및 제 1 고 스핀 분극층(18)의 자화 및 통합된 핀층으로서 동작하는 제 2 고 스핀 분극층(19) 및 핀층(12b)의 자화는 핀층(12a)의 자화 방향에 역방향으로 배열된다. 따라서, 도 9 에 도시한 자화 배열이 구현될 수 있다.
이러한 구조에서, 터널 배리어층 TB로서 기능하는 MgO를 통한 자기저항의 변화는 제 1 비자성층(13a)으로서 기능하는 Au 를 통한 자기저항보다 크다. 자유층(11) 및 제 1 고 스핀 분극층(18)을 포함하는 자성층 및 제 2 고 스핀 분극층(19) 및 핀층(12b)을 포함하는 자성층의 자화 배열에 의해 정보가 저장된다. Au 막과 같은 금속막을 통한 자기저항은 낮다. 고 스핀 분극층이 제공되는 경우라 할지라도, 자기저항의 변화는 터널 배리어층에서보다 작다. 따라서, 고 스핀 분극층이 제공될 수 있다.
전술한 MTJ 소자(10)에서, 핀층(12a)은 30 nm 두께의 Tb22(Fe71Co29)78 층으로 이루어지고, 핀층(12b)은 30 nm 두께의 Tb26(Fe71Co29)74 층으로 이루어지고, 자유층(11)은 5 nm 두께의 Tb22(Fe71Co29)78 층으로 이루어진다. 이러한 경우에, Tb24(Fe71Co29)76 층은 보상 조성(compensation composition)을 갖는다. 이러한 경우에, 핀층(12a)에서, TM의 자기 모멘트는 RE의 자기 모멘트보다 크다. 핀층(12b)에서, RE의 자기 모멘트는 TM의 자기 모멘트보다 크다. 따라서, 도 9 의 핀층들(12a, 12b)의 자화 배열과 동일한 자화 배열이 하나의 방향에서 단지 한번 자화시킴으로써 구현될 수 있다. 보다 구체적으로, 핀층(12b)의 TM의 자기 모멘트는 RE의 자기 모멘트에 대해 역방향으로 배향된다. 전체 핀층(12b)의 자화는 자화 방향(TM의 자기 모멘트의 방향)에 대하여 역방향으로 배향된다. 또한, 제 2 고 스핀 분극층(19)으로서 기능하는 Fe가 TM의 자기 모멘트에 교환-결합됨으로써 자화 방향 에 대해 역방향으로 배향된다.
각 자성층의 재료는, 상세한 예들 1-1 내지 1-7 에 설명한 바와 같이, 질서 합금들(ordered alloys), 무질서 합금들, 인공 격자들, 및 RE-TM 합금들로부터 적절하게 선택될 수 있다.
핀층(12b)은 SAF 구조를 가질 수도 있다. 또한, 핀층(12a)은 단일층 구조를 가질 수도 있다.
상세한 예 2-2 에서, 고 스핀 분극층들(18, 19)은 터널 배리어층 TB 와 자유층(11) 사이 및 터널 배리어층 TB와 핀층(12b) 사이에 각각 삽입된다. 고 스핀 분극층은 비자성층(13a)과 자유층(11) 사이에도 제공되지 않고, 비자성층(13a)과 핀층(12a) 사이에도 제공되지 않는다. 그러나, 고 스핀 분극층들은 비자성층(13a)과 자유층(11) 사이 및 비자성층(13a)과 핀층(12a) 사이에 제공될 수도 있다. 이러한 경우에서도, 터널 배리어층 TB를 통해 생성된 MR 비는 비자성층(13a)을 통해 생성된 비보다 높아야 한다. 비자성층들(13a, 13b)은 터널링 자기저항 효과를 나타내는 절연체 또는 터널 배리어로 이루어질 수도 있다. 이러한 경우에, 고 스핀 분극층이 하나의 터널 배리어만의 인터페이스 상에 제공되는 경우에, MR 비들간의 차이가 보장될 수 있다.
핀층들(12a, 12b)을 하나의 방향으로 고정시키기 위하여, 반강자성층(antiferromagnetic layer)이 인접하게 제공될 수도 있다. 반강자성층으로서 Mn 과 Fe, NI, Pt, Pd, Ru, Os, 또는 Ir의 합금 즉, FeMn, NiMn, PtMn, PtPdMn, RuMn, OsMn, IrMn, 또는 CrPtMn이 이용될 수 있다.
[1-3] 이중 핀 구조 2
도 11A 및 도 11B 는 본 발명의 일 실시예에 따른, 이중 핀 구조 2 를 갖는 MTJ 소자를 도시하는 개략 단면도이다. 본 발명의 일 실시예에 따른, 이중 핀 구조 2 를 갖는 MTJ 소자를 이하 설명한다.
도 11A 및 11B 에 도시한 바와 같이, MTJ 소자(10)는 자성층으로부터 형성된 자유층(11), 자성층으로부터 각각 형성된 제 1 및 제 2 핀층(12a, 12b), 자유층(11)과 제 1 핀층(12a) 사이에 샌드위치된 (sandwiched) 제1 비자성층(13a), 및 자유층(11)과 제 2 핀층(12b) 사이에 샌드위치된 제 2 비자성층을 포함하는 계층 구조를 갖는다. 자유층(11)은 제 1 자성층(31), 비자성층(32), 및 제 2 자성층(33)을 포함하는 SAF 구조를 갖는다. MTJ 소자(10)는 소위 수직 자화 타입을 갖는데, 여기에서 자유층(11)의 자화(21-1, 21-2)와 핀층들(12a, 12b)의 자화 방향(22a, 22b)은 막 표면에 대하여 수직이다.
이러한 구조는, 제 1 및 제 2 핀층들(12a, 12b)의 자화 방향(22a, 22b)이 평행하게 배열된다는 점에서 상세한 예 2-1 과 상이하다. 이에 따라, 자유층(11)이 SAF 구조를 갖는 것이 바람직하다. 그러나, 상세한 예 1-5 에 설명한 바와 같이, RE 의 자기 모멘트(41)가 TM 의 자기 모멘트(42)보다 큰 RE-TM 합금층(51) 및 RE 의 자기 모멘트(47)가 TM 의 자기 모멘트(48)보다 작은 RE-TM 합금층(53)이 적층되어 RE-TM 합금층들의 자기 모멘트들을 반평행하게 만들 수도 있다.
제 1 및 제 2 비자성층들(13a, 13b)이 절연체로 이루어지는 경우에, MTJ 소자(10)는 TMR 효과를 갖는다. 제 1 및 제 2 비자성층들(13a, 13b)이 금속으로 이 루어지는 경우에, MTJ 소자(10)는 GMR 효과를 갖는다. 절연체로 이루어진 제 1 및 제 2 비자성층들(13a, 13b)은 예를 들어, MgO(산화 마그네슘) 또는 AlO(산화 알루미늄; 예를 들어, Al2O3)를 이용한다. 금속으로 이루어지는 제 1 및 제 2 비자성층들(13a, 13b)은 예를 들어, Cu, Pt 또는 Au 를 이용한다.
(동작)
이중 핀 구조(2)를 갖춘 MTJ 소자(10)에서, 제1 비자성층(13a)을 샌드위치하는 자성층(자유층(11) 및 핀층(12a)의 자성층(31)), 또는 제2 비자성층(13b)을 샌드위치하는 자성층(자유층(11) 및 핀층(12b)의 자성층(33))은 평행 또는 반평행 자화 배열을 가진다. 그러나, 전체 BTJ 소자(10)에서, 평행 배열 및 반평행 배열은 도 11a 및 도 11b에 동시에 존재하여, 전체 자기 저항이 변하지 않게 된다. 그 결과, 평행 자화 배열을 갖는 핀층(12a, 12b)이 자유층(11)의 양 측면 상에 제공될 때, 제1 및 제2 비자성층(13a 및 13b)을 통한 자기 저항에서의 변화들 간에는 차이가 보장돼야만 한다.
예컨대, 제1 비자성층(13a)가 터널 장벽층 TB이고, 제2 비자성층(13b)가 금속층일 때, 터널 장벽층 TB에서 생성된 자기 저항의 변화는 금속층의 변화 보다 크게 된다. 제1 비자성층(13a)을 통한 자화 배열은 "0" 또는 "1" 정보에 대응한다. 그 결과, 평행 배열은 도 11a에서 얻어지며, 반평행 배열은 도 11b에서 얻어진다. 제2 비자성층(13b)는 터널 장벽층 TB일 수 있으며, 제1 비자성층(13a)는 금속층일 수 있다. 비자성층(13a, 13b)는 터널링 자기저항 효과를 드러내는 절연체 또는 터 널 장벽으로 이루어질 수 있다. 이 경우, 고 스핀 분극층(highly spin-polarized layer)이 단지 하나의 터널 장벽의 인터페이스 상에 제공될 때, MR 비들 사이의 차이는 보장될 수 있다.
전술한 바와 같이, 제1 비자성층(13a)이 터널 장벽층 TB일 때, 2 자성층(자유층(11) 및 핀층(12a)의 자성층(31))의 자화는 평행(도 11) 또는 반평행(도 11b)으로 배열된다. 자화 배열에 따라 변하는 저항값은 "0" 또는 "1" 정보에 대응한다. 스핀 분극 전류(30)는 MTJ 소자(10)에 제공되어, 자유층(11)의 자화 방향(21)을 변경하며 정보를 기록한다. 스핀 분극된 전자는 스핀 분극 전류(30)에 반대 방향으로 흐른다.
더욱 특히, 스핀 분극된 전류(30)가 도 11a에 도시된 바와 같이, 제2 핀층(12b)에서 제1 핀층(12a)로 흐를 때, 스핀 분극 전자는 제1 핀층(12a)에서 제2 핀층(12b)으로 흐른다. 이 경우, 상향 스핀은 제1 핀층(12a)로부터 주로 주입된다. 이런 이유로, 자유층(11)의 제1 자성층(31)의 스핀을 평행하게 만드는 토크가 작용한다. 제2 핀층(12b)은 자유층(11)의 제2 자성층(33)으로부터 제2 핀층(12b)로의 전자 흐름의 프로세스에서 상향 스핀을 용이하게 전송한다. 그 결과, 반사된 하향 스핀 분극 전자는 자유층(11)의 제2 자성층(33)에 주입되어, 자유층(11)의 제1 자성층(31)의 자화 방향(21-1)이 핀층(12a)의 자화 방향(22a)에 평행하게 되며, 제2 자성층(33)의 자화 방향(21-2)이 핀층(12b)의 자화 방향(22b)에 반평행하게 된다. 한편, 도 11b에 도시된 바와 같이, 전류가 제2 핀층(12b)에서 제1 핀층(12a)로 흐를 때, 자유층(11)의 제1 자성층(31)의 자화 방향(21-1)은 핀층(12a)의 자화 방향(22a)에 반평행하게 되며, 제2 자성층(33)의 자화 방향(21-2)은 핀층(12b)의 자화 방향(22b)에 평행하게 된다.
(자성 재료)
자유층(11) 및 핀층(12a, 12b)의 자성층(31, 33)의 자성 재료는 전술한 단일 핀 구조에서 사용될 수 있는 것과 동일한 재료이다.
(효과)
본 발명의 일 실시예에 따르는 이중 핀 구조(2)를 갖춘 MTJ 소자(10)에 따르면, 단일 핀 구조와 동일한 효과가 얻어질 수 있다. 또한, 스핀 분극 전자의 반사 효과가 자유층(11)의 양 측면 상에서 이중 핀 구조를 핀층(12a, 12b)에 제공함에 의해 더욱 효율적으로 사용될 수 있기 때문에, 역전류는 단일 핀 구조에 비해 더욱 감소될 수 있다.
이중 핀 구조(2)를 갖는 MTJ 소자(10)의 상세 예가 후술된다.
(a) 상세 예 3
상세 예 3의 MTJ 소자에서, 자유층(11)은 SAF 구조를 가지며, 제1 및 제2 핀층(12a, 12b)의 자화 방향은 평행이 된다.
도 12는 본 발명의 일 실시예에 따르는 MTJ 소자의 상세 예 3을 도시한 개략 단면도이다. MTJ 소자(10)의 상세 예 3이 후술된다.
도 12에 도시된 바와 같이, MTJ 소자(10)는 하층(15), 제1 핀층(12a), 제1의 고 스핀 분극층(18), 터널 장벽층 TB, 제2 고 스핀 분극층(19), 자유층(11), 제2 비자성층(13b), 제2 핀층(12b), 및 캡층(16)이 이 순서대로 적층된 구조를 가진다. 자유층(11)은 제1 자성층(31), 비자성층(32) 및 제2 자성층(33)을 포함하는 SAF 구조를 가진다. 하부 전극(14)은 하층(15)의 저면에 제공된다. 상부 전극(17)은 캡층(16)의 상면에 제공된다. 이 경우, 제1 및 제2 자성층(31, 33)의 자화(21-1, 21-2)가 반평행이기 때문에, 제1 및 제2 자성층(31, 33)으로부터의 누설 필드는 삭제된다. 그 결과, 자유층(11)의 누설 필드는 감소될 수 있다. 또한, 교환 결합 자성층(31, 33)의 볼륨이 증가하기 때문에, 열 교란이 억제된다.
MTJ 소자(10)의 상세 예 3의 계층 구조가 후술된다. 하부 전극(14)은 10nm 두께의 Ta막으로 이루어진다. 하층(15)은 0.5nm 두께의 MgO 막상에 형성된 3nm 두께의 Pt막으로 이루어진다. MgO/Pt 계층막은 (001) 면이 오리엔트된다. 제1 핀층(12a)은 (001) 면이 오리엔트되는 20nm 두께의 Fe50Pt50막으로 이루어진다. 제1 고 스핀 분극층(18)은 1.5nm 두께의 Co62Fe22B16막으로 이루어진다. 터널 장벽층 TB는 1.5nm 두께의 MgO막으로 이루어진다. 제2 고 스핀 분극층(19)은 0.5nm 두께의 Co63Fe17B10막으로 이루어진다. 자유층(11)의 제1 자성층(31)은 0.7nm 두께의 Pd막과 0.3nm 두께의 Co막을 각각 포함하는 4개의 피리어드를 적층함에 의해 형성된 인공 격자 [Pd/Co]4로 이루어진다. 자유층(11)의 비자성층(32)은 0.9nm 두께의 Ru막으로 이루어진다. 자유층(11)의 제2 자성층(33)은 0.3nm 두께의 Co막과 0.7nm 두께의 Pd막을 각각 포함하는 2개의 피리어드를 적층함에 의해 형성된 인공 격자 [Co/Pd]2/Co로 이루어진다. 제2 자성층(13b)은 0.8 nm 두께의 MgO막으로 이루어진다. 제2 핀층(12b)은 1.5nm 두께의 Co90Fe10막 및 30nm 두께의 Tb20(Fe80Co20)80막을 포함하는 적층막으로 이루어진다. Tb20(Fe80Co20)80에서, RE의 자기 모멘트는 제1 및 제2 핀층(12a, 12b)가 평행이 되도록 TM의 자기 모멘트 보다 작게 된다. 캡층(16)은 3nm 두께의 Pt막으로 이루어진다. 상부 전극(17)은 10nm 두께의 Ta막상에 형성된 10nm 두께의 Ru막을 갖는 계층막으로 이루어진다. 양 인터페이스에 삽입된 고 스핀 분극층을 갖는 터널 장벽층 TB를 통해 생성된 MR비는 어떤 고 스핀 분극층이 삽입됨이 없이 비자성층(13b)을 통해 생성된 것보다 크게 된다.
각 자성층의 재료는 상세 예 1-1 내지 1-7에서 전술한 바와 같이, 질서 합금, 무질서 합금, 인공 격자, 및 RE-TM 합금으로부터 적당히 선택될 수 있다.
상세 예 3에서, 고 스핀 분극층(18, 19)은 자유층(11)의 터널 장벽층 TB와 자성층(31) 사이, 및 터널 장벽층 TB와 핀층(12b) 사이에 각각 삽입된다. 고 스핀 분극층은 자유층(11)의 비자성층(13b)과 자성층(33) 사이, 및 비자성층(13b)과 핀층(12b) 사이 모두에 제공되지 않는다. 그러나, 고 스핀 분극층은 자유층(11)의 비자성층(13b)와 자성층(33) 사이, 및 비자성층(13b)와 핀층(12b) 사이 모두에 제공될 수도 있다. 이 경우에서도, 터널 장벽층 TB을 통해 생성된 MR비는 비자성층(13b)를 통해 생성된 것보다 커야만 한다.
핀층(12a, 12b)를 일방향으로 고정하기 위해서는, 반강자성층이 인접하게 제공될 수 있다. 반강자성층으로서, Mn 및 Fe, Ni, Pt, Pd, Ru, Os, 또는 Ir의 합금, 즉 FeMn, NiMn, PtMn, PtPdMn, RuMn, OsMn, IrMn 또는 CrPtMn이 사용될 수 있다.
[1-4] 자유층의 포화 자화의 예 조사
전술한 각종 예는 전류 유도 자화의 반전을 구현하기 위한 수직 자성막의 배열 예이다. 예컨대, 256 Mbps 이상의 용량을 갖는 대용량 메모리를 얻고자, 기록 전류 감소가 필수적이다. 기록 전류는 기록 선택 트랜지스터에 의해 제공될 수 있는 전류에 의해 제한된다. 자화 반전은 기록 전류와 동일하거나 작은 스핀 분극 전류에서 일어나야만 한다. 선택 트래지스터의 게이트 길이가 미소가공 프로세스와 함께 감소한다면, 기록 전류의 전류 값도 감소된다. 이런 이유로, 기록 전류 밀도 Jw는 5 ×106 A/cm2 이하로, 더 바람직하게는 2 ×106 A/cm2 이하로 억제되야만 한다.
비특허문헌 3 및 4에 따르면, 반전 전류는 수학식 1에 의해 추정될 수 있다. 수학식 1은 자화 상태가 평행(P)에서 반평행(AP)으로 반전될 때의 반전 전류를 나타낸다. 반전 전류는, 자화 상태가 반평행(AP)에서 평행(P)으로 변화할 때 보다, 평행(P)에서 반평행(AP)으로 변화할 때가 크게 된다. 전자의 경우가 조사될 것이다.
여기서, e는 소자 전하이며, Ms는 반전된 자성층(자유층(11))의 포화 자화이고, V는 볼륨, 
는 길버트 감쇠 상수이고, 
는 플랭크 상수를 2π로 나눠 서 얻어진 상수이고, g'는 g 팩터이며, g(θ)는 두 자성 재료가 각 θ를 만들 때 스핀 전달 효율 또는 분극의 함수이다. 자화 상태가 평행(P)에서 반평행(AP)으로 변화할 때, θ = 0이다. 자화 상태가 반평행(AP) 평행(P)으로 변화할 때, θ = π이다. Hext는 외부 필드이며, Hani는 이방성 필드이다. 이방성 필드 Hani는 형상 자기 이방성 및 재료에 의해 야기된 자기 이방성에 의해 일반적으로 생성된다. 계수 g'(g 팩터)는 자기 모멘트를 각 모멘트에 연결하는 계수 중 하나이다. 오비탈 각 모멘텀에서, g' =1이다. 스핀 각 모멘텀에서, g' = 2이다. Soshin Chikazumi("Physics of Ferromagnetism" Vol.1, pp. 73-79)에 따르면, g팩터는 3d 전이 금속에 대해 거의 2이다.
외부 자계 Hext가 0이고, 형상 이방성(∝Ms ×t/w; t는 두께, w는 소자 폭)이 재료에 의해 야기된 자기 이방성 필드(HK) 보다 충분히 작다고 가정하면, 수학식 1은 다음 수학식 2로 다시 쓸 수 있다.
수학식 2에서, 괄호 안의 제1항은 자기 이방성 에너지 밀도 Ku를, 괄호 안의 제2항은 소자 필드 에너지(demagnetizing field energy)를 각각 나타낸다.
볼륨 V가 V=S×t(S는 셀 면적)에 의해 주어지기 때문에, 역전류밀도는,
으로 주어진다.
실제, 수직 자성막은 자기 이방성 에너지 밀도 Ku, 예컨대 재료에 의해 야기된 자기결정 이방성 에너지 밀도가 높고, 형상 자기 이방성 에너지 밀도가 사용되지 않으며, 소자 형상의 어스펙트비가 약 1일 때, 미소제조에 적합하게 될 수 있다. 이런 이유로, 형상 이방성은 재료에 의해 야기된 자기 이방성 필드 보다 충분히 작게 될 수 있다.
수학식 3에서 g', e, 
, 
및 g 로 표현되는 상수가 A 로 표현되고, Ms·Hk/2가 Ku로 표현될 때, 수학식 4는,
이다.
기록 전류 밀도가 수학식 4에서 Jw로 표현될 때,
가 만족되야만 한다.
막 표면에 수직하게 자화 방향을 설정하기 위하여,
의 관계가 만족 돼야만 한다.
수학식 5 및 6으로부터, 자기 이방성 에너지 밀도 Ku는
을 만족해야만 한다.
도 13a, 13b, 14a, 14b는 수학식 7을 상세히 나타낸다. 도 13a, 13b, 14a, 14b는 본 발명의 일 실시예에 따르는, 자유층의 자기 이방성 에너지 밀도 Ku, 포화 자화 Ms, 및 두께 t 간의 관계를 도시한다.
도 13a, 14a는 기록 전류 밀도 Jw가 5 MA/cm2인 경우를 도시한다. 도 13b, 14b는 기록 전류 밀도 Jw가 2 MA/cm2인 경우를 도시한다. 0.5nm, 1nm, 3nm, 5nm 또는 10nm의 두께 t를 갖는 자유층(11)에 대한 조사가 행해진다.
전술한 바와 같이 5 또는 2MA/cm2의 기록 전류 밀도 Jw를 실현하기 위해서는, 자기 이방성 에너지 밀도 Ku, 포화 자화 Ms, 자유층(11)의 두께 t가 도 13a, 13b, 14a, 14b에 도시된 바와 같이 빗금친 영역에서 설정돼야만 한다.
Cu 또는 Au와 같은 도전성 재료로 이루어진 비자성층을 구비한 거대 자기저항(GMR), 및 터널 장벽으로서 작용하는 비자성층을 구비한 터널링 자기저항(TMR)의 g(θ)와 분극 P 간의 관계는 g팩터가 2일 때 주어질 수 있다.
도 13a, 13b에 도시된 관계를 얻고자, 예컨대, 감쇠 상수 
는 0.01로 설정되며, g(0)은 0.18로 설정된다. 자기 이방성 에너지 밀도 Ku의 상한은 수학식 7에 의해 정의된다. 제1항은 Jw/(2A·t)이다. 도 14a, 14b에서, 감쇠 상수 
는 0.002로 설정된다. 이들 관계는 동일 두께를 기초로 비교된다. 감쇠 상수 
가 1/5로 감소될 때, 자기 이방성 에너지 밀도 Ku는 5배 증가하고, 포화 자화 Ms의 범위는 √5배로 증가한다. 이는 수학식 7로부터 자명하다. 효율 g(0)은 또한 자기 이방성 에너지 밀도 Ku 및 포화 자화 Ms의 범위를 변경한다. 자기 이방성 에너지 밀도 Ku 및 포화 자화 MS의 적당한 범위를 결정하기 위하여, 감쇠 상수 
, 두께 t, 및 효율 g(0)은 전술한 바와 같이 중요하다. 수학식 3에 따르면, Jc는 
×t/g(0)에 비례한다.
자성 재료의 감쇠 상수 
는 약 0.001-0.5이다. 효율 g(0)은 수학식 8 및 9에 표시된 바와 같이, 분극 P로부터 추정될 수 있다. 전류 유도 자화 반전에서, 분극 P는 바람직하게 약 0.1 이상이다. 효율 g(0)은 GMR 및 TMR 각각에서 약 0.026 및 0.05이다. 분극 P가 1일 때, 효율 g(0)는 GMR 및 TMR 모두에서 0.25이다.
자유층(11)의 두께 t가 후술된다. 자기 이방성 에너지 밀도 Ku의 상한은 수학식 7에서 자명한 바와 같이, 두께 t가 증가함에 따라 감소한다. 두께 t가 증가할 때, 자기 이방성 에너지 밀도 Ku는 작게 설정되어야 한다. 또한, 수직 자화를 얻기 위해, 포화 자화 Ms는 또한 작아질 필요가 있다. 이는 또한, 도 13a, 13b, 14a, 14b로부터 이해될 수 있으며, 자유층(11)의 두께를 5nm 보다 크게 하는 것은 어렵다. 그 결과, 자유층(11)의 두께는 바람직하게 5nm 이하로 설정된다. 두께는 바람직하게 인플레인 균일성(in-plane uniformity)의 관점에서 0.5nm 이상이다.
그 결과, 자유층(11)의 두께 t는 바람직하게 다음의 수학식 10에서 주어진 관계를 만족한다.
자유층(11)이 한 쌍의 인공 격자로 이루어진 경우에, 자유층(11)의 두께의 하한은 0.2nm 이상으로 될 수 있다. 비자성층을 통해 교환 결합된 자유층(11)을 갖는 적층막에서, 두께는 각 교환 결합층의 두께와 대응한다.
자기 이방성 에너지 밀도 Ku는 수학식 10에서 표현되는 자유층(11)의 두께 t를 고려하여 이하 설명된다. 수직 자성막을 형성하기 위해서는, 자기 이방성 에너지 밀도 Ku가 수학식 6에 표시된 바와 같이, Ku 〉2πMs2을 만족해야만 한다. 포화 자화 Ms를 최소화할 수 있는 자성 재료는 강자성 재료 및 반강자성 재료이고, 이들은 전술한 RE-TM 합금을 포함한다. RE-TM 합금의 자기 이방성 에너지 밀도 Ku는 1 ×105erg/cc 이상이다. 이는 자기 이방성 에너지 밀도 Ku의 하한 값으로 간주될 수 있다.
한편, 자기 이방성 에너지 밀도 Ku의 상한 값은 도 15a, 15b에 도시된 관계로부터 유도될 수 있다. 더욱 특히, 도 15a에 도시된 바와 같이, 기입 전류 밀도 Jw가 5 MA/cm2일 때, 4.1 ×107erg/cc, 즉 빗금친 영역 내의 최대값은 자기 이방성 에너지 밀도 Ku의 상한값이다. 도 15b에 도시된 바와 같이, 기입 전류 밀도 Jw가 2 MA/cm2일 때, 1.6 ×107erg/cc, 즉 빗금친 영역 내의 최대값은 자기 이방성 에너 지 밀도 Ku의 상한값이다.
그 결과, 기입 전류 밀도 Jw가 2 MA/cm2 이하일 때, 자기 이방성 에너지 밀도 Ku는 바람직하게는 다음 수학식 11을 만족한다.
기입 전류 밀도 Jw가 2 MA/cm2 이하일 때, 자기 이방성 에너지 밀도 Ku은 바람직하게 다음 수학식 12를 만족한다.
포화 자화 Ms는 수학식 10으로 표현되는 자유층(11)의 두께 t를 고려하여 다음에 설명된다. 포화 자화 Ms는 도 15a, 15b에 도시된 관계로부터 유도될 수 있다. 더욱 특히, 도 15a에 도시된 바와 같이, 기입 전류 밀도 Jw가 5 MA/cm2일 때, 포화 자화 Ms는 바람직하게 0-2090 emu/cc이다. 도 15b에 도시된 바와 같이, 기입 전류 밀도 Jw가 2 MA/cm2일 때, 포화 자화 Ms는 바람직하게는 0-1320 emu/cc이다.
그 결과, 기입 전류 밀도 Jw가 5 MA/cm2 이하 일 때, 포화 자화 Ms는 바람직하게 다음 수학식 13을 만족한다.
기입 전류 밀도 Jw가 2 MA/cm2 이하 일 때, 포화 자화 Ms는 바람직하게 다음 수학식 14을 만족한다.
전술한 바와 같이, 기록 전류 밀도 Jw는 바람직하게 5 MA/cm2 이하이다. 수학식 10으로 주어진 자유층(11)의 두께 t의 범위에서, 자기 이방성 에너지 밀도 Ku는 바람직하게 1 ×105erg/cc 내지 4.1 ×107erg/cc 내에 있으며, 포화 자화 Ms는 바람직하게 0-2090 emu/cc 내에 있다. 더욱 특히, 기입 전류는 2 MA/cm2 이하이며, 자기 이방성 에너지 밀도 Ku는 1×105erg/cc 내지 1.6 ×107erg/cc 범위 내에 있고, 포화 자화 Ms는 0-1320 emu/cc 범위 내에 있다.
자유층(11)이 고 스핀 분극 재료 및 자성 재료를 포함하는 적층 구조를 가질 때, 전체 적층 구조는 하나의 자성층, 즉 자유층으로서 간주된다. Ms1, Ms2, Ku1, Ku2, t1, t2 각각을 포화 자화, 자기 이방성 에너지 밀도, 및 고 스핀 분극 재료 및 자유층의 자성층의 두께들이라고 하자. 포화 자화 Ms, 자기 이방성 에너지 밀도 Ku, 및 자유층(11)(고 스핀 분극 재료 및 자성층)의 두께 t는 다음 수학식 15, 16, 17에 의해 추정될 수 있다.
이들은 자유층이 3 이상의 층을 포함할 때 조차도 동일하게 추정될 수 있다.
고 스핀 분극 재료는 실제로 Fe, Co, Ni 또는 이들 원소 중 적어도 하나를 포함하는 합금이며, 포화 자화는 적어도 500 emu/cc이다. 고 스핀 분극 재료는 MR비를 증가시키는 역할을 한다. 이런 목적으로, 고 스핀 분극 재료는 바람직하게 0.5 nm 이상의 두께를 가진다. 수직 자성막을 형성하는데 사용되는 자성 재료 중에서, RE-TM 합금은 포화 자화를 감소시킬 수 있다. 전술한 바와 같이, 포화 자화는 RE 및 TM의 자기 모멘트가 동일한 보상 조성에서 0이다. 예컨대, 고 스핀 분극 재료가 800 emu/cc의 포화 자화 Ms1을 가지며, 0.5 nm의 두께 t1을 가지고, 1,000 erg/cc의 이방성 에너지 밀도 Ku1을 가지며, 0 emu/cc의 포화 자화 Ms2 및 5 ×105erg/cc의 이방성 에너지 밀도 Ku2를 갖는 자성층이 적층된다고 가정한다. 전술한 수학식에 기초한 추정에 따라, 자성층의 두께 t2가 1.2nm일 때, 자유층(고 스핀 분극 재료 및 자성층)의 이방성 에너지 밀도는 3.53 ×105erg/cc이며, 포화 자화는 235 emu/cc이고, 두께는 1.7nm이다. Ku 〉2πMs2이 만족되면, 수직 자성막을 형성한 한 조건이 만족된다.
자유층(11)의 포화 자화 Ms를 강조하여 조사가 후술된다. 상한 및 하한 값이 전술한 수학식 7과 동일한 예를 고려하자. 즉, 도 15a, 15b에 도시된 교차점 Xt(t=0.5, 1, 3, 5 및 10)이 얻어진다. 포화 자화 Ms가 바람직하게 Xt 보다 작다는 사실을 고려하면, 다음 수학식 18로 주어진 관계가 바람직할 수 있다.
전술한 바와 같이, 자유층(11)이 RE-TM 합금의 적층 구조를 가질 때, 포화 자화 Ms는 0이 된다. 그 결과, 포화 자화 Ms의 하한 값은 0으로 간주될 수 있다.
그 결과, 기입 전류 밀도 Jw, 자유층(11)의 두께 t, 상수 A를 이용하여, 자유층(11)의 포화 자화 Ms는 다음 수학식 19 및 20으로 주어진다.
여기서, g'는 g 팩터이며, e는 기본 전하이고, α는 길버트 감쇠 상수이며, h는 플랭크 상수이고, g는 2개의 자성 재료의 자하가 평행하게 배열될 때의 스핀 전달 효율이다.
전술한 기입 전류 밀도 Jw를 고려한 상세 예 및 그 유사 예가 후술된다.
(a) 상세 예 4-1
상세 예 4-1의 MTJ 소자는 도 3에 도시된 상세 예 1-4와 유사한 계층 구조를 가진다. 자유층(11) 및 핀층(12)은 RE-TM 합금으로 이루어진다.
MTJ 소자(10)의 상세 예 4-1의 적층 구조가 후술된다. 하부 전극(14)은 5nm 두께의 Ta막 및 5nm 두께의 Ru막으로 이루어진다. 상세 예 4-1에서, 하층(15)에 대응하는 층은 존재하지 않는다. 핀층(12)은 30nm 두께의 Tb21(Co84Fe16)79막으로 이루어진다. 제1 고 스핀 분극층(18)은 2.0 nm 두께의 Co40Fe40B20막으로 이루어진다. 터널 장벽층 TB는 0.7 nm 두께의 MgO막으로 이루어진다. 제2 고 스핀 분극층(19)은 1.0 nm 두께의 Co40Fe40B20막으로 이루어진다. 자유층(11)은 5 nm 두께의 Tb30(Co84Fe16)70막으로 이루어진다. Tb23(Co84Fe16)77은 보상 화합물을 가진다. 캡층(16)은 3nm 두께의 Ru막으로 이루어진다. 상부 전극(17)은 5nm 두께의 Ta막, 5nm 두께의 Ru막, 및 100nm 두께의 Ta막을 이 순서대로 형성함에 의해 얻어진 계층막으로 이루어진다.
MTJ 소자(10)는 0.14 μm ×0.28μm의 소자 크기로 제조되며, R-H루프는 4 단자 방법으로 측정된다. 핀층(12)의 항자력은 9.5 kOe이며, 자유층(11)의 항자력은 6.5 kOe이다. 포화 자화 Ms는 진동 샘플 마그네토미터를 이용하여 MH로부터 제 조 이전에 특정된다. 핀층(12)의 포화 자화 Ms는 100 emu/cc이고, 자유층(11)의 포화 자화 Ms는 800 emu/cc이다. 핀층(12) 및 제1 고 스핀 분극층(18)은 교환 결합되며(exchange-coupled) 일 자성층으로서 행동한다. 자유층(11) 및 제2 고 스핀 분극층(19)은 교환 결합되며 일 자성층으로서 행동한다. 그 결과, 전술한 항자력 및 포화 자화들은 층들이 단일 자성 재료로서 간주될 때 얻어진 값이다.
자유층(11) 및 제2 스핀 분극층(19) 각각의 포화 자화 및 자기 이방성 에너지 밀도는 다음과 같다. 자유층(11)의 포화 자화 Ms2 및 자기 이방성 에너지 밀도 Ku2는 각각 -200 emu/cc 및 5 ×105erg/cc이다. 제2 스핀 분극층(19)의 포화 자화 Ms1 및 자기 이방성 에너지 밀도 Ku1는 각각 1,200 emu/cc 및 1 ×104 erg/cc이다. 자유층(11)의 포화 자화 Ms2는 TM의 자기 모멘트의 방향이 포지티브로서 정의되기 때문에, 네가티브 값으로서 표현된다. 상세 예 4-1에서, RE의 자기 모멘트는 TM 보다 크며, RE-TM 합금의 자기 모멘트는 TM의 자기 모멘트의 역 방향으로 향한다. 전체층의 포화 자화 Ms 및 자기 이방성 에너지 밀도 Ku는 수학식 15-17에서 추정되는 바와 같이, 33 emu/cc 및 4.2 ×105erg/cc이다. 이방성 필드는 25 kOe, 즉 측정된 항자력 보다 큰 것으로 추정된다. 항자력은 반전 핵이 막 속성의 비균일성에 기인하여 형성되기 때문에 아마도 이방성 필드 보다 작으며, 자화 반전은 자기 도메인 벽 운동(magnetic domain wall movement)에 의해 일어난다. 포화 자화는 아마도 CoFeB 및 TbCoFe의 상호확산(interdiffusion)에 기인하여 세트로서 어떤 화합물도 얻어질 수 없기 때문에 시프트한다.
MTJ 소자(10)의 MR비는 고 스핀 분극층(18 및 19)의 분포에 기인하여 30%이다. 전류 유도 자화 반전이 이 소자에서 야기될 때, 반평행(AP) 상태에서 평행(P)상태로의 반전 전류 밀도는 4.5 ×106A/cm2이다. 반평행(AP) 상태에서 평행(P)상태로의 반전 전류 밀도는 수학식 9에서 자명한 바와 같이, g(π) 〉g(0)이기 때문에 평가시 소자의 불가피한 파괴를 회피하도록 측정되고, 반전 전류 밀도는 평행 상태에서 반평행 상태로의 전류 밀도 보다 작다고 예측된다.
RE-TM의 예로서 Gd-CoFe의 감쇠 상수 
는 약 0.1인 것으로 알려진다. 상세 예 4-1의 자유층(11)의 Tb-CoFe는 또한 거의 동일한 것을 예측된다. MR비는 그 바이어스 전압 종속성 때문에, 기록시 약 20%이며, g(π)는 0.165로 예측된다. 감쇠 상수 
가 0.1이고, g(π)가 0.165일 때, 포화 자화 Ms는 117 emu/cc이고, 자기 이방성 에너지 밀도 Ku는 4.2 ×105erg/cc이며, 두께는 6nm이고, 반전 전류는 9.4 ×107A/cm2로 추정될 수 있다. 한편, 실제 측정된 반전 전류 밀도는 전술한 바와 같이, 4.5 ×106A/cm2, 즉 추정치와는 크게 다르다.
이 결과를 기초로, 본 발명자는 Tb-CoFe로 이루어지는 자유층(11) 상에 형성된 제2 고 스핀 분극층(19)의 효과에 관심을 두었다. 제2 고 스핀 분극층(19)의 Co40Fe40B20의 감쇠 상수 
는 약 0.008로 예상된다. 이 경우에 추정된 반전 전 류 밀도는 8.2 ×106 A/cm2이다. 즉, 이값은 비교적 양호한 합의를 드러낸다. 더욱 특히, 작은 감쇠 상수 
를 갖는 자성 재료(Co40Fe40B20 : 
= 제2 고 스핀 분극층(19)에서 사용되는 0.008) 및 큰 감쇠 상수 
를 갖는 자성 재료(Tb-CoFe : 
= 자유층(11)에서 사용되는 0.1)가 적층될 때, 작은 감쇠 상수 
를 갖는 자성 재료는 큰 감쇠 상수 
를 갖는 자성 재료에 비해 큰 스핀 토크를 수용한다. 이는 반전을 트리거하며, 반전 전류 밀도는 감소한다.
전술한 바와 같이, 작은 감쇠 상수 
를 갖는 자성 재료 및 큰 감쇠 상수 
를 갖는 자성 재료가 적층될 때, 반전 전류 밀도는 감소될 수 있다. 작은 감쇠 상수 
를 갖는 재료의 예는 Fe이다. Fe의 감쇠 상수 
는 약 0.002로 알려진다. Fe의 분극 P는 약 0.4인 것으로 알려진다. 이런 이유로, 전술한 인덱스 
×t/g(0)은 두께 t(nm)를 1nm로 설정함에 의해 약 0.01인 것으로 추정된다. 인덱스 
×t/g(0)가 0.01일 때 포화 자화 Ms 및 자기 이방성 에너지 밀로 Ku는 도 15a, 15b로부터 추정된다. Jw =5 MA/cm2일 때, 바람직하게 Ms〈 934 emu/cc, Ku 〈 8.2×106 erg/cc이다. Jw = 2 MA/cm2일 때, 바람직하게 Ms 〈 591 emu/cc, 및 Ku 〈 3.3×106 erg/cc이다.
작은 감쇠 상수 
를 갖는 자성 재료 및 큰 감쇠 상수 
를 갖는 자성 재료의 전술한 계층 구조는 단지 예일 뿐이다. 예컨대, 다음의 형태가 채용될 수도 있다.
작은 감쇠 상수 
를 갖는 자성 재료 및 큰 감쇠 상수 
를 갖는 자성 재료는 고정될 수 있다. 예컨대, 도 16a, 16b에 도시된 바와 같이, 작은 감쇠 상수 
를 갖는 재료는 큰 감쇠 상수 
를 갖는 재료로 이루어진 기반재료(based material)에서 분산될 수 있다. 대안적으로, 도 16c, 16d에 도시된 바와 같이, 큰 감쇠 상수 
를 갖는 재료는 작은 감쇠 상수 
를 갖는 재료로 이루어진 기반재료에서 분산될 수 있다. 도 16b, 16d에서, 분산 재료는 원통 형상을 가진다. 그러나, 본 발명은 이에 제한되지 않는다. 재료 형상은 예컨대 구형, 입방형(cuboid), 또는 큐브(cube)일 수 있으며, 기본적으로 그 형상은 제한되지 않는다.
수학식 1로부터 자명한 바와 같이, 반전 전류 밀도는 자유층의 볼륨을 감소시킴에 의해 효율적으로 더 감소될 수 있다. 예컨대, 작은 감쇠 상수 
를 갖는 재료가 분산되는 막(소위, 입상막(granular film))과, 큰 감쇠 상수 
를 갖 는 재료를 포함하는 계층막이 사용될 수 있다. 대안적으로, 큰 감쇠 상수 
를 갖는 재료가 분산되는 막(소위, 입상막(granular film))과, 작은 감쇠 상수 
를 갖는 재료를 포함하는 적층막이 사용될 수 있다. 또한, 작은 감쇠 상수 
를 갖는 재료가 분산되고, 큰 감쇠 상수 
를 갖는 재료가 분산되는 막(소위, 입상막)을 포함하는 적층막이 사용될 수 있다.
수직 자화막을 형성하기 위하여, 비교적 큰 수직 자기 이방성 에너지를 갖는 재료가 사용되야 한다. 큰 자기 이방성을 갖는 재료의 감쇠 상수 
는 고 스핀 분극 재료로서 사용되는 Co, Fe, 또는 Ni를 포함하는 합금 재료의 경우보다 크다. 그 결과, 작은 감쇠 상수 
를 갖는 재료 및 큰 감쇠 상수 
를 갖는 재료의 적층 구조는 수직 자화막의 전류 유도 자화 반전에 더 바람직하다.
작은 감쇠 상수 
를 갖는 재료 및 큰 감쇠 상수 
를 갖는 재료의 상세 예가 후술된다.
작은 감쇠 상수 
를 갖는 자성 재료의 예는 낮은 감쇠 상수를 갖는 Fe 기반 자기 합금이다. 자기 합금의 예는 적어도 Fe를 포함하는 합금이다. Fe의 콘텐트는 바람직하게 적어도 40%이다. 자기 합금으로서, 하프 금속(half metal) 재료로서 알려진 휴슬러(Heusler) 합금이 사용될 수 있으며, 그 예는 Co2MnSi, Co2MnGe, Co2CrAl, Co2(Cr-Fe)Al, 및 Co2FeSi이다.
큰 감쇠 상수 
를 갖는 자성 재료의 예는 큰 자기 이방성 에너지를 갖는 L10 자기 합금이다. 자기 합금의 예는 Fe-Pt, Fe-Pd, Co-Pt, Co-Pd, Mn-Al 중 하나를 주로 포함한 합금이다. 자성 합금으로서, Fe-Pt-X, Fe-Pd-X, 또는 Co-Pt-X와 같은 삼원 합금(ternary), 또는 4 또는 그 이상의 성분을 포함하는 합금이 사용될 수 있다.
작은 또는 큰 감쇠 상수 
를 갖는 자성 재료로서, MgO (100)면과 잘 매칭되는 격자 상수 a를 갖는 재료가 바람직하게 사용된다. 상세 예는 다음과 같다. 예컨대, 입방 또는 정방 구조의 (001) 면 상에서 0.9a 내지 1.1a 또는 0.9 ×√2a 내지 1.1 ×√2a의 격자 상수를 갖는 재료로서, 면심 입방형 구조 또는 면심 정방 구조와, 3.79A 내지 4.63A 또는 5.36A 내지 6.55A의 범위 내에서 a축 격자 상수를 갖는 재료가 바람직하게 사용된다. 입방 또는 정방 구조의 (001) 면 상에서 0.9 ×√2√2a 내지 1.1 ×√2√2a의 격자 상수를 갖는 재료로서, 체심 입방 구조 또는 체심 정방 구조 및 2.68A-3.28A의 범위 내에서 a축 격자 상수를 갖는 재료가 바람직하게 사용된다.
전술한 설명에서, 큰 감쇠 상수 
를 갖는 재료와 작은 감쇠 상수 
를 갖는 재료 간의 자기 관계는 두 재료의 감쇠 상수 
의 비교에 기초하 여 유지될 수 있다. 대안적으로, 감쇠 상수 
의 기준 값(예컨대, 0.01)은 기준값 보다 큰 감쇠 상수를 갖는 재료가 큰 감쇠 상수 
를 갖는 재료로서 정의되고 기준값 보다 작은 감쇠 상수를 갖는 재료가 작은 감쇠 상수 
를 갖는 재료로서 정의되도록 정의될 수 있다.
상세 예 4-1에서 설명한 바와 같이, 큰 감쇠 상수 
를 갖는 자성층 및 작은 감쇠 상수 
를 갖는 자성층이 적층될 때, 큰 감쇠 상수 
를 갖는 재료는 바람직하게 수직 자기 이방성 에너지를 가져서, 막 표면에 수직한 방향으로 자화된다. 작은 감쇠 상수 
를 갖는 재료는 큰 감쇠 상수 
를 갖는 자성층의 수직 자기 이방성에 의해 쉽게 영향받도록 작은 이방성 에너지를 가진다. 작은 감쇠 상수 
를 갖는 재료는 바람직하게 큰 감쇠 상수 
를 갖는 재료에 교환 결합된다. 수직 자기 이방성 및 작은 감쇠 상수 
를 갖는 재료가 당연히 사용될 수 있다.
큰 감쇠 상수 
를 갖는 자성층 및 작은 감쇠 상수 
갖는 자성층이 적층될 때, 작은 감쇠 상수 
를 갖는 자성층은 바람직하게 터널 장벽층 TB에 위치한다. 예컨대, 도 3에 도시된 구조에서, 작은 감쇠 상수 
를 갖는 자 성층은 제2 고 스핀 분극층(19)의 위치에 제공되며, 큰 감쇠 상수 
를 갖는 자성층은 자유층(11)의 위치에 제공된다. 이런 구조에서, 반전 전류 밀도를 감소시키는 효과는 증가될 수 있다. 큰 감쇠 상수 
를 갖는 자성층은 터널 장벽층 TB의 측면상에 배치된다. 터널 장벽층 TB/제2 고 스핀 분극층(19)/작은 감쇠 상수 
를 갖는 자성층/큰 감쇠 상수 
을 갖는 자성층을 포함하는 계층 구조가 형성될 수 있다.
큰 감쇠 상수 
를 갖는 자성층과 작은 감쇠 상수 
를 갖는 자성층의 적층 구조에 포함된 층 수는 2로 제한되지 않는다. 층 수는 3 이상일 수 있다. 이 경우에도, 작은 감쇠 상수 
를 갖는 자성층은 바람직하게 전술한 바와 같이 터널 장벽층 TB의 측면상에 위치한다.
MTJ 소자(10)가 이중 핀 구조를 가질 때, 자유층(11)은 비자성층(13a, 13b) 사이에 샌드위치된다. 작은 감쇠 상수 
를 갖는 자성층은 바람직하게 자유층(11)과 비자성층(13a, 13b) 사이의 인터페이스 각각에 위치한다. 예컨대, 도 10에 도시된 구조에서, 바람직하게, 작은 감쇠 상수 
를 갖는 자성층은 터널 장벽층 TB 근처의 고 스핀 분극층(18)의 위치에 제공되며, 큰 감쇠 상수 α_를 갖는 자성층은 자유층(11)의 위치에 제공된다. 고 스핀 분극 재료는 MR비의 관점에서 볼때, 터널 장벽층 TB의 측면에 위치한다. 작은 감쇠 상수 
를 갖는 다른 자성층은 자유층(11)과 비자성층(13a) 사이에 제공될 수 있다. 스핀 토크는 바람직하게 자유층(11)의 양 인터페이스 상에서 효율적으로 작용하여, 비자성층(13a, 13b)에 대한 MR비의 차이가 생길 필요가 있다.
(b) 상세 예 4-2
상세 예 4-2의 MTJ 소자는 도 3에 도시된 상세 예 1-2와 같은 적층 구조를 가진다. 자유층(11)은 RE-TM 합금으로 이루어진다. 핀층(12)은 CoPtCr로 이루어진다.
MTJ 소자(10)의 상세 예 4-2의 적층 구조가 후술된다. 하부전극(14)은 10 nm 두께의 Ta막으로 이루어진다. 하층(15)은 5nm 두께의 Ru막으로 이루어진다. 핀층(12)은 오리엔트된 (002) 면을 갖는 30 nm 두께의 (Co78Pt12Cr10)85-(SiO2)15막으로 이루어진다. 제1 고 스핀 분극층(18)은 2.0nm 두께의 Co62Fe22B16막으로 이루어진다. 터널 장벽층 TB는 1.0 두께의 MgO막으로 이루어진다. 제2 고 스핀 분극층(19)은 1.0 두께의 Co60Fe20B20막으로 이루어진다. 자유층(11)은 4nm 두께의 Tb21(Co84Fe16)79막으로 이루어진다. Tb21(Co84Fe16)79은 보상 화합물이다. 캡층(16)은 3nm 두께의 Pt막으로 이루어진다. 상부 전극(17)은 5nm 두께의 Ta막, 5nm 두께의 Ru막, 100nm 두께의 Ta막을 이 순서대로 형성하여 얻어진 적층막으로 이루어진다.
MTJ 소자(10)는 0.1μm×0.1μm의 소자 크기로 제조되며, R-H 루프는 4 단자 방법으로 측정된다. 핀층(12)의 항자력은 4.0 kOe이며, 자유층(11)의 항자력은 1,200 Oe이다. 포화 자화 Ms는 진동 샘플 마그네토미터를 이용하여 MH 루프로부터의 제조 이전에 측정된다. 핀층(12)의 포화 자화 Ms는 500 emu/cc이며, 자유층(11)의 포화 자화 Ms는 400 emu/cc이다. 핀층(12) 및 제1 고 스핀 분극층(18)은 일 자성층으로서 교환 결합되며 행동한다. 자유층(11) 및 제2 고 스핀 분극층(19)은 일 자성층으로서 교환 결합되며 행동한다. 그결과, 전술한 항자력 및 포화 자화는 층들이 단일 자성 재료로서 간주될 때 얻어진 값이다.
자유층(11) 및 제2 고 스핀 분극층(19) 각각의 포화 자화 및 자기 이방성 에너지 밀도는 다음과 같다. 자유층(11)의 포화 자화 Ms2 및 자기 이방성 에너지 밀도 Ku2는 100 emu/cc 및 7×105 erg/cc이다. 제2 고 스핀 분극층(19)의 포화 자화 Ms1 및 자기 이방성 에너지 밀도 Ku1는 1,100 emu/cc 및 1×104 erg/cc이다. 전체층의 포화 자화 Ms 및 자기 이방성 에너지 밀도 Ku는 수학식 15-17에서 추정되는 바와 같이, 300 emu/cc 및 5.6×105 erg/cc이다. 이방성 필드는 3.7 kOe, 즉 측정된 항자력 보다 크다고 추정된다. 항자력은 아마도 반전 핵이 막 속성의 비균일성에 기인하여 형성되기 때문에 보다 작아지며, 자화 반전은 자화 도메인 벽 운동에 의해 일어난다.
MTJ 소자(10)의 MR비는 고 스핀 분극층(18, 19)의 기여 때문에 120%이다. 전류 유도 자화 반전이 이런 소자에서 야기될 때, 전류 밀도는 8.4×106 A/cm2이다.
전류 밀도를 더 감소시키기 위하여, 다음의 구조를 갖는 MTJ 소자(10)가 심사된다. 제2 고 스핀 분극층(19)은 0.5nm 두께의 Ni80Fe20막으로 이루어진다. 자유층(11)은 2nm 두께의 Tb26(Co84Fe16)74막으로 이루어진다. R-H 루프 및 MH 루프가 전술한 바와 동일 방법으로 측정될 때, 자유층(11)의 항자력 및 포화 자화는 각각 1,400 Oe 및 70 emu/cc이다. Ni80Fe20의 포화 자화 Ms1 및 자기 이방성 에너지 밀도 Ku1는 각각 800 emu/cc 및 1,000 erg/cc이다. 2nm 두께의 Tb26(Co84Fe16)74막의 포화 자화 Ms2 및 자기 이방성 에너지 밀도는 각각 100 emu/cc 및 5.0×105 erg/cc이다. 제2 고 스핀 분극층(19)을 포함하는 전체 자유층(11)의 포화 자화 Ms 및 자기 이방성 에너지 밀도 Ku는 전술한 바와 같이 80 emu/cc 및 4.0×105 erg/cc인 것으로 추정된다. 이방성 필드는 10 kOe로 추정된다. 이 경우, MTJ 소자(10)의 MR비는 고 스핀 분극층(18, 19)의 기여 때문에 60%이다. 전류 유도 자화 반전이 이 소자에서 야기될 때, 전류 밀도는 2.7×106 A/cm2이다.
(c) 상세 예 4-3
상세 예 4-3의 MTJ 소자는 도 3에 도시된 상세 예 1-2와 동일한 적층 구조를 가진다. 자유층(11)은 인공 격자로 이루어진다. 핀층(12)은 FePt로 이루어진다.
MTJ 소자(10)의 상세 예 4-3의 적층 구조가 후술된다. 하부 전극(14)은 10nm 두께의 Ta막으로 이루어진다. 하층(15)은 0.3nm 두께의 MgO막 상에 형성된 10nm 두께의 Pt막으로 이루어진다. MgO/Pt 적층막은 오리엔트된 (001)면을 가진 다. 핀층(12)은 오리엔트된 (001)면을 갖는 20nm 두께의 Fe50Pt50막으로 이루어진다. 제1 고 스핀 분극층(18)은 1.5nm 두께의 Co62Fe22B16막으로 이루어진다. 터널 장벽층 TB는 0.8nm 두께의 MgO막으로 이루어진다. MgO막은 오리엔트된 (001)면을 가진다. 제2 고 스핀 분극층(19)은 0.3nm 두께의 Co막으로 이루어진다. 막 형성 조건은 bcc 구조를 갖는 Co (001)면이 형성되도록 조정된다. 자유층(11)은 2.0nm 두께의 Pt막 및 0.3nm 두께의 Co80Cr20막을 각각 포함하는 2 피리어드를 적층함에 의해 형성된 인공 격자 [Pt/CoCr]2로 이루어진다. 캡층(16)은 3nm 두께의 Pt막으로 이루어진다. 상부 전극(17)은 5nm 두께의 Ta막, 5nm 두께의 Ru막, 및 100nm 두께의 Ta막을 이 순서대로 형성함에 의해 얻어진 적층막으로 이루어진다.
MTJ 소자(10)는 0.1μm×0.1μm의 소자 크기로 제조되며, R-H 루프는 4 단자 방법으로 측정된다. 핀층(12)의 항자력은 7.0 kOe이며, 자유층(11)의 항자력은 1,000 Oe이다. 포화 자화 Ms는 진동 샘플 마그네토미터를 이용하여 MH 루프로부터의 제조 이전에 측정된다. 핀층(12)의 포화 자화는 1,000 emu/cc이었고, 자유층(11)의 포화 자화는 220 emu/cc이었다. 핀층(12) 및 제1 고 스핀 분극층(18)은 일 자성층으로서 교환 결합되며 행동한다. 자유층(11) 및 제2 고 스핀 분극층(19)은 일 자성층으로서 교환 결합되며 행동한다. 그 결과, 전술한 항자력 및 포화 자화는 층들이 단일 자성 재료로서 간주될 때 얻어진 값이다.
자유층(11) 및 제2 고 스핀 분극층(19) 각각의 포화 자화 및 자기 이방성 에너지 밀도는 다음과 같다. 자유층(11)의 포화 자화 Ms2 및 자기 이방성 에너지 밀 도 Ku2는 각각 140 emu/cc 및 5×105 erg/cc이다. 제2 고 스핀 분극층(19)의 포화 자화 Ms1 및 자기 이방성 에너지 밀도 Ku1는 각각 1,400 emu/cc 및 1×106 erg/cc이다. 전체층의 포화 자화 Ms 및 자기 이방성 에너지 밀도 Ku는 수학식 15-17에서 추정되는 바와 같이, 220 emu/cc 및 5.3×105 erg/cc이다. 인공 격자의 포화 자화는 전체 Pt/CoCr막의 두께로부터 변환된다. 이방성 필드는 4.9 kOe, 즉 측정된 항자력 보다 크다고 추정된다. 항자력은 아마도 반전 핵이 막 속성의 비균일성에 기인하여 형성되기 때문에 보다 작아지며, 자화 반전은 자화 도메인 벽 운동에 의해 일어난다.
MTJ 소자(10)의 MR비는 고 스핀 분극층(18, 19)의 기여 때문에 80%이다. 전류 유도 자화 반전이 이런 소자에서 야기될 때, 전류 밀도는 7.7×106 A/cm2이다.
(d) 상세 예 4-4
상세 예 4-4의 MTJ 소자는 도 3에 도시된 상세 예 1-2와 동일한 적층 구조를 가진다. 자유층(11)은 RE-TM합금으로 이루어진다. 핀층(12)은 CoPtCr로 이루어진다.
MTJ 소자(10)의 상세 예 4-4의 적층 구조가 후술된다. 하부 전극(14)은 10nm 두께의 Ta막으로 이루어진다. 상세 예 4-3은 제2 고 스핀 분극층(19) 및 자유층(11)을 제외하고는 상세 예 4-1와 동일하다. 제2 고 스핀 분극층(19)으로서, 0.5nm 두께의 Co72Fe8B20막이 사용된다. 이 위에 형성된 자유층(11)은 2 nm 두께의 Tb26(Co83Fe17)74막으로 이루어진다. 캡층(16)은 3nm 두께의 Pt막으로 이루어진다. 상부 전극(17)은 5nm 두께의 Ta막, 5nm 두께의 Ru막, 및 100nm 두께의 Ta막을 이 순서대로 형성함에 의해 얻어진 적층막으로 이루어진다.
MTJ 소자(10)는 0.1μm×0.1μm의 소자 크기로 제조되며, R-H 루프는 4 단자 방법으로 측정된다. 자유층(11)의 항자력은 800 Oe이다. 포화 자화 Ms는 진동 샘플 마그네토미터를 이용하여 MH 루프로부터의 제조 이전에 측정된다. 자유층(11)의 포화 자화 Ms는 거의 0 emu/cc이다. RE-TM 합금에서, RE 및 TM의 자기 모멘트가 서로 상쇄된다. RE-TM 합금 및 TM을 포함하는 합금이 적층될 때, TM은 전술한 바와 같이 교환 결합된다. 상세 예 4-3에서 조차도, Co72Fe8B20 및 Tb에 풍부한 Tb26(Co83Fe17)74가 적층될 때, Tb의 자기 모멘트는 RE-TM 합금의 자기 모멘트에 의해 상쇄됨이 없이 유지되며, Co72Fe8B20의 자기 모멘트와 서로 상쇄되어, 재료는 0 emu/cc의 자화를 갖는 자성 재료로서 행동한다. 진동 샘플 마그네토미터를 이용하여 측정함에 의해서도, 자기 모멘트는 그 레벨이 노이즈 레벨과 거의 동일하기 때문에 검출되지 않는다.
자유층(11) 및 제2 고 스핀 분극층(19) 각각의 포화 자화 및 자기 이방성 에너지 밀도는 다음과 같다. 자유층(11)의 포화 자화 Ms2 및 자기 이방성 에너지 밀도 Ku2는 각각 250 emu/cc 및 5×105 erg/cc이다. 제2 고 스핀 분극층(19)의 포화 자화 Ms1 및 자기 이방성 에너지 밀도 Ku1는 각각 1,000 emu/cc 및 1×104 erg/cc이 다. 전체층의 포화 자화 Ms 및 자기 이방성 에너지 밀도 Ku는 수학식 13-15에서 추정되는 바와 같이, 각각 0 emu/cc 및 4.0×105 erg/cc이다. 이런 추정에서, 포화 자화의 방향은 서로 상쇄된다. 그 결과, 자유층(11)의 포화 자화는 편의상 음의 값, 즉 -250 emu/cc로서 조작된다.
MTJ 소자(10)의 MR비는 고 스핀 분극층(18, 19)의 기여때문에 100%이다. 전류 유도 자화 반전이 이런 소자에서 야기될 때, 전류 밀도는 1.6×106 A/cm2이다. 전술한 바와 같이, 전체 구조에서 이들을 상쇄함에 의해 포화 자화를 감소시키는 것은 전류 검소에 효율적이다.
자화 반전의 인덱스로서 작용하는 자기 파라미터는 응집력 Hc이다. 자화 반전이 단일 자기 도메인에서 이상적으로 일어날 때, Hc=Hk이다. 그러나, 단일 자화 도메인이 실제로 얻어지지 않기 때문에, Hc는 Hk의 약 0.3배 보다 작다. 전술한 상세예에서, Hk는 항자력 Hc 보다 실제로 크며, Hk 〉4πMs를 만족한다. Hk는 토크미터에 의해 자기 이방성 에너지 밀도 Ku로부터 Hk = 2Ku/Ms에 의해 평가될 수 있다.
전술한 상세 예 4-1 내지 4-4에서, 단일 핀 구조를 갖는 MTJ 소자(10)가 예시되었다. 수학식 1-20에서 제시되고 도 13a-15b에 도시된 관계는 또한 이중 핀 구조에 적용될 수 있다.
[2] 자기저항 랜덤 액세스 메모리
전술한 수직 자화형 MTJ 소자(10)가 메모리 셀의 메모리 소자로서 자기저항 랜덤 액세스 메모리에 적용되는 예가 후술된다.
(a) 제1 실시예
제1 실시예는 선택 트랜지스터 메모리 셀을 갖는 자기저항 랜덤 액세스 메모리의 예이다.
도 17은 본 발명의 제1 실시예에 따르는 자기저항 랜덤 액세스 메모리를 도시한 개요 단면도이다. 제1 실시예에 따르는 자기저항 랜덤 액세스 메모리가 후술된다.
도 17에 도시된 바와 같이, 게이트 절연막(62)은 반도체 기판(61)상에 형성된다. 게이트 전극(63)은 게이트 절연막(62) 상에 형성된다. 소스/드레인 확산층(64a, 64b)은 게이트 전극(63)의 양 측면 상에서 반도체 기판(61)에 형성된다. 판독 스위칭 소자로서 작용하는 트랜지스터 Tr이 이에 따라 제공된다.
리드 배선(66)은 컨택트(65)을 통해 드레인 확산층(64b)에 연결된다. 하부 배선(14)은 리드 배선(66) 상에 형성된다. 수직 자화형의 MTJ 소자(10)는 하부 배선(14) 상에 형성된다. 상부 배선(17)은 MTJ 소자(10) 상에 형성된다. 배선(67)은 상부 배선(17) 상에 형성된다. 한편, 배선(69)은 컨택트(68)를 통해 소스 확산층(64a)에 연결된다.
MTJ 소자(10)가 리드 배선(66) 상에 형성될 때, 하부 전극(14)은 바람직하게 MTJ 소자(10)의 일 단에 형성된다. 하부 전극(14)은 MTJ 소자(10)와 트랜지스터 Tr 사이의 전기 전도만을 보장하며, 바람직하게 낮은 저항을 갖는 재료로 이루어진다. MTJ 소자(10)가 하부 전극(14) 상에 형성되기 때문에, 가능한 높은 평활도를 갖는 재료가 바람직하게 형성된다. 예컨대, Ta, TaN 또는 그 적층막이 사용된다. 하부 전극(14)의 형성 후, CMP(chemical mechanical polish)에 의한 평탄화 프로세스가 평활도를 개선하고자 실행된다.
기입 동작은 다음 방식으로 실행된다. 먼저, MTJ 소자(10)는 스위칭 소자를 이용하여 메모리 셀 어레이의 복수의 MTJ 소자로부터 선택된다. 더욱 특히, MTJ 소자(10)에 연결된 트랜지스터 Tr의 게이트 전극(63)의 전위가 턴온된다. 이런 동작에서, 기입 전류는 배선(67)에서 배선(69)으로, 또는 배선(69)에서 배선(67)으로 흐른다. 스핀 분극 전자는 기입 전류에 의해 MTJ 소자(10)에 주입되어, 스핀 주입 기입이 구현된다.
판독 동작은 다음 방식으로 실행된다. 판독 동작에서, 판독 전류는 전술한 기입 동작에서와 동일한 루트를 통해 배선(67)에서 배선(69)으로, 또는 배선(69)에서 배선(67)으로 흐른다. MTJ 소자(10)의 터널 저항이 판독되고, "1"/"0" 결정이 행해진다.
제1 실시예에 따르면, 수직 자화형의 MTJ 소자(10)를 이용하여, MTJ 소자(10)는 반전 전류를 증가시킴이 없이 미소가공될 수 있다. 반전 전류는 MTJ 소자(10)가 미소가공될 때조차도 증가하지 않는다. 이런 이유로, 90 nm 이하의 미세 MTJ 소자(10)를 갖는 대용량(예컨대, 256 메가비트 이상) 자기저항 랜덤 액세스 메모리가 구현될 수 있지만, 종래의 자기저항 랜덤 액세스 메모리에서는 불가능하다. 더욱이, 스핀 주입 기입이 채용될 때, 기입 및 판독은 동일 루트를 통해 행해질 수 있으며, 셀 영역은 크게 감소된다.
(b) 제2 실시예
MTJ 소자(10)가 이용될 때, 각 자성층으로부터의 누설 필드는 인접 셀에 영향을 미칠 수 있다. 제2 실시예에서, 누설 필드의 영향을 감소시키기 위하여, 연자성막은 배선에 제공된다.
도 18은 본 발명의 제2 실시예에 따르는 자기저항 랜덤 액세스 메모리를 도시한 개략 단면도이다. 제2 실시예에 따르는 자기저항 랜덤 액세스 메모리가 후술된다.
도 18에 도시된 바와 같이, 연자성막(71, 72, 73)은 MTJ 소자(10)의 상부 및 하부 측면 상에 위치한 배선(66, 67, 69)에 제공된다. 더욱 특히, 연자성막(73)은 MTJ 소자(10)의 측면상에서 배선(67)의 하부면을 커버한다. 연자성막(72)은 MTJ 소자(10)의 측면에서 리드 배선(66)의 상면을 커버한다. 연자성막(71)은 MTJ 소자(10)의 측면에서 배선(69)의 상면을 커버한다.
연자성막(71, 72, 73)은 MRAM로 공지된 자기 요크 배선 구조와는 다르다. 더욱 특히, 자기 요크는 기입 배선에 흐르는 전류로부터 발생된 자계를 MTJ 소자에 효율적으로 공급하도록 제공된다. 그 결과, 자기 요크는 기록 배선의 전체 면을 커버하지 않는다 즉, MTJ 소자에 대항하는 기입 배선의 표면에 제공되지 않는다. 그러나, 본 실시예의 연자성막(71, 72, 73)은 이웃하는 배선 상에서 MTJ 소자(10)로부터 발생된 누설 필드의 영향을 억제하도록 제공된다. 즉, 본 실시예의 연자성막(71, 72, 73)은 MTJ 소자(10)로부터 누설 필드를 흡수하는게 목적이다. 이런 목적으로, 연자성막(71, 72, 73)은 요크 배선과는 달리, MTJ 소자(10) 위에 위치한 배선(67)의 하부면, 및 MTJ 소자(10) 아래에 위치한 배선(66, 69)의 상부면 상에 제공된다.
연자성막(71, 72, 73)의 형성 위치는 배선(66, 67, 69)의 상부면 또는 하부면에 제한되지 않는다. 예컨대, 연자성막(71, 72, 73)는 또한 배선(66, 67, 69)의 측면 상에 형성될 수 있으며, 또는 배선(66, 67, 69)의 외부 면 모두를 커버할 수도 있다. 연자성막은 배선(66, 67, 69) 뿐만 아니라, MTJ 소자(10)에 근접한 베이스와 같은 주어진 부분에서 형성될 수 있다. 예컨대, 연자성막은 상부 및 하부 측면(두께 방향)으로부터 MTJ 소자(10)를 샌드위치할 수 있다. 연자성막은 MTJ 소자(10)의 측면에 접해서 형성될 수 있다. 이 경우, 무도전성의 연자성막(절연체)은 바람직하게 MTJ 소자(10)의 자유층과 핀층 사이의 소정의 단락 회로를 방지하는데 사용된다.
연자성막(71, 72, 73)은 Ni, Fe, 및 Co 중 적어도 하나의 원소, 또는 이들중 적어도 하나를 포함하는 합금의 자성층으로 이루어진다. 예컨대, NiFe가 바람직하게 사용된다. 그러나, CoNi 또는 FeCo가 또한 사용될 수 있다. 연자성막(71, 72, 73)은 NiFe/Ru/NiFe와 같은 소위 SAF 구조를 가질 수 있다.
전술한 제2 실시예에 따르면, 제1 실시예와 동일한 효과가 얻어질 수 있다. 또한, 연자성막(71, 72, 73)이 배선(66, 67, 69) 상에 제공되기 때문에, MTJ 소자(10)로부터의 누설 필드가 흡수될 수 있다. 그 결과, 인접 셀 상의 영향이 감소될 수 있다.
[3] 자기저항 랜덤 액세스 메모리의 적용
본 발명의 일 실시예에 따르는 전술한 자기저항 랜덤 액세스 메모리의 메모리 셀 구조는 여러 형태에 적용될 수 있다.
(a) 적용예 1
도 19는 본 발명의 일 실시예에 따르는 자기저항 랜덤 액세스 메모리의 적용예 1로서, DSL(digital subscriber line) 모뎀의 DSL 데이터 경로 부분을 도시한 블럭도이다. 적용예 1이 후술된다.
도 19에 도시된 바와 같이, 이런 모뎀은 프로그램가능한 DSP(digital signal processor)(100), 아날로그/디지털(A/D) 컨버터(110), D/A 컨버터(120), 송신 드라이버(130), 및 수신기 증폭기(140)를 포함한다.
도 19는 밴드패스 필터가 없다고 도시된다. 오히려, 라인 코드 프로그램(인코딩된 가입자 라인 정보 및 송신 조건에 따라 모뎀을 선택 및 동작시키는 DSP에 의해 실행되는 프로그램(라인 코드; QAM, CAP, RSK, FM, AM, PAM, DWMT 등))을 유지하기 위한 여러 타입의 선택적인 메모리가 제공된다. 본 메모리로서, 전술한 자기저항 랜덤 액세스 메모리(MRAM)(170) 및 EEPROM(electrically erasable programmable ROM, 180)이 도시된다.
적용예 1에서, 2 종류의 메모리, 즉 자기저항 랜덤 액세스 메모리(170) 및 EEPROM(180)은 라인 코드 프로그램을 유지하기 위한 메모리로서 이용된다. EEPROM(180)은 MRAM과 대체될 수 있다. 즉, 2 종류의 메모리 대신에, MRAM만이 사용될 수 있다.
(b) 적용예 2
도 20은 본 발명의 일 실시예에 따르는 자기저항 랜덤 액세스 메모리의 적용예 2로서 셀룰러 전화 단말 내의 통신 기능을 구현하는 일 부분을 도시한 블록도이다.
도 20에 도시된 바와 같이, 통신 기능을 구현하는 통신부(200)는 송신/수신 안테나(201), 안테나 멀티플렉서(202), 수신부(203), 베이스밴드 처리부(204), 음성 코덱으로서 사용되는 DSP(205), 스피커(수신기)(206), 마이크(송신기)(207), 송신부(208), 및 주파수 합성기(209)를 포함한다.
셀룰러 전화 단말(300)은 셀룰러 전화 단말부를 제어하는 제어부(220)를 가진다. 제어부(220)는 상기 실시예 및 적용예 1에 따라, CPU(221), ROM(222), MRAM(223) 및 플래시 메모리(224)를 CPU 버스(225)를 통해 연결하여 형성되는 마이크로 컴퓨터이다. ROM(222)은 CPU(221)에 의해 실행될 프로그램, 및 표시될 폰트와 같은 필요 데이터를 미리 저장한다.
MRAM(223)은 CPU(221)가 프로그램을 실행하는 동안 연산을 통한 데이터 미드웨이(data midway)를, 필요하다면, 저장하거나, 제어부(220)와 각 부분들 간에 교환된 데이터가 임시로 저장되는 작업 영역으로서 주로 사용된다. 셀룰러 전화 단말(300)이 파워오프될 때조차도, 플래시 메모리(224)는 예컨대 바로 이전에 설정된 조건을 저장하여, 동일 설정 조건이, 셀룰러 전화 단말이 다시 파워 온될 때 사용될 수 있다. 이에 따라, 셀룰러 전화 단말이 파워 오프될 때조차, 저장된 설정 파라미터는 소거되지 않는다.
셀룰러 전화 단말(300)은 또한 오디오 데이터 재생 처리부(211), 외부 출력 단말(212), LCD 제어기(213), 디스플레이용 LCD(214), 및 링잉 톤을 발생하는 링거(215)를 또한 포함한다. 오디오 데이터 재생 처리부(211)는 셀룰러 전화 단말(300)로의 오디오 데이터 입력(또는 후술될 외부 메모리(240)에 저장된 오디오 데이터)를 재생한다. 재생된 오디오 데이터는 외부 출력 단말(212)을 통해 헤드폰이나 휴대용 스피커에 전송되고 외부로 추출될 수 있다. LCD 제어기(213)는 예컨대 CPU 버스(225)를 통해 CPU(221)로부터 표시 정보를 수신하며, 표시 정보를 LCD 제어 정보로 변환하여 LCD(214)를 제어한다. 이런 제어 정보에 의해, LCD(214)는 정보를 표시하도록 구동된다.
셀룰러 전화 단말(300)은 또한 인터페이스 회로(I/F)(231, 233, 235), 외부 메모리(240), 외부 메모리 슬롯(232), 키 동작부(234), 및 외부 입출력 단자(236)을 포함한다. 외부 메모리 슬롯(232)은 메모리 카드와 같은 외부 메모리를 수신한다. 외부 메모리 슬롯(232)은 인터페이스 회로(231)를 통해 CPU 버스(225)에 연결된다. 전술한 바와 같이, 슬롯(232)이 셀룰러 전화 단말(300)에 제공될 때, 셀룰러 전화 단말(300) 내의 정보는 외부 메모리(240)에 기록될 수 있다. 대안적으로, 외부 메모리(240)에 저장된 정보(예컨대, 오디오 데이터)는 셀룰러 전화 단말(300)에 입력될 수 있다. 키 동작부(234)는 인터페이스 회로(233)를 통해 CPU 버스(225)에 연결된다. 키 동작부(234)로부터 입력된 키 입력 정보는 예컨대 CPU(221)에 전송된다. 외부 입출력 단자(236)는 인터페이스 회로(235)를 통해 CPU 버스(225)에 연결되며, 다양한 타입의 외부 정보를 셀룰러 전화 단말(300)에 입력시 또는 셀룰러 전화 단말(300)로부터 정보를 외부로 출력시 단자로서 작용한다.
적용예 2에서, ROM(222), MRAM(223), 및 플래시 메모리(224)가 사용된다. 플래시 메모리(224) 및 ROM(222) 모두 또는 이들 중 하나는 MRAM으로 대체될 수 있다.
(c) 적용예 3
도 21은 본 발명의 일 실시예에 따르는 자기저항 랜덤 액세스 메모리를 스마트 매체와 같은 전자 카드(MRAM 카드)에 적용하여 미디어 컨텐츠를 저장하는 적용예 3을 도시한다.
도 21에 도시된 바와 같이, MRAM 카드 본체(400)는 MRAM 칩(401)을 통합한다. 개구부(402)는 MRAM 칩(401)에 대응하는 위치에서 카드 본체(400)에 형성되어, MRAM칩(401)이 노출된다. 개구부(402)는 셔터(403)를 포함한다. MRAM 카드가 운반될 때, MRAM 칩(401)은 셔터에 의해 보호된다. 셔터(403)는 외부 자계를 차폐할 수 있는 세라믹과 같은 재료로 이루어진다. 데이터가 전송될 때, 셔터(403)는 MRAM 칩(401)을 노출하도록 개방된다. 외부 단자(404)는 MRAM 카드에 저장된 콘텐츠 데이터를 추출하는데 사용된다.
도 22 및 23은 도 21에서 데이터를 MRAM 카드에 전송하는 카드 삽입형 데이터 전송 디바이스(전자 디바이스)를 도시한, 평면 및 단면도이다.
도 22 및 23에 도시된 바와 같이, 데이터 전송 디바이스(500)는 저장부(500a)를 포함한다. 제1 MRAM 카드(550)는 저장부(500)에 저장된다. 저장부(500a)는 제1 MRAM 카드에 전기적으로 연결된 외부 단자(530)를 포함한다. 제1 MRAM 카드(550) 상의 데이터는 외부 단자(530)을 이용하여 재기록된다.
최종 사용자에 의해 사용되는 제2 MRAM 카드(450)는 전송 디바이스(500)의 삽입부(510)로부터 삽입되며, 스토퍼(520)에 카드가 접할 때까지 눌러진다. 스토퍼(520)는 또한 제1 및 제2 MRAM 카드(550, 450)을 정렬하는 부재로서 사용된다. 제2 MRAM 카드(450)가 소정 위치에 위치할 때, 제1 MRAM 카드(550)의 데이터 재기입 제어부는 데이터 재기입 제어 신호를 외부 단자(530)에 공급하여 제1 MRAM 카드(550)에 저장된 데이터를 제2 MRAM 카드(450)에 전달한다.
도 24는 도 21에서 데이터를 MRAM 카드에 전송하는 피팅형 데이터 전송 디바이스를 도시한 단면도이다. 피팅형 데이터 전송 디바이스가 후술된다.
도 24에 도시된 바와 같이, 끼워맞춤형 데이터 전송 디바이스에서, 제2 MRAM 카드(550)는 도 21에서 화살표로 표시된 바와 같이, 스토퍼(520)에 대하여 제1 MRAM(550)상에 피팅된다. 전송 방법은 전술한 카드 삽입형과 동일하며, 그 설명은 생략된다.
도 25는 데이터를 도 21의 MRAM 카드에 전송하는 슬라이드형 데이터 전송 디바이스(500)를 도시한 단면도이다. 슬라이드형 데이터 전송 디바이스가 후술된다.
도 25에 도시된 바와 같이, 슬라이드형 데이터 전송 디바이스(500)는 CD-ROM 드라이브 또는 DVD 드라이브와 같은 슬라이딩 트레이(560)를 포함한다. 슬라이딩 트레이(560)는 도 22의 화살표로 표시된 바와 같이 이동한다. 슬라이딩 트레이(560)가 도 22의 파선으로 표시된 위치로 이동할 때, 제2 MRAM 카드(450)는 슬라이딩 트레이(560) 상에 장착되며, 데이터 전송 디바이스(500)로 운반된다. 제2 MRAM 카드(450)를 스토퍼(520)에 대해 접할때까지 운반하는 구조, 및 전송 방법은 전술한 카드 삽입형과 동일하며, 그 설명은 생략한다.
부가적인 이점 및 수정은 당업자에게는 자명할 것이다. 따라서, 광의의 측면에서 본 발명은 특정 상세 및 도시되고 개시된 실시예에 제한되지 않는다. 이에 따라, 첨부된 특허청구범위 및 그 균등물에 의해 정의된 본 발명의 일반 개념의 취지 및 범위 내에서 다양한 변형이 이루어질 수 있다.
본 발명의 실시예에 따른 단일 핀 구조를 갖는 MTJ 소자(10)에 있어서, 반전 전류 밀도는 MTJ소자(10)가 미소가공될 때도 증가하지 않는다. 이런 이유로, 90㎚ 또는 그 이하의 MTJ 소자(10)를 갖는 대용량(예로, 256 Mbit 이상)의 자기 저항 랜덤 액세스 메모리(MRAM)가 구현될 수 있다.
본 발명의 일 실시예에 따르는 이중 핀 구조(2)를 갖춘 MTJ 소자(10)에 따르면, 단일 핀 구조와 동일한 효과가 얻어질 수 있다. 또한, 스핀 분극 전자의 반사 효과가 자유층(11)의 양 측면 상에서 이중 핀 구조를 핀층(12a, 12b)에 제공함에 의해 더욱 효율적으로 사용될 수 있기 때문에, 역전류는 단일 핀 구조에 비해 더욱 감소될 수 있다.
Claims (39)
- 자성 재료에 스핀 분극 전자들(spin-polarized electrons)을 공급하여 정보를 기록하는 자기 저항 소자로서,자성 재료로 이루어지고 막 표면에 대해 수직인 방향으로 지향된 제1 자화를 갖는 제1 핀층(pinned layer);자성 재료로 이루어지고 상기 막 표면에 대해 수직인 상기 방향으로 지향된 제2 자화를 갖는 자유층(free layer) - 상기 제2 자화의 방향은 상기 스핀 분극 전자들에 의해 반전됨 - ; 및상기 제1 핀층과 상기 자유층 사이에 제공된 제1 비자성층(nonmagnetic layer)을 포함하고,상기 자유층의 포화 자화 Ms가 0 ≤ Ms < √{Jw/(6πAt)}의 관계식을 만족시키고,여기서 Jw는 기입 전류 밀도이고, t는 상기 자유층의 두께이고, A는 g'×e·α/(h/2π×g)인 상수이고, g'는 g-팩터(factor)이고, e는 기본 전하이고, α는 길버트 감쇠 상수이고, h는 플랑크 상수이고, g는 상기 제1 자화와 제2 자화가 평행하게 배열될 경우 스핀 전달 효율(spin transfer efficiency)인자기 저항 소자.
- 제1항에 있어서,자성 재료로 이루어지고 상기 막 표면에 대해 수직인 상기 방향으로 지향된 제3 자화를 갖는 제2 핀층; 및상기 제2 핀층과 상기 자유층 사이에 제공된 제2 비자성층을 더 포함하는 자기 저항 소자.
- 제1항에 있어서,자성 재료로 이루어지고 상기 막 표면에 대해 수직인 상기 방향으로 지향된 제3 자화를 갖는 제2 핀층;상기 제2 핀층과 상기 자유층 사이에 제공된 제2 비자성층;상기 제1 핀층과 상기 제1 비자성층 사이에 제공되고 Fe, Co, 및 Ni로 이루어진 군으로부터 선택된 적어도 하나의 원소를 함유하는 제1 자성 금속층; 및상기 자유층과 상기 제1 비자성층 사이에 제공되고 Fe, Co, 및 Ni로 이루어진 군으로부터 선택된 적어도 하나의 원소를 함유하는 제2 자성 금속층을 더 포함하고,상기 자유층과 상기 제1 핀층 사이에 상기 제1 비자성층을 통하여 발생된 제1 자기 저항 비(magnetoresistive ratio)가 상기 자유층과 상기 제2 핀층 사이에 상기 제2 비자성층을 통하여 발생된 제2 자기 저항 비보다 큰 자기 저항 소자.
- 제3항에 있어서, 상기 제1 비자성층 및 상기 제2 비자성층은 절연체로 이루 어지고 상기 자기 저항 소자는 터널링 자기 저항 효과를 갖는 자기 저항 소자.
- 제1항에 있어서,상기 자성 재료로 이루어진 상기 층들 중 적어도 하나가 제1 자성층, 제2 자성층, 및 상기 제1 자성층과 상기 제2 자성층 사이에 제공된 제3 비자성층을 포함하고,상기 제1 자성층 및 상기 제2 자성층이 서로 반강자성적으로(antiferromagnetically) 결합되어 있는 자기 저항 소자.
- 제1항에 있어서,상기 자성 재료로 이루어진 상기 층들 중 적어도 하나가 제1 자성층 및 제2 자성층을 포함하고,상기 제1 자성층은 제1 희토류 금속(rare-earth metal) 및 제1 전이 금속(transition metal)의 합금을 함유하는 준강자성 재료로 이루어지고, 상기 제2 자성층은 제2 희토류 금속 및 제2 전이 금속의 합금을 함유하는 준강자성 재료로 이루어지고,상기 제1 희토류 금속의 자기 모멘트(magnetic moment)가 상기 제1 전이 금속의 자기 모멘트보다 크고, 상기 제2 전이 금속의 자기 모멘트가 상기 제2 희토류 금속의 자기 모멘트보다 크고, 상기 제1 자성층과 상기 제2 자성층이 서로 반강자성적으로 결합되어 있는 자기 저항 소자.
- 제1항에 있어서,상기 자성 재료로 이루어진 상기 층들 중 적어도 하나가 제1 자성층, 제2 자성층, 및 상기 제1 자성층과 상기 제2 자성층 사이에 제공된 제3 비자성층을 포함하고,상기 제1 자성층은 제1 희토류 금속 및 제1 전이 금속의 합금을 함유하는 준강자성 재료로 이루어지고, 상기 제2 자성층은 제2 희토류 금속 및 제2 전이 금속의 합금을 함유하는 준강자성 재료로 이루어지고,상기 제3 비자성층이 상기 제1 전이 금속을 상기 제2 전이 금속에 반강자성적으로 결합시키는 재료로 이루어질 경우, 상기 제1 희토류 금속의 자기 모멘트와 상기 제1 전이 금속의 자기 모멘트 간의 크기 관계를 상기 제2 희토류 금속의 자기 모멘트와 상기 제2 전이 금속의 자기 모멘트 간의 크기 관계와 같게 함으로써 상기 제1 자성층의 자화 및 상기 제2 자성층의 자화가 반평행하게(antiparallel) 배열되고,상기 제3 비자성층이 상기 제1 전이 금속을 상기 제2 전이 금속에 강자성적으로 결합시키는 재료로 이루어질 경우, 상기 제1 희토류 금속의 자기 모멘트와 상기 제1 전이 금속의 자기 모멘트 간의 크기 관계를 상기 제2 희토류 금속의 자기 모멘트와 상기 제2 전이 금속의 자기 모멘트 간의 크기 관계와 다르게 함으로써 상기 제1 자성층의 자화 및 상기 제2 자성층의 자화가 반평행하게 배열되는 자기 저항 소자.
- 제1항에 있어서, 상기 자성 재료로 이루어진 상기 층들 중 적어도 하나가 Co를 성분으로 갖고 Cr, Ta, Nb, V, W, Hf, Ti, Zr, Pt, Pd, Fe, 및 Ni로 이루어진 군으로부터 선택된 적어도 하나의 원소를 함유하는 합금으로 이루어진 자기 저항 소자.
- 제1항에 있어서, 상기 자성 재료로 이루어진 상기 층들 중 적어도 하나가 Fe, Co, 및 Ni로 이루어진 군으로부터 선택된 적어도 하나의 원소와, Pt 및 Pd로 이루어진 군으로부터 선택된 적어도 하나의 원소를 함유하는 합금으로 이루어지고, 상기 합금은 L10 결정 구조를 갖는 질서 합금(ordered alloy)인 자기 저항 소자.
- 제1항에 있어서,상기 자성 재료로 이루어진 상기 층들 중 적어도 하나가 제1 층과 제2 층이 교대로 적층된 구조를 갖고, 상기 제1 층은 Fe, Co, 및 Ni로 이루어진 제1 군으로부터 선택된 하나의 원소 또는 상기 제1 군으로부터 선택된 적어도 하나의 원소를 함유하는 합금으로 이루어지고, 상기 제2 층은 Cr, Pt, Pd, Ir, Rh, Ru, Os, Re, Au, 및 Cu로 이루어진 제2 군으로부터 선택된 하나의 원소 또는 상기 제2 군으로부터 선택된 적어도 하나의 원소를 함유하는 합금으로 이루어진 자기 저항 소자.
- 제1항에 있어서, 상기 자성 재료로 이루어진 상기 층들 중 적어도 하나가 희토류 금속 및 전이 금속의 합금을 함유하는 준강자성 재료로 이루어진 자기 저항 소자.
- 제1항에 있어서, 상기 자성 재료로 이루어진 상기 층들 중 적어도 하나는 자성부 및 비자성부가 상기 비자성부를 분리함으로써 분리되어 있는 구조를 갖는 자기 저항 소자.
- 제1항에 있어서,상기 자유층은 제1 자기 모멘트를 갖는 제1 자성층 및 제2 자기 모멘트를 갖는 제2 자성층을 포함하고,상기 제1 자성층은 제1 희토류 금속 및 제1 전이 금속의 합금을 함유하는 준강자성 재료로 이루어지고, 상기 제1 희토류 금속의 자기 모멘트가 상기 제1 전이 금속의 자기 모멘트보다 크고, 상기 제2 자성층은 제2 전이 금속의 원소 또는 상기 원소를 성분으로 갖는 합금을 함유하는 강자성 재료로 이루어지고,상기 제1 자기 모멘트 및 제2 자기 모멘트는 서로 상쇄되는 자기 저항 소자.
- 제1항에 있어서,상기 자유층은 적층되어 서로 교환 결합되어 있는 제1 자성 재료 및 제2 자성 재료를 포함하고,상기 제1 자성 재료의 감쇠 상수가 상기 제2 자성 재료의 감쇠 상수보다 작은 자기 저항 소자.
- 제14항에 있어서, 상기 제1 자성 재료 및 상기 제2 자성 재료 중 적어도 하나는 자성 재료가 분산되어 있는 입상 구조(granular structure)를 갖는 자기 저항 소자.
- 제14항에 있어서, 상기 제2 자성 재료는, L10 구조를 갖고 Fe-Pt, Fe-Pd, Co-Pt, Co-Pd, 및 Mn-Al 중 하나를 함유하는 합금인 자기 저항 소자.
- 제14항에 있어서, 상기 제1 자성 재료는 그 함유량이 적어도 40 at%인 Fe를 적어도 함유하는 합금인 자기 저항 소자.
- 제14항에 있어서, 상기 제1 자성 재료 및 상기 제2 자성 재료는 면심 입방 결정 구조(face-centered cubic crystal structure)와 면심 정방 결정 구조(face-centered tetragonal crystal structure) 중 하나와, 3.79A 내지 4.63A 또는 5.36A 내지 6.55A의 범위 내의 a-축 격자 상수를 갖고, 상기 제1 자성 재료 및 상기 제2 자성 재료의 (001) 면들이 오리엔트(orient)되어 있는 자기 저항 소자.
- 제14항에 있어서, 상기 제1 자성 재료 및 상기 제2 자성 재료는 체심 입방 결정 구조(body-centered cubic crystal structure)와 체심 정방 결정 구조(body-centered tetragonal crystal structure) 중 하나와, 2.68A 내지 3.28A의 범위 내의 a-축 격자 상수를 갖고, 상기 제1 자성 재료 및 상기 제2 자성 재료의 (001) 면들이 오리엔트되어 있는 자기 저항 소자.
- 제1항에 있어서,상기 자유층은 제1 자성 재료 및 제2 자성 재료를 포함하고,상기 제1 자성 재료가 상기 제2 자성 재료 내에 분산되고,상기 제1 자성 재료의 감쇠 상수가 상기 제2 자성 재료의 감쇠 상수보다 작은 자기 저항 소자.
- 제1항에 있어서,상기 자유층은 제1 자성 재료 및 제2 자성 재료를 포함하고,상기 제2 자성 재료가 상기 제1 자성 재료 내에 분산되고,상기 제2 자성 재료의 감쇠 상수가 상기 제1 자성 재료의 감쇠 상수보다 큰 자기 저항 소자.
- 자성 재료에 스핀 분극 전자들을 공급하여 정보를 기록하는 자기 저항 소자로서,자성 재료로 이루어지고 막 표면에 대해 수직인 방향으로 지향된 제1 자화를 갖는 제1 핀층;자성 재료로 이루어지고 상기 막 표면에 대해 수직인 상기 방향으로 지향된 제2 자화를 갖는 자유층 - 상기 제2 자화의 방향은 상기 스핀 분극 전자들에 의해 반전됨 - ;상기 제1 핀층과 상기 자유층 사이에 제공된 제1 비자성층;상기 제1 핀층과 상기 제1 비자성층 사이에 제공되고 Fe, Co, 및 Ni로 이루어진 군으로부터 선택된 적어도 하나의 원소를 함유하는 제1 자성 금속층; 및상기 자유층과 상기 제1 비자성층 사이에 제공되고 Fe, Co, 및 Ni로 이루어진 군으로부터 선택된 적어도 하나의 원소를 함유하는 제2 자성 금속층을 포함하는 자기 저항 소자.
- 제22항에 있어서,자성 재료로 이루어지고 상기 막 표면에 대해 수직인 상기 방향으로 지향된 제3 자화를 갖는 제2 핀층; 및상기 제2 핀층과 상기 자유층 사이에 제공된 제2 비자성층을 더 포함하는 자기 저항 소자.
- 제22항에 있어서,자성 재료로 이루어지고 상기 막 표면에 대해 수직인 상기 방향으로 지향된 제3 자화를 갖는 제2 핀층;상기 제2 핀층과 상기 자유층 사이에 제공된 제2 비자성층을 더 포함하고,상기 자유층과 상기 제1 핀층 사이에 상기 제1 비자성층을 통하여 발생된 제1 자기 저항 비가 상기 자유층과 상기 제2 핀층 사이에 상기 제2 비자성층을 통하여 발생된 제2 자기 저항 비보다 큰 자기 저항 소자.
- 제22항에 있어서,상기 자성 재료로 이루어진 상기 층들 중 적어도 하나가 제1 자성층, 제2 자성층, 및 상기 제1 자성층과 상기 제2 자성층 사이에 제공된 제3 비자성층을 포함하고,상기 제1 자성층 및 상기 제2 자성층이 서로 반강자성적으로 결합되어 있는 자기 저항 소자.
- 제22항에 있어서,상기 자성 재료로 이루어진 상기 층들 중 적어도 하나가 제1 자성층 및 제2 자성층을 포함하고,상기 제1 자성층은 제1 희토류 금속 및 제1 전이 금속의 합금을 함유하는 준강자성 재료로 이루어지고, 상기 제2 자성층은 제2 희토류 금속 및 제2 전이 금속의 합금을 함유하는 준강자성 재료로 이루어지고,상기 제1 희토류 금속의 자기 모멘트가 상기 제1 전이 금속의 자기 모멘트보다 크고, 상기 제2 전이 금속의 자기 모멘트가 상기 제2 희토류 금속의 자기 모멘트보다 크고, 상기 제1 자성층과 상기 제2 자성층이 서로 반강자성적으로 결합되어 있는 자기 저항 소자.
- 제22항에 있어서,상기 자성 재료로 이루어진 상기 층들 중 적어도 하나가 제1 자성층, 제2 자성층, 및 상기 제1 자성층과 상기 제2 자성층 사이에 제공된 제3 비자성층을 포함하고,상기 제1 자성층은 제1 희토류 금속 및 제1 전이 금속의 합금을 함유하는 준강자성 재료로 이루어지고, 상기 제2 자성층은 제2 희토류 금속 및 제2 전이 금속의 합금을 함유하는 준강자성 재료로 이루어지고,상기 제3 비자성층이 상기 제1 전이 금속을 상기 제2 전이 금속에 반강자성적으로 결합시키는 재료로 이루어질 경우, 상기 제1 희토류 금속의 자기 모멘트와 상기 제1 전이 금속의 자기 모멘트 간의 크기 관계를 상기 제2 희토류 금속의 자기 모멘트와 상기 제2 전이 금속의 자기 모멘트 간의 크기 관계와 같게 함으로써 상기 제1 자성층의 자화 및 상기 제2 자성층의 자화가 반평행하게 배열되고,상기 제3 비자성층이 상기 제1 전이 금속을 상기 제2 전이 금속에 강자성적으로 결합시키는 재료로 이루어질 경우, 상기 제1 희토류 금속의 자기 모멘트와 상기 제1 전이 금속의 자기 모멘트 간의 크기 관계를 상기 제2 희토류 금속의 자기 모멘트와 상기 제2 전이 금속의 자기 모멘트 간의 크기 관계와 다르게 함으로써 상기 제1 자성층의 자화 및 상기 제2 자성층의 자화가 반평행하게 배열되는 자기 저항 소자.
- 제22항에 있어서, 상기 제2 자성 금속층이 상기 제1 자성 금속층보다 얇은 자기 저항 소자.
- 제22항에 있어서,상기 제1 비자성층은 (001) 면이 오리엔트되어 있는 MgO로 이루어지고,상기 제1 자성 금속층 및 상기 제2 자성 금속층의 적어도 하나가, 체심 입방(bcc) 구조를 갖고 (001) 면이 오리엔트되어 있는 Co, Fe, Co-Fe 합금, 및 Fe-Ni 합금으로 이루어진 군으로부터 선택된 자성 재료로 이루어지고, 상기 자성 재료는 (001) 면이 오리엔트되어 있는 L10 질서 합금을 포함하는 자기 저항 소자.
- 삭제
- 삭제
- 자성 재료에 스핀 분극 전자들을 공급하여 정보를 기록하는 자기 저항 소자로서,자성 재료로 이루어지고 막 표면에 대해 수직인 방향으로 지향된 제1 자화를 갖는 제1 핀층;자성 재료로 이루어지고 상기 막 표면에 대해 수직인 상기 방향으로 지향된 제2 자화를 갖는 자유층 - 상기 제2 자화의 방향은 상기 스핀 분극 전자들에 의해 반전됨 - ;자성 재료로 이루어지고 상기 막 표면에 대해 수직인 상기 방향으로 지향된 제3 자화를 갖는 제2 핀층;상기 제1 핀층과 상기 자유층 사이에 제공된 제1 비자성층; 및상기 제2 핀층과 상기 자유층 사이에 제공된 제2 비자성층을 포함하고,상기 자성 재료로 이루어진 상기 층들 중 적어도 하나가 제1 자성층 및 제2 자성층을 포함하고,상기 제1 자성층은 제1 희토류 금속 및 제1 전이 금속의 합금을 함유하는 준강자성 재료로 이루어지고, 상기 제2 자성층은 제2 희토류 금속 및 제2 전이 금속의 합금을 함유하는 준강자성 재료로 이루어지고,상기 제1 희토류 금속의 자기 모멘트가 상기 제1 전이 금속의 자기 모멘트보다 크고, 상기 제2 전이 금속의 자기 모멘트가 상기 제2 희토류 금속의 자기 모멘트보다 크고, 상기 제1 자성층과 상기 제2 자성층이 서로 반강자성적으로 결합되어 있는 자기 저항 소자.
- 자성 재료에 스핀 분극 전자들을 공급하여 정보를 기록하는 자기 저항 소자로서,자성 재료로 이루어지고 막 표면에 대해 수직인 방향으로 지향된 제1 자화를 갖는 제1 핀층;자성 재료로 이루어지고 상기 막 표면에 대해 수직인 상기 방향으로 지향된 제2 자화를 갖는 자유층 - 상기 제2 자화의 방향은 상기 스핀 분극 전자들에 의해 반전됨 - ;자성 재료로 이루어지고 상기 막 표면에 대해 수직인 상기 방향으로 지향된 제3 자화를 갖는 제2 핀층;상기 제1 핀층과 상기 자유층 사이에 제공된 제1 비자성층; 및상기 제2 핀층과 상기 자유층 사이에 제공된 제2 비자성층을 포함하고,상기 자성 재료로 이루어진 상기 층들 중 적어도 하나가 제1 자성층, 제2 자성층, 및 상기 제1 자성층과 상기 제2 자성층 사이에 제공된 제3 비자성층을 포함하고,상기 제1 자성층은 제1 희토류 금속 및 제1 전이 금속의 합금을 함유하는 준강자성 재료로 이루어지고, 상기 제2 자성층은 제2 희토류 금속 및 제2 전이 금속의 합금을 함유하는 준강자성 재료로 이루어지고,상기 제3 비자성층이 상기 제1 전이 금속을 상기 제2 전이 금속에 반강자성적으로 결합시키는 재료로 이루어질 경우, 상기 제1 희토류 금속의 자기 모멘트와 상기 제1 전이 금속의 자기 모멘트 간의 크기 관계를 상기 제2 희토류 금속의 자기 모멘트와 상기 제2 전이 금속의 자기 모멘트 간의 크기 관계와 같게 함으로써 상기 제1 자성층의 자화 및 상기 제2 자성층의 자화가 반평행하게 배열되고,상기 제3 비자성층이 상기 제1 전이 금속을 상기 제2 전이 금속에 강자성적으로 결합시키는 재료로 이루어질 경우, 상기 제1 희토류 금속의 자기 모멘트와 상기 제1 전이 금속의 자기 모멘트 간의 크기 관계를 상기 제2 희토류 금속의 자기 모멘트와 상기 제2 전이 금속의 자기 모멘트 간의 크기 관계와 다르게 함으로써 상기 제1 자성층의 자화 및 상기 제2 자성층의 자화가 반평행하게 배열되는 자기 저항 소자.
- 자기 저항 랜덤 액세스 메모리로서,자성 재료에 스핀 분극 전자들을 공급하여 정보를 기록하는 자기 저항 소자; 및상기 자기 저항 소자에 상기 스핀 분극 전자들의 전류를 제공하는 기입 배선을 포함하고,상기 자기 저항 소자는,자성 재료로 이루어지고 막 표면에 대해 수직인 방향으로 지향된 제1 자화를 갖는 제1 핀층;자성 재료로 이루어지고 상기 막 표면에 대해 수직인 상기 방향으로 지향된 제2 자화를 갖는 자유층 - 상기 제2 자화의 방향은 상기 스핀 분극 전자들에 의해 반전됨 - ; 및상기 제1 핀층과 상기 자유층 사이에 제공된 제1 비자성층을 포함하고,상기 자유층의 포화 자화 Ms가 0 ≤ Ms < √{Jw/(6πAt)}의 관계식을 만족시 키고,여기서 Jw는 기입 전류 밀도이고, t는 상기 자유층의 두께이고, A는 g'×e·α/(h/2π×g)인 상수이고, g'는 g-팩터이고, e는 기본 전하이고, α는 길버트 감쇠 상수이고, h는 플랑크 상수이고, g는 상기 제1 자화와 제2 자화가 평행하게 배열될 경우 스핀 전달 효율인자기 저항 랜덤 액세스 메모리.
- 제34항에 있어서, 상기 기입 배선의 적어도 일부를 피복하고 상기 자기 저항 소자로부터 누출된 자계를 흡수하는 연자성막(soft magnetic film)을 더 포함하는 자기 저항 랜덤 액세스 메모리.
- 제35항에 있어서, 상기 연자성막은 Ni, Fe, Co로 이루어진 군으로부터 선택된 하나의 원소 또는 상기 군으로부터 선택된 적어도 하나의 원소를 함유하는 합금으로 이루어진 자기 저항 랜덤 액세스 메모리.
- 제34항에 있어서, 상기 자기 저항 소자를 두께 방향으로부터 샌드위칭하고 상기 자기 저항 소자로부터 누출된 자계를 흡수하는 제1 연자성막 및 제2 연자성막을 더 포함하는 자기 저항 랜덤 액세스 메모리.
- 전자 카드로서,자성 재료에 스핀 분극 전자들을 공급하여 정보를 기록하는 자기 저항 소자를 갖는 반도체 칩;상기 반도체 칩을 저장하고 상기 반도체 칩을 노출시키는 윈도우(window)를 갖는 카드부;상기 윈도우를 여닫고(open/close) 자기 차폐 효과(magnetic shielding effect)를 갖는 재료로 이루어진 셔터; 및상기 반도체 칩을 상기 카드부의 외부에 전기적으로 접속시키기 위해 상기 카드부에 제공된 단자를 포함하고,상기 자기 저항 소자는,자성 재료로 이루어지고 막 표면에 대해 수직인 방향으로 지향된 제1 자화를 갖는 제1 핀층;자성 재료로 이루어지고 상기 막 표면에 대해 수직인 상기 방향으로 지향된 제2 자화를 갖는 자유층 - 상기 제2 자화의 방향은 상기 스핀 분극 전자들에 의해 반전됨 - ; 및상기 제1 핀층과 상기 자유층 사이에 제공된 제1 비자성층을 포함하고,상기 자유층의 포화 자화 Ms가 0 ≤ Ms < √{Jw/(6πAt)}의 관계식을 만족시키고,여기서 Jw는 기입 전류 밀도이고, t는 상기 자유층의 두께이고, A는 g'×e·α/(h/2π×g)인 상수이고, g'는 g-팩터이고, e는 기본 전하이고, α는 길버트 감쇠 상수이고, h는 플랑크 상수이고, g는 상기 제1 자화와 제2 자화가 평행하게 배열될 경우 스핀 전달 효율인전자 카드.
- 데이터 전송 디바이스로서,전자 카드를 저장하는 저장부; 및상기 전자 카드의 데이터 재기입을 제어하는 신호를 공급하기 위해 상기 저장부에 제공되어 상기 전자 카드에 전기적으로 접속된 단자를 포함하고,상기 전자 카드는,자성 재료에 스핀 분극 전자들을 공급하여 정보를 기록하는 자기 저항 소자를 갖는 반도체 칩;상기 반도체 칩을 저장하고 상기 반도체 칩을 노출시키는 윈도우를 갖는 카드부;상기 윈도우를 여닫고 자기 차폐 효과를 갖는 재료로 이루어진 셔터; 및상기 반도체 칩을 상기 카드부의 외부에 전기적으로 접속시키기 위해 상기 카드부에 제공된 단자를 포함하고,상기 자기 저항 소자는,자성 재료로 이루어지고 막 표면에 대해 수직인 방향으로 지향된 제1 자화를 갖는 제1 핀층;자성 재료로 이루어지고 상기 막 표면에 대해 수직인 상기 방향으로 지향된 제2 자화를 갖는 자유층 - 상기 제2 자화의 방향은 상기 스핀 분극 전자들에 의해 반전됨 - ; 및상기 제1 핀층과 상기 자유층 사이에 제공된 제1 비자성층을 포함하고,상기 자유층의 포화 자화 Ms가 0 ≤ Ms < √{Jw/(6πAt)}의 관계식을 만족시키고,여기서 Jw는 기입 전류 밀도이고, t는 상기 자유층의 두께이고, A는 g'×e·α/(h/2π×g)인 상수이고, g'는 g-팩터이고, e는 기본 전하이고, α는 길버트 감쇠 상수이고, h는 플랑크 상수이고, g는 상기 제1 자화와 제2 자화가 평행하게 배열될 경우 스핀 전달 효율인데이터 전송 디바이스.
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