JP2022153612A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2022153612A
JP2022153612A JP2022123698A JP2022123698A JP2022153612A JP 2022153612 A JP2022153612 A JP 2022153612A JP 2022123698 A JP2022123698 A JP 2022123698A JP 2022123698 A JP2022123698 A JP 2022123698A JP 2022153612 A JP2022153612 A JP 2022153612A
Authority
JP
Japan
Prior art keywords
transistor
potential
oxide semiconductor
node
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2022123698A
Other languages
English (en)
Other versions
JP7153825B1 (ja
Inventor
清 加藤
Kiyoshi Kato
潤 小山
Jun Koyama
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2022159479A priority Critical patent/JP7350962B2/ja
Publication of JP2022153612A publication Critical patent/JP2022153612A/ja
Application granted granted Critical
Publication of JP7153825B1 publication Critical patent/JP7153825B1/ja
Priority to JP2023148598A priority patent/JP2023171793A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H10B99/22—Subject matter not provided for in other groups of this subclass including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

【課題】新規な不揮発性のラッチ回路及びそれを用いた半導体装置を提供する。【解決手段】第１の素子の出力が第２の素子の入力に電気的に接続され、第２の素子の出力が第１の素子の入力に電気的に接続されるループ構造を有するラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、このラッチ部とデータ保持部とにより不揮発性のラッチ回路が構成される。データ保持部は、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタをスイッチング素子として用いている。またこのトランジスタのソース電極又はドレイン電極に電気的に接続された容量を有している。【選択図】図１

Description

開示する発明は、電源を切っても記憶している論理状態が消えない不揮発性の論理回路及
びそれを用いた半導体装置に関する。特に、不揮発性のラッチ回路及びそれを用いた半導
体装置に関する。
電源を切っても記憶が消えない「不揮発」という性質を論理回路に取り入れた不揮発性ロ
ジックを集積した集積回路が提案されている。例えば、不揮発性ロジックとして強誘電体
素子を用いた不揮発性のラッチ回路が提案されている（特許文献１）。
国際公開第２００３／０４４９５３号
しかし、強誘電体素子を用いた不揮発性のラッチ回路は、書き換え回数の信頼性や低電圧
化に課題がある。また、強誘電体素子は、素子に印加される電界によって分極し、この分
極が残ることで情報を記憶する。しかし、この残留分極が小さいと、電荷量のばらつきの
影響が大きくなったり、高精度の読み出し回路が必要になったりする。
このような問題に鑑み本発明の一形態は、新規な不揮発性のラッチ回路及びそれを用いた
半導体装置を提供することを課題の一とする。
本発明の一形態は、第１の素子の出力が第２の素子の入力に電気的に接続され、第２の素
子の出力が第１の素子の入力に電気的に接続されるループ構造を有するラッチ部と、ラッ
チ部のデータを保持するデータ保持部とを有し、このラッチ部とデータ保持部とにより不
揮発性のラッチ回路が構成されるものである。データ保持部は、チャネル形成領域を構成
する半導体材料として酸化物半導体を用いたトランジスタをスイッチング素子として用い
ている。
またこのトランジスタのソース電極又はドレイン電極に電気的に接続された容量を有して
いる。上記トランジスタを用いて、ラッチ部に保持されているデータをデータ保持部が有
する容量に書き込むことができる。また、上記トランジスタを用いて、データ保持部が有
する容量に書き込んだデータを保持することができる。また、上記トランジスタを用いて
、データ保持部の容量に保持されているデータをラッチ部に読み出すことができる。
すなわち、本発明の一形態は、ラッチ部と、ラッチ部のデータを保持するデータ保持部と
を有している。データ保持部は、トランジスタと、容量とを有し、トランジスタのチャネ
ル形成領域は、酸化物半導体層を有し、トランジスタのソース電極及びドレイン電極の一
方は、容量の一方の電極に電気的に接続され、トランジスタのソース電極及びドレイン電
極の他方は、ラッチ部に電気的に接続されることにより不揮発性のラッチ回路が構成され
るものである。
上記において、ラッチ部は、第１の素子と、第２の素子とを有し、第１の素子の出力は第
２の素子の入力に電気的に接続され、第２の素子の出力は第１の素子の入力に電気的に接
続されるループ構造を有している。また、第１の素子の入力は、入力信号が与えられる配
線に電気的に接続され、第１の素子の出力は、出力信号が与えられる配線に電気的に接続
された構造を有している。例えば、第１の素子としてインバータを用い、第２の素子とし
てインバータを用いることができる。また例えば、第１の素子としてＮＡＮＤを用い、第
２の素子としてクロックドインバータを用いることができる。
上記において、トランジスタのソース電極及びドレイン電極の他方は、ラッチ部の第１の
素子の入力に電気的に接続されている。またトランジスタのソース電極及びドレイン電極
の他方は、入力信号が与えられる配線に電気的に接続されている。
上記において、トランジスタは、ラッチ部に保持されているデータを、データ保持部の容
量に書き込む機能を有している。また、トランジスタは、データ保持部の容量に書き込ん
だデータを保持させる機能を有している。また、トランジスタは、データ保持部の容量に
保持されているデータをラッチ部に読み出す機能を有している。
本発明の別の一形態は、ラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し
、データ保持部は、第１のトランジスタと、第２のトランジスタと、第１の容量と、第２
の容量とを有している。第１、第２のトランジスタのチャネル形成領域は、酸化物半導体
層を有している。第１のトランジスタのソース電極及びドレイン電極の一方は、第１の容
量の一方の電極に電気的に接続され、第１のトランジスタのソース電極及びドレイン電極
の他方は、ラッチ部に電気的に接続されている。第２のトランジスタのソース電極及びド
レイン電極の一方は、第２の容量の一方の電極に電気的に接続され、第２のトランジスタ
のソース電極及びドレイン電極の他方は、ラッチ部に電気的に接続されている。これによ
り不揮発性のラッチ回路が構成されるものである。
上記において、ラッチ部は、第１の素子と、第２の素子とを有し、第１の素子の出力は第
２の素子の入力に電気的に接続され、第２の素子の出力は第１の素子の入力に電気的に接
続されるループ構造を有している。また、第１の素子の入力は、入力信号が与えられる配
線に電気的に接続され、第１の素子の出力は、出力信号が与えられる配線に電気的に接続
された構造を有している。例えば、第１の素子としてインバータを用い、第２の素子とし
てインバータを用いることができる。また例えば、第１の素子としてＮＡＮＤを用い、第
２の素子としてクロックドインバータを用いることができる。
上記において、第１のトランジスタのソース電極及びドレイン電極の他方は、ラッチ部の
第１の素子の入力に電気的に接続されている。また第１のトランジスタのソース電極及び
ドレイン電極の他方は、入力信号が与えられる配線に電気的に接続されている。上記にお
いて、第２のトランジスタのソース電極及びドレイン電極の他方は、ラッチ部の第１の素
子の出力に電気的に接続されている。また第２のトランジスタのソース電極及びドレイン
電極の他方は、出力信号が与えられる配線に電気的に接続されている。
上記において、第１、第２のトランジスタは、ラッチ部に保持されているデータを、デー
タ保持部の第１、第２の容量に書き込む機能を有している。また、第１、第２のトランジ
スタは、データ保持部の第１、第２の容量に書き込んだデータを保持させる機能を有して
いる。また、第１、第２のトランジスタは、データ保持部の第１、第２の容量に保持され
ているデータをラッチ部に読み出す機能を有している。
上記において、酸化物半導体材料により形成された酸化物半導体層をチャネル形成領域に
用いたトランジスタは、例えば、チャネル幅Ｗが１×１０４μｍでチャネル長（Ｌ）が３
μｍの素子であっても、室温でのオフ電流が１×１０－１３Ａ以下、サブスレッショルド
スイング値（Ｓ値）が０．１Ｖ／ｄｅｃ．程度（ゲート絶縁膜厚１００ｎｍ）の特性が得
られる。また、上記トランジスタは、ノーマリーオフ（ｎチャネル型の場合、しきい値電
圧が正の値となること）のトランジスタ特性を有している。
従って、ゲートとソース電極間の電圧がほぼ０の状態におけるオフ電流、すなわちリーク
電流が、シリコンを用いたトランジスタに比べて著しく小さい。例えば、上記のＷ＝１×
１０４μｍのトランジスタにおいてはチャネル幅１μｍあたりに換算した室温でのリーク
電流は１０ａＡ以下（以後、本明細書では、室温での単位チャネル幅リーク電流が１０ａ
Ａ／μｍ以下、と表現する）となる。
そのため、チャネル形成領域に酸化物半導体層を用いたトランジスタをスイッチング素子
として用いることで、ラッチ回路への電源電圧の供給が停止された後も、データ保持部の
容量に蓄積された電荷をそのまま保持し続けることができる。すなわち、データ保持部に
書き込んだデータをそのまま保持し続けることができる。
例えば、シリコンをチャネル形成領域に用いたトランジスタを有するＤＲＡＭよりもリフ
レッシュタイム、リテンションを遙かに長時間とすることが可能であり、不揮発性メモリ
と同程度のレベルのメモリ保有性（データ保持性）を有することができる。また、ラッチ
回路への電源電圧の供給が再び開始された後には、上記トランジスタを用いることでデー
タ保持部に保持されたデータをラッチ部に読み出すことができる。これにより、電源電圧
の供給の停止前の論理状態に復元することができる。
また、温度特性において高温でもオフ電流が十分低く、オン電流が十分高いものを得るこ
とができる。例えば、チャネル形成領域に酸化物半導体層を用いたトランジスタのＶＧ－
ＩＤ特性は－２５℃～１５０℃の範囲において、オン電流、移動度、Ｓ値の温度依存性が
少ないというデータが得られている。また、オフ電流は上記温度範囲において、１×１０
－１３Ａ以下と極めて小さいデータが得られている。これは、酸化物半導体として、水素
濃度が十分に低減されて高純度化され、キャリア濃度が十分に低い、ｉ型化または実質的
にｉ型化されたものを用いていることが一つの要因と考えられる。
なお、本明細書では、キャリア濃度が１×１０１１／ｃｍ３未満の酸化物半導体を「真性
」あるいは「ｉ型」、それ以上であるが、１×１０１２／ｃｍ３未満のものを、「実質的
に真性」あるいは「実質的にｉ型」と呼ぶ。
このように、本発明の一形態は、温度動作範囲が広く高温でも安定に動作し、電源を切っ
ても記憶している論理状態が消えない不揮発性のラッチ回路を提供するものである。
上記において、不揮発性のラッチ回路を用いることで、さまざまな論理回路を提供するこ
とができる。また、上記論理回路を用いたさまざまな半導体装置を提供することができる
。例えば、論理回路が有する複数のブロック回路のうち、使用しない一又は複数のブロッ
ク回路への電源電圧の供給を停止することができる。上記不揮発性のラッチ回路を用いる
ことで、ブロック回路への電源電圧の供給を停止した後も、ブロック回路の論理状態を記
憶しつづけることができる。また、ブロック回路への電源電圧の供給が再び開始された後
に、記憶している論理状態を読み出すことができる。これにより、電源電圧の供給の停止
前の論理状態に復元することができる。
上記において、酸化物半導体層として、四元系金属酸化物であるＩｎ－Ｓｎ－Ｇａ－Ｚｎ
－Ｏ系や、三元系金属酸化物であるＩｎ－Ｇａ－Ｚｎ－Ｏ系、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系、
Ｉｎ－Ａｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ａｌ－Ｇａ－Ｚｎ－Ｏ系、Ｓｎ－Ａ
ｌ－Ｚｎ－Ｏ系や、二元系金属酸化物であるＩｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系、Ａｌ
－Ｚｎ－Ｏ系、Ｚｎ－Ｍｇ－Ｏ系、Ｓｎ－Ｍｇ－Ｏ系、Ｉｎ－Ｍｇ－Ｏ系や、一元系金属
酸化物であるＩｎ－Ｏ系、Ｓｎ－Ｏ系、Ｚｎ－Ｏ系などの酸化物半導体を用いて形成する
ことができる。また、上記酸化物半導体にＳｉＯ２を含ませたものを用いても良い。
なお、本明細書では、例えば、Ｉｎ－Ｓｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体とは、少なく
ともＩｎ、Ｓｎ、Ｇａ、Ｚｎを含む酸化物半導体という意味であり、それぞれの金属元素
の組成比に制限はなく、また、Ｉｎ、Ｓｎ、Ｇａ、Ｚｎ以外の金属元素が含まれていても
よい。
また、酸化物半導体層として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を含
む薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた
一または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、Ｇａおよ
びＭｎ、ＧａおよびＣｏなどを適用することができる。
上記において、酸化物半導体層の水素濃度は５×１０１９／ｃｍ３以下、望ましくは５×
１０１８／ｃｍ３以下、より望ましくは５×１０１７／ｃｍ３以下、より望ましくは１×
１０１６／ｃｍ３未満とすることができる。また、酸化物半導体層のキャリア濃度は１×
１０１４／ｃｍ３未満、望ましくは１×１０１２／ｃｍ３未満、より望ましくは１×１０
１１／ｃｍ３未満とすることができる。このような、ｉ型、あるいは、実質的にｉ型の酸
化物半導体を用いたトランジスタのオフ電流は１×１０－１７Ａ以下、好ましくは、１×
１０－１８Ａとすることができる。
上記において、酸化物半導体を用いたトランジスタは、ボトムゲート型であっても良いし
、トップゲート型であっても良い。また、ボトムコンタクト型であっても良いし、トップ
コンタクト型であっても良い。ボトムゲート型トランジスタは、少なくとも絶縁表面上の
ゲート電極と、ゲート電極上のゲート絶縁膜と、ゲート絶縁膜上においてゲート電極と重
なるチャネル形成領域となる酸化物半導体層とを有する。
トップゲート型トランジスタは、少なくとも絶縁表面上のチャネル形成領域となる酸化物
半導体層と、酸化物半導体層上のゲート絶縁膜と、ゲート絶縁膜上において酸化物半導体
層と重なるゲート電極とを有する。ボトムコンタクト型トランジスタは、ソース電極及び
ドレイン電極上にチャネル形成領域となる酸化物半導体層を有する。トップコンタクト型
トランジスタは、チャネル形成領域となる酸化物半導体層上にソース電極及びドレイン電
極を有する。
なお、本明細書において「上」や「下」などの用語は、構成要素の位置関係が「直上」ま
たは「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電
極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外
しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言及
する場合を除き、その上下を入れ替えたものも含む。
また、本明細書において「電極」や「配線」の用語は、これらの構成要素を機能的に限定
するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、そ
の逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線
」が一体となって形成されている場合などをも含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
また、本明細書において、「電気的に接続」には、「何らかの電気的作用を有するもの」
を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」
は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線はもちろんのこと、トラ
ンジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機
能を有する素子などが含まれる。
また、一般に「ＳＯＩ基板」は絶縁表面上にシリコン半導体層が設けられた構成の基板を
いうが、本明細書においては、絶縁表面上にシリコン以外の材料からなる半導体層が設け
られた構成の基板をも含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層
は、シリコン半導体層に限定されない。
また、「ＳＯＩ基板」における基板は、シリコンウェハなどの半導体基板に限らず、ガラ
ス基板や石英基板、サファイア基板、金属基板などの非半導体基板をも含む。つまり、導
体基板や絶縁体基板上に半導体材料からなる層を有するものも、広く「ＳＯＩ基板」に含
まれる。
さらに、本明細書において、「半導体基板」は、半導体材料のみからなる基板を指すに留
まらず、半導体材料を含む基板全般を示すものとする。つまり、本明細書等においては「
ＳＯＩ基板」も広く「半導体基板」に含まれる。
本発明の一形態によれば、チャネル形成領域を構成する半導体材料として酸化物半導体を
用いたトランジスタを、データ保持部のスイッチング素子として用いることで、温度動作
範囲が広く高温でも安定に動作し、電源を切っても記憶している論理状態が消えない不揮
発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ保持部を内蔵したラッチ
回路を実現することができる。データの書き込みをトランジスタのスイッチングによって
行うことから、実質的に書き換え回数に制限がない。また、書き込み電圧はトランジスタ
のしきい値電圧程度であり、低い電圧での動作が可能である。またデータ保持部の容量に
蓄積された電荷がそのままデータとして保持されるため、残留分極成分をデータとする場
合と比較して、データとして保持する電荷量のばらつきを小さく抑えることができ、また
データの読み出しを容易に行うことができる。
上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能で
ある。例えば、不揮発性のラッチ回路を用いた論理回路では、使用しないブロックの電源
をオフにすることで消費電力を低減することができる。また、電源をオフにしても論理状
態を記憶していることから、電源をオンにした時のシステム起動や、電源をオフにした時
のシステム終了を高速に、かつ低電力で行うことが可能である。
不揮発性のラッチ回路の構成の一例を示す図。 不揮発性のラッチ回路の一部の構成の一例を示す図。 不揮発性のラッチ回路が有する素子の断面の一例を示す図。 不揮発性のラッチ回路が有する素子の作製方法の一例を示す図。 不揮発性のラッチ回路が有する素子の作製方法の一例を示す図。 不揮発性のラッチ回路が有する素子の作製方法の一例を示す図。 酸化物半導体を用いたトランジスタの断面構成の一例を示す図。 図７のＡ－Ａ’断面におけるエネルギーバンド図（模式図）。 （Ａ）ゲート（ＧＥ１）に正の電圧（ＶＧ＞０）が与えられた状態を示し、（Ｂ）ゲート（ＧＥ１）に負の電圧（ＶＧ＜０）が与えられた状態示す図。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。 シリコン（Ｓｉ）において、ホットキャリア注入に要するエネルギーを示す図。 Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体（ＩＧＺＯ）において、ホットキャリア注入に要するエネルギーを示す図。 炭化シリコン（４Ｈ－ＳｉＣ）において、ホットキャリア注入に要するエネルギーを示す図。 短チャネル効果に関するデバイスシミュレーションの結果を示す図。 短チャネル効果に関するデバイスシミュレーションの結果を示す図。 不揮発性のラッチ回路が有する素子の断面の一例を示す図。 不揮発性のラッチ回路が有する素子の作製方法の一例を示す図。 不揮発性のラッチ回路が有する素子の作製方法の一例を示す図。 不揮発性のラッチ回路の構成と動作の一例を示す図。 不揮発性のラッチ回路の動作の一例を示す図。 不揮発性のラッチ回路の構成の一例を示す図。 不揮発性のラッチ回路の構成の一例を示す図。 不揮発性のラッチ回路の構成の一例を示す図。 不揮発性のラッチ回路の動作の一例を示す図。 不揮発性のラッチ回路の動作の一例を示す図。 不揮発性のラッチ回路の構成の一例を示す図。 不揮発性のラッチ回路が有する素子の作製方法の一例を示す図。 不揮発性のラッチ回路が有する素子の作製方法の一例を示す図。 不揮発性のラッチ回路を用いた半導体装置を含む電子機器の一例を示す図。
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下
の説明に限定されるものではない。本発明の趣旨およびその範囲から逸脱することなくそ
の形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからであ
る。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるも
のではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号
は異なる図面間でも共通して用いる。
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、または領域は、
明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限
定されない。
なお、本明細書にて用いる第１、第２、第３といった序数を用いた用語は、構成要素を識
別するために便宜上付したものであり、その数を限定するものではない。
（実施の形態１）
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成、動作、不揮
発性のラッチ回路が有する素子の構成、作製方法等について、図１、図２、図３、図４乃
至図６、図７乃至図１０、図１１乃至図１５を参照して説明する。
＜不揮発性のラッチ回路の構成、動作＞
図１は、ラッチ部４１１と、ラッチ部のデータを保持するデータ保持部４０１とを有する
不揮発性のラッチ回路４００の構成を示している。
図１に示す不揮発性のラッチ回路４００は、第１の素子（Ｄ１）４１２の出力が第２の素
子（Ｄ２）４１３の入力に電気的に接続され、第２の素子（Ｄ２）４１３の出力が第１の
素子（Ｄ１）４１２の入力に電気的に接続されるループ構造を有するラッチ部４１１と、
ラッチ部のデータを保持するデータ保持部４０１とを有している。
第１の素子（Ｄ１）４１２の入力は、ラッチ回路の入力信号が与えられる配線４１４に電
気的に接続されている。第１の素子（Ｄ１）４１２の出力は、ラッチ回路の出力信号が与
えられる配線４１５に電気的に接続されている。
第１の素子（Ｄ１）４１２の入力が複数ある場合は、そのうちの一をラッチ回路の入力信
号が与えられる配線４１４に電気的に接続することができる。第２の素子（Ｄ２）４１３
の入力が複数ある場合は、そのうちの一を第１の素子（Ｄ１）４１２の出力に電気的に接
続することができる。
第１の素子（Ｄ１）４１２は、入力された信号を反転したものが出力となる素子を用いる
ことができる。例えば、第１の素子（Ｄ１）４１２には、インバータ、ＮＡＮＤ（ナンド
）、ＮＯＲ（ノア）、クロックドインバータ等を用いることができる。また、第２の素子
（Ｄ２）４１３は、入力された信号を反転したものが出力となる素子を用いることができ
る。例えば、第２の素子（Ｄ２）４１３には、インバータ、ＮＡＮＤ（ナンド）、ＮＯＲ
（ノア）、クロックドインバータ等を用いることができる。
データ保持部４０１は、チャネル形成領域を構成する半導体材料として酸化物半導体を用
いたトランジスタ４０２をスイッチング素子として用いている。またこのトランジスタ４
０２のソース電極又はドレイン電極に電気的に接続された容量４０４を有している。すな
わち、このトランジスタ４０２のソース電極及びドレイン電極の一方に容量４０４の電極
の一方が電気的に接続されている。トランジスタ４０２のソース電極及びドレイン電極の
他方は、第１の素子の入力やラッチ回路の入力信号が与えられる配線に電気的に接続され
ている。容量４０４の電極の他方には電位Ｖｃが与えられる。
またデータ保持部４０１は、図１に示す構成に代えて、図２（Ａ）、図２（Ｂ）に示す構
成とすることができる。
図２（Ａ）に示すデータ保持部４０１は、トランジスタ４０２が第１のゲート電極と第２
のゲート電極を有している。第２のゲート電極は、チャネル形成領域を構成する酸化物半
導体層を間にして第１のゲート電極と反対側に設けられている。第１のゲート電極は制御
信号が与えられる配線に電気的に接続されている。第２のゲート電極は、所定の電位が与
えられる配線に電気的に接続されている。例えば第２のゲート電極は、負の電位或いは接
地電位（ＧＮＤ）が与えられる配線に電気的に接続されている。
また図２（Ａ）に示すデータ保持部４０１は、トランジスタ４０２のソース電極及びドレ
イン電極の一方に容量４０４の電極の一方が電気的に接続されている。トランジスタ４０
２のソース電極及びドレイン電極の他方は、第１の素子の入力やラッチ回路の入力信号が
与えられる配線に電気的に接続されている。容量４０４の電極の他方には電位Ｖｃが与え
られる。
図２（Ａ）に示すデータ保持部４０１を用いた不揮発性のラッチ回路では、図１に示す不
揮発性のラッチ回路が有する効果に加えて、トランジスタ４０２の電気的特性（例えば、
しきい値電圧）の調節が容易になるという効果が得られる。例えば、トランジスタ４０２
の第２のゲート電極に負電位を与えることで、トランジスタ４０２を容易にノーマリーオ
フとすることができる。
図２（Ｂ）に示すデータ保持部４０１は、トランジスタ４０２が第１のゲート電極と第２
のゲート電極を有している。第２のゲート電極は、チャネル形成領域を構成する酸化物半
導体層を間にして第１のゲート電極と反対側に設けられている。第２のゲート電極は、第
１のゲート電極に電気的に接続されている。また図２（Ｂ）に示すデータ保持部４０１は
、トランジスタ４０２のソース電極及びドレイン電極の一方に容量４０４の電極の一方が
電気的に接続されている。トランジスタ４０２のソース電極及びドレイン電極の他方は、
第１の素子の入力やラッチ回路の入力信号が与えられる配線に電気的に接続されている。
容量４０４の電極の他方には電位Ｖｃが与えられる。図２（Ｂ）に示すデータ保持部４０
１を用いた不揮発性のラッチ回路では、図１に示す不揮発性のラッチ回路が有する効果に
加えて、トランジスタ４０２の電流量の増加という効果が得られる。
図１、図２に示す構成を有する不揮発性のラッチ回路では、次のように、情報の書き込み
、保持、読み出しが可能である。なお、以下では、図１の構成を元に説明するが、他の構
成の場合も同様である。
この酸化物半導体を用いたトランジスタ４０２は、ラッチ部４１１に保持されているデー
タを、データ保持部４０１の容量４０４に書き込む機能を有している。また、トランジス
タ４０２は、データ保持部４０１の容量４０４に書き込んだデータを保持させる機能を有
している。また、トランジスタ４０２は、データ保持部４０１の容量４０４に保持されて
いるデータをラッチ部４１１に読み出す機能を有している。
ラッチ部４１１に保持されているデータの、データ保持部４０１への書き込み、保持、デ
ータ保持部４０１からラッチ部４１１へのデータの読み出し、データ保持部４０１のデー
タの書き換えの動作について説明する。まず、トランジスタ４０２のゲート電極にトラン
ジスタ４０２がオン状態となる電位を供給し、トランジスタ４０２をオン状態とする。こ
れにより、ラッチ部に保持されているデータ、すなわちラッチ部に保持されている第１の
素子（Ｄ１）４１２の入力の電位が容量４０４の一方の電極に与えられる。その結果、容
量４０４の一方の電極には、ラッチ部に保持されている第１の素子（Ｄ１）４１２の入力
の電位に応じた電荷が蓄積される（書き込み）。
その後、トランジスタ４０２のゲート電極の電位をトランジスタ４０２がオフ状態となる
電位として、トランジスタ４０２をオフ状態とすることにより、容量４０４の一方の電極
に蓄積された電荷が保持される（保持）。また、第１の素子（Ｄ１）４１２の入力の電位
をフローティング状態とした後に、トランジスタ４０２のゲート電極にトランジスタ４０
２がオン状態となる電位を供給し、トランジスタ４０２をオン状態とすることにより、容
量４０４の一方の電極と第１の素子（Ｄ１）４１２の入力とで電荷が分配される。その結
果、第１の素子（Ｄ１）４１２の入力には、容量４０４の一方の電極の電位に蓄積された
電荷に応じた電位が与えられる。そして、データをラッチ部に保持する。その結果、デー
タの読み出しを行うことができる（読み出し）。データの書き換えは、上記データの書き
込みおよび保持と同様に行うことができる。
トランジスタ４０２が有する酸化物半導体層は、四元系金属酸化物であるＩｎ－Ｓｎ－Ｇ
ａ－Ｚｎ－Ｏ系や、三元系金属酸化物であるＩｎ－Ｇａ－Ｚｎ－Ｏ系、Ｉｎ－Ｓｎ－Ｚｎ
－Ｏ系、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ａｌ－Ｇａ－Ｚｎ－Ｏ系、
Ｓｎ－Ａｌ－Ｚｎ－Ｏ系や、二元系金属酸化物であるＩｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ
系、Ａｌ－Ｚｎ－Ｏ系、Ｚｎ－Ｍｇ－Ｏ系、Ｓｎ－Ｍｇ－Ｏ系、Ｉｎ－Ｍｇ－Ｏ系や、一
元系金属酸化物であるＩｎ－Ｏ系、Ｓｎ－Ｏ系、Ｚｎ－Ｏ系などの酸化物半導体を用いて
形成することができる。また、上記酸化物半導体にＳｉＯ２を含ませたものを用いても良
い。
また、酸化物半導体層として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を含
む薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた
一または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、Ｇａおよ
びＭｎ、ＧａおよびＣｏなどを適用することができる。
酸化物半導体層は水素などの不純物が十分に除去され、酸素が供給され、高純度化されて
いるものであることが望ましい。具体的には、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃ
ｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定した酸化物半導体
層の水素濃度が５×１０１９／ｃｍ３以下、望ましくは５×１０１８／ｃｍ３以下、より
望ましくは５×１０１７／ｃｍ３以下、より望ましくは１×１０１６／ｃｍ３未満となる
ようにする。
また、酸化物半導体層のキャリア濃度は１×１０１４／ｃｍ３未満、望ましくは１×１０
１２／ｃｍ３未満、より望ましくは１×１０１１／ｃｍ３未満とすることができる。また
、水素濃度が十分に低減されて酸素が供給され、高純度化された酸化物半導体層では、一
般的なシリコンウェハ（リンやボロンなどの不純物元素が微量に添加されたシリコンウェ
ハ）におけるキャリア濃度（１×１０１４／ｃｍ３程度）と比較して、十分に低いキャリ
ア濃度の値（例えば、１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未
満）をとる。
このように、水素濃度が十分に低減されて高純度化され、キャリア濃度が十分に低い、ｉ
型化または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特
性のトランジスタ４０２を得ることができる。例えば、チャネル幅Ｗが１×１０４μｍで
チャネル長Ｌが３μｍの素子であっても、ドレイン電極に印加するドレイン電圧ＶＤが＋
１Ｖまたは＋１０Ｖの場合であって、ゲート電極に印加するゲート電圧ＶＧが－５Ｖから
－２０Ｖの範囲では、室温でのオフ電流が１×１０－１３Ａ以下である。また、上記トラ
ンジスタは、ノーマリーオフのトランジスタ特性を有している。従って、ゲートとソース
電極間の電圧がほぼ０の状態におけるオフ電流、すなわちリーク電流が、シリコンを用い
たトランジスタに比べて著しく小さい。例えば室温での単位チャネル幅リーク電流は１０
ａＡ／μｍ以下となる。
また、温度特性において高温でもオフ電流が十分低く、オン電流が十分高いものを得るこ
とができる。例えば、トランジスタ４０２のＶＧ－ＩＤ特性は－２５℃～１５０℃の範囲
において、オン電流、移動度、Ｓ値の温度依存性が少ないというデータが得られている。
また、オフ電流は上記温度範囲において、１×１０－１３Ａ以下（測定限界以下）と極め
て小さいデータが得られている。これは、酸化物半導体として、水素濃度が十分に低減さ
れて高純度化され、キャリア濃度が十分に低い、ｉ型化または実質的にｉ型化されたもの
を用いていることが一つの要因と考えられる。
このように、水素濃度が十分に低減されて高純度化され、キャリア濃度が十分に低い、ｉ
型化または実質的にｉ型化された酸化物半導体を用いたトランジスタ４０２をスイッチン
グ素子として用いることで、ラッチ回路４００への電源電圧の供給が停止された後も、デ
ータ保持部４０１の容量４０４に蓄積された電荷を極めて長時間にわたって保持し続ける
ことができる。すなわち、データ保持部４０１に書き込んだデータを極めて長時間にわた
って保持し続けることができる。
例えば、シリコンをチャネル形成領域に用いたトランジスタを有するＤＲＡＭよりもリフ
レッシュタイム、リテンションを遙かに長時間とすることが可能であり、不揮発性メモリ
と同程度のレベルのメモリ保有性（データ保持性）を有することができる。また、データ
保持部４０１に保持されたデータを読み出すことにより、電源電圧の供給の停止前の論理
状態に復元することができる。このように、水素濃度が十分に低減されて高純度化され、
キャリア濃度が十分に低い、ｉ型化または実質的にｉ型化された酸化物半導体を用いたト
ランジスタ４０２をスイッチング素子として用いることで、温度動作範囲が広く高温でも
安定に動作し、電源を切っても記憶している論理状態が消えない新規な不揮発性のラッチ
回路を実現することができる。
＜不揮発性のラッチ回路が有する素子の構成＞
不揮発性のラッチ回路４００が有する素子のうち、酸化物半導体を用いたトランジスタ４
０２以外の素子は、半導体材料として酸化物半導体以外の材料を用いることができる。酸
化物半導体以外の材料としては、単結晶シリコン、結晶性シリコンなどを用いることがで
きる。例えば、トランジスタ４０２以外の素子は、半導体材料を含む基板に設けることが
できる。半導体材料を含む基板としては、シリコンウェハ、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏ
ｎ Ｉｎｓｕｌａｔｏｒ）基板、絶縁表面上のシリコン膜などを用いることができる。酸
化物半導体以外の材料を用いることにより、高速動作が可能となる。例えば、ラッチ部が
有する第１の素子（Ｄ１）４１２、第２の素子（Ｄ２）４１３を、酸化物半導体以外の材
料を用いたトランジスタで形成することができる。
図３は、上記不揮発性のラッチ回路が有する素子の構成の一例を示す断面図である。図３
（Ａ）は、下部に酸化物半導体以外の材料を用いたトランジスタ１６０を有し、上部に酸
化物半導体を用いたトランジスタ４０２を有するものである。酸化物半導体以外の材料を
用いたトランジスタ１６０は、ラッチ部が有する第１の素子（Ｄ１）４１２、第２の素子
（Ｄ２）４１３を構成するトランジスタ、として用いることができる。上記不揮発性のラ
ッチ回路が有する他の素子についても、トランジスタ１６０と同様又は類似の構成とする
ことができる。
また、上記不揮発性のラッチ回路が有する容量４０４などの素子は、トランジスタ４０２
又はトランジスタ１６０を構成する導電膜、半導体膜、或いは絶縁膜等を利用して形成す
ることができる。なお、トランジスタ１６０およびトランジスタ４０２は、いずれもｎ型
トランジスタとして説明するが、ｐ型トランジスタを採用しても良い。トランジスタ１６
０は、ｐ型とすることが容易である。また、図３（Ｂ）は、トランジスタ４０２と下部の
電極（または配線）との接続関係が図３（Ａ）とは異なる場合の一例である。以下では、
主として図３（Ａ）の構成に関して説明する。
トランジスタ１６０は、半導体材料を含む基板１００に設けられたチャネル形成領域１１
６と、チャネル形成領域１１６を挟むように設けられた不純物領域１１４および高濃度不
純物領域１２０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域１１
６上に設けられたゲート絶縁層１０８ａと、ゲート絶縁層１０８ａ上に設けられたゲート
電極１１０ａと、不純物領域１１４と電気的に接続するソース電極またはドレイン電極１
３０ａ、および、ソース電極またはドレイン電極１３０ｂを有する（図３（Ａ）参照）。
ここで、ゲート電極１１０ａの側面にはサイドウォール絶縁層１１８が設けられている。
また、基板１００の、平面で見てサイドウォール絶縁層１１８と重ならない領域には、高
濃度不純物領域１２０を有し、高濃度不純物領域１２０と接する金属化合物領域１２４を
有する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６
が設けられており、トランジスタ１６０を覆うように、層間絶縁層１２６および層間絶縁
層１２８が設けられている。
ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂは、層
間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、金属化合物領域１２
４と電気的に接続されている。つまり、ソース電極またはドレイン電極１３０ａ、ソース
電極またはドレイン電極１３０ｂは、金属化合物領域１２４を介して高濃度不純物領域１
２０および不純物領域１１４と電気的に接続されている。
トランジスタ４０２は、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート
電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた
酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、酸化物半導体層１４０と
電気的に接続されているソース電極またはドレイン電極１４２ａ、ソース電極またはドレ
イン電極１４２ｂと、を有する（図３（Ａ）参照）。
また、トランジスタ４０２の上には、酸化物半導体層１４０の一部と接するように、保護
絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられて
いる。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイ
ン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられて
おり、当該開口を通じて、電極１５０ｄ、電極１５０ｅが、ソース電極またはドレイン電
極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。
また、電極１５０ｄ、電極１５０ｅの形成と同時に、ゲート絶縁層１３８、保護絶縁層１
４４、層間絶縁層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂ、電極
１３６ｃに接する電極１５０ａ、電極１５０ｂ、電極１５０ｃが形成されている。なおト
ランジスタ４０２としてボトムゲート型のトランジスタの例を示したが、これに限定され
ない。トップゲート型のトランジスタであっても良い。
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、酸素が供給され、
高純度化されたものであることが望ましい。具体的には、二次イオン質量分析法（ＳＩＭ
Ｓ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定した酸
化物半導体層１４０の水素濃度が５×１０１９／ｃｍ３以下、望ましくは５×１０１８／
ｃｍ３以下、より望ましくは５×１０１７／ｃｍ３以下、より望ましくは１×１０１６／
ｃｍ３未満となるようにする。
なお、水素濃度が十分に低減され、酸素が供給され、高純度化された酸化物半導体層１４
０では、一般的なシリコンウェハ（リンやボロンなどの不純物元素が微量に添加されたシ
リコンウェハ）におけるキャリア濃度（１×１０１４／ｃｍ３程度）と比較して、十分に
低いキャリア濃度の値（例えば、１×１０１２／ｃｍ３未満、望ましくは、１×１０１１
／ｃｍ３未満）をとる。
このように、ｉ型化または実質的にｉ型化された酸化物半導体を用いることで、極めて優
れたオフ電流特性のトランジスタ４０２を得ることができる。例えば、ドレイン電圧ＶＤ
が＋１Ｖまたは＋１０Ｖの場合であって、ゲート電圧ＶＧが－５Ｖから－２０Ｖの範囲で
は、室温でのオフ電流は１×１０－１３Ａ以下である。また、上記トランジスタは、ノー
マリーオフのトランジスタ特性を有している。従って、ゲートとソース電極間の電圧がほ
ぼ０の状態におけるオフ電流、すなわちリーク電流が、シリコンを用いたトランジスタに
比べて著しく小さい。例えば室温での単位チャネル幅リーク電流は１０ａＡ／μｍ以下と
なる。
また、温度特性において高温でもオフ電流が十分低く、オン電流が十分高いものを得るこ
とができる。例えば、トランジスタ４０２のＶＧ－ＩＤ特性は－２５℃～１５０℃の範囲
において、オン電流、移動度、Ｓ値の温度依存性が少ないというデータが得られている。
また、オフ電流は上記温度範囲において、１×１０－１３Ａと極めて小さいデータが得ら
れている。これは、酸化物半導体として、水素濃度が十分に低減されて高純度化され、キ
ャリア濃度が十分に低い、ｉ型化または実質的にｉ型化されたものを用いていることが一
つの要因と考えられる。
このように、水素濃度が十分に低減されて高純度化された酸化物半導体層１４０を適用し
、トランジスタ４０２のオフ電流を低減することにより、新たな構成の半導体装置を実現
することができる。
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め
込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄが設けられ
ている。ここで、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０
ｂと接しており、電極１５４ｃは電極１５０ｃおよび電極１５０ｄと接しており、電極１
５４ｄは電極１５０ｅと接している。
つまり、トランジスタ４０２のソース電極またはドレイン電極１４２ａは、電極１３０ｃ
、電極１３６ｃ、電極１５０ｃ、電極１５４ｃ、電極１５０ｄを介して、他の要素（酸化
物半導体以外の材料を用いたトランジスタなど）と電気的に接続されている（図３（Ａ）
参照）。さらに、トランジスタ４０２のソース電極またはドレイン電極１４２ｂは、電極
１５０ｅ、電極１５４ｄを介して、他の要素に電気的に接続されている。なお、接続に係
る電極（電極１３０ｃ、電極１３６ｃ、電極１５０ｃ、電極１５４ｃ、電極１５０ｄ等）
の構成は、上記に限定されず、適宜追加、省略等が可能である。
図３（Ｂ）には、トランジスタ４０２のソース電極またはドレイン電極１４２ａが、図３
（Ａ）とは異なる接続関係を有する場合を示す。具体的には、ソース電極またはドレイン
電極１４２ａは、電極１３０ｃ、電極１３６ｃ、電極１５０ｃ、電極１５４ｃ、電極１５
０ｄを介して、電極１１０ｂと電気的に接続されている。ここで、電極１１０ｂは、ゲー
ト電極１１０ａと同様にして形成されたものである。電極１１０ｂは、トランジスタの構
成要素であっても良いし、配線等の一部であっても良い。なお、接続に係る電極（電極１
３０ｃ、電極１３６ｃ、電極１５０ｃ、電極１５４ｃ、電極１５０ｄ等）の構成は、上記
に限定されず、適宜追加、省略等が可能である。
上記では、代表的な接続関係に係る二つの例を示したが、開示する発明の一態様はこれに
限定されない。例えば、図３（Ａ）に示す構成と、図３（Ｂ）に示す構成とを併せて含ん
でいても良い。また、トランジスタ１６０のゲート電極１１０ａと、トランジスタ４０２
のソース電極またはドレイン電極１４２ａとが電気的に接続されていても良い。
＜不揮発性のラッチ回路が有する素子の作製方法＞
次に、上記不揮発性のラッチ回路が有する素子の作製方法の一例について説明する。以下
では、はじめにトランジスタ１６０の作製方法について図４を参照して説明し、その後、
トランジスタ４０２の作製方法について図５または図６を参照して説明する。以下に示す
作製方法により、上記不揮発性のラッチ回路が有する素子を作製することができる。なお
、図４では、図３（Ａ）におけるＡ１－Ａ２に相当する断面のみを示す。また、図５また
は図６では、図３（Ａ）におけるＡ１－Ａ２およびＢ１－Ｂ２に相当する断面を示す。
＜下部トランジスタの作製方法＞
まず、半導体材料を含む基板１００を用意する（図４（Ａ）参照）。半導体材料を含む基
板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の
一例について示すものとする。
なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板
をいうが、本明細書においては、絶縁表面上にシリコン以外の材料からなる半導体層が設
けられた構成の基板をも含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体
層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁
基板上に半導体層が設けられた構成のものが含まれるものとする。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成す
る（図４（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、
窒化酸化シリコンなど材料とする絶縁層を用いることができる。なお、この工程の前後に
おいて、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物
元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリ
コンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いる
ことができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニ
ウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の基板１００の一部を除去する。これにより分離された半
導体領域１０４が形成される（図４（Ｂ）参照）。当該エッチングには、ドライエッチン
グを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエ
ッチング液は、被エッチング材料に応じて適宜選択することができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図４（Ｂ）参照
）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、ＣＭＰなどの研磨処理やエッチング処理などがあるが
、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁
層１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成す
る。
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得
られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニ
ウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プ
ラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化することにより
、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘ
ｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行う
ことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１００ｎ
ｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、導電性を付与する不純物元素を含む多結晶シリコ
ンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定
されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用
いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形
成する場合の一例について示すものとする。
その後、上記絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１
０８ａ、ゲート電極１１０ａを形成する（図４（Ｃ）参照）。
次に、ゲート電極１１０ａを覆う絶縁層１１２を形成する（図４（Ｃ）参照）。そして、
半導体領域１０４にリン（Ｐ）又はヒ素（Ａｓ）などを添加して、浅い接合深さの不純物
領域１１４を形成する（図４（Ｃ）参照）。なお、ここではｎ型トランジスタを形成する
ためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）
やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。
なお、不純物領域１１４の形成により、半導体領域１０４のゲート絶縁層１０８ａ下部に
は、チャネル形成領域１１６が形成される（図４（Ｃ）参照）。ここで、添加する不純物
の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その
濃度を高くすることが望ましい。また、ここでは、絶縁層１１２を形成した後に不純物領
域１１４を形成する工程を採用しているが、不純物領域１１４を形成した後に絶縁層１１
２を形成する工程としても良い。
次に、サイドウォール絶縁層１１８を形成する（図４（Ｄ）参照）。サイドウォール絶縁
層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高
いエッチング処理を適用することで、自己整合的に形成することができる。また、この際
に、絶縁層１１２を部分的にエッチングして、ゲート電極１１０ａの上面と、不純物領域
１１４の上面を露出させると良い。
次に、ゲート電極１１０ａ、不純物領域１１４、サイドウォール絶縁層１１８等を覆うよ
うに、絶縁層を形成する。そして、当該絶縁層が不純物領域１１４と接する領域に、リン
（Ｐ）やヒ素（Ａｓ）などを添加して、高濃度不純物領域１２０を形成する。その後、上
記絶縁層を除去し、ゲート電極１１０ａ、サイドウォール絶縁層１１８、高濃度不純物領
域１２０等を覆うように金属層１２２を形成する（図４（Ｅ）参照）。
当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方
法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体
材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。こ
のような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバ
ルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、高
濃度不純物領域１２０に接する金属化合物領域１２４が形成される（図４（Ｆ）参照）。
なお、ゲート電極１１０ａとして多結晶シリコンなどを用いる場合には、ゲート電極１１
０ａの金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域１２４を形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層
１２８を形成する（図４（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タ
ンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、
アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶
縁層１２６と層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに限定
されない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理などに
よって平坦化しておくことが望ましい。
その後、上記層間絶縁層に、金属化合物領域１２４にまで達する開口を形成し、当該開口
に、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを
形成する（図４（Ｈ）参照）。ソース電極またはドレイン電極１３０ａやソース電極また
はドレイン電極１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて
導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部
を除去することにより形成することができる。
なお、上記導電層の一部を除去してソース電極またはドレイン電極１３０ａやソース電極
またはドレイン電極１３０ｂを形成する際には、その表面が平坦になるように加工するこ
とが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、
開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不
要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上
させることができる。このように、ソース電極またはドレイン電極１３０ａ、ソース電極
またはドレイン電極１３０ｂを含む表面を平坦化することにより、後の工程において、良
好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂとして
用いることができる材料について特に限定はなく、各種導電材料を用いることができる。
例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネ
オジム、スカンジウムなどの導電性材料を用いることができる。また、ここでは、金属化
合物領域１２４と接触するソース電極またはドレイン電極１３０ａやソース電極またはド
レイン電極１３０ｂのみを示しているが、この工程において、図３における電極１３０ｃ
などをあわせて形成することができる。
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法
により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成す
る方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、金属化
合物領域の表面に形成されうる酸化膜を還元し、金属化合物領域との接触抵抗を低減させ
る機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制す
るバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、
メッキ法により銅膜を形成してもよい。なお、いわゆるシングルダマシン法に限らず、デ
ュアルダマシン法を適用してもよい。
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される。な
お、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造と
して、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高
度に集積化した半導体装置を提供することができる。
＜上部トランジスタの作製方法＞
次に、図５および図６を用いて、層間絶縁層１２８上にトランジスタ４０２を作製する工
程について説明する。なお、図５および図６は、層間絶縁層１２８上の各種電極や、トラ
ンジスタ４０２などの作製工程を示すものであるから、トランジスタ４０２の下部に存在
するトランジスタ１６０等については省略している。
まず、層間絶縁層１２８、ソース電極またはドレイン電極１３０ａ、ソース電極またはド
レイン電極１３０ｂ、電極１３０ｃ上に絶縁層１３２を形成する（図５（Ａ）参照）。そ
して、絶縁層１３２に対し、ソース電極またはドレイン電極１３０ａ、ソース電極または
ドレイン電極１３０ｂ、および、電極１３０ｃにまで達する開口を形成する。そして、当
該開口に埋め込むように導電層１３４を形成する（図５（Ｂ）参照）。その後、エッチン
グ処理やＣＭＰといった方法を用いて上記導電層１３４の一部を除去し、絶縁層１３２を
露出させて、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを形成す
る（図５（Ｃ）参照）。
絶縁層１３２はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリ
コン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タン
タル等の無機絶縁材料を含む材料を用いて形成することができる。
絶縁層１３２の開口は、マスクを用いたエッチングなどの方法で形成することができる。
当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である
。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが
、微細加工の観点からは、ドライエッチングを用いることが好適である。
導電層１３４の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導
電層の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル
、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これ
らの合金、化合物（例えば窒化物）などが挙げられる（図５（Ｂ）参照）。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶ
Ｄ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、下
部電極（ここではソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電
極１３０ｂ、電極１３０ｃなど）の表面に形成されうる酸化膜を還元し、下部電極との接
触抵抗を低減させる機能を有する。
また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備
える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅
膜を形成してもよい。なお、いわゆるシングルダマシン法に限らず、デュアルダマシン法
などを適用してもよい。
導電層１３４を形成した後には、エッチング処理やＣＭＰといった方法を用いて導電層１
３４の一部を除去し、絶縁層１３２を露出させて、電極１３６ａ、電極１３６ｂ、電極１
３６ｃ、ゲート電極１３６ｄを形成することができる（図５（Ｃ）参照）。なお、上記導
電層１３４の一部を除去して電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１
３６ｄを形成する際には、表面が平坦になるように加工することが望ましい。このように
、絶縁層１３２、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄの表
面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層な
どを形成することが可能となる。
次に、絶縁層１３２、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄ
を覆うように、ゲート絶縁層１３８を形成する（図５（Ｄ）参照）。ゲート絶縁層１３８
は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層
１３８は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ア
ルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。
なお、ゲート絶縁層１３８は、単層構造としても良いし、積層構造としても良い。
例えば、原料ガスとして、シラン（ＳｉＨ４）、酸素、窒素を用いたプラズマＣＶＤ法に
より、酸化窒化シリコンでなるゲート絶縁層１３８を形成することができる。ゲート絶縁
層１３８の厚さは特に限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下とすること
ができる。積層構造の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート
絶縁層と、第１のゲート絶縁層上の膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層
の積層とすると好適である。
なお、ゲート絶縁層１３８に水素や水などが含まれると、水素の酸化物半導体層への侵入
や、水素による酸化物半導体層中の酸素の引き抜きなどが生じ、トランジスタの特性が悪
化するおそれがある。よって、ゲート絶縁層１３８は、できるだけ水素や水を含まないよ
うに形成することが望ましい。
例えば、スパッタリング法などを用いる場合には、処理室内の水分を除去した状態でゲー
ト絶縁層１３８を形成することが望ましい。また、処理室内の水分を除去するためには、
クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの、吸着型の真空ポ
ンプを用いることが望ましい。ターボポンプにコールドトラップを加えたものを用いても
よい。クライオポンプなどを用いて排気した処理室は、水素や水などが十分に除去されて
いるため、ゲート絶縁層１３８に含まれる不純物の濃度を低減することができる。
また、ゲート絶縁層１３８を形成する際には、水素や水などの不純物が、数ｐｐｍ以下（
望ましくは数ｐｐｂ以下）にまで低減された高純度ガスを用いることが望ましい。
なお、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（高
純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため、こ
のような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要
である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層１３８には、高品
質化が要求されることになる。
例えば、μ波（周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁
耐圧の高い高品質なゲート絶縁層１３８を形成できる点で好適である。高純度化された酸
化物半導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特
性を良好なものとすることができるからである。
もちろん、ゲート絶縁層１３８として良質な絶縁層を形成できるものであれば、高純度化
された酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマＣＶＤ法な
ど他の方法を適用することができる。また、形成後の熱処理によって、膜質や酸化物半導
体層との界面特性が改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁層
１３８としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良
好な界面を形成できるものを形成すれば良い。
次いで、ゲート絶縁層１３８上に、酸化物半導体層を形成し、マスクを用いたエッチング
などの方法によって当該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成
する（図５（Ｅ）参照）。
上記酸化物半導体層としては、四元系金属酸化物であるＩｎ－Ｓｎ－Ｇａ－Ｚｎ－Ｏ系や
、三元系金属酸化物であるＩｎ－Ｇａ－Ｚｎ－Ｏ系、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系、Ｉｎ－Ａ
ｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ａｌ－Ｇａ－Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ
－Ｏ系や、二元系金属酸化物であるＩｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系、Ａｌ－Ｚｎ－
Ｏ系、Ｚｎ－Ｍｇ－Ｏ系、Ｓｎ－Ｍｇ－Ｏ系、Ｉｎ－Ｍｇ－Ｏ系や、一元系金属酸化物で
あるＩｎ－Ｏ系、Ｓｎ－Ｏ系、Ｚｎ－Ｏ系などの酸化物半導体を用いて形成することがで
きる。また、上記酸化物半導体にＳｉＯ２を含ませたものを用いても良い。
また、酸化物半導体層として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を含
む薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた
一または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、Ｇａおよ
びＭｎ、ＧａおよびＣｏなどを適用することができる。
本実施の形態では、酸化物半導体層としてＩｎ－Ｇａ－Ｚｎ－Ｏ系の金属酸化物ターゲッ
トを用いて、非晶質の酸化物半導体層をスパッタリング法により形成することとする。な
お、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制すること
ができるから、例えば、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて
酸化物半導体層を形成しても良い。
酸化物半導体層をスパッタリング法で作製するための金属酸化物ターゲットとしては、例
えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］などの組成比を有する
金属酸化物ターゲットを用いることができる。その他に、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：Ｚｎ
Ｏ＝１：１：２［ｍｏｌ比］、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍ
ｏｌ比］の組成比を有する金属酸化物ターゲットなどを用いても良い。金属酸化物ターゲ
ットの充填率は９０％以上１００％以下、好ましくは９５％以上（例えば９９．９％）で
ある。充填率の高い金属酸化物ターゲットを用いることにより、緻密な酸化物半導体層が
形成される。
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、ま
たは、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基、水素化物などの不純物が、数ｐｐｍ以下（望ましく
は数ｐｐｂ以下）にまで除去された高純度ガスを用いるのが好適である。
酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温
度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱
しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を
低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室
内の水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物をタ
ーゲットとして酸化物半導体層を形成する。
処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例え
ば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることができ
る。また、排気手段としては、ターボポンプにコールドトラップを加えたものであっても
よい。クライオポンプを用いて排気した成膜室においては、例えば、水素原子、水（Ｈ２
Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気され
るため、当該成膜室で形成した酸化物半導体層に含まれる不純物の濃度を低減できる。
形成条件としては、例えば、基板とターゲットの間との距離が１００ｍｍ、圧力が０．６
Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、
といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみ
が軽減でき、膜厚分布も小さくなるため、好ましい。酸化物半導体層の厚さは、２ｎｍ以
上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半
導体材料により適切な厚さは異なるから、その厚さは用いる材料に応じて適宜選択すれば
よい。
なお、酸化物半導体層をスパッタリング法により形成する前には、アルゴンガスを導入し
てプラズマを発生させる逆スパッタを行い、ゲート絶縁層１３８の表面に付着しているゴ
ミを除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、ス
パッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させるこ
とによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法と
しては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを
生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用
いても良い。
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれ
を用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッ
チングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エ
ッチング時間、温度等）を適宜設定する。
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、
例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭
素（ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗
化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン
（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈ
ｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等）は適宜設定する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、ア
ンモニア過水（アンモニア、水、過酸化水素水の混合液）などを用いることができる。ま
た、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用いてもよい。
次いで、酸化物半導体層に第１の熱処理を行うことが望ましい。この第１の熱処理によっ
て酸化物半導体層の脱水化または脱水素化を行うことができる。第１の熱処理の温度は、
３００℃以上８００℃以下、好ましくは４００℃以上７００℃以下、より好ましくは４５
０℃以上７００℃以下、より好ましくは５５０℃以上７００℃以下とすることができる。
第１の熱処理の温度を３５０℃以上とすることにより酸化物半導体層の脱水化または脱水
素化が行え、酸化物半導体層中の水素濃度を低減することができる。また第１の熱処理の
温度を４５０℃以上とすることにより、酸化物半導体層中の水素濃度をさらに低減するこ
とができる。また第１の熱処理の温度を５５０℃以上とすることにより、酸化物半導体層
中の水素濃度をさらに低減することができる。例えば、抵抗発熱体などを用いた電気炉に
基板を導入し、酸化物半導体層１４０に対して窒素雰囲気下４５０℃において１時間の熱
処理を行う。この間、酸化物半導体層１４０は、大気に触れることなく、水や水素の再混
入が行われないようにする。
なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または
熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ）装置を用いることができる。
ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カー
ボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（
電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを
用いて熱処理を行う装置である。気体としては、アルゴンなどの希ガス、または窒素のよ
うな、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の熱処理として、６５０℃～７００℃の高温に加熱した不活性ガス雰囲気中
に基板を投入し、数分間加熱した後、当該不活性ガス雰囲気から基板を取り出すＧＲＴＡ
処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また
、短時間の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能とな
る。例えば、ガラス基板など、比較的耐熱性が低い基板を含むＳＯＩ基板を用いる場合、
耐熱温度（歪み点）を超える温度では基板のシュリンクが問題となるが、短時間の熱処理
の場合にはこれは問題とならない。
なお、第１の熱処理を行う不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、
ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気
を適用するのが望ましい。例えば、熱処理装置に導入する窒素、またはヘリウム、ネオン
、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９
．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ
以下）とする。
なお、処理中に、不活性ガス雰囲気を、酸素を含む雰囲気に切り替えても良い。例えば、
第１の加熱処理に電気炉を用いる場合、加熱処理の降温時に雰囲気を切り替えることがで
きる。例えば、加熱処理時（恒温時）の雰囲気は、窒素、または希ガス（ヘリウム、ネオ
ン、アルゴン等）などの不活性ガス雰囲気とし、降温時に酸素を含む雰囲気に切り替える
ことができる。酸素を含む雰囲気としては、酸素ガスまたは酸素ガスと窒素ガスを混合し
た気体を用いることができる。この酸素を含む雰囲気を用いる場合も、雰囲気中に、水、
水素などが含まれないことが好ましい。または、用いる酸素ガス、窒素ガスの純度を、６
Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純
物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素を含
む雰囲気において第１の熱処理を行うことで、酸素欠損に起因する欠陥を低減することが
できる。
第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化
し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８０
％以上の微結晶の酸化物半導体層となる場合もある。また、第１の熱処理の条件、または
酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場
合もある。
また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に微結晶（粒径１ｎｍ以
上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる
場合もある。
また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させる
ことも可能である。例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の金属酸化物ターゲットを用いて酸
化物半導体層を形成する場合には、電気的異方性を有するＩｎ２Ｇａ２ＺｎＯ７の結晶粒
が配向した微結晶領域を形成することで、酸化物半導体層の電気的特性を変化させること
ができる。
例えば、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸が酸化物半導体層の表面に垂直な方向をとるように
配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上させ、酸化物半導
体層の表面に垂直な方向の絶縁性を向上させることができる。また、このような微結晶領
域は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を有する。
なお、上述の微結晶領域を有する酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層
の表面加熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有
量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である
。
酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工する
前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置か
ら基板を取り出し、フォトリソグラフィ工程を行うことになる。
なお、上記熱処理は、酸化物半導体層１４０に対する脱水化、脱水素化の効果があるから
、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化
処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース電極またはドレイン
電極を積層させた後、ソース電極またはドレイン電極上に保護絶縁層を形成した後、など
のタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処
理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１４０に接するように、ソース電極またはドレイン電極１４２ａ、
ソース電極またはドレイン電極１４２ｂを形成する（図５（Ｆ）参照）。ソース電極また
はドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂは、酸化物半導体層１
４０を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより
形成することができる。
導電層は、スパッタリング法をはじめとするＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法や、プラズマＣＶＤ法などのＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することができる。また、導電層の材料と
しては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから
から選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン
、マグネシウム、ジルコニウム、ベリリウム、イットリウムのいずれか一または複数から
選択された材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステ
ン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数
組み合わせた材料を用いてもよい。
また、導電層は、酸化物導電膜を用いて形成してもよい。酸化物導電膜としては、酸化イ
ンジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム
酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム
酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若し
くは酸化シリコンを含有させたものを用いることができる。
この場合、酸化物半導体層１４０に用いる材料と比較して、導電率が高いまたは抵抗率が
低い材料を酸化物導電膜に用いることが好ましい。酸化物導電膜の導電率は、キャリア濃
度を増やすことで高くすることができる。酸化物導電膜のキャリア濃度は、水素濃度を増
やすことで増やすことができる。また、酸化物導電膜のキャリア濃度は、酸素欠損を増や
すことで増やすことができる。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリ
コンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。こ
こでは、チタン膜とアルミニウム膜とチタン膜の３層構造を適用することとする。
なお、酸化物半導体層１４０と導電層との間には、酸化物導電体層を形成してもよい。酸
化物導電体層と導電層は、連続して形成すること（連続成膜）が可能である。このような
酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることがで
きるため、トランジスタの高速動作が実現される。
次に、導電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、ソー
ス電極またはドレイン電極１４２ｂを形成する（図５（Ｆ）参照）。エッチングに用いる
マスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるのが好適で
ある。
トランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａの下端部と
、ソース電極またはドレイン電極１４２ｂの下端部との間隔によって決定される。なお、
チャネル長（Ｌ）が２５ｎｍ未満となるような露光を行う場合には、数ｎｍ～数１０ｎｍ
と極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマス
ク形成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、
後に形成されるトランジスタのチャネル長（Ｌ）が２５ｎｍ未満となるような設計をする
ことが可能であり、即ちチャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下とすることも
可能であり、回路の動作速度を高速化できる。さらにオフ電流値が極めて小さいため、消
費電力が大きくならずに済む。
なお、導電層のエッチングの際には、酸化物半導体層１４０が除去されないように、それ
ぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によ
っては、当該工程において、酸化物半導体層１４０の一部がエッチングされ、溝部（凹部
）を有する酸化物半導体層となることもある。
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光
マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工
程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有す
る形状（階段状）となり、アッシングによりさらに変形させることができるため、異なる
パターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の多階調
マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形
成することができる。よって、露光マスク数を削減することができ、対応するフォトリソ
グラフィ工程も削減できるため、工程の簡略化が図れる。
なお、上述の工程の後には、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理
を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に
付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を
行ってもよい。
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１４
４を形成する（図５（Ｇ）参照）。
保護絶縁層１４４は、スパッタリング法など、保護絶縁層１４４に水、水素等の不純物を
混入させない方法を適宜用いて形成することができる。また、その厚さは、少なくとも１
ｎｍ以上とする。保護絶縁層１４４に用いることができる材料としては、酸化シリコン、
窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどがある。また、その構造は、単
層構造としても良いし、積層構造としても良い。保護絶縁層１４４を形成する際の基板温
度は、室温以上３００℃以下とするのが好ましく、雰囲気は、希ガス（代表的にはアルゴ
ン）雰囲気、酸素雰囲気、または希ガス（代表的にはアルゴン）と酸素の混合雰囲気とす
るのが好適である。
保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層への侵入や、水素によ
る酸化物半導体層中の酸素の引き抜きなどが生じ、酸化物半導体層のバックチャネル側が
低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層１４
４はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要で
ある。
また、処理室内の水分を除去しつつ保護絶縁層１４４を形成することが好ましい。酸化物
半導体層１４０および保護絶縁層１４４に水素、水酸基を含む化合物または水分が含まれ
ないようにするためである。
処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例え
ば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ま
しい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであって
もよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）
など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁層１
４４に含まれる不純物の濃度を低減できる。
保護絶縁層１４４を形成する際に用いるスパッタガスとしては、水素、水、水酸基を含む
化合物または水素化物などの不純物が、１ｐｐｍ以下（望ましくは１ｐｐｂ以下）にまで
除去された高純度ガスを用いることが好ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２０
０℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例えば
、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、トラ
ンジスタの電気的特性のばらつきを軽減することができる。
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の熱処理を行っても
よい。この熱処理は一定の加熱温度を保持して行ってもよいし、室温から、１００℃以上
２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして
行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。減
圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記第
２の熱処理に代えて行っても良いし、第２の熱処理の前後などに行っても良い。
次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図６（Ａ）参照）。層間絶
縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタ
ル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層１４６の形成
後には、その表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが望ま
しい。
次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁層１３８に対し、電極１
３６ａ、電極１３６ｂ、電極１３６ｃ、ソース電極またはドレイン電極１４２ａ、ソース
電極またはドレイン電極１４２ｂにまで達する開口を形成し、当該開口に埋め込むように
導電層１４８を形成する（図６（Ｂ）参照）。上記開口はマスクを用いたエッチングなど
の方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法に
よって形成することが可能である。
エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、
微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１４８の形
成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１４８の形成
に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングス
テン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、
化合物（例えば窒化物）などが挙げられる。
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法
により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成す
る方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、層間絶
縁層１４６との界面の酸化膜を還元し、下部電極（ここでは、電極１３６ａ、電極１３６
ｂ、電極１３６ｃ、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン
電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化
チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタ
ンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
導電層１４８を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１４８
の一部を除去し、層間絶縁層１４６を露出させて、電極１５０ａ、電極１５０ｂ、電極１
５０ｃ、電極１５０ｄ、電極１５０ｅを形成する（図６（Ｃ）参照）。なお、上記導電層
１４８の一部を除去して電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電
極１５０ｅを形成する際には、表面が平坦になるように加工することが望ましい。このよ
うに、層間絶縁層１４６、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、
電極１５０ｅの表面を平坦化することにより、後の工程において、良好な電極、配線、絶
縁層、半導体層などを形成することが可能となる。
さらに、絶縁層１５２を形成し、絶縁層１５２に、電極１５０ａ、電極１５０ｂ、電極１
５０ｃ、電極１５０ｄ、電極１５０ｅにまで達する開口を形成し、当該開口に埋め込むよ
うに導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の一部を除去し
、絶縁層１５２を露出させて、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４
ｄを形成する（図６（Ｄ）参照）。当該工程は、電極１５０ａ等を形成する場合と同様で
あるから、詳細は省略する。
上述のような方法でトランジスタ４０２を作製した場合、酸化物半導体層１４０の水素濃
度は５×１０１９／ｃｍ３以下となり、また、トランジスタ４０２の室温におけるオフ電
流は１×１０－１３Ａ以下となる。また、酸化物半導体層のキャリア濃度は１×１０１４
／ｃｍ３未満となる。このような、水素濃度が十分に低減され、酸素が供給され、高純度
化された酸化物半導体層１４０を適用することで、優れた特性のトランジスタ４０２を得
ることができる。また、下部に酸化物半導体以外の材料を用いたトランジスタ１６０を有
し、上部に酸化物半導体を用いたトランジスタ４０２を有するため、両者の特性を併せ持
つ優れた特性の不揮発性のラッチ回路及びそれを用いた半導体装置を作製することができ
る。
なお、酸化物半導体層１４０への酸素の供給は、水素濃度を低減した直後に行う場合は、
酸化物半導体層に水素や水などが混入するおそれがないため、極めて良好な特性の酸化物
半導体層を実現することができるという点で好適である。もちろん、良好な特性の酸化物
半導体層を実現できるのであれば、水素濃度の低減処理と、酸素の供給処理は、連続的に
行われる必要はない。例えば、これらの処理の間に別の処理を含んでいても良い。また、
これらの処理を、同時に行っても良い。
なお、酸化物半導体との比較対象たり得る半導体材料としては、炭化シリコン（例えば、
４Ｈ－ＳｉＣ）がある。酸化物半導体と４Ｈ－ＳｉＣはいくつかの共通点を有している。
キャリア密度はその一例である。フェルミ・ディラック分布に従えば、酸化物半導体の少
数キャリアは１×１０－７／ｃｍ３程度と見積もられるが、これは、４Ｈ－ＳｉＣにおけ
る６．７×１０－１１／ｃｍ３と同様、極めて低い値である。シリコンの真性キャリア密
度（１．４×１０１０／ｃｍ３程度）と比較すれば、その程度が並はずれていることが良
く理解できる。
また、酸化物半導体のエネルギーバンドギャップは３．０～３．５ｅＶであり、４Ｈ－Ｓ
ｉＣのエネルギーバンドギャップは３．２６ｅＶであるから、ワイドギャップ半導体とい
う点においても、酸化物半導体と炭化シリコンとは共通している。
一方で、酸化物半導体と炭化シリコンとの間には極めて大きな相違点が存在する。それは
、プロセス温度である。炭化シリコンを用いる半導体プロセスは一般に１５００℃～２０
００℃の熱処理を必要とするから、他の半導体材料を用いた半導体素子との積層構造は困
難である。このような高い温度では、半導体基板や半導体素子などが破壊されてしまうた
めである。他方、酸化物半導体は、３００～５００℃（ガラス転位温度以下、最大でも７
００℃程度）の熱処理で作製することが可能であり、他の半導体材料を用いて集積回路を
形成した上で、酸化物半導体による半導体素子を形成することが可能となる。
また、炭化シリコンの場合と異なり、ガラス基板など、耐熱性の低い基板を用いることが
可能であるという利点を有する。さらに、高温での熱処理が不要という点で、炭化シリコ
ンと比較してエネルギーコストを十分に低くすることができるという利点を有する。
なお、酸化物半導体において、ＤＯＳ（ｄｅｎｓｉｔｙ ｏｆ ｓｔａｔｅ）等の物性研
究は多くなされているが、これらの研究は、局在準位そのものを十分に減らすという思想
を含まない。開示する発明の一態様では、局在準位の原因たり得る水や水素を酸化物半導
体中より除去することで、高純度化した酸化物半導体を作製する。これは、局在準位その
ものを十分に減らすという思想に立脚するものである。そして、これによって極めて優れ
た工業製品の製造を可能とするものである。
さらに、酸素欠乏により発生する金属の不対結合手に対して酸素を供給し、酸素欠陥によ
る局在準位を減少させることにより、いっそう高純度化された（ｉ型の）酸化物半導体と
することが可能である。たとえば、チャネル形成領域に密接して酸素過剰の酸化膜を形成
し、当該酸化膜から酸素を供給して、酸素欠陥による局在準位を減少させることが可能で
ある。
酸化物半導体の欠陥は、過剰な水素による伝導帯下０．１～０．２ｅＶの浅い準位や、酸
素の不足による深い準位、などに起因するものとされている。これらの欠陥を無くすため
に、水素を徹底的に除去し、酸素を十分に供給するという技術思想は正しいものであると
考えられる。
また、酸化物半導体は一般にｎ型とされているが、開示する発明の一態様では、不純物、
特に水や水素を除去することによりｉ型化を実現する。この点、シリコンなどのように不
純物を添加してのｉ型化ではなく、従来にない技術思想を含むものといえる。
また上記では、不揮発性のラッチ回路４００が有する素子のうち、酸化物半導体を用いた
トランジスタ４０２以外の素子は、半導体材料として酸化物半導体以外の材料を用いる例
を示したが、開示する発明はこれに限定されるものではない。不揮発性のラッチ回路４０
０が有する素子のうち、トランジスタ４０２以外の素子において、半導体材料として酸化
物半導体を用いることも可能である。
＜酸化物半導体を用いたトランジスタの電導機構＞
ここで、酸化物半導体を用いたトランジスタの電導機構につき、図７乃至図１０を用いて
説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定しており、その
すべてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察
に過ぎず、発明の有効性に影響を与えるものではないことを付記する。
図７は、酸化物半導体を用いたトランジスタ（薄膜トランジスタ）の断面図である。ゲー
ト電極（ＧＥ１）上にゲート絶縁層（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けられ
、その上にソース電極（Ｓ）およびドレイン電極（Ｄ）が設けられ、ソース電極（Ｓ）お
よびドレイン電極（Ｄ）を覆うように絶縁層が設けられている。
図８には、図７のＡ－Ａ’断面におけるエネルギーバンド図（模式図）を示す。また、図
８中の黒丸（●）は電子を示し、白丸（○）は正孔を示し、それぞれは電荷（－ｑ，＋ｑ
）を有している。ドレイン電極に正の電圧（ＶＤ＞０）を印加した上で、破線はゲート電
極に電圧を印加しない場合（ＶＧ＝０）、実線はゲート電極に正の電圧（ＶＧ＞０）を印
加する場合を示す。ゲート電極に電圧を印加しない場合は高いポテンシャル障壁のために
電極から酸化物半導体側へキャリア（電子）が注入されず、電流を流さないオフ状態を示
す。一方、ゲートに正の電圧を印加するとポテンシャル障壁が低下し、電流を流すオン状
態を示す。
図９には、図７におけるＢ－Ｂ’の断面におけるエネルギーバンド図（模式図）を示す。
図９（Ａ）は、ゲート電極（ＧＥ１）に正の電圧（ＶＧ＞０）が与えられた状態であり、
ソース電極とドレイン電極との間にキャリア（電子）が流れるオン状態を示している。ま
た、図９（Ｂ）は、ゲート電極（ＧＥ１）に負の電圧（ＶＧ＜０）が印加された状態であ
り、オフ状態（少数キャリアは流れない状態）である場合を示す。
図１０は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係
を示す。常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する
。一方、従来の酸化物半導体はｎ型であり、そのフェルミ準位（ＥＦ）は、バンドギャッ
プ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。な
お、酸化物半導体において水素の一部はドナーとなりｎ型化する要因の一つであることが
知られている。
これに対して開示する発明の一態様に係る酸化物半導体は、ｎ型化の要因である水素を酸
化物半導体から除去し、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれな
いように高純度化することにより真性（ｉ型）とし、または実質的に真性としたものであ
る。すなわち、不純物元素を添加してｉ型化するのでなく、水素や水等の不純物を極力除
去することにより、高純度化されたｉ型半導体（真性半導体）またはそれに近づけること
を特徴としている。これにより、フェルミ準位（ＥＦ）は真性フェルミ準位（Ｅｉ）と同
程度とすることができる。
酸化物半導体のバンドギャップ（Ｅｇ）は３．１５ｅＶで、電子親和力（χ）は４．３ｅ
Ｖと言われている。ソース電極およびドレイン電極を構成するチタン（Ｔｉ）の仕事関数
は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属－酸化物半導体界面
において、電子に対してショットキー型の障壁は形成されない。
このとき電子は、図９（Ａ）で示すように、ゲート絶縁層と高純度化された酸化物半導体
との界面付近（酸化物半導体のエネルギー的に安定な最低部）を移動する。
また、図９（Ｂ）に示すように、ゲート電極（ＧＥ１）に負の電位が与えられると、少数
キャリアであるホールの数は実質的にゼロであるため、電流は限りなくゼロに近い値とな
る。
このように酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純
度化することにより、真性（ｉ型）または実質的に真性となるため、ゲート絶縁層との界
面特性が重要となる。そのため、ゲート絶縁層には、酸化物半導体と良好な界面を形成で
きるものが要求される。具体的には、例えば、ＶＨＦ帯～マイクロ波帯の電源周波数で生
成される高密度プラズマを用いたＣＶＤ法で作製される絶縁層や、スパッタリング法で作
製される絶縁層などを用いることが好ましい。
酸化物半導体を高純度化しつつ、酸化物半導体とゲート絶縁層との界面を良好なものとす
ることにより、例えば、トランジスタのチャネル幅（Ｗ）が１×１０４μｍ、チャネル長
（Ｌ）が３μｍの場合には、１×１０－１３Ａ以下のオフ電流、０．１Ｖ／ｄｅｃ．のサ
ブスレッショルドスイング値（Ｓ値）（ゲート絶縁層の厚さ：１００ｎｍ）が実現され得
る。
このように、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高
純度化することにより、トランジスタの動作を良好なものとすることができる。
＜酸化物半導体を用いたトランジスタのホットキャリア劣化耐性＞
次に、酸化物半導体を用いたトランジスタのホットキャリア劣化耐性につき、図１１乃至
図１３を用いて説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定
しており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあ
くまでも一考察に過ぎないことを付記する。
ホットキャリア劣化の主要因としては、チャネルホットエレクトロン注入（ＣＨＥ注入）
とドレインアバランシェホットキャリア注入（ＤＡＨＣ注入）がある。なお、以下では簡
単のため、電子のみを考慮する。
ＣＨＥ注入とは、半導体層中においてゲート絶縁層の障壁以上のエネルギーを有するよう
になった電子が、ゲート絶縁層などに注入される現象をいう。電子へのエネルギーの授与
は、電子が低電界で加速されることによって行われる。
ＤＡＨＣ注入とは、高電界により加速された電子の衝突によって生じる新たな電子がゲー
ト絶縁層などに注入される現象を言う。ＤＡＨＣ注入とＣＨＥ注入との相違は、衝突イオ
ン化によるアバランシェ降伏を伴うか否かにある。なお、ＤＡＨＣ注入では、半導体のバ
ンドギャップ以上の運動エネルギーを持つ電子が必要となる。
図１１および図１２に、シリコン（Ｓｉ）とＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体（Ｉ
ＧＺＯ）のバンド構造から見積もった各種ホットキャリア注入に要するエネルギーを示す
。図１１および図１２においては、左がＣＨＥ注入、右がＤＡＨＣ注入を表す。
シリコンでは、ＣＨＥ注入よりもＤＡＨＣ注入による劣化が深刻となる。これは、シリコ
ン中において衝突せずに加速されるキャリア（例えば電子）はごく僅かであるのに対して
、シリコンはバンドギャップが小さく、アバランシェ降伏が生じやすいことに起因してい
る。アバランシェ降伏によりゲート絶縁層の障壁を越えられる電子（すなわちゲート絶縁
層に注入される電子）の数が急増し、劣化の原因となるのである。
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体では、ＣＨＥ注入に必要なエネルギーはシリコン
の場合と大きく異ならず、やはりその確率は低いものである。一方で、ＤＡＨＣ注入に必
要なエネルギーは、シリコンよりもバンドギャップが広いことから、その分だけ増加し、
アバランシェ降伏自体が起こりにくい。つまり、ＣＨＥ注入もＤＡＨＣ注入もその確率は
いずれも低く、シリコンと比較してホットキャリア劣化は起こりにくい。
ところで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体のバンドギャップは高耐圧材料として
注目される炭化シリコン（ＳｉＣ）と同程度である。図１３に、４Ｈ－ＳｉＣについての
各種ホットキャリア注入に必要なエネルギーを示す。ＣＨＥ注入に関しては、Ｉｎ－Ｇａ
－Ｚｎ－Ｏ系の酸化物半導体の方が若干そのしきいが高く、有利といえる。
以上、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体はシリコンと比較してホットキャリア劣化
への耐性やソース－ドレイン破壊への耐性が非常に高いということが分かる。また、炭化
シリコンと比較しても遜色のない耐圧が得られるといえる。
＜酸化物半導体を用いたトランジスタにおける短チャネル効果＞
次に、酸化物半導体を用いたトランジスタにおける短チャネル効果に関し、図１４及び図
１５を用いて説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定し
ており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあく
までも一考察に過ぎないことを付記する。
短チャネル効果とは、トランジスタの微細化（チャネル長（Ｌ）の縮小）に伴って顕在化
する電気特性の劣化をいう。短チャネル効果は、ドレインの効果がソースにまでおよぶこ
とに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、Ｓ値
の増大、漏れ電流の増大などがある。
ここでは、デバイスシミュレーションを用い、短チャネル効果を抑制することができる構
造に関して検証した。具体的には、キャリア濃度および酸化物半導体層の厚さを異ならせ
た４種類のモデルを用意して、チャネル長（Ｌ）としきい値電圧（Ｖｔｈ）の関係を確認
した。モデルとしては、ボトムゲート構造のトランジスタを採用し、酸化物半導体のキャ
リア濃度を１．７×１０－８／ｃｍ３、または１．０×１０１５／ｃｍ３のいずれかとし
、酸化物半導体層の厚さを１μｍ、または３０ｎｍのいずれかとした。なお、酸化物半導
体としてＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体を、ゲート絶縁層として１００ｎｍの厚
さの酸化窒化シリコン膜を採用した。酸化物半導体のバンドギャップを３．１５ｅＶ、電
子親和力を４．３ｅＶ、比誘電率を１５、電子移動度を１０ｃｍ２／Ｖｓと仮定した。酸
化窒化シリコン膜の比誘電率を４．０と仮定した。計算にはシルバコ社製デバイスシミュ
レーションソフト「Ａｔｌａｓ」を使用した。
なお、トップゲート構造とボトムゲート構造では、計算結果に大きな相違はない。計算結
果を図１４および図１５に示す。図１４は、キャリア濃度が１．７×１０－８／ｃｍ３の
場合、図１５は、キャリア濃度が１．０×１０１５／ｃｍ３の場合である。図１４および
図１５には、チャネル長（Ｌ）が１０μｍのトランジスタを基準とし、チャネル長（Ｌ）
を１０μｍから１μｍまで変化させたときのしきい値電圧（Ｖｔｈ）の変化量（ΔＶｔｈ
）を示している。図１４に示すとおり、酸化物半導体のキャリア濃度が１．７×１０－８
／ｃｍ３であり、酸化物半導体層の厚さが１μｍの場合は、しきい値電圧の変化量（ΔＶ
ｔｈ）は－３．６Ｖであった。また、図１４に示すとおり、酸化物半導体のキャリア濃度
が１．７×１０－８／ｃｍ３であり、酸化物半導体層の厚さが３０ｎｍの場合は、しきい
値電圧の変化量（ΔＶｔｈ）は－０．２Ｖであった。また、図１５に示すとおり、酸化物
半導体のキャリア濃度が１．０×１０１５／ｃｍ３であり、酸化物半導体層の厚さが１μ
ｍの場合は、しきい値電圧の変化量（ΔＶｔｈ）は－３．６Ｖであった。また、図１５に
示すとおり、酸化物半導体のキャリア濃度が１．０×１０１５／ｃｍ３であり、酸化物半
導体層の厚さが３０ｎｍの場合は、しきい値電圧の変化量（ΔＶｔｈ）は－０．２Ｖであ
った。当該結果は、酸化物半導体を用いたトランジスタにおいて、酸化物半導体層の厚さ
を薄くすることで、短チャネル効果を抑制できることを示すものといえる。例えば、チャ
ネル長（Ｌ）が１μｍ程度の場合、キャリア濃度が十分に高い酸化物半導体層であっても
、その厚さを３０ｎｍ程度とすれば、短チャネル効果を十分に抑制することができること
が理解される。
本実施の形態に係る酸化物半導体をチャネル形成領域を構成する半導体材料として用いた
トランジスタを、データ保持部のスイッチング素子として不揮発性のラッチ回路に用いる
ことで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している論理状
態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ保持部
を内蔵したラッチ回路を実現することができる。
データの書き込みをトランジスタのスイッチングによって行うことから、実質的に書き換
え回数に制限がない。また、書き込み電圧はトランジスタのしきい値電圧程度であり、低
い電圧での動作が可能である。またデータ保持部の電位を直接与えるため、データとして
保持する電荷量のばらつきを小さく抑えることができ、またデータの読み出しを容易に行
うことができる。
上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能で
ある。例えば、使用しないブロックの電源をオフにすることで消費電力を低減することが
できる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした
時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うこ
とが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路が有する素子の構
成、作製方法等について、図１６、図１７、図１８を参照して説明する。本実施の形態に
おいて、不揮発性のラッチ回路の構成は図１と同様である。
図１６は、不揮発性のラッチ回路が有する素子の構成の一例を示す断面図である。図１６
は、不揮発性のラッチ回路が有する素子のうち、上部の酸化物半導体を用いたトランジス
タ４０２の構成が図３とは異なる場合の一例である。すなわち図１６は、上部の酸化物半
導体を用いたトランジスタ４０２の構成をトップゲート型のトランジスタとした場合の一
例である。それ以外の構成（下部のトランジスタの構成等）は図３と同様である。
＜不揮発性のラッチ回路が有する素子の構成＞
図１６は、下部に酸化物半導体以外の材料を用いたトランジスタ１６０を有し、上部に酸
化物半導体を用いたトランジスタ４０２を有するものである。酸化物半導体以外の材料を
用いたトランジスタ１６０は、ラッチ部が有する第１の素子（Ｄ１）４１２、第２の素子
（Ｄ２）４１３を構成するトランジスタ、として用いることができる。酸化物半導体以外
の材料を用いることにより、高速動作が可能となる。上記不揮発性のラッチ回路が有する
他の素子についても、トランジスタ１６０と同様又は類似の構成とすることができる。
また、上記不揮発性のラッチ回路が有する容量４０４などの素子は、トランジスタ４０２
又はトランジスタ１６０を構成する導電膜、半導体膜、絶縁膜等を利用して形成すること
ができる。なお、トランジスタ１６０およびトランジスタ４０２は、いずれもｎ型トラン
ジスタとして説明するが、ｐ型トランジスタを採用しても良い。トランジスタ１６０は、
ｐ型とすることが容易である。
トランジスタ１６０は、半導体材料を含む基板１００に設けられたチャネル形成領域１１
６と、チャネル形成領域１１６を挟むように設けられた不純物領域１１４および高濃度不
純物領域１２０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域１１
６上に設けられたゲート絶縁層１０８ａと、ゲート絶縁層１０８ａ上に設けられたゲート
電極１１０ａと、不純物領域１１４と電気的に接続するソース電極またはドレイン電極１
３０ａ、および、ソース電極またはドレイン電極１３０ｂを有する。
ここで、ゲート電極１１０ａの側面にはサイドウォール絶縁層１１８が設けられている。
また、基板１００の、平面で見てサイドウォール絶縁層１１８と重ならない領域には、高
濃度不純物領域１２０を有し、高濃度不純物領域１２０と接する金属化合物領域１２４を
有する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６
が設けられており、トランジスタ１６０を覆うように、層間絶縁層１２６および層間絶縁
層１２８が設けられている。
ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂは、層
間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、金属化合物領域１２
４と電気的に接続されている。つまり、ソース電極またはドレイン電極１３０ａ、ソース
電極またはドレイン電極１３０ｂは、金属化合物領域１２４を介して高濃度不純物領域１
２０および不純物領域１１４と電気的に接続されている。
トランジスタ４０２は、絶縁層１６８上に設けられた酸化物半導体層１４０と、酸化物半
導体層１４０上に設けられ、酸化物半導体層１４０と電気的に接続されているソース電極
またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、酸化物半導体
層１４０、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電
極１４２ｂを覆うように設けられたゲート絶縁層１６６と、ゲート絶縁層１６６上の、酸
化物半導体層１４０と重畳する領域に設けられたゲート電極１７８と、を有する（図１６
参照）。
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、酸素が供給され、
高純度化されたものであることが望ましい。具体的には、二次イオン質量分析法（ＳＩＭ
Ｓ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定した酸
化物半導体層１４０の水素濃度は５×１０１９／ｃｍ３以下、望ましくは５×１０１８／
ｃｍ３以下、より望ましくは５×１０１７／ｃｍ３以下、より望ましくは１×１０１６／
ｃｍ３未満となるようにする。
なお、水素濃度が十分に低減され、酸素が供給され、高純度化された酸化物半導体層１４
０では、一般的なシリコンウェハ（リンやボロンなどの不純物元素が微量に添加されたシ
リコンウェハ）におけるキャリア濃度（１×１０１４／ｃｍ３程度）と比較して、十分に
小さいキャリア濃度の値（例えば、１×１０１２／ｃｍ３未満、望ましくは、１×１０１
１／ｃｍ３未満）をとる。
このように、ｉ型化または実質的にｉ型化された酸化物半導体を用いることで、極めて優
れたオフ電流特性のトランジスタ４０２を得ることができる。例えば、ドレイン電圧ＶＤ
が＋１Ｖまたは＋１０Ｖの場合であって、ゲート電圧ＶＧが－５Ｖから－２０Ｖの範囲で
は、室温でのオフ電流は１×１０－１３Ａ以下である。また、上記トランジスタは、ノー
マリーオフのトランジスタ特性を有している。従って、ゲートとソース電極間の電圧がほ
ぼ０の状態におけるオフ電流、すなわちリーク電流が、シリコンを用いたトランジスタに
比べて著しく小さい。例えば室温での単位チャネル幅リーク電流は１０ａＡ／μｍ以下と
なる。
また、温度特性において高温でもオフ電流が十分低く、オン電流が十分高いものを得るこ
とができる。例えば、トランジスタ４０２のＶＧ－ＩＤ特性は－２５℃～１５０℃の範囲
において、オン電流、移動度、Ｓ値の温度依存性が少ないというデータが得られている。
また、オフ電流は上記温度範囲において、１×１０－１３Ａ以下と極めて小さいデータが
得られている。これは、酸化物半導体として、水素濃度が十分に低減されて高純度化され
、キャリア濃度が十分に低い、ｉ型化または実質的にｉ型化されたものを用いていること
が一つの要因と考えられる。
このように、水素濃度が十分に低減されて高純度化された酸化物半導体層１４０を適用し
、トランジスタ４０２のオフ電流を低減することにより、新たな構成の半導体装置を実現
することができる。
また、トランジスタ４０２上には、層間絶縁層１７０および層間絶縁層１７２が設けられ
ている。ここで、ゲート絶縁層１６６、層間絶縁層１７０、および層間絶縁層１７２には
、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにま
で達する開口が設けられており、当該開口を通じて、電極１５４ｄ、電極１５４ｅが、そ
れぞれ、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２
ｂに接して形成されている。また、電極１５４ｄ、電極１５４ｅと同様に、ゲート絶縁層
１６６、層間絶縁層１７０、および層間絶縁層１７２に設けられた開口を通じて、電極１
３６ａ、電極１３６ｂ、電極１３６ｃに接する電極１５４ａ、電極１５４ｂ、電極１５４
ｃが形成されている。
また、層間絶縁層１７２上には絶縁層１５６が設けられており、当該絶縁層１５６に埋め
込まれるように、電極１５８ａ、電極１５８ｂ、電極１５８ｃ、電極１５８ｄが設けられ
ている。ここで、電極１５８ａは電極１５４ａと接しており、電極１５８ｂは電極１５４
ｂと接しており、電極１５８ｃは電極１５４ｃおよび電極１５４ｄと接しており、電極１
５８ｄは電極１５４ｅと接している。
つまり、トランジスタ４０２のソース電極またはドレイン電極１４２ａは、電極１３０ｃ
、電極１３６ｃ、電極１５４ｃ、電極１５８ｃ、電極１５４ｄを介して、他の要素（酸化
物半導体以外の材料を用いたトランジスタなど）と電気的に接続されている（図１６参照
）。さらに、トランジスタ４０２のソース電極またはドレイン電極１４２ｂは、電極１５
４ｅ、電極１５８ｄを介して、他の要素に電気的に接続されている。なお、接続に係る電
極（電極１３０ｃ、電極１３６ｃ、電極１５４ｃ、電極１５８ｃ、電極１５４ｄ等）の構
成は、上記に限定されず、適宜追加、省略等が可能である。
＜不揮発性のラッチ回路が有する素子の作製方法＞
次に、上記不揮発性のラッチ回路が有する素子の作製方法の一例について説明する。以下
に示す作製方法により、上記不揮発性のラッチ回路が有する素子を作製することができる
。なおトランジスタ１６０の作製方法については図４と同様であるので説明を省略する。
トランジスタ４０２の作製方法について図１７または図１８を参照して説明する。
＜上部トランジスタの作製方法＞
次に、図１７または図１８を用いて、層間絶縁層１２８上にトランジスタ４０２を作製す
る工程について説明する。なお、図１７または図１８は、層間絶縁層１２８上の各種電極
や、トランジスタ４０２などの作製工程を示すものであるから、トランジスタ４０２の下
部に存在するトランジスタ１６０等については省略している。
まず、層間絶縁層１２８、ソース電極またはドレイン電極１３０ａ、ソース電極またはド
レイン電極１３０ｂ、電極１３０ｃ上に絶縁層１３２を形成する。そして、絶縁層１３２
に対し、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０
ｂ、および、電極１３０ｃにまで達する開口を形成する。そして、当該開口に埋め込むよ
うに導電層を形成する。その後、エッチング処理やＣＭＰといった方法を用いて上記導電
層の一部を除去し、絶縁層１３２を露出させて、電極１３６ａ、電極１３６ｂ、電極１３
６ｃを形成する（図１７（Ａ）参照）。
絶縁層１３２はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリ
コン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タン
タル等の無機絶縁材料を含む材料を用いて形成することができる。
絶縁層１３２の開口は、マスクを用いたエッチングなどの方法で形成することができる。
当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である
。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが
、微細加工の観点からは、ドライエッチングを用いることが好適である。
導電層の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層の
形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タン
グステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合
金、化合物（例えば窒化物）などが挙げられる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶ
Ｄ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、下
部電極（ここではソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電
極１３０ｂ、電極１３０ｃなど）の表面に形成されうる酸化膜を還元し、下部電極との接
触抵抗を低減させる機能を有する。
また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備
える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅
膜を形成してもよい。なお、いわゆるシングルダマシン法に限らず、デュアルダマシン法
などを適用してもよい。
上記電極１３６ａ、電極１３６ｂ、電極１３６ｃを形成する際には、ＣＭＰなどを用いて
、表面が平坦になるように加工することが望ましい。このように、絶縁層１３２、電極１
３６ａ、電極１３６ｂ、電極１３６ｃの表面を平坦化することにより、後の工程において
、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
次に、絶縁層１３２、電極１３６ａ、電極１３６ｂ、電極１３６ｃを覆うように、絶縁層
１６８を形成する。そして、絶縁層１６８上に酸化物半導体層を形成し、マスクを用いた
エッチングなどの方法によって当該酸化物半導体層を加工して、島状の酸化物半導体層１
４０を形成する（図１７（Ｂ）参照）。
絶縁層１６８は下地として機能するものであり、ＣＶＤ法やスパッタリング法等を用いて
形成することができる。また、絶縁層１６８は、酸化シリコン、窒化シリコン、酸化窒化
シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを
含むように形成するのが好適である。なお、絶縁層１６８は、単層構造としても良いし、
積層構造としても良い。絶縁層１６８の厚さは特に限定されないが、例えば、１０ｎｍ以
上５００ｎｍ以下とすることができる。ここで、絶縁層１６８は必須の構成要素ではない
から、絶縁層１６８を設けない構成とすることも可能である。
なお、絶縁層１６８に水素や水などが含まれると、水素の酸化物半導体層への侵入や、水
素による酸化物半導体層中の酸素の引き抜きなどが生じ、トランジスタの特性が悪化する
おそれがある。よって、絶縁層１６８は、できるだけ水素や水を含まないように形成する
ことが望ましい。
例えば、スパッタリング法などを用いる場合には、処理室内の水分を除去した状態で絶縁
層１６８を形成することが望ましい。また、処理室内の水分を除去するためには、クライ
オポンプ、イオンポンプ、チタンサブリメーションポンプなどの、吸着型の真空ポンプを
用いることが望ましい。ターボポンプにコールドトラップを加えたものを用いてもよい。
クライオポンプなどを用いて排気した処理室は、水素や水などが十分に除去されているた
め、絶縁層１６８に含まれる不純物の濃度を低減することができる。
また、絶縁層１６８を形成する際には、水素や水などの不純物が、数ｐｐｍ以下、（望ま
しくは、１０ｐｐｂ以下）にまで低減された高純度ガスを用いることが望ましい。
上記酸化物半導体層としては、四元系金属酸化物であるＩｎ－Ｓｎ－Ｇａ－Ｚｎ－Ｏ系や
、三元系金属酸化物であるＩｎ－Ｇａ－Ｚｎ－Ｏ系、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系、Ｉｎ－Ａ
ｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ａｌ－Ｇａ－Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ
－Ｏ系や、二元系金属酸化物であるＩｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系、Ａｌ－Ｚｎ－
Ｏ系、Ｚｎ－Ｍｇ－Ｏ系、Ｓｎ－Ｍｇ－Ｏ系、Ｉｎ－Ｍｇ－Ｏ系や、一元系金属酸化物で
あるＩｎ－Ｏ系、Ｓｎ－Ｏ系、Ｚｎ－Ｏ系などの酸化物半導体を用いて形成することがで
きる。また、上記酸化物半導体にＳｉＯ２を含ませたものを用いても良い。
また、酸化物半導体層として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を含
む薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた
一または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、Ｇａおよ
びＭｎ、ＧａおよびＣｏなどを適用することができる。
本実施の形態では、酸化物半導体層としてＩｎ－Ｇａ－Ｚｎ－Ｏ系の金属酸化物ターゲッ
トを用いて、非晶質の酸化物半導体層をスパッタリング法により形成することとする。な
お、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制すること
ができるから、例えば、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて
酸化物半導体層を形成しても良い。
酸化物半導体層をスパッタリング法で作製するための金属酸化物ターゲットとしては、Ｉ
ｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］などの組成比を有する金属酸化
物ターゲットを用いることができる。その他、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１
：２［ｍｏｌ比］、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ比］の
組成比を有する金属酸化物ターゲットなどを用いても良い。金属酸化物ターゲットの充填
率は９０％以上１００％以下、好ましくは９５％以上（例えば９９．９％）である。充填
率の高い金属酸化物ターゲットを用いることにより、緻密な酸化物半導体層が形成される
。
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、ま
たは、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基、水素化物などの不純物が、１ｐｐｍ以下（望ましく
は１ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温
度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下に熱する。そして、
処理室内の水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化
物をターゲットとして酸化物半導体層を形成する。基板を熱しながら酸化物半導体層を形
成することにより、酸化物半導体層に含まれる不純物濃度を低減することができる。また
、スパッタリングによる酸化物半導体層の損傷が軽減される。
処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例え
ば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることが
できる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオ
ポンプを用いて排気した処理室においては、水素や水などが除去されており、酸化物半導
体層中の不純物濃度を低減できる。
酸化物半導体層の形成条件としては、例えば、基板とターゲットの間との距離が１００ｍ
ｍ、圧力が０．６Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１
００％）雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源
を用いると、ごみが軽減でき、膜厚分布も小さくなるため好ましい。酸化物半導体層の厚
さは、２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とする。ただし、
適用する酸化物半導体材料や半導体装置の用途などにより適切な厚さは異なるから、その
厚さは、用いる材料や用途などに応じて選択すればよい。
なお、酸化物半導体層をスパッタリング法により形成する前には、アルゴンガスを導入し
てプラズマを発生させる逆スパッタを行い、絶縁層１６８の表面の付着物を除去するのが
好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲット
にイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表
面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン
雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法など
がある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用し
てもよい。
酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用
いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導体層を
所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスや
エッチング液、エッチング時間、温度等）は適宜設定する。
ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉ
ｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結
合型プラズマ）エッチング法などを用いることができる。この場合にも、エッチング条件
（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極
温度等）は適宜設定する必要がある。
ドライエッチングに用いることができるエッチングガスには、例えば、塩素を含むガス（
塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４
）、四塩化炭素（ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス
、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフ
ルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスに
ヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い
。
ウェットエッチングに用いることができるエッチング液としては、燐酸と酢酸と硝酸を混
ぜた溶液、アンモニア過水（アンモニア、水、過酸化水素水の混合液）などがある。また
、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用いてもよい。
次いで、酸化物半導体層に、第１の熱処理を行うことが望ましい。この第１の熱処理によ
って酸化物半導体層中の水（水酸基を含む）や水素などを除去することができる。第１の
熱処理の温度は、３００℃以上８００℃以下、好ましくは４００℃以上７００℃以下、よ
り好ましくは４５０℃以上７００℃以下、より好ましくは５５０℃以上７００℃以下とす
ることができる。
第１の熱処理の温度を３５０℃以上とすることにより酸化物半導体層の脱水化または脱水
素化が行え、酸化物半導体層中の水素濃度を低減することができる。また第１の熱処理の
温度を４５０℃以上とすることにより、酸化物半導体層中の水素濃度をさらに低減するこ
とができる。また第１の熱処理の温度を５５０℃以上とすることにより、酸化物半導体層
中の水素濃度をさらに低減することができる。例えば、抵抗発熱体などを用いた電気炉に
基板を導入し、酸化物半導体層１４０に対して窒素雰囲気下４５０℃において１時間の熱
処理を行う。この間、酸化物半導体層１４０は大気に触れさせず、水や水素の混入が行わ
れないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ
）装置を用いることができる。
ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カー
ボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（
電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを
用いて熱処理を行う装置である。気体としては、アルゴンなどの希ガス、または窒素のよ
うな、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の熱処理として、６５０℃～７００℃の高温に熱した不活性ガス雰囲気中に
基板を投入し、数分間熱した後、当該不活性ガス雰囲気から基板を取り出すＧＲＴＡ処理
を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短
時間の熱処理であるため、基板の耐熱温度を超える温度条件であっても適用が可能となる
。例えば、ガラス基板など、比較的耐熱性が低い基板を含むＳＯＩ基板を用いる場合、耐
熱温度（歪み点）を超える温度では基板のシュリンクが問題となるが、短時間の熱処理の
場合にはこれは問題とならない。
なお、第１の熱処理を行う不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、
ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気
を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、ア
ルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９
９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下
）とする。
なお、処理中に、不活性ガス雰囲気を、酸素を含む雰囲気に切り替えても良い。例えば、
第１の加熱処理に電気炉を用いる場合、加熱処理の降温時に雰囲気を切り替えることがで
きる。例えば、加熱処理時（恒温時）の雰囲気は、窒素、または希ガス（ヘリウム、ネオ
ン、アルゴン等）などの不活性ガス雰囲気とし、降温時に酸素を含む雰囲気に切り替える
ことができる。酸素を含む雰囲気としては、酸素ガスまたは酸素ガスと窒素ガスを混合し
た気体を用いることができる。
この酸素を含む雰囲気を用いる場合も、雰囲気中に、水、水素などが含まれないことが好
ましい。または、用いる酸素ガス、窒素ガスの純度を、６Ｎ（９９．９９９９％）以上、
好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好まし
くは０．１ｐｐｍ以下）とすることが好ましい。酸素を含む雰囲気において第１の熱処理
を行うことで、酸素欠損に起因する欠陥を低減することができる。
第１の熱処理の条件、または酸化物半導体層を構成する材料によっては、酸化物半導体層
が結晶化し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、ま
たは８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の熱処理の条件
、または酸化物半導体層を構成する材料によっては、結晶成分を含まない非晶質の酸化物
半導体層となる場合もある。
また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に微結晶（粒径１ｎｍ以
上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる
場合もある。このように、非晶質中に微結晶を混在させ、配列させることで、酸化物半導
体層の電気的特性を変化させることも可能である。
例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の金属酸化物ターゲットを用いて酸化物半導体層を形成
する場合には、電気的異方性を有するＩｎ２Ｇａ２ＺｎＯ７の結晶粒が配向した微結晶領
域を形成することで、酸化物半導体層の電気的特性を変化させることができる。上記微結
晶領域は、例えば、Ｉｎ２Ｇａ２ＺｎＯ７結晶のｃ軸が酸化物半導体層の表面に垂直な方
向をとるように配向した領域とするのが好適である。
このように結晶粒を配向させた領域を形成することで、酸化物半導体層の表面に平行な方
向の導電性を向上させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることが
できる。また、このような微結晶領域は、酸化物半導体層中への水や水素などの不純物の
侵入を抑制する機能を有する。
なお、上述の微結晶領域を有する酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層
の表面加熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有
量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である
。
酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工する
前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置か
ら基板を取り出し、フォトリソグラフィ工程を行うことになる。
なお、上記第１の熱処理は、脱水化処理、脱水素化処理などと呼ぶこともできる。当該脱
水化処理、脱水素化処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース
電極またはドレイン電極を積層させた後、ソース電極またはドレイン電極上にゲート絶縁
層を形成した後、などのタイミングにおいて行うことが可能である。また、このような脱
水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１４０に接するように導電層１４２を形成した後、導電層１４２上
に絶縁層１６４を形成する（図１７（Ｃ）参照）。なお、絶縁層１６４は形成しなくても
よい。
導電層１４２は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などの
ＣＶＤ法を用いて形成することができる。また、導電層１４２は、アルミニウム、クロム
、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した
元素を成分とする合金等を用いて形成することができる。マンガン、マグネシウム、ジル
コニウム、ベリリウム、イットリウムのいずれか一または複数を含む材料を用いてもよい
。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオ
ジム、スカンジウムから選ばれた元素を一または複数含有させた材料を用いてもよい。
また、導電層１４２は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化
物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）
、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）
、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材
料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層１４２は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば
、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された
２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられ
る。ここでは、チタン膜とアルミニウム膜とチタン膜の３層構造を適用することとする。
なお、酸化物半導体層１４０と導電層１４２との間には、酸化物導電体層を形成してもよ
い。酸化物導電体層と導電層１４２は、連続して形成すること（連続成膜）が可能である
。このような酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を
図ることができるため、トランジスタの高速動作が実現される。
絶縁層１６４は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、
絶縁層１６４は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、
酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適で
ある。なお、絶縁層１６４は、単層構造としても良いし、積層構造としても良い。絶縁層
１６４の厚さは特に限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることが
できる。
次に、導電層１４２および絶縁層１６４を選択的にエッチングして、ソース電極またはド
レイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、絶縁層１６４ａ、絶縁層
１６４ｂを形成する（図１７（Ｄ）参照）。
エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光
を用いるのが好適である。特に、チャネル長（Ｌ）が２５ｎｍ未満となるような露光を行
う場合には、数ｎｍ～数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔ
ｒａｖｉｏｌｅｔ）を用いてマスク形成の露光を行うのが好適である。超紫外線による露
光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル
長（Ｌ）が２５ｎｍ未満となるような設計をすることが可能であり、即ちチャネル長（Ｌ
）を１０ｎｍ以上１０００ｎｍ以下とすることも可能である。このような方法でチャネル
長を小さくすることにより、動作速度を向上させることができる。また、上記酸化物半導
体を用いたトランジスタはオフ電流が僅かであるため、微細化による消費電力の増大を抑
制できる。
導電層１４２のエッチングの際には、酸化物半導体層１４０が除去されないように、それ
ぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によ
っては、当該工程において、酸化物半導体層１４０の一部がエッチングされ、溝部（凹部
）を有する酸化物半導体層となることもある。
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光
マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工
程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有す
る形状（階段状）となり、アッシングによりさらに変形させることができるため、複数の
エッチング工程に用いることができる。つまり、一枚の多階調マスクによって、少なくと
も二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よっ
て、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できる
ため、工程の簡略化が図れる。
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接するゲート絶縁層１
６６を形成する（図１７（Ｅ）参照）。ゲート絶縁層１６６は、ＣＶＤ法やスパッタリン
グ法等を用いて形成することができる。また、ゲート絶縁層１６６は、酸化シリコン、窒
化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム
、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁層１６６は
、単層構造としても良いし、積層構造としても良い。ゲート絶縁層１６６の厚さは特に限
定されないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。
なお、不純物を除去することなどによりｉ型化または実質的にｉ型化された酸化物半導体
（高純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため
、ゲート絶縁層１６６には、高い品質が要求されることになる。
例えば、マイクロ波（例えば、周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法
は、緻密で絶縁耐圧の高い高品質なゲート絶縁層１６６を形成できる点で好適である。高
純度化された酸化物半導体層と高品質なゲート絶縁層とが密接することにより、界面準位
を低減して界面特性を良好なものとすることができるからである。
もちろん、ゲート絶縁層１６６として良質な絶縁層を形成できるのであれば、スパッタリ
ング法やプラズマＣＶＤ法など他の方法を適用することも可能である。また、形成後の熱
処理によって、膜質や界面特性などが改質される絶縁層を適用しても良い。いずれにして
も、ゲート絶縁層１６６としての膜質が良好であると共に、酸化物半導体層との界面準位
密度を低減し、良好な界面を形成できるものを設ければよい。
このようにゲート絶縁層との界面特性を良好にするとともに、酸化物半導体の不純物、特
に水素や水などを排除することで、ゲートバイアス・熱ストレス試験（ＢＴ試験：例えば
、８５℃、２×１０６Ｖ／ｃｍ、１２時間など）に対してしきい値電圧（Ｖｔｈ）が変動
しない、安定なトランジスタを得ることが可能である。
その後、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行う。熱処理の温度
は、２００℃以上４００℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、
窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うと、トラン
ジスタの電気的特性のばらつきを軽減することができる。なお、本実施の形態では、ゲー
ト絶縁層１６６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングは、
第１の熱処理の後であれば特に限定されない。
次に、ゲート絶縁層１６６上の酸化物半導体層１４０と重畳する領域にゲート電極１７８
を形成する（図１８（Ａ）参照）。ゲート電極１７８は、ゲート絶縁層１６６上に導電層
を形成した後に、当該導電層を選択的にパターニングすることによって形成することがで
きる。
上記導電層は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣ
ＶＤ法を用いて形成することができる。また、導電層は、アルミニウム、クロム、銅、タ
ンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成
分とする合金等を用いて形成することができる。マンガン、マグネシウム、ジルコニウム
、ベリリウム、イットリウムのいずれか一または複数を含む材料を用いてもよい。また、
アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、ス
カンジウムから選ばれた元素を一または複数含有させた材料を用いてもよい。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化
インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化
インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリ
コンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。こ
こでは、チタンを含む材料を用いて導電層を形成し、ゲート電極１７８に加工する。
次に、ゲート絶縁層１６６およびゲート電極１７８上に、層間絶縁層１７０および層間絶
縁層１７２を形成する（図１８（Ｂ）参照）。層間絶縁層１７０および層間絶縁層１７２
は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化
酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無
機絶縁材料を含む材料を用いて形成することができる。なお、本実施の形態では、層間絶
縁層１７０と層間絶縁層１７２の積層構造としているが、開示する発明の一態様はこれに
限定されない。１層としても良いし、３層以上の積層構造としても良い。
なお、上記層間絶縁層１７２は、その表面が平坦になるように形成することが望ましい。
表面が平坦になるように層間絶縁層１７２を形成することで、層間絶縁層１７２上に、電
極や配線などを好適に形成することができるためである。
次に、ゲート絶縁層１６６、層間絶縁層１７０、および層間絶縁層１７２に、電極１３６
ａ、電極１３６ｂ、電極１３６ｃ、ソース電極またはドレイン電極１４２ａ、ソース電極
またはドレイン電極１４２ｂにまで達する開口を形成し、当該開口に埋め込むように導電
層を形成する。そして、エッチングやＣＭＰといった方法を用いて上記導電層の一部を除
去し、層間絶縁層１７２を露出させて、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電
極１５４ｄ、電極１５４ｅを形成する（図１８（Ｃ）参照）。
上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは
、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチング
としてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の
観点からは、ドライエッチングを用いることが好適である。
導電層の形成は、ＰＶＤ法やＣＶＤ法などを用いて行うことができる。導電層の形成に用
いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン
、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合
物（例えば窒化物）などが挙げられる。
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法
により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成す
る方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、下部電
極（ここでは、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ソース電極またはドレイン
電極１４２ａ、ソース電極またはドレイン電極１４２ｂなど）の表面に形成されうる酸化
膜を還元し、下部電極との接触抵抗を低減させる機能を有する。また、その後に形成され
る窒化チタンは、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化
チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。なお
、いわゆるシングルダマシン法に限らず、デュアルダマシン法を適用してもよい。
導電層の一部を除去する際には、露出する層間絶縁層１７２の表面や、電極１５４ａ、電
極１５４ｂ、電極１５４ｃ、電極１５４ｄ、電極１５４ｅの表面などが平坦になるように
加工することが望ましい。このように、表面を平坦化することで、後の工程において、良
好な電極、配線などを形成することが可能となる。
その後、さらに絶縁層１５６を形成し、絶縁層１５６に、電極１５４ａ、電極１５４ｂ、
電極１５４ｃ、電極１５４ｄ、電極１５４ｅにまで達する開口を形成し、当該開口に埋め
込むように導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の一部を
除去し、絶縁層１５６を露出させて、電極１５８ａ、電極１５８ｂ、電極１５８ｃ、電極
１５８ｄを形成する（図１８（Ｄ）参照）。当該工程は、電極１５４ａ等を形成する場合
と同様であるから、詳細は省略する。
上述のような方法でトランジスタ４０２を作製した場合、酸化物半導体層１４０の水素濃
度は５×１０１９／ｃｍ３以下となり、また、トランジスタ４０２のオフ電流は１×１０
－１３Ａ以下となる。このように、水素濃度が十分に低減され、酸素が供給され、高純度
化された酸化物半導体層１４０を適用することで、優れた特性のトランジスタ４０２を得
ることができる。
なお、酸化物半導体層１４０への酸素の供給は、水素濃度を低減した直後に行う場合は、
酸化物半導体層に水素や水などが混入するおそれがないため、極めて良好な特性の酸化物
半導体層を実現することができるという点で好適である。もちろん、良好な特性の酸化物
半導体層を実現できるのであれば、水素濃度の低減処理と、酸素の供給処理は、連続的に
行われる必要はない。例えば、これらの処理の間に別の処理を含んでいても良い。また、
これらの処理を、同時に行っても良い。
また、下部に酸化物半導体以外の材料を用いたトランジスタ１６０を有し、上部に酸化物
半導体を用いたトランジスタ４０２を有するため、両者の特性を併せ持つ優れた特性の不
揮発性のラッチ回路及びそれを用いた半導体装置を作製することができる。
なお、酸化物半導体において、ＤＯＳ（ｄｅｎｓｉｔｙ ｏｆ ｓｔａｔｅ）等の物性研
究は多くなされているが、これらの研究は、局在準位そのものを十分に減らすという思想
を含まない。開示する発明の一態様では、局在準位の原因たり得る水や水素を酸化物半導
体中より除去することで、高純度化した酸化物半導体を作製する。これは、局在準位その
ものを十分に減らすという思想に立脚するものである。そして、これによって極めて優れ
た工業製品の製造を可能とするものである。
なお、水素や水などを除去する際には、同時に酸素が除去されてしまうことがある。この
ため、酸素欠乏により発生する金属の不対結合手に対して酸素を供給し、酸素欠陥による
局在準位を減少させることにより、酸化物半導体をさらに高純度化（ｉ型化）するのは好
適である。たとえば、チャネル形成領域に密接して酸素過剰の酸化膜を形成し、２００℃
～４００℃、代表的には２５０℃程度の温度条件での熱処理を行うことで、当該酸化膜か
ら酸素を供給して、酸素欠陥による局在準位を減少させることが可能である。また、第２
の熱処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。第２の熱処理に続け
て、酸素雰囲気、または水素や水を十分に除去した雰囲気における降温過程を経ることで
、酸化物半導体中に酸素を供給することも可能である。
酸化物半導体の特性を悪化させる要因は、過剰な水素による伝導帯下０．１～０．２ｅＶ
の浅い準位や、酸素欠損による深い準位、などに起因するものと考えられる。これらの欠
陥を無くすために、水素を徹底的に除去し、酸素を十分に供給するという技術思想は正し
いものであろう。
なお、酸化物半導体は一般にｎ型とされているが、開示する発明の一態様では、水や水素
などの不純物を除去すると共に、酸化物半導体の構成元素である酸素を供給することでｉ
型化を実現する。この点、シリコンなどのように不純物を添加してのｉ型化ではなく、従
来にない技術思想を含むものといえる。
本実施の形態に係るチャネル形成領域を構成する半導体材料として酸化物半導体を用いた
トランジスタを、データ保持部のスイッチング素子として用いた不揮発性のラッチ回路を
用いることで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している
論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ
保持部を内蔵したラッチ回路を実現することができる。データの書き込みをトランジスタ
のスイッチングによって行うことから、実質的に書き換え回数に制限がない。また、書き
込み電圧はトランジスタのしきい値電圧程度であり、低い電圧での動作が可能である。ま
たデータ保持部の電位を直接与えるため、データとして保持する電荷量のばらつきを小さ
く抑えることができ、またデータの読み出しを容易に行うことができる。
上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能で
ある。例えば、使用しないブロックの電源をオフにすることで消費電力を低減することが
できる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした
時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うこ
とが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成、動作につい
て、図１９を参照して説明する。
図１９（Ａ）は、ラッチ部４１１と、ラッチ部のデータを保持するデータ保持部４０１と
を有する不揮発性のラッチ回路４００の構成を示している。図１９（Ｂ）は、不揮発性の
ラッチ回路４００のタイミングチャートの例を示している。
図１９（Ａ）は、図１のラッチ部４１１の構成を具体的に示した例である。図１９（Ａ）
は、図１のラッチ部４１１の構成において、第１の素子としてインバータ４１２を用い、
第２の素子としてインバータ４１３を用いた例である。トランジスタ４０２の構成は、実
施の形態１又は実施の形態２と同様とすることができる。
ラッチ部４１１は、インバータ４１２とインバータ４１３とを有している。インバータ４
１２の出力がインバータ４１３の入力に電気的に接続され、インバータ４１３の出力がイ
ンバータ４１２の入力に電気的に接続されるループ構造を有している。またラッチ部４１
１は、スイッチ４３１とスイッチ４３２とを有しており、スイッチ４３２を介してインバ
ータ４１３の出力がインバータ４１２の入力に電気的に接続されている。
インバータ４１２の入力は、スイッチ４３１を介してラッチ回路の入力信号が与えられる
配線４１４に電気的に接続されている。インバータ４１２の出力は、ラッチ回路の出力信
号が与えられる配線４１５に電気的に接続されている。インバータ４１２の入力に接続さ
れるノードをノードＰと呼ぶことにする。ノードＰは、ラッチ回路の入力信号が与えられ
る配線４１４に電気的に接続されている。またノードＰは、インバータ４１３の出力に電
気的に接続されているノードでもある。なお、ノードＰの電位はインバータ４１２の入力
の電位と同電位とする。
データ保持部４０１は、チャネル形成領域を構成する半導体材料として酸化物半導体を用
いたトランジスタ４０２をスイッチング素子として用いている。またこのトランジスタ４
０２のソース電極又はドレイン電極に電気的に接続された容量４０４を有している。この
トランジスタ４０２のソース電極及びドレイン電極の一方に容量４０４の電極の一方が電
気的に接続されている。トランジスタのソース電極及びドレイン電極の他方は、ラッチ部
のインバータ４１２の入力（ノードＰ）に電気的に接続されている。
また、トランジスタのソース電極及びドレイン電極の他方は、ラッチ回路の入力信号が与
えられる配線４１４にスイッチ４３１を介して電気的に接続されている。容量４０４の電
極の他方には電位Ｖｃが与えられる。トランジスタ４０２と容量４０４が電気的に接続さ
れているノードをノードＳと呼ぶことにする。
この酸化物半導体を用いたトランジスタ４０２は、ラッチ部４１１に保持されているデー
タを、データ保持部４０１の容量４０４に書き込む機能を有している。また、トランジス
タ４０２は、データ保持部４０１の容量４０４に書き込んだデータを保持させる機能を有
している。また、トランジスタ４０２は、データ保持部４０１の容量４０４に保持されて
いるデータをラッチ部４１１に読み出す機能を有している。
配線４１４には前段の回路から入力信号ＩＮの電位が与えられる。配線４１５の電位は出
力信号ＯＵＴとして後段の回路に与えられる。スイッチ４３１にはクロック信号φ１の電
位が与えられる。クロック信号φ１にハイレベルの電位が与えられると、スイッチ４３１
がオンとなる。スイッチ４３２にはクロック信号φ２の電位が与えられる。クロック信号
φ２にハイレベルの電位が与えられると、スイッチ４３２がオンとなる。トランジスタ４
０２のゲートには制御信号φＬＳの電位が与えられる。制御信号φＬＳにハイレベルの電
位が与えられると、トランジスタ４０２がオンとなる。通常の動作期間において、クロッ
ク信号φ２はクロック信号φ１を反転した信号を有している。ここでは制御信号、クロッ
ク信号がハイレベルのときに、トランジスタ、スイッチがオンとなる例を示している。
ラッチ部４１１が有するインバータ４１２、インバータ４１３にはそれぞれ、ハイレベル
の電源電圧ＶＤＤ及びローレベルの電源電圧ＶＳＳが与えられている。
次に、図１９（Ｂ）に、不揮発性のラッチ回路４００が動作状態の期間（動作期間）と停
止状態の期間（非動作期間）における、入力信号ＩＮ、出力信号ＯＵＴ、制御信号φＬＳ
、クロック信号φ１、クロック信号φ２の電位のタイミングチャートの例を示す。またデ
ータ保持部４０１のノードＳ、ラッチ部４１１のノードＰ、ラッチ部４１１が有するイン
バータ４１２およびインバータ４１３の電源電圧ＶＤＤ－Ｌの電位を併せて示す。ノード
Ｓは、容量４０４の一方の電極の電位を示している。なお容量４０４の他方の電極には所
定の電位Ｖｃが与えられている。例えば接地電位が与えられている。
図１９（Ｂ）において、期間ａ、期間ｂ、期間ｄ、期間ｅはラッチ回路４００が動作状態
の期間（動作期間）であり、期間ｃはラッチ回路４００が停止状態の期間（非動作期間）
である。期間ａ、期間ｅはラッチ回路４００の通常の動作期間であり、クロック信号φ１
、クロック信号φ２に交互にハイレベル又はローレベルの電位が与えられている。期間ｂ
は、非動作期間の前の準備期間である。期間ｂを立ち下げ期間ともいう。期間ｄは、非動
作期間の後、電源が供給され、通常の動作期間に入るまでの準備期間である。期間ｄを立
ち上げ期間ともいう。
通常の動作期間（期間ａ）において、クロック信号φ１にハイレベル、クロック信号φ２
にローレベルの電位が与えられると、スイッチ４３２がオフとなりインバータループが切
断されると共に、スイッチ４３１がオンとなり、入力信号の電位がインバータ４１２に入
力される。入力信号の電位はインバータ４１２で反転され、出力信号ＯＵＴとして後段の
回路に与えられる。クロック信号φ１にハイレベルの電位が与えられるときに、入力信号
の電位がハイレベルであれば、ローレベルの電位を有する出力信号が得られる。クロック
信号φ１にハイレベルの電位が与えられるときに、入力信号の電位がローレベルであれば
、ハイレベルの電位を有する出力信号が得られる。
クロック信号φ１にローレベル、クロック信号φ２にハイレベルの電位が与えられると、
スイッチ４３１がオフとなると共に、スイッチ４３２がオンとなりインバータループが形
成され、出力信号ＯＵＴの電位が保持される（データがラッチされる。すなわちラッチ回
路の論理状態が保持される）。
通常の動作期間において、制御信号φＬＳにはトランジスタ４０２がオフとなる電位が与
えられ、トランジスタ４０２がオンとなる電位は与えられない。ノードＳは、以前から保
持していた電荷に応じた電位を有する。ここでは不定値とした。
次に、非動作期間の前の準備期間（期間ｂ）において、制御信号φＬＳにトランジスタ４
０２がオンとなる電位が与えられると、トランジスタ４０２がオンとなり、ラッチ部のイ
ンバータ４１２の入力（ノードＰ）の電位がノードＳに与えられる（書き込み）。ラッチ
部のインバータ４１２の入力（ノードＰ）の電位がハイレベルであれば、ノードＳの電位
がハイレベルとなる。ノードＳには、電位に応じた電荷が蓄積される。
その後、制御信号φＬＳにトランジスタ４０２がオフとなる電位が与えられ、トランジス
タ４０２がオフとなり、ノードＳはフローティングの状態になる。その結果、ノードＳに
蓄積された電荷はそのまま保持される（保持）。
なお、期間ｂにおいて、クロック信号φ２、クロック信号φ１は期間ａの終了時の電位を
保てばよい。或いは、クロック信号φ２をハイレベル、クロック信号φ１をローレベルに
固定し、期間ａ終了時のデータをラッチしても構わない。
次に、非動作期間（期間ｃ）において、電源の供給が停止され、電源電圧ＶＤＤ－Ｌが低
下する。クロック信号φ１、クロック信号φ２、入力信号ＩＮ、出力信号ＯＵＴはＶＤＤ
－ＶＳＳ間のどのような値をとっても構わない。この間、制御信号φＬＳの電位はトラン
ジスタ４０２がオフ状態となるように、ローレベルに保持される。例えば、接地電位に保
持される。非動作期間（期間ｃ）において、トランジスタ４０２をオフ状態とすることに
より、ノードＳに蓄積された電荷が保持される（保持）。
次に、非動作期間の後、通常の動作期間に入るまでの準備期間（期間ｄ）において、電源
が供給され、クロック信号φ２、クロック信号φ１はローレベルに固定する。ノードＰ及
び出力信号ＯＵＴの電位は、電源が供給される前のノードＰの電位や出力信号ＯＵＴの電
位等に依存するが、ここでは、ノードＰがローレベル、出力信号ＯＵＴがハイレベルであ
るとする。
そして、制御信号φＬＳにトランジスタ４０２がオンとなる電位が与えられると、トラン
ジスタ４０２がオンとなり、ノードＳに保持されていた電位がラッチ部４１１に与えられ
る。具体的には、ノードＳとインバータ４１２の入力（ノードＰ）とで電荷が分配され、
インバータ４１２の入力（ノードＰ）には、ノードＳに蓄積された電荷に応じた電位が与
えられる。ここでは、ノードＳに蓄積された電荷がラッチ部４１１に分配され、インバー
タ４１２の入力（ノードＰ）の電位が上昇し、ノードＳの電位は多少減少する。その結果
、インバータ４１２の入力（ノードＰ）の電位とノードＳの電位は、実質的にハイレベル
の電位となる。
そして、ラッチ部のノードＰの電位がインバータ４１２で反転され、出力信号ＯＵＴとし
て後段の回路に与えられる。ここでは、ノードＳに保持されていた電位、ラッチ部のノー
ドＰに与えられる電位がハイレベルであり、ローレベルの電位を有する出力信号が得られ
る例を示している。これにより、ラッチ回路の論理状態を、非動作期間に入る前の論理状
態に戻すことができる。
その後、制御信号φＬＳにトランジスタ４０２がオフとなる電位が与えられ、トランジス
タ４０２がオフとなり、ノードＳはフローティングの状態になる。その結果、ノードＳに
蓄積された電荷はそのまま保持される（保持）。ノードＳに蓄積された電荷は、次に制御
信号φＬＳにトランジスタ４０２がオンとなる電位が与えられるタイミングで書き換えら
れる。従って、次に制御信号φＬＳにトランジスタ４０２がオンとなる電位が与えられる
タイミングまでは、ノードＳに蓄積された電荷はそのまま保持される。
また、期間ｄにおいて、制御信号φＬＳにトランジスタ４０２がオンとなる電位が与えら
れた後、クロック信号φ２をハイレベルとする期間を設けても構わない。クロック信号φ
２にハイレベルの電位が与えられると、スイッチ４３２がオンとなりインバータループが
形成される。インバータループが形成されると、出力信号ＯＵＴおよびノードＰにハイレ
ベルもしくはローレベルの電位が与えられ、保持される（データがラッチされる）。
上述したように、ラッチ部へのデータ読みだしは、ノードＳとインバータ４１２の入力（
ノードＰ）との電荷の分配によって行われる。ノードＳにハイレベルの電位に応じた電荷
が蓄積されている場合は、トランジスタ４０２がオンとなる前のインバータ４１２の入力
（ノードＰ）の電位に依らず、ノードＳとインバータ４１２の入力（ノードＰ）との電荷
の分配後のインバータ４１２の入力（ノードＰ）の電位が、インバータ４１２のしきい値
（インバータの出力が反転する入力電位）より高くなるようにする。
また、ノードＳにローレベルの電位に応じた電荷が蓄積されている場合は、トランジスタ
４０２がオンとなる前のインバータ４１２の入力（ノードＰ）の電位に依らず、ノードＳ
とインバータ４１２の入力（ノードＰ）との電荷の分配後のインバータ４１２の入力（ノ
ードＰ）の電位が、インバータ４１２のしきい値（インバータの出力が反転する入力電位
）より低くなるようにする。
このようにするには、例えば、ノードＳが有する容量が、ノードＰが有する容量より大き
いことが好ましい。すなわち、ノードＳが電気的に接続する容量４０４の容量値が、ノー
ドＰが電気的に接続するインバータ４１２の入力容量（インバータが有するトランジスタ
のゲート容量）の容量値より大きいことが好ましい。また、期間ｄにおいて、電位Ｖｃを
ＶＤＤとＶＳＳの間の値とする期間を設けることも有効である。これにより読み出し動作
をより安定に行うことが可能となる。
こうすることで、ノードＰがローレベル、出力信号ＯＵＴがハイレベルである場合に限ら
ず、ノードＰがハイレベル、出力信号ＯＵＴがローレベルである場合についても、ラッチ
部にデータを読み出すことが可能である。また、ノードＳにハイレベルの電位に応じた電
荷が蓄積された場合に限らず、ローレベルの電位に応じた電荷が蓄積された場合であって
も、ラッチ部にデータを読み出すことが可能である。
次に、クロック信号φ１、クロック信号φ２に、交互にハイレベル、ローレベルの電位が
与えられ、通常の動作状態（期間ｅ）となる。通常の動作期間（期間ｅ）の開始時には、
クロック信号φ１、クロック信号φ２は、その前の通常の動作期間（期間ａ）の終了時と
同じ電位（同じ状態）から開始してもよいし、期間ａの終了時とは反転した電位（次の状
態）から開始しても構わない。
本実施の形態に係るチャネル形成領域を構成する半導体材料として酸化物半導体を用いた
トランジスタを、データ保持部のスイッチング素子として用いた不揮発性のラッチ回路を
用いることで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している
論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ
保持部を内蔵したラッチ回路を実現することができる。データの書き込みをトランジスタ
のスイッチングによって行うことから、実質的に書き換え回数に制限がない。また、書き
込み電圧はトランジスタのしきい値電圧程度であり、低い電圧での動作が可能である。ま
たデータ保持部の電位を直接与えるため、データとして保持する電荷量のばらつきを小さ
く抑えることができ、またデータの読み出しを容易に行うことができる。
上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能で
ある。例えば、使用しないブロックの電源をオフにすることで消費電力を低減することが
できる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした
時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うこ
とが可能である。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態４）
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の動作について、図
２０（Ａ）を参照して説明する。不揮発性のラッチ回路の構成は図１９（Ａ）と同じであ
り、タイミングチャートが図１９（Ｂ）とは異なる例を示している。
図２０（Ａ）には、不揮発性のラッチ回路４００が動作状態の期間（動作期間）と停止状
態の期間（非動作期間）における、入力信号ＩＮ、出力信号ＯＵＴ、制御信号φＬＳ、ク
ロック信号φ１、クロック信号φ２の電位のタイミングチャートの例を示す。またデータ
保持部４０１のノードＳ、ラッチ部４１１のノードＰ、電源電圧ＶＤＤ－Ｌの電位を併せ
て示す。ノードＳは、容量４０４の一方の電極の電位を示している。なお容量４０４の他
方の電極には電位Ｖｃが与えられている。
図２０（Ａ）において、期間ａ、期間ｂ、期間ｄ、期間ｅはラッチ回路４００が動作状態
の期間（動作期間）であり、期間ｃはラッチ回路４００が停止状態の期間（非動作期間）
である。期間ａ、期間ｅはラッチ回路４００の通常の動作期間であり、クロック信号φ１
、クロック信号φ２に交互にハイレベル又はローレベルの電位が与えられている。期間ｂ
は、非動作期間の前の準備期間である。期間ｂを立ち下げ期間ともいう。期間ｄは、非動
作期間の後、通常の動作期間に入るまでの準備期間である。期間ｄを立ち上げ期間ともい
う。
図２０（Ａ）において、期間ａ、期間ｂ、期間ｃの動作は、図１９（Ｂ）と同様である。
次に、非動作期間の後、電源が供給され、通常の動作期間に入るまでの準備期間（期間ｄ
）において、クロック信号φ２、クロック信号φ１はローレベルに固定する。ノードＰ及
び出力信号ＯＵＴの電位は、電源が供給される前のノードＰの電位や出力信号ＯＵＴの電
位等に依存するが、ここでは、ノードＰがローレベル、出力信号ＯＵＴがハイレベルであ
るとする。
そして、制御信号φＬＳにトランジスタ４０２がオンとなる電位が与えられると、トラン
ジスタ４０２がオンとなり、ノードＳに保持されていた電位がラッチ部４１１に与えられ
る。具体的には、ノードＳとインバータ４１２の入力（ノードＰ）とで電荷が分配され、
インバータ４１２の入力（ノードＰ）には、ノードＳに蓄積された電荷に応じた電位が与
えられる。ここでは、ノードＳに蓄積された電荷がラッチ部４１１に分配され、インバー
タ４１２の入力（ノードＰ）の電位が上昇し、ノードＳの電位は多少減少する。
その結果、インバータ４１２の入力（ノードＰ）の電位とノードＳの電位は、実質的にハ
イレベルの電位となる。そして、ラッチ部のノードＰの電位がインバータ４１２で反転さ
れ、出力信号ＯＵＴとして後段の回路に与えられる。ここでは、ノードＳに保持されてい
た電位、ラッチ部のノードＰに与えられる電位がハイレベルであり、ローレベルの電位を
有する出力信号が得られる例を示している。これにより、ラッチ回路の論理状態を、非動
作期間に入る前の論理状態に戻すことができる。
次に、制御信号φＬＳにトランジスタ４０２がオンとなる電位が与えられたままの状態で
、クロック信号φ２にハイレベルの電位が与えられる。クロック信号φ２にハイレベルの
電位が与えられると、スイッチ４３２がオンとなりインバータループが形成される。イン
バータループが形成されると、出力信号ＯＵＴおよびノードＰにハイレベルもしくはロー
レベルの電位が与えられ、保持される（データがラッチされる）。
特に、ノードＳとインバータ４１２の入力（ノードＰ）とで電荷が分配された結果、イン
バータ４１２の入力（ノードＰ）がハイレベルもしくはローレベルから多少ずれた電位と
なっていても、あらためてハイレベルもしくはローレベルの電位が供給される。そしてノ
ードＰの電位がノードＳに与えられる。これにより、ノードＳがハイレベルもしくはロー
レベルから多少ずれた電位となっていても、あらためてハイレベルもしくはローレベルの
電位が供給される。その結果、ノードＳの電位を変動前の状態に戻す（再書き込みとも呼
ぶ）ことができる。
その後、制御信号φＬＳにトランジスタ４０２がオフとなる電位が与えられ、トランジス
タ４０２がオフとなり、ノードＳはフローティングの状態になる。その結果、ノードＳに
蓄積された電荷はそのまま保持される（保持）。ノードＳに蓄積された電荷は、次に制御
信号φＬＳにトランジスタ４０２がオンとなる電位が与えられるタイミングで書き換えら
れる。従って、次に制御信号φＬＳにトランジスタ４０２がオンとなる電位が与えられる
タイミングまでは、ノードＳに蓄積された電荷はそのまま保持される。
上述したように、ラッチ部へのデータ読みだしは、ノードＳとインバータ４１２の入力（
ノードＰ）との電荷の分配によって行われる。ノードＳにハイレベルの電位に応じた電荷
が蓄積されている場合は、トランジスタ４０２がオンとなる前のインバータ４１２の入力
（ノードＰ）の電位に依らず、ノードＳとインバータ４１２の入力（ノードＰ）との電荷
の分配後のインバータ４１２の入力（ノードＰ）の電位が、インバータ４１２のしきい値
（インバータの出力が反転する入力電位）より高くなるようにする。
また、ノードＳにローレベルの電位に応じた電荷が蓄積されている場合は、トランジスタ
４０２がオンとなる前のインバータ４１２の入力（ノードＰ）の電位に依らず、ノードＳ
とインバータ４１２の入力（ノードＰ）との電荷の分配後のインバータ４１２の入力（ノ
ードＰ）の電位が、インバータ４１２のしきい値（インバータの出力が反転する入力電位
）より低くなるようにする。
このようにするには、例えば、ノードＳが有する容量が、ノードＰが有する容量より大き
いことが好ましい。すなわち、ノードＳが電気的に接続する容量４０４の容量値が、ノー
ドＰが電気的に接続するインバータ４１２の入力容量（インバータが有するトランジスタ
のゲート容量）の容量値より大きいことが好ましい。また、期間ｄにおいて、電位Ｖｃを
ＶＤＤとＶＳＳの間の値とする期間を設けることも有効である。これにより読み出し動作
をより安定に行うことが可能となる。
こうすることで、ノードＰがローレベル、出力信号ＯＵＴがハイレベルである場合に限ら
ず、ノードＰがハイレベル、出力信号ＯＵＴがローレベルである場合についても、ラッチ
部にデータを読み出すことが可能である。また、ノードＳにハイレベルの電位に応じた電
荷が蓄積された場合に限らず、ローレベルの電位に応じた電荷が蓄積された場合であって
も、ラッチ部にデータを読み出すことが可能である。
次に、クロック信号φ１、クロック信号φ２に、交互にハイレベル、ローレベルの電位が
与えられ、通常の動作状態（期間ｅ）となる。通常の動作期間（期間ｅ）の開始時には、
クロック信号φ１、クロック信号φ２は、その前の通常の動作期間（期間ａ）の終了時と
同じ電位（同じ状態）から開始してもよいし、期間ａの終了時とは反転した電位（次の状
態）から開始しても構わない。
本実施の形態に係るチャネル形成領域を構成する半導体材料として酸化物半導体を用いた
トランジスタを、データ保持部のスイッチング素子として用いた不揮発性のラッチ回路を
用いることで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している
論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ
保持部を内蔵したラッチ回路を実現することができる。
また、データの書き込みをトランジスタのスイッチングによって行うことから、実質的に
書き換え回数に制限がない。また、書き込み電圧はトランジスタのしきい値電圧程度であ
り、低い電圧での動作が可能である。またデータ保持部の電位を直接与えるため、データ
として保持する電荷量のばらつきを小さく抑えることができ、またデータの読み出しを容
易に行うことができる。
上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能で
ある。例えば、使用しないブロックの電源をオフにすることで消費電力を低減することが
できる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした
時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うこ
とが可能である。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態５）
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の動作について、図
２０（Ｂ）を参照して説明する。不揮発性のラッチ回路の構成は図１９（Ａ）と同じであ
り、タイミングチャートが図１９（Ｂ）、図２０（Ａ）とは異なる例を示している。
図２０（Ｂ）には、不揮発性のラッチ回路４００が動作状態の期間（動作期間）と停止状
態の期間（非動作期間）における、入力信号ＩＮ、出力信号ＯＵＴ、制御信号φＬＳ、ク
ロック信号φ１、クロック信号φ２の電位のタイミングチャートの例を示す。またデータ
保持部４０１のノードＳ、ラッチ部４１１のノードＰ、電源電圧ＶＤＤ－Ｌの電位、容量
４０４の他方の電極の電位Ｖｃを併せて示す。ノードＳは、容量４０４の一方の電極の電
位を示している。
図２０（Ｂ）において、期間ａ、期間ｂ、期間ｄ、期間ｅはラッチ回路４００が動作状態
の期間（動作期間）であり、期間ｃはラッチ回路４００が停止状態の期間（非動作期間）
である。期間ａ、期間ｅはラッチ回路４００の通常の動作期間であり、クロック信号φ１
、クロック信号φ２に交互にハイレベル又はローレベルの電位が与えられている。期間ｂ
は、非動作期間の前の準備期間である。期間ｂを立ち下げ期間ともいう。期間ｄは、非動
作期間の後、電源が供給され、通常の動作期間に入るまでの準備期間である。期間ｄを立
ち上げ期間ともいう。
図２０（Ｂ）において、期間ａ、期間ｂ、期間ｃの動作は、図１９（Ｂ）と同様である。
次に、非動作期間の後、通常の動作期間に入るまでの準備期間（期間ｄ）において、電源
が供給され、クロック信号φ２、クロック信号φ１はローレベルに固定する。ノードＰ及
び出力信号ＯＵＴの電位は、電源が供給される前のノードＰの電位や出力信号ＯＵＴの電
位等に依存するが、ここでは、ノードＰがローレベル、出力信号ＯＵＴがハイレベルであ
るとする。
そして、制御信号φＬＳにトランジスタ４０２がオンとなる電位が与えられると、トラン
ジスタ４０２がオンとなり、ノードＳに保持されていた電位がラッチ部４１１に与えられ
る。具体的には、ノードＳとインバータ４１２の入力（ノードＰ）とで電荷が分配される
。そして、制御信号φＬＳにトランジスタ４０２がオンとなる電位が与えられるタイミン
グで、容量の他方の電極の電位Ｖｃに所定の電位を与える。電位Ｖｃは、ローレベルの電
位から上昇させ、ローレベルとハイレベルの間の電位にする。
これにより、インバータ４１２の入力（ノードＰ）には、ノードＳとの電荷の分配によっ
て決まる電位に、容量の他方の電極の電位Ｖｃの増分を加味した電位が与えられる。ここ
では、ノードＳに蓄積された電荷がラッチ部４１１に分配されるとともに、電位Ｖｃに所
定の電位が与えられることで、インバータ４１２の入力（ノードＰ）の電位が上昇し、ノ
ードＳの電位は多少減少する。その結果、インバータ４１２の入力（ノードＰ）の電位と
ノードＳの電位は、実質的にハイレベルの電位となる。
そして、ラッチ部のノードＰの電位がインバータ４１２で反転され、出力信号ＯＵＴとし
て後段の回路に与えられる。これにより、ラッチ回路の論理状態を、非動作期間に入る前
の論理状態に戻すことができる。その後、容量の他方の電極の電位Ｖｃを戻し、ローレベ
ルの電位にする。
次に、制御信号φＬＳにトランジスタ４０２がオンとなる電位が与えられたままの状態で
、クロック信号φ２にハイレベルの電位が与えられる。クロック信号φ２にハイレベルの
電位が与えられると、スイッチ４３２がオンとなりインバータループが形成される。イン
バータループが形成されると出力信号ＯＵＴおよびノードＰにハイレベルもしくはローレ
ベルの電位が与えられ、保持される（データがラッチされる）。
特に、ノードＳとインバータ４１２の入力（ノードＰ）とで電荷が分配された結果、イン
バータ４１２の入力（ノードＰ）がハイレベルもしくはローレベルから多少ずれた電位と
なっていても、あらためてハイレベルもしくはローレベルの電位が供給される。そしてノ
ードＰの電位がノードＳに与えられる。これにより、ノードＳがハイレベルもしくはロー
レベルから多少ずれた電位となっていても、あらためてハイレベルもしくはローレベルの
電位が供給される。その結果、ノードＳの電位を変動前の状態に戻す（再書き込みとも呼
ぶ）ことができる。
その後、制御信号φＬＳにトランジスタ４０２がオフとなる電位が与えられ、トランジス
タ４０２がオフとなり、ノードＳはフローティングの状態になる。その結果、ノードＳに
蓄積された電荷はそのまま保持される（保持）。ノードＳに蓄積された電荷は、次に制御
信号φＬＳにトランジスタ４０２がオンとなる電位が与えられるタイミングで書き換えら
れる。従って、次に制御信号φＬＳにトランジスタ４０２がオンとなる電位が与えられる
タイミングまでは、ノードＳに蓄積された電荷はそのまま保持される。
上述したように、ラッチ部へのデータ読みだしは、ノードＳとインバータ４１２の入力（
ノードＰ）との電荷の分配と電位Ｖｃの制御によって行われる。ノードＳにハイレベルの
電位に応じた電荷が蓄積されている場合は、トランジスタ４０２がオンとなる前のインバ
ータ４１２の入力（ノードＰ）の電位に依らず、ノードＳとインバータ４１２の入力（ノ
ードＰ）との電荷の分配後のインバータ４１２の入力（ノードＰ）の電位が、インバータ
４１２のしきい値（インバータの出力が反転する入力電位）より高くなるようにする。
また、ノードＳにローレベルの電位に応じた電荷が蓄積されている場合は、トランジスタ
４０２がオンとなる前のインバータ４１２の入力（ノードＰ）の電位に依らず、ノードＳ
とインバータ４１２の入力（ノードＰ）との電荷の分配後のインバータ４１２の入力（ノ
ードＰ）の電位が、インバータ４１２のしきい値（インバータの出力が反転する入力電位
）より低くなるようにする。
このようにするには、例えば、ノードＳが有する容量が、ノードＰが有する容量より大き
いことが好ましい。すなわち、ノードＳが電気的に接続する容量４０４の容量値が、ノー
ドＰが電気的に接続するインバータ４１２の入力容量（インバータが有するトランジスタ
のゲート容量）の容量値より大きいことが好ましい。また、期間ｄにおいて、電位Ｖｃを
ＶＤＤとＶＳＳの間の値とする期間を設けることも有効である。これにより読み出し動作
をより安定に行うことが可能となる。
こうすることで、ノードＰがローレベル、出力信号ＯＵＴがハイレベルである場合に限ら
ず、ノードＰがハイレベル、出力信号ＯＵＴがローレベルである場合についても、ラッチ
部にデータを読み出すことが可能である。また、ノードＳにハイレベルの電位に応じた電
荷が蓄積された場合に限らず、ローレベルの電位に応じた電荷が蓄積された場合であって
も、ラッチ部にデータを読み出すことが可能である。
特に、本実施の形態で説明したように、制御信号φＬＳにトランジスタ４０２がオンとな
る電位が与えられるタイミングで、容量の他方の電極の電位Ｖｃに所定の電位を与えるこ
とにより、読み出しをより安定に行うことが可能となる。
例えば、容量４０４の容量値が小さい場合や、電源供給を停止する期間が長い場合におい
て、電荷の分配後のインバータ４１２の入力（ノードＰ）の電位と、インバータ４１２の
しきい値（インバータの出力が反転する入力電位）との大小関係を保つことが難しくなり
、読み出しの安定性が低下する可能性がある。
そのような場合であっても、容量の他方の電極の電位Ｖｃに所定の電位を与えることで、
上述した電位の大小関係を保ち、また、その電位差をなるべく大きく保つように制御する
ことができる。その結果、安定した読み出しを行うことが可能である。つまり、より小さ
い容量値の容量に対しても動作が可能となり、小型化が可能である。あるいは、データ保
持期間をより長くすることが可能である。
なお、容量の他方の電極の電位Ｖｃを戻し、ローレベルの電位にするタイミングは、クロ
ック信号φ２にハイレベルの電位が与えられた後でも構わない。制御信号φＬＳにトラン
ジスタ４０２がオフとなる電位が与えられる前にローレベルの電位に戻せばよい。
次に、クロック信号φ１、クロック信号φ２に、交互にハイレベル、ローレベルの電位が
与えられ、通常の動作状態（期間ｅ）となる。通常の動作期間（期間ｅ）の開始時には、
クロック信号φ１、クロック信号φ２は、その前の通常の動作期間（期間ａ）の終了時と
同じ電位（同じ状態）から開始してもよいし、期間ａの終了時とは反転した電位（次の状
態）から開始しても構わない。
本実施の形態に係るチャネル形成領域を構成する半導体材料として酸化物半導体を用いた
トランジスタを、データ保持部のスイッチング素子として用いた不揮発性のラッチ回路を
用いることで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している
論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ
保持部を内蔵したラッチ回路を実現することができる。
また、データの書き込みをトランジスタのスイッチングによって行うことから、実質的に
書き換え回数に制限がない。また、書き込み電圧はトランジスタのしきい値電圧程度であ
り、低い電圧での動作が可能である。またデータ保持部の電位を直接与えるため、データ
として保持する電荷量のばらつきを小さく抑えることができ、またデータの読み出しを容
易に行うことができる。また、データ保持部の容量をより小さい容量値にすることが可能
となり、小型化が可能である。
上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能で
ある。例えば、使用しないブロックの電源をオフにすることで消費電力を低減することが
できる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした
時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うこ
とが可能である。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態６）
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路を複数有する論理回
路の構成について、図２１を参照して説明する。
図２１は、ラッチ部４１１と、ラッチ部のデータを保持するデータ保持部４０１とを有す
る不揮発性のラッチ回路４００を二つ有する論理回路の構成を示している。この論理回路
はＤ－ＦＦと呼ばれ、例えば、ＣＰＵや各種論理回路内でレジスタとして使用される。
データ保持部４０１の構成は、図１と同様である。ラッチ部４１１の構成は、図１のラッ
チ部４１１の構成において、第１の素子としてＮＡＮＤを用い、第２の素子としてクロッ
クドインバータを用いた例である。
ラッチ部４１１は、ＮＡＮＤ４１２とクロックドインバータ４１３とを有している。ＮＡ
ＮＤ４１２の出力がクロックドインバータ４１３の入力に電気的に接続され、クロックド
インバータ４１３の出力がＮＡＮＤ４１２の入力に電気的に接続されるループ構造を有し
ている。またラッチ部４１１は、アナログスイッチ４３１を有している。
ＮＡＮＤ４１２の入力の一つは、アナログスイッチ４３１を介してラッチ回路４００の入
力信号が与えられる配線４１４に電気的に接続されている。ＮＡＮＤ４１２の出力は、ラ
ッチ回路４００の出力信号が与えられる配線４１５に電気的に接続されている。ＮＡＮＤ
４１２の入力の他の一つは、信号ＲＳＴＢが与えられる配線に電気的に接続されている。
アナログスイッチ４３１にはクロック信号とクロック信号の反転信号が与えられる。クロ
ックドインバータ４１３にはクロック信号とクロック信号の反転信号が与えられる。
図２１に示す論理回路は、上記の不揮発性のラッチ回路４００として、不揮発性のラッチ
回路４００ａと不揮発性のラッチ回路４００ｂとを有している。不揮発性のラッチ回路４
００ａは、前段の回路から入力信号の電位が与えられる配線４１４に電気的に接続してい
る。不揮発性のラッチ回路４００ａの出力信号の電位が与えられる配線４１５は、不揮発
性のラッチ回路４００ｂの入力信号の電位が与えられる配線４１４に電気的に接続してい
る。不揮発性のラッチ回路４００ｂは、後段の回路に不揮発性のラッチ回路４００ｂの出
力信号の電位を与える配線４１５に電気的に接続している。
不揮発性のラッチ回路４００ａが有するアナログスイッチ４３１にはクロック信号φ１と
クロック信号の反転信号φ１ｂが与えられ、クロックドインバータ４１３にはクロック信
号φ２とクロック信号の反転信号φ２ｂが与えられる。また、不揮発性のラッチ回路４０
０ｂが有するアナログスイッチ４３１にはクロック信号φ２とクロック信号の反転信号φ
２ｂが与えられ、クロックドインバータ４１３にはクロック信号φ１とクロック信号の反
転信号φ１ｂが与えられる。
本実施の形態に係る酸化物半導体をチャネル形成領域を構成する半導体材料として用いた
トランジスタを、データ保持部のスイッチング素子として不揮発性のラッチ回路に用いる
ことで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している論理状
態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ保持部
を内蔵したラッチ回路を実現することができる。
また、データの書き込みをトランジスタのスイッチングによって行うことから、実質的に
書き換え回数に制限がない。また、書き込み電圧はトランジスタのしきい値電圧程度であ
り、低い電圧での動作が可能である。またデータ保持部の電位を直接与えるため、データ
として保持する電荷量のばらつきを小さく抑えることができ、またデータの読み出しを容
易に行うことができる。
上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能で
ある。例えば、使用しないブロックの電源をオフにすることで消費電力を低減することが
できる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした
時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うこ
とが可能である。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態７）
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成について、図
２２を参照して説明する。図２２は、図１とは異なる例を示している。図２２は、ラッチ
部４１１と、ラッチ部のデータを保持するデータ保持部４０１とを有する不揮発性のラッ
チ回路４００の構成を示している。
図２２に示す不揮発性のラッチ回路４００は、第１の素子（Ｄ１）４１２の出力が第２の
素子（Ｄ２）４１３の入力に電気的に接続され、第２の素子（Ｄ２）４１３の出力が第１
の素子（Ｄ１）４１２の入力に電気的に接続されるループ構造を有するラッチ部４１１と
、ラッチ部のデータを保持するデータ保持部４０１とを有している。
第１の素子（Ｄ１）４１２の入力は、ラッチ回路の入力信号が与えられる配線４１４に電
気的に接続されている。第１の素子（Ｄ１）４１２の出力は、ラッチ回路の出力信号が与
えられる配線４１５に電気的に接続されている。
第１の素子（Ｄ１）４１２の入力が複数ある場合は、そのうちの一をラッチ回路の入力信
号が与えられる配線４１４に電気的に接続することができる。第２の素子（Ｄ２）４１３
の入力が複数ある場合は、そのうちの一を第１の素子（Ｄ１）４１２の出力に電気的に接
続することができる。
第１の素子（Ｄ１）４１２は、入力された信号を反転したものが出力となる素子を用いる
ことができる。例えば、第１の素子（Ｄ１）４１２には、インバータ、ＮＡＮＤ（ナンド
）、ＮＯＲ（ノア）、クロックドインバータ等を用いることができる。また、第２の素子
（Ｄ２）４１３は、入力された信号を反転したものが出力となる素子を用いることができ
る。例えば、第２の素子（Ｄ２）４１３には、インバータ、ＮＡＮＤ（ナンド）、ＮＯＲ
（ノア）、クロックドインバータ等を用いることができる。
データ保持部４０１は、チャネル形成領域を構成する半導体材料として酸化物半導体を用
いたトランジスタ４０２ａ、トランジスタ４０２ｂをスイッチング素子として用いている
。またこのトランジスタ４０２ａのソース電極又はドレイン電極に電気的に接続された容
量４０４ａ、及びトランジスタ４０２ｂのソース電極又はドレイン電極に電気的に接続さ
れた容量４０４ｂを有している。
このトランジスタ４０２ａのソース電極及びドレイン電極の一方に容量４０４ａの電極の
一方が電気的に接続され、トランジスタ４０２ｂのソース電極及びドレイン電極の一方に
容量４０４ｂの電極の一方が電気的に接続されている。トランジスタ４０２ａのソース電
極及びドレイン電極の他方は、第１の素子（Ｄ１）４１２の入力やラッチ回路の入力信号
が与えられる配線４１４に電気的に接続されている。トランジスタ４０２ｂのソース電極
及びドレイン電極の他方は、第１の素子（Ｄ１）４１２の出力やラッチ回路の出力信号が
与えられる配線４１５に電気的に接続されている。容量４０４ａの電極の他方、及び容量
４０４ｂの電極の他方には電位Ｖｃが与えられる。
この酸化物半導体を用いたトランジスタ４０２ａ、トランジスタ４０２ｂは、ラッチ部４
１１に保持されているデータを、データ保持部４０１の容量４０４ａ、容量４０４ｂに書
き込む機能を有している。また、トランジスタ４０２ａ、トランジスタ４０２ｂは、デー
タ保持部４０１の容量４０４ａ、容量４０４ｂに書き込んだデータを保持させる機能を有
している。また、トランジスタ４０２ａ、トランジスタ４０２ｂは、データ保持部４０１
の容量４０４ａ、容量４０４ｂに保持されているデータをラッチ部４１１に読み出す機能
を有している。
ラッチ部４１１に保持されているデータの、データ保持部４０１への書き込み、保持、デ
ータ保持部４０１からラッチ部４１１へのデータの読み出し、データの書き換えの動作に
ついて説明する。まず、トランジスタ４０２ａ、トランジスタ４０２ｂのゲート電極にそ
れぞれのトランジスタがオン状態となる電位を供給し、トランジスタ４０２ａ、トランジ
スタ４０２ｂをオン状態とする。
これにより、ラッチ部に保持されているデータ、すなわちラッチ部に保持されている第１
の素子（Ｄ１）４１２の入力の電位が容量４０４ａの一方の電極に与えられ、ラッチ部に
保持されている第１の素子（Ｄ１）４１２の出力の電位が容量４０４ｂの一方の電極に与
えられる。その結果、容量４０４ａの一方の電極には、第１の素子（Ｄ１）４１２の入力
の電位に応じた電荷が蓄積され、容量４０４ｂの一方の電極には、第１の素子（Ｄ１）４
１２の出力の電位に応じた電荷が蓄積される（書き込み）。
その後、トランジスタ４０２ａ、トランジスタ４０２ｂのゲート電極の電位をそれぞれの
トランジスタがオフ状態となる電位として、トランジスタ４０２ａ、トランジスタ４０２
ｂをオフ状態とすることにより、容量４０４ａ、容量４０４ｂの一方の電極に蓄積された
電荷が保持される（保持）。
また、トランジスタ４０２ａ、トランジスタ４０２ｂのゲート電極にそれぞれのトランジ
スタがオン状態となる電位を供給し、トランジスタ４０２ａ、トランジスタ４０２ｂをオ
ン状態とすることにより、容量４０４ａの一方の電極と第１の素子（Ｄ１）４１２の入力
とで電荷が分配されると共に、容量４０４ｂの一方の電極と第１の素子（Ｄ１）４１２の
出力とで電荷が分配される。その結果、第１の素子（Ｄ１）４１２の入力および出力には
、容量４０４ａ、容量４０４ｂの一方の電極に蓄積された電荷に応じた電位が与えられる
。その結果、データの読み出しを行うことができる（読み出し）。データの書き換えは、
上記データの書き込みおよび保持と同様に行うことができる。
本実施の形態に係る酸化物半導体をチャネル形成領域を構成する半導体材料として用いた
トランジスタを、データ保持部のスイッチング素子として不揮発性のラッチ回路に用いる
ことで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している論理状
態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ保持部
を内蔵したラッチ回路を実現することができる。
また、データの書き込みをトランジスタのスイッチングによって行うことから、実質的に
書き換え回数に制限がない。また、書き込み電圧はトランジスタのしきい値電圧程度であ
り、低い電圧での動作が可能である。またデータ保持部の電位を直接与えるため、データ
として保持する電荷量のばらつきを小さく抑えることができ、またデータの読み出しを容
易に行うことができる。
上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能で
ある。例えば、使用しないブロックの電源をオフにすることで消費電力を低減することが
できる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした
時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うこ
とが可能である。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態８）
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成、動作につい
て、図２３、図２４を参照して説明する。
図２３は、ラッチ部４１１と、ラッチ部のデータを保持するデータ保持部４０１とを有す
る不揮発性のラッチ回路４００の構成を示している。図２４は、不揮発性のラッチ回路４
００のタイミングチャートの例を示している。
図２３は、図２２のラッチ部４１１の構成を具体的に示した例である。図２３は、図２２
のラッチ部４１１の構成において、第１の素子としてインバータ４１２を用い、第２の素
子としてインバータ４１３を用いた例である。トランジスタ４０２ａ、トランジスタ４０
２ｂの構成は、実施の形態１又は実施の形態２と同様とすることができる。
ラッチ部４１１は、インバータ４１２とインバータ４１３とを有している。インバータ４
１２の出力がインバータ４１３の入力に電気的に接続され、インバータ４１３の出力がイ
ンバータ４１２の入力に電気的に接続されるループ構造を有している。またラッチ部４１
１は、スイッチ４３１とスイッチ４３２とを有しており、スイッチ４３２を介してインバ
ータ４１３の出力がインバータ４１２の入力に電気的に接続されている。
インバータ４１２の入力は、スイッチ４３１を介してラッチ回路の入力信号が与えられる
配線４１４に電気的に接続されている。インバータ４１２の出力は、ラッチ回路の出力信
号が与えられる配線４１５に電気的に接続されている。インバータ４１２の入力に接続さ
れるノードをノードＰと呼ぶことにする。ノードＰは、ラッチ回路の入力信号が与えられ
る配線４１４に電気的に接続されている。またノードＰは、インバータ４１３の出力に電
気的に接続されているノードでもある。なお、ノードＰの電位はインバータ４１２の入力
の電位と同電位とする。
データ保持部４０１は、チャネル形成領域を構成する半導体材料として酸化物半導体を用
いたトランジスタ４０２ａ、トランジスタ４０２ｂをスイッチング素子として用いている
。またこのトランジスタ４０２ａのソース電極又はドレイン電極に電気的に接続された容
量４０４ａ、及びトランジスタ４０２ｂのソース電極又はドレイン電極に電気的に接続さ
れた容量４０４ｂを有している。
このトランジスタ４０２ａのソース電極及びドレイン電極の一方に容量４０４ａの電極の
一方が電気的に接続され、トランジスタ４０２ｂのソース電極及びドレイン電極の一方に
容量４０４ｂの電極の一方が電気的に接続されている。トランジスタ４０２ａのソース電
極及びドレイン電極の他方は、ラッチ回路の入力信号が与えられる配線４１４やラッチ部
のインバータ４１２の入力（ノードＰ）に電気的に接続されている。
トランジスタ４０２ｂのソース電極及びドレイン電極の他方は、ラッチ回路の出力信号が
与えられる配線４１５やラッチ部のインバータ４１２の出力に電気的に接続されている。
容量４０４ａの電極の他方、及び容量４０４ｂの電極の他方には電位Ｖｃが与えられる。
トランジスタ４０２ａと容量４０４ａ、トランジスタ４０２ｂと容量４０４ｂがそれぞれ
電気的に接続されているノードをノードＳ１、ノードＳ２と呼ぶことにする。
この酸化物半導体を用いたトランジスタ４０２ａ、トランジスタ４０２ｂは、ラッチ部４
１１に保持されているデータを、データ保持部４０１の容量４０４ａ、容量４０４ｂに書
き込む機能を有している。また、トランジスタ４０２ａ、トランジスタ４０２ｂは、デー
タ保持部４０１の容量４０４ａ、容量４０４ｂに書き込んだデータを保持させる機能を有
している。また、トランジスタ４０２ａ、トランジスタ４０２ｂは、データ保持部４０１
の容量４０４ａ、容量４０４ｂに保持されているデータをラッチ部４１１に読み出す機能
を有している。
配線４１４には前段の回路から入力信号ＩＮの電位が与えられる。配線４１５の電位は出
力信号ＯＵＴとして後段の回路に与えられる。スイッチ４３１にはクロック信号φ１の電
位が与えられる。クロック信号φ１にハイレベルの電位が与えられると、スイッチ４３１
がオンとなる。スイッチ４３２にはクロック信号φ２の電位が与えられる。クロック信号
φ２にハイレベルの電位が与えられると、スイッチ４３２がオンとなる。トランジスタ４
０２ａ、トランジスタ４０２ｂのゲートにはそれぞれ制御信号φＬＳの電位が与えられる
。
制御信号φＬＳにハイレベルの電位が与えられると、それぞれのトランジスタがオンとな
る。通常の動作期間において、クロック信号φ２はクロック信号φ１を反転した信号を有
している。ここでは制御信号、クロック信号がハイレベルのときに、トランジスタ、スイ
ッチがオンとなる例を示している。
ラッチ部４１１が有するインバータ４１２、インバータ４１３にはそれぞれ、ハイレベル
の電源電圧ＶＤＤ及びローレベルの電源電圧ＶＳＳが与えられている。
次に、図２４（Ａ）、図２４（Ｂ）に、不揮発性のラッチ回路４００が動作状態の期間（
動作期間）と停止状態の期間（非動作期間）における、入力信号ＩＮ、出力信号ＯＵＴ、
制御信号φＬＳ、クロック信号φ１、クロック信号φ２の電位のタイミングチャートの例
を示す。またデータ保持部４０１のノードＳ１、ノードＳ２、ラッチ部４１１のノードＰ
、ラッチ部４１１が有するインバータ４１２、インバータ４１３の電源電圧ＶＤＤ－Ｌの
電位を併せて示す。
ノードＳ１は、容量４０４ａの一方の電極の電位を示している。ノードＳ２は、容量４０
４ｂの一方の電極の電位を示している。なお容量４０４ａ、容量４０４ｂの他方の電極に
はそれぞれ所定の電位Ｖｃが与えられている。例えば接地電位が与えられている。
先ず図２４（Ａ）について説明する。図２４（Ａ）において、期間ａ、期間ｂ、期間ｄ、
期間ｅはラッチ回路４００が動作状態の期間（動作期間）であり、期間ｃはラッチ回路４
００が停止状態の期間（非動作期間）である。期間ａ、期間ｅはラッチ回路４００の通常
の動作期間であり、クロック信号φ１、クロック信号φ２に交互にハイレベル又はローレ
ベルの電位が与えられている。期間ｂは、非動作期間の前の準備期間である。期間ｂを立
ち下げ期間ともいう。期間ｄは、非動作期間の後、通常の動作期間に入るまでの準備期間
である。期間ｄを立ち上げ期間ともいう。
通常の動作期間（期間ａ）において、クロック信号φ１にハイレベル、クロック信号φ２
にローレベルの電位が与えられると、スイッチ４３２がオフとなりインバータループが切
断されると共に、スイッチ４３１がオンとなり、入力信号の電位がインバータ４１２に入
力される。入力信号の電位はインバータ４１２で反転され、出力信号ＯＵＴとして後段の
回路に与えられる。クロック信号φ１にハイレベルの電位が与えられるときに、入力信号
の電位がハイレベルであれば、ローレベルの電位を有する出力信号が得られる。クロック
信号φ１にハイレベルの電位が与えられるときに、入力信号の電位がローレベルであれば
、ハイレベルの電位を有する出力信号が得られる。
クロック信号φ１にローレベル、クロック信号φ２にハイレベルの電位が与えられると、
スイッチ４３１がオフとなると共に、スイッチ４３２がオンとなりインバータループが形
成され、出力信号ＯＵＴの電位が保持される（データがラッチされる。すなわちラッチ回
路の論理状態が保持される。）。
通常の動作期間において、制御信号φＬＳにはトランジスタ４０２ａ、トランジスタ４０
２ｂがオフとなる電位が与えられ、トランジスタ４０２ａ、トランジスタ４０２ｂがオン
となる電位は与えられない。ノードＳ１、ノードＳ２は、以前から保持していた電荷に応
じた電位を有する。ここでは不定値とした。
次に、非動作期間の前の準備期間（期間ｂ）において、制御信号φＬＳにトランジスタ４
０２ａ、トランジスタ４０２ｂがオンとなる電位が与えられると、トランジスタ４０２ａ
、トランジスタ４０２ｂがオンとなる。これにより、ラッチ部のインバータ４１２の入力
（ノードＰ）の電位が容量４０４ａの一方の電極（ノードＳ１）に与えられ、ラッチ部の
インバータ４１２の出力（或いは出力信号が与えられる配線４１５）の電位が容量４０４
ｂの一方の電極（ノードＳ２）に与えられる。
その結果、容量４０４ａには、ラッチ部のインバータ４１２の入力（ノードＰ）の電位に
応じた電荷が蓄積され、容量４０４ｂには、ラッチ部のインバータ４１２の出力（或いは
出力信号が与えられる配線４１５）の電位に応じた電荷が蓄積される（書き込み）。例え
ば、制御信号φＬＳにトランジスタ４０２ａ、トランジスタ４０２ｂがオンとなる電位が
与えられるタイミングで、ラッチ部のインバータ４１２の入力（ノードＰ）の電位がハイ
レベルであればノードＳ１の電位がハイレベルとなる。またラッチ部のインバータ４１２
の出力（或いは出力信号が与えられる配線４１５）の電位がローレベルであればノードＳ
２の電位がローレベルとなる。
その後、制御信号φＬＳにトランジスタ４０２ａ、トランジスタ４０２ｂがオフとなる電
位が与えられ、それぞれのトランジスタがオフとなり、ノードＳ１、ノードＳ２はフロー
ティングの状態になる。その結果、ノードＳ１、ノードＳ２に蓄積された電荷はそのまま
保持される（保持）。
なお、期間ｂにおいて、クロック信号φ２、クロック信号φ１は期間ａの終了時の電位を
保てばよい。或いは、クロック信号φ２をハイレベル、クロック信号φ１をローレベルに
固定し、期間ａ終了時のデータをラッチしても構わない。
次に、非動作期間（期間ｃ）において、電源の供給が停止され、ラッチ部４１１が有する
インバータ４１２、インバータ４１３の電源電圧ＶＤＤ－Ｌが低下する。クロック信号φ
１、クロック信号φ２、入力信号ＩＮ、出力信号ＯＵＴ、ノードＰの電位はＶＤＤ－ＶＳ
Ｓ間のどのような値をとっても構わない。この間、制御信号φＬＳの電位は、トランジス
タ４０２ａ，４０２ｂがオフ状態となるように、ローレベルに保持される。例えば、接地
電位に保持される。非動作期間（期間ｃ）において、トランジスタ４０２ａ，４０２ｂを
オフ状態とすることにより、ノードＳ１、Ｓ２に蓄積された電荷が保持される（保持）。
次に、非動作期間の後、通常の動作期間に入るまでの準備期間（期間ｄ）に入る。図２４
（Ａ）には、制御信号φＬＳにトランジスタ４０２ａ、トランジスタ４０２ｂがオンとな
る電位が与えられるタイミングでノードＰ、出力信号ＯＵＴの電位がローレベルである場
合の例を示す。
期間ｄにおいて、ラッチ部４１１が有するインバータ４１２、インバータ４１３に電源が
供給される前に、クロック信号φ２がハイレベル、クロック信号φ１がローレベルに固定
される。この状態で、制御信号φＬＳにトランジスタ４０２ａ、トランジスタ４０２ｂが
オンとなる電位が与えられると、それぞれのトランジスタがオンとなり、ノードＳ１、ノ
ードＳ２に保持されていた電位がそれぞれラッチ部４１１に与えられる。
具体的には、ノードＳ１とインバータ４１２の入力（ノードＰ）とで電荷が分配され、イ
ンバータ４１２の入力（ノードＰ）には、ノードＳ１に蓄積された電荷に応じた電位が与
えられる。ここでは、インバータ４１２の入力（ノードＰ）の電位が上昇し、ノードＳ１
の電位は多少減少する。
また、ノードＳ２とインバータ４１２の出力（或いは出力信号が与えられる配線４１５）
とで電荷が分配され、インバータ４１２の出力（或いは出力信号が与えられる配線４１５
）には、ノードＳ２に蓄積された電荷に応じた電位が与えられる。ここでは、インバータ
４１２の入力（ノードＰ）の電位もノードＳ２の電位もローレベルのままとなる。
この状態でインバータ４１２、インバータ４１３に電源が供給されると、インバータ４１
２、インバータ４１３それぞれの入力と出力との間の電位差によって、ラッチ部のインバ
ータ４１２の入力（ノードＰ）はハイレベル、インバータ４１２の出力（或いは出力信号
が与えられる配線４１５）はローレベルとなる。
これにより、データ保持部のデータがラッチ部に読み出され、ラッチ回路の論理状態を、
非動作期間に入る前の論理状態に戻すことができる。このように電源が供給される前に、
インバータ４１２、インバータ４１３それぞれの入力と出力との間に電位差を生じさせる
ことで、ラッチ回路を差動増幅器として用いることができる。その結果、図１９（Ｂ）と
比べてより安定した読み出しが可能となる。
また、電源が供給され、インバータループが形成されると、ノードＰおよび出力信号ＯＵ
Ｔの電位にハイレベルもしくはローレベルの電位が与えられ、保持される（データがラッ
チされる）。そしてノードＰおよび出力信号ＯＵＴの電位がノードＳ１およびＳ２にそれ
ぞれ与えられる。これにより、ノードＳ１およびＳ２にあらためてハイレベルもしくはロ
ーレベルの電位が供給される。その結果、ノードＳ１およびＳ２の電位を変動前の状態に
戻す（再書き込みとも呼ぶ）ことができる。
その後、制御信号φＬＳにトランジスタ４０２ａ、トランジスタ４０２ｂがオフとなる電
位が与えられ、それぞれのトランジスタがオフとなり、ノードＳ１、ノードＳ２はフロー
ティングの状態になる。その結果、ノードＳ１、ノードＳ２に蓄積された電荷はそのまま
保持される（保持）。ノードＳ１、ノードＳ２に蓄積された電荷は、次に制御信号φＬＳ
にトランジスタ４０２ａ、トランジスタ４０２ｂがオンとなる電位が与えられるタイミン
グで書き換えられる。従って、次に制御信号φＬＳにトランジスタ４０２ａ、トランジス
タ４０２ｂがオンとなる電位が与えられるタイミングまでは、ノードＳ１、ノードＳ２に
蓄積された電荷はそのまま保持される。
上述したように、ラッチ部へのデータ読みだしは、ノードＳ１とインバータ４１２の入力
（ノードＰ）との電荷の分配、およびノードＳ２とインバータ４１２の出力（或いは出力
信号が与えられる配線４１５）との電荷の分配、によって行われる。ノードＳ１にハイレ
ベルの電位に応じた電荷が蓄積され、ノードＳ２にローレベルの電位に応じた電荷が蓄積
されている場合は、トランジスタ４０２ａ，４０２ｂがオンとなる前のインバータ４１２
の入力（ノードＰ）および出力（或いは出力信号が与えられる配線４１５）の電位に依ら
ず、電荷の分配後のインバータ４１２の入力（ノードＰ）の電位が、電荷の分配後のイン
バータ４１２の出力（或いは出力信号が与えられる配線４１５）の電位より高くなるよう
にする。
また、ノードＳ１にローレベルの電位に応じた電荷が蓄積され、ノードＳ２にハイレベル
の電位に応じた電荷が蓄積されている場合は、トランジスタ４０２ａ，４０２ｂがオンと
なる前のインバータ４１２の入力（ノードＰ）および出力（或いは出力信号が与えられる
配線４１５）の電位に依らず、電荷の分配後のインバータ４１２の入力（ノードＰ）の電
位が、電荷の分配後のインバータ４１２の出力（或いは出力信号が与えられる配線４１５
）の電位より低くなるようにする。また、電荷の分配後のインバータ４１２の入力（ノー
ドＰ）および出力（或いは出力信号が与えられる配線４１５）の電位の両方があまり低く
ならないようにする。例えば、インバータを構成するトランジスタのしきい値電圧より低
くならないようにする。
このようにするには、ノードＳ１が有する容量が、ノードＰが有する容量より大きいこと
が好ましい。すなわち、ノードＳ１が電気的に接続する容量４０４ａの容量値が、ノード
Ｐが電気的に接続するインバータ４１２の入力容量（インバータが有するトランジスタの
ゲート容量）の容量値より大きいことが好ましい。また、期間ｄにおいて、電位ＶｃをＶ
ＤＤとＶＳＳの間の値とする期間を設けることも有効である。これにより読み出し動作を
より安定に行うことが可能となる。
こうすることで、ノードＰがローレベル、出力信号ＯＵＴがハイレベルである場合に限ら
ず、ノードＰがハイレベル、出力信号ＯＵＴがローレベルである場合についても、ラッチ
部にデータを読み出すことが可能である。また、ノードＳ１にハイレベルの電位に応じた
電荷が蓄積された場合に限らず、ローレベルの電位に応じた電荷が蓄積された場合であっ
ても、ラッチ部にデータを読み出すことが可能である。
次に、クロック信号φ１、クロック信号φ２に、交互にハイレベル、ローレベルの電位が
与えられ、通常の動作状態（期間ｅ）となる。通常の動作期間（期間ｅ）の開始時には、
クロック信号φ１、クロック信号φ２は、その前の通常の動作期間（期間ａ）の終了時と
同じ電位（同じ状態）から開始してもよいし、期間ａの終了時とは反転した電位（次の状
態）から開始しても構わない。
次に図２４（Ｂ）について説明する。図２４（Ｂ）において、期間ａ、期間ｂ、期間ｃの
動作は図２４（Ａ）と同様である。
次に、非動作期間の後、通常の動作期間に入るまでの準備期間（期間ｄ）に入る。図２４
（Ｂ）には、制御信号φＬＳにトランジスタ４０２ａ、トランジスタ４０２ｂがオンとな
る電位が与えられるタイミングでノードＰ、出力信号ＯＵＴの電位がハイレベルである場
合の例を示す。
期間ｄにおいて、ラッチ部４１１が有するインバータ４１２、インバータ４１３に電源が
供給される前に、クロック信号φ２がハイレベル、クロック信号φ１がローレベルに固定
される。この状態で、制御信号φＬＳにトランジスタ４０２ａ、トランジスタ４０２ｂが
オンとなる電位が与えられると、それぞれのトランジスタがオンとなり、ノードＳ１、ノ
ードＳ２に保持されていた電位がそれぞれラッチ部４１１に与えられる。
具体的には、ノードＳ１とインバータ４１２の入力（ノードＰ）とで電荷が分配され、イ
ンバータ４１２の入力（ノードＰ）には、ノードＳ１に蓄積された電荷に応じた電位が与
えられる。ここでは、インバータ４１２の入力（ノードＰ）の電位もノードＳ１の電位も
ハイレベルのままとなる。
また、ノードＳ２とインバータ４１２の出力（或いは出力信号が与えられる配線４１５）
とで電荷が分配され、インバータ４１２の出力（或いは出力信号が与えられる配線４１５
）には、ノードＳ２に蓄積された電荷に応じた電位が与えられる。ここでは、インバータ
４１２の出力（出力信号ＯＵＴ）の電位が減少し、ノードＳ２の電位は多少上昇する。
この状態でインバータ４１２、インバータ４１３に電源が供給されると、インバータ４１
２、インバータ４１３それぞれの入力と出力との間の電位差によって、ラッチ部のインバ
ータ４１２の入力（ノードＰ）はハイレベル、インバータ４１２の出力（或いは出力信号
が与えられる配線４１５）はローレベルとなる。
これにより、データ保持部のデータがラッチ部に読み出され、ラッチ回路の論理状態を、
非動作期間に入る前の論理状態に戻すことができる。このように電源が供給される前に、
インバータ４１２、インバータ４１３それぞれの入力と出力との間に電位差を生じさせる
ことで、ラッチ回路を差動増幅器として用いることができる。その結果、図１９（Ｂ）と
比べてより安定した読み出しが可能となる。
また、電源が供給され、インバータループが形成されると、ノードＰおよび出力信号ＯＵ
Ｔの電位にハイレベルもしくはローレベルの電位が与えられ、保持される（データがラッ
チされる）。そしてノードＰおよび出力信号ＯＵＴの電位がノードＳ１およびＳ２にそれ
ぞれ与えられる。これにより、ノードＳ１およびＳ２にあらためてハイレベルもしくはロ
ーレベルの電位が供給される。その結果、ノードＳ１およびＳ２の電位を変動前の状態に
戻す（再書き込みとも呼ぶ）ことができる。
その後、制御信号φＬＳにトランジスタ４０２ａ、トランジスタ４０２ｂがオフとなる電
位が与えられ、それぞれのトランジスタがオフとなり、ノードＳ１、ノードＳ２はフロー
ティングの状態になる。その結果、ノードＳ１、ノードＳ２に蓄積された電荷はそのまま
保持される（保持）。ノードＳ１、ノードＳ２に蓄積された電荷は、次に制御信号φＬＳ
にトランジスタ４０２ａ、トランジスタ４０２ｂがオンとなる電位が与えられるタイミン
グで書き換えられる。従って、次に制御信号φＬＳにトランジスタ４０２ａ、トランジス
タ４０２ｂがオンとなる電位が与えられるタイミングまでは、ノードＳ１、ノードＳ２に
蓄積された電荷はそのまま保持される。
次に、クロック信号φ１、クロック信号φ２に、交互にハイレベル、ローレベルの電位が
与えられ、通常の動作状態（期間ｅ）となる。通常の動作期間（期間ｅ）の開始時には、
クロック信号φ１、クロック信号φ２は、その前の通常の動作期間（期間ａ）の終了時と
同じ電位（同じ状態）から開始してもよいし、期間ａの終了時とは反転した電位（次の状
態）から開始しても構わない。
なお、ここでは電源が供給される前に、インバータ４１２、インバータ４１３それぞれの
入力と出力との間に電位差を生じさせる例を示したが、本実施の形態に示す不揮発性のラ
ッチ回路の構成（図２３）において、図１９（Ｂ）と同様のタイミングチャートを用いて
動作させることも可能である。
なお、期間ｄにおいて、電位ＶｃをＶＤＤとＶＳＳの間の値とする期間を設けることも有
効である。これにより読み出し動作をより安定に行うことが可能となる。
本実施の形態に係るチャネル形成領域を構成する半導体材料として酸化物半導体を用いた
トランジスタを、データ保持部のスイッチング素子として用いた不揮発性のラッチ回路を
用いることで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している
論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ
保持部を内蔵したラッチ回路を実現することができる。
また、データの書き込みをトランジスタのスイッチングによって行うことから、実質的に
書き換え回数に制限がない。また、書き込み電圧はトランジスタのしきい値電圧程度であ
り、低い電圧での動作が可能である。またデータ保持部の電位を直接与えるため、データ
として保持する電荷量のばらつきを小さく抑えることができ、またデータの読み出しを容
易に行うことができる。またラッチ回路を差動増幅器として用いる場合により安定した読
み出しが可能となる。
上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能で
ある。例えば、使用しないブロックの電源をオフにすることで消費電力を低減することが
できる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした
時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うこ
とが可能である。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態９）
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の動作について、図
２５を参照して説明する。不揮発性のラッチ回路の構成は図２３と同じであり、タイミン
グチャートが図２４（Ａ）、図２４（Ｂ）とは異なる例を示している。
図２５には、不揮発性のラッチ回路４００が動作状態の期間（動作期間）と停止状態の期
間（非動作期間）における、入力信号ＩＮ、出力信号ＯＵＴ、制御信号φＬＳ、クロック
信号φ１、クロック信号φ２の電位のタイミングチャートの例を示す。またデータ保持部
４０１のノードＳ１、ノードＳ２、ラッチ部４１１のノードＰ、ラッチ部４１１が有する
インバータ４１２、インバータ４１３の電源電圧ＶＤＤ－Ｌの電位、容量４０４ａ、容量
４０４ｂの他方の電極の電位Ｖｃを併せて示す。ノードＳ１は、容量４０４ａの一方の電
極の電位を示している。ノードＳ２は、容量４０４ｂの一方の電極の電位を示している。
図２５において、期間ａ、期間ｂ、期間ｄ、期間ｅはラッチ回路４００が動作状態の期間
（動作期間）であり、期間ｃはラッチ回路４００が停止状態の期間（非動作期間）である
。期間ａ、期間ｅはラッチ回路４００の通常の動作期間であり、クロック信号φ１、クロ
ック信号φ２に交互にハイレベル又はローレベルの電位が与えられている。期間ｂは、非
動作期間の前の準備期間である。期間ｂを立ち下げ期間ともいう。期間ｄは、非動作期間
の後、通常の動作期間に入るまでの準備期間である。期間ｄを立ち上げ期間ともいう。
図２５において、期間ａ、期間ｂの動作は、図２４と同様である。次に、非動作期間（期
間ｃ）において、電源の供給が停止され、ラッチ部４１１が有するインバータ４１２、イ
ンバータ４１３の電源電圧ＶＤＤ－Ｌが低下する。クロック信号φ１、クロック信号φ２
、入力信号ＩＮはＶＤＤ－ＶＳＳ間のどのような値をとっても構わない。この間、制御信
号φＬＳの電位は、トランジスタ４０２ａ，４０２ｂがオフ状態となるように、ローレベ
ルに保持される。例えば、接地電位に保持される。
非動作期間（期間ｃ）において、トランジスタ４０２ａ，４０２ｂをオフ状態とすること
により、ノードＳ１、ノードＳ２に蓄積された電荷が保持される（保持）。また、出力信
号ＯＵＴは、ローレベルに保持される。またノードＰの電位は、徐々に低下する。
次に、非動作期間の後、通常の動作期間に入るまでの準備期間（期間ｄ）に入る。期間ｄ
において、ラッチ部４１１が有するインバータ４１２、インバータ４１３に電源が供給さ
れる前に、クロック信号φ２がハイレベル、クロック信号φ１がローレベルに固定される
。この状態で、制御信号φＬＳにトランジスタ４０２ａ、トランジスタ４０２ｂがオンと
なる電位が与えられると、それぞれのトランジスタがオンとなり、ノードＳ１、ノードＳ
２に保持されていた電位がそれぞれラッチ部４１１に与えられる。
具体的には、ノードＳ１とインバータ４１２の入力（ノードＰ）とで電荷が分配される。
そして、制御信号φＬＳにトランジスタ４０２ａがオンとなる電位が与えられるタイミン
グで、容量４０４ａの他方の電極の電位Ｖｃに所定の電位を与える。電位Ｖｃは、ローレ
ベルの電位から上昇させ、ローレベルとハイレベルの間の電位にする。これにより、イン
バータ４１２の入力（ノードＰ）には、ノードＳ１との電荷の分配によって決まる電位に
、容量４０４ａの他方の電極の電位Ｖｃの増分を加味した電位が与えられる。ここでは、
インバータ４１２の入力（ノードＰ）の電位が上昇し、ノードＳ１の電位は多少減少する
。
また、ノードＳ２とインバータ４１２の出力（或いは出力信号が与えられる配線４１５）
とで電荷が分配される。そして、制御信号φＬＳにトランジスタ４０２ｂがオンとなる電
位が与えられるタイミングで、容量４０４ｂの他方の電極の電位Ｖｃに所定の電位を与え
る。電位Ｖｃは、ローレベルの電位から上昇させ、ローレベルとハイレベルの間の電位に
する。
これにより、インバータ４１２の出力（或いは出力信号が与えられる配線４１５）には、
ノードＳ２との電荷の分配によって決まる電位に、容量４０４ｂの他方の電極の電位Ｖｃ
の増分を加味した電位が与えられる。ここでは、インバータ４１２の出力（或いは出力信
号が与えられる配線４１５）とノードＳ２は、容量４０４ｂの他方の電極の電位Ｖｃの増
加により多少電位が上昇する。
この状態でインバータ４１２、インバータ４１３に電源が供給されると、インバータ４１
２、インバータ４１３それぞれの入力と出力との間の電位差によって、ラッチ部のインバ
ータ４１２の入力（ノードＰ）はハイレベル、インバータ４１２の出力（或いは出力信号
が与えられる配線４１５）はローレベルとなる。
これにより、データ保持部のデータがラッチ部に読み出され、ラッチ回路の論理状態を、
非動作期間に入る前の論理状態に戻すことができる。このように電源が供給される前に、
インバータ４１２、インバータ４１３それぞれの入力と出力との間に電位差を生じさせる
ことで、ラッチ回路を差動増幅器として用いることができる。その結果、図１９（Ｂ）と
比べてより安定した読み出しが可能となる。
また、電源が供給され、インバータループが形成されると、ノードＰおよび出力信号ＯＵ
Ｔの電位にハイレベルもしくはローレベルの電位が与えられ、保持される（データがラッ
チされる）。そしてノードＰおよび出力信号ＯＵＴの電位がノードＳ１およびＳ２にそれ
ぞれ与えられる。これにより、ノードＳ１およびＳ２にあらためてハイレベルもしくはロ
ーレベルの電位が供給される。その結果、ノードＳ１およびＳ２の電位を変動前の状態に
戻す（再書き込みとも呼ぶ）ことができる。
その後、容量の他方の電極の電位Ｖｃを戻し、ローレベルの電位にする。
その後、制御信号φＬＳにトランジスタ４０２ａ、トランジスタ４０２ｂがオフとなる電
位が与えられ、それぞれのトランジスタがオフとなり、ノードＳ１、ノードＳ２はフロー
ティングの状態になる。その結果、ノードＳ１、ノードＳ２に蓄積された電荷はそのまま
保持される（保持）。
ノードＳ１、ノードＳ２に蓄積された電荷は、次に制御信号φＬＳにトランジスタ４０２
ａ、トランジスタ４０２ｂがオンとなる電位が与えられるタイミングで書き換えられる。
従って、次に制御信号φＬＳにトランジスタ４０２ａ、トランジスタ４０２ｂがオンとな
る電位が与えられるタイミングまでは、ノードＳ１、ノードＳ２に蓄積された電荷はその
まま保持される。
上述したように、ラッチ部へのデータ読みだしは、ノードＳ１とインバータ４１２の入力
（ノードＰ）との電荷の分配、およびノードＳ２とインバータ４１２の出力（或いは出力
信号が与えられる配線４１５）との電荷の分配、によって行われる。ノードＳ１にハイレ
ベルの電位に応じた電荷が蓄積され、ノードＳ２にローレベルの電位に応じた電荷が蓄積
されている場合は、トランジスタ４０２ａ，４０２ｂがオンとなる前のインバータ４１２
の入力（ノードＰ）および出力（或いは出力信号が与えられる配線４１５）の電位に依ら
ず、電荷の分配後のインバータ４１２の入力（ノードＰ）の電位が、電荷の分配後のイン
バータ４１２の出力（或いは出力信号が与えられる配線４１５）の電位より高くなるよう
にする。
また、ノードＳ１にローレベルの電位に応じた電荷が蓄積され、ノードＳ２にハイレベル
の電位に応じた電荷が蓄積されている場合は、トランジスタ４０２ａ，４０２ｂがオンと
なる前のインバータ４１２の入力（ノードＰ）および出力（或いは出力信号が与えられる
配線４１５）の電位に依らず、電荷の分配後のインバータ４１２の入力（ノードＰ）の電
位が、電荷の分配後のインバータ４１２の出力（或いは出力信号が与えられる配線４１５
）の電位より低くなるようにする。また、電荷の分配後のインバータ４１２の入力（ノー
ドＰ）および出力（或いは出力信号が与えられる配線４１５）の電位の両方があまり低く
ならないようにする。例えば、インバータを構成するトランジスタのしきい値電圧より低
くならないようにする。
このようにするには、ノードＳ１が有する容量が、ノードＰが有する容量より大きいこと
が好ましい。すなわち、ノードＳ１が電気的に接続する容量４０４ａの容量値が、ノード
Ｐが電気的に接続するインバータ４１２の入力容量（インバータが有するトランジスタの
ゲート容量）の容量値より大きいことが好ましい。また、期間ｄにおいて、電位ＶｃをＶ
ＤＤとＶＳＳの間の値とする期間を設けることも有効である。これにより読み出し動作を
より安定に行うことが可能となる。
こうすることで、ノードＰがローレベル、出力信号ＯＵＴがハイレベルである場合に限ら
ず、ノードＰがハイレベル、出力信号ＯＵＴがローレベルである場合についても、ラッチ
部にデータを読み出すことが可能である。また、ノードＳ１にハイレベルの電位に応じた
電荷が蓄積された場合に限らず、ローレベルの電位に応じた電荷が蓄積された場合であっ
ても、ラッチ部にデータを読み出すことが可能である。
特に、本実施の形態で説明したように、制御信号φＬＳにトランジスタ４０２ａ、４０２
ｂがオンとなる電位が与えられるタイミングで、容量の他方の電極の電位Ｖｃに所定の電
位を与えることにより、読み出しをより安定に行うことが可能となる。
例えば、容量４０４ａ、４０４ｂの容量値が小さい場合や、電源供給を停止する期間が長
い場合において、電荷の分配後のインバータ４１２の入力（ノードＰ）と出力（或いは出
力信号が与えられる配線４１５）の電位差を保つことが難しくなったり、電荷の分配後の
インバータ４１２の入力（ノードＰ）と出力（或いは出力信号が与えられる配線４１５）
の電位が低くなり、読み出しの安定性が低下する可能性がある。
そのような場合であっても、容量４０４ａ、容量４０４ｂの他方の電極の電位Ｖｃに所定
の電位を与えることで、電荷の分配後のインバータ４１２の入力（ノードＰ）と出力（或
いは出力信号が与えられる配線４１５）の電位を適切な電位に制御することができる。そ
の結果、安定した読み出しを行うことが可能となる。つまり、より小さい容量値の容量に
対しても動作が可能となり、小型化が可能である。あるいは、データ保持期間をより長く
することが可能である。
次に、クロック信号φ１、クロック信号φ２に、交互にハイレベル、ローレベルの電位が
与えられ、通常の動作状態（期間ｅ）となる。通常の動作期間（期間ｅ）の開始時には、
クロック信号φ１、クロック信号φ２は、その前の通常の動作期間（期間ａ）の終了時と
同じ電位（同じ状態）から開始してもよいし、期間ａの終了時とは反転した電位（次の状
態）から開始しても構わない。
なお、ここでは電源が供給される前に、インバータ４１２、インバータ４１３それぞれの
入力と出力との間に電位差を生じさせる例を示したが、本実施の形態に示す不揮発性のラ
ッチ回路の構成（図２３）において、図１９（Ｂ）と同様のタイミングチャートを用いて
動作させることも可能である。
本実施の形態に係るチャネル形成領域を構成する半導体材料として酸化物半導体を用いた
トランジスタを、データ保持部のスイッチング素子として用いた不揮発性のラッチ回路を
用いることで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している
論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ
保持部を内蔵したラッチ回路を実現することができる。
また、データの書き込みをトランジスタのスイッチングによって行うことから、実質的に
書き換え回数に制限がない。また、書き込み電圧はトランジスタのしきい値電圧程度であ
り、低い電圧での動作が可能である。またデータ保持部の電位を直接与えるため、データ
として保持する電荷量のばらつきを小さく抑えることができ、またデータの読み出しを容
易に行うことができる。また、データ保持部の容量をより小さい容量値にすることが可能
となり、小型化が可能である。
上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能で
ある。例えば、使用しないブロックの電源をオフにすることで消費電力を低減することが
できる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした
時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うこ
とが可能である。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態１０）
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路を複数有する論理回
路の構成について、図２６を参照して説明する。
図２６は、ラッチ部４１１と、ラッチ部のデータを保持するデータ保持部４０１とを有す
る不揮発性のラッチ回路４００を二つ有する論理回路の構成を示している。この論理回路
はＤ－ＦＦと呼ばれ、例えば、ＣＰＵや各種論理回路内でレジスタとして使用される。
データ保持部４０１の構成は、図２２に示すものと同様である。ラッチ部４１１の構成は
、図２２のラッチ部４１１の構成において、第１の素子としてＮＡＮＤを用い、第２の素
子としてクロックドインバータを用いた例である。
ラッチ部４１１は、ＮＡＮＤ４１２とクロックドインバータ４１３とを有している。ＮＡ
ＮＤ４１２の出力がクロックドインバータ４１３の入力に電気的に接続され、クロックド
インバータ４１３の出力がＮＡＮＤ４１２の入力に電気的に接続されるループ構造を有し
ている。またラッチ部４１１は、アナログスイッチ４３１を有している。
ＮＡＮＤ４１２の入力の一つは、アナログスイッチ４３１を介してラッチ回路４００の入
力信号が与えられる配線４１４に電気的に接続されている。ＮＡＮＤ４１２の出力は、ラ
ッチ回路４００の出力信号が与えられる配線４１５に電気的に接続されている。ＮＡＮＤ
４１２の入力の他の一つには、信号ＲＳＴＢが与えられる配線に電気的に接続されている
。アナログスイッチ４３１にはクロック信号とクロック信号の反転信号が与えられる。ク
ロックドインバータ４１３にはクロック信号とクロック信号の反転信号が与えられる。
図２６に示す論理回路は、上記の不揮発性のラッチ回路４００として、不揮発性のラッチ
回路４００ａと不揮発性のラッチ回路４００ｂとを有している。不揮発性のラッチ回路４
００ａは、前段の回路から入力信号の電位が与えられる配線４１４に電気的に接続してい
る。不揮発性のラッチ回路４００ａの出力信号の電位が与えられる配線４１５は、不揮発
性のラッチ回路４００ｂの入力信号の電位が与えられる配線４１４に電気的に接続してい
る。不揮発性のラッチ回路４００ｂは、後段の回路に不揮発性のラッチ回路４００ｂの出
力信号の電位を与える配線４１５に電気的に接続している。
不揮発性のラッチ回路４００ａが有するアナログスイッチ４３１にはクロック信号φ１と
クロック信号の反転信号φ１ｂが与えられ、クロックドインバータ４１３にはクロック信
号φ２とクロック信号の反転信号φ２ｂが与えられる。また、不揮発性のラッチ回路４０
０ｂが有するアナログスイッチ４３１にはクロック信号φ２とクロック信号の反転信号φ
２ｂが与えられ、クロックドインバータ４１３にはクロック信号φ１とクロック信号の反
転信号φ１ｂが与えられる。
本実施の形態に係るチャネル形成領域を構成する半導体材料として酸化物半導体を用いた
トランジスタを、データ保持部のスイッチング素子として用いた不揮発性のラッチ回路を
用いることで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している
論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ
保持部を内蔵したラッチ回路を実現することができる。
また、データの書き込みをトランジスタのスイッチングによって行うことから、実質的に
書き換え回数に制限がない。また、書き込み電圧はトランジスタのしきい値電圧程度であ
り、低い電圧での動作が可能である。またデータ保持部の電位を直接与えるため、データ
として保持する電荷量のばらつきを小さく抑えることができ、またデータの読み出しを容
易に行うことができる。
上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能で
ある。例えば、使用しないブロックの電源をオフにすることで消費電力を低減することが
できる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした
時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うこ
とが可能である。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態１１）
次に、先の実施の形態（実施の形態１、実施の形態２など）におけるトランジスタ４０２
として用いることができる、酸化物半導体を用いたトランジスタの作製方法の別の一例に
ついて、図２７を参照して説明する。本実施の形態では、高純度化された酸化物半導体（
特に非晶質構造）を用いる場合について、詳細に説明する。なお、以下では、トップゲー
ト型のトランジスタを例に挙げて説明するが、トランジスタの構成をトップゲート型に限
る必要はない。
まず、下層基板２００上に絶縁層２０２を形成する。それから、絶縁層２０２上に酸化物
半導体層２０６を形成する（図２７（Ａ）参照）。
ここで、下層基板２００は、先の実施の形態における、下部のトランジスタ１６０などが
形成された基板に相当する。その詳細については、先の実施の形態を参酌することができ
る。なお、下層基板２００の表面は可能な限り平坦であることが好ましく、そのために化
学的機械的研磨法（ＣＭＰ法）等によって、表面の高低差を、５ｎｍ以下、好ましくは１
ｎｍ以下、あるいは、表面荒さの二乗和平方根（ＲＭＳ）を２ｎｍ以下、好ましくは、０
．４ｎｍ以下とするとよい。
絶縁層２０２は下地として機能するものであり、先の実施の形態における絶縁層１６８や
保護絶縁層１４４などと同様に形成することができる。詳細については、先の実施の形態
を参酌すればよい。なお、絶縁層２０２は、できるだけ水素や水を含まないように形成す
ることが望ましい。
酸化物半導体層２０６は、四元系金属酸化物であるＩｎ－Ｓｎ－Ｇａ－Ｚｎ－Ｏ系や、三
元系金属酸化物であるＩｎ－Ｇａ－Ｚｎ－Ｏ系、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系、Ｉｎ－Ａｌ－
Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ａｌ－Ｇａ－Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ－Ｏ
系や、二元系金属酸化物であるＩｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系、Ａｌ－Ｚｎ－Ｏ系
、Ｚｎ－Ｍｇ－Ｏ系、Ｓｎ－Ｍｇ－Ｏ系、Ｉｎ－Ｍｇ－Ｏ系や、一元系金属酸化物である
Ｉｎ－Ｏ系、Ｓｎ－Ｏ系、Ｚｎ－Ｏ系などの酸化物半導体を用いて形成することができる
。
中でも、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）
ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（Ｚｎ
Ｏ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム
（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、
コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、
Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ
、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出
されるものであり、あくまでも一例に過ぎないことを付記する。
本実施の形態では、非晶質構造の酸化物半導体層２０６を、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の金
属酸化物ターゲットを用いるスパッタリング法により形成することとする。
酸化物半導体層２０６をスパッタリング法で作製するための金属酸化物ターゲットとして
は、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］）の組成比を有
する金属酸化物ターゲットなどを用いても良い。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ
＝１：１：２［ｍｏｌ比］の組成比を有する金属酸化物ターゲットや、Ｉｎ２Ｏ３：Ｇａ
２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ比］の組成比を有する金属酸化物ターゲットを用い
ることもできる。
金属酸化物ターゲット中の酸化物半導体の相対密度は８０％以上、好ましくは９５％以上
、さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用い
ることにより、緻密な構造の酸化物半導体層２０６を形成すること可能である。
酸化物半導体層２０６の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲
気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である
。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度数ｐｐｍ程度
（望ましくは濃度数ｐｐｂ程度）にまで除去された高純度ガス雰囲気を用いるのが好適で
ある。
酸化物半導体層２０６の形成の際には、例えば、減圧状態に保持された処理室内に基板を
保持し、基板の温度が１００℃以上５５０℃以下、好ましくは２００℃以上４００℃以下
となるように基板を熱する。そして、処理室内の水分を除去しつつ、水素や水などが除去
されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層２０６を形成する
。基板を熱しながら酸化物半導体層２０６を形成することにより、酸化物半導体層２０６
に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷を軽減
することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いるこ
とが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプ
などを用いることができる。また、ターボポンプにコールドトラップを加えたものを用い
てもよい。クライオポンプを用いて排気することで、処理室から水素や水などが除去され
るため、酸化物半導体層２０６中の不純物濃度を低減できる。
酸化物半導体層２０６の形成条件としては、例えば、基板とターゲットの間との距離が１
７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量
比率１００％）雰囲気、またはアルゴン（アルゴン流量比率１００％）雰囲気、または酸
素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（
ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分
布も小さくなるため好ましい。酸化物半導体層２０６の厚さは、２ｎｍ以上２００ｎｍ以
下、好ましくは５ｎｍ以上３０ｎｍ以下とする。ただし、適用する酸化物半導体材料や、
半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途な
どに応じて選択すればよい。
なお、酸化物半導体層２０６をスパッタリング法により形成する前には、アルゴンガスを
導入してプラズマを発生させる逆スパッタを行い、絶縁層２０２の表面の付着物を除去す
るのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタター
ゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによって
その表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、ア
ルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方
法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を
適用してもよい。
次に、マスクを用いたエッチングなどの方法によって酸化物半導体層２０６を加工して、
島状の酸化物半導体層２０６ａを形成する。
酸化物半導体層２０６のエッチングには、ドライエッチング、ウェットエッチングのいず
れを用いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導
体層を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチング
ガスやエッチング液、エッチング時間、温度等）は適宜設定する。詳細については、先の
実施の形態を参酌することができる。酸化物半導体層２０６のエッチングは、先の実施の
形態における酸化物半導体層のエッチングと同様に行うことができる。詳細については、
先の実施の形態を参酌すればよい。
その後、酸化物半導体層２０６ａに対して、熱処理（第１の熱処理）を行うことが望まし
い。この第１の熱処理によって酸化物半導体層２０６ａ中の、過剰な水素（水や水酸基を
含む）を除去し、酸化物半導体層２０６ａの構造を整え、酸化物半導体層２０６ａ中の欠
陥を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃以下
、または４００℃以上５５０℃以下とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に下層基板２００を導入し、窒素雰囲
気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層２０６ａは
大気に触れさせず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限る必要はなく、加熱されたガスなどの媒体からの熱伝導、または
熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置で
ある。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、ア
ルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性
気体が用いられる。
例えば、第１の熱処理として、不活性ガス雰囲気中に基板を投入し、数分間熱した後、当
該不活性ガス雰囲気から基板を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用
いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、基板の耐
熱温度を超える温度条件であっても適用が可能となる。
なお、処理中に、不活性ガス雰囲気を、酸素を含む雰囲気に切り替えても良い。酸素を含
む雰囲気において第１の熱処理を行うことで、酸素欠損に起因する欠陥を低減することが
できるためである。
例えば、第１の加熱処理に電気炉を用いる場合、加熱処理の降温時に雰囲気を切り替える
ことができる。例えば、加熱処理時（恒温時）の雰囲気は、窒素、または希ガス（ヘリウ
ム、ネオン、アルゴン等）などの不活性ガス雰囲気とし、降温時に酸素を含む雰囲気に切
り替えることができる。酸素を含む雰囲気としては、酸素ガスまたは酸素ガスと窒素ガス
を混合した気体を用いることができる。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型化または実質的にｉ型化さ
れた酸化物半導体層２０６ａを形成することで、極めて優れた特性のトランジスタを実現
することができる。
なお、第１の熱処理は、島状の酸化物半導体層２０６ａに加工する前の酸化物半導体層２
０６に行うこともできる。その場合には、第１の熱処理後に、加熱装置から下層基板２０
０を取り出し、フォトリソグラフィ工程を行うことになる。
第１の熱処理には水素や水を除去する効果があるから、第１の熱処理を、脱水化処理、脱
水素化処理などと呼ぶこともできる。当該脱水化処理、脱水素化処理は、酸化物半導体層
の形成後、酸化物半導体層２０６ａ上にソース電極またはドレイン電極を積層させた後、
などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素
化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層２０６ａに接するように導電層を形成する。そして、導電層を選択
的にエッチングして、ソース電極またはドレイン電極２０８ａ、ソース電極またはドレイ
ン電極２０８ｂを形成する（図２７（Ｂ）参照）。当該工程は、先の実施の形態のソース
電極またはドレイン電極１４２ａなどに関する工程と同様である。詳細については、先の
実施の形態を参酌することができる。
次に、酸化物半導体層２０６ａの一部に接するゲート絶縁層２１２を形成する。（図２７
（Ｃ）参照）。詳細については、先の実施の形態のゲート絶縁層に関する記載を参酌する
ことができる。
ゲート絶縁層２１２の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５
０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行え
ばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層２１２が酸素を含む場合、酸化物半導体層２０６
ａに酸素を供給し、該酸化物半導体層２０６ａの酸素欠損を低減して、ｉ型（真性半導体
）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層２１２の形成直後に第２の熱処理を行っているが
、第２の熱処理のタイミングはこれに特に限定されない。
次に、ゲート絶縁層２１２上の酸化物半導体層２０６ａと重畳する領域にゲート電極２１
４を形成する（図２７（Ｄ）参照）。ゲート電極２１４は、ゲート絶縁層２１２上に導電
層を形成した後に、当該導電層を選択的にパターニングすることによって形成することが
できる。詳細については、先の実施の形態のゲート電極に関する記載を参酌することがで
きる。
次に、ゲート絶縁層２１２およびゲート電極２１４上に、層間絶縁層２１６および層間絶
縁層２１８を形成する（図２７（Ｅ）参照）。層間絶縁層２１６および層間絶縁層２１８
は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒
化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機
絶縁材料を含む材料を用いて形成することができる。なお、本実施の形態では、層間絶縁
層２１６と層間絶縁層２１８の積層構造としているが、開示する発明の一態様はこれに限
定されない。１層としても良いし、３層以上の積層構造としても良い。
なお、上記層間絶縁層２１８は、その表面が平坦になるように形成することが望ましい。
表面が平坦になるように層間絶縁層２１８を形成することで、層間絶縁層２１８上に、電
極や配線などを好適に形成することができるためである。
以上により、高純度化された酸化物半導体層２０６ａを用いたトランジスタ２５０が完成
する。
図２７（Ｅ）に示すトランジスタ２５０は、下層基板２００上に絶縁層２０２を介して設
けられた酸化物半導体層２０６ａと、酸化物半導体層２０６ａと電気的に接続するソース
電極またはドレイン電極２０８ａ、ソース電極またはドレイン電極２０８ｂと、酸化物半
導体層２０６ａ、ソース電極またはドレイン電極２０８ａ、ソース電極またはドレイン電
極２０８ｂを覆うゲート絶縁層２１２と、ゲート絶縁層２１２上のゲート電極２１４と、
ゲート絶縁層２１２及びゲート電極２１４上の層間絶縁層２１６と、層間絶縁層２１６上
の層間絶縁層２１８とを有する。
本実施の形態において示すトランジスタ２５０では、酸化物半導体層２０６ａが高純度化
されているため、その水素濃度は、５×１０１９／ｃｍ３以下、望ましくは５×１０１８
／ｃｍ３以下、より望ましくは５×１０１７／ｃｍ３以下、より望ましくは１×１０１６
／ｃｍ３未満となる。また、酸化物半導体層２０６ａのキャリア密度は、一般的なシリコ
ンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に低い値
（例えば、１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満）をとる
。そして、これにより、オフ電流が十分に小さくなる。例えば、ドレイン電圧ＶＤが＋１
Ｖまたは＋１０Ｖの場合であって、ゲート電圧ＶＧが－５Ｖから－２０Ｖの範囲では、室
温でのオフ電流は１×１０－１３Ａ以下である。また、上記トランジスタは、ノーマリー
オフのトランジスタ特性を有している。従って、ゲートとソース電極間の電圧がほぼ０の
状態におけるオフ電流、すなわちリーク電流が、シリコンを用いたトランジスタに比べて
著しく小さい。例えば室温での単位チャネル幅リーク電流は１０ａＡ／μｍ以下となる。
このように高純度化され、真性化された酸化物半導体層２０６ａを用いることで、トラン
ジスタのオフ電流を十分に低減することができる。
なお、本実施の形態では、先の実施の形態に示すトランジスタ４０２として、トランジス
タ２５０を用いる場合を説明したが、開示する発明をこれに限定して解釈する必要はない
。例えば、酸化物半導体の電気特性を十分に高めることで、集積回路を構成するトランジ
スタを含むすべてのトランジスタに酸化物半導体を用いることも可能である。そして、こ
のような場合には、先の実施の形態に示すように積層構造である必要もない。この場合、
例えば、ガラス基板などの基板を用いて半導体装置を形成することが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態１２）
次に、先の実施の形態（実施の形態１、実施の形態２など）におけるトランジスタ４０２
として用いることが可能な、酸化物半導体を用いたトランジスタの作製方法の別の一例に
ついて、図２８を参照して説明する。本実施の形態では、酸化物半導体層として、結晶領
域を有する第１の酸化物半導体層と、第１の酸化物半導体層の結晶領域から結晶成長させ
た第２の酸化物半導体層を用いる場合について、詳細に説明する。なお、以下では、トッ
プゲート型のトランジスタを例に挙げて説明するが、トランジスタの構成をトップゲート
型に限る必要はない。
まず、下層基板３００上に絶縁層３０２を形成する。それから、絶縁層３０２上に第１の
酸化物半導体層を成膜し、第１の熱処理によって少なくとも第１の酸化物半導体層の表面
を含む領域を結晶化させて、第１の酸化物半導体層３０４を形成する（図２８（Ａ）参照
）。
ここで、下層基板３００は、先の実施の形態における、下部のトランジスタ１６０などが
形成された基板を指す。その詳細については、先の実施の形態を参酌することができる。
なお、下層基板３００の表面の平坦性に関しては、本実施の形態では、特に重要視すべき
である。表面の平坦性は、結晶成長を均質におこなうために不可欠な要素であるためであ
る。好ましい結晶性の酸化物半導体層を得るには、表面の高低差を、１ｎｍ以下、好まし
くは０．２ｎｍ以下、あるいは、表面荒さの二乗和平方根（ＲＭＳ）を０．５ｎｍ以下、
好ましくは、０．１ｎｍ以下とするとよい。
絶縁層３０２は下地として機能するものであり、先の実施の形態における絶縁層１６８や
保護絶縁層１４４などと同様に形成することができる。詳細については、先の実施の形態
を参酌すればよい。なお、絶縁層３０２は、できるだけ水素や水を含まないように形成す
ることが望ましい。
第１の酸化物半導体層３０４は、先の実施の形態における酸化物半導体層２０６と同様に
形成することができる。第１の酸化物半導体層３０４及びその成膜方法の詳細については
、先の実施の形態を参酌すればよい。ただし、本実施の形態では、第１の熱処理によって
第１の酸化物半導体層を意図的に結晶化させるため、結晶化が生じやすい金属酸化物ター
ゲットを用いて第１の酸化物半導体層３０４を形成することが望ましい。例えば、ＺｎＯ
が挙げられる。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物であっても、例えば、Ｚｎの濃度の
高いものは結晶化しやすく、Ｚｎの金属元素（Ｉｎ、Ｇａ、Ｚｎ）に占める割合が６０％
以上のものは、この目的に用いるには好ましい。また、第１の酸化物半導体層３０４の厚
さは、３ｎｍ以上１５ｎｍ以下とするのが望ましい。本実施の形態では一例として５ｎｍ
の厚さとする。ただし、適用する酸化物半導体材料や半導体装置の用途などにより適切な
厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択すればよい。
第１の熱処理の温度は、４５０℃以上８５０℃以下、好ましくは５５０℃以上７５０℃以
下とする。また、熱処理の時間は、１分以上２４時間以下とすることが望ましい。温度や
時間は酸化物半導体の種類や組成比によって異なる。また、第１の熱処理の雰囲気は、水
素や水などを含まない雰囲気とすることが望ましい。例えば、水が十分に除去された、窒
素、酸素、希ガス（ヘリウム、ネオン、アルゴン等）雰囲気とすることができる。
熱処理装置は、電気炉の他、加熱されたガスなどの媒体からの熱伝導、または熱輻射によ
って、被処理物を加熱する装置を用いることができる。例えば、ＧＲＴＡ（Ｇａｓ Ｒａ
ｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａ
ｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラン
プ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラ
ンプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である
。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴ
ンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体
が用いられる。
上述の第１の熱処理によって、少なくとも第１の酸化物半導体層の表面を含む領域が結晶
化する。当該結晶領域は、第１の酸化物半導体層表面から、第１の酸化物半導体層内部に
向かって結晶成長が進行することにより形成される領域である。なお、当該結晶領域は、
平均厚さが２ｎｍ以上１０ｎｍ以下の板状結晶を含む場合がある。また、当該結晶領域は
、酸化物半導体層の表面に略平行なａ－ｂ面を有し、該表面に対して略垂直な方向にｃ軸
が配向する結晶を含む場合がある。ここで、略平行とは、平行方向から±１０°以内の状
態をいうものとし、略垂直とは、垂直方向から±１０°以内の状態を言うものとする。
また、第１の熱処理によって結晶領域を形成すると共に、第１の酸化物半導体層中の水素
（水や水酸基を含む）などを除去することが望ましい。水素などの除去を行う場合には、
純度が、６Ｎ（９９．９９９９％）以上（即ち不純物の濃度が１ｐｐｍ以下）の窒素、酸
素、希ガス（ヘリウム、ネオン、アルゴン等）雰囲気において第１の熱処理を行うと良い
。より望ましくは、純度が７Ｎ（９９．９９９９９％）以上（即ち不純物の濃度が０．１
ｐｐｍ以下）の雰囲気である。また、Ｈ２Ｏが２０ｐｐｍ以下の超乾燥空気中で、好まし
くは、Ｈ２Ｏが１ｐｐｍ以下の超乾燥空気中で、第１の熱処理を行っても良い。
また、第１の熱処理により結晶領域を形成すると共に、第１の酸化物半導体層に酸素を供
給することが望ましい。例えば、熱処理の雰囲気を酸素雰囲気などに変更することで、第
１の酸化物半導体層に酸素を供給することができる。
本実施の形態では、第１の熱処理として、窒素雰囲気下で７００℃、１時間の熱処理を行
って酸化物半導体層から水素などを除去した後、雰囲気を酸素雰囲気に切り替えることで
、第１の酸化物半導体層内部に酸素を供給する。なお、第１の熱処理の主たる目的は結晶
領域の形成にあるから、水素などの除去や、酸素の供給を目的とする処理は別に行うこと
もできる。例えば、水素などを除去するための熱処理や、酸素を供給する処理を行った後
に、結晶化のための熱処理を行うことが可能である。
このような第１の熱処理によって、結晶領域を有し、水素（水や水酸基を含む）などが除
去され、酸素が供給された第１の酸化物半導体層３０４が得られる。
次に、少なくとも表面を含む領域に結晶領域を有する第１の酸化物半導体層３０４上に、
第２の酸化物半導体層３０５を形成する（図２８（Ｂ）参照）。
第２の酸化物半導体層３０５は、先の実施の形態における酸化物半導体層２０６と同様に
形成することができる。第２の酸化物半導体層３０５及びその成膜方法の詳細については
、先の実施の形態を参酌すればよい。ただし、第２の酸化物半導体層３０５は、第１の酸
化物半導体層３０４より厚く形成することが望ましい。また、第１の酸化物半導体層３０
４と第２の酸化物半導体層３０５の厚さの和が３ｎｍ以上５０ｎｍ以下となるように、第
２の酸化物半導体層３０５を形成することが望ましい。なお、適用する酸化物半導体材料
や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用
途などに応じて選択すればよい。
第２の酸化物半導体層３０５には、第１の酸化物半導体層３０４と同一主成分の材料で、
さらに結晶化後の格子定数が近接した材料（格子定数のミスマッチが１％以下）を用いる
ことが望ましい。同一主成分の材料を用いる場合には、第２の酸化物半導体層３０５の結
晶化において、第１の酸化物半導体層３０４の結晶領域を種とする結晶成長が進行しやす
いためである。さらに、同一主成分材料である場合には、界面物性や電気的特性も良好に
なる。
なお、結晶化によって所望の膜質が得られる場合には、第１の酸化物半導体層３０４の材
料とは異なる主成分の材料を用いて第２の酸化物半導体層３０５を形成しても良い。
次に、第２の酸化物半導体層３０５に第２の熱処理を行い、第１の酸化物半導体層３０４
の結晶領域を種として結晶成長させて、第２の酸化物半導体層３０６を形成する（図２８
（Ｃ））参照）。
第２の熱処理の温度は、４５０℃以上８５０℃以下、好ましくは６００℃以上７００℃以
下とする。第２の熱処理の加熱時間は１分以上１００時間以下とし、好ましくは５時間以
上２０時間以下とし、代表的には１０時間とする。なお、第２の熱処理においても、熱処
理の雰囲気には、水素や水などが含まれないことが望ましい。
雰囲気の詳細および第２の熱処理による効果は、第１の熱処理と同様である。また、用い
ることができる熱処理装置も、第１の熱処理の場合と同様である。例えば、第２の熱処理
の昇温時には炉の内部を窒素雰囲気とし、冷却時には炉の内部を酸素雰囲気とすることで
、窒素雰囲気で水素などの除去を、酸素雰囲気で酸素の供給を行うことができる。
上述のような第２の熱処理を行うことにより、第１の酸化物半導体層３０４に形成された
結晶領域から第２の酸化物半導体層３０５全体に結晶成長を進行させて、第２の酸化物半
導体層３０６を形成することができる。また、水素（水や水酸基を含む）などが除去され
、酸素が供給された第２の酸化物半導体層３０６を形成することができる。また、第２の
熱処理によって、第１の酸化物半導体層３０４の結晶領域の配向性を高めることが可能で
ある。
例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体材料を第２の酸化物半導体層３０６に用
いる場合、第２の酸化物半導体層３０６は、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ自
然数でない）で表される結晶や、Ｉｎ２Ｇａ２ＺｎＯ７（Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝２：２
：１：７）で表される結晶などを含み得る。このような結晶は、第２の熱処理によって、
そのｃ軸が、第２の酸化物半導体層３０６の表面と略垂直な方向をとるように配向する。
ここで、上述の結晶は、Ｉｎ、Ｇａ、Ｚｎのいずれかを含有し、ａ軸（ａ－ａｘｉｓ）お
よびｂ軸（ｂ－ａｘｉｓ）に平行な複数のレイヤーの積層構造として捉えることができる
。具体的には、上述の結晶は、Ｉｎを含有するレイヤーと、Ｉｎを含有しないレイヤー（
ＧａまたはＺｎを含有するレイヤー）が、ｃ軸方向に積層された構造を有する。
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体結晶では、Ｉｎを含有するレイヤー、すなわちａ
軸およびｂ軸に平行な方向に関する導電性は良好である。これは、Ｉｎ－Ｇａ－Ｚｎ－Ｏ
系の酸化物半導体結晶では電気伝導が主としてＩｎによって制御されること、および、一
のＩｎの５ｓ軌道が、隣接するＩｎの５ｓ軌道と重なりを有することにより、キャリアパ
スが形成されることによる。
また、第１の酸化物半導体層３０４が絶縁層３０２との界面に非晶質領域を有するような
構造の場合、第２の熱処理を行うことにより、第１の酸化物半導体層３０４の表面に形成
されている結晶領域から第１の酸化物半導体層の下方に向かって結晶成長が進行し、該非
晶質領域が結晶化される場合もある。なお、絶縁層３０２を構成する材料や、熱処理の条
件などによっては、該非晶質領域が残存する場合もある。
第１の酸化物半導体層３０４と第２の酸化物半導体層３０５とに同一主成分の酸化物半導
体材料を用いる場合、図２８（Ｃ）に示すように、第１の酸化物半導体層３０４と、第２
の酸化物半導体層３０６とが、同一の結晶構造を有する場合がある。このため、図２８（
Ｃ）では点線で示したが、第１の酸化物半導体層３０４と第２の酸化物半導体層３０６の
境界が判別できなくなり、第１の酸化物半導体層３０４と第２の酸化物半導体層３０６を
同一の層と見なせる場合もある。
次に、マスクを用いたエッチングなどの方法によって第１の酸化物半導体層３０４及び第
２の酸化物半導体層３０６を加工して、島状の第１の酸化物半導体層３０４ａ及び第２の
酸化物半導体層３０６ａを形成する（図２８（Ｄ）参照）。
第１の酸化物半導体層３０４及び第２の酸化物半導体層３０６のエッチングには、ドライ
エッチング、ウェットエッチングのいずれを用いても良い。もちろん、その両方を組み合
わせて用いることもできる。酸化物半導体層を所望の形状にエッチングできるよう、材料
に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）
は適宜設定する。第１の酸化物半導体層３０４及び第２の酸化物半導体層３０６のエッチ
ングは、先の実施の形態における酸化物半導体層のエッチングと同様に行うことができる
。詳細については、先の実施の形態を参酌すればよい。
なお、酸化物半導体層のうち、チャネル形成領域となる領域は、平坦な表面を有している
ことが望ましい。例えば、第２の酸化物半導体層表面の高低差は、ゲート電極と重畳する
領域（チャネル形成領域）において、１ｎｍ以下（好ましくは０．２ｎｍ以下）であると
好適である。
次に、第２の酸化物半導体層３０６ａに接するように導電層を形成する。それから、該導
電層を選択的にエッチングして、ソース電極またはドレイン電極３０８ａ、ソース電極ま
たはドレイン電極３０８ｂを形成する（図２８（Ｄ）参照）。ソース電極またはドレイン
電極３０８ａ、ソース電極またはドレイン電極３０８ｂは、先の実施の形態におけるソー
ス電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと同様に形
成することができる。詳細については、先の実施の形態を参酌すればよい。
また、図２８（Ｄ）に示す工程で、第１の酸化物半導体層３０４ａおよび第２の酸化物半
導体層３０６ａの側面において、ソース電極またはドレイン電極３０８ａ、ソース電極ま
たはドレイン電極３０８ｂと接する結晶層が非晶質状態となることもある。
次に、第２の酸化物半導体層３０６ａの一部に接するゲート絶縁層３１２を形成する。ゲ
ート絶縁層３１２は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。そ
の後、ゲート絶縁層３１２上の、第１の酸化物半導体層３０４ａ及び第２の酸化物半導体
層３０６ａと重畳する領域にゲート電極３１４を形成する。そして、ゲート絶縁層３１２
およびゲート電極３１４上に、層間絶縁層３１６および層間絶縁層３１８を形成する（図
２８（Ｅ）参照）。ゲート絶縁層３１２、ゲート電極３１４、層間絶縁層３１６および層
間絶縁層３１８は、先の実施の形態におけるゲート絶縁層などと同様に形成することがで
きる。詳細については、先の実施の形態を参酌すればよい。
ゲート絶縁層３１２の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第３の熱
処理を行うのが望ましい。第３の熱処理の温度は、２００℃以上４５０℃以下、望ましく
は２５０℃以上３５０℃以下である。例えば、酸素を含む雰囲気下で２５０℃、１時間の
熱処理を行えばよい。第３の熱処理を行うことによって、トランジスタの電気的特性のば
らつきを軽減することができる。また、ゲート絶縁層３１２が酸素を含む絶縁層である場
合、第２の酸化物半導体層３０６ａに酸素を供給し、第２の酸化物半導体層３０６ａの酸
素欠損を低減して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成
することもできる。
なお、本実施の形態では、ゲート絶縁層３１２の形成後に第３の熱処理を行っているが、
第３の熱処理のタイミングはこれに限定されない。また、第２の熱処理など、他の処理に
よって第２の酸化物半導体層に酸素を供給している場合には、第３の熱処理は省略しても
良い。
ゲート電極３１４は、ゲート絶縁層３１２上に導電層を形成した後に、当該導電層を選択
的にパターニングすることによって形成することができる。詳細については、先の実施の
形態のゲート電極に関する記載を参酌することができる。
層間絶縁層３１６および層間絶縁層３１８は、ＰＶＤ法やＣＶＤ法などを用いて形成する
ことができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、
酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することがで
きる。なお、本実施の形態では、層間絶縁層３１６と層間絶縁層３１８の積層構造として
いるが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の
積層構造としても良い。
なお、上記層間絶縁層３１８は、その表面が平坦になるように形成することが望ましい。
表面が平坦になるように層間絶縁層３１８を形成することで、層間絶縁層３１８上に、電
極や配線などを好適に形成することができるためである。
以上により、第１の酸化物半導体層３０４ａ、および、第１の酸化物半導体層３０４ａの
結晶領域から結晶成長させた第２の酸化物半導体層３０６ａを用いたトランジスタ３５０
が完成する。
図２８（Ｅ）に示すトランジスタ３５０は、下層基板３００上に絶縁層３０２を介して設
けられた第１の酸化物半導体層３０４ａと、第１の酸化物半導体層３０４ａ上に設けられ
た第２の酸化物半導体層３０６ａと、第２の酸化物半導体層３０６ａと電気的に接続する
ソース電極またはドレイン電極３０８ａ、ソース電極またはドレイン電極３０８ｂと、第
２の酸化物半導体層３０６ａ、ソース電極またはドレイン電極３０８ａ、ソース電極また
はドレイン電極３０８ｂを覆うゲート絶縁層３１２と、ゲート絶縁層３１２上のゲート電
極３１４と、ゲート絶縁層３１２及びゲート電極３１４上に層間絶縁層３１６と、層間絶
縁層３１６上に層間絶縁層３１８とを有する。
本実施の形態において示すトランジスタ３５０では、第１の酸化物半導体層３０４ａおよ
び第２の酸化物半導体層３０６ａが高純度化されているため、その水素濃度は、５×１０
１９／ｃｍ３以下、望ましくは５×１０１８／ｃｍ３以下、より望ましくは５×１０１７
／ｃｍ３以下、より望ましくは１×１０１６／ｃｍ３未満となる。また、酸化物半導体層
のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ
３程度）と比較して、十分に低い値（例えば、１×１０１２／ｃｍ３未満、望ましくは、
１×１０１１／ｃｍ３未満）をとる。そして、これにより、オフ電流が十分に小さくなる
。例えば、ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合であって、ゲート電圧ＶＧが
－５Ｖから－２０Ｖの範囲では、室温でのオフ電流は１×１０－１３Ａ以下である。また
、上記トランジスタは、ノーマリーオフのトランジスタ特性を有している。従って、ゲー
トとソース電極間の電圧がほぼ０の状態におけるオフ電流、すなわちリーク電流が、シリ
コンを用いたトランジスタに比べて著しく小さい。例えば室温での単位チャネル幅リーク
電流は１０ａＡ／μｍ以下となる。
このように高純度化され、真性化された第１の酸化物半導体層３０４ａおよび第２の酸化
物半導体層３０６ａを用いることで、トランジスタのオフ電流を十分に低減することがで
きる。
さらに、本実施の形態では、酸化物半導体層として、結晶領域を有する第１の酸化物半導
体層３０４ａと、第１の酸化物半導体層３０４ａの結晶領域から結晶成長させた第２の酸
化物半導体層３０６ａを用いているため、電界効果移動度を向上させ、良好な電気特性を
有するトランジスタを実現することができる。
なお、本実施の形態では、先の実施の形態に示すトランジスタ４０２として、トランジス
タ３５０を用いる場合を説明したが、開示する発明をこれに限定して解釈する必要はない
。例えば、本実施の形態に示すトランジスタ３５０は、結晶領域を有する第１の酸化物半
導体層３０４ａ、および第１の酸化物半導体層３０４ａの結晶領域から結晶成長させた第
２の酸化物半導体層３０６ａを用いており、良好な電界効果移動度を有するので、集積回
路を構成するトランジスタを含むすべてのトランジスタに酸化物半導体を用いることが可
能である。そして、このような場合には、先の実施の形態に示すように積層構造である必
要もない。この場合、例えば、ガラス基板などの基板を用いて半導体装置を形成すること
が可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態１３）
本実施の形態では、先の実施の形態で得られる不揮発性のラッチ回路を用いた半導体装置
を搭載した電子機器の例について図２９を用いて説明する。先の実施の形態で得られる不
揮発性のラッチ回路を用いた半導体装置を搭載した電子機器は、従来にない優れた特性を
有するものである。このため、当該不揮発性のラッチ回路を用いた半導体装置を用いて新
たな構成の電子機器を提供することが可能である。なお、先の実施の形態に係る不揮発性
のラッチ回路を用いた半導体装置は、集積化されて回路基板などに実装され、各電子機器
の内部に搭載されることになる。
図２９（Ａ）は、先の実施の形態に係る不揮発性のラッチ回路を用いた半導体装置を含む
ノート型のパーソナルコンピュータであり、本体１３０１、筐体１３０２、表示部１３０
３、キーボード１３０４などによって構成されている。開示する発明に係る半導体装置を
ノート型のパーソナルコンピュータに適用することで、優れた性能のノート型のパーソナ
ルコンピュータを提供することができる。
図２９（Ｂ）は、先の実施の形態に係る不揮発性のラッチ回路を用いた半導体装置を含む
携帯情報端末（ＰＤＡ）であり、本体１３１１には表示部１３１３と、外部インターフェ
イス１３１５と、操作ボタン１３１４等が設けられている。また操作用の付属品としてス
タイラス１３１２がある。開示する発明に係る半導体装置を携帯情報端末（ＰＤＡ）に適
用することで、優れた性能の携帯情報端末（ＰＤＡ）を提供することができる。
図２９（Ｃ）には、先の実施の形態に係る不揮発性のラッチ回路を用いた半導体装置を含
む電子ペーパーの一例として、電子書籍１３２０を示す。電子書籍１３２０は、筐体１３
２１および筐体１３２３の２つの筐体で構成されている。筐体１３２１および筐体１３２
３は、軸部１３３７により一体とされており、該軸部１３３７を軸として開閉動作を行う
ことができる。このような構成により、電子書籍１３２０は、紙の書籍のように用いるこ
とが可能である。
筐体１３２１には表示部１３２５が組み込まれ、筐体１３２３には表示部１３２７が組み
込まれている。表示部１３２５および表示部１３２７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図２９（Ｃ）では表示部１３２５）に文章を表示し、左側の
表示部（図２９（Ｃ）では表示部１３２７）に画像を表示することができる。
また、図２９（Ｃ）では、筐体１３２１に操作部などを備えた例を示している。例えば、
筐体１３２１は、電源１３３１、操作キー１３３３、スピーカー１３３５などを備えてい
る。操作キー１３３３により、頁を送ることができる。なお、筐体の表示部と同一面にキ
ーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や
側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢ
ケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成
としてもよい。さらに、電子書籍１３２０は、電子辞書としての機能を持たせた構成とし
てもよい。
また、電子書籍１３２０は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
なお、電子ペーパーは、情報を表示するものであればあらゆる分野に適用することが可能
である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジッ
トカード等の各種カードにおける表示などに適用することができる。開示する発明に係る
半導体装置を電子ペーパーに適用することで、優れた性能の電子ペーパーを提供すること
ができる。
図２９（Ｄ）は、先の実施の形態に係る不揮発性のラッチ回路を用いた半導体装置を含む
携帯電話機である。当該携帯電話機は、筐体１３４０および筐体１３４１の二つの筐体で
構成されている。筐体１３４１は、表示パネル１３４２、スピーカー１３４３、マイクロ
フォン１３４４、ポインティングデバイス１３４６、カメラ用レンズ１３４７、外部接続
端子１３４８などを備えている。また、筐体１３４０は、当該携帯電話機の充電を行う太
陽電池セル１３４９、外部メモリスロット１３５０などを備えている。また、アンテナは
筐体１３４１内部に内蔵されている。
表示パネル１３４２はタッチパネル機能を備えており、図２９（Ｄ）には映像表示されて
いる複数の操作キー１３４５を点線で示している。なお、当該携帯電話は、太陽電池セル
１３４９で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装してい
る。また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵した構成とす
ることもできる。
表示パネル１３４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル
１３４２と同一面上にカメラ用レンズ１３４７を備えているため、テレビ電話が可能であ
る。スピーカー１３４３およびマイクロフォン１３４４は音声通話に限らず、テレビ電話
、録音、再生などが可能である。さらに、筐体１３４０と筐体１３４１はスライドし、図
２９（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適
した小型化が可能である。
外部接続端子１３４８はＡＣアダプタやＵＳＢケーブルなどの各種ケーブルと接続可能で
あり、充電やデータ通信が可能になっている。また、外部メモリスロット１３５０に記録
媒体を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加え
て、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。開示する発明に
係る半導体装置を携帯電話機に適用することで、優れた性能の携帯電話機を提供すること
ができる。
図２９（Ｅ）は、先の実施の形態に係る不揮発性のラッチ回路を用いた半導体装置を含む
デジタルカメラである。当該デジタルカメラは、本体１３６１、表示部（Ａ）１３６７、
接眼部１３６３、操作スイッチ１３６４、表示部（Ｂ）１３６５、バッテリー１３６６な
どによって構成されている。開示する発明に係る半導体装置をデジタルカメラに適用する
ことで、優れた性能のデジタルカメラを提供することができる。
図２９（Ｆ）は、先の実施の形態に係る不揮発性のラッチ回路を用いた半導体装置を含む
テレビジョン装置である。テレビジョン装置１３７０では、筐体１３７１に表示部１３７
３が組み込まれている。表示部１３７３により、映像を表示することが可能である。なお
、ここでは、スタンド１３７５により筐体１３７１を支持した構成を示している。
テレビジョン装置１３７０の操作は、筐体１３７１が備える操作スイッチや、別体のリモ
コン操作機１３８０により行うことができる。リモコン操作機１３８０が備える操作キー
１３７９により、チャンネルや音量の操作を行うことができ、表示部１３７３に表示され
る映像を操作することができる。また、リモコン操作機１３８０に、当該リモコン操作機
１３８０から出力する情報を表示する表示部１３７７を設ける構成としてもよい。
なお、テレビジョン装置１３７０は、受信機やモデムなどを備えた構成とするのが好適で
ある。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介し
て有線または無線による通信ネットワークに接続することにより、一方向（送信者から受
信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行う
ことが可能である。開示する発明に係る半導体装置をテレビジョン装置に適用することで
、優れた性能のテレビジョン装置を提供することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ａ ゲート絶縁層
１１０ａ ゲート電極
１１０ｂ 電極
１１２ 絶縁層
１１４ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ 高濃度不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース電極またはドレイン電極
１３０ｂ ソース電極またはドレイン電極
１３０ｃ 電極
１３２ 絶縁層
１３４ 導電層
１３６ａ 電極
１３６ｂ 電極
１３６ｃ 電極
１３６ｄ ゲート電極
１３８ ゲート絶縁層
１４０ 酸化物半導体層
１４２ 導電層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４４ 保護絶縁層
１４６ 層間絶縁層
１４８ 導電層
１５０ａ 電極
１５０ｂ 電極
１５０ｃ 電極
１５０ｄ 電極
１５０ｅ 電極
１５２ 絶縁層
１５４ａ 電極
１５４ｂ 電極
１５４ｃ 電極
１５４ｄ 電極
１５４ｅ 電極
１５６ 絶縁層
１５８ａ 電極
１５８ｂ 電極
１５８ｃ 電極
１５８ｄ 電極
１６０ トランジスタ
１６４ 絶縁層
１６４ａ 絶縁層
１６４ｂ 絶縁層
１６６ ゲート絶縁層
１６８ 絶縁層
１７０ 層間絶縁層
１７２ 層間絶縁層
１７８ ゲート電極
２００ 下層基板
２０２ 絶縁層
２０６ 酸化物半導体層
２０６ａ 酸化物半導体層
２０８ａ ソース電極またはドレイン電極
２０８ｂ ソース電極またはドレイン電極
２１２ ゲート絶縁層
２１４ ゲート電極
２１６ 層間絶縁層
２１８ 層間絶縁層
２５０ トランジスタ
３００ 下層基板
３０２ 絶縁層
３０４ 酸化物半導体層
３０４ａ 酸化物半導体層
３０５ 酸化物半導体層
３０６ 酸化物半導体層
３０６ａ 酸化物半導体層
３０８ａ ソース電極またはドレイン電極
３０８ｂ ソース電極またはドレイン電極
３１２ ゲート絶縁層
３１４ ゲート電極
３１６ 層間絶縁層
３１８ 層間絶縁層
３５０ トランジスタ
４００ ラッチ回路
４００ａ ラッチ回路
４００ｂ ラッチ回路
４０１ データ保持部
４０２ トランジスタ
４０２ａ トランジスタ
４０２ｂ トランジスタ
４０４ 容量
４０４ａ 容量
４０４ｂ 容量
４１１ ラッチ部
４１２ 第１の素子
４１３ 第２の素子
４１４ 配線
４１５ 配線
４３１ スイッチ
４３２ スイッチ
１３０１ 本体
１３０２ 筐体
１３０３ 表示部
１３０４ キーボード
１３１１ 本体
１３１２ スタイラス
１３１３ 表示部
１３１４ 操作ボタン
１３１５ 外部インターフェイス
１３２０ 電子書籍
１３２１ 筐体
１３２３ 筐体
１３２５ 表示部
１３２７ 表示部
１３３１ 電源
１３３３ 操作キー
１３３５ スピーカー
１３３７ 軸部
１３４０ 筐体
１３４１ 筐体
１３４２ 表示パネル
１３４３ スピーカー
１３４４ マイクロフォン
１３４５ 操作キー
１３４６ ポインティングデバイス
１３４７ カメラ用レンズ
１３４８ 外部接続端子
１３４９ 太陽電池セル
１３５０ 外部メモリスロット
１３６１ 本体
１３６３ 接眼部
１３６４ 操作スイッチ
１３６５ 表示部（Ｂ）
１３６６ バッテリー
１３６７ 表示部（Ａ）
１３７０ テレビジョン装置
１３７１ 筐体
１３７３ 表示部
１３７５ スタンド
１３７７ 表示部
１３７９ 操作キー
１３８０ リモコン操作機

Claims (2)

  1. 第１のトランジスタと、第２のトランジスタと、を有し、
    前記第２のトランジスタのソースまたはドレインは、前記第１のトランジスタのゲート電極と電気的に接続され、
    前記第１のトランジスタのチャネル形成領域は、シリコンを有し、
    前記第２のトランジスタのチャネル形成領域は、酸化物半導体層に設けられ、
    前記第２のトランジスタは、前記酸化物半導体層の下方に第１のゲート電極を有し、前記酸化物半導体層の上方に第２のゲート電極を有し、
    前記第１のゲート電極と前記第２のゲート電極とは電気的に接続される、半導体装置であって、
    前記酸化物半導体層の上方に、第１の絶縁層を有し、
    前記酸化物半導体層の下方に、前記第２のトランジスタのゲート絶縁層として機能する領域を有する第２の絶縁層を有し、
    前記第２の絶縁層の下方に、前記第１のトランジスタのゲート電極を有し、
    前記第１のトランジスタのゲート電極の下方に、前記第１のトランジスタのチャネル形成領域を有し、
    前記第１の絶縁層の上方に、第１の導電層と、前記第１の導電層と同層に配置された第２の導電層と、前記第１の導電層と同層に配置された第３の導電層と、を有し、
    前記第２のトランジスタの前記第１のゲート電極と同層に、第４の導電層を有し、
    前記第１のトランジスタのソースおよびドレインの一方は、前記第４の導電層と電気的に接続され、
    前記第４の導電層は、前記第１の導電層と電気的に接続され、
    前記第１のトランジスタのソースおよびドレインの他方は、前記第２の導電層と電気的に接続され、
    前記第２の導電層は、前記第２のトランジスタのソースまたはドレインと電気的に接続され、
    前記第１のトランジスタのゲート電極は、前記第３の導電層と電気的に接続され、
    前記第３の導電層は、前記第２のトランジスタのソースまたはドレインと電気的に接続される、半導体装置。
  2. 請求項１において、
    前記第３の導電層は、前記第１の絶縁層に設けられた第１のコンタクトホールと重なる領域と、前記第１の絶縁層に設けられた第２のコンタクトホールと重なる領域と、を有し、
    前記第３の導電層は、前記第１のコンタクトホールを介して、前記第１のトランジスタのゲート電極と電気的に接続され、
    前記第３の導電層は、前記第２のコンタクトホールを介して、前記第２のトランジスタのソースまたはドレインと電気的に接続される、半導体装置。
JP2022123698A 2009-12-11 2022-08-03 半導体装置 Active JP7153825B1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2022159479A JP7350962B2 (ja) 2009-12-11 2022-10-03 半導体装置
JP2023148598A JP2023171793A (ja) 2009-12-11 2023-09-13 半導体装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2009282139 2009-12-11
JP2009282139 2009-12-11
JP2020073242A JP6882575B2 (ja) 2009-12-11 2020-04-16 半導体装置
JP2021078416A JP7119167B2 (ja) 2009-12-11 2021-05-06 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2021078416A Division JP7119167B2 (ja) 2009-12-11 2021-05-06 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2022159479A Division JP7350962B2 (ja) 2009-12-11 2022-10-03 半導体装置

Publications (2)

Publication Number Publication Date
JP2022153612A true JP2022153612A (ja) 2022-10-12
JP7153825B1 JP7153825B1 (ja) 2022-10-14

Family

ID=44145452

Family Applications (11)

Application Number Title Priority Date Filing Date
JP2010273701A Expired - Fee Related JP5701031B2 (ja) 2009-12-11 2010-12-08 半導体装置
JP2012242878A Expired - Fee Related JP5789587B2 (ja) 2009-12-11 2012-11-02 半導体装置
JP2015028302A Expired - Fee Related JP5948449B2 (ja) 2009-12-11 2015-02-17 半導体装置
JP2015151050A Active JP6031567B2 (ja) 2009-12-11 2015-07-30 半導体装置
JP2016206889A Withdrawn JP2017028321A (ja) 2009-12-11 2016-10-21 半導体装置
JP2018112447A Active JP6694009B2 (ja) 2009-12-11 2018-06-13 半導体装置
JP2020073242A Active JP6882575B2 (ja) 2009-12-11 2020-04-16 半導体装置
JP2021078416A Active JP7119167B2 (ja) 2009-12-11 2021-05-06 半導体装置
JP2022123698A Active JP7153825B1 (ja) 2009-12-11 2022-08-03 半導体装置
JP2022159479A Active JP7350962B2 (ja) 2009-12-11 2022-10-03 半導体装置
JP2023148598A Pending JP2023171793A (ja) 2009-12-11 2023-09-13 半導体装置

Family Applications Before (8)

Application Number Title Priority Date Filing Date
JP2010273701A Expired - Fee Related JP5701031B2 (ja) 2009-12-11 2010-12-08 半導体装置
JP2012242878A Expired - Fee Related JP5789587B2 (ja) 2009-12-11 2012-11-02 半導体装置
JP2015028302A Expired - Fee Related JP5948449B2 (ja) 2009-12-11 2015-02-17 半導体装置
JP2015151050A Active JP6031567B2 (ja) 2009-12-11 2015-07-30 半導体装置
JP2016206889A Withdrawn JP2017028321A (ja) 2009-12-11 2016-10-21 半導体装置
JP2018112447A Active JP6694009B2 (ja) 2009-12-11 2018-06-13 半導体装置
JP2020073242A Active JP6882575B2 (ja) 2009-12-11 2020-04-16 半導体装置
JP2021078416A Active JP7119167B2 (ja) 2009-12-11 2021-05-06 半導体装置

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2022159479A Active JP7350962B2 (ja) 2009-12-11 2022-10-03 半導体装置
JP2023148598A Pending JP2023171793A (ja) 2009-12-11 2023-09-13 半導体装置

Country Status (8)

Country Link
US (3) US8432187B2 (ja)
EP (1) EP2510541A4 (ja)
JP (11) JP5701031B2 (ja)
KR (3) KR101777643B1 (ja)
CN (2) CN102714180B (ja)
IN (1) IN2012DN04871A (ja)
TW (4) TWI590243B (ja)
WO (1) WO2011070905A1 (ja)

Families Citing this family (140)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101700154B1 (ko) 2009-11-20 2017-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 래치 회로와 회로
WO2011070928A1 (en) * 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5185357B2 (ja) * 2009-12-17 2013-04-17 株式会社半導体エネルギー研究所 半導体装置
CN102668377B (zh) 2009-12-18 2015-04-08 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路以及使用它们的半导体器件
KR102712211B1 (ko) 2009-12-25 2024-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 장치, 반도체 장치, 및 전자 장치
KR101842413B1 (ko) 2009-12-28 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2519969A4 (en) * 2009-12-28 2016-07-06 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT
KR101787734B1 (ko) 2010-01-20 2017-10-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
KR101822962B1 (ko) 2010-02-05 2018-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011096277A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
WO2011096264A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
WO2011096262A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101686089B1 (ko) 2010-02-19 2016-12-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
DE112011100841B4 (de) 2010-03-08 2021-11-25 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und verfahren zur herstellung der halbleitervorrichtung
WO2011114866A1 (en) 2010-03-17 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
US8416622B2 (en) 2010-05-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Driving method of a semiconductor device with an inverted period having a negative potential applied to a gate of an oxide semiconductor transistor
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
TWI524347B (zh) 2010-08-06 2016-03-01 半導體能源研究所股份有限公司 半導體裝置及其驅動方法
CN103026416B (zh) 2010-08-06 2016-04-27 株式会社半导体能源研究所 半导体装置
US8508276B2 (en) 2010-08-25 2013-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including latch circuit
JP5727892B2 (ja) 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
US8629496B2 (en) 2010-11-30 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8823092B2 (en) 2010-11-30 2014-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8816425B2 (en) 2010-11-30 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI562379B (en) * 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
TWI632551B (zh) * 2010-12-03 2018-08-11 半導體能源研究所股份有限公司 積體電路，其驅動方法，及半導體裝置
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI621121B (zh) 2011-01-05 2018-04-11 半導體能源研究所股份有限公司 儲存元件、儲存裝置、及信號處理電路
TWI657565B (zh) 2011-01-14 2019-04-21 日商半導體能源研究所股份有限公司 半導體記憶裝置
JP5859839B2 (ja) 2011-01-14 2016-02-16 株式会社半導体エネルギー研究所 記憶素子の駆動方法、及び、記憶素子
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
JP5898527B2 (ja) * 2011-03-04 2016-04-06 株式会社半導体エネルギー研究所 半導体装置
JP5839474B2 (ja) 2011-03-24 2016-01-06 株式会社半導体エネルギー研究所 信号処理回路
JP5879165B2 (ja) 2011-03-30 2016-03-08 株式会社半導体エネルギー研究所 半導体装置
TWI567735B (zh) 2011-03-31 2017-01-21 半導體能源研究所股份有限公司 記憶體電路，記憶體單元，及訊號處理電路
US9960278B2 (en) * 2011-04-06 2018-05-01 Yuhei Sato Manufacturing method of semiconductor device
US9142320B2 (en) 2011-04-08 2015-09-22 Semiconductor Energy Laboratory Co., Ltd. Memory element and signal processing circuit
US8854867B2 (en) 2011-04-13 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Memory device and driving method of the memory device
JP6001900B2 (ja) 2011-04-21 2016-10-05 株式会社半導体エネルギー研究所 信号処理回路
US10079053B2 (en) 2011-04-22 2018-09-18 Semiconductor Energy Laboratory Co., Ltd. Memory element and memory device
US8446171B2 (en) 2011-04-29 2013-05-21 Semiconductor Energy Laboratory Co., Ltd. Signal processing unit
TWI541978B (zh) 2011-05-11 2016-07-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之驅動方法
SG11201503709SA (en) 2011-05-13 2015-07-30 Semiconductor Energy Lab Semiconductor device
JP5886128B2 (ja) 2011-05-13 2016-03-16 株式会社半導体エネルギー研究所 半導体装置
KR102081792B1 (ko) 2011-05-19 2020-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산회로 및 연산회로의 구동방법
KR102093909B1 (ko) 2011-05-19 2020-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 회로 및 회로의 구동 방법
US8837203B2 (en) 2011-05-19 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9762246B2 (en) 2011-05-20 2017-09-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a storage circuit having an oxide semiconductor
JP6082189B2 (ja) 2011-05-20 2017-02-15 株式会社半導体エネルギー研究所 記憶装置及び信号処理回路
US9336845B2 (en) 2011-05-20 2016-05-10 Semiconductor Energy Laboratory Co., Ltd. Register circuit including a volatile memory and a nonvolatile memory
TWI570719B (zh) 2011-05-20 2017-02-11 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
TWI559683B (zh) 2011-05-20 2016-11-21 半導體能源研究所股份有限公司 半導體積體電路
JP5886496B2 (ja) 2011-05-20 2016-03-16 株式会社半導体エネルギー研究所 半導体装置
WO2012169142A1 (en) 2011-06-09 2012-12-13 Semiconductor Energy Laboratory Co., Ltd. Cache memory and method for driving the same
JP6012263B2 (ja) 2011-06-09 2016-10-25 株式会社半導体エネルギー研究所 半導体記憶装置
US8804405B2 (en) * 2011-06-16 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
US8982607B2 (en) * 2011-09-30 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Memory element and signal processing circuit
JP6099368B2 (ja) 2011-11-25 2017-03-22 株式会社半導体エネルギー研究所 記憶装置
TWI591611B (zh) * 2011-11-30 2017-07-11 半導體能源研究所股份有限公司 半導體顯示裝置
JP6088253B2 (ja) * 2012-01-23 2017-03-01 株式会社半導体エネルギー研究所 半導体装置
US8817516B2 (en) * 2012-02-17 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Memory circuit and semiconductor device
JP2014063557A (ja) * 2012-02-24 2014-04-10 Semiconductor Energy Lab Co Ltd 記憶装置及び半導体装置
US9287370B2 (en) 2012-03-02 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Memory device comprising a transistor including an oxide semiconductor and semiconductor device including the same
JP6041707B2 (ja) 2012-03-05 2016-12-14 株式会社半導体エネルギー研究所 ラッチ回路および半導体装置
KR102082515B1 (ko) * 2012-03-14 2020-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전력 공급 시스템
US9058892B2 (en) * 2012-03-14 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and shift register
US9349849B2 (en) * 2012-03-28 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
US9324449B2 (en) * 2012-03-28 2016-04-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, signal processing unit having the driver circuit, method for manufacturing the signal processing unit, and display device
US8901556B2 (en) * 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
JP6126419B2 (ja) 2012-04-30 2017-05-10 株式会社半導体エネルギー研究所 半導体装置、電子機器
JP6005391B2 (ja) * 2012-05-01 2016-10-12 株式会社半導体エネルギー研究所 半導体装置
JP6227890B2 (ja) * 2012-05-02 2017-11-08 株式会社半導体エネルギー研究所 信号処理回路および制御回路
US9261943B2 (en) 2012-05-02 2016-02-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
KR102087443B1 (ko) 2012-05-11 2020-03-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
US9001549B2 (en) * 2012-05-11 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5917285B2 (ja) * 2012-05-11 2016-05-11 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP6250955B2 (ja) 2012-05-25 2017-12-20 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US9135182B2 (en) 2012-06-01 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Central processing unit and driving method thereof
US9343120B2 (en) 2012-06-01 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. High speed processing unit with non-volatile register
US8873308B2 (en) 2012-06-29 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit
US9083327B2 (en) * 2012-07-06 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
JP6022874B2 (ja) * 2012-09-27 2016-11-09 エスアイアイ・セミコンダクタ株式会社 半導体記憶回路
WO2014073374A1 (en) * 2012-11-06 2014-05-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
TWI608616B (zh) * 2012-11-15 2017-12-11 半導體能源研究所股份有限公司 半導體裝置
JP5807076B2 (ja) 2013-01-24 2015-11-10 株式会社半導体エネルギー研究所 半導体装置
KR102112367B1 (ko) 2013-02-12 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
US9294075B2 (en) 2013-03-14 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014199709A (ja) 2013-03-14 2014-10-23 株式会社半導体エネルギー研究所 記憶装置、半導体装置
JP6298662B2 (ja) 2013-03-14 2018-03-20 株式会社半導体エネルギー研究所 半導体装置
US9786350B2 (en) 2013-03-18 2017-10-10 Semiconductor Energy Laboratory Co., Ltd. Memory device
WO2014157019A1 (en) 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6316630B2 (ja) 2013-03-26 2018-04-25 株式会社半導体エネルギー研究所 半導体装置
JP6396671B2 (ja) 2013-04-26 2018-09-26 株式会社半導体エネルギー研究所 半導体装置
US9312392B2 (en) * 2013-05-16 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI618058B (zh) * 2013-05-16 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
JP6329843B2 (ja) 2013-08-19 2018-05-23 株式会社半導体エネルギー研究所 半導体装置
TWI640014B (zh) * 2013-09-11 2018-11-01 半導體能源研究所股份有限公司 記憶體裝置、半導體裝置及電子裝置
TWI741298B (zh) 2013-10-10 2021-10-01 日商半導體能源研究所股份有限公司 半導體裝置
JP6591739B2 (ja) * 2013-10-16 2019-10-16 株式会社半導体エネルギー研究所 演算処理装置の駆動方法
JP2015118724A (ja) 2013-11-13 2015-06-25 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
US20150177311A1 (en) * 2013-12-19 2015-06-25 Intermolecular, Inc. Methods and Systems for Evaluating IGZO with Respect to NBIS
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
KR102658554B1 (ko) * 2013-12-27 2024-04-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
TWI553924B (zh) * 2014-01-15 2016-10-11 林崇榮 具電阻性元件的非揮發性記憶體與晶胞結構及其製作方法
KR102325158B1 (ko) * 2014-01-30 2021-11-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 기기, 및 반도체 장치의 제작 방법
JP6542542B2 (ja) 2014-02-28 2019-07-10 株式会社半導体エネルギー研究所 半導体装置
JP6442321B2 (ja) 2014-03-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法、並びに電子機器
SG11201606536XA (en) * 2014-03-18 2016-09-29 Semiconductor Energy Lab Co Ltd Semiconductor device and manufacturing method thereof
TWI646782B (zh) 2014-04-11 2019-01-01 日商半導體能源研究所股份有限公司 保持電路、保持電路的驅動方法以及包括保持電路的半導體裝置
KR102344782B1 (ko) * 2014-06-13 2021-12-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 입력 장치 및 입출력 장치
JP2016015475A (ja) 2014-06-13 2016-01-28 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
WO2016012893A1 (en) * 2014-07-25 2016-01-28 Semiconductor Energy Laboratory Co., Ltd. Oscillator circuit and semiconductor device including the same
JP6553444B2 (ja) 2014-08-08 2019-07-31 株式会社半導体エネルギー研究所 半導体装置
DE112015004272T5 (de) * 2014-09-19 2017-06-01 Semiconductor Energy Laboratory Co., Ltd. Herstellungsverfahren der Halbleitervorrichtung
JP2016111677A (ja) 2014-09-26 2016-06-20 株式会社半導体エネルギー研究所 半導体装置、無線センサ、及び電子機器
KR20220119177A (ko) 2014-10-10 2022-08-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리 회로, 처리 유닛, 전자 부품, 및 전자 기기
JP6615565B2 (ja) 2014-10-24 2019-12-04 株式会社半導体エネルギー研究所 半導体装置
US9240912B1 (en) * 2014-11-26 2016-01-19 Altera Corporation Transceiver circuitry with summation node common mode droop reduction
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
JP6857447B2 (ja) 2015-01-26 2021-04-14 株式会社半導体エネルギー研究所 半導体装置
TWI683365B (zh) 2015-02-06 2020-01-21 日商半導體能源研究所股份有限公司 裝置及其製造方法以及電子裝置
KR102582523B1 (ko) 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
TW202316486A (zh) * 2015-03-30 2023-04-16 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
KR102386907B1 (ko) * 2015-09-10 2022-04-14 삼성전자주식회사 반도체 집적 회로
US10177142B2 (en) 2015-12-25 2019-01-08 Semiconductor Energy Laboratory Co., Ltd. Circuit, logic circuit, processor, electronic component, and electronic device
US10334196B2 (en) 2016-01-25 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6231603B2 (ja) * 2016-04-04 2017-11-15 株式会社半導体エネルギー研究所 半導体装置
US11302717B2 (en) * 2016-04-08 2022-04-12 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the same
KR102295315B1 (ko) 2016-04-15 2021-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
US9705708B1 (en) 2016-06-01 2017-07-11 Altera Corporation Integrated circuit with continuously adaptive equalization circuitry
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
TWI724231B (zh) 2016-09-09 2021-04-11 日商半導體能源硏究所股份有限公司 記憶體裝置及其工作方法、半導體裝置、電子構件以及電子裝置
US10423203B2 (en) * 2016-12-28 2019-09-24 Intel Corporation Flip-flop circuit with low-leakage transistors
US10284963B2 (en) * 2017-03-28 2019-05-07 Nanofone Ltd. High performance sealed-gap capacitive microphone
US11462249B2 (en) 2020-06-30 2022-10-04 Micron Technology, Inc. System and method for reading and writing memory management data using a non-volatile cell based register
JP2024131628A (ja) 2023-03-16 2024-09-30 株式会社ジャパンディスプレイ 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63268184A (ja) * 1987-04-24 1988-11-04 Sony Corp 半導体メモリ装置
US20060066512A1 (en) * 2004-09-28 2006-03-30 Sharp Laboratories Of America, Inc. Dual-gate transistor display
US20070164352A1 (en) * 2005-12-12 2007-07-19 The Regents Of The University Of California Multi-bit-per-cell nvm structures and architecture
JP2009135350A (ja) * 2007-12-03 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2009278115A (ja) * 2008-05-15 2009-11-26 Samsung Electronics Co Ltd トランジスタとこれを含む半導体素子及びそれらの製造方法

Family Cites Families (226)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54159153A (en) 1978-06-07 1979-12-15 Toshiba Corp Flip flop circuit
JPS6025269A (ja) 1983-07-21 1985-02-08 Hitachi Ltd 半導体記憶素子
JPS60154549A (ja) * 1984-01-24 1985-08-14 Fujitsu Ltd 半導体装置の製造方法
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS6143661A (ja) 1984-08-07 1986-03-03 Mitsui Petrochem Ind Ltd 熱硬化性樹脂組成物
JPS62177794A (ja) 1986-01-31 1987-08-04 Hitachi Ltd 半導体メモリセル
JP2689416B2 (ja) 1986-08-18 1997-12-10 日本電気株式会社 フリツプフロツプ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US4809225A (en) * 1987-07-02 1989-02-28 Ramtron Corporation Memory cell with volatile and non-volatile portions having ferroelectric capacitors
JPH03192915A (ja) 1989-12-22 1991-08-22 Nec Corp フリップフロップ
JPH05110392A (ja) * 1991-10-16 1993-04-30 Hitachi Ltd 状態保持回路を具備する集積回路
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US5539279A (en) 1993-06-23 1996-07-23 Hitachi, Ltd. Ferroelectric memory
JPH07147530A (ja) * 1993-11-24 1995-06-06 Mitsubishi Electric Corp ラッチ回路及びマスタースレーブ型フリップフロップ回路
JPH08186180A (ja) 1994-12-28 1996-07-16 Oki Electric Ind Co Ltd Ｃｍｉｓ型集積回路装置及びその製造方法
JP3552068B2 (ja) 1995-03-15 2004-08-11 株式会社ルネサステクノロジ Ｃｍｏｓ論理回路
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH098612A (ja) 1995-06-16 1997-01-10 Nec Corp ラッチ回路
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
US5879971A (en) * 1995-09-28 1999-03-09 Motorola Inc. Trench random access memory cell and method of formation
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
GB9614800D0 (en) * 1996-07-13 1996-09-04 Plessey Semiconductors Ltd Programmable logic arrays
JP4103968B2 (ja) * 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JPH11233789A (ja) * 1998-02-12 1999-08-27 Semiconductor Energy Lab Co Ltd 半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000077982A (ja) 1998-08-27 2000-03-14 Kobe Steel Ltd 半導体集積回路
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3955409B2 (ja) 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
JP2001053164A (ja) 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
US6570801B2 (en) * 2000-10-27 2003-05-27 Kabushiki Kaisha Toshiba Semiconductor memory having refresh function
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002197881A (ja) * 2000-12-27 2002-07-12 Toshiba Corp レベルシフタ及びレベルシフタを備えた半導体記憶装置
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US6492854B1 (en) 2001-08-30 2002-12-10 Hewlett Packard Company Power efficient and high performance flip-flop
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
US6944045B2 (en) * 2001-11-19 2005-09-13 Rohm Co., Ltd. Data holding apparatus and data read out method
JP4091301B2 (ja) * 2001-12-28 2008-05-28 富士通株式会社 半導体集積回路および半導体メモリ
JP3868293B2 (ja) 2001-12-28 2007-01-17 松下電器産業株式会社 半導体集積回路
JP2002319682A (ja) 2002-01-04 2002-10-31 Japan Science & Technology Corp トランジスタ及び半導体装置
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP3940014B2 (ja) * 2002-03-29 2007-07-04 富士通株式会社 半導体集積回路、無線タグ、および非接触型ｉｃカード
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US7189992B2 (en) 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US6998722B2 (en) 2002-07-08 2006-02-14 Viciciv Technology Semiconductor latches and SRAM devices
JP3986393B2 (ja) 2002-08-27 2007-10-03 富士通株式会社 不揮発性データ記憶回路を有する集積回路装置
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6707702B1 (en) * 2002-11-13 2004-03-16 Texas Instruments Incorporated Volatile memory with non-volatile ferroelectric capacitors
JP2004172389A (ja) * 2002-11-20 2004-06-17 Renesas Technology Corp 半導体装置およびその製造方法
AU2003284561A1 (en) 2002-11-25 2004-06-18 Matsushita Electric Industrial Co., Ltd. Non-volatile memory cell and control method thereof
JP3737472B2 (ja) * 2002-12-02 2006-01-18 ローム株式会社 データ保持装置およびデータ保持方法
US6788567B2 (en) * 2002-12-02 2004-09-07 Rohm Co., Ltd. Data holding device and data holding method
WO2004059838A1 (ja) 2002-12-25 2004-07-15 Matsushita Electric Industrial Co., Ltd. 不揮発性ラッチ回路及びその駆動方法
JP3825756B2 (ja) * 2003-02-17 2006-09-27 富士通株式会社 半導体集積回路
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US6996000B2 (en) * 2003-10-07 2006-02-07 Symetrix Corporation Non-volatile ferroelectric SRAM
US7092293B1 (en) 2003-11-25 2006-08-15 Xilinx, Inc. Non-volatile memory cell integrated with a latch
CN1637930B (zh) * 2003-12-24 2011-03-30 精工爱普生株式会社 存储电路、半导体装置及电子设备
JP4045446B2 (ja) * 2004-02-12 2008-02-13 カシオ計算機株式会社 トランジスタアレイ及び画像処理装置
US7064973B2 (en) 2004-02-03 2006-06-20 Klp International, Ltd. Combination field programmable gate array allowing dynamic reprogrammability
US6972986B2 (en) * 2004-02-03 2005-12-06 Kilopass Technologies, Inc. Combination field programmable gate array allowing dynamic reprogrammability and non-votatile programmability based upon transistor gate oxide breakdown
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102354658B (zh) * 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
GB0407952D0 (en) 2004-04-08 2004-05-12 Amersham Plc Fluoridation method
JP2005323295A (ja) 2004-05-11 2005-11-17 Asahi Kasei Microsystems Kk ラッチ回路及びフリップフロップ回路
JP2005347328A (ja) * 2004-05-31 2005-12-15 Nippon Telegr & Teleph Corp <Ntt> 記憶素子
US20050275037A1 (en) * 2004-06-12 2005-12-15 Chung Shine C Semiconductor devices with high voltage tolerance
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4660124B2 (ja) 2004-06-17 2011-03-30 カシオ計算機株式会社 薄膜トランジスタの製造方法
JP2006050208A (ja) 2004-08-04 2006-02-16 Denso Corp 電源瞬断対応論理回路
JP4997691B2 (ja) * 2004-08-25 2012-08-08 カシオ計算機株式会社 薄膜トランジスタパネル及びその製造方法
JP4997692B2 (ja) * 2004-08-25 2012-08-08 カシオ計算機株式会社 薄膜トランジスタパネル及びその製造方法
JP4872196B2 (ja) * 2004-08-25 2012-02-08 カシオ計算機株式会社 薄膜トランジスタパネル及びその製造方法
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US20060095975A1 (en) * 2004-09-03 2006-05-04 Takayoshi Yamada Semiconductor device
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7374984B2 (en) * 2004-10-29 2008-05-20 Randy Hoffman Method of forming a thin film component
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1810335B1 (en) * 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5053537B2 (ja) * 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
EP1812969B1 (en) * 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
RU2358355C2 (ru) * 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) * 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) * 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) * 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006339948A (ja) * 2005-06-01 2006-12-14 Renesas Technology Corp パルスラッチ回路及び半導体集積回路
JP2006344849A (ja) * 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) * 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7579617B2 (en) * 2005-06-22 2009-08-25 Fujitsu Microelectronics Limited Semiconductor device and production method thereof
US7507618B2 (en) * 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
JP2007013011A (ja) 2005-07-01 2007-01-18 Seiko Epson Corp 強誘電体メモリ装置及び表示用駆動ｉｃ
KR100702310B1 (ko) * 2005-07-21 2007-03-30 주식회사 하이닉스반도체 비휘발성 래치 회로 및 이를 포함하는 시스템 온 칩
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073698A (ja) * 2005-09-06 2007-03-22 Canon Inc トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4988179B2 (ja) 2005-09-22 2012-08-01 ローム株式会社 酸化亜鉛系化合物半導体素子
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
KR100751939B1 (ko) 2005-10-12 2007-08-24 엘지전자 주식회사 슬라이드 모듈 및 그 슬라이드 모듈을 갖는 휴대 단말기
US20070085585A1 (en) 2005-10-13 2007-04-19 Arm Limited Data retention in operational and sleep modes
JP5627163B2 (ja) * 2005-10-13 2014-11-19 エイアールエム リミテッド 動作モード及びスリープモードでのデータ保持方法および回路
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP2007125823A (ja) 2005-11-04 2007-05-24 Seiko Epson Corp 液体吐出装置及び液体吐出部の駆動方法
KR101117948B1 (ko) * 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
JP5084134B2 (ja) * 2005-11-21 2012-11-28 日本電気株式会社 表示装置及びこれらを用いた機器
JP5364235B2 (ja) 2005-12-02 2013-12-11 株式会社半導体エネルギー研究所 表示装置
US8004481B2 (en) * 2005-12-02 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
JP5099740B2 (ja) 2005-12-19 2012-12-19 財団法人高知県産業振興センター 薄膜トランジスタ
US7915619B2 (en) 2005-12-22 2011-03-29 Showa Denko K.K. Light-emitting diode and method for fabrication thereof
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
EP2428424A3 (en) 2006-02-13 2013-04-03 New York Air Brake Corporation Distributed train intelligence system and method
JP5015473B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007250982A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
JP5016831B2 (ja) 2006-03-17 2012-09-05 キヤノン株式会社 酸化物半導体薄膜トランジスタを用いた発光素子及びこれを用いた画像表示装置
US7405606B2 (en) 2006-04-03 2008-07-29 Intellectual Ventures Fund 27 Llc D flip-flop
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
US20070261124A1 (en) * 2006-05-03 2007-11-08 International Business Machines Corporation Method and system for run-time dynamic and interactive identification of software authorization requirements and privileged code locations, and for validation of other software program analysis results
KR101014473B1 (ko) 2006-06-02 2011-02-14 가시오게산키 가부시키가이샤 산화아연의 산화물 반도체 박막층을 포함하는 반도체 장치및 그 제조방법
JP5028033B2 (ja) * 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US20080019162A1 (en) * 2006-07-21 2008-01-24 Taku Ogura Non-volatile semiconductor storage device
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4954639B2 (ja) * 2006-08-25 2012-06-20 パナソニック株式会社 ラッチ回路及びこれを備えた半導体集積回路
US7663165B2 (en) 2006-08-31 2010-02-16 Aptina Imaging Corporation Transparent-channel thin-film transistor-based pixels for high-performance image sensors
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7881693B2 (en) 2006-10-17 2011-02-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI324856B (en) 2006-10-30 2010-05-11 Ind Tech Res Inst Dynamic floating input d flip-flop
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP4297159B2 (ja) 2006-12-08 2009-07-15 ソニー株式会社 フリップフロップおよび半導体集積回路
EP2471972B1 (en) 2006-12-13 2014-01-29 Idemitsu Kosan Co., Ltd. Sputtering target
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP5508662B2 (ja) * 2007-01-12 2014-06-04 株式会社半導体エネルギー研究所 表示装置
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
US20080265936A1 (en) * 2007-04-27 2008-10-30 Dsm Solutions, Inc. Integrated circuit switching device, structure and method of manufacture
WO2008136505A1 (ja) 2007-05-08 2008-11-13 Idemitsu Kosan Co., Ltd. 半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法
JP5522889B2 (ja) 2007-05-11 2014-06-18 出光興産株式会社 Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ系酸化物焼結体、及び物理成膜用ターゲット
JP5294651B2 (ja) 2007-05-18 2013-09-18 キヤノン株式会社 インバータの作製方法及びインバータ
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
US20090002044A1 (en) 2007-06-29 2009-01-01 Seiko Epson Corporation Master-slave type flip-flop circuit
CN101821810B (zh) 2007-08-31 2013-05-01 国立大学法人东京工业大学 利用电流感应磁化反转mtj的非易失性sram/锁存电路
US8232598B2 (en) * 2007-09-20 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US7982250B2 (en) 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW200921226A (en) * 2007-11-06 2009-05-16 Wintek Corp Panel structure and manufacture method thereof
WO2009063542A1 (ja) * 2007-11-12 2009-05-22 Fujitsu Microelectronics Limited 半導体装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
KR101412761B1 (ko) * 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP5140459B2 (ja) 2008-02-28 2013-02-06 ローム株式会社 不揮発性記憶ゲートおよびその動作方法、および不揮発性記憶ゲート組込み型論理回路およびその動作方法
JP2009212736A (ja) * 2008-03-04 2009-09-17 Fujitsu Microelectronics Ltd 半導体集積回路
JP5305696B2 (ja) 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
US7965540B2 (en) 2008-03-26 2011-06-21 International Business Machines Corporation Structure and method for improving storage latch susceptibility to single event upsets
KR101490112B1 (ko) 2008-03-28 2015-02-05 삼성전자주식회사 인버터 및 그를 포함하는 논리회로
US8085076B2 (en) 2008-07-03 2011-12-27 Broadcom Corporation Data retention flip flop for low power applications
JP2010034710A (ja) 2008-07-25 2010-02-12 Nec Electronics Corp 半導体集積回路及びその誤動作防止方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101623958B1 (ko) 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
EP2172804B1 (en) 2008-10-03 2016-05-11 Semiconductor Energy Laboratory Co, Ltd. Display device
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5209445B2 (ja) * 2008-11-20 2013-06-12 ローム株式会社 データ保持装置
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US20100224878A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20110012752A1 (en) * 2009-07-14 2011-01-20 Illinois Tool Works Inc. Wireless control for valve operating machine
WO2011048929A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011052396A1 (en) 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011055660A1 (en) * 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101700154B1 (ko) * 2009-11-20 2017-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 래치 회로와 회로
KR101329849B1 (ko) * 2009-11-28 2013-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
CN102668377B (zh) 2009-12-18 2015-04-08 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路以及使用它们的半导体器件
KR102712211B1 (ko) 2009-12-25 2024-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 장치, 반도체 장치, 및 전자 장치
WO2011089847A1 (en) 2010-01-20 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit and method for driving the same
US8618588B2 (en) 2010-10-29 2013-12-31 International Business Machines Corporation Anti-blooming pixel sensor cell with active neutral density filter, methods of manufacture, and design structure
TWI632551B (zh) * 2010-12-03 2018-08-11 半導體能源研究所股份有限公司 積體電路，其驅動方法，及半導體裝置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63268184A (ja) * 1987-04-24 1988-11-04 Sony Corp 半導体メモリ装置
US20060066512A1 (en) * 2004-09-28 2006-03-30 Sharp Laboratories Of America, Inc. Dual-gate transistor display
US20070164352A1 (en) * 2005-12-12 2007-07-19 The Regents Of The University Of California Multi-bit-per-cell nvm structures and architecture
JP2009135350A (ja) * 2007-12-03 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2009278115A (ja) * 2008-05-15 2009-11-26 Samsung Electronics Co Ltd トランジスタとこれを含む半導体素子及びそれらの製造方法

Also Published As

Publication number Publication date
CN104658598B (zh) 2017-08-11
JP2015133501A (ja) 2015-07-23
EP2510541A4 (en) 2016-04-13
JP2013062846A (ja) 2013-04-04
JP5789587B2 (ja) 2015-10-07
TW201735027A (zh) 2017-10-01
JP2020123738A (ja) 2020-08-13
KR20130090425A (ko) 2013-08-13
US8432187B2 (en) 2013-04-30
TW201346901A (zh) 2013-11-16
US20130234757A1 (en) 2013-09-12
WO2011070905A1 (en) 2011-06-16
TWI582766B (zh) 2017-05-11
KR101777643B1 (ko) 2017-09-26
JP2023171793A (ja) 2023-12-05
JP5701031B2 (ja) 2015-04-15
CN102714180B (zh) 2015-03-25
JP2016006888A (ja) 2016-01-14
JP7119167B2 (ja) 2022-08-16
JP7153825B1 (ja) 2022-10-14
KR101720072B1 (ko) 2017-03-27
CN104658598A (zh) 2015-05-27
JP5948449B2 (ja) 2016-07-06
TWI521506B (zh) 2016-02-11
JP2022188175A (ja) 2022-12-20
JP6882575B2 (ja) 2021-06-02
JP2011142621A (ja) 2011-07-21
US20110187410A1 (en) 2011-08-04
KR20170034935A (ko) 2017-03-29
IN2012DN04871A (ja) 2015-09-25
JP7350962B2 (ja) 2023-09-26
EP2510541A1 (en) 2012-10-17
TW201140581A (en) 2011-11-16
TW201608563A (zh) 2016-03-01
CN102714180A (zh) 2012-10-03
TWI664630B (zh) 2019-07-01
TWI590243B (zh) 2017-07-01
JP6694009B2 (ja) 2020-05-13
KR101481398B1 (ko) 2015-01-14
JP2018182332A (ja) 2018-11-15
JP2017028321A (ja) 2017-02-02
US8994400B2 (en) 2015-03-31
US20150200657A1 (en) 2015-07-16
US10382016B2 (en) 2019-08-13
KR20120091450A (ko) 2012-08-17
JP6031567B2 (ja) 2016-11-24
JP2021158360A (ja) 2021-10-07

Similar Documents

Publication Publication Date Title
JP7153825B1 (ja) 半導体装置
JP6907362B2 (ja) 半導体装置
JP6201007B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220804

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20220831

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220927

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221003

R150 Certificate of patent or registration of utility model

Ref document number: 7153825

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150