TWI553924B - 具電阻性元件的非揮發性記憶體與晶胞結構及其製作方法 - Google Patents

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Description

具電阻性元件的非揮發性記憶體與晶胞結構及其製作方法
本發明是有關於一種記憶體與及其製作方法，且特別是有關於一種具電阻性元件的非揮發性記憶體與晶胞結構及其製作方法。
眾所周知，非揮發性記憶體(non-volatile memory)能夠在電源關閉時持續保存其內部的儲存資料。而現今使用最普遍的非揮發性記憶體即為快閃記憶體(flash memory)。快閃記憶體係利用浮動閘電晶體(floating gate transistor)作為儲存單元。而根據儲存於浮動閘極上的電荷量即可決定其儲存狀態。
最近，一種全新架構的非揮發性記憶體已經被提出。該非揮發性記憶體稱為電阻性隨機存取記憶體(Resistive Random Access Memory，RRAM)，且其儲存元件為一電阻性元件(resistive element)。
請參照第1圖，其所繪示為習知具電阻性元件的非揮發性記憶體示意圖，其揭露於美國專利號US8,107,274。該非揮發性記憶體300具有(1T+1R)的記憶胞，1T代表一個電晶體(transistor)，1R代表一個電阻(resistor)。亦即，該非揮發性記憶體300包括一電晶體310與一電阻性元件320，且電阻性元件320連接至電晶體310。其中，電阻性元件320為可變的以及可回復的電阻性元件(variable and reversible resistive element)。
電晶體310包括：基板318、閘介電層(gate dielectric layer)313、一閘極312、第一源/汲極314、第二源/汲極316、間隙壁(spacer)319。
電阻性元件320包括：過渡金屬氧化層(transition metal oxide layer)110、介電層150、一導電的插塞模組(conductive plug module)130。其中，介電層150形成於第一源/汲極314上，且導電的插塞模組130位於過渡金屬氧化層110上。
再者，導電的插塞模組130包括一金屬插塞132與一障壁層(barrier layer)134。金屬插塞132垂直地配置於過渡金屬氧化層110上且可以導電至過渡金屬氧化層110，並且障壁層134包覆著金屬插塞132。其中，過渡金屬氧化層110係由介電層150與障壁層134反應後所形成，且過渡金屬氧化層110可以改變其電阻值。
由於電晶體310會占據基板318的佈局面積，使得該(1T+1R)結構的非揮發性記憶體300的晶胞密度較低。因此，提出一種高晶胞密度的非揮發性記憶體即為本發明所欲達成的目的。
本發明係為一種非揮發性記憶體之晶胞結構，包括：一第一金屬層；一第一介電層，形成於該第一金屬層上方，其中，該第一介電層中具有一第一穿透洞；一第一過渡層，形成於該第一穿透洞底部與該第一金屬層之間；一第二金屬層，形成於該第一穿透洞內並接觸於該第一過渡層；一第二介電層，形成於該第二金屬層與該第一介電層上方，其中，該第二介電層中具有一第二穿透洞；一第二過渡層，形成於該第二穿透洞底部與該第二金屬層之間；以及一第三金屬層，形成於該第二穿透洞內並接觸於該第二過渡層。
本發明係為一種非揮發性記憶體中晶胞結構之製作 方法，包括下列步驟：於一第一金屬層上方形成一第一介電層；於該第一介電層中形成一第一穿透洞，且該第一穿透洞底部殘留部分該第一介電層；於該第一穿透洞內表面形成於一第一障壁層；形成一第二金屬層填充於該第一穿透洞；於該第二金屬層與該第一介電層上方形成一第二介電層；於該第二介電層中形成一第二穿透洞，且該第二穿透洞底部殘留部分該第二介電層，其中該第二穿透洞位於該第二金屬層上方；於該第二穿透洞內表面形成於一第二障壁層；形成一第三金屬層填充於該第二穿透洞；以及結合該第一穿透洞底部殘留之該第一介電層與該第一障壁層以形成一第一過渡層，以及結合該第二穿透洞底部殘留之該第二介電層與該第二障壁層以形成一第二過渡層。
本發明係為一種非揮發性記憶體，包括：一第一金屬導線；一第一晶胞結構，該第一晶胞結構之第一端連接於該第一金屬導線；一第二晶胞結構，該第二晶胞結構之第一端連接於該第一金屬導線；一第二金屬導線，連接至該第一晶胞結構之第二端；一第三金屬導線，連接至該第二晶胞結構之第二端；一第三晶胞結構，該第三晶胞結構之第一端連接於該第二金屬導線；一第四晶胞結構，該第四晶胞結構之第一端連接於該第三金屬導線；以及一第四金屬導線，連接至該第三晶胞結構之第二端以及該第四晶胞結構之第二端；其中，該第一晶胞結構、該第二晶胞結構、該第三晶胞結構與該第四晶胞結構中皆包括串接的一第一過渡層與一第二過渡層。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
110‧‧‧過渡層
130‧‧‧導電的插塞模組
132‧‧‧金屬插塞
134‧‧‧障壁層
150‧‧‧介電層
300‧‧‧非揮發性記憶體
310‧‧‧電晶體
312‧‧‧閘極
313‧‧‧閘介電層
314‧‧‧第一源/汲極
316‧‧‧第二源/汲極
318‧‧‧基板
319‧‧‧間隙壁
320‧‧‧電阻性元件
510‧‧‧第一金屬層
512‧‧‧第一介電層
514‧‧‧第一障壁層
516‧‧‧第二金屬層
518‧‧‧第一過渡層
522‧‧‧第二介電層
524‧‧‧第二障壁層
526‧‧‧第三金屬層
528‧‧‧第二過渡層
530‧‧‧晶胞結構
第1圖所繪示為習知具電阻性元件的非揮發性記憶體示意圖。
第2A圖至第2J圖所繪示為本發明非揮發性記憶體的晶胞結構之製作流程及其等效電路示意圖。
第3A圖至第3D圖所繪示為本發明非揮發性記憶體的晶胞陣列之製作流程及其等效電路示意圖。
本發明係為一種具電阻性元件的非揮發性記憶體及其製作方法與晶胞結構。本發明係設計(1D+1R)晶胞結構的非揮發性記憶體，1D代表一個二極體(diode)，1R代表一個電阻(resistor)。而利用三維配置多個晶胞結構，可以形成高晶胞密度的非揮發性記憶體。以下詳細介紹本發明。
請參照第2A圖至第2J圖，其所繪示為本發明非揮發性記憶體的晶胞結構之製作流程及其等效電路示意圖。其中，第2A圖至第2E圖所繪示為形成電阻性元件之步驟，並且第2F圖至第2H圖所繪示為形成二極體之步驟。
如第2A圖所示，在一第一金屬層510的一第一表面上形成厚度為h1的一第一介電層512，此第一介電層512可為金屬間介電層(Inter-Metal Dielectric layer，簡稱IMD層)，其材質可為二氧化矽(SiO2)。接著，進行蝕刻步驟，在第一介電層512上形成寬度為w1的一第一穿透洞(via)，而第一穿透洞的底部尚有第一介電層512的殘留。基本上，本發明的晶胞結構係製作於半導體基板上。再者，第一金屬層510係為第一方向的金屬導線，其材質可為銅、鋁、或者鎢。
如第2B圖所示，在第一穿透洞上方開口處，再進行一次蝕刻步驟，使得第一穿透洞上方開口處之寬度大於w1，而第一穿透洞的底部尚有a1厚度的第一介電層512的殘留。
如第2C圖所示，在第一穿透洞內表面以及第一介電層512上形成一第一障壁層514，其材料可為Hf、HfOx、HfOxNy、Mg、MgOx、MgOxNy、NiOx、NiOxNy、TaOxNy、Ta、 TaOx、TaNx、TiOxNy、Ti、TiOx、TiNx。
接著，如第2D所示，在第一障壁層514上形成一第二金屬層516，其材質可為銅、鋁、或者鎢。接著，如第2E圖所示，移除第二金屬層516，並暴露出第一介電層512，使得第二金屬層516殘留於第一穿透洞內。其中，可利用化學機械研磨(Chemical mechanical polish，簡稱CMP)製程或者蝕刻製程移除第二金屬層516。
接著，如第2F圖所示，在第一介電層512與第二金屬層516的表面上形成厚度為h2的一第二介電層522，此第二介電層512可為金屬間介電層(IMD層)，其材質可為二氧化矽(SiO2)。接著，進行蝕刻步驟，在第二介電層522上形成寬度為w2的一第二穿透洞(via)，而第二穿透洞的底部尚有第二介電層522的殘留。
接著，如第2G圖所示，在第二穿透洞上方開口處，再進行一次蝕刻步驟，使得第二穿透洞上方形成一凹槽，且該凹槽之寬度大於w2。而第二穿透洞的底部尚有a2厚度的第二介電層522的殘留。接著，形成一第二障壁層524覆蓋於第二穿透洞內表面、凹槽以及第二介電層522，第二障壁層524之材料可為Hf、HfOx、HfOxNy、Mg、MgOx、MgOxNy、NiOx、NiOxNy、TaOxNy、Ta、TaOx、TaNx、TiOxNy、Ti、TiOx、TiNx。之後，在第二障壁層524上形成一第三金屬層526，其材質可為銅、鋁、或者鎢。
接著，如第2H圖所示，移除第三金屬層526，並暴露出第二介電層522，使得第三金屬層526殘留於第一穿透洞以及凹槽內。再者，形成於凹槽中的第三金屬層526係為第二方向的金屬導線，且第一方向與第二方向互相垂直。
接著，如第2I所示，進行一反應步驟之後即形成本發明非揮發性記憶體的單一晶胞結構。亦即，進行反應步驟後，將使得第一穿透洞底部的第一介電層512與第一障壁層514進行 反應以結合成第一過渡層(transition layer)518；並使得第二穿透洞底部的第二介電層522與第二障壁層524進行反應以結合成第二過渡層528。其中，第一過渡層518可視為一電阻性元件；第二過渡層528可視為一二極體。再者，第一過渡層518與第二過渡層528之材質可為HfOx、HfOxNy、MgOx、MgOxNy、NiOx、NiOxNy、TaOxNy、TaOx、TaNx、TiOxNy、TiOx、TiNx。其中，HfOx、MgOx、NiOx、TaOx、TiOx係屬於過渡金屬氧化物層(transition metal oxide layer)；TaNx、TiNx係屬於過渡金屬氮化物層(transition metal nitride layer)；HfOxNy、MgOxNy、NiOxNy、TaOxNy、TiOxNy係屬於過渡金屬氮氧化物介電層(transition metal nitrogen oxide dielectric layer)。
根據本發明的實施例，第一穿透洞的深寬比為h1/w1(aspect ratio)，而第二穿透洞的深寬比h2/w2。而控制第一穿透洞以及第二穿透洞之深寬比，可以控制第一穿透洞以及第二穿透洞底部殘留的第一介電層512與第二介電層522的厚度。如此即可控制過渡層成為二極體或者電阻性元件。
最後，如第2J圖所示，其為本發明非揮發性記憶體的單一晶胞結構之等效電路。其中，第一金屬層510係為第一方向的金屬導線可作為位元線(bit line)，第三金屬層526係為第一方向的金屬導線可作為字元線(word line)，且晶胞結構530垂直連接於第一金屬層510與第三金屬層526之間。再者，第一金屬層510與第二金屬層516之間連接電阻性元件518；第二金屬層516與第三金屬層526之間連接二極體528。當然，本發明也可以使得第一金屬層與第二金屬層之間連接二極體，而第二金屬層與第三金屬層之間連接電阻元件。
根據本發明的實施例，於字元線與位元線之間提供不同的電壓與電流，可設定或者解除設定該晶胞結構530中電阻性元件518的電阻值。舉例來說，於程式週期時，提供3V電壓於字元線與位元線之間作為一設定電壓(Vset)，將使得電阻性元 件518成為一設定狀態(或稱為第一儲存狀態)，此時電阻性元件518具備低電阻值。再者，同時提供1V電壓以及10μA電流字元線與位元線之間作為一解除設定電壓(Vreset)與電流(Ireset)，將使得電阻性元件518成為一解除設定狀態(或稱為第二儲存狀態)，此時電阻性元件518具備高電阻值。
於程式週期後，電阻性元件可以被程式為設定狀態(第一儲存狀態)或者解除設定狀態(第二儲存狀態)。於讀取週期時，僅需於字元線與位元線之間提供0.4V的讀取電壓(Vread)，即可根據對應產生的讀取電流(或者晶胞電流)大小得知該晶胞結構中的電阻性元件係為第一儲存狀態或者第二儲存狀態。因此，本發明非揮發性記憶體的晶胞結構確實可以儲存二種儲存狀態。
上述說明係為形成單一晶胞結構之製作方法。而重複利用上述製程，可以形成揮發性記憶體的晶胞陣列(cell matrix)。詳細說明如下：請參照第3A圖至第3D圖，其所繪示為本發明非揮發性記憶體的晶胞陣列之製作流程及其等效電路示意圖。其中，詳細的電阻性元件以及二極體的製作步驟可參照第2A圖至第2H圖，此處不再贅述。
如第3A圖所示，第一金屬層包括複數條第一方向的金屬導線BL0、BL1，該些第一方向的金屬導線BL0、BL1係作為位元線。其中，該些金屬導線BL0、BL1可形成於一基板(未繪示)的表面上。
接著，如第3B圖所示，在第一金屬層上，依序進行形成電阻性元件之步驟以及形成二極體之步驟後，即可在金屬導線BL0、BL1上形成複數個晶胞結構。
以金屬導線BL0上的晶胞結構C0~C2為例，晶胞結構C0中電阻性元件的第一端連接至金屬導線BL0，電阻性元件的第二端連接至一節點p，二極體的第一端連接至節點p，二極體的第二端連接至金屬導線WL0；晶胞結構C1中電阻性元件的 第一端連接至金屬導線BL0，電阻性元件的第二端連接至一節點q，二極體的第一端連接至節點q，二極體的第二端連接至金屬導線WL1；晶胞結構C3中電阻性元件的第一端連接至金屬導線BL0，電阻性元件的第二端連接至一節點r；二極體的第一端連接至節點r，二極體的第二端連接至金屬導線WL2。其中，晶胞結構C0~C2中的該些節點p、q、r係位於一第二金屬層上。
再者，如第3B圖所示，複數條的金屬導線WL0、WL1、WL2係為第二方向，且第二方向的該些金屬導線WL0、WL1、WL2係作為字元線。再者，第二方向的複數條金屬導線WL0、WL1、WL2係位在第三金屬層，且第一方向與第二方向互相垂直。
如第3C圖所示，在第三金屬層上，依序進行形成二極體之步驟以及形成電阻性元件之步驟後，即可在金屬導線WL0、WL1、WL2上形成複數個晶胞結構。
以晶胞結構C3~C5為例，晶胞結構C3中二極體的第一端連接至金屬導線WL0，二極體的第二端連接至節點x，電阻性元件的第一端連接至節點x，電阻性元件的第二端連接至金屬導線BL2；晶胞結構C4中二極體的第一端連接至金屬導線WL1，二極體的第二端連接至節點y，電阻性元件的第一端連接至節點y，電阻性元件的第二端連接至金屬導線BL2；晶胞結構C5中二極體的第一端連接至金屬導線WL2，二極體的第二端連接至節點z，電阻性元件的第一端連接至節點z，電阻性元件的第二端連接至金屬導線BL2。其中，晶胞結構C3~C5中的該些節點x、y、z係位於一第四金屬層上。
再者，如第3C圖所示，複數條的金屬導線BL2、BL3係為第一方向，且第一方向的該些金屬導線BL2、BL3係作為位元線。再者，第一方向的複數條金屬導線BL2、BL3係位在第五金屬層。
同理，重複第3B圖與第3C圖之步驟，可繼續堆疊 出如第3D圖的結構。亦即，形成第二方向的金屬導線WL3、WL4、WL5與第一方向的金屬導線BL4、BL5，即其對應的晶胞結構。由於詳細的製作步驟相同於第3B圖與第3C圖，此處不再贅述。
當上述之晶胞陣列結構形成時，再於反應腔(chamber)中提高溫度，以進行一反應步驟，將晶胞陣列中介電層與障壁層的連接介面應形成過渡層。如此，才完成本發明非揮發性記憶體的晶胞陣列。
同理，非揮發性記憶體的晶胞陣列的程式週期與讀取週期的運作原理相同，此處不再贅述。
由以上的說明可知，本發明係提出一種具電阻性元件的非揮發性記憶體及其製作方法與晶胞結構。利用三維配置(1D+1R)的晶胞結構，可以形成高晶胞密度的非揮發性記憶體。
再者，本發明在上下二條金屬導線之間形成串接的電阻性元件以及二極體。當然，本發明並未限定電阻性元件以及二極體的形成次序。本發明可以先進行形成電阻性元件之步驟再進行形成二極體之步驟；或者可以先進行形成二極體之步驟再進行形成電阻性元件之步驟。
再者，本發明並未限定晶胞結構之設定電壓(Vset)、解除設定電壓(Vreset)、解除設定電流(Ireset)、以及讀取電壓(Vread)。在此領域的技術人員當然可以修改本發明所提供之設定電壓、解除設定電壓、解除設定電流、以及讀取電壓，並運用於非揮發性記憶體的程式週期以及讀取週期。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
510‧‧‧第一金屬層
516‧‧‧第二金屬層
518‧‧‧第一過渡層
526‧‧‧第三金屬層
528‧‧‧第二過渡層
530‧‧‧晶胞結構

Claims (27)

  1. 一種非揮發性記憶體之晶胞結構，包括：一第一金屬層；一第一介電層，形成於該第一金屬層上方，其中，該第一介電層中具有一第一穿透洞；一第一過渡層，形成於該第一穿透洞底部與該第一金屬層之間；一第二金屬層，形成於該第一穿透洞內並接觸於該第一過渡層；一第二介電層，形成於該第二金屬層與該第一介電層上方，其中，該第二介電層中具有一第二穿透洞；一第二過渡層，形成於該第二穿透洞底部與該第二金屬層之間；以及一第三金屬層，形成於該第二穿透洞內並接觸於該第二過渡層。
  2. 如申請專利範圍第1項所述之晶胞結構，其中，該第一過渡層與該第二過渡層其中之一係為一電阻性元件，而另一係為一二極體。
  3. 如申請專利範圍第2項所述之晶胞結構，其中，於一設定狀態，該電阻性元件具備低電阻值；且於一解除設定狀態，該電阻性元件具備高電阻值。
  4. 如申請專利範圍第1項所述之晶胞結構，其中，該晶胞結構更包括一第一障壁層，形成於該第一穿透洞的內表面；以及一第二障壁層，形成於該第二穿透洞的內表面。
  5. 如申請專利範圍第4項所述之晶胞結構，其中該第一障壁 層與該第二障壁層之材料為Hf、HfOx、HfOxNy、Mg、MgOx、MgOxNy、NiOx、NiOxNy、TaOxNy、Ta、TaOx、TaNx、TiOxNy、Ti、或者TiOx、TiNx。
  6. 如申請專利範圍第4項所述之晶胞結構，其中，該第一過渡層係由該第一穿透洞底部殘留之該第一介電層與該第一障壁層結合而形成；以及該第二過渡層係由該第二穿透洞底部殘留之該第二介電層與該第二障壁層結合而形成。
  7. 如申請專利範圍第6項所述之晶胞結構，其中，該第一過渡層以及該第二過渡層之材料為HfOx、HfOxNy、MgOx、MgOxNy、NiOx、NiOxNy、TaOxNy、TaOx、TaNx、TiOxNy、TiOx、或者TiNx。
  8. 如申請專利範圍第1項所述之晶胞結構，其中，該第一金屬層中更包括第一方向的一第一金屬導線，接觸於該第一過渡層；該第三金屬層中更包括第二方向的一第二金屬導線，形成於該第二穿透洞上方表面。
  9. 如申請專利範圍第8項所述之晶胞結構，其中，該第一方向與該第二方向係相互垂直。
  10. 如申請專利範圍第1項所述之晶胞結構，其中，該第一金屬層、該第二金屬層、與該第三金屬層之材料為銅、鋁、或者鎢。
  11. 如申請專利範圍第1項所述之晶胞結構，其中，該第一介電層與該第二介電層之材料為SiO2。
  12. 一種非揮發性記憶體中晶胞結構之製作方法，包括下列步驟：於一第一金屬層上方形成一第一介電層；於該第一介電層中形成一第一穿透洞，且該第一穿透洞底部殘留部分該第一介電層；於該第一穿透洞內表面形成於一第一障壁層；形成一第二金屬層填充於該第一穿透洞；於該第二金屬層與該第一介電層上方形成一第二介電層；於該第二介電層中形成一第二穿透洞，且該第二穿透洞底部殘留部分該第二介電層，其中該第二穿透洞位於該第二金屬層上方；於該第二穿透洞內表面形成於一第二障壁層；形成一第三金屬層填充於該第二穿透洞；以及結合該第一穿透洞底部殘留之該第一介電層與該第一障壁層進而形成一第一過渡層，以及結合該第二穿透洞底部殘留之該第二介電層與該第二障壁層進而形成一第二過渡層。
  13. 如申請專利範圍第12項所述之製作方法，其中，該第一過渡層與該第二過渡層其中之一係為一電阻性元件，而另一係為一二極體。
  14. 如申請專利範圍第13項所述之製作方法，其中，於一設定狀態，該電阻性元件具備低電阻值；且於一解除設定狀態，該電阻性元件具備高電阻值。
  15. 如申請專利範圍第12項所述之製作方法，其中該第一障壁層與該第二障壁層之材料為Hf、HfOx、HfOxNy、Mg、MgOx、MgOxNy、NiOx、NiOxNy、TaOxNy、Ta、TaOx、TaNx、TiOxNy、Ti、或者TiOx、TiNx。
  16. 如申請專利範圍第12項所述之製作方法，其中，該第一過渡層以及該第二過渡層之材料為HfOx、HfOxNy、MgOx、MgOxNy、NiOx、NiOxNy、TaOxNy、TaOx、TaNx、TiOxNy、TiOx、或者TiNx。
  17. 如申請專利範圍第12項所述之製作方法，其中，該第一金屬層中更包括第一方向的一第一金屬導線，接觸於該第一過渡層；該第三金屬層中更包括第二方向的一第二金屬導線，形成於該第二穿透洞上方表面。
  18. 如申請專利範圍第17項所述之製作方法，其中，該第一方向與該第二方向係相互垂直。
  19. 如申請專利範圍第12項所述之製作方法，其中，該第一金屬層、該第二金屬層、與該第三金屬層之材料為銅、鋁、或者鎢。
  20. 如申請專利範圍第12項所述之製作方法，其中，該第一介電層與該第二介電層之材料為SiO2。
  21. 一種非揮發性記憶體，包括：一第一金屬導線；一第一晶胞結構，該第一晶胞結構之第一端連接於該第一金屬導線；一第二晶胞結構，該第二晶胞結構之第一端連接於該第一金屬導線；一第二金屬導線，連接至該第一晶胞結構之第二端；一第三金屬導線，連接至該第二晶胞結構之第二端； 一第三晶胞結構，該第三晶胞結構之第一端連接於該第二金屬導線；一第四晶胞結構，該第四晶胞結構之第一端連接於該第三金屬導線；以及一第四金屬導線，連接至該第三晶胞結構之第二端以及該第四晶胞結構之第二端；其中，該第一晶胞結構、該第二晶胞結構、該第三晶胞結構與該第四晶胞結構中皆包括串接的一第一過渡層與一第二過渡層。
  22. 如申請專利範圍第21項所述之非揮發性記憶體，其中，該第一過渡層與該第二過渡層其中之一係為一電阻性元件，而另一係為一二極體。
  23. 如申請專利範圍第22項所述之非揮發性記憶體，其中，於一設定狀態，該電阻性元件具備低電阻值；且於一解除設定狀態，該電阻性元件具備高電阻值。
  24. 如申請專利範圍第21項所述之非揮發性記憶體，其中，該第一過渡層以及該第二過渡層之材料為HfOx、HfOxNy、MgOx、MgOxNy、NiOx、NiOxNy、TaOxNy、TaOx、TaNx、TiOxNy、TiOx、或者TiNx。
  25. 如申請專利範圍第21項所述之非揮發性記憶體，其中，該第一金屬導線與該第四金屬導線呈現一第一方向排列；該第二金屬導線與該第三導線呈現一第二方向層排列，且該第一方向與該第二方向係相互垂直。
  26. 如申請專利範圍第21項所述之非揮發性記憶體，其中，該第一金屬導線與該第四金屬導線係作為位元線；該第二金屬導線與該第三導線係作為字元線。
  27. 如申請專利範圍第21項所述之非揮發性記憶體，其中，該第一金屬導線、該第二金屬導線、該第三金屬導線與該第四金屬導線之材料為銅、鋁、或者鎢。
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