TW201347166A - 多個記憶體單元和方法 - Google Patents

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Abstract

本發明展示所描述之記憶體裝置及方法，其提供包括用於諸如讀取及寫入之操作之改良型單元隔離的改良。另外，本發明展示用於定址及存取單元之方法及裝置，其提供一簡單且有效之方式以管理具有與每一存取電晶體相關聯之多個單元之裝置。多個單元裝置之實例包括具有與每一存取電晶體相關聯之多個單元之相變記憶體裝置。

Description

多個記憶體單元和方法
本申請案大體係關於用於儲存資料之記憶體裝置。本揭示案中所描述之記憶體裝置之特定實例包括具有與給定存取電晶體相關聯之多個記憶體單元之記憶體，其中記憶體單元為諸如相變記憶體裝置之結構的一部分。
在半導體記憶體工業中對於更小晶片上之更多記憶能力的需求正日益增加。製造商不斷地試圖減小記憶體晶片上之電子組件(諸如，電晶體、快閃單元、記憶體位元儲存裝置，等等)的尺寸以改良密度且增加容量。亦需要增加資料存取速度及增加資料寫入速度。
100‧‧‧記憶體陣列
102‧‧‧記憶體區塊
103‧‧‧記憶體區塊
110‧‧‧存取線
112‧‧‧電極選擇線
114‧‧‧相變結構
116‧‧‧整流裝置
117‧‧‧介電質
118‧‧‧第一單元
120‧‧‧第二單元
130‧‧‧第一電極
132‧‧‧第二電極
150‧‧‧存取線
152‧‧‧區塊選擇線
154‧‧‧轉移線
156‧‧‧存取電晶體
158‧‧‧線
160‧‧‧單元選擇線
162‧‧‧第一電晶體
164‧‧‧第二電晶體
166‧‧‧第一電極選擇線
170‧‧‧相變單元
172‧‧‧整流裝置
200‧‧‧記憶體陣列
202‧‧‧記憶體區塊
203‧‧‧記憶體區塊
212‧‧‧電極選擇線
214‧‧‧相變結構
216‧‧‧整流裝置
217‧‧‧介電質
218‧‧‧單元
230‧‧‧第一電極
232‧‧‧第二電極
250‧‧‧存取線
252‧‧‧轉移線
254‧‧‧電極選擇線
260‧‧‧存取電晶體
270‧‧‧整流裝置
272‧‧‧相變單元
402‧‧‧記憶體區塊
403‧‧‧記憶體區塊
412‧‧‧電極選擇線
413‧‧‧接點
414‧‧‧相變結構
415‧‧‧第一類型半導體部分
416‧‧‧第二類型半導體部分
417‧‧‧介電質
418‧‧‧單元
432‧‧‧第二電極
450‧‧‧存取線
452‧‧‧轉移線
454‧‧‧電極選擇線
460‧‧‧存取電晶體
470‧‧‧整流裝置
472‧‧‧相變單元
502‧‧‧記憶體區塊
503‧‧‧記憶體區塊
512‧‧‧電極選擇線
513‧‧‧接點
514‧‧‧相變結構
515‧‧‧第一類型半導體部分
516‧‧‧第二類型半導體部分
517‧‧‧介電質
518‧‧‧單元
532‧‧‧第二電極
550‧‧‧存取線
552‧‧‧轉移線
554‧‧‧電極選擇線
570‧‧‧整流裝置
572‧‧‧相變單元
600‧‧‧資訊處置系統
602‧‧‧系統匯流排
604‧‧‧晶片總成
606‧‧‧處理器
607‧‧‧記憶體晶片
608‧‧‧額外邏輯晶片
609‧‧‧顯示裝置
610‧‧‧額外周邊組件
611‧‧‧外部記憶體
612‧‧‧硬碟機
613‧‧‧抽取式媒體
614‧‧‧鍵盤/控制器
圖1A展示根據本發明之一實施例之記憶體裝置的俯視圖。
圖1B展示來自圖1A沿線1B-1B截得之記憶體裝置的橫截面。
圖1C展示圖1A所示之記憶體裝置之一部分的電路圖。
圖2A展示根據本發明之一實施例之另一記憶體裝置的俯視圖。
圖2B展示來自圖2A沿線2B-2B截得之記憶體裝置的橫截面。
圖2C展示圖2A所示之記憶體裝置之一部分的電路圖。
圖3展示根據本發明之一實施例之方法的流程圖。
圖4A展示根據本發明之一實施例之另一記憶體裝置的俯視圖。
圖4B展示來自圖4A沿線4B-4B截得之記憶體裝置的橫截面。
圖4C展示圖4A所示之記憶體裝置之一部分的電路圖。
圖5A展示根據本發明之一實施例之另一記憶體裝置的俯視圖。
圖5B展示來自圖5A沿線5B-5B截得之記憶體裝置的橫截面。
圖5C展示圖5A所示之記憶體裝置之一部分的電路圖。
圖6展示包括根據本發明之一實施例之記憶體裝置的資訊處置系統。
在本發明之以下詳細描述中，參考形成其一部分之隨附圖式，且在隨附圖式中藉由說明而展示可實踐本發明之特定實施例。在圖式中，相似數字貫穿若干視圖而描述大體上類似之組件。足夠詳細地描述此等實施例以使熟習此項技術者能夠實踐本發明。可利用其他實施例，且可在不脫離本發明之範疇的情況下進行結構、邏輯及電改變。
以下描述中所使用之術語"晶圓"及"基板"包括具有用以形成本發明之積體電路(IC)結構之曝露表面的任何結構。術語基板經理解成包括半導體晶圓。術語基板亦用以指代在處理期間之半導體結構且可包括已在其上被製造之其他層(諸如，絕緣體上矽(SOI)，等等)。晶圓及基板均包括摻雜半導體及未摻雜半導體、由基底半導體或絕緣體所支撐之磊晶半導體層，以及熟習此項技術者所熟知之其他半導體結構。術語導體經理解成包括半導體，且術語絕緣體或介電質經界定成包括導電性小於被稱作導體之材料之導電性的任何材料。
本申請案中所使用之術語"水平"經界定為平行於晶圓或基板之習知平面或表面的平面，而與晶圓或基板之定向無關。術語"垂直"指代垂直於上文所界定之水平的方向。諸如"在......上"、"側"(如在"側壁"中)、"更高"、"更低"、"在......上方"及"在......下方"之介詞係相對於在晶圓或基板之頂部表面上的習知平面或表面而被界定，而與晶圓或基板之定向無關。
圖1A展示記憶體陣列100之一部分。諸如1A之圖中之說明未必按比例繪製，且經呈現以說明記憶體陣列100之實體架構之粗略構思。記憶體陣列100中展示記憶體區塊102。記憶體區塊102為多單元區塊，其包括與單一存取電晶體相關聯之第一單元118及第二單元120，此將在後續圖中加以更詳細地展示。記憶體陣列100中展示諸如存取線110之複數個存取線，其用以啟動與每一記憶體區塊102相關聯之存取電晶體之閘極。
在一實施例中，記憶體區塊102包括相變記憶體區塊。相變結構114經展示成包含第一單元118及第二單元120。可用以形成相變結構114之相變材料之實例包括硫族化物玻璃，但本發明不限於此。複數個電極選擇線112經展示成耦接至記憶體陣列100中之諸如第一單元118及第二單元120之單元。
圖1B說明電極選擇線112與個別單元之組件之間的連接。圖1B中展示實例單元118及120。第一電極130經展示成耦接至相變結構114，相變結構114又耦接至第二電極132。
在操作中，相變結構114之全部或一部分之相經選擇成對應於記憶體狀態，以便在記憶體陣列100之邏輯中提供零或一指定。在一實施例中，相變結構114之單元之全部或一部分之相在非晶狀態與結晶狀態之間改變。各別相態擁有不同電子性質(諸如，電阻率)，因此，自一狀態改變至另一狀態具有將單元程式化之效應。
介電質117經展示成鄰近於相變結構114以提供電隔離。在所展示之實例中，相變結構114包括環狀結構，或具有周邊之結構，但可使用其他結構，諸如，下文所描述之實施例中所說明之類十字結構。在一實例中，相變結構114之幾何形狀經選擇成促進其他電路(諸如，電極選擇線)以有效方式進行置放以提供更高裝置密度。
圖1A及圖1B中亦展示整流裝置116。整流裝置之實例包括(但不 限於)二極體、閘極耦合場效電晶體，等等。受益於本揭示案之一般熟習此項技術者將認識到，複數個整流裝置中之任一者係可能的。整流裝置116位於電極選擇線112與第一電極130之間。此組態提供下文將加以更詳細地論述之操作特性。
圖1C說明類似於圖1A及圖1B所說明之記憶體陣列100之記憶體陣列的電路圖。展示類似於圖1A及圖1B所說明之記憶體區塊102之記憶體區塊103。說明相變單元170。
在一操作方法中，啟動存取線150以開啟所要列中之存取電晶體(諸如，存取電晶體156)之閘極。在圖1C所說明之實施例中，啟動區塊選擇線152以選擇轉移線154。第一單元選擇信號在單元選擇線160上用以選擇第一電極選擇線166。圖1C說明相反閘極類型之第一電晶體162與第二電晶體164。在一操作方法中，藉由將單元選擇線160驅動為高或低而選擇第一電極選擇線166。藉由交替陣列中之電晶體162與電晶體164之閘極類型，第一電極選擇線166之一半被賦能，此視單元選擇線160經驅動為高還是低而定。
在圖1C所示之實例中，選擇相變單元170。線158(例如，恆定電壓線)耦接至相變單元170，且信號行進穿過整流裝置172。信號進一步耦合至相變單元170，且若相變單元處於導電狀態，則信號行進穿過存取電晶體156且輸出至轉移線154。
在一實施例中，與相變單元170一起使用之整流裝置172及貫穿陣列之類似組態減少或消除在操作陣列期間其他鄰近單元之不需要的干擾。陣列中之整流裝置阻止信號、電荷等等行進穿過電路中之其他路徑且阻止引起不需要的單元程式化、雜訊，等等。
圖2A說明記憶體陣列200之另一實施例。陣列200中展示區塊202。區塊202為多單元區塊，其包括與單一存取電晶體相關聯之四個單元，此將在後續圖中加以更詳細地展示。單元218經說明為區塊202 中之四個單元中之一者。
在一實施例中，區塊202包括相變記憶體區塊。相變結構214經展示成包含四個單元。如先前實例中所陳述，相變材料之實例包括硫族化物玻璃，但本發明不限於此。複數個電極選擇線212經展示成耦接至陣列200中之單元。
圖2B說明電極選擇線212與相變結構之間的連接。圖2B中展示類似於單元218之實例單元。第一電極230經展示成耦接至相變結構214，相變結構214又耦接至第二電極232。在選定實施例中，第二電極232又連接至存取電晶體(未圖示)。
介電質217經展示成鄰近於相變結構214以提供電隔離。在所展示之實例中，相變結構214包括類十字結構。儘管展示類十字結構，但本發明不限於此。
圖2A及圖2B中亦展示整流裝置216。如上文所論述，整流裝置之實例包括(但不限於)二極體、閘極耦合場效電晶體，等等。受益於本揭示案之一般熟習此項技術者將認識到，複數個整流裝置中之任一者係可能的。整流裝置216位於電極選擇線212與第一電極230之間。如上文所論述，此組態有助於在操作陣列期間隔離相變單元，從而以更少錯誤而提供更佳讀取及寫入特性。
圖2A及圖2B所示之組態說明作為用於每一單元(諸如，單元218)之整流裝置216之單獨結構。用於每一單元之整流裝置提供與鄰近單元之增加之隔離及改良型陣列效能。
圖2C說明類似於圖2A及圖2B所說明之陣列200之記憶體陣列的電路圖。展示類似於圖2A及圖2B所說明之記憶體區塊202之記憶體區塊203。如上文所論述，記憶體區塊203為四單元相變記憶體區塊。
在一操作方法中，啟動存取線250以開啟所要列中之存取電晶體(諸如，存取電晶體260)之閘極。在圖2C所說明之實施例中，提供轉 移線252以將信號傳輸至轉移線感應電路(諸如，解碼器)且判定選定單元之狀態。在所展示之實施例中，存在與每一存取電晶體相關聯之四個單元。舉例而言，記憶體區塊203包括四個相變單元272，每一相變單元具有個別關聯整流裝置270。
儘管將相變記憶體裝置作為一實例而進行描述，但本發明不限於此。本發明之其他實施例通常包括多個單元記憶體裝置，其中一個以上單元與單一存取電晶體相關聯。其他多個單元技術可包括諸如磁性儲存單元、快閃記憶體單元等等之實例。
在一實施例中，選擇電極選擇線254以在區塊203內選擇個別單元。對所要存取線250及轉移線252之另外選擇判定寫入至哪一區塊或讀取哪一區塊。
在一實施例中，根據解碼規則而選擇電極選擇線。在圖2A至圖2C所示之實例中，解碼規則包括L=2*m+4*n+k。在此規則實例中，"m"為記憶體陣列中之列數，且"n"為記憶體陣列中之行數。如上文所描述，"m"及"n"判定所要存取電晶體。在此規則實例中，"k"為四單元記憶體區塊中之個別單元。此實例中之每一單元"k"經指派自1至4之數字。在此規則實例中，"L"為電極選擇線數目，其中電路之左側上之第一電極選擇線經標記為"1"且在右邊之每一順次電極選擇線經遞增地編號為2、3、4，等等。
圖3說明操作具有與每一存取電晶體相關聯之四個單元之記憶體陣列的方法。如上文所論述，圖2A至圖2C中說明具有與每一存取電晶體相關聯之四個單元之記憶體陣列的一實例。後續圖中亦說明其他實例。如上文所提及，儘管將相變記憶體用作一實例，但選定實施例不限於相變記憶體組態。
圖3中之操作係用以在記憶體區塊陣列中選擇所要四單元記憶體區塊。在第一操作中，啟動存取線以接通記憶體陣列中之存取電晶體 列。在第二操作中，選擇對應於存取電晶體列中之所要存取電晶體之轉移線。在第三操作中，根據諸如上文所描述之規則之解碼規則而選擇電極選擇線。藉由使用上文所描述之規則，僅啟動單一電極選擇線。
圖4A說明記憶體陣列之另一實施例。陣列中展示區塊402。區塊402為多單元區塊，其包括與單一存取電晶體相關聯之四個單元，此將在後續圖中加以更詳細地展示。單元418經說明為區塊402中之四個單元中之一者。
在一實施例中，區塊402包括相變記憶體區塊。相變結構414經展示成包含四個單元。如先前實例中所陳述，相變材料之實例包括硫族化物玻璃，但本發明不限於此。複數個電極選擇線412經展示成耦接至陣列中之單元。
圖4B說明電極選擇線412與個別單元之組件之間的連接。圖4B中展示類似於單元418之實例單元。諸如p型材料之第一類型半導體部分415經展示成耦接至諸如n型之一對第二類型半導體部分416。在一實例中，相反類型半導體材料形成提供增加之單元隔離之整流裝置。第二類型半導體部分416經展示成耦接至相變結構414，相變結構414又耦接至第二電極432。在選定實施例中，第二電極432又連接至存取電晶體(未圖示)。或者，第二類型半導體部分416經由額外導電中間層而耦接至相變結構414。
介電質417經展示成鄰近於相變結構414以提供電隔離。在所展示之實例中，相變結構414包括類十字結構。儘管展示類十字結構，但本發明不限於此。
如上文所論述，第一類型半導體部分415及第二類型半導體部分416充當整流裝置。整流裝置使用接點413而耦接至電極選擇線412。諸如接點413之接點為下列申請專利範圍中所敍述之電極之實施例。 整流裝置又耦接至相變結構414。如上文所論述，此組態有助於在操作陣列期間隔離相變單元，從而以更少錯誤而提供更佳讀取及寫入特性。
圖4A及圖4B所示之組態說明用於每隔兩個單元(諸如，單元418)之一整流結構。在圖4A及圖4B所示之實例中，存在包括於單一整流結構中之兩個整流裝置。用於每一單元之整流裝置提供與鄰近單元之增加之隔離及改良型陣列效能。
圖4C說明類似於圖4A及圖4B所說明之陣列之記憶體陣列的電路圖。展示類似於圖4A及圖4B所說明之記憶體區塊402之記憶體區塊403。如上文所論述，記憶體區塊403為四單元相變記憶體區塊。
在一操作方法中，啟動存取線450以開啟所要列中之存取電晶體(諸如，存取電晶體460)之閘極。在圖4C所說明之實施例中，提供轉移線452以將信號傳輸至轉移線感應電路且判定選定單元之狀態。在所展示之實施例中，存在與每一存取電晶體相關聯之四個單元。舉例而言，記憶體區塊403包括四個相變單元472，每一相變單元具有個別關聯整流裝置470。
儘管將相變記憶體裝置作為一實例而進行描述，但本發明不限於此。本發明之其他實施例通常包括多個單元記憶體裝置，其中一個以上單元與單一存取電晶體相關聯。其他多個單元技術可包括諸如磁性儲存單元、快閃記憶體單元等等之實例。
在一實施例中，選擇電極選擇線454以在區塊403內選擇個別單元。對所要存取線450及轉移線452之另外選擇判定寫入至哪一區塊或讀取哪一區塊。
在一實施例中，根據選擇規則而選擇電極選擇線。在圖4A至圖4C所示之實例中，解碼規則包括L=2*m+2*n+k。在此規則實例中，"m"為記憶體陣列中之列數，且"n"為記憶體陣列中之行數。如上文所 描述，"m"及"n"判定所要存取電晶體。在此規則實例中，"k"為四單元記憶體區塊中之個別單元。此實例中之每一單元"k"經指派自1至4之數字。在此規則實例中，"L"為電極選擇線數目，其中電路之左側上之第一電極選擇線經標記為"1"且在右邊之每一順次電極選擇線經遞增地編號為2、3、4，等等。
圖5A說明記憶體陣列之另一實施例。陣列中展示區塊502。區塊502為多單元區塊，其包括與單一存取電晶體相關聯之四個單元，此將在後續圖中加以更詳細地展示。單元518經說明為區塊502中之四個單元中之一者。
在一實施例中，區塊502包括相變記憶體區塊。相變結構514經展示成包含四個單元。如先前實例中所陳述，相變材料之實例包括硫族化物玻璃，但本發明不限於此。複數個電極選擇線512經展示成耦接至陣列中之單元。
圖5B說明電極選擇線512與個別單元之組件之間的連接。圖5B中展示類似於單元518之實例單元。諸如p型材料之第一類型半導體部分515經展示成耦接至諸如n型之四個第二類型半導體部分516。在一實例中，相反類型半導體材料形成提供增加之單元隔離之整流裝置。第二類型半導體部分516經展示成耦接至相變結構514，相變結構514又耦接至第二電極532。在選定實施例中，第二電極532又連接至存取電晶體(未圖示)。如上文所描述，或者，第二類型半導體部分516經由額外導電中間層而耦接至相變結構514。
介電質517經展示成鄰近於相變結構514以提供電隔離。在所展示之實例中，相變結構514包括類十字結構。儘管展示類十字結構，但本發明不限於此。
如上文所論述，第一類型半導體部分515及第二類型半導體部分516充當整流裝置。整流裝置使用接點513而耦接至電極選擇線512。 整流裝置又耦接至相變結構514。如上文所論述，此組態有助於在操作陣列期間隔離相變單元，從而以更少錯誤而提供更佳讀取及寫入特性。
圖5A及圖5B所示之組態說明用於每隔四個單元(諸如，單元518)之一整流結構。在圖5A及圖5B所示之實例中，存在包括於單一整流結構中之四個整流裝置。用於每一單元之整流裝置提供與鄰近單元之增加之隔離及改良型陣列效能。
圖5C說明類似於圖5A及圖5B所說明之陣列之記憶體陣列的電路圖。展示類似於圖5A及圖5B所說明之記憶體區塊502之記憶體區塊503。如上文所論述，記憶體區塊503為四單元相變記憶體區塊。
在一操作方法中，啟動存取線550以開啟所要列中之存取電晶體(諸如，存取電晶體560)之閘極。在圖5C所說明之實施例中，提供轉移線552以將信號傳輸至轉移線感應電路且判定選定單元之狀態。在所展示之實施例中，存在與每一存取電晶體相關聯之四個單元。舉例而言，記憶體區塊503包括四個相變單元572，每一相變單元具有個別關聯整流裝置570。
儘管將相變記憶體裝置作為一實例而進行描述，但本發明不限於此。本發明之其他實施例通常包括多個單元記憶體裝置，其中一個以上單元與單一存取電晶體相關聯。其他多個單元技術可包括諸如磁性儲存單元、快閃記憶體單元等等之實例。
在一實施例中，選擇電極選擇線554以在區塊503內選擇個別單元。對所要存取線550及轉移線552之另外選擇判定寫入至哪一區塊或讀取哪一區塊。
在一實施例中，根據解碼規則而選擇電極選擇線。在圖5A至圖5C所示之實例中，解碼規則包括L=m+2*n+k-3。在此規則實例中，"m"為記憶體陣列中之列數，且"n"為記憶體陣列中之行數。如上文所 描述，"m"及"n"判定所要存取電晶體。在此規則實例中，"k"為四單元記憶體區塊中之個別單元。此實例中之每一單元"k"經指派自1至4之數字。在此規則實例中，"L"為電極選擇線數目，其中電路之左側上之第一電極選擇線經標記為"1"且在右邊之每一順次電極選擇線經遞增地編號為2、3、4，等等。
儘管藉由各種整流裝置架構及關聯電極選擇線規則而展示許多實例，但本發明不限於此。另外，儘管展示每存取電晶體四單元及每存取電晶體兩單元之實施例，但本發明可與其他多個單元組態一起使用。藉由使用本文所展示之記憶體裝置組態及所描述之方法，向多個單元記憶體裝置提供包括用於諸如讀取及寫入之操作之改良型單元隔離的改良。另外，展示用於定址及存取單元之方法及裝置，其提供簡單且有效之方式以管理具有與每一存取電晶體相關聯之多個單元之裝置。與諸如快閃之其他記憶體相比，使用具有相變記憶體之該等組態會提供更高讀取及寫入速度。本文所描述之組態進一步提供每一相變單元之有效裝置建構及選擇。
後續圖中包括諸如電腦之資訊處置系統之實施例以展示用於本發明之高階裝置應用之實施例。圖6為併有包括根據本發明之一實施例之記憶體裝置之至少一晶片或晶片總成604的資訊處置系統600的方塊圖。資訊處置系統600僅僅為可使用本發明之電子系統之一實施例。其他實例包括(但不限於)個人資料助理(PDA)、蜂巢式電話、MP3播放機、飛機、衛星、軍用車輛，等等。
在此實例中，資訊處置系統600包含資料處理系統，資料處理系統包括系統匯流排602以耦接系統之各種組件。系統匯流排602在資訊處置系統600之各種組件之間提供通信鏈路且可作為單一匯流排、作為匯流排之組合或以任何其他適當方式而進行實施。
晶片總成604耦接至系統匯流排602。晶片總成604可包括任何電 路或電路之可操作相容組合。在一實施例中，晶片總成604包括可為任何類型之處理器606。如本文中所使用，"處理器"意謂任何類型之計算電路，諸如(但不限於)，微處理器、微控制器、圖形處理器、數位信號處理器(DSP)，或任何其他類型之處理器或處理電路。
在一實施例中，記憶體晶片607包括於晶片總成604中。熟習此項技術者將認識到，多種記憶體裝置組態可用於晶片總成604中。可接受類型之記憶體晶片包括(但不限於)動態隨機存取記憶體(DRAM)，諸如，SDRAM、SLDRAM、RDRAM及其他DRAM。記憶體晶片607亦可包括諸如快閃記憶體之非揮發性記憶體。在一實施例中，記憶體晶片607包括相變隨機存取記憶體(PCRAM)。
在一實施例中，不同於處理器晶片之額外邏輯晶片608包括於晶片總成604中。不同於處理器之邏輯晶片608之實例包括類比至數位轉換器。邏輯晶片608上之其他電路(諸如，定製電路、特殊應用積體電路(ASIC)，等等)亦包括於本發明之一實施例中。
資訊處置系統600亦可包括外部記憶體611，外部記憶體611又可包括適合於特定應用之一或多個記憶體元件，諸如，一或多個硬碟機612，及/或處置諸如軟碟、壓縮光碟(CD)、數位視訊光碟(DVD)及其類似者之抽取式媒體613之一或多個驅動器。如以上實例中所描述而建構之記憶體包括於資訊處置系統600中。
資訊處置系統600亦可包括顯示裝置609(諸如，監視器)、額外周邊組件610(諸如，揚聲器，等等)，及鍵盤及/或控制器614，其可包括滑鼠、軌跡球、遊戲控制器、語音辨識裝置，或允許系統使用者將資訊輸入至資訊處置系統600中及自資訊處置系統600接收資訊之任何其他裝置。
雖然描述本發明之許多實施例，但以上清單不意欲為詳盡的。儘管本文中已說明且描述特定實施例，但一般熟習此項技術者應瞭 解，經計算以達成相同目的之任何配置可取代所展示之特定實施例。本申請案意欲涵蓋本發明之任何調適或變化。應理解，以上描述意欲為說明性的而非限制性的。在審閱以上描述後，以上實施例之組合及其他實施例對於熟習此項技術者而言便將為顯而易見的。本發明之範疇包括使用以上結構及方法之任何其他應用。本發明之範疇應參考隨附申請專利範圍以及此等申請專利範圍被給與權利之均等物之整個範疇而加以判定。
112‧‧‧電極選擇線
114‧‧‧相變結構
116‧‧‧整流裝置
117‧‧‧介電質
118‧‧‧第一單元
120‧‧‧第二單元
130‧‧‧第一電極
132‧‧‧第二電極

Claims (13)

  1. 一種記憶體裝置，其包含：一第一電極；一第二電極，該第二電極經由一電阻切換材料而耦接至該第一電極，該電阻切換材料可在一第一狀態與一具有高於該第一狀態之電阻的電阻之第二狀態之間選擇；一整流裝置，其耦接至該第一電極；一存取線，其耦接至該電阻切換材料之與該整流裝置相反之一側；其中該電阻切換材料形成一具有複數個部分之連續結構，其中該等部分中之每一者包含該記憶體裝置之複數個單元中之一各別單元。
  2. 如請求項1之記憶體裝置，其進一步包括一位於該存取線上之存取電晶體。
  3. 如請求項1之記憶體裝置，其中該整流裝置位於一電極選擇線與該第一電極之間。
  4. 如請求項1之記憶體裝置，其中該整流裝置位於該第一電極與該電阻切換材料之間。
  5. 如請求項1之記憶體裝置，其中該電阻切換材料包括一相變材料，該相變材料能夠在一第一導電相與導電性比該第一相之導電性小之一第二相之間改變。
  6. 如請求項5之記憶體裝置，其中該相變材料包括一硫族化物玻璃。
  7. 如請求項5之記憶體裝置，其中該電阻切換材料形成一環狀結構。
  8. 如請求項5之記憶體裝置，其中該電阻切換材料形成一十字形結構。
  9. 一種用於操作任一前述請求項之記憶體裝置之方法，其包含：於一二維記憶體陣列中啟動一存取線，該存取線具有複數個存取節點；在一記憶體區塊中選擇一記憶體單元，其中多個相變單元與每一存取節點相關聯；及偵測一穿過一整流裝置及該等記憶體單元中之一各別單元之電信號。
  10. 如請求項9之方法，其中在一記憶體區塊中選擇一記憶體單元包括在一四單元記憶體區塊中選擇一記憶體單元。
  11. 如請求項9之方法，其中選擇一記憶體單元包括根據一選擇規則L=2*m+4*n+k而進行選擇；其中m為該記憶體陣列中之列數，且n為該記憶體陣列中之行數，且m及n判定該所要存取電晶體；其中k為該四單元記憶體區塊中之一個別單元，且k係選自一由1、2、3及4組成之群組；且其中L為電極選擇線數目。
  12. 如請求項9之方法，其中選擇一記憶體單元包括根據一選擇規則L=2*m+2*n+k而進行選擇；其中m為該記憶體陣列中之列數，且n為該記憶體陣列中之行數，且m及n判定該所要存取電晶體；其中k為該四單元記憶體區塊中之一個別單元，且k係選自一由1、2、3及4組成之群組；且其中L為電極選擇線數目。
  13. 如請求項9之方法，其中選擇一記憶體單元包括根據一選擇規則 L=m+2*n+k-3而進行選擇；其中m為該記憶體陣列中之列數，且n為該記憶體陣列中之行數，且m及n判定該所要存取電晶體；其中k為該四單元記憶體區塊中之一個別單元，且k係選自一由1、2、3及4組成之群組；且其中L為電極選擇線數目。
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