CN113383417A - 具有用于2晶体管竖直存储器单元的共享存取线的存储器装置 - Google Patents

具有用于2晶体管竖直存储器单元的共享存取线的存储器装置 Download PDF

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CN113383417A
CN113383417A CN201980091157.0A CN201980091157A CN113383417A CN 113383417 A CN113383417 A CN 113383417A CN 201980091157 A CN201980091157 A CN 201980091157A CN 113383417 A CN113383417 A CN 113383417A
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卡迈勒·M·考尔道
K·萨尔帕特瓦里
D·V·N·拉马斯瓦米
刘海涛
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Abstract

一些实施例包含设备和形成所述设备的方法。所述设备中的一个包含位于衬底上方的存储器单元以及第一数据线、第二数据线和第三数据线。所述存储器单元包含第一晶体管和第二晶体管。所述第一晶体管包含位于所述设备的第一层级上的电荷存储结构，以及与所述电荷存储结构电分离的第一沟道区。所述第二晶体管包含位于所述设备的第二层级上且电耦合到所述电荷存储结构的第二沟道区。所述第一数据线和所述第二数据线位于所述设备的第三层级上且电耦合到所述第一沟道区。所述第一层级在所述衬底与所述第三层级之间。所述第三数据线电耦合到所述第二沟道区且与所述第一沟道区电分离。

Description

具有用于2晶体管竖直存储器单元的共享存取线的存储器 装置
优先权申请
本申请要求2018年12月26日提交的第62/785,150号美国临时申请的优先权，所述美国临时申请以全文引用的方式并入本文中。
背景技术
存储器装置广泛地用于计算机和许多其它电子物品中来存储信息。存储器装置通常分类成两种类型：易失性存储器装置和非易失性存储器装置。易失性存储器装置的实例包含动态随机存取存储器(DRAM)装置。非易失性存储器装置的实例包含快闪存储器装置(例如，快闪存储器棒)。存储器装置通常具有用以存储信息的许多存储器单元。在易失性存储器装置中，如果电源与存储器装置断开连接，那么存储于存储器单元中的信息会丢失。在非易失性存储器装置中，即使电源与存储器装置断开连接，存储于存储器单元中的信息也会保留。
本文中的描述涉及易失性存储器装置。最常规的易失性存储器装置将信息以电荷形式存储在包含于存储器单元中的电容器结构中。随着对装置存储密度的需求增加，许多常规技术提供缩减存储器单元的大小以便增大给定装置区域的装置存储密度的方式。然而，如果存储器单元大小缩减到某一尺寸，那么物理限制和制造约束可能会对此类常规技术带来挑战。不同于一些常规存储器装置，本文中所描述的存储器装置包含可克服常规技术所面对的挑战的特征。
附图说明
图1展示根据本文中描述的一些实施例的呈包含易失性存储器单元的存储器装置形式的设备的框图。
图2展示根据本文中描述的一些实施例的包含双晶体管(2T)存储器单元的存储器阵列的存储器装置的一部分的示意图。
图3展示根据本文中描述的一些实施例的包含在存储器装置的读取操作期间使用的实例电压的图2的存储器装置。
图4展示根据本文中描述的一些实施例的图2的存储器装置，包含在存储器装置的写入操作期间使用的实例电压。
图5、图6、图7和图8展示根据本文中描述的一些实施例的图2的存储器装置的结构的不同视图。
图9到图19展示根据本文中描述的一些实施例的形成存储器装置的过程。
图20展示根据本文中描述的一些实施例的可使用形成图9到图19的存储器装置的过程的变型来形成的另一存储器装置。
图21A、图21B和图21C展示根据本文中描述的一些实施例的包含存储器单元的多个叠组的存储器装置的结构的不同视图。
具体实施方式
本文中所描述的存储器装置包含易失性存储器单元，其中存储器单元中的每一个可包含两个晶体管(2T)。两个晶体管中的一个具有电荷存储结构，其可形成存储器单元的存储器元件以存储信息。本文中所描述的存储器装置可具有允许存储器装置的大小相对小于类似常规存储器装置的大小的结构(例如，4F2单元覆盖区)。所描述的存储器装置可包含用以控制存储器单元的两个晶体管的信号存取线。这可降低功耗且改进处理。下文参考图1到图20论述所描述存储器装置和其变型的其它改进和益处。
图1展示根据本文中描述的一些实施例的呈包含易失性存储器单元的存储器装置100形式的设备的框图。存储器装置100包含存储器阵列101，所述存储器阵列可含有存储器单元102。存储器装置100为易失性存储器装置(例如，DRAM装置)，使得存储器单元102为易失性存储器单元。因此，如果电源(例如，电源电压Vcc)与存储器装置100断开连接，那么存储于存储器单元102中的信息可能会丢失(例如，无效)。在下文中，Vcc被称为表示一些电压电平，然而，其不限于存储器装置(例如，存储器装置100)的电源电压(例如，Vcc)。举例来说，如果存储器装置(例如，存储器装置100)具有基于Vcc而产生内部电压的内部电压发生器(图1中未展示)，那么可使用此类内部电压来代替Vcc。
在存储器装置100的物理结构中，存储器单元102中的每一个可包含在存储器装置100的衬底(例如，半导体衬底)上方在不同层级中竖直地形成(例如，在不同层中堆叠在彼此上方)的晶体管(例如，两个晶体管)。包含存储器单元102的存储器阵列101的结构可包含下文参考图2到图20描述的存储器阵列和存储器单元的结构。
如图1中所展示，存储器装置100可包含存取线(例如，字线)104和数据线(例如，位线)105。存储器装置100可使用存取线104上的信号(例如，字线信号)来存取存储器单元102，且使用数据线105上的信号来提供待存储(例如，写入)于存储器单元102中或从存储器单元102读取(例如，感测)的信息(例如，数据)。
存储器装置100可包含地址寄存器106以接收线(例如，地址线)107上的地址信息ADDR(例如，行地址信号和列地址信号)。存储器装置100可包含可用于解码来自地址寄存器106的地址信息ADDR的行存取电路系统(例如，X-解码器)108和列存取电路系统(例如，Y-解码器)109。基于经解码地址信息，存储器装置100可确定要在存储器操作期间存取哪些存储器单元102。存储器装置100可执行写入操作以将信息存储于存储器单元102中，且执行读取操作以读取(例如，感测)存储器单元102中的信息(例如，先前存储的信息)。存储器装置100还可执行操作(例如，刷新操作)以刷新存储于存储器单元102中的信息的值(例如，使其保持有效)。存储器单元102中的每一个可经配置以存储可表示至多一个位(例如，具有二进制0(“0”)或二进制1(“1”)的单个位，或多于一个位(例如，具有至少两个二进制位的组合的多个位)的信息。
存储器装置100可接收分别在线130和132上的电源电压，包含电源电压Vcc和Vss。电源电压Vss可在地电位(例如，具有大致为零伏特的值)下操作。电源电压Vcc可包含从例如电池或交流电到直流电(AC-DC)转换器电路系统等外部电源供应到存储器装置100的外部电压。
如图1中所展示，存储器装置100可包含存储器控制单元118，所述存储器控制单元包含电路系统(例如，硬件组件)，以基于线(例如，控制线)120上的控制信号而控制存储器装置100的存储器操作(例如，读取和写入操作)。线120上的信号的实例包含行存取选通信号RAS*、列存取选通信号CAS*、写入启用信号WE*、片选信号CS*、时钟信号CK和时钟启用信号CKE。这些信号可以是提供到DRAM装置的信号的部分。
如图1中所展示，存储器装置100可包含可携载信号DQ0到DQN的线(例如，全局数据线)112。在读取操作中，提供到线112(以信号DQ0到DQN的形式)的(从存储器单元102读取的)信息的值(例如，“0”或“1”)可基于数据线105上的信号的值。在写入操作中，提供到数据线105(待存储于存储器单元102中)的信息的值(例如，“0”或“1”)可基于线112上的信号DQ0到DQN的值。
存储器装置100可包含感测电路系统103、选择电路系统115和输入/输出(I/O)电路系统116。列存取电路系统109可基于地址信号ADDR而选择性地激活线(例如，选择线)上的信号。选择电路系统115可对线114上的信号作出响应以选择数据线105上的信号。数据线105上的信号可表示待(例如，在写入操作期间)存储于存储器单元102中的信息的值或(例如，在读取操作期间)从存储器单元102读取(例如，感测)的信息的值。
I/O电路系统116可操作以(例如，在读取操作期间)将从存储器单元102读取的信息提供到线112且将来自线112(例如，由外部装置提供)的信息提供到数据线105以(例如，在写入操作期间)存储于存储器单元102中。线112可包含存储器装置100内的节点或存储器装置100可驻留于其中的封装上的引脚(或焊球)。存储器装置100外部的其它装置(例如，硬件存储器控制器或硬件处理器)可经由线107、112和120与存储器装置100通信。
存储器装置100可包含其它组件，这些组件在图1中未展示以免混淆本文中所描述的实例实施例。存储器装置100的至少一部分(例如，存储器阵列101的一部分)可包含与下文参考图2到图20描述的存储器装置中的任一个类似或相同的结构和操作。
图2展示根据本文中描述的一些实施例的包含存储器阵列201的存储器装置200的一部分的示意图。存储器装置200可对应于图1的存储器装置100。举例来说，存储器阵列201可形成图1的存储器阵列101的部分。如图2中所展示，存储器装置200可包含存储器单元210到215，所述存储器单元为易失性存储器单元(例如，DRAM单元)。为简单起见，存储器单元210到215当中的类似或相同元件给定相同标签。
存储器单元210到215中的每一个可包含两个晶体管T1和T2。因此，存储器单元210到215中的每一个可称为2T存储器单元(例如，2T增益单元)。晶体管T1和T2中的每一个可包含场效应晶体管(FET)。晶体管T1可包含基于电荷存储的结构(例如，基于浮动栅极的结构)。如图2中所展示，存储器单元210到215中的每一个可包含电荷存储结构202，所述电荷存储结构可包含晶体管T1的浮动栅极。电荷存储结构202可形成存储器单元210到215当中的相应存储器单元的存储器元件。电荷存储结构202可存储电荷。存储于存储器单元210到215当中的特定存储器单元中的信息的值(例如，“0”或“1”)可基于所述特定存储器单元的电荷存储结构202中的电荷量。
如图2中所展示，存储器单元210到215当中的特定存储器单元的晶体管T2(例如，晶体管T2的沟道区)可电耦合到(例如，直接耦合到)所述特定存储器单元的电荷存储结构202。因此，电路路径(例如，电流路径)可在存储器装置200的操作(例如，写入操作)期间直接形成于特定存储器单元的晶体管T2与所述特定存储器单元的电荷存储结构202之间。
存储器单元210到215可布置于存储器单元群组2010和2011中。作为实例，图2展示两个存储器单元群组(例如，2010和2011)。然而，存储器装置200可包含超过两个存储器单元群组。存储器单元群组2010和2011可包含相同数目的存储器单元。举例来说，存储器单元群组2010可包含存储器单元210、212和214，且存储器单元群组2011可包含存储器单元211、213和215。作为实例，图2展示存储器单元群组2010和2011中的每一个中的三个存储器单元。存储器单元群组2010和2011中的存储器单元的数目可不同于三个。
存储器装置200可执行写入操作以将信息存储于存储器单元210到215中，且执行读取操作以从存储器单元210到215读取(例如，感测)信息。存储器装置200可经配置以操作为DRAM装置。然而，不同于将信息存储于例如电容器的容器等结构中的一些常规DRAM装置，存储器装置200可将信息以电荷的形式存储于电荷存储结构202(其可以是浮动栅极结构)中。如上文所提及，电荷存储结构202可包含晶体管T1的浮动栅极。因此，存储器装置200可称为基于浮动栅极的DRAM装置。
如图2中所展示，存储器装置200可包含可携载相应信号(例如，字线信号)WL1、WL2和WLn的存取线(例如，字线)241、242和243。存取线241、242和243可用于存取存储器单元群组2010和2011两者。存取线241、242和243中的每一个可构造为至少一个导电线(例如，可彼此电耦合(例如，短接)的一个导电线或多个导电线)。存取线241、242和243可在存储器装置200的操作(例如，读取或写入操作)期间选择性地激活(例如，一次一个地激活)以存取存储器单元210到215当中的一或多个所选存储器单元。所选单元可被称为目标单元。在读取操作中，可从一或多个所选存储器单元读取信息。在写入操作中，信息可存储于一或多个所选存储器单元中。
在存储器装置200中，可使用单个存取线(例如，单个字线)在存储器装置200的读取或写入操作期间控制(例如，接通或断开)相应存储器单元的晶体管T1和T2。可使用两个分开的存取线在读取和写入操作期间对相应存储器单元进行存取期间控制相应晶体管T1和T2。然而，使用存储器装置200中的共享存取线(例如，单个存取线)来控制相应存储器单元的晶体管T1和T2两者可节省空间且简化存储器装置200的操作。
在存储器装置200中，晶体管T1和T2中的每一个的栅极可以是相应存取线(例如，相应字线)的部分。如图2中所展示，存储器单元210的晶体管T1和T2中的每一个的栅极可以是存取线241的部分。存储器单元211的晶体管T1和T2中的每一个的栅极可以是存取线241的部分。
存储器单元212的晶体管T1和T2中的每一个的栅极可以是存取线242的部分。存储器单元213的晶体管T1和T2中的每一个的栅极可以是存取线242的部分。
存储器单元214的晶体管T1和T2中的每一个的栅极可以是存取线243的部分。存储器单元215的晶体管T1和T2中的每一个的栅极可以是存取线243的部分。
存储器装置200可包含可携载相应信号(例如，读取位线信号)BL1、BL2和BL*的数据线(例如，读取位线)221、222和223，以及可携载相应信号(例如，写入位线信号)BL1W和BL2W的数据线(例如，写入位线)221W和222W。数据线221、222、223、221W和222W中的每一个可构造为导电线。
数据线223可以是存储器单元群组2010或存储器单元群组2011的共同数据线(例如，共享数据线)。举例来说，如图2中所展示，数据线223可包含存储器单元群组2010的数据线223A和存储器单元群组2011的223B的组合，其中数据线223A和223B可电耦合(例如，短接)在一起。在存储器装置200的替代实例中，数据线223A和223B可不电耦合(例如，不短接)到彼此。在存储器装置200的此替代实例中，存储器装置200的读取或写入操作期间的分开的数据线223A和223B上的信号(例如，位线信号)的值(例如，电压值)可与图2的信号BL*的电压值相同。
在图2中，在读取操作期间，存储器装置200可使用数据线223来获得从存储器单元群组2010或存储器单元群组2011中的所选存储器单元读取(例如，感测)的信息。在写入操作期间，存储器装置200可使用数据线221W来提供待存储于存储器单元群组2010中的所选存储器单元中的信息，且使用数据线222W来提供待存储于存储器单元群组2011中的所选存储器单元中的信息。
存储器装置200可包含读取路径(例如，电路路径)。在读取操作期间从所选存储器单元读取的信息可经由耦合到所选存储器单元的读取路径获得。在存储器单元群组2010中，特定存储器单元(例如，210、212或214)的读取路径可包含通过所述特定存储器单元的晶体管T1的沟道区以及数据线221和223的电流路径(例如，读取电流路径)。在存储器单元群组2011中，特定存储器单元(例如，211、213或215)的读取路径可包含通过所述特定存储器单元的晶体管T1的沟道区以及数据线222和223的电流路径(例如，读取电流路径)。由于晶体管T1可用于读取路径以在读取操作期间从相应存储器单元读取信息，所以晶体管T1可称为读取晶体管且晶体管T1的沟道区可称为读取沟道区。
存储器装置200可包含写入路径(例如，电路路径)。待在写入操作期间存储于所选存储器单元中的信息可经由耦合到所选存储器单元的写入路径提供到所选存储器单元。在存储器单元群组2010中，特定存储器单元的写入路径可包含通过所述特定存储器单元的晶体管T2的沟道区和数据线221W的电流路径(例如，写入电流路径)。在存储器单元群组2011中，特定存储器单元(例如，211、213或215)的写入路径可包含通过所述特定存储器单元的晶体管T2的沟道区和数据线222W的电流路径(例如，写入电流路径)。由于晶体管T2可用于写入路径以在写入操作期间将信息存储于相应存储器单元中，所以晶体管T2可称为写入晶体管且晶体管T2的沟道区可称为写入沟道区。
晶体管T1和T2中的每一个可具有阈值电压(Vt)。晶体管T1具有阈值电压Vt1。晶体管T2具有阈值电压Vt2。阈值电压Vt1和Vt2的值可不同(例如，不相等的值)。举例来说，阈值电压Vt2的值可大于阈值电压Vt1的值。阈值电压Vt1和Vt2的值的差允许读取(例如，感测)存储于读取路径上的晶体管T1中的电荷存储结构202中的信息而不影响(例如，而不接通)写入路径(例如，通过晶体管T2的路径)上的晶体管T2。这可防止电荷从电荷存储结构202通过写入路径的晶体管T2漏泄。
在存储器装置200的结构中，晶体管T1和T2可形成(例如，工程设计)为使得晶体管T1的阈值电压Vt1可小于零伏(例如，Vt1<0V)而不管晶体管T1的电荷存储结构202中存储的信息的值(例如，“0”或“1”)，且Vt1<Vt2。当具有值“0”的信息存储于电荷存储结构202中时，电荷存储结构202可处于状态“0”。当具有值“1”的信息存储于电荷存储结构202中时，电荷存储结构202可处于状态“1”。因此，在此结构中，阈值电压Vt1与Vt2的值之间的关系可表示如下，针对状态“0”的Vt1<针对状态“1”的Vt1<0V，且Vt2＝0V(或替代地Vt2>0V)。
在存储器装置200的替代结构中，晶体管T1和T2可形成(例如，工程设计)为使得针对状态“0”的Vt1<针对状态“1”的Vt1，其中针对状态“0”的Vt1<0V(或替代地针对状态“0”的Vt1＝0V)，针对状态“1”的Vt1>0V，且Vt1<Vt2。
在另一替代结构中，晶体管T1和T2可形成(例如，工程设计)为使得针对状态“0”的Vt1<针对状态“1”的Vt1，其中针对状态“0”的Vt1＝0V(或替代地针对状态“0”的Vt1>0V，且Vt1<Vt2。
在存储器装置200的读取操作期间，可一次选择相同存储器单元群组中的仅一个存储器单元以从所选存储器单元读取信息。举例来说，可在读取操作期间一次一个地选择存储器单元群组2010中的存储器单元210、212和214以从所选存储器单元(例如，此实例中的存储器单元210、212和214中的一个)读取信息。在另一实例中，可在读取操作期间一次一个地选择存储器单元群组2011中的存储器单元211、213和215以从所选存储器单元(例如，此实例中的存储器单元211、213和215中的一个)读取信息。
在读取操作期间，可一次一个地选择共享相同存取线(例如，存取线241、242或243)的不同存储器单元群组(例如，存储器单元群组2010和2011)中的存储器单元。举例来说，可一次一个地选择存储器单元210和211，可一次一个地选择存储器单元212和213，且可一次一个地选择存储器单元214和215。替代地，可选择耦合到相同存取线的存储器单元对以从所选存储器单元对中的每一个中的一个存储器单元读取信息。举例来说，可在读取操作期间选择(例如，并行地选择)存储器单元210和211的对(其耦合到存取线241)，以及耦合到存取线241的其它一或多个存储器单元对(未展示)。作为实例，图2展示耦合到每一相应存取线241、242或243的一个存储器单元对。然而，存储器装置200可包含图2中未展示的额外存储器单元对。额外存储器单元对中的每一对可具有相应共同数据线(例如，类似于数据线223)。
在图2中，在读取操作期间从存储器单元群组2010中的所选存储器单元读取的信息的值可基于从包含所选存储器单元(例如，存储器单元210、212或214)的晶体管T1以及数据线221和223的读取路径(上文所描述)检测(例如，感测)的电流的值而确定。在读取操作期间从存储器单元群组2011中的所选存储器单元读取的信息的值可基于从包含所选存储器单元(例如，存储器单元211、213或215)的晶体管T1以及数据线222和223的读取路径检测(例如，感测)的电流的值而确定。
存储器装置200可包含检测电路系统(未展示)，其可在读取操作期间操作以在选择存储器单元群组2010中的存储器单元的情况下检测(例如，感测)包含数据线221和223的读取路径上的电流I1，且在选择存储器单元群组2011中的存储器单元的情况下检测包含数据线222和223的读取路径上的电流I2。检测到的电流的值可基于存储于所选存储器单元中的信息的值。举例来说，取决于存储于存储器单元群组2010中的所选存储器单元中的信息的值，数据线221与223之间的检测到的电流的值(例如，电流I1的值)可以是零或大于零。类似地，取决于存储于存储器单元群组2011中的所选存储器单元中的信息的值，数据线222与223之间的检测到的电流的值(例如，电流I2的值)可以是零或大于零。存储器装置200可包含将检测到的电流的值转换成存储于所选存储器单元中的信息的值(例如，“0”、“1”或多位值的组合)的电路系统(未展示)。
在存储器装置200的写入操作期间，可一次选择相同存储器单元群组中的仅一个存储器单元以将信息存储于所选存储器单元中。举例来说，可在写入操作期间一次一个地选择存储器单元群组2010中的存储器单元210、212和214以将信息存储于所选存储器单元(例如，此实例中的存储器单元210、212和214中的一个)中。在另一实例中，可在写入操作期间一次一个地选择存储器单元群组2011中的存储器单元211、213和215以将信息存储于所选存储器单元(例如，此实例中的存储器单元211、213和215中的一个)中。
在写入操作期间，可并行地选择(或替代地可依序选择)共享相同存取线(例如，存取线241、242或243)的不同存储器单元群组(例如，存储器单元群组2010和2011)中的存储器单元。举例来说，可在写入操作期间并行地选择存储器单元210和211以将信息存储(例如，并行地存储)于存储器单元210和211中。可在写入操作期间并行地选择存储器单元212和213以将信息存储(例如，并行地存储)于存储器单元212和213中。可在写入操作期间并行地选择存储器单元214和215以将信息存储(例如，并行地存储)于存储器单元214和215中。
待在写入操作期间存储于存储器单元群组2010中的所选存储器单元中的信息可经由包含数据线221W和所选存储器单元(例如，存储器单元210、212或214)的晶体管T2的写入路径提供。待在写入操作期间存储于存储器单元群组2011中的所选存储器单元中的信息可经由包含数据线222W和所选存储器单元(例如，存储器单元211、213或215)的晶体管T2的写入路径提供。如上文所描述，存储于存储器单元210到215当中的特定存储器单元中的信息的值(例如，二进制值)可基于所述特定存储器单元的电荷存储结构202中的电荷量。
在写入操作中，可通过在包含所述特定存储器单元的晶体管T2和耦合到所述特定存储器单元的数据线(例如，数据线221W或222W)的写入路径上施加电压来改变所述所选存储器单元的电荷存储结构202中的电荷量(以反映存储于所选存储器单元中的信息的值)。举例来说，如果待存储于存储器单元210、212和214当中的所选存储器单元中的信息具有一个值(例如，“0”)，那么可在数据线221W上施加具有一个值的电压(例如，0V)(例如，可将0V提供到信号BL1W)。在另一实例中，如果待存储于存储器单元210、212和214当中的所选存储器单元中的信息具有另一值(例如，“1”)，那么可在数据线221W上施加具有另一值的电压(例如，正电压)(例如，可将正电压提供到信号BL1W)。因此，可通过在特定存储器单元的写入路径(其包含晶体管T2)上(例如，以电压形式)提供待存储信息而将信息存储(例如，直接存储)于所述特定存储器单元的电荷存储结构202中。
图3展示根据本文中描述的一些实施例的包含在存储器装置200的读取操作期间使用的实例电压V0、V1、V2和V3的图2的存储器装置200。图3的实例假定存储器单元210是读取操作期间用于读取(例如，感测)存储(例如，先前存储)于存储器单元210中的信息的所选存储器单元(例如，目标存储器单元)。假定存储器单元211到215是未选存储器单元。这意味着在从图3的实例中的存储器单元210读取信息时，不存取存储器单元211到215且不读取存储于存储器单元211到215中的信息。
在图3中，电压V0、V1、V2和V3可表示在存储器装置200的读取操作期间施加到相应存取线241、242和243以及数据线221、222、223、221W和222W的不同电压。作为实例，电压V0、V1、V2和V3可分别具有值0V(例如，接地)、-0.3V、-0.75V和0.5V。这些值是实例值。可使用不同值。
在图3中展示的读取操作中，电压V1可具有值(电压值)以接通存储器单元210(此实例中的所选存储器单元)的晶体管T1和断开(或保持断开)存储器单元210的晶体管T2。这允许从存储器单元210读取信息。电压V0和V2和可具有值，使得存储器单元211到215(此实例中的未选存储器单元)中的每一个的晶体管T1和T2断开(例如，保持断开)。电压V3可具有值，使得可在包含数据线221和223以及存储器单元210的晶体管T1的读取路径上形成电流(例如，读取电流)。这允许在耦合到存储器单元210的读取路径上检测电流。存储器装置200的检测电路系统(未展示)可操作以将检测到的电流(在从所选存储器单元读取信息期间)的值转换成从所选存储器单元读取的信息的值(例如，“0”、“1”或多位值的组合)。在图3的实例中，数据线221和223上的检测到的电流的值可转换成从存储器单元210读取的信息的值。
在图3中展示的读取操作中，施加到相应存取线241、242和243的电压可使除存储器单元210的晶体管T1外的存储器单元210到215中的每一个的晶体管T1和T2断开(或保持断开)。取决于存储器单元210的晶体管T1的阈值电压Vt1的值，存储器单元210的晶体管T1可或可不接通。举例来说，如果存储器装置200的存储器单元(例如，存储器单元210到215)中的每一个的晶体管T1经配置(例如，构造)以使得晶体管T1的阈值电压小于零(例如，Vt1<0V)而不管存储于相应存储器单元210中的信息的值(例如，状态)，那么此实例中的存储器单元210的晶体管T1可接通且(经由存储器单元210的晶体管T1)在数据线221与223之间传导电流(例如，电流I1)。存储器装置200可基于数据线221与223之间的电流(例如，电流I1)的值而确定存储于存储器单元210中的信息的值。如上文所描述，存储器装置200可包含在读取操作期间测量数据线221与223之间(或数据线222与223之间)的电流(例如，电流I1)的值的检测电路系统。
图4展示根据本文中描述的一些实施例的图2的存储器装置200，包含在存储器装置200的写入操作期间使用的实例电压V0、V4、V5、V6和V7。图4的实例假定存储器单元210和211是写入操作期间用于将信息存储于存储器单元210和211中的所选存储器单元(例如，目标存储器单元)。假定存储器单元212到215是未选存储器单元。这意味着在信息存储于图4的实例中的存储器单元210和211中时，不存取存储器单元212到215且信息不存储于存储器单元212到215中。
在图4中，电压V0、V4、V5、V6和V7可表示在存储器装置200的写入操作期间施加到相应存取线241、242和243以及数据线221、222、221W和222W的不同电压。作为实例，电压V0、V4和V5可分别具有值0V、3.3V和-0.75V。取决于待存储于存储器单元210和211中的信息的值(例如，“0”或“1”)，电压V6和V7中的每一个的值可在0V到3V的范围内。在本说明书中使用的电压的特定值仅是实例值。可使用不同值。
取决于待存储于存储器单元210和211中的信息的值(例如，“0”或“1”)，电压V6和V7的值可相同或不同。举例来说，如果存储器单元210和211将存储具有相同值的信息，那么电压V6和V7的值可相同(例如，V6＝V7)。作为实例，如果待存储于每一存储器单元210和211中的信息是“0”，那么V6＝V7＝0V且V4＝3.3V，且如果待存储于每一存储器单元210和211中的信息是“1”，那么V6＝V7＝1V到3V且V4＝3.3V。
在另一实例中，如果存储器单元210和211将存储具有不同值的信息，那么电压V6和V7的值可不同(例如，V6≠V7)。作为实例，如果“0”将存储于存储器单元210中且“1”将存储于存储器单元211中，则V6＝0V，V7＝1V到3V，且V4＝3.3V。作为另一实例，如果“1”将存储于存储器单元210中且“0”将存储于存储器单元211中，则V6＝1V到3V，V7＝0V，且V4＝3.3V。
1V到3V的电压的范围在此处作为实例使用。可使用不同的电压范围。此外，代替将0V(例如，V6＝0V或V7＝0V)施加到特定写入数据线(例如，数据线221W或222W)以用于将具有值“0”的信息存储到耦合到所述特定写入数据线的存储器单元(例如，存储器单元210或211)，可将正电压(例如，V6>0V或V7>0V)施加到所述特定写入数据线。
在图4的存储器装置200的写入操作中，电压V5可具有值，使得存储器单元212到215(此实例中的未选存储器单元)中的每一个的晶体管T1和T2断开(例如，保持断开)。电压V4可具有值以接通存储器单元210和211(此实例中的所选存储器单元)中的每一个的晶体管T2且形成存储器单元210的电荷存储结构202与数据线221W之间的写入路径，和存储器单元211的电荷存储结构202与数据线222W之间的写入路径。电流(例如，写入电流)可形成于存储器单元210的电荷存储结构202与数据线221W之间。此电流可影响(例如，改变)存储器单元210的电荷存储结构202上的电荷量以反映待存储于存储器单元210中的信息的值。电流(例如，另一写入电流)可形成于存储器单元211的电荷存储结构202与数据线222W之间。此电流可影响(例如，改变)存储器单元211的电荷存储结构202上的电荷量以反映待存储于存储器单元211中的信息的值。
在图4的实例写入操作中，电压V6的值可使得存储器单元210的电荷存储结构202放电或充电，使得存储器单元210的电荷存储结构202上的所得电荷(例如，在放电或充电动作之后剩余的电荷)可反映存储于存储器单元210中的信息的值。类似地，此实例中的电压V7的值可使得存储器单元211的电荷存储结构202放电或充电，使得存储器单元211的电荷存储结构202上的所得电荷(例如，在放电或充电动作之后剩余的电荷)可反映存储于存储器单元211中的信息的值。
图4的实例写入操作假定选择(例如，并行地选择)存储器单元210和211来存储(例如，并行地存储)信息。在另一写入操作中，可选择存储器单元210或存储器单元211来存储信息。举例来说，在另一写入操作中，可选择存储器单元210且存储器单元211到215可以是未选存储器单元。在此类写入操作中，电压V7可表示电压(例如，写入禁止电压(例如，V7＝V4))，使得当信息存储于存储器单元210(例如，所选存储器单元)中时禁止存储器单元211存储信息。类似地，如果选择存储器单元211来存储信息且存储器单元210和212到215是未选存储器单元，那么电压V6可表示电压(例如，写入禁止电压(例如，V6＝V4))，使得当信息存储于存储器单元211(例如，所选存储器单元)中时禁止存储器单元210存储信息。
根据本文中描述的一些实施例，图5、图6、图7和图8展示图2的存储器装置200的结构相对于X、Y和Z方向的不同视图。图5展示存储器装置200相对于X-Z方向的侧视图。图6、图7和图8展示分别沿着图5的线6-6、7-7和8-8截取的视图。
为简单起见，图5到图8聚焦于存储器单元210和211的结构。图2的存储器装置200的其它存储器单元(例如，存储器单元212、213、214和215)的结构可与图5中展示的存储器单元210和211的结构类似或相同。在图5到图8(其展示存储器装置200的物理结构)和图2(其以电路示意图形式展示存储器装置200)中，相同的元件被赋予相同的参考标号。
以下描述参考图5到图8。为简单起见，在图5到图8的描述中未重复对同一元件的详细描述。同样为简单起见，省略图5到图8以及本文中描述的图式中的其它图(例如，图9到图20)中展示的大多数元件的横截面线(例如，剖面线)。可从图式中的特定图中省略存储器装置200的一些元件，以免混淆对所述特定图中描述的元件的描述。图5到图8中展示的元件的尺寸不是成比例的。
如图5中所展示，存储器装置200可包含衬底599，存储器单元210和211可形成于所述衬底上(例如，相对于衬底599在Z方向上竖直地形成)。衬底599可以是半导体衬底(例如，基于硅的衬底)或其它类型的衬底。Z方向可以是垂直于衬底599的方向(例如，相对于衬底599的竖直方向)。X方向和Y方向彼此垂直且垂直于Z方向。
如图5到图8中所展示，数据线(例如，读取位线)221、222和223(分别与信号BL1、BL2和BL*相关联)和数据线(例如，写入位线)221W和222W(分别与信号BL1W和BL2W相关联)中的每一个可具有Y方向上的长度、X方向上的宽度和Z方向上的厚度。数据线221、222、223、221W和222W中的每一个可包含可构造为导电线(例如，导电区)的导电材料(或材料组合)。数据线221、222、223、221W和222W的实例材料包含金属、导电掺杂的多晶硅或其它导电材料。
如图5中所展示，数据线221、222、223、221W和222W可包含彼此电分离且位于衬底599上方的相同层级中的相应导电区(例如，形成数据线221、222、223、221W和222W的相应导电材料的部分)。
存取线241(与信号WL1相关联)可由部分541F和541B(例如，相对于Y方向的前导电部分和后导电部分)的组合构造(例如，可包含所述组合)。在图5中，部分地展示部分541F和541B以避免阻挡存储器装置200的其它元件的一些部分。
部分541F和541B中的每一个可包含导电材料的结构(例如，材料片件(材料层))。导电材料的实例包含金属、导电掺杂的多晶硅或其它导电材料。部分541F和541B中的每一个可包含可构造为导电线(例如，导电区)的导电材料(或材料组合)，所述导电线具有在X方向上连续延伸的长度、Z方向上的宽度(在图5中展示)和Y方向上的厚度(在图8中展示)。
部分541F和541B可彼此电耦合。举例来说，存储器装置200可包含导电材料(例如，未展示)，其可接触(例如，电耦合到)部分541F和541B，使得可并行地将相同信号(例如，信号WL1)施加到部分541F和541B(其为共享(或单个)存取线241的部分)。
在存储器装置200的替代结构中，可省略部分541F或部分541B，使得存取线241可仅包含部分541F或部分541B。在图5中展示的结构中，包含两个部分541F和541B可有助于在读取操作期间更好地控制存储器单元210和211中的每一个的晶体管T1(例如，图2中示意性地展示的晶体管T1)。
如图5中所展示，存储器装置200可包含形成于衬底599的一部分上的电介质590。电介质590可包含氧化硅。在图5中，标记为“沟道”的区可呈现图5中展示的存储器装置200的存储器单元的沟道区(例如，读取沟道区)的至少部分(例如，存储器单元210和存储器单元211的读取沟道的部分)。电介质590可将存储器装置200的存储器单元(例如，存储器单元210和211)的元件(例如，沟道区)与衬底599电分离。
电荷存储结构202可包含半导体材料的结构，其可包含半导体材料(例如，多晶硅)片件(例如，层)、金属片件(例如，层)或可捕集电荷的一或多种材料的片件。用于电荷存储结构202以及存取线241的部分541F和541B的材料可以相同，也可以不同。如图5中所展示，电荷存储结构202可位于在衬底599上方且在数据线221、222、223、221W和222W所位于的层级下方(相对于Z方向)的层级上。因此，电荷存储结构202位于衬底599与数据线221、222、223、221W和222W所位于的层级之间。
如图5中所展示，电荷存储结构202可比部分541F或541B中的每一个更接近衬底599(例如，可在Z方向上更接近所述衬底而延伸)。举例来说，如图5中所展示，衬底599与形成电荷存储结构202的材料的边缘(例如，相对于Z方向的底部边缘)之间在Z方向上的距离小于(例如，短于)衬底599与形成部分541F和541B中的每一个的材料的边缘(例如，相对于Z方向的底部边缘)之间在Z方向上的距离。
图5展示电荷存储结构202的顶部边缘与存取线241的部分541F和541B中的每一个的边缘(例如，底部边缘)相距特定距离(例如，图5中展示的距离)的实例。然而，电荷存储结构202的顶部边缘与部分541F和541B中的每一个的边缘(例如，底部边缘)之间的距离可以变化。
图5展示部分541F和541B(在Z方向上)与电荷存储结构202重叠的实例。然而，部分541F和541B可不与电荷存储结构202重叠。
存储器装置200可包含材料520，其位于在电荷存储结构202所位于的层级上方的层级上，使得电荷存储结构202处于材料520与衬底599之间。材料520可电耦合到数据线(例如，写入位线)221W和存储器单元210的电荷存储结构202。如上文所描述，存储器单元210的电荷存储结构202可以形成存储器单元210的存储器元件。因此，如图5中所展示，存储器单元210可包含相对于Z方向位于衬底599与材料520之间的存储器元件(其为电荷存储结构202)，且存储器元件接触(例如，直接耦合到)材料520。
材料520可形成存储器单元210的晶体管T2的源极(例如，源极端子)、漏极(例如，漏极端子)，以及源极与漏极之间的沟道区(例如，写入沟道区)。因此，如图5中所展示，存储器单元210的晶体管T2的源极、沟道区和漏极可由例如材料520的相同材料的单个结构(例如，单个片件)(或替代地，单个结构(例如，相同材料组合的单个片件)形成。因此，存储器单元210的晶体管T2的源极、漏极和沟道区可以由相同导电类型(例如，n型或p型)的相同材料(例如，材料520)形成。
存储器装置200可包含材料521，所述材料可形成存储器单元211的晶体管T2的源极(例如，源极端子)、漏极(例如，漏极端子)，以及源极与漏极之间的沟道区(例如，写入沟道区)。因此，如图5中所展示，存储器单元211的晶体管T2的源极、沟道区和漏极可由例如材料521的相同材料的单个结构(例如，单个片件)(或替代地，相同材料组合的单个片件)形成。
材料520和521可以相同。举例来说，材料520和521中的每一个可包含半导体材料片件(例如，层)。半导体材料片件可包含氧化物材料片件。用于材料520和521的氧化物材料的实例包含半导体氧化物材料、透明导电氧化物材料和其它氧化物材料。
作为实例，材料520和521中的每一个可包含以下中的至少一种：氧化锌锡(ZTO)、氧化铟锌(IZO)、氧化锌(ZnOx)、氧化铟镓锌(IGZO)、氧化铟镓硅(IGSO)、氧化铟(InOx、In2O3)、氧化锡(SnO2)、氧化钛(TiOx)、氮氧化锌(ZnxOyNz)、氧化镁锌(MgxZnyOz)、氧化铟锌(InxZnyOz)、氧化铟镓锌(InxGayZnzOa)、氧化锆铟锌(ZrxInyZnzOa)、氧化铪铟锌(HfxInyZnzOa)、氧化锡铟锌(SnxInyZnzOa)、氧化铝锡铟锌(AlxSnyInzZnaOd)、氧化硅铟锌(SixInyZnzOa)、氧化锌锡(ZnxSnyOz)、氧化铝锌锡(AlxZnySnzOa)、氧化镓锌锡(GaxZnySnzOa)、氧化锆锌锡(ZrxZnySnzOa)、氧化铟镓硅(InGaSiO)和磷化镓(GaP)。
在存储器装置200中使用上文所列的材料为存储器装置200提供改进和益处。举例来说，在从所选存储器单元(例如，存储器单元210或211)读取信息的读取操作期间，来自所选存储器单元的电荷存储结构202的电荷可能会泄漏到所选存储器单元的晶体管T2。将上文所列的材料用于晶体管T2的沟道区(例如，材料520或521)可减少或防止此类泄漏。这改进了从所选存储器单元读取的信息的准确性且改进了存储于本文中所描述的存储器装置(例如，存储器装置200)的存储器单元中的信息的保留。
上文所列的材料是材料520和521的实例。然而，可使用不同于上文所列的材料的其它材料(例如，相对高带隙材料)。
在图5中，存储器单元210的材料520和电荷存储结构202可以彼此电耦合(例如，直接耦合)，使得材料520可以在存储器单元210的电荷存储结构202与材料520之间没有中间材料(例如，没有导电材料)的情况下接触存储器单元210的电荷存储结构202。在另一实例中，材料520可以电耦合到存储器单元210的电荷存储结构202，使得材料520不直接耦合到(例如，不接触)存储器单元210的电荷存储结构202，但是，材料520通过存储器单元210的电荷存储结构202与材料520之间的中间材料(例如，导电材料，图5中未展示)耦合到(例如，间接接触)存储器单元210的电荷存储结构202。
如图5中所展示，存储器装置200可包含彼此电耦合的部分510A、510B、510C、510D和510E，以及部分(例如，电介质部分)515A、515B、515C、525A、525B和525C。部分515A、515B和515C可包含电介质材料，且可为将存储器单元210的材料520和电荷存储结构202中的每一个与部分510A、510C和510D电分离的存储器单元210的栅极氧化物区。部分525A、525B和525C可包含电介质材料，且可为将存储器单元211的材料521和电荷存储结构202中的每一个与部分510B、510E和510C电分离的存储器单元211的栅极氧化物区。部分515A、515B、515C、525A、525B和525C的实例材料可包含二氧化硅、二氧化铪(例如，HfO2)、二氧化铪(例如，HfO2)、氧化铝(例如，(例如，Al2O3)或其它电介质材料。
部分510A、510B、510C、510D和510E中的每一个可包含半导体材料的结构(例如，片件)。部分510A、510B、510C、510D和510E中的每一个的实例材料包含硅、多晶硅(例如，未掺杂或掺杂的多晶硅)、锗、硅锗或其它半导体材料。
如下文所描述，部分510C可在存储器单元210的晶体管T1与存储器单元211的晶体管T1之间共享。数据线223可在存储器单元210与211之间共享，以(经由部分510A、510D和510C)在数据线221与223之间传导电流I1且(经由部分510B、510E和510C)在数据线222与223之间传导电流I2。
如上文参考图2所描述，存储器单元210的晶体管T1包含沟道区(例如，读取沟道区)。在图5中，存储器单元210的晶体管T1的沟道区可包含部分510A、510D和510C中的每一个的至少部分。部分510A、510D和510C可电耦合到数据线221和223。如上文参考图2所描述，存储器单元210可包含读取路径。在图5中，部分510A、510D和510C(例如，存储器单元210的晶体管T1的读取沟道区)可以是存储器单元210的读取路径的部分，所述部分可以在从存储器单元210读取信息的读取操作期间携载电流I1(例如，读取电流)。举例来说，在从存储器单元210读取信息的读取操作期间，部分510A、510D和510C可以在数据线221与223之间传导电流I1。电流I1的方向可以是从数据线221到数据线223(通过部分510A、510D和510C)。
因此，如图5中所展示，存储器单元210的晶体管T1可包含由部分510A、510D和510C形成的沟道区(例如，读取沟道区)。部分510A可位于存储器单元210的电荷存储结构202(例如，存储器元件)和材料520(例如，晶体管T2的写入沟道区)的一侧(例如，X方向上的左侧)上(例如，邻近所述侧)。部分510C可位于存储器单元210的电荷存储结构202和材料520的一侧(例如，X方向上的右侧(与左侧相对))上(例如，邻近所述侧)。部分510D可位于存储器单元210的电荷存储结构202的一侧(例如，Z方向上的底侧)上(例如，邻近所述侧)，且位于存储器单元210的电荷存储结构202与衬底599之间的层级上(在Z方向上)。
如上文参考图2所描述，存储器单元211的晶体管T1包含沟道区(例如，读取沟道区)。在图5中，存储器单元211的晶体管T1的沟道区可包含部分510B、510E和510C中的每一个的至少部分。部分510B、510E和510C可电耦合到数据线222和223。如上文参考图2所描述，存储器单元211可包含读取路径。在图5中，部分510B、510E和510C(例如，存储器单元211的晶体管T1的读取沟道区)可以是存储器单元211的读取路径的部分，所述部分可以在从存储器单元211读取信息的读取操作期间携载电流I2(例如，读取电流)。举例来说，在从存储器单元211读取信息的读取操作期间，部分510B、510E和510C可以在数据线222与223之间传导电流I2。电流I2的方向可以是从数据线222到数据线223(通过部分510B、510E和510C)。
因此，如图5中所展示，存储器单元211的晶体管T1可包含由部分510B、510E和510C形成的沟道区。部分510B可位于存储器单元211的电荷存储结构202(例如，存储器元件)和材料521(例如，晶体管T2的写入沟道区)的一侧(例如，X方向上的右侧)上(例如，邻近所述侧)。部分510C可位于存储器单元211的电荷存储结构202和材料521的一侧(例如，X方向上的左侧(与右侧相对))上(例如，邻近所述侧)。部分510D可位于存储器单元211的电荷存储结构202的一侧(例如，Z方向上的底侧)上(例如，邻近所述侧)，且位于存储器单元211的电荷存储结构202与衬底599之间的层级上(在Z方向上)。
如图5中所展示，部分541F的部分可跨越(例如，在X方向上重叠)部分510A和510C的部分以及材料520的部分。如上文所描述，部分510A和510C可形成存储器单元210的晶体管T1的读取沟道区的部分，且材料520可形成存储器单元210的晶体管T2的写入沟道区的部分。因此，如图5中所展示，部分541F的部分可跨越(例如，重叠)存储器单元210的晶体管T1的读取沟道区和晶体管T2的写入沟道区两者(例如，在Y方向上的一侧(例如，前侧)上)的部分。尽管在图5中展示的视图中被隐藏，但部分541B的部分可跨越(例如，在X方向上重叠)部分510A和510C(例如，在Y方向上的另一侧(例如，与前侧相对的后侧)上)的部分以及存储器单元210的材料520的一部分。如图5中所展示，存取线241的部分541F和541B还可以跨越(例如，在X方向上重叠)部分510B和510C的部分(例如，存储器单元211的晶体管T1的读取沟道区)和材料521的部分(例如，存储器单元211的晶体管T2的写入沟道区)。
存取线241跨越(例如，重叠)部分510A和510C以及材料520和521允许存取线241(例如，共享存取线)控制(例如，接通或断开)存储器单元210的晶体管T1和T2两者。存取线241跨越(例如，重叠)部分510B和510C也允许存取线241控制(例如，接通或断开)存储器单元211的晶体管T1和T2两者。
如图6到图8中所展示，存储器装置200可包含部分(例如，电介质部分)515E和515F(例如，氧化物区)，其用以将存取线241的部分541F和541B与其它元件(例如，与部分510A、510B、510C、510D和510E(例如，读取沟道区)并且与电荷存储结构202)存储器单元210和211电分离。部分515E和515F的实例材料可包含二氧化硅、二氧化铪(例如，HfO2)、氧化铝(例如，Al2O3)或其它电介质材料。
将部分510A、510B、510C、510D和510E(读取沟道区)与存取线241的部分541F和541B分离的一或多种电介质材料可与将电荷存储结构202与存取线241的部分541F和541B分离的一或多种材料相同(或替代地，不同)。此外，将部分510A、510B、510C、510D和510E(读取沟道区)与存取线241的部分541F和541B分离的一或多种电介质材料的厚度可与将电荷存储结构202与存取线241的部分541F和541B分离的一或多种材料的厚度相同(或替代地，不同)。
如图8中所展示，部分541F和541B可邻近存储器单元210的材料520(例如，写入沟道区)和电荷存储结构202的相应侧。举例来说，部分541F可位于材料520和电荷存储结构202中的每一个的一部分的一侧(例如，图8的视图中在X方向上的右侧)上(例如，邻近所述侧)。在另一实例中，部分541B可位于材料520和电荷存储结构202中的每一个的一部分的另一侧(例如，图8的视图中在X方向上的左侧(与右侧相对))上(例如，邻近所述侧)。
图9到图19展示根据本文中描述的一些实施例在形成存储器装置900的过程中的元件的横截面图。用于形成存储器装置900的过程中的一些或全部可用于形成上文参考图2到图8描述的存储器装置200。
图9展示在电介质材料990、半导体材料910和电介质材料935在Z方向上的相应层级(例如，层)中形成于衬底999上方之后的存储器装置900。Z方向(例如，竖直方向)是垂直于衬底999(例如，从所述衬底向外)的方向。Z方向还垂直于X方向。衬底999可与图5的衬底599类似或相同。电介质材料990可包含氧化物材料(例如，二氧化硅SiO2)。半导体材料910的材料可与部分510A、510B、510C、510D和510E(图5)中的每一个的材料相同。电介质材料990、半导体材料910和电介质材料935可按顺序方式一种材料接着另一种材料地形成于衬底999上方。举例来说，在图9中使用的过程可包含在衬底999上方形成(例如，沉积)电介质材料990、在电介质材料990上方形成(例如，沉积)半导体材料910和在半导体材料910上方形成(例如，沉积)电介质材料935(例如，亚硝酸硅SiN4)。
图10展示在形成开口(例如，沟槽)1031和1032以及部分910A'、910B'、910C'、910D'和910E'之后的存储器装置900。形成开口1031和1032可包含(例如，通过图案化)去除开口1031和1032的位置处的电介质材料935的部分和半导体材料910的部分。部分935A'、935B'和935C'为电介质材料935的剩余部分。部分910A'、910B'、910C'、910D'和910E'为半导体材料910的剩余部分。
图11展示在形成电介质材料1115之后的存储器装置900。电介质材料1115可包含氧化物材料(例如，二氧化硅SiO2)。
图12展示在形成材料1202'、1220'和1221'以及部分1115A'、1115B'和1115C'之后的存储器装置900。图12中的过程可包含用于去除电介质材料1115的部分(例如，顶部部分)的平坦化工艺(例如，化学机械抛光(CMP)工艺)。电介质材料1115的剩余部分为部分1115A'、1115B'和1115C'。
图12中的过程可包含在电介质材料1115(图11)上，在开口1031和1032(图10)的位置处形成(例如，沉积)材料1202'。如下文所描述，在形成存储器装置900的后续过程中，材料1202'可经构造以形成存储器装置900的相应存储器单元的电荷存储结构(例如，存储器元件)。材料1202'可包含与存储器装置200(图2)的存储器单元(例如，存储器单元210或211)的电荷存储结构202的材料类似或相同的材料(例如，多晶硅)。
图12中的过程可包含在材料1202'上(例如，直接在所述材料上)，在开口1032的位置处形成(例如，沉积)材料1220'，以及在材料1202'上(例如，直接在所述材料上)，在开口1031的位置处形成(例如，沉积)材料1221'。材料1220'和1221'可为相同材料。可同时形成(沉积)材料1220'和1221'。材料1220'和1221'可包含与图2的存储器装置200的晶体管T2的材料520或521(图5)(例如，写入沟道区)类似或相同的材料。如下文所描述，在形成存储器装置900的后续过程中，材料1220'和1221'中的每一个可形成存储器装置900的相应存储器单元的晶体管(例如，晶体管T2)的沟道区(例如，写入沟道区)。
图13展示相对于图9的存储器装置900的X-Y方向的俯视图。为简单起见，未重复图13中展示的元件的描述(其参考图12加以描述)。如图13中所展示，存储器装置900的元件可包含具有在Y方向上延伸的长度的材料的带(例如，线)。形成存储器装置900的后续过程可包含向下去除(例如，在Z方向上切割(例如，蚀刻))位置1361、1362和1363处的材料，一直到电介质材料990(图9)(例如，在所述电介质材料处停止)。
在图13中，在去除位置1361、1362和1363处的材料的部分之后，部分935A和935A”(分别在位置1371和1372处)将为部分935A'的剩余部分；部分1220和1220E(分别在位置1371和1372处)将为材料1220'的剩余部分；部分935B和935B”(分别在位置1371和1372处)将为部分935B'的剩余部分；部分1221和1221E(分别在位置1371和1372处)将为材料1221'的剩余部分；且部分935C和935C”(分别在位置1371和1372处)将为部分935C'的剩余部分。图14中展示存储器装置900沿着线14-14的另一视图。
图14展示在开口(例如，沟槽)1361'、1362'和1363'分别形成于位置1361、1362和1363(图13)处之后相对于Y-Z方向沿着图13的线14-14的侧视图。可通过去除位置1361、1362和1363处的材料中的每一个的部分来形成开口1361'、1362'和1363'(如上文所提及)。在图14中，Y方向上的部分910D和910F为部分910D'(图10)的剩余部分，且Y方向上的部分1115C和1115E为部分1115C'(图12)的剩余部分。Y方向上的部分1202为材料1202'(图12)的剩余部分，且Y方向上的部分1220和1220E为材料1220'的剩余部分(如上文在图13的描述中所提及)。如图14中所展示，存储器装置900的材料包含从衬底999向外延伸的结构(例如，突起(例如，岛状物))1471和1472。结构1471和1472中的每一个可在形成存储器装置900的后续过程中形成存储器单元的部分。
图15展示在导电线(例如，导电区)1501、1502、1503和1504(1501到1504)以及电介质材料1515A、1515B、1515C、1515D、1515E和1515F(1515A到1515F)形成于相应开口1363'、1362'和1361'(图14)中之后的图14的存储器装置900。介电材料1515A到1515F中的每一个可包含二氧化硅或其它电介质材料。导电线1501到1504中的每一个可包含金属、导电掺杂的多晶硅或其它导电材料。电介质材料1515A到1515F的部分(例如，介电材料1515D、1515E和1515F的部分)可形成栅极氧化物结构以将导电线1501、1502、1503和1504与部分1202、1220、1220E、910D和910F电分离。
导电线1501到1504可形成存取线(例如，字线)的部分以存取存储器装置900的存储器单元210'和212'。存储器单元210'和212'可分别为图2的存储器装置200的存储器单元210和212。
在图15中，导电线1501和1502可形成存取线(例如，字线)的部分以存取存储器单元210'和存储器装置900的其它存储器单元(图15中未展示)。此类其它存储器单元可在X方向上位于与存储器单元210'相同的行中。
在图15中，导电线1503和1504可形成存取线(例如，字线)的部分以存取存储器单元212'和存储器装置900的其它存储器单元(未展示)。此类其它存储器单元可在X方向上位于与存储器单元212'相同的行中。
因此，如图15中所展示，导电线1501可具有邻近存储器单元210'的沟道区(例如，部分1202)的一侧(例如，在Y方向上的右侧)的部分。导电线1502可具有邻近存储器单元210'的沟道区(例如，部分1202)的另一侧(例如，在Y方向上的左侧(与右侧相对))的部分。
类似地，导电线1503和1504可具有邻近存储器单元212'的沟道区(例如，读取沟道区)的Y方向上的相应侧(相对侧)的相应部分(例如，相应导电区)。图16中展示存储器装置900沿着线16-16的另一视图。
图16展示相对于X-Z方向的沿图15的线16-16的侧视图。在图16中，部分地展示导电线1501和1502以避免阻挡存储器装置900的其它元件的一些部分。如图16中所展示，导电线1501和1502中的每一个可具有X方向上的长度、Z方向上的宽度和Y方向上的厚度(例如，小于宽度)(在图15中展示)。
在图16中，部分(电介质部分)1115A、1115B和1115C分别为图12的部分1115A'、1115B'和1115C'在图14的过程中去除(例如，切割)部分1115A'、1115B'和1115C'中的每一个的部分之后(和在图15的过程中形成导电线1501到1504之前)的剩余部分。
在图16中，部分(电介质部分)1125A、1125B和1125C分别为图12的部分1125A'、1125B'和1125C'在图14的过程中去除(例如，切割)部分1125A'、1125B'和1125C'中的每一个的部分之后(和在图15的过程中形成导电线1501到1504之前)的剩余部分。
在图16中，部分(电介质部分)935A、935B和935C分别为图12的部分935A'、935B'和935C'在图14的过程中去除(例如，切割)部分935A'、935B'和935C'中的每一个的部分之后(和在图15的过程中形成导电线1501到1504之前)的剩余部分。
在图16中，部分910A、910B、910C、910D和910E分别为图12的部分910A'、910B'、910C'、910D'和910E'在图14的过程中去除(例如，切割)部分910A'、910B'、910C'、910D'和910E'中的每一个的部分之后(和在图15的过程中形成导电线1501到1504之前)的剩余部分。部分910A、910B、910C、910D和910E中的每一个可包含在图9中的过程中形成的半导体材料910的结构(例如，片件)。
部分910A、910D和910C可形成存储器单元210'的晶体管T1的沟道区(例如，读取沟道区)。存储器单元210'的晶体管T1可为图2和图5的存储器装置200的存储器单元210的晶体管T1。
部分910B、910E和910C可形成存储器单元211'的晶体管T1的沟道区(例如，读取沟道区)。存储器单元211'的晶体管T1可为图2和图5的存储器装置200的存储器单元211的晶体管T1。
在图16中，部分1202为图13的材料1202'在图14的过程中去除(例如，切割)材料1202'的部分之后(和在图15的过程中形成导电线1501到1504之前)的剩余部分(隐藏在图13中的相应部分1220和1221之下)。部分1202中的每一个可形成相应存储器单元210'或211'的晶体管T1的电荷存储结构(例如，存储器元件)。
如图16中所展示，存储器单元210'和211'中的每一个的晶体管T1的部分(例如，电荷存储结构)1202可比导电线1501和1502中的每一个更接近衬底999(例如，可在Z方向上更接近所述衬底而延伸)。举例来说，如图16中所展示，衬底999与形成存储器单元210'和211'中的每一个的晶体管T1的部分(例如，电荷存储结构)1202的材料的边缘(例如，相对于Z方向的底部边缘)之间在Z方向上的距离小于(例如，短于)衬底999与形成导电线1501和1502中的每一个的材料的边缘(例如，相对于Z方向的底部边缘)之间在Z方向上的距离。
在图16中，导电线1501和1502可为存取线(例如，共享字线)1541的部分，所述存取线可在存储器装置900的操作期间接收信号(例如，字线信号)WL1以存取存储器装置900的存储器单元210'和211'。举例来说，导电线1501和1502上的信号(例如，WL1)可用于控制(例如，接通或断开)存储器单元210'的晶体管T1和T2和存储器单元211'的晶体管T1和T2。
如图16中所展示，导电线1501的部分可跨越(例如，在X方向上重叠)部分910A和910C的部分和存储器单元210'的部分1220的部分。如上文所描述，部分910A和910C可形成存储器单元210'的晶体管T1的读取沟道区的部分，且部分1220可形成存储器单元210'的晶体管T2的写入沟道区的部分。因此，如图16中所展示，导电线1501的部分可跨越(例如，重叠)存储器单元210'的晶体管T1的读取沟道区和晶体管T2的写入沟道区两者(例如，在Y方向上的一侧(例如，前侧)上)的部分。尽管在图16中展示的视图中被隐藏，但导电线1502的部分可跨越(例如，在X方向上重叠)部分910A和910C(例如，在Y方向上的另一侧(例如，与前侧相对的后侧)上)的部分以及存储器单元210'的部分1220(例如，晶体管T1的读取沟道区和晶体管T2的写入沟道区)的一部分。
类似地，对于存储器单元211'，导电线1501的部分可跨越(例如，在X方向上重叠)部分910B和910C的部分以及存储器单元211'的部分1221的部分。如上文所描述，部分910B和910C可形成存储器单元211'的晶体管T1的读取沟道区的部分，且部分1221可形成存储器单元211'的晶体管T2的写入沟道区的部分。因此，如图16中所展示，导电线1501的部分可跨越(例如，重叠)存储器单元211'的晶体管T1的读取沟道区和晶体管T2的写入沟道区两者(例如，在Y方向上的一侧(例如，前侧)上)的部分。尽管在图16中展示的视图中被隐藏，但导电线1502的部分可跨越(例如，在X方向上重叠)部分910B和910C(例如，在Y方向上的另一侧(例如，与前侧相对的后侧)上)的部分以及存储器单元211'的部分1221(例如，晶体管T1的读取沟道区和晶体管T2的写入沟道区)的一部分。
由于导电线1501和1502可跨越存储器单元210'和211'的晶体管T1和T2的相应部分，因此导电线1501和1502可具有邻近存储器单元210'和211'的晶体管T1和T2的相应部分的部分。如图16中所展示，导电线1501可具有邻近存储器单元210'的晶体管T1的沟道区(例如，部分910A和910C)的一侧(例如，Y方向上的前侧)且邻近存储器单元210'的晶体管T2的沟道区(例如，部分1220)的一侧(例如，Y方向上的前侧)的部分。导电线1502可具有邻近存储器单元210'的晶体管T1的沟道区(例如，部分910A和910C)的另一侧(例如，Y方向上的后侧(与前侧相对))且邻近存储器单元210'的晶体管T2的沟道区(例如，部分1220)的另一侧(例如，Y方向上的后侧(与前侧相对))的部分。
类似地，对于存储器单元211'，导电线1501可具有邻近存储器单元211'的晶体管T1的沟道区(例如，部分910B和910C)的一侧(例如，Y方向上的前侧)且邻近存储器单元211'的晶体管T2的沟道区(例如，部分1221)的一侧(例如，Y方向上的前侧)的部分。导电线1502可具有邻近存储器单元211'的晶体管T1的沟道区(例如，部分910B和910C)的另一侧(例如，Y方向上的后侧(与前侧相对))且邻近存储器单元211'的晶体管T2的沟道区(例如，部分1221)的另一侧(例如，Y方向上的后侧(与前侧相对))的部分。
形成图16中的存储器装置900的过程可包含形成使导电线1501和1502彼此电耦合的导电连接件1501'(其可包含导电材料(例如，金属))。类似地，形成存储器装置900的过程可包含形成使导电线1503和1504(图15)彼此电耦合的导电连接件(未展示)。
图17展示在去除部分935A、935B和935C(图16)且去除部分1115A、1115B、1125A、1125B、1220和1221的部分之后的存储器装置900。图17中的过程可包含用于去除部分935A、935B和935C以及部分1115A、1115B、1125A、1125B、1220和1221的部分的平坦化工艺(例如，CMP工艺)。
图18展示在形成数据线(例如，读取位线)1821、1822和1823以及数据线(例如，写入位线)1821W和1822W之后的存储器装置900。数据线1821、1822、1823、1821W和1822W中的每一个可具有Y方向上的长度。图18中的过程可包含在部分910A、910B、910C、1115A、1115B、1125A、1125B、1220和1221上方沉积导电材料(例如，金属)。然后，可去除(例如，图案化)导电材料的部分以形成电耦合到(例如，接触)相应部分910A、910B、910C、1220和1221的数据线1821、1822、1823、1821W和1822W。在存储器装置900的操作中，数据线1821、1822、1823、1821W和1822W可分别具有信号BL1、BL2、BL*、BL1W和BL2W。数据线1821、1822、1823、1821W和1822W可分别表示图2的存储器装置200的数据线221、222、223、221W和222W。
图19展示在形成电介质材料1915之后的存储器装置900。形成存储器装置900的过程可包含在本说明书中未描述的其它过程以免混淆本文中所描述的实施例。如图19中所展示，存储器装置900可包含存储器单元210'和211'，所述存储器单元可包含：晶体管(例如，晶体管T1)和由部分910A、910B、910C、910D和910E形成的相应沟道区(例如，读取沟道区)；晶体管(例如，晶体管T2)和由部分1220和1221形成的相应沟道区(例如，写入沟道区)；以及由部分1202形成的电荷存储结构(例如，存储器元件)。
图19的存储器装置900可包含数据线(例如，读取位线)1821、1822和1823以及数据线(例如，写入位线)1821W和1822W。存储器装置900可包含导电线1501和1502，所述导电线可彼此电耦合以形成存取线(例如，共享存取线)，从而控制存储器单元210'和211'中的每一个的两个晶体管(例如，T1和T2)。上文参考图9到图19描述存储器装置900的其它元件。
图20展示存储器装置2000，其可以是图19的存储器装置900的变型。因此，用于形成存储器装置900的过程可用于形成存储器装置2000。存储器装置900与2000之间的差异包含数据线(例如，读取位线)1821、1822和1823相对于数据线(例如，写入位线)1821W和1822W的位置。举例来说，如图20中所展示，数据线1821、1822和1823可位于存储器装置2000的相同层级上。然而，数据线1821、1822和1823可位于与数据线1821W和1822W的层级不同的层级上。
图21A、图21B和图21C展示根据本文中描述的一些实施例的包含存储器单元的多个叠组的存储器装置2100的结构的不同视图。图21A展示存储器装置2100的分解图(例如，在Z方向上)。图21B展示存储器装置210的X方向和Z方向上的侧视图(例如，横截面图)。图21C展示存储器装置2100的Y方向和Z方向上的侧视图(例如，横截面图)。
如图21A中所展示，存储器装置2100可包含叠组(存储器单元的叠组)21050、21051、21052和21053，所述叠组在分解图中彼此分开展示以便于查看存储器装置2100的叠组结构。实际上，叠组21050、21051、21052和21053可以其中一个叠组可在衬底(例如，半导体(例如，硅)衬底)2199上方形成(例如，堆叠)于另一叠组上方的布置彼此附接。举例来说，如图21A中所展示，叠组21050、21051、21052和21053可在垂直于衬底2199的Z方向上形成(例如，相对于衬底2199在Z方向上竖直地形成)。
如图21A中所展示，叠组21050、21051、21052和21053中的每一个可具有在X方向和Y方向上布置(例如，在X方向上布置成行且在Y方向上布置成列)的存储器单元。举例来说，叠组21050可包含存储器单元21100、21110、21120和21130(例如，布置成行)、存储器单元21200、21210、21220和21230(例如，布置成行)以及存储器单元21300、21310、21320和21330(例如，布置成行)。
叠组21051可包含存储器单元21101、21111、21121和21131(例如，布置成行)、存储器单元21201、21211、21221和21231(例如，布置成行)以及存储器单元21301、21311、21321和21331(例如，布置成行)。
叠组21052可包含存储器单元21102、21112、21122和21132(例如，布置成行)、存储器单元21202、21212、21222和21232(例如，布置成行)以及存储器单元21302、21312、21322和21332(例如，布置成行)。
叠组21053可以包含存储器单元21103、21113、21123和21133(例如，布置成行)、存储器单元21203、21213、21223和21233(例如，布置成行)以及存储器单元21303、21313、21323和21333(例如，布置成行)。
如图21A中所展示，叠组21050、21051、21052和21053可分别定位(例如，在Z方向上竖直地形成)于存储器装置2100的层级(例如，部分)2150、2151、2152和2153上。叠组21050、21051、21052和21053的布置形成存储器装置2100的存储器单元的3维(3D)结构，其中存储器装置2100的存储器单元的不同层级可定位(例如，形成)于存储器装置2100的不同层级(例如，不同竖直部分)2150、2151、2152和2153中。
可一次一个叠组地形成叠组21050、21051、21052和21053。举例来说，可按叠组21050、21051、21052和21053的次序依序形成叠组21050、21051、21052和21053(例如，首先形成叠组21051且最后形成叠组21053)。在此实例中，可在形成另一叠组(例如，叠组21050)的存储器单元之后或在形成另一叠组(例如，叠组21052)的存储器单元之前形成一个叠组(例如，叠组21051)的存储器单元。替代地，可并行地(例如，同时)形成叠组21050、21051、21052和21053，使得可并行地形成叠组21050、21051、21052和21053的存储器单元。举例来说，可并行地形成存储器装置2100的层级2150、2151、2152和2153中的存储器单元。
叠组21050、21051、21052和21053中的每一个的存储器单元的结构可包含上文参考图1到图20描述的存储器单元的结构。举例来说，叠组21050、21051、21052和21053的存储器单元的结构可包含存储器装置200、900和2000的存储器单元的结构。
存储器装置2100可包含数据线(例如，位线)和存取线(例如，字线)以存取叠组21050、21051、21052和21053的存储器单元。为简单起见，从图21A中省略存储器单元的数据线和存取线。然而，存储器装置2100的数据线和存取线可分别类似于上文参考图1到图20描述的存储器装置的数据线和存取线。
作为实例，图21A展示包含四个叠组(例如，21050、21051、21052和21053)的存储器装置2100。然而，叠组的数目可不同于四个。作为实例，图21A展示包含存储器单元的一个层级(例如，层)的叠组21050、21051、21052和21053中的每一个。然而，叠组中的至少一个(例如，叠组21050、21051、21052和21053中的一或多个)可具有存储器单元的两个(或更多个)层级。图21A展示叠组21050、21051、21052和21053中的每一个包含在X方向上的四个存储器单元(例如，成行)和在Y方向上的三个存储器单元(例如，成列)的实例。然而，成行、成列或两者皆有的存储器单元的数目可变化。
设备(例如，存储器装置100、200、900、2000和2100)和方法(例如，存储器装置100和200的操作和形成存储器装置900和2000的方法)的说明旨在提供对各种实施例的结构的大体理解且并不旨在提供对可能利用本文中所描述的结构的设备的所有元件和特征的完整描述。本文中的设备是指例如装置(例如，存储器装置100、200、900、2000和2100中的任一个)或系统(例如，可包含存储器装置100、200、900、2000和2100中的任一个的电子物品)。
上文参考图1到图20所描述的组件中的任一个可以数种方式实施，包含经由软件模拟。因此，设备(例如，存储器装置100、200、900、2000和2100)或上文所描述的这些存储器装置中的每一个的部分的特征都可为本文中的“模块”。此类模块可包含硬件电路系统、单处理器和/或多处理器电路、存储器电路、软件程序模块和对象和/或固件及其组合，如对于各种实施例的特定实施方案来说需要和/或适当。举例来说，此类模块可包含于系统操作模拟包中，例如软件电信号模拟包、电力使用和范围模拟包、电容-电感模拟包、电力/散热模拟包、信号发射-接收模拟包，和/或用以操作或模拟各种潜在实施例的操作的软件和硬件的组合。
本文中描述的存储器装置(例如，存储器装置100、200、900、2000和2100)可包含于设备(例如，电子电路系统)中，所述设备例如高速计算机、通信和信号处理电路系统、单处理器或多处理器模块、单个或多个嵌入式处理器、多核处理器、消息信息开关，以及包含多层、多芯片模块的专用模块。此类设备可进一步包含为多种其它设备(例如，电子系统)(例如电视机、蜂窝电话、个人计算机(例如，膝上型计算机、桌上型计算机、手持式计算机、平板计算机等)、工作站、无线电、视频播放器、音频播放器(例如，MP3(动画专家组、音频层3)播放器)、车辆、医疗装置(例如心脏监视器、血压监视器等)、机顶盒等)内的子组件。
上文参考图1到图20描述的实施例包含设备和形成所述设备的方法。所述设备中的一个包含位于衬底上方的存储器单元以及第一数据线、第二数据线和第三数据线。所述存储器单元包含第一晶体管和第二晶体管。所述第一晶体管包含位于所述设备的第一层级上的电荷存储结构，以及与所述电荷存储结构电分离的第一沟道区。所述第二晶体管包含位于所述设备的第二层级上且电耦合到所述电荷存储结构的第二沟道区。所述第一数据线和所述第二数据线位于所述设备的第三层级上且电耦合到所述第一沟道区。所述第一层级在所述衬底与所述第三层级之间。所述第三数据线电耦合到所述第二沟道区且与所述第一沟道区电分离。描述了包含额外设备和方法的其它实施例。
在具体实施方式和权利要求书中，相对于两个或更多个元件(例如，材料)使用的术语“在……上”、一个“在”另一个“上”意味着元件之间(例如，材料之间)的至少一些接触。术语“在…上方”意味着元件(例如，材料)极为接近，但可能具有一或多个额外介入元件(例如，材料)而使得接触是可能的但不是要求的。“在…上”或“在…上方”都不暗示如本文中所使用的任何方向性，除非如此陈述。
在具体实施方式和权利要求书中，通过术语“中的至少一个”接合的项目列表可意味着所列项目的任何组合。举例来说，如果列举项目A和B，那么短语“A和B中的至少一个”意味着仅A；仅B；或A和B。在另一实例中，如果列举项目A、B和C，那么短语“A、B和C中的至少一个”意味着仅A；仅B；仅C；A和B(不包含C)；A和C(不包含B)；B和C(不包含A)；或所有的A、B和C。项目A可包含单个元件或多个元件。项目B可包含单个元件或多个元件。项目C可包含单个元件或多个元件。
在具体实施方式和权利要求书中，通过术语“中的一个”接合的项目列表可意味着所列项目中的仅一个。举例来说，如果列举项目A和B，那么短语“A和B中的一个”意味着仅A(不包含B)或仅B(不包含A)。在另一实例中，如果列出项目A、B和C，那么短语“A、B和C中的一个”意味着仅A；仅B；或仅C。项目A可包含单个元件或多个元件。项目B可包含单个元件或多个元件。项目C可包含单个元件或多个元件。
以上描述和图式说明本发明主题的一些实施例，以使所属领域的技术人员能够实践本发明主题的实施例。其它实施例可并有结构性、逻辑、电、过程以及其它变化。示例仅代表可能的变化。一些实施例的部分及特征可包含在其它实施例的那些部分及特征中，或代替那些部分及特征。在阅读和理解以上描述后，所属领域的技术人员将明白许多其它实施例。

Claims (23)

1.一种设备，其包括：
存储器单元，其位于衬底上方，所述存储器单元包含：
第一晶体管，其包含位于所述设备的第一层级上的电荷存储结构，以及与所述电荷存储结构电分离的第一沟道区；以及
第二晶体管，其包含位于所述设备的第二层级上且电耦合到所述电荷存储结构的第二沟道区；
第一数据线，其电耦合到所述第一沟道区；
第二数据线，其电耦合到所述第一沟道区，所述第一数据线和所述第二数据线位于所述设备的第三层级上，所述第二层级在所述第一层级与所述第三层级之间；以及
第三数据线，其电耦合到所述第二沟道区且与所述第一沟道区电分离。
2.根据权利要求1所述的设备，其进一步包括存取线，所述存取线包含跨越所述第一沟道区的部分和所述第二沟道区的部分的部分。
3.根据权利要求1所述的设备，其中所述第一沟道区包含：
第一部分，其位于所述电荷存储结构的第一侧上；
第二部分，其位于所述电荷存储结构的第二侧上；以及
第三部分，其位于所述电荷存储结构与所述衬底之间。
4.根据权利要求1所述的设备，其中所述第一沟道区和所述第二沟道区包含不同材料。
5.根据权利要求1所述的设备，其中所述电荷存储结构包含半导体材料。
6.根据权利要求1所述的设备，其中所述电荷存储结构包含金属。
7.根据权利要求1所述的设备，其中所述第二区包含以下中的至少一种：氧化锌锡(ZTO)、氧化铟锌(IZO)、氧化锌(ZnOx)、氧化铟镓锌(IGZO)、氧化铟镓硅(IGSO)、氧化铟(InOx、In2O3)、氧化锡(SnO2)、氧化钛(TiOx)、氮氧化锌(ZnxOyNz)、氧化镁锌(MgxZnyOz)、氧化铟锌(InxZnyOz)、氧化铟镓锌(InxGayZnzOa)、氧化锆铟锌(ZrxInyZnzOa)、氧化铪铟锌(HfxInyZnzOa)、氧化锡铟锌(SnxInyZnzOa)、氧化铝锡铟锌(AlxSnyInzZnaOd)、氧化硅铟锌(SixInyZnzOa)、氧化锌锡(ZnxSnyOz)、氧化铝锌锡(AlxZnySnzOa)、氧化镓锌锡(GaxZnySnzOa)、氧化锆锌锡(ZrxZnySnzOa)、氧化铟镓硅(InGaSiO)和磷化镓(GaP)。
8.一种设备，其包括：
第一存储器单元，其位于衬底上方，所述第一存储器单元包含：
第一晶体管，其包含第一电荷存储结构和与所述第一电荷存储结构电分离的第一区；以及
第二晶体管，其包含电耦合到所述第一电荷存储结构的第二区；以及
第二存储器单元，其位于所述衬底上方，所述第二存储器单元包含：
第三晶体管，其包含第二电荷存储结构和与所述第二电荷存储结构电分离的第三区；以及
第四晶体管，其包含电耦合到所述第二电荷存储结构的第四区；
第一数据线，其电耦合到所述第一区；
第二数据线，其电耦合到所述第三区；
第三数据线，其电耦合到所述第一区和所述第三区；以及
存取线，其跨越所述第一区、所述第二区、所述第三区和所述第四区中的每一个的一部分。
9.根据权利要求8所述的设备，其中所述第一数据线、所述第二数据线和所述第三数据线具有第一方向上的长度，且所述存取线具有第二方向上的长度。
10.根据权利要求8所述的设备，其中所述第一电荷存储结构和所述第二电荷存储结构中的每一个与所述衬底之间的距离小于所述存取线与所述衬底之间的距离。
11.根据权利要求8所述的设备，其中所述第一区和所述第三区中的每一个包含半导体材料片件，且所述第二区和所述第四区中的每一个包含氧化物材料片件。
12.根据权利要求8所述的设备，其中所述第一数据线、所述第二数据线和所述第三数据线位于所述设备的相同层级上。
13.根据权利要求8所述的设备，其中：
所述第一区用以在对所述第一存储器单元执行的操作期间在所述第一数据线与所述第三数据线之间传导电流；且
所述第三区用以在对所述第二存储器单元执行的操作期间在所述第二数据线与所述第三数据线之间传导电流。
14.根据权利要求8所述的设备，其中：
所述第二区用以在对所述第一存储器单元执行的操作期间在所述第二区与所述第一电荷存储结构之间传导电流；且
所述第四区用以在对所述第二存储器单元执行的操作期间在所述第四区与所述第二电荷存储结构之间传导电流。
15.根据权利要求8所述的设备，其中：
所述第一晶体管和所述第二晶体管具有不同的阈值电压；且
所述第三晶体管和所述第四晶体管具有不同的阈值电压。
16.一种方法，其包括：
形成存储器单元的第一晶体管，包含在衬底上方形成电荷存储结构以及形成与所述电荷存储结构电分离的第一沟道区；
形成所述存储器单元的第二晶体管，包含形成直接在所述电荷存储结构上且与所述第一沟道区电分离的第二沟道区；
形成电耦合到所述第一沟道区的第一数据线；以及
形成电耦合到所述第一沟道区的第二数据线，其中所述第一数据线和所述第二数据线是在形成所述第一沟道区之后形成的。
17.根据权利要求16所述的方法，其进一步包括：
形成电耦合到所述第二沟道区且与所述第一沟道区电分离的第三数据线，其中所述第一数据线、所述第二数据线和所述第三数据线形成于包含所述存储器单元的存储器装置的相同层级上。
18.根据权利要求16所述的方法，其中形成所述第一数据线和所述第二数据线包含：
在所述第一沟道区的至少一部分上方沉积导电材料；以及
去除所述导电材料的部分，使得所述导电材料的第一剩余部分形成所述第一数据线，且所述导电材料的第二剩余部分形成所述第二数据线。
19.根据权利要求16所述的方法，其进一步包括：
邻近所述第一沟道区和所述第二沟道区中的每一个的第一侧形成第一导电线；以及
邻近所述第一沟道区和所述第二沟道区中的每一个的第二侧形成第二导电线，其中所述第一导电线和所述第二导电线是在形成所述第一数据线和所述第二数据线之前形成的。
20.根据权利要求16所述的方法，其中形成所述电荷存储结构和所述第二沟道区包含：
在电介质材料上方沉积第一半导体材料；
直接在所述第一半导体材料上沉积第二半导体材料；
去除所述第一半导体材料的部分以由所述第一半导体材料的剩余部分形成所述电荷存储结构；以及
去除所述第二半导体材料的部分以形成所述第二沟道区。
21.一种方法，其包括：
在半导体材料中形成开口；以及
在所述开口中形成存储器单元的第一晶体管和第二晶体管的至少部分，包含：
在所述开口中形成所述第一晶体管的电荷存储结构；
在所述开口中形成所述第二晶体管的沟道区；以及
在所述开口中形成电介质材料以将所述电荷存储结构和所述沟道区与所述半导体材料的第一部分电分离，将所述电荷存储结构和所述沟道区与所述半导体材料的第二部分电分离，且将所述电荷存储结构和所述沟道区与所述半导体材料的第三部分电分离；
形成第一导电线，使得所述第一导电线跨越所述半导体材料的所述第一部分和所述第二部分的第一侧和所述沟道区的第一侧；
形成第二导电线，使得所述第二导电线跨越所述半导体材料的所述第一部分和所述第二部分的第二侧和所述沟道区的第二侧；
形成电耦合到所述半导体材料的所述第一部分的第一数据线；以及
形成电耦合到所述半导体材料的所述第二部分的第二数据线。
22.根据权利要求21所述的方法，其中形成所述电荷存储结构和所述沟道区包含：
在所述电介质材料的一部分上方，在所述开口的位置处沉积第一半导体材料；
直接在所述第一半导体材料上沉积第二半导体材料；
去除所述第一半导体材料的部分以由所述第一半导体材料的剩余部分形成所述电荷存储结构；以及
去除所述第二半导体材料的部分以形成所述沟道区。
23.根据权利要求21所述的方法，其进一步包括形成电耦合到所述沟道区的第三数据线，其中所述形成所述第一数据线、所述第二数据线和所述第三数据线包含：
在所述沟道区的至少一部分上方且在所述半导体材料的所述第一部分和所述第二部分上方沉积导电材料；以及
去除所述导电料的部分，使得所述导电材料的第一剩余部分形成所述第一数据线，所述导电材料的第二剩余部分形成所述第二数据线，且所述导电材料的第三剩余部分形成所述第三数据线。
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