TWI582766B - 非揮發性閂鎖電路及邏輯電路及使用其之半導體裝置 - Google Patents

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Description

非揮發性閂鎖電路及邏輯電路及使用其之半導體裝置
本發明之揭示關於一非揮發性邏輯電路，其中即使在關閉電力之後，儲存資料的邏輯狀態不會消失；以及使用該非揮發性邏輯電路的半導體裝置。特別是，本發明之揭示關於非揮發性閂鎖電路以及使用該非揮發性閂鎖電路的半導體裝置。
已提出其中集成非揮發邏輯之一積體電路，其中即使在關閉電力之後，資料不會消失的「非揮發」特徵係應用於邏輯電路。例如，提出使用鐵電元件的非揮發性閂鎖電路作為非揮發邏輯。(見專利文獻1)。
[參考文獻] [專利文獻]
[專利文獻1] PCT國際公開申請案號第2003/044953號
然而，使用鐵電元件的非揮發性閂鎖電路具有關於重寫次數之可靠性及電壓降低的問題。此外，鐵電元件由施加至該元件的電場極化，且由剩餘極化儲存資料。然而，當該剩餘極化係小時，可能引起下列問題：電荷量之變異影響變大，因而需要高準確度讀取電路。
有鑑於上述問題，本發明之一實施例的目的為提供新穎的非揮發性閂鎖電路以及使用該非揮發性閂鎖電路的半導體裝置。
依據本發明之一實施例的非揮發性閂鎖電路包括閂鎖部，具有其中第一元件的輸出電連接至第二元件的輸入，且該第二元件的輸出電連接至該第一元件的輸入之迴路結構；以及資料保存部，用於保存該閂鎖部的資料。在該資料保存部中，使用氧化物半導體作為半導體材料形成通道形成區之電晶體被用作開關元件。
此外，該資料保存部包括電連接至該電晶體之源極電極或汲極電極的電容器。使用該電晶體，保存在該閂鎖部中的資料可被寫入該資料保存部的電容器。此外，使用該電晶體，寫入該資料保存部的電容器的資料可被保存。並且，使用該電晶體，保存在該資料保存部的電容器的資料可被讀取至該閂鎖部。
換句話說，依據本發明之一實施例的非揮發性閂鎖電路包括閂鎖部和用於保存該閂鎖部之資料的資料保存部。 該資料保存部包括電晶體和電容器。該電晶體之通道形成區包括氧化物半導體層。該電晶體之源極電極和汲極電極之其中一者電連接至該電容器之電極之其中一者，該電晶體之源極電極和汲極電極之其中另一者電連接至該閂鎖部。
在上述非揮發性閂鎖電路中，該閂鎖部包括第一元件和第二元件，以及具有其中該第一元件之輸出電連接至該第二元件之輸入，且該第二元件之輸出電連接至該第一元件之輸入的迴路結構。此外，該第一元件之輸入電連接至供應有輸入信號的導線，且該第一元件之輸出電連接至供應有輸出信號的導線。例如，反相器可被用於該第一元件和該第二元件之各者。或者，例如，NAND可被用於該第一元件，且時鐘反相器可被用於該第二元件。
在上述非揮發性閂鎖電路中，該電晶體之源極電極和汲極電極之其中另一者電連接至該拴鎖部之該第一元件之輸入，且該電晶體之源極電極和汲極電極之其中另一者電連接至供應有輸入信號之導線。
在上述非揮發性閂鎖電路中，該電晶體具有將保存在該閂鎖部中的資料寫入該資料保存部之電容器的功能。此外，該電晶體具有保存寫入至該資料保存部之電容器的資料的功能。此外，該電晶體具有將保存在該資料保存部之電容器中的資料讀取至該閂鎖部的功能。
依據本發明之另一實施例的非揮發性閂鎖電路包括閂鎖部和用於保存該閂鎖部之資料的資料保存部。該資料保 存部包括第一電晶體、第二電晶體、第一電容器、和第二電容器。該第一電晶體和該第二電晶體之通道形成區各包括氧化物半導體層。該第一電晶體之源極電極和汲極電極之其中一者電連接於該第一電容器之電極之其中一者，且該第一電晶體之該源極電極和該汲極電極之其中另一者電連接於該閂鎖部。該第二電晶體之源極電極和汲極電極之其中一者電連接於該第二電容器之電極之其中一者，且該第二電晶體之該源極電極和該汲極電極之其中另一者電連接於該閂鎖部。
在前述非揮發性閂鎖電路中，該閂鎖部包括第一元件和第二元件，以及具有其中該第一元件之輸出電連接至該第二元件之輸入，且該第二元件之輸出電連接至該第一元件之輸入的迴路結構。此外，該第一元件之輸入電連接至供應有輸入信號的導線，且該第一元件之輸出電連接至供應有輸出信號的導線。例如，反相器可被用於該第一元件和該第二元件之各者。或者，例如，NAND可被用於該第一元件，且時鐘反相器可被用於該第二元件。
在前述非揮發性閂鎖電路中，該第一電晶體之源極電極和汲極電極之其中另一者電連接至該拴鎖部之該第一元件之輸入，且該第一電晶體之源極電極和汲極電極之其中另一者電連接至供應有輸入信號之導線。該第二電晶體之源極電極和汲極電極之其中另一者電連接至該拴鎖部之該第一元件之輸出，且該第二電晶體之源極電極和汲極電極之其中另一者電連接至供應有輸出信號之導線。
在前述非揮發性閂鎖電路中，該第一和第二電晶體各具有將保存在該閂鎖部中的資料寫入該資料保存部之第一和第二電容器的功能。此外，該第一和第二電晶體各具有保存寫入至該資料保存部之第一和第二電容器的資料的功能。此外，該第一和第二電晶體各具有將保存在該資料保存部之第一和第二電容器中的資料讀取至該閂鎖部的功能。
在前述非揮發性閂鎖電路中，使用包含將氧化物半導體層(其以氧化物半導體材料形成)用於通道形成區之電晶體，可獲得下列特性(即使在，例如，元件之通道寬度W為1×104 μm及通道長度L為3μm的情況中)：在室溫之關閉狀態電流為小於或等於1×10-13A；以及次臨界擺幅(S值)為大約0.1V/dec.(閘極絕緣膜：100nm厚度)。此外，前述電晶體具有常關(normally-off)電晶體之特性(在n通道電晶體的情況中，其臨界電壓為正)。
因此，漏電流，即，在閘極電極和源極電極之間的電壓大約為0V的狀態的關閉狀態電流遠小於使用矽之電晶體的關閉狀態電流。例如，在通道寬度W為1×104 μm的電晶體中，通道寬度之每一微米在室溫的漏電流係小於或等於10aA(以下，在此說明書中，稱為"在室溫每單位通道寬度之漏電流係小於或等於10aA/μm")。
因而，使用包含氧化物半導體層用於通道形成區之電晶體，其作用為開關元件，資料儲存部之電容器中累積的 電荷，即使在電源電壓停止供應至閂鎖電路之後，仍可被保持儲存而沒有任何改變。換句話說，可繼續保持寫入至資料保存部的資料而無任何改變。
例如，可使更新時間和保存性長於包含使用矽用於通道形成區之電晶體的DRAM的更新時間和保存性，並且可實現實質上與非揮發性記憶體相同等級之記憶保存特性(資料保存性質)。此外，在再次開始供應電源電壓至該閂鎖電路之後，可使用電晶體將保存在該資料保存部中的資料讀取至該閂鎖部。因而，可將該邏輯狀態回復至停止供應電源電壓之前的邏輯狀態。
此外，在溫度特性中，即使在高溫，關閉狀態電流可為足夠低且導通狀態電流可為足夠高。例如，因為包含氧化物半導體層用於通道形成區之電晶體之VG-ID特性，在與關閉狀態電流、導通狀態電流、遷移率和S值具有低溫度相依性的-25℃至150℃的範圍中獲得資料。並且，獲得資料，其顯示在前述溫度範圍中的關閉狀態電流係與1×10-13A一樣極低或更低。其中一個理由為使用藉由充分降低氫濃度以成為高純度及具有極低載子濃度之i型或實質i型氧化物半導體作為該氧化物半導體。
應注意在此說明書中，具有少於1×1011/cm3之載子密度的氧化物半導體被稱為「本質或i型氧化物半導體」，而具有大於或等於1×1011/cm3但少於1×1012/cm3之載子密度的氧化物半導體被稱為「實質本質氧化物半導體」。
以此方式，本發明之一實施例係提供一非揮發性閂鎖 電路，其具有寬操作溫度範圍且且即使在高溫可穩定地操作，以及在其中即使在電源關閉之後儲存資料之邏輯狀態亦不消失。
在前述非揮發性閂鎖電路中，藉由使用非揮發性閂鎖電路可提供各種邏輯電路。此外，可提供使用該邏輯電路之各種半導體裝置。例如，在該邏輯電路之複數個區塊電路中，可停止供應電源電壓至一或複數個未使用的區塊電路。藉由使用該非揮發性閂鎖電路，即使在停止供應電源電壓至區塊電路之後，仍可維持儲存區塊電路之邏輯狀態。並且，在再次開始供應電源電壓至該區塊電路之後，可讀取已儲存之邏輯狀態。因而，可將該邏輯狀態回復至停止供應電源電壓之前的邏輯狀態。
在前述非揮發性閂鎖電路中，作為氧化物半導體層，可使用下列任何氧化物半導體：In-Sn-Ga-Zn-O基氧化物半導體，其為四元金屬氧化物；In-Ga-Zn-O基氧化物半導體、In-Sn-Zn-O基氧化物半導體、In-Al-Zn-O基氧化物半導體、Sn-Ga-Zn-O基氧化物半導體、Al-Ga-Zn-O基氧化物半導體、或Sn-Al-Zn-O基氧化物半導體，其該等為三元金屬氧化物；In-Zn-O基氧化物半導體、Sn-Zn-O基氧化物半導體、Al-Zn-O基氧化物半導體、Zn-Mg-O基氧化物半導體、Sn-Mg-O基氧化物半導體、或In-Mg-O基氧化物半導體，其該等為二元金屬氧化物；或In-O基氧化物半導體；Sn-O基氧化物半導體；或Zn-O基氧化物半導體，其該等為一元金屬氧化物。此外，上述該等氧化物半 導體可包含SiO2。
應注意在此說明書中，例如，In-Sn-Ga-Zn-O基氧化物半導體表示至少包含In、Sn、Ga、和Zn之氧化物半導體，其中各金屬元素之組成比例並沒有限制。此外，其中可包含In、Sn、Ga、和Zn以外的金屬元素。
作為氧化物半導體層，可使用包含以InMO3(ZnO)m(m>0)表示之材料的薄膜。此處，M表示一或多個選自Ga、Al、Mn、及Co的金屬元素。例如，M可為Ga、Ga和Al、Ga和Mn、Ga和Co等。
在前述非揮發性閂鎖電路中，氧化物半導體層中的氫濃度可被設定為小於或等於5×1019/cm3，較佳為小於或等於5×1018/cm3，更佳為小於或等於5×1017/cm3，再更佳為小於或等於1×1016/cm3。再者，氧化物半導體層中的載子濃度可被設定為少於1×1014/cm3，較佳為少於1×1012/cm3，更佳為少於1×1011/cm3。使用此i型氧化物半導體或實質i型氧化物半導體之電晶體的關閉狀態電流可被設定為小於或等於1×10-17A，較佳為1×10-18A。
在前述非揮發性閂鎖電路中，使用氧化物半導體的電晶體可為底閘型、頂閘型、底部接觸型、或頂部接觸型。底閘電晶體包括至少一閘極電極在絕緣表面之上；閘極絕緣膜在該閘極電極之上；以及一氧化物半導體層以成為通道形成區在該閘極電極之上，而其間夾有該閘極絕緣膜。
頂閘電晶體包括至少一氧化物半導體層以成為通道形成區在絕緣表面之上；閘極絕緣膜在該氧化物半導體層之 上；以及一閘極電極在該氧化物半導體層之上，而該閘極絕緣膜夾於其間。底部接觸電晶體包括一氧化物半導體層以成為通道形成區在源極電極和汲極電極之上。頂部接觸電晶體包括源極電極和汲極電極在將成為通道形成區之氧化物半導體層之上。
應注意在此說明書中，諸如「之上」或「之下」的詞並不一定表示一元件設置在另一元件之「直接上方」或「直接下方」。例如，「閘極電極在閘極絕緣層之上」的描述並未排除將於元件設置在該閘極絕緣層和該閘極電極之間的情形。並且，諸如「之上」及「之下」的詞僅用於方便描述且可包含元件關係互換的情況，除非另有規定。
在此說明書中，「電極」或「導線」的詞並不限於元件的功用。例如，可使用「電極」作為部分的「導線」，且可使用「導線」作為部分的「電極」。此外，「電極」或「導線」的詞亦可表示例如複數的「電極」和「導線」的組合。
應注意在採用不同極性之電晶體的情況中，或在電路操作中改變電流流動方向的情況中，可對調「源極」和「汲極」的功能。因此，在此說明書中「源極」和「汲極」之詞可互相替換。
應注意在此說明書中，「電連接」之詞包括元件經由具有電功能之物體連接的狀況。具有電功能之物體並沒有特別限制，只要可在經由該物體連接的元件之間傳送以及接收電信號。
具有電功能之物體的範例為例如電晶體、電阻器、電感器、電容器之開關元件，以及具有各種功能的元件以及電極和導線。
應注意，通常，「SOI基板」表示具有矽半導體層於其絕緣表面之上的基板。在此說明書中，「SOI基板」的詞亦表示具有使用矽以外的材料的半導體層於其絕緣表面之上的基板。即，包含於「SOI基板」中的半導體層並不侷限於矽半導體層。
「SOI基板」中的基板並不侷限於諸如矽晶圓的半導體基板，且可為諸如玻璃基板、石英基板、藍寶石基板或金屬基板之非半導體基板。即，「SOI基板」亦包括其上形成有使用半導體材料之層的導電基板和絕緣基板。
再者，在此說明書中，「半導體基板」的詞不只表示僅使用半導體材料形成之基板，亦表示包括半導體材料之所有基板。即，在此說明書中，「SOI基板」亦包含於「半導體基板」的範疇中。
依據本發明之一實施例，利用使用氧化物半導體作為半導體材料形成通道形成區的電晶體，其作用為資料保存部的開關元件，可實現一非揮發性閂鎖電路，其具有寬操作溫度範圍，且即使在高溫可穩定地操作，以及其中即使在電源關閉之後儲存資料之邏輯狀態亦不消失，或一設置有資料保存部的閂鎖電路，其更新週期係足夠長。因為資料寫入係藉由開關該電晶體而實現，重寫之次數大致上並沒有限制。此外，寫入電壓幾乎同等於電晶體之臨界電 壓；因此，可在低電壓實施資料寫入。再者，累積在資料儲存部之電容器中的電荷可被繼續保持而無任何改變；因此，可將儲存作為資料的電荷量中的變異抑制到很小，且相較於使用剩餘極化當作資料的情況，可輕易地讀取資料。
藉由使用非揮發性閂鎖電路可提供各種邏輯電路。例如，在使用非揮發性閂鎖電路之邏輯電路中，可藉由關閉未使用之區塊的電源來降低功率消耗。此外，因為即使當關閉電源時邏輯狀態仍被儲存，因而系統可高速且低功率地於電源導通時開始或於電源關閉時終止。
100‧‧‧基板
102‧‧‧保護層
104‧‧‧半導體區
106‧‧‧元件隔離絕緣層
108a‧‧‧閘極絕緣層
110a‧‧‧閘極電極
110b‧‧‧電極
112‧‧‧閘極絕緣層
114‧‧‧雜質區
116‧‧‧通道形成區
118‧‧‧側壁絕緣層
120‧‧‧高濃度雜質區
122‧‧‧金屬層
124‧‧‧金屬化合物區
126‧‧‧層間絕緣層
128‧‧‧層間絕緣層
130a‧‧‧源極或汲極電極
130b‧‧‧源極或汲極電極
130c‧‧‧電極
132‧‧‧絕緣層
134‧‧‧導電層
136a‧‧‧電極
136b‧‧‧電極
136c‧‧‧電極
136d‧‧‧閘極電極
138‧‧‧閘極絕緣層
140‧‧‧氧化物半導體層
142‧‧‧導電層
142a‧‧‧源極或汲極電極
142b‧‧‧源極或汲極電極
144‧‧‧保護絕緣層
146‧‧‧層間絕緣層
148‧‧‧導電層
150a‧‧‧電極
150b‧‧‧電極
150c‧‧‧電極
150d‧‧‧電極
150e‧‧‧電極
152‧‧‧絕緣層
154a‧‧‧電極
154b‧‧‧電極
154c‧‧‧電極
154d‧‧‧電極
154e‧‧‧電極
156‧‧‧絕緣層
158a‧‧‧電極
158b‧‧‧電極
158c‧‧‧電極
158d‧‧‧電極
160‧‧‧電晶體
164‧‧‧絕緣層
164a‧‧‧絕緣層
164b‧‧‧絕緣層
166‧‧‧閘極絕緣層
168‧‧‧絕緣層
170‧‧‧層間絕緣層
172‧‧‧層間絕緣層
178‧‧‧閘極電極
200‧‧‧底部基板
202‧‧‧絕緣層
206‧‧‧氧化物半導體層
206a‧‧‧氧化物半導體層
208a‧‧‧源極或汲極電極
208b‧‧‧源極或汲極電極
212‧‧‧閘極絕緣層
214‧‧‧閘極電極
216‧‧‧層間絕緣層
218‧‧‧層間絕緣層
250‧‧‧電晶體
300‧‧‧底部基板
302‧‧‧絕緣層
304‧‧‧氧化物半導體層
304a‧‧‧氧化物半導體層
305‧‧‧氧化物半導體層
306‧‧‧氧化物半導體層
306a‧‧‧氧化物半導體層
308a‧‧‧源極或汲極電極
308b‧‧‧源極或汲極電極
312‧‧‧閘極絕緣層
314‧‧‧閘極電極
316‧‧‧層間絕緣層
318‧‧‧層間絕緣層
350‧‧‧電晶體
400‧‧‧非揮發性閂鎖電路
400a‧‧‧非揮發性閂鎖電路
400b‧‧‧非揮發性閂鎖電路
401‧‧‧資料保存部
402‧‧‧電晶體
402a‧‧‧電晶體
402b‧‧‧電晶體
404‧‧‧電容器
404a‧‧‧電容器
404b‧‧‧電容器
411‧‧‧閂鎖部
412‧‧‧第一元件
413‧‧‧第二元件
414‧‧‧導線
415‧‧‧導線
431‧‧‧開關器
432‧‧‧開關器
1301‧‧‧主體
1302‧‧‧外殼
1303‧‧‧顯示部
1304‧‧‧鍵盤
1311‧‧‧主體
1312‧‧‧觸控筆
1313‧‧‧顯示部
1314‧‧‧操作鍵
1315‧‧‧外部介面
1320‧‧‧電子書閱讀器
1321‧‧‧外殼
1323‧‧‧外殼
1325‧‧‧顯示部
1327‧‧‧顯示部
1331‧‧‧電源按鈕
1333‧‧‧操作鍵
1335‧‧‧揚聲器
1337‧‧‧樞紐
1340‧‧‧外殼
1341‧‧‧外殼
1342‧‧‧顯示面
1343‧‧‧揚聲器
1344‧‧‧麥克風
1345‧‧‧操作鍵
1346‧‧‧指向裝置
1347‧‧‧相機鏡頭
1348‧‧‧外部連接端子
1349‧‧‧太陽能電池
1350‧‧‧外部記憶體插槽
1361‧‧‧主體
1363‧‧‧接目鏡部
1364‧‧‧操作開關
1365‧‧‧顯示部B
1366‧‧‧電池
1367‧‧‧顯示部A
1370‧‧‧電視機
1371‧‧‧外殼
1373‧‧‧顯示部
1375‧‧‧腳座
1377‧‧‧顯示部
1379‧‧‧操作鍵
1380‧‧‧遙控器
圖1說明非揮發性閂鎖電路之組態的範例。
圖2A和2B說明部份非揮發性閂鎖電路之組態的範例。
圖3A和3B為說明非揮發性閂鎖電路之元件的範例的橫截面圖。
圖4A至4H說明非揮發性閂鎖電路之元件之製造方法的範例。
圖5A至5G說明非揮發性閂鎖電路之元件之製造方法的範例。
圖6A至6D說明非揮發性閂鎖電路之元件之製造方法的範例。
圖7為使用氧化物半導體之電晶體的橫截面圖。
圖8為沿著圖7中A-A’區段之能帶圖(示意圖)。
圖9A說明施加正電壓(VG>0)至閘極(GE1)的狀態，及圖9B說明施加負電壓(VG<0)至閘極(GE1)的狀態。
圖10說明真空度和金屬之功函數(ΦM)之間的關係，以及真空度和氧化物半導體之電子親和力(χ)之間的關係。
圖11說明在矽(Si)中熱載子注入所需之能量。
圖12說明在In-Ga-Zn-O基氧化物半導體(IGZO)中熱載子注入所需之能量。
圖13說明在碳化矽(4H-SiC)中熱載子注入所需之能量。
圖14顯示關於短通道效應之裝置模擬的結果。
圖15顯示關於短通道效應之裝置模擬的結果。
圖16說明非揮發性閂鎖電路之元件之橫截面的範例。
圖17A至17E說明非揮發性閂鎖電路之元件之製造方法的範例。
圖18A至18D說明非揮發性閂鎖電路之元件之製造方法的範例。
圖19A說明非揮發性閂鎖電路之組態的範例，及圖19B說明該非揮發性閂鎖電路之操作的範例。
圖20A及圖20B各說明非揮發性閂鎖電路之操作的範例。
圖21說明非揮發性閂鎖電路之組態的範例。
圖22說明非揮發性閂鎖電路之組態的範例。
圖23說明非揮發性閂鎖電路之組態的範例。
圖24A及圖24B各說明非揮發性閂鎖電路之操作的範例。
圖25說明非揮發性閂鎖電路之操作的範例。
圖26說明非揮發性閂鎖電路之組態。
圖27A至27E說明非揮發性閂鎖電路之元件之製造方法的範例。
圖28A至28E說明非揮發性閂鎖電路之元件之製造方法的範例。
圖29A至29F各說明包括使用非揮發性閂鎖電路之半導體裝置的電子裝置的範例。
以下，將參照圖示說明本發明之實施例。然而，本發明並不侷限於以下的說明。熟習此技藝者將可輕易瞭解到，可在沒有偏離本發明之精神及範圍下以各種方式改變模式和細節。因此，本發明不應受限於下面實施例中的描述。在參照圖式描述本發明之結構時，標示相同元件之參考標號係用於不同的圖式中。
應注意在某些例子中為了簡便，將放大實施例之圖示中層的大小、厚度和各結構之區域。因此，本發明之實施例並不侷限於此比例。
應注意在此說明書中，使用例如「第一」、「第二」和「第三」之序數詞來辨識元件，該等詞並不使用數字表示地限制該等元件。
[實施例1]
在此實施例中，將參照圖1、圖2A和2B、圖3A和3B、圖4A至4H、圖5A至5G、圖6A至6D、圖7、圖8、圖9A和9B、圖10、圖11、圖12、圖13、圖14及圖15說明本發明所揭示之實施例的非揮發性閂鎖電路之組態和操作；以及該非揮發性閂鎖電路之元件的結構、製造方法等。
<非揮發性閂鎖電路之組態及操作>
圖1顯示非揮發性閂鎖電路400之組態，其包括閂鎖部411和資料保存部401用於保存該閂鎖部之資料。
圖1中之非揮發性閂鎖電路400包括具有迴路結構之閂鎖部411以及用於保存該閂鎖部之資料的資料保存部401。在具有迴路結構之閂鎖部411中，第一元件(D1)412之輸出電連接於第二元件(D2)413之輸入，且第二元件(D2)413之輸出電連接於第一元件(D1)412之輸入。
第一元件(D1)412之輸入電連接於供應有閂鎖電路之輸入信號的導線414。第一元件(D1)412之輸出電連接於供應有閂鎖電路之輸出信號的導線415。
當第一元件(D1)412有複數個輸入時，該等輸入之其中一者可電連接於供應有閂鎖電路之輸入信號的導線414。當第二元件(D2)413有複數個輸入時，該等輸入之其中一者可電連接於第一元件(D1)412之輸出。
作為第一元件(D1)412，可使用將輸入信號反相並將得到的信號作為輸出的元件。例如，作為第一元件(D1)412，可使用反相器、NAND、NOR、時鐘反相器或之類。作為第二元件(D2)413，可使用將輸入信號反相並將得到的信號作為輸出的元件。例如，作為第二元件(D2)413，可使用反相器、NAND、NOR、時鐘反相器或之類。
在資料保存部401中，使用氧化物半導體作為半導體材料形成通道形成區的電晶體402被用作開關元件。此外，資料保存部401包括電連接至電晶體402之源極電極或汲極電極之電容器404。換句話說，電容器404之電極之其中一者電連接至電晶體402之源極電極和汲極電極之其中一者。電晶體402之源極電極和汲極電極之其中另一者電連接至該第一元件之輸入或供應有閂鎖電路之輸入信號的導線。電容器404之另一電極供應有電位Vc。
作為資料保存部401，可採用圖2A和2B中所述之組態取代圖1中所述之組態。
在圖2A中的資料保存部401中，電晶體402包括第一閘極電極和第二閘極電極。該第一閘極電極和該第二閘極電極之間設置用於形成通道形成區之氧化物半導體層。 該第一閘極電極電連接至供應有控制信號之導線。該第二閘極電極電連接至供應有預定電位之導線。例如，該第二閘極電極電連接至供應有負電位或接地電位(GND)的導線。
此外，在圖2A中的資料保存部401中，電容器404之電極之其中一者電連接至電晶體402之源極電極和汲極電極之其中一者。電晶體402之源極電極和汲極電極之其中另一者電連接至該第一元件之輸入或供應有閂鎖電路之輸入信號的導線。電容器404之另一電極供應有電位Vc。
藉由利用使用圖2A中的資料保存部401之非揮發性閂鎖電路，除了圖1之非揮發性閂鎖電路之有利影響之外，可獲得促進電晶體402之電特性(例如，臨界電壓)之調整的有利影響。例如，當電晶體402之第二閘極電極供應有負電位時，可輕易正常關閉電晶體402。
在圖2B中的資料保存部401中，電晶體402包括第一閘極電極和第二閘極電極。該第一閘極電極和該第二閘極電極之間設置用於形成通道形成區之氧化物半導體層。該第二閘極電極電連接至該第一閘極電。此外，在圖2B中的資料保存部401中，電容器404之電極之其中一者電連接至電晶體402之源極電極和汲極電極之其中一者。電晶體402之源極電極和汲極電極之其中另一者電連接至該第一元件之輸入或供應有閂鎖電路之輸入信號的導線。電容器404之另一電極供應有電位Vc。藉由利用使用圖2B 中的資料保存部401之非揮發性閂鎖電路，除了圖1之非揮發性閂鎖電路之有利影響之外，可獲得增加電晶體402中電流量的有利影響。
在具有圖1及圖2A和2B中所述之組態的非揮發性閂鎖電路中，可實施下列資料之寫入、保存、及讀取。應注意雖然下文說明將參考圖1之組態，但在其他組態中亦可相同地實施前述操作。
使用氧化物半導體之電晶體402具有將保存在閂鎖部411之資料寫入資料保存部401之電容器404的功能。此外，電晶體402具有保存寫入至資料保存部401之電容器404之資料的功能。並且，電晶體402具有將保存在資料保存部401之電容器404中的資料讀取至閂鎖部411的功能。
將說明保存在閂鎖部411中之資料寫入資料保存部401之寫入操作，該資料之保存操作、自資料保存部401至閂鎖部411之資料讀取操作、以及資料保存部401之資料的重寫操作。首先，藉由供應導通電晶體402之電位至電晶體402之閘極電極來導通電晶體402。因而，電容器404之電極之其中一者供應有保存在該閂鎖部中的資料，即，保存在該閂鎖部中之第一元件(D1)412之輸入電位。因此，對應於保存在該閂鎖部中之第一元件(D1)412之輸入電位的電荷被累積在電容器404之電極之其中一者中(此操作對應於寫入)。
在那之後，以將電晶體402之閘極電極的電位設定為 關閉電晶體402之電位來關閉電晶體402。因而，累積於電容器404之電極之其中一者中的電荷被保存(保存)。此外，在第一元件(D1)412之輸入電位進入浮動狀態之後，藉由供應導通電晶體402之電位至電晶體402之閘極電極來導通電晶體402。因而，分佈該電荷至電容器404之電極之其中一者及第一元件(D1)412之輸入。因此，第一元件(D1)412之輸入供應有對應於累積在電容器404之電極之其中一者中的電荷的電位。接著，資料被保存於該閂鎖部中。因此，可讀取該資料(讀取)。資料的重寫可以相同於資料之寫入和保存的方式實施。
作為包含於電晶體402中的氧化物半導體層，可使用下列任何氧化物半導體：In-Sn-Ga-Zn-O基氧化物半導體，其為四元金屬氧化物；In-Ga-Zn-O基氧化物半導體、In-Sn-Zn-O基氧化物半導體、In-Al-Zn-O基氧化物半導體、Sn-Ga-Zn-O基氧化物半導體、Al-Ga-Zn-O基氧化物半導體、或Sn-Al-Zn-O基氧化物半導體，其該等為三元金屬氧化物；In-Zn-O基氧化物半導體、Sn-Zn-O基氧化物半導體、Al-Zn-O基氧化物半導體、Zn-Mg-O基氧化物半導體、Sn-Mg-O基氧化物半導體、或In-Mg-O基氧化物半導體，其該等為二元金屬氧化物；或In-O基氧化物半導體；Sn-O基氧化物半導體；或Zn-O基氧化物半導體，其該等為一元金屬氧化物。此外，上述該等氧化物半導體可包含SiO2。
作為氧化物半導體層，可使用包含以InMO3(ZnO)m (m>0)表示之材料的薄膜。此處，M表示一或多個選自Ga、Al、Mn、及Co的金屬元素。例如，M可為Ga、Ga和Al、Ga和Mn、Ga和Co等。
氧化物半導體層較佳為藉由充分地移除諸如氫之雜質且供應氧而高度純化的氧化物半導體層。具體而言，氧化物半導體層中的氫濃度，其由SIMS(二次離子質譜儀)所測量，可被設定為小於或等於5×1019/cm3，較佳為小於或等於5×1018/cm3，更佳為小於或等於5×1017/cm3，再更佳為小於1×1016/cm3。
並且，氧化物半導體層中的載子濃度可被設定為少於1×1014/cm3，較佳為少於1×1012/cm3，更佳為少於1×1011/cm3。在藉由充分降低氫濃度及供應氧而高度純化的氧化物半導體層中，載子濃度係足夠低(例如，少於1×1012/cm3，更佳為少於1×1011/cm3)，相較於一般矽晶圓(添加少量例如磷或硼之雜質元素的矽晶圓)中的載子濃度(大約為1×1014/cm3)。
以此方式，藉由使用以充分降低氫濃度而高度純化且具有極低載子濃度之i型或實質i型氧化物半導體，可獲得具有極佳關閉狀態電流特性的電晶體402。例如，即使在元件之通道寬度W為1×104 μm及通道長度L為3μm的情況中，當施加至汲極電極的汲極電壓VD為+1V或+10V且施加至閘極電極之閘極電壓VG在-5V至-20V之範圍時，在室溫的關閉狀態電流小於或等於1×10-13A。並且，前述電晶體具有常關電晶體之特性。因此，漏電 流，即，在閘極電極和源極電極之間的電壓大約為0V的狀態的關閉狀態電流遠小於使用矽之電晶體的關閉狀態電流。例如，在室溫每單位通道寬度之漏電流係小於或等於10aA/μm。
此外，在溫度特性中，可獲得其中即使在高溫關閉狀態電流可為足夠低且導通狀態電流可為足夠高的電晶體。例如，因為電晶體402之VG-ID特性，在與導通狀態電流、遷移率和S值具有低溫度相依性的-25℃至150℃的範圍中獲得資料。並且，獲得資料，其顯示在前述溫度範圍中的關閉狀態電流係與1×10-13A一樣極低或更低(小於或等於測量極限)。其中一個理由為使用藉由充分降低氫濃度以成為高純度及具有極低載子濃度之i型或實質i型氧化物半導體作為該氧化物半導體。
以此方式，藉由使用以充分降低氫濃度而高度純化且具有極低載子濃度之i型或實質i型氧化物半導體作為開關元件，即使在停止供應電源電壓至閂鎖電路400之後，累積在資料保存部401之電容器404中的電荷仍可被繼續保存達極長的時間。換句話說，寫入資料保存部401之資料可被繼續保存極長的時間。
例如，在電晶體402中，可使更新時間和保存性長於包含使用矽用於通道形成區之電晶體的DRAM的更新時間和保存性，並且可實現實質上與非揮發性記憶體相同等級之記憶保存特性(資料保存性質)。此外，可藉由讀取保存在資料保存部401中的資料，將該邏輯狀態回復至停 止供應電源電壓之前的邏輯狀態。以此方式，藉由使用以充分降低氫濃度而高度純化且具有極低載子濃度之i型或實質i型氧化物半導體作為開關元件，可實現一新穎的非揮發性閂鎖電路，其具有寬操作溫度範圍，且即使在高溫可穩定地操作，以及在其中即使在電源關閉之後儲存資料之邏輯狀態亦不消失。
<非揮發性閂鎖電路之元件的結構>
在非揮發性閂鎖電路400之元件中，可使用氧化物半導體以外的材料作為使用氧化物半導體之電晶體402以外之元件的半導體材料。作為氧化物半導體以外的材料，可使用單晶矽、結晶矽等。例如，可將電晶體402以外的元件設置在包含半導體材料之基板之上。作為包含半導體材料之基板，可使用矽晶圓、SOI(絕緣層上矽晶)基板、絕緣表面上之矽膜、或之類。使用氧化物半導體以外的材料，可實現高速操作。例如，該閂鎖部之第一元件(D1)412和第二元件(D2)413可藉由使用氧化物半導體以外的材料的電晶體來形成。
圖3A和3B顯示非揮發性閂鎖電路之元件的結構範例。在圖3A中，將使用氧化物半導體以外之材料的電晶體160設置於下部。使用氧化物半導體以外之材料的電晶體160可被用作為包含在該閂鎖部之第一元件(D1)412和第二元件(D2)413中的電晶體。非揮發性閂鎖電路之其他元件亦可具有相似於或媲美於電晶體160之結構。
可使用包含在電晶體402或電晶體160中的導電膜、半導體膜、絕緣膜或之類形成諸如非揮發性閂鎖電路之電容器404的元件。應注意，此處電晶體160和電晶體402為n通道電晶體；或者，可使用p通道電晶體。使用p通道電晶體作為電晶體160係容易的。圖3B顯示電晶體402和在下部中的電極(或導線)之間的連接關係異於圖3A之範例。以下主要描述圖3A之結構。
電晶體160包括設置於包含半導體材料之基板100中的通道形成區116；其間夾有通道形成區116而形成的雜質區114和高濃度區120(雜質區114和高濃度區120的組合可簡稱為雜質區)；閘極絕緣層108a於通道形成區116之上；閘極電極110a於閘極絕緣層108a之上；源極或汲極電極130a電連接於雜質區114；以及源極或汲極電極130b電連接於雜質區114(見圖3A)。
此處，側壁絕緣層118形成於閘極電極110a之側上。而且，當從平面來看，高濃度區120形成於基板100之不與側壁絕緣層118重疊的區域中，且金屬化合物區124與高濃度區120接觸。此外，元件隔離絕緣層106形成於基板100之上以圍繞電晶體160，且形成層間絕緣層126和層間絕緣層128以覆蓋電晶體160。
源極或汲極電極130a和源極或汲極電極130b係經由形成在層間絕緣層126和層間絕緣層128中的開孔電連接於金屬化合物區124。換句話說，源極或汲極電極130a和源極或汲極電極130b經由金屬化合物區124電連接於 高濃度區120和雜質區114。
電晶體402包括閘極電極136d於層間絕緣層128之上；閘極絕緣層138於閘極電極136d之上；氧化物半導體層140於閘極絕緣層138之上；以及源極或汲極電極142a和源極或汲極電極142b，其該等在氧化物半導體層140之上且電連接氧化物半導體層140(見圖3A)。
形成保護絕緣層144於電晶體402之上以與部份的氧化物半導體層140接觸。形成層間絕緣層146於保護絕緣層144之上。此處，保護絕緣層144和層間絕緣層146設置有到達源極或汲極電極142a和源極或汲極電極142b的開孔。電極150d和電極150e經由該等開孔與源極或汲極電極142a和源極或汲極電極142b接觸。
在形成電極150d和電極150e的同時，形成電極150a、電極150b、和電極150c，其該等經由閘極絕緣層138、保護絕緣層144、和層間絕緣層146中的開孔分別與電極136a、電極136b、和電極136c接觸。應注意雖然顯示底閘電晶體之範例作為電晶體402，本發明並不侷限於此。亦可採用頂閘電晶體。
此處，氧化物半導體層140較佳為藉由充分地移除諸如氫之雜質且供應氧而高度純化的氧化物半導體層。具體而言，氧化物半導體層140中的氫濃度，其由SIMS(二次離子質譜儀)所測量，可被設定為小於或等於5×1019/cm3，較佳為小於或等於5×1018/cm3，更佳為小於或等於5×1017/cm3，再更佳為小於1×1016/cm3。
應注意在藉由充分降低氫濃度及供應氧而高度純化的氧化物半導體層140中，載子濃度係足夠低(例如，少於1×1012/cm3，更佳為少於1×1011/cm3)，相較於一般矽晶圓(添加少量例如磷或硼之雜質元素的矽晶圓)中的載子濃度(大約為1×1014/cm3)。
以此方式，藉由使用i型或實質i型氧化物半導體，可獲得具有極佳關閉狀態電流特性的電晶體402。例如，當汲極電壓VD為+1V或+10V且閘極電壓VG在-5V至-20V之範圍時，在室溫的關閉狀態電流小於或等於1×10-13A。並且，前述電晶體具有常關電晶體之特性。因此，漏電流，即，在閘極電極和源極電極之間的電壓大約為0V的狀態的關閉狀態電流遠小於使用矽之電晶體的關閉狀態電流。例如，在室溫每單位通道寬度之漏電流係小於或等於10aA/μm。
此外，在溫度特性中，即使在高溫，關閉狀態電流可為足夠低且導通狀態電流可為足夠高。例如，因為電晶體402之VG-ID特性，在與導通狀態電流、遷移率和S值具有低溫度相依性的-25℃至150℃的範圍中獲得資料。並且，獲得資料，其顯示在前述溫度範圍中的關閉狀態電流係與1×10-13A一樣極低或更低。其中一個理由為使用藉由充分降低氫濃度以成為高純度及具有極低載子濃度之i型或實質i型氧化物半導體作為該氧化物半導體。
當使用藉由充分減少氫濃度而高度純化之氧化物半導體層140且減少電晶體402之關閉狀態電流時，可實現具 有新穎結構之半導體裝置。
形成絕緣層152於層間絕緣層146之上。形成電極154a、電極154b、電極154c、及電極154d以被嵌入至絕緣層152中。此處，電極154a係與電極150a接觸，電極154b係與電極150b接觸、電極154c係與電極150c和電極150d接觸，且電極154d係與電極150e接觸。
意即，電晶體402之源極或汲極電極142a經由電極130c、電極136c、電極150c、電極154c、和電極150d電連接於其他元件(例如，使用氧化物半導體以外之材料的電晶體)(見圖3A)。此外，電晶體402之源極或汲極電極142b經由電極150e和電極154d電連接於其他元件。應注意，連接電極(例如電極130c、電極136c、電極150c、電極154c、和電極150d)之結構並不侷限於前述結構，可以適當的增添、省略、或之類。
圖3B顯示電晶體402之源極或汲極電極142a的連接關係異於圖3A之情況。具體而言，源極或汲極電極142a經由電極130c、電極136c、電極150c、電極154c、和電極150d電連接於電極110b。此處，以相同於閘極電極110a之形成方式形成電極110b。電極110b可為電晶體之元件或可為部份導線或之類。應注意，連接電極(例如電極130c、電極136c、電極150c、電極154c、和電極150d)之結構並不侷限於前述結構，可以適當的增添、省略、或之類。
雖然上述給定兩個典型連接關係的範例，但本發明所 揭示之實施例並不侷限於該些範例。例如，可結合圖3A所示之結構和圖3B所示之結構。並且，電晶體160之閘極電極110a和電晶體402之源極或汲極電極142a可彼此電連接。
<非揮發性閂鎖電路之元件的製造方法>
接著，將說明非揮發性閂鎖電路之元件的製造方法的範例。首先，將參照圖4A至4H說明電晶體160的製造方法，然後參照圖5A至5G和圖6A至6D說明電晶體402的製造方法。以下述之製造方法，可製造非揮發性閂鎖電路之元件。應注意圖4A至4H僅說明對應於圖3A中A1-A2之橫截面。此外，圖5A至5G和圖6A至6D說明對應於圖3A中A1-A2及B1-B2之橫截面。
<在下部之電晶體的製造方法>
首先，製備包含半導體材料的基板100(見圖4A)。可使用矽、碳矽等的單晶半導體基板或多晶半導體基板；矽鍺等的化合物半導體基板；SOI基板、或之類作為包含半導體材料的基板100。此處，說明使用單晶矽基板作為包含半導體材料之基板100的情況範例。
應注意，通常，「SOI基板」的詞表示具有矽半導體層於其絕緣表面之上的基板。在此說明書中，「SOI基板」的詞亦表示具有使用矽以外的材料的半導體層於其絕緣表面之上的基板。即，包含於「SOI基板」中的半導體 層並不侷限於矽半導體層。「SOI基板」的範例包括具有半導體層於其絕緣基板之上的基板，例如玻璃基板。
形成作為用於形成元件隔離絕緣層之遮罩的保護層102於基板100之上(見圖4A)。例如，可使用氧化矽、氮化矽、氧化氮化矽等的絕緣層作為保護層102。應注意在此步驟之前和之後，可將傳遞n型導電性之雜質元素或傳遞p型導電性之雜質元素加入基板100以控制電晶體的臨界電壓。作為傳遞n型導電性之雜質，當包含在基板100中的半導體材料為矽時，可使用例如磷、砷、或之類。作為傳遞p型導電性之雜質，可使用例如硼、鋁、鎵、或之類。
接著，使用上述保護層102作為遮罩，以蝕刻來移除在未被保護層102(暴露區)覆蓋之區域中的部份基板100。因此，形成隔離的半導體區104(見圖4B)。作為蝕刻，較佳實施乾蝕刻，但亦可實施濕蝕刻。可依據將被蝕刻之層的材料來適當地選擇蝕刻氣體和蝕刻劑。
接著，形成絕緣層以覆蓋半導體區104及選擇性移除與半導體區104重疊的絕緣層區域，使得形成元件隔離絕緣層106(見圖4B)。使用氧化矽、氮化矽、氧化氮化矽或之類來形成絕緣層。移除該絕緣層的方法包括蝕刻、拋光，例如CMP等，且任一方法係可實施的。應注意在形成半導體區104之後，或在形成元件隔離絕緣層106之後，移除保護層102。
接著，形成絕緣層於半導體區104之上，以及形成包 含導電材料之層於該絕緣層之上。
因為該絕緣層稍後將作為閘極絕緣層，該絕緣層較佳具有單層結構或以CVD、濺鍍法等形成之使用包含氧化矽、氧化氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等的膜的堆疊結構。或者，可藉由高密度電漿處理或熱氧化處理，氧化或氮化半導體區104之表面來形成該絕緣層。例如，可使用例如He、Ar、Kr或Xe之稀有氣體以及例如氧、氧化氮、氨、氮、氫知氣體的混合氣體來實施高密度電漿處理。該絕緣層的厚度並無特別限制；例如，可形成該絕緣層於1nm至100nm之範圍內。
可使用例如鋁、銅、鈦、鉭或鎢之金屬材料來形成包含導電材料之層。或者，可使用例如包含傳遞導電性之雜質元素的多晶矽的半導體材料來形成包含導電材料之層。形成包含導電材料之層的方法並無特別限制；可採用各種膜形成方法，例如蒸發法、CVD法、濺鍍法和旋轉塗佈法。應注意在此實施例中，說明使用金屬材料形成包含導電材料之層的情況的範例。
在那之後，選擇性蝕刻該絕緣層和包含導電材料之該層，使得形成閘極絕緣層108a及閘極電極110a(見圖4C)。
接著，形成覆蓋閘極電極110a的絕緣層112(見圖4C)。然後，藉由將磷(P)、砷(As)等添加到半導體區104，形成具有淺接面深度的雜質區114(見圖4C)。應注意，此處添加磷或砷以形成n通道電晶體；然而，在 形成p通道電晶體的情況中可添加例如硼(B)或鋁(Al)的雜質。
藉由形成雜質區114，通道形成區116形成於閘極絕緣層108a下方的半導體區104中(見圖4C)。此處，可適當地設定添加雜質的濃度；當半導體元素之大小極度縮減時，較佳為增加濃度。此處，採用在絕緣層112形成之後形成雜質區114之步驟；或者，在形成雜質區114之後形成絕緣層112。
接著，形成側壁絕緣層118(見圖4D)。當，作為側壁絕緣層118，形成絕緣層以覆蓋絕緣層112，然後接受高度各向異性蝕刻時，可以自我對準方式形成側壁絕緣層118。此時，較佳為部分蝕刻絕緣層112，使得閘極電極110a之頂表面和雜質區114之頂表面被暴露。
然後，形成絕緣層以覆蓋閘極電極110a、雜質區114、側壁絕緣層118等。接著，將磷(P)、砷(As)等添加到該絕緣層與雜質區114接觸之區域，藉此形成高濃度雜質區120。在那之後，移除該絕緣層，且形成金屬層122以覆蓋閘極電極110a、側壁絕緣層118、高濃度雜質區120等(見圖4E)。
可採用例如真空蒸發法、濺鍍法和旋轉塗佈法之各種膜形成方法來形成金屬層122。較佳是使用金屬材料形成金屬層122，該金屬材料與包含在半導體區104中的半導體材料起反應而成為低電阻金屬化合物。此種金屬材料的範例為鈦、鉭、鎢、鎳、鈷和鉑金。
接著，實施熱處理，使得金屬層122與半導體材料起反應。因此，形成與高濃度雜質區120接觸的金屬化合物區124(見圖4F)。應注意當使用多晶矽等形成閘極電極110a時，在閘極電極110a與金屬層122接觸之區域中亦形成金屬化合物區。
例如，可採用閃光燈之照射作為熱處理。雖然不用說，可使用其他熱處理方法，但為了改善金屬化合物之形成中的化學反應的可控性，較佳地使用可在極短時間達成熱處理的方法。應注意藉由金屬材料與半導體材料之反應而形成金屬化合物區且具有充分高導電性。金屬化合物區之形成能充分降低電阻和改善元素特性。應注意在形成金屬化合物區124之後，移除金屬層122。
然後，形成層間絕緣層126及層間絕緣層128以覆蓋在上述步驟中形成的元件(見圖4G)。可使用無機絕緣材料，例如氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁或氧化鉭，形成層間絕緣層126和層間絕緣層128。此外，亦可使用有機絕緣材料，例如聚醯亞胺和丙烯酸來形成層間絕緣層126和層間絕緣層128。應注意此處採用層間絕緣層126和層間絕緣層128之兩層結構；然而，層間絕緣層的結構並不侷限於此。在形成層間絕緣層128之後，較佳藉由CMP、蝕刻等平坦化層間絕緣層128之表面。
然後，在層間絕緣層中形成到達金屬化合物區124的開孔，且在開孔中形成源極或汲極電極130a和源極或汲 極電極130b(見圖4H)。例如，以下列方式形成源極或汲極電極130a和源極或汲極電極130b：以PVD法、CVD法等在包含開孔的區域中形成導電層，然後，藉由蝕刻、CMP等部分地移除該導電層。
應注意在藉由移除部分導電層來形成源極或汲極電極130a和源極或汲極電極130b的情況中，較佳係實施步驟使得平坦化該表面。例如，當在包含開孔的區域中形成薄鈦膜或薄氮化鈦膜，然後形成鎢膜以被嵌入於開孔中時，移除過量的鎢、鈦、氮化鈦等且可藉由隨後之CMP改善表面之平坦。當以此方式平坦化包含源極或汲極電極130a和源極或汲極電極130b之表面時，可在稍後的步驟中形成適當的電極、導線、絕緣層、半導體層等。
用於源極或汲極電極130a和源極或汲極電極130b的材料並沒有特別的限制，可使用各種導電材料。例如，可使用導電材料，例如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹和鈧。此外，雖然此處僅說明與金屬化合物區124接觸的源極或汲極電極130a和源極或汲極電極130b；然而在此步驟中亦可一起形成圖3A和3B中的電極130c等。
具體而言，可採用一方法，例如，其中在包含該等開孔之區域中以PVD法形成薄鈦膜以及以CVD法形成薄氮化鈦膜，然後形成鎢膜以被嵌入至該等開孔中。此處，以PVD法形成的鈦膜具有減少可形成於金屬化合物區之表面上的氧化物膜以降低與金屬化合物區的接觸電阻的功能。在形成鈦膜之後形成的氮化鈦膜具有防止導電材料擴散的 屏障功能。在形成鈦、氮化鈦等之屏障膜之後可以電鍍法形成銅膜。應注意不僅可採用所謂的單鑲嵌方法亦可採用雙鑲嵌方法。
經由前述步驟，形成使用包含半導體材料之基板100的電晶體160。應注意，在前述步驟之後，可進一步形成電極、導線、絕緣層、或之類。當導線具有包含層間絕緣層和導電層之堆疊結構的多層結構時，可提供高度集成之半導體裝置。
<在上部之電晶體的製造方法>
接著，參照圖5A至5G和圖6A至6D說明在層間絕緣層128之上的電晶體402的製造步驟。應注意圖5A至5G和圖6A至6D說明在層間絕緣層128之上的電極、電晶體402、和之類的製造步驟；因此，省略位在電晶體402下方的電晶體160和之類。
首先，形成絕緣層132於層間絕緣層128、源極或汲極電極130a及源極或汲極電極130b、和電極130c之上(見圖5A)。接著，在絕緣層132中形成到達源極或汲極電極130a、源極或汲極電極130b、和電極130c之開孔。然後，形成導電層134以被嵌入至該等開孔中(見圖5B)。在那之後，藉由蝕刻或CMP等移除部分的導電層134，使得暴露絕緣層132，且形成電極136a、電極136b、電極136c和閘極電極136d(見圖5C)。
可藉由PVD法、CVD法等形成絕緣層132。可使用 包含無機絕緣材料，例如氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、和氧化鉭之材料形成絕緣層132。
可以例如使用遮罩之蝕刻的方法於絕緣層132中形成開孔。可以例如使用光罩之曝光的方法形成該遮罩。可使用濕蝕刻或乾蝕刻作為該蝕刻；就微製程而言，較佳使用乾蝕刻。
可以例如PVD法或CVD法之膜形成方法來形成導電層134。可使用導電材料，例如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、和鈧，或任何此等材料之合金或化合物(例如，氮化物)來形成導電層134(見圖5B)。
更具體地，可採用一方法，例如，其中在包含該等開孔之區域中以PVD法形成薄鈦膜以及以CVD法形成薄氮化鈦膜，然後形成鎢膜以被嵌入至該等開孔中。此處，以PVD法形成的鈦膜具有減少可能形成於較低電極(此處為源極或汲極電極130a、源極或汲極電極130b、和電極130c等)之表面上的氧化物膜以降低與較低電極之接觸電阻的功能。
在形成鈦膜之後形成的氮化鈦膜具有防止導電材料擴散的屏障功能。在形成鈦、氮化鈦等之屏障膜之後可以電鍍法形成銅膜。應注意不僅可採用所謂的單鑲嵌方法亦可採用雙鑲嵌方法。
在形成導電層134之後，藉由蝕刻或CMP等移除部分的導電層134，使得暴露絕緣層132，且可形成電極136a、電極136b、電極136c和閘極電極136d(見圖 5C)。應注意當藉由移除部分的導電層134來形成電極136a、電極136b、電極136c和閘極電極136d時，較佳實施該處理以使表面被平坦化。當絕緣層132、電極136a、電極136b、電極136c和閘極電極136d的表面被以此方式處理成平坦時，可在稍後的步驟中形成適當的電極、導線、絕緣層、半導體層等。
接著，形成閘極絕緣層138以覆蓋絕緣層132、電極136a、電極136b、電極136c及閘極電極136d(見圖5D)。可藉由CVD法，濺鍍法等形成閘極絕緣層138。較佳使用氧化矽、氮化矽、氮氧化矽、氧化氮化矽、氧化鋁、氧化鉿、氧化鉭等來形成閘極絕緣層138。應注意閘極絕緣層138具有單層結構或堆疊結構。
例如，可使用矽烷(SiH4)、氧氣、和氮氣作為來源氣體，藉由電漿CVD法使用氮氧化矽形成閘極絕緣層138。閘極絕緣層138的厚度並沒有特別的限制；閘極絕緣層138可具有例如10nm至500nm的厚度。在採用堆疊結構之情況中，例如，閘極絕緣層138較佳具有厚度在50nm至200nm之間的第一閘極絕緣層，和厚度在5nm至300nm之間的第二閘極絕緣層於該第一閘極絕緣層之上的堆疊。
若氫、水或之類包含於閘極絕緣層138中，氫可進入氧化物半導體層或自氧化物半導體層抽取氧，藉此可能惡化電晶體之特性。因此，較佳為形成閘極絕緣層138以便盡可能少地包含氫或水。
在採用濺鍍法或之類的情況中，例如，閘極絕緣層138在移除處理室中的濕氣的情況中形成係較佳的。為了移除處理室中的濕氣，較佳使用吸附真空泵，例如，低溫泵、離子泵或鈦昇華泵。或者，可使用設置有冷凝捕集器的渦輪泵。因為自以低溫泵或之類抽空的處理室中充分地移除氫氣、水、或之類，因此可減少閘極絕緣層138中包含的雜質濃度。
當形成閘極絕緣層138時，較佳使用其中將例如氫氣或水的雜質減少至大約百萬分之幾或更少(較佳為數十億分之幾或更少)的濃度的高純度氣體。
應注意，藉由移除雜質而獲得之i型或實質i型氧化物半導體(高純度氧化物半導體)對於介面位準及介面電荷相當敏感；因此，當將此氧化物半導體用於氧化物半導體層時，與閘極絕緣層之介面係重要的。換句話說，將與高純度氧化物半導體層接觸之閘極絕緣層138需要具有高品質。
例如，以使用微波(頻率：2.45GHz)之高密度電漿CVD法來形成閘極絕緣層138係較佳的，因為閘極絕緣層138可為緊密且具有耐高壓和高品質。當高純度氧化物半導體層和高品質閘極絕緣層彼此緊密接觸時，可減少介面位準且可獲得優良介面特性。
不用說，即使當使用高純度氧化物半導體層時，只要可以形成高品質絕緣層作為閘極絕緣層138，可採用其他例如濺鍍法或電漿CVD法之方法。而且，亦可使用絕緣 層，其膜品質和與氧化物半導體層之介面特性藉由在形成該閘極絕緣層138之後實施的熱處理而被改善。在任何情況中，形成具有如同閘極絕緣層138之優良膜品質且可減少和氧化物半導體層之間的介面位準密度以形成優良介面的絕緣層作為閘極絕緣層138。
接著，形成氧化物半導體層以覆蓋閘極絕緣層138，且以使用遮罩之例如蝕刻之方法來處理，使得形成島形氧化物半導體層140(見圖5E)。
作為氧化物半導體層，可使用下列任何氧化物半導體：In-Sn-Ga-Zn-O基氧化物半導體，其為四元金屬氧化物；In-Ga-Zn-O基氧化物半導體、In-Sn-Zn-O基氧化物半導體、In-Al-Zn-O基氧化物半導體、Sn-Ga-Zn-O基氧化物半導體、Al-Ga-Zn-O基氧化物半導體、或Sn-Al-Zn-O基氧化物半導體，其該等為三元金屬氧化物；In-Zn-O基氧化物半導體、Sn-Zn-O基氧化物半導體、Al-Zn-O基氧化物半導體、Zn-Mg-O基氧化物半導體、Sn-Mg-O基氧化物半導體、或In-Mg-O基氧化物半導體，其該等為二元金屬氧化物；或In-O基氧化物半導體、Sn-O基氧化物半導體；或Zn-O基氧化物半導體，其該等為一元金屬氧化物。此外，上述該等氧化物半導體可包含SiO2。
作為氧化物半導體層，可使用包含以InMO3(ZnO)m(m>0)表示之材料的薄膜。此處，M表示一或多個選自Ga、Al、Mn、及Co的金屬元素。例如，M可為Ga、Ga和Al、Ga和Mn、Ga和Co等。
在此實施例中，作為氧化物半導體層，使用In-Ga-Zn-O基金屬氧化物靶材以濺鍍法形成非晶氧化物半導體層。應注意因為添加矽到非晶氧化物半導體層可抑制非晶氧化物半導體層的結晶化，因此可使用包含在2wt%至10wt%的SiO2的靶材來形成氧化半導體層。
作為用於以濺鍍法形成氧化物半導體層206的金屬氧化物靶材，例如，可使用具有In2O3：Ga2O3：ZnO=1：1：1[摩爾比]之組成比例的金屬氧化物靶材。此外，亦可使用具有In2O3：Ga2O3：ZnO=1：1：2[摩爾比]之組成比例的金屬氧化物靶材或具有In2O3：Ga2O3：ZnO=1：1：4[摩爾比]之組成比例的金屬氧化物靶材。金屬氧化物靶材的填充率為90%至100%，較佳為大於或等於95%(例如99.9%)。藉由使用具有高填充率的金屬氧化物靶材來形成緻密的氧化物半導體層。
形成氧化物半導體層的氛圍較佳為稀有氣體(典型為氬氣)氛圍、氧氣氛圍、或包含稀有氣體(典型為氬氣)和氧氣的混合氛圍。具體地，較佳使用例如高純度氣體氛圍，從中移除例如氫氣、水氣、羥基或氫化物的雜質至濃度約百萬分之幾或更少(較佳為數十億分之幾或更少)。
在形成氧化物半導體層時，將基板保持於維持在已降低之壓力下的處理室中，且加熱基板至100℃至600℃之間，較佳為200℃至400℃之間的溫度。當加熱基板時形成該氧化物半導體層，使得可減少包含在氧化物半導體層中的雜質濃度。而且，減少因為濺鍍造成的半導體層的損 害。然後，將其中移除氫氣和水的濺鍍氣體導入處理室，同時移除處理室中的濕氣，藉以使用金屬氧化物作為靶材形成氧化物半導體層。
為了移除處理室中的濕氣，較佳使用吸附真空泵。例如，可使用低溫泵、離子泵或鈦昇華泵。抽空單元可為設置有冷凝捕集器的渦輪泵。在使用低溫泵抽空的膜形成室中，移除氫原子、包含氫原子的化合物，例如水(H2O)(較佳的亦有包含碳原子的化合物)等，從而可減少包含於形成於膜形成室中的氧化物半導體層中的雜質濃度。
可在例如以下條件形成氧化物半導體層：基板和靶材之間的距離為100mm；壓力為0.6Pa；直流(DC)電源為0.5kW；且氛圍係氧氣氛圍(氧氣流量比為100%)。應注意較佳係使用脈衝直流(DC)電源，因為可減少灰塵且減少厚度分佈。該氧化物半導體層的厚度為2nm至200nm，較佳為5nm至30nm。應注意該氧化物半導體層的適當厚度係依據將使用之氧化物半導體材料而不同；因此，可依據將使用的材料來決定厚度。
應注意在以濺鍍法形成該氧化物半導體層之前，較佳實施其中以導入氬氣氣體產生電漿之反向濺鍍，使得移除附著在閘極絕緣層138表面的灰塵。此處，該反向濺鍍為離子撞擊待處理之表面而改善待處理表面的方法，與離子撞擊濺鍍靶材之一般濺鍍相反。用於使離子撞擊待處理之表面的方法的範例為在氬氣氛圍下施加高頻電壓至表面使得在基板附近產生電漿的方法。應注意可使用氮氣氛圍、 氦氣氛圍、氧氣氛圍等替代氬氣氛圍。
作為氧化物半導體層的蝕刻方法，可採用乾蝕刻或濕蝕刻。當然，亦可使用乾蝕刻和濕蝕刻的組合。依據該材料適當設定蝕刻條件(例如蝕刻氣體、蝕刻劑、蝕刻時間和溫度)，使得可將該氧化物半導體層蝕刻為想要的形狀。
用於乾蝕刻之蝕刻氣體的範例為包含氯(以氯為基質的氣體，例如氯氣(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)或四氯化碳(CCl4))的氣體。此外，可使用包含氟的氣體(以氟為基質的氣體，例如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)或三氟甲烷(CHF3))；溴化氫(HBr)；氧氣(O2)；加入稀有氣體例如氦氣(He)或氬氣(Ar)的任何這些氣體等。
可採用平行板RIE(反應性離子蝕刻)法或ICP(電感式耦合電漿)蝕刻法作為乾蝕刻法。為了將氧化物半導體層蝕刻成想要的形狀，適當設定蝕刻條件(例如，施加於線圈狀電極的電量、施加於基板側上電極的電量、基板側上電極的溫度等)。
可使用磷酸、醋酸和硝酸等的混合溶液，氨氧化混合物(氨、水和雙氧水的混合)或之類作為用於濕蝕刻的蝕刻劑。亦可使用例如ITO07N(由KANTO CHEMICAL CO.,INC.所生產)之蝕刻劑。
接著，在該氧化物半導體層上較佳實施第一熱處理。可經由第一熱處理將氧化物半導體層脫水或脫氫。第一熱 處理的溫度為300℃至800℃之間，較佳為400℃至700℃之間，更佳為450℃至700℃之間，且再更佳為550℃至700℃之間。
當於350℃或更高之溫度實施第一熱處理時，可將氧化物半導體層脫氫或脫水，使得可減少氧化物半導體層中的氫濃度。此外，當於450℃或更高之溫度實施第一熱處理時，可進一步減少氧化物半導體層中的氫濃度。並且，當於550℃或更高之溫度實施第一熱處理時，可更進一步減少氧化物半導體層中的氫濃度。例如，導入基板於使用電阻加熱元件等的電爐中，在氮氣氛圍中於450℃將該氧化物半導體層140實施熱處理一小時。在該處理期間，該氧化物半導體層140並不暴露於空氣中以防止水和氫氣的進入。
熱處理設備並不侷限於電爐，且可為使用由例如加熱氣體等之媒介所提供的熱傳導或熱輻射來加熱物體的設備。例如，可使用快速熱退火(RTA)設備，例如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備。
LRTA設備係以發射自燈(例如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈)的光輻射(電磁波)來加熱物體的設備。GRTA設備係使用高溫氣體實施熱處理的設備。使用即使在熱處理期間，亦不與物體產生反應的惰性氣體，例如氮氣或稀有氣體，例如氬氣。
例如，作為第一熱處理，可實施GRTA處理如下。將 基板放置於已被加熱到650℃至700℃高溫的惰性氣體氛圍中，加熱數分鐘，然後將基板從惰性氣體氛圍中取出。GRTA處理在短時間內致能高溫熱處理。此外，即使在超過基板的應變點的溫度，可採用GRTA處理，因為其為短時間熱處理。例如，在使用包含具有相對低耐熱之基板(例如玻璃基板)的SOI基板的情況中，在溫度高於溫度上限(應變點)時，基板的收縮成為問題，但該問題不在短時間內實施熱處理之情況中。
應注意作為實施第一熱處理之惰性氣體氛圍，較佳採用包含氮氣或稀有氣體(例如氦氣、氖氣或氬氣)作為其主成分且不包含水、氫、或之類的氛圍。例如，導入熱處理設備之氮氣或稀有氣體(例如氦氣、氖氣或氬氣)的純度為大於或等於6N(99.9999%)，較佳為大於或等於7N(99.99999%)(即，雜質濃度小於或等於1ppm，較佳為小於或等於0.1ppm)。
應注意，惰性氣體氛圍在處理期間可被改變成包含氧之氛圍。例如，在第一熱處理中使用電爐的情況中，當處理溫度下降時，可改變氛圍。例如，在諸如稀有氣體(例如，氦氣、氖氣或氬氣)或氮氣之惰性氣體氛圍下可實施熱處理(在恆溫)，且當處理溫度下降時，氛圍可轉變為包含氧的氛圍。作為包含氧的氛圍，可使用氧氣氣體或氧氣和氮氣之混合氣體。並且在採用包含氧的氛圍的情況中，較佳為該氛圍不包含水、氫、或之類。或者，使用的氧氣氣體或氮氣的純度較佳為大於或等於6N(99.9999 %)，更佳為大於或等於7N(99.99999%)(即，雜質濃度小於或等於1ppm，較佳為小於或等於0.1ppm)。這是因為藉由在包含氧之氛圍中實施第一熱處理可減少由缺氧造成的缺陷。
在某些情況中，依據第一熱處理的條件或氧化物半導體層的材料，結晶化該氧化物半導體層為微晶或多晶。例如，在某些情況中，該氧化物半導體層成為具有結晶度90%以上、或80%以上的微晶氧化物半導體層。此外，在某些情況中，依據第一熱處理的條件或氧化物半導體層的材料，該氧化物半導體層可為不包含結晶元件的非晶氧化物半導體層。
此外，在某些情況中，該氧化物半導體層成為其中將微晶(具有1nm至20nm的晶粒直徑，典型為2nm至4nm)混合入非晶氧化物半導體(例如，該氧化物半導體層的表面)的層。
該氧化物半導體層的電特性藉由在非晶半導體中對準微晶而改變。例如，當使用In-Ga-Zn-O基金屬氧化物靶材形成氧化物半導體層時，該氧化物半導體層的電特性可藉由形成微晶區而改變，該微晶區中具有電各向異性的In2Ga2ZnO7的晶粒係對準的。
例如，當配置該等晶粒使得In2Ga2ZnO7之c軸垂直於該氧化物半導體層的表面時，可改善平行於該氧化物半導體層之表面方向中的導電性，且可改善垂直於該氧化物半導體層之表面方向中的絕緣性質。此外，此種微晶區具 有抑制諸如水或氫之雜質進入該氧化物半導體層的功能。
應注意可藉由以GRTA處理加熱該氧化物半導體層的表面而形成包含微晶區的氧化物半導體層。此外，可藉由使用其中Zn之量小於In或Ga之量的濺鍍靶材以更佳的方式形成該氧化物半導體層。
可在尚未被處理成島形氧化物半導體層140的氧化物半導體層上實施用於氧化物半導體層140的第一熱處理。在此情況中，在第一熱處理之後，從加熱設備中取出基板，然後實施微影步驟。
應注意前述熱處理，其具有將該氧化物半導體層140脫水或脫氫的效果，亦可被稱為脫水處理、脫氫處理、或之類。可在例如形成氧化物半導體層之後、在氧化物半導體層140之上堆疊源極或汲極電極之後、或在源極或汲極電極之上形成保護絕緣層之後，實施此脫水處理或脫氫處理。可實施一次或複數次此脫水處理或脫氫處理。
接著，形成源極或汲極電極142a及源極或汲極電極142b以與氧化物半導體層140接觸(見圖5F)。以形成導電層以覆蓋氧化物半導體層140，然後選擇性地蝕刻之方式，來形成源極或汲極電極142a及源極或汲極電極142b。
可藉由PVD(物理氣相沉積)法，例如濺鍍法或CVD(化學氣相沉積)法(例如電漿CVD法)，來形成導電層。作為導電層之材料，可使用選自鋁、鉻、銅、鉭、鈦、鉬及鎢的元素；及包括任何這些元素作為其成份 的合金；或之類。而且，可使用選自錳、鎂、鋯、鈹和釷的一或多個材料。亦可使用與選自鈦、鉭、鎢、鉬、鉻、釹和鈧的一或多個元素組合的鋁。
可使用氧化物導電膜形成導電層。作為氧化物導電膜，可使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦-氧化錫合金(In2O3-SnO2，其在某些情況中簡稱為ITO)、氧化銦-氧化鋅合金(In2O3-ZnO)、或其中包含矽或氧化矽之任何此等金屬氧化物材料。
在此情況中，相較於用於氧化物半導體層140的材料，較佳將高導電率或低電阻率的材料用於氧化物導電膜。隨著載子濃度之增加可增加氧化物導電膜的導電性。隨著氫濃度之增加可增加氧化物導電膜中的載子濃度。此外，隨著缺氧之增加會增加氧化物導電膜中的載子濃度。
導電層可具有單層結構或二或多層的堆疊結構。例如，該導電層可具有可具有包含矽的鋁膜的單層結構，其中鈦膜堆疊於鋁膜上的兩層結構，或其中依鈦膜、鋁膜和鈦膜之順序堆疊的三層結構。此處，採用鈦膜、鋁膜和鈦膜之三層結構。
應注意氧化物導電層可形成於氧化物半導體層140和該導電層之間。可連續形成該氧化物導電層和該導電層。藉由設置此氧化物導電層，可減少源極區或汲極區之電阻，使得可高速操作該電晶體。
接著，藉由選擇性蝕刻該導電層形成源極或汲極電極142a和源極或汲極電極142b(見圖5F)。較佳將紫外 線、KrF雷射光或ArF雷射光用於在形成用於蝕刻之遮罩時的曝光。
電晶體的通道長度(L)取決於源極或汲極電極142a之下邊緣部份和源極或汲極電極142b之下邊緣部份之間的距離。應注意在實施曝光使得該通道長度(L)短於25nm的情況中，以數奈米至數十奈米之極短波長的極紫外線實施用於形成遮罩的曝光。使用極紫外線之曝光的解析度為高，且焦點深度為大。因此，可設計一遮罩使得將於稍後形成之電晶體的通道長度(L)少於25nm，即，在10nm至1000nm的範圍中，且可高速操作該電路。而且，關閉狀態電流極低，其防止功率消耗的增加。
適當調整導電層和氧化物半導體層140之材料和蝕刻條件，使得在蝕刻導電層中不移除氧化物半導體層140。應注意在某些情況中，依據材料和蝕刻條件，在蝕刻步驟中部份蝕刻氧化物半導體層140，因此具有凹槽部分(低陷部分)。
為了減少將被使用的遮罩數目和減少步驟，可使用以多段式調整光罩(multi-tone mask)形成的抗蝕遮罩來實施蝕刻步驟以具有複數強度，該多段式調整光罩為曝光遮罩，經由該光罩傳輸光。使用多段式調整光罩形成的抗蝕遮罩具有複數厚度(具有階梯形狀)，且可進一步藉由灰化來改變形狀；因此，在複數蝕刻步驟中可使用該抗蝕遮罩以處理成為不同的圖案。即，藉由使用一個多段式調整光罩可形成對應於至少兩種不同圖案的抗蝕遮罩。因此， 可減少曝光遮罩的數目，且亦可減少對應的微影步驟的數目，藉以簡化製程。
應注意在上述步驟之後，較佳使用例如N2O、N2或Ar的氣體實施電漿處理。此電漿處理移除附著於該氧化物半導體層的曝光表面的水。可以使用氧氣和氬氣的混合氣體來實施電漿處理。
接著，形成保護絕緣層144與部分氧化物半導體層140接觸，而不暴露於空氣中(見圖5G)。
可以例如濺鍍法之方法適當地形成保護絕緣層144，使用該方法讓諸如水和氫氣的雜質不會混入保護絕緣層144。保護絕緣層144具有至少1nm之厚度。可使用氧化矽、氮化矽、氮氧化矽、氧化氮化矽或之類形成保護絕緣層144。保護絕緣層144可具有單層結構或堆疊結構。形成保護絕緣層144時之基板溫度較佳為室溫至300℃之間。用於形成保護絕緣層144之氛圍較佳為稀有氣體(典型為氬氣)氛圍、氧氣氛圍或稀有氣體(典型為氬氣)和氧氣的混合氛圍。
若保護絕緣層144中包含氫氣，氫氣可能進入氧化物半導體層或將氧化物半導體層中之氧氣抽出，藉此可能降低氧化物半導體層在反向通道側的電阻，且可能形成寄生通道。因此，重要的是當形成保護絕緣層144時，不使用氫氣，使得保護絕緣層144儘可能少的包含氫氣。
而且，保護絕緣層144較佳於移除處理室中的水時形成，以使氧化物半導體層140和保護絕緣層144中不含有 包含羥基或水氣的化合物。
為了移除處理室中的濕氣，較佳使用吸附真空泵。例如，較佳使用低溫泵、離子泵或鈦昇華泵。抽空單元可為設置有冷凝捕集器的渦輪泵。在使用低溫泵抽空的膜形成室中，例如，移除氫原子、包含氫原子的化合物，例如水(H2O)；因此，可減少形成於膜形成室中的保護絕緣層144所包含的雜質濃度。
作為形成保護絕緣層144的濺鍍氣體，較佳使用高純度氣體，其中將諸如氫氣、水、包含羥基之化合物或氫化物的雜質移除至大約1ppm或更少(較佳為1ppb或更少)的濃度。
接著，較佳係在惰性氣體氛圍或氧氣氣體氛圍下(較佳於200℃至400℃，例如250℃至350℃)實施第二熱處理。例如，在氮氣氛圍下於250℃實施第二熱處理一小時。該第二熱處理可減少電晶體在電特性中的變異。
此外，可於空氣中在100℃至200℃之間實施熱處理1小時至30小時。可以固定的加熱溫度實施此熱處理；或者，可重複實施下列之加熱溫度的變化複數次：自室溫增加加熱溫度到100℃至200℃之間，然後降低至室溫。可在減壓下於形成保護絕緣層之前實施此熱處理。可在減壓下縮短熱處理的時間。可實施此熱處理替代第二熱處理，或在第二熱處理之前或之後實施。
接著，形成層間絕緣層146於保護絕緣層144之上(見圖6A)。可以PVD法、CVD法等形成層間絕緣層 146。可使用包含無機絕緣材料，例如氧化矽、氧化氮化矽、氮化矽、氧化鉿、氧化鋁和氧化鉭的材料，形成層間絕緣層146。在形成層間絕緣層146之後，較佳以諸如CMP或蝕刻之方法平坦化層間絕緣層146的表面。
接著，在層間絕緣層146、保護絕緣層144和閘極絕緣層138中形成到達電極136a、電極136b、電極136c、源極或汲極電極142a及源極或汲極電極142b的開孔。接著，形成導電層148以被嵌入於該等開孔中(見圖6B)。可以諸如使用遮罩之蝕刻的方法形成該等開孔。可以諸如使用光罩之曝光的方法形成該遮罩。
可使用濕蝕刻或乾蝕刻作為蝕刻；就微製程而言，較佳使用乾蝕刻。可以諸如PVD法或CVD法之膜形成法，形成導電層148。例如可使用導電材料，諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧或任何此等材料之合金或化合物(例如，氮化物)來形成導電層148。
具體而言，可採用，例如，其中在包含該等開孔之區域中以PVD法形成薄鈦膜、及以CVD法形成薄氮化鈦膜、然後形成鎢膜以被嵌入至該等開孔中之方法。此處，以PVD法形成的鈦膜具有減少在與層間絕緣層146之介面的氧化物膜以降低與較低電極(此處為電極136a、電極136b、電極136c、源極或汲極電極142a和源極或汲極電極142b)之接觸電阻的功能。在形成鈦膜之後形成的氮化鈦膜具有防止導電材料擴散的屏障功能。在形成鈦、氮化鈦等之屏障膜之後可以電鍍法形成銅膜。
在形成導電層148之後，藉由諸如蝕刻或CMP之方法移除部分的導電層148，使得暴露層間絕緣層146，且形成電極150a、電極150b、電極150c、電極150d和電極150e(見圖6C)。應注意當藉由移除部分的導電層148來形成電極150a、電極150b、電極150c、電極150d和電極150e時，較佳實施處理使得表面被平坦化。當以此方式平坦化層間絕緣層146、電極150a、電極150b、電極150c、電極150d和電極150e之表面時，可在之後的步驟中有利地形成電極、導線、絕緣層、半導體層等。
接著，進一步形成絕緣層152，且在絕緣層152中形成到達電極150a、電極150b、電極150c、電極150d和電極150e的開孔。在形成導電層以被嵌入至該等開孔中之後，藉由諸如蝕刻或CMP之方法移除部分的導電層。因此，暴露絕緣層152，且形成電極154a、電極154b、電極154c和電極154d(見圖6D)。此步驟相同於形成電極150a等的步驟；因此省略詳細描述。
在以上述方法形成電晶體402的情況中，氧化物半導體層140中的氫濃度為5×1019/cm3或更少，且電晶體402在室溫的關閉狀態電流為1×10-13A或更少。氧化物半導體層中的載子濃度為小於1×1014/cm3。藉由應用以如上述充分降低氫濃度及供應氧而高度純化之氧化物半導體層140，可獲得具有優良特性的電晶體402。並且，因為非揮發性閂鎖電路包括使用氧化物半導體以外之材料而形成在下部的電晶體160以及使用氧化物半導體而形成在上部 的電晶體402，因而能夠製造具有電晶體和使用非揮發性閂鎖電路之半導體裝置兩者特性的優良非揮發性閂鎖電路。
應注意，較佳為在減少氫濃度之後立即供應氧至氧化物半導體層140，因為氫、水、或之類不可能進入氧化物半導體層，因此可實現有極佳特性的氧化物半導體層。不用說，減少氫濃度之處理和供應氧之處理不需要連續實施，只要可實現有良好特性的氧化物半導體層即可。例如，在減少氫濃度之處理和供應氧之處理之間可實施其他處理。或者，可同時實施這兩種處理。
應注意給定碳化矽(例如，4H-SiC)作為半導體材料，其可媲美氧化物半導體。氧化物半導體和4H-SiC具有一些相同點。載子密度為其中一項。依據Fermi-Dirac分佈，氧化物半導體中之少數載子密度被估算為大約10-7/cm3。少數載子密度的這個值極小，相似於4H-SiC之少數載子密度的值，6.7×10-11/cm3。當比較氧化物半導體之少數載子密度和矽之本質載子密度(大約1.4×1010/cm3)時，可充份了解氧化物半導體之少數載子密度係顯著的低。
此外，氧化物半導體的能帶隙為3.0eV至3.5eV，且4H-SiC的能帶隙為3.26eV。因此，氧化物半導體和碳化矽之相同處為它們都是寬帶隙半導體。
另一方面，氧化物半導體和碳化矽之間有一主要差異，即，處理溫度。因為在使用碳化矽之半導體處理中通 常需要1500℃至2000℃之加熱溫度，因此形成碳化矽和使用碳化矽以外的半導體材料所形成的半導體元件的堆疊係困難的。這是因為在此種高溫會損壞半導體基板、半導體元件、或之類。同時，可以在300℃至500℃(玻璃轉化溫度或更低，高至大約700℃)的加熱溫度形成氧化物半導體；因此，可能使用氧化物半導體以外之半導體材料形成積體電路，然後形成包含氧化物半導體之半導體元件。
此外，與碳化矽相反，氧化物半導體係有優勢的，因為可使用低耐熱性基板，例如玻璃基板。而且，氧化物半導體並不需要接受高溫熱處理，因而與碳化矽相比可充分降低能源成本，其為另一優勢。
雖然已進行了許多氧化物半導體之特質，例如能態密度(DOS)的研究，但他們不包括充分地降低自身局部性能態的想法。依據本發明所揭示之一實施例，藉由移除可能影響局部性能態的水或氫氣來形成高純度氧化物半導體。這是基於充分地減少自身局部性能態的想法。此種高純度氧化物半導體可製造非常優良之工業產品。
此外，亦可藉由供應氧氣至由氧空缺所產生之金屬懸空鍵且降低由氧空缺所造成之局部性能態，來形成更高純度(i型)氧化物半導體。例如，形成包含過量氧的氧化物膜與通道形成區緊密接觸，然後自該氧化膜供應氧至該通道形成區，因而可降低由氧空缺所造成之局部性能態。
氧化物半導體之缺陷被認為是歸因於在由於過量氫氣 造成之導電帶下的0.1eV至0.2eV之能階，由於氧氣不足導致之深能階或之類。完全地移除氫氣且充分地供應氧氣以消除此缺陷可為正確的技術思考。
氧化物半導體一般被認為是n型半導體；然而，依據本發明所揭示之實施例，藉由移除雜質(特別是水和氫氣)實現i型半導體。在此範疇中，可以說本發明所揭示之實施例包括新穎的技術特徵，因為其與諸如添加雜質的矽的i型半導體不相同。
上述說明實施例，其中在非揮發性閂鎖電路400之元件中，使用氧化物半導體以外的材料作為使用氧化物半導體之電晶體402以外之元件的半導體材料。然而，所揭示之本發明並不侷限於此。在非揮發性閂鎖電路400之元件中，亦可使用氧化物半導體作為電晶體402以外之元件的半導體材料。
<使用氧化物半導體之電晶體的導電機制>
將參考圖7、圖8、圖9A和9B、以及圖10說明使用氧化物半導體之電晶體的導電機制。應注意下列說明係基於易於了解之理想情況的假設，並不一定反應真實情況。亦應注意下列說明僅為考慮因素，並不影響發明的有效性。
圖7為使用氧化物半導體之電晶體(薄膜電晶體)的橫截面圖。設置氧化物半導體層(OS)於閘極電極(GE1)之上，閘極絕緣層(GI)夾於其間，且設置源極 電極(S)和汲極電極(D)於該氧化物半導體層之上。設置絕緣層以覆蓋源極電極(S)和汲極電極(D)。
圖8為圖7中區段A-A'的能帶圖(示意圖)。在圖8中，黑色圓圈(●)和白色圓圈(○)分別表示電子和電洞且具有電荷(-q，+q)。使用施加至汲極電極的正電壓(VD>0)，虛線顯示沒有電壓施加至閘極電極(VG=0)的情況，且實線顯示正電壓施加至閘極電極(VG>0)的情況。在不施加電壓至閘極電極的情況中，因為高電位障壁而不會自電極注入載子(電子)至氧化物半導體側，因而電流不流動，其為關閉狀態。另一方面，當施加正電壓至閘極電極時，減少電位障壁，且因此電流流動，其為導通狀態。
圖9A和9B為沿著圖7中B-B'的能帶圖(示意圖)。圖9A說明施加正電壓(VG>0)至閘極電極(GE1)且載子(電子)在源極電極和汲極電極之間流動的狀態。圖9B說明施加負電壓(VG<0)至閘極電極(GE1)且少數載子不流動的狀態。
圖10說明真空度和金屬的功函數(ΦM)之間的關係，以及真空度和氧化物半導體的電子親和力(χ)之間的關係。在正常溫度，金屬中的電子係衰退的，且費米能階(Fermi level)位於導電帶。另一方面，傳統氧化物半導體為n型半導體，其中費米能階(EF)與在能帶中心的本質費米能階(Ei)相差甚遠，且位於靠近導電帶。應注意已知氧化物半導體中的部份氫氣為施體，且其為使氧化 物半導體成為n型氧化物半導體的因素之一。
另一方面，依據本發明所揭示之實施例的氧化物半導體為以下列方式所得之本質(i型)或實質本質氧化物半導體：盡可能防止其中包含氫，自氧化物半導體移除產生n型氧化物半導體之因素的氫，且為純化氧化物半導體使得盡可能防止其中含有除了氧化物半導體之主要成分之外的元素(雜質元素)。即，技術特徵為藉由盡可能移除諸如氫氣和水的雜質，而非藉由加入雜質元素，而獲得純化i型(本質)半導體或接近其之半導體。因此，費米能階(EF)可媲美本質費米能階(Ei)。
假設氧化物半導體的能隙(Eg)為3.15eV，且其電子親和力(χ)為4.3eV。包含於源極電極和汲極電極中的鈦(Ti)的功函數實質上等於氧化物半導體的電子親和力(χ)。在此情況中，在金屬和氧化物半導體之間的介面處不形成電子的蕭特基屏障(Shottky barrier)。
在此時，如圖9A中所示，電子在閘極絕緣層和高純度氧化物半導體之間的介面附近游移(就能量而言為穩定的氧化物半導體的最底部分)。
此外，如圖9B所示，當施加負電位至閘極電極(GE1)時，電流值極接近零，因為係少數載子的電洞實質上為零。
以此方式，藉由高度純化使得盡可能少的包含除了其主要成份之外的元素(即，雜質元素)而獲得本質(i型半導體)或實質本質氧化物半導體。因此，在氧化物半導 體和閘極絕緣層之間的介面的特性變得重要。出於這個原因，閘極絕緣層需要形成與氧化物半導體之良好的介面。具體而言，較佳使用下列絕緣層，例如：以CVD法，其使用在VHF能帶至微波能帶之範圍中的電源頻率產生的高密度電漿，形成絕緣層，或以濺鍍法形成絕緣層。
當高度純化該氧化物半導體且該氧化物半導體和該閘極絕緣層之間的介面係良好製造時，在電晶體具有1×104 μm之通道寬度(W)和3μm之通道長度(L)的情況中，能夠實現1×10-13A或更低之關閉狀態電流以及0.1V/dec的次臨界擺幅(S值)(閘極絕緣層：100nm厚)。
當如上所述高度純化氧化物半導體，使得盡可能少的包含除了其主要成份之外的元素(即，雜質元素)時，電晶體可以有利的方式操作。
<使用氧化物半導體的電晶體對熱載子衰退之電阻>
接著，參考圖11、圖12、和圖13說明使用氧化物半導體的電晶體對熱載子衰退之電阻。應注意下列說明係基於易於了解之理想情況的假設，並不一定反應真實情況。亦應注意下列說明僅為考慮因素。
熱載子衰退的主因為通道熱電子注入(CHE注入)以及汲極雪崩熱載子注入(DAHC注入)。應注意為了簡化，以下僅考慮電子。
CHE注入指的是將半導體層中獲得高於閘極絕緣層之 障壁的能量的電子注入閘極絕緣層等的現象。電子藉由以低電場加速而獲得能量。
DAHC注入指的是將由以高電場加速之電子的碰撞所產生的電子注入閘極絕緣層等的現象。DAHC注入和CHE注入之間的差異係他們是否涉及因碰撞電離而造成的雪崩崩潰。應注意DAHC注入需要具有高於半導體之能隙的動能的電子。
圖11說明自矽(Si)的能帶結構測量的各熱載子注入所需的能量，圖12說明自In-Ga-Zn-O基氧化物半導體(IGZO)的能帶結構測量的各熱載子注入所需的能量。圖11和圖12之各者中的左邊部分顯示CHE注入，圖11和圖12之各者中的右邊部分顯示DAHC注入。
關於矽，DAHC注入造成的衰退較CHE注入造成的衰退嚴重。這是因為無碰撞而被加速的載子(即，電子)在矽中非常少，而矽具有窄能隙且其中易發生雪崩崩潰。雪崩崩潰急遽增加可跨越閘極絕緣層之障壁的電子數目(即，注入閘極絕緣層的電子)，其造成惡化。
關於In-Ga-Zn-O基氧化物半導體，CHE注入所需之能量與在矽之情況中所需的能量並沒有很大差異，且CHE注入的機率仍然很低。另一方面，由於In-Ga-Zn-O基氧化物半導體的能隙較矽的能隙寬，因而DAHC注入所需之能量增加，因此不太可能發生雪崩崩潰。換句話說，CHE注入和DAHC注入之兩者的機率是低的，且相較於使用矽的情況，不太可能發生熱載子衰退。
同時，In-Ga-Zn-O基氧化物半導體的能隙可媲美作為具有高耐受電壓之材料而引起注意的碳化矽(SiC)的能隙。圖13說明關於4H-SiC之各熱載子注入所需的能量。關於CHE注入，In-Ga-Zn-O基氧化物半導體具有稍微較高的臨界值且可被認為具有優勢。
如上述，可見In-Ga-Zn-O基氧化物半導體具有顯著較高之對熱載子衰退的電阻，及較矽高的對源極-汲極崩潰的電阻。亦可說可獲得媲美碳化矽之耐受電壓的耐受電壓。
<使用氧化物半導體之電晶體中的短通道效應>
接著，將參考圖14和圖15說明使用氧化物半導體之電晶體中的短通道效應。應注意下列說明係基於易於了解之理想情況的假設，並不一定反應真實情況。亦應注意下列說明僅為考慮因素。
短通道效應指的是電特性的衰退，其隨著電晶體的微型化(通道長度(L)的減少)而變得明顯。短通道效應肇因於源極上的汲極的影響。短通道效應的具體範例為臨界值的減少、次臨界擺幅(S值)的增加、漏電流的增加，及之類。
此處，由裝置模擬來檢驗可抑制短通道效應的結構。具體地，準備四種模型，各具有不同載子濃度及不同氧化物半導體層之厚度，檢驗通道長度(L)和臨界電壓(Vth)之間的關係。作為模型，採用底閘極電晶體，在 其各者中，氧化物半導體層具有1.7×10-8/cm3或1.0×1015/cm3的載子濃度，和具有1μm或30nm之厚度的氧化物半導體層。應注意將In-Ga-Zn-O基氧化物半導體用於氧化物半導體層，且使用厚度為100nm的氮氧化矽膜作為閘極絕緣層。假設，在氧化物半導體中，能隙為3.15eV，電子親和力為4.3eV，相對介電係數為15且電子遷移率為10cm2/Vs。假設氮氧化矽膜的相對介電係數為4.0。使用由Silvaco Inc.生產的裝置模擬軟體「ATLAS」來實施該計算。
應注意頂閘極電晶體和底閘極電晶體之間的計算結果並沒有很大差異。圖14和圖15顯示計算結果。圖14顯示載子濃度為1.7×10-8/cm3的情況且圖15顯示載子濃度為1.0×1015/cm3的情況。圖14和圖15之各者顯示，當使用通道長度(L)為10μm的電晶體作為參考且通道長度(L)在10μm至1μm之間變化時，臨界電壓(Vth)的偏移量(△Vth)。如圖14中所示，在氧化物半導體中的載子濃度為1.7×10-8/cm3且氧化物半導體層的厚度為1μm的情況中，臨界電壓的偏移量(△Vth)為-3.6V。並且，如圖14中所示，在氧化物半導體中的載子濃度為1.7×10-8/cm3且氧化物半導體層的厚度為30nm的情況中，臨界電壓的偏移量(△Vth)為-0.2V。此外，如圖15中所示，在氧化物半導體中的載子濃度為1.0×1015/cm3且氧化物半導體層的厚度為1μm的情況中，臨界電壓的偏移量(△Vth)為-3.6V。並且，如圖15中所示，在氧化物 半導體中的載子濃度為1.0×1015/cm3且氧化物半導體層的厚度為30nm的情況中，臨界電壓的偏移量(△Vth)為-0.2V。此結果顯示在使用氧化物半導體的電晶體中，可藉由減少氧化物半導體層的厚度來抑制短通道效應。例如，在通道長度(L)大約為1μm的情況中，即使有具有足夠高載子濃度的氧化物半導體層，可理解當氧化物半導體層的厚度被設定為大約30nm時，可充分地抑制短通道效應。
利用使用氧化物半導體作為半導體材料形成通道形成區的電晶體，其作用為資料保存部的開關元件，針對依據本實施例之非揮發性閂鎖電路，可實現一非揮發性閂鎖電路，其具有寬操作溫度範圍，且即使在高溫可穩定地操作，以及其中即使在電源關閉之後儲存資料之邏輯狀態亦不消失，或一設置有資料保存部的閂鎖電路，其更新週期係足夠長。
因為資料寫入係藉由開關該電晶體而實施，重寫之次數大致上並沒有限制。此外，寫入電壓幾乎同等於電晶體之臨界電壓；因此，可在低電壓實施資料寫入。再者，直接供應電位至資料儲存部；因此，可將儲存作為資料的電荷量中的變異抑制到很小，且可輕易地讀取資料。
藉由使用非揮發性閂鎖電路可提供各種邏輯電路。例如，可藉由關閉未使用之區塊的電源來降低功率消耗。此外，因為即使當關閉電源時邏輯狀態仍被儲存，因而系統可高速且低功率地於電源導通時開始或於電源關閉時終 止。
此實施例中描述的結構、方法及之類可與其他實施例中所述之任何結構、方法及之類做適當結合。
[實施例2]
在此實施例中，將參照圖16、圖17A至17E、及圖18A至18D說明本發明所揭示之實施例的非揮發性閂鎖電路之元件的結構、製造方法等的另一範例。在此實施例中，非揮發性閂鎖電路的組態相似於圖1中的組態。
圖16為說明非揮發性閂鎖電路之元件之結構範例的橫截面圖。圖16為一範例，其中，在非揮發性閂鎖電路之元件中，使用氧化物半導體形成在上部中的電晶體402的結構異於圖3A和3B中所示。換句話說，圖16為一範例，其中將頂閘電晶體應用至使用氧化物半導體形成在上部中的電晶體402。其他元件的結構(在下部中的電晶體的結構及之類)相似於圖3A和3B中所示。
<非揮發性閂鎖電路之元件的結構>
在圖16中，將使用氧化物半導體以外之材料的電晶體160設置於下部中，且將使用氧化物半導體之電晶體402設置於上部中。使用氧化物半導體以外之材料的電晶體160可被用作為包含在該閂鎖部之第一元件(D1)412和第二元件(D2)413中的電晶體。使用氧化物半導體以外之材料，可實現高速操作。非揮發性閂鎖電路之其他元 件亦可具有相似於或媲美於電晶體160之結構。
可使用包含在電晶體402或電晶體160中的導電膜、半導體膜、絕緣膜或之類形成諸如非揮發性閂鎖電路之電容器404的元件。應注意，此處電晶體160和電晶體402為n通道電晶體；或者，可使用p通道電晶體。使用p通道電晶體作為電晶體160係容易的。圖3B顯示電晶體402和在下部中的電極(或導線)之間的連接關係異於圖3A之範例。
電晶體160包括設置於包含半導體材料之基板100中的通道形成區116；其間夾有通道形成區116而形成的雜質區114和高濃度區120(雜質區114和高濃度區120的組合可簡稱為雜質區)；閘極絕緣層108a於通道形成區116之上；閘極電極110a於閘極絕緣層108a之上；源極或汲極電極130a電連接於雜質區114；以及源極或汲極電極130b電連接於雜質區114。
此處，側壁絕緣層118形成於閘極電極110a之側上。而且，當從平面來看，高濃度區120形成於基板100之不與側壁絕緣層118重疊的區域中，且金屬化合物區124與高濃度區120接觸。再者，元件隔離絕緣層106形成於基板100之上以圍繞電晶體160，且形成層間絕緣層126和層間絕緣層128以覆蓋電晶體160。
源極或汲極電極130a和源極或汲極電極130b係經由形成在層間絕緣層126和層間絕緣層128中的該等開孔電連接於金屬化合物區124。換句話說，源極或汲極電極 130a和源極或汲極電極130b經由金屬化合物區124電連接於高濃度區120和雜質區114。
電晶體402包括設置於絕緣層168之上的氧化物半導體層140、設置於氧化物半導體層140之上且電連接至氧化物半導體層140的源極或汲極電極142a和源極或汲極電極142b、設置以覆蓋氧化物半導體層140、源極或汲極電極142a和源極或汲極電極142b的閘極絕緣層166、以及設置在閘極絕緣層166之上與氧化物半導體層140重疊之區域中的閘極電極178(見圖16)。
此處，氧化物半導體層140較佳為藉由充分地移除諸如氫之雜質且供應氧而高度純化的氧化物半導體層。具體而言，氧化物半導體層140中的氫濃度，其由SIMS(二次離子質譜儀)所測量，可被設定為小於或等於5×1019/cm3，較佳為小於或等於5×1018/cm3，更佳為小於或等於5×1017/cm3，再更佳為小於1×1016/cm3。
應注意在藉由充分降低氫濃度及供應氧而高度純化的氧化物半導體層140中，載子濃度係足夠低(例如，少於1×1012/cm3，更佳為少於1×1011/cm3)，相較於一般矽晶圓(添加少量例如磷或硼之雜質元素的矽晶圓)中的載子濃度(大約為1×1014/cm3)。
以此方式，藉由使用i型或實質i型氧化物半導體，可獲得具有極佳關閉狀態電流特性的電晶體402。例如，當汲極電壓VD為+1V或+10V且閘極電壓VG在-5V至-20V之範圍時，在室溫的關閉狀態電流小於或等於1× 10-13A。並且，前述電晶體具有常關電晶體之特性。因此，漏電流，即，在閘極電極和源極電極之間的電壓大約為0V的狀態的關閉狀態電流遠小於使用矽之電晶體的關閉狀態電流。例如，在室溫每單位通道寬度之漏電流係小於或等於10aA/μm。
此外，在溫度特性中，即使在高溫，關閉狀態電流可為足夠低且導通狀態電流可為足夠高。例如，因為電晶體402之VG-ID特性，在與關閉狀態電流、導通狀態電流、遷移率和S值具有低溫度相依性的-25℃至150℃的範圍中獲得資料。並且，獲得資料，其顯示在前述溫度範圍中的關閉狀態電流係與1×10-13A一樣極低或更低。其中一個理由為使用藉由充分降低氫濃度以成為高純度及具有極低載子濃度之i型或實質i型氧化物半導體作為該氧化物半導體。
當使用藉由充分減少氫濃度而高度純化之氧化物半導體層140且減少電晶體402之關閉狀態電流時，可實現具有新穎結構之半導體裝置。
此外，在電晶體402之上，設置層間絕緣層170和層間絕緣層172。此處，閘極絕緣層166、層間絕緣層170、及層間絕緣層172設置有到達源極或汲極電極142a和源極或汲極電極142b之開孔。電極154d和電極154e經由該等開孔與源極或汲極電極142a和源極或汲極142b接觸。在形成電極154d和電極154e的同時，形成電極154a、電極154b、和電極154c，其該等經由閘極絕緣層 166、層間絕緣層170、和層間絕緣層172中的開孔分別與電極136a、電極136b、和電極136c接觸。
形成絕緣層156於層間絕緣層172之上。形成電極158a、電極158b、電極158c、和電極158d以被嵌入至絕緣層156中。此處，電極158a與電極154a接觸，電極158b與電極154b接觸，電極158c與電極154c和電極154d接觸，以及電極158d與電極154e接觸。
意即，電晶體402之源極或汲極電極142a經由電極130c、電極136c、電極154c、電極158c、及電極154d電連接於其他元件(例如，使用氧化物半導體以外之材料的電晶體)(見圖16)。此外，電晶體402之源極或汲極電極142b經由電極154e和電極158d電連接於其他元件。應注意，連接電極(例如電極130c、電極136c、電極154c、電極158c、和電極154d)之結構並不侷限於前述結構，可以適當的增添、省略、或之類。
<非揮發性閂鎖電路之元件的製造方法>
接著，將說明非揮發性閂鎖電路之元件的製造方法的範例。使用下述之製造方法，可製造非揮發性閂鎖電路之元件。應注意，電晶體160之製造方法相似於圖4A至4H所述；因此，省略其說明。將參照圖17A至17E及圖18A至18D說明電晶體402之製造方法。
<在上部之電晶體的製造方法>
接著，參照圖17A至17E及圖18A至18D說明在層間絕緣層128之上的電晶體402的製造步驟。應注意圖17A至17E及圖18A至18D說明在層間絕緣層128之上的電極、電晶體402、和之類的製造步驟；因此，省略位在電晶體402下方的電晶體160和之類。
首先，形成絕緣層132於層間絕緣層128、源極或汲極電極130a及源極或汲極電極130b、和電極130c之上。接著，在絕緣層132中形成到達源極或汲極電極130a、源極或汲極電極130b、和電極130c之開孔。然後，形成導電層134以被嵌入至該等開孔中。在那之後，藉由蝕刻、CMP等移除部分的導電層，使得暴露絕緣層132，且形成電極136a、電極136b、和電極136c(見圖17A)。
可藉由PVD法、CVD法等形成絕緣層132。可使用包含無機絕緣材料，例如氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、和氧化鉭之材料形成絕緣層132。
可以例如使用遮罩之蝕刻的方法於絕緣層132中形成開孔。可以例如使用光罩之曝光的方法形成該遮罩。可使用濕蝕刻或乾蝕刻作為該蝕刻；就微製程而言，較佳使用乾蝕刻。
可以諸如PVD法或CVD法之膜形成法形成導電層。例如可使用導電材料，諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧或任何此等材料之合金或化合物(例如，氮化物)來形成導電層。
更具體而言，可採用一方法，例如，其中在包含該等 開孔之區域中以PVD法形成薄鈦膜以及以CVD法形成薄氮化鈦膜，然後形成鎢膜以被嵌入至該等開孔中。此處，以PVD法形成的鈦膜具有減少可形成於較低電極(此處為源極或汲極電極130a、源極或汲極電極130b、電極130c、及之類)之表面上的氧化物膜以降低與較低電極的接觸電阻的功能。
在形成鈦膜之後形成的氮化鈦膜具有防止導電材料擴散的屏障功能。在形成鈦、氮化鈦等之屏障膜之後可以電鍍法形成銅膜。應注意不僅可採用所謂的單鑲嵌方法亦可採用雙鑲嵌方法。
當形成電極136a、電極136b、和電極136c時，較佳以CMP或之類實施該處理以使表面被平坦化。當以此方式平坦化絕緣層132、電極136a、電極136b、和電極136c的表面時，可在稍後的步驟中形成適當的電極、導線、絕緣層、半導體層等。
接著，形成絕緣層168以覆蓋絕緣層132、電極136a、電極136b、和電極136c。接著，形成氧化物半導體層於絕緣層168之上且以諸如使用遮罩之蝕刻的方法處理，使得形成島形氧化物半導體層140(見圖17B)。
絕緣層168作用為基底且可以CVD法、濺鍍法、或之類形成。較佳使用氧化矽、氮化矽、氮氧化矽、氧化氮化矽、氧化鋁、氧化鉿、氧化鉭等來形成絕緣層168。應注意絕緣層168可具有單層結構或堆疊結構。絕緣層168之厚度並沒有特別限制；例如，絕緣層168可形成在10 nm至500nm的範圍之間。此處，絕緣層168並非主要元件；因此，未設置絕緣層168之結構亦為可行。
若氫、水或之類包含於絕緣層168中，氫可進入氧化物半導體層或自氧化物半導體層抽取氧，藉此可能惡化電晶體之特性。因此，較佳為形成絕緣層168以便盡可能少地包含氫或水。
在採用濺鍍法或之類的情況中，例如，絕緣層168在移除處理室中的濕氣的情況中形成係較佳的。為了移除處理室中的濕氣，較佳使用吸附真空泵，例如，低溫泵、離子泵或鈦昇華泵。或者，可使用設置有冷凝捕集器的渦輪泵。因為自以低溫泵或之類抽空的處理室中充分地移除氫氣、水、或之類，因此可減少絕緣層168中包含的雜質濃度。
當形成絕緣層168時，較佳使用其中將例如氫氣或水的雜質減少至大約百萬分之幾或更少(較佳為十億分之一或更少)的濃度的高純度氣體。
作為氧化物半導體層，可使用下列任何氧化物半導體：In-Sn-Ga-Zn-O基氧化物半導體，其為四元金屬氧化物；In-Ga-Zn-O基氧化物半導體、In-Sn-Zn-O基氧化物半導體、In-Al-Zn-O基氧化物半導體、Sn-Ga-Zn-O基氧化物半導體、Al-Ga-Zn-O基氧化物半導體、或Sn-Al-Zn-O基氧化物半導體，其該等為三元金屬氧化物；In-Zn-O基氧化物半導體、Sn-Zn-O基氧化物半導體、Al-Zn-O基氧化物半導體、Zn-Mg-O基氧化物半導體、Sn-Mg-O基氧化 物半導體、或In-Mg-O基氧化物半導體，其該等為二元金屬氧化物；或In-O基氧化物半導體、Sn-O基氧化物半導體；或Zn-O基氧化物半導體，其該等為一元金屬氧化物。此外，上述該等氧化物半導體可包含SiO2。
作為氧化物半導體層，可使用包含以InMO3(ZnO)m(m>0)表示之材料的薄膜。此處，M表示一或多個選自Ga、Al、Mn、及Co的金屬元素。例如，M可為Ga、Ga和Al、Ga和Mn、Ga和Co等。
在此實施例中，作為氧化物半導體層，使用In-Ga-Zn-O基金屬氧化物靶材以濺鍍法形成非晶氧化物半導體層。應注意因為添加矽到非晶氧化物半導體層可抑制非晶氧化物半導體層的結晶化，因此可使用包含在2wt%至10wt%的SiO2的靶材來形成氧化半導體層。
作為用於以濺鍍法形成氧化物半導體層的金屬氧化物靶材，例如，可使用具有In2O3：Ga2O3：ZnO=1：1：1[摩爾比]之組成比例的金屬氧化物靶材。此外，亦可使用具有In2O3：Ga2O3：ZnO=1：1：2[摩爾比]之組成比例的金屬氧化物靶材或具有In2O3：Ga2O3：ZnO=1：1：4[摩爾比]之組成比例的金屬氧化物靶材。金屬氧化物靶材的填充率為90%至100%，較佳為大於或等於95%(例如99.9%)。藉由使用具有高填充率的金屬氧化物靶材來形成緻密的氧化物半導體層。
形成氧化物半導體層的氛圍較佳為稀有氣體(典型為氬氣)氛圍、氧氣氛圍、或包含稀有氣體(典型為氬氣) 和氧氣的混合氛圍。具體地，較佳使用例如高純度氣體氛圍，從中移除例如氫氣、水氣、羥基或氫化物的雜質至濃度約百萬分之幾或更少(較佳為數十億分之幾或更少)。
在形成氧化物半導體層時，將基板保持於維持在已降低之壓力下的處理室中，且加熱基板至100℃至600℃之間，較佳為200℃至400℃之間的溫度。然後，將其中移除氫氣和水的濺鍍氣體導入處理室，同時移除處理室中的濕氣，藉以使用金屬氧化物作為靶材形成氧化物半導體層。當加熱基板時形成該氧化物半導體層，使得可減少包含在氧化物半導體層中的雜質濃度。而且，減少因為濺鍍造成的半導體層的損害。
為了移除處理室中的濕氣，較佳使用吸附真空泵。例如，可使用低溫泵、離子泵或鈦昇華泵。或者，可使用設置有冷凝捕集器的渦輪泵。因為自以低溫泵抽空的處理室中移除氫氣、水、或之類，因此可減少氧化物半導體層中的雜質濃度。
可在例如以下條件形成氧化物半導體層：基板和靶材之間的距離為100mm；壓力為0.6Pa；直流(DC)電源為0.5kW；且氛圍係氧氣氛圍(氧氣流量比為100%)。應注意較佳係使用脈衝直流(DC)電源，因為可減少灰塵且減少厚度分佈。該氧化物半導體層的厚度為2nm至200nm，較佳為5nm至30nm。應注意該氧化物半導體層的厚度視情況依據將使用之氧化物半導體材料、半導體裝置之預期目的、或之類而不同；因此，可依據將使用的 材料、預期目的、或之類來決定厚度。
應注意在以濺鍍法形成該氧化物半導體層之前，較佳實施其中以導入氬氣氣體產生電漿之反向濺鍍，使得移除附著在絕緣層168表面的灰塵。此處，該反向濺鍍為離子撞擊將被處理之表面使得表面被修正的方法，與離子撞擊濺鍍靶材之一般濺鍍相反。用於使離子撞擊將被處理之表面的方法的範例為在氬氣氛圍下施加高頻電壓至表面使得在基板附近產生電漿的方法。應注意可使用氮氣氛圍、氦氣氛圍、氧氣氛圍等替代氬氣氛圍。
作為氧化物半導體層的蝕刻方法，可採用乾蝕刻或濕蝕刻。當然，亦可使用乾蝕刻和濕蝕刻的組合。依據該材料適當設定蝕刻條件(例如蝕刻氣體、蝕刻劑、蝕刻時間和溫度)，使得可將該氧化物半導體層蝕刻為想要的形狀。
可使用平行板RIE(反應性離子蝕刻)法或ICP(電感式耦合電漿)蝕刻法作為乾蝕刻法。在此情況中，亦需要適當設定蝕刻條件(例如，施加於線圈狀電極的電量、施加於基板側上電極的電量、基板側上電極的溫度等)。
用於乾蝕刻之蝕刻氣體的範例為包含氯(以氯為基質的氣體，例如氯氣(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)或四氯化碳(CCl4))的氣體。此外，可使用包含氟的氣體(以氟為基質的氣體，例如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)或三氟甲烷(CHF3))；溴化氫(HBr)；氧氣(O2)；加入稀有 氣體例如氦氣(He)或氬氣(Ar)的任何這些氣體等。
可使用磷酸、醋酸和硝酸等的混合溶液，氨氧化混合物(氨、水和雙氧水的混合)或之類作為用於濕蝕刻的蝕刻劑。亦可使用例如ITO07N(由KANTO CHEMICAL CO.,INC.所生產)之蝕刻劑。
接著，在該氧化物半導體層上較佳實施第一熱處理。可經由第一熱處理移除氧化物半導體層中包含的水(包含羥基)、氫、或之類。第一熱處理的溫度為300℃至800℃之間，較佳為400℃至700℃之間，更佳為450℃至700℃之間，且再更佳為550℃至700℃之間。
當於350℃或更高之溫度實施第一熱處理時，可將該氧化物半導體層脫水或脫氫，使得可減少氧化物半導體層中的氫濃度。此外，當於450℃或更高之溫度實施第一熱處理時，可進一步減少氧化物半導體層中的氫濃度。再者，當於550℃或更高之溫度實施第一熱處理時，可更進一步減少氧化物半導體層中的氫濃度。例如，導入基板於使用電阻加熱元件等的電爐中，在氮氣氛圍中於450℃將該氧化物半導體層140實施熱處理1小時。在該處理期間，該氧化物半導體層140並不暴露於空氣中以防止水或氫氣的進入。
熱處理設備並不侷限於電爐，且可為使用由例如加熱氣體等之媒介所提供的熱傳導或熱輻射來加熱物體的設備。例如，可使用快速熱退火(RTA)設備，例如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備。
LRTA設備係以發射自燈(例如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈)的光輻射(電磁波)來加熱物體的設備。GRTA設備係使用高溫氣體實施熱處理的設備。作為該氣體，使用接受熱處理時不與待處理之物體產生反應的惰性氣體，例如氮氣或稀有氣體，例如氬氣。
例如，作為第一熱處理，可實施GRTA處理如下。將基板放置於已加熱至650℃至700℃之高溫的惰性氣體氛圍中，加熱數分鐘，然後將基板從惰性氣體氛圍中取出。GRTA處理在短時間內致能高溫熱處理。此外，即使在超過基板之溫度上限，仍可採用GRTA處理，因為其為短時間熱處理。例如，在使用包含具有相對低耐熱之基板(例如玻璃基板)的SOI基板的情況中，在溫度高於溫度上限(應變點)時，基板的收縮成為問題，但該問題不在短時間內實施熱處理之情況中。
應注意作為實施第一熱處理之惰性氣體氛圍，較佳採用包含氮氣或稀有氣體(例如氦氣、氖氣或氬氣)作為其主成分且不包含水、氫、或之類的氛圍。例如，導入熱處理設備之氮氣或稀有氣體(例如氦氣、氖氣或氬氣)的純度為大於或等於6N(99.9999%)，較佳為大於或等於7N(99.99999%)(即，雜質濃度小於或等於1ppm，較佳為小於或等於0.1ppm)。
應注意，惰性氣體氛圍在處理期間可被改變成包含氧之氛圍。例如，在第一熱處理中使用電爐的情況中，當處 理溫度下降時，可改變氛圍。例如，在諸如稀有氣體(例如，氦氣、氖氣或氬氣)或氮氣之惰性氣體氛圍下可實施熱處理(在恆溫)，且當處理溫度下降時，氛圍可轉變為包含氧的氛圍。作為包含氧的氛圍，可使用氧氣氣體或氧氣和氮氣之混合氣體。
並且在採用包含氧氣之氛圍的情況中，該氛圍不包含水、氫、或之類係較佳的。或者，使用的氧氣氣體或氮氣的純度較佳為大於或等於6N(99.9999%)，更佳為大於或等於7N(99.99999%)(即，雜質濃度小於或等於1ppm，較佳為小於或等於0.1ppm)。這是因為藉由在包含氧之氛圍中實施第一熱處理可減少由缺氧造成的缺陷。
在某些情況中，依據第一熱處理的條件或氧化物半導體層的材料，結晶化該氧化物半導體層為微晶或多晶。例如，在某些情況中，該氧化物半導體層成為具有結晶度90%以上、或80%以上的微晶氧化物半導體層。此外，在某些情況中，依據第一熱處理的條件或氧化物半導體層的材料，該氧化物半導體層可為不包含結晶元件的非晶氧化物半導體層。
此外，在某些情況中，該氧化物半導體層成為其中將微晶(具有1nm至20nm的晶粒尺寸，典型為2nm至4nm)混合入非晶氧化物半導體(例如，該氧化物半導體層的表面)的層。該氧化物半導體層的電特性可藉由以前述方式在非晶半導體中對準微晶而改變。
例如，當使用In-Ga-Zn-O基金屬氧化物靶材形成氧 化物半導體層時，該氧化物半導體層的電特性可藉由形成微晶區而改變，該微晶區中具有電各向異性的In2Ga2ZnO7的晶粒係對準的。例如，該微晶區較佳為配置該等晶粒使得In2Ga2ZnO7之c軸垂直於該氧化物半導體層之表面的區域。
藉由形成晶粒以此方式配置的區域，可改善平行於該氧化物半導體層之表面方向中的導電性，且可改善垂直於該氧化物半導體層之表面方向中的絕緣性質。此外，此種微晶區具有抑制諸如水或氫之雜質進入該氧化物半導體層的功能。
應注意可藉由以GRTA處理加熱該氧化物半導體層的表面而形成包含微晶區的氧化物半導體層。再者，可藉由使用其中Zn之量小於In或Ga之量的濺鍍靶材以更佳的方式形成該氧化物半導體層。
可在尚未被處理成島形氧化物半導體層140的氧化物半導體層上實施用於氧化物半導體層140的第一熱處理。在此情況中，在第一熱處理之後，從加熱設備中取出基板，然後實施微影步驟。
應注意前述第一熱處理亦可被稱為脫水處理、脫氫處理、或之類。可在例如形成氧化物半導體層之後、在氧化物半導體層140之上堆疊源極或汲極電極之後、或在源極或汲極電極之上形成閘極絕緣層之後，實施此脫水處理或脫氫處理。可實施一次或複數次此脫水處理或脫氫處理。
接著，在形成導電層142以與氧化物半導體層140接 觸之後，形成絕緣層164於導電層142之上(見圖17C)。應注意並不一定要形成絕緣層164。
可藉由PVD法，例如濺鍍法或CVD法(例如電漿CVD法)，來形成導電層142。作為導電層142之材料，可使用選自鋁、鉻、銅、鉭、鈦、鉬及鎢的元素；及包括任何這些元素作為其成份的合金；或之類。而且，可使用選自錳、鎂、鋯、鈹和釷的一或多個材料。亦可使用與選自鈦、鉭、鎢、鉬、鉻、釹和鈧的一或多個元素組合的鋁。
可使用導電金屬氧化物形成導電層142。作為導電金屬氧化物，可使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦-氧化錫合金(In2O3-SnO2，其在某些情況中簡稱為ITO)、氧化銦-氧化鋅合金(In2O3-ZnO)、或其中包含矽或氧化矽之任何此等金屬氧化物材料。
導電層142可具有單層結構或二或多層的堆疊結構。例如，該導電層142可具有可具有包含矽的鋁膜的單層結構，其中鈦膜堆疊於鋁膜上的兩層結構，或其中依鈦膜、鋁膜和鈦膜之順序堆疊的三層結構。此處，採用鈦膜、鋁膜和鈦膜之三層結構。
應注意氧化物導電層可形成於氧化物半導體層140和該導電層142之間。可連續形成該氧化物導電層和該導電層142。藉由設置此氧化物導電層，可減少源極區或汲極區之電阻，使得可高速操作該電晶體。
可以CVD法、濺鍍法、或之類形成絕緣層164。較佳使用氧化矽、氮化矽、氮氧化矽、氧化氮化矽、氧化鋁、氧化鉿、氧化鉭等來形成絕緣層164。應注意絕緣層164可具有單層結構或堆疊結構。絕緣層164之厚度並沒有特別限制；例如，絕緣層164可形成在10nm至500nm的範圍之間。
接著，藉由選擇性蝕刻導電層142和絕緣層164而形成源極或汲極電極142a、源極或汲極電極142b、絕緣層164a、及絕緣層164b(見圖17D)。
較佳將紫外線、KrF雷射光或ArF雷射光用於在形成用於蝕刻之遮罩時的曝光。特別是，在實施曝光使得該通道長度(L)短於25nm的情況中，較佳以數奈米至數十奈米之極短波長的極紫外線實施用於形成遮罩的曝光。使用極紫外線之曝光的解析度為高，且焦點深度為大。因此，可設計一遮罩使得將於稍後形成之電晶體的通道長度(L)少於25nm，即，在10nm至1000nm的範圍中。藉由以此方法減少通道長度，可改善操作速度。此外，使用氧化物半導體之電晶體的關閉狀態電流為小；因此，可抑制因微型化造成的功率消耗的增加。
適當調整導電層142和氧化物半導體層140之材料和蝕刻條件，使得在蝕刻導電層142中不移除氧化物半導體層140。應注意在某些情況中，依據材料和蝕刻條件，在蝕刻步驟中部份蝕刻氧化物半導體層140，因此具有凹槽部分(低陷部分)。
為了減少將被使用的遮罩數目和減少步驟，可使用以多段式調整光罩(multi-tone mask)形成的抗蝕遮罩來實施蝕刻步驟以具有複數強度，該多段式調整光罩為曝光遮罩，經由該光罩傳輸光。使用多段式調整光罩形成的抗蝕遮罩具有複數厚度(具有階梯形狀)，且可進一步藉由灰化來改變形狀；因此，在複數蝕刻步驟中可使用該抗蝕遮罩以處理成為不同的圖案。即，藉由使用一個多段式調整光罩可形成對應於至少兩種不同圖案的抗蝕遮罩。因此，可減少曝光遮罩的數目，且亦可減少對應的微影步驟的數目，藉以簡化製程。
接著，形成閘極絕緣層166與部分氧化物半導體層140接觸，而不暴露於空氣中(見圖17E)。可以CVD法、濺鍍法、或之類形成閘極絕緣層166。較佳使用氧化矽、氮化矽、氮氧化矽、氧化氮化矽、氧化鋁、氧化鉿、氧化鉭等來形成閘極絕緣層166。應注意閘極絕緣層166可具有單層結構或堆疊結構。閘極絕緣層166之厚度並沒有特別限制；例如，閘極絕緣層166可形成在10nm至500nm的範圍之間。
應注意，藉由移除雜質而獲得之i型或實質i型氧化物半導體(純化氧化物半導體)對於介面狀態或介面電荷高度敏感；因此，閘極絕緣層166需要具有高品質。
例如，以使用微波(頻率：2.45GHz)之高密度電漿CVD法來形成閘極絕緣層166係較佳的，因為閘極絕緣層166可為緊密且具有耐高壓和高品質。當高純度氧化物 半導體層和高品質閘極絕緣層彼此緊密接觸時，可減少介面位準且可獲得優良介面特性。
不用說，只要可以形成高品質絕緣層作為閘極絕緣層166，可採用其他例如濺鍍法或電漿CVD法之方法。而且，亦可使用絕緣層，其膜品質和介面特性藉由在形成該閘極絕緣層166之後實施的熱處理而被改善。在任何情況中，形成具有如同閘極絕緣層166之優良膜品質且可減少和氧化物半導體層之間的介面位準密度以形成優良介面的絕緣層作為閘極絕緣層166。
由此改善與閘極絕緣層之介面的特性且自氧化物半導體消除雜質，特別是氫氣、水、或之類，可獲得穩定的電晶體，其臨界電壓(Vth)在閘極偏壓-溫度應力測試(BT測試，例如，在85℃且2×106V/cm達12小時)中不會有變化。
之後，在惰性氣體氛圍或氧氣氣體氛圍下實施第二熱處理。在200℃至400℃，較佳為250℃至350℃實施該熱處理。例如，在氮氣氛圍下於250℃實施第二熱處理一小時。該第二熱處理可減少電晶體之電特性中的變異。應注意雖然在此實施例中，第二熱處理在形成閘極絕緣層166之後實施，但實施第二熱處理的時點並沒有特別限制，只要其在第一熱處理之後即可。
接著，在閘極絕緣層166之上與氧化物半導體層140重疊的區域中形成閘極電極178(見圖18A)。藉由形成導電層於閘極絕緣層166之上然後選擇性圖案化該導電層 可形成閘極電極178。
可藉由PVD法，例如濺鍍法或CVD法(例如電漿CVD法)，來形成導電層。作為導電層之材料，可使用選自鋁、鉻、銅、鉭、鈦、鉬及鎢的元素；及包括任何這些元素作為其成份的合金；或之類。而且，可使用選自錳、鎂、鋯、鈹和釷的一或多個材料。亦可使用與選自鈦、鉭、鎢、鉬、鉻、釹和鈧的一或多個元素組合的鋁。
可使用導電金屬氧化物形成導電層。作為導電金屬氧化物，可使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦-氧化錫合金(In2O3-SnO2，其在某些情況中簡稱為ITO)、氧化銦-氧化鋅合金(In2O3-ZnO)、或其中包含矽或氧化矽之任何此等金屬氧化物材料。
導電層可具有單層結構或二或多層的堆疊結構。例如，該導電層可具有可具有包含矽的鋁膜的單層結構，其中鈦膜堆疊於鋁膜上的兩層結構，或其中依鈦膜、鋁膜和鈦膜之順序堆疊的三層結構。此處，使用包含鈦之材料形成導電層，然後處理成為閘極電極178。
接著，形成層間絕緣層170和層間絕緣層172於閘極絕緣層166和閘極電極178之上(見圖18B)。可以PVD法、CVD法等形成層間絕緣層170和層間絕緣層172。可使用包含無機絕緣材料，例如氧化矽、氧化氮化矽、氮化矽、氧化鉿、氧化鋁和氧化鉭的材料，形成層間絕緣層170和層間絕緣層172。應注意雖然在此實施例中使用層 間絕緣層170和層間絕緣層172之堆疊結構，但本發明所揭示之實施例並不侷限於此。亦可使用單層結構或包含三或多層的堆疊結構。
應注意較佳形成層間絕緣層172以便具有平坦化表面。這是因為當形成層間絕緣層172以便具有平坦化表面時，可於層間絕緣層172之上有利地形成電極、導線、或之類。
接著，在閘極絕緣層166、層間絕緣層170、和層間絕緣層172中形成到達電極136a、電極136b、電極136c、源極或汲極電極142a、和源極或汲極電極142b的開孔。接著，形成導電層以便被嵌入至該等開孔中。接著，以諸如蝕刻或CMP之方法移除部份導電層，使得暴露層間絕緣層172且形成電極154a、電極154b、電極154c、電極154d、和電極154e(見圖18C)。
可以例如使用遮罩之蝕刻的方法形成開孔。可以例如使用光罩之曝光的方法形成該遮罩。可使用濕蝕刻或乾蝕刻作為該蝕刻；就微製程而言，較佳使用乾蝕刻。
可以諸如PVD法或CVD法之膜形成法形成導電層。例如可使用導電材料，諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧或任何此等材料之合金或化合物(例如，氮化物)來形成導電層。
具體而言，可採用一方法，例如，其中在包含該等開孔之區域中以PVD法形成薄鈦膜以及以CVD法形成薄氮化鈦膜，然後形成鎢膜以被嵌入至該等開孔中。此處，以 PVD法形成的鈦膜具有減少可形成於較低電極(此處為電極136a、電極136b、電極136c、源極或汲極電極142a、源極或汲極電極142b、及之類)之表面上的氧化物膜以降低與較低電極的接觸電阻的功能。在形成鈦膜之後形成的氮化鈦膜具有防止導電材料擴散的屏障功能。在形成鈦、氮化鈦等之屏障膜之後可以電鍍法形成銅膜。應注意不僅可採用所謂的單鑲嵌方法亦可採用雙鑲嵌方法。
當移除部分的導電層之後，較佳實施處理使得層間絕緣層172的暴露表面；電極154a、電極154b、電極154c、電極154d、和電極154e的表面；及之類被平坦化。以此方式平坦化該等表面，藉此可在之後的步驟中有利地形成電極、導線、或之類。
接著，進一步形成絕緣層156，且在絕緣層156中形成到達電極154a、電極154b、電極154c、電極154d和電極154e的開孔。在形成導電層以被嵌入至該等開孔中之後，藉由諸如蝕刻或CMP之方法移除部分的導電層。因此，暴露絕緣層156，且形成電極158a、電極158b、電極158c和電極158d(見圖18D)。此步驟相同於形成電極154a等的步驟；因此省略詳細描述。
在以上述方法形成電晶體402的情況中，氧化物半導體層140中的氫濃度為5×1019/cm3或更少，且電晶體402的關閉狀態電流為1×10-13A或更少。藉由應用以如上述充分降低氫濃度及供應氧而高度純化之氧化物半導體層140，可獲得具有優良特性的電晶體402。
應注意，較佳為在減少氫濃度之後立即供應氧至氧化物半導體層140，因為氫、水、或之類不可能進入氧化物半導體層，因此可實現有極佳特性的氧化物半導體層。不用說，減少氫濃度之處理和供應氧之處理不需要連續實施，只要可實現有良好特性的氧化物半導體層即可。例如，在這兩種處理之間可實施其他處理。或者，可同時實施這兩種處理。
因為非揮發性閂鎖電路包括使用氧化物半導體以外之材料而形成在下部的電晶體160以及使用氧化物半導體而形成在上部的電晶體402，因而能夠製造具有電晶體和使用非揮發性閂鎖電路之半導體裝置兩者特性的優良非揮發性閂鎖電路。
雖然已進行了許多氧化物半導體之特質，例如能態密度(DOS)的研究，但他們不包括充分地降低自身局部性能態的想法。依據本發明所揭示之一實施例，藉由移除可能影響局部性能態的水或氫氣來形成高純度氧化物半導體。這是基於充分地減少自身局部性能態的想法。此種高純度氧化物半導體可製造非常優良之工業產品。
應注意當移除氫、水、或之類時，在某些情況中亦移除氧。因此，較佳藉由供應氧氣至由氧空缺所產生之金屬懸空鍵而降低由氧空缺所造成之局部性能態來獲得更高純度(i型)氧化物半導體。例如，可以下列方式降低由氧空缺所造成之局部性能態：形成具有過量氧之氧化物膜與通道形成區緊密接觸；並於200℃至400℃，典型約為 250℃實施熱處理，使得自該氧化物膜供應氧至氧化物半導體。惰性氣體氛圍在第二熱處理期間可能被改變為包含氧之氛圍。此外，可能改變前述氛圍；藉由在第二熱處理之後立即在氧氣氛圍或充分移除氫氣或水之氛圍中接受溫度下降處理，該氧化物半導體層亦可供應有氧。
氧化物半導體之缺陷被認為是歸因於在由於過量氫氣造成之導電帶下的0.1eV至0.2eV之能階，由於氧氣不足導致之深能階或之類。完全地移除氫氣且充分地供應氧氣以消除此缺陷可為正確的技術思考。
氧化物半導體一般被認為是n型半導體；然而，依據本發明所揭示之實施例，藉由移除諸如水和氫氣的雜質及供應為氧化物半導體之成分的氧而實現i型半導體。在此範疇中，可以說本發明所揭示之實施例包括新穎的技術特徵，因為其與諸如添加雜質的矽的i型半導體不相同。
利用使用氧化物半導體作為半導體材料形成通道形成區的電晶體，其作用為資料保存部的開關元件，針對依據本實施例之非揮發性閂鎖電路，可實現一非揮發性閂鎖電路，其具有寬操作溫度範圍，且即使在高溫可穩定地操作，以及其中即使在電源關閉之後儲存資料之邏輯狀態亦不消失，或一設置有資料保存部的閂鎖電路，其更新週期係足夠長。因為資料寫入係藉由開關該電晶體而實施，重寫之次數大致上並沒有限制。此外，寫入電壓幾乎同等於電晶體之臨界電壓；因此，可在低電壓實施資料寫入。再者，直接供應電位至資料儲存部；因此，可將儲存作為資 料的電荷量中的變異抑制到很小，且可輕易地讀取資料。
藉由使用非揮發性閂鎖電路可提供各種邏輯電路。例如，藉由關閉未使用之區塊的電源來降低功率消耗。此外，因為即使當關閉電源時邏輯狀態仍被儲存，因而系統可高速且低功率地於電源導通時開始或於電源關閉時終止。
此實施例中描述的結構、方法及之類可與其他實施例中所述之任何結構、方法及之類做適當結合。
[實施例3]
在此實施例中，將參考圖19A和19B說明本發明所揭示之一實施例的非揮發性閂鎖電路的組態和操作。
圖19A說明非揮發性閂鎖電路400的組態，其包括閂鎖部411和用於保存閂鎖部之資料的資料保存部401。圖19B說明非揮發性閂鎖電路400之時序圖的範例。
圖19A為具體說明圖1中閂鎖部411之組態的範例。圖19A為圖1中閂鎖部411之組態的範例，其中將反相器412用於第一元件且將反相器413用於第二元件。電晶體402之結構相似於實施例1或實施例2之結構。
閂鎖部411包括反相器412和反相器413。閂鎖部411具有具有其中反相器412之輸出電連接至反相器413之輸入，且反相器413之輸出電連接至反相器412之輸入的迴路結構。此外，閂鎖部411包括開關器431和開關器432，且反相器413之輸出經由開關器432電連接至反相 器412之輸入。
反相器412之輸入經由開關器431電連接於供應有閂鎖電路之輸入信號的導線414。反相器412之輸出電連接於供應有閂鎖電路之輸出信號的導線415。連接反相器412之輸入的節點被稱為節點P。節點P電連接於供應有閂鎖電路之輸入信號的導線414。並且，節點P亦電連接於反相器413之輸出。應注意節點P的電位和反相器412之輸入電位相同。
在資料保存部401中，使用氧化物半導體作為半導體材料形成通道形成區的電晶體402被用作開關元件。此外，資料保存部401包括電容器404，其電連接於電晶體402之源極電極和汲極電極之其中一者。電容器404之電極之其中一者電連接於電晶體402之源極電極和汲極電極之其中一者。電晶體之源極電極和汲極電極之其中另一者電連接於閂鎖部中反相器412之輸入(節點P)。
此外，電晶體之源極電極和汲極電極之其中另一者經由開關器431電連接於供應有閂鎖電路之輸入信號的導線414。電容器404之其他電極供應有電位Vc。電晶體402和電容器404彼此電連接之節點被稱為節點S。
使用氧化物半導體的電晶體402具有將保存在閂鎖部411的資料寫入資料保存部401之電容器404的功能。此外，電晶體402具有保存已寫入資料保存部401之電容器404中的資料的功能。並且，電晶體402具有將保存在資料保存部401之電容器404中的資料讀取至閂鎖部411的 功能。
導線414供應有來自前一階段之電路的輸入信號IN的電位。次一階段的電路供應有導線415的電位作為輸出信號OUT。開關器431供應有時脈信號Φ1的電位。當時脈信號Φ1供應有高位準電位時，導通開關器431。開關器432供應有時脈信號Φ2的電位。當時脈信號Φ2供應有高位準電位時，導通開關器432。電晶體402的閘極供應有控制信號ΦLS的電位。當控制信號ΦLS供應有高位準電位時，導通電晶體402。在一般操作週期中，時脈信號Φ2具有時脈信號Φ1的反相信號。此處，顯示當控制信號和時脈信號的電位係在高位準時，導通電晶體和開關器的範例。
閂鎖部411之反相器412和反相器413之各者供應有高位準電源電壓VDD和低位準電源電壓VSS。
接著，圖19B說明在非揮發性閂鎖電路400處於操作狀態(操作週期)之週期和在非揮發性閂鎖電路400處於停止狀態(非操作週期)之週期中，輸入信號IN、輸出信號OUT、控制信號ΦLS、時脈信號Φ1、和時脈信號Φ2之電位的時序圖的範例。此外，圖19B說明資料保存部401之節點S、閂鎖部411之節點P、和閂鎖部411之反相器412和反相器413之電源電壓VDD-L的電位。節點S表示電容器404之電極之其中一者的電位。應注意電容器404之其他電極供應有預定電位Vc，例如，接地電位。
在圖19B中，週期a、週期b、週期d、和週期e之各者為非揮發性閂鎖電路400處於操作狀態的週期(操作週期)，而週期c為非揮發性閂鎖電路400處於停止狀態的週期(非操作週期)。在週期a和週期e之各者中，非揮發性閂鎖電路400處於正常操作週期，時脈信號Φ1和時脈信號Φ2之各者交替地供應有高位準電位或低位準電位。週期b為在非操作週期之前的準備週期。週期b亦被稱為下降週期。週期d為在非操作週期和供應電源之後重啟正常操作週期之間的準備週期。週期d亦被稱為上升週期。
當在正常操作週期(週期a)中時脈信號Φ1供應有高位準電位及時脈信號Φ2供應有低位準電位時，關閉開關器432且切斷反相器迴路，導通開關器431，且輸入信號的電位被輸入至反相器412。輸入信號的電位被反相器412反相且被供應至次一階段的電路作為輸出信號OUT。當時脈信號Φ1供應有高位準電位時，若輸入信號的電位係高位準，可獲得具有低位準電位的輸出信號。當時脈信號Φ1供應有高位準電位時，若輸入信號的電位係低位準，可獲得具有高位準電位的輸出信號。
當時脈信號Φ1供應有低位準電位且時脈信號Φ2供應有高位準電位時，關閉開關器431，導通開關器432而形成反相器迴路，且保存輸出信號OUT的電位(鎖存資料，即，保存閂鎖電路的邏輯狀態)。
在正常操作週期中，控制信號ΦLS供應有關閉電晶體 402之電位而未供應有導通電晶體402的電位。節點S具有對應於已被保存之電荷的電位。此處，節點S之電位被設定為未定義之值。
接著，當在非操作週期之前的準備週期(週期b)中控制信號ΦLS供應有導通電晶體402的電位時，導通電晶體402且節點S供應有閂鎖部中之反相器412之輸入(節點P)的電位(此操作對應於寫入)。當閂鎖部411中之反相器412之輸入(節點P)的電位被設為高位準時，節點S之電位係高位準。對應於該電位之電荷被累積於節點S中。
之後，藉由將關閉電晶體402之電位供應給控制信號ΦLS來關閉電晶體402，且節點S變成浮動狀態。因此，保存累積於節點S中的電荷而無任何改變(保存)。
應注意，在週期b中，時脈信號Φ2和時脈信號Φ1保存在週期a終止時的電位係足夠的。或者，藉由將時脈信號Φ2之電位固定至高位準且將時脈信號Φ1之電位固定至低位準，可鎖存在週期a終止時的資料。
接著，在非操作週期(週期c)中，停止供應電源且降低電源電壓VDD-L的電位。時脈信號Φ1、時脈信號Φ2、輸入信號IN、和輸出信號OUT的電位可為在VDD和VSS之間的任何值。在此期間，控制信號ΦLS的電位被保持在低位準使得關閉電晶體402。例如，該等電位被保持在接地電位。在非操作週期(週期c)中，藉由關閉電晶體402而保存累積在節點S中的電荷(保存)。
接著，在非操作週期和重啟正常操作週期之間的準備週期(週期d)中，供應電源，且時脈信號Φ2和時脈信號Φ1之電位各被固定在低位準。雖然節點P和輸出信號OUT的電位相依於供應電源之前的節點P的電位、輸出信號OUT的電位、及之類，但此處認為節點P具有低位準電位且輸出信號OUT具有高位準電位。
接著，當控制信號ΦLS供應有導通電晶體402之電位時，導通電晶體402且保存在節點S中的電位被供應至閂鎖部411。具體而言，分佈電荷至節點S和反相器412之輸入(節點P)，且反相器412之輸入(節點P)供應有對應於累積在節點S中之電荷的電位。此處，分佈累積在節點S中之電荷至閂鎖部411，升高反相器412之輸入(節點P)之電位，並在一度程度上降低節點S之電位。因此，反相器412之輸入(節點P)和節點S各實質上具有高位準電位。
接著，閂鎖部中之節點P的電位被反相器412反相且被供應至次一階段的電路作為輸出信號OUT。此處所示為一範例，其中保存在節點S中的電位和供應至閂鎖部之節點P的電位係位於高位準，而可獲得具有低位準電位之輸出信號。因而，該閂鎖電路之邏輯狀態可被回復至非操作週期之前的邏輯狀態。
之後，藉由將關閉電晶體402之電位供應至控制信號ΦLS而關閉電晶體402，且節點S變成浮動狀態。因此，保存累積在節點S中的電荷而無任何改變(保存)。可在 控制信號ΦLS接著供應有導通電晶體402之電位時重寫累積在節點S中的電荷。因此，保存累積在節點S中的電荷而無任何改變，直到控制信號ΦLS接著供應有導通電晶體402之電位時。
此外，在週期d中，可在控制信號ΦLS供應有導通電晶體402之電位之後提供將時脈信號Φ2設為高位準的週期。當時脈信號Φ2供應有高位準電位，導通開關器432，並形成反相迴路。當形成反相迴路時，輸出信號OUT和節點P各供應有高位準電位或低位準電位，且保存該等電位(鎖存資料)。
如上述，藉由分佈電荷至節點S和反相器412之輸入(節點P)將資料讀取至閂鎖部。在將對應於高位準電位之電荷累積於節點S中的情況中，在電荷被分佈至節點S和反相器412之輸入(節點P)之後，反相器412之輸入(節點P)的電位被設定為高於反相器412之臨界值(將反相器之輸出反相的輸入電位)而不相依於導通電晶體402之前的反相器412之輸入(節點P)的電位。
在將對應於低位準電位之電荷累積於節點S中的情況中，在電荷被分佈至節點S和反相器412之輸入(節點P)之後，反相器412之輸入(節點P)的電位被設定為低於反相器412之臨界值(將反相器之輸出反相的輸入電位)而不相依於導通電晶體402之前的反相器412之輸入(節點P)的電位。
為了達到上述，例如，節點S之電容量大於節點P之 電容量係較佳的。換句話說，電連接至節點S之電容器404的電容量大於電連接至節點P之反相器412的輸入電容量(輸入電容量對應於反相器之電晶體的閘極電容量)係較佳的。此外，在週期d中，提供將電位Vc設定為VDD和VSS之間的值的週期係有效的。因而，可更穩定地實施讀取操作。
以此方式，不限於節點P具有低位準電位且輸出信號OUT具有高位準電位的情況，亦可在節點P具有高位準電位且輸出信號OUT具有低位準電位的情況中將資料讀取至閂鎖部。此外，不限於將對應於高位準電位之電荷累積於節點S中的情況，即使在累積對應於低位準電位之電荷的情況中，亦可將資料讀取至閂鎖部。
接著，時脈信號Φ1和時脈信號Φ2之各者交替地供應有高位準電位或低位準電位以成為正常操作狀態(週期e)。在正常操作狀態(週期e)起始時，可自相同於前一正常操作週期(週期a)之終止時的電位(相同狀態)，或自週期a之終止時的電位之反相電位(此反相電位亦被稱為週期a之後續狀態)，起始時脈信號Φ1和時脈信號Φ2之操作。
利用使用氧化物半導體作為半導體材料形成通道形成區的電晶體，其作用為資料保存部的開關元件，針對依據本實施例之非揮發性閂鎖電路，可實現一非揮發性閂鎖電路，其具有寬操作溫度範圍，且即使在高溫可穩定地操作，以及其中即使在電源關閉之後儲存資料之邏輯狀態亦 不消失，或一設置有資料保存部的閂鎖電路，其更新週期係足夠長。因為資料寫入係藉由開關該電晶體而實施，重寫之次數大致上並沒有限制。此外，寫入電壓幾乎同等於電晶體之臨界電壓；因此，可在低電壓實施資料寫入。再者，直接供應電位至資料儲存部；因此，可將儲存作為資料的電荷量中的變異抑制到很小，且可輕易地讀取資料。
藉由使用非揮發性閂鎖電路可提供各種邏輯電路。例如，藉由關閉未使用之區塊的電源來降低功率消耗。此外，因為即使當關閉電源時邏輯狀態仍被儲存，因而系統可高速且低功率地於電源導通時開始或於電源關閉時終止。
此實施例可與其他任何實施例自由地結合。
[實施例4]
在此實施例中，將參照圖20A說明本發明所揭示之一實施例的非揮發性閂鎖電路之操作的另一範例。非揮發性閂鎖電路之組態和圖19A所示相同，且此範例中時序圖和圖19B中所示相異。
接著，圖20A說明在非揮發性閂鎖電路400處於操作狀態(操作週期)之週期和在非揮發性閂鎖電路400處於停止狀態(非操作週期)之週期中，輸入信號IN、輸出信號OUT、控制信號ΦLS、時脈信號Φ1、和時脈信號Φ2之電位的時序圖的範例。此外，圖20A說明資料保存部401之節點S、閂鎖部411之節點P、和電源電壓VDD-L的電 位。節點S表示電容器404之電極之其中一者的電位。應注意電容器404之其他電極供應有電位Vc。
在圖20A中，週期a、週期b、週期d、和週期e之各者為非揮發性閂鎖電路400處於操作狀態的週期(操作週期)，而週期c為非揮發性閂鎖電路400處於停止狀態的週期(非操作週期)。在週期a和週期e之各者中，非揮發性閂鎖電路400處於正常操作週期，時脈信號Φ1和時脈信號Φ2之各者交替地供應有高位準電位或低位準電位。週期b為在非操作週期之前的準備週期。週期b亦被稱為下降週期。週期d為在非操作週期和重啟正常操作週期之間的準備週期。週期d亦被稱為上升週期。
在圖20A中，週期a、週期b、和週期c之操作相似於圖19B中所示。接著，在非操作週期和供應電源之後重啟正常操作週期之間的準備週期(週期d)中，時脈信號Φ2和時脈信號Φ1之電位各被固定至低位準。雖然節點P和輸出信號OUT的電位相依於供應電源之前的節點P的電位、輸出信號OUT的電位、及之類，但此處認為節點P具有低位準電位且輸出信號OUT具有高位準電位。
接著，當控制信號ΦLS供應有導通電晶體402之電位時，導通電晶體402且保存在節點S中的電位被供應至閂鎖部411。具體而言，分佈電荷至節點S和反相器412之輸入(節點P)，且反相器412之輸入(節點P)供應有對應於累積在節點S中之電荷的電位。此處，分佈累積在節點S中之電荷至閂鎖部411，升高反相器412之輸入 (節點P)之電位，並在一度程度上降低節點S之電位。
因此，反相器412之輸入(節點P)和節點S實質上各具有高位準電位。接著，閂鎖部中的節點P之電位被反相器412反相且被供應至次一階段的電路作為輸出信號OUT。此處所示為一範例，其中保存在節點S中的電位和供應至閂鎖部之節點P的電位各位於高位準，而可獲得具有低位準電位的輸出信號。因而，該閂鎖電路之邏輯狀態可被回復至非操作週期之前的邏輯狀態。
接著，當控制信號ΦLS供應有導通電晶體402之電位時，時脈信號Φ2供應有高位準電位。當時脈信號Φ2供應有高位準電位時，導通開關器432，且形成反相迴路。當形成反相迴路時，輸出信號OUT和節點P各供應有高位準電位或低位準電位，電位被保存(鎖存資料)。
特別是，由於電荷被分佈到節點S和反相器412之輸入(節點P)，即使反相器412之輸入(節點P)的電位自高位準電位或低位準電位位移至一定程度，高位準電位或低位準電位會再次被供應。接著，供應節點P之電位至節點S。因而，即使節點S的電位自高位準電位或低位準電位位移至一定程度，高位準電位或低位準電位會再次被供應。因此，節點S的電位可被回復至改變之前的電位(此操作亦被稱為重寫)。
之後，藉由將關閉電晶體402之電位供應至控制信號ΦLS而關閉電晶體402，且節點S變成浮動狀態。因此，保存累積在節點S中的電荷而無任何改變(保存)。可在 控制信號ΦLS接著供應有導通電晶體402之電位時重寫累積在節點S中的電荷。因此，保存累積在節點S中的電荷而無任何改變，直到控制信號ΦLS接著供應有導通電晶體402之電位時。
如上述，藉由分佈電荷至節點S和反相器412之輸入(節點P)將資料讀取至閂鎖部。在將對應於高位準電位之電荷累積於節點S中的情況中，在電荷被分佈至節點S和反相器412之輸入(節點P)之後，反相器412之輸入(節點P)的電位被設定為高於反相器412之臨界值(將反相器之輸出反相的輸入電位)而不相依於導通電晶體402之前的反相器412之輸入(節點P)的電位。
在將對應於低位準電位之電荷累積於節點S中的情況中，在電荷被分佈至節點S和反相器412之輸入(節點P)之後，反相器412之輸入(節點P)的電位被設定為低於反相器412之臨界值(將反相器之輸出反相的輸入電位)而不相依於導通電晶體402之前的反相器412之輸入(節點P)的電位。
為了達到上述，例如，節點S之電容量大於節點P之電容量係較佳的。換句話說，電連接至節點S之電容器404的電容量大於電連接至節點P之反相器412之輸入電容量的電容量(輸入電容量對應於反相器之電晶體的閘極電容量)係較佳的。此外，在週期d中，提供將電位Vc設定為VDD和VSS之間的值的週期係有效的。因而，可更穩定地實施讀取操作。
以此方式，不限於節點P具有低位準電位且輸出信號OUT具有高位準電位的情況，亦可在節點P具有高位準電位且輸出信號OUT具有低位準電位的情況中將資料讀取至閂鎖部。此外，不限於將對應於高位準電位之電荷累積於節點S中的情況，即使在累積對應於低位準電位之電荷的情況中，亦可將資料讀取至閂鎖部。
接著，時脈信號Φ1和時脈信號Φ2之各者交替地供應有高位準電位或低位準電位以成為正常操作狀態(週期e)。在正常操作狀態(週期e)起始時，可自相同於前一正常操作週期(週期a)之終止時的電位(相同狀態)，或自週期a之終止時的電位之反相電位(此反相電位亦被稱為週期a之後續狀態)，起始時脈信號Φ1和時脈信號Φ2之操作。
利用使用氧化物半導體作為半導體材料形成通道形成區的電晶體，其作用為資料保存部的開關元件，針對依據本實施例之非揮發性閂鎖電路，可實現一非揮發性閂鎖電路，其具有寬操作溫度範圍，且即使在高溫可穩定地操作，以及其中即使在電源關閉之後儲存資料之邏輯狀態亦不消失，或一設置有資料保存部的閂鎖電路，其更新週期係足夠長。
因為資料寫入係藉由開關該電晶體而實施，重寫之次數大致上並沒有限制。此外，寫入電壓幾乎同等於電晶體之臨界電壓；因此，可在低電壓實施資料寫入。再者，直接供應電位至資料儲存部；因此，可將儲存作為資料的電 荷量中的變異抑制到很小，且可輕易地讀取資料。
藉由使用非揮發性閂鎖電路可提供各種邏輯電路。例如，藉由關閉未使用之區塊的電源來降低功率消耗。此外，因為即使當關閉電源時邏輯狀態仍被儲存，因而系統可高速且低功率地於電源導通時開始或於電源關閉時終止。
此實施例可與其他任何實施例自由地結合。
[實施例5]
在此實施例中，將參照圖20B說明本發明所揭示之一實施例的非揮發性閂鎖電路之操作的另一範例。非揮發性閂鎖電路之組態和圖19A所示相同，且此範例中時序圖和圖19B及圖20A中所示相異。
接著，圖20A說明在非揮發性閂鎖電路400處於操作狀態(操作週期)之週期和在非揮發性閂鎖電路400處於停止狀態(非操作週期)之週期中，輸入信號IN、輸出信號OUT、控制信號ΦLS、時脈信號Φ1、和時脈信號Φ2之電位的時序圖的範例。此外，圖20A說明資料保存部401之節點S、閂鎖部411之節點P、和電源電壓VDD-L的電位，以及電容器404之其他電極的電位Vc。節點S表示電容器404之電極之其中一者的電位。
在圖20B中，週期a、週期b、週期d、和週期e之各者為非揮發性閂鎖電路400處於操作狀態的週期(操作週期)，而週期c為非揮發性閂鎖電路400處於停止狀態 的週期(非操作週期)。在週期a和週期e之各者中，非揮發性閂鎖電路400處於正常操作週期，時脈信號Φ1和時脈信號Φ2之各者交替地供應有高位準電位或低位準電位。週期b為在非操作週期之前的準備週期。週期b亦被稱為下降週期。週期d為在非操作週期和供應電源之後重啟正常操作週期之間的準備週期。週期d亦被稱為上升週期。
在圖20B中，週期a、週期b、和週期c之操作相似於圖19B中所示。接著，在非操作週期和重啟正常操作週期之間的準備週期(週期d)中，供應電源，且時脈信號Φ2和時脈信號Φ1之電位各被固定至低位準。雖然節點P和輸出信號OUT的電位相依於供應電源之前的節點P的電位、輸出信號OUT的電位、及之類，但此處認為節點P具有低位準電位且輸出信號OUT具有高位準電位。
接著，當控制信號ΦLS供應有導通電晶體402之電位時，導通電晶體402且保存在節點S中的電位被供應至閂鎖部411。具體而言，分佈電荷至節點S和反相器412之輸入(節點P)。接著，在控制信號ΦLS供應有導通電晶體402之電位時，電容器之其他電極的電位Vc供應有預定電位。自低位準電位升高電位Vc以成為在低位準電位和高位準電位之間的電位。
因而，反相器412之輸入(節點P)供應有將電容器之其他電極的電位Vc之增加與取決於分佈至反相器412之輸入(節點P)和節點S之電荷的電位相加的電位。此 處，累積於節點S中的電荷被分佈至閂鎖部411且電位Vc供應有預定電位，升高反相器412之輸入(節點P)的電位，並降低節點S的電位至一定程度。因此，反相器412之輸入(節點P)和節點S實質上各具有高位準電位。
接著，閂鎖部中的節點P的電位被反相器412反相並被供應至次一階段的電路作為輸出信號OUT。因而，可將該閂鎖電路之邏輯狀態回復至非操作週期之前的邏輯狀態。之後，將電容器之其他電極的電位Vc回復至低位準電位。
接著，當控制信號ΦLS供應有導通電晶體402之電位時，時脈信號Φ2供應有高位準電位。當時脈信號Φ2供應有高位準電位時，導通開關器432，且形成反相迴路。當形成反相迴路時，輸出信號OUT和節點P各供應有高位準電位或低位準電位，電位被保存(鎖存資料)。
特別是，由於電荷被分佈到節點S和反相器412之輸入(節點P)，即使反相器412之輸入(節點P)的電位自高位準電位或低位準電位位移至一定程度，高位準電位或低位準電位會再次被供應。接著，供應節點P之電位至節點S。因而，即使節點S的電位自高位準電位或低位準電位位移至一定程度，高位準電位或低位準電位會再次被供應。因此，節點S的電位可被回復至改變之前的電位(此操作亦被稱為重寫)。
之後，藉由將關閉電晶體402之電位供應至控制信號 ΦLS而關閉電晶體402，且節點S變成浮動狀態。因此，保存累積在節點S中的電荷而無任何改變(保存)。可在控制信號ΦLS接著供應有導通電晶體402之電位時重寫累積在節點S中的電荷。因此，保存累積在節點S中的電荷而無任何改變，直到控制信號ΦLS接著供應有導通電晶體402之電位時。
如上述，藉由分佈電荷至節點S和反相器412之輸入(節點P)將資料讀取至閂鎖部。在將對應於高位準電位之電荷累積於節點S中的情況中，在電荷被分佈至節點S和反相器412之輸入(節點P)之後，反相器412之輸入(節點P)的電位被設定為高於反相器412之臨界值(將反相器之輸出反相的輸入電位)而不相依於導通電晶體402之前的反相器412之輸入(節點P)的電位。
在將對應於低位準電位之電荷累積於節點S中的情況中，在電荷被分佈至節點S和反相器412之輸入(節點P)之後，反相器412之輸入(節點P)的電位被設定為低於反相器412之臨界值(將反相器之輸出反相的輸入電位)而不相依於導通電晶體402之前的反相器412之輸入(節點P)的電位。
為了達到上述，例如，節點S之電容量大於節點P之電容量係較佳的。換句話說，電連接至節點S之電容器404的電容量大於電連接至節點P之反相器412之輸入電容量(輸入電容量對應於反相器之電晶體的閘極電容量)係較佳的。此外，在週期d中，提供將電位Vc設定為 VDD和VSS之間的值的週期係有效的。因而，可更穩定地實施讀取操作。
以此方式，不限於節點P具有低位準電位且輸出信號OUT具有高位準電位的情況，亦可在節點P具有高位準電位且輸出信號OUT具有低位準電位的情況中將資料讀取至閂鎖部。此外，不限於將對應於高位準電位之電荷累積於節點S中的情況，即使在累積對應於低位準電位之電荷的情況中，亦可將資料讀取至閂鎖部。
特別是，如此實施例中所述，當控制信號ΦLS供應有導通電晶體402之電位時，電容器之其他電極的電位Vc供應有預定電位，使得可更穩定地實施讀取操作。
例如，在電容器404之電容量為小的情況或在停止供應電源很長一段時間的情況中，很難維持在電荷分佈之後的反相器412之輸入(節點P)的電位與反相器412之臨界值(將反相器之輸出反相的輸入電位)的關係；因此，會有讀取穩定性可能惡化的可能性。
即使在此種情況中，藉由將預定電位供應至電容器之其他電極的電位Vc，可維持前述電位關係以及可將其電位差維持盡可能大。因此，可實施穩定讀取。換句話說，即使在電容器具有較小電容量的情況中，仍可實施讀取操作，因此能夠微型化。再者，可使資料保存週期更長。
應注意回復電容器之其他電極的電位Vc至低位準電位的時點可在時脈信號Φ2供應有高位準電位之後。在控制信號ΦLS供應有關閉電晶體402之電位之前，可將電容 器之其他電極的電位回復至低位準電位。
接著，時脈信號Φ1和時脈信號Φ2之各者交替地供應有高位準電位或低位準電位以成為正常操作狀態(週期e)。在正常操作狀態(週期e)起始時，可自相同於前一正常操作週期(週期a)之終止時的電位(相同狀態)，或自週期a之終止時的電位之反相電位(此反相電位亦被稱為週期a之後續狀態)，起始時脈信號Φ1和時脈信號Φ2之操作。
利用使用氧化物半導體作為半導體材料形成通道形成區的電晶體，其作用為資料保存部的開關元件，針對依據本實施例之非揮發性閂鎖電路，可實現一非揮發性閂鎖電路，其具有寬操作溫度範圍，且即使在高溫可穩定地操作，以及其中即使在電源關閉之後儲存資料之邏輯狀態亦不消失，或一設置有資料保存部的閂鎖電路，其更新週期係足夠長。
因為資料寫入係藉由開關該電晶體而實施，重寫之次數大致上並沒有限制。此外，寫入電壓幾乎同等於電晶體之臨界電壓；因此，可在低電壓實施資料寫入。再者，直接供應電位至資料儲存部；因此，可將儲存作為資料的電荷量中的變異抑制到很小，且可輕易地讀取資料。此外，可減少資料保存部之電容器的電容量且可減少電容器的尺寸，因此能夠微型化。
藉由使用非揮發性閂鎖電路可提供各種邏輯電路。例如，藉由關閉未使用之區塊的電源來降低功率消耗。此 外，因為即使當關閉電源時邏輯狀態仍被儲存，因而系統可高速且低功率地於電源導通時開始或於電源關閉時終止。
此實施例可與其他任何實施例自由地結合。
[實施例6]
在此實施例中，將參照圖21說明包括複數個非揮發性閂鎖電路之邏輯電路的組態，該等非揮發性閂鎖電路之各者為本發明所揭示之實施例。
圖21說明包括兩個非揮發性閂鎖電路400之邏輯電路的組態，該等揮發性閂鎖電路400各包括閂鎖部411及用於保存閂鎖部之資料的資料保存部401。此邏輯電路被稱為D-FF且被用作為CPU或各種邏輯電路中的暫存器。
資料保存部401之組態相似於圖1中所示。閂鎖部411之組態為一範例，其中在圖1之閂鎖部411的組態中，NAND用於第一元件且時鐘反相器用於第二元件。
閂鎖部411包括NAND 412和時鐘反相器413。閂鎖部411具有具有其中NAND 412之輸出電連接至時鐘反相器413之輸入，且時鐘反相器413之輸出電連接至NAND 412之輸入的迴路結構。此外，閂鎖部411包括類比開關器431。
NAND 412之其中一個輸入經由類比開關器431電連接至供應有閂鎖電路400之輸入信號的導線414。NAND 412之輸出電連接至供應有閂鎖電路400之輸出信號的導 線415。NAND 412之其他輸入電連接至供應有信號RSTB的導線。類比開關器431供應有時脈信號和時脈信號的反相信號。時鐘反相器413供應有時脈信號和時脈信號的反相信號。
圖21中的邏輯電路包括非揮發性閂鎖電路400a和非揮發性閂鎖電路400b作為前述之該等非揮發性閂鎖電路400。非揮發性閂鎖電路400a電連接至供應有來自前一階段之電路的輸入信號的電位的導線414。供應有非揮發性閂鎖電路400a之輸出信號之電位的導線415電連接至供應有非揮發性閂鎖電路400b之輸入信號之電位的導線414。非揮發性閂鎖電路400b電連接至將非揮發性閂鎖電路400b之輸出信號之電位供應至次一階段之電路的導線415。
在非揮發性閂鎖電路400a中，類比開關器431供應有時脈信號Φ1及時脈信號Φ1的反相信號Φ1b，且時鐘反相器413供應有時脈信號Φ2及時脈信號Φ2的反相信號Φ2b。在非揮發性閂鎖電路400b中，類比開關器431供應有時脈信號Φ2及時脈信號Φ2的反相信號Φ2b，且時鐘反相器413供應有時脈信號Φ1及時脈信號Φ1的反相信號Φ1b。
利用使用氧化物半導體作為半導體材料形成通道形成區的電晶體，其作用為資料保存部的開關元件，針對依據本實施例之非揮發性閂鎖電路，可實現一非揮發性閂鎖電路，其具有寬操作溫度範圍，且即使在高溫可穩定地操作，以及其中即使在電源關閉之後儲存資料之邏輯狀態亦 不消失，或一設置有資料保存部的閂鎖電路，其更新週期係足夠長。
因為資料寫入係藉由開關該電晶體而實施，重寫之次數大致上並沒有限制。此外，寫入電壓幾乎同等於電晶體之臨界電壓；因此，可在低電壓實施資料寫入。再者，直接供應電位至資料儲存部；因此，可將儲存作為資料的電荷量中的變異抑制到很小，且可輕易地讀取資料。
藉由使用非揮發性閂鎖電路可提供各種邏輯電路。例如，藉由關閉未使用之區塊的電源來降低功率消耗。此外，因為即使當關閉電源時邏輯狀態仍被儲存，因而系統可高速且低功率地於電源導通時開始或於電源關閉時終止。
此實施例可與其他任何實施例自由地結合。
[實施例7]
在此實施例中，將參照圖22說明本發明所揭示之一實施例的非揮發性閂鎖電路之組態的另一範例。在此範例中圖22相異於圖1。圖22說明非揮發性閂鎖電路400之組態，其包括閂鎖部411和用於保存閂鎖部之資料的資料保存部401。
圖22中之非揮發性閂鎖電路400包括具有迴路結構之閂鎖部411以及用於保存該閂鎖部之資料的資料保存部401。在具有迴路結構之閂鎖部411中，第一元件(D1)412之輸出電連接於第二元件(D2)413之輸入，且第二 元件(D2)413之輸出電連接於第一元件(D1)412之輸入。
第一元件(D1)412之輸入電連接於供應有閂鎖電路之輸入信號的導線414。第一元件(D1)412之輸出電連接於供應有閂鎖電路之輸出信號的導線415。
當第一元件(D1)412有複數個輸入時，該等輸入之其中一者可電連接於供應有閂鎖電路之輸入信號的導線414。當第二元件(D2)413有複數個輸入時，該等輸入之其中一者可電連接於第一元件(D1)412之輸出。
作為第一元件(D1)412，可使用將輸入信號反相並將得到的信號作為輸出的元件。例如，作為第一元件(D1)412，可使用反相器、NAND、NOR、時鐘反相器或之類。作為第二元件(D2)413，可使用將輸入信號反相並將得到的信號作為輸出的元件。例如，作為第二元件(D2)413，可使用反相器、NAND、NOR、時鐘反相器或之類。
在資料保存部401中，使用電晶體402a和電晶體402b(其使用氧化物半導體作為半導體材料形成通道形成區)之各者作為開關元件。此外，資料保存部401包括電連接至電晶體402a之源極電極或汲極電極的電容器404a，和電連接至電晶體402b之源極電極或汲極電極的電容器404b。
電容器404a之電極之其中一者電連接至電晶體402a之源極電極和汲極電極之其中一者，且電容器404b之電 極之其中一者電連接至電晶體402b之源極電極和汲極電極之其中一者。電晶體402a之源極電極和汲極電極之其中另一者電連接至供應有閂鎖電路的輸入信號的導線414或第一元件(D1)412之輸入。電晶體402b之源極電極和汲極電極之其中另一者電連接至第一元件(D1)412之輸出或供應有閂鎖電路之輸出信號的導線415。電容器404a之另一電極和電容器404b之另一電極各供應有電位Vc。
使用氧化物半導體之電晶體402a和電晶體402b各具有將保存在閂鎖部411之資料寫入資料保存部401之電容器404a和電容器404b的功能。此外，電晶體402a和電晶體402b各具有保存寫入至資料保存部401之電容器404a和電容器404b之資料的功能。並且，電晶體402a和電晶體402b各具有將保存在資料保存部401之電容器404a和電容器404b中的資料讀取至閂鎖部411的功能。
將說明保存在閂鎖部411中之資料寫入資料保存部401之寫入操作，該資料之保存操作、自資料保存部401至閂鎖部411之資料讀取操作、以及該資料的重寫操作。首先，藉由供應導通電晶體402a和電晶體402b之電位至電晶體402a和電晶體402b之各者的閘極電極來導通電晶體402a和電晶體402b。
因而，電容器404a之電極之其中一者供應有保存在該閂鎖部中的資料，即，保存在該閂鎖部中之第一元件(D1)412之輸入電位，且電容器404b之電極之其中一 者供應有保存在該閂鎖部中的第一元件(D1)412之輸出電位。因此，對應於第一元件(D1)412之輸入電位的電荷被累積在電容器404a之電極之其中一者中，且對應於第一元件(D1)412之輸出電位的電荷被累積在電容器404b之電極之其中一者中(此操作對應於寫入)。
之後，以將電晶體402a和電晶體402b之各者的閘極電極之電位設定為關閉電晶體402a和電晶體402b之各者的電位的方式，關閉電晶體402a和電晶體402b。因而，保存累積在電容器404a和電容器404b之電極之其中一者中的電荷(保存)。
此外，藉由供應導通電晶體402a和電晶體402b之電位至電晶體402a和電晶體402b之各者的閘極電極來導通電晶體402a和電晶體402b。因而，該電荷被分佈至電容器404a之電極之其中一者及第一元件(D1)412之輸入，以及被分佈至電容器404b之電極之其中一者及第一元件(D1)412之輸出。因此，第一元件(D1)412之輸入和輸出各供應有對應於累積在電容器404b之電極之其中一者中的電荷的電位。因此，可讀取該資料(讀取)。資料的重寫可以相同於資料之寫入和資料之保存的方式實施。
利用使用氧化物半導體作為半導體材料形成通道形成區的電晶體，其作用為資料保存部的開關元件，針對依據本實施例之非揮發性閂鎖電路，可實現一非揮發性閂鎖電路，其具有寬操作溫度範圍，且即使在高溫可穩定地操 作，以及其中即使在電源關閉之後儲存資料之邏輯狀態亦不消失，或一設置有資料保存部的閂鎖電路，其更新週期係足夠長。
因為資料寫入係藉由開關該電晶體而實施，重寫之次數大致上並沒有限制。此外，寫入電壓幾乎同等於電晶體之臨界電壓；因此，可在低電壓實施資料寫入。再者，直接供應電位至資料儲存部；因此，可將儲存作為資料的電荷量中的變異抑制到很小，且可輕易地讀取資料。
藉由使用非揮發性閂鎖電路可提供各種邏輯電路。例如，藉由關閉未使用之區塊的電源來降低功率消耗。此外，因為即使當關閉電源時邏輯狀態仍被儲存，因而系統可高速且低功率地於電源導通時開始或於電源關閉時終止。
此實施例可與其他任何實施例自由地結合。
[實施例8]
在此實施例中，將參照圖23及圖24A和24B說明本發明所揭示之實施例的非揮發性閂鎖電路的組態和操作。
圖23說明非揮發性閂鎖電路400的組態，其包括閂鎖部411和用於保存閂鎖部之資料的資料保存部401。圖24A和24B各說明非揮發性閂鎖電路400之時序圖的範例。
圖23為一範例，其中具體說明圖22中的閂鎖部411的組態。圖23為圖22中閂鎖部411之組態的範例，其中 將反相器412用於第一元件且將反相器413用於第二元件。電晶體402a和電晶體402b之各結構相似於實施例1或實施例2之結構。
閂鎖部411包括反相器412和反相器413。閂鎖部411具有具有其中反相器412之輸出電連接至反相器413之輸入，且反相器413之輸出電連接至反相器412之輸入的迴路結構。此外，閂鎖部411包括開關器431和開關器432，且反相器413之輸出經由開關器432電連接至反相器412之輸入。
反相器412之輸入經由開關器431電連接於供應有閂鎖電路之輸入信號的導線414。反相器412之輸出電連接於供應有閂鎖電路之輸出信號的導線415。連接反相器412之輸入的節點被稱為節點P。節點P電連接於供應有閂鎖電路之輸入信號的導線414。並且，節點P亦電連接於反相器413之輸出。應注意節點P的電位和反相器412之輸入電位相同。
在資料保存部401中，使用電晶體402a和電晶體402b(其使用氧化物半導體作為半導體材料用於形成通道形成區)之各者作為開關元件。此外，資料保存部401包括電連接至電晶體402a之源極電極或汲極電極的電容器404a，和電連接至電晶體402b之源極電極或汲極電極的電容器404b。
電容器404a之電極之其中一者電連接至電晶體402a之源極電極和汲極電極之其中一者，且電容器404b之電 極之其中一者電連接至電晶體402b之源極電極和汲極電極之其中一者。電晶體402a之源極電極和汲極電極之其中另一者電連接至供應有閂鎖電路的輸入信號的導線414和閂鎖部中之反相器412的輸入(節點P)。
電晶體402b之源極電極和汲極電極之其中另一者電連接至供應有閂鎖電路之輸出信號的導線415及閂鎖部中之反相器412的輸出。電容器404a之另一電極和電容器404b之另一電極各供應有電位Vc。電晶體402a和電容器404a彼此電連接的節點被稱為節點S1，且電晶體402b和電容器404b彼此電連接的節點被稱為節點S2。
使用氧化物半導體之電晶體402a和電晶體402b各具有將保存在閂鎖部411之資料寫入資料保存部401之電容器404a和電容器404b的功能。此外，電晶體402a和電晶體402b各具有保存寫入至資料保存部401之電容器404a和電容器404b之資料的功能。並且，電晶體402a和電晶體402b各具有將保存在資料保存部401之電容器404a和電容器404b中的資料讀取至閂鎖部411的功能。
導線414供應有來自前一階段之電路的輸入信號IN的電位。次一階段的電路供應有導線415的電位作為輸出信號OUT。開關器431供應有時脈信號Φ1的電位。當時脈信號Φ1供應有高位準電位時，導通開關器431。開關器432供應有時脈信號Φ2的電位。當時脈信號Φ2供應有高位準電位時，導通開關器432。電晶體402的閘極供應有控制信號ΦLS的電位。
當控制信號ΦLS供應有高位準電位時，導通電晶體402a和電晶體402b。在一般操作週期中，時脈信號Φ2為時脈信號Φ1的反相信號。此處，顯示當控制信號和時脈信號的電位係在高位準時，導通電晶體和開關器的範例。
閂鎖部411之反相器412和反相器413之各者供應有高位準電源電壓VDD和低位準電源電壓VSS。
接著，圖24A和24B各說明在非揮發性閂鎖電路400處於操作狀態(操作週期)之週期和在非揮發性閂鎖電路400處於停止狀態(非操作週期)之週期中，輸入信號IN、輸出信號OUT、控制信號ΦLS、時脈信號Φ1、和時脈信號Φ2之電位的時序圖的範例。此外，圖24A和24B說明資料保存部401之節點S1和節點S2、閂鎖部411之節點P、以及閂鎖部411之反相器412和反相器413之電源電壓VDD-L的電位。
節點S1表示電容器404a之電極之其中一者的電位。節點S2表示電容器404b之電極之其中一者的電位。應注意電容器404a之其他電極和電容器404b之其他電極各供應有預定電位Vc，例如，接地電位。
首先，說明圖24A。在圖24A中，週期a、週期b、週期d、和週期e之各者為非揮發性閂鎖電路400處於操作狀態的週期(操作週期)，而週期c為非揮發性閂鎖電路400處於停止狀態的週期(非操作週期)。在週期a和週期e之各者中，非揮發性閂鎖電路400處於正常操作週期，時脈信號Φ1和時脈信號Φ2之各者交替地供應有高位 準電位或低位準電位。週期b為在非操作週期之前的準備週期。週期b亦被稱為下降週期。週期d為在非操作週期和重啟正常操作週期之間的準備週期。週期d亦被稱為上升週期。
當在正常操作週期(週期a)中時脈信號Φ1供應有高位準電位及時脈信號Φ2供應有低位準電位時，關閉開關器432且切斷反相器迴路，導通開關器431，且輸入信號的電位被輸入至反相器412。輸入信號的電位被反相器412反相且被供應至次一階段的電路作為輸出信號OUT。當時脈信號Φ1供應有高位準電位時，若輸入信號的電位係高位準，可獲得具有低位準電位的輸出信號。當時脈信號Φ1供應有高位準電位時，若輸入信號的電位係低位準，可獲得具有高位準電位的輸出信號。
當時脈信號Φ1供應有低位準電位且時脈信號Φ2供應有高位準電位時，關閉開關器431，導通開關器432而形成反相器迴路，且保存輸出信號OUT的電位(鎖存資料，即，保存閂鎖電路的邏輯狀態)。
在正常操作週期中，控制信號ΦLS供應有關閉電晶體402a和電晶體402b之電位而未供應有導通電晶體402a和電晶體402b的電位。節點S1和節點S2各具有對應於已被保存之電荷的電位。此處，節點S1和節點S2之各者的電位被設定為未定義之值。
接著，當在非操作週期之前的準備週期(週期b)中，控制信號ΦLS供應有導通電晶體402a和電晶體402b 之電位時，導通電晶體402a和電晶體402b。因而，電容器404a之電極之其中一者(節點S1)供應有閂鎖部中反相器412之輸入(節點P)的電位，且電容器404b之電極之其中一者(節點S2)供應有閂鎖部中反相器412之輸出(或供應有輸出信號之導線415)的電位。
因此，將對應於閂鎖部中反相器412之輸入(節點P)的電位的電荷累積於電容器404a中，且將對應於閂鎖部中反相器412之輸出(或供應有輸出信號之導線415)的電位的電荷累積於電容器404b中(此操作對應於寫入)。例如，當控制信號ΦLS供應有導通電晶體402a和電晶體402b之電位時，若閂鎖部中反相器412之輸入(節點P)的電位位於高位準，則將節點S1的電位設定為高位準。此外，若閂鎖部中反相器412之輸出(或供應有輸出信號之導線415)的電位位於低位準，則將節點S2的電位設定為低位準。
之後，藉由將關閉電晶體402a和電晶體402b之電位供應至控制信號ΦLS來關閉電晶體402a和電晶體402b，且節點S1和節點S2之各者變成浮動狀態。因此，保存累積在節點S1和節點S2中的電荷而無任何改變(保存)。
應注意，在週期b中，時脈信號Φ2和時脈信號Φ1保存在週期a終止時的電位係足夠的。或者，藉由將時脈信號Φ2之電位固定至高位準且將時脈信號Φ1之電位固定至低位準，可鎖存在週期a終止時的資料。
接著，在非操作週期(週期c)中，停止供應電源且 降低閂鎖部411之反相器412和反相器413的電源電壓VDD-L的電位。時脈信號Φ1、時脈信號Φ2、輸入信號IN、輸出信號OUT、及節點P的電位可為在VDD和VSS之間的任何值。在此期間，控制信號ΦLS的電位被保持在低位準使得關閉電晶體402a和電晶體402b。例如，該等電位被保持在接地電位。在非操作週期(週期c)中，藉由關閉電晶體402a和電晶體402b而保存累積在節點S1和節點S2中的電荷(保存)。
接著，起始準備週期(週期d)，其在非操作週期和重啟正常操作週期之間。圖24A說明在當控制信號ΦLS供應有導通電晶體402a和電晶體402b之電位時，節點P和輸出信號OUT的電位位於低位準的情況的範例。
在週期d中，在供應電源至閂鎖部411之反相器412和反相器413之前，將時脈信號Φ2的電位固定至高位準，且將時脈信號Φ1的電位固定至低位準。當控制信號ΦLS在此狀態中供應有導通電晶體402a和電晶體402b之電位時，導通電晶體402a和電晶體402b，且閂鎖部411供應有保存在節點S1和節點S2中的電位。
具體而言，電荷被分佈至節點S1和反相器412之輸入(節點P)，且反相器412之輸入(節點P)供應有對應於累積在節點S1中的電荷的電位。此處，升高反相器412之輸入(節點P)的電位，並降低節點S1的電位至一定程度。
此外，電荷被分佈至節點S2和反相器412之輸出 (或供應有輸出信號之導線415)，且反相器412之輸出(或供應有輸出信號之導線415)供應有對應於累積在節點S2中的電荷的電位。此處，反相器412之輸入(節點P)的電位和節點S2的電位均仍位於低位準。
當在此狀態中供應電源至閂鎖部中的反相器412和反相器413時，藉由反相器412之輸入和輸出之間的電位差以及反相器413之輸入和輸出之間的電位差，將反相器412之輸入(節點P)的電位設定至高位準，且將反相器412之輸出(或供應有輸出信號之導線415)的電位設定至低位準。
因而，將資料保存部的資料讀取至閂鎖部，且閂鎖電路之邏輯狀態可被回復至非操作週期起始之前的邏輯狀態。當在供應電源之前以此方式產生反相器412之輸入與輸出之間的電位差以及反相器413之輸入與輸出之間的電位差時，可使用該閂鎖電路作為差分放大器。因此，相較於圖19B可實施更穩定的讀取。
當供應電源且形成反相回路時，節點P和輸出信號OUT各供應有高位準電位或低位準電位，保存該等電位(資料鎖存)。接著，將節點P的電位和輸出信號OUT的電位分別供應至節點S1和節點S2。因而，節點S1和節點S2再次供應有高位準電位或低位準電位。因此，節點S1和節點S2之電位可被回復至改變之前的電位(此操作亦被稱為重寫)。
之後，藉由將關閉電晶體402a和電晶體402b之電位 供應至控制信號ΦLS來關閉電晶體402a和電晶體402b，且節點S1和節點S2之各者變成浮動狀態。因此，保存累積在節點S1和節點S2中的電荷而無任何改變(保存)。當控制信號ΦLS接著供應有導通電晶體402a和電晶體402b之電位時，可重寫累積於節點S1和節點S2中的電荷。因此，保存累積於節點S1和節點S2中的電荷而無任何改變，直到控制信號ΦLS接著供應有導通電晶體402a和電晶體402b之電位時。
如上述，以分佈電荷至節點S1和反相器412之輸入(節點P)且分佈電荷至節點S2和反相器412之輸出(或供應有輸出信號之導線415)的方式，將資料讀取至閂鎖部。在將對應於高位準電位之電荷累積於節點S1中且將對應於低位準電位之電荷累積於節點S2中的情況中，在電荷分佈之後，反相器412之輸入(節點P)的電位被設定為高於反相器412之輸出(或供應有輸出信號之導線415)的電位，而不相依於導通電晶體402a和電晶體402b之前的反相器412之輸入(節點P)和反相器412之輸出(或供應有輸出信號之導線415)的電位。
在將對應於低位準電位之電荷累積於節點S1中且將對應於高位準電位之電荷累積於節點S2中的情況中，在電荷分佈之後，反相器412之輸入(節點P)的電位被設定為低於反相器412之輸出(或供應有輸出信號之導線415)的電位，而不相依於導通電晶體402a和電晶體402b之前的反相器412之輸入(節點P)和反相器412之 輸出(或供應有輸出信號之導線415)的電位。此外，在電荷分佈之後，反相器412之輸入(節點P)的電位和反相器412之輸出(或供應有輸出信號之導線415)的電位均被設定為不降低太多。例如，設定這二者的電位以不低於包含在反相器中的電晶體的臨界電壓。
為了達到上述，例如，節點S1之電容量大於節點P之電容量係較佳的。換句話說，電連接至節點S1之電容器404a的電容量大於電連接至節點P之反相器412之輸入電容量(輸入電容量對應於反相器之電晶體的閘極電容量)係較佳的。此外，在週期d中，提供將電位Vc設定為VDD和VSS之間的值的週期係有效的。因而，可更穩定地實施讀取操作。
以此方式，不限於節點P具有低位準電位且輸出信號OUT具有高位準電位的情況，亦可在節點P具有高位準電位且輸出信號OUT具有低位準電位的情況中將資料讀取至閂鎖部。此外，不限於將對應於高位準電位之電荷累積於節點S1中的情況，即使在累積對應於低位準電位之電荷的情況中，亦可將資料讀取至閂鎖部。
接著，時脈信號Φ1和時脈信號Φ2之各者交替地供應有高位準電位或低位準電位以成為正常操作狀態(週期e)。在正常操作狀態(週期e)起始時，可自相同於前一正常操作週期(週期a)之終止時的電位(相同狀態)，或自週期a之終止時的電位之反相電位(此反相電位亦被稱為週期a之後續狀態)，起始時脈信號Φ1和時脈信號 Φ2之操作。
接著，說明圖24B。在圖24B中，週期a、週期b、和週期c的操作相似於圖24A中所示。
接著，起始準備週期(週期d)，其在非操作週期和重啟正常操作週期之間。圖24B說明在當控制信號ΦLS供應有導通電晶體402a和電晶體402b之電位時，節點P和輸出信號OUT的電位位於高位準的情況的範例。
在週期d中，在供應電源至閂鎖部411之反相器412和反相器413之前，將時脈信號Φ2的電位固定至高位準，且將時脈信號Φ1的電位固定至低位準。當控制信號ΦLS在此狀態中供應有導通電晶體402a和電晶體402b之電位時，導通電晶體402a和電晶體402b，且閂鎖部411供應有保存在節點S1和節點S2中的電位。
具體而言，電荷被分佈至節點S1和反相器412之輸入(節點P)，且反相器412之輸入(節點P)供應有對應於累積在節點S1中的電荷的電位。此處，反相器412之輸入(節點P)的電位和節點S1的電位均仍位於高位準。
此外，電荷被分佈至節點S2和反相器412之輸出(或供應有輸出信號之導線415)，且反相器412之輸出(或供應有輸出信號之導線415)供應有對應於累積在節點S2中的電荷的電位。此處，降低反相器412之輸出(輸出信號OUT)的電位，並升高節點S2的電位至一定程度。
當在此狀態中供應電源至閂鎖部中的反相器412和反相器413時，藉由反相器412之輸入和輸出之間的電位差以及反相器413之輸入和輸出之間的電位差，將反相器412之輸入(節點P)的電位設定至高位準，且將反相器412之輸出(或供應有輸出信號之導線415)的電位設定至低位準。
因而，將資料保存部的資料讀取至閂鎖部，且閂鎖電路之邏輯狀態可被回復至非操作週期起始之前的邏輯狀態。當在供應電源之前以此方式產生反相器412之輸入與輸出之間的電位差以及反相器413之輸入與輸出之間的電位差時，可使用該閂鎖電路作為差分放大器。因此，相較於圖19B可實施更穩定的讀取。
當供應電源且形成反相回路時，節點P和輸出信號OUT各供應有高位準電位或低位準電位，保存該等電位(資料鎖存)。接著，將節點P的電位和輸出信號OUT的電位分別供應至節點S1和節點S2。因而，節點S1和節點S2再次供應有高位準電位或低位準電位。因此，節點S1和節點S2之電位可被回復至改變之前的電位(此操作亦被稱為重寫)。
之後，藉由將關閉電晶體402a和電晶體402b之電位供應至控制信號ΦLS來關閉電晶體402a和電晶體402b，且節點S1和節點S2之各者變成浮動狀態。因此，保存累積在節點S1和節點S2中的電荷而無任何改變(保存)。當控制信號ΦLS接著供應有導通電晶體402a和電晶體 402b之電位時，可重寫累積於節點S1和節點S2中的電荷。因此，保存累積於節點S1和節點S2中的電荷而無任何改變，直到控制信號ΦLS接著供應有導通電晶體402a和電晶體402b之電位時。
接著，時脈信號Φ1和時脈信號Φ2之各者交替地供應有高位準電位或低位準電位以成為正常操作狀態(週期e)。在正常操作狀態(週期e)起始時，可自相同於前一正常操作週期(週期a)之終止時的電位(相同狀態)，或自週期a之終止時的電位之反相電位(此反相電位亦被稱為週期a之後續狀態)，起始時脈信號Φ1和時脈信號Φ2之操作。
應注意雖然此處所示為在供應電源之前，產生反相器412之輸入與輸出之間的電位差以及反相器413之輸入與輸出之間的電位差的範例，但仍可使用相似於圖19B所示之時序圖來操作具有此實施例(圖23)所述之組態的非揮發性閂鎖電路。
應注意在週期d中，提供將電位Vc設定為VDD和VSS之間的值的週期係有效的。因而，可更穩定地實施讀取操作。
利用使用氧化物半導體作為半導體材料形成通道形成區的電晶體，其作用為資料保存部的開關元件，針對依據本實施例之非揮發性閂鎖電路，可實現一非揮發性閂鎖電路，其具有寬操作溫度範圍，且即使在高溫可穩定地操作，以及其中即使在電源關閉之後儲存資料之邏輯狀態亦 不消失，或一設置有資料保存部的閂鎖電路，其更新週期係足夠長。
因為資料寫入係藉由開關該電晶體而實施，重寫之次數大致上並沒有限制。此外，寫入電壓幾乎同等於電晶體之臨界電壓；因此，可在低電壓實施資料寫入。再者，直接供應電位至資料儲存部；因此，可將儲存作為資料的電荷量中的變異抑制到很小，且可輕易地讀取資料。並且，在使用該非揮發性閂鎖電路作為差分放大器的情況中，可實施更穩定的讀取。
藉由使用非揮發性閂鎖電路可提供各種邏輯電路。例如，藉由關閉未使用之區塊的電源來降低功率消耗。此外，因為即使當關閉電源時邏輯狀態仍被儲存，因而系統可高速且低功率地於電源導通時開始或於電源關閉時終止。
此實施例可與其他任何實施例自由地結合。
[實施例9]
在此實施例中，將參照圖25說明本發明所揭示之一實施例的非揮發性閂鎖電路之操作的另一範例。非揮發性閂鎖電路之組態和圖23所示相同，且此範例中時序圖和圖24A和24B中所示相異。
接著，圖25說明在非揮發性閂鎖電路400處於操作狀態(操作週期)之週期和在非揮發性閂鎖電路400處於停止狀態(非操作週期)之週期中，輸入信號IN、輸出 信號OUT、控制信號ΦLS、時脈信號Φ1、和時脈信號Φ2之電位的時序圖的範例。此外，圖25說明資料保存部401之節點S1和節點S2、閂鎖部411之節點P、和閂鎖部411之反相器412和反相器413之電源電壓VDD-L的電位，以及電容器404a和電容器404b之其他電極的電位Vc。節點S1表示電容器404a之電極之其中一者的電位。節點S2表示電容器404b之電極之其中一者的電位。
在圖25中，週期a、週期b、週期d、和週期e之各者為非揮發性閂鎖電路400處於操作狀態的週期(操作週期)，而週期c為非揮發性閂鎖電路400處於停止狀態的週期(非操作週期)。在週期a和週期e之各者中，非揮發性閂鎖電路400處於正常操作週期，時脈信號Φ1和時脈信號Φ2之各者交替地供應有高位準電位或低位準電位。週期b為在非操作週期之前的準備週期。週期b亦被稱為下降週期。週期d為在非操作週期和重啟正常操作週期之間的準備週期。週期d亦被稱為上升週期。
在圖25中，週期a和週期b之操作相似於圖24A和24B中所示。接著，在非操作週期(週期c)中，停止供應電源且降低閂鎖部411之反相器412和反相器413的電源電壓VDD-L的電位。時脈信號Φ1、時脈信號Φ2、及輸入信號IN的電位可為在VDD和VSS之間的任何值。在此期間，控制信號ΦLS的電位被保持在低位準使得關閉電晶體402a和電晶體402b。例如，該等電位被保持在接地電位。
在非操作週期(週期c)中，藉由關閉電晶體402a和電晶體402b而保存累積在節點S1和節點S2中的電荷(保存)。此外，輸出信號OUT的電位被維持在低位準。並且，節點P的電位逐漸降低。
接著，起始準備週期(週期d)，其在非操作週期和重啟正常操作週期之間。在週期d中，在供應電源至閂鎖部411之反相器412和反相器413之前，將時脈信號Φ2的電位固定至高位準，且將時脈信號Φ1的電位固定至低位準。當控制信號ΦLS在此狀態中供應有導通電晶體402a和電晶體402b之電位時，導通電晶體402a和電晶體402b，且閂鎖部411供應有保存在節點S1和節點S2中的電位。
具體而言，電荷被分佈至節點S1和反相器412之輸入(節點P)。然後，當控制信號ΦLS供應有導通電晶體402a之電位時，電容器404a之其他電極的電位Vc供應有預定電位。自低位準電位升高電位Vc至低位準電位和高位準電位之間的電位。因而，反相器412之輸入(節點P)供應有將電容器404a之其他電極的電位Vc之增加與取決於分佈至反相器412之輸入(節點P)和節點S1之電荷的電位相加的電位。此處，升高反相器412之輸入(節點P)的電位，並降低節點S1的電位至一定程度。
此外，分佈電荷至節點S2和反相器412之輸出(或供應有輸出信號之導線415)。接著，當控制信號ΦLS供應有導通電晶體402b之電位時，電容器404b之其他電極 的電位Vc供應有預定電位。自低位準電位升高電位Vc至低位準電位和高位準電位之間的電位。
因而，反相器412之輸出(或供應有輸出信號之導線415)供應有將電容器404b之其他電極的電位Vc之增加與取決於分佈至反相器412之輸出(或供應有輸出信號之導線415)和節點S2之電荷的電位相加的電位。此處，藉由電容器404b之其他電極的電位Vc之增加，將反相器412之輸出(或供應有輸出信號之導線415)的電位和節點S2的電位升高至一定程度。
當在此狀態中供應電源至閂鎖部中的反相器412和反相器413時，藉由反相器412之輸入和輸出之間的電位差以及反相器413之輸入和輸出之間的電位差，將反相器412之輸入(節點P)的電位設定至高位準，且將反相器412之輸出(或供應有輸出信號之導線415)的電位設定至低位準。
因而，將資料保存部的資料讀取至閂鎖部，且閂鎖電路之邏輯狀態可被回復至非操作週期起始之前的邏輯狀態。當在供應電源之前以此方式產生反相器412之輸入與輸出之間的電位差以及反相器413之輸入與輸出之間的電位差時，可使用該閂鎖電路作為差分放大器。因此，相較於圖19B可實施更穩定的讀取。
當供應電源且形成反相回路時，節點P和輸出信號OUT各供應有高位準電位或低位準電位，保存該等電位(資料鎖存)。接著，將節點P的電位和輸出信號OUT 的電位分別供應至節點S1和節點S2。因而，節點S1和節點S2再次供應有高位準電位或低位準電位。因此，節點S1和節點S2之電位可被回復至改變之前的電位(此操作亦被稱為重寫)。
之後，電容器之其他電極的電位Vc被回復至低位準電位。
之後，藉由將關閉電晶體402a和電晶體402b之電位供應給控制信號ΦLS來關閉電晶體402a和電晶體402b，且節點S1和節點S2各成為浮動狀態。因此，保存累積於節點S1和節點S2中的電荷而無任何改變(保存)。
當控制信號ΦLS接著供應有導通電晶體402a和電晶體402b之電位時，可重寫累積於節點S1和節點S2中的電荷。因此，保存累積於節點S1和節點S2中的電荷而無任何改變，直到控制信號ΦLS接著供應有導通電晶體402a和電晶體402b之電位時。
如上述，以分佈電荷至節點S1和反相器412之輸入(節點P)且分佈電荷至節點S2和反相器412之輸出(或供應有輸出信號之導線415)的方式，將資料讀取至閂鎖部。在將對應於高位準電位之電荷累積於節點S1中且將對應於低位準電位之電荷累積於節點S2中的情況中，在電荷分佈之後，反相器412之輸入(節點P)的電位被設定為高於反相器412之輸出(或供應有輸出信號之導線415)的電位，而不相依於導通電晶體402a和電晶體402b之前的反相器412之輸入(節點P)和反相器412 之輸出(或供應有輸出信號之導線415)的電位。
在將對應於低位準電位之電荷累積於節點S1中且將對應於高位準電位之電荷累積於節點S2中的情況中，在電荷分佈之後，反相器412之輸入(節點P)的電位被設定為低於反相器412之輸出(或供應有輸出信號之導線415)的電位，而不相依於導通電晶體402a和電晶體402b之前的反相器412之輸入(節點P)和反相器412之輸出(或供應有輸出信號之導線415)的電位。此外，在電荷分佈之後，反相器412之輸入(節點P)的電位和反相器412之輸出(或供應有輸出信號之導線415)的電位均被設定為不降低太多。例如，設定這二者的電位以不低於包含在反相器中的電晶體的臨界電壓。
為了達到上述，例如，節點S1之電容量大於節點P之電容量係較佳的。換句話說，電連接至節點S1之電容器404a的電容量大於電連接至節點P之反相器412之輸入電容量(輸入電容量對應於反相器之電晶體的閘極電容量)係較佳的。此外，在週期d中，提供將電位Vc設定為VDD和VSS之間的值的週期係有效的。因而，可更穩定地實施讀取操作。
以此方式，不限於節點P具有低位準電位且輸出信號OUT具有高位準電位的情況，亦可在節點P具有高位準電位且輸出信號OUT具有低位準電位的情況中將資料讀取至閂鎖部。此外，不限於將對應於高位準電位之電荷累積於節點S1中的情況，即使在累積對應於低位準電位之 電荷的情況中，亦可將資料讀取至閂鎖部。
特別是，如此實施例中所述，當控制信號ΦLS供應有導通電晶體402a和電晶體402b之電位時，電容器之其他電極的電位Vc供應有預定電位，使得可更穩定地實施讀取操作。
例如，在電容器404a和電容器404b之電容量為小的情況或在停止供應電源很長一段時間的情況中，很難維持在電荷分佈之後反相器412之輸入(節點P)和反相器412之輸出(或供應有輸出信號的導線415)之間的的電位差，且在電荷分佈之後反相器412之輸入(節點P)和反相器412之輸出(或供應有輸出信號的導線415)的電位變低。因此，會有讀取穩定性可能惡化的可能性。
即使在此種情況中，在電荷分佈之後，藉由將預定電位供應至電容器404a和電容器404b之各者的其他電極的電位Vc，可將反相器412之輸入(節點P)和反相器412之輸出(或供應有輸出信號的導線415)的電位控制到適當的電位。因此，可實施穩定讀取。可維持前述電位關係以及可將其電位差維持盡可能大。因此，可實施穩定讀取。換句話說，即使在電容器具有較小電容量的情況中，仍可實施讀取操作，因此能夠微型化。再者，可使資料保存週期更長。
接著，時脈信號Φ1和時脈信號Φ2之各者交替地供應有高位準電位或低位準電位以成為正常操作狀態(週期e)。在正常操作狀態(週期e)起始時，可自相同於前一 正常操作週期(週期a)之終止時的電位(相同狀態)，或自週期a之終止時的電位之反相電位(此反相電位亦被稱為週期a之後續狀態)，起始時脈信號Φ1和時脈信號Φ2之操作。
應注意雖然此處所示為在供應電源之前，產生反相器412之輸入與輸出之間的電位差以及反相器413之輸入與輸出之間的電位差的範例，但仍可使用相似於圖19B所示之時序圖來操作具有此實施例(圖23)所述之組態的非揮發性閂鎖電路。
利用使用氧化物半導體作為半導體材料形成通道形成區的電晶體，其作用為資料保存部的開關元件，針對依據本實施例之非揮發性閂鎖電路，可實現一非揮發性閂鎖電路，其具有寬操作溫度範圍，且即使在高溫可穩定地操作，以及其中即使在電源關閉之後儲存資料之邏輯狀態亦不消失，或一設置有資料保存部的閂鎖電路，其更新週期係足夠長。
因為資料寫入係藉由開關該電晶體而實施，重寫之次數大致上並沒有限制。此外，寫入電壓幾乎同等於電晶體之臨界電壓；因此，可在低電壓實施資料寫入。再者，直接供應電位至資料儲存部；因此，可將儲存作為資料的電荷量中的變異抑制到很小，且可輕易地讀取資料。此外，可減少資料保存部之電容器的電容量且可減少電容器的尺寸，因此能夠微型化。
藉由使用非揮發性閂鎖電路可提供各種邏輯電路。例 如，藉由關閉未使用之區塊的電源來降低功率消耗。此外，因為即使當關閉電源時邏輯狀態仍被儲存，因而系統可高速且低功率地於電源導通時開始或於電源關閉時終止。
此實施例可與其他任何實施例自由地結合。
[實施例10]
在此實施例中，將參照圖26說明包括複數個非揮發性閂鎖電路之邏輯電路的組態的另一範例，該等非揮發性閂鎖電路之各者為本發明所揭示之實施例。
圖26說明包括兩個非揮發性閂鎖電路400之邏輯電路的組態，該等揮發性閂鎖電路400各包括閂鎖部411及用於保存閂鎖部之資料的資料保存部401。此邏輯電路被稱為D-FF且被用作為CPU或各種邏輯電路中的暫存器。
資料保存部401之組態相似於圖22中所示。閂鎖部411之組態為一範例，其中在圖22之閂鎖部411的組態中，NAND用於第一元件且時鐘反相器用於第二元件。
閂鎖部411包括NAND 412和時鐘反相器413。閂鎖部411具有具有其中NAND 412之輸出電連接至時鐘反相器413之輸入，且時鐘反相器413之輸出電連接至NAND 412之輸入的迴路結構。此外，閂鎖部411包括類比開關器431。
NAND 412之其中一個輸入經由類比開關器431電連接至供應有閂鎖電路400之輸入信號的導線414。NAND 412之輸出電連接至供應有閂鎖電路400之輸出信號的導線415。NAND 412之其他輸入電連接至供應有信號RSTB的導線。類比開關器431供應有時脈信號和時脈信號的反相信號。時鐘反相器413供應有時脈信號和時脈信號的反相信號。
圖26中的邏輯電路包括非揮發性閂鎖電路400a和非揮發性閂鎖電路400b作為前述之該等非揮發性閂鎖電路400。非揮發性閂鎖電路400a電連接至供應有來自前一階段之電路的輸入信號的電位的導線414。供應有非揮發性閂鎖電路400a之輸出信號之電位的導線415電連接至供應有非揮發性閂鎖電路400b之輸入信號之電位的導線414。非揮發性閂鎖電路400b電連接至將非揮發性閂鎖電路400b之輸出信號之電位供應至次一階段之電路的導線415。
在非揮發性閂鎖電路400a中，類比開關器431供應有時脈信號Φ1及時脈信號Φ1的反相信號Φ1b，且時鐘反相器413供應有時脈信號Φ2及時脈信號Φ2的反相信號Φ2b。在非揮發性閂鎖電路400b中，類比開關器431供應有時脈信號Φ2及時脈信號Φ2的反相信號Φ2b，且時鐘反相器413供應有時脈信號Φ1及時脈信號Φ1的反相信號Φ1b。
利用使用氧化物半導體作為半導體材料形成通道形成區的電晶體，其作用為資料保存部的開關元件，針對依據本實施例之非揮發性閂鎖電路，可實現一非揮發性閂鎖電路，其具有寬操作溫度範圍，且即使在高溫可穩定地操 作，以及其中即使在電源關閉之後儲存資料之邏輯狀態亦不消失，或一設置有資料保存部的閂鎖電路，其更新週期係足夠長。
因為資料寫入係藉由開關該電晶體而實施，重寫之次數大致上並沒有限制。此外，寫入電壓幾乎同等於電晶體之臨界電壓；因此，可在低電壓實施資料寫入。再者，直接供應電位至資料儲存部；因此，可將儲存作為資料的電荷量中的變異抑制到很小，且可輕易地讀取資料。
藉由使用非揮發性閂鎖電路可提供各種邏輯電路。例如，藉由關閉未使用之區塊的電源來降低功率消耗。此外，因為即使當關閉電源時邏輯狀態仍被儲存，因而系統可高速且低功率地於電源導通時開始或於電源關閉時終止。
此實施例可與其他任何實施例自由地結合。
[實施例11]
接著，將參照圖27A至27E說明使用氧化物半導體之電晶體之製造方法的另一範例，可使用該電晶體作為上述實施例(例如實施例1或實施例2)中的電晶體402。在此實施例中，詳細說明使用高純度氧化物半導體(特別是具有非晶結構)的情況。雖然在下列說明中使用頂閘電晶體作為範例，但電晶體之結構並不侷限於此。
首先，形成絕緣層202於底部基板200之上。接著，形成氧化物半導體層206於絕緣層202之上(見圖 27A)。
此處，底部基板200對應於包括在下部中的電晶體160及之類的基板，其示於上述實施例中。底部基板200之細節可參考上述實施例。應注意底部基板200的表面較佳為盡可能平坦。為了達到此目的，可將該表面接受化學機械拋光(CMP)法或之類，以具有5nm或更少、較佳為1nm或更少的峰谷高度，或2nm或更少、較佳為0.4nm或更少的均方根粗度(RMS)。
絕緣層202作用為基底且可以相同於上述實施例中所示之絕緣層168、保護絕緣層144、或之類的形成方式形成。絕緣層202之細節可參考上述實施例。應注意較佳形成絕緣層202以便儘可能少的包含氫或水。
作為氧化物半導體層206，可使用下列任何氧化物半導體：In-Sn-Ga-Zn-O基氧化物半導體，其為四元金屬氧化物；In-Ga-Zn-O基氧化物半導體、In-Sn-Zn-O基氧化物半導體、In-Al-Zn-O基氧化物半導體、Sn-Ga-Zn-O基氧化物半導體、Al-Ga-Zn-O基氧化物半導體、或Sn-Al-Zn-O基氧化物半導體，其該等為三元金屬氧化物；In-Zn-O基氧化物半導體、Sn-Zn-O基氧化物半導體、Al-Zn-O基氧化物半導體、Zn-Mg-O基氧化物半導體、Sn-Mg-O基氧化物半導體、或In-Mg-O基氧化物半導體，其該等為二元金屬氧化物；或In-O基氧化物半導體、Sn-O基氧化物半導體；或Zn-O基氧化物半導體，其該等為一元金屬氧化物。
特別是，當無電場時，In-Ga-Zn-O基氧化物半導體材料具有足夠高的抗性，因此可獲得足夠低的關閉狀態電流。此外，具有高場效遷移率，In-Ga-Zn-O基氧化物半導體材料適於半導體裝置。
In-Ga-Zn-O基氧化物半導體材料之一典型範例以InGaO3(ZnO)m(m>0)表示。氧化物半導體材料之另一範例以InMO3(ZnO)m(m>0)表示，其中使用M取代Ga。此處，M表示一或多個選自鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)、鈷(Co)、及之類的金屬元素。例如，M可為Ga、Ga和Al、Ga和Fe、Ga和Ni、Ga和Mn、Ga和Co、或之類。應注意上述組成僅為由晶體結構獲得之範例。
在此實施例中，以使用In-Ga-Zn-O基金屬氧化物靶材之濺鍍法形成具有非晶結構之氧化物半導體層206。
作為用於以濺鍍法形成氧化物半導體層206的金屬氧化物靶材，例如，可使用具有In2O3：Ga2O3：ZnO=1：1：1[摩爾比]之組成比例的金屬氧化物靶材。此外，亦可使用具有In2O3：Ga2O3：ZnO=1：1：2[摩爾比]之組成比例的金屬氧化物靶材或具有In2O3：Ga2O3：ZnO=1：1：4[摩爾比]之組成比例的金屬氧化物靶材。
金屬氧化物靶材中的氧化物半導體的相對密度為大於或等於80%，較佳大於或等於95%，且更佳大於或等於99.9%。使用具有高相對密度之金屬氧化物靶材使得能夠形成具有緻密結構之氧化物半導體層206。
形成氧化物半導體層206的氛圍較佳為稀有氣體(典型為氬氣)氛圍、氧氣氛圍、或包含稀有氣體(典型為氬氣)和氧氣的混合氛圍。具體地，較佳使用例如高純度氣體氛圍，從中移除例如氫氣、水氣、羥基或氫化物的雜質至濃度約百萬分之幾或更少(較佳為數十億分之幾或更少)。
在形成氧化物半導體層206時，例如，將基板保持在維持減壓的處理室中並加熱基板至100℃至550℃之間，較佳為200℃至400℃之間的溫度。接著，當移除處理室中的溼氣時，導入移除氫氣、水、或之類的濺鍍氣體到處理室中，藉此使用前述靶材形成氧化物半導體層206。當加熱基板同時形成氧化物半導體層206，使得可減少包含在氧化物半導體層206中的雜質濃度。此外，可減少濺鍍造成之損害。為了移除處理室中的濕氣，較佳使用吸附真空泵。例如，可使用低溫泵、離子泵或鈦昇華泵。或者，亦可使用設置有冷凝捕集器的渦輪泵。因為自以低溫泵抽空的處理室中移除氫氣、水、或之類，因此可減少氧化物半導體層206中的雜質濃度。
可在例如以下條件形成氧化物半導體層206：基板和靶材之間的距離為170mm；壓力為0.4Pa；直流(DC)電源為0.5kW；且氛圍係氧氣(氧氣流量比為100%)、氬氣(氬氣流量比為100%)、或包含氧氣和氬氣之混合氛圍。應注意較佳係使用脈衝直流(DC)電源，因為可減少灰塵(例如膜形成時所形成的粉末物質)且可減少厚 度分佈。該氧化物半導體層206的厚度為2nm至200nm，較佳為5nm至30nm。應注意該氧化物半導體層的適當厚度係依據將使用之氧化物半導體材料、半導體裝置之預期目的、或之類而不同；因此，可依據材料、預期目的、或之類來決定厚度。
應注意在以濺鍍法形成該氧化物半導體層206之前，較佳實施其中以導入氬氣氣體產生電漿之反向濺鍍，使得移除附著在絕緣層202表面的灰塵。此處，該反向濺鍍為離子撞擊將被處理之表面使得表面被修正的方法，與離子撞擊濺鍍靶材之一般濺鍍相反。用於使離子撞擊將被處理之表面的方法的範例為在氬氣氛圍下施加高頻電壓至表面使得在基板附近產生電漿的方法。應注意可使用氮氣氛圍、氦氣氛圍、氧氣氛圍等替代氬氣氛圍。
接著，藉由諸如使用遮罩的蝕刻的方法處理氧化物半導體層206，藉此形成島形氧化物半導體層206a。
作為用於蝕刻氧化物半導體層206的方法，可採用乾蝕刻或濕蝕刻。不用說，亦可使用乾蝕刻和濕蝕刻的組合。依據材料適當設定蝕刻條件(例如，蝕刻氣體或蝕刻劑、蝕刻時間和溫度)，使得可將該氧化物半導體層蝕刻為想要的形狀。蝕刻條件之細節可參考上述實施例。可以相同於上述實施例中所示之氧化物半導體層的蝕刻方式蝕刻氧化物半導體層206。該蝕刻之細節可參考上述實施例。
之後，較佳在氧化物半導體層206a上實施熱處理 (第一熱處理)。經由第一熱處理，可移除氧化物半導體層206a中的過量氫(包括水和羥基)，可對齊氧化物半導體層206a的結構，並可減少氧化物半導體層206a中的缺陷。在例如300℃至550℃之間，或400℃至550℃之間的溫度實施第一熱處理。
可以此方式實施熱處理：例如，導入底部基板200至使用耐熱元件或之類的電爐中，然後在450℃於氮氣氛圍下加熱1小時。在熱處理期間氧化物半導體層206a並不暴露於空氣中，因而可防止水或氫的進入。
熱處理設備並不侷限於電爐，且可為用於加熱待以由諸如已加熱之氣體的媒介的熱傳導或熱輻射處理之物體的設備。例如，可使用RTA(快速熱退火)設備，例如GRTA(氣體快速熱退火)設備或LRTA(燈快速熱退火)設備。LRTA設備係用於加熱待以發射自燈(例如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈)的光輻射(電磁波)來處理之物體的設備。GRTA設備係用於實施使用高溫氣體之熱處理的設備。作為該氣體，使用不與待以熱處理來處理之物體產生反應的惰性氣體，例如氮氣或諸如氬氣之稀有氣體。
例如，作為第一熱處理，可以下列方式實施GRTA處理。將基板放置於惰性氣體氛圍中，加熱數分鐘，然後從惰性氣體中取出。該GRTA處理在短時間內致能高溫熱處理。此外，即使溫度超過基板的溫度上限，仍可採用GRTA處理，因為該熱處理僅需要短時間。
應注意惰性氣體氛圍可能在處理期間轉換成包含氧的氛圍。這是因為藉由在包含氧的氛圍下實施第一熱處理可減少由缺氧造成的缺陷。
例如，在第一熱處理中使用電爐的情況中，當處理溫度下降時，可改變氛圍。例如，在諸如稀有氣體(例如，氦氣、氖氣或氬氣)或氮氣之惰性氣體氛圍下可實施熱處理(在恆溫)，且當處理溫度下降時，氛圍可轉變為包含氧的氛圍。作為包含氧的氛圍，可使用氧氣氣體或氧氣和氮氣之混合氣體。
應注意作為惰性氣體氛圍，較佳採用包含氮氣或稀有氣體(例如氦氣、氖氣或氬氣)作為其主成分且不包含水、氫、或之類的氛圍。例如，導入熱處理設備之氮氣或稀有氣體(例如氦氣、氖氣或氬氣)的純度為大於或等於6N(99.9999%)，較佳為大於或等於7N(99.99999%)(即，雜質濃度小於或等於1ppm，較佳為小於或等於0.1ppm)。
在任何情況中，當經由第一熱處理減少雜質以形成i型或實質i型氧化物半導體層206a時，可實現具有優良性質的電晶體。
可在尚未被處理成島形氧化物半導體層206a的氧化物半導體層206上實施第一熱處理。在此情況中，在第一熱處理之後，從加熱設備中取出底部基板200，然後實施微影步驟。
第一熱處理，其具有移除氫氣或水的效果，而可被稱 為脫水處理、脫氫處理、或之類。可在形成氧化物半導體層之後，或在於氧化物半導體層206a之上堆疊源極或汲極電極之後，實施脫水處理或脫氫處理。可實施一次或多次此脫水處理或脫氫處理。
接著，形成導電層與氧化物半導體層206a接觸。接著，藉由選擇性蝕刻該導電層來形成源極或汲極電極208a及源極或汲極電極208b(見圖27B)。此步驟相似於形成上面實施例中所述之源極或汲極電極142a及之類的步驟。該步驟之細節可參考上述實施例。
接著，形成與部分氧化物半導體層206a接觸之閘極絕緣層212(見圖27C)。閘極絕緣層212之細節可參考上述實施例中之閘極絕緣層之敘述。
在形成閘極絕緣層212之後，較佳在惰性氣體氛圍或氧氣氛圍中實施第二熱處理。在200℃至450℃之間，較佳在250℃至350℃之間的溫度實施熱處理。例如，可在250℃於氮氣氛圍中實施熱處理1小時。第二熱處理可減少電晶體之電特性的變異。在閘極絕緣層212包含氧氣的情況中，藉由供應氧氣至氧化物半導體層206a以降低氧化物半導體層206a的缺氧，亦可形成i型(本質)或實質i型氧化物半導體層。
應注意雖然在此實施例中是在形成閘極絕緣層212之後立即實施第二熱處理，但第二熱處理的實施時點並不侷限於此。
接著，於閘極絕緣層212之上重疊氧化物半導體層 206a之區域中形成閘極電極214(見圖27D)。可藉由於閘極絕緣層212之上形成導電層，然後選擇性團案化該導電層來形成閘極電極214。閘極電極214之細節可參考上述實施例中之閘極電極的敘述。
接著，形成層間絕緣層216和層間絕緣層218於閘極絕緣層212和閘極電極214之上(見圖27E)。可以PVD法、CVD法、或之類形成層間絕緣層216和層間絕緣層218。可使用包含無機絕緣材料，例如氧化矽、氧化氮化矽、氮化矽、氧化鉿、氧化鋁和氧化鉭的材料，形成層間絕緣層216和層間絕緣層218。應注意雖然在此實施例中使用層間絕緣層216和層間絕緣層218之堆疊結構，但本發明所揭示之實施例並不侷限於此。亦可使用單層結構或包含三或多層的堆疊結構。
應注意較佳形成層間絕緣層218以便具有平坦化表面。這是因為當形成層間絕緣層218以便具有平坦化表面時，可於層間絕緣層218之上有利地形成電極、導線、或之類。
經由上述步驟，完成包含高純度氧化物半導體層206a之電晶體250。
圖27E中所述之電晶體250包含以下：氧化物半導體層206a，其設置於底部基板200之上且其間夾有絕緣層202；源極或汲極電極208a和源極或汲極電極208b，其電連接至氧化物半導體層206a；閘極絕緣層212，其覆蓋氧化物半導體層206a、源極或汲極電極208a、源極或汲 極電極208b；閘極電極214於閘極絕緣層212之上；層間絕緣層216於閘極絕緣層212和閘極電極214之上；以及層間絕緣層218於層間絕緣層216之上。
在此實施例中所示之電晶體250中，氧化物半導體層206a係高度純化。因此，氧化物半導體層206a中的氫濃度小於或等於5×1019/cm3，較佳為小於或等於5×1018/cm3，更佳為小於或等於5×1017/cm3，再更佳為小於1×1016/cm3。此外，相較於典型晶圓的載子密度(大約1×1014/cm3)，氧化物半導體層206a的載子密度係足夠低(例如，少於1×1012/cm3，較佳少於1×1011/cm3)。因此，可獲得足夠低的關閉狀態電流。例如，當汲極電壓VD為+1V或+10V且閘極電壓VG在-5V至-20V之範圍時，在室溫的關閉狀態電流小於或等於1×10-13A。並且，前述電晶體具有常關電晶體之特性。因此，漏電流，即，在閘極電極和源極電極之間的電壓大約為0V的狀態的關閉狀態電流遠小於使用矽之電晶體的關閉狀態電流。例如，在室溫每單位通道寬度之漏電流係小於或等於10aA/μm。
以此方式，藉由使用高純度本質氧化物半導體層206a，可充分地減少電晶體的關閉狀態電流。
應注意雖然在此實施例中，使用電晶體250作為上面實施例中所示之電晶體402，但所揭示之本發明並不需要被理解為受限於此情況。例如，當充分增加氧化物半導體之電特性時，可將該氧化物半導體用於所有的電晶體，包 括積體電路中所包含之電晶體。在此情況中，並不一定要採用上面實施例中所示之堆疊結構，且可使用，例如，諸如玻璃基板之基板形成半導體裝置。
此實施例中描述的結構、方法及之類可與其他實施例中所述之任何結構、方法及之類做適當結合。
[實施例12]
接著，將參照圖28A至28E說明使用氧化物半導體之電晶體之製造方法的另一範例，可使用該電晶體作為上述實施例(例如實施例1或實施例2)中的電晶體402。在此實施例中，詳細說明使用具有結晶區之第一氧化物半導體層和由自第一氧化物半導體層的結晶區晶體生長而得的第二氧化物半導體層作為氧化物半導體層的情況。雖然在下列說明中使用頂閘電晶體作為範例，但電晶體之結構並不侷限於此。
首先，形成絕緣層302於底部基板300之上。接著，形成第一氧化物半導體層於絕緣層302之上，然後接受第一熱處理，使得結晶化至少包含第一氧化物半導體層之表面的區域，藉此形成第一氧化物半導體層304(見圖28A)。
此處，底部基板300對應於包括在下部中的電晶體160及之類的基板，其示於上述實施例中。底部基板300之細節可參考上述實施例。應注意底部基板300之表面的平整性在此實施例中是特別重要的，因為其對於均勻化晶 體生長是不可或缺的。為了獲得具有良好結晶之氧化物半導體層，底部基板300之表面可具1nm或更少、較佳為0.2nm或更少的峰谷高度，或0.5nm或更少、較佳為0.1nm或更少的均方根粗度(RMS)。
絕緣層302作用為基底且可以相同於上述實施例中所示之絕緣層168、保護絕緣層144、或之類的形成方式形成。絕緣層302之細節可參考上述實施例。應注意較佳形成絕緣層302以便儘可能少的包含氫或水。
可以相似於上述實施例中所示之氧化物半導體層206的形成方法形成第一氧化物半導體層304。第一氧化物半導體層304及其製造方法的細節可參照上述實施例。應注意在此實施例中，第一氧化物半導體層304係有意經由第一熱處理而結晶化；因此，較佳使用易於造成結晶化的金屬氧化物靶材來形成第一氧化物半導體層304。例如，可使用ZnO。此外，較佳亦可使用In-Ga-Zn-O基氧化物，其中金屬元素(In，Ga，Zn)中Zn的比例為大於或等於60%，因為包含高濃度Zn的In-Ga-Zn-O基氧化物係易於結晶的。第一氧化物半導體層304的厚度較佳為3nm至15nm，且例如在此實施例中為5nm。應注意該氧化物半導體層304的厚度視情況依據將使用之氧化物半導體材料、半導體裝置之預期目的、或之類而不同；因此，可依據將使用的材料、預期目的、或之類來決定厚度。
於450℃至850℃之間，較佳於550℃至750℃之間的溫度實施第一熱處理。實施第一熱處理的時間較佳為1分 鐘至24小時之間。溫度和時間依據氧化物半導體的種類或組成比例而不同。此外，第一熱處理較佳於不包含氫或水的氛圍下實施，例如其中充分移除水之氮、氧、或稀有氣體(例如氦氣、氖氣或氬氣)的氛圍。
熱處理設備並不侷限於電爐，且可為用於加熱待以由諸如已加熱之氣體的媒介的熱傳導或熱輻射處理之物體的設備。例如，可使用RTA(快速熱退火)設備，例如GRTA(氣體快速熱退火)設備或LRTA(燈快速熱退火)設備。LRTA設備係用於加熱待以發射自燈(例如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈)的光輻射(電磁波)來處理之物體的設備。GRTA設備係用於實施使用高溫氣體之熱處理的設備。作為該氣體，使用不與待以熱處理來處理之物體產生反應的惰性氣體，例如氮氣或諸如氬氣之稀有氣體。
經由前述第一熱處理，結晶化至少包含第一氧化物半導體層之表面的區域。以自第一氧化物半導體層之表面朝向第一氧化物半導體層之內側進行晶體生長的方式形成該結晶區。應注意在某些情況中，該結晶區域包括具有平均厚度為2nm至10nm的片狀晶體。在某些情況中，該結晶區域亦包括一晶體，其具有實質平行於氧化物半導體層之表面的a-b表面，且其中c軸面向實質垂直於氧化物半導體層之表面的方向。此處，「實質平行方向」指的是平行方向±10°之內的方向，而「實質垂直方向」指的是垂直方向±10°以內的方向。
經由第一熱處理(該期間形成結晶區)，較佳移除第一氧化物半導體層中的氫(包括水或羥基)。為了移除氫或之類，第一熱處理可於氮、氧、或稀有氣體(例如氦氣、氖氣或氬氣)的氛圍下實施，該氛圍具有6N(99.9999%)或更多(即，雜質濃度小於或等於1ppm)的純度，較佳為7N(99.99999%)或更多(即，雜質濃度小於或等於0.1ppm)的純度。或者，第一熱處理可於包含20ppm或更少，較佳為1ppm或更少之H2O的極乾空氣下實施。
再者，經由第一熱處理(該期間形成結晶區)，較佳供應氧至第一氧化物半導體層。可藉由，例如，將熱處理的氛圍改變為氧氛圍來供應氧至第一氧化物半導體層。
此實施例中的第一熱處理如下：經由在氮氛圍下於700℃實施熱處理1小時而自氧化物半導體層移除氫或之類，然後氛圍改變為氧氛圍使得供應氧至第一氧化物半導體層的內側。應注意第一熱處理的主要目的為形成結晶區；因此，可分開實施移除氫或之類的熱處理以及供應氧的處理。例如，可在移除氫或之類的熱處理以及供應氧的處理之後實施用於結晶化的熱處理。
經由此第一熱處理，形成結晶區，移除氫(包括水和羥基)或之類，且可獲得供應有氧之第一氧化物半導體層304。
接著，在其表面上至少包含有結晶區的第一氧化物半導體層304之上形成第二氧化物半導體層305(見圖 28B)。
第二氧化物半導體層305能夠以相同於上述實施例中所示之氧化物半導體層206的方法形成。第二氧化物半導體層305及其製造方法之細節可參考上述實施例。應注意較佳形成第二氧化物半導體層305以比第一氧化物半導體層304厚。並且，較佳形成第二氧化物半導體層305使得第一氧化物半導體層304和第二氧化物半導體層305的總厚度為3nm至50nm。應注意該氧化物半導體層的厚度視情況依據將使用之氧化物半導體材料、半導體裝置之預期目的、或之類而不同；因此，可依據將使用的材料、預期目的、或之類來決定厚度。
較佳使用具有相同主成分且結晶化後進一步具有相近晶格常數(晶格失配為小於或等於1%)的材料形成第二氧化物半導體層305和第一氧化物半導體層304。這是因為在第二氧化物半導體層305的結晶化中，在使用具有相同主成分之材料的情況中，容易自第一氧化物半導體層304的結晶區進行晶體生長。此外，使用具有相同主成分之材料實現良好介面物理性質或電特性。
應注意在經由結晶化獲得期望的膜品質的情況中，可使用具有異於第一氧化物半導體層304之材料之主成分的主成分的材料形成第二氧化物半導體層305。
接著，在第二氧化物半導體層305上實施第二熱處理，藉此自第一氧化物半導體層304的結晶區進行晶體生長，且形成第二氧化物半導體層306(見圖28C)。
於450℃至850℃、較佳為600℃至700℃的溫度實施第二熱處理。第二熱處理之實施時間為1分鐘至100小時，較佳為5小時至20小時，典型為10小時。應注意第二熱處理亦較佳在不包含氫或水的氛圍下實施。
第二熱處理之氛圍與效果之細節與第一熱處理相同。可使用的熱處理設備亦與第一熱處理相同。例如，在第二熱處理中，當溫度上升時，爐內充滿氮氣氛圍，且當溫度下降時，爐內充滿氧氣氛圍，藉此可在氮氣氛圍下移除氫或之類且可在氧氣氛圍下供應氧。
經由上述第二熱處理，可自第一氧化物半導體層304的結晶區進行晶體生長至第二氧化物半導體層305的整體，使得可形成第二氧化物半導體層306。此外，能夠形成移除氫(包括水和羥基)或之類且供應有氧的第二氧化物半導體層306。並且，可藉由第二熱處理改善第一氧化物半導體層304的結晶區的定向。
例如，在將In-Ga-Zn-O基氧化物半導體材料用於第二氧化物半導體層306的情況中，第二氧化物半導體層306可具有以InGaO3(ZnO)m(m>0，且m非自然數)所代表的結晶、以In2Ga2ZnO7(In：Ga：Zn：O=2：2：1：7)所代表的結晶、或之類。經由第二熱處理定向此結晶，使得c軸在實質垂直於第二氧化物半導體層306之表面的方向中。
此處，上述結晶包括任意的In、Ga、及Zn，以及可考慮具有平行於a軸和b軸之複數層的堆疊結構。具體而 言，上述結晶具有一種其中包含In之層和不包含In之層(包含Ga或Zn之層)在c軸方向中堆疊的結構。
在In-Ga-Zn-O基氧化物半導體結晶中，包含In之層，即，平行於a軸和b軸方向之層具有良好導電性。這是因為在In-Ga-Zn-O基氧化物半導體結晶中的電導主要由In所控制，且In原子的5s軌道與相鄰In原子的5s重疊，使得形成載子路徑。
再者，在第一氧化物半導體層304於與絕緣層302之介面包括非晶區域的情況中，經由第二熱處理，在某些情況中自形成於第一氧化物半導體層304之表面上的結晶區朝向第一氧化物半導體層之底部進行晶體生長以結晶化該非晶區域。應注意，依據絕緣層302之材料、熱處理條件、及之類，在某些情況中該非晶區域會殘留。
在使用具有相同主成分之氧化物半導體材料形成第一氧化物半導體層304和第二氧化物半導體層305的情況中，第一氧化物半導體層304和第二氧化物半導體層306在某些情況中具有相同結晶結構，如圖28C所示。因此，雖然以圖28C中的點線所示，但在某些情況中，第一氧化物半導體層304和第二氧化物半導體層306之間的邊界無法被區別，使得可將第一氧化物半導體層304和第二氧化物半導體層306視為相同的層。
接著，藉由諸如使用遮罩的蝕刻的方法處理第一氧化物半導體層304和第二氧化物半導體層306，藉以形成島形第一氧化物半導體層304a和島形第二氧化物半導體層 306a(見圖28D)。
作為第一氧化物半導體層304和第二氧化物半導體層306之蝕刻方法，可採用乾蝕刻或濕蝕刻。不用說，可使用乾蝕刻和濕蝕刻之組合。可依據材料適當設定蝕刻條件(例如，蝕刻氣體或蝕刻劑、蝕刻時間和溫度)，使得可將該氧化物半導體層蝕刻為想要的形狀。可以相同於上述實施例中所示之氧化物半導體層的蝕刻方式來蝕刻第一氧化物半導體層304和第二氧化物半導體層306。蝕刻之細節可參考上述實施例。
形成通道形成區之氧化物半導體層的區域較佳具有平坦表面。例如，第二氧化物半導體層的表面在重疊閘極電極的區域中(通道形成區)，較佳具有1nm或更少(較佳為0.2nm或更少)的峰谷高度。
接著，形成導電層以與第二氧化物半導體層306a接觸。接著，藉由選擇性蝕刻該導電層來形成源極或汲極電極308a以及源極或汲極電極308b(見圖28D)。可以相似於形成上述實施例中所示之源極或汲極電極142a以及源極或汲極電極142b的方式形成源極或汲極電極308a以及源極或汲極電極308b。源極或汲極電極308a和源極或汲極電極308b之細節可參考上述實施例。
在圖28D所述之步驟中，與源極或汲極電極308a以及源極或汲極電極308b接觸之第一氧化物半導體層304a以及第二氧化物半導體層306a的側表面上的晶體層在某些情況中進入非晶狀態。
接著，形成與第二氧化物半導體層306a接觸的閘極絕緣層312。可以CVD法或濺鍍法形成閘極絕緣層312。接著，形成閘極電極314於閘極絕緣層312之上與第一氧化物半導體層304a及第二氧化物半導體層306a重疊之區域中。之後，形成層間絕緣層316及層間絕緣層318於閘極絕緣層312及閘極電極314之上(見圖28E)。可以相似於形成上述實施例中所示之閘極絕緣層及之類的方式形成閘極絕緣層312、閘極電極314、層間絕緣層316、及層間絕緣層318。閘極絕緣層312、閘極電極314、層間絕緣層316、及層間絕緣層318之細節可參考上述實施例。
在形成閘極絕緣層312後，較佳在惰性氣體氛圍或氧氣氣體氛圍下實施第三熱處理。在200℃至450℃，較佳為250℃至350℃實施該第三熱處理。例如，在包含氧的氛圍下於250℃實施該熱處理一小時。該第三熱處理可減少電晶體之電特性中的變異。在閘極絕緣層312包含氧的情況下，藉由供應氧至第二氧化物半導體層306a以減少第二氧化物半導體層306a之缺氧，亦可形成i型(本質)或實質i型氧化物半導體層。
應注意雖然在此實施例中，第三熱處理是在形成閘極絕緣層312之後實施，但第三熱處理的實施時點並不侷限於此。並且，在經由其他諸如第二熱處理之處理將氧供應至第二氧化物半導體層的情況中，可省略第三熱處理。
可藉由於閘極絕緣層312之上形成導電層然後選擇性 圖案化該導電層而形成閘極電極314。閘極電極314之細節可參考上述實施例中的閘極電極之敘述。
可以PVD法、CVD法、或之類形成層間絕緣層316和層間絕緣層318。可使用包含無機絕緣材料，例如氧化矽、氧化氮化矽、氮化矽、氧化鉿、氧化鋁和氧化鉭的材料，形成層間絕緣層316和層間絕緣層318。應注意雖然在此實施例中使用層間絕緣層316和層間絕緣層318之堆疊結構，但本發明所揭示之實施例並不侷限於此。亦可使用單層結構或包含三或多層的堆疊結構。
應注意較佳形成層間絕緣層318以便具有平坦化表面。這是因為當形成層間絕緣層318以便具有平坦化表面時，可於層間絕緣層318之上有利地形成電極、導線、或之類。
經由上述步驟，完成電晶體350。電晶體350使用第一氧化物半導體層304a及由第一氧化物半導體層304a之結晶區晶體生長而得之第二氧化物半導體層306a。
圖28E中所述之電晶體350包括下列：第一氧化物半導體層304a，其設置於底部基板300之上且其間夾有絕緣層302；第二氧化物半導體層306a，其設置於第一氧化物半導體層304a之上；源極或汲極電極308a和源極或汲極電極308b，其電連接至第二氧化物半導體層306a；閘極絕緣層312，其覆蓋第二氧化物半導體層306a、源極或汲極電極308a和源極或汲極電極308b；閘極電極314於閘極絕緣層312之上；層間絕緣層316於閘極絕緣層312 和閘極電極314之上；以及層間絕緣層318於層間絕緣層316之上。
在此實施例中所示之電晶體350中，第一氧化物半導體層304a和第二氧化物半導體層306a係高度純化。因此，第一氧化物半導體層304a和第二氧化物半導體層306a中的氫濃度小於或等於5×1019/cm3，較佳為小於或等於5×1018/cm3，更佳為小於或等於5×1017/cm3，再更佳為小於1×1016/cm3。此外，相較於典型晶圓的載子密度(大約1×1014/cm3)，第一氧化物半導體層304a和第二氧化物半導體層306a的載子密度係足夠低(例如，少於1×1012/cm3，較佳少於1×1011/cm3)。因此，可獲得足夠低的關閉狀態電流。例如，當汲極電壓VD為+1V或+10V且閘極電壓VG在-5V至-20V之範圍時，在室溫的關閉狀態電流小於或等於1×10-13A。並且，前述電晶體具有常關電晶體之特性。因此，漏電流，即，在閘極電極和源極電極之間的電壓大約為0V的狀態的關閉狀態電流遠小於使用矽之電晶體的關閉狀態電流。例如，在室溫每單位通道寬度之漏電流係小於或等於10aA/μm。
以此方式，藉由使用高純度本質第一氧化物半導體層304a和第二氧化物半導體層306a，可充分地減少電晶體的關閉狀態電流。
再者，在此實施例中，使用具有結晶區之第一氧化物半導體層304a和藉由自第一氧化物半導體層304a的結晶區進行晶體生長而得的第二氧化物半導體層306a作為氧 化物半導體層。因此，可增加場效遷移率且可實現具有優良電特性之電晶體。
應注意雖然在此實施例中，使用電晶體350作為上面實施例中所示之電晶體402，但所揭示之本發明並不需要被理解為受限於此情況。例如，此實施例中所示之電晶體350使用具有結晶區之第一氧化物半導體層304a和藉由自第一氧化物半導體層304a的結晶區進行晶體生長而得的第二氧化物半導體層306a，因此具有高場效遷移率。因而，可將該氧化物半導體用於所有的電晶體，包括積體電路中所包含之電晶體。在此情況中，並不一定要採用上面實施例中所示之堆疊結構，且可使用，例如，諸如玻璃基板之基板形成半導體裝置。
此實施例中描述的結構、方法及之類可與其他實施例中所述之任何結構、方法及之類做適當結合。
[實施例13]
在此實施例中，參考圖29A至29F說明其上安裝有使用依據任何上述實施例之非揮發性閂鎖電路之半導體裝置的電子裝置的範例。其上安裝有使用依據任何上述實施例之非揮發性閂鎖電路之半導體裝置的電子裝置具有傳統技術沒有的優良特性。因此，可提供具有使用該非揮發性閂鎖電路之半導體裝置的新穎結構的電子裝置。應注意將使用依據任何上述實施例之非揮發性閂鎖電路之半導體裝置集成及安裝於將被安裝在電子裝置上之電路板或之類。
圖29A顯示包括使用依據任何上述實施例之非揮發性閂鎖電路之半導體裝置的膝上型個人電腦。該膝上型個人電腦包括主體1301、外殼1302、顯示部1303、鍵盤1304等。藉由將依據本發明所揭示之半導體裝置應用於膝上型個人電腦，可提供具有優良效能的膝上型個人電腦。
圖29B顯示包括使用依據任何上述實施例之非揮發性閂鎖電路之半導體裝置的個人數位助理(PDA)。主體1311包括顯示部1313、外部介面1315、操作鍵1314等。此外，提供觸控筆1312作為用於操作的配件。藉由將依據本發明所揭示之半導體裝置應用於個人數位助理(PDA)，可提供具有優良效能的個人數位助理(PDA)。
圖29C顯示電子書閱讀器1320作為包括使用依據任何上述實施例之非揮發性閂鎖電路之半導體裝置之電子紙的範例。電子書閱讀器1320包括兩個外殼：外殼1321和外殼1323。外殼1321藉由樞紐1337與外殼1323結合，使得電子書閱讀器1320可使用樞紐1337作為轉軸來打開和關閉。此結構允許電子書閱讀器1320與紙質圖書的使用相同。
外殼1321包括顯示部1325，外殼1323包括顯示部1327。顯示部1325及顯示部1327可顯示連續影像或不同的影像。用於顯示不同影像的結構允許文字被顯示於右邊的顯示部上(圖29C中的顯示部1325)，以及影像被顯示於左邊的顯示部上(圖29C中的顯示部1327)。
圖29C顯示外殼1321包括操作部等的情況的範例。例如，外殼1321包括電源按鈕1331、操作鍵1333、揚聲器1335等。操作鍵1333允許翻頁。應注意在其上設置有顯示部的外殼的表面上亦可設置鍵盤、指向裝置等。進一步，外部連接端子(耳機端子、USB端子、可連接至各種例如AC轉接器及USB線等之電線的端子)、記錄媒體插入部等可被設置於外殼的背面或側面上。電子書閱讀器1320亦可作用為電子字典。
此外，電子書閱讀器1320可具有能無線傳送及接收資訊的結構。經由無線通訊，可自電子書伺服器購買和下載想要的書籍資料等。
應注意可將電子紙用於各種領域中，只要能顯示資料。例如，可將電子紙應用於海報、交通工具(例如火車)中的廣告及例如信用卡的各種卡等等，和電子書閱讀器。藉由將依據本發明的半導體裝置應用於電子紙，可提供具有優良效能的電子紙。
圖29D顯示包括使用依據任何上述實施例之非揮發性閂鎖電路之半導體裝置的行動電話。該行動電話包括兩個外殼：外殼1340及外殼1341。外殼1341包括顯示面板1342、揚聲器1343、麥克風1344、指向裝置1346、相機鏡頭1347、外部連接端子1348等。外殼1340包括用於行動電話充電的太陽能電池1349、外部記憶體插槽1350等。外殼1341中內建天線。
顯示面板1342包括觸控面板。被顯示為影像之複數 操作鍵1345以虛線示於圖29D中。應注意該行動電話包括用於將輸出自太陽能電池1349的電壓增加至各電路所需之電壓的升壓電路。除了上述結構之外，該行動電話亦可內建有非接觸IC晶片、小型記錄裝置等。
顯示面板1342的顯示方向依據應用模式而適當地改變。此外，相機鏡頭1347被設置於與顯示面板1342相同的表面上，使得該行動電話可被用作視訊電話。揚聲器1343和麥克風1344可被用於視訊電話通話、記錄、及播放聲音等，以及語音通話。此外，在圖29D中顯示為打開的外殼1340和1341可藉由滑動而彼此重疊。因此，該行動電話可具有適合攜帶使用的適當尺寸。
外部連接端子1348可連接至AC轉接器及例如USB線之各種電線，其致能該行動電話的充電以及資料通訊。此外，可藉由插入記錄媒體到外部記憶體插槽1350，儲存和移除大量資料。除了上述功能之外，可提供紅外線通訊功能、電視接收功能等。藉由將依據本發明所揭示之半導體裝置應用於行動電話，可提供具有優良效能的行動電話。
圖29E顯示包括使用依據任何上述實施例之非揮發性閂鎖電路之半導體裝置的數位相機。該數位相機包括主體1361、顯示部A 1367、接目鏡部1363、操作開關1364、顯示部B 1365、電池1366等。藉由將依據本發明所揭示之半導體裝置應用於數位相機，可提供具有優良效能的數位相機。
圖29F顯示包括使用依據任何上述實施例之非揮發性閂鎖電路之半導體裝置的電視機。電視機1370包含設置有顯示部1373的外殼1371。可顯示影像於顯示部1373上。此處，以腳座1375支撐外殼1371。
可藉由包含在外殼1371中的操作開關或分別提供之遙控器1380操作電視機1370。可藉由包含在遙控器1380中的操作鍵1379控制頻道和音量，且因此可控制顯示於顯示部1373的影像。此外，遙控器1380可設置有顯示部1377，用於顯示輸出自遙控器1380的資料。
應注意電視機1370較佳包含有接收器、數據機等。使用該接收器，可接收一般電視節目。此外，當電視機1370經由數據機以有線或無線連接至通訊網路時，可執行單向(自傳送器至接收器)或雙向(傳送器與接收器之間，或接收器之間)的資訊通訊。藉由將依據本發明所揭示之半導體裝置應用於電視機，可提供具有優良效能的電視機。
此實施例中描述的結構、方法及之類可與其他實施例中所述之任何結構、方法及之類做適當結合。
400‧‧‧非揮發性閂鎖電路
401‧‧‧資料保存部
402‧‧‧電晶體
404‧‧‧電容器
411‧‧‧閂鎖部
412‧‧‧第一元件
413‧‧‧第二元件
414‧‧‧導線
415‧‧‧導線
D1‧‧‧第一元件
D2‧‧‧第二元件
Vc‧‧‧電位

Claims (10)

  1. 一種半導體裝置，包含：第一元件；第二元件；絕緣層，在該第一元件及該第二元件之上；以及資料保存部，包含電晶體及電容器，其中該第一元件之輸出電連接於該第二元件之輸入，且該第二元件之輸出電連接於該第一元件之輸入，其中該第一元件和該第二元件之各者包含電晶體，該電晶體的通道形成區包括結晶矽，其中該資料保存部的該電晶體之通道形成區包括在該絕緣層之上的氧化物半導體層，其中該資料保存部的該電晶體之源極和汲極之其中一者電連接於該電容器之一對電極的其中一者，以及其中該資料保存部的該電晶體之該源極和該汲極之其中另一者電連接於該第一元件之該輸入以及供應有輸入信號之導線。
  2. 如申請專利範圍第1項之半導體裝置，更包含第一開關及第二開關，其中該第二元件之該輸出經由該第二開關電連接於該第一元件之該輸入，以及其中該第一元件之該輸入經由該第一開關電連接於供應有該輸入信號之該導線。
  3. 一種半導體裝置，包含： 第一元件；第二元件；絕緣層，在該第一元件及該第二元件之上；以及資料保存部，包含第一電晶體、第二電晶體、第一電容器及第二電容器，其中該第一元件之輸出電連接於該第二元件之輸入，且該第二元件之輸出電連接於該第一元件之輸入，其中該第一元件和該第二元件之各者包含電晶體，該電晶體的通道形成區包括結晶矽，其中該第一電晶體和該第二電晶體之各者的通道形成區包括在該絕緣層之上的氧化物半導體層，其中該第一電晶體之源極和汲極之其中一者電連接於該第一電容器之一對電極之其中一者，其中該第二電晶體之源極和汲極之其中一者電連接於該第二電容器之一對電極之其中一者，其中該第一電晶體之該源極和該汲極之其中另一者電連接於該第一元件之該輸入，以及其中該第二電晶體之該源極和該汲極之其中另一者電連接於該第一元件之該輸出。
  4. 如申請專利範圍第3項之半導體裝置，更包含第一開關及第二開關，其中該第二元件之該輸出經由該第二開關電連接於該第一元件之該輸入，以及其中該第一元件之該輸入經由該第一開關電連接於供 應有輸入信號之導線。
  5. 如申請專利範圍第1或3項之半導體裝置，其中該第一元件為反相器，且該第二元件為反相器。
  6. 如申請專利範圍第1或3項之半導體裝置，其中該第一元件為NAND，且該第二元件為時鐘反相器。
  7. 如申請專利範圍第1或3項之半導體裝置，其中該氧化物半導體層包含銦、鎵、和鋅。
  8. 如申請專利範圍第1或3項之半導體裝置，其中該氧化物半導體層包含其c軸實質垂直於該氧化物半導體層之表面的晶體。
  9. 一種邏輯電路，包括如申請專利範圍第1或3項之半導體裝置。
  10. 一種CPU，包括如申請專利範圍第9項之邏輯電路。
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