JP2008519467A - 積層パッケージングの改良 - Google Patents

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Abstract

複数の超小型電子アセンブリ（６０）は、基板間に配置された超小型電子素子（３６）を有する、上部基板（４０）および下部基板（２０）を含む製造過程ユニットを切断することによって形成される。別の実施形態においては、リードが、この基板から突出するように、リードフレーム（４５２）が基板（４４０）に結合される。リードフレーム（４５２）は、１つ以上の超小型電子素子（４３６、４０４および４０６）が該基板間に配置された状態で、追加的な基板（４７０）に結合される。

Description

（関連出願の相互参照）
本出願は、２００４年１１月３日に出願された米国仮特許出願第６０／６２４，６６７号の出願日の優先権を主張し、この開示を参照により本明細書に組み込む。
半導体チップ等の超小型電子素子は、典型的には、該半導体チップまたは他の超小型電子素子のための物理的および化学的保護を実現できるパッケージ内に設けられる。このようなパッケージは、典型的には、誘電体から形成され、かつその上に導電性端子を有する小さな回路パネル等のパッケージ基板を含む。該チップは、該パネル上に実装されて、該パッケージ基板の端子に電気的に接続される。典型的には、該チップおよび該基板の一部は、封止材またはオーバーモールドによって被覆され、その結果、該基板の該端子を支持する外面のみが露出されたままになる。このようなパッケージは、容易に輸送し、格納しかつ取扱うことができる。該パッケージは、標準的な実装技術、最も典型的には、表面実装技術を用いた回路基板等のより大きな回路パネルに実装することができる。当分野においては、このようなパッケージをより小さくすることに対して、相当な努力がなされ、その結果、パッケージ化されたチップは、該回路基板上でより小面積を占める。例えば、チップスケールパッケージと呼ばれるパッケージは、該チップ自体の面積に等しい、または、該チップ自体の面積よりもわずかに大きい面積の、該回路基板の面積を占める。しかし、チップスケールパッケージを用いても、いくつかのパッケージ化されたチップによって占められる総面積は、個々のチップの総面積以上になる。
複数のチップが、共通のパッケージにおいて、上下に実装される「積層」パッケージを形成することが提案されてきた。この共通のパッケージは、単一のチップを含有する単一のパッケージを実装するのに典型的に必要な面積に等しいか、または、それよりほんのわずかに大きい回路パネルの面積に実装することができる。該積層パッケージのアプローチは、該回路パネル上のスペースを節約する。互いに機能的に関連しているチップまたは他の素子は、共通の積層パッケージ内に設けることができる。該パッケージは、それらの素子間に相互配線を組み込んでもよい。従って、該パッケージが実装される主回路パネルは、それらの相互配線に必要な導体および他の素子を含む必要がない。このことも、よりシンプルな回路パネルの使用を可能にし、場合によっては、金属接続部からなる少数の層を有する回路パネルの使用を可能にし、それによって、該回路パネルのコストを著しく低減する。また、積層パッケージ内の該相互配線は、回路パネル上に実装された個々のパッケージ間の類似の相互配線よりも低い電気的インピーダンスおよびより短い信号伝播遅延時間で形成することができる可能性がある。このことも、例えば、これらの素子間の信号伝送におけるより高いクロック速度の使用を可能にすることにより、該積層パッケージ内の超小型電子素子の動作の速度を向上させることができる。
これまでに提案されてきた積層パッケージの１つの形態は、「ボールスタック」と呼ばれることがある。ボールスタックパッケージは、２つ以上の個別のユニットを含む。各ユニットは、個々のパッケージのパッケージ基板と同様のユニット基板と、該ユニット基板に実装され、かつ該ユニット基板上の端子に接続された１つ以上の超小型電子素子とを含む。該個々のユニットは、はんだボールまたはピン等の導電性素子によって、各個々のユニット基板上の端子を別のユニット基板上の端子に接続した状態で、上下に積層されている。底部のユニット基板の端子は、該パッケージの端子を構成することができ、または、追加的な基板を、該パッケージの底部に取付けてもよく、また、様々なユニット基板の端子に接続された端子を有してもよい。ボールスタックパッケージは、例えば、米国公開特許出願第２００３／０１０７１１８号および同第２００４／００３１９７２号の特定の好ましい実施形態に示され、これらの開示を参照により本明細書に組み込む。
フォールドスタック（ｆｏｌｄ ｓｔａｃｋ）パッケージと呼ばれる場合もある別の種類の積層パッケージにおいては、２つ以上のチップまたは他の超小型電子素子が単一の基板に実装される。この単一の基板は、典型的には、該基板上に実装された超小型電子素子を互いに接続するために該基板に沿って伸びている導電体を有する。また、同じ基板は、該基板上に実装された超小型電子素子の一方または両方に接続されている導電性端子も有する。該基板は、１つの部分上の超小型電子素子が、別の部分上の超小型電子素子の上に位置するように、および該パッケージ基板の端子が、該パッケージを回路パネルに実装するために、折り重ねられたパッケージの底部で露出されるように、それ自体の上に折り重ねられる。この折り重ねられたパッケージの特定の変形例においては、該基板が、その最終的な形態に折り重ねられた後に、１つ以上の超小型電子素子が該基板に付着される。フォールドスタックの実施例は、米国特許第６，１２１，６７６号明細書、米国特許出願第１０／００７，３８８号明細書、米国特許出願第１０／６５５，９５２号明細書、米国仮特許出願第６０／４０３，９３９号明細書、米国仮特許出願第６０／４０８，６６４号明細書、および米国仮特許出願第６０／４０８，６４４号明細書の特定の好ましい実施形態に示されている。フォールドスタックは、幅広い目的のために用いられているが、互いに繋げなければならないチップをパッケージ化する際、例えば、コンパクトな内蔵型アセンブリを形成するために、携帯電話内のベースバンド信号処理チップと、高周波電力増幅器（ｒａｄｉｏｆｒｅｑｕｅｎｃｙ ｐｏｗｅｒ ａｍｐｌｉｆｉｅｒ；「ＲＦＰＡ」）チップとを含むアセンブリを形成する際の特定の用途が見出されている。
当分野におけるこれらの努力の全てにもかかわらず、さらなる改良が望ましい。特に、基板を実際に折り重ねる必要性がないフォールドスタックで実現される利点と同様の利点を提供することができるパッケージを形成することが好ましい。
本発明の一つの態様は、複数の超小型電子アセンブリを形成する方法を提供する。本発明のこの態様による方法は、望ましくは、複数の超小型電子素子と、該超小型電子素子の上に拡がっている少なくとも１つの上部基板と、該超小型電子素子の下に拡がっている少なくとも１つの下部基板とを含む製造過程ユニットを形成するステップであって、これらの基板のうちの少なくとも一方が複数の領域を含むステップと、その後、該製造過程ユニットを切断して、個々のユニットを形成するステップであって、前記各ユニットが、前記基板のうちの少なくとも一方の領域と、前記超小型電子素子のうちの少なくとも一方とを含むステップとを含む。
本発明の別の態様は、製造過程ユニットを提供する。本発明のこの態様による該製造過程ユニットは、上部および下部基板と、これらの基板の間に配置された複数の超小型電子素子とを望ましくは含む。各基板は、好ましくは、複数の領域を含み、該上部基板の各領域は、少なくとも１つの前記超小型電子素子をこれらの基板の間に配置した状態で、該下部基板の対応する領域と位置合わせされている。好ましくは、前記上部および下部基板の領域の各々は、導電性素子を有し、該上部基板の各領域の前記導電性素子のうちの少なくともいくつかは、前記下部基板の対応する領域の導電性素子に電気的に接続されている。
本発明のまた別の態様は、超小型電子アセンブリを形成する方法を提供する。本発明のこの態様による方法は、望ましくは、リードフレームのリードが第１の基板から突出するように、該リードフレームを該第１の基板に取付けることと、少なくとも１つの超小型電子素子が、該第１の基板と第２の基板との間に配置されるように、該第１の基板と第２の基板とを組立てることと、前記リードを前記第２の基板に接続することとを含む。
本発明の一実施形態による組立て方法は、上部面２２および下部面２４を画定する誘電体層２１を含む、便宜上、本明細書において、下部基板２０と呼ぶ基板を用いる。下部基板２０は、典型的には、多数の領域２６を有する連続的または半連続的なテープまたはシート状である。以下に説明するように、各領域２６は、該プロセスの終了時点において、個々のパッケージの一部を構成することになり、また、各領域２６は、以下に説明するように、単一のパッケージの部分を形成することになる形状構成を含む。
誘電体層２１は、単一の層とすることができ、または、いくつかの副層を含む積層体とすることもできる。該誘電体層は、望ましくは、主に、ポリイミド、ＢＴ樹脂、エポキシまたは他の誘電性ポリマー等の高分子誘電体から形成され、また、例えば、ガラス繊維等の強化繊維を含んでもよい。誘電体層２１は、フレキシブルでも堅くてもよい。下部基板２０は、取付け端子２８と、該誘電体層の下部面２４に露出されている後の相互接続端子２９と、上部面２２に露出している導電性接続素子３０とを含む。図示した特定の実施形態において、端子２８および２９は、接続素子３０とは別の層内に形成され、それらの層は、誘電体層２１によって互いに分離され、かつ該誘電体層を貫通して伸びるビア３２等の導電性素子によって互いに電気的に接続されている。このような構成は、一般に、「２メタル（ｔｗｏ−ｍｅｔａｌ）」構造と呼ばれている。しかし、下部基板２０は、単一の金属層が、導電性接続素子３０および端子２８および２９を構成する状態の単一の金属構造として形成することができる。例えば、このような層は、導電性接続素子３０を、該誘電体層内の上部面２２のスルーホール(図示せず)に露出させた状態で、該誘電体層の底部面２４上に配置することができる。同様に、このような単一の金属層は、端子２８および２９を、該誘電体層内の下部面２４のスルーホール（図示せず）に露出させた状態で、上部面２２上に配置することができる。さらに別の代替例においては、導電性取付け素子を構成する１つ以上の金属層、該端子またはこれらの両方は、該誘電体層の厚みの中に配置することができ、また、スルーホールを適当な面に露出させることができる。
下部基板２０は、該上部面から該下部面へ該誘電体層を貫通して伸びる開口３４を有する。開口３４は、個々の穴または細長いスロット状とすることができる。開口３４は、層間接続端子２９の近くに配置されている。超小型電子素子３６は、下部基板２０の上部面２２上に実装される。各領域２６は、該領域上に実装された１つ以上の超小型電子素子を有する。図示した特定の実施形態においては、下部基板の各領域２６は、１つの超小型電子素子を有する。図示した該超小型電子素子は、該チップの接触部（図示せず）を、例えば、はんだ等の接合材料を用いて、該接触部を該導電性取付け素子に接合することにより、該基板の導電性接続素子３０に接続した、フェースダウン方向で実装した半導体チップである。しかし、他の方法を用いることもできる。例えば、各超小型電子素子３６は、上に端子を有するパッケージ基板（図示せず）を含むパッケージ化された超小型電子素子とすることができる。これらの端子は、下部基板上の導電性接続素子３０に接続されている。さらに他の変形例においては、異方性導電接着剤等の方法を用いることができる。オーバーモールド３８は、各超小型電子素子３６の露出面を覆う。他の実施形態においては、オーバーモールド３８は省略される。該下部基板の各領域２６内の超小型電子素子３６は、該領域の導電性接続素子３０を介して、同じ領域の取付け端子２８のうちの少なくともいくつかに、該領域の層間接続端子２９のうちの少なくともいくつかに、またはこれらの両方に電気的に接続される。超小型電子素子３６は、本明細書に記載した組立てプロセスの一部として、または、下部基板２０を準備するのに用いられる別の工程において、従来の方法を用いて、該下部基板上に実装することができる。
また、本発明のこの実施形態によるプロセスは、上部面４２および下部面４４を画定する、下部誘電体層に関して上述したのと同じ材料から形成することができる誘電体層４１を含む上部基板４０を用いる。該上部基板は、下部面４４に露出された層間接続端子４９と、該上部面に露出された導電性取付け端子５０とを有する。ここでも再び、これらの形状構成は、２層構造として示されているが、該誘電体層内の一方または両方の面のスルーホールに該形状構成を露出させた単一の層または多数の層から形成することができる。また、上部基板４０は、複数の領域４６も有し、このような各領域は、層間接続端子４９からなるセットと、取付け端子５０からなるセットとを含み、少なくともいくつかの取付け端子５０は、同じ領域の少なくともいくつかの層間接続端子４９に電気的に接続されている。
組立てプロセスにおいて、上に超小型電子素子３６を有する下部基板２０は、上部基板４０と共に一体化され、その結果、上部基板４０の下部面４４は、超小型電子素子３６の上に載り、該下部基板に対向する。このため、超小型電子素子３６は、これらの基板の間に配置される。接着剤５２は、該下部基板から離間した超小型電子素子３６の面上の該上部基板の下部面４４に塗布することができ、該面は、各超小型電子素子を包囲する封止材３８によって画定された面とすることができる。これらの基板を互いに組付けるプロセスは、最も好ましくは、両方の基板が複数の領域２６および４６を含む大きな基板の形態をとっている間に実施される。例えば、これらの基板が、細長いテープまたはストリップの形態をしている場合、該基板は、該上部基板を該下部基板の超小型電子素子３６の面に係合させるために、１組のニップローラを介して、または、押圧ローラを介して進めることができる。別法として、両基板が、大きな円形または正方形のシート等の大きなシートの形態をしている場合には、該組立てプロセスは、該基板を互いに組付けるように、単に、１つのシートを他方のシートの上に置くことによって実施することができる。該基板は、上部基板２０の各領域４６が、下部基板２０の対応する領域２６と位置合わせされるように、互いに組付けられる。
該基板を互いに組付けた後、該下部基板の各領域内の該層の相互接続端子２９は、該上部基板上の対応する領域の該層の相互接続端子４９に接続される。この接続は、該層の相互接続端子間にワイヤ接合５３を施すことによって実行される。該ワイヤ接合は、該下部基板内の開口３４を通って伸びる。ワイヤ接合の後、下方取付け端子２８のうちの少なくともいくつか、または、各下方領域に関連するチップ３６上の少なくともいくつかの接触部は、該ワイヤ接合および層の相互接続端子を介して、該上部基板の対応する領域上の取付け端子５０のうちの少なくともいくつかに接続される。
ワイヤ接合を施した後、封止材５４が、下部基板２０と上部基板４０との間に導入される（図４）。該封止材は、構造材料と親和性があり流動性のある何らかの封止材とすることができる。最も望ましくは、封止材５４は、未硬化状態において、比較的低い粘性を有する液体であり、かつ固体または半固体状態に硬化することが可能な硬化可能な材料である。このような材料の実施例は、エポキシ、シリコーン、および超小型電子パッケージにおける封止材として通常用いられる他の材料を含む。これらの材料は、典型的には、加熱によって促進された化学反応によって硬化する。加熱時に液化し、冷却により固体状態に硬化する熱可塑性材料等の他の封止材を使用することもできる。該封止材は、何らかの適当なプロセスにより、該基板間に注入することができる。該封止材の注入中に、一部の封止材は、該下部基板の開口３４（図３）を通って漏れ出す可能性がある。該基板は、該封止材の注入中に、モールドまたは他の材料固定具からなる要素の間に拘束することができ、また、これらの要素は、該上部基板の開口３４を密封してもよい。別法として、または、追加的に、該下部基板の開口３４は、ワイヤ接合後に、該開口上に塗布されたはんだマスク等の誘電体膜によって覆ってもよい。参照により本明細書にその開示を組み込む、同一出願人による米国特許第６，３２９，２２４号明細書および同第５，７６６，９８７号明細書において教示された方法を、この工程に用いることができる。封止材の注入工程は、望ましくは、各基板の様々な領域が、この段階において互いに接続されたままである、基板４０および２０が元の形態である間にも実行される。該封止材は、ワイヤ接合部５３（図３）を包囲し、望ましくは、該超小型電子素子が占めるスペース以外の、該上部基板と下部基板との間のスペースを実質的にまたは完全に充填する。
該封止材の注入および硬化の後、１つ以上の追加的な超小型電子素子５６が、上部基板４０の露出した上面４２の上に実装され、該上部基板の取付け端子５０に電気的に接続される。ここでもまた、超小型電子素子５６が、該上部基板の様々な領域４６に実装される。はんだボール５８等の導電性接合材料を、該下部基板の取付け端子２８に塗布してもよい。追加的な超小型電子素子５６は、「ベアチップ」またはパッケージ化されていない半導体チップあるいは他の超小型電子素子であってもよく、または、パッケージ化された半導体チップ等のパッケージ化された超小型電子素子であってもよい。図示した実施形態においては、各追加的な超小型電子素子は、該超小型電子素子上の接触部を、該上部基板の取付け素子５０に直接接合することによって実装される。しかし、他の取付けおよび接続方法を用いることもできる。例えば、変形例においては、追加的な超小型電子素子５６は、該上部基板上に「フェースアップ」配置で実装して、ワイヤ接合によって取付け素子５０に接続することができる。また、封止材または他のカバーを、該追加的な超小型電子素子の上に施してもよい。
追加的な超小型電子素子５６および導電性接合材料５８を実装した後、該上部および下部基板は、個々のユニット６０を形成するように切断される（図６）。このようなユニットの各々は、該下部基板の超小型電子素子３６および該上部基板の超小型電子素子５６と共に、該下部基板の１つの領域４６と、該上部基板の対応する領域４６とを含む。このようなユニットの各々は、内蔵型積層パッケージである。各ユニット６０は、１つ以上の追加的な超小型電子素子５６が１つ以上の超小型電子素子３６に接続された状態の完全な積層形パッケージを形成する。このようなパッケージは、回路基板または他のより大きな基板に、従来の単一素子超小型電子パッケージと実質的に同じ方法で実装することができる。
上述したプロセスの変形例においては、追加的な超小型電子素子５６、結合ボンディング材料５８またはこれらの両方を、切断後に該基板に実装することができる。未切断状態の、または独立した切断済みユニットとしての、接合材料５８を伴うまたは伴わない組立て済みの基板または超小型電子素子３６は、半製品として取扱い、輸送し、かつ保管することができる。例えば、同じ超小型電子素子３６を、多数のパッケージに組込むが、異なる追加的な素子５６が、該パッケージの異なるものに使用される場合、このような構成を用いることができる。
また別の変形例においては、封止材５４は省略してもよい。この変形例においては、該基板間に配置された超小型電子素子３６は、構造支持体を形成する。追加的な構造支持体は、超小型電子素子３６またはワイヤ接合５３が占めていない位置における誘電体素子間に伸びるスペーサを設けることによって、該基板間に形成することができる。
本発明の追加的な実施形態によるプロセスは、図１〜図６に関して上述したものと同様の下部基板１２０および上部基板１４０を用いる。しかし、下部基板１２０上に実装された超小型電子素子１３６は、オーバーモールドを要することなく、「フェースアップ」配置で実装される。超小型電子素子１３６上の接触部は、上部基板１４０の組立て前に、ワイヤ接合１０２によって下部基板１２０の上面の導電性取付け素子１３０に電気的に接続される。スペーサ１０４は、ワイヤ接合１０２の上に該上部基板を保持するように、超小型電子素子１３６の上方を向いている面に、または、上部基板１４０の下面に設けられる。スペーサ１０４は、望ましくは、誘電体から形成され、また、接着層を含むかまたは該接着層からなっていてもよい。ここでもまた、該下部基板の層間接続端子１２９が、ワイヤ接合１５２によって、該上部基板の層間接続パッド１４９に接続されている。ワイヤ接合の後、図７に示すアセンブリは、図４〜図６に関して上述したのと同様の方法で処理し、取扱うことができる。
本発明のまた別の実施形態によるプロセスも同様に、上述したのと同様の下部基板２２０および上部基板２４０を用いる。超小型電子素子２３６は、下部基板２２０の上面２２２に実装される。望ましくは、これらの超小型電子素子は、オーバーモールド２３８によって、各超小型電子素子の周りが被覆される。ここでもまた、超小型電子素子２３６は、パッケージ化された、またはされていない素子とすることができる。しかし、図８の実施形態においては、該下部基板の層間接続端子２２９は、該基板の上面２２２で露出され、一方、該上部基板の層間接続端子２４９は、該上部基板の下面２４４で露出されている。これらの基板は、上述したのと同様の方法で、互いに組付けられる。しかし、はんだボール等の導電性離間要素が、該下部基板の層間接続端子２２９、または、該上部基板の下部基板２４９の上の基板間に配置される。これらの基板が互いに組付ける際、該導電性要素は、反対側の基板上の層間接続端子に係合して、互いに接合される。この結果、導電性要素２０２は、該基板間の電気的接続および該基板間の物理的離間の両方を実現できる。追加的な超小型電子素子２５６を、組立ての前または後に、該上部基板上に実装することができる。上述した他の実施形態の場合、該組立て工程は、該上部基板の多数の領域と、該下部基板の多数の領域とを単一の工程で相互接続するように機能する。上述した実施形態の場合、相互接続された基板は、個々のユニットを形成するように切断することができる。望ましくは、該基板を切断する前に、必要に応じて、封止材（図示せず）を、上述した方法で該基板間に注入してもよい。追加的な変形例（図９）においては、下部基板３２０上の超小型電子素子３３６は、封止されていない「ベア」半導体チップである。これらのチップは、図７に関して上述したワイヤ接合と同様のワイヤ接合３０２を用いて該下部基板の導電性取付け要素３３０にワイヤ接合される。上部基板３４０は、該下部基板に組み付けられて、図８に関して上述したのと同様の導電性要素３０４によって、該下部基板に接続される。望ましくは、該基板を切断して個々のユニットを形成する前に、封止材３５４（図示せず）が、該基板間に注入される。はんだボール以外の導電性要素を、様々な実施形態に用いてもよい。例えば、その開示を参照により本明細書に組み込む、国際特許公開第２００４／０７７５２５号パンフレットに開示されているように、細長いバンプまたはピンの形をした金属導電性要素を、スタックパッケージにおけるユニット間接続部として用いてもよい。その開示を参照により本明細書に組み込む、２００４年６月２５日に出願された米国仮特許出願第６０／５８３，０６６号明細書に記載されているように、開示を全て参照により本明細書に組み込む、全て２００３年１２月３０日に出願された同一出願人による同時係属中の米国仮特許出願第６０／５３３，２１０号明細書、同第６０／５３３，３９３号明細書および同第６０／５３３，４３７号明細書に開示されたタイプのピンを、スタックパッケージにおけるユニット間接続部として用いることができる。これらおよび他のタイプのピンは、上述したアセンブリに用いることができる。該基板の一方または両方は、組立て前に、これらのピンを用いて形成することができ、この結果、該ピンは、対向する基板上の層間接続端子に係合する。
本発明のまた別の実施形態によるプロセスは、上部取付け端子４５０と、単一のメタルテープの下面上の金属製特徴部からなる単一の層によって画定された層間接続端子４４９とを有する誘電体層４２１を含む該単一のメタルテープの形態をとる上部基板４４０を用い、取付け端子４５０は、該誘電体層内の穴４５１を介して、該上部基板の上面４２２に露出されている。多数のリード４５２を含むリードフレームは、図１２を見て分かるように、各リード４５２が、層間接続端子４４９のうちの１つから伸びるように、上部基板４４０に付着されている。２つのリード４５２のみが図に描かれているが、該リードフレームが多数のリードを含み、また、バスバー、または、互いに定位置に該リードを保持する他の要素を含んでもよいことを正しく認識すべきである。バスバーまたは他の保持要素は、該リードフレームと該上部基板との組立て後に取り除いてもよい。その開示を参照により本明細書に組み込む、２００３年１２月２４日に出願された同時係属中の同一出願人による米国特許出願第１０／７４６，８１０号明細書で教示されたタイプのリードフレームを用いることができる。該リードフレームは、はんだ接合、拡散接合、熱圧着接合等のプロセスによって、該上部基板の層間接続端子４４９に接合することができる。別法として、層間接続端子４４９は、テープによる自動ボンディング（ｔａｐｅ−ａｕｔｏｍａｔｅｄ ｂｏｎｄｉｎｇ）（「ＴＡＢ」）リードの形で形成してもよく、また、これらのリードは、ＴＡＢリードを半導体チップ等の要素に接合するのに通常用いられるプロセスと同様のプロセスを用いて、該リードフレームに接合することができる。図１２を見て最も良く分かるように、該リードフレームのリード４５２は、上部基板４４０から下方へ突出している。また、該プロセスは、その下面４２４に露出している下方取付け端子４２８を有し、かつその上面に露出している電気的接続部４３０と、その上面４２２に露出している層間接続端子４２９とを有する下部基板４２０も用いる。ここでもまた、図１３に示す特定の実施形態においては、該下部基板は、「２メタル」構造として示されているが、該下部基板の誘電体要素４２１内の穴を介して様々な特徴部を露出させた単一の金属構造とすることができる。半導体チップまたは他の超小型電子素子４３６は、下部基板４２０に実装される。図示の実施形態において、半導体チップ４３６は、フェースアップ配置で実装され、ワイヤ接合４０２によって接続端子４３０に接続される。しかし、チップ４３６は、フェースダウンで実装することもできる。追加的な変形例においては、チップ４３６は、パッケージ化されたチップまたは他のパッケージ化された超小型電子素子とすることができる。図１３に示す特定の実施形態において、チップ４３６は、スペーサ４０４によって、該下部基板の誘電体要素４２１の上に支持されている。追加的な変形例において、スペーサ４０４は、フェースアップまたはフェースダウンで実装することができる追加的な半導体チップまたは他の超小型電子素子と置換することができる。望ましくは、誘電体から形成されたスペーサ４０６は、下部基板４２０から遠く離れた超小型電子素子４３６の表面に配置される。
上部基板４４０と、該リードフレームのリード４５２とを含むサブアセンブリは、該サブアセンブリを該下部基板の方へ近づけて、上部基板４４１から遠く離れた、リード４５２の下方端部を、上述した方法の何れかを用いて、該下部基板の層間接続端子４２９に接合することによって、該下部基板に取付けられる。該上部基板および下部基板の組み付け後、下部基板４２０、上部基板４４０、超小型電子素子４３６、および該上部基板と下部基板を接続するリード４５２を含む、結果として生じるユニットは、例えば、超小型電子素子４３６の周り、および基板４２０と基板４４０との間に流動性封止材を導入することによって封止される。この封止プロセスは、上部取付け端子４５０および下部取付け端子４２８を露出させて、封止材４５４によって被覆しない状態のままにするように実施される。図１１〜図１４に関して上述した全ての工程は、個々の上部基板および下部基板および／または個々のリードフレームを用いて実施することができ、または、該上部基板、該下部基板、該リードフレームまたはこれらからなる何れかの組合せが、多数の基板および／または多数のリードフレームを含むテープまたはストリップ等のより大きなアセンブリの形態をとっている間に実施してもよい。この場合、該より大きな要素は、各々が、下部基板、上部基板および１つ以上の超小型電子素子４３６を含む個々のユニットを形成するように、上述したように切断される。ここでもまた、切断前の該より大きなユニットは、商品として取扱い、輸送し、かつ保管することができる。また、該個々のユニットは、それ自体、取扱うことができる。ここでもまた、パッケージ化された、またはされていない追加的な超小型電子素子４５６を、例えば、図１４を見て分かるように、はんだ接合により、または、ワイヤ接合により、該上部取付け端子に取付けることができる。下部取付け端子４２８は、はんだボール等の導電性接合材料を備えてもよく、完成したアセンブリを回路パネルに実装するのに用いることができる。
上述した実施形態の各々において、該上部基板および下部基板の役割は、逆であっても良い。例えば、図１４に見られるアセンブリの上部取付け端子４５０は、該アセンブリを回路パネルに実装するのに用いてもよく、一方、下部取付け端子４２８は、追加的な超小型電子素子を該アセンブリに実装するのに用いてもよい。また、該リードフレームのリード４５２は、該上部基板ではなく該下部基板に組付けてもよい。さらに別の実施形態においては、上部基板全体は、単に、リードフレームからの要素で構成してもよい。該バスバー、または様々なリードを相互接続して、自己支持型リードフレームを形成する該リードフレームの他の部分は、封止後に取り除いてもよい。逆に、下部基板４２０は、該リードフレームからなる要素と置換してもよい。一つの変形例においては、該上部基板から遠く離れた該リードフレームの端部は、それらの端部が、該アセンブリの下部取付け端子として機能するように露出されている。
「上部」、「下部」、「上方へ」および「下方へ」などの用語および方向を示す同様の用語は、この開示において用いる場合、重力基準系ではなく、構成要素自体の基準系を指す。図に示す方向の重力基準系で部材を配置し、図の上部を重力基準系の上方に、かつ図の底部を下方にした状態で、該上部基板は、重力基準系において、実際に、該下部基板の上にある。しかし、重力基準系において、図の上部が下方に面している状態の、該部材がひっくり返った場合には、該上部基板は、重力基準系において、該下部基板の下にある。
好ましい実施形態に関する上記の説明は、本発明を限定するのではなく、例示しようとするものである。
これらおよび他の変形例、および上述した特徴の組合せは、クレームによって定義されるように、本発明から逸脱することなく用いることができ、好ましい実施形態の上記の説明は、クレームによって定義されるように、本発明の限定のためではなく、例示として解釈すべきである。
本発明の一実施形態に係るプロセスに用いられる素子を示す概略断面図である。 図１と同様であるが、同じプロセスの順次後の段階での素子を示す断面図である。 図１と同様であるが、同じプロセスの順次後の段階での素子を示す断面図である。 図１と同様であるが、同じプロセスの順次後の段階での素子を示す断面図である。 図１と同様であるが、同じプロセスの順次後の段階での素子を示す断面図である。 図１と同様であるが、同じプロセスの順次後の段階での素子を示す断面図である。 本発明の追加的な実施形態に係るプロセスに用いられる素子の概略断面図である。 本発明のまた別の実施形態に係るプロセスに用いられる素子の概略断面図である。 図７および図８と同様であるが、本発明の追加的な実施形態に係るプロセスに用いられる素子を示す断面図である。 プロセスの後の段階における、図９に示す素子を示す断面図である。 本発明の追加的な実施形態に係るプロセスに用いられる基板およびリードフレームを示す概略図である。 プロセスの後の段階における、図１１の基板およびリードフレームを示す断面図である。 プロセスのさらに後の段階中の、図１１および図１２に示す素子を示す概略断面図である。 図１１〜図１３の素子を用いて形成したアセンブリを示す概略断面図である。

Claims (10)

  1. （ａ）複数の超小型電子素子と、前記超小型電子素子の上に拡がる少なくとも１つの上部基板と、前記超小型電子素子の下に拡がっている少なくとも１つの下部基板とを含む製造過程ユニットを提供するステップであって、前記基板のうちの少なくとも一方が複数の領域を有する、ステップと、
    （ｂ）個々のユニットを形成するため、前記製造過程ユニットを切断するステップであって、前記各ユニットが、前記基板のうちの少なくとも１つの領域と、前記超小型電子素子のうちの少なくとも１つとを含む、ステップと
    を含む、複数の超小型電子アセンブリを形成する方法。
  2. 前記上部基板および下部基板が共に複数の領域を含み、前記切断するステップは、前記各ユニットが、前記上部基板の一部と、前記下部基板の一部と、前記基板間に配置された１つ以上の超小型電子素子とを含むように実行される請求項１に記載の方法。
  3. 前記上部基板および下部基板上の導電性素子を互いに電気的に接続するステップをさらに含む請求項２に記載の方法。
  4. 前記電気的に接続するステップが前記切断するステップの前に実行される請求項３に記載の方法。
  5. 前記切断するステップの前に、前記上部基板と下部基板との間に封止材を注入するステップをさらに含む請求項４に記載の方法。
  6. 上部および下部基板と、
    前記上部基板と下部基板の間に配置された複数の超小型電子素子と
    を備える製造過程ユニットであって、
    前記各基板が複数の領域を含み、前記上部基板の各領域が、少なくとも１つの前記超小型電子素子を前記基板の間に配置した状態で、前記下部基板の対応する領域と位置合わせされ、前記上部および下部基板の前記領域の各々が導電性素子を有し、前記上部基板の前記各領域の前記導電性素子のうちの少なくともいくつかが、前記下部基板の対応する領域の導電性素子に電気的に接続されている、製造過程ユニット。
  7. 前記上部基板と下部基板との間に配置された封止材をさらに備える請求項６に記載の製造過程ユニット。
  8. リードフレームのリードが第１の基板から突出するように、前記リードフレームを前記第１の基板に取付けるステップと、
    少なくとも１つの超小型電子素子が、前記第１の基板と第２の基板との間に配置されるように、前記第１の基板と第２の基板とを組み付けるステップと、
    前記リードを前記第２の基板に接続するステップと
    を含む、超小型電子アセンブリを形成する方法。
  9. 前記組み付けるステップの前に、前記少なくとも１つの超小型電子素子を、前記基板の一方に電気的に接続するステップをさらに含む請求項８に記載の方法。
  10. 前記電気的に接続するステップが、前記組み付けステップの前に、前記少なくとも１つの超小型電子素子を前記第２の基板に接続するように実行される請求項９に記載の方法。
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