KR20180075589A - 표면 상에 코팅을 패턴화하는 방법 및 패턴화된 코팅을 포함하는 디바이스 - Google Patents

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Abstract

광 전자 장치는 (1) 기판; (2) 기판의 제1 영역을 덮는 핵 생성 억제 코팅; 및 (3) 제1 부분 및 제2 부분을 포함하는 도전성 코팅을 포함한다. 도전성 코팅의 제1 부분은 기판의 제2 영역을 덮고, 도전성 코팅의 제2 부분은 핵 생성 억제 코팅과 부분적으로 중첩되고, 도전성 코팅의 제2 부분은 핵 생성 억제 코팅으로부터 일정 갭만큼 이격되어 있다.

Description

표면 상에 코팅을 패턴화하는 방법 및 패턴화된 코팅을 포함하는 디바이스
본 발명은 일반적으로 표면 상에 전기 전도성 재료를 증착시키는 방법에 관한 것이다. 더 구체적으로는, 본 방법은 디바이스의 전기 도전성 구조를 형성하기 위해 표면 상에 전기 도전성 재료의 선택적 증착에 관한 것이다.
유기 발광 다이오드(OLED)는 전형적으로 도전성 박막 전극 사이에 삽입된 유기 재료의 수개의 층을 포함하며, 이 유기 층 중 적어도 하나는 전계 발광(electroluminescent) 층이다. 전극에 전압이 인가된 때, 홀 및 전자는 각각 애노드 및 캐소드로부터 주입된다. 전극에 의해 주입된 홀 및 전자는 유기 층을 통해 이동하여 전계 발광 층에 도달한다. 홀 및 전자가 서로 가까워지면, 그들은 쿨롬 력에 의해 서로 끌어당기게 된다. 그 다음, 홀 및 전자는 결합되어 엑시톤(exciton)이라 불리는 결합 상태를 형성할 수 있다. 엑시톤은 광자가 방출되는 방사성 재조합 과정(radiative recombination process)을 통해 붕괴될 수 있다. 대안으로서, 엑시톤은 광자가 방출되지 않은 비방사성 재조합 과정을 통해 붕괴될 수 있다. 여기서 사용된 바와 같이, 내부 양자 효과(IQE: internal quantum efficiency)는 방사성 재조합 과정을 통해 붕괴되는 디바이스 내에서 발생되는 모든 전자-홀 쌍의 비율로 이해될 것이다.
방사성 재조합 과정은 전자-홀 쌍(즉, 엑시톤)의 스핀 상태에 따라 형광(fluorescence) 또는 인광(phosphorescence) 과정으로서 발생할 수 있다. 구체적으로, 전자-홀 쌍에 의해 형성된 엑시톤은 싱글렛(singlet) 또는 트리플렛(triplet) 스핀 상태를 갖는 것을 특징으로 할 수 있다. 일반적으로, 싱글렛 엑시톤의 방사성 붕괴는 형광을 야기하고, 트리플렛 엑시톤의 방사성 붕괴는 인광을 야기한다.
더 최근에, 열 활성화 지연 형광(TADF: thermally activated delayed fluorescence)을 포함한 다른 발광 메커니즘이 제안되고 연구되었다. 간단히 말하자면, TADF 방출은 열 에너지의 도움을 받아 역방향 시스템간 교차 과정(reverse inter system crossing process)을 통해 트리플렛 엑시톤을 싱글렛 엑시톤으로 변환한 후, 그 싱글렛 엑시톤의 방사성 붕괴를 통해 발생한다.
OLED 디바이스의 외부 양자 효율(EQE: An external quantum efficiency)은 디바이스에 의해 방출된 광자의 수에 대한 OLED 장치에 제공된 전하 캐리어의 비율을 지칭할 수 있다. 예를 들어, 100%의 EQE는 디바이스로 주입된 각각의 전자에 대하여 하나의 광자가 방출됨을 나타낸다. 이해하는 바와 같이, 디바이스의 EQE는디바이스의 IQE보다 상당히 낮은 것이 일반적이다. 이러한 EQE와 IQE 간의 차이는 일반적으로 디바이스의 다양한 컴포넌트에 의해 발생되는 광의 흡수 및 반사와 같은 다수의 요인에 영향을 받을 수 있다.
OLED 디바이스는 전형적으로 그 디바이스로부터 광이 방출되는 상대적인 방향에 따라, "하부 방출(bottom-emission)" 또는 "상부 방출(top-emission)" 디바이스로 분류될 수 있다. 하부 방출 디바이스에서, 방사성 재조합 과정의 결과로서 방출되는 광은 디바이스의 베이스 기판을 향하는 방향으로 방출되고, 상부 방출 디바이스에서는 베이스 기판으로부터 멀어지는 방향으로 방출된다. 따라서, 하부 방출 디바이스에서는 베이스 기판 부근의 전극은 일반적으로 광 투과성(예컨대, 실질적으로 투명 또는 반투명)으로 만들어지며, 상부 방출 디바이스에서는 일반적으로 베이스 기판에서 먼 전극이 광의 감쇠를 줄이기 위해 광 투과성으로 만들어진다. 특정한 디바이스 구조에 따라, 애노드 또는 애소드 중 하나는 상부 방출 및 하부 방출 디바이스에서 투과성 전극으로서 역할할 수 있다.
또한, OLED 디바이스는 베이스 기판에 대해 양방향으로 광을 방출하도록 구성된 양면 방출 디바이스일 수 있다. 예컨대, 양면 방출 디바이스는 각각의 픽셀로부터의 광이 양방향으로 방출되도록 투과성 애노드 및 투과성 캐소드를 포함할 수 있다. 다른 예로서, 양면 방출 디스플레이 디바이스는 한 방향으로 광을 방출하도록 구성된 제1 세트의 픽셀, 및 다른 방향으로 광을 방출하도록 구성된 제2 세트의 픽셀을 포함하여, 각 픽셀마다 하나의 전극이 투과성이 된다.
상기 디바이스 구성에 추가하여, 투명 또는 반투명 OLED 디바이스 또한 구현될 수 있는데, 이 장치는 외부 광이 디바이스가 디바이스를 통해 투과되는 것을 가능하게 하는 투명한 부분을 포함한다. 예를 들어, 투명 OLED 디스플레이 디바이스에서, 투명한 부분은 각각의 이웃한 픽셀 사이의 비방출 영역에 제공될 수 있다. 다른 예에서, 투명한 OLED 조명 패널은 패널의 방출 영역 사이에 복수의 투명한 영역을 제공함으로써 형성될 수 있다. 투명 또는 반투명 OLED 디바이스는 하부 방출, 상부 방출, 또는 양면 방출 디바이스일 수 있다.
캐소드 또는 애노드 중 하나가 투과성 전극으로서 선택될 수 있으나, 전형적인 상부 방출 디바이스는 광 투과성 캐소드를 포함한다. 투과성 캐소드를 형성하기 위해 전형적으로 사용되는 재료는 인듐 주석 산화물(ITO) 및 아연 산화물(ZnO)과 같은 투명 전도성 산화물(TCO), 뿐만 아니라, 은(Ag), 알루미늄(Al) 또는 대략 1:9 내지 대략 9:1 부피비 범위로 합성된 마그네슘 은(Mg:Ag) 합금 및 이테르븀 은(Yb:Ag) 합금과 같은 다양한 금속 합금의 박층을 증착시켜 형성된 것과 같은 박막을 포함한다. TCO 및/또는 금속 박막의 2 이상의 층을 포함하는 다층 캐소드가 사용될 수도 있다.
특히, 박막의 경우, 최대 대략 수십 나노미터의 비교적 얇은 층 두께는 OLED에 사용하기 위한 강화된 투명성 및 바람직한 광학 특성(예컨대, 감소된 마이크로캐비티 효과)에 기여한다. 그러나, 투과성 전극의 두께 감소는 그것의 시트 저항 증가를 동반한다. 높은 시트 저항이 디바이스가 사용될 때 OLED의 성능 및 효율에 해로운 큰 전류-저항(IR) 강하를 일으키기 때문에, 높은 시트 저항을 가지는 전극은 OLED에 사용하기에는 바람직하지 않은 것이 일반적이다. IR 강하는 전원 공급 레벨을 증가시킴으로써 어느 정도 보상될 수 있다. 그러나, 하나의 픽셀에 대하여 전원 공급 레벨이 증가되면, 디바이스의 적절한 동작을 유지하기 위해 다른 컴포넌트로 공급되는 전압 또한 증가되므로, 바람직하지 못하다.
상부 방출 OLED 디바이스에 대한 전원 공급 사양을 줄이기 위해, 디바이스 상에 버스바 구조 또는 보조 전극을 형성하는 해법이 제안되었다. 예를 들어, 이러한 보조 전극은 OLED 장치의 투과성 전극과 전기적으로 통하는 도전성 코팅을 증착시킴으로써 형성될 수 있다. 이러한 보조 전극은 투과성 전극의 시트 저항 및 연관된 IR 강하를 낮춤으로써 디바이스의 다양한 영역으로 전류가 더 효과적으로 전달될 수 있게 한다.
전형적으로 보조 전극이 애노드, 하나 이상의 유기 층, 및 캐소드를 포함하는 OLED 스택의 상부에 제공되기 때문에, 보조 전극의 패턴화는, 예컨대, 물리적 증기 증착(PVD) 공정에 의하여, 그것을 통해 도전성 코팅이 선택적으로 증착되게 하는 마스크 애퍼어처를 갖는 섀도 마스크(shadow mask)를 이용하여 전통적으로 달성된다. 그러나, 마스크가 전형적으로 금속 마스크이기 때문에, 그들은 고온 증착 공정 동안 휘어지는 경향을 가지고, 그로 인해 마스크 애퍼어처 및 결과적인 증착 패턴이 왜곡된다. 또한, 도전성 코팅이 마스크에 달라붙고 마스크의 피처를 애매하게 만들기 때문에, 마스크는 전형적으로 연속적인 증착을 통해 열화된다. 결과적으로, 이러한 마스크는 시간 소모적이고 비용이 많이 드는 공정을 이용하여 세척되거나, 마스크가 원하는 패턴을 생성하는데 효과적이지 않다고 간주되면 폐기되어야 하므로, 그러한 공정을 더 비싸고 복잡하게 만든다. 따라서, 섀도 마스크 공정은 OLED 디바이스의 대량 생산에 상업적으로 적합하지 않을 수 있다. 또한, 큰 금속 마스크가 전형적으로 섀도 마스크 증착 공정 동안 신장되기 때문에, 섀도 마스크 공정을 이용하여 생산될 수 있는 피처의 종횡비는 전형적으로 금속 마스크의 기계적(예컨대, 인장) 강도 및 섀도우 효과로 인해 제한된다.
섀도 마스크를 통해 표면 상에 도전성 코팅을 패턴화하는 것의 다른 문제점은 모두는 아니지만 특정한 패턴들은 단일 마스크를 사용하여 달성될 수 있다는 것이다. 마스크의 각각의 부분이 물리적으로 지지되기 때문에, 단일 공정 단계에서 모든 패턴이 가능한 것은 아니다. 예를 들어, 패턴이 고립된 피처를 지정하는 경우, 단일 마스크 공정 단계를 이용해서는 일반적으로 원하는 패턴을 달성할 수 없다. 또한, 전체 디바이스에 걸쳐 펼쳐지는 반복적인 구조(예컨대, 버스바 구조 또는 보조 전극들)를 만들기 위해 사용되는 마스크는 마스크 상에 매우 많은 수의 천공 또는 애퍼어처를 포함한다. 그러나, 마스크 상에 매우 많은 수의 애퍼어처를 형성하는 것은 마스크의 구조적 무결성을 손상시킬 수 있고, 그러므로 공정 동안 마스크의 상당한 휘어짐 또는 변형을 야기하여 증착된 구조의 패턴을 왜곡시킬 수 있다.
몇몇 실시예에 따라, 디바이스(예컨대, 광-전자 디바이스)는 (1) 기판; (2) 기판의 제1 영역을 덮는 핵 형성 억제 코팅; 및 (3) 제1 부분 및 제2 부분을 포함하는 도전성 코팅을 포함한다. 도전성 코팅의 제1 부분은 기판의 제2 영역을 덮고, 도전성 코팅의 제2 부분은 핵 형성 억제 코팅과 부분적으로 중첩되고, 도전성 코팅의 제2 부분은 핵 형성 억제 코팅으로부터 일정 갭만큼 이격된다.
몇몇 실시예에 따라, 디바이스(예컨대, 광-전자 디바이스)는 (1) 제1 영역 및 제2 영역을 포함하는 기판; 및 (2) 제1 부분 및 제2 부분을 포함하는 도전성 코팅을 포함한다. 도전성 코팅의 제1 부분은 기판의 제2 부분을 덮고, 도전성 코팅의 제2 부분은 기판의 제1 영역의 일부분과 중첩되고, 도전성 코팅의 제2 부분은 기판의 제1 영역으로부터 일정 갭만큼 이격된다.
몇몇 실시예에 따라, 디바이스(예컨대, 광-전자 디바이스)는 (1) 기판; (2) 기판의 제1 영역을 덮는 핵 형성 억제 코팅; 및 (3) 측방향으로 인접한 기판의 제2 영역을 덮는 도전성 코팅을 포함한다. 도전성 코팅은 마그네슘을 포함하고, 핵 형성 억제 코팅은 대략 0.02 이하의 마그네슘에 대한 초기 부착 확률(initial sticking probability)을 가지는 것을 특징으로 한다.
몇몇 실시예에 따라, 디바이스(예컨대, 광-전자 디바이스)의 제조 방법은 (1) 기판 및 기판의 제1 영역을 덮는 핵 형성 억제 코팅을 제공하는 단계; 및 (2) 기판의 제2 영역을 덮는 도전성 코팅을 증착시키는 단계를 포함한다. 도전성 코팅은 마그네슘을 포함하고, 핵 형성 억제 코팅은 대략 0.02 이하의 마그네슘에 대한 초기 부착 확률을 가지는 것을 특징으로 한다.
이제, 몇몇 실시예들이 첨부된 도면을 참조하여 예시의 방법으로 설명될 것이다.
도 1은 하나의 실시예에 따른 핵 형성 억제 코팅의 섀도 마스크 증착을 보여주는 개략적인 도면이다.
도 2a, 2b, 및 2c는 하나의 실시예에 따른 핵 형성 억제 코팅의 마이크로-컨택트 전사 인쇄 공정을 보여주는 개략적인 도면이다.
도 3은 하나의 실시예에 따른 패턴화된 표면 상에 도전성 코팅의 증착을 보여주는 개략적인 도면이다.
도 4는 하나의 실시예의 공정을 따라 만들어진 디바이스를 보여주는 도면이다.
도 5a 내지 도 5c는 하나의 실시예에 따른 도전성 코팅을 선택적으로 증착시키는 공정을 보여주는 개략적인 도면들이다.
도 5d 내지 도 5f는 다른 실시예에 따른 도전성 코팅을 선택적으로 증착시키는 공정을 보여주는 개략적인 도면들이다.
도 6은 하나의 실시예에 따른 전계 발광 디바이스를 보여주는 도면이다.
도 7은 하나의 실시예에 따른 공정 단계들을 보여주는 흐름도이다.
도 8은 다른 실시예에 따른 공정 단계들을 보여주는 흐름도이다.
도 9a 내지 도 9d는 도 8의 실시예에서의 단계들을 보여주는 개략적인 도면이다.
도 10은 또 다른 실시예에 따른 공정 단계들을 보여주는 흐름도이다.
도 11a 내지 도 11d는 도 10의 실시예에서의 단계들을 보여주는 개략적인 도면이다.
도 12는 또 다른 실시예에 따른 공정 단계들을 보여주는 흐름도이다.
도 13a 내지 도 13d는 도 12의 실시예에서의 단계들을 보여주는 개략적인 도면이다.
도 14는 하나의 실시예에 따른 OLED 디바이스의 상면도이다.
도 15는 도 14의 OLED 디바이스의 단면도이다.
도 16은 다른 실시예에 따른 OLED 디바이스의 단면도이다.
도 16b는 하나의 실시예에 따른 개방형 마스크를 보여주는 상면도이다.
도 16c는 다른 실시예에 따른 개방형 마스크를 보여주는 상면도이다.
도 16d는 또 다른 실시예에 따른 개방형 마스크를 보여주는 상면도이다.
도 16e는 또 다른 실시예에 따른 개방형 마스크를 보여주는 상면도이다.
도 17은 하나의 실시예에 따른 패턴화된 전극을 보여주는 상면도이다.
도 17b는 하나의 실시예에 따른 수동형 OLED 디바이스의 상면도를 보여주는 개략적인 도면이다.
도 17c는 도 17b의 수동형 OLED 디바이스의 개략적인 단면도이다.
도 17d는 인캡슐레이션(encapsulation) 후, 도 17b의 수동형 OLED 디바이스의 개략적인 단면도이다.
도 17e는 비교 가능한 수동형 OLED 디바이스의 개략적인 단면도이다.
도 18a 내지 도 18d는 다양한 실시예에 따른 보조 전극들의 부분들을 도시한다.
도 19는 하나의 실시예에 따른 OLED 디바이스의 전극에 연결된 리드의 상면도를 도시한다.
도 20은 하나의 실시예에 따른 패턴화된 전극의 상면도를 도시한다.
도 21a 내지 도 21d는 다양한 실시예에 따른 패턴화된 전극을 도시한다.
도 22는 하나의 실시예에 따른 OLED 디바이스 상에 형성된 반복적인 전극 유닛들을 도시한다.
도 23은 다른 실시예에 따른 OLED 디바이스 상에 형성된 반복적인 전극 유닛들을 도시한다.
도 24는 또 다른 실시예에 따른 OLED 디바이스 상에 형성된 반복적인 전극 유닛들을 도시한다.
도 25 내지 도 28j는 다양한 실시예에 따른 OLED 디바이스 상에 형성된 보조 전극 패턴들을 도시한다.
도 29는 하나의 실시예에 따른 픽셀 배열을 가진 디바이스의 일부분을 도시한다.
도 30은 도 29에 따른 장치의 라인 A-A를 따라 취해진 단면도이다.
도 31은 도 29에 따른 장치의 라인 B-B를 따라 취해진 단면도이다.
도 32는 다른 실시예에 따른 픽셀 배열을 가진 디바이스의 일부분을 도시하는 도면이다.
도 33은 도 32에 도시된 픽셀 배열을 갖는 디바이스의 마이크로그래프이다.
도 34는 하나의 실시예에 따른 도전성 코팅과 핵 생성 억제 코팅의 경계 주변의 단면 프로파일을 보여주는 도면이다.
도 35는 다른 실시예에 따른 도전성 코팅과 핵 생성 억제 코팅의 경계 주변의 단면 프로파일을 보여주는 도면이다.
도 36은 하나의 실시예에 따른, 도전성 코팅, 핵 생성 억제 코팅, 및 핵 생성 촉진 코팅의 경계 주변의 단면 프로파일을 보여주는 도면이다.
도 37은 다른 실시예에 따른, 도전성 코팅, 핵 생성 억제 코팅, 및 핵 생성 촉진 코팅의 경계 주변의 단면 프로파일을 보여주는 도면이다.
도 38은 또 다른 실시예에 따른, 도전성 코팅 및 핵 생성 억제 코팅의 경계 주변의 단면 프로파일을 보여주는 도면이다.
도 39는 하나의 실시예에 따른 능동형 OLED의 단면 프로파일을 보여주는 도면이다.
도 40은 다른 실시예에 따른 능동형 OLED의 단면 프로파일을 보여주는 도면이다.
도 41은 또 다른 실시예에 따른 능동형 OLED의 단면 프로파일을 보여주는 도면이다.
도 42는 또 다른 실시예에 따른 능동형 OLED의 단면 프로파일을 보여주는 도면이다.
도 43은 하나의 실시예에 따른 투명 능동형 OLED 디바이스를 보여주는 도면이다.
도 44는 도 43에 따른 디바이스의 단면 프로파일을 보여주는 도면이다.
도 45a는 샘플 1의 상면도의 SEM 이미지이다.
도 45b 및 도 45c는 도 45a의 샘플의 일부분의 확대도를 보여주는 SEM 이미지이다.
도 45d는 도 45a의 샘플의 단면도를 보여주는 SEM 이미지이다.
도 45e는 도 45a의 샘플의 단면도를 보여주는 SEM 이미지이다.
도 45f는 도 45a의 샘플의 다른 부분의 단면도를 보여주는 SEM 이미지이다.
도 45g는 도 45f의 샘플 부분을 보여주는 기울어진 SEM 이미지이다.
도 45h는 도 45a의 샘플로부터 취해진 EDX 스펙트럼을 보여주는 플롯이다.
도 46a는 샘플 2의 상면도의 SEM 이미지이다.
도 46b는 도 46a의 샘플의 일부분의 확대도를 보여주는 SEM 이미지이다.
도 46c는 도 46b의 샘플 부분의 더 확대된 도면을 보여주는 SEM 이미지이다.
도 46d는 도 46a의 샘플의 단면도를 보여주는 SEM 이미지이다.
도 46e 및 46f는 도 46a의 샘플의 표면을 보여주는 기울어진 SEM 이미지이다.
도 46g는 도 46a의 샘플로부터 취해진 EDX 스펙트럼을 보여주는 플롯이다.
도 46h는 스펙트럼이 취해지는 샘플의 대응 부분을 보여주는 SEM 이미지 위에 중첩되게 놓인 마그네슘 EDX 스펙트럼을 보여준다.
도 47은 QCM를 이용하여 증착 실험을 수행하기 위한 챔버 셋업을 보여주는 개략적인 도면이다.
도 48은 능동형 OLED 디스플레이 디바이스를 위한 예시적인 구동 회로를 보여주는 회로도이다.
도 49는 핵 생성 억제 코팅의 부분들 사이에 증착된 마그네슘 코팅의 개략적인 도면이다.
도 50a는 BAlq 핵 생성 억제 코팅을 이용하여 제조된 샘플의 상면도를 보여주는 SEM 이미지이다.
도 50b는 도 50a의 샘플의 확대된 부분을 보여주는 SEM 이미지이다.
도 50c 및 도 50d는 도 50a의 샘플의 확대된 부분을 보여주는 SEM 이미지이다.
도 50e는 도 50a의 샘플의 표면을 보여주는 기울어진 SEM 이미지이다.
도 51a는 HT211 핵 생성 억제 코팅을 이용하여 제조된 비교 샘플의 상면도를 보여주는 SEM 이미지이다.
도 51b는 도 51a의 비교 샘플의 단면 SEM 이미지이다.
도 52a는 섀도 마스크 증착을 이용하여 제조된 비교 샘플의 상면도를 보여주는 SEM 이미지이다.
도 52b는 도 52a의 비교 샘플의 단면 SEM 이미지이다.
도 53은 다양한 증착 속도로 증착된 HT211 핵 생성 억제 코팅을 통해 제조된 비교 샘플에 대한 투과율 대 파장의 플롯이다.
도 54는 다양한 핵 생성 억제 코팅으로 제조된 샘플에 대한 투과율 대 파장의 플롯이다.
도 55는 하나의 실시예에 따른 보조 전극의 패턴을 보여주는 상면도이다.
도 56은 다양한 디스플레이 패널 크기에 대한 시트 저항 사양 및 연관된 보조 전극 두께를 보여주는 플롯이다.
도 57은 기준 QCM 표면 상에 증착된 마그네슘의 층 두께 대 다양한 핵 생성 조절 코팅으로 덮인 샘플 QCM 표면 상에 증착된 마그네슘의 층 두께를 보여주는 플롯이다.
도 58은 샘플 QCM 표면 상에 마그네슘 증기의 부착 확률 대 다양한 핵 생성 조절 코팅으로 덮인 샘플 QCM 표면 상에 증착된 마그네슘의 층 두께를 보여주는 플롯이다.
도 59a 및 도 59b는 하나의 실시예에 따른 핵 생성 억제 코팅을 제거한 후, 도전성 코팅을 증착하는 공정을 보여준다.
설명의 간편함 및 명료함을 위해, 적절하다고 간주되는 경우, 대응하는 또는 유사한 컴포넌트를 나타내기 위해 도면들 간에 부재번호가 반복될 수 있음을 이해할 것이다. 또한, 본 명세서에 서술된 예시적인 실시예들의 완전한 이해를 제공하기 위해 다수의 특정 세부 사항들이 제시된다. 그러나, 본 명세서에 서술된 예시적인 실시예들은 그 특정 세부사항 중 일부가 없이도 실시될 수 있음을 당업자들은 이해할 것이다. 다른 예에서, 어떤 방법, 프로시저 및 컴포넌트들은 본 명세서에 서술된 예시적인 실시예를 모호하지 않게 하기 위해 상세하게 설명되지 않았다.
몇몇 실시예에 따른 하나의 형태에서, 표면 상에 전기 도전성 코팅을 증착시키는 방법이 제공된다. 몇몇 실시예에서, 이 방법은 광-전자 장치의 제조 방법의 맥락에서 수행된다. 몇몇 실시예에서, 이 방법은 다른 장치의 제조 방법의 맥락에서 수행된다. 몇몇 실시예에서, 이 방법은 패턴화된 기판을 만들기 위해 기판의 제1 영역 상에 핵 생성 억제 코팅을 증착시키는 방법을 포함한다. 패턴화된 기판은 행 형성 억제 코팅에 의해 덮인 제1 영역 및 노출되어 있는, 또는 핵 형성 억제 코팅이 실질적으로 없는, 또는 그러한 코팅에 의해 실질적으로 덮이지 않은 기판의 제2 영역을 포함한다. 또한, 이 방법은 기판의 제2 영역상에 도전성 코팅을 증착하기 위해 패턴화된 기판을 처리하는 단계를 포함한다. 몇몇 실시예에서, 도전성 코팅의 재료는 마그네슘을 포함한다. 몇몇 실시예에서, 패턴화된 기판을 처리하는 단계는 기판의 제2 영역 상에 도전성 코팅을 증착시키기 위해 기판의 핵 생성 억제 코팅 및 제2 영역을 모두 처리하는 단계를 포함하고, 이 때 핵 생성 억제 코팅은 노출된 채로 있거나, 도전성 코팅이 실질적으로 없거나, 도전성 코팅에 의해 실질적으로 덮이지 않는다. 몇몇 실시예에서, 패턴화된 기판을 처리하는 단계는 도전성 코팅을 형성하기 위해 사용되는 소스 재료의 증발 또는 승화를 수행하는 단계, 및 증발된 소스 재료에 핵 생성 억제 코팅 및 기판의 제2 영역을 모두 노출시키는 단계를 포함한다.
여기서 사용된 용어 "핵 생성 억제"는 전기 도전성 재료의 증착에 대해 상대적으로 낮은 친화성을 나타내는 표면을 갖는 재료의 코팅 또는 층을 언급하기 위해 사용되며, 용어 "핵 생성 촉진"은 전기 도전성 재료의 증착에 대해 상대적으로 높은 친화성을 나타내어 그 표면 상에 도전성 재료의 증착이 용이한 표면을 갖는 재료의 코팅 또는 층을 언급하기 위해 사용된다. 표면의 핵 생성 억제 또는 핵 생성 촉진의 한 척도는 마그네슘과 같은 전기 도전성 재료에 대한 표면의 초기 부착 확률이다. 예를 들어, 마그네슘에 대한 핵 생성 억제 코팅은 마그네슘 증기에 대해 비교적 낮은 초기 부착 확률을 나타내어 그 표면 상에 마그네슘의 증착이 억제되는 표면을 갖는 코팅을 지칭할 수 있고, 반면에 마그네슘에 대한 핵 생성 촉진 코팅은 마그네슘 증기에 대해 비교적 높은 초기 부착 확률을 나타내어 그 표면 상에 마그네슘의 증착이 용이한 표면을 갖는 코팅을 지칭할 수 있다. 여기서 사용된 용어 "부착 확률" 및 "부착 계수"는 상호 치환 가능하게 사용될 수 있다. 표면의 핵 생성 억제 또는 핵 생성 촉진 특성의 다른 척도는 다른(기준) 표면 상에서의 도전성 재료의 초기 증착 속도에 대한 표면 상의 마그네슘과 같은 전기 도전성 재료의 초기 증착 속도이며, 여기서 두 표면은 도전성 재료의 증기 플럭스(evaporation flux)에 노출되거나 그 영향 하에 놓인다.
여기서 사용된 용어 "증발" 및 "승화"는 소스 재료가 (예컨대, 가열에 의해) 증기로 변환되어, 예컨대, 고체 상태의 타겟 표면 상에 증착되는 증착 공정을 일반적으로 언급하기 위해 상호 치환 가능하게 사용된다.
여기서 사용된 바와 같이, 재료를 "실질적으로 포함하지 않는" 또는 재료에 "의해 실질적으로 덮이지 않은" 표면(또는 표면의 특정 영역)은 그 표면 상(또는 표면의 특정 영역)에 재료가 실질적으로 존재하지 않음을 의미한다. 특히, 전기 도전성 코팅과 관련하여, 마그네슘을 포함한 금속과 같은 전기 도전성 재료가 광을 감쇠 및/또는 흡수하기 때문에 표면 상의 전기 도전성 재료의 양의 척도는 광 투과율이다. 따라서, 광 투과율이 전자기 스펙트럼의 가시 부분에서 90% 초과, 92% 초과, 95% 초과, 또는 98% 초과이면, 표면이 전기 도전성 재료를 실질적으로 포함하지 않는 것으로 간주될 수 있다. 표면 상의 재료의 양의 다른 척도는 표면의 재료에 의한 커버리지 율(percentage coverage)이며, 재료에 의한 커버리지 율이 10% 미만, 8% 미만, 5% 미만, 3% 미만, 또는 1% 미만이면, 표면이 그 재료를 실질적으로 포함하지 않는 것으로 간주될 수 있다. 표면 커버리지는 투과 전자 현미경, 원자력 현미경, 또는 주사 전자 현기명과 같은 이미징 기술을 이용하여 평가될 수도 있다.
도 1은 하나의 실시예에 따른 기판(100)의 표면(102) 상에 핵 생성 억제 코팅(140)을 증착시키는 공정을 보여주는 개략도이다. 도 1의 실시예에서, 소스 재료를 포함하는 소스(120)는 소스 재료를 증발 또는 승화시키기 위해 진공 하에서 가열된다. 소스 재료는 핵 생성 억제 코팅(140)을 형성하기 위해 사용되는 재료를 포함하거나 실질적으로 그러한 재료로 이루어진다. 그 다음, 증발된 소스 재료는 기판(100)을 향해 화살표(122)가 가리키는 방향으로 진행한다. 애퍼어처 또는 슬릿(112)을 갖는 섀도 마스크(110)가 증발된 소스 재료의 경로에 배치되어, 애퍼어처(112)를 통해 이동하는 플럭스의 일부가 기판(100)의 표면(102)의 한 영역 상에 선택적으로 입사됨으로써 그 위에 핵 생성 억제 코팅(140)이 형성된다.
도 2a 내지 도 2c는 하나의 실시예에서 기판의 표면 상에 핵 생성 억제 코팅을 증착시키기 위한 미세-접촉 전사 프린팅 공정을 도시한다. 섀도 마스크 공정과 유사하게, 미세-접촉 프린팅 공정은 기판 표면의 한 영역 상에 핵 생성 억제 코팅을 선택적으로 증착시키기 위해 사용될 수 있다.
도 2a는 돌출부(212)를 포함하는 스탬프(210)가 돌출부(212)의 표면 상에 핵 생성 억제 코팅(240)을 포함하는, 미세-접촉 전사 프린팅 공정의 제1 단계를 도시한다. 당업자들이 이해하는 바와 같이, 핵 생성 억제 코팅(240)은 다양한 적절한 공정을 이용하여 돌출부(212)의 표면 상에 증착될 수 있다.
그 다음, 스탬프(210)는 도 2b에 도시된 바와 같이 돌출부(212)의 표면 상에 증착된 핵 생성 억제 코팅(240)이 기판(100)의 표면(102)과 접촉하도록 기판(100) 부근으로 이동된다. 핵 생성 억제 코팅(240)이 표면(102)과 접촉하면, 핵 생성 억제 코팅(240)은 기판(100)의 표면(102)에 부착된다.
이와 같이, 스탬프(210)가 도 2c에 도시된 바와 같이 기판(100)으로부터 멀어지도록 이동할 때 핵 생성 억제 코팅(240)은 사실상 기판(100)의 표면(102) 상으로 전사된 상태이다.
핵 생성 억제 코팅이 기판의 표면의 한 영역 상에 증착되면, 핵 생성 억제 코팅이 존재하지 않는, 표면의 나머지 덮이지 않은 영역(들) 상에 도전성 코팅이 증착될 수 있다. 도 3을 참조하면, 증발된 도전성 재료를 기판(100)의 표면(102)으로 보내는 도전성 코팅 소스(410)가 도시되어 있다. 도 3에 도시된 바와 같이, 도전성 코팅 소스(410)는 표면(102)의 덮인 또는 처리된 영역(그 위에 증착된 핵 생성 억제 코팅을 가지는 표면(120)의 영역(들)) 및 덮이지 않은 또는 처리되지 않은 영역 모두로 입사되도록 증발된 도전성 재료를 보낼 수 있다. 그러나, 핵 생성 억제 코팅(140)의 표면이 기판(100)의 덮이지 않은 표면(102)의 초기 부착 계수에 비해 낮은 초기 부착 계수를 나타내기 때문에, 도전성 코팅(440)은 핵 생성 억제 코팅(140)이 존재하지 않은 표면(102)의 영역 상에 선택적으로 증착한다. 예를 들어, 표면(102)의 덮이지 않은 영역 상의 증발된 도전성 재료의 초기 증착 속도는 핵 생성 억제 코팅(140)의 표면 상에 증발된 도전성 재료의 초기 증착 속도의 대략 80배 이상, 대략 100배 이상, 대략 200배 이상, 대략 500배 이상, 대략 700배 이상, 대략 1000배 이상, 대략 1500배 이상, 대략 1700배 이상, 또는 대략 2000배 이상일 수 있다. 예컨대, 도전성 코팅(440)은 순수한 또는 실질적으로 순수한 마그네슘을 포함할 수 있다.
앞서 섀도 마스크 패턴화 및 미세-접촉 전사 프린팅 공정이 도시되고 설명되었으나, 핵 생성 억제 코팅을 증착시켜 선택적으로 기판을 패턴화하기 위해 다른 공정이 사용될 수도 있다. 표면을 패턴화하는 다양한 첨가 및 감산 공정이 핵 생성 억제 코팅을 선택적으로 증착시키기 위해 사용될 수 있다. 이러한 공정들의 예는 포토리소그래피, 프린팅(잉크 또는 증기 제트 프린팅 및 릴-투-릴 프린팅을 포함), 유기 증기 상 증착(OVPD: organic vapor phase deposition), 및 레이저 열전사(LITI: laser induced thermal imaging) 프린팅, 및 이들의 조합을 포함하지만, 이에 제한되는 것은 아니다.
몇몇 애플리케이션에서, 도전성 코팅이 쉽게 증착될 수 없는 기판 표면 상에 특수한 물성을 가진 도전성 코팅을 증착하는 것이 바람직할 수 있다. 예를 들어, 순수한 또는 실질적으로 순수한 마그네슘은 전형적으로 다양한 유기 표면에 대한 마스네슘의 낮은 부착 계수로 인해 유기 표면 상에 쉽게 증착될 수 없다. 따라서, 몇몇 실시예에서, 기판 표면은 그 위에 마그네슘을 포함하는 도전성 코팅을 증착시키기 전에 핵 생성 촉진 코팅을 증착시킴으로써 추가 처리된다.
발견 및 실험적 관찰에 기초로, 본 명세서에서 더 상세하게 설명되는 풀러렌(fullerene) 및 다른 핵 생성 촉진 재료가 마그네슘을 포함하는 도전성 코팅의 증착을 위한 핵 생성 부위(site)로서 역할한다고 상정할 수 있다. 예를 들어, 마그네슘이 풀러렌 처리된 표면 상에 증발 공정을 이용하여 증착되는 경우에, 풀러렌 분자는 마그네슘 증착을 위한 안정한 핵의 형성을 촉진하는 핵 생성 부위로서 역할한다. 몇몇 경우에, 풀러렌 또는 다른 핵 생성 촉진 재료의 단층이 마그네슘 증착을 위한 핵 생성 위치로서 역할하도록 처리된 표면 상에 제공될 수 있다. 이해하는 바와 같이, 핵 생성 촉진 재료의 수개의 단층을 증착시킴으로써 표면을 처리하는 것은 더 많은 수의 핵 생성 부위를 야기하고, 그러므로 높은 초기 부착 확률을 야기할 수 있다.
또한, 표면 상에 증착되는 풀러렌 또는 다른 재료의 양은 1 단층보다 많거나 작을 수 있다. 예를 들어, 표면은 0.1 단층, 1 단층, 10 단층, 또는 더 많은 핵 생성 촉진 재료 또는 핵 생성 억제 재료를 증착시킴으로써 처리될 수 있다. 여기서 사용된, 재료의 1 단층을 증착시킨다는 것은 재료의 구성 분자 또는 원자의 단일 층으로 표면의 희망 영역을 덮기 위한 재료의 양을 지칭한다. 이와 유사하게, 여기서 사용된, 재료의 0.1 단층을 증착시킨다는 것은 재료의 구성 분자 또는 원자의 단일 층으로 표면의 희망 영역의 10%를 덮기 위한 재료의 양을 지칭한다. 예를 들어, 분자 또는 원자의 적층화(stacking) 또는 클러스터링의 가능성으로 인해, 증착되는 재료의 실제 두께는 일정하지 않을 수 있다. 예를 들어, 재료의 1 단층을 증착시키면, 표면의 몇몇 영역은 재료에 의해 덮이지 않을 수도 있고, 표면의 다른 영역은 그 위에 증착된 복수의 원자 또는 분자 층을 가질 수도 있다.
여기서 사용된 용어 "풀러렌"은 탄소 분자를 포함하는 재료를 의미한다. 풀러렌 분자의 예는 닫힌 쉘을 형성하며 구형 또는 반구형 형상일 수 있는 복수의 탄소 원자를 포함하는 3차원 골격을 포함하는 탄소 케이지 분자(carbon cage molecule)를 포함한다. 풀러렌 분자는 Cn으로 표시될 수 있고, 여기서 n은 풀러렌 분자의 탄소 골격에 포함된 탄소 원자의 수에 대응하는 정수이다. 풀러렌 분자의 예는 C60, C70, C72, C74, C76, C78, C80, C82, 및 C84와 같은 n이 50 내지 250의 범위 이내인 Cn을 포함한다. 풀러렌 분자의 추가적인 예는 단일 벽 탄소 나노튜브 및 다중벽 탄소 나노튜브와 같은 튜브 또는 원통 형상의 탄소 분자를 포함한다.
도 4는 도전성 코팅(440)의 증착 이전에 핵 생성 촉진 코팅(160)이 증착되는 장치의 실시예를 보여준다. 도 4에 도시된 바와 같이, 핵 생성 촉진 코팅(160)은 핵 생성 억제 코팅(140)에 의해 덮이지 않은 기판(100)의 영역 위에 증착된다. 따라서, 도전성 코팅(440)이 증착될 때, 도전성 코팅(440)은 핵 생성 촉진 코팅(160) 위에 우선적으로 형성된다. 예를 들어, 핵 생성 촉진 코팅(160)의 표면 상의 도전성 코팅(440) 재료의 초기 증착 속도는 핵 생성 억제 코팅(140)의 표면 상의 재료의 초기 증착 속도의 대략 80배 이상, 대략 100배 이상, 대략 200배 이상, 대략 500배 이상, 대략 700배 이상, 대략 1000배 이상, 대략 1500배 이상, 대략 1700배 이상, 대략 2000배 이상일 수 있다. 일반적으로, 핵 생성 촉진 코팅(160)은 핵 생성 억제 코팅(140)의 증착 이전에 또는 그 이후에 기판(100)에 증착될 수 있다. 표면 상에 선택적으로 재료를 증착시키기 위한 다양한 공정이 핵 생성 촉진 코팅(160)을 증착시키기 위해 사용될 수 있으며, 그러한 공정은 증발(열 증발 및 전자 빔 증발을 포함), 포토리소그래피, 프린팅(잉크 또는 증기 제트 프린팅, 릴-투-릴 프린팅 및 미세-접촉 전사 프린팅 포함), OVPD, LITI 패터닝 및 이들의 조합을 포함하지만 이에 제한되지는 않는다.
도 5a 내지 도5c는 하나의 실시예에서 기판의 표면 상에 도전성 코팅을 증착시키기 위한 공정을 도시한다.
도 5a에서, 기판(100)의 표면(102)은 그 위에 핵 생성 억제 코팅을 증착시킴으로써 처리된다. 구체적으로, 도시된 실시예에서, 소스(120) 내부에서 소스 재료를 증발시키고 증발된 소스 재료를 증착되어야 할 표면(102)을 향해 보냄으로써 증착이 달성된다. 증발된 플럭스가 표면(102)을 향해 보내지는 일반적인 방향이 화살표(122)로 표시되어 있다. 도시된 바와 같이, 핵 생성 억제 코팅(140)의 증착은 핵 생성 억제 코팅(140)이 실질적으로 전체 표면(102)을 덮어 처리된 표면(142)을 만들어내도록 개방 마스크를 사용하여 또는 마스크 없이 수행될 수 있다. 대안으로서, 핵 생성 억제 코팅(140)은, 예컨대, 상술한 선택 증착 기술을 이용하여 표면(102)의 한 영역 상에 선택적으로 증착될 수 있다.
핵 생성 억제 코팅(140)이 증발에 의해 증착되는 것으로 도시되었으나, 스핀 코팅, 딥 코팅, 프린팅, 스프레이 코팅, OVPD, LITI 패터닝, 물리적 증기 증착(PVD)(스퍼터링 포함), 화학적 증기 증착(CVD) 및 이들의 조합을 포함한 다른 증착 및 표면 코팅 기술이 사용될 수 있으며, 이에 제한되지 않는다.
도 5B에서, 처리된 표면(142) 상에 핵 생성 촉진 코팅(160)을 선택적으로 증착시키기 위해 섀도 마스크(110)가 사용된다. 도시된 바와 같이, 소스(120)로부터 이동하는 증발된 소스 재료는 마스크(110)를 통해 기판(100)을 향해 보내진다. 마스크는 마스크(110)로 입사된 증발된 소스 재료의 일부는 마스크(110)를 지나 이동하는 것을 방지되고, 마스크(110)의 애퍼어처(112)를 통해 이동되는 증발된 소스 재료의 다른 일부는 처리된 표면(142) 상에 선택적으로 증착되어 핵 생성 촉진 코팅(160)을 형성하게 하기 위해 애퍼어처 또는 슬릿(112)을 포함한다. 따라서, 핵 생성 촉진 코팅(160)의 증착이 완료한 후 패턴화된 표면(144)이 만들어진다.
도 5c는 패턴화된 표면(144) 상에 도전성 코팅(440)을 증착시키는 단계를 도시한다. 도전성 코팅(440)은, 예컨대, 순수한 또는 실질적으로 순수한 마그네슘을 포함할 수 있다. 아래에 더 설명한 바와 같이, 도전성 코팅(440)의 재료는 핵 생성 억제 코팅(140)보다 비교적 낮은 초기 부착 계수를 나타내고, 핵 생성 촉진 코팅(160)보다 비교적 높은 초기 부착 계수를 나타낸다. 따라서, 개방 마스크를 사용하거나 마스크 없이도 핵 생성 촉진 코팅(160)이 존재하는 기판(100)의 영역 위에 도전성 코팅(440)을 선택적으로 증착시키기 위한 증착이 수행될 수 있다. 도 5c에 도시된 바와 같이, 핵 생성 억제 코팅(140)의 표면 상으로 입사된 도전성 코팅(440)의 증발된 재료가 핵 생성 억제 코팅(140) 상에 증착되는 것은 크게 또는 실질적으로 방지될 수 있다.
도 5d-5f는 다른 실시예서 기판의 표면 상에 도전성 코팅을 증착시키기 위한 공정을 도시한다.
도 5d에서, 핵 생성 촉진 코팅(160)은 기판(100)의 표면(102) 상에 증착된다. 예를 들어, 핵 생성 촉진 코팅(160)은 개방 마스크를 이용하여 또는 마스크 없이 열 증발에 의해 증착될 수 있다. 대안으로서, 스핀 코팅, 딥 코팅, 프린팅, 스프레이 코팅, OVPD, LITI 패터닝, PVD(스퍼터링 포함), CVD 및 이들의 조합을 포함한 다른 증착 및 표면 코팅 기술이 사용될 수 있으며, 이에 제한되지는 않는다.
도 5e에서, 핵 생성 억제 코팅(140)은 섀도 마스크(110)를 이용하여 핵 생성 촉진 코팅(160)의 한 영역 위에 선택적으로 증착된다. 따라서, 패턴화된 표면은 핵 생성 억제 코팅(140)의 증착이 완료한 후 만들어진다. 그 다음, 도 5f에서, 도전성 코팅(440)이 핵 생성 촉진 코팅(160)의 노출된 영역 위에 형성되도록, 도전성 코팅(440)은 개방 마스크 또는 마스크 없는 증착 공정을 이용하여 패턴화된 표면 상에 증착된다.
상기 실시예들에서, 그러한 공정에 의해 형성된 도전성 코팅(440)이 전자 장치용 도전성 구조 또는 전극으로서 사용될 수 있음이 이해될 것이다. 예를 들어, 도전성 코팅(440)은 OLED 장치 또는 유기 광전지(OPV) 장치와 같은 유기 광-전자 장치의 애노드 또는 캐소드일 수 있다. 또한, 도전성 코팅(440)은 활성 층 재료로서 양자점(quantum dot)을 포함하는 광-전자 장치용 전극으로서 사용될 수 있다. 예를 들어, 이러한 장치는 한 쌍의 전극 사이에 배치된 활성 층을 포함할 수 있고, 이 활성 층은 양자점을 포함한다. 예를 들어, 이 장치는 전극에 의해 제공되는 전류의 결과로서 양자점 활성층으로부터 광이 방출되는 전계 발광 양자점 디스플레이 장치일 수 있다. 또한 도전성 코팅(440)은 임의의 상기 장치용의 보조 전극 또는 버스바일 수 있다.
따라서, 다양한 코팅들이 증착되는 기판(100)이 상기 실시예에 구체적으로 도시 또는 설명되지 않은 하나 이상의 추가 유기 및/또는 무기 층을 포함할 수 있음이 이해될 것이다. 예를 들어, OLED 장치의 경우에, 기판(100)은 하나 이상의 전극(예컨대, 애노드 및/또는 캐소드), 전하 주입 및/또는 수송 층 및 전계 발광 층을 포함할 수 있다. 기판(100)은 또한 능동형(active matrix) 또는 수동형(passive matrix) OLED 장치에 포함되는, 하나 이상의 트랜지스터 및 저항 및 커패시터와 같은 다른 전자 컴포넌트를 포함할 수 있다. 예를 들어, 기판(100)은 하나 이상의 상부-게이트 박막 트랜지스터(TFT) 또는 하나 이상의 하부-게이트 TFT, 및/또는 다른 TFT 구조를 포함할 수 있다. TFT는 n형 TFT 또는 p형 TFT일 수 있다. TFT 구조의 예는 비정질 실리콘(a-Si), 인듐 갈륨 아연 산화물(IGZO), 및 저온 다결정 실리콘(LTPS)을 포함하는 것을 포함한다.
기판(100)은 또한 앞서 확인된 추가적인 유기 및/또는 무기 층을 지지하기 위한 베이스 기판을 포함할 수 있다. 예를 들어, 베이스 기판은 유연한 또는 강성의 기판일 수 있다. 베이스 기판은, 예컨대, 실리콘, 유리, 금속, 폴리머(예컨대, 폴리이미드), 사파이어, 또는 베이스 기판으로서 사용하기에 적합한 다른 재료를 포함할 수 있다.
기판(100)의 표면(102)은 유기 표면 또는 무기 표면일 수 있다. 예를 들어, 도전성 코팅(440)이 OLED 장치의 캐소드로서 사용하기 위한 것이라면, 표면(102)은 유기 층의 스택의 최상부 표면(예컨대, 전자 주입 층의 표면)일 수 있다. 다른 예에서, 도전성 코팅(440)이 상부 방출 OLED 장치의 보조 전극으로서 사용하기 위한 것이라면, 표면(102)은 전극(예컨대, 공통 캐소드)의 최상부 표면일 수 있다. 대안으로서, 이러한 보조 전극은 유기 층의 스택의 최상부 상의 투과성 전극 바로 아래에 형성될 수 있다.
도 6은 하나의 실시예에 따른 전계 발광(EL) 장치(600)를 도시한다. 예를 들어, EL 장치(600)는 OLED 장치 또는 전계 발광 양자점 장치일 수 있다. 하나의 실시예에서, 장치(600)는 베이스 기판(616), 애노드(614), 유기 층(630), 및 캐소드(602)를 포함하는 OLED 장치이다. 도시된 실시예에서, 유기 층(630)은 전공 주입 층(612), 정공 수송 층(610), 전계 발광 층(608), 전자 수송 층(606), 및 전자 주입 층(604)을 포함한다.
전공 주입 층(612)은 일반적으로 애노드(614)에 의한 정공의 주입을 용이하게 하는 정공 주입 재료를 이용하여 형성될 수 있다. 정공 수송 층(610)은 일반적으로 높은 정공 이동성을 나타내는 재료인 정공 수송 재료를 이용하여 형성될 수 있다.
예컨대, 전계 발광 층(608)은 호스트 재료를 이미터 재료로 도핑함으로써 형성될 수 있다. 예컨대, 이미터 재료는 형광 이미터, 인광 이미터, 또는 TADF 이미터일 수 있다. 또한, 복수의 이미터 재료가 전계 발광 층(608)을 형성하기 위해 호스트 재료에 도핑될 수 있다.
전자 수송 층(606)은 일반적으로 높은 전자 이동성을 나타내는 전자 수송 재료를 이용하여 형성될 수 있다. 전자 주입 층(604)은 일반적으로 캐소드(602)에 의한 전자의 주입을 용이하게 하도록 작용하는 전자 주입 재료를 이용하여 형성될 수 있다.
장치(600)의 구조가 하나 이상의 층을 생략 또는 결합함으로써 변경될 수 있음이 이해될 것이다. 구체적으로, 전공 주입 층(612), 정공 수송 층(610), 전자 수송 층(606) 및 전자 주입 층(604) 중 하나 이상이 장치 구조로부터 생략될 수 있다. 또한, 하나 이상의 추가층이 장치 구조에 제공될 수 있다. 예컨대, 이러한 추가 층은 정공 차단 층, 전자 차단 층, 및 추가 전하 수송 및/또는 주입 층을 포함한다. 또한, 각각의 층은 임의의 개수의 서브-층을 포함할 수 있고, 각각의 층 및/또는 서브-층은 다양한 혼합물 및 조성 그래디언트(gradient)를 포함할 수 있다. 또한, 장치(600)가 무기 및/또는 유기-금속 재료를 포함하는 하나 이상의 층을 포함할 수도 있고, 유기 재료로만 이루어진 장치로 제한되지 않음이 이해될 것이다. 예를 들어, 장치(600)는 양자점을 포함할 수 있다.
장치(600)는 장치(600)에 전류를 공급하기 위한 전원(620)에 연결될 수 있다.
장치(600)가 EL 양자점 장치인 다른 실시예에서, EL 층(608)은 일반적으로 전류가 공급될 때 광을 방출하는 양자점을 포함한다.
도 7은 하나의 실시예에 따른 OLED 장치를 제조하는 단계를 개략적으로 나타낸 흐름도이다. (704)에서, 유기 층은 타겟 표면 상에 증착된다. 예를 들어, 타겟 표면은 예컨대, 유리, 폴리머, 및/또는 금속 포일을 포함할 수 있는 베이스 기판의 최상부 상에 증착되어 있는 애노드의 표면일 수 있다. 상술한 바와 같이, 유기 층은, 예컨대, 정공 주입 층, 정공 수송 층, 전계 발광 층, 전자 수송 층, 및 전자 주입 층을 포함할 수 있다. 그 다음 선택적 증착 또는 패턴화 공정을 이용하여 단계(706)에서 유기 층의 상부에 핵 생성 억제 코팅이 증착된다. 단계(708)에서, 패턴화된 표면을 만들기 위해 핵 생성 억제 코팅 위에 핵 생성 촉진 코팅이 선택적으로 증착된다. 예를 들어, 핵 생성 촉진 코팅 및 핵 생성 억제 코팅은 마스크를 이용한 증착, 미세-접촉 전사 프린팅 공정, 포토리소그래피, 프린팅(잉크 또는 증기 제트 프린팅 및 릴-투-릴 프린팅 포함), OVPD 또는 LITI 패터닝에 의해 선택적으로 증착될 수 있다. 그 다음, 도전성 코팅은 단계(710)에서 개방 마스크를 이용하여 또는 마스크 없는 증착 공정을 이용하여 패턴화된 표면 상에 증착될 수 있다. 도전성 코팅은 OLED 장치의 캐소드 또는 다른 도전성 구조로서 역할할 수 있다.
이제 도 8 및 도 9a 내지 도 9d를 참조하면, 다른 실시예에 따른 OLED 장치를 제조하는 공정이 제공된다. 도 8은 OLED 장치를 제조하기 위한 단계를 개략적으로 보여주는 흐름도이고, 도 9a 내지 도 9d는 공정의 각 단계에서의 장치를 보여주는 개략적인 도면이다. 단계(804)에서, 유기 층(920)은 소스(991)를 이용하여 타겟 표면(912) 상에 증착된다. 도시된 실시예에서, 타겟 표면(912)은 베이스 기판(900)의 최상부 상에 증착되어 있는 애노드(910)의 표면이다. 예컨대, 유기 층(920)은 정공 주입 층, 정공 수송 층, 전계 발광 층, 전자 수송 층, 및 전자 주입 층을 포함할 수 있다. 그 다음, 핵 생성 촉진 코팅(930)은 소스(993) 및 개방 마스크를 이용하여 또는 마스크 없이 단계(806)에서 유기 층(920)의 최상부 위에 증착된다. 스테이지(808)에서, 핵 생성 억제 코팅(940)은 마스크(980) 및 소스(995)를 이용하여 핵 생성 촉진 코팅(930) 위에 선택적으로 증착되어 패턴화된 표면이 만들어진다. 그 다음, 단계(810)에서 개방 마스크를 사용하여 또는 마스크 없는 증착 공정을 이용하여 도전성 코팅(950)이 패턴화된 표면 위에 증착되고, 도전성 코팅(950)은 핵 생성 억제 코팅(940)에 의해 덮이지 않은 핵 생성 촉진 코팅(930)의 영역 위에 증착된다.
이제, 도 10 및 도 11a 내지 도 11d를 참조하면, 또 다른 실시예에 따른 OLED 장치를 제조하는 공정이 제공된다. 도 10은 OLED 장치를 제조하는 단계를 개략적으로 도시한 흐름도이고, 도 11a 내지 도 11d는 그러한 공정의 단계들을 보여주는 개략적인 도면이다. 단계(1004)에서, 유기 층(1120)은 소스(1191)를 이용하여 타겟 표면(1112) 상에 증착된다. 도시된 실시예에서, 타겟 표면(1112)은 베이스 기판(1100)의 최상부 상에 증착되어 있는 애노드(1110)의 표면이다. 예컨대, 유기 층(1120)은 정공 주입 층, 정공 수송 층, 전계 발광 층, 전자 수송 층, 및 전자 주입 층을 포함할 수 있다. 그 다음, 핵 생성 억제 코팅(1130)은 마스크(1180) 및 소스(1193)를 이용하여 단계(1006)에서 유기 층(1120)의 최상부 위에 증착되고, 핵 생성 억제 코팅(1130)은 마스크(1180)의 애퍼어처를 통해 노출된 유기 층(1120) 표면의 영역 상에 선택적으로 증착된다. 단계(1008)에서, 핵 생성 촉진 코팅(1140)은 마스크(1182) 및 소스(1195)를 이용하여 선택적으로 증착된다. 도시된 실시예에서, 핵 생성 촉진 코팅(1140)은 핵 생성 억제 코팅(1130)에 의해 덮이지 않은 유기 층(1120)의 표면 영역 위에 증착되는 것으로 도시되어 있고, 그로 인해 패턴화된 표면이 만들어진다. 그 다음, 도전성 코팅(1150)은 단계(1010)에서 개방 마스크를 이용하여 또는 마스크 없는 증착 공정을 이용하여 패턴화된 표면 상에 증착되어, 핵 생성 촉진 코팅(1140)의 표면 상에는 도전성 코팅(1150)이 증착되고, 핵 생성 억제 코팅(1130)의 표면은 도전성 코팅(1150)의 재료가 실질적으로 없도록 남겨진다.
이제, 도 12 및 도 13a 내지 도 13d를 참조하면, 또 다른 실시예에 따른 OLED 장치를 제조하는 공정이 제공된다. 도 12는 OLED 장치를 제조하는 단계를 개략적으로 도시한 흐름도이고, 도 13a 내지 도 13d는 그러한 공정의 단계들을 보여주는 개략적인 도면이다. 단계(1204)에서, 유기 층(1320)은 소스(1391)를 이용하여 타겟 표면(1312) 상에 증착된다. 도시된 실시예에서, 타겟 표면(1312)은 베이스 기판(1300)의 최상부 상에 증착되어 있는 애노드(1310)의 표면이다. 예컨대, 유기 층(1320)은 정공 주입 층, 정공 수송 층, 전계 발광 층, 전자 수송 층, 및 전자 주입 층을 포함할 수 있다. 그 다음, 핵 생성 촉진 코팅(1330)은 마스크(1380) 및 소스(1393)를 이용하여 단계(1206)에서 유기 층(1320)의 최상부 위에 증착되고, 핵 생성 억제 코팅(1330)은 마스크(1380)의 애퍼어처를 통해 노출된 유기 층(1320) 표면의 영역 상에 선택적으로 증착된다. 단계(1208)에서, 핵 생성 억제 코팅(1340)은 마스크(1382) 및 소스(1395)를 이용하여 선택적으로 증착된다. 도시된 실시예에서, 핵 생성 억제 코팅(1340)은 핵 생성 촉진 코팅(1130)에 의해 덮이지 않은 유기 층(1320)의 표면 영역 위에 증착되는 것으로 도시되어 있고, 그로 인해 패턴화된 표면이 만들어진다. 그 다음, 도전성 코팅(1350)은 단계(1210)에서 개방 마스크를 이용하여 또는 마스크 없는 증착 공정을 이용하여 패턴화된 표면 상에 증착되어, 핵 생성 촉진 코팅(1330)의 표면 상에는 도전성 코팅(1350)이 증착되고, 핵 생성 억제 코팅(1140)의 표면은 도전성 코팅(1350)의 재료가 실질적으로 없도록 남겨진다. 이러한 방식으로 형성된 도전성 코팅(1350)은 전극(예컨대, 캐소드)으로서 역할할 수 있다.
상술한 실시예들에 따라, 도전성 코팅은 핵 생성 억제 코팅 또는 핵 생성 억제 코팅과 핵 생성 촉진 코팅의 조합의 사용을 통해, 개방 마스크를 사용하여 또는 마스크 없는 증착 공정을 이용하여 타겟 영역(예컨대, 비방출 영역)상에 선택적으로 증착될 수 있다. 대조적으로, 개방 마스크 또는 마스크 없는 증착 공정에서 충분한 선택성이 결여되면, 도전성 재료의 증착이 타겟 영역을 벗어나 방출 영역 위에서도 일어나게 되고, 이는 방출 영역 상에 그러한 재료의 존재가 일반적으로 광의 감소에 기여하여 OLED 장치의 EQE를 감소시키기 때문에 바람직하지 않다. 또한, 타겟 영역 상에 도전성 코팅을 증착함에 있어 높은 선택성을 제공함으로써, 도전성 코팅은 OLED 장치에서 원하는 도전성을 달성하기에 충분한 두께를 가지는 전극으로서 역할할 수 있다. 예를 들어, 앞서 서술한 실시예들에 의해 제공된 높은 선택성은 이웃한 픽셀 또는 서브-픽셀 간의 영역으로 한정되어 유지되는 높은 종횡비를 갖는 보조 전극의 증착을 가능하게 한다. 이와 대조적으로, 개방 마스크 또는 마스크 없는 증착 공정으로 두꺼운 전극을 형성함에 있어서 충분한 선택성이 결여되면, 방출 영역 및 비방출 영역 모두 위에 도전성 재료의 두꺼운 코팅의 증착이 야기되고, 그러므로 최종적인 OLED 장치의 성능이 상당히 저하된다.
간편함 및 명료함을 위해, 두께 프로파일 및 에지 프로파일을 포함하는 증착된 재료의 세부적인 사항은 공정도로부터 생략되었다.
기판의 표면 상에 증기 증착 동안 박막 필름의 형성은 핵 생성 및 성장의 과정을 포함한다. 막 형성의 초기 단계 동안, 충분한 수의 증기 모노머(예컨대, 원자 또는 분자)는 전형적으로 기체 상태에서부터 응축되어 표면 상에 초기 핵을 형성한다. 증기 모노머가 표면 상에 지속적으로 충돌하므로, 이러한 초기 핵의 크기 및 밀도가 증가하여 작은 클러스터 또는 섬을 형성한다. 포화 섬 밀도에 도달한 후, 인접한 섬들은 전형적으로 합쳐지기 시작하고, 평균적인 섬 크기가 증가하며 섬 밀도는 감소한다. 인접한 섬들의 유착은 실질적으로 막힌 막이 형성될 때까지 계속된다.
박막의 형성을 위한 다음과 같은 3가지 기본적인 성장 모드가 존재할 수 있다. 1) 섬(볼머-웨버(Volmer-Weber)), 2) 층별(프랭크-반 데르 메르베(Frank-van der Merwe)) 및 3) 스트란스키-크라스타노프(Stranski-Krastanov). 섬 성장은 전형적으로 모노머의 안정적인 클러스터들이 표면 상에 핵을 생성하고 성장하여 분리된 섬을 형성한 때 발생한다. 이러한 성장 모드는 모노머간 상호작용이 모노머와 표면 간의 상호작용보다 강할 때 일어난다.
핵 생성 속도는 단위 시간당 표면 상에 임계 크기의 핵이 얼마나 많이 형성되는지를 설명한다. 막 형성의 초기 단계 동안, 핵의 밀도가 낮기 때문에 모노머의 직접 충돌로 인해 핵이 성장할 확률이 낮고, 그러므로 핵은 표면의 비교적 작은 부분을 덮는다(예컨대, 이웃한 핵 간에 큰 갭/공간이 존재한다). 그러므로, 임계 핵 성장 속도는 전형적으로 표면 상에 흡착된 모노머(예컨대, 흡착원자(adatom))가 이웃 핵으로 이동하여 부착하는 속도에 의존한다.
표면 상의 흡착원자의 흡착 후, 그 흡착원자는 표면으로부터 떨어지거나, 또는 떨어지기 전에 표면 상에서 약간의 거리를 이동해 다른 흡착원자들과 상호작용하여 작은 클러스터를 형성하거나 성장하는 핵에 부착될 수 있다. 초기 흡착 후 표면 상에 흡착원자가 유지되는 평균 시간은 아래와 같습니다.
Figure pct00001
상기 식에서, ν는 표면 상의 흡착원자의 진동 주파수이고, k는 볼츠만 상수이고, T는 온도이고, Edes는 표면으로부터 흡착원자를 떼내는 것에 관여하는 에너지이다. 이 식으로부터, Edes의 값이 낮을수록 표면으로부터 흡착원자를 떼내는 것이 더 쉬워지고 그러므로 흡착원자가 표면상에 머무르는 시간이 짧아짐을 알 수 있다. 흡착원자가 확산할 수 있는 평균 거리는 다음과 같다.
Figure pct00002
여기서, a0는 격자상수이고, ES는 표면 확산을 위한 활성화 에너지이다. Edes 값이 작거나, 및/또는 ES의 값이 큰 경우에, 흡착원자는 떨어지기 전에 더 짧은 거리를 확산할 것이고, 그러므로 성장 핵에 부착되거나 다른 흡착원자 또는 흡착원자의 클러스터와 상호작용할 가능성이 낮다.
막 형성의 초기 단계 동안, 흡착된 흡착원자는 상호작용하여 클러스터를 형성할 수 있고, 단위 면적당 클러스터의 임계 농도는 아래와 같다.
Figure pct00003
여기서, Ei는 i개의 흡착원자를 포함하는 임계 클러스터를 개별 흡착원자들로 분리시키는데 관여하는 에너지이고, n0는 흡착 부위의 총 밀도이고, 그리고 N1은 아래와 같이 주어지는 모노머 밀도이다.
Figure pct00004
여기서,
Figure pct00005
은 증기 충돌 속도이다. 전형적으로, i는 증착되는 재료의 결정 구조에 의존할 것이고, 안정적인 핵을 형성하기 위한 임계 클러스터 크기를 결정할 것이다.
성장 클러스터에 대한 임계 모노머 공급 속도는 증기 충돌 속도 및 흡착원자가 떨어지기 전에 확산할 수 있는 평균 면적에 의해 정해진다.
Figure pct00006
따라서, 임계 핵 생성 속도는 상기 식들의 조합에 의해 주어진다.
Figure pct00007
상기 식으로부터, 임계 핵 생성 속도가 흡착된 흡착원자에 대한 낮은 탈착 에너지(desorption energy), 흡착원자의 확산에 대하여 높은 활동 에너지를 가지거나, 높은 온도이거나, 또는 낮은 증기 충돌 속도에 노출되는 표면에 대하여 억제될 것임을 알 수 있다.
결함, 레지(ledge), 또는 스텝 에지(step edge)와 같은 기판의 이질적인 부위는 Edes를 증가시켜 그러한 부위에서 관측되는 핵의 밀도를 높일 수 있다. 또한, 표면 상의 불순문 또는 오염물도 Edes를 증가시켜 핵의 밀도를 높일 수 있다. 고 진공 상태에서 증기 증착 공정이 수행되는 경우에, 표면 상의 오염물의 유형 및 밀도는 진공 압력 및 그러한 압력을 구성하는 잔여 기체의 조성에 의해 영향을 받는다.
고 진공 조건하에서, 표면(cm2-sec 당)상에 충돌하는 분자들의 플럭스는 다음과 같다.
Figure pct00008
여기서, P는 압력이고, M은 분자량이다. 그러므로, H2O와 같은 반응성 가스의 부분압이 높아지면, 증기 증착동안 표면 상에 오염물의 밀도가 높아지고, 이는 Edes를 증가시켜 핵의 밀도를 높이게 된다.
핵 생성 및 박막의 성장을 특징짓는 유용한 파라미터는 다음과 같은 부착 확률이다.
Figure pct00009
여기서, Nads는 표면 상에 남아 있는(예컨대, 필름에 통합된) 흡착된 모노머의 수이고, Ntotal은 표면 상에 충돌한 모노머의 총 개수이다. 부착 확률이 1이면, 표면에 충돌한 모든 모노머가 흡착되고 이어서 성장하는 필름에 통합됨을 나타낸다. 부착 확률이 0이면, 표면에 충돌한 모든 모노머가 떨어져 표면에 필름 형성되지 않음을 나타낸다. 다양한 표면에 대한 금속의 부착 확률은 월커 등의 al., J. Phys. Chem. C 2007, 111, 765 (2006) 및 아래의 예시 부분에 서술된 듀얼 QCM(quartz crystal microbalance) 기술과 같은 다양한 부착 확률 측정 기술을 이용하여 평가될 수 있다.
섬 밀도가 증가(예컨대, 평균 막 두께 증가)함에 따라, 부착 확률이 변할 수 있다. 예를 들어, 낮은 초기 부착 확률은 평균 막 두께가 증가함에 따라 증가할 수 있다. 이는 섬이 없는 기판 영역(노출된 기판)과 높은 섬 밀도를 가지는 영역 사이의 부착 확률의 차이를 기초로 이해될 수 있다. 예를 들어, 섬의 표면에 충돌하는 모노머는 1에 근접하는 부착 확률을 가질 수 있다.
그러므로, 초기 부착 확률, S0는 임의의 상당한 수의 임계 핵의 형성 이전에 표면의 부착 확률로서 규정될 수 있다. 초기 부착 확률의 한 척도는 재료 증착의 초기 단계 동안 그 재료에 대한 표면의 부착 확률을 포함할 수 있고, 여기서, 표면에 걸쳐 증착된 재료의 평균 두께는 임계 값 이하이다. 일부 실시예의 설명에서, 초기 부착 확률에 대한 임계값은 1nm로 규정될 수 있다. 그러면, 평균 부착 확률을 다음과 같다.
Figure pct00010
여기서, Snuc는 섬에 의해 덮인 영역의 부착 확률이고, Anuc는 섬에 의해 덮인 기판 표면의 영역의 백분율이다.
핵 생성 억제 코팅을 형성하기 위해 사용하기 적합한 재료는 대략 0.1 (또는 10%) 이하 또는 대략 0.05 이하, 및 더 구체적으로 대략 0.03 이하, 대략 0.02 이하, 대략 0.01 이하, 대략 0.08 이하, 대략 0.005 이하, 대략 0.003 이하, 대략 0.001 이하, 대략 0.0008 이하, 대략 0.0005 이하, 또는 대략 0.0001이하의, 도전성 코팅 재료에 대한 초기 부착 확률을 나타내거나 그러한 초기 부착 확률을 가지는 것을 특징으로 하는 재료를 포함한다. 핵 생성 촉진 코팅을 형성하기 위해 사용하기 적합한 재료는 대략 0.6 (또는 60%) 이상, 대략 0.7 이상, 대략 0.75 이상, 대략 0.8 이상, 대략 0.9 이상, 대략 0.93 이상, 대략 0.95 이상, 대략 0.98 이상, 또는 대략 0.99 이상의 도전성 코팅 재료에 대한 초기 부착 확률을 나타내거나 그러한 초기 부착 확률을 가지는 것을 특징으로 하는 재료를 포함한다.
적절한 핵 생성 억제 재료는 소분자 유기 재료 및 유기 폴리머와 같은 유기 재료를 포함한다. 적절한 유기 재료의 예는 질소(N), 황(S), 산소(O), 인(P) 및 알루미늄(AI)과 같은 하나 이상의 헤테로 원자를 선택적으로 포함할 수 있는 유기 분자를 포함하는 다환식 방향족 화합물을 포함한다. 몇몇 실시예에서, 다환식 방향족 화합물은 코어 잔기(moiety) 및 코어 잔기에 결합된 적어도 하나의 말단 잔기를 각각 포함하는 유기 분자를 포함한다. 말단 잔기의 수는 1이상, 2이상, 3이상 또는 4이상일 수 있다. 말단 잔기가 2개 이상인 경우에, 말단 잔기는 동일하거나 상이한 것일 수 있고, 또는 말단 잔기들의 서브셋은 동일하고 적어도 하나의 나머지 말단 잔기는 상이할 수 있다. 몇몇 실시예에서, 적어도 하나의 말단 잔기는 아래와 같은 화학 구조, (I-a), (I-b), 및 (Ic) 중 하나로 표현되는 비페닐릴 잔기(biphenylyl moiety)이다.
Figure pct00011
(I-a)
(I-b)
Figure pct00013
(I-c)
여기서, 점선은 비페닐릴 잔기와 코어 잔기 사이에 형성된 결합을 나타낸다. 일반적으로, (I-a), (I-b) 및 (I-c)로 표현되는 비페닐릴 잔기는 치환되지 않거나 하나 이상의 그것의 수소 원자가 하나 이상의 치환기에 의해 치환되게 함으로써 치환될 수 있다. (I-a), (I-b) 및 (I-c)로 표현되는 잔기에서, Ra 및 Rb는 독립적으로 선택적인 하나 이상의 치환기를 나타내고, 여기서 Ra는 모노, 디, 트리, 또는 테트라 치환을 나타낼 수 있고, Rb는 모노, 디, 트리, 테트라 또는 펜타 치환을 나타낸다. 예를 들어, 하나 이상의 치환기, Ra 및 Rb는 독립적으로 중수소, 플루오로, C1-C4 알킬을 포함하는 알킬, 시클로알킬, 아릴알킬, 실릴, 아릴, 헤테로아릴, 플루오로알킬 및 이들의 임의의 조합으로부터 선택될 수 있다. 구체적으로, 하나 이상의 치환기, Ra 및 Rb는 독립적으로 메틸, 에틸, t-부틸, 트리플루오로메틸, 페닐, 메틸페닐, 디메틸페닐, 트리메틸페닐, t-부틸페닐, 비페닐릴, 메틸비페닐릴, 디메틸비페닐릴, 트리메틸비페닐릴, t-부틸비페닐릴, 플루오로페닐, 디플루오로페닐, 트리플루오로페닐, 폴리플루오로페닐, 플루오로비페닐릴, 디플루오로비페닐릴, 트리플루오로비페닐릴, 및 폴리플루오로비페닐릴로부터 선택된다. 특정 이론에 구속되지 않기를 바라며, 표면 상의 노출된 비페닐릴 잔기의 존재는 표면 에너지(예컨대, 탈착 에너지)를 조절 또는 조정하여 마그네슘과 같은 도전성 재료의 증착에 대한 표면 친화도를 낮추는 역할을 할 수 있다. 마그네슘의 증착을 억제하도록 표면 에너지를 유사하게 조정하는 다른 잔기 및 재료들이 핵 생성 억제 코팅을 형성하기 위해 사용될 수 있다.
다른 실시예에서, 적어도 하나의 말단 잔기는 다음과 같은 구조 (I-d)로 표현되는 페닐 잔기이거나 그것을 포함한다.
Figure pct00014
(I-d)
여기서, 점선은 페닐 잔기와 코어 잔기 사이에 형성된 결합을 나타낸다. 일반적으로, (I-d)로 표현되는 페닐 잔기는 치환되지 않거나, 또는 하나 이상의 그것의 수소 원자가 하나 이상의 치환기에 의해 치환됨으로써 치환될 수도 있다. (I-d)로 표현되는 페닐 잔기에서, Rc는 하나 이상의 치환기의 선택적 존재를 나타내고, 여기서 Rc는 모노, 디, 트리, 테트라, 또는 펜타 치환을 나타낼 수 있다. 하나 이상의 치환기, Rc는 독립적으로 중수소, 플루오로, C1-C4 알킬을 포함한 알킬, 시클로알킬, 실릴, 플루오로알킬, 및 이들의 임의의 조합으로부터 선택될 수 있다. 구체적으로, 하나 이상의 치환기, Rc는 독립적으로 메틸, 에틸, t-부틸, 플루오로메틸, 비플루오로메틸, 트리플루오로메틸, 플루오로에틸, 및 폴리플루오로에틸로부터 선택될 수 있다.
또 다른 실시예에서, 적어도 하나의 말단 잔기는 플루오렌 잔기 또는 페닐렌 잔기(복수의 (예컨대, 3, 4 이상의) 융합된 벤젠 고리를 갖는 것을 포함)와 같은, 융합된 고리 구조를 포함하는 다환식 방향족 잔기이거나 그것을 포함한다. 이러한 잔기의 예는, 스피로비플루오렌 잔기, 트리페닐렌 잔기, 디페닐플루오렌 잔기, 디메틸플루오렌 잔기, 디플루오로플루오렌 잔기 및 이들의 임의의 조합을 포함한다.
몇몇 실시예에서, 다환식 방향족 화합물은 다음과 같은 화학 구조 (II), (III), 및 (IV) 중 적어도 하나로 표현되는 유기 분자를 포함한다.
Figure pct00015
(II), (III), 및 (IV)에서, C는 코어 잔기를 나타내고, T1, T2 및 T3는 코어 잔기에 결합된 말단 잔기를 나타낸다. 1, 2, 3 말단 잔기가 (II), (III), 및 (IV)에 도시되어 있으나, 3개 이상의 말단 잔기가 포함될 수도 있음을 이해해야 한다.
몇몇 실시예에서, C는 하나 이상의 질소 원자를 포함하는 헤테로시클릭(heterocyclic) 잔기와 같은 헤테로시클릭 잔기이거나 그것을 포함하며, 이에 대한 한 예는 트리아졸 잔기이다. 몇몇 실시예에서, C는 알루미늄 원자, 구리 원자, 이리듐 원자 및/또는 백금 원자와 같은 금속 원자(전이 및 후전이 원자(post-transition atom) 포함)이거나 그것을 포함한다. 몇몇 실시예에서, C는 질소 원자, 산소 원자, 및/또는 인 원자이거나 그것을 포함한다. 몇몇 실시예에서, C는 방향족일 수 있는 고리형 탄화수소 잔기이거나 그것을 포함한다. 몇몇 실시예에서, C는 분지형 또는 비분지형일 수 있으며 치환 또는 비치환된 알킬, 시클로알킬닐(1 내지 7의 탄소 원자를 포함하는 것을 포함), 알케닐, 알키닐, 아릴(페닐, 나프틸, 티에닐, 및 인돌릴 포함), 아릴알킬, 헤테로시클릭 잔기(모르폴리노, 피페리디노 및 피롤리디노와 같은 시클릭 아민 포함), 시클릭 에테르 잔기), (테트라히드로푸란 및 테트라히드로피란 잔기와 같은) 시클릭 에테르 잔기), 헤테로아릴(피롤, 푸란, 티오펜, 이미다졸, 옥사졸, 티아졸, 트리아졸, 피라졸, 피리딘, 피라진, 피리미딘, 폴리시클릭 헤테로아로매틱 잔기, 및 디벤질티오페닐 포함), 프루오렌 잔기, 실릴, 및 이들의 임의의 조합이거나 그것을 포함한다.
(II), (III), 및 (IV)에서, T1은 (I-a), (I-b), (I-c), 또는 (I-d)로 표현되는 잔기 또는 상술한 융합된 고리 구조를 포함하는 다환식 방향족 잔기이거나 그것을 포함한다. 잔기, T1은 코어 잔기에 직접 결합될 수도 있고, 또는 링커 잔기를 통해 코어 잔기에 결합될 수도 있다. 링커 잔기의 예는 -O-(여기서, O는 산소 원자를 나타냄), -S-(여기서, S는 황 원자를 나타냄), 및 1, 2, 3, 4 또는 그 이상의 탄소 원자를 포함하고, 치환되지 않거나 또는 치환될 수 있고, 선택적으로 하나의 이상의 헤테로원자를 포함할 수 있는 고리형 또는 비고리형 탄화수소 잔기를 포함한다. 코어 잔기와 하나 이상의 말단 잔기 사이의 결합은 공유 결합이거나, 특히 유기 금속 화합물의 경우에는 금속 원자와 유기 원자 사이에 형성되는 결합일 수 있다.
(III)에서, 적어도 T1이 (I-a), (I-b), (I-c), 또는 (I-d)로 표현되는 잔기, 또는 상술한 바와 같은 융합된 고리 구조를 포함하는 다환식 방향족 잔기이거나 그것을 포함하기만 한다면, T1 및 T2는 동일하여도 되고 상이하여도 된다. 예컨대, T1 및 T2 각각은 (I-a), (I-b), (I-c), 또는 (I-d)로 표현되는 잔기, 또는 상술한 바와 같은 융합된 고리 구조를 포함하는 다환식 방향족 잔기이거나 그것을 포함할 수 있다. 다른 예로서, T1은 (I-a), (I-b), (I-c), 또는 (I-d)로 표현되는 잔기, 또는 상술한 바와 같은 융합된 고리 구조를 포함하는 다환식 방향족 잔기이거나 그것을 포함할 수 있고, T2는 그러한 잔기를 가지지 않을 수 있다. 몇몇 실시예에서, T2는 시클릭 탄화수소 잔기이거나 그것을 포함하고, 이 시클릭 탄화수소 잔기는 방향족일 수 있고, 단일 고리 구조를 포함하거나 다환식일 수 있고, 치환되거나 치환되지 않을 수 있고, 코어 잔기에 직접 결합될 수도 있고, 또는 링커 잔기에 의해 코어 잔기에 결합될 수도 있다. 몇몇 실시예에서, T2는 하나 이상의 질소 원자를 포함하는 헤테로시클릭 잔기와 같은 헤테로시클릭 잔기이거나 그것을 포함할 수 있고, 이 헤테로시클릭 잔기는 단일 고리 구조를 포함하거나 다환식일 수 있고, 치환되거나 치환되지 않을 수 있고, 코어 잔기에 직접 결합될 수도 있고, 또는 링커 잔기에 의해 코어 잔기에 결합될 수도 있다. 몇몇 실시예에서, T2는 비환식 탄화수소 잔기이거나 그것을 포함할 수 있고, 이 비환식 탄화수소 잔기는 단일 고리 구조를 포함하거나 다환식일 수 있고, 치환되거나 치환되지 않을 수 있고, 선택적으로 하나 이상의 헤테로원자를 포함할 수 있고, 코어 잔기에 직접 결합될 수도 있고, 또는 링커 잔기에 의해 코어 잔기에 결합될 수도 있다. T1 및 T2가 상이한 몇몇 실시예에서, T2는 T1과 비교 가능한 크기를 가지는 잔기로부터 선택될 수 있다. 구체적으로, T2는 T1의 분자량의 대략 2배 이하, 대략 1.9배 이하, 대략 1.7배 이하, 대략 1.5배 이하, 대략 1.2배 이하, 대략 1.1배 이하인 분자량을 갖는 앞서 나열된 잔기로부터 선택될 수 있다. 특정 이론에 구속되지 않기를 바라며, (I-a), (I-b), (I-c), 또는 (I-d)로 표현되는 잔기 또는 상술한 융합된 고리 구조를 포함하지 않는 다환식 방향족 잔기를 포함하지 않거나 그것과 상이한 말단 잔기 T2가 포함된 경우에도, T1에 대한 T2의 크기가 비슷하면 표면 상의 T1의 노출이 촉진될 수 있으며, 이와 대조적으로 크기가 큰(bulky) 말단기는 분자 적층, 입체 장해(steric hindrance) 또는 그러한 효과들의 조합으로 인해 T1의 노출을 방해할 수 있음이 상정된다.
(IV)에서, 적어도 T1이 (I-a), (I-b), (I-c), 또는 (I-d)으로 표현되는 잔기 또는 상술한 융합된 고리 구조를 포함하는 다환식 방향족 잔기이거나 그것을 포함하기만 한다면, T1, T2, 및 T3는 동일해도 되고 상이해도 된다. 예컨대, T1, T2, 및 T3 각각은 (I-a), (I-b), (I-c), 또는 (I-d)으로 표현되는 잔기 또는 상술한 융합된 고리 구조를 포함하는 다환식 방향족 잔기이거나 그것을 포함할 수 있다. 다른 예로서, T1 및 T2 각각은 (I-a), (I-b), (I-c), 또는 (I-d)으로 표현되는 잔기 또는 상술한 융합된 고리 구조를 포함하는 다환식 방향족 잔기이거나 그것을 포함하고, T3는 그러한 잔기를 포함하지 않을 수 있다. 다른 예로서, T1 및 T3 각각은 (I-a), (I-b), (I-c), 또는 (I-d)으로 표현되는 잔기 또는 상술한 융합된 고리 구조를 포함하는 다환식 방향족 잔기이거나 그것을 포함하고, T2는 그러한 잔기를 포함하지 않을 수 있다. 다른 예로서, T1은 (I-a), (I-b), (I-c), 또는 (I-d)으로 표현되는 잔기 또는 상술한 융합된 고리 구조를 포함하는 다환식 방향족 잔기이거나 그것을 포함하고, T2 및 T3 모두 그러한 잔기를 포함하지 않을 수 있다. 몇몇 실시예에서, T2 및 T3 중 적어도 하나는 시클릭 탄화수소 잔기이거나 그것을 포함하고, 이 시클릭 탄화수소 잔기는 방향족일 수 있고, 단일 고리 구조를 포함하거나 다환식일 수 있고, 치환되거나 치환되지 않을 수 있고, 코어 잔기에 직접 결합될 수도 있고 또는 링커 잔기를 통해 코어 잔기에 결합될 수도 있다. 몇몇 실시예에서, T2 및 T3 중 적어도 하나는 하나 이상의 질소 원자를 포함하는 헤테로시클릭 잔기와 같은 헤테로시클릭 잔기이거나 그것을 포함하고, 이 헤테로시클릭 잔기는 단일 고리 구조를 포함하거나 다환식일 수 있고, 치환되거나 치환되지 않을 수 있고, 코어 잔기에 직접 결합될 수도 있고 또는 링커 잔기를 통해 코어 잔기에 결합될 수도 있다. 몇몇 실시예에서, T2 및 T3 중 적어도 하나는 비환식 탄화수소 잔기이거나 그것을 포함하고, 이 헤테로시클릭 잔기는 치환되거나 치환되지 않을 수 있고, 선택적으로 하나 이상의 헤테로원자를 포함할 수 있고, 코어 잔기에 직접 결합될 수도 있고 또는 링커 잔기를 통해 코어 잔기에 결합될 수도 있다. T1, T2, 및 T3가 상이한 몇몇 실시예에서, T2 및 T3는 T1과 비교 가능한 크기를 갖는 잔기들로부터 선택될 수 있다. 구체적으로, T2 및 T3는 T1의 분자량의 대략 2배 이하, 대략 1.9배 이하, 대략 1.7배 이하, 대략 1.5배 이하, 대략 1.2배 이하, 대략 1.1배 이하인 분자량을 갖는 앞서 나열된 잔기로부터 선택될 수 있다. 특정 이론에 구속되지 않기를 바라며, (I-a), (I-b), (I-c), 또는 (I-d)로 표현되는 잔기 또는 상술한 융합된 고리 구조를 포함하지 않는 다환식 방향족 잔기를 포함하지 않거나 그것과 상이한 말단 잔기 T2 및 T3가 포함된 경우에도, T1에 대한 T2 및 T3의 크기가 비슷하면 표면 상의 T1의 노출이 촉진될 수 있으며, 이와 대조적으로 크기가 큰(bulky) 말단기는 분자 적층, 입체 장해 또는 이러한 효과들의 조합으로 인해 T1의 노출을 방해할 수 있음이 상정된다.
적절한 핵 생성 억제 재료는 폴리머성 재료를 포함한다. 이러한 폴리머성 재료의 예는 제한하는 것은 아니지만 퍼플루오르화 폴리머 및 폴리테트라플루오로에틸렌(PTFE)을 포함하는 플로오로폴리머; 폴리비닐비페닐; 폴리비닐카르바졸(PVK); 및 복수의 상술한 다환식 방향족 화합물들을 중합하여 형성된 폴리머를 포함한다. 다른 예에서, 폴리머성 재료는 복수의 모노머를 중합하여 형성된 폴리머를 포함하고, 여기서 적어도 하나의 모노머는 (I-a), (I-b), (I-c), 또는 (I-d)으로 표현되는 잔기 또는 상술한 융합된 고리 구조를 포함하는 다환식 방향족 잔기이거나 그것을 포함하는 말단 잔기를 포함한다.
도 14 및 도 15는 하나의 실시예에 따른 OLED 장치(1500)를 도시한다. 구체적으로, 도 14는 OLED 장치(1500)의 평면도를 도시하고, 도 15는 OLED 장치(1500)의 구조의 단면도를 도시한다. 도 14에서, 캐소드(1550)는 캐소드 재료가 증착되지 않은 장치(1500)의 영역에 대응하는, 그 내부에 형성된 복수의 애퍼어처 또는 홀(1560)을 가지거나 형성하는 단일 모놀리식 또는 연속적인 구조로서 도시되어 있다. 또한, 이것은 베이스 기판(1510), 애노드(1520), 유기 층(1530), 핵 생성 촉진 코팅(1540), 핵 생성 촉진 코팅(1540)의 특정 영역 위에 선택적으로 증착된 핵 생성 억제 코팅(1570) 및 핵 생성 억제 코팅(1570)이 존재하지 않는 핵 생성 촉진 코팅(1540)의 다른 영역 위에 증착된 캐소드(1550)를 포함하는 OLED 장치(1500)를 보여주는 도 15에도 도시되어 있다. 더 구체적으로, 장치(1500)의 제조시 핵 생성 촉진 코팅(1540)의 표면의 특정 영역을 덮도록 핵 생성 억제 코팅(1570)을 선택적으로 증착시킴으로써, 캐소드 재료는 개방 마스크를 사용하여 또는 마스크 없는 증착 공정을 이용하여 핵 생성 촉진 코팅(1540)의 표면의 노출된 영역 상에 선택적으로 증착된다. OLED 장치(1500)의 투명성 또는 투과율은 캐소드(1550)에 형성된 홀(1560)의 평균 크기 및 홀(1560)의 밀도와 같은 부여된 패턴의 다양한 파라미터들을 변경함으로써 조절 또는 수정될 수 있다. 따라서, OLED 장치(1500)는 실질적으로 투명한 OLED 장치일 수 있고, 이는 OLED 장치 상으로 입사된 외부 광의 적어도 일부가 그것을 통과하여 투과될 수 있게 한다. 예를 들어, OLED 장치(1500)는 실질적으로 투명한 OLED 조명 패널일 수 있다. 예컨대, 이러한 OLED 조명 패널은 한 방향(예컨대, 베이스 기판(1510)을 향하는 방향 또는 그로부터 멀어지는 방향)으로 또는 양방향(예컨대, 베이스 기판(1510)을 향하는 방향 및 그로부터 멀어지는 방향)으로 광을 방출하도록 구성될 수 있다
도 16은 캐소드(1650)가 실질적으로 전체 장치 영역을 덮고 있는 다른 실시예에 따른 OLED 장치(1600)를 도시한다. 구체적으로, 베이스 기판(1610), 애노드(1620), 유기 층(1630), 핵 생성 촉진 코팅(1640), 캐소드(1650), 캐소드(1650)의 특정 영역 위에 선택적으로 증착된 핵 생성 억제 코팅(1660), 및 핵 생성 억제 코팅(1660)이 존재하지 않는 캐소드(1650)의 다른 영역 위에 증착된 보조 전극(1670)을 포함한다.
보조 전극(1670)은 캐소드(1650)에 전기적으로 연결된다. 특히 상부 방출 구성에서, 캐소드(1650)의 존재로 인한 광학적 간섭(예컨대, 감쇠, 반사 및 확산 등)을 줄이기 위해 캐소드(1650)를 비교적 얇은 층으로 증착시키는 것이 바람직하다. 그러나, 캐소드(1650)의 두께를 줄이면 일반적으로 캐소드(1650)의 시트 저항이 증가하게 되어 OLED 장치(1600)의 성능 및 효율이 저하된다. 캐소드(1650)에 전기적으로 연결된 보조 전극(1670)을 제공함으로써, 캐소드(1650)와 연관된 시트 저항 및 IR 강하가 감소될 수 있다. 또한, 장치 영역의 특정 영역만 덮고 다른 영역은 덮지 않고 남겨두도록 보조 전극(1670)을 선택적으로 증착함으로써, 보조 전극(1670)의 존재로 인한 광 간섭이 제어 및/또는 감소될 수 있다.
이제, P형 TFT를 갖는 상부 방출 능동형 OLED(AMOLED) 픽셀에 대한 회로도의 예를 도시하는 도 48을 참조하여 전극 시트 저항의 효과가 설명될 것이다. 도 48에서, 회로(4800)는 파워 서플라이(VDD) 라인(4812), 제어 라인(4814), 게이트 라인(4816) 및 데이터 라인(4818)을 포함한다. 제1 TFT(4831), 제2 TFT(4833) 및 저장 커패시터(4841)를 포함하는 구동 회로가 제공되고, 구동 회로 컴포넌트들은 데이터 라인(4818), 게이트 라인(4816), 및 VDD 라인(4812)에 도면에 도시된 방식으로 연결되어 있다. 또한, 일반적으로 시간이 흐름에 따라 TFT(4831 및 4833)의 제조 공차 또는 열화로 인해 발생되는 트랜지스터 특성의 임의의 편차를 보상하기 위한 역할을 하는 보상 회로(4843)가 제공된다.
회로도에서 저항으로 표시된 OLED 픽셀 또는 서브픽셀(4850)과 캐소드(4852)는 제2 TFT(4833)("구동 트랜지스터"라고도 함)와 직렬로 연결된다. 구동 트랜지스터(4833)는 OLED 픽셀(4850)이 원하는 휘도(luminance)를 출력하도록 저장 커패시터(4841) 내에 저장된 전하의 전압에 따라 OLED 픽셀(4850)을 통해 흐르는 전류를 조절한다. 저장 커패시터(4841)의 전압은 저장 커패시터(4841)를 제1 TFT(4831)("스위치 트랜지스터"라고도 함)를 통해 데이터 라인(4818)에 연결함으로써 설정된다.
OLED 픽셀 또는 서브픽셀(4850) 및 캐소드(4852)를 통한 전류가 구동 트랜지스터(4833)의 게이트 전압과 소스 전압 간의 전위 차를 기초로 조절되기 때문에, 캐소드(4852)의 시트 저항이 증가하면 IR 강하가 더 커지게 되며 이는 파워 서플라이(VDD)를 증가시켜 보상된다. 그러나, VDD가 증가하면, TFT(4833) 및 OLED 픽셀(4850)에 공급되는 다른 전압도 적절한 동작을 유지하기 위해 증가되므로 바람직하지 않다.
도 48을 참조하면, 보조 전극(4854)은 캐소드(4852)에 병렬로 연결된 저항으로 도시되어 있다. 보조 전극(4854)의 저항은 캐소드(4852)의 저장보다 상당히 낮기 때문에, 보조 전극(4854)과 캐소드(4852)의 결합된 유효 저항은 캐소드(4852) 단독의 저항보다 낮다. 따라서, VDD의 증가는 보조 전극(4854)의 존재에 의해 완화될 수 있다.
보조 전극의 장점이 상부 방출 OLED 장치와 관련하여 설명되었으나, 하부 방출 또는 양면 방출 OLED 장치의 캐소드 위에 보조 전극을 선택적으로 증착시키기 것도 유리할 수 있다. 예를 들어, 캐소드는 장치의 광학적 특성에 실질적으로 영향을 주지 않고 하부 방출 OLED 장치 내에 비교적 두꺼운 층으로서 형성될 수 있으나, 비교적 얇은 캐소드를 형성하는 것이 여전히 유리할 수 있다. 예를 들어, 투명 또는 반투명 디스플레이 장치에서, 캐소드를 포함하는 전체 장치의 층들은 실질적으로 투명 또는 반투명이 되도록 형성될 수 있다. 따라서, 전형적인 시거리에서 육안으로 쉽게 인식할 수 없는 패턴화된 보조 전극을 제공하는 것이 유익할 수 있다. 또한, 서술한 공정들이 OLED 장치 이외의 장치에 대한 전극의 저항을 감소시키기 위한 버스바 또는 보조 전극을 형성하기 위해 사용될 수 있음이 이해될 것이다.
몇몇 실시예에서, 제조 공정 동안 증착된 핵 생성 억제 코팅은 도전성 코팅이 증착된 후, 예컨대, 용매 또는 플라즈마 에칭을 이용하여 제거될 수 있다.
도 59a는 기판(5910), 기판(5910)의 표면의 각 영역 위에 증착된 핵 생성 억제 코팅(5920) 및 도전성 코팅(5915)(예컨대, 마그네슘 코팅)을 포함하는 하나의 실시예에 따른 장치(5901)를 도시한다.
도 59b는 도전성 코팅(5915)이 기판(5910) 상에 남아 있고 핵 생성 억제 코팅(5920)에 의해 덮인 기판(5910)의 영역이 이제 노출되거나 덮이지 않도록, 장치(5901) 내에 존재하는 핵 생성 억제 코팅(5920)이 기판의 표면으로부터 제거된 후의 장치(5902)를 도시한다. 예를 들어, 장치(5901)의 핵 생성 억제 코팅(5920)은 도전성 코팅(5915)에 실질적으로 영향을 주지 않고 핵 생성 억제 코팅(5920)과 우선적으로 반응 및/또는 에칭하여 제거하는 솔벤트 또는 플라즈마에 기판(5910)을 노출시킴으로써 제거될 수 있다.
상기 실시예 중 적어도 일부는 증발 공정을 이용하여 형성되는, 핵 생성 촉진 코팅, 핵 생성 억제 코팅, 및 도전성 코팅을 포함하는 다양한 층 또는 코팅을 참조하여 설명되었다. 이해하는 바와 같이, 증발 공정은 하나 이상의 소스 재료가 저압(예컨대, 진공) 하에서 증발되거나 승화되고, 하나 이상의 증발된 소스 재료의 탈승화(de-sublimation)를 통해 타겟 표면 상에 증착되는 일종의 PVD 공정이다. 다양한 상이한 증발 소스가 소스 재료를 가열하기 위해 사용될 수 있으며, 이처럼 소스 재료가 다양한 방식으로 가열될 수 있음이 이해될 것이다. 예를 들어, 소스 재료는 전기 필라멘트, 전자 빔, 유도 가열에 의해 또는 저항 가열에 의해 가열될 수 있다. 또한, 이러한 층 또는 코팅들은 포토리소그래피, 프린팅, OVPD, LITI 패터닝, 및 이들의 조합을 포함하는 다른 적절한 공정을 이용하여 증착 및/또는 패턴화될 수 있다. 이러한 공정들은 또한 다양한 패턴을 달성하기 위해 섀도 마스크와 결합하여 사용될 수 있다.
예를 들어, 마그네슘은 대략 10 내지 30nm/초 이상과 같은, 더 빠른 증착 속도를 달성하기 위해 최대 대략 600℃의 소스 온도에서 증착될 수 있다. 아래의 표 1을 참조하면, 대략 1nm의 풀러렌 처리된 유기 표면 상에 실질적으로 순수한 마그네슘을 증착시키기 위해 크루드센(Knudsen) 셀 소스를 이용하여 측정된 다양한 증착 속도가 제공되어 있다. 소스와 기판 간의 거리, 기판의 특성, 기판 상의 핵 생성 촉진 코팅의 존재여부, 사용된 소스의 유형 및 소스로부터 증발된 재료의 플럭스의 형상을 포함하는 다른 요인들도 증착 속도에 영향을 줄 수 있으나, 이에 제한되는 것은 아님이 이해될 것이다.
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당업자는 사용되는 특정 공정 조건이 증착을 수행하기 위해 사용되는 장비에 따라 변할 수 있음을 이해할 것이다. 또한, 일반적으로 증착 속도가 빠를수록 더 높은 소스 온도에 도달하게 됨이 이해될 것이다. 그러나, 예컨대, 기판을 증착 소스와 더 가깝게 배치하는 것과 같은 다른 증착 조건들이 선택될 수도 있다.
또한, 도전성 코팅, 핵 생성 억제 코팅, 및 핵 생성 촉진 코팅을 포함하는 임의의 다양한 층 또는 코팅의 증착에 사용되는 개방 마스크가 기판의 특정 영역 상의 재료의 증착을 "마스킹" 또는 방지할 수 있음이 이해될 것이다. 그러나, 수 십 마이크로미터 이하의 피처 크기를 갖는 비교적 작은 피처를 형성하기 위해 사용되는 미세 금속 마스크(FMM)과 달리, 개방 마스크의 피처 크기는 제조되는 OLED 장치의 크기와 대체로 유사하다. 예를 들어, 개방 마스크는 제조시 디스플레이 장치의 에지를 마스킹할 수 있는데, 이는 디스플레이 장치의 크기(예컨대, 마이크로-디스플레이의 경우 대략 1인치, 모바일 디스플레이의 경우 대략 4~6인치, 랩탑 또는 태블릿 디스플레이의 경우 대략 8~17인치 등)에 대략 대응하는 애퍼어처를 가진 개방 마스크를 야기할 것이다. 예를 들어, 개방 마스크의 피처 크기는 대략 1cm 이상일 수 있다.
도 16b는 내부에 애퍼어처(1734)가 형성 또는 구비된 개방 마스크(1731)의 예를 도시한다. 도시된 예에서, 마스크(1731)가 중첩될 때 마스크(1731)가 장치(1721)의 에지를 덮도록, 마스크(1731)의 애퍼어처(1734)는 장치(1721)의 크기보다 작다. 구체적으로, 도시된 실시예에서, 장치(1721)의 모든 또는 실질적으로 모든 방출 영역 또는 픽셀(1723)은 애퍼어처(1734)를 통해 노출되고, 한편 노출되지 않은 영역(1727)은 장치(1721)의 바깥 에지(1725)와 애퍼어처(1734) 사이에 형성된다. 이해하는 바와 같이, 전기 접촉부 또는 다른 장치 컴포넌트는 그러한 컴포넌트들이 개방 마스크 증착 공정을 통해 영향을 받지 않도록 노출되지 않은 영역(1727)에 배치될 수 있다.
도 16c는 마스크(1731)가 겹쳐 놓인 때 장치(1721)의 적어도 일부의 방출 영역 또는 픽셀(1723)을 덮도록 마스크(1731)의 애퍼어처(1734)가 도 16b의 애퍼어처보다 작은 개방 마스크(1731)의 다른 예를 도시한다. 구체적으로, 최외측 픽셀(1723')은 마스크(1731)의 애퍼어처(1734)와 장치(1721)의 바깥 에지(1725) 사이에 형성된 장치(1721)의 노출되지 않은 영역(1727) 내에 위치하는 것으로 도시되어 있다.
도 16d는 마스크(1731)의 애퍼어처(1734)가 일부 픽셀(1723')을 덮는 패턴을 형성하고, 장치(1721)의 다른 픽셀(1723)은 노출되어 있는 개방 마스크(1731)의 또 다른 예를 도시한다. 구체적으로, 장치(1721)의 노출되지 않은 영역(1727) 내에 배치된 픽셀(1723')은 증기 플럭스가 노출되지 않은 영역(1727) 상으로 입사되는 것을 방지하기 위해 증착 공정 동안 마스킹된다.
도 16b 내지 도 16d의 예에서 최외측 픽셀이 마스킹된 것으로 도시되었으나, 개방 마스크의 애퍼어처는 장치의 다른 방출 및 비방출 영역을 마스킹하기 위한 형상일 수도 있음이 이해될 것이다. 또한, 상기 예에서 개방 마스크가 하나의 애퍼어처를 가지는 것으로 도시되어 있으나, 개방 마스크는 또한 기판 또는 장치의 복수의 영역을 노출시키기 위해 추가적인 애퍼어처들을 포함할 수 있다.
도 16e는 마스크(1731)가 복수의 애퍼어처(1734a-1734d)들이 형성 또는 구비된 개방 마스크(1731)의 다른 예를 도시한다. 애퍼어처(1734a-1734d)는 그들이 장치(1721)의 특정 영역을 선택적으로 노출시키고 다른 영역을 마스킹하도록 배치된다. 예를 들어, 특정 방출 영역 또는 픽셀(1723)은 애퍼어처(1734a-1734d)을 통해 노출되지만, 노출되지 않은 영역(1727) 내에 배치된 다른 픽셀(1723')은 마스킹된다.
본 명세서에 서술된 다양한 실시예에서, 필요하다면 개방 마스크의 사용이 생략될 수 있음이 이해될 것이다. 구체적으로, 본 명세서에 서술된 개방 마스크 증착 공정은 그 대안으로서 전체 타격 표면이 노출되도록 마스크를 사용하지 않고 수행될 수 있다.
특정 공정들이 핵 생성 촉진 재료, 핵 생성 억제 코팅 및 마그네슘을 증착시킬 목적으로 하는 증발을 참조하여 서술되었으나, 다른 다양한 공정들이 그러한 재료를 증착시키기 위해 사용될 수 있음이 이해될 것이다. 예를 들어, 증착은 다른 PVD 공정(스퍼터링 포함), CVD 공정(플라즈마 강화 화학적 증기 증착(PECVD)), 또는 그러한 재료를 증착시키기 위한 다른 적절한 공정을 이용하여 수행될 수 있다. 몇몇 실시예에서, 마그네슘은 저항 히터를 이용하여 마그네슘 소스 재료를 가열함으로써 증착된다. 다른 예에서, 마그네슘 소스 재료는 가열된 도가니(heated crucible), 가열된 보트(heated boat), 크누드센 셀(예컨대, 유출 증발기 소스), 또는 임의의 다른 유형의 증발 소스 내에 적재될 수 있다.
도전성 코팅을 증착하기 위해 사용되는 증착 소스 재료는 혼합물 또는 화합물일 수 있으며, 몇몇 실시예에서, 혼합물 또는 화합물의 적어도 하나의 성분은 증착 동안 기판 상에 증착되지 않는다(또는, 예컨대, 마그네슘에 비해 비교적 소량만이 증착된다). 몇몇 실시예에서, 소스 재료는 구리 마그네슘(Cu-Mg) 혼합물 또는 Cu-Mg 화합물일 수 있다. 몇몇 실시예에서, 마그네슘 증착 소스에 대한 소스 재료는 마그네슘 및 예컨대, Cu와 같은 마그네슘보다 낮은 증기압을 갖는 재료를 포함한다. 다른 실시예에서, 마그네슘 증착 소스를 위한 소스 재료는 실질적으로 순수한 마그네슘이다. 구체적으로, 실질적으로 순수한 마그네슘은 순 마그네슘(99.99% 이상의 순도의 마그네슘)과 비교하여 실질적으로 유사한 특성(예컨대, 핵 생성 억제 및 촉진 코팅 상의 초기 부착 확률)을 나타낼 수 있다. 예를 들어, 핵 생성 억제 코팅 상의 실질적으로 순수한 마그네슘의 초기 부착 확률은 핵 생성 억제 코팅 상의 99.99% 순 마그네슘의 초기 부착 확률의 ±10% 이내, 또는 ±5% 이내일 수 있다. 마그네슘의 순도는 대략 95% 이상, 대략 98% 이상, 대략 99% 이상, 또는 대략 99.9% 이상일 수 있다. 도전성 코팅을 증착시키기 위해 사용되는 증착 소스 재료는 마그네슘을 대신하거나 또는 마그네슘과 조합되는 다른 재료를 포함할 수 있다. 예를 들어, 소스 재료는 이터븀(Yb), 카드뮴(Cd), 아연(Zn) 또는 이들의 임의의 조합과 같은 고증기압 재료를 포함할 수 있다.
뿐만 아니라, 다양한 실시예의 공정들이 유기 광-전자 장치의 전자 주입 층, 전자 수송 층, 전계 발광 층, 및/또는 픽셀 정의 층(PDL: pixel definition layer)으로서 사용되는 다른 다양한 유기 또는 무기 재료의 표면 상에서 수행될 수 있음이 이해될 것이다. 그러한 재료의 예는 PCT 공개 번호 WO 2012/016074에 서술된 것과 같은 유기 폴리머 및 유기 분자를 포함한다. 또한, 당업자들은 다양한 원소 및/또는 무기 화합물로 도핑된 유기 재료도 또한 유기 재료로서 간주될 수 있음을 이해할 것이다. 또한, 당업자들은 다양한 유기 재료가 사용될 수 있고, 본 명세서에 서술된 공정들이 그러한 유기 재료의 전제 범위에 일반적으로 적용 가능함을 이해할 것이다.
또한, 무기 기판 또는 표면이 주로 무기 재료를 포함하는 기판 또는 표면을 지칭할 수 있음이 이해될 것이다. 명료함을 위해, 무기 재료는 일반적으로 유기 재료로 간주되지 않는 임의의 재료인 것으로 이해될 것이다. 무기 재료의 예는 금속, 유리 및 미네랄을 포함한다. 구체적으로, 마그네슘을 포함하는 도전성 코팅은 리튬 플루오르화물(LiF), 유리 및 실리콘(Si)의 표면 상에 본 개시물에 따른 공정을 이용하여 증착될 수 있다. 본 개시물에 따른 공정이 적용될 수 있는 다른 표면은 실리콘 또는 실리콘 기반의 폴리머, 무기 반도체 재료, 전자 주입 재료, 염, 금속, 및 금속 산화물의 표면을 포함한다.
기판이 반도체 재료를 포함할 수 있고, 따라서 그러한 기판의 표면이 반도체 표면일 수 있음이 이해될 것이다. 반도체 재료는 일반적으로 밴드 갭을 나타내는 재료로서 설명될 수 있다. 예를 들어, 이러한 밴드 갭은 최고 점유 분자 오비탈(HOMO: highest occupied molecular orbital) 및 최저 비점유 분자 오비탈(LUMO: lowest unoccupied molecular orbital) 사이에 형성될 수 있다. 그러므로, 반도체 재료는 일반적으로 도전성 재료(예컨대, 금속)보다 낮지만 절연성 재료(예컨대, 유리)보다는 큰 전기 도전성을 가진다. 반도체 재료가 유기 반도체 재료일 수도 있고 또는 무기 반도체 재료일 수도 있음이 이해될 것이다.
도 17은 하나의 실시예에 따른 패턴화된 캐소드(1710)를 도시한다. 캐소드(1710)는 서로에 대하여 이격되어 있고 실질적으로 평행하게 배치되어 있는 복수의 실질적으로 직선인 도체 세그먼트를 포함하는 단일 모노리식 또는 연속적인 구조로서 도시되어 있다. 각각의 도체 세그먼트는 그 양 단부에서 복수의 실질적으로 직선인 도체 세그먼트와 실질적으로 수직으로 배치된 단부 도체 세그멘트에 연결되어 있다. 캐소드(1710)는 상술한 증착 공정에 따라 형성될 수 있다.
도 17b는 캐소드(1712)가 복수의 이격된 기다란 도전성 스트립을 포함하는 다른 실시예에 따른 패턴화된 캐소드(1712)를 도시한다. 예컨대, 캐소드(1712)는 수동형 OLED 장치(PMOLED)(1715)에 사용될 수 있다. PMOLED 장치(1715)에서, 방출 영역 또는 픽셀은 일반적으로 카운터 전극들이 겹치는 영역에 형성된다. 따라서, 도 17b의 실시예에서, 방출 영역 또는 픽셀(1751)은 복수의 이격된 기다란 도전성 스트립을 포함하는 캐소드(1712) 및 애노드(1741)의 중첩 영역에 형성된다. 비방출 영역(1755)은 캐소드(1712) 및 애노드(1741)가 중첩되지 않는 영역에 형성된다. 일반적으로, 캐소드(1712)의 스트립 및 애노드(1741)의 스트립은 도시된 바와 같이 PMOLED 장치(1715)에서 서로 실질적으로 수직인 방향이다. 캐소드(1712) 및 애노드(1741)는 전원 및 각각의 전극에 전류를 공급하기 위한 관련 구동 회로에 연결될 수 있다.
17c는 도 17b의 라인 A-A를 따라 취해진 단면도를 도시한다. 도 17c에, 예컨대, 투명 기판일 수 있는 베이스 기판(1702)이 제공되어 있다. 애노드(1741)는 도 17b에 도시된 바와 같이 스트립의 형태로 베이스 기판(1702) 위에 제공되어 있다. 하나 이상의 유기 층(1761)이 애노드(1741) 위에 증착된다. 예를 들어, 유기 층(1761)은 전체 장치에 걸쳐 공통인 층으로서 제공될 수 있고, 정공 주입 및 수송 층, 전계 발광 층 및 전자 수송 및 주입 층과 같은, 본 명세서에 서술된 유기 및/또는 무기 재료의 임의의 개수의 층을 포함할 수 있다. 유기 층(1761)의 상부 표면의 특정 영역은 상술한 증착 공정에 따라 캐소드(1712)를 선택적으로 패턴화하기 위해 사용되는 핵 생성 억제 코팅(1771)에 의해 덮여 있는 것으로 도시되어 있다. 캐소드(1712) 및 애노드(1741)는 픽셀(1751)로부터의 광 방출을 제어하는 (도시되지 않은) 그들 각각의 구동 회로에 연결될 수 있다.
핵 생성 억제 코팅(1771) 및 캐소드(1712)의 두께는 원하는 적용 및 성능에 따라 변할 수 있고, 적어도 일부 실시예에서, 핵 생성 억제 코팅(1771)의 두께는 도 17c에 도시된 바와 같이 캐소드(1712)의 두께와 비슷하거나 실질적으로 작을 수 있다. 캐소드의 패턴화를 달성하기 위해 비교적 얇은 핵 생성 억제 코팅을 사용하는 것은 그것이 장벽 코팅(barrier coating)이 적용될 수 있는 비교적 평평한 표면을 제공할 수 있기 때문에 플렉시블 PMOLED 장치에 특히 유리할 수 있다.
도 17d는 장벽 코팅(1775)이 캐소드(1712) 및 핵 생성 억제 코팅(1771) 위에 적용되어 있는 도 17c의 PMOLED 장치(1715)를 도시한다. 이해하는 바와 같이, 장벽 코팅(1775)은 일반적으로 산화되기 쉬운 유기 층 및 캐소드(1712)를 포함하는 다양한 장치 층들이 습기 또는 주변 공기에 노출되는 것을 방지하기 위해 제공된다. 예를 들어, 장벽 코팅(1775)은 프린팅, CVD, 스퍼터링, 원자층 증착(ALD), 이들의 임의의 조합, 또는 임의의 다른 적절한 방법에 의해 형성된 박막 인캡슐레이션(encapsulation)일 수 있다. 또한, 장벽 코팅(1775)은 (도시되지 않은) 접착제를 이용하여 장치(1715) 상에 미리 형성된 장벽 필름을 라미네이팅함으로써 제공될 수도 있다. 예를 들어, 장벽 코팅(1775)은 유기 재료, 무기 재료, 또는 이 둘의 조합을 포함하는 다층 코팅일 수 있다. 장벽 코팅(1775)은 또한 게터 재료(getter material) 및/또는 건조제를 더 포함할 수 있다.
비교 목적으로, 비교 PMOLED 장치(1719)의 예가 도 17e에 도시되어 있다. 도 17e의 비교예에서, 도전성 재료가 개방 마스크를 이용하여 또는 마스크 없는 증착 고정을 이용하여 증착될 때, 도전성 재료가 캐소드(1712)를 형성하기 위해 이웃한 픽셀 정의 구조(1783) 사이에 배치된 방출 영역 상에 그리고 도전성 스트립(1718)을 형성하기 위해 픽셀 정의 구조(1783)의 상부 상에 모두 증착되도록 복수의 픽셀 정의 구조(1783)는 장치(1719)의 비방출 영역에 제공된다. 그러나, 캐소드(1712)의 각 세그먼트가 도전성 스트립(1718)으로부터 전기적으로 절연되어 있음을 보장하기 위해, 픽셀 정의 구조(1783)의 두께 또는 높이는 캐소드(1712)의 두께보다 크게 형성된다. 또한, 픽셀 정의 구조(1783)는 캐소드(1712)가 도전성 스트립(1718)과 전기적으로 접촉할 가능성을 더 줄이기 위해 언더컷 프로파일(undercut profile)을 가질 수 있다. 장벽 코팅(1775)은 캐소드(1712), 픽셀 정의 구조(1783) 및 도전성 스트립(1718)을 포함하는 PMOLED 장치(1719)를 덮도록 제공된다.
도 17e에 도시된 비교 PMOLED 장치(1719)에서, 장벽 코팅(1775)이 적용되는 표면은 픽셀 정의 구조(1783)의 존재로 인해 균일하지 않다. 이것은 장벽 코팅(1775)의 적용을 어렵게 만들고, 심지어 장벽 코팅(1775)의 적용 시, 아래에 놓인 표면에 장벽 코팅(1775)의 접착이 비교적 나쁘게 될 수 있다. 불량한 접착은 특히 장치(1719)가 구부러지거나 휘어질 때 장치(1719)로부터 장벽 코팅(1775)이 벗겨질 가능성을 증가시킨다. 또한, 불균일한 표면으로 인해 적용 과정 동안 장벽 코팅(1775)과 아래에 놓인 표면 사이에 공기 포켓이 생길 비교적 높은 가능성이 존재한다. 공기 포켓의 존재 및/또는 장벽 코팅(1775)의 박리는 결함 및 부분적인 또는 전체적인 장치의 고장을 일으키거나 그에 기여할 수 있으므로 매우 바람직하지 않다. 이러한 요인은 도 17d의 실시예에서 완화되거나 감소된다.
도 17 및 도 17b에 도시된 패턴화된 캐소드(1710 및 1712)가 OLED 장치의 캐소드를 형성하기 위해 사용될 수 있으나, 유사한 패턴이 OLED 장치용의 보조 전극을 형성하기 위해 사용될 수 있음이 이해될 것이다. 구체적으로, 이러한 OLED 장치에는 일반적인 캐소드 및 일반적인 캐소드 위에 또는 아래에 증착된 보조 캐소드가 제공될 수 있고, 보조 전극은 일반적인 캐소드와 전기적으로 연결된다. 예를 들어, 이러한 보조 전극은 보조 전극이 비방출 영역 위에 형성되고 방출 영역 위에는 형성되지 않도록 복수의 방출 영역을 포함하는 OLED 장치(예컨대, AMOLED 장치)에서 구현될 수 있다. 다른 예에서, 보조 전극은 비방출 영역 뿐만 아니라 OLED 장치의 적어도 일부의 방출 영역을 덮도록 제공될 수도 있다.
도 18a는 복수의 방출 영역(1810a-1810f) 및 비방출 영역(1820)을 포함하는 OLED 장치(1800)의 일부분을 도시한다. 예를 들어, OLED 장치(1800)는 AMOLED 장치일 수 있고, 각각의 방출 영역(1810a-1810f)은 그러한 장치의 픽셀 또는 서브픽셀에 대응할 수 있다. 간편함을 위해, 도 18b 내지 도 18d는 OLED 장치(1800)의 일부분만 도시한다. 구체적으로, 도 18b 내지 도 18d는 두 이웃한 방출 영역인 제1 방출 영역(1810a) 및 제2 방출 영역(1810b)을 둘러싸는 영역을 보여준다. 명시적으로 도시되지는 않았으나, 장치(1800)의 방출 영역 및 비방출영역을 모두 실질적으로 덮는 일반 캐소드가 제공될 수 있다.
도 18b에 하나의 실시예에 따른 보조 전극(1830)이 도시되어 있는데, 여기서 보조 전극(1830)은 두 이웃한 방출 영역(1810a 및 1810b) 사이에 배치된다. 보조 전극(1830)은 (도시되지 않은) 일반 캐소드에 전기적으로 연결된다. 구체적으로, 보조 전극(1830)은 이웃한 방출 영역(1810a 및 1810b) 사이의 이격 거리(d)보다 작은 폭(α)을 가지는 것으로 도시되어 있고, 그러므로 보조 전극(1830)의 양 측면에 비방출 갭 영역이 만들어진다. 예를 들어, 이러한 배열은 비방출 갭 영역을 제공함으로써 보조 전극(1830)이 장치(1800)의 광 출력을 간섭할 가능성이 감소될 수 있기 때문에, 이웃한 방출 영역(1810a 및 1810b) 사이의 이격 거리가 충분한 폭의 보조 전극(1830)을 수용할만큼 충분한 장치(1800)에서 바람직할 것이다. 뿐만 아니라, 이러한 배열은 보조 전극(1830)이 비교적 두꺼울 때(예컨대, 수 백 나노미터 이상이거나 수 마이크로미터의 두께) 특히 유익할 수 있다. 예를 들어, 그것의 폭에 대한 보조 전극(1830)의 높이 또는 두께의 비(즉, 종횡비)는 대략 0.05 초과, 예컨대, 대략 0.1 초과, 대략 0.2 초과, 대략 0.5 초과, 대략 0.8 초과, 대략 1 초과, 또는 대략 2 초과일 수 있다. 예컨대, 보조 전극(1830)의 높이 또는 두께는 대략 50nm 초과, 예컨대, 대략 80nm 이상, 대략 100nm 이상, 대략 200nm 이상, 대략 500nm 이상, 대략 700nm 이상, 대략 1000nm 이상, 대략 1500nm 이상, 대략 1700nm 이상, 또는 대략 2000nm 이상일 수 있다.
도 18c에서, 다른 실시예에 따른 보조 전극(1832)이 도시되어 있다. 보조 전극(1832)은 (도시되지 않은) 일반 캐소드에 전기적으로 연결된다. 도시된 바와 같이, 보조 전극(1832)은 보조 전극(1832)이 두 이웃한 방출 영역(1810a 및 1810b) 사이에 제공된 전에 비방출 영역을 실질적으로 완전히 차지하도록, 두 이웃한 방출 영역(1810a 및 1810b) 사이의 이격 거리와 실질적으로 동일한 폭을 가진다. 예를 들어, 이러한 배열은 두 이웃한 방출 영역(1810a 및 1810b) 간의 이격 거리가 높은 픽셀 밀도 디스플레이 장치에서처럼 비교적 작은 경우에 바람직할 수 있다.
도 18d에는 또 다른 실시예에 따른 보조 전극(1834)이 도시되어 있다. 보조 전극(1834)은 (도시되지 않은) 일반 캐소드에 전기적으로 연결된다. 보조 전극(1834)은 두 이웃한 방출 영역(1810a 및 1810b) 사이의 이격 거리(d)보다 큰 폭(α)을 가지는 것으로 도시되어 있다. 따라서, 보조 전극(1834)의 일부분은 제1 방출 영역(1810a)의 일부분 및 제2 방출 영역(1810b)의 일부분과 중첩된다. 예컨대, 이러한 배열은 두 이웃한 방출 영역(1810a 및 1810b) 사이의 비방출 영역이 희망의 폭의 보조 전극(1834)을 완전히 수용할 만큼 충분하지 않은 경우에 바람직할 수 있다. 보조 전극(1834)이 제2 방출 영역(1810b)과 실질적으로 동일한 정도로 제1 방출 영역(1810a)과 중첩하는 것으로 도 18d에 도시되어 있으나, 보조 전극(1834)이 인접 방출 영역과 중첩하는 정도는 다른 실시예에서 조절될 수 있다. 예를 들어, 다른 실시예에서, 보조 전극(1834)은 제2 방출 영역(1810b)보다 제1 방출 영역(1810a)과 더 큰 정도로 중첩될 수 있고, 그 역도 가능하다. 또한, 보조 전극(1834)과 방출 영역 간의 중첩 프로파일은 또한 변경될 수 있다. 예를 들어, 보조 전극(1834)의 중첩 부분은 보조 전극(1834)이 동일 방출 영역의 다른 부분과 중첩하는 정도보다 방출 영역의 일부분과 더 크게 중첩하도록 하여 균일하지 않은 중첩 영역이 만들어지도록 형상화될 수 있다.
도 19에는 방출 영역(1910) 및 방출 영역(1910)을 둘러싼 비방출 영역(1920)이 제공되어 있는 하나의 실시예에 따른 OLED 장치(1900)가 도시되어 있다. 장치(1900)의 비방출 영역(1920) 내에 리드(1912)가 도시되어 있다. 리드(1912)는 장치(1900)의 방출 영역(1910)을 덮는 (도시되지 않은) 전극에 전기적으로 연결된다. 리드(1912)는 그러한 전극에 전력을 공급하기 위한 외부 파워 서플라이에 연결하기 위한 접촉점을 제공할 수 있다. 예를 들어, 전극은 리드(1912)와 일체로 제공된 납땜 패드에 의해 리드(1912)를 통해 외부 파워 서플라이에 연결될 수 있다(전기선이 그것에 파워 서플라이에 납땜 및 연결될 수 있다). 명시적으로 도시되지는 않았으나, 보조 전극이 존재할 수 있고, 장치(1900)의 방출 영역(1910)을 덮는 전극에 연결될 수 있음이 이해될 것이다. 이러한 보조 전극이 존재하는 경우, 리드(1912)는 보조 전극에 직접 연결될 수도 있고, 보조 전극에 연결된 전극에 연결될 수도 있고, 또는 그 둘 모두에 연결될 수도 있다.
리드(1912)는 그것이 연결된 전극과 동일 평면 상에 제공될 수도 있고 또는 상이한 평면 상에 제공될 수도 있음이 이해될 것이다. 예를 들어, 리드(1912)는 하나 이상의 수직 연결(예컨대, 비아(via))을 통해 후판과 같은 OLED 장치(1900)의 다른 층에 연결될 수 있다.
도 20은 다른 실시예에 따른 OLED 장치(2000)의 일부분을 도시한다. OLED 장치(2000)는 방출 영역(2010) 및 비방출 영역(2020)을 포함한다. OLED 장치(2000)는 장치(2000)의 (도시되지 않은) 전극과 전기적으로 연결되는 그리드형 보조 전극(2030)을 더 포함한다. 도 20에 도시된 바와 같이, 보조 전극(2030)의 제1 부분은 방출 영역(2010) 내에 배치되고, 보조 전극(2030)의 제2 부분은 방출 영역(2010)의 외부에 그리고 장치(2000)의 비방출 영역(2020) 내에 배치된다. 보조 전극(2030)의 이러한 배열은 전극의 시트 저항이 감소될 수 있게 함과 동시에, 보조 전극(2030)이 장치(2000)의 광 출력을 실질적으로 간섭하는 것을 방지한다.
몇몇 애플리케이션에서, 전체 장치 영역 또는 그 일부 위에 보조 전극의 규칙적인 반복 패턴을 형성하는 것이 바람직할 수 있다. 도 21a 내지 도 21d는 사용될 수 있는 보조 전극의 반복 유닛의 다양한 실시예들을 도시한다. 구체적으로, 도 21a에서, 보조 전극(2110)은 보조 전극(2110)에 의해 덮이지 않은 4 영역(2120)을 둘러싼다. 보조 전극(2110)은 이러한 영역들(2120)이 T자형으로 배열되도록 형성된다. 예를 들어, 각각의 영역(2120)은 복수의 방출 영역을 포함하는 OLED 장치의 방출 영역에 실질적으로 대응할 수 있다. 따라서, 일반 캐소드와 같은 다른 층 또는 코팅이 영역(2120) 내에 제공될 수 있음이 이해될 것이다. 도 21b에서, 보조 전극(2112)은 역 T자형으로 형성되고 4개의 덮이지 않은 영역(2122)을 둘러싼다. 도 21c에서, 보조 전극(2114)은 4개의 덮이지 않은 영역(2124)을 둘러싸도록 형성되어 있고, 유사하게 도 21d에서, 보조 전극(2116)은 4개의 덮이지 않은 영역(2126)을 둘러싸도록 형성되어 있다.
도 21a 내지 도 21d에 도시된 것과 같은 보조 전극의 반복 유닛을 사용하는 잠재적 이점은 제조하는 장치에서의 패터닝의 용이함을 포함한다. 예를 들어, 보조 전극의 형성 동안 핵 생성 촉진 또는 억제 코팅을 패턴화하는데 사용되는 마스크는 장치 표면의 다른 부분을 패턴화하기 위해 반복적으로 사용될 수 있고, 그러므로 더 복잡하거나 및/또는 큰 마스크에 대한 필요성이 없어진다.
도 22는 장치(2200)가 그 위에 형성되어 있는 복수의 반복적인 보조 전극 유닛(2230a-d)을 포함하는 하나의 실시예에 따른 OLED 장치(2200)의 일부분을 도시한다. 구체적으로 각각의 보조 전극 유닛(2230a-d)은 L자형이고, 3개의 별개의 방출 영역(2210)들을 둘러싼다. 예를 들어, 각각의 방출 영역(2210)은 장치(2200)의 픽셀 또는 서브-픽셀에 대응할 수 있다. 도시된 바와 같이, 이웃한 보조 전극 유닛은 서로 인터로크(interlock)할 수 있다. 예를 들어, 제1 보조 전극 유닛(2230a)은 제2 보조 전극 유닛(2230b)과 인터로킹하는 관계로 형성되고, 이와 유사하게, 제3 보조 전극 유닛(2230c)은 제4 보조 전극 유닛(2230d)과 인터로킹된다. 보조 전극 유닛(2230a-d)은 비방출 영역(2220) 상에 형성된다. 보조 전극 유닛(2230a-d)이 그들이 서로 직접 전기적으로 연결되도록 형성될 수 있음이 이해될 것이다. 예를 들어, 반복 보조 전극 유닛(2230a-d)은 제조 동안 일체로 형성될 수 있다. 대안으로서, 보조 전극 유닛(2230a-d)은 그들이 일반 전극을 통해 전기적으로 연결되도록 형성될 수도 있다.
도 23은 다른 실시예에 따른 OLED 장치(2300)의 일부분을 도시한다. 도 23의 실시예에서, 각각의 보조 전극 유닛(2330a, 2330b)은 5개의 별개의 방출 영역(2310)을 둘러싸도록 형성된다. 보조 전극 유닛(2330a 및 2330b)은 장치(2300)의 비방출 영역(2320) 상에 형성된다. 도시된 바와 같이, 제1 보조 전극 유닛(2330a)은 제2 보조 전극 유닛(2330b) 부근에 배치되지만 인터로킹하는 관계는 아니다.
도 24에 도시된 다른 실시예에서, 도 23에 도시된 것과 유사한 보조 전극 유닛이 제공된다. 그러나, 도 24에서 보조 전극 유닛(2430a-d)은 서로 인터로킹하는 관계로 배열된다. 도 23의 실시예와 유사하게, 각각의 보조 전극 유닛(2430a-d)은 5개의 별도의 방출 영역(2410)을 둘러싸고, 장치(2400)의 비방출영역(2420) 상에 형성된다.
각각의 보조 전극 유닛이 3, 4 또는 5개의 방출 영역들을 둘러싸는 다양한 실시예들이 서술되고 도시되었으나, 각각의 보조 전극 유닛은 1, 2, 3, 4, 5, 6 또는 그 이상의 방출 영역을 포함하는 임의의 개수의 방출 영역을 둘러쌀 수 있음이 이해될 것이다.
도 25는 보조 전극(2530)이 OLED 장치(2500) 상에 그리드로서 형성된 실시예를 도시한다. 도시된 바와 같이, 보조 전극(2530)은 장치(2500)의 비방출 영역(2520) 위에 제공되어, 그것은 실질적으로 방출 영역(2510)의 임의의 부분을 덮지 않는다.
도 26은 보조 전극 유닛(2630)이 OLED 장치(2600) 위에 일련의 기다란 구조로 형성되어 있는 하나의 실시예를 도시한다. 도시된 바와 같이, 보조 전극 유닛(2630)은 장치(2600)의 비방출 영역(2620) 위에 제공되어, 그것은 방출 영역(2610)의 임의의 부분을 실질적으로 덮지 않는다. 보조 전극 유닛(2610)은 서로 이격되고 물리적으로 연결되지는 않지만, (도시되지 않은) 일반 전극을 통해 전기적으로 연결된다. 이해하는 바와 같이, 서로 직접 상호 연결되지 않은 보조 전극 유닛(2610)은 연결된 일반 전극의 전체 시트 저항을 낮춤으로써 여전히 상당한 장점을 제공한다.
도 27은 보조 전극 유닛(2730)이 OLED 장치(2700) 위에 "계단 케이스"로 형성된 하나의 실시예를 도시한다. 도시된 바와 같이, 보조 전극 유닛(2730)은 장치(2700)의 비방출 영역(2720) 위에 제공되어, 그것은 방출 영역(2710)의 임의의 부분을 실질적으로 덮지 않는다.
도 28a 내지 도 28j는 이웃한 서브픽셀 사이에 보조 전극이 제공되어 있는 다양한 실시예들을 도시한다.
도 28a에서, 보조 전극 유닛(2830)은 서브픽셀(2812)의 이웃한 칼럼 사이에 기다란 스트립으로서 제공되어 있다. 구체적으로, 도 28a의 실시예에서, 제1 서브픽셀(2812a), 제2 서브픽셀(2812b), 및 제3 서브픽셀(2812c)는 함께 제1 픽셀(2810a)을 형성한다. 예컨대, 제1 픽셀(2810a)은 RGB 픽셀일 수 있고, 이 경우에 각각의 서브픽셀(2812a-c)은 적색, 녹색, 또는 청색 서브픽셀에 대응할 것이다. 픽셀(2810)은 동일한 서브픽셀 패턴(예컨대, 적색, 녹색, 청색)이 디스플레이 장치에 걸쳐 반복되도록 배열될 수 있다. 구체적으로, 제2 픽셀(2810b) 및 제3 픽셀(2810c)의 서브픽셀 배열은 제1 픽셀(2810a)의 배열과 동일할 수 있다. 이러한 배열에서, 서브픽셀(2812)의 각 칼럼 내의 모든 서브픽셀(2812)(예컨대, Y로 라벨링된 제1 축을 따라 선형으로 배열된 서브픽셀)은 동일 색상일 수 있고, 제1 축(Y)과 실질적으로 평행하게 뻗은 보조 전극 유닛(2830)은 도 28a에 도시된 바와 같이 서브픽셀(2812)의 이웃 칼럼들 사이에 제공될 수 있다.
간략함을 위해, 도 28b 내지 도 28j는 상기 도 28a을 참조하여 설명된 것과 동일한 픽셀 및 서브픽셀 배열을 이용하여 도시되어 있다.
도 28b에서, 보조 전극 유닛(2830)은 픽셀(2810)의 이웃한 칼럼들 사이에 제공되어 있는 것으로 도시되어 있다. 구체적으로 제1 축(Y)과 실질적으로 평행하게 뻗은 보조 전극 유닛(2830)이 서로에 대하여 제2 축(X)의 방향으로 정렬된 제1 픽셀(2810a)과 제2 픽셀(2810b) 사이에 제공되어 있다. 그러나, 서로에 대하여 제1 축(Y)의 방향으로 정렬된 제1 픽셀(2810a)과 제3 픽셀(2810c) 사이에는 보조 전극 유닛(2830)이 제공되지 않는다. 제1 축(Y)과 제2 축(X)은 도면에 도시된 바와 같이 서로 수직이다. 보조 전극 유닛(2830)이 제1 방향(Y)을 따라 뻗어 있는 것으로 도 23b에 도시되어 있으나, 보조 전극 유닛(2830)은 다른 실시예에서, 제2 축(X)을 따라 뻗을 수도 있음이 이해될 것이다.
도 28c는 보조 전극 유닛(2830)이 이웃한 서브픽셀(2812) 사이에 디스플레이 장치에 걸친 하나의 그리드로서 제공되어 있는 실시예를 도시한다. 구체적으로, 보조 전극 유닛(2830)은 이웃한 서브픽셀(2812a-2812c)의 각 쌍 사이에 제공된다. 따라서, 보조 전극 유닛(2830)은 제1 축(Y) 및 제2 축(X)과 실질적으로 평행하게 뻗은 세그먼트들을 포함하여, 서브픽셀(2812a-2812c) 사이에 메쉬 또는 그리드가 형성된다.
도 28d에 도시된 다른 실시예에서, 보조 전극 유닛(2830)은 이웃한 픽셀(2810) 사이에 제공된다. 구체적으로, 보조 전극 유닛(2830)은 서로에 대하여 제2 축(X)을 따라 정렬되어 있는 제1 픽셀(2810a)과 제2 픽셀(2810b) 사이 뿐만 아니라 서로에 대하여 제1 축(Y)을 따라 정렬되어 있는 제1 픽셀(2810a)과 제3 픽셀(2810c) 사이에 제공되어 있다. 따라서, 보조 전극 유닛(2830)은 픽셀(2810a-c) 사이에 메쉬 또는 그리드를 형성한다.
도 28e에, 보조 전극 유닛(2830)이 이웃한 서브픽셀(2812) 사이에 제공되어 있는 또 다른 실시예가 도시되어 있다. 구체적으로, 보조 전극 유닛(2830)은 제1 축(Y)과 실질적으로 평행한 방향이고 이웃한 서브픽셀(2812a-c) 사이에 제공된다.
도 28f에, 별개의 보조 전극 유닛(2830)이 이웃한 픽셀(2810) 사이에 제공되어 있는 하나의 실시예가 도시되어 있다. 구체적으로, 보조 전극 유닛(2830)은 제1 축(Y)과 실질적으로 평행한 방향이고, 제2 축(X)을 따라 서로 인접하게 배열된 제1 픽셀(2810a)과 제2 픽셀(2810b) 사이에 제공되어 있다.
도 28g에서, 별개의 보조 전극 유닛(2830)은 이웃한 서브픽셀(2812) 사이에 제공되어, 디스플레이 장치에 걸쳐 그리드 또는 메쉬를 형성한다. 도시된 바와 같이, 제1 축(Y)과 실질적으로 평행하게 뻗은 기다란 보조 전극 유닛(2830)은 제2 축(X)을 따라 정렬된 이웃한 서브픽셀(2812) 사이에 배치된다. 이와 유사하게, 제2 축(X)과 실질적으로 평행하게 뻗은 기다란 보조 전극 유닛(2830)은 제1 축(Y)을 따라 정렬된 이웃한 서브픽셀(2812) 사이에 배치된다.
도 28h에서, 별개의 보조 전극 유닛(2830)은 이웃한 픽셀(2810) 사이에 제공되어, 디스플레이 장치에 걸쳐 그리드 또는 메쉬를 형성한다. 도시된 바와 같이, 제1 축(Y)과 실질적으로 평행하게 뻗은 기다란 보조 전극 유닛(2830)은 제2 축(X)을 따라 정렬된 이웃한 픽셀(2810a 및 2810b) 사이에 배치된다. 이와 유사하게, 제2 축(X)과 실질적으로 평행하게 뻗은 기다란 보조 전극 유닛(2830)은 제1 축(Y)을 따라 정렬된 이웃한 픽셀(2810a 및 2810b) 사이에 배치된다.
도 28i는 별도의 보조 전극 유닛(2830)이 이웃한 서브픽셀(2812) 사이에 제공되어, 디스플레이 장치에 걸쳐 그리드 또는 메쉬를 형성하는 다른 실시예를 도시한다. 보조 전극 유닛(2830) 각각은 제1 축(Y)과 실질적으로 평행하게 뻗은 제1 세그먼트 및 제2 축(X)과 실질적으로 평행하게 뻗은 제2 세그먼트를 포함한다. 제1 축(Y) 및 제2 축(X)은 서로 수직이다. 도 28i에서, 제1 세그먼트 및 제2 세그먼트는 역 L자 형상을 형성하도록 단부와 단부가 연결되어 있다.
도 28j는 별개의 보조 전극 유닛(2830)이 이웃한 서브픽셀(2812) 사이에 제공되어, 디스플레이 장치에 걸쳐 그리드 또는 메쉬를 형성하는 다른 실시예를 도시한다. 보조 전극 유닛(2830) 각각은 제1 축(Y)과 실질적으로 평행하게 뻗은 제1 세그먼트 및 제2 축(X)과 실질적으로 평행하게 뻗은 제2 세그먼트를 포함한다. 제1 축(Y) 및 제2 축(X)은 서로 수직이다. 도 28j에서, 제1 세그먼트 및 제2 세그먼트는 십자 형상을 형성하도록 제1 및 제2 세그먼트의 중심부 부근에서 연결된다.
보조 전극 유닛들이 특정 실시예에서 서로 물리적으로 연결되지 않은 것으로 도시되어 있으나, 그럼에도 불구하고 이들은 일반 전극을 통해 서로 전기적으로 연결될 수 있다. 예를 들어, 일반 전극을 통해 서로 간접적으로 연결되어 있는 별개의 보조 전극 유닛을 제공하는 것 또한 장치의 광 특성을 실질적으로 간섭하지 않고 시트 저항을 상당히 낮출 수 있고 그러므로 OLED 장치의 효율을 증가시킬 수 있다.
또한, 보조 전극은 다른 픽셀 또는 서브픽셀 배열을 갖는 디스플레이 장치에서 사용될 수 있다. 예를 들어, 보조 전극은 다이아몬드 픽셀 배열이 사용된 디스플레이 장치에 제공될 수 있다. 이러한 픽셀 배열의 예는 도 29 내지 도 33에 도시되어 있다.
도 29는 하나의 실시예에 따른 다이아몬드 픽셀 배열을 갖는 OLED 장치(2900)의 개략적인 도면이다. OLED 장치(2900)는 복수의 픽셀 정의 층(PDL)(2930) 및 이웃한 PDL(2930) 사이에 배치된 방출 영역(2912)(서브픽셀)을 포함한다. 방출 영역(2912)은, 예컨대, 녹색 서브-픽셀에 대응할 수 있는 제1 서브-픽셀(2912a), 예컨대, 청색 서브-픽셀에 대응할 수 있는 제2 서브-픽셀(2912b), 및 예컨대, 적색 서브-픽셀에 대응할 수 있는 제3 서브-픽셀(2912c)에 대응하는 것을 포함한다.
도 30은 도 29에 도시된 라인 A-A을 따라 취해진 OLED 장치(2900)의 개략적인 도면이다. 도 30에 더 명확하게 도시된 바와 같이, 장치(2900)는 기판(2903) 및 베이스 기판(2903)의 표면 상에 형성된 복수의 애노드 유닛(2921)을 포함한다. 기판(2903)은 또한 간략함을 위해 도면에서는 생략되었으나, 복수의 트랜지스터 및 베이스 기판을 포함할 수 있다. 유기 층(2915)이 이웃한 PDL(2930) 사이의 영역 내의 각각의 애노드 유닛(2921)의 상부 상에 제공되어 있고, 일반 캐소드(2942)는 유기 층(2915)과 PDL(2930) 사이에 제공되어 제1 서브-픽셀(2912a)을 형성한다. 유기 층(2915)은 복수의 유기 및/또는 무기 층을 포함할 수 있다. 예를 들어, 이러한 층은 은 정공 수송 층, 정공 주입 층, 전계 발광 층, 전자 주입 층, 및/또는 전자 수송 층을 포함할 수 있다. PDL(2930)의 실질적으로 평평한 영역에 대응하는 일반 캐소드(2942)의 덮이지 않은 영역 위에 보조 전극(2951)의 선택적 증착이 가능하도록, 제1 서브-픽셀(2912a)에 대응하는 일반 캐소드(2942)의 영역 위에 핵 생성 억제 코팅(2945)이 제공된다. 또한, 핵 생성 억제 코팅(2945)은 굴절률 매칭 코팅으로서 역할할 수도 있다. 박막 인캡슐레이션 층(2961)은 선택적으로 장치(2900)를 인캡슐레이팅하기 위해 제공될 수 있다.
도 31은 도 29에 표시된 선 B-B를 따라 취해진 OLED 장치(2900)의 개략적인 도면을 도시한다. 장치(2900)는 기판(2903)의 표면 상에 형성된 복수의 애노드 유닛(2921), 및 이웃한 PDL(2930) 사이의 영역 내의 각각의 애노드 유닛(2921)의 상부 상에 제공된 유기 층(2916 또는 2917)을 포함한다. 일반 캐소드(2942)는 각각 제2 서브-픽셀(2912b) 및 제3 서브-픽셀(2912c)을 형성하기 위해 유기 층(2916 및 2917)과 PDL(2930) 상에 제공된다. PDL(2930)의 실질적으로 평평한 영역에 대응하는 일반 캐소드(2942)의 덮이지 않은 영역 위에 보조 전극(2951)의 선택적 증착이 가능하도록, 제1 서브-픽셀(2912b 및 2912c)에 대응하는 일반 캐소드(2942)의 영역 위에 핵 생성 억제 코팅(2945)이 제공된다. 또한, 핵 생성 억제 코팅(2945)은 굴절률 매칭 코팅으로서 역할할 수도 있다. 박막 인캡슐레이션 층(2961)은 선택적으로 장치(2900)를 인캡슐레이팅하기 위해 제공될 수 있다.
도 32는 다른 실시예에 따른 픽셀 배열을 갖는 OLED 장치(3200)의 개략적인 도면이다. 구체적으로, 장치(3200)는 방출 영역(3212)(서브-픽셀)을 분리시키는 복수의 PDL(3230)을 포함한다. 예를 들어, 제1 서브-픽셀(3212a)은 녹색 서브-픽셀에 대응하고, 제2 서브-픽셀(3212b)은 청색 서브-픽셀에 대응하고, 제3 서브-픽셀(3212c)은 적색 서브-픽셀에 대응할 수 있다. 도 33은 도 32의 실시예에 따른 픽셀 배열을 갖는 OLED 장치의 이미지이다. 도시되지는 않았으나, 장치(3200)는 장치(3200)의 비방출 영역 위에 제공된 보조 전극을 더 포함할 수 있다. 예를 들어, 보조 전극은 PDL(3230)의 실질적으로 평평한 부분에 대응하는 일반 캐소드의 영역 위에 배치될 수 있다.
몇몇 실시예에 따른 다른 형태에서, 장치가 제공된다. 몇몇 실시예에서, 이 장치는 광-전자 장치이다. 몇몇 실시예에서, 이 장치는 다른 전자 장치 또는 다른 제품이다. 몇몇 실시예에서, 이 장치는 기판, 핵 생성 억제 코팅, 및 도전성 코팅을 포함한다. 핵 생성 억제 코팅은 기판의 제1 영역을 덮는다. 도전성 코팅은 기판의 제2 영역을 덮고, 핵 생성 억제 코팅의 적어도 일부분이 노출되도록 또는 도전성 코팅이 실질적으로 없거나 도전성 코팅에 의해 실질적으로 덮이지 않도록 핵 생성 억제 코팅과 부분적으로 중첩될 수 있다. 몇몇 실시예에서, 도전성 코팅은 제1 부분 및 제2 부분을 포함하고, 도전성 코팅의 제1 부분은 기판의 제2 영역을 덮고, 도전성 코팅의 제2 부분은 핵 생성 억제 코팅의 일부와 중첩된다. 몇몇 실시예에서, 도전성 코팅의 제2 부분은 핵 생성 억제 코팅과 일정 갭만큼 이격된다. 몇몇 실시예에서, 핵 생성 억제 코팅은 유기 재료를 포함한다. 몇몇 실시예에서, 도전성 코팅의 제1 부분 및 도전성 코팅의 제2 부분은 서로 일체로 형성된다.
몇몇 실시예에 따른 다른 형태에서, 장치가 제공된다. 몇몇 실시예에서, 이 장치는 광-전자 장치이다. 몇몇 실시예에서, 이 장치는 다른 전자 장치 또는 다른 제품이다. 몇몇 실시예에서, 이 장치는 기판 및 도전성 코팅을 포함한다. 기판은 제1 영역 및 제2 영역을 포함한다. 도전성 코팅은 기판의 제2 영역을 덮고, 기판의 제1 영역의 적어도 일부가 노출되도록 또는 도전성 코팅이 실질적으로 없거나 또는 도전성 코팅에 의해 실질적으로 덮이지 않도록 기판의 제1 영역과 부분적으로 중첩된다. 몇몇 실시예에서, 도전성 코팅은 제1 부분 및 제2 부분을 포함하고, 도전성 코팅의 제1 부분은 기판의 제2 영역을 덮고, 도전성 코팅의 제2 부분은 기판의 제1 영역의 일부와 중첩된다. 몇몇 실시예에서, 도전성 코팅의 제2 부분은 기판의 제1 영역과 일정 갭만큼 이격된다. 몇몇 실시예에서, 도전성 코팅의 제1 부분 및 도전성 코팅의 제2 부분은 서로 일체로 형성된다.
도 34는 하나의 실시예에 따른 장치의 일부를 도시한다. 이 장치는 표면(3417)을 갖는 기판(3410)을 포함한다. 핵 생성 억제 코팅(3420)은 기판(3410)의 표면(3417)의 제1 영역(3415)을 덮고, 도전성 코팅(3430)은 기판(3410)의 표면(3417)의 제2 영역(3412)을 덮는다. 도 34에 도시된 바와 같이, 제1 영역(3415) 및 제2 영역(3412)은 기판(3410)의 표면(3417)의 별개의 중첩되지 않는 영역들이다. 도전성 코팅(3430)은 제1 부분(3432) 및 제2 부분(3434)을 포함한다. 도면에 도시된 바와 같이, 도전성 코팅(3430)의 제1 부분(3432)은 기판(3410)의 제2 영역(3412)을 덮고, 도전성 코팅(3430)의 제2 부분(3434)은 부분적으로 핵 생성 억제 코팅(3420)의 일부와 중첩된다. 구체적으로, 제2 부분(3434)은 아래에 놓인 기판 표면(3417)에 수직(또는 연직)인 방향으로 핵 생성 억제 코팅(3420)의 일부와 중첩된 것으로 도시되어 있다.
특히, 핵 생성 억제 코팅(3420)이 그것의 표면(3422)이 도전성 코팅(3430)을 형성하기 위해 사용되는 재료에 비해 비교적 낮은 초기 부착 확률을 나타내도록 형성되어 있는 경우에, 도전성 코팅(3430)의 중첩된 제2 부분(3434)과 핵 생성 억제 코팅(3420)의 표면(3422) 사이에 갭(3441)이 존재한다. 따라서, 도전성 코팅(3430)의 제2 부분(3434)은 핵 생성 억제 코팅(3420)과 직접 물리적으로 접촉하지 않고, 화살표(3490)로 표시된 바와 같이 기판(3410)의 표면(3417)과 수직인 방향을 따라 갭(3441)만큼 핵 생성 억제 코팅(3420)으로부터 이격된다. 그럼에도 불구하고, 도전성 코팅(3430)의 제1 부분(3432)은 기판(3410)의 제1 영역(3415) 및 제2 영역(3412) 사이의 경계 또는 계면에서 핵 생성 억제 코팅(3420)과 직접 물리적으로 접촉할 수 있다.
몇몇 실시예에서, 도전성 코팅(3430)의 중첩된 제2 부분(3434)은 도전성 코팅(3430)의 두께와 유사한 정도만큼 핵 생성 억제 코팅(3420)위로 측방향으로 뻗을 수 있다. 예를 들어, 도 34를 참조하면, 제2 부분(3434)의 폭 w2(또는 기판(3410)의 표면(3417)과 평행한 방향을 따른 치수)는 도전성 코팅(3430)의 제1 부분(3432)의 두께, t1(또는 기판(3410)의 표면(3417)에 수직인 방향을 따른 치수)와 유사할 수 있다. 예를 들어, w2:t1의 비율은 대략 1:1 내지 대략 1:3, 대략 1:1 내지 대략 1:1.5, 또는 대략 1:1 내지 대략 1:2의 범위 이내일 수 있다. 일반적으로 두께, t1이 도전성 코팅(3430)에 걸쳐 비교적 균일할 것이지만, 제2 부분(3434)이 핵 생성 억제 코팅(3420)과 중첩되는 정도(즉, w2)는 표면(3417)의 각 부분마다 어느 정도 변할 수 있다.
도 35에 도시된 다른 실시예에서, 도전성 코팅(3430)은 제2 부분(3434)과 핵 생성 억제 코팅(3420) 사이에 배치된 제3 부분(3436)을 더 포함한다. 도시된 바와 같이, 도전성 코팅(3430)의 제2 부분(3434)은 도전성 코팅(3430)의 제3 부분(3436)위로 측방향으로 뻗어 있고 그 제3 부분(3436)과 이격되어 있으며, 제3 부분(3436)은 핵 생성 억제 코팅(3420)의 표면(3422)과 직접 물리적으로 접촉될 수 있다. 제3 부분(3436)의 두께, t3는 도전성 코팅(3430)의 제1 부분(3432)의 두께, t1보다 작을 수 있고, 몇몇 경우에는 상당히 작을 수 있다. 뿐만 아니라, 적어도 몇몇 실시예에서, 제3 부분(3436)의 폭, w3은 제2 부분(3434)의 폭, w2보다 클 수 있다. 따라서, 제3 부분(3436)은 제2 부분(3434)보다 더 큰 정도로 핵 생성 억제 코팅(3420)과 중첩되도록 측방향으로 뻗을 수 있다. 예를 들어, w3:t1의 비율은 대략 1:2 내지 대략 3:1 또는 대략 1:1.2 내지 대략 2.5:1의 범위 이내일 수 있다. 일반적으로 두께, t1이 도전성 코팅(3430)에 걸쳐 비교적 균일할 것이지만, 제3 부분(3436)이 핵 생성 억제 코팅(3420)과 중첩되는 정도(즉, w3)는 표면(3417)의 각 부분마다 어느 정도 변할 수 있다. 제3 부분(3436)의 두께, t3는 제1 부분(3432)의 두께, t1의 대략 5% 이하일 수 있다. 예를 들어, t3는 t1의 대략 4% 이하, 대략 3% 이하, 대략 2% 이하, 대략 1% 이하, 또는 대략 0.5% 이하일 수 있다. 도 35에 도시된 바와 같이 박막으로 형성된 제3 부분(3436)을 대신하여 또는 그것에 부가하여, 도전성 코팅(3430)의 재료는 핵 생성 억제 코팅(3420)의 일부분 위에 섬 또는 분리된 클러스터를 형성할 수 있다. 예를 들어, 이러한 섬 또는 분리된 클러스터들은 그러한 섬 또는 클러스터가 연속적인 층으로 형성되지 않도록 서로 물리적으로 이격되어 있는 피처들을 포함할 수 있다.
도 36에 도시된 또 다른 실시예에서, 기판(3410)과 도전성 코팅(3430) 사이에 핵 생성 촉진 코팅(3451)이 배치된다. 구체적으로, 핵 생성 촉진 코팅(3451)은 도전성 코팅(3430)의 제1 부분(3432)과 기판(3410)의 제2 영역(3412) 사이에 배치된다. 핵 생성 촉진 코팅(3451)은 기판(3410)의 제2 영역(3412) 상에 배치되고 핵 생성 억제 코팅(3420)이 배치되어 있는 제1 영역(3415) 상에는 배치되지 않은 것으로 도시되어 있다. 핵 생성 촉진 코팅(3451)은, 핵 생성 촉진 코팅(3451)과 도전성 코팅(3430) 사이의 경계 또는 계면에서 핵 생성 촉진 코팅(3451)의 표면이 도전성 코팅(3430)의 재료에 대하여 비교적 높은 초기 부착 확률을 나타내도록 형성될 수 있다. 이와 같이, 핵 생성 촉진 코팅(3451)의 존재는 증착 시 도전성 코팅(3430)의 형성 및 성장을 촉진할 수 있다. 도전성 코팅(3430)의 다양한 피처(제1 부분(3432) 및 제2 부분(3434)의 치수 포함) 및 도 36의 다른 코팅은 도 34 내지 도 35에 대하여 앞서 서술한 것과 유사할 수 있으므로 간결함을 위해 반복하지는 않는다.
도 37에 도시된 또 다른 실시예에서, 기판(3410)의 제1 영역(3415) 및 제2 영역(3412) 모두 위에 핵 생성 촉진 코팅(3451)이 배치되고, 핵 생성 억제 코팅(3420)은 제1 영역(3415) 상에 배치된 핵 생성 촉진 코팅(3451)의 일부를 덮는다. 핵 생성 촉진 코팅(3451)의 다른 부분은 노출되고, 핵 생성 억제 코팅(3420)이 실질적으로 없거나 그것에 의해 실질적으로 덮이지 않으며, 도전성 코팅(3430)은 핵 생성 촉진 코팅(3451)의 노출된 부분을 덮는다. 도전성 코팅(3430)의 다양한 피처 및 도 37의 다른 코팅은 도 34 내지 도 35에 대하여 앞서 서술한 것과 유사할 수 있으므로 간결함을 위해 반복하지는 않는다.
도 38은 도전성 코팅(3430)이 기판(3410)의 제3 영역(3419)에서 핵 생성 억제 코팅(3420)의 일부와 부분적으로 중첩되어 있는 또 다른 실시예를 도시한다. 구체적으로, 제1 부분(3432) 및 제2 부분(3434)과 더불어 도전성 코팅(3430)은 제3 부분(3480)을 더 포함한다. 도면에 도시된 바와 같이, 도전성 코팅(3430)의 제3 부분(3480)은 도전성 코팅(3430)의 제1 부분(3432)과 제2 부분(3434) 사이에 배치되고, 제3 부분(3480)은 핵 생성 억제 코팅(3420)의 표면(3422)과 직접 물리적으로 접촉할 수 있다. 이와 관련하여, 개방 마스크 또는 마스크 없는 증착 공정 동안 도전성 코팅(3430)의 측방향 성장의 결과로서 제3 영역(3419) 내에 중첩이 형성될 수 있다. 더 구체적으로, 핵 생성 억제 코팅(3420)의 표면(3422)은 도전성 코팅(3430)의 재료에 대하여 비교적 낮은 초기 부착 확률을 나타내고 그러므로 표면(3422) 상에 그 재료가 핵을 생성할 가능성이 낮지만, 도전성 코팅(3430)의 두께가 성장함에 따라, 도 38에 도시된 바와 같이 도전성 코팅(3430)은 측방향으로도 성장하고 핵 생성 억제 코팅(3420)의 일부를 덮을 수 있다.
상기 장치의 특정 피처 및 도전성 코팅(3430)과 관련된 세부사항은 도 36 내지 도 38의 실시예에 대한 상기 설명에서 생략되었으나, 도 34 및 도 35와 관련하여 설명된 도전성 코팅(3430)의 갭(3441), 제2 부분(3434), 및 제3 부분(3436)을 포함하는 다양한 피처의 설명은 그러한 실시예에도 유사하게 적용될 것임이 이해될 것이다.
분명하게 도시되지는 않았으나, 핵 생성 억제 코팅(3420)을 형성하기 위해 사용되는 재료 또한 도전성 코팅(3430)과 아래에 놓인 표면(예컨대, 핵 생성 촉진 코팅(3451) 또는 기판(3410)의 표면) 사이의 경계에 어느 정도 존재할 수 있음이 이해될 것이다. 이러한 재료는 증착된 패턴이 마스크의 패턴과 동일하지 않고 일부의 증발된 재료가 타겟 표면의 마스킹된 부분 상에 증착되게 만들 수 있는 섀도우잉 효과(shadowing effect)의 결과로서 증착될 수 있다. 예를 들어, 이러한 재료는 섬 또는 연결되지 않은 클러스터 또는 핵 생성 억제 코팅(3420)의 평균 두께보다 상당히 작은 두께를 가진 박막을 형성할 수 있다.
몇몇 실시예에서, 핵 생성 억제 코팅(3420)은 도전성 코팅(3430)의 증착 후 제거되어, 도 34 내지 도 38의 실시예에서 핵 생성 억제 코팅(3420)에 의해 덮인 아래에 놓인 표면의 적어도 일부분이 노출될 수 있다. 예를 들어, 핵 생성 억제 코팅(3420)은 도전성 코팅(3430)에 실질적으로 영향을 주거나 부식시키지 않으면서 핵 생성 억제 코팅(3420)을 에칭 또는 용해하거나 또는 플라즈마 또는 용매 처리 기술을 이용함으로써 선택적으로 제거될 수 있다.
일부 실시예의 장치는 전자 장치일 수 있고, 더욱 상세하게는 광-전자 장치일 수 있다. 광-전자 장치는 일반적으로 전기 신호를 광자로 또는 광자를 전기 신호로 변환하는 임의의 장치를 포함한다. 이처럼, 유기 광-전자 장치는 장치의 하나 이상의 활성 층들이 주로 유기 재료 및 더욱 상세하게는 유기 반도체 재료로 형성되어 있는 임의의 광-전자 장치를 포함할 수 있다. 유기 광-전자 장치의 예는 OLED 장치 및 OPV 장치를 포함하지만, 이에 제한되지는 않는다.
또한, 유기 광-전자 장치가 다양한 유형의 베이스 기판 상에 형성될 수 있음이 이해될 것이다. 예를 들어, 베이스 기판은 플렉시블 또는 리지드 기판일 수 있다. 베이스 기판은, 예컨대, 실리콘, 유리, 금속, 폴리머(예컨대, 폴리이미드), 사파이어, 또는 베이스 기판으로서 사용하기에 적합한 다른 재료를 포함할 수 있다.
또한, 장치의 다양한 구성요소들이 증기 증착, 스핀-코팅, 라인 코팅, 프린팅, 및 다양한 다른 증착 기술을 포함한 매우 다양한 기술을 이용하여 증착될 수 있음이 이해될 것이다.
몇몇 실시예에서, 유기 광-전자 장치는 유기 반도체 층이 전계 발광 층을 포함하는 OLED 장치이다. 몇몇 실시예에서, 유기 반도체 층은 전자 주입 층, 전자 수송 층, 정공 수송 층 및/또는 정공 주입 층과 같은 추가 층을 포함할 수 있다. 예를 들어, OLED 장치는 AMOLED 장치, PMOLED 장치, 또는 OLED 조명 패널 또는 모듈일 수 있다. 뿐만 아니라, 광-전자 장치는 전자 장치의 일부일 수 있다. 예를 들어, 광-전자 장치는 스마트폰, 태블릿, 랩탑과 같은 컴퓨팅 장치, 또는 모니터 또는 텔레비전 세트와 같은 다른 전자 장치의 OLED 디스플레이 모듈일 수 있다.
도 39 내지 도 41은 능동형 OLED(AMOLED) 디스플레이 장치의 다양한 실시예를 도시한다. 간략함을 위해, 도 34 내지 도 38을 참조하여 앞서 서술된 도전성 코팅과 핵 생성 억제 코팅 사이의 경계 또는 그 부근에서의 도전성 코팅의 다양한 세부사항 및 특징은 생략되었다. 그러나, 도 34 내지 도 38을 참조하여 서술된 피처들이 도 39 내지 도 41의 실시예에도 적용 가능함이 이해될 것이다.
도 39는 하나의 실시예에 따른 AMOLED 장치(3802)의 구조를 보여주는 개략적인 도면이다.
장치(3802)는 베이스 기판(3810) 및 베이스 기판(3810)의 표면 위에 증착된 완충 층(3812)을 포함한다. 그 다음, 박막 트랜지스터(TFT)(3804)가 완충 층(3812) 위에 형성된다. 구체적으로, 반도체 활성 영역(3814)은 완충 층(3812)의 일부분 위에 형성되고, 게이트 절연층(3816)은 반도체 활성 영역(3814)을 실질적으로 덮도록 증착된다. 그 다음, 게이트 전극(3818)은 게이트 절연층(3816)의 상부에 형성되고, 층간 절연층(3820)이 증착된다. 소스 전극(3824) 및 드레인 전극(3822)은 그들이 층간 절연층(3820) 및 게이트 절연층(3816)을 통해 형성된 개구를 통과하여 뻗도록 형성되어 반도체 활성 영역(3814)과 접촉하게 된다. 그 다음, 절연 층(3842)은 TFT(3804) 위에 형성된다. 그 다음, 절연 층(3842)의 일부분 위에 제1 전극(3844)이 형성된다. 도 39에 도시된 바와 같이, 제1 전극(3844)은 그것이 드레인 전극(3822)과 전기적으로 연결되도록 절연 층(3842)의 개구부를 통해 뻗는다. 그 다음, 픽셀 정의 층(PDL)(3846)은 적어도 제1 전극(3844)의 일부(그것의 바깥 에지 포함)를 덮도록 형성된다. 예를 들어, PDL(3846)은 절연성 유기 또는 무기 재료를 포함할 수 있다. 그 다음, 유기 층(3848)이 제1 전극(3844) 위에, 특히 이웃한 PDL(3846) 사이의 영역에 증착된다. 제2 전극(3850)은 유기 층(3848) 및 PDL(3846)을 모두 실질적으로 덮도록 증착된다. 그 다음, 제2 전극(3850)의 표면은 핵 생성 촉진 코팅(3852)으로 실질적으로 덮인다. 예를 들어, 핵 생성 촉진 코팅(3852)은 개방 마스크 또는 마스크 없는 증착 기술을 이용하여 증착될 수 있다. 핵 생성 억제 코팅(3854)은 핵 생성 촉진 코팅(3852)의 일부분 위에 선택적으로 증착된다. 예를 들어, 핵 생성 억제 코팅(3854)은 섀도 마스크를 이용하여 선택적으로 증착될 수 있다. 따라서, 보조 전극(3856)은 개방 마스크 또는 마스크 없는 증착 공정을 이용하여 핵 생성 촉진 코팅(3852)의 노출된 표면 위에 선택적으로 증착된다. 더 구체적으로, 개방 마스크 또는 하나의 마스크를 이용하여 보조 전극(3856)(예컨대, 마그네슘 포함)의 열 증착을 수행함으로써, 보조 전극(3856)은 핵 생성 억제 코팅(3854)의 표면을 보조 전극(3856)의 재료가 실질적으로 없도록 남겨두고 핵 생성 촉진 코팅(3852)의 노출된 표면 위에 선택적으로 증착된다.
도 40은 핵 생성 촉진 코팅이 생략된 다른 실시예에 따른 AMOLED 장치(3902)의 구조를 도시한다. 예를 들어, 핵 생성 촉진 코팅은 보조 전극이 증착되어 있는 표면이 보조 전극의 재료에 대한 비교적 높은 초기 부착 확률을 가지는 경우에 생략될 수 있다. 즉, 비교적 높은 초기 부착 확률을 갖는 표면의 경우에, 핵 생성 촉진 코팅은 생략될 수 있고, 여전히 도전성 코팅은 그 위에 증착될 수 있다. 간략함을 위해, TFT를 포함하는 후판의 특정 세부사항은 아래의 실시예의 설명에서 생략된다.
도 40에서, 유기 층(3948)은 제1 전극(3944)과 제2 전극(3950) 사이에 증착되어 있다. 유기 층(3948)은 PDL(3946)의 일부와 부분적으로 중첩될 수 있다. 핵 생성 억제 코팅(3954)은 제2 전극(3950)의 일부(예컨대, 방출 영역에 대응) 위에 증착되고, 그로 인해 보조 전극(3956)을 형성하기 위해 사용되는 재료에 대한 비교적 높은 초기 부착 확률(예컨대, 비교적 낮은 탈착 에너지)을 갖는 표면이 제공된다. 따라서, 보조 전극(3956)은 핵 생성 억제 코팅(3954)으로부터 노출된 제2 전극(3950)의 일부분 위에 선택적으로 증착된다. 이해하는 바와 같이, 보조 전극(3956)은 제2 전극(3950)의 시트 저항을 줄이기 위해 아래에 놓인 제2 전극(3950)과 전기적으로 연결된다. 예를 들어, 제2 전극(3950) 및 보조 전극(3956)은 보조 전극(3956)의 재료에 대한 높은 초기 부착 확률을 보장하기 위해 실질적으로 동일한 재료를 포함할 수 있다. 구체적으로, 제2 전극(3950)은 실질적으로 순수한 마그네슘(Mg) 또는 마그네슘의 합금 및 은(Ag)과 같은 다른 금속을 포함할 수 있다. Mg:Ag 합금의 경우에, 합금 조성은 대략 1:9 내지 대략 9:1 범위의 부피비일 수 있다. 보조 전극(3956)은 실질적으로 순수한 마그네슘을 포함할 수 있다.
도 41은 또 다른 실시예에 따른 AMOLED 장치(4002)의 표면을 도시한다. 도시된 실시예에서, 유기 층(4048)은 그것이 PDL(4046)의 일부분과 부분적으로 중첩되도록 제1 전극(4044)과 제2 전극(4050) 사이에 증착된다. 핵 생성 억제 코팅(4054)은 제2 전극(4050)의 표면을 실질적으로 덮도록 증착되고, 핵 생성 촉진 코팅(4052)은 핵 생성 억제 코팅(4054)의 일부분 위에 선택적으로 증착된다. 그 다음, 보조 전극(4056)은 핵 생성 촉진 코팅(4052) 위에 형성된다. 선택적으로, 캡핑 층(4058)이 핵 생성 억제 코팅(4054) 및 보조 전극(4056)의 노출된 표면을 덮기 위해 증착될 수 있다.
보조 전극(3856 또는 4056)이 도 39 및 도 41의 실시예에서 제2 전극(3850 또는 4050)과 직접 물리적으로 접촉하지 않는 것으로 도시되어 있으나, 보조 전극(3856 또는 4056) 및 제2 전극(3850 또는 4050)은 전기적으로 연결될 수 있음이 이해될 것이다. 예를 들어, 보조 전극(3856 또는 4056)과 제2 전극(3850 또는 4050) 사이에 핵 생성 촉진 재료 또는 핵 생성 억제 재료의 비교적 얇은 막(예컨대, 최대 대략 100nm)의 존재는 여전히 전류가 그것을 통해 흐르는 것을 충분히 허용하고, 그러므로 제2 전극(3850 또는 4050)의 시트 저항이 감소될 수 있다.
도 42는 핵 생성 억제 코팅(4154)과 보조 전극(4156) 사이의 경계가 PDL(4146)에 의해 생성된 경사면 상에 형성되는 또 다른 실시예에 따른 AMOLED 장치(4102)의 구조를 도시한다. 장치(4102)는 제1 전극(4144)과 제2 전극(4150) 사이에 증착된 유기 층(4148)을 포함하고, 핵 생성 억제 코팅(4154)은 장치(4102)의 방출 영역에 대응하는 제2 전극(4150)의 일부분 위에 증착된다. 보조 전극(4156)은 핵 생성 억제 코팅(4154)으로부터 노출되어 있는 제2 전극(4150)의 일부분 위에 증착된다.
도시되진 않았으나, 도 42의 AMOLED 장치(4102)는 보조 전극(4156)과 제2 전극(4150) 사이에 배치된 핵 생성 촉진 코팅을 더 포함할 수 있다. 또한, 핵 생성 촉진 코팅은, 특히 핵 생성 촉진 코팅이 개방 마스크 또는 마스크 없는 증착 공정을 이용하여 증착되는 경우에 핵 생성 억제 코팅(4154)과 제2 전극(4150) 사이에 배치될 수 있다.
도 43은 AMOLED 장치(4300)가 복수의 광 투과 영역을 포함하는 또 다른 실시예에 따른 AMOLED 장치(4300)의 일부분을 도시한다. 도시된 바와 같이, AMOLED 장치(4300)는 복수의 픽셀(4321) 및 이웃 픽셀(4321) 사이에 배치된 보조 전극(4361)을 포함한다. 각각의 픽셀(4321)은 복수의 서브픽셀(4333, 4335, 4337) 및 광 투과 영역(4351)을 더 포함하는 서브픽셀 영역(4331)을 포함한다. 예를 들어, 서브픽셀(4333)은 적색 서브픽셀에 대응할 수 있고, 서브픽셀(4335)은 녹색 서브픽셀에 대응할 수 있고, 서브픽셀(4337)은 청색 서브픽셀에 대응할 수 있다. 아래에 설명한 바와 같이, 광 투과 영역(4351)은 광이 장치(4300)를 통해 지나갈 수 있도록 실질적으로 투명하다.
도 44는 도 43에 표시된 라인 A-A를 따라 취해진 장치(4300)의 단면도를 도시한다. 간단히, 장치(4300)는 베이스 기판(4310), TFT(4308), 절연 층(4342), 및 절연 층(4342) 상에 형성되어 있고 TFT(4308)와 전기적으로 연결되어 있는 애노드(4344)를 포함한다. 제1 PDL(4346a) 및 제2 PDL(4346b)는 절연 층(4342) 위에 형성되고, 애노드(4344)의 에지를 덮는다. 하나 이상의 유기 층(4348)은 애노드(4344)의 노출된 영역 및 PDL(4346a, 4346b)의 일부분을 덮도록 증착된다. 그 다음, 캐소드(4350)는 하나 이상의 유기 층(4348) 위에 증착된다. 그 다음, 핵 생성 억제 코팅(4354)은 광 투과 영역(4351) 및 서브픽셀 영역(4331)에 대응하는 장치(4300)의 일부분을 덮도록 증착된다. 그 다음, 전체 장치 표면은 마그네슘 증기 플럭스에 노출되고, 그러므로 캐소드(4350)의 코팅되지 않은 영역 위에 마그네슘의 선택적 증착이 일어난다. 이러한 방식으로, 아래에 놓인 캐소드(4350)와 전기적으로 접촉하는 보조 전극(4361)이 형성된다.
장치(4300)에서, 광 투과 영역(4351)은 그것의 광 투과율에 실질적으로 영향을 줄 수 있는 임의의 재료를 실질적으로 포함하지 않는다. 구체적으로, TFT(4308), 애노드(4344), 및 보조 전극(4361)은 모두 이들 컴포넌트가 광 투과 영역(4351)을 투과하는 광을 감쇠 또는 방해하지 않도록 서브픽셀(4331) 영역 내에 배치된다. 이러한 배열은 전형적인 시청 거리에서 장치(4300)를 보고 있는 시청자가 픽셀이 오프(off)되거나 방출하지 않을 때 장치(4300)를 통해 볼 수 있게 하여 투명 AMOLED 디스플레이가 만들어진다.
도시되진 않았으나, 도 44의 AMOLED 장치(4300)는 보조 전극(4361)과 캐소드(4350) 사이에 핵 생성 촉진 코팅을 더 포함할 수 있다. 핵 생성 촉진 코팅은 또한 핵 생성 억제 코팅(4354)와 캐소드(4350) 사이에도 배치될 수 있다.
다른 실시예에서, 유기 층(4348) 및 캐소드(4350)를 포함한 다양한 층 또는 코팅들은 그러한 층 또는 코팅이 실질적으로 투명하다면 광 투과 영역(4351)의 일부분을 덮을 수 있다. 대안으로서, PDL(4346a, 4346b)는 바람직하다면 광 투과 영역(4351) 내에 제공되지 않을 수도 있다.
도 43 및 도 44에 도시된 배열 이외의 픽셀 및 서브픽셀 배열도 사용될 수 있고, 보조 전극(4361)이 픽셀의 다른 영역에 제공될 수도 있음이 이해될 것이다. 예를 들어, 보조 전극(4361)은 서브픽셀 영역(4331)과 광 투과 영역(4351) 사이의 영역에 제공될 수 있고, 그리고/또는 바람직하다면 이웃 서브픽셀 사이에 제공될 수도 있다.
상기 실시예들에서, 핵 생성 억제 코팅은, 그 위에 도전성 재료(예컨대, 마그네슘)의 핵 생성 및 증착을 억제하는 것과 더불어, 장치로부터의 광의 아웃-커플링을 강화하는 역할을 할 수 있다. 구체적으로, 핵 생성 억제 코팅은 굴절률 매칭 코팅 및/또는 반사방지 코팅으로서 역할할 수 있다.
(도시되지 않은) 장벽 코팅은 AMOLED 디스플레이 장치를 도시하는 상기 실시예에 도시된 장치들을 인캡슐레이팅하기 위해 제공될 수 있다. 이해하는 바와 같이, 이러한 장벽 코팅은 산화하기 쉬운 유기 층 및 캐소드를 포함하는 다양한 장치 층들이 습기 및 주변 공기에 노출되는 것을 방지할 수 있다. 예를 들어, 장벽 코팅은 인쇄, CVD, 스퍼터링, ALD, 이들의 임의의 조합 또는 임의의 다른 적절한 방법에 의해 형성된 박막 인캡슐레이션일 수 있다. 장벽 코팅은 또한 접착제를 이용하여 장치 상에 미리 형성된 장벽 필름을 라미네이팅함으로써 제공될 수 있다. 예를 들어, 장벽 코팅은 유기 재료, 무기 재료, 또는 이 둘의 조합을 포함하는 다층 코팅일 수 있다. 장벽 코팅은 또한 몇몇 실시예에서, 게터(getter) 재료 및/또는 건조제를 더 포함할 수 있다.
AMOLED 디스플레이 장치의 일반 전극에 대한 시트 저항 사양은 디스플레이 장치의 크기(예컨대, 패널 크기) 및 전압 변동에 대한 허용 오차에 따라 달라질 수 있다. 일반적으로, 시트 저항 사양은 패널 크기가 클수록 그리고 패널에 걸친 전압 변동에 대한 허용 오차가 낮을수록 증가한다(예컨대, 더 낮은 시트 저항이 규정된다).
시트 저항 사양 및 하나의 실시예에 따른 사양을 준수하기 위한 보조 전극의 관련 두께는 다양한 패널 크기에 대하여 계산되었고 도 56에 그려 넣었다. 시트 저항 및 보조 전극 두께는 0.1V 및 0.2V의 전압 허용 오차에 대하여 계산되었다. 구체적으로, 전압 허용 오차는 상술한 보조 전극 및 투명 전극의 결합된 IR 강하를 보상하기 위해 패널의 중앙에 있는 픽셀과 에지에 있는 픽셀에 공급될 전압의 차이를 나타낸다. 계산의 목적으로, 모든 디스플레이 패널 크기에 대하여 0.64의 종횡비를 가정했다.
예시적인 패널 크기에서 보조 전극의 규정 두께는 아래의 표 2에 요약되어 있다.
Figure pct00017
이해하는 바와 같이, 박막 트랜지스터(TFT)(예컨대, 도 39에 도시된 TFT(3804))를 포함하는 후판의 다양한 층 및 부분들은 다양한 적절한 재료 및 공정을 이용하여 제조될 수 있다. 예를 들어, TFT는 CVD, PECVD, 레이저 애닐링(laser annealing), 및 PVD(스퍼터링 포함)와 같은 기술을 이용하여 증착 및/또는 처리될 수 있는 유기 또는 무기 재료를 이용하여 제조될 수 있다. 이해하는 바와 같이, 이러한 층들은 아래에 놓인 장치 층을 덮는 포토레지스트의 선택적 부분을 UV 광에 노출시키기 위해 포토마스크를 이용하는 포토리소그래피를 이용하여 패턴화될 수 있다. 사용되는 포토레지스트의 유형에 따라, 포토마스크의 노출 또는 비노출 영역은 아래에 놓인 장치 층의 희망 부분(들)이 드러나도록 세척하여 제거될 수 있다. 그 다음, 패턴화된 표면은 장치 층의 노출 부분을 효과적으로 제거하기 위해 화학적으로 또는 물리적으로 에칭될 수 있다.
뿐만 아니라, 상기 특정 실시예에서 상부-게이트 TFT가 도시되고 설명되었으나, 다른 TFT 구조가 사용될 수도 있음이 이해될 것이다. 예를 들어, TFT는 하부-게이트 TFT일 수 있다. TFT는 n-형 TFT 또는 p-형 TFT일 수 있다. TFT 구조의 예는 비정질 실리콘(a-Si), 인듐 갈륨 아연 산화물(IGZO), 및 저온 다결정 실리콘(LTPS)을 이용하는 것을 포함한다.
전극, 하나 이상의 유기 층, 픽셀 정의 층 및 캡핑 층을 포함한, 전면의 다양한 층 및 부분들은 열 증착 및/또는 인쇄를 포함한 임의의 적절한 증착 공정을 이용하여 증착될 수 있다. 예를 들어, 그러한 재료를 증착할 때 원하는 패턴을 만들기 위해 적절하다면 섀도 마스크가 사용될 수 있고, 다양한 에칭 및 선택 증착 공정이 또한 다양한 층을 패턴화하기 위해 사용될 수 있음이 이해될 것이다. 그러한 방법의 예는, 포토리소그래피, 인쇄(잉크 또는 증기 제트 프린팅 및 릴-투-릴 프린팅 포함), OVPD, 및 LITI 패터닝을 포함하지만, 이에 제한되지는 않는다.
앞서 캐소드 및 일반 캐소드를 위한 보조 전극을 형성하기 위해 도전성 코팅을 선택적으로 증착시키는 것과 관련하여 특정 실시예들이 서술되었으나, 유사한 재료 및 공정이 다른 실시예에서 애노드 및 애노드를 위한 보조 전극을 형성하기 위해 사용될 수도 있음이 이해될 것이다.
(예)
이제, 몇몇 실시예의 형태들이 아래의 예를 참조하여 도시 및 설명될 것이지만, 이러한 예는 어떤 방식으로든 본 개시물의 범위를 제한하도록 의도되지 않았다.
본 예에서 사용된 바와 같이, 재료의 층 두께에 대한 언급은 타겟 표면(또는 선택적 증착의 경우에 표면의 타겟 영역(들)) 상에 증착된 재료의 양을 의미하며, 이것은 타겟 표면을 기준 층 두께를 가지는 재료의 균일한 두께의 층으로 덮기 위한 재료의 양에 대응한다. 예를 들어, 10nm의 층 두께를 증착시킨다는 것은 표면 상에 증착되는 재료의 양이 10nm 두께인 재료의 균일한 두께의 층을 형성하기 위한 재료의 양에 대응함을 나타낸다. 예를 들어, 분자 또는 원자의 스태킹(stacking) 또는 클러스터링(clustering)의 가능성으로 인해, 증착되는 재료의 실제 두께는 균일하지 않을 수도 있음이 이해될 것이다. 예를 들어, 10nm의 층 두께를 증착시키는 것은 10nm초과의 두꺼운 실제 두께를 가지는 증착된 재료의 일부분, 또는 10nm 미만의 실제 두께를 가지는 증착된 재료의 다른 부분을 만들어낼 수 있다. 표면 상에 증착된 재료의 특정 층 두께는 표면에 걸친 증착된 재료의 평균 두께에 대응할 수 있다.
본 실시예에서 사용되는 특정 재료의 분자 구조가 아래에 제공된다.
Figure pct00018
예 1
핵 생성 억제 코팅과 인접한 마그네슘 코팅 사이의 경계를 특징짓기 위해, 다양한 층 두께의 핵 생성 억제 코팅 및 마그네슘 코팅을 갖는 일련의 샘플들이 준비되고 분석되었다. 샘플들은 스테인리스 강 섀도 마스크를 이용하는 크리오-펌프식 처리 챔버(cryo-pumped processing chamber) 및 터보-분자 펌프식 로드 락 챔버(turbo-molecular pumped load lock chamber)를 갖는 고 진공 증착 시스템에서 준비되었다. 재료는 증착 속도를 모니터링하기 위해 QCM(quartz crystal microbalance)을 이용하여 크누드센 셀(K-셀)로부터 열 증착되었다. 이 시스템의 베이스 압력은 대략 10-5Pa 미만이었고, H2O의 분압은 증착 동안 대략 10-8Torr 미만이었다. 마그네슘은 대략 1-5Å/초의 증착 속도로 대략 430-570℃의 소스 온도에서 증착되었다. SEM 마이크로그래프는 히타치 S-5200을 이용하여 얻어졌다.
샘플은 열 증착을 이용하여 실리콘 기판 상에 대략 30nm의 은을 먼저 증착시킴으로써 준비되었다. 그 다음, 핵 생성 억제 코팅은 섀도 마스크를 이용하여 은 표면의 영역 상에 선택적으로 증착되었다. 모든 샘플에서, 핵 생성 억제 코팅을 형성하기 위해 3-(4-비페닐)-4-페닐-5-tert-부틸페닐-1,2,4-트리아졸(TAZ)이 사용되었다. 핵 생성 억제 코팅이 증착된 후, 실질적으로 순수한 마그네슘(대략 99.99% 순도)이 개방 마스크 증착을 이용하여 증착되었다. 더욱 상세하게, 노출된 은 표면 및 핵 생성 억제 코팅 표면은 모두 개방 마스크 증착동안 증기 마그네슘 플럭스를 받는다. 핵 생성 억제 코팅의 층 두께 및 관련 증착 속도는 아래의 표 3에 요약되어 있다. 모든 증착은 진공(대략 10-4 내지 대략 10-6 Pa) 하에서 수행되었고, 층 두께 및 증착 속도는 교정된 QCM을 이용하여 모니터링되었다.
Figure pct00019
샘플은 주사 전자 현미경(SEM) 및 에너지 분산 X선 분광계(EDX: energy-dispersive X-ray spectroscopy)를 이용하여 분석되었다.
도 45a는 샘플 1의 평면도인 SEM 이미지이다. 이 이미지의 제1 영역(4501)은 노출된 은 표면의 상부에 마그네슘이 증착되어 있는 영역에 대응하고, 제2 영역(4503)은 핵 생성 억제 코팅(TAZ)에 의해 덮인 영역에 대응한다. 도 45b 및 도 45c는 도 45a에 도시된 샘플 1의 일부분의 확대된 평면도를 도시한다. EDX 원소 분석을 기초로, 제2 영역(4503)의 대부분 상에서 마그네슘의 존재는 검출되지 않았다. 그러나, 마그네슘 함유 섬 또는 클러스터(4505)의 형성은 관측되었고(도 45a 참조), 이들 섬(4503) 내의 마그네슘의 존재는 EDX 원소 분석을 기초로 확인되었다.
도 45d 및 도 45e는 마그네슘 코팅(영역(4501))과 핵 생성 억제 코팅(영역(4503) 사이의 경계를 보여주는 샘플 1의 SEM 단면 이미지이다. 아래에 놓인 기판(4510)도 이 이미지에서 보여질 수 있다.
도 45f 및 도 45g는 도 45d 및 도 45e의 상이한 부분에서 취해진 샘플 1의 추가적인 SEM 단면 이미지이다.
도 45d 내지 도 45g로부터 알 수 있듯이, 마그네슘 코팅(영역(4501))은 마그네슘과 핵 생성 억제 코팅의 경계 부근에서 부분적으로 중첩된 핵 생성 억제 코팅(영역(4503)) 위로 측방향으로 뻗은 부분을 포함한다. 구체적으로, 마그네슘 코팅의 이 부분은 핵 생성 억제 코팅의 표면과 직접 접촉하지 않는 오버행(overhang)을 형성함을 알 수 있고, 그러므로 마그네슘 코팅과 핵 생성 억제 코팅 사이의 경계에 갭이 만들어진다.
도 45h는 샘플 1의 제1 영역(4501)과 제2 영역(4503)으로부터 얻어진 EDX 스펙트럼을 보여준다. 도 45h의 플롯으로부터 알 수 있듯이, 마그네슘에 대응하는 피크는 제1 영역(4501)으로부터 취해진 스펙트럼에서 뚜렷하게 관측되는 한편, 제2 영역(4503)으로부터 취해진 스펙트럼에서는 인식할 수 있는 피크가 검출되지 않는다. EDX 측정은 대략 2μm2의 샘플 영역 상에서 5keV로 수행되었다.
도 46a는 샘플 2의 평면도의 SEM 이미지이다. 이 이미지의 제1 영역(4601)은 노출된 은 표면의 상부에 마그네슘이 증착되어 있는 영역에 대응하고, 제2 영역(4603)은 핵 생성 억제 코팅(TAZ)에 의해 덮인 영역에 대응한다. 도 46a의 일부분의 확대된 이미지는 도 46b에 도시되어 있고, 도 46b의 일부분의 더 확대된 이미지는 도 46c에 도시되어 있다. 샘플의 단면 프로파일은 도 46d, 도 46e 및 도 46f의 이미지에 도시되어 있고, 이들 도면은 또한 기판(4610)을 도시한다. 도 46b 내지 도 46f의 이미지에서 볼 수 있듯이, 마그네슘 코팅(영역(4601))과 TAZ 코팅(영역(4603)) 사이의 경계 부근에 마그네슘의 비교적 얇은 막 또는 층(4607)이 존재한다. 박막(4607) 내의 마그네슘의 존재는 EDX 측정을 통해 확인되었다. 또한, 마그네슘 함유 섬 또는 클러스터(4605)의 형성이 관측되었다(도 46a).
도 46g는 샘플 2의 제1 영역(4601) 및 제2 영역(4603)으로부터 얻어진 EDX 스펙트럼을 도시한다. 도 46g의 플롯으로부터 알 수 있듯이, 마그네슘에 대응하는 피크는 제1 영역(4601)으로부터 취해진 스펙트럼에서 뚜렷하게 관측되는 한편, 제2 영역(4603)으로부터 취해진 스펙트럼에서는 인식할 수 있는 피크가 검출되지 않는다. EDX 측정은 대략 2μm2의 샘플 영역 상에서 5keV로 수행되었다.
도 46h는 샘플 2의 주사선을 따라 취해진 마그네슘 스펙트럼의 선형 EDX 스캔을 도시한다. EDX 스펙트럼은 EDX 스펙트럼이 관측되었던 샘플의 부분을 보여주기 위해 대응하는 SEM 이미지의 상부와 중첩된다. 도시된 바와 같이, 제1 영역(4601)과 박막(4607) 사이의 경계로부터 대략 1.7μm에서 마그네슘 스펙트럼의 강도가 감소하기 시작한다. 이러한 관찰은 샘플에 대하여 관찰된 단면 프로파일(예컨대, 도 46d)과 일치하는 것으로, 마그네슘 코팅의 두께가 경계 부근에서 점진적으로 감소 또는 테이퍼링(tapering)함을 보여준다.
예 2
핵 생성 억제 코팅 또는 핵 생성 촉진 코팅으로서 사용하기 위한 다양한 재료의 특성을 측정하기 위해, 하나의 세트의 QCM을 이용하여 일련의 실험들이 수행되었다.
이해하는 바와 같이, QCM은 박막 증착 공정에서 증착 속도를 모니터링하기 위해 사용될 수 있다. 간단히 말해, 이러한 모니터링은 석영 결정 공진기의 표면 상에 재료의 추가 또는 제거에 의해 발생되는 석영 결정 공진기의 주파수 변화를 측정함으로써 수행된다.
도 47은 QCM의 표면 상의 마그네슘의 증착 프로파일을 측정하기 위한 실험 설정을 보여주는 개략적인 도면이다. 도시된 바와 같이, 증발 챔버(4701)는 제1 증발 소스(4710) 및 제2 증발 소스(4712)를 포함한다. 한 쌍의 QCM(4731 및 4741)이 챔버(4701) 내에, 각각의 QCM(4731 및 4741)의 공진기 표면이 소스(4710 및 4712)를 향하도록 배치된다. 샘플 셔터(4721) 및 소스 셔터(4725)가 QCM(4731 및 4741)과 증발 소스(4710 및 4712) 사이에 배치된다. 샘플 셔터(4721) 및 소스 셔터(4725)는 각각 QCM(4731 및 4741) 상으로 입사되는 증기의 플럭스 및 소스(4710 및 4712)로부터 빠져 나오는 증기의 플럭스를 제어하도록 되어 있는 이동 가능한 셔터이다.
도시된 예시적인 셋업에서, 제1 QCM(4731)(본 명세서에서 "기준 QCM"이라고도 함)은 제2 QCM(4741)(본 명세서에서 "샘플 QCM"이라고도 함) 상의 증착 프로파일이 비교되는 기준선으로서 역할한다. 랩테크 프리시전 인크.(LapTech Precision Inc.)로부터 얻어진 선택적으로 연마된 석영 결정(부품명: XL1252; 주파수: 6.000 MHz; AT1; 중심: 5.985 MHz; 직경: 13.97 mm ± 3 mm; 선택사항 연마)이 각각의 실험에서 기준 QCM 및 샘플 QCM으로서 사용되었다.
각 실험은 아래와 같이 수행되었다. 먼저, 기준 QCM(4731) 및 샘플 QCM(4741)은 도 47에 도시된 바와 같이 증발 챔버(4701) 내부에 배치되었다. 챔버(4701)은 챔버 압력이 대략 10-5Pa 미만이 될 때까지 펌핑 다운되었다. 그 다음, 샘플 셔터(4721)는 기준 QCM(4731) 및 샘플 QCM(4741) 모두의 공진기 표면이 마스킹되도록 작용되었다. 그 다음, 제1 증발 소스(4710)는 핵 생성 촉진 또는 억제 재료(여기서 "핵 생성 조절 재료"라고도 함)의 증발을 시작한다. 안정적인 증발 속도에 도달하면, 샘플 셔터(4721)는 기준 QCM(4731)의 표면이 노출되지 않게 유지하면서 샘플 QCM(4741)의 공진기 표면이 증기 플럭스에 노출되도록 이동되고 그러므로 샘플 QCM(4741)의 표면 상에 핵 생성 조절 재료가 증착되는 것이 가능하게 된다. 샘플 QCM(4741)의 표면 상에 원하는 층 두께의 핵 생성 조절 재료가 증착되면, 소스 셔터(4725)는 제1 소스(4710)를 빠져 나오는 증기 플럭스를 차단하도록 작동되어 추가적인 증착이 방지된다. 그 다음 제1 소스(4710)는 차단된다.
그 다음, 제2 증발 소스(4712)가 마그네슘의 증발을 시작한다. 셔터(4721)는 안정적인 증착 속도에 도달할 때까지 QCM(4731 및 4741)를 덮기 위해 사용된다. 안정적인 증착 속도에 도달하면, 셔터(4721)는 샘플 QCM(4741)의 조절된 표면 및 기준 QCM(4731)의 표면을 모두 노출시키도록 작동되어, 마그네슘 증가는 양 QCM(4731 및 4741)의 표면 상으로 입사된다. QCM(4731 및 4741)의 공진 주파수는 각각의 QCM(4731 및 4741) 상의 마그네슘의 증착 프로파일을 판정하기 위해 모니터링된다.
핵 생성 억제 코팅을 형성하기 위해 사용될 수 있는 것을 포함하여 다양한 핵 생성 조절 재료는 샘플 QCM(4741)의 공진기 표면 위에 증착되어 그 위에 핵 생성 조절 코팅이 형성된다. 각각의 핵 생성 조절 재료에 대하여 도 47에 도시된 챔버 구성을 이용하여 상기 실험 절차를 반복함으로써, 다양한 표면 상의 마그네슘의 증착 속도가 분석되었다. 아래의 재료는 핵 생성 조절 코팅을 형성하기 위해 사용되었다. 3-(4-비페닐)-4-페닐-5-tert-부틸페닐-1,2,4-트리아졸(TAZ); 알루미늄(III) 비스(2-메틸-8-퀴놀리나토)-4-페닐페놀레이트(BAlq); 2-(4-(9,10-디(나프탈렌-2-일)안트라센-2-일)페닐)-1-페닐-1H-벤조-[D]이미다졸(LG201); 8-하이드록시퀴놀린 리튬(Liq); 및 N(디페닐-4-일)9,9-디메틸-N-(4(9-페닐-9H-카르바졸-3-일)페닐)-9H-플루오렌-2-아민(HT211).
도 57은 샘플 QCM 표면 상에 증착되는 마그네슘의 층 두께(샘플 층 두께 또는 도 57에서 라벨링된 바와 같은 "평균 막 두께")에 대한 기준 QCM 표면 상에 증착된 마그네슘의 층 두께(기준 층 두께 또는 도 57에서 라벨링된 바와 같은 "증착된 두께")를 보여주는 로그-로그 플롯이다. 각각의 경우에, 기준 QCM 표면은 실험을 수행하기 전에 실질적으로 순수한 은으로 미리 코팅되었다.
도 57의 플롯을 기초로 하여, 양 QCM 표면 상에 증착되는 마그네슘의 층 두께 및 동일 마그네슘 증기 플럭스에 표면을 노출시킨 결과로서 마그네슘의 증착 속도가 결정될 수 있다. 특히, 샘플 QCM 표면 상에 비교적 얇은 층의 마그네슘이 형성되는 동안(즉, 층 두께가 최대 1nm 또는 10nm인 증착 초기 단계 동안) 샘플 QCM 표면 상의 마그네슘의 증착 속도를 기준 QCM 표면 상의 증착 속도와 비교함으로써, 샘플 QCM 표면 상에 존재하는 코팅의 핵 생성 억제 특성이 판정될 수 있다. 설명의 용이함을 위해 샘플 QCM 표면 상에 증착되는 마그네슘의 층 두께는 샘플 층 두께로 지칭될 것이고, 기준 QCM 표면 상에 증착되는 마그네슘의 층 두께는 기준 층 두께로 지칭될 것이다.
특정 실험에서, 다양한 샘플에 대하여 1nm 및 10nm의 샘플 층 두께에 대응하는 기준 층 두께는 아래의 표 4에 요약되어 있다. 구체적으로, 표 4에 제공된 기준 층 두께는 각각의 샘플에 대한 샘플 QCM 표면 상에 증착될 1nm 또는 10nm 층 두께에 대하여 동일한 시간 기간에 기준 QCM 표면 상에 증착된 마그네슘의 층 두께에 대응한다. 유기 재료들은 대략 10-5Pa의 진공 압력에서 대략 1Å/sec의 증착 속도로 증착되었다. 마그네슘은 대략 520-530℃의 소스 온도 및 대략 10-5Pa의 진공 압력에서 대략 2Å/sec의 증착 속도로 증착되었다.
Figure pct00020
상기에 기초하여, 1nm의 샘플 층 두께에 도달한 때 증착된 기준 층 두께는 샘플 QCM 표면을 덮는 핵 생성 조절 재료에 따라 실질적으로 변하였음을 알 수 있다. 샘플 QCM 표면 상의 초기 막 형성 단계 동안 상대적인 증착 속도를 판정하기 위해, 이 예에서는 1nm의 임계 샘플 층 두께가 선택되었다. 기준 QCM 표면이 은으로 미리 코팅되어 있었기 때문에, 기준 QCM 표면 상의 마그네슘의 증착 속도는 비교적 일정하게 유지됨이 관측되었다.
TAZ로 코팅된 샘플 QCM에 대하여 샘플 층 두께가 1nm에 도달하기 전에 2000nm 초과의 비교적 두꺼운 마그네슘 코팅이 기준 QCM 상에 증착되었다. BAlq로 코팅된 샘플 QCM에 대하여 샘플 층 두께가 1nm에 도달하기 전에 104nm의 기준 층 두께가 증착되었다. 그러나, LG201, Liq, 또는 HT211로 코팅된 샘플 QCM에 대하여 임계 두께에 도달하기 전에 기준 QCM 상에 62nm 미만의 층 두께를 갖는 비교적 얇은 마그네슘 코팅이 증착되었다.
이해하는 바와 같이, 비교적 높은 기준 층 두께, 및 그로 인한 비교적 낮은 초기 증착 속도 및 부착 확률을 나타내는 핵 생성 조절 코팅을 이용함으로써 도전성 코팅 증착 동안 더 큰 선택성이 일반적으로 달성될 수 있다. 예를 들어, 높은 기준 층 두께를 나타내는 핵 생성 조절 코팅은 효과적인 핵 생성 억제 코팅일 수 있고, 타겟 표면이 마그네슘 증기 플럭스에 노출될 때 마그네슘이 타겟 표면의 덮이지 않은 영영(들) 위에 선택적으로 형성되고, 핵 생성 억제 코팅의 표면은 마그네슘을 실질적으로 포함하지 않거나 마그네슘에 의해 실질적으로 덮이지 않고 남아 있도록 타겟 표면의 영역(들)을 덮기 위해 사용될 수 있다. 예를 들어, 1nm의 임계 샘플 층 두께에서 대략 80nm 이상의 기준 층 두께를 나타내는 핵 생성 조절 코팅은 핵 생성 억제 코팅으로서 사용될 수 있다. 예를 들어, 1nm 임계 두께에서 대략 100nm 이상, 대략 200nm 이상, 대략 500nm 이상, 대략 700nm 이상, 대략 1000nm 이상, 대략 1500nm 이상, 대략 1700nm 이상, 또는 대략 2000nm 이상의 기준 층 두께를 나타내는 핵 생성 조절 코팅은 핵 생성 억제 코팅으로서 사용될 수 있다. 즉, 기준 표면 상의 마그네슘의 초기 증착 속도는 핵 생성 억제 코팅의 표면 상의 마그네슘의 초기 증착 속도의 대략 80배 이상, 대략 100배 이상, 대략 200배 이상, 대략 500배 이상, 대략 700배 이상, 대략 1000배 이상, 대략 1500배 이상, 대략 1700배 이상 또는 대략 2000배 이상일 수 있다.
도 58은 샘플 QCM 표면 상의 마그네슘 증기 부착 확률 대 샘플 QCM 표면 상에 증착되는 마그네슘의 층 두께의 로그-로그 플롯이다.
부착 확률은 아래의 식을 기초로 도출되었다.
Figure pct00021
여기서, Nads는 샘플 QCM의 표면 상의 마그네슘 코팅으로 혼입되는 흡착된 모노머의 수이고, Ntotal은 표면 상에 충돌하는 모노머의 총 개수이며, 이는 기준 QCM 상의 마그네슘의 증착을 모니터링한 것을 기초로 결정된다.
도 58의 플롯으로부터 알 수 있듯이, 부착 확률은 일반적으로 표면 상에 더 많은 마그네슘이 증착될수록 증가한다. 마그네슘 코팅의 선택적 증착을 달성할 목적으로 비교적 낮은 초기 부착 확률(예컨대, 초기 증착 단계 동안 낮은 부착 확률)을 나타내는 핵 생성 억제 코팅이 사용되는 것이 바람직하다. 더욱 구체적으로, 본 예의 초기 부착 확률은 핵 생성 억제 코팅의 표면 상에 1nm의 평균 두께를 갖는 밀집 패킹된 마그네슘 층을 형성하는 것에 상응하는 양의 마그네슘을 증착시킨 후 측정된 부착 확률을 의미한다. 다양한 핵 생성 억제 코팅 표면 상에 1nm 층 두께의 마그네슘을 증착한 후 측정된 부착 확률은 아래의 표 5에 요약되어 있다.
Figure pct00022
이 실험을 기초로, 마그네슘 증기에 대하여 대략 0.03(또는 3%) 이하의 초기 부착 확률을 나타내는 코팅은 핵 생성 억제 코팅으로서 역할할 수 있다. 이해하는 바와 같이, 낮은 초기 부착 확률을 가진 핵 생성 억제 코팅은, 예컨대, 비교적 두꺼운 마그네슘 코팅의 증착을 달성하기 위한 몇몇 애플리케이션의 경우 더 바람직할 수 있다. 예를 들어, 대략 0.02 이하, 대략 0.01 이하, 대략 0.08 이하, 대략 0.005 이하, 대략 0.003 이하, 대략 0.001 이하, 대략 0.0008 이하, 대략 0.0005 이하, 대략 0.0001 이하의 초기 부착 확률을 가진 코팅은 핵 생성 억제 코팅으로서 사용될 수 있다. 예를 들어, 이러한 핵 생성 억제 코팅은 BAlq 및/또는 TAZ를 증착시켜 형성된 것을 포함할 수 있다.
예 3
인접 코팅과의 경계 부근의 마그네슘 코팅의 측방향 성장과 마그네슘 코팅의 수직 성장 간의 상관관계를 특징짓기 위해, 다양한 마그네슘 및 TAZ 층 두께를 갖는 일련의 샘플들이 준비되었다.
이 샘플은 열 증착을 이용하여 실리콘 기판 상에 대략 30nm의 은을 먼저 증착시켜 준비되었다. 그 다음, 핵 생성 억제 코팅은 섀도 마스크를 이용하여 은 표면의 영역 상에 선택적으로 증착되었다. 모든 샘플에 있어서, 3-(4-비페닐)-4-페닐-5-tert-부틸페닐-1,2,4-트리아졸(TAZ)이 핵 생성 억제 코팅을 형성하기 위해 사용되었다. 핵 생성 억제 코팅이 증착된 후, 실질적으로 순수한 마그네슘(대략 99.99% 순도)이 노출된 은 표면 및 핵 생성 억제 코팅 표면이 모두 개방 마스크 증착 동안 증발된 마그네슘 플럭스에 노출되도록 개방 마스크 증착을 이용하여 증착되었다. 모든 증착은 진공(대략 10-4 내지 대략 10-6Pa) 하에서 수행되었다. 마그네슘은 대략 2 Å/s의 속도로 증착되었다.
도 49는 준비된 샘플을 보여주는 개략적인 도면이다. 도시된 바와 같이, 핵 생성 억제 코팅의 부분(4901 및 4903)은 은 표면의 영역 상에 선택적으로 증착되었고, 마그네슘 코팅(4907)은 부분(4901 및 4903) 사이에 증착되었다. 설명의 용이함을 위해, 도 49의 도면에서 실리콘 기판 및 은 층은 생략되었다. 핵 생성 억제 코팅의 부분(4901 및 4903) 사이에 위치하는 노출된 은 표면의 측방향 거리는 d로 도시되어 있고, 마그네슘 코팅(4907)의 폭은 d+△d로 도시되어 있다. 이러한 방식으로, 마그네슘 코팅(4907)의 측방향 성장 거리는 마그네슘 코팅(4907)의 폭에서 노출된 은 표면의 측방향 거리를 차감함으로써 결정될 수 있다. d 및 d+△d는 모두 샘플의 평면 SEM 이미지를 분석을 수행함으로써 측정되었다. 마그네슘의 층 두께, h는 증착 공정 동안 QCM을 이용하여 모니터링되었다.
다양한 마그네슘 층 두께(h) 및 핵 생성 억제 층 두께를 갖는 샘플들에 대하여 측정된 측방향 성장 거리(△d)는 아래의 표 6에 요약되어 있다. △d의 측정 정밀도는 대략 0.5μm이다.
Figure pct00023
상기 결과로부터 관찰할 수 있는 바와 같이, 비교적 두꺼운 TAZ 코팅을 갖도록 준비된 샘플에서는 검출 가능한 크기의 측방향 성장이 관찰되지 않았다. 구체적으로, 100nm의 TAZ 핵 생성 억제 코팅 및 0.25 μm 및 0.75 μm의 마그네슘 코팅을 갖도록 준비된 샘플에 대하여 측방향 성장이 검출되지 않았다.
비교적 얇은(10nm 층 두께) TAZ 코팅을 갖도록 준비된 샘플의 경우에는, 0.25 μm 두께의 마그네슘 코팅을 갖는 샘플에서 측방향 성장이 검출되지 않았다. 그러나, 더 두꺼운 마그네슘 코팅을 갖도록 준비된 샘플에서는 마그네슘의 측방향 성장이 관찰되었다. 구체적으로, 10 nm 두께의 TAZ 핵 생성 억제 코팅 및 0.75 μm 두께의 마그네슘 코팅을 갖도록 준비된 샘플은 대략 2.5μm의 측방향 마그네슘 성장을 나타내었고, 10 nm 두께의 TAZ 핵 생성 억제 코팅 및 1.5 μm 두께의 마그네슘 코팅을 갖도록 준비된 샘플은 대략 3.5μm의 측방향 마그네슘 성장을 나타내었다.
예 4
BAlq를 포함하는 다른 핵 생성 억제 코팅을 이용한 샘플이 준비되었다.
구체적으로, 이 샘플은 아래의 구조에 따라 제조되었다. 실리콘 베이스 기판 / LG201 (40 nm) / Mg:Ag (20 nm) / BAlq (500 nm) / Mg (300 nm). 구체적으로, 대략 40nm의 2-(4-(9,10-디(나프탈렌-2-일)안트라센-2-일)페닐)-1-페닐-1H-벤조-[D]이미다졸(LG201)은 실리콘 기판 상에 증착되었고, 그 후 대략 20nm의 Mg:Ag(대략 1:9 부피비의 Mg:Ag 포함)이 뒤따랐다. 그 다음, 대략 500nm의 알루미늄(III) 비스(2-메틸-8-퀴놀리나토)-4-페닐페놀레이트(BAlq) 형태의 핵 생성 억제 코팅이 Mg:Ag 표면의 영역들 위에 선택적으로 증착되었다. 핵 생성 억제 코팅이 코팅된 후, 실질적으로 순수한 마그네슘(대략 99.99% 순도)이 노출된 Mg:Ag 표면 및 핵 생성 억제 코팅 표면 모두 개방 마스크 증착 동안 증발된 마그네슘 플럭스에 노출되도록 개방 마스크 증착을 이용하여 증착되었다. 모든 증착은 진공(대략 10-4 내지 대략 10-6 Pa) 하에서 수행되었다. 마그네슘 코팅은 대략 3.5Å/s의 속도로 증착되었다.
도 50a는 BAlq 핵 생성 억제 코팅을 이용하여 준비된 샘플의 평면 SEM 이미지이다. 제1 영역(5003)은 BAlq 코팅이 존재하여 유의미한 양의 마그네슘이 증착되지 않은 영역에 대응하고, 제2 영역(5001)은 마그네슘이 증착된 영역에 대응한다. 도 50c 및 도 50d는 각각 영역(5007 및 5005)의 확대도를 도시한다. 도 50b는 제1 영역(5003)과 제2 영역(5001) 사이의 경계의 확대도를 도시한다.
도 50b에서 알 수 있듯이, 경계 부근에 형성된 다수의 섬(5011)이 존재하였다. 구체적으로, 섬(5011)은 핵 생성 억제 코팅의 표면 상에 형성된 일반적으로 연결되지 않은 마그네슘 함유 클러스터이다. 예를 들어, 섬들은 마그네슘 및/또는 마그네슘 산화물을 포함할 수 있는 것으로 상정된다.
도 50c는 이러한 공정에 의해 형성된 마그네슘 코팅의 "벌크"를 나타내는 영역인 도 50a의 영역(5007)의 확대도를 도시한다. 도 50d는 제1 영역(5003)과 제2 영역(5001) 사이의 경계 부근의 영역(5005)의 확대도를 도시한다. 도시된 바와 같이, 경계 부근의 마그네슘 코팅의 모폴로지(morphology)는 코팅의 벌크에서의 모폴리지와 상이하다.
또한, 도 50e는 샘플의 단면 SEM 이미지를 도시하고, 여기서 핵 생성 억제 코팅의 표면 상에 섬(5011)이 도시되어 있다.
예 5(비교예 A)
비교적 나쁜 핵 생성 억제 특성을 나타내는 재료를 이용하여 형성된 구조를 특징짓기 위해 비교 샘플이 준비되었다(예컨대, 핵 생성 억제 코팅은 마그네슘 증기에 대하여 비교적 높은 초기 부착 계수를 나타낸다).
비교 샘플은 아래의 구조에 따라 제조되었다. 실리콘 베이스 기판 / LG201 (40 nm) / Mg:Ag (20 nm) / HT211 (500 nm) / Mg (300 nm). 구체적으로, 대략 40nm의 2-(4-(9,10-디(나프탈렌-2-일)안트라센-2-일)페닐)-1-페닐-1H-벤조-[D]이미다졸(LG201)이 실리콘 기판 위에 증착되었고, 이어서 대략 20 nm의 Mg:Ag(대략 1:9 부피비)이 뒤따랐다. 그 다음, 대략 500nm의 N(디페닐-4-일)9,9-디메틸-N-(4(9-페닐-9H-카르바졸-3-일)페닐)-9H-플루오렌-2-아민(HT211)이 Mg:Ag 표면의 영역 위에 선택적으로 증착되었다. 핵 생성 억제 코팅이 코팅된 후, 실질적으로 순수한 마그네슘(대략 99.99% 순도)이 노출된 Mg:Ag 표면 및 핵 생성 억제 코팅 표면 모두 개방 마스크 증착 동안 증발된 마그네슘 플럭스에 노출되도록 개방 마스크 증착을 이용하여 증착되었다. 모든 증착은 진공(대략 10-4 내지 대략 10-6 Pa) 하에서 수행되었다. 마그네슘 코팅은 대략 3.5Å/s의 속도로 증착되었다.
도 51a는 비교 샘플의 평면 SEM 이미지를 도시하며, 여기서 제1 영역(5103)은 HT211 형태의 핵 생성 억제 코팅이 증착되어 있는 영역에 대응하고, 제2 영역(5101)은 마그네슘 코팅이 형성되어 있는 영역에 대응한다. 도시된 바와 같이, 제1 영역(5103) 내에 상당한 양의 마그네슘이 분명하게 관찰될 수 있다.
도 51b는 비교 샘플의 단면 SEM 이미지를 도시한다. 제1 영역(5103)과 제2 영역(5101) 사이의 대략적인 경계는 점선으로 표시되어 있다.
예 6(비교예 B)
섀도 마스크 기술을 이용하여 표면 상에 증착된 마그네슘 코팅의 프로파일을 판정하기 위해 다른 비교 샘플이 준비되었다.
이 비교 샘플은 실리콘 웨이퍼의 상부 상에 대략 30nm 층 두께의 은을 증착시킨 후, 대략 800nm 증 두께의 마그네슘의 섀도 마스크 증착을 함으로써 제조되었다. 구체적으로, 섀도 마스크 증착은 읜 표면의 다른 영역을 마스킹하면서 은 표면의 특정 영역들을 섀도 마스크를 통해 마그네슘 플럭스에 노출되게 하도록 구성되었다. 마그네슘은 대략 2 Å/s의 속도로 증착되었다.
도 52a는 이 비교 샘플의 평면 SEM 이미지이다. 도 52a에서 대략적인 경계는 점선으로 표시되어 있다. 제1 영역(5203)은 마스킹된 영역에 대응하고, 제2 영역(5201)은 마그네슘 코팅이 증착되어 있는 노출된 영역에 대응한다.
도 52b는 이 비교 샘플의 단면 SEM 이미지이다. 도 52b에 도시된 바와 같이, 제2 영역(5201) 위에 증착된 마그네슘 코팅은 비교적 긴(대략 6 μm) 테이퍼링 또는 테일 부(5214)를 포함하고, 여기서 부분(5214)의 두께는 점진적으로 얇아진다.
예 7(비교예 C)
HT211을 포함하는 핵 생성 억제 코팅의 핵 생성 억제 특성에 대한 증착 속도의 영향을 특징짓기 위해, 다양한 층 두께의 HT211을 갖는 일련의 비교 샘플들이 제조되었다.
구체적으로, 샘플은 유리 기판의 전체 표면 위에 대략 10nm의 층 두께의 HT211을 증착시킨 후, 마그네슘의 개방 마스크 증착을 수행하여 제조되었다. 마그네슘 코팅을 증착시키기 위해 다양한 증발 속도가 사용되었으나, 각각의 샘플을 준비함에 있어서 증착 시간은 대략 100nm 또는 대략 1000nm의 마그네슘의 기준 층 두께를 얻기 위해 그에 따라 조절되었다.
이 예에서 사용된 바와 같이, 기준 층 두께는 높은 초기 부착 계수를 나타내는 기준 표면(예컨대, 대략 1.0 또는 1.0에 근접한 초기 부착 계수를 가지는 표면) 상에 증착된 마그네슘의 층 두께를 지칭한다. 예를 들어, 기준 표면은 증착 속도 및 기준 층 두께를 모니터링할 목적으로 증착 챔버 내에 배치되는 QCM의 표면일 수 있다. 즉, 기준 층 두께는 타겟 표면(예컨대, 핵 생성 억제 코팅의 표면) 상에 증착되는 마그네슘의 실제 두께를 나타내는 것이 아니라, 기준 표면 상에 증착되는 마그네슘의 층 두께를 지칭한다.
도 53은 다양한 증착 속도 및 연관된 기준 층 두께를 이용하여 제조된 다양한 샘플에 대한 투과율 대 파장의 플롯을 도시한다. 이 투과율 데이터를 기초로, 대략 0.2Å/s의 낮은 증착 속도로 증착되었던 대략 100nm의 비교적 작은 마그네슘 기준 층 두께를 갖는 샘플이 최고 투과율을 나타냈음을 알 수 있다. 그러나, 실질적으로 동일한 기준 층 두께를 갖는 샘플이 대략 2Å/s의 더 높은 증착 속도로 증착되었을 때, 투과율은 전체 측정 스펙트럼에 걸쳐 더 낮았다. 대략 2Å/s의 비교적 높은 속도를 이용하여 증착된 대략 1000nm의 비교적 높은 마그네슘 기준 층 두께를 갖는 샘플에 대하여 최저 투과율이 검출되었다.
3 샘플 모두에 대한 스펙트럼의 청색 영역(대략 400-475 nm)에서 관찰된 감소된 투과율은 증착된 마그네슘의 산화로 인해 샘플 내에 존재할 수 있는 마그네슘 산화물에 의한 흡수에 기인할 수 있는 것으로 상정된다.
예 8
핵 생성 억제 코팅을 형성하기 위한 다양한 재료를 이용하는 효과를 특징짓기 위해, 핵 생성 억제 코팅을 형성하기 위한 다양한 재료를 이용하는 일련의 샘플들이 준비되었다.
이 샘플은 유리 기판의 상부 상에 대략 10nm 층 두께의 핵 생성 억제 코팅을 증착시킴으로써 제조되었다. 그 다음, 샘플은 마그네슘의 개방 마스크 증착이 적용되었다. 각각의 샘플에 대하여, 대략 1000nm의 기준 층 두께에 도달할 때까지, 대략 2Å/s의 속도로 마그네슘이 증착되었다.
도 54는 다양한 재료로 제조된 샘플에 대한 투과율 대 파장의 플롯이다. 도시된 바와 같이, TAZ로 제조된 샘플이 최대 투과율을 나타내었고, 그 다음은 BAlq이었다. HT211 및 Liq로 제조된 두 샘플은 모두 HT211 및 Liq의 표면 상에 더 많은 양의 마그네슘이 증착됨으로 인해 TAZ 및 BAlq로 준비된 샘플과 비교하여 상당히 낮은 투과율을 나타냄을 알게 되었다.
예 9
예시적인 실시예에 따른 보조 전극을 제공하는 효과를 평가하기 위해 일련의 샘플들이 준비되었다.
상부 방출 AMOLED 디스플레이 장치에 사용되는 전형적인 일반 캐소드를 복제하기 위해 기판 표면 상에 Mg:Ag의 층을 증착시킴으로써 제1 기준 샘플이 준비되었다.
비 전도성 기판 표면의 상부에 반복적인 그리드의 형태로 보조 전극을 선택적으로 증착시킴으로써 제2 기준 샘플이 제조되었다. 보조 전극의 패턴은 도 55에 도시되어 있다. 구체적으로, 보조 전극(5501)은 그 내부에 형성된 복수의 애퍼어처(5505)를 포함하고, 보조 전극(5501)이 AMOLED 장치 상에 제조된다면, 각각의 애퍼어처(5505)는 실질적으로 장치의 방출 영역(예컨대, 픽셀 또는 서브픽셀)에 대응할 것이며, 보조 전극(5501)은 비방출 영역(예컨대, 픽셀 사이 또는 서브픽셀 사이) 상에 증착된다. 각각의 애퍼어처(5505)의 평균 폭 또는 크기는 대략 70μm였고, 보조 전극(5501)의 각각의 스트립 또는 세그먼트의 폭은 대략 15-18 μm였다. 보조 전극(5501)은 실질적으로 순수한(대략 99.99% 순도) 마그네슘을 이용하여 형성되었다.
평가 샘플은 제1 기준 샘플의 Mg:Ag 층의 상부 상에 (제2 기준 샘플에 대하여 사용된 조건 하에서) 보조 전극을 증착시킴으로써 준비되었다. 구체적으로, 핵 생성 억제 코팅은 섀도 마스크를 이용하여 Mg:Ag 층의 상부 상에 선택적으로 증착되었고, 그 다음 결과적인 패턴화된 표면은 마그네슘 보조 전극을 선택적으로 증착시키기 위해 마그네슘 증기에 노출되었으며, 그 결과 도 55에 도시된 것과 유사한 패턴이 만들어졌다..
샘플의 시트 저항이 측정되었고, 그 측정 결과가 아래의 표 7에 요약되어 있다.
Figure pct00024
상기 표에 도시된 바와 같이, 제1 기준 샘플(Mg:Ag 층)은 대략 22.3 Ω/sq의 비교적 높은 시트 저항을 나타냄을 알게 되었다. 제2 기준 샘플 및 평가 샘플은 각각 대략 0.13 Ω/sq 및 대략 0.1 Ω/sq의 상당히 더 낮은 시트 저항을 가짐을 알게 되었다. 따라서, 박막 도체(예컨대, 일반 캐소드)와 전기적으로 연결되는, 예시적인 실시예에 따른 보조 전극을 제공함으로써, 박막 도체의 시트 저항이 상당히 감소될 수 있음을 확인하였다.
본 명세서에서 사용된 용어 "실질적으로", "실질적", "대략" 및 "약"은 약간의 변동을 나타내고 설명하기 위해 사용되었다. 이벤트 또는 상황과 관련하여 사용된 때, 이러한 용어들은 그 이벤트 또는 환경이 정확하게 발생하는 경우 뿐만 아니라 그 이벤트 또는 환경이 가까운 근사치까지 발생하는 경우를 지칭할 수 있다. 예를 들어, 수치 값과 함께 사용될 때, 이 용어들은 그 수치 값의 ±10% 이하, 예컨대, ±5% 이하, ±4% 이하, ±3% 이하, ±2% 이하, ±1% 이하, ±0.5% 이하, ±0.1% 이하, 또는 ±0.05% 이하의 변동 범위를 지칭할 수 있다.
일부 실시예의 설명에서, 다른 컴포넌트 "상에" 또는 "위에" 제공된 또는 다른 컴포넌트를 "덮은" 또는 "덮고 있는" 하나의 컴포넌트는 그 하나의 컴포넌트가 다른 컴포넌트 바로 위에 있는(예컨대, 물리적으로 접촉한) 경우, 뿐만 아니라 하나 이상의 중간 컴포넌트가 하나의 컴포넌트와 다른 컴포넌트 사이에 배치된 경우를 포함할 수 있다.
또한, 양, 비율 및 다른 수치값은 본 명세서에서 종종 범위의 형태일 수 있다. 이러한 범위 형태는 편의상 및 간략함을 위해 사용되는 것으로 이해될 수 있고, 범위의 한계로서 명시적으로 규정된 수치 값 뿐만 아니라, 각각의 수치값 및 서브-범위가 명시적으로 규정된 것처럼 모든 각각의 수치값 또는 서브-범위를 포함하는 것으로 유연하게 이해되어야 한다.
본 개시물이 특정 구체적인 실시예과 관련지어 서술되었으나, 그것의 다양한 변형이 당업자들에게 명백할 것이다. 본 명세서에 제공된 임의의 예들은 오직 본 개시물의 특정 양태를 설명할 목적으로 포함된 것이며, 임의의 방식으로 본 개시물을 제한할 의도는 없다. 본 명세서에 제공된 임의의 도면들은 오직 본 개시물의 특정 양태를 설명할 목적으로 포함된 것이며, 축척에 따라 그려지지 않았고, 임의의 방식으로 본 개시물을 제한할 의도는 없다. 여기 첨부된 청구항의 범위는 상기 설명에 제시된 특정 실시예에 의해 제한되어서는 안되며, 전체적으로 본 개시물과 일치하는 청구항의 전체 범위로 정해져야 한다. 본 명세서에서 인용된 모든 문헌의 개시는 그 전체가 본 명세서에 참조로서 통합되었다.

Claims (61)

  1. 기판;
    기판의 제1 영역을 덮는 핵 생성 억제 코팅; 및
    제1 부분 및 제2 부분을 포함하는 도전성 코팅을 포함하고,
    도전성 코팅의 제1 부분은 기판의 제2 영역을 덮고, 도전성 코팅의 제2 부분은 핵 생성 억제 코팅과 부분적으로 중첩되고,
    도전성 코팅의 제2 부분은 핵 생성 억제 코팅과 일정 갭만큼 이격되어 있는 것을 특징으로 하는 광전자 장치.
  2. 제 1 항에 있어서, 도전성 코팅의 제2 부분은 핵 생성 억제 코팅의 중첩 부분 위로 뻗어 있고, 핵 생성 억제 코팅의 중첩 부분으로부터 상기 갭만큼 이격되어 있는 것을 특징으로 하는 광전자 장치.
  3. 제 2 항에 있어서, 핵 생성 억제 코팅의 다른 부분은 도전성 코팅으로부터 노출되어 있는 것을 특징으로 하는 광전자 장치.
  4. 제 1 항에 있어서, 도전성 코팅은 핵 생성 억제 코팅과 접촉하는 제3 부분을 더 포함하고, 도전성 코팅의 제3 부분의 두께는 도전성 코팅의 제1 부분의 두께의 5% 보다 크지 않은 것을 특징으로 하는 광전자 장치.
  5. 제 4 항에 있어서, 도전성 코팅의 제2 부분은 도전성 코팅의 제3 부분 위로 뻗어 있고, 도전성 코팅의 제3 부분과 이격되어 있는 것을 특징으로 하는 광전자 장치.
  6. 제 1 항에 있어서, 도전성 코팅은 도전성 코팅의 제1 부분과 도전성 코팅의 제2 부분 사이에 배치된 제3 부분을 더 포함하고, 도전성 코팅의 제3 부분은 핵 생성 억제 코팅과 접촉하는 것을 특징으로 하는 광전자 장치.
  7. 제 1 항에 있어서, 도전성 코팅은 핵 생성 억제 코팅과 접촉하는 제3 부분을 더 포함하고, 도전성 코팅의 제3 부분은 핵 생성 억제 코팅의 표면 상의 연결되지 않은 클러스터들을 포함하는 것을 특징으로 하는 광전자 장치.
  8. 제 1 항에 있어서, 도전성 코팅은 마그네슘을 포함하는 것을 특징으로 하는 광전자 장치.
  9. 제 1 항에 있어서, 핵 생성 억제 코팅은 0.02 이하의 도전성 코팅 재료에 대한 초기 부착 확률을 가지는 것을 특징으로 하는 광전자 장치.
  10. 제 1 항에 있어서, 핵 생성 억제 코팅은 코어 잔기 및 코어 잔기에 결합된 말단 잔기를 각각 포함하는 유기 분자들을 포함하고, 말단 잔기는 비페닐릴 잔기, 페닐 잔기, 플루오렌 잔기 또는 페닐렌 잔기를 포함하는 것을 특징으로 하는 광전자 장치.
  11. 제 10 항에 있어서, 코어 잔기는 헤테로시클릭 잔기를 포함하는 것을 특징으로 하는 광전자 장치.
  12. 제 1 항에 있어서, 핵 생성 억제 코팅은 코어 잔기 및 코어 잔기에 결합된 복수의 말단 잔기를 각각 포함하는 유기 분자들을 포함하고, 복수의 말단 잔기 중 제1 말단 잔기는 비페닐릴 잔기, 페닐 잔기, 플루오렌 잔기 또는 페닐렌 잔기를 포함하고, 복수의 말단 잔기 중 나머지 말단 잔기 각각은 제1 말단 잔기의 분자량의 2배 이하인 분자량을 가지는 것을 특징으로 하는 광전자 장치.
  13. 제 1 항에 있어서, 도전성 코팅의 제1 부분과 기판의 제2 영역 사이에 배치된 핵 생성 촉진 코팅을 더 포함하는 것을 특징으로 하는 광전자 장치.
  14. 제 13 항에 있어서, 핵 생성 촉진 코팅은 풀러렌을 포함하는 것을 특징으로 하는 광전자 장치.
  15. 제 1 항에 있어서, 기판은 후판 및 후판 위에 배치된 전판을 포함하는 것을 특징으로 하는 광전자 장치.
  16. 제 15 항에 있어서, 후판은 트랜지스터를 포함하고, 전판은 트랜지스터에 전기적으로 연결된 전극 및 전극 상에 배치된 적어도 하나의 유기 층을 포함하는 것을 특징으로 하는 광전자 장치.
  17. 제 16 항에 있어서, 상기 전극은 제1 전극이고, 전판은 유기 층 상에 배치된 제2 전극을 더 포함하는 것을 특징으로 하는 광전자 장치.
  18. 제1 영역 및 제2 영역을 포함하는 기판; 및
    제1 부분 및 제2 부분을 포함하는 도전성 코팅을 포함하고,
    도전성 코팅의 제1 부분은 기판의 제2 영역을 덮고, 도전성 코팅의 제2 부분은 기판의 제1 영역의 일부와 중첩되고,
    도전성 코팅의 제2 부분은 기판의 제1 영역과 일정 갭만큼 이격되어 있는 것을 특징으로 하는 광전자 장치.
  19. 제 18 항에 있어서, 도전성 코팅의 제2 부분은 기판의 제1 영역 위로 뻗어 있고, 기판의 제1 영역과 상기 갭만큼 이격되어 있는 것을 특징으로 하는 광전자 장치.
  20. 제 18 항에 있어서, 기판의 제1 영역의 다른 부분은 도전성 코팅으로부터 노출되어 있는 것을 특징으로 하는 광전자 장치.
  21. 제 18 항에 있어서, 도전성 코팅의 제2 부분의 폭 대 도전성 코팅의 제1 부분의 두께의 비율은 1:1 내지 1:3의 범위 이내인 것을 특징으로 하는 광전자 장치.
  22. 제 18 항에 있어서, 도전성 코팅의 제1 부분의 두께는 500nm 이상인 것을 특징으로 하는 광전자 장치.
  23. 제 18 항에 있어서, 도전성 코팅은 마그네슘을 포함하는 것을 특징으로 하는 광전자 장치.
  24. 제 18 항에 있어서, 도전성 코팅의 제1 부분과 기판의 제2 영역 사이에 배치된 핵 생성 촉진 코팅을 더 포함하는 것을 특징으로 하는 광전자 장치.
  25. 제 24 항에 있어서, 핵 생성 촉진 코팅은 풀러렌을 포함하는 것을 특징으로 하는 광전자 장치.
  26. 기판;
    기판의 제1 영역을 덮는 핵 생성 억제 코팅; 및
    기판의 측방향으로 인접한 제2 영역을 덮는 도전성 코팅을 포함하고,
    도전성 코팅은 전기 도전성 재료를 포함하고, 핵 생성 억제 코팅은 0.02이하의 전기 도전성 재료에 대한 초기 부착 확률을 가지는 것을 특징으로 하는 광전자 장치.
  27. 제 26 항에 있어서, 전기 도전성 재료의 초기 부착 확률은 0.01 이하인 것을 특징으로 하는 광전자 장치.
  28. 제 26 항에 있어서, 핵 생성 억제 코팅은 다환식 방향족 화합물을 포함하는 것을 특징으로 하는 광전자 장치.
  29. 제 26 항에 있어서, 핵 생성 억제 코팅은 코어 잔기 및 코어 잔기에 결합된 말단 잔기를 포함하는 유기 화합물을 포함하고, 말단 잔기는 비페닐릴 잔기, 페닐 잔기, 플루오렌 잔기 또는 페닐렌 잔기를 포함하는 것을 특징으로 하는 광전자 장치.
  30. 제 29 항에 있어서, 코어 잔기는 헤테로시클릭 잔기를 포함하는 것을 특징으로 하는 광전자 장치.
  31. 제 26 항에 있어서, 생성 억제 코팅은 코어 잔기 및 코어 잔기에 결합된 복수의 말단 잔기를 각각 포함하는 유기 화합물을 포함하고, 복수의 말단 잔기 중 제1 말단 잔기는 비페닐릴 잔기, 페닐 잔기, 플루오렌 잔기 또는 페닐렌 잔기를 포함하고, 복수의 말단 잔기 중 나머지 말단 잔기 각각은 제1 말단 잔기의 분자량의 2배 이하인 분자량을 가지는 것을 특징으로 하는 광전자 장치.
  32. 제 26 항에 있어서, 도전성 코팅은 제1 부분 및 제2 부분을 포함하고, 도전성 코팅의 제1 부분은 기판의 제2 영역을 덮고, 도전성 코팅의 제2 부분은 핵 생성 억제 코팅과 부분적으로 중첩되고 핵 생성 억제 코팅과 일정 갭만큼 이격되어 있는 것을 특징으로 하는 광전자 장치.
  33. 제 26 항에 있어서, 전기 도전성 재료는 마그네슘을 포함하는 것을 특징으로 하는 광전자 장치.
  34. 제 1 항, 제 18 항 또는 제 26에 있어서, 광전자 장치는 유기 발광 다이오드(OLED) 장치인 것을 특징으로 하는 광전자 장치.
  35. 제 34 항에 있어서, OLED 장치는 능동형 OLED 장치, 수동형 OLED 장치, 또는 OLED 조명 패널인 것을 특징으로 하는 광전자 장치.
  36. 제 34 항에 있어서, OLED 장치는 상부 방출 OLED 장치, 하부 방출 OLED 장치 또는 양면 방출 OLED 장치인 것을 특징으로 하는 광전자 장치.
  37. 제 34 항에 있어서, OLED 장치는 광을 투과시키도록 구성된 광 투과 부분을 포함하는 것을 특징으로 하는 광전자 장치.
  38. 제 34 항에 있어서, 도전성 코팅은 OLED 장치의 전극인 것을 특징으로 하는 광전자 장치.
  39. 제 38 항에 있어서, 도전성 코팅은 OLED 장치의 캐소드인 것을 특징으로 하는 광전자 장치.
  40. 제 39 항에 있어서, 기판은 애노드, 및 애노드와 캐소드 사이에 배치된 하나 이상의 유기 층을 포함하는 것을 특징으로 하는 광전자 장치.
  41. 제 40 항에 있어서, 하나 이상의 유기 층은 전계 발광 층, 및 정공 주입 층, 정공 수송 층, 정공 차단 층, 전자 주입 층, 전자 수송 층, 및 전자 차단 층으로 이루어진 그룹에서 선택된 하나 이상의 층을 포함하는 것을 특징으로 하는 광전자 장치.
  42. 제 40 항에 있어서, 기판은 애노드에 전기적으로 연결된 박막 트랜지스터를 더 포함하는 것을 특징으로 하는 광전자 장치.
  43. 제 34 항에 있어서, 도전성 코팅은 OLED 장치의 보조 전극인 것을 특징으로 하는 광전자 장치.
  44. 제 43 항에 있어서, 기판은 애노드, 캐소드, 및 애노드와 캐소드 사이에 배치된 하나 이상의 유기 층을 포함하고, 캐소드는 보조 전극에 전기적으로 연결되어 있는 것을 특징으로 하는 광전자 장치.
  45. 제 44 항에 있어서, 하나 이상의 유기 층은 전계 발광 층, 및 정공 주입 층, 정공 수송 층, 정공 차단 층, 전자 주입 층, 전자 수송 층, 및 전자 차단 층으로 이루어진 그룹에서 선택된 하나 이상의 층을 포함하는 것을 특징으로 하는 광전자 장치.
  46. 제 45 항에 있어서, 기판은 애노드에 전기적으로 연결된 박막 트랜지스터를 더 포함하는 것을 특징으로 하는 광전자 장치.
  47. 제 10 항 또는 제 29 항에 있어서, 말단 잔기는 비페닐릴 잔기를 포함하고, 비페닐릴 잔기는 듀테로, 플루오로, 알킬, 시크로알킬, 아릴알킬, 실릴, 아릴, 헤테로아릴, 및 플로오로알킬로 이루어진 그룹에서 독립적으로 선택된 하나 이상의 치환기에 의해 치환된 것을 특징으로 하는 광전자 장치.
  48. 제 10 항 또는 제 29 항에 있어서, 말단 잔기는 페닐 잔기를 포함하고, 페닐 잔기는 듀테로, 플루오로, 알킬, 시크로알킬, 실릴, 및 플로오로알킬로 이루어진 그룹에서 독립적으로 선택된 하나 이상의 치환기에 의해 치환된 것을 특징으로 하는 광전자 장치.
  49. 제 10 항 또는 제 29 항에 있어서, 말단 잔기는 플루오렌 잔기 또는 페닐렌 잔기를 포함하는 것을 특징으로 하는 광전자 장치.
  50. 제 1 항 또는 제 26 항에 있어서, 핵 생성 억제 코팅은 폴리머를 포함하는 것을 특징으로 하는 광전자 장치.
  51. 제 50 항에 있어서, 폴리머는 플루오로폴리머, 폴리비닐비페닐 및 폴리비닐카르바졸로 이루어진 그룹에서 선택된 것을 특징으로 하는 광전자 장치.
  52. 광전자 장치의 제조 방법으로서,
    (1) 기판 및 기판의 제1 영역을 덮는 핵 생성 억제 코팅을 제공하는 단계; 및
    (2) 기판의 제2 영역을 덮는 도전성 코팅을 증착시키는 단계를 포함하고,
    도전성 코팅은 마그네슘을 포함하고, 핵 생성 억제 코팅은 0.02 이하의 마그네슘에 대한 초기 부착 확률을 가지는 것을 특징으로 하는 광전자 장치의 제조 방법.
  53. 제 52 항에 있어서, 도전성 코팅을 증착시키는 단계는 핵 생성 억제 코팅의 적어도 일부분은 도전성 코팅으로부터 노출된 채로 유지하면서 기판의 제2 영역 상에 도전성 코팅을 증착시키기 위해 핵 생성 억제 코팅 및 기판의 제2 영역을 모두 처리하는 단계를 포함하는 것을 특징으로 하는 광전자 장치의 제조 방법.
  54. 제 52 항에 있어서, 도전성 코팅을 증착시키는 단계는 핵 생성 억제 코팅의 적어도 일부분은 도전성 코팅으로부터 노출된 채로 유지하면서 기판의 제2 영역 상에 도전성 코팅을 증착시키기 위해 핵 생성 억제 코팅 및 기판의 제2 영역을 모두 증발된 마그네슘에 노출시키는 단계를 포함하는 것을 특징으로 하는 광전자 장치의 제조 방법.
  55. 제 52 항에 있어서, 도전성 코팅을 증착시키는 단계는 개방 마스크를 이용하여 또는 마스크 없이 수행되는 것을 특징으로 하는 광전자 장치의 제조 방법.
  56. 제 52 항에 있어서, 기판의 제2 영역 상의 마그네슘의 증착 속도는 핵 생성 억제 코팅 상의 마그네슘의 증착 속도의 적어도 80배보다 큰 것을 특징으로 하는 광전자 장치의 제조 방법.
  57. 제 52 항에 있어서, 상기 마그네슘에 대한 초기 부착 확률은 0.01 이하인 것을 특징으로 하는 광전자 장치의 제조 방법.
  58. 제 52 항에 있어서, 핵 생성 억제 코팅은 다환식 방향족 화합물을 포함하는 것을 특징으로 하는 광전자 장치의 제조 방법.
  59. 제 52 항에 있어서, 핵 생성 억제 코팅은 코어 잔기 및 코어 잔기에 결합된 복수의 말단 잔기를 각각 포함하는 유기 분자들을 포함하고, 복수의 말단 잔기 중 제1 말단 잔기는 비페닐릴 잔기, 페닐 잔기, 플루오렌 잔기 또는 페닐렌 잔기를 포함하고, 복수의 말단 잔기 중 나머지 말단 잔기 각각은 제1 말단 잔기의 분자량의 2배 이하인 분자량을 가지는 것을 특징으로 하는 광전자 장치의 제조 방법.
  60. 제 52 항에 있어서, 기판을 제공하는 단계는 도전성 코팅을 증착시키기 전에 기판의 제2 영역을 덮는 핵 생성 촉진 코팅을 증착시키는 단계를 포함하는 것을 특징으로 하는 광전자 장치의 제조 방법.
  61. 제 60 항에 있어서, 핵 생성 촉진 코팅은 풀러렌을 포함하는 것을 특징으로 하는 광전자 장치의 제조 방법.
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