KR20100002504A - 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치 - Google Patents
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Abstract
본 발명은 산화물 반도체를 활성층으로 하는 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치에 관한 것으로, 박막 트랜지스터는 기판 상에 형성된 게이트 전극, 게이트 절연층에 의해 게이트 전극과 절연되며 산화물 반도체로 이루어진 활성층, 활성층과 연결되는 소스 및 드레인 전극, 그리고 활성층의 일면 또는 양면에 형성된 계면 안정화층을 포함하며, 계면 안정화층은 3.0 내지 8.0eV의 밴드갭을 갖는 산화물로 이루어진다. 산화물을 포함하는 계면 안정화층은 게이트 절연층 및 보호층과 동질성을 갖기 때문에 화학적으로 높은 계면 안정성을 유지하며, 활성층과 같거나 활성층보다 큰 밴드갭을 갖기 때문에 물리적으로 전하 트랩핑을 억제시킨다.
산화물 반도체, 활성층, 계면 안정화층, 밴드갭, 전하 트랩핑
Description
본 발명은 산화물 반도체를 활성층으로 하는 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치에 관한 것으로, 보다 상세하게는 활성층의 일면 또는 양면에 계면 안정화층(interfacial stability layer)이 구비된 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치에 관한 것이다.
일반적으로 박막 트랜지스터(Thin Film Transistor)는 채널 영역, 소스 영역 및 드레인 영역을 제공하는 활성층(active layer)과, 채널 영역 상부에 형성되며 게이트 절연층에 의해 활성층과 전기적으로 절연되는 게이트 전극으로 이루어진다.
이와 같이 이루어진 박막 트랜지스터의 활성층은 대개 비정질 실리콘(amorphous silicon)이나 폴리 실리콘(poly-silicon)과 같은 반도체 물질로 형성되는데, 활성층이 비정실 실리콘으로 형성되면 이동도(mobility)가 낮아 고속으로 동작되는 구동 회로의 구현이 어려우며, 폴리 실리콘으로 형성되면 이동도는 높지 만 문턱전압이 불균일하여 별도의 보상 회로가 부가되어야 하는 문제점이 있다.
또한, 저온 폴리 실리콘(low temperature poly-silicon; LTPS)을 이용한 종래의 박막 트랜지스터 제조 방법은 레이저 열처리 등과 같은 고가의 공정이 포함되기 때문에 설비 투자 및 관리 비용이 높고 대면적의 기판에 적용이 어려운 문제점이 있다.
이러한 문제점을 해결하기 위해 최근에는 산화물 반도체를 활성층으로 이용하는 연구가 진행되고 있다.
일본공개특허 2004-273614호에는 산화아연(zinc oxide; ZnO) 또는 산화아연(ZnO)을 주성분으로 하는 산화물 반도체를 활성층으로 이용한 박막 트랜지스터가 개시되어 있다.
산화아연(ZnO)을 주성분으로 하는 산화물 반도체는 비정질 형태이면서 이동도가 높기 때문에 안정적인 재료로서 평가되고 있다. 이러한 산화물 반도체를 활성층으로 이용하면 별도의 공정 장비를 추가적으로 구입하지 않고도 기존의 장비를 이용하여 박막 트랜지스터를 제조할 수 있다. 또한, 산화물 반도체는 저온에서 증착이 가능하고, 이온 주입이 필요하지 않으며, 또한, 스퍼터링(sputtering) 방법으로 증착할 수 있기 때문에 대면적 기판에도 적용이 가능하다.
그러나 산화물 반도체를 활성층으로 하는 박막 트랜지스터는 구조 및 공정 조건에 따라 전기적 특성이 쉽게 변화되기 때문에 신뢰성이 낮은 문제점이 있다. 특히, 정전압 또는 정전류 구동시 문턱전압이 시간에 따라 양(+)의 방향으로 변화되는데, 이와 같은 현상의 주요 원인은 활성층과 게이트 절연층 또는 활성층과 보 호층의 계면 열화에 따른 전하 트랩핑(charge trapping)에 의한 것으로 추정된다.
본 발명의 목적은 활성층의 계면 특성이 향상될 수 있는 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치를 제공하는 데 있다.
본 발명의 다른 목적은 활성층 계면에서의 전하 트랩핑을 방지할 수 있는 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치를 제공하는 데 있다.
본 발명의 또 다른 목적은 전기적 특성 및 신뢰성이 높은 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치를 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 측면에 따른 박막 트랜지스터는 기판; 상기 기판 상에 형성된 게이트 전극; 게이트 절연층에 의해 상기 게이트 전극과 절연되며 산화물 반도체로 이루어진 활성층; 상기 활성층과 연결되는 소스 전극 및 드레인 전극; 및 상기 활성층의 상부면 및 하부면 중 적어도 일 면에 형성된 계면 안정화층을 포함하며, 상기 계면 안정화층이 3.0 내지 8.0eV의 밴드갭을 갖는 산화물로 이루어진다.
상기한 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 박막 트랜지스터의 제조 방법은 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포 함하는 상부에 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 상에 계면 안정화층 및 산화물 반도체층을 형성하는 단계; 상기 산화물 반도체층을 패터닝하여 활성층을 형성하는 단계; 및 상기 활성층과 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하며, 상기 계면 안정화층을 3.0 내지 8.0eV의 밴드갭을 갖는 산화물로 형성한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 일 측면에 따른 박막 트랜지스터의 제조 방법은 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함하는 상부에 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 상에 산화물 반도체층 및 계면 안정화층을 형성하는 단계; 상기 계면 안정화층 및 산화물 반도체층을 패터닝하여 활성층을 형성하는 단계; 및 상기 활성층과 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하며, 상기 계면 안정화층을 3.0 내지 8.0eV의 밴드갭을 갖는 산화물로 형성한다.
또한, 상기한 목적을 달성하기 위한 본 발명의 또 다른 일 측면에 따른 박막 트랜지스터를 구비하는 평판 표시 장치는 다수의 제 1 도전선과 제 2 도전선에 의해 다수의 화소가 정의되고, 각 화소로 공급되는 신호를 제어하는 박막 트랜지스터 및 박막 트랜지스터와 연결된 제 1 전극이 형성된 제 1 기판; 제 2 전극이 형성된 제 2 기판; 및 상기 제 1 전극과 제 2 전극 사이의 밀봉된 공간에 주입된 액정층을 포함하며, 상기 박막 트랜지스터는 상기 제 1 기판 상에 형성된 게이트 전극; 게이트 절연층에 의해 상기 게이트 전극과 절연되며 산화물 반도체로 이루어진 활성층; 상기 활성층과 연결되는 소스 전극 및 드레인 전극; 및 상기 활성층의 상부면 및 하부면 중 적어도 일 면에 형성된 계면 안정화층을 포함하며, 상기 계면 안정화층이 3.0 내지 8.0eV의 밴드갭을 갖는 산화물로 이루어진다.
또한, 상기한 목적을 달성하기 위한 본 발명의 또 다른 일 측면에 따른 박막 트랜지스터를 구비하는 평판 표시 장치는 제 1 전극, 유기 박막층 및 제 2 전극으로 이루어진 유기전계발광 소자와, 상기 유기전계발광 소자의 동작을 제어하기 위한 박막 트랜지스터가 형성된 제 1 기판; 및 상기 제 1 기판에 대향되도록 배치된 제 2 기판을 포함하며, 상기 박막 트랜지스터는 상기 제 1 기판 상에 형성된 게이트 전극; 게이트 절연층에 의해 상기 게이트 전극과 절연되며 산화물 반도체로 이루어진 활성층; 상기 활성층과 연결되는 소스 전극 및 드레인 전극; 및 상기 활성층의 상부면 및 하부면 중 적어도 일 면에 형성된 계면 안정화층을 포함하며, 상기 계면 안정화층이 3.0 내지 8.0eV의 밴드갭을 갖는 산화물로 이루어진다.
본 발명의 박막 트랜지스터는 활성층의 일면 또는 양면에 계면 안정화층이 구비된다. 산화물을 포함하는 계면 안정화층은 게이트 절연층 및 보호층과 동질성을 갖기 때문에 화학적으로 높은 계면 안정성을 유지하며, 활성층과 같거나 활성층보다 큰 밴드갭을 갖기 때문에 물리적으로 전하 트랩핑을 억제하는 동시에 활성층을 보호한다. 따라서 높은 계면 안정성과 전하 이동도에 의해 문턱전압의 변화와 같은 전기적 특성 변화가 최소화되고, 온도 및 시간에 따른 신뢰성 저하가 방지될 수 있다. 본 발명의 박막 트랜지스터를 평판 표시 장치에 적용할 경우 안정된 전기적 특성에 의해 보다 향상된 화질을 구현할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도로서, 하부 게이트(bottom gate) 구조의 일 예를 도시한다.
기판(10) 상에 버퍼층(11)이 형성되고, 버퍼층(11) 상에 게이트 전극(12)이 형성된다. 게이트 전극(12)을 포함하는 상부에는 게이트 절연층(13) 및 계면 안정화층(14)이 순차적으로 형성되고, 게이트 전극(12)을 포함하는 계면 안정화층(14) 상에는 산화물 반도체로 이루어진 활성층(15)이 형성된다. 활성층(15)의 양측에는 소스 및 드레인 전극(16a 및 16b)이 연결된다.
계면 안정화층(14)은 활성층(15)과 같거나 활성층(15)보다 큰 밴드갭 예를 들어, 3.0 내지 8.0eV의 밴드갭을 갖는 산화물로서, SiOx, SiN, SiOxNy, SiOxCy, SiOxCyHz, SiOxFy, GeOx, GdOx, AlOx, GaOx, SbO, ZrOx, HfOx, TaOx, YOx, VOx, MgOx, CaOx, BaOx, SrOx 및 SOG(spin on glass)로 이루어진 군에서 선택될 수 있다.
활성층(15)은 채널 영역(15a), 소스 영역(15b) 및 드레인 영역(15c)을 제공하며, 채널 영역(15a)이 게이트 전극(12)과 중첩되도록 배치된다. 활성층(15)을 구성하는 산화물 반도체는 산화아연(ZnO)을 포함하며, 갈륨(Ga), 인듐(In), 스태 늄(Sn), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 은(Ag), 구리(Cu), 게르마늄(Ge), 가돌리늄(Gd) 및 바나듐(V) 중 적어도 하나의 이온이 도핑될 수 있다. 활성층(15)은 예를 들어, ZnO, ZnGaO, ZnInO, ZnSnO, GaInZnO, CdO, InO, GaO, SnO, AgO, CuO, GeO, GdO, HfO 등으로 형성될 수 있다.
도 2는 본 발명의 제 2 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도로서, 도 1에 도시된 구조와의 차이점에 대해서만 설명하기로 한다.
도 1의 박막 트랜지스터는 계면 안정화층(14)이 활성층(15)보다 넓게 형성된 구조인 반면, 도 2의 박막 트랜지스터는 계면 안정화층(24)과 활성층(15)이 동일한 크기로 형성된다. 계면 안정화층(24)과 활성층(15)의 측벽이 서로 일치되도록 계면 안정화층(24)과 활성층(15)을 동시에 패터닝할 수 있기 때문에 공정 단계를 감소시킬 수 있다.
도 3은 본 발명의 제 3 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도로서, 도 1 및 도 2에 도시된 구조와의 차이점에 대해서만 설명하기로 한다.
도 1 및 도 2의 박막 트랜지스터는 소스 및 드레인 전극(16a 및 16b)이 활성층(15)과 직접 접촉되는 구조인 반면, 도 3의 박막 트랜지스터는 활성층(15)을 포함하는 상부에 보호층(26)이 형성되고, 보호층(26)에 형성된 콘택홀을 통해 소스 및 드레인 전극(27a 및 27b)이 활성층(15)과 연결된다. 보호층(26)은 아연(Zn), 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 은(Ag), 구리(Cu), 게르마늄(Ge), 가돌리늄(Gd), 바나듐(V), 실리콘(Si) 및 알루미늄(Al)으로 이루어진 군에서 선택된 물질을 포함하는 산화물로 형성될 수 있다.
상기 산화물로 이루어진 보호층(26)은 소스 및 드레인 전극(27a 및 27b)을 형성하는 식각 과정에서 채널 영역(15a)의 활성층(15)을 보호하는 동시에 식각 정지층(etch stop layer)으로 이용될 수 있기 때문에 플라즈마(plasma)나 산 용액(acid chemical)에 의한 활성층(15)의 피해(demage)를 방지한다.
산화물 반도체는 플라즈마에 의해 쉽게 피해를 입거나 산 용액 등에 쉽게 식각된다. 그러므로 보호층이 없는 구조에서는 활성층 상부에 박막을 형성하거나, 형성된 박막을 식각할 때 플라즈마에 의한 피해가 발생되고, 피폭 효과(bombardment effect), 방사 효과(radiation effect) 등에 의해 케리어(carrier)가 증가하는 등의 전기적 특성 변화가 발생된다. 이러한 활성층의 전기적 특성 변화에 의해 박막 트랜지스터의 전기적 특성이 저하되고, 기판 내에서의 특성 산포도가 저하될 수 있다.
도 4는 본 발명의 제 4 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도로서, 도 1 내지 도 3의 박막 트랜지스터는 계면 안정화층(14 및 24)이 활성층(15)의 하부면에 형성된 구조인 반면, 도 4의 박막 트랜지스터는 계면 안정화층(35)이 활성층(34)의 상부면에 형성된다.
도 4를 참조하면, 기판(30) 상에 버퍼층(31)이 형성되고, 버퍼층(31) 상에 게이트 전극(32)이 형성된다. 게이트 전극(32)을 포함하는 상부에는 게이트 절연층(33)이 형성되고, 게이트 전극(32)을 포함하는 게이트 절연층(33) 상에는 산화물 반도체로 이루어진 활성층(34)이 형성된다. 활성층(34) 상에는 계면 안정화층(35)이 형성되고, 계면 안정화층(35) 및 활성층(34)에는 소스 및 드레인 전극(36a 및 36b)이 연결된다.
활성층(24)은 채널 영역(34a), 소스 영역(34b) 및 드레인 영역(34c)을 제공하며, 채널 영역(34a)이 게이트 전극(32)과 중첩되도록 배치된다. 활성층(34)을 구성하는 산화물 반도체는 산화아연(ZnO)을 포함하며, 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 은(Ag), 구리(Cu), 게르마늄(Ge), 가돌리늄(Gd) 및 바나듐(V) 중 적어도 하나의 이온이 도핑될 수 있다.
계면 안정화층(35)은 활성층(34)과 같거나 활성층(34)보다 큰 밴드갭 예를 들어, 3.0 내지 8.0eV의 밴드갭을 갖는 산화물로서, SiOx, SiN, SiOxNy, SiOxCy, SiOxCyHz, SiOxFy, GeOx, GdOx, AlOx, GaOx, SbO, ZrOx, HfOx, TaOx, YOx, VOx, MgOx, CaOx, BaOx, SrOx 및 SOG로 이루어진 군에서 선택될 수 있다. 소스 및 드레인 전극(36a 및 36b)과 활성층(34) 사이에 개재되는 계면 안정화층(35)은 소스 및 드레인 전극(36a 및 36b)과 활성층(34)의 접촉저항이 낮게 유지될 수 있도록 예를 들어, 10 내지 20Å의 두께로 형성되는 것이 바람직하다.
도 5는 본 발명의 제 5 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도로서, 도 1 내지 도 3의 박막 트랜지스터는 계면 안정화층(14 및 24)이 활성층(15)의 하부면에 형성되고, 도 4의 박막 트랜지스터는 계면 안정화층(35)이 활성층(34)의 상부면에 형성된 구조인 반면, 도 5의 박막 트랜지스터는 계면 안정화층(44 및 46)이 활성층(45)의 하부면과 상부면에 각각 형성된다.
도 5를 참조하면, 기판(40) 상에 버퍼층(41)이 형성되고, 버퍼층(41) 상에 게이트 전극(42)이 형성된다. 게이트 전극(42)을 포함하는 상부에는 게이트 절연 층(43)이 형성되고, 게이트 전극(42)을 포함하는 게이트 절연층(43) 상에는 산화물 반도체로 이루어진 활성층(45)이 형성된다. 이 때 활성층(34)의 하부면과 상부면에는 계면 안정화층(44 및 46)이 각각 형성되고, 계면 안정화층(44 및 46) 및 활성층(45)에는 소스 및 드레인 전극(47a 및 47b)이 연결된다.
활성층(45)은 채널 영역(45a), 소스 영역(45b) 및 드레인 영역(45c)을 제공하며, 채널 영역(45a)이 게이트 전극(42)과 중첩되도록 배치된다. 활성층(45)을 구성하는 산화물 반도체는 산화아연(ZnO)을 포함하며, 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 은(Ag), 구리(Cu), 게르마늄(Ge), 가돌리늄(Gd) 및 바나듐(V) 중 적어도 하나의 이온이 도핑될 수 있다.
계면 안정화층(44 및 46)은 활성층(45)과 같거나 활성층(45)보다 큰 밴드갭 예를 들어, 3.0 내지 8.0eV의 밴드갭을 갖는 산화물로서, SiOx, SiN, SiOxNy, SiOxCy, SiOxCyHz, SiOxFy, GeOx, GdOx, AlOx, GaOx, SbO, ZrOx, HfOx, TaOx, YOx, VOx, MgOx, CaOx, BaOx, SrOx 및 SOG로 이루어진 군에서 선택될 수 있다. 활성층(45) 하부면의 계면 안정화층(44)은 활성층(45)을 충분히 보호하고 계면 안정성을 유지할 수 있도록 예를 들어, 50 내지 5000Å의 두께로 형성되는 것이 바람직하고, 활성층(45) 상부면의 계면 안정화층(46)은 소스 및 드레인 전극(47a 및 47b)과 활성층(45)의 접촉저항이 낮게 유지되도록 100Å 이하의 두께, 바람직하게는 10 내지 20Å의 두께로 형성되는 것이 바람직하다.
도 4 및 도 5의 박막 트랜지스터에서 계면 안정화층(35 및 46)은 소스 및 드레인 전극(36a 및 36b, 47a 및 47b)을 형성하는 식각 과정에서 채널 영역(34a 및 45a)의 활성층(34 및 45)을 보호하는 동시에 식각 정지층으로 이용되기 때문에 플라즈마 등에 의한 활성층(34 및 45)의 피해를 방지한다.
그러면 상기와 같이 구성된 본 발명에 따른 박막 트랜지스터의 제조 방법을 도 6a 내지 도 6d를 통해 상세히 설명하면 다음과 같다. 설명의 편의를 위해 도 5의 구조를 예로 들어 설명한다.
도 6a를 참조하면, 기판(40) 상에 게이트 전극(42)을 형성한 후 게이트 전극(42)을 포함하는 상부에 게이트 절연층(43)을 형성한다. 이 때 불순물 확산 등을 방지하기 위해 기판(40) 상에 버퍼층(41)을 형성하고, 버퍼층(41) 상에 게이트 전극(42)을 형성할 수 있다. 기판(40)으로는 실리콘(Si) 등의 반도체 기판, 유리나 플라스틱 등의 절연 기판 또는 금속 기판을 사용할 수 있으며, 게이트 전극(42)은 Al, Cr, MoW 등의 금속으로 형성하고, 게이트 절연층(43)은 SiO2, SiNx, GaO3 등의 절연물로 형성한다.
도 6b를 참조하면, 게이트 절연층(43) 상에 계면 안정화층(44), 산화물 반도체층(45) 및 계면 안정화층(46)을 순차적으로 형성한다. 계면 안정화층(44 및 46)은 활성층(45)과 같거나 활성층(45)보다 큰 밴드갭 예를 들어, 3.0 내지 8.0eV의 밴드갭을 갖는 산화물로서, SiOx, SiN, SiOxNy, SiOxCy, SiOxCyHz, SiOxFy, GeOx, GdOx, AlOx, GaOx, SbO, ZrOx, HfOx, TaOx, YOx, VOx, MgOx, CaOx, BaOx, SrOx 및 SOG로 이루어진 군에서 선택될 수 있다.
실리콘 산화물(SiOx) 및 알루미늄 산화물(AlOx)은 고주파(RF) 또는 직류(DC) 스퍼터링(sputterung) 증착 방법 등의 물리적인 방법으로 증착할 수 있다. 고주파(RF) 스퍼터링 방법으로 알루미늄 산화물(AlOx)을 증착하는 경우 산소비를 4 내지 10%로 조절하면 온도, 게이트 바이어스(DC bias) 등의 스트레스에 대해 신뢰성이 우수한 계면 안정화층(44 및 46)을 얻을 수 있다.
도 6c를 참조하면, 계면 안정화층(46), 산화물 반도체층(45) 및 계면 안정화층(44)을 순차적으로 패터닝하여 산화물 반도체로 이루어진 활성층(45)을 형성한다. 이 때 도 1과 같이 산화물 반도체층(45) 하부의 계면 안정화층(44)은 패터닝하지 않을 수도 있다.
도 6d를 참조하면, 전체 상부에 Mo, MoW, Al, AlAd, AlLiLa 등으로 도전층을 형성한 후 패터닝하여 계면 안정화층(46) 및 활성층(45)과 연결되는 소스 및 드레인 전극(47a 및 47b)을 형성한다. 이 때 도 3에 도시된 바와 같이 활성층을 포함하는 상부에 보호층을 형성하고, 활성층이 노출되도록 보호층에 콘택홀을 형성한 다음 콘택홀이 매립되도록 보호층 상에 도전층을 형성하고 패터닝하여 소스 및 드레인 전극을 형성할 수 있다.
상술한 바와 같이 본 발명의 박막 트랜지스터는 활성층의 일면 또는 양면에 계면 안정화층이 구비된다. 계면 안정화층은 3.0 내지 8.0eV의 밴드갭을 갖는 산화물로 이루어진다. 계면 안정화층의 밴드갭이 활성층(45)의 밴드갭 예를 들어, 3.0eV보다 작으면 전하가 쉽게 빠져 나가기 때문에 채널의 케리어를 효과적으로 이용할 수 없게 되고, 밴드갭이 8.0eV보다 커지면 높은 절연 특성에 의해 전기적 특성이 저하된다. 산화물을 포함하는 계면 안정화층은 게이트 절연층 및 보호층과 동 질성을 갖기 때문에 화학적으로 높은 계면 안정성을 유지하며, 활성층과 같거나 활성층보다 큰 밴드갭을 갖기 때문에 물리적으로 전하 트랩핑을 억제한다.
이 때 전하 트랩핑 억제 효과를 높이기 위해서는 계면 안정화층의 수소 농도를 10+19/㎤ 이하로 조절하는 것이 바람직하다. 계면 안정화층의 수소 농도가 10+19/㎤보다 높으면 수소가 활성층의 표면부로 침투(확산)하여 트랩 역할을 하기 때문에 활성층의 전기적 특성이 저하될 수 있다. 계면 안정화층의 수소 농도를 10+19/㎤ 이하로 조절하기 위해서는 화학 증착 방법보다는 스퍼터링 증착 방법과 같은 물리 증착 방법을 이용하는 것이 바람직하다.
또한, 본 발명의 계면 안정화층은 후속 열처리 과정에서 큐어링(curing) 효과를 높이기 때문에 활성층의 피해를 회복시키는 역할도 한다.
도 7a는 본 발명에 따른 박막 트랜지스터의 신뢰성 측정 결과로서, 물리적인 방법으로 알루미늄 산화물(AlOx)을 증착하여 계면 안정화층을 형성한 경우이다. 온도를 상온에서 100℃로 증가시킨 후에도 문턱전압(Vth), 슬롭 팩터(slop-factor), 오프 전류(off current)가 거의 변화하지 않는 우수한 신뢰성을 나타내었다. 반면, 도 7b는 플라즈마 화학기상증착(PECVD) 방법으로 실리콘 산화물(SiOx)을 증착하여 계면 안정화층을 형성한 경우로서, 온도가 증가함에 따라 문턱전압(Vth)이 음(negative)의 방향으로 변화되고 슬롭 팩터가 열화되었다.
도 8a 및 도 8b는 본 발명에 따른 박막 트랜지스터의 스트레스(stress) 측정 결과로서, 도 8a는 게이트 전극에 15V의 전압(VGS)을 1 시간동안 인가한 경우이고, 도 8b는 게이트 전극에 -15V의 전압(VGS)을 1 시간동안 인가한 경우이다. 도 8a의 경우 0.5V의 문턱전압(Vth) 변화를 나타내었으며, 도 8b의 경우 -0.7V의 문턱전압(Vth) 변화를 나타내었다. 반면, 도 8c는 계면 안정화층을 실리콘 산화물(SiOx)로 형성한 경우로서, 실리콘 산화물(SiOx)은 일반적인 폴리실리콘 박막 트랜지스터 제조에 적용되는 방법으로, 900℃의 온도에서 건식(O2) 또는 습식(H2O) 열산화 방법에 의한 열산화물(SiO2)을 사용하였다. 게이트 전극에 15V의 전압(VGS)을 1 시간동안 인가한 경우 2.1V의 문턱전압(Vth) 변화를, 게이트 전극에 -15V의 전압(VGS)을 1 시간동안 인가한 경우 -2.8V의 문턱전압(Vth) 변화를 나타내었다. 따라서 도 8a 및 도 8b의 결과를 통해 박막 트랜지스터의 신뢰성이 종래에 비해 현저히 개선되었음을 알 수 있다.
본 발명의 박막 트랜지스터는 평판 표시 장치에 적용될 수 있다. 도 9는 본 발명에 따른 박막 트랜지스터를 구비하는 평판 표시 장치의 일 실시예를 설명하기 위한 사시도로서, 화상을 표시하는 표시 패널(100)을 중심으로 개략적으로 설명한다.
표시 패널(100)은 대향하도록 배치된 두 개의 기판(110 및 120)과, 두 개의 기판(110 및 120) 사이에 개재된 액정층(130)으로 이루어지며, 기판(110)에 매트릭스 형태로 배열된 다수의 게이트 선(111)과 데이터 선(112)에 의해 화소 영역(113) 이 정의된다.
게이트 선(111)과 데이터 선(112)이 교차되는 부분의 기판(110)에는 각 화소로 공급되는 신호를 제어하는 박막 트랜지스터(114) 및 박막 트랜지스터(114)와 연결된 화소 전극(115)이 형성된다. 박막 트랜지스터(114)는 도 1 내지 도 5 중 하나의 구조를 가지며, 도 6a 내지 도 6d를 참조하여 설명한 본 발명의 제조 방법에 따라 제조될 수 있다.
또한, 기판(120)에는 컬러필터(121) 및 공통전극(122)이 형성된다. 그리고 기판(110 및 120)의 배면에는 편광판(116 및 123)이 각각 형성되며, 편광판(116)의 하부에는 광원으로서 백 라이트(도시안됨)가 배치된다.
한편, 표시 패널(100)의 화소 영역(113) 주변에는 표시 패널(100)을 구동시키기 위한 구동부(LCD Drive IC; 도시안됨)가 실장된다. 구동부는 외부로부터 제공되는 전기적 신호를 주사 신호 및 데이터 신호로 변환하여 게이트 선과 데이터 선으로 공급한다.
도 10a 및 도 10b는 본 발명에 따른 박막 트랜지스터를 구비하는 평판 표시 장치의 다른 실시예를 설명하기 위한 평면도 및 단면도로서, 화상을 표시하는 표시 패널(200)을 중심으로 개략적으로 설명한다.
도 10a를 참조하면, 기판(210)은 화소 영역(220)과, 화소 영역(220) 주변의 비화소 영역(230)으로 정의된다. 화소 영역(220)의 기판(210)에는 주사 라인(224) 및 데이터 라인(226) 사이에 매트릭스 방식으로 연결된 다수의 유기전계발광 소자(300)가 형성되고, 비화소 영역(230)의 기판(210)에는 화소 영역(220)의 주사 라 인(224) 및 데이터 라인(226)으로부터 연장된 주사 라인(224) 및 데이터 라인(226), 유기전계발광 소자(300)의 동작을 위한 전원공급 라인(도시안됨) 그리고 패드(228)를 통해 외부로부터 제공된 신호를 처리하여 주사 라인(224) 및 데이터 라인(226)으로 공급하는 주사 구동부(234) 및 데이터 구동부(236)가 형성된다.
도 11을 참조하면, 유기전계발광 소자(300)는 애노드 전극(317) 및 캐소드 전극(320)과, 애노드 전극(317) 및 캐소드 전극(320) 사이에 형성된 유기 박막층(319)으로 이루어진다. 유기 박막층(319)은 정공 수송층, 유기발광층 및 전자 수송층이 적층된 구조로 형성되며, 정공 주입층과 전자 주입층이 더 포함될 수 있다. 또한, 유기전계발광 소자(300)의 동작을 제어하기 위한 박막 트랜지스터와 신호를 유지시키기 위한 캐패시터가 더 포함될 수 있다.
박막 트랜지스터는 도 1 내지 도 5 중 하나의 구조를 가지며, 도 6a 내지 도 6d를 참조하여 설명한 본 발명의 제조 방법에 따라 제조될 수 있다. 박막 트랜지스터를 포함하는 유기전계발광 소자(300)를 도 10a 및 도 11을 통해 보다 상세히 설명하면 다음과 같다.
기판(210) 상에 버퍼층(41)이 형성되고, 화소 영역(220)의 버퍼층(41) 상에 게이트 전극(42)이 형성된다. 이 때 화소 영역(220)에는 게이트 전극(42)과 연결되는 주사 라인(224)이 형성되고, 비화소 영역(230)에는 화소 영역(220)의 주사 라인(224)으로부터 연장되는 주사 라인(224) 및 외부로부터 신호를 제공받기 위한 패드(228)가 형성될 수 있다.
게이트 전극(42)을 포함하는 상부에는 게이트 절연층(43)이 형성되고, 게이 트 전극(42)을 포함하는 게이트 절연층(43) 상에는 산화물 반도체로 이루어진 활성층(45)이 형성된다. 활성층(45)의 하부면과 상부면에는 계면 안정화층(44 및 46)이 각각 형성된다.
활성층(45)의 양측에는 소스 및 드레인 전극(47a 및 47b)이 형성된다. 이 때 화소 영역(220)에는 소스 및 드레인 전극(47a 및 47b)과 연결되는 데이터 라인(226)이 형성되고, 비화소 영역(230)에는 화소 영역(220)의 데이터 라인(226)으로부터 연장되는 데이터 라인(226) 및 외부로부터 신호를 제공받기 위한 패드(228)가 형성될 수 있다.
상기와 같이 구성된 유기전계발광 소자(300) 상부에는 표면 평탄화를 위해 평탄화층(48)이 형성되고, 평탄화층(48)에는 소스 또는 드레인 전극(47a 또는 47b)이 노출되도록 비아홀이 형성된다. 그리고 비아홀을 통해 소스 또는 드레인 전극(47a 또는 47b)과 연결되도록 애노드 전극(317)이 형성된다.
애노드 전극(317)의 일부 영역(발광 영역)이 노출되도록 평탄화층(48) 상에 화소 정의막(318)이 형성되고, 노출된 애노드 전극(317) 상에 유기 박막층(319)이 형성된다. 유기 박막층(319)을 포함하는 화소 정의막(318) 상에 캐소드 전극(320)이 형성된다.
도 10b를 참조하면, 상기와 같이 유기전계발광 소자(300)가 형성된 기판(210) 상부에는 화소 영역(220)을 밀봉시키기 위한 봉지 기판(400)이 배치되고, 밀봉재(410)에 의해 봉지 기판(400)이 기판(210)에 합착되어 표시 패널(200)이 완성된다.
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도.
도 2는 본 발명의 제 2 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도.
도 3은 본 발명의 제 3 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도.
도 4는 본 발명의 제 4 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도.
도 5는 본 발명의 제 5 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도.
도 6a 내지 도 6d는 본 발명에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도.
도 7a 및 도 7b는 본 발명에 따른 박막 트랜지스터의 신뢰성 측정 결과를 설명하기 위한 그래프.
도 8a 내지 도 8c는 본 발명에 따른 박막 트랜지스터의 스트레스 측정 결과를 설명하기 위한 그래프.
도 9는 본 발명에 따른 박막 트랜지스터를 구비하는 평판 표시 장치의 일 실시예를 설명하기 위한 사시도.
도 10a 및 도 10b는 본 발명에 따른 박막 트랜지스터를 구비하는 평판 표시 장치의 다른 실시예를 설명하기 위한 평면도 및 단면도.
도 11은 도 10a의 유기전계발광 소자를 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 30, 40, 110, 120, 210: 기판 11, 31, 41: 버퍼층
12, 32, 42: 게이트 전극 13, 33, 43: 게이트 절연층
14, 24, 35, 44, 46: 계면 안정화층
15, 34, 45: 산화물 반도체층 15a, 34a, 45a: 채널 영역
15b, 34b, 45b: 소스 영역 15c, 34c, 45c: 드레인 영역
16a, 36a, 47a: 소스 전극 16b, 36b, 47b: 드레인 전극
26: 보호층 48: 평탄화층
100, 200: 표시 패널 111: 게이트 선
112: 데이터 선 113: 화소 영역
114: 박막 트랜지스터 115: 화소 전극
116, 123: 편광판 121: 컬러필터
122: 공통전극 130: 액정층
220: 화소 영역 224: 주사 라인
226: 데이터 라인 228: 패드
230: 비화소 영역 234: 주사 구동부
236: 데이터 구동부 300: 유기전계발광 소자
317: 애노드 전극 318: 화소 정의막
319: 유기 박막층 320: 캐소드 전극
400: 봉지 기판 410: 밀봉재
Claims (39)
- 기판;상기 기판 상에 형성된 게이트 전극;게이트 절연층에 의해 상기 게이트 전극과 절연되며 산화물 반도체로 이루어진 활성층;상기 활성층과 연결되는 소스 전극 및 드레인 전극; 및상기 활성층의 상부면 및 하부면 중 적어도 일 면에 형성된 계면 안정화층을 포함하며,상기 계면 안정화층이 3.0 내지 8.0eV의 밴드갭을 갖는 산화물로 이루어진 박막 트랜지스터.
- 제 1 항에 있어서, 상기 산화물 반도체가 산화아연(ZnO)을 포함하는 박막 트랜지스터.
- 제 2 항에 있어서, 상기 산화물 반도체에 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 은(Ag), 구리(Cu), 게르마늄(Ge), 가돌리늄(Gd) 및 바나듐(V) 중 적어도 하나의 이온이 도핑된 박막 트랜지스터.
- 제 1 항에 있어서, 상기 활성층을 포함하는 상부에 형성되며 상기 활성층이 노출되도록 콘택홀이 형성된 보호층을 더 포함하며, 상기 소스 전극 및 드레인 전극이 상기 콘택홀을 통해 상기 활성층과 연결되는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 계면 안정화층과 상기 활성층의 측벽이 일치하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 계면 안정화층이 상기 활성층보다 넓게 형성된 박막 트랜지스터.
- 제 1 항에 있어서, 상기 계면 안정화층이 SiOx, SiN, SiOxNy, SiOxCy, SiOxCyHz, SiOxFy, GeOx, GdOx, AlOx, GaOx, SbO, ZrOx, HfOx, TaOx, YOx, VOx, MgOx, CaOx, BaOx, SrOx 및 SOG로 이루어진 군에서 선택된 박막 트랜지스터.
- 제 1 항에 있어서, 상기 계면 안정화층의 수소 농도가 10+19/㎤ 이하인 박막 트랜지스터.
- 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함하는 상부에 게이트 절연층을 형성하는 단계;상기 게이트 절연층 상에 계면 안정화층 및 산화물 반도체층을 형성하는 단 계;상기 산화물 반도체층을 패터닝하여 활성층을 형성하는 단계; 및상기 활성층과 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하며,상기 계면 안정화층을 3.0 내지 8.0eV의 밴드갭을 갖는 산화물로 형성하는 박막 트랜지스터의 제조 방법.
- 제 9 항에 있어서, 상기 계면 안정화층이 SiOx, SiN, SiOxNy, SiOxCy, SiOxCyHz, SiOxFy, GeOx, GdOx, AlOx, GaOx, SbO, ZrOx, HfOx, TaOx, YOx, VOx, MgOx, CaOx, BaOx, SrOx 및 SOG로 이루어진 군에서 선택된 박막 트랜지스터의 제조 방법.
- 제 10 항에 있어서, 상기 계면 안정화층을 물리 증착 방법으로 형성하는 박막 트랜지스터의 제조 방법.
- 제 9 항에 있어서, 상기 산화물 반도체가 산화아연(ZnO)을 포함하는 박막 트랜지스터의 제조 방법.
- 제 12 항에 있어서, 상기 산화물 반도체에 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 은(Ag), 구리(Cu), 게르마늄(Ge), 가돌리 늄(Gd) 및 바나듐(V) 중 적어도 하나의 이온이 도핑된 박막 트랜지스터의 제조 방법.
- 제 9 항에 있어서, 상기 활성층을 형성하는 단계에서 상기 계면 안정화층을 패터닝하는 박막 트랜지스터의 제조 방법.
- 제 9 항에 있어서, 상기 활성층 상에 계면 안정화층을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
- 제 15 항에 있어서, 상기 계면 안정화층을 10 내지 20Å의 두께로 형성하는 박막 트랜지스터의 제조 방법.
- 제 15 항에 있어서, 상기 계면 안정화층이 SiOx, SiN, SiOxNy, SiOxCy, SiOxCyHz, SiOxFy, GeOx, GdOx, AlOx, GaOx, SbO, ZrOx, HfOx, TaOx, YOx, VOx, MgOx, CaOx, BaOx, SrOx 및 SOG로 이루어진 군에서 선택된 박막 트랜지스터의 제조 방법.
- 제 17 항에 있어서, 상기 계면 안정화층을 물리 증착 방법으로 형성하는 박막 트랜지스터의 제조 방법.
- 제 9 항에 있어서, 상기 활성층을 포함하는 상부에 보호층을 형성하는 단계;상기 활성층이 노출되도록 상기 보호층에 콘택홀을 형성하는 단계;상기 콘택홀이 매립되도록 상기 보호층 상에 도전층을 형성하는 단계; 및상기 소스 및 드레인 전극을 형성하기 위하여 상기 도전층을 패터닝하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
- 제 19 항에 있어서, 상기 보호층이 아연(Zn), 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 은(Ag), 구리(Cu), 게르마늄(Ge), 가돌리늄(Gd), 바나듐(V), 실리콘(Si) 및 알루미늄(Al)으로 이루어진 군에서 선택된 물질을 포함하는 산화물로 형성된 박막 트랜지스터의 제조 방법.
- 제 19 항에 있어서, 상기 도전층을 패터닝할 때 상기 보호층을 식각 정지층으로 이용하는 박막 트랜지스터의 제조 방법.
- 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함하는 상부에 게이트 절연층을 형성하는 단계;상기 게이트 절연층 상에 산화물 반도체층 및 계면 안정화층을 형성하는 단계;상기 계면 안정화층 및 산화물 반도체층을 패터닝하여 활성층을 형성하는 단계; 및상기 활성층과 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하며,상기 계면 안정화층을 3.0 내지 8.0eV의 밴드갭을 갖는 산화물로 형성하는 박막 트랜지스터의 제조 방법.
- 제 22 항에 있어서, 상기 산화물 반도체가 산화아연(ZnO)을 포함하는 박막 트랜지스터의 제조 방법.
- 제 23 항에 있어서, 상기 산화물 반도체에 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 은(Ag), 구리(Cu), 게르마늄(Ge), 가돌리늄(Gd) 및 바나듐(V) 중 적어도 하나의 이온이 도핑된 박막 트랜지스터의 제조 방법.
- 제 22 항에 있어서, 상기 계면 안정화층이 SiOx, SiN, SiOxNy, SiOxCy, SiOxCyHz, SiOxFy, GeOx, GdOx, AlOx, GaOx, SbO, ZrOx, HfOx, TaOx, YOx, VOx, MgOx, CaOx, BaOx, SrOx 및 SOG로 이루어진 군에서 선택된 박막 트랜지스터의 제조 방법.
- 제 22 항에 있어서, 상기 계면 안정화층을 물리 증착 방법으로 형성하는 박막 트랜지스터의 제조 방법.
- 제 22 항에 있어서, 상기 계면 안정화층을 10 내지 20Å의 두께로 형성하는 박막 트랜지스터의 제조 방법.
- 다수의 제 1 도전선과 제 2 도전선에 의해 다수의 화소가 정의되고, 각 화소로 공급되는 신호를 제어하는 박막 트랜지스터 및 박막 트랜지스터와 연결된 제 1 전극이 형성된 제 1 기판;제 2 전극이 형성된 제 2 기판; 및상기 제 1 전극과 제 2 전극 사이의 밀봉된 공간에 주입된 액정층을 포함하며,상기 박막 트랜지스터는 상기 제 1 기판 상에 형성된 게이트 전극;게이트 절연층에 의해 상기 게이트 전극과 절연되며 산화물 반도체로 이루어진 활성층;상기 활성층과 연결되는 소스 전극 및 드레인 전극; 및상기 활성층의 상부면 및 하부면 중 적어도 일 면에 형성된 계면 안정화층을 포함하며,상기 계면 안정화층이 3.0 내지 8.0eV의 밴드갭을 갖는 산화물로 이루어진 평판 표시 장치.
- 제 28 항에 있어서, 상기 산화물 반도체가 산화아연(ZnO)을 포함하는 평판 표시 장치.
- 제 29 항에 있어서, 상기 산화물 반도체에 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 은(Ag), 구리(Cu), 게르마늄(Ge), 가돌리늄(Gd) 및 바나듐(V) 중 적어도 하나의 이온이 도핑된 평판 표시 장치.
- 제 28 항에 있어서, 상기 활성층을 포함하는 상부에 형성되며 상기 활성층이 노출되도록 콘택홀이 형성된 보호층을 더 포함하며, 상기 소스 전극 및 드레인 전극이 상기 콘택홀을 통해 상기 활성층과 연결되는 평판 표시 장치.
- 제 28 항에 있어서, 상기 계면 안정화층이 상기 활성층보다 넓게 형성된 평판 표시 장치.
- 제 28 항에 있어서, 상기 계면 안정화층이 SiOx, SiN, SiOxNy, SiOxCy, SiOxCyHz, SiOxFy, GeOx, GdOx, AlOx, GaOx, SbO, ZrOx, HfOx, TaOx, YOx, VOx, MgOx, CaOx, BaOx, SrOx 및 SOG로 이루어진 군에서 선택된 평판 표시 장치.
- 제 1 전극, 유기 박막층 및 제 2 전극으로 이루어진 유기전계발광 소자와, 상기 유기전계발광 소자의 동작을 제어하기 위한 박막 트랜지스터가 형성된 제 1 기판; 및상기 제 1 기판에 대향되도록 배치된 제 2 기판을 포함하며,상기 박막 트랜지스터는 상기 제 1 기판 상에 형성된 게이트 전극;게이트 절연층에 의해 상기 게이트 전극과 절연되며 산화물 반도체로 이루어진 활성층;상기 활성층과 연결되는 소스 전극 및 드레인 전극; 및상기 활성층의 상부면 및 하부면 중 적어도 일 면에 형성된 계면 안정화층을 포함하며,상기 계면 안정화층이 3.0 내지 8.0eV의 밴드갭을 갖는 산화물로 이루어진 평판 표시 장치.
- 제 34 항에 있어서, 상기 산화물 반도체가 산화아연(ZnO)을 포함하는 평판 표시 장치.
- 제 35 항에 있어서, 상기 산화물 반도체에 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 은(Ag), 구리(Cu), 게르마늄(Ge), 가돌리늄(Gd) 및 바나듐(V) 중 적어도 하나의 이온이 도핑된 평판 표시 장치.
- 제 34 항에 있어서, 상기 활성층을 포함하는 상부에 형성되며 상기 활성층이 노출되도록 콘택홀이 형성된 보호층을 더 포함하며, 상기 소스 전극 및 드레인 전극이 상기 콘택홀을 통해 상기 활성층과 연결되는 평판 표시 장치.
- 제 34 항에 있어서, 상기 계면 안정화층이 상기 활성층보다 넓게 형성된 평판 표시 장치.
- 제 34 항에 있어서, 상기 계면 안정화층이 SiOx, SiN, SiOxNy, SiOxCy, SiOxCyHz, SiOxFy, GeOx, GdOx, AlOx, GaOx, SbO, ZrOx, HfOx, TaOx, YOx, VOx, MgOx, CaOx, BaOx, SrOx 및 SOG로 이루어진 군에서 선택된 평판 표시 장치.
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