KR101774992B1 - 표시 기판 및 이의 제조 방법 - Google Patents

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Abstract

표시 기판 및 이의 제조방법에서, 표시 기판은 게이트 패턴을 포함하는 기판 상에 형성된 게이트 절연층, 게이트 전극과 중첩된 제1 영역의 게이트 절연층 상에 형성된 제1 두께부 및 제1 영역과 인접한 제2 영역의 게이트 절연층 상에 형성되고 제1 두께부보다 얇은 제2 두께부를 포함하는 절연 패턴, 제1 영역에 형성된 제1 두께부 상에 형성된 반도체 패턴, 제1 영역의 산화물 반도체 패턴 상에 배치된 에치 스토퍼, 소스 패턴 및 화소 전극을 포함한다. 이에 따라, 생산성 및 표시 기판의 제조 신뢰성을 향상시킬 수 있다.

Description

표시 기판 및 이의 제조 방법{DISPLAY SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 기판 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 산화물 반도체를 포함하는 박막 트랜지스터를 갖는 표시 기판 및 이의 제조 방법에 관한 것이다.
일반적으로, 액정표시패널은 각 화소를 구동하기 위한 스위칭 소자들이 형성된 제1 기판과, 상기 제1 기판과 대향하는 제2 기판과, 상기 제1 및 제2 기판들 사이에 개재된 액정층을 포함한다. 상기 액정표시패널은 상기 액정층에 전압을 인가하여 광의 투과율을 제어하는 방식으로 화상을 표시한다.
상기 액정표시패널의 스위칭 소자는 게이트 전극, 상기 게이트 전극과 절연된 반도체 패턴, 상기 반도체 패턴과 전기적으로 연결되고 서로 이격되어 배치된 소스 전극 및 드레인 전극을 포함한다. 상기 스위칭 소자의 종류는 상기 반도체 패턴에 이용되는 재료의 종류에 따라서, 비정질 실리콘(amorphous silicon, a-Si) 박막 트랜지스터(thin film transistor, TFT), 결정 실리콘 (poly silicon, p-Si) TFT, 산화물 반도체 TFT 등으로 구분할 수 있다.
상기 a-Si TFT는 저비용으로 대형 기판에 균일하게 반도체 패턴을 형성할 수 있는 장점이 있는 반면, 전하의 이동도가 낮아 스위칭 소자의 전기적 특성의 향상에 한계가 있다. 상기 p-Si TFT는 상기 a-Si TFT에 비해서 상대적으로 높은 전하 이동도를 가지고 스위칭 소자의 열화 문제가 낮은 장점이 있는 반면, 제조 공정이 복잡하므로 생산성이 낮은 단점이 있다.
이와 달리, 상기 산화물 반도체 TFT는 저온에서 대면적 기판에 대한 신뢰성이 높고 높은 전하 이동도를 갖기 때문에 상기 a-Si TFT 또는 p-Si TFT의 단점을 모두 극복할 수 있다. 그러나, 상기 산화물 반도체 TFT의 구조를 상기 a-Si TFT 또는 p-Si TFT와 동일하게 적용하는 경우, 상기 산화물 반도체 TFT의 반도체 패턴은 질화 실리콘(SiNx)를 포함하는 하부의 게이트 절연층과 상부의 패시베이션층과 직접적으로 접촉함에 따라 변질되어, 상기 산화물 반도체 TFT의 전기적 특성이 저하될 수 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 산화물 반도체를 포함하는 스위칭 소자의 전기적 특성을 향상시킨 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 제조 신뢰성을 향상시킨 상기 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 기판은 게이트 패턴, 게이트 절연층, 절연 패턴, 산화물 반도체 패턴, 에치 스토퍼, 소스 패턴 및 화소 전극을 포함한다. 상기 게이트 패턴은 기판 상에 형성된 게이트 전극을 포함한다. 상기 게이트 절연층은 상기 게이트 패턴을 포함하는 기판 상에 형성된다. 상기 절연 패턴은 상기 게이트 전극과 중첩된 제1 영역의 상기 게이트 절연층 상에 형성된 제1 두께부 및 상기 제1 영역과 인접한 제2 영역의 상기 게이트 절연층 상에 형성되고 상기 제1 두께부보다 얇은 제2 두께부를 포함한다. 상기 산화물 반도체 패턴은 상기 제1 영역의 상기 제1 두께부 상에 형성된다. 상기 에치 스토퍼는 상기 산화물 반도체 패턴 상에 배치된다. 상기 소스 패턴은 상기 산화물 반도체 패턴과 접촉하는 소스 전극 및 드레인 전극을 포함한다. 상기 화소 전극은 상기 드레인 전극과 콘택한다.
일 실시예에서, 상기 에치 스토퍼의 서로 마주하는 제1 및 제2 단부들이 상기 산화물 반도체 패턴 상에 배치되어 상기 제1 및 제2 단부들 각각과 인접한 상기 산화물 반도체 패턴의 양측 단부들이 상기 에치 스토퍼에 의해서 노출되며, 상기 소스 전극 및 상기 드레인 전극 각각은 상기 제1 및 제2 단부들과 부분적으로 중첩되고 상기 노출된 산화물 반도체 패턴의 양측 단부들과 직접적으로 콘택할 수 있다.
일 실시예에서, 상기 에치 스토퍼의 서로 마주하는 제1 및 제2 단부들은 상기 산화물 반도체 패턴 상에 배치되고, 상기 제1 및 제2 단부들과 수직한 방향에 배치된 상기 에치 스토퍼의 제3 단부 및 제4 단부는 상기 제1 영역에서부터 상기 제2 영역으로 연장되어 상기 절연 패턴의 상기 제2 두께부 상에 배치될 수 있다. 이때, 상기 제1 영역과 상기 제2 영역의 경계에서, 상기 에치 스토퍼는 상기 산화물 반도체 패턴의 측벽들을 커버할 수 있다. 또한, 상기 제3 및 제4 단부들 각각의 식각면은, 상기 제2 영역을 기준으로 상기 제1 영역의 반대 방향에 배치된 제3 영역과 상기 제2 영역 사이의 경계에 배치된 상기 절연 패턴의 식각면과 동일 직선 상에 배치될 수 있다.
일 실시예에서, 상기 절연 패턴 및 상기 에치 스토퍼는 서로 동일한 물질로 형성되고, 상기 게이트 절연층은 상기 절연 패턴과 다른 물질로 형성될 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 기판의 제조 방법은 기판 상에 게이트 라인 및 상기 게이트 라인과 연결된 게이트 전극을 포함하는 게이트 패턴을 형성한다. 상기 게이트 패턴을 포함하는 기판 상에 게이트 절연층, 제1 두께를 갖는 제1 보호층 및 산화물 반도체층을 순차적으로 형성한다. 상기 산화물 반도체층 및 상기 제1 보호층을 식각하여, 상기 게이트 전극과 중첩된 영역에 산화물 반도체 패턴을 형성하고 상기 산화물 반도체 패턴과 인접한 영역의 상기 제1 보호층을 상기 제1 두께보다 얇은 제2 두께로 형성한다. 상기 산화물 반도체 패턴에 형성된 기판 상에 제2 보호층을 형성하고, 부분적으로 식각된 상기 제1 보호층 및 상기 제2 보호층을 식각하여, 상기 중첩된 영역에 절연 패턴과 상기 산화물 반도체 패턴 상에 에치 스토퍼를 형성한다. 상기 산화물 반도체 패턴과 접촉하는 소스 전극 및 드레인 전극을 포함하는 소스 패턴을 형성한 후, 상기 드레인 전극과 콘택하는 화소 전극을 형성한다.
일 실시예에서, 상기 제1 보호층은 상기 산화물 반도체층을 식각하는 식각액과 동일한 식각액을 이용하여 습식 식각하여, 상기 산화물 반도체 패턴과 인접한 영역의 부분적으로 식각된 제1 보호층이 상기 제1 두께보다 얇은 제2 두께를 가질 수 있다. 이때, 상기 식각액은 불소(F)를 포함할 수 있다.
일 실시예에서, 상기 산화물 반도체층 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 산화물 반도체층을 식각하여 상기 산화물 반도체 패턴을 형성한 후, 상기 포토레지스트 패턴 및 상기 산화물 반도체 패턴을 식각 방지막으로 이용하여 상기 제1 보호층을 부분적으로 제거함으로써 부분적으로 식각된 제1 보호층을 형성할 수 있다.
일 실시예에서, 상기 제2 보호층 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 제2 보호층을 식각하여 상기 에치 스토퍼를 형성한 후, 상기 포토레지스트 패턴 및 상기 산화물 반도체 패턴을 식각 방지막으로 이용하여 상기 부분적으로 식각된 제1 보호층을 패터닝하여 상기 절연 패턴을 형성할 수 있다.
일 실시예에서, 상기 제1 보호층 및 제2 보호층은 서로 동일한 물질을 포함하고, 상기 게이트 절연층은 상기 제1 및 제2 보호층들과 다른 물질을 포함할 수 있다.
일 실시예에서, 상기 제1 두께는 500Å이고, 상기 제2 두께는 300Å 내지 450Å이며, 상기 제2 보호층의 두께는 500Å일 수 있다.
이와 같은 표시 기판 및 이의 제조 방법에 따르면, 산화물 반도체를 포함하는 반도체 패턴과 게이트 절연층 사이의 직접적인 접촉을 방지하기 위해서 상기 반도체 패턴과 상기 게이트 절연층 사이에 삽입하는 보호층의 두께를 상기 반도체 패턴을 형성하는 공정에서 소정 두께 제거한다. 이에 따라, 상기 반도체 패턴 상에 에치 스토퍼를 형성하는 공정에서, 최초의 제1 두께보다 얇은 제2 두께를 갖는 상기 보호층을 상기 에치 스토퍼와 함께 패터닝할 수 있다. 상기 반도체 패턴과 상기 게이트 절연층 사이에는 상기 보호층이 제1 두께를 갖도록 유지되면서 상기 에치 스토퍼를 형성하는 공정에서 불필요한 부분은 상기 제2 두께를 갖도록 형성한 후에 제거할 수 있다. 이에 따라, 절연 패턴이 형성되어 상기 반도체 패턴과 상기 게이트 절연층의 직접적인 접촉은 방지하여 스위칭 소자의 전기적 특성을 저하시키지 않으면서도 상기 에치 스토퍼 및 상기 보호층의 패터닝 시간을 단축시킬 수 있다. 또한, 상기 에치 스토퍼 및 상기 보호층의 패터닝 공정의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1의 I-I' 라인 및 II-II' 라인을 따라 절단한 단면도이다.
도 3a는 도 1의 스위칭 소자를 확대한 확대 평면도이다.
도 3b는 도 3a의 II-II' 라인을 따라 절단한 단면도이다.
도 4a 및 도 4b는 도 2에 도시된 표시 기판의 게이트 패턴을 형성하는 단계를 설명하기 위한 평면도 및 단면도이다.
도 5a 및 도 5b는 도 2에 도시된 표시 기판의 산화물 반도체 패턴을 형성하는 단계를 설명하기 위한 평면도 및 단면도이다.
도 6a 및 도 6b는 도 2에 도시된 표시 기판의 절연 패턴 및 에치 스토퍼를 형성하는 단계를 설명하기 위한 평면도 및 단면도이다.
도 7a 및 도 7b는 도 2에 도시된 표시 기판의 소스 패턴을 형성하는 단계를 설명하기 위한 평면도 및 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다. 먼저, 도 1 및 도 2를 참조하여 본 발명의 표시 기판의 평면 구조 및 단면 구조를 설명한 후, 도 3a 및 도 3b를 참조하여 표시 기판의 스위칭 소자의 평면 및 단면 구조들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 표시 기판의 평면도이다.
도 1을 참조하면, 본 실시예에 따른 표시 기판(100)은 기판(110) 상에 형성된 게이트 라인(121), 데이터 라인(161), 스위칭 소자(TR) 및 화소 전극(180)을 포함한다.
상기 게이트 라인(121)은 상기 기판(110)의 제1 방향(D1)을 따라 연장되고, 상기 데이터 라인(161)은 상기 제1 방향(D1)과 다른 제2 방향(D2)을 따라 연장된다. 일례로, 상기 제2 방향(D2)은 상기 제1 방향(D1)과 수직한 방향일 수 있다. 상기 게이트 라인(121)의 일단부는 게이트 단부 전극(125)과 연결되고, 상기 게이트 단부 전극(125)은 게이트 패드 전극(182)과 전기적으로 연결된다.
상기 스위칭 소자(TR)는 상기 게이트 라인(121), 상기 데이터 라인(161) 및 상기 화소 전극(180)과 전기적으로 연결된다. 상기 스위칭 소자(TR)는 상기 게이트 라인(121)과 연결된 게이트 전극(123), 상기 데이터 라인(161)과 연결된 소스 전극(163), 상기 소스 전극(163)과 이격된 드레인 전극(165), 산화물 반도체 패턴(140) 및 에치 스토퍼(150)를 포함한다.
상기 산화물 반도체 패턴(140) 및 상기 에치 스토퍼(150)의 하부에는 절연 패턴(133, 도 2 참조)이 형성된다. 상기 산화물 반도체 패턴(140)은 상기 게이트 전극(123)과 중첩되는 영역에 형성된다. 상기 산화물 반도체 패턴(140)은 평면적으로 사각형을 가질 수 있다. 상기 에치 스토퍼(150)는 상기 제1 방향(D1)으로 상기 산화물 반도체 패턴(140)의 상기 제1 방향(D1)의 길이보다 짧게 형성되어, 상기 산화물 반도체 패턴(140)의 상기 제1 방향(D1)에 서로 마주하도록 배치된 양측 단부들을 노출시킬 수 있다. 상기 소스 전극(163) 및 상기 드레인 전극(165)은 상기 에치 스토퍼(150)의 상기 제1 방향(D1)으로 서로 마주하는 양측 단부들 각각과 중첩된다. 상기 에치 스토퍼(150)는 상기 제2 방향(D2)으로 상기 산화물 반도체 패턴(140)의 상기 제2 방향(D2)의 길이보다 길게 형성되어, 상기 산화물 반도체 패턴(140)의 상기 제2 방향(D2)에 서로 마주하도록 배치된 양측 단부들을 커버할 수 있다.
상기 화소 전극(180)은 상기 드레인 전극(165)의 일단부와 콘택한다. 이에 따라, 상기 화소 전극(180)은 상기 스위칭 소자(TR)와 전기적으로 연결될 수 있다.
도 2는 도 1의 I-I' 라인 및 II-II' 라인을 따라 절단한 단면도이다.
도 1과 함께 도 2를 참조하면, 상기 게이트 라인(121) 및 상기 게이트 전극(123)이 상기 기판(110) 바로 위에 형성된다. 서로 동일한 금속층으로 형성된 상기 게이트 라인(121) 및 상기 게이트 전극(123)을 　게이트 패턴　으로 정의한다. 상기 게이트 패턴은 상기 게이트 단부 전극(125)을 더 포함할 수 있다.
상기 표시 기판(100)은 게이트 절연층(131)을 포함한다. 상기 게이트 절연층(131)은 상기 게이트 패턴을 포함하는 기판(110) 상에 형성되어 상기 게이트 라인(121) 및 상기 게이트 전극(123)을 커버하고, 상기 게이트 단부 전극(125)의 일부를 노출시킬 수 있다. 본 실시예에서, 상기 게이트 절연층(131)은 질화 실리콘을 포함할 수 있다. 이와 달리, 상기 게이트 절연층(131)은 산화 실리콘층일 수 있다. 상기 게이트 절연층(131)은 상기 기판(110)의 전면에 균일하게 형성될 수 있다. 상기 게이트 절연층(131)의 두께는 약 500Å일 수 있다. 상기 게이트 절연층(131)은 질화 실리콘층인 경우가 산화 실리콘층인 경우에 비해서 상대적으로 용이하게 균일한 박막을 형성할 수 있고, 상기 박막의 형성 속도 또한 빠를 수 있다.
상기 절연 패턴(133)은 상기 게이트 절연층(131) 상에 형성된다. 구체적으로, 상기 절연 패턴(133)은 상기 게이트 전극(123)과 중첩된 영역의 상기 게이트 절연층(131) 상에 형성된다. 본 실시예에서, 상기 절연 패턴(133)은 산화 실리콘을 포함할 수 있다. 상기 절연 패턴(133)은 서로 다른 두께를 갖는 제1 두께부(132a) 및 제2 두께부(132b)를 포함한다. 상기 절연 패턴(133)의 구체적인 설명은 도 3a 및 도 3b를 참조하여 후술한다.
상기 산화물 반도체 패턴(140)은 상기 절연 패턴(133)의 상기 제1 두께부(132a) 상에 형성된다. 상기 산화물 반도체 패턴(140)은 금속 산화물을 포함한다. 예를 들어, 상기 금속 산화물은 갈륨(Ga), 인듐(In), 주석(Sn) 또는 아연(Zn) 산화물을 포함할 수 있다. 또한, 상기 금속 산화물은 리튬(Li), 베릴륨(Be), 나트륨(Na), 마그네슘(Mg), 칼슘(Ca), 스칸듐(Sc), 티탄(Ti), 바나듐(V), 망간(Mn), 철(Fe), 니켈(Ni), 구리(Cu), 이트륨(Y), 지르코늄(Zr), 니오브(Nb), 루테늄(Ru), 팔라듐(Pd), 카드뮴(Cd), 탄탈(Ta), 텅스텐(W), 붕소(B), 탄소(C), 질소(N), 플루오르(F), 알루미늄(Al), 규소(Si), 인(P), 게르마늄(Ge) 등을 더 포함할 수 있다. 보다 구체적으로, 상기 산화물 반도체 패턴(140)은 갈륨 산화물(Gallium Oxide), 인듐 산화물(Indium Oxide), 주석 산화물(Tin Oxide), 아연 산화물(Zinc Oxide) 등의 단일 산화물이나, 갈륨 인듐 아연 산화물(Gallium Indium Zinc Oxide: Ga2O3-In2O3-ZnO, GIZO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide: In2O3-Ga2O3-SnO), 인듐 아연 산화물(Indium Zinc Oxide: In2O3-Zn2O3), 아연 알루미늄 산화물(Zinc Aluminium Oxide: Zn2O3-Al2O3) 등의 다원계의 금속 산화물을 포함할 수 있다.
상기 에치 스토퍼(150)는 상기 산화물 반도체 패턴(140)을 포함하는 상기 기판(110) 상에 형성된다. 본 실시예에서, 상기 에치 스토퍼(150)는 산화 실리콘을 포함할 수 있다. 상기 에치 스토퍼(150)의 두께는 약 500Å일 수 있다. 상기 에치 스토퍼(150)는 상기 소스 전극(163) 및 상기 드레인 전극(165)을 형성하는 공정 중에 상기 산화물 반도체 패턴(140)이 손상되는 것을 방지할 수 있다.
상기 소스 전극(163) 및 상기 드레인 전극(165)은 상기 에치 스토퍼(150)가 형성된 상기 기판(110) 상에 형성되어, 상기 에치 스토퍼(150), 상기 산화물 반도체 패턴(140) 및 상기 게이트 절연층(131)과 직접적으로 접촉할 수 있다. 서로 동일한 금속층으로 형성된 상기 소스 전극(163) 및 상기 드레인 전극(165)을 　소스 패턴　으로 정의한다. 상기 소스 패턴은 상기 데이터 라인(161)을 더 포함할 수 있다. 상기 소스 패턴은 순차적으로 형성된 제1 금속층(L1) 및 제2 금속층(L2)을 포함할 수 있다. 상기 제1 금속층(L1)은 티타늄(Ti)을 포함하고, 상기 제2 금속층(L2)은 구리(Cu)를 포함할 수 있다. 상기 소스 패턴에서 실질적으로 신호를 전달하는 층은 상기 제2 금속층(L2)이고, 상기 제1 금속층(L1)은 상기 제1 금속층(L1)과 하부층 사이의 접착력을 향상시킬 수 있다.
상기 표시 기판(100)은 패시베이션층(170)을 더 포함할 수 있다. 상기 패시베이션층(170)은 상기 스위칭 소자(TR)를 커버하고, 상기 드레인 전극(165)의 일단부를 노출시키는 콘택홀(CNT)을 포함한다. 상기 패시베이션층(170)은 상기 게이트 단부 전극(125)을 노출시키는 상기 게이트 절연층(131)의 홀과 대응하는 영역에 형성된 홀을 더 포함할 수 있다. 상기 게이트 절연층(131) 및 상기 패시베이션층(170)의 홀들을 통해서, 상기 게이트 단부 전극(125)의 일부가 노출될 수 있다.
상기 패시베이션층(170)을 포함하는 상기 기판(110) 상에 상기 화소 전극(180) 및 상기 게이트 패드 전극(182)이 형성될 수 있다. 상기 화소 전극(180)은 상기 콘택홀(CNT)을 통해서 상기 스위칭 소자(TR)와 전기적으로 연결된다. 상기 게이트 패드 전극(182)은 상기 게이트 절연층(131) 및 상기 패시베이션층(170)의 홀들을 통해서 상기 게이트 단부 전극(125)과 전기적으로 연결된다.
이하에서는, 도 3a 및 도 3b를 참조하여 상기 스위칭 소자(TR)의 구조에 대해서 보다 구체적으로 설명하기로 한다.
도 3a는 도 1의 스위칭 소자를 확대한 확대 평면도이다.
도 3b는 도 3a의 II-II' 라인을 따라 절단한 확대 단면도이다.
도 3a 및 도 3b를 참조하면, 상기 절연 패턴(133)의 상기 제1 두께부(132a)는 상기 게이트 전극(123)과 중첩된 영역 중에서 제1 영역(R1)의 상기 게이트 절연층(131) 상에 형성된다. 상기 제1 영역(R1)은 실질적으로 상기 산화물 반도체 패턴(140)이 형성된 영역과 동일한 영역이다. 층상 구조를 보면, 상기 제1 영역(R1)에는 상기 게이트 절연층(131), 상기 제1 두께부(132a), 상기 산화물 반도체 패턴(140), 상기 에치 스토퍼(150) 및 상기 패시베이션층(170)이 순차적으로 배치된 구조를 갖는다.
상기 제2 두께부(132b)는 상기 제1 영역(R1)과 인접한 제2 영역(R2)의 상기 게이트 절연층(131) 상에 형성된다. 구체적으로, 상기 제2 영역(R2)은 상기 제1 영역(R1)을 기준으로 상기 제1 영역(R1)의 상기 제2 방향(D2)에 배치된 영역으로서, 상기 제1 영역(R1)의 양측 영역들 모두를 상기 "제2 영역(R2)"으로 정의한다. 층상 구조를 보면, 상기 제2 영역(R2)에는 상기 게이트 절연층(131), 상기 제2 두께부(132b), 상기 에치 스토퍼(150) 및 상기 패시베이션층(170)이 순차적으로 배치된 구조를 갖는다. 상기 제2 두께부(132b)는 상기 제1 두께부(132a)의 제1 두께(t1)보다 얇은 제2 두께(t2)를 갖는다. 상기 제1 두께(t1)는 약 500Å이고, 상기 제2 두께(t2)는 약 300Å 내지 약 450Å일 수 있다.
상기 에치 스토퍼(150)의 제1 단부(ED1)는 상기 제1 영역(R1)에 배치되고, 상기 제1 단부(ED1)의 상기 제1 방향(D1)에 배치되어 상기 제1 단부(ED1)와 마주하는 제2 단부(ED2) 또한 상기 제1 영역(R1)에 배치된다. 따라서, 상기 제1 및 제2 단부들(ED1, ED2) 모두 상기 산화물 반도체 패턴(140) 상에 배치되고, 상기 산화물 반도체 패턴(140)은 상기 에치 스토퍼(150)에 의해 노출된다.
상기 제1 및 제2 단부들(ED1, ED2)의 상기 제2 방향(D2)에 배치된 상기 에치 스토퍼(150)의 제3 단부(ED3)는 상기 제1 영역(R1)에서부터 상기 제2 영역(R2)으로 연장된다. 상기 제3 단부(ED3)의 상기 제2 방향(D2)에 배치되어 상기 제3 단부(ED3)와 마주하는 상기 에치 스토퍼(150)의 제4 단부(ED4)도 상기 제1 영역(R1)에서부터 상기 제2 영역(R2)으로 연장된다. 이에 따라, 상기 제3 및 제4 단부들(ED3, ED4)은 상기 제2 두께부(132b) 상에 배치된다. 상기 제1 영역(R1)과 상기 제2 영역(R2)의 경계에서 상기 에치 스토퍼(150)는 상기 산화물 반도체 패턴(140)의 측벽들을 커버할 수 있다. 상기 제3 단부(ES)의 식각면은 상기 제2 영역(R2)을 기준으로 상기 제1 영역(R1)의 반대 방향에 배치된 제3 영역(R3)과 상기 제2 영역(R2) 사이의 경계에 배치된 상기 절연 패턴(133)의 식각면(ETF)과 동일 직선 상에 배치될 수 있다. 상기 절연 패턴(133)의 식각면(ETF)은 상기 제2 두께부(132b)의 식각면과 실질적으로 동일하다. 상기 에치 스토퍼(150)는 제3 두께(t3)로 균일하게 형성된다. 상기 제3 두께(t3)는 약 500Å일 수 있다.
상기 제1 및 제2 단부들(ED1, ED2) 각각과 인접한 상기 산화물 반도체 패턴(140)의 양측 단부들이 상기 에치 스토퍼(150)에 의해 노출되고, 상기 노출된 산화물 반도체 패턴(140)의 양측 단부들 각각이 상기 소스 전극(163) 및 상기 드레인 전극(165)과 직접적으로 콘택할 수 있다.
이하, 도 4a 내지 도 7a 및 도 4b 내지 도 7b를 참조하여 도 2에 도시된 표시 기판의 제조 방법을 설명하기로 한다.
도 4a 및 도 4b는 도 2에 도시된 표시 기판의 게이트 패턴을 형성하는 단계를 설명하기 위한 평면도 및 단면도이다.
구체적으로, 도 4a는 게이트 패턴, 게이트 절연층, 제1 보호층 및 반도체층을 형성하는 단계들을 설명하기 위한 평면도이고, 도 4b는 도 4a의 III-III' 라인 및 IV-IV' 라인을 따라 절단한 단면도이다.
도 4a 및 도 4b를 참조하면, 상기 기판(110) 상에 상기 게이트 패턴을 형성한다.
상기 게이트 패턴은 상기 기판(110) 상에 게이트 금속층을 형성하고, 상기 게이트 금속층을 제1 마스크(미도시)를 이용하여 패터닝함으로써 형성할 수 있다. 상기 게이트 금속층은 구리층을 포함할 수 있다. 이와 달리, 상기 게이트 금속층은 티타늄층 및 구리층이 순차적으로 형성된 이중층 구조일 수 있다.
상기 게이트 절연층(131)을 상기 게이트 패턴을 포함하는 상기 기판(110) 상에 형성한다. 이어서, 제1 보호층(132)을 상기 게이트 절연층(131)을 포함하는 상기 기판(110) 상에 형성한다. 상기 제1 보호층(132)은 산화 실리콘을 포함할 수 있다. 상기 제1 보호층(132)은 상기 제1 두께(t1)로 상기 게이트 절연층(131)을 포함하는 상기 기판(110)의 전면에 균일하게 형성될 수 있다. 상기 제1 보호층(132) 상에 반도체층(142)을 형성한다. 상기 반도체층(142)은 금속 산화물을 포함할 수 있다.
이어서, 상기 게이트 절연층(131), 상기 제1 보호층(132) 및 상기 반도체층(142)이 순차적으로 형성된 상기 기판(110) 상에 제1 포토 패턴(10)을 형성한다. 상기 제1 포토 패턴(10)은 상기 반도체층(142) 상에 포토레지스트층을 형성하고, 상기 포토레지스트층을 제2 마스크(200)를 이용하여 패터닝함으로써 형성할 수 있다. 상기 제2 마스크(200)는 제1 차광부(210)와 제1 개구부(220)를 포함하고, 상기 포토레지스트층이 포지티브형인 경우에 현상액에 의해서 상기 제1 차광부(210)와 대응하는 영역의 포토레지스트층만이 잔류하여 상기 제1 포토 패턴(10)이 형성된다. 상기 포토레지스트층이 네가티브형인 경우, 상기 제2 마스크(200)의 상기 제1 차광부(210)와 상기 제1 개구부(220)는 서로 대체될 수 있다. 상기 제1 포토 패턴(10)은 상기 게이트 전극(123)과 중첩되는 영역 중에서 상기 제1 영역(R1, 도 3a 및 도 3b 참조)에 형성된다.
도 5a 및 도 5b는 도 2에 도시된 표시 기판의 산화물 반도체 패턴을 형성하는 단계를 설명하기 위한 평면도 및 단면도이다.
구체적으로, 도 5a는 산화물 반도체 패턴 및 부분 식각층을 형성하는 단계들을 설명하기 위한 평면도이고, 도 5b는 도 5a의 V-V' 라인 및 VI-VI' 라인을 따라 절단한 단면도이다.
도 5a 및 도 5b를 참조하면, 상기 제1 포토 패턴(10)을 식각 방지막으로 이용하여 상기 반도체층(142)을 패터닝한다.
상기 반도체층(142)은 식각액을 이용하여 습식 식각을 통해서 패터닝한다. 상기 식각액은 불소(F)를 포함할 수 있다. 불소를 포함하는 화합물의 구체적인 예로서는, 불화나트륨(NaF), 불화수소나트륨(NaHF2), 불화암모늄(NH4F), 불화수소암모늄(NH4HF2), 붕불화암모늄(NH4BF4), 불화칼륨(KF), 불화수소칼륨(KHF2), 불화알루미늄(AlF3), 불화붕소산(HBF4), 불화리튬(LiF), 붕불화칼륨(KBF4), 불화칼슘(CaF2)등을 들 수 있다. 상기 식각액은 상기 화합물들 중에서 적어도 하나를 포함할 수 있다. 상기 반도체층(142)이 패터닝되어 상기 제1 영역(R1)에 상기 산화물 반도체 패턴(140)이 형성된다.
상기 산화물 반도체 패턴(140)을 형성하는 공정에서 상기 식각액으로 오버 에치(over etch)하면, 상기 산화물 반도체 패턴(140)이 형성된 후 상기 제1 보호층(132)이 소정 두께 제거된다. 상기 식각액에 포함된 불소 이온(F-)에 의해서 상기 산화물 반도체 패턴(140)과 다른 물질로 형성된 상기 제1 보호층(132)이 상기 식각액에 의해서 제거될 수 있다.
이에 따라, 상기 산화물 반도체 패턴(140)의 하부의 상기 제1 보호층(132)은 초기의 두께인 상기 제1 두께(t1)를 갖는 제1 두께 패턴(TH1)이 되고, 상기 산화물 반도체 패턴(140)이 형성된 영역을 제외한 모든 영역 상의 상기 제1 보호층(132)은 상기 제1 두께(t1)보다 얇은 상기 제2 두께(t2)를 갖는 제2 두께 패턴(TH2)이 된다. 이하에서는, 상기 제1 보호층(132)이 부분적으로 식각되어 상기 제1 두께(t1)를 갖는 부분과 상기 제2 두께(t2)를 갖는 부분을 모두 포함하는 층을 "부분 식각층(134)"으로 지칭하여 설명하고, 상기 부분 식각층(134)이 상기 제1 및 제2 두께 패턴들(TH1, TH2)을 포함할 수 있다. 구체적으로는, 상기 제1 두께 패턴(TH1)은 상기 제1 영역(R1)에 형성되고, 상기 제2 두께 패턴(TH2)은 상기 제2 영역(R2, 도 3a 및 도 3b 참조) 및 상기 제3 영역(R3, 도 3a 및 도 3b 참조)에 형성될 수 있다.
이어서, 상기 부분 식각층(134)이 형성된 상기 기판(110) 상에 제2 보호층(152)을 형성한다. 상기 제2 보호층(152)은 산화 실리콘을 포함할 수 있다.
도 6a 및 도 6b는 도 2에 도시된 표시 기판의 절연 패턴 및 에치 스토퍼를 형성하는 단계를 설명하기 위한 평면도 및 단면도이다.
구체적으로, 도 6a는 에치 스토퍼를 형성하는 단계를 설명하기 위한 평면도이고, 도 6b는 도 6a의 VII-VII' 라인 및 VIII-VIII' 라인을 따라 절단한 단면도이다.
도 6a 및 도 6b를 참조하면, 상기 제2 보호층(152)을 포함하는 상기 기판(110) 상에 포토레지스트층을 형성하고, 상기 포토레지스트층을 패터닝하여 제2 포토 패턴(20)을 형성한다.
상기 제2 포토 패턴(20)은 제2 차광부(310)와 제2 개구부(320)를 포함하는 제3 마스크(300)를 이용하여 형성할 수 있다. 상기 제2 포토 패턴(20)은 상기 제1 방향(D1)으로의 상기 산화물 반도체 패턴(140)의 양측 단부들은 노출시키고, 상기 제2 방향(D2)으로의 상기 산화물 반도체 패턴(140)의 양측 단부들은 커버하도록 상기 제1 영역(R1)의 일부와 상기 제2 영역(R2)에 형성된다.
상기 제2 포토 패턴(20)을 식각 방지막으로 이용하여 상기 제2 보호층(152)을 식각하여 상기 에치 스토퍼(150)를 형성한다. 상기 제2 보호층(152)을 형성하는 공정은 건식 가스를 이용한 건식 식각 공정을 통해서 수행할 수 있다. 이때, 상기 제1 영역(R1)의 상기 제2 보호층(152)이 제거되어 상기 산화물 반도체 패턴(140)의 양측단부들이 노출되더라도 상기 식각 가스는 상기 산화물 반도체 패턴(140)을 식각할 수 있는 성분을 포함하고 있지 않으므로 상기 식각 가스는 상기 산화물 반도체 패턴(140)을 제거하지 않는다.
상기 식각 각스는 상기 제2 보호층(152)이 제거되어 노출되는 상기 부분 식각층(134) 또한 제거할 수 있다. 상기 식각 가스에 의해서 상기 부분 식각층(134)의 상기 제2 두께 패턴(TH2)의 일부가 제거되어 상기 게이트 절연층(131)이 노출된다. 이때, 상기 산화물 반도체 패턴(140)의 하부에 형성된 상기 제1 두께 패턴(TH1)은 상기 산화물 반도체 패턴(140)이 식각 방지막이 되어 상기 게이트 절연층(131) 상에 잔류할 수 있다. 상기 제1 두께(t1)를 갖는 상기 제1 보호층(132)의 일부를 제거하여 상기 부분 식각층(134)의 상기 제2 두께 패턴(TH2)를 형성한 후에, 상기 식각 가스가 상기 제2 보호층(152)을 식각하는 공정에서 상기 제2 두께 패턴(TH2)을 식각함으로써 상기 제1 두께(t1)를 갖는 상기 제1 보호층(132)을 상기 제2 보호층(152)과 함께 식각하는 것에 비해서 상대적으로 빨리 패터닝 공정을 수행할 수 있다.
상기 제2 포토 패턴(20)을 식각 방지막으로 상기 제2 보호층(152) 및 상기 부분 식각층(134)을 식각하므로 상기 제2 보호층(152)의 식각면은 상기 부분 식각층(134)의 식각면과 실질적으로 동일할 수 있다. 이에 따라, 상기 제2 영역(R2)과 상기 제3 영역(R3) 사이의 경계에 배치된 상기 부분 식각층(134)의 식각면(ETF, 도 3b 참조)은 상기 에치 스토퍼(150)의 식각면과 동일 직선 상에 배치될 수 있다. 상기 부분 식각층(134)의 식각면(ETF)는 실질적으로 상기 부분 식각층(134)이 패터닝되어 형성하는 상기 절연 패턴(133)의 식각면이고, 보다 구체적으로는 상기 절연 패턴(133)의 제2 두께부(132b)의 식각면일 수 있다.
상기 제1 방향(D1)으로는, 상기 제2 포토 패턴(20)의 양측 측벽들의 측벽면들이 상기 에치 스토퍼(150)의 식각면과 실질적으로 동일할 수 있다. 또한, 상기 제1 방향(D1)으로의 상기 산화물 반도체 패턴(140)의 양측 측벽들의 측벽면들이 상기 에치 스토퍼(150)의 식각면과 실질적으로 동일할 수 있다.
한편, 상기 게이트 단부 전극(125) 상의 상기 제2 두께 패턴(TH2) 및 상기 2 보호층(150)도 제거되어, 상기 게이트 단부 전극(125) 상의 상기 게이트 절연층(131)이 노출된다.
도 7a 및 도 7b는 도 2에 도시된 표시 기판의 소스 패턴을 형성하는 단계를 설명하기 위한 평면도 및 단면도이다.
구체적으로, 도 7a는 소스 패턴을 형성하는 단계를 설명하기 위한 평면도이고, 도 7b는 도 7a의 IX-IX' 라인 및 X-X' 라인을 따라 절단한 단면도이다.
도 7a 및 도 7b를 참조하면, 상기 에치 스토퍼(150)를 포함하는 상기 기판(110) 상에 상기 소스 패턴을 형성한다.
상기 소스 패턴은 상기 에치 스토퍼(150)를 포함하는 상기 기판(110) 상에 상기 제1 층(L1) 및 상기 제2 층(L2)을 포함하는 데이터 금속층을 형성하고, 상기 데이터 금속층을 제4 마스크(미도시)를 이용하여 패터닝함으로써 형성할 수 있다. 상기 제1 층(L1)은 티타늄을 포함하고, 상기 제2 층(L2)은 구리를 포함할 수 있다. 상기 소스 패턴을 형성하는 공정 중에서, 상기 소스 전극(163)과 상기 드레인 전극(165) 사이의 상기 데이터 금속층이 식각될 때 상기 에치 스토퍼(150)는 상기 산화물 반도체 패턴(140)이 손상되는 것을 방지할 수 있다.
이어서, 상기 소스 패턴을 포함하는 상기 기판(110) 상에 상기 패시베이션층(170)을 형성한다. 상기 패시베이션층(170)은 제5 마스크(미도시)를 이용하여 패터닝하여 상기 드레인 전극(165)의 일단부를 노출시키는 상기 콘택홀(CNT)을 형성한다. 이때, 상기 게이트 단부 전극(125) 상의 상기 패시베이션층(170) 및 상기 게이트 절연층(131)이 제거되어 상기 게이트 단부 전극(125)을 부분적으로 노출시킬 수 있다.
상기 패시베이션층(170)을 패터닝한 후, 상기 기판(110) 상에 투명 전극층을 형성하고, 상기 투명 전극층을 제6 마스크(미도시)를 이용하여 식각하여 상기 화소 전극(180) 및 상기 게이트 패드 전극(182)을 형성한다.
이에 따라, 도 1 및 도 2에 도시된 상기 표시 기판(100)이 제조될 수 있다.
이상에서 상세하게 설명한 바에 의하면, 산화물 반도체 패턴을 형성하는 공정에서 초기의 제1 두께보다 얇은 제2 두께를 갖는 보호층을 형성한 후, 에치 스토퍼를 형성하는 공정에서 상기 보호층 중에서 상기 제2 두께를 갖는 부분을 제거함으로써 상기 보호층의 패터닝 시간을 단축시키면서도 스위칭 소자의 전기적 특성을 저하시키지 않을 수 있다. 또한, 상기 보호층의 패터닝 공정의 신뢰성을 향상시킬 수 있다. 이에 따라, 표시 기판의 생산성 및 제조 신뢰성을 향상시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 표시 기판 121: 게이트 라인
123: 게이트 전극 131: 게이트 절연층
133: 절연 패턴 132a, 132b: 제1, 제2 두께부
140: 반도체 패턴 150: 에치 스토퍼
161: 데이터 라인 163: 소스 전극
165: 드레인 전극 TR: 스위칭 소자
170: 패시베이션층 180: 화소 전극
134: 부분 식각층

Claims (19)

  1. 기판 상에 형성된 게이트 전극을 포함하는 게이트 패턴;
    상기 게이트 패턴을 포함하는 기판 상에 형성된 게이트 절연층;
    상기 게이트 전극과 중첩된 제1 영역의 상기 게이트 절연층 상에 형성된 제1 두께부 및 상기 제1 영역과 제1 방향으로 인접한 제2 영역의 상기 게이트 절연층 상에 형성되고 상기 제1 두께부보다 얇은 제2 두께부를 포함하는 절연 패턴;
    상기 제1 영역의 상기 제1 두께부 상에 형성된 산화물 반도체 패턴;
    상기 산화물 반도체 패턴 상에 배치된 에치 스토퍼;
    상기 산화물 반도체 패턴과 접촉하고, 상기 제1 방향과 수직인 제2 방향으로 서로 대향하는 소스 전극 및 드레인 전극을 포함하는 소스 패턴; 및
    상기 드레인 전극과 콘택하는 화소 전극을 포함하는 표시 기판.
  2. 제1항에 있어서, 상기 에치 스토퍼의 서로 마주하는 제1 및 제2 단부들이 상기 산화물 반도체 패턴 상에 배치되어 상기 제1 및 제2 단부들 각각과 인접한 상기 산화물 반도체 패턴의 양측 단부들이 상기 에치 스토퍼에 의해서 노출되며,
    상기 소스 전극 및 상기 드레인 전극 각각은 상기 제1 및 제2 단부들과 부분적으로 중첩되고 상기 노출된 산화물 반도체 패턴의 양측 단부들과 직접적으로 콘택하는 것을 특징으로 하는 표시 기판.
  3. 제1항에 있어서, 상기 에치 스토퍼의 서로 마주하는 제1 및 제2 단부들은 상기 산화물 반도체 패턴 상에 배치되고,
    상기 제1 및 제2 단부들과 수직한 방향에 배치된 상기 에치 스토퍼의 제3 단부 및 제4 단부는 상기 제1 영역에서부터 상기 제2 영역으로 연장되어 상기 절연 패턴의 상기 제2 두께부 상에 배치된 것을 특징으로 하는 표시 기판.
  4. 제3항에 있어서, 상기 제1 영역과 상기 제2 영역의 경계에서, 상기 에치 스토퍼는 상기 산화물 반도체 패턴의 측벽들을 커버하는 것을 특징으로 하는 표시 기판.
  5. 제3항에 있어서, 상기 제3 및 제4 단부들 각각의 식각면은,
    상기 제2 영역을 기준으로 상기 제1 영역의 반대 방향에 배치된 제3 영역과 상기 제2 영역 사이의 경계에 배치된 상기 절연 패턴의 식각면과 동일 직선 상에 배치되는 것을 특징으로 하는 표시 기판.
  6. 제1항에 있어서, 상기 절연 패턴 및 상기 에치 스토퍼는 서로 동일한 물질로 형성되고, 상기 게이트 절연층은 상기 절연 패턴과 다른 물질로 형성된 것을 특징으로 하는 표시 기판.
  7. 제1항에 있어서, 상기 게이트 패턴 및/또는 상기 소스 패턴은
    티타늄(Ti)을 포함하는 제1 금속층 및 상기 제1 금속층 상에 형성되고 구리(Cu)를 포함하는 제2 금속층을 포함하는 것을 특징으로 하는 표시 기판.
  8. 기판 상에 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴을 포함하는 기판 상에 게이트 절연층, 제1 두께를 갖는 제1 보호층 및 산화물 반도체층을 순차적으로 형성하는 단계;
    상기 산화물 반도체층 및 상기 제1 보호층을 식각하여, 상기 게이트 전극과 중첩된 영역에 산화물 반도체 패턴을 형성하고 상기 산화물 반도체 패턴과 제1 방향으로 인접한 영역의 상기 제1 보호층을 상기 제1 두께보다 얇은 제2 두께로 형성하는 단계;
    상기 산화물 반도체 패턴에 형성된 기판 상에 제2 보호층을 형성하는 단계;
    부분적으로 식각된 상기 제1 보호층 및 상기 제2 보호층을 식각하여, 상기 중첩된 영역에 절연 패턴과 상기 산화물 반도체 패턴 상에 에치 스토퍼를 형성하는 단계;
    상기 산화물 반도체 패턴과 접촉하고, 상기 제1 방향과 수직인 제2 방향으로 서로 대향하는 소스 전극 및 드레인 전극을 포함하는 소스 패턴을 형성하는 단계; 및
    상기 드레인 전극과 콘택하는 화소 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  9. 제8항에 있어서, 상기 제1 보호층은 상기 산화물 반도체층을 식각하는 식각액과 동일한 식각액을 이용하여 습식 식각하여, 상기 산화물 반도체 패턴과 인접한 영역의 부분적으로 식각된 제1 보호층이 상기 제1 두께보다 얇은 제2 두께를 갖는 것을 특징으로 하는 표시 기판의 제조 방법.
  10. 제9항에 있어서, 상기 식각액은 불소(F)를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  11. 제8항에 있어서, 상기 산화물 반도체 패턴과 인접한 영역의 상기 제1 보호층을 상기 제1 두께보다 얇은 제2 두께로 형성하는 단계는,
    상기 산화물 반도체층 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 산화물 반도체층을 식각하여 상기 산화물 반도체 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴 및 상기 산화물 반도체 패턴을 식각 방지막으로 이용하여 상기 제1 보호층을 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  12. 제11항에 있어서, 상기 부분적으로 식각된 제1 보호층은
    상기 산화물 반도체 패턴이 형성된 영역을 제외한 나머지 영역에 형성된 상기 제1 두께를 갖는 상기 제1 보호층을 소정 두께 제거하여 형성하는 것을 특징으로 하는 표시 기판의 제조 방법.
  13. 제8항에 있어서, 상기 에치 스토퍼를 형성하는 단계는,
    상기 제2 보호층 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 제2 보호층을 식각하여 상기 에치 스토퍼를 형성하는 단계; 및
    상기 포토레지스트 패턴 및 상기 산화물 반도체 패턴을 식각 방지막으로 이용하여 상기 부분적으로 식각된 제1 보호층을 패터닝하여 상기 절연 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  14. 제8항에 있어서, 상기 절연 패턴을 형성하는 단계는,
    상기 산화물 반도체 패턴과 인접한 영역 및 상기 산화물 반도체 패턴이 형성된 영역을 제외한 나머지 영역의 상기 부분적으로 식각된 제1 보호층을 제거하여 상기 게이트 절연층을 노출시키는 것을 특징으로 하는 표시 기판의 제조 방법.
  15. 제8항에 있어서, 상기 제1 보호층 및 제2 보호층은 서로 동일한 물질을 포함하고, 상기 게이트 절연층은 상기 제1 및 제2 보호층들과 다른 물질을 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  16. 제8항에 있어서, 상기 산화물 반도체 패턴은
    상기 에치 스토퍼의 서로 마주하고 상기 산화물 반도체 패턴과 중첩된 영역에 배치된 제1 및 제2 단부들과 각각 인접한 상기 산화물 반도체 패턴의 양측 단부들이 상기 에치 스토퍼에 의해 노출되고,
    상기 노출된 산화물 반도체 패턴의 양측 단부들 각각이 상기 소스 전극 및 상기 드레인 전극과 직접적으로 콘택하는 것을 특징으로 하는 표시 기판의 제조 방법.
  17. 제8항에 있어서, 상기 산화물 반도체 패턴과 중첩된 영역에 배치된 제1 및 제2 단부들과 수직한 방향에 배치된 상기 에치 스토퍼의 제3 단부 및 제4 단부는, 상기 절연 패턴 중에서 상기 제1 두께를 갖는 부분에서 상기 제2 두께를 갖는 부분으로 연장되어 상기 제2 두께를 갖는 부분과 접촉하는 것을 특징으로 하는 표시 기판의 제조 방법.
  18. 제17항에 있어서, 상기 제3 및 제4 단부들 각각의 식각면은, 상기 절연 패턴의 식각면과 동일 직선 상에 배치되는 것을 특징으로 하는 표시 기판의 제조 방법.
  19. 제8항에 있어서, 상기 제1 두께는 500Å이고, 상기 제2 두께는 300Å 내지 450Å이며, 상기 제2 보호층의 두께는 500Å인 것을 특징으로 하는 표시 기판의 제조 방법.
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