JP2016105093A - アレイ列積分器 - Google Patents
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Abstract
【課題】化学的感応性トランジスタを用いるイオン濃度測定において、瞬間電圧測定により求められる測定値よりも、大きな信号対ノイズ比が得られる装置を提供する。【解決手段】化学的検出回路は、電流源と、化学的検出画素と、増幅器と、コンデンサとを備える。化学的検出画素は、第１および第２の端子を有する化学的感応性トランジスタ、および、電流源と化学的感応性トランジスタとの間を連結する行選択スイッチを備える。増幅器は、スイッチを介して化学的感応性トランジスタの出力に連結された第１の入力と、オフセット電圧線に連結された第２の入力とを有する。コンデンサが、増幅器の出力と増幅器の第１の入力との間に連結され、コンデンサと増幅器で積分器が形成される。さらに、化学的検出画素の列によって共有されてもよい。【選択図】なし
Description
関連出願
本出願は、先の出願、２０１０年６月３０日に出願された米国仮特許出願第６１／３６０，４９３号、２０１０年７月１日に出願された米国仮出願第６１／３６０，４９５号、２０１０年７月３日に出願された米国仮出願第６１／３６１，４０３号、および２０１０年７月１７日に出願された米国仮出願第６１／３６５，３２７号に対する優先権の恩典を主張する。すべての開示は、それらの全体が参照により本明細書に組み込まれる。
本出願は、先の出願、２０１０年６月３０日に出願された米国仮特許出願第６１／３６０，４９３号、２０１０年７月１日に出願された米国仮出願第６１／３６０，４９５号、２０１０年７月３日に出願された米国仮出願第６１／３６１，４０３号、および２０１０年７月１７日に出願された米国仮出願第６１／３６５，３２７号に対する優先権の恩典を主張する。すべての開示は、それらの全体が参照により本明細書に組み込まれる。
背景
電子装置および構成部品は、特に、様々な化学的反応および生体反応の検出および測定、ならびに各種化合物の識別、検出および測定のために、化学および生物学（より一般には「生命科学」）において多数の応用を見出した。このような電子装置の１つは、イオン感応性電界効果トランジスタと称され、「ＩＳＦＥＴ」（またはｐＨＦＥＴ）として、関連文献においてしばしば示されている。ＩＳＦＥＴは、溶液の水素イオン濃度（一般的に「ｐＨ」として示される）の測定を容易にするために、主として学術的な研究コミュニティにおいて、従来より調査されている。
電子装置および構成部品は、特に、様々な化学的反応および生体反応の検出および測定、ならびに各種化合物の識別、検出および測定のために、化学および生物学（より一般には「生命科学」）において多数の応用を見出した。このような電子装置の１つは、イオン感応性電界効果トランジスタと称され、「ＩＳＦＥＴ」（またはｐＨＦＥＴ）として、関連文献においてしばしば示されている。ＩＳＦＥＴは、溶液の水素イオン濃度（一般的に「ｐＨ」として示される）の測定を容易にするために、主として学術的な研究コミュニティにおいて、従来より調査されている。
より具体的には、ＩＳＦＥＴは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と同様の方式で動作し、溶液においてイオン活性を選択的に測定する（例えば、溶液中の水素イオンが「分析物」である）ように特に構成された、インピーダンス変換装置である。ＩＳＦＥＴの詳細な動作原理は、Ｐ．Ｂｅｒｇｖｅｌｄ，「Ｔｈｉｒｔｙ ｙｅａｒｓ ｏｆ ＩＳＦＥＴＯＬＯＧＹ：ｗｈａｔ ｈａｐｐｅｎｅｄ ｉｎ ｔｈｅ ｐａｓｔ ３０ ｙｅａｒｓ ａｎｄ ｗｈａｔ ｍａｙ ｈａｐｐｅｎ ｉｎ ｔｈｅ ｎｅｘｔ ３０ ｙｅａｒｓ」Ｓｅｎｓ．Ａｃｔｕａｔｏｒｓ，８８（２００３），ｐｐ．１−２０（非特許文献１）（「Ｂｅｒｇｖｅｌｄ」）に示され、その刊行物は、その全体が参照により本明細書に組み込まれる。
従来の相補性金属酸化膜半導体（ＣＭＯＳ）プロセスを用いてＩＳＦＥＴを製造することについての詳細は、Ｒｏｔｈｂｅｒｇらによる米国特許出願公開第２０１０／０３０１３９８号（特許文献１）、Ｒｏｔｈｂｅｒｇらによる米国特許出願公開第２０１０／０２８２６１７号（特許文献２）、およびＲｏｔｈｂｅｒｇらによる米国特許出願公開第２００９／００２６０８２号（特許文献３）において見出すことができ、これらの特許公報は、まとめて「Ｒｏｔｈｂｅｒｇ」と称され、その全体が参照によりすべて本明細書に組み込まれる。ＣＭＯＳに加えて、バイポーラおよびＣＭＯＳ（ｂｉＣＭＯＳ）プロセス（周囲にバイポーラ構造を有するｐ−チャネルＭＯＳ ＦＥＴアレイを含むプロセスなど）を用いてもよい。あるいは、検知されたイオンが３つの端子のうちの１つを制御する信号の開発をもたらす三端子素子により検知元素を製作することができる他の技術を利用してもよく、このような技術は、また、例えば、ガリウムヒ素（ＧａＡｓ）およびカーボンナノチューブの技術を含んでもよい。
ＣＭＯＳを例にとると、Ｐ型ＩＳＦＥＴの製作は、ｐ型シリコン基板（ｎ型ウェルがトランジスタ「本体」を形成する）に基づく。高濃度にドープしたｐ型の（ｐ＋）ソース（Ｓ）領域およびドレイン（Ｄ）領域は、ｎ型ウェル内に形成されるｎ型ウェルに対する導電材料（または「バルク」）接続を供給するために、高濃度にドープしたｎ型（ｎ＋）領域Ｂも、ｎ型ウェル内に形成されてもよい。酸化物層を、ソース、ドレイン、および本体の接続領域上（これらの領域に電気的接続（導電体を介して）を供給するために開口部が作られる）に配置してもよい。ポリシリコンゲートを、ソースとドレインとの間のｎ型ウェルの領域上の位置の酸化物層上に形成してもよい。酸化物層をポリシリコンゲートとトランジスタボディ（すなわちｎ型ウェル）との間に配置するので、酸化物層をしばしば「ゲート酸化膜」と称する。
ＭＯＳＦＥＴのように、ＩＳＦＥＴの動作は、金属酸化膜半導体（ＭＯＳ）キャパシタンスによりもたらされる電荷濃度（したがって、チャネルコンダクタンス）の変化に基づく。このキャパシタンスは、ソースとドレインとの間のポリシリコンゲート、ゲート酸化膜、およびウェル（例えばｎ型ウェル）領域により構成される。負電圧をゲート領域およびソース領域の両端に印加すると、この領域の電子を使い尽くすことにより、領域とゲート酸化膜との界面にチャネルを生成する。ｎウェルに対して、チャネルは、ｐチャネルになる。ｎウェルの場合において、ｐチャネルは、ソースとドレインとの間に延伸し、ゲート・ソース間電位がソースからチャネルのホールを誘引するのに十分に負であれば、電流はｐチャネルを通じて伝導されるであろう。チャネルが電流を伝導し始めるゲート・ソース間電位を、トランジスタの閾値電圧ＶＴＨと称する（ＶＧＳが閾値電圧ＶＴＨよりも大きな絶対値をもつ場合にトランジスタは伝導する）。ソースはチャネルを介して流れる電荷キャリア（ｐチャネルのためのホール）の供給源であるので、ソースと命名され、同様に、ドレインは、電荷キャリアがチャネルから流れ出る所である。
Ｒｏｔｈｂｅｒｇに記載されるように、ＩＳＦＥＴは、ゲート酸化膜上に配置された１つ以上の付加的な酸化物層内に配置された複数の金属層にポリシリコンゲートを連結することにより形成される、フローティングゲート構造で製造されてもよい。フローティングゲート構造は、ＩＳＦＥＴに関連づけた他の導線から電気的に分離されるので、そのように名付けられ、すなわち、ゲート酸化膜と、フローティングゲージの金属層（例えば最上部の金属層）上に配置されるパッシベーション層との間に挟まれる。
Ｒｏｔｈｂｅｒｇにおいてさらに記載されるように、ＩＳＦＥＴパッシベーション層は、デバイスのイオン感応性を生じさせるイオン感応性膜を構成する。分析用溶液（すなわち、対象の分析物（イオンを含む）を含む溶液または対象の分析物の有無に関して検査されている溶液）におけるイオンなどの分析物の有無は、パッシベーション層との接点において（特にフローティングゲート構造上に存在してもよい感応性領域において）、ＩＳＦＥＴのソースとドレインとの間のチャネルを介して流れる電流を調整するように、ＩＳＦＥＴの電気的特性を変化させる。パッシベーション層は、特定のイオンに対する感応性を促進するための様々な異材質のうちのいずれか１つを含んでもよく；例えばシリコン、アルミニウム、またはタンタルオキサイドなどの金属酸化物のみならず、窒化シリコンまたは酸窒化ケイ素を含むパッシベーション層は、一般に、分析用溶液内の水素イオン濃度（ｐＨ）に対する感応性を与え、その一方で、バリノマイシンを含有するポリ塩化ビニルを含むパッシベーション層は、分析用溶液内のカリウムイオン濃度に対する感応性を与える。パッシベーション層に好適で、且つ、例えばナトリウム、銀、鉄、臭素、ヨウ素、カルシウム、および硝酸塩などの他のイオンに対して高感度である材料は、既知であり、パッシベーション層は、様々な材料（例えば、金属酸化物、金属窒化物、および金属オキシナイトライド）を含んでもよい。分析用溶液／パッシベーション層の界面における化学反応に関して、ＩＳＦＥＴのパッシベーション層のために利用される所与の材料の表面は、分析用溶液との界面におけるパッシベーション層の表面上に負に荷電された部位、正に荷電された部位および中性の部位を常に残しながら、分析用溶液に陽子を供与できる、または分析用溶液から陽子を受容できる化学基を含んでもよい。
イオン感応性に関して、一般的に「表面電位」と称される電位差が、（例えば、感応性領域に近接する分析用溶液中のイオンによる酸化物表面グループの解離を通常含む）化学反応による感応性領域内のイオン濃度に応じてパッシベーション層および分析用溶液の固体／液界面において生じる。この表面電位は、ＩＳＦＥＴの閾値電圧に順番に作用し、したがって、感応性領域に近接する分析用溶液内のイオン濃度の変化により変化するのは、ＩＳＦＥＴの閾値電圧である。ＩＳＦＥＴの閾値電圧ＶＴＨがイオン濃度に対して感応性があるので、Ｒｏｔｈｂｅｒｇに記載されているように、電源電圧ＶＳは、ＩＳＦＥＴの感応性領域に近接する分析用溶液内のイオン濃度に直接関連する信号を供給する。
化学感応性ＦＥＴ（「ｃｈｅｍＦＥＴ」）（または、より具体的にはＩＳＦＥＴ）のアレイを、例えば、反応の間に存在し、生成され、または用いられる分析物の監視に基づいて、核酸（例えばＤＮＡ）配列決定反応を含む反応の監視のために用いてもよい。より一般には、ｃｈｅｍＦＥＴの大型アレイを含むアレイは、様々な分析物（例えば、水素イオン、他のイオン、非イオンの分子または化合物など）の静的および／または動的な量または濃度を検出し測定するために、このような分析物の測定に基づいて有益な情報を取得できる様々な化学物質および／または生物過程（例えば、生物反応もしくは化学反応、細胞、または組織培養、または監視、神経作用、核酸配列決定など）において、利用できる。このようなｃｈｅｍＦＥＴアレイは、ｃｈｅｍＦＥＴ表面における電荷の変動を介して、分析物を検出する方法および／または生物過程または化学過程を監視する方法に利用できる。ｃｈｅｍＦＥＴ（またはＩＳＦＥＴ）アレイのこのような利用は、溶液内の分析物の検出および／またはｃｈｅｍＦＥＴ表面（例えばＩＳＦＥＴパッシベーション層）に対する電荷境界の変化の検出を含む。
ＩＳＦＥＴアレイ製作に関する研究は、Ｍ．Ｊ．Ｍｉｌｇｒｅｗ，Ｍ．Ｏ．Ｒｉｅｈｌｅ，ａｎｄ Ｄ．Ｒ．Ｓ．Ｃｕｍｍｉｎｇ，「Ａ ｌａｒｇｅ ｔｒａｎｓｉｓｔｏｒ−ｂａｓｅｄ ｓｅｎｓｏｒ ａｒｒａｙ ｃｈｉｐ ｆｏｒ ｄｉｒｅｃｔ ｅｘｔｒａｃｅｌｌｕｌａｒ ｉａｇｉｎｇ」Ｓｅｎｓｏｒｓ ａｎｄ Ａｃｔｕａｔｏｒｓ，Ｂ：Ｃｈｅｍｉｃａｌ，１１１−１１２，（２００５），ｐｐ．３４７−３５３（非特許文献２）およびＭ．Ｊ．Ｍｉｌｇｒｅｗ，Ｐ．Ａ．Ｈａｍｍｏｎｄ，ａｎｄ Ｄ．Ｒ．Ｓ．Ｃｕｍｍｉｎｇ「Ｔｈｅ ｄｅｖｅｌｏｐｍｅｎｔ ｏｆ ｓｃａｌａｂｌｅ ｓｅｎｓｏｒ ａｒｒａｙｓ ｕｓｉｎｇ ｓｔａｎｄａｒｄ ＣＭＯＳ ｔｅｃｈｎｏｌｏｇｙ」Ｓｅｎｓｏｒｓ ａｎｄ Ａｃｔｕａｔｏｒｓ，Ｂ：Ｃｈｅｍｉｃａｌ，１０３，（２００４），ｐｐ．３７−４２（非特許文献３）において報告されており、これらの刊行物は、参照により本明細書に組み込まれ、以降まとめて「Ｍｉｌｇｒｅｗら」と称される。イオンの検出を含む化学的検出のためのＣｈｅｍＦＥＴまたはＩＳＦＥＴのアレイを、ＤＮＡ塩基配列決定法に関連して製造し用いる説明は、Ｒｏｔｈｂｅｒｇに含まれる。より具体的には、Ｒｏｔｈｂｅｒｇは、ｃｈｅｍＦＥＴに接するまたは容量的に連結される反応チャンバ内の複数の同一の核酸に既知のヌクレオチドを組み込むこと（ここで該核酸は、反応チャンバ内の単一のビーズに結合している）、および、ｃｈｅｍＦＥＴにおける信号を検出すること（ここで該信号の検出は、既知のヌクレオチド三燐酸塩が合成核酸へ組み込まれたことに起因する、１つ以上の水素イオンの放出を示す）を含む、核酸の配列決定のためのｃｈｅｍＦＥＴアレイ（特にＩＳＦＥＴ）の使用を記載する。
しかしながら、従来より、分析用溶液内のイオン濃度は、ＩＳＦＥＴの出力における瞬間電圧を測定することにより測定される。瞬間電圧によって供給された信号対ノイズ比は、多くの場面で、所望されるほど高くない可能性がある。さらに、ＩＳＦＥＴセンサアレイの設計のスケーリングとともに、より多くのＩＳＦＥＴセンサがチップ上に詰め込まれる。したがって、当該技術分野において瞬間電圧測定よりも優れたＳＮＲを提供する必要があり、また、オンチップデータ圧縮に対する要求もある。
Ｐ．Ｂｅｒｇｖｅｌｄ，「Ｔｈｉｒｔｙ ｙｅａｒｓ ｏｆ ＩＳＦＥＴＯＬＯＧＹ：ｗｈａｔ ｈａｐｐｅｎｅｄ ｉｎ ｔｈｅ ｐａｓｔ ３０ ｙｅａｒｓ ａｎｄ ｗｈａｔ ｍａｙ ｈａｐｐｅｎ ｉｎ ｔｈｅ ｎｅｘｔ ３０ ｙｅａｒｓ」Ｓｅｎｓ．Ａｃｔｕａｔｏｒｓ，８８（２００３），ｐｐ．１−２０
Ｍ．Ｊ．Ｍｉｌｇｒｅｗ，Ｍ．Ｏ．Ｒｉｅｈｌｅ，ａｎｄ Ｄ．Ｒ．Ｓ．Ｃｕｍｍｉｎｇ，「Ａ ｌａｒｇｅ ｔｒａｎｓｉｓｔｏｒ−ｂａｓｅｄ ｓｅｎｓｏｒ ａｒｒａｙ ｃｈｉｐ ｆｏｒ ｄｉｒｅｃｔ ｅｘｔｒａｃｅｌｌｕｌａｒ ｉａｇｉｎｇ」Ｓｅｎｓｏｒｓ ａｎｄ Ａｃｔｕａｔｏｒｓ，Ｂ：Ｃｈｅｍｉｃａｌ，１１１−１１２，（２００５），ｐｐ．３４７−３５３
Ｍ．Ｊ．Ｍｉｌｇｒｅｗ，Ｐ．Ａ．Ｈａｍｍｏｎｄ，ａｎｄ Ｄ．Ｒ．Ｓ．Ｃｕｍｍｉｎｇ「Ｔｈｅ ｄｅｖｅｌｏｐｍｅｎｔ ｏｆ ｓｃａｌａｂｌｅ ｓｅｎｓｏｒ ａｒｒａｙｓ ｕｓｉｎｇ ｓｔａｎｄａｒｄ ＣＭＯＳ ｔｅｃｈｎｏｌｏｇｙ」Ｓｅｎｓｏｒｓ ａｎｄ Ａｃｔｕａｔｏｒｓ，Ｂ：Ｃｈｅｍｉｃａｌ，１０３，（２００４），ｐｐ．３７−４２
詳細な説明
１トランジスタ画素アレイ
フローティングゲート（ＦＧ）トランジスタを、ゲート電極に接近するイオンを検出するために用いてもよい。アドレス指定可能な読み出しのためのアレイの中に配置することができる画素を形成するために、トランジスタを、他のトランジスタにより構成してもよい。最も単純な形式において、補助的なトランジスタを、アレイの読み出し用のフローティングゲートトランジスタを分離し選択するために、単独で用いる。フローティングゲートトランジスタは、化学的感応性トランジスタ、より具体的には、化学的感応性電界効果トランジスタ（ＣｈｅｍＦＥＴ）であってもよい。ＣｈｅｍＦＥＴは、標準相補性金属酸化膜半導体（ＣＭＯＳ）処理を用いて製造された、自己整合ソースおよびドレインインプラントを含む金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）により設計されてもよい。ＣｈｅｍＦＥＴは、イオン感応性ＦＥＴ（ＩＳＦＥＴ）であってもよいし、ＰＭＯＳまたはＮＭＯＳデバイスであってもよい。
１トランジスタ画素アレイ
フローティングゲート（ＦＧ）トランジスタを、ゲート電極に接近するイオンを検出するために用いてもよい。アドレス指定可能な読み出しのためのアレイの中に配置することができる画素を形成するために、トランジスタを、他のトランジスタにより構成してもよい。最も単純な形式において、補助的なトランジスタを、アレイの読み出し用のフローティングゲートトランジスタを分離し選択するために、単独で用いる。フローティングゲートトランジスタは、化学的感応性トランジスタ、より具体的には、化学的感応性電界効果トランジスタ（ＣｈｅｍＦＥＴ）であってもよい。ＣｈｅｍＦＥＴは、標準相補性金属酸化膜半導体（ＣＭＯＳ）処理を用いて製造された、自己整合ソースおよびドレインインプラントを含む金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）により設計されてもよい。ＣｈｅｍＦＥＴは、イオン感応性ＦＥＴ（ＩＳＦＥＴ）であってもよいし、ＰＭＯＳまたはＮＭＯＳデバイスであってもよい。
フローティングゲート（ＦＧ）トランジスタを、ゲート電極に接近するイオンを検出するために用いてもよい。アドレス指定可能な読み出しのためのアレイの中に配置することができる画素を形成するために、トランジスタを、他のトランジスタにより構成してもよい。最も単純な形式において、補助的なトランジスタを、アレイの読み出し用のフローティングゲートトランジスタを分離し選択するために、単独で用いる。フローティングゲートトランジスタは、化学的感応性トランジスタ、より具体的には、化学的感応性電界効果トランジスタ（ＣｈｅｍＦＥＴ）であってもよい。ＣｈｅｍＦＥＴは、標準相補性金属酸化膜半導体（ＣＭＯＳ）処理を用いて製造された、自己整合ソースおよびドレインインプラントを含む金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）により設計されてもよい。ＣｈｅｍＦＥＴは、イオン感応性ＦＥＴ（ＩＳＦＥＴ）であってもよいし、ＰＭＯＳまたはＮＭＯＳデバイスであってもよい。
画素サイズを最小寸法にし、且つ操作を最も簡単な形式にするために、補助的なトランジスタを省いて、１トランジスタを用いてイオン感応性電界効果トランジスタ（ＩＳＦＥＴ）を形成してもよい。この１トランジスタ（または１Ｔ）画素は、ドレイン電流を列の電圧に変換することにより、利得を供給することができる。トランジスタの端子間の寄生オーバーラップ容量は、利得を制限する。キャパシタンス比は、また、受け入れがたい変更を引き起こさずに、必要な電流を吸い込むことができる行選択ラインの使用を正当化する、一貫した画素間利得整合および相対的に一定の電流操作を可能にする。このデリバティブは、読み出しの間に使用可能なカスコード型トランジスタを通じて、プログラマブル利得の増加を可能にする。構成可能な画素を、ソース接地読み出しとソースフォロワ読み出しの双方を可能にするように、作成することができる。
図１は、本発明の１つの実施形態による１Ｔイオン感応性画素を示す。図示するように、画素１００は、唯一のトランジスタ１０１と、唯一の行ラインＲと、唯一の列ラインＣとを有してもよい。この実施形態において、標準ＣＭＯＳプロセスを用いて動作するｐ型エピタキシャル基板のｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）トランジスタとして、トランジスタ１０１を示す。ＮＭＯＳが本発明の例としてのみ用いられ、トランジスタ１０１が同様にＰＭＯＳであってもよいことは、理解すべきである。好適なデバイスとしてのＮＭＯＳまたはＰＭＯＳの選択は、デバイスが所定のプロセスのために上面バルクコンタクトを必要としないかに左右される。典型的には、下層にあるＰ＋基板が、各々の画素位置におけるバルクコンタクトを配線する必要無しに画素のアレイ上のバルクをバイアスするので、Ｐ−エピタクシ層（エピウェハと呼ぶ）を有するＰ＋ウェハを用いる場合にはＮＭＯＳが好適である。したがって、小さい画素ピッチが必要とされる場合、グローバルなバルクコンタクトは、１Ｔ画素の使用に魅力的な組み合わせである。トランジスタ１０１のフローティングゲートＧは、電極が捕獲電荷（それは他のすべての端子も基板電位へとバイアスされているときの基板とほぼ同じ電位にあるように、適切に放電されてもよい）を含んでいてもよい。行ラインＲを、トランジスタ１０１のドレインＤに容量的に連結してもよく、列ラインを、トランジスタ１０１のソースＳに連結してもよい。ドレイン・ゲート間オーバーラップキャパシタンスＣｇｄを、ゲートＧとドレインＤとの間に形成してもよい。画素１００は、行ラインＲからアドレス指定可能であってもよく、行ラインは、列電流（すなわち、トランジスタ１０１のドレイン・ソース間電流）を供給し、フローティングゲートにおける電位を高める。
図３に示すもののような１トランジスタ画素アレイにおいて、特定の行のためのＦＧノードを高めることにより、行選択を促進してもよい。１つの実施形態において、画素の読み出しは、以下に記載される競争式回路である。
図２は、本発明の１つの実施形態による１Ｔ画素の断面図を示す。ｐ型半導体内のｎ型インプラントを用いて形成されたドレインＤおよびソースＳを有することにより、ｎチャネルＦＥＴ装置を用いて１Ｔ画素内のトランジスタを形成してもよい。図示するように、トランジスタは、フローティングゲートＧと、ドレインＤと、ソースＳとを有してもよい。ソースＳは、列ラインＣに連結されてもよく、ドレインＤは、行ラインＲに連結されてもよい。低濃度ドープドレイン（ＬＤＤ）領域は、ドレイン・ゲート間オーバーラップキャパシタンスＣｇｄおよび／またはゲート・ソース間オーバーラップキャパシタンスＣｇｓを生じうる。
１つの実施形態において、１Ｔイオン画素１００は、列ラインバイアスに電流源を供給しながら、同時に行選択ラインＲをフローティングゲートＧにブートストラップすることにより作動してもよい。最も簡単な形式において、このブートストラップは、いかなる追加のコンデンサも付加せずに生じる。ドレイン・ゲート間オーバーラップキャパシタンスＣｇｄは、図１および図２に示すように、必要な容量結合を自然に形成してもよい。容量結合を増加させるために、必要に応じて、行選択金属ラインは、フローティング金属電極に対する追加の金属コンデンサを形成することができ、または、より有効なソース／ドレイン拡張はイオン注入により作ることができる。
図３は、本発明の１つの実施形態による列読み出しスイッチを有する画素のアレイの概略図を示す。アレイ３００は１Ｔ画素の任意のサイズのアレイに拡張する可能性があるが、説明のために、アレイ３００の４つの１Ｔ画素３０１、３０２、３０３、および３０４を、２行×２列に配置して示す。１Ｔ画素は、図１に示すものと同様であってもよい。画素３０１および３０２のドレインを、行ラインＲ０に連結し、画素３０１および３０２のソースを、列ラインＣ０およびＣ１にそれぞれ連結する。画素３０３および３０４のドレインを、行ラインＲ１に連結し、画素３０３および３０４のソースを、列ラインＣ０およびＣ１にそれぞれ連結される。画素アレイは、電流源により負荷をかけられ得るが、最も簡単な具体化には、列ラインを基板電位などの低電位にプリチャージする単一スイッチを単に使用する。列読み出しスイッチ３０５を、列ラインＣ０に連結し、列読み出しスイッチ３０６を、列ラインＣ１に連結する。列読み出しスイッチ３０５は、スイッチＳａと、スイッチＳｂと、電流源Ｉｓｏｕｒｃｅと、コンデンサＣｗとを備える。列ラインをプリチャージし、且つサンプル間の列ラインを迅速に初期化するために、スイッチＳａを用いる。列ライン上で読み取られるアナログ値をサンプリングし保持するために、スイッチＳｂを用いる。場合により、画素がバイアス下で保持される一方で画素がアナログデジタル変換器を通じてデジタルに変換されるならば、サンプリングコンデンサもスイッチＳｂも必要としない。スイッチＳａは、列ラインＣ０を接地するために用いられる。列ラインスイッチＳｂが開いた後、サンプルはキャパシタに保持され、列ラインの終値は、「競争式（ｗｉｎｎｅｒ ｔａｋｅ−ａｌｌ）」モードに従って回路が動作するので（すなわち、結果の電圧は読み出し回路に連結されたＩＳＦＥＴの最大電圧を表現する）、コンデンサによってサンプリングされるように、動作中の行によってほぼ完全に決定される。列読み出し回路３０６も同様に機能する。
この画素の動作は、任意の画素の信号範囲が、ソースフォロワの電源電圧または読み出し範囲と比較して小さいという事実に左右される。例えば、有用な信号範囲は、わずか１００ｍＶであってもよく、電源電圧は、３．３Ｖであってもよい。行が選択されているとき、他のすべての行ラインを負論理電圧ＶＬで保持する一方で、Ｒ線を、正論理電圧ＶＨに駆動する。任意の画素の読み出しの間に列ラインＣ上の公称電圧とほぼ等しくなるように、電圧ＶＬを選択する。信号範囲が小さいので、この電圧は、この例において１００ｍＶの範囲内で認識される。したがって、すべての非アクティブの画素のドレイン・ソース間電圧を、常に小さい値に固定する。非アクティブの画素のゲート・ソース間電圧がデバイスの閾値に近い場合、この点は極めて重要である。ＶＨに駆動された行に関して、その行に対するＦＧ電圧は、ＶＨに行ラインが移行するときに生じるブートストラップのために、他の行よりも著しく高い。列ラインスイッチＳｂが開いた後、回路が競争式モードに従って動作するので、列ラインの終値は、動作中の行によってほぼ完全に決定される。
信号値を歪ませる可能性がある他の行からの２つの電流源（一方は電流を付加し、もう一方は電流を減じる）があり、これらの源を生じる他の行からの際立った干渉を伴わない、画素を読み取るのに有効な十分なブートストラップがあるべきである。どれだけのブートストラップが必要かを判定するための分析は、以下の通りである。画素がサンプリングされる時までに、デバイスは、例えば約１００ｍＶ／ディケードのトランスコンダクタンス傾斜を有するサブスレッショルド領域の動作を始める。これはゲート電圧の１００ｍＶごとの変化を意味し、電流は１０倍ずつ変化する。効果的に単一画素を読み取るために、列ラインの電流の９９％がアクティブな行に帰着可能であり、１％のみが非アクティブの行に帰着可能であるように（歪み電流）、基準を設定する。ここから、どれだけのブートストラップが必要かを判定できる。画素アレイの２つの行のみに対して、サブスレッショルド傾斜によれば、フローティングゲート電圧の２００ｍＶの差分が必要である。約１００ｍＶの信号範囲も計上する必要があるので、合計の必要量は、約３００ｍＶである。１０行ある場合、非アクティブの行から１０倍の拠出がある可能性がある。したがって、追加の１００ｍＶは必要である。アレイが１００行に増加される場合、さらに１００ｍＶが必要である。アレイが１０ｎ行に増加される場合、３００＋１００×ｎ ｍＶが必要である。例として、１００００（１０４）行の画素アレイは、合計７００ｍＶ（３００＋１００×４）のブートストラップのみを必要とする。ブートストラップの量は、ゲートおよびドレインのオーバーラップ容量から得ることができる。より多くのキャパシタンスが必要な場合、追加の結合がマスクレイアウト内で促進され得る。上記の分析は、読み出し電流を拠出する画素のみに当てはまる。
画素は、また列ラインから離れた電流を使用し、非アクティブ化された行ラインを通じて、それを吸い込むことができる。非アクティブ化された行ラインが、ほぼ列ラインのレベルに設定されるので、この電流引き込みは最小限になるが、これはまだ、定量化され制御されるべきである。これを達成するために、列ラインの最終電流を、一定レベルを超えて減少させるべきではない。これは、１μＡなどの小電流シンクを列にかけることにより保証される。Ｗ／Ｌ（長さに対する幅）比が１の場合、その閾値でバイアスされるトランジスタが、約０．１μＡの飽和電流を有する。この電流は、ゲート・ソース間電圧が１００ｍＶ低減するごとに１０倍減少する。電流の１％未満の拠出が必要とされる場合、行の画素数が１０ｎである場合、閾値電圧を１００＋１００×ｎ ｍＶ下回る非アクティブの画素のＶＧＳを維持する必要がある。したがって、１００００行の画素アレイに関しては、閾値を５００ｍＶ下回るＶＧＳに保つ必要がある。典型的な３．３ＶのＮＭＯＳトランジスタは、６００ｍＶのＶＴを有する。したがって、ＶＧＳは非アクティブの画素のために１００ｍＶ未満であるべきである。行（Ｒ）線および列（Ｃ）線が０Ｖであるとき、ＦＧが０Ｖの公称電圧を有すると想定すると、この条件は、ＦＧへのＲおよびＣの結合でさえ満たされる。ＦＧが０Ｖよりも大きな公称電圧を有する場合（例えば捕獲電荷により）、列ラインがＦＧの１００ｍＶ以内のレベルに達するために、より多くのブートストラップが必要である。公称のＦＧ電圧が十分に低い限り、歪み電流を最小化する第２の基準は限定因子でない。最後に、画素が列ライン上の測定可能な電圧を生成することができるように、ブリーディング電流に一致する列ライン上の電流を生じるためには、十分なブートストラップが必要である。ＶＧが名目上０ｖである場合、ブートストラップのために７００ｍＶが必要である。したがって、６００ｍＶもの大きなＶＴを有するＮＭＯＳに関しては、必要なブートストラップの量は、ＶＴによって単純に制限される。マージンを有する画素を読み出すために、ブートストラップのための有効なターゲットは１Ｖである。これは、変動のために３００ｍＶの範囲を残す。１Ｖのブートストラップを得ることは３．３Ｖの電源の範囲内で実用的である。
列読み出しからの電流は、すべて行ラインを通じて分散される。列電流が著しい場合も、これは、行ラインの電圧の著しい降下を引き起こす。電圧降下は、ブートストラップレベルに影響を与えるが、ドレイン電圧における変動が二次効果だけを有するので、ソースフォロワの読み出しに有害ではない。画素は複数サンプルで読み出されるので、オフセットは、降下が画素の感応性に影響を与えないように相殺される。
最適化がいずれかのために行われない限り、ソースフォロワ読み出しとソース接地読み出しの両方のために、同じレイアウトを用いることができることは留意するべきである。必要な調節のみが、列回路にある。これは柔軟な読み出しアーキテクチャをなし、いずれかの読み出し方法を、必要な信号範囲に応じて用いてもよい。信号が高利得を必要とする場合、ソース接地モードを用いるべきである。その逆に、ソースフォロワモードを用いてもよい。
図４は、本発明の１つの実施形態による１Ｔ画素のソースフォロワ構成を示す。ソースフォロワモードは、バッファ付きの読み出しを有し、電圧モードで動作し、１未満の利得を有する。図示されるように、唯一のトランジスタ４０１を、そのゲートＧにおいて入力電圧Ｖｉに、そのドレインＤにおいて固定電圧に連結してもよい。トランジスタ４０１のソースＳを、電流源Ｉｓｏｕｒｃｅを介して接地する。出力電圧Ｖｏを、トランジスタ４０１のソースから得てもよい。結合キャパシタンスＣｃが、トランジスタ４０１の入力とゲートとの間に存在してもよく、寄生キャパシタンスＣｇｄが、トランジスタ４０１のゲートＧとドレインＤとの間に存在してもよく、寄生キャパシタンスＣｇｓが、トランジスタ４０１のゲートとソースＳとの間に存在してもよい。
以下の分析は、ソースフォロワ読み出しの利得のために定められる。図４を参照すると、回路（Ｇ）の利得はＶｏ／Ｖｉとして定義できる。参照画素を用いて、システムの電極を、Ｖｏ／Ｖｉ＝Ｇのように利得を測定するために掃引してもよい。パラメータＧの測定値（この例において０．６５である）を用いて、Ｃｃ対Ｃｇｄの比を決定してもよい。後で論じるように、この比がソース接地モードにおける利得を決定するであろう。ソースフォロワの入力容量は、Ｃｉ＝Ｃｇｄ＋Ｃｇｓ（ｌ−Ａｓｆ）であり、Ａｓｆはソースフォロワの利得である。基板効果により、Ａｓｆは、約０．８５である。ＦＥＴの入力電圧に関する容量分圧器は、Ｃｃ／（Ｃｉ＋Ｃｃ）であり、したがって、Ｃｃ／（Ｃｉ＋Ｃｃ）＝Ｇ／Ａｓｆである。ＣｇｓがＣｇｄよりも約３〜５倍大きく、Ａｓｆが約０．８５であるので、Ｃｉは、ほぼ２Ｃｇｄである。したがって、Ｃｃ＝２Ｃｇｄ（Ｇ／（Ａｓｆ−Ｇ））である。この例において、Ｃｃ対Ｃｇｄの比は、約６．５である。
１つの実施形態において、本発明は、ソース接地構成により読み出すことによって電圧利得を取得する。画素サイズの低減と信号レベルの増加の両方を得ることが望ましい。本発明は、他の画素設計における補助的なトランジスタを省き（例えば、以下で論じる２Ｔおよび３Ｔ）、これらの目的を両方とも得るために、選択ラインとしてＩＳＦＥＴのソースを用いる。ソース接地モードは、利得モードおよび電流モードである。
図５Ａは本発明の１つの実施形態による１Ｔソース接地イオン感応性画素を示す。図示するように、画素５００は、唯一のトランジスタ５０１と、唯一の行ラインＲと、唯一の列ラインＣとを有してもよい。トランジスタ５０１は、この実施形態における標準ＣＭＯＳプロセスを用いて使用可能なｐ型エピタキシャル基板のｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）トランジスタとして示される（それは同様にｐチャネルＭＯＳＦＥＴであってもよい）。ＮＭＯＳデバイスは、典型的には、前面バルクコンタクトを必要としないＰ＋エピウェハでの使用が好まれる。技術的に、ＰＭＯＳは、Ｎ＋エピウェハで使用できるが、この構成は、一般的に標準ＣＭＯＳプロセスでは生成されない。行ラインＲは、トランジスタ５０１のソースＳに連結されてもよく、列ラインは、トランジスタ５０１のドレインＤに連結されてもよい。行選択は、ソース電圧のための経路のスイッチを入れることによって容易になり、画素の読み出しは、ドレインを通じてである。
本発明の１つの実施形態による列読み出しスイッチを有する画素のアレイの概略図を図６に示す。アレイ６００は、４つの１Ｔソース接地画素６０１、６０２、６０３、および６０４を有する。１Ｔ画素は、図５Ａに示すものと同様であってもよい。この例において、画素を２行×２列に配置する。画素６０１および６０２のドレインは、列ラインＣ０に連結され、画素６０１および６０２のソースは、行ラインＲ０およびＲ１にそれぞれ連結される。画素６０３および６０４のドレインは、列ラインＣ１に連結され、画素６０３および６０４のソースは、行ラインＲ０およびＲ１にそれぞれ連結される。列読み出しスイッチ６０５は、列ラインＣ０に連結され、列読み出しスイッチ６０６は、列ラインＣ１に連結される。列読み出しスイッチ６０５は、スイッチＳａと、スイッチＳｂと、抵抗器Ｒと、コンデンサＣｗ０とを備える。列読み出しスイッチ６０６は、スイッチＳａと、スイッチＳｂと、抵抗器Ｒと、コンデンサＣｗ１とを備える。スイッチＳａは、列ラインの電圧を固定電圧に（例えば３．３Ｖの電源に）プルダウンしてもよい。列ラインスイッチＳｂが開くとき、スイッチＳｂがコンデンサＣｗ０と同調して、サンプルホールド回路として機能するので、列ラインの終値をアクティブな行が決定する。
画素アレイには、抵抗器などの有限出力抵抗または別の負荷装置を有する電流源が負荷をかけることができる。通常、行選択ラインは、正論理電圧ＶＨに保持される。読み出しのために行が選択されるとき、その行選択ラインは、ＶＬにローレベルにプルダウンされる。ＶＬの値を、公称電流レベルが約１μＡであるように設定する。ＦＧが標準よりも１００ｍＶ高い値を有すれば、この１０倍の電流が列ライン上に生じる。ＦＧの値が標準よりも１００ｍＶ低ければ、電流は１０倍低い電流であろう。列ラインの信号のセトリング時間は、信号依存である。電圧利得は、Ｒの値の選択により得られ、プログラマブル利得を得る構成が可能である。例えば、Ｒが１００ｋオームである場合、１００ｍＶは、出力において１Ｖになる。
実回路は、含まれる寄生容量のために、ごく単純な共通ソース増幅器よりも複雑である。ＦＧノードは駆動されないものの、むしろ出力に容量的に連結されるので、利得を制限するフィードバックメカニズムがある。この制限は、ゲートドレイン間キャパシタンスに対するＦＧノードでの全キャパシタンスとほぼ等しい。この比は、約３であってもよい。ソースおよびドレイン拡張を低減するために、念入りなマスク処理により、１０倍などのような高い利得を得るように設計される可能性がある。
図７Ａは、本発明の１つの実施形態による１Ｔソース接地画素の断面図を示す。ｐ型半導体内のｎ型インプラントを用いて形成されたドレインＤおよびソースＳを有することにより、ｎチャネルＦＥＴ装置を用いて１Ｔ画素内のトランジスタを形成してもよい。図示するように、トランジスタは、フローティングゲートＧと、ドレインＤと、ソースＳとを有してもよい。ソースＳを、行ラインＲに連結してもよく、ドレインＤを、列ラインＣに連結してもよい。低濃度ドープドレイン（ＬＤＤ）領域は、ゲート・ソース間オーバーラップキャパシタンスＣｇｓおよびドレイン・ゲート間オーバーラップキャパシタンスＣｇｄを生じうる。
ＬＤＤ領域によって生み出されたオーバーラップキャパシタンスは、デバイスに対してドレインにおけるＬＤＤインプラントをスキップすることによって低減することができる。図７Ｂは、本発明の１つの実施形態による１Ｔソース接地画素の断面図を示す。図７Ｂは、存在しないＬＤＤ領域とともにドレインノードを示す。この存在しない領域は、キャパシタンスを低減し、利得を増加させる。これはＬＤＤインプラントをマスクすることを通じて得ることができ、標準ＣＭＯＳ処理により実現することができる。
行選択ラインからソース電流を供給しなければならないので、図５Ａに示す１Ｔ画素において、信号の変動による電流の変動は、電圧の変動を引き起こすと考えられる。これらの変動は、測定結果を歪める可能性がある。したがって、行選択ラインは、低抵抗であるべきであるし、そのラインのためのドライバは、また、電流負荷とは無関係の安定したソース電圧を供給するべきである。これが可能でない場合には、列ラインから電流を供給することができ、以下に記載する図１０Ａに示すように、第２の選択トランジスタを、ソース接地読み出しのための２Ｔ画素を形成するために付加することができる。利得が寄生オーバーラップキャパシタンスによって制限されているので、用いるべき最良の負荷は、高出力抵抗のトランジスタにより実現した電流源であることが予想される。この場合、利得がコンデンサ比を通じて得られるので、相対的に定電流は、すべてのデバイス内で維持される。電流をすべて伝える１行選択ラインでさえもソースにおける電圧変動が最小であるので、これは１Ｔ構成を実現可能にする。
ソース接地読み出し構成の画素を、図５Ｂに示す。トランジスタは、負電圧利得により増幅器を形成する。この負電圧利得は、利得を制御するために寄生コンデンサにより自然フィードバックループを形成する。増幅器のオープンループ利得は、Ａ＝ｇｍ（ｒｏ）であり、ｇｍは、トランスコンダクタンスである。値Ａは、典型的には、定められたバイアス条件およびプロセス技術に対して１００よりも大きい。図５Ｃに示すように、ソース接地等価回路は、フィードバックキャパシタンスＣｇｄと、結合キャパシタンスＣｃおよびＣｇｓとを有する。
ループ利得と比較してＡが大きいので、マイナス入力端子を、仮想接地ノードとして考慮に入れてもよく、回路の利得は、Ｖｏ／Ｖｉ＝−Ｃｃ／Ｃｇｄのように決定してもよい。この比がソースフォロワ構成の分析または測定値から分かるので、利得を約６．５になるように決定してもよい。しかしながら、ソースフォロワと比較して、利得は、Ｖｏ／Ｖｉ＝２／（Ａｓｆ−Ｇ）である。この例において、１０の利得は、ソースフォロワ構成にわたって実現される。この利得の下限は、ソースフォロワの入力キャパシタンスがもっぱらＣｇｄによる、且つＡｓｆが１に等しいと想定することによって、与えられる。この場合、利得は、約３である。これらの条件のどちらも現実的ではないので、利得は、常にこの数を超えるものと予想される。したがって、画素のソースフォロワ構成の利得が分かっている場合、この画素のソース接地構成の利得も分かる。さらに、より高い利得が、より感応性の画素になる。これは、ソース接地構成を好ましいものにする。
フリッカノイズは、少数キャリアと同一形式のチャネルドーピングを用いることによって低減することができる。例えば、ｎ型インプラントを有するＮＭＯＳは、埋込チャネルトランジスタを生成する。デバイスの仕事関数をシフトするために、Ｐ＋ゲート電極を用いることができる。
カスコード型列回路を有する１トランジスタ画素アレイ
１トランジスタ画素の１つの派生物は、読み出しの間に使用可能なカスコード型トランジスタを通じてプログラマブル利得の増加を可能にする。
１トランジスタ画素の１つの派生物は、読み出しの間に使用可能なカスコード型トランジスタを通じてプログラマブル利得の増加を可能にする。
図５Ｂに示すように、ソース接地読み出しの利得がＣｇｄキャパシタンスによって制限されているので、このキャパシタンスを低下させることは利得を増加させる可能性がある。図８は、カスコード型行選択装置を有するソース接地画素を示す。図示するように、トランジスタ８０１を、ソース接地画素（例えば図５Ｂに示す回路）に付加してもよい。トランジスタ８０１のゲートを、電圧Ｖｂに連結してもよく、トランジスタ８０１のソースを、トランジスタ５０１のドレインに連結してもよい。出力電圧Ｖｏを、トランジスタ８０１のドレインから得てもよい。カスコードは、フィードバックループからＣｇｄキャパシタンスを効果的に取り除き、それを極めて小さいＣｄｓに置換する。ループ利得に類似した利得（それは１００を超え得る）が、その結果、達成可能である。
高利得および可変利得を、画素の外側のカスコードデバイスを列ラインに導くことによって、１Ｔ構成内に生じてもよい。図９は、カスコード型列回路を有する１トランジスタ画素アレイを示す。これは、高利得を可能にし、１つの画素当たり１トランジスタのみにより画素ピッチを最小化することをさらに可能にする。図示した画素アレイは、直列に接続する多くの１トランジスタ画素（例えば５００）を有する列であり、アレイのベースにおいてカスコードデバイスを有する。カスコードデバイスは、トランジスタ９０１を備えてもよい。トランジスタ９０１のゲートを、バイアス電圧Ｖｂに連結してもよく、トランジスタ９０１のソースを、トランジスタ５０１のドレインに連結してもよく、トランジスタ９０１のドレインを、電流源を介して固定電圧に連結してもよい。出力電圧Ｖｏを、トランジスタ９０１のドレインから得てもよい。アレイが多くの列を有してもよいことは、理解するべきである。
この場合、カスコードは、画素のドレインを、入力の範囲にわたって十分に安定した電圧で残存するようにする。これにより、画素は、電流の変化のほぼすべてを、アレイのベースにおけるカスコードデバイスを通じておよび電流負荷に押し上げる。これは、Ｃｄｓから負のフィードバックを低減する（さもなければ利得を制限する）。電流負荷が無限の出力抵抗を有し、ＦＧノードに対する結合コンデンサが事実上ないとすれば、画素の利得は、ここでは−（ｇｍｌｒＯ１＋１）ｇｍ２ｒＯ２であり、ｇｍｌは、列ラインのベースにおけるカスコードデバイスのトランスコンダクタンス、ｇｍ２は、画素のトランスコンダクタンス、ｒＯ１およびｒＯ２は、ドレインにおいて見られるような小信号出力抵抗である。出力抵抗の値は、チャネル長変調によって決定する。チャネル長変調の影響が最小化されるので、より長いゲート長は、高出力抵抗を生じる。この利得が非常に大きいので、電流源出力抵抗（図９にＲａｄｊとして示す）の変動によってこれを制限し構成することができる。これは、簡易な１トランジスタ画素を維持しながら、列レベルにおけるプログラマブル利得を可能にする。そして、画素の利得は、ＲＬがＲａｄｊの調整値である場合、負荷抵抗ＲＬがカスコード構成の出力抵抗よりも非常に小さいと想定して、−ｇｍ２ＲＬによって設定される。利得は、ここでは、１〜１００またはそれ以上の範囲内に構成可能で、且つプログラミング可能である。例えば、バイアス電流が約５μＡである場合、画素のトランスコンダクタンスは、約５０μＡ／Ｖであり、２０Ｋオームの負荷抵抗が、１の利得のために必要とされる。１０の利得は、２００Ｋオームの負荷および２Ｍオームの負荷による１００の利得により得られる。列ラインにおけるカスコードデバイスの影響を実現するための多くの方法がある。カスコードの主な目的は、ＮＭＯＳトランジスタとして図９０１に示すように、画素の電流レベルの主として独立した電位に、列ラインが固定されるということである。高利得を有する差動増幅器は、この条件をより精密に維持するために適用することができる。このアプローチは、利得が改善されたカスコードと呼ばれる。
１Ｔトランジスタおよび２Ｔトランジスタを実現するために、様々なレイアウト選択を行うことができる。画素のサイズを低減するために、隣接する画素のソースおよびドレインを共有することができる。このように、１行の選択ラインが、一度で２行を作動させる。これは、行配線を低減し、その結果、所定の列ピッチについて、２列を一度に読み出す。このようなスキームを、図１０Ａおよび図１０Ｂに示す。図示するように、画素アレイ１０００は、トランジスタ１００１、１００２、１００３、および１００４を一列に備える。１００１のソースを、行ラインＲ２に連結し、１００４のソースを、行ラインＲ０に連結する。トランジスタ１００１、１００２は、ミラーＭ１を形成してもよく、トランジスタ１００３および１００４は、ミラーＭ２を形成してもよい。１００１および１００２のドレインを、列ラインＣＡに連結し、１００３および１００４のドレインを、列ラインＣＢに連結する。
１つの実施形態において、列ライン上に定電圧を維持するトランジスタを制御するために、カスコードデバイスは、フィードバック内の差動増幅器により利得改善される。
２トランジスタ画素アレイ
画素アレイにおいて、行選択装置を、選択および分離のために用いてもよい。行選択ラインがアクティブであるとき、行選択装置（ＭＯＳＦＥＴ）は、閾値電圧を超えるゲート電圧によりチャネルを形成し、スイッチのようにはたらく。行選択が非アクティブ化されるとき、チャネルが縮小される。行選択装置が実際に完全には「オン」または「オフ」にならないことに留意することは重要である。それはスイッチを近似するのみである。ゲートが行選択トランジスタのソースよりも実質的にローレベルにあるとき、有効な分離は得られ、アクティブな行選択を有する画素は、非アクティブ化された画素から入力なしで効果的に読み取ることができる。画素のアレイ内の多くの行により、各々の行選択装置について所定のレベルの分離を得ることが必要である。すなわち、行選択装置のための要件は、行の数に左右される。
画素アレイにおいて、行選択装置を、選択および分離のために用いてもよい。行選択ラインがアクティブであるとき、行選択装置（ＭＯＳＦＥＴ）は、閾値電圧を超えるゲート電圧によりチャネルを形成し、スイッチのようにはたらく。行選択が非アクティブ化されるとき、チャネルが縮小される。行選択装置が実際に完全には「オン」または「オフ」にならないことに留意することは重要である。それはスイッチを近似するのみである。ゲートが行選択トランジスタのソースよりも実質的にローレベルにあるとき、有効な分離は得られ、アクティブな行選択を有する画素は、非アクティブ化された画素から入力なしで効果的に読み取ることができる。画素のアレイ内の多くの行により、各々の行選択装置について所定のレベルの分離を得ることが必要である。すなわち、行選択装置のための要件は、行の数に左右される。
図１１は、本発明の１つの実施形態による２トランジスタ（２Ｔ）画素を示す。図示されるように、２Ｔ画素１１００は、ＩＳＦＥＴ１１０１と、行選択装置１１０２とを備える。画素１１００において、ＩＳＦＥＴ１１０１のソースを、列ラインＣｂに連結し、行選択装置１１０２のドレインを、列ラインＣｔに連結し、ＩＳＦＥＴ１１０１のドレインを、行選択装置１１０２のソースに連結する。行選択装置１１０２のゲートを、行ラインＲに連結する。
ＩＳＦＥＴ１１０１および行選択装置１１０２の両方をＮＭＯＳとして示すが、他の型のトランジスタを同様に用いてもよい。２Ｔ画素をソース接地読み出しモードとして構成してもよいが、２Ｔ画素１１００をソースフォロワ読み出しモードとして構成する。
図１２Ａ〜図１２Ｈに、本発明の実施形態による、さらなる２Ｔ画素構成を示す。これらの図において、「ＢＥ」とは「基板効果を有する」（すなわち、（ＩＳＦＥＴトランジスタ型式がｐチャネルとｎチャネルＭＯＳのどちらであるかに応じて）基板端子がアナログ電源電圧またはアナログ接地電圧に接続されるので、ＩＳＦＥＴには基板効果がある）ことを表す。基板端子がトランジスタのソース端末に接続される場合、基板効果が除外される。「ＰＲ」は「逆の位置におけるＰＭＯＳデバイス」（すなわち、画素回路トポロジー内のｐチャネルＩＳＦＥＴおよび行選択装置の位置を逆にした（または配置を入れ替えた）こと）を表す。「ＰＮＲ」は「逆の位置におけるＰＭＯＳ／ＮＭＯＳデバイス」（すなわち、画素回路トポロジー内のｐチャネルＩＳＦＥＴおよびｎチャネル行選択装置の位置を逆にした（または配置を入れ替えた））ことを表す。
図１２Ａは、本発明の１つの実施形態による２Ｔ画素を示す。図示するように、ＩＳＦＥＴおよび行選択装置ＳＥＬの両方は、行選択装置のドレイン端子に連結したＩＳＦＥＴのソース端末を有するｐチャネルＭＯＳトランジスタである。ＩＳＦＥＴのドレイン端子を、アナログ接地電圧に接続し、行選択装置のソース端末を、画素にバイアス電流を供給する電流源に接続する。出力電圧Ｖｏｕｔは、行選択装置のソース端末から読み出される。
図１２Ｂは、本発明の１つの実施形態による２Ｔ画素を示す。図示するように、ＩＳＦＥＴおよび行選択装置ＳＥＬの両方は、基板効果を除外するために基板端子に接続され、且つ行選択装置のドレイン端子にも接続された、ＩＳＦＥＴのソース端末を有するｐチャネルＭＯＳトランジスタである。ＩＳＦＥＴのドレイン端子を、アナログ接地電圧に接続し、行選択装置のソース端末を、画素にバイアス電流を供給する電流源に接続する。出力電圧Ｖｏｕｔは、行選択装置のソース端末から読み出される。
図１２Ｃは、本発明の１つの実施形態による２Ｔ画素を示す。図示するように、ＩＳＦＥＴおよび行選択装置ＳＥＬの両方は、行選択装置のソース端末に接続されたＩＳＦＥＴのドレイン端子を有するｐチャネルＭＯＳトランジスタである。行選択装置のドレイン端子を、アナログ接地電圧に接続し、ＩＳＦＥＴのソース端末を、電流源に接続する。出力電圧ＶｏｕｔはＩＳＦＥＴのソース端末から読み出される。
図１２Ｄは、本発明の１つの実施形態による２Ｔ画素を示す。図示するように、ＩＳＦＥＴおよび行選択装置ＳＥＬの両方は、行選択装置のソース端末に接続されたＩＳＦＥＴのドレイン端子を有するｐチャネルＭＯＳトランジスタである。行選択端子のドレインは、アナログ接地電圧に接続され、ＩＳＦＥＴのソース端末は、画素にバイアス電流を供給する電流源に接続される。出力電圧ＶｏｕｔはＩＳＦＥＴのソース端末から読み出される。ＩＳＦＥＴのソース端末は、基板効果を除外するために基板端子に接続される。
図１２Ｅは、本発明の１つの実施形態による２Ｔ画素を示す。図示するように、ＩＳＦＥＴおよび行選択装置ＳＥＬは、相互に接続するそれらのソース端末をそれぞれ有するｐチャネルおよびｎチャネルＭＯＳトランジスタである。ＩＳＦＥＴのドレイン端子は、アナログ接地電圧に接続され、行選択装置のドレインは、画素にバイアス電流を供給する電流源に接続される。出力電圧Ｖｏｕｔは、行選択装置のドレイン端子から読み出される。
図１２Ｆは、本発明の１つの実施形態による２Ｔ画素を示す。図示するように、ＩＳＦＥＴおよび行選択装置ＳＥＬは、相互に接続するそれらのソース端末をそれぞれ有するｐチャネルおよびｎチャネルＭＯＳトランジスタである。ＩＳＦＥＴのドレイン端子は、アナログ接地電圧に接続され、行選択装置のドレインは、画素にバイアス電流を供給する電流源に接続される。出力電圧Ｖｏｕｔは、行選択装置のドレイン端子から読み出される。ＩＳＦＥＴのソース端末は、基板効果を除外するために基板端子に接続される。
図１２Ｇは、本発明の１つの実施形態による２Ｔ画素を示す。図示するように、ＩＳＦＥＴおよび行選択装置ＳＥＬは、相互に連結するそれらのドレイン端子をそれぞれ有するｐチャネルおよびｎチャネルＭＯＳトランジスタである。行選択装置のソース端末を、アナログ接地電圧に接続し、ＩＳＦＥＴのソース端末を、画素にバイアス電流を供給する電流源に接続する。出力電圧Ｖｏｕｔは、ＩＳＦＥＴのソース端末から読み出される。
図１２Ｈは、本発明の１つの実施形態による２Ｔ画素を示す。図示するように、ＩＳＦＥＴおよび行選択装置ＳＥＬは、相互に連結するそれらのドレイン端子をそれぞれ有するｐチャネルおよびｎチャネルＭＯＳトランジスタである。行選択装置のソース端末を、アナログ接地電圧に接続し、ＩＳＦＥＴのソース端末を、画素にバイアス電流を供給する電流源に接続する。出力電圧Ｖｏｕｔは、ＩＳＦＥＴのソース端末から読み出される。ＩＳＦＥＴのソース端末は、基板効果を除外するために基板端子に接続される。
図１３Ａ〜図１３Ｄは、本発明の実施形態によるソース接地２Ｔセル構成を示す。図１３Ａおよび図１３Ｂにおいて、ＩＳＦＥＴおよび行選択装置の双方は、ｎチャネルＭＯＳトランジスタである。図１３Ｃおよび図１３Ｄにおいて、ＩＳＦＥＴおよび行選択装置の双方は、ｐチャネルＭＯＳトランジスタである。
図１３Ａにおいて、ＩＳＦＥＴのソース端末は、アナログ接地電源に接続され、画素にバイアス電流を供給する行選択装置のドレイン端子は、電流源に接続される。行選択装置のソース端末およびＩＳＦＥＴのドレイン端子は、相互に接続される。出力電圧Ｖｏｕｔは、行選択装置のドレイン端子から読み出される。
図１３Ｂにおいて、行選択装置のソース端末を、アナログ接地電源に接続し、ＩＳＦＥＴのドレイン端子を、画素にバイアス電流を供給する電流源に接続する。行選択装置のドレイン端子およびＩＳＦＥＴのソース端末は、相互に接続される。出力電圧Ｖｏｕｔは、ＩＳＦＥＴのドレイン端子から読み出される。
図１３Ｃにおいて、ＩＳＦＥＴのソース端末は、アナログ電源電圧に接続され、行選択装置のドレイン端子は、画素にバイアス電流を供給する電流源に接続される。行選択装置のソース端末およびＩＳＦＥＴのドレイン端子は、相互に接続される。出力電圧Ｖｏｕｔは、行選択装置のドレイン端子から読み出される。
図１３Ｄにおいて、行選択装置のソース端末は、アナログ電源電圧に接続され、ＩＳＦＥＴのドレイン端子は、画素にバイアス電流を供給する電流源に接続される。ＩＳＦＥＴのソース端末および行選択端子のドレイン端子は、相互に接続される。出力電圧Ｖｏｕｔは、ＩＳＦＥＴのドレイン端子から読み出される。
図１４Ａは、本発明の１つの実施形態による２Ｔ画素アレイを示す。説明のために、８つの２Ｔ画素は、２列に配置されて示される（但し、２Ｔ画素アレイ１４００は、任意のサイズの２Ｔ画素のアレイに拡張する可能性がある）。各列ピッチは、３つの列ラインｃｂ［０］、ｃｔ［０］、およびｃｂ［１］を含む。行ラインｒｓ［０］、ｒｓ［１］、ｒｓ［２］およびｒｓ［３］は、すべての列に平行に接続する。行選択装置１４０１ＲＳおよびＩＳＦＥＴ１４０１ＩＳは、１４０１ＲＳのドレインに接続された１４０１ＩＳのソースを有する、１つの２Ｔ画素を形成してもよい。１４０１ＲＳのソースを、列ラインｃｂ［０］に接続し、１４０１ＩＳのドレインを、列ラインｃｔ［０］に接続する。１４０１ＲＳのゲートを、行ラインｒｓ［０）に接続する。この画素は、列ラインｃｔ［０］に接続された１４０１ＩＳおよび１４０２ＩＳのドレインと、行ラインｒｓ［１］に接続された１４０２ＲＳのゲートとを有する、１４０２ＩＳおよび１４０２ＲＳを備える画素においてミラーリングされる。１４０２ＩＳおよび１４０２ＲＳを備える画素は、行ラインｃｂ［１］に接続された１４０２ＲＳおよび１４０３ＲＳのソースと、行ラインｒｓ［２］に連結された１４０３ＲＳのゲートとを有する、１４０３ＩＳおよび１４０３ＲＳを備える画素においてミラーリングされる。１４０３ＩＳおよび１４０３ＲＳを備える画素は、行ラインｃｔ［０］に接続された１４０３ＩＳおよび１４０４ＩＳのドレインと、行ラインｒｓ［３］に連結された１４０４ＲＳのゲートと、列ラインｃｂ［０］に連結された１４０４ＲＳのソースとを有する、１４０４ＩＳおよび１４０４ＲＳを備える画素においてミラーリングされる。図１４に示す実施形態において、ＩＳデバイスの各々は、ＩＳＦＥＴであり、ＲＳデバイスの各々は、列選択デバイスである。
１４０５ＲＳおよび１４０５ＩＳから構成される画素と、１４０６ＲＳおよび１４０６ＩＳから構成される画素と、１４０７ＲＳおよび１４０７ＩＳから構成される画素と、１４０８ＲＳおよび１４０８ＩＳから構成される画素とを含む右の列は、上記と同じ方式で、列トレースｃｂ［２］、ｃｔ［１］、およびｃｂ［３］に実質的に連結される。
図１４Ｂおよび図１４Ｃは、本発明の１つの実施形態による２×２の２Ｔ画素アレイのためのレイアウトを示す。２×２の２Ｔ画素アレイは、画素アレイ１４００の一部であってもよい。図１４Ｂは、１４０１ＲＳ、１４０１ＩＳ、１４０２ＲＳおよび１４０２ＩＳのためのポリシリコンゲートを、連続的な拡散浸透層１４１０上に配置し、１４０５ＲＳ、１４０５ＩＳ、１４０６ＲＳおよび１４０６ＩＳのためのポリシリコンゲートを、連続的な拡散浸透層１４１２上に配置してもよいことを示す。１つの実施形態において、連続的な拡散浸透層１４１０および１４１２は、画素アレイの最上部から画素アレイの最下部まで及んでもよい。すなわち、拡散浸透層は、画素アレイ内で不連続性を有さなくてもよい。
図１４Ｃは、ＩＳＦＥＴ１４０１ＩＳ、１４０２ＩＳ、１４０５ＩＳ、および１４０６ＩＳのためのマイクロウェルを配置する場所を示す。マイクロウェルを、ＩＳＦＥＴによって解析してもよい分析用溶液を保持するために用いてもよい。図１４Ｃに示すように、１つの実施形態において、マイクロウェルは、各々、六角形の形状を有し、ハニカム状に積層してもよい。さらに、１つの実施形態において、コンタクトを、ゲート構造上に直接配置してもよい。すなわち、ＩＳＦＥＴは、薄い酸化物上のコンタクトに設けられたポリシリコンゲートを有してもよい。
連続的な拡散、共有されるコンタクト、ミラーリングされた画素、および物理的列ごとに１つのｃｔ（列最上部）ラインおよび２つのｃｂ（列最下部）ラインを有するので、画素アレイ１４００は高密度である。グローバルなバルクコンタクトを、Ｐ−エピタクシ領域を有するＰ＋ウェハを用いることによって実現してもよい。
画素アレイ１４００の配置は、高速演算を提供する。行ラインｒｓ［０］およびｒｓ［１］は、相互に選択され、ｃｂ［０］およびｃｂ［１］を介して読み出される。これは、各列が２倍高速になることを可能にして、単一の読み出しのために使用可能にされた画素数が２倍および連続的なアレイの寄生負荷が２分の１になることにより、４倍速い読み出しをもたらす。１つの実施形態において、全アレイは、上半分と下半分とに分離される。これは、画素数の読み出しが一度に（最上部および最下部の両方からの）２倍および連続的なアレイの寄生負荷が２分の１になることにより、さらに４倍速い読み出し時間をもたらす。したがって、連続的なアレイを選択した１行にわたる速度の増加分のトータルは、１６倍である。
１つの実施形態において、画素アレイの上部半分および下部半分の双方は、読み出しの間に同時に作動させてもよい。これは、上半分と下半分との間の読み出しの多重化を可能にすることができる。例えば、一方の半分は、「洗浄（ｗａｓｈ）」（例えば、画素デバイス上のウェルから反応物質をフラッシングする）をすることができ、他方の半分は、読み出しを実行することができる。他方の半分が一旦読み出されたら、２つの半分のための読み出しが切り替えられる。
１つの実施形態において、２Ｔ画素設計は、図１１〜図１４に記載したような１つの化学的感応性トランジスタおよび１つの列選択デバイスではなく、２つの化学的感応性トランジスタ（例えばＩＳＦＥＴ）を組み込むことができる。双方の化学的感応性トランジスタ（またはＩＳＦＥＴ）は、ＮＭＯＳまたはＰＭＯＳデバイスであり得るし、ソースフォロワまたはソース接地の読み出しモードで構成できる。このような２Ｔ画素の可能な用途とは、特定の分析物に対する第１の化学的感応性トランジスタの感応性が、第２の化学的感応性トランジスタの感応性と異なる場合であり得、これは、ローカル／画素内の差動測定法の実施を可能にする。あるいは、双方の化学的感応性トランジスタが特定の分析物に対して同じ感応性を有してもよく、これは、ローカル／画素内の平均値測定の実施を可能にする。これらは、この実施形態のための可能な用途の例のうちの２つであり、本明細書の記載に基づいて、当業者は、２つの化学的感応性トランジスタ（例えばＩＳＦＥＴ）を組込む２Ｔ画素設計の他の用途を認識するであろう。
１つの実施形態において、列回路は、サンプリング回路にソースフォロワモードまたはソース接地モードのいずれかにおいて、ソース側またはドレイン側の列選択のいずれかを行うことができるように、列ラインを取り替えることを可能にする。
容量電荷ポンプ
上記のもののような１つ以上のトランジスタを備える化学的感応性画素から出力電圧を増幅するために、１つ以上の電荷ポンプを用いてもよい。
上記のもののような１つ以上のトランジスタを備える化学的感応性画素から出力電圧を増幅するために、１つ以上の電荷ポンプを用いてもよい。
上記のもののような１つ以上のトランジスタを備える化学的感応性画素から出力電圧を増幅するために、１つ以上の電荷ポンプを用いてもよい。
図１５は、本発明の１つの実施形態による、２倍の電圧利得を有する容量電荷ポンプを示す。電荷ポンプ１５００は、φ１スイッチ１５０１、１５０２、１５０３および１５０４と、φ２スイッチ１５０５および１５０６と、コンデンサ１５０７および１５０８とを備えてもよい。Ｖｒｅｆ１およびＶｒｅｆ２は、出力信号の所望のＤＣオフセットを取得するために設定され、その両方は、ブースト段階の間に出力の飽和を回避するために選択される。電荷ポンプの動作は、タイミング信号が制御してもよく、タイミング信号は、タイミング回路が供給してもよい。
時間ｔ０においては、スイッチはすべてオフである。
時間ｔ１において、φ１スイッチ１５０１、１５０２、１５０３および１５０４がオンになる。トラック位相が始まってもよい。イオン感応性画素に由来しうる入力電圧Ｖｉｎは、コンデンサ１５０７および１５０８を充電し始めてもよい。
時間ｔ２においては、φ１スイッチ１５０１、１５０２、１５０３および１５０４がオフになり、コンデンサ１５０７および１５０８は、Ｖｉｎ−Ｖｒｅｆ１まで充電される。
時間ｔ３においては、φ１スイッチ１５０１、１５０２、１５０３および１５０４がオフのままである一方で、φ２スイッチ１５０５および１５０６は、オンになる。ブースト位相が始まってもよい。コンデンサ１５０７は、コンデンサ１５０８を通じて放電し始めてもよい。コンデンサは、トラック位相の間は並列でブースト位相の間は直列であり、且つ全電荷が一定のままで全キャパシタンスがブースト位相の間に半分にされるので、全キャパシタンスにわたる電圧は２倍になり、ＶｏｕｔはＶｉｎのほぼ２倍なる。
次工程から利得回路を切り離すために、ソースフォロワＳＦを用いてもよい。
電荷ポンプ１５００は、仮想接地を設けるために、ノイズの多い増幅器なしで、２倍の利得を供給できる。
図１６は、本発明の１つの実施形態による電荷ポンプを示す。
時間ｔ０において、スイッチはすべてオフである。
時間ｔ１において、φ１スイッチ１５０１、１５０２、１５０３、１５０４、１６０１および１６０２がオンになる。トラック位相が始まってもよい。入力電圧Ｖｉｎ（それはイオン感応性画素に由来しうる）は、コンデンサ１５０７、１５０８および１６０４を充電し始めてもよい。
時間ｔ２においては、φ１スイッチ１５０１、１５０２、１５０３、１５０４、１６０１および１６０２が、オフになり、コンデンサ１５０７、１５０８および１６０４は、Ｖｉｎ−Ｖｒｅｆ１に充電される。
時間ｔ３においては、φ１スイッチ１５０１、１５０２、１５０３、１５０４、１６０１および１６０２が、オフのままである一方で、φ２スイッチ１５０５および１６０３はオンになる。ブースト位相が始まってもよい。コンデンサ１５０７は、コンデンサ１５０８および１６０４を通じて放電し始めてもよく、コンデンサ１５０８は、コンデンサ１６０４を通じて放電し始めてもよい。コンデンサは、トラック位相の間は並列でブースト位相の間は直列であり、且つ全電荷が一定のままで全キャパシタンスがブースト位相の間に３分割されるので、全キャパシタンスにわたる電圧は３倍になり、ＶｏｕｔはＶｉｎのほぼ３倍になる。
図１７は、本発明の１つの実施形態による電荷ポンプの１つの実施形態を示す。図１５内の示される２つの電荷ポンプ１５００は直列に接続され、これにより利得パイプラインを可能にしかつ入力電圧Ｖｉｎを４倍に増幅する。
利得をさらに増加させるために、付加的な直列電荷ポンプを付加することができる。多段電荷ポンプにおいて、コンデンサ値は、段から段まで同じサイズである必要がない。コンデンサによって消費された全領域が利得の平方により増加することが認められ得る。場合によりこの特徴は、領域利用率、消費電力、およびスループットに関して望ましくない可能性があるが、適切なコンデンササイズを用いたときに、イオン感応性画素によって生じる全ノイズおよび関連する流体のノイズが、電荷ポンプＫＴ／Ｃノイズよりも大きな場合には、電荷ポンプをこれらの不利益なしで用いることができる。
図１８は、本発明の１つの実施形態による電荷ポンプの１つの実施形態を示す。ソースフォロワＳＦＰとスイッチφｆｂとを含むフィードバック経路が電荷ポンプ１５００に付加され、これは、電荷ポンプの入力に出力Ｖｏｕｔを戻す。
時間ｔ０においては、スイッチはすべてオフである
時間ｔ１において、スイッチφｓｐはオンであり、電荷ポンプ１５００の入力に入力電圧Ｖｉｎを供給する。
時間ｔ２から時間ｔ５まで、図１５に関して先に記載されたように、電荷ポンプ１５００は、出力電圧Ｖｏｕｔを２（Ｖｉｎ−Ｖｒｅｆ１）まで押し上げるように動作する。
時間ｔ６からｔ７まで、スイッチφｆｂがオンであり、もとの電荷ポンプ１５００の入力に出力電圧２（Ｖｉｎ−Ｖｒｅｆ１）を戻し、第１のサイクルは終わる。
第２のサイクルの間、電荷ポンプ１５００は出力電圧を２（２（Ｖｉｎ−Ｖｒｅｆ１））増幅する。そのプロセスは、各々のサイクルの間に出力を増幅しながら、繰り返される。
ＣＣＤ系マルチトランジスタ能動画素センサアレイ
搬送波の閉じ込めおよび分離の両方を容易にするために、イオン感応性ＭＯＳ電極を、隣接電極に電荷結合する。イオン濃度の測定は、各々の画素において生じ、且つ電位障壁およびウェルによって閉じ込めた離散的な電荷パケットによって行う。イオン感応性電極は、障壁レベルまたは電位ウェルのいずれかとして、作用することができる。電荷ドメインでの動作は、以下の事項を含む（但し限定はされない）いくつかの有効性を与える。１）各々の画素内の複数の電荷パケットの蓄積を通じて信号レベルおよび改善された信号対ノイズを増加させる。２）ＭＯＳ検知および基準構造の優れた閾値整合。３）フリッカノイズの低減。４）グローバルスナップショット動作。
搬送波の閉じ込めおよび分離の両方を容易にするために、イオン感応性ＭＯＳ電極を、隣接電極に電荷結合する。イオン濃度の測定は、各々の画素において生じ、且つ電位障壁およびウェルによって閉じ込めた離散的な電荷パケットによって行う。イオン感応性電極は、障壁レベルまたは電位ウェルのいずれかとして、作用することができる。電荷ドメインでの動作は、以下の事項を含む（但し限定はされない）いくつかの有効性を与える。１）各々の画素内の複数の電荷パケットの蓄積を通じて信号レベルおよび改善された信号対ノイズを増加させる。２）ＭＯＳ検知および基準構造の優れた閾値整合。３）フリッカノイズの低減。４）グローバルスナップショット動作。
電極に隣接するイオンを検出するために、フローティング電極を用いる。アドレス指定可能な読み出しのためにアレイの中に配置することができる画素を形成するために、電極を、他の電極および他のトランジスタに電荷結合する。別の電極の中に、またはフローティングディフュージョン（ＦＤ）ノードの上に、または直接列ライン上に蓄積する電荷によって、利得を取得することが可能である。画素サイズの低減だけでなく信号レベルの増加も、両方とも得ることが望ましい。画素サイズを低減するために、補助的なトランジスタを省いてもよく、一定の活性化および非活性化シーケンスを有する電荷蓄積ノードが用いられてもよい。
イオン感応性（ＩＳ）蓄積画素は、以下の概念のうちのいくつかを含んでいる。
１．電極はＩＳ電極に電荷結合される。
２．電荷パケットのための搬送波（電子または正孔）のソース。
３．電荷パケットのために障壁またはウェルとして作用する基準電極。
４．電荷−電圧変換のためのフローティングディフュージョンノード。
５．アドレス指定可能な読み出しのために、バッファリングおよび分離を与えるための補助的なトランジスタ。
６．用途に左右される、いくつかまたはすべての補助的なトランジスタを省くためのシーケンス。
１．電極はＩＳ電極に電荷結合される。
２．電荷パケットのための搬送波（電子または正孔）のソース。
３．電荷パケットのために障壁またはウェルとして作用する基準電極。
４．電荷−電圧変換のためのフローティングディフュージョンノード。
５．アドレス指定可能な読み出しのために、バッファリングおよび分離を与えるための補助的なトランジスタ。
６．用途に左右される、いくつかまたはすべての補助的なトランジスタを省くためのシーケンス。
基本ＩＳ蓄積画素を図１９に示す。電荷蓄積は、読み出しの時に局所的に、または個別の蓄積時間の間に大域的に、生じる可能性がある。図１９に示す実施形態は、３トランジスタ３電極（３Ｔ３Ｅ）の画素である。３トランジスタは、リセットトランジスタＲＴと、ソースフォロワ１９０１と、行選択トランジスタＲＳとを含む。３つの電極は、電極ＶＳと、電極ＶＲと、イオン感応性電極１９０２とを含む。画素は、また、転送ゲートＴＸを含む。また、同時の蓄積および読み出しを可能にするための追加素子を有するＩＳ蓄積画素を構成することが可能である。これは、プロセスをパイプライン処理するために、例えばさらに２つの電極を付加することによって、行うことができる。基本構成において、リセット（ＲＴ）制御ゲートのソースに接続されるフローティングディフュージョンノード上に、電荷を蓄積する。ロールシャッター操作において、フローティングディフュージョン（ＦＤ）をＣＤ＝ＶＤＤにリセットする。そして、行を選択し、行選択（ＲＳ）によって作動させたソースフォロワを介して行を読み出す。次に、寄生コンデンサを放電したＦＤノード上に、電荷を蓄積する。そして、第２のサンプルを得る。サンプル間の差分は、イオン濃度を表現する。サンプルは、相対的に早く関連づけられ、時間内に得られる。したがって、読み出し回路の熱ノイズが除去され、１／ｆノイズが低減される。グローバルなシャッタモードで動作するために、すべてのＦＤノードをＶＤＤに同時にリセットする。そして、各々の分離されたＦＤノード上に、電荷を蓄積する。蓄積の後、ＲＳゲートを作動させることによって、各行を選択する。信号値は、ソースフォロワの負荷をもつ列ライン上に読み出される。次に、再び画素をリセットし、サンプリングする。サンプル間の差分は、イオン濃度を表現する。二重サンプリングを通じて、１／ｆノイズを低減する。しかしながら、リセット値が時間内に相関しないので、熱のリセットノイズは除外されない。熱ノイズは、サンプリングの前にサブスレッショルドリセットによるリセット動作に従うことによって、電力の半分に低減することができる。一般に、熱ノイズは、電荷蓄積により、信号とローレベルとに比較される。グローバルなシャッタを有する相関リセットスキームは、他の構成においても使用可能である。
基本電荷蓄積スキームを、表面電位図を用いて、図２０に示す。読み出しのためにトランジスタのみが用いられるので、電極のみを示す。これらのシーケンスの各々において、電位の増加は、電子を含む電位ウェルを示すのに一般的であるように示す。電荷蓄積の４サイクルを、図２０のＡ〜Ｑに示す。まず、すべての電荷をＩＳ電極下のチャネルから取り除き、ＦＤの高電位を用いて、チャネルを完全に使い尽くす（Ａ）。次に、ＴＸゲートは、閉じ込め障壁を生成する低電位に移行する（Ｂ）。ＩＳ電極におけるイオン濃度に比例した電荷パケットを生じるために、充填および流出の操作を用いる（Ｃ−Ｄ）。次のサイクルにおいて、電子により、放電するＦＤノードに、この電荷パケットを移送する。図は、ＦＤノード上に蓄積する電子を示すが、電圧は、実際には減少している。多くのサイクル後、図２０のＥ〜Ｑに示すように、信号対ノイズ比は、改善されており、信号は、利得とともに読み出され得る。信号を増幅するために、何百〜何百万ものサイクルを用いることができる。
他の実施形態において、電極の順序を切り替えてもよく、および／または、ウェルではなく障壁としてＩＳ電極を用いてもよい。画素の大型アレイを作動させるために、この蓄積ラインに、トランジスタを付加してもよい。補助的なトランジスタを、速度を増加させるために用いる。しかしながら、トランジスタが蓄積ラインの全画素アレイを作動させるのに必要ではないことは、留意するべきである。それどころか、トランジスタが必要でないように、アレイを分割することができる。１つの実施形態において、ＦＤノードを列ラインに接続する。画素を読み出す前に、列ラインをＶＤＤにリセットする。そして、列ライン上にその行のために直接蓄積する電荷によって、行を選択する。多くのサイクルの後、列は、イオン濃度に比例する値まで放電する。列ラインのキャパシタンスが行の合計数に左右されるので、必要とする蓄積量は、行の数に左右される。タイミングを拡張可能にするために、アレイをサブアレイに分割することができる。例えば、１００行ごとに、その結果グローバルなアレイに接続されるローカルソースフォロワバッファを含むことができる。この階層的アプローチは、高速読み出しにより大量の画素アレイを得るために、すべての読み出しスキームとともに一般に用いることができる。
搬送波の熱活性のために、電荷パケットをノイズなしで生成することができない。各充填および流出操作は、ＫＴＣ（フローティングディフュージョンコンデンサ内の熱ノイズ）に比例した電荷誤差を生じる（ここで、Ｃはイオン感応性電極の領域のＣｏｘ倍に等しい）。充填操作の間、電荷は、電子のソースと閉じ込めウェルとの間を自由に流れることができる。しかしながら、流出操作の間、デバイスはサブスレッショルドモードに入り、搬送波は、主として一方向のみへの拡散によって移行し、これによって抵抗性チャネルの熱ノイズの半分がもたらされる。したがって、ｑが１個の電子の電荷をクーロン（１．６×１０ｅ−１９）で表現する場合には、各々の電荷パケットについて電子の全ノイズは、ｓｑｒｔ（ＫＴＣ／２）／ｑである。電子内の信号は、ＶＣ／ｑに等しい。ｎサイクルの後の信号対ノイズ比は、Ｖ×ｓｑｒｔ（２ｎＣ／ＫＴ）に等しい。蓄積サイクル数の平方根によって、信号対ノイズ比が改善することに留意されたい。小信号レベルについては、蓄積量は、ＶＲ基準電極とイオン感応性電極との間の閾値ずれに制限されると考えられる。すべての画素内に基準電極があり、且つ電極が電荷結合されるので、各々の電極対の間の相対的な閾値ずれは小さい。この差分は約１ｍＶであると仮定して、１０００蓄積サイクル以上が実現可能であるべきであって、それによって、３０倍超に信号対ノイズを改善する。例として、信号が１ｍＶであり、電極面積がＣｏｘ＝５ｆＦ／μｍ２をもつ１平方ミクロンである場合、１０００サイクル後の信号対ノイズ比は、５０対１である。その結果、信号レベルが１Ｖに達するので、他のノイズ源が関連しないものと推測する。明確にするために、支配的なノイズは、単純に周知の電荷パケット熱ノイズである。
図２１および図２２は、２トランジスタのみを有するＩＳ蓄積画素を示す。行を読み出した後、非活性化シーケンスを用いることにより、選択トランジスタを省く。非アクティブ化するために、ＦＤノードは放電され、これによりＦＤノードの電位を低減し、その行のためのソースフォロワを停止させる。図２２の画素のための表面電位図を、図２３に示す。
図２４は、２トランジスタおよび４電極を有するＩＳ蓄積画素を示す。この画素は、同じＦＤノードにおいて充填および流出の電荷パケットおよび読み出しすべてを生成する。第４の電極は、グローバルシャッター作用及び関連する二重サンプリングを可能にする。高速の読み出しのために、電荷蓄積が１／ｆノイズ拠出を十分に低減するならば、シングルサンプリングを用いることができる。図２５は、図２４の画素の基本操作のための表面電位図を示す。
図２６は、１トランジスタおよび３電極を有するＩＳ蓄積画素を示す。チャネルを枯渇させ、同じノードから供給することができる。この画素は、電荷結合に左右され、信号範囲は、他の画素のための信号範囲よりも低い。
いくつかの設計置換は、所望の動作モードに依存して可能である。ＣＣＤチャネルは、表面モードであり、好ましくは０．１３μｍ未満の標準ＣＭＯＳテクノロジで形成される。表面を閉じ込め、且つ他の欠陥を回避するために、追加のインプラントを付加することができる。チャネルストップおよびチャネルを、ドナーおよびアクセプタ不純物のインプラントから形成することができる。動作モードのために最適な電位プロファイルを生成するために、チャネルを複数のインプラントから作ることができる。
図２７は、３トランジスタ（３Ｔ）能動画素センサの１つの実施形態を示す。３トランジスタは、リセットトランジスタ２７０１、ソースフォロワ２７０２、および行選択スイッチ２７０３である。リセットトランジスタ２７０１は、リセット信号ＲＳＴによって制御されるゲートと、画素のフローティングディフュージョン（ＦＤ）に連結されたソースと、固定電圧に接続されたドレインとを有する。ソースフォロワ２７０２は、リセットトランジスタ２７０１のソースに接続されたそのゲートと、固定電圧に接続されたそのドレインとを有する。行選択トランジスタ２７０３は、行ラインに接続されたそのゲートと、固定電圧に接続されたそのドレインと、列に接続されたそのソースとを有する。画素と相互に作用する他の電極は、転送ゲートＴＧと、イオン選択電極ＩＳＥと、入力制御ゲートＩＣＧと、入力拡散ＩＤとを含む。これらの３つの構成要素は、図１９のＶＳ、ＶＲおよびＴＸと同一の方法で動作される電荷結合電極を形成する。
図２８は、３Ｔ能動画素センサの別の実施形態を示す。図２８のセンサと図２７に示すセンサとの間の相違は、センサ２８００が第２の入力制御ゲートＩＣＧ２を有するということであり、それは、イオン感応性電極の近くに電位障壁に対するさらなる制御を可能にする。
図２９は、信号の変動を除去するために用いてもよいサンプルホールド回路を有する３Ｔ能動画素センサの１つの実施形態を示す。図示するように、行選択トランジスタ２７０３のゲートは、行選択シフトレジスタによって与えられるＲｏｗＳｅｌｍ信号によって制御される。行選択トランジスタ２７０３のソースを、電流シンクＩＳｉｎｋ２９０２と列バッファ２９０３とに連結する。電流シンクＩＳｉｎｋ２９０２は、電圧ＶＢ１によってバイアスされてもよく、列バッファ（それは増幅器であってもよい）は、電圧ＶＢ２によってバイアスされてもよい。
サンプルホールド回路２９０１は、スイッチＳＨと、スイッチＣＡＬと、コンデンサＣｓｈと、増幅器Ａｍｐとを含んでもよい。入力されたスイッチＳＨは、列バッファ２９０３の出力に連結され、その出力は、スイッチＣＡＬ、コンデンサＣｓｈのアッパー部および増幅器アンプの入力を介して、電圧ＶＲＥＦに連結される。増幅器は、電圧ＶＢ２によってバイアスされる。増幅器の出力を、列選択シフトレジスタからの信号ＣｏｌＳｅｌｎによって制御されたスイッチ２９０４に連結する。スイッチ２９０４の出力は、出力端子Ｖｏｕｔに到達する前に、出力バッファ２９０５によってバッファリングされる。出力バッファは、電圧ＶＢ３によってバイアスされる。
図３０は、相関二重サンプリング回路を有する３Ｔ能動画素センサの１つの実施形態を示す。図３０のセンサと図２９のセンサとの間の最も顕著な相違は、列バッファ２９０３から信号を測定するために、前者が相関二重サンプリング回路３００１を用いるということである。相関二重サンプリング回路３００１の増幅器は、その第１の入力において、スイッチＳＨおよびコンデンサＣｉｎを介して列バッファ２９０３の出力を受信する。増幅器は、第２の入力において基準電圧ＶＲＥＦを受信し、電圧ＶＢ２によってバイアスされる。リセットスイッチＲＳＴおよびコンデンサＣｆは、増幅器により平行に連結される。
図３１は、４つの画素アレイのために用いられる２．５Ｔ能動画素センサの１つの実施形態を示す。画素の各々は、それ自身の転送トランジスタＴＸ１、ＴＸ２、ＴＸ３、およびＴＸ４と、それ自身のリセットトランジスタとを有する。各々の転送トランジスタのドレインを、同じ画素内のリセットトランジスタのソースに連結し、各々の転送トランジスタのソースを、ソースフォロワのゲートに連結する。
図３２は、４つの画素アレイのための１．７５Ｔ能動画素センサの１つの実施形態を示す。画素の各々は、それ自身の転送トランジスタを有する。各々の転送トランジスタのソースを、同じ画素のフローティングディフュージョンに連結し、各々の転送トランジスタのドレインを、センサのリセットトランジスタＲＳＴのドレインに連結する。
アレイ列積分器
記載された実施形態は、改善された信号対ノイズ比を有する化学的検出回路を備えてもよい。化学的検出回路は、電流源と、化学的検出画素と、増幅器と、コンデンサとを含んでもよい。化学的検出画素は、第１および第２の端子を有してもよい化学的感応性トランジスタと、電流源と化学的感応性トランジスタとの間に接続する行選択スイッチとを備えてもよい。増幅器は、スイッチを介して化学的感応性トランジスタの出力に接続された第１の入力と、オフセット電圧に接続された第２の入力とによる、第１の入力と第２の入力とを有してもよい。コンデンサを、増幅器の出力と増幅器の第１の入力との間に接続してもよい。コンデンサおよび増幅器は、積分器を形成し、化学的検出画素の列によって共有されてもよい。
記載された実施形態は、改善された信号対ノイズ比を有する化学的検出回路を備えてもよい。化学的検出回路は、電流源と、化学的検出画素と、増幅器と、コンデンサとを含んでもよい。化学的検出画素は、第１および第２の端子を有してもよい化学的感応性トランジスタと、電流源と化学的感応性トランジスタとの間に接続する行選択スイッチとを備えてもよい。増幅器は、スイッチを介して化学的感応性トランジスタの出力に接続された第１の入力と、オフセット電圧に接続された第２の入力とによる、第１の入力と第２の入力とを有してもよい。コンデンサを、増幅器の出力と増幅器の第１の入力との間に接続してもよい。コンデンサおよび増幅器は、積分器を形成し、化学的検出画素の列によって共有されてもよい。
いくつかの実施形態はまた、改善された信号対ノイズ比を有する化学的検出回路を備えてもよい。化学的検出回路は、化学的検出画素の複数の列を含んでもよい。化学的検出画素の各列は、電流源と、複数の化学的検出画素と、増幅器と、コンデンサとを備えてもよい。各化学的検出画素は、第１および第２の端子を有してもよい化学的感応性のトランジスタと、電流源と化学的感応性トランジスタとの間に接続する行選択スイッチを備えてもよい。増幅器は、スイッチを介して各化学的感応性トランジスタの出力に接続された第１の入力と、オフセット電圧に接続された第２の入力とによる、第１の入力と第２の入力とを有してもよい。コンデンサを、増幅器の出力と増幅器の第１の入力との間に接続してもよい。コンデンサおよび増幅器は、化学的検出画素の列によって共有される積分器を形成してもよい。
他の実施形態は、化学的検出回路から出力信号を生成するための方法を含んでもよい。方法は、読み出しのために化学的検出画素の列から化学的検出画素を選択するステップ、化学的検出画素から積分器への読み出し電流を積分するステップ、および積分器の出力電圧を読み出すステップを含んでもよい。
図３３は、本発明の１つの実施形態による化学的検出回路３３００のブロック図を示す。化学的検出回路３３００は、複数の化学的検出画素３３０２．１〜３３０２．Ｎと、電流源３３０８と、増幅器３３１０と、オフセット電圧Ｖｓｄ３３１４と、コンデンサＣｉｎｔ３３１２と、３個のスイッチ３３１６、３３１８および３３２０とを備えてもよい。各化学的検出画素（例えば３３０２．１または３３０２．Ｎ）は、化学的感応性トランジスタ（例えば、それぞれ３３０４．１または３３０４．Ｎ）と、行選択スイッチ（例えば、それぞれ３３０６．１または３３０６．Ｎ）とを備えてもよい。増幅器３３１０は、電流源３３０８の出力に連結された第１の入力端子と、オフセット電圧Ｖｓｄ３３１４に連結された第２の入力端子とを有してもよい。コンデンサＣｉｎｔ３３１２は、増幅器３３１０の第１の入力端子に連結された第１の側と、スイッチ３３１８を介して増幅器３３１０の出力端子に連結された第２の側を有してもよい。スイッチ３３１６を、コンデンサＣｉｎｔ３３１２の第１の側と増幅器３３１０の出力端子との間に連結してもよい。スイッチ３３２０を、コンデンサＣｉｎｔ３３１２の第２の側と接地との間に連結してもよい。１つの実施形態において、複数の化学的検出画素３３０２．１〜３３０２．Ｎが、化学的検出画素の列を形成してもよい。コンデンサＣｉｎｔ３３１２は、増幅器３３１０のための負のフィードバックループとして構成されてもよい。したがって、コンデンサＣｉｎｔ３３１２および増幅器３３１０は、化学的検出画素の列のための積分器を形成してもよい。１つの実施形態において、積分器は、列のすべての化学的検出画素によって共有され、列積分器と呼ばれてもよい。
各化学的感応性トランジスタは、パッシベーション層によって覆われてもよいゲート端子を有してもよい。ゲート端子は、ゲート酸化膜とパッシベーション層との間にはさまれたフローティングゲート構造を有してもよい（例えば図２のフローティングゲートＧ）。動作の間、パッシベーション層は、分析される分析用溶液に曝露されてもよい。各化学的感応性トランジスタ３３０４．１〜３３０４．Ｎは、それぞれの行選択スイッチ３３０６．１〜３３０６．Ｎの第１の側と接地に接続された第２の端子とに接続される第１の端子をさらに有してもよい。例えば、図３３に示すように、トランジスタ３３０４．１は、行選択スイッチ３３０６．１の第１の側と、接地に接続された第２の側（例えばドレイン）とに接続された、第１の端子（例えばソース）を有するＰＭＯＳであってもよい。各々の化学的検出画素の各行選択スイッチ（例えば３３０６．１または３３０６．Ｎ）は、電流源３３０８に接続された第２の側を有してもよい。各々の行選択スイッチの第２の側を、増幅器３３１０の第１の入力に連結してもよい。
１つの実施形態において、化学的感応性トランジスタ（例えば３３０４．１または３３０４．Ｎ）の各々が電流モードで動作するように、化学的検出回路３３００を構成してもよい。すなわち、化学的感応性トランジスタの各々は、トランスコンダクタンス増幅器として動作してもよい。化学的感応性トランジスタによって測定される分析物のイオン濃度は、電流出力によって検出されてもよい。１つの実施形態において、各化学的感応性トランジスタ３３０４．１〜３３０４．Ｎは、イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）であってもよい。各行選択スイッチ３３０６．１〜３３０６．Ｎは、また、トランジスタであってもよい。
動作の間、１つの化学的検出画素が選択されているとき、対応する行選択スイッチが閉じてもよい。例えば、図３３に示すように、化学的検出画素３３０２．１を選択してもよく、したがって、行選択スイッチ３３０６．１が閉じてもよい。電流源３３０８は、選択された化学的感応性トランジスタ３３０４．１にＤＣバイアスの電流のＩｄｃを供給してもよい。化学的感応性トランジスタ３３０４．１のゲート電圧変化に起因する信号電流Ｉｓｉｇを、コンデンサＣｉｎｔ３３１２に積分してもよく、増幅器３３１０の出力信号を、Ｖｏｕｔとして読み出してもよい。増幅器３３１０の第２の入力に対するオフセット電圧Ｖｓｄ３３１４は、化学的感応性トランジスタが動作するためにソースからドレインに電圧Ｖｓｄを供給してもよい。
各測定操作は、２つの段階を備えてもよい。動作の第１段階は、積分段階であってもよく、動作の第２段階は、電荷を取り除くためのクリア段階であってもよい。動作の第１段階の間、スイッチ３３１８は、閉じていてもよく、スイッチ３３１６、３３２０は、開いたままであってもよい。出力信号Ｖｏｕｔを読み出した後、動作は、第２段階を始めてもよく、その間、コンデンサＣｉｎｔ３３１２に蓄積された電荷を取り除くために、スイッチ３３１６および３３２０は閉じてもいてもよく、スイッチ３３１８は開いたままであってもよい。１つの実施形態において、相関二重サンプリング（ＣＤＳ）のスキームを、第２段階の間にスイッチ３３２０を閉じることによって実現してもよい。これは、増幅器３３１０の本質的なオフセット電圧が、コンデンサＣｉｎｔ３３１２に蓄えられることを可能にしてもよい。
１つの実施形態において、電流源３３０８は、ＤＣバイアス電流のＩｄｃ（それは相対的に大きくてもよい）を供給するために、各々の列に連結されたプログラミング可能な電流源であってもよい。この構成において、バイアス電流Ｉｄｃは、コンデンサＣｉｎｔ３３１２上で積分せず、したがって、積分器は時期尚早の飽和を回避できる。増幅レベルを、Ｃｉｎｔ値からおよび積分の間に導き出してもよい。
さらに、１つの実施形態において、出力信号Ｖｏｕｔを、ＡＤＣによってデジタル信号に変換してもよい。例えば、充電信号電流Ｉｓｉｇは、積分器出力電圧が比較器によって規定されるようないくつかの閾値を越えるまでカウンタを増加（数をカウントする）してもよいように、シングル傾斜積分ＡＤＣを用いてデジタル化されてもよい。シングル傾斜積分ＡＤＣが用いられるとき、コンデンサＣｉｎｔ３３１２の絶対値を決定するために、較正を実行してもよい。あるいは、可変放電期間に続く固定積分期間を用いる「二重傾斜積分ＡＤＣ（ｄｕａｌ−ｓｌｏｐｅ ｉｎｔｅｇｒａｔｉｎｇ ＡＤＣ）」を用いてもよい。他の実施形態において、出力信号Ｖｏｕｔを、他の既知のアナログデジタル変換技術によってデジタル信号に変換してもよい。
１つの実施形態において、化学的感応性トランジスタの電流レスポンスの積分は、化学的感応性トランジスタの瞬間電圧出力の測定よりも優れた信号対ノイズ比（ＳＮＲ）を供給してもよい。
１つ以上の実施形態において、電流源３３０８を用いて、化学的感応性のトランジスタのＤＣの電流を十分に取り消すのは難しい可能性がある。したがって、１つの実施形態において、コンデンサのサイズは、一定のサイズに制限され得る。別の実施形態において、蓄積時間の期間は、例えば１マイクロ秒に制限され得る。蓄積時間が制限されるならば、非常にゆっくりした放電段階を有する二重傾斜ＡＤＣを、出力電圧Ｖｏｕｔをデジタル出力に変換するために用いてもよい。
図３４は、本発明の１つの実施形態による別の化学的検出回路３４００のブロック図を示す。化学的検出回路３４００は、複数の化学的検出画素３４０２．１〜３４０２．Ｎと、電流源３４０８と、増幅器３４１０と、抵抗器３４２４と、オフセット電圧Ｖｓｅｔ３４１４と、コンデンサＣｉｎｔ３４１２と、３つのスイッチ３４１６、３４１８および３４２０とを備えてもよい。各化学的検出画素（例えば３４０２．１または３４０２．Ｎ）は、化学的感応性トランジスタ（例えば、それぞれ３４０４．１または３４０４．Ｎ）と、行選択スイッチ（例えば、それぞれ３４０６．１または３４０６．Ｎ）と、出力スイッチ（例えば、３４２２．１、３４２２．Ｎ）とを備えてもよい。増幅器３４１０は、化学的検出画素が選択されているときにその出力スイッチが増幅器３４１０の第１の入力端子のための出力信号を生成するために閉じているように、化学的検出画素の出力スイッチに連結された第１の入力端子を有してもよい。増幅器３４１０は、また、オフセット電圧Ｖｓｅｔ３４１４に連結された第２の入力端子を有してもよい。コンデンサＣｉｎｔ３４１２は、増幅器３４１０の第１の入力端子に連結された第１の側と、スイッチ３４１８を介して増幅器３４１０の出力端子に連結された第２の側とを有してもよい。スイッチ３４１６を、コンデンサＣｉｎｔ３４１２の第１の側と増幅器３４１０の出力端子との間に連結してもよい。スイッチ３４２０を、コンデンサＣｉｎｔ３４１２の第２の側と接地との間に連結してもよい。１つの実施形態において、複数の化学的検出画素３４０２．１〜３４０２．Ｎが、化学的検出画素の列を形成してもよい。コンデンサＣｉｎｔ３４１２は、増幅器３４１０のための負帰還ループとして構成されてもよい。したがって、コンデンサＣｉｎｔ３４１２および増幅器３４１０は、化学的検出画素の列のための積分器を形成してもよい。積分器は、列のすべての化学的検出画素によって共有され、列積分器と呼ばれてもよい。
各化学的感応性トランジスタ３４０４．１〜３４０４．Ｎは、化学的感応性トランジスタ３３０２．１〜３３０２．Ｎのゲート構造と同様のゲート構造を有してもよい。各化学的感応性トランジスタ３４０４．１〜３４０４．Ｎは、それぞれの行選択スイッチ３４０６．１〜３４０６．Ｎの第１の側およびそれぞれの出力スイッチ３４２２．１〜３４２２．Ｎの第１の側に接続する第１の端子を、さらに有してもよい。各化学的感応性トランジスタ３４０４．１〜３４０４．Ｎは、また、接地に接続された第２の端子を有してもよい。例えば、図３４に示すように、トランジスタ３４０４．１は、行選択スイッチ３４０６．１の第１の側と出力スイッチ３４２２．１の第１の側とに接続された第１の端子（例えばソース）を有するＰＭＯＳであってもよい。さらに、トランジスタ３４０４．１は、また、接地に接続された第２の側（例えばドレイン）を有してもよい。各々の化学的検出画素３４０２．１〜３４０２．Ｎの各行選択スイッチ（例えば３４０６．１または３４０６．Ｎ）は、電流源３４０８に接続された第２の側を有してもよい。各々の出力スイッチ３４２２．１〜３４２２．Ｎの第２の側も、抵抗器３４２４を介して増幅器３４１０の第１の入力に連結してもよい。
１つの実施形態において、化学的感応性トランジスタ（例えば３４０４．１または３４０４．Ｎ）の各々が電圧モードで作動しうる、化学的検出回路３４００を構成してもよい。すなわち動作の間、化学的感応性トランジスタの各々は、電圧増幅器として動作してもよい。化学的感応性トランジスタによって測定される分析物のイオン濃度は、出力における電圧レベルによって検出されてもよい。１つの化学的検出画素が選択されているとき、対応する行選択スイッチおよび出力スイッチは、閉じていてもよい。オフセット電圧Ｖｓｅｔは、増幅器３４１０の仮想接地（例えば、第１の端子または負端子）と選択された化学的感応性トランジスタの出力との間の適正電圧を設定してもよい。例えば、図３４に示すように、化学的検出画素３４０２．１を選択してもよく、したがって、行選択スイッチ３４０６．１および出力スイッチ３４２２．１は、閉じていてもよい。電流源３４０８は、選択された化学的感応性トランジスタ３４０４．１に電流Ｉｓｓを供給してもよい。抵抗器３４２４は、選択された化学的感応性トランジスタにおける出力電圧を、コンデンサＣｉｎｔ３４１２に積分される充電電流Ｉｉｓに変換するために、用いてもよい。増幅器３４１０の出力信号を、Ｖｏｕｔとして読み出してもよい。
化学的検出回路３３００の動作と同様に、化学的検出回路３４００の動作は、積分段階および電荷を取り除くためのクリア段階を有してもよい。積分段階の間、スイッチ３４２０は、閉じていてもよく、スイッチ３４１６、３４２０は、開いたままであってもよい。出力信号Ｖｏｕｔを読み出した後、動作は、第２段階を始めてもよく、その間、コンデンサＣｉｎｔ３４１２に蓄積された電荷を取り除くために、スイッチ３４１６および３４２０は閉じてもいてもよく、スイッチ３４１８は開いたままであってもよい。
１つの実施形態において、各化学的感応性トランジスタ３４０４．１〜３４０４．Ｎは、イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）であってもよく、各行選択スイッチ３４０６．１〜３４０６．Ｎは、トランジスタであってもよい。各出力スイッチ３４２２．１〜３４２２．Ｎも、また、トランジスタであってもよい。
さらに、化学的検出回路３３００と同様に、化学的検出回路３４００の出力信号Ｖｏｕｔを、ＡＤＣによってデジタル信号に変換してもよい。例えば、充電電流Ｉｉｓを、シングル傾斜積分ＡＤＣまたは二重傾斜積分ＡＤＣを用いてデジタル化してもよい。他の実施形態において、化学的検出回路３４００の出力信号Ｖｏｕｔを、他の既知のアナログデジタル（Ａ／Ｄ）変換技術によってデジタル信号に変換してもよい。
さらに、１つの実施形態において、コンデンサＣｉｎｔ３４１２に積分される電流を制限するために、抵抗器３４２４の抵抗は、直列行選択スイッチ（例えば３４０６．１〜３４０６．Ｎ）の抵抗を支配してもよい。
図３５は、本発明のさらに別の実施形態によるさらに別の化学的検出回路３５００のブロック図を示す。化学的検出回路３５００は、化学的検出回路３４００の抵抗器３４２４に代わる、通過トランジスタ３５２４を有してもよい。トランジスタ３５２４以外の化学的検出回路３５００の他の部分は、化学的検出回路３４００と同一であってもよい。通過トランジスタ３５２４は、いくつかの処理、電圧および温度（ＰＶＴ）に依存しないバイアス回路に関連するゲート電圧Ｖｂｉａｓを有してもよい。この通過トランジスタ３５２４のオン抵抗を、画素内の直列行選択スイッチの抵抗を支配するように設計してもよい。
図３６は、本発明の１つの実施形態による化学的検出回路の出力を生成するプロセス３６００を示す。図３３〜図３５に関して上で記載したような化学的検出回路３３００、３４００および３５００によって、プロセス３６００を実行してもよい。プロセス３６００はステップ３６０２から始まってもよく、そこで、化学的検出画素を、読み出しのために選択してもよい。例えば、化学的検出画素３３０２．１が選択されている場合、図３３に示すように、行選択スイッチ３３０６．１は、閉じていてもよい。あるいは、例えば、化学的検出画素３４０２．１が選択されている場合、図３４および図３５に示すように、行選択スイッチ３４０６．１および出力スイッチ３４２２．１は、閉じていてもよい。
その後、プロセス３６００は、ステップ３６０４に進んでもよい。ステップ３６０４において、プロセス３６００が、化学的検出画素から積分器への読み出し電流を積分してもよい。上記のように、読み出し電流は、選択された化学的検出画素のゲート端子における電圧変化によってもたらされてもよい。１つの実施形態において、図３３に示すように、化学的検出画素は、電流モードで動作してもよく、選択された化学的検出画素は、積分器のコンデンサを充電するために読み出し電流を供給してもよい。別の実施形態において、図３４および図３５に示すように、化学的検出画素は電圧モードで動作してもよく、化学的検出画素からの出力電圧が、抵抗器または通過トランジスタによって、積分器のコンデンサを充電するための電流に変換されてもよい。
その後、ステップ３５０６において、プロセス３６００は、積分器の出力電圧を読み出してもよい。上記のように、積分器の出力電圧（増幅器３３１０の出力または増幅器３４１０の出力におけるＶｏｕｔ）は、化学的検出画素によって分析される分析物のイオン濃度の検出のために、瞬間電圧測定よりも優れた信号対ノイズ比（ＳＮＲ）を有してもよい。
上記において、化学的感応性トランジスタをＰＭＯＳデバイスとして記載してもよいが、それらを、１つの実施形態におけるＮＭＯＳデバイスとして実現してもよい。さらに、スイッチ（例えば、行選択スイッチ、出力スイッチ、充電クリアスイッチ）を、１つの実施形態のＰＭＯＳまたはＮＭＯＳトランジスタにより実現してもよい。
アレイ形状および読み出しスキーム
記載された実施形態は、化学的検出回路の第１の側における複数の第１の出力回路と、第２の、対向する側における複数の第２の出力回路とを備えてもよい化学的検出回路を提供できる。それぞれの対の第１および第２の出力回路間に各々が配置される、画素の複数のタイルをさらに備えてもよい。各タイルアレイは、画素の４つの象限を含んでもよい。各象限は、指定された第１の列が第２の列と交互に配置された列を有してもよい。各第１の列は、第１および第２の象限のそれぞれの第１の出力回路と、第３および第４の象限のそれぞれの第２の出力回路とに接続されてもよい。各第２の列は、第１および第２の象限のそれぞれの第２の出力回路と、第３および第４の象限のそれぞれの第１の出力回路とに接続されてもよい。
記載された実施形態は、化学的検出回路の第１の側における複数の第１の出力回路と、第２の、対向する側における複数の第２の出力回路とを備えてもよい化学的検出回路を提供できる。それぞれの対の第１および第２の出力回路間に各々が配置される、画素の複数のタイルをさらに備えてもよい。各タイルアレイは、画素の４つの象限を含んでもよい。各象限は、指定された第１の列が第２の列と交互に配置された列を有してもよい。各第１の列は、第１および第２の象限のそれぞれの第１の出力回路と、第３および第４の象限のそれぞれの第２の出力回路とに接続されてもよい。各第２の列は、第１および第２の象限のそれぞれの第２の出力回路と、第３および第４の象限のそれぞれの第１の出力回路とに接続されてもよい。
いくつかの実施形態は、また、少なくとも１つの中央処理装置を有するマザーボードと、マザーボードに連結された出力装置と、マザーボードに接続された化学的検出リーダーボードとを備えてもよい化学的検出システムを提供できる。化学的検出リーダーボードは、化学的検出回路の第１の側における複数の第１の出力回路と、第２の、対向する側における複数の第２の出力回路とを備えてもよい化学的検出回路を有してもよい。化学的検出回路は、それぞれの対の第１および第２の出力回路間に各々が配置される、画素の複数のタイルをさらに備えてもよい。各タイルアレイは、画素の４つの象限を含んでもよい。各象限は、指定された第１の列が第２の列と交互に配置された列を有してもよい。各第１の列は、第１および第２の象限のそれぞれの第１の出力回路と、第３および第４の象限のそれぞれの第２の出力回路とに接続されてもよい。各第２の列は、第１および第２の象限のそれぞれの第２の出力回路と、第３および第４の象限のそれぞれの第１の出力回路とに接続されてもよい。
他の実施形態は、化学的検出回路からデータを読み出すための方法を提供できる。方法は、データを読み出すためにタイルの第１の象限を選択するステップ、第１の列の１つのグループと第２の列の１つのグループとを選択するステップ、化学的検出回路の第１の側に配置された出力ピンの第１のセットから第１の列のグループのデータを読み出すステップ、化学的検出回路の第２の側に配置された出力ピンの第２のセットから第２の列のグループのデータを読み出すステップ、ならびに、第１の象限のすべての残りの列が読み出されるまで、第１の列および第２の列の次のグループに対して、選択とデータの読み出しとを繰り返すステップを含んでもよい。
図３７は、本発明の１つの実施形態による化学的検出回路３７００のブロック図を示す。化学的検出回路３７００は、画素３７０２．１〜３７０２．Ｎおよび３７０４．１〜３７０４．Ｎの複数のタイルと、出力回路３７０６、３７０８と、制御ロジックおよびデジタルインタフェース３７１０と、バイアス回路と診断出力ロジック３７１２とを備えてもよい。各タイル３７０２．１〜３７０２．Ｎおよび３７０４．１〜３７０４．Ｎは、列方向に形成された画素を含んでもよく、各列が多くの行を含む。例えば、各タイルは、６８４８列×１１１３６行の画素を含んでもよい。タイル３７０２．１〜３７０２．Ｎは、スライス（例えば最上部スライス）を形成してもよい。タイル３７０４．１〜３７０４．Ｎは、別のスライス（例えば最下部スライス）を形成してもよい。複数のタイル３７０２．１〜３７０２．Ｎおよび３７０４．１〜３７０４．Ｎは、複合（ｃｏｎｇｌｏｍｅｒａｔｅ）画素アレイを形成してもよい。出力回路３７０６および３７０８を、タイルの２つの対向する側（例えば上部および下部）に配置してもよい。出力回路３７０６および３７０８と、制御ロジックおよびデジタルインタフェース３７１０と、バイアス回路および診断出力ロジック３７１２との各々は、化学的検出回路３７００のための入出力データのための複数のピンを含んでいてもよい。１つの実施形態において、化学的検出回路３７００を、集積回路チップ上に形成してもよい。さらに、１つの実施形態において、出力回路３７０６および３７０８は、デジタル出力を生成するためにアナログデジタル変換器（ＡＤＣ）を含んでもよい。さらに、１つの実施形態において、２つのスライスを、別々に操作して、異なる分析物に曝露させてもよい。例えば、データが最上部タイルに対して読み出される間に、最下部タイルは、検査の別のラウンドのための流体の外にフラッシングされてもよい。これは、２つの異なる流体チャネルが異なる作業を同時に行ってもよいデュアルチャネル流体セル（例えば、化学的検出回路３７００上に取り付けられた）とともに用いられてもよい。
各タイル３７０２．１〜３７０２．Ｎおよび３７０４．１〜３７０４．Ｎの画素を、４つの象限に分割してもよく、各々の画素において生成されたデータを、最上部または最下部のいずれかから読み出してもよい。１対のタイルの画素の典型的な構成を、図３８Ａに示す。
図３８Ａは、本発明の１つの実施形態による化学的検出回路３７００（図３７の）の構成要素のブロック図３８００を示す。図３８Ａに示すように、タイル３７０２．１は、４つの象限（すなわち、左上（ＴＬ）象限３８０２と、右上（ＴＲ）象限３８０４と、左下（ＢＬ）象限３８０６と、右下（ＢＲ）象限３８０８）と、４つの選択行レジスタ（すなわち、左上行選択レジスタ３８２８と、右上行選択レジスタ３８３６と、左下行選択レジスタ３８３０と、右下選択レジスタ３８３８）とを備えてもよい。タイル３７０４．１は、４つの象限（すなわち、左上象限３８１６と、右上象限３８１８と、左下象限３８１２と、右下象限３８１４）と、それぞれの象限の各々のための４つ行選択レジスタ（すなわち、左上行選択レジスタ３８３２と、右上行選択レジスタ３８４４と、左下行選択レジスタ３８３４と、右下選択レジスタ３８４６）とを備えてもよい。タイル３７０２．１および３７０４．１は、電流源およびスウィズルのブロック３８１０を共有してもよい。電流源およびスウィズルブロック３８１０は、１対のタイル間にはさまれてもよい。さらに、タイル３７０２．１および３７０４．１は、チャネル回路３８２０、３８２２と、列マルチプレクサ３８４８、３８５０と、出力マルチプレクサ３８２４、３８２６と、出力バッファ３８４０、３８４２とを含む最上部および最下部出力回路を共有してもよい。チャネル回路３８２０および３８２２は、サンプルホールド（Ｓ／Ｈ）回路を含んでもよい。１つの実施形態において、タイルの各象限は、各々が複数の行を含んでもよい複数の列を備えてもよい。例えば、象限は、各々が画素の２７８４行を含んでもよい１７１２列を有してもよい。１つの実施形態において、各タイルは参照画素を含んでもよい。例えば、各々のタイルの外周面における画素の所定番号（例えば４）の行および／または列を、参照画素として指定してもよい。参照画素は、バックグラウンドに相当する信号を生成するために用いられてもよく、分析物には曝露されない。
画素の１つの行が象限のためのそれぞれの行選択レジスタによって選択されているとき、各列は、出力信号を生成してもよい。１つの実施形態において、象限の各列を、第１または第２の列（例えば、奇数列または偶数列）として指定してもよく、出力信号を、最上部または最下部の出力回路のいずれかから読み出してもよい。並列読み出し動作のために、列をグループ化してもよい。すなわち、第１の列のグループまたは第２の列（ｎ列（ｎは１よりも大きな整数である））のグループを、並列に、同時に一緒に読み出してもよい。例えば、ｎが８に等しい場合、奇数列グループは、列［１：８］、［１７：２４］、［３３：４０］などであってもよく、偶数列グループは、［９：１６］、［２５：３２］、［４１：４８］などであってもよい。列グループは、それらが存在している象限に従って接続されてもよい。左上象限（例えば３８０２と３８１２）に関して、奇数列グループを、第１の側の出力回路（例えば、最上部出力回路は、チャネル回路３８２０と列マルチプレクサ３８４８と出力マルチプレクサ３８２４と出力バッファ３８４０とを含む）に接続してもよく、偶数列グループを、第２の側の出力回路（例えば、最下部出力回路は、チャネル回路３８２２と列マルチプレクサ３８５０と出力マルチプレクサ３８２６と出力バッファ３８４２とを含む）に接続してもよい。右上象限（例えば３８０４と３８１４）に関して、奇数列グループを、第１の側の出力回路に接続してもよく、偶数列グループを、第２の側の出力回路に接続してもよい。左下象限（例えば３８０６と３８１６）に関して、奇数列グループを、第２の側の出力回路に接続してもよく、偶数列グループを、第１の側の出力回路に接続してもよい。右下象限（例えば３８０８と３８１８）に関して、奇数列グループを、第２の側の出力回路に接続してもよく、偶数列グループを、第１の側の出力回路に接続してもよい。
１つの実施形態において、第１の列のグループのおよび第２の列グループは、第１または第２の側の出力回路のいずれかから相互に同時に読み出されるために、データチャネルを形成してもよい。各データチャネルは、第１の側の出力回路と第２の側の出力回路との間の各々の象限内に配置された第１の列の１つのグループと第２の列の１つのグループと（例えば、ＴＬ３８０２、ＢＬ３８０６、ＢＬ３８１６、ＴＬ３８１２の各々からのｎ個の第１の列およびｎ個の第２の列）を備えてもよい。
読み出し動作は、行を選択するために行選択シフトレジスタ（例えば垂直シフトレジスタ）を用い、列を選択するために列シフトレジスタ（例えば水平シフトレジスタ）を用いてもよい。操作開始時、電流源の内部のスイッチおよびスウィズルブロック３８１０を、信号線に駆動電流を供給するように作動させてもよいが、未使用流出セルの任意の画素選択ラインを無効にしてもよく、すべての行および列シフトレジスタをリセットしてもよい。その後、垂直シフトレジスタは、１ずつカウントアップし始めてもよく、水平シフトレジスタは、１６ずつカウントし始めてもよい。フレームのためのデータは、リセット以後、垂直シフトレジスタにより、ＴＬ、ＴＲ、ＢＬおよびＢＲの行１を選択し始めてもよい。１つの実施形態において、「スウィズル」という言葉は、以下の図４０に示すように、最下部回路内の異なる列を通過するような方法で、上部の回路内の１列を通過する金属ラインを、最上部および最下部回路間の空間においてルーティングしてもよい構成を表してもよい。
読み出し動作を、ＴＬ象限（例えばＴＬ象限３８０２）から始めてもよい。ＴＬ３８０２内の奇数列の第１のグループ（例えばｎ個の第１の列［１：８］）、およびＴＬ３８０２内の偶数列の第１のグループ（例えば、ｎ個の第２の列［９：１６］）を、水平シフトレジスタによって選択してもよい。ＴＬ３８０２の行１における選択された奇数列の画素を、チャネル回路３８２０、列マルチプレクサ３８４８、出力マルチプレクサ３８２４を介して最上部出力にルーティングしてもよく、その後、それらを、最上部出力バッファ３８４０を介して読み出してもよい。同時に、ＴＬの行１において選択された偶数列画素を、チャネル回路３８２２、列マルチプレクサ３８５０、出力マルチプレクサ３８２６を介して最下部出力にルーティングしてもよく、その後、それらを、最下部出力バッファ３８４２を介して読み出してもよい。
上記の読み出し時間の間、ＴＬ３８０２の行１内の奇数の画素（例えば列［１７：２４］）の次のグループを、チャネル回路３８２０を介して最上部列マルチプレクサ３８４８および出力マルチプレクサ３８２４に接続してもよい。同様に、ＴＬ３８０２の行１内の偶数の画素（例えば列［２５：３２］）の次のグループを、チャネル回路３８２２を介して最下部列マルチプレクサ３８５０および出力マルチプレクサ３８２６に接続してもよい。その後、最上部および最下部出力マルチプレクサ３８２４、３８２６は、各自のマルチプレクサをそれぞれ切り替えてもよく、続いて、ＴＬ３８０２の行１内の奇数の画素の次のグループを、最上部出力を介して読み出してもよく、ＴＬ３８０２の行１内の偶数の画素の次のグループを、最下部出力を介して読み出してもよい。ＴＬ３８０２の行１からすべての画素が読み出されるまで、これを続けてもよい。行１の読み出し終了時に、ＴＬ３８０２の垂直シフトレジスタは、次の行に移ってもよく、出力は安定し始めてもよい。
ＴＬ象限３８０２の行１が完了した後、読み出し動作は、ＴＲ象限３８０４に継続してもよい。ＴＲ象限３８０４内の奇数列の第１のグループ（例えば列［１：８］）、およびＴＲ象限３８０４内の偶数列の第１のグループ（例えば列［９：１６］）を、水平シフトレジスタによって選択してもよい。ＴＲ象限３８０４の行１内の奇数列画素の選択された第１のグループを、チャネル回路３８２０、列マルチプレクサ３８４８、出力マルチプレクサ３８２４を介して最上部出力にルーティングしてもよく、その後、それらを、最上部出力バッファ３８４０を介して読み出してもよい。同時に、ＴＲ３８０４の行１において偶数列画素［９：１６］の選択された第１のグループを、チャネル回路３８２２、列マルチプレクサ３８５０、出力マルチプレクサ３８２６を介して最下部出力にルーティングしてもよく、その後、それらを、最下部出力バッファ３８４２を介して読み出してもよい。
上記の読み出し時間の間、ＴＲ３８０４の行１内の奇数の画素（例えば列［１７：２４］）の次のグループを、チャネル回路３８２０を介して最上部列マルチプレクサ３８４８および出力マルチプレクサ３８２４に接続してもよい。同様に、ＴＲ３８０４の行１内の偶数の画素（例えば列［２５：３２］）の次のグループを、チャネル回路３８２２を介して最下部列マルチプレクサ３８５０および出力マルチプレクサ３８２６に接続してもよい。その後、最上部および最下部出力マルチプレクサ３８２４、３８２６は、各自のマルチプレクサをそれぞれ切り替えてもよく、続いて、ＴＲ３８０４の行１内の奇数の画素の次のグループを、最上部出力を介して読み出してもよく、ＴＲ３８０４の行１内の偶数の画素の次のグループを、最下部出力を介して読み出してもよい。ＴＲ３８０４の行１からすべての画素が読み出されるまで、これを続けてもよい。行１の読み出し終了時に、ＴＲ３８０４の垂直シフトレジスタは、次の行に移ってもよく、出力は安定し始めてもよい。
ＴＲ象限３８０４の行１が完了した後、読み出し動作は、ＢＬ象限３８０６に継続してもよい。ＢＬ象限３８０６内の奇数列の第１のグループ（例えば列［１：８］）、およびＢＬ象限３８０６内の偶数列の第１のグループ（例えば列［９：１６］）を、水平シフトレジスタによって選択してもよい。ＢＬ象限３８０６の行１内の奇数列画素の選択された第１のグループを、チャネル回路３８２２、列マルチプレクサ３８５０、および出力マルチプレクサ３８２６を介して最下部出力にルーティングしてもよく、その後、それらを、最下部出力バッファ３８４２を介して読み出してもよい。同時に、ＢＬ３８０６の行１において偶数列画素［９：１６］の選択された第１のグループを、チャネル回路３８２０、列マルチプレクサ３８４８、出力マルチプレクサ３８２４を介して最上部出力にルーティングしてもよく、その後、それらを、最上部出力バッファ３８４０を介して読み出してもよい。
上記の読み出し時間の間、ＢＬ３８０６の行１内の奇数の画素（例えば列［１７：２４］）の次のグループを、チャネル回路３８２２を介して最下部列マルチプレクサ３８５０および出力マルチプレクサ３８２６に接続してもよい。同様に、ＢＬ３８０６の行１内の偶数の画素（例えば列［２５：３２］）の次のグループを、チャネル回路３８２０を介して最上部列マルチプレクサ３８４８および出力マルチプレクサ３８２４に接続してもよい。その後、最上部および最下部出力マルチプレクサ３８２４、３８２６は、各自のマルチプレクサをそれぞれ切り替えてもよく、続いて、ＢＬ３８０６の行１内の奇数の画素の次のグループを、最上部出力を介して読み出してもよく、ＢＬ３８０６の行１内の偶数の画素の次のグループを、最上部出力を介して読み出してもよい。ＢＬ３８０６の行１からすべての画素が読み出されるまで、これを続けてもよい。行１の読み出し終了時に、ＢＬ３８０６の垂直シフトレジスタは、次の行に移ってもよく、出力は安定し始めてもよい。
ＢＬ象限３８０６の行１が完了した後、読み出し動作は、ＢＲ象限３８０８に継続してもよい。ＢＲ象限３８０８内の奇数列の第１のグループ（例えば列［１：８］）、およびＢＲ象限３８０８内の偶数列の第１のグループ（例えば列［９：１６］）を、水平シフトレジスタによって選択してもよい。ＢＲ象限３８０８の行１内の奇数列画素の選択された第１のグループを、チャネル回路３８２２、列マルチプレクサ３８５０、出力マルチプレクサ３８２６を介して最下部出力にルーティングしてもよく、その後、それらを、最下部出力バッファ３８４２を介して読み出してもよい。同時に、ＢＲ象限３８０８の行１において偶数列画素［９：１６］の選択された第１のグループを、チャネル回路３８２０、列マルチプレクサ３８４８、出力マルチプレクサ３８２４を介して最上部出力にルーティングしてもよく、その後、それらを、最上部出力バッファ３８４０を介して読み出してもよい。
上記の読み出し時間の間、ＢＲ象限３８０８の行１内の奇数の画素（例えば列［１７：２４］）の次のグループを、チャネル回路３８２２を介して最下部列マルチプレクサ３８５０および出力マルチプレクサ３８２６に接続してもよい。同様に、ＢＲ象限３８０８の行１内の偶数の画素（例えば列［２５：３２］）の次のグループを、チャネル回路３８２０を介して最上部列マルチプレクサ３８４８および出力マルチプレクサ３８２４に接続してもよい。その後、最上部および最下部出力マルチプレクサ３８２４、３８２６は、各自のマルチプレクサをそれぞれ切り替えてもよく、続いて、ＢＲ象限３８０８の行１内の奇数の画素の次のグループを、最上部出力を介して読み出してもよく、ＢＲ象限３８０８の行１内の偶数の画素の次のグループを、最上部出力を介して読み出してもよい。ＢＲ象限３８０８の行１からすべての画素が読み出されるまで、これを続けてもよい。行１の読み出し終了時に、ＢＲ象限３８０８の垂直シフトレジスタは、次の行に移ってもよく、出力は安定し始めてもよい。
４つの象限のすべての行１を読み出した後、動作は、ＴＬに戻ってもよく、すべてのタイル（例えば３７０２．１）に対して１つのフレームを完結するためにＴＬ、ＴＲ、ＢＬおよびＢＲ内の行が読み出されるまで、パターンが繰り返されてもよい。そして、その後、動作は、次のタイル（例えば３７０２．２）を継続してもよい。このスキームにより、４つすべての象限から行ｎを読み出すのに要する時間の３／４で、１つの象限内の行ｎを安定させることを可能にしうる。
１つの実施形態において、一度に１つの象限を完了するように、読み出し動作を実行してもよい。すなわち、象限の１つの行が終了した後、同じ象限の次の行に進み、そして、同一の象限のすべての行が終了した後のみ、次の象限を継続する。
１つの実施形態において、最上部スライス（例えば３７０２．１〜３７０２．Ｎ）におけるタイルが同時に動作してもよく、最下部スライスにおけるタイルが最上部スライスの対応するタイルと交互に動作してもよい（例えば、３７０２．１と３７０４．１とは交互に動作するであろう）。
図３８Ｂは、本発明の１つの実施形態による、タイルの別々の象限内のシフト方向を示す。図３８Ｂに示すように、１つの実施形態において、読み出し動作は、タイルの中心から始まり、外側へ移行してもよい（例えば、行と列の選択レジスタを増加させる）。
図３９は、本発明の１つの実施形態による化学的検出回路３７００のデータチャネル３９００の一部のブロック図を示す。データチャネル３９００は、ＴＬ象限３８０２のｎ個の第１の列３９０２およびｎ個の第２の列３９０４と、ＢＬ象限３８０６のｎ個の第１の列３９０８およびｎ個の第２の列３９０６とを備えてもよい。図３９は、最上部スライスのデータチャネル３９００のみ（例えば、タイル３７０２．１のＴＬ象限３８０２およびＢＬ象限３８０６）を示す。図示されていないが、データチャネル３９００は、タイル３７０４．１の各々のＴＬ象限３８１２およびＢＬ象限３８１６内のｎ個の第１の列およびｎ個の第２の列をさらに備えてもよい。図３９に示すように、データチャネル３９００は、右側の出力チャネル回路３８２０に接続された最上部の２ｎ個の信号線をもつ２つの２ｎ個の信号線を有してもよい。図示していないが、最下部の２ｎ個の信号線を、左側の出力チャネル回路３８２２に接続してもよい。ｎ個の第１の列３９０２およびｎ個の第２の列３９０６の画素を、各々、それぞれの最上部の２ｎ個の信号線に接続してもよい。ｎ個の第２の列３９０４およびｎ個の第１の列３９０８の画素を、各々、それぞれの最下部の２ｎ個の信号線に接続してもよい。２ｎ個の信号線の左側における電流源およびスウィズルブロック３８１０は、各々、それぞれの信号線を駆動してもよい２ｎ個の電流源を設けてもよい。さらに、２ｎ個の信号線を、電流源およびスウィズルブロック３８１０においてスウィズルしてもよい（スウィズルの１つの典型的な実施形態の詳細は、この後図４０に関して記載される）。
動作の間、最上部の２ｎ個の信号線からのデータは、チャネル回路３８２０、列マルチプレクサ３８４８、出力マルチプレクサ３８２４および出力バッファ３８４０から読み出されてもよく、最下部２ｎ個の信号線は、左の対応する回路から読み出されてもよい。
図４０は、本発明の１つの実施形態による化学的検出回路３７００（図３７の）の信号線のスウィズル構成を示す。化学的検出回路３７００の１つの実施形態において、画素の列が化学的検出回路３７００（例えばＩＣチップ）の最上部の列回路または化学的検出回路３７００の最下部の列回路に接続されるように、各々の列を貫通する２つの出力線路があってもよい。列出力線路は、ダイの全面に及んでもよく、非常に長く、かつしたがって、混線に弱い可能性がある。混線を低減するために、列出力線路は、化学的検出回路３７００の中央（例えば、図３８Ａの電流源およびスウィズルブロック３８１０内）でスウィズルされてもよい。図４０に示すように、４列は８つのワイヤを有してもよい（例えば、各列は２つのワイヤを含んでもよい）。各ワイヤを、最上部列回路４００２または最下部列回路４００４のいずれかに接続してもよい。例えば、ワイヤＡ、Ｄ、ＥおよびＨを、最上部列回路４００２に接続してもよく、ワイヤＢ、Ｃ、ＦおよびＧを、最下部列回路４００４に接続してもよい。８つのワイヤのシーケンスを、中央においてスウィズルしてもよい。例えば、ワイヤＡの上半分は、列１の画素を貫通してもよく、ワイヤＡの下半分は列２の画素を貫通してもよい。ワイヤＢの上半分は、列１の画素を貫通してもよく、ワイヤＢの下半分は、列３の画素を貫通してもよい。ワイヤＣの上半分は、列２の画素を貫通してもよく、ワイヤＣの下半分は、列１の画素を貫通してもよい。ワイヤＤの上半分は、列２の画素を貫通してもよく、ワイヤＤの下半分は、列４の画素を貫通してもよい。ワイヤＥの上半分は、列３の画素を貫通してもよく、ワイヤＥの下半分は、列１の画素を貫通してもよい。ワイヤＦの上半分は、列３の画素を貫通してもよく、ワイヤＦの下半分は、列４の画素を貫通してもよい。ワイヤＧの上半分は、列４の画素を貫通してもよく、ワイヤＧの下半分は、列２の画素を貫通してもよい。ワイヤＨの上半分は、列４の画素を貫通してもよく、ワイヤＨの下半分は、列３の画素を貫通してもよい。１つの実施形態において、図４０に示すパターンによるスウィズルを、４列ごとに繰り返してもよい。結果として、混線は、５０％程度を低減できる。
図４１は、本発明の１つの実施形態による、化学的検出回路からデータを出力するプロセス４１００を示す。プロセス４１００を、化学的検出回路３７００によって実行してもよい。プロセス４１００をステップ４１０２から始めてもよく、ここで、データを読み出すためにタイルの第１の象限を選択してもよい。図３８Ａに関して上で記載したように、例えば、読み出し動作を、タイル（例えば３７０２．１）に関して左上象限３８０２から始めることによって実行してもよい。その後、プロセス４１００は、ステップ４１０４に進んでもよい。ステップ４１０４において、プロセス４１００が、第１の列の１つのグループおよび第２の列の１つのグループを選択してもよい。上記のように、読み出し動作を、第１の列および第２の列のグループ（例えば、奇数列［１：８］および偶数列［９：１６］）において実行してもよい。その後、ステップ４１０６において、プロセス４１００は、出力ピンの第１のセット（例えば最上部出力バッファ３８４０）から第１の列のグループ、出力ピンの第２のセット（例えば最下部出力バッファ３８４２）から第２の列のグループのデータを読み出してもよい。
その後、プロセス４１００は、ステップ４１０８に進んでもよい。ステップ４１０８において、第１の象限のすべての残りの列が読み出されるまで、プロセス４１００は、第１の列の次のグループおよび第２の列の次のグループに対して、選択とデータの読み出しを繰り返してもよい。例えば、化学的検出回路３７００は、第１の象限（例えばＴＬ象限３８０２）のすべての残りの列に対して、奇数列グループ［１７：２４］、［３３：４０］など、および偶数列グループ［２５：３２］、［４１：４８］などに対する読み出し動作を繰り返してもよい。
図４２は、本発明の１つの実施形態による、化学的検出のためのシステムアーキテクチャ４２００を示す。システムアーキテクチャ４２００は、マザーボード４２０２と、出力装置４２０８と、リーダーボード４２１０と、バルブボード４２１２とを備えてもよい。マザーボード４２０２は、ＣＰＵ４２０４と、ストレージ４２０６（例えば、ダブルデートレート（ＤＤＲ）メモリデバイス）とを含んでもよい。ＣＰＵ４２０４は、２つのコアから６つのコアに拡大してもよい。メモリＤＤＲ４２０６は、１ＧＢ〜９６ＧＢのＤＤＲ３（ダブルデータレートタイプ３）であってもよい。マザーボード４２０２は、また、オンボードＲＡＩＤ（６つのＳＡＴＡポート）およびグラフィックスプロセッサボード（ＧＰＵ）をサポートしてもよい。出力装置４２０８は、高輝度を有するカラーディスプレイ（例えばＸＧＡマルチタッチ入力独立型およびディスプレイ独立型８線式アナログ抵抗膜方式）であってもよい。リーダーボード４２１０は、センサ４２１８（例えば化学的検出回路３７００）と、他の周辺回路（アナログおよびデジタル化学センサ用の図４３および図４４にそれぞれ示す詳細）とを含んでもよい。バルブボード４２１２は、ＦＰＧＡ４２１４とバルブ制御４２１６とを含んでもよい。動作の間、バルブボードの動作を制御するために、ＦＰＧＡ４２１４を、制御ロジックによりロードしてもよい。バルブ制御４２１６は、センサ４２１８により分析される分析物を含む流体の流れを制御する複数のバルブ（例えば３０個のバルブ）を含んでもよい。バルブボード４２１２は、サーミスタ入力（圧力センサ入力）をさらに含み、（例えばサンプルの試験の間に反応を制御することを支援するために）センサ４２１８および分析物のための加熱器／冷却器を制御できる加熱器／冷却器制御（図示せず）をさらに含んでもよい。１つの実施形態において、マザーボード４２０２およびリーダーボード４２１０を、ＰＣＩｅｘｐｒｅｓｓ（ＰＣＩｅ）規格に従ってリーダーボード４２１０に接続してもよく、バルブボード４２１２を、ＬＶＤＳ上のシリアルリンク（低電圧用の差動シグナリング）により接続してもよい。
図４３は、本発明の１つの実施形態による化学的検出回路のためのアナログリーダーボード４３００を示す。アナログリーダーボード４３００は、アナログ化学センサ４３０２と、クロック４３０４と、電源４３０６と、ＬＶＤＳ用シリアルリンク４３０８と、リーダーＦＰＧＡ４３１０と、メモリ４３１２と、ＡＤＣ４３１４と、ＰＣＩｅスイッチ４３１６と、ＰＣＩｅコネクタ４３１８と、２つのサテライトＦＰＧＡブロック４３２０および４３２２と、基準電源およびＤＡＣブロック４３２４とを含んでもよい。アナログ化学センサ４３０２は、化学的検出回路３７００のＩＣチップの実施形態であってもよい。アナログ化学センサ４３０２から読み出されたアナログデータを、ＡＤＣ４３１４（それは基準電源およびＤＡＣ４３２４を用いてもよい）によりデジタル化してもよい。デジタル化データを、サテライトＦＰＧＡ４３２０または４３２２（それは補正の安定を実行してもよい）に送信してもよく、その後、リーダーＦＰＧＡ４３１０に送信してもよい。リーダーＦＰＧＡ４３１０は、複数のＤＤＲメモリブロックを含んでもよいメモリ４３１２内のデータをバッファリングしてもよい。リーダーＦＰＧＡ ４３１０は、また、フレーム平均値算出（例えば、画素の複数フレーム間でデータ値を平均する）を実行してもよく；これは、アナログ化学センサが要求されたものよりも高いフレームレート（例えば３０ＦＰＳ）または可変レートフレーム平均化（例えば異なるレートにおける画素時間歴の異なる部分の平均）でデータを読み出してもよく、その後、ＰＣＩｅスイッチ４３１６およびＰＣＩｅコネクタ４３１８を介してサーバのマザーボード（例えば図４２のマザーボード４２０２）にデータを送信してもよいので、可能である。ＰＣＩｅスイッチ４３１６は、ＰＣＩｅコネクタ４３１８のＰＣＩｅｘ１６リンクに対するリンクを多重化するマルチプレクサを含んでもよい。ＬＶＤＳ ４３０８は、バルブボード（例えば図４２のバルブボード４２１２）に対するシリアルリンクを設けてもよい。リーダーボード４３００の電力を、電源４３０６により供給してもよく、タイミング信号を、クロック４３０４により供給してもよい。１つの実施形態において、ＡＤＣ４３１４を、アナログ化学センサ４３０２の近くに配置してもよい。
図４４は、本発明の１つの実施形態による化学的検出回路のためのデジタルリーダーボード４４００を示す。デジタルリーダーボード４４００は、デジタル化学センサ４４０２と、クロック４４０４と、電源４４０６と、ＬＶＤＳ用シリアルリンク４４０８と、リーダーＦＰＧＡ４４１０と、メモリ４４１２と、ＰＣＩｅスイッチ４４１６と、ＰＣＩｅコネクタ４４１８とを含んでもよい。デジタル化学センサ４４０２は、オンチップの出力データ信号をデジタル化するチップ上に組み込んだＡＤＣを有する化学的検出回路３７００（図３７の）のＩＣチップの実施形態であってもよい。クロック４４０４、電源４４０６、ＬＶＤＳ用シリアルリンク４４０８、リーダーＦＰＧＡ４４１０、メモリ４４１２、ＰＣＩｅスイッチ４４１６およびＰＣＩｅコネクタ４４１８は、アナログデジタルリーダーボード４３００上のそれらの相当物と同様の機能を実行してもよい。１つの実施形態において、デジタル化学センサ４４０２を、デジタルリーダーボード４４００とは別の代替可能なボード上に配置してもよい。
図４５は、本発明の１つの実施形態による化学的検出回路のための出力構成のブロック図４５００を示す。ブロック図４５００は、アナログ化学的検出器４５０２から出力されるアナログデータのためのアナログフロントエンドおよびノイズ計算を示すことができる。ＤＡＣ４５０４は、デジタル基準値に従ってアナログ信号を生成してもよく、ＤＡＣ４５０４からのアナログ信号を、バッファ４５０６．１〜４５０６．４によりバッファリングしてもよい。アナログ化学的検出器４５０２からの出力を、増幅器４５０８．１〜４５０８．４により増幅してもよく、増幅信号を、低域通過フィルタ４５１０．１〜４５１０．４によりフィルタリングしてもよい。フィルタリングされた信号を、複数の差動増幅器４５１４．１〜４５１４．４を含んでもよいＡＤＣモジュール４５１２に入力してもよい。増幅信号は低域通過フィルタ４５１６．１〜４５１６．４の別のラウンドを通過してもよく、最後に信号を、クアッドＡＤＣ４５１８によりデジタルデータに変換して、ＦＰＧＡに送信してもよい。クアッドＡＤＣ４５１８は、クロックファンアウト４５２４からクロック信号を受信してもよい。クロック信号を、発振器４５２０からの信号に基づいて、ＰＬＬ４５２２により生成してもよい。１つの実施形態において、アナログ化学的検出器４５０２は、化学的検出回路３７００のＩＣチップの実施形態であってもよい。
図４６は、本発明の１つの実施形態による化学的検出回路のための帯域幅利用のブロック図４６００を示す。アナログ化学的検出器４６０２は、複数のＡＤＣ４６０４に、そのデータを送信してもよい。ＡＤＣ４６０４は、ＦＰＧＡ４６０６にデジタルデータを送信してもよく、ＣＰＵ４６０８、ストレージ装置４６１６および４６１８（例えばＤＤＲ３メモリ）に順番にデータを送信してもよい。ＣＰＵ４６０８は、データを、メモリキャッシュ４６１０（例えばＤＤＲ３メモリ）およびハードドライブ４６１２、４６１４内にキャッシュしてもよい。１つの実施形態において、アナログ化学的検出器４６０２は、化学的検出回路３７００のＩＣチップの実施形態であってもよい。図４６で与えられた数は、理論上の最大限であってもよい。ＦＰＧＡ４６０６は、サンプルの３：１圧縮（例えば補正の安定）、およびフレームの２：１またはより大きな圧縮（例えばフレーム平均化）を実行してもよい。
図４７は、本発明の１つの実施形態によるアナログリーダーボード（例えば図４３のアナログリーダーボード４３００）のためのクロック分配のブロック図４７００を示す。アナログリーダーボードの様々な構成要素のためのクロック信号を、１００ＭＨｚの発振器４７０２に基づいて生成してもよい。クロック発振器４７０４は、１００ＭＨｚの発振器４７０２からの信号を受信し、様々なクロック信号を生成してもよい。例えば、クロック発振器４７０４は、２つのゼロ遅延バッファ４７０６．１および４７０６．２と、フリップフロップ４７１６と、ＦＰＧＡ４７１４の第１のＰＬＬ（例えばアナログリーダーボード４３００のリーダーＦＰＧＡ４３１０）とに送信される１２０ＭＨｚのクロック信号を生成してもよい。ゼロ遅延バッファ４７０６．１および４７０６．２は、例えば８４０ＭＨｚの周波数で、ＦＰＧＡ４７２０．１および４７２０．２（例えばアナログリーダーボード４３００のサテライトＦＰＧＡ４３２０および４３２２）にデジタル化データを送信するために、ＡＤＣのためのＡＤＣセット４７１８．１および４７１８．２に１２０ＭＨｚのクロック信号を供給してもよい。ＦＰＧＡ４７１４の第１のＰＬＬは、それぞれのＦＰＧＡ４７２０．１および４７２０．２内の第１のＰＬＬにクロック信号を送信し、また、ＦＰＧＡ４７１４のフリップフロップポートに内部のクロック信号を送信してもよい。フリップフロップ４７１６は、クロック発振器４７０４から、ＦＰＧＡ４７１４のフリップフロップポートの出力および１２０ＭＨｚのクロック信号に基づいて、データの読み出しのためにチャネル増加／減少信号を生成してもよい。発振器４７０２は、また、クロックドライバ４７０８（それはＦＰＧＡ４７２０．１および４７２０．２の第２のＰＬＬのためのクロック信号をそれぞれＦＰＧＡ４７１４の第２のＰＬＬに供給してもよい）のための３３ＭＨｚのクロック信号を生成してもよい。ＦＰＧＡ４７１４内の第２のＰＬＬは、内部クロック（例えば２６７ＭＨｚ）を生成してもよい。１つの実施形態において、これらのクロックのすべてに基づくことは、センサのチャネル出力およびＡＤＣによるサンプリングの同期を可能にし得る。
アナログ基板リーダーの外部への通信はＰＣＩｅコネクタからの１００ＭＨｚのクロック信号に基づいてもよい。ＰＣＩｅコネクタからの１００ＭＨｚのクロック信号を、ＰＣＩｅクロックバッファ４７１０によりバッファリングしてもよい。バッファリングされた１００ＭＨｚのクロック信号を、ＦＰＧＡ４７１４の第１および第２のＳｅｒＤｅｓ ＰＬＬ（シリアライゼーション／デシリアライゼーション位相ロックループ）に送信してもよく、ＰＣＩｅスイッチ４７１２（例えば、ＰＣＩｅスイッチ４３１６）にも送信してもよい。
１つの実施形態において、ゼロ遅延バッファ４７０６．１および４７０６．２は、化学的検出器（図示せず）のＡＤＣサンプルクロックとデータチャネルとの間のスキュー調整を可能にしてもよい。クロックは、可能な場合、差動ＬＶＤＳであってもよいが、化学的検出器のチャネルのためのクロックは、差動の低電圧正エミッタ結合型論理素子（ＬＶＰＥＣＬ）であってもよい。さらに、１つの実施形態において、ＡＤＣおよびデータチャネル１２０ＭＨｚクロックの組み合わせは、低ジッタ（例えば、＜１５ｐｓ、描いたように、ｒｍｓで〜４．５）である必要がある。１つの実施形態において、アナログ化学センサの場合において、センサに供給される「クロック」は「チャネル増加／減少信号」であってもよく、これによりチャネルスイッチおよびＡＤＣによるサンプリングの同期が可能になる。
図４８は、本発明の１つの実施形態によるシステムコンポーネントの配電のためのブロック図４８００を示す。ＰＣ電源４８０２を、ＡＣ入力に連結してもよい。バルブボード４８０４（例えばシステムアーキテクチャ４２００のバルブボード４２１２）は、２つの４ピンコネクタによりＰＣ電源４８０２から電力を受信してもよい。マザーボード４８０６（例えばシステムアーキテクチャ４２００のマザーボード４２０２）は、２つの８ピンコネクタおよび１つの２４ピンコネクタによりＰＣ電源４８０２から電力を受信してもよい。マザーボード４８０６に電力を供給する２４ピンケーブルは、リーダーボード４８０８（例えば、システムアーキテクチャ４２００のリーダーボード４２１０（それはアナログリーダーボード（例えば４３００）またはデジタルリーダーボード（例えば４４００）であってもよい））にも電力を供給するために「Ｙケーブル」であってもよい。リーダーボード４８０８は、複数の電源レギュレータ（例えば低ドロップアウトリニアレギュレータ（プログラミング可能な出力ローレベルドロップアウトレギュレータ））および／またはＤＣ／ＤＣ電源（例えば高電圧高電流ＤＣ／ＤＣ電源）を含むことができる搭載電源４８１０を含んでもよい。１つの実施形態において、ＤＣ／ＤＣのすべてのスイッチング電源は、メインリーダーボードクロックに同期してもよい。これは、他の場所で用いられるクロックに対して「拍動する」ことから、電源からのいかなるスイッチングノイズも維持してもよい。さらに、スイッチング電源のためのクロックを、ＰＣ電源上の瞬間電流負荷が最小化されるような時間内に配置してもよい。
図４９は、本発明の１つの実施形態によるアナログリーダーボードのＤＡＣのためのブロック図４９００を示す。ＤＡＣ構成４９００は、基準電源４９０２と、ＤＡＣ４９０４と、抵抗器４９０６およびコンデンサ４９０８を含む低域通過フィルタとを含んでもよい。フィルタリングされた信号を、演算増幅器４９１０により増幅してもよい。演算増幅器４９１０からの出力は、ビーズ４９１２および複数のコンデンサ４９１４（例えば、バルクＬＰＦ／ＬＦ充電）によりフィルタリングされてもよい。その後、フィルタリングされた信号を、ローカルデカップリング回路（例えばコンデンサ４９１８および対応する抵抗器４９２０）を介して演算増幅器４９１６．１〜４９１６．４の第１の入力に送信してもよい。演算増幅器４９１６．１〜４９１６．４に対する第２の入力は、それぞれのチャネル入力４９２４．１〜４９２４．４であってもよい。演算増幅器４９１６．１〜４９１６．４の出力は、それぞれのフィードバック抵抗器４９２２．１〜４９２２．４を介して第１の入力に戻るまで連結されてもよい。１つの実施形態において、複数のＤＡＣを、チャネルオフセット、基準電圧、電極ドライブ、ビルトイン・セルフテスト（ＢＩＳＴ）ドライブおよびＩＳＦＥＴバイアスに供給してもよい。
図５０は、本発明の１つの実施形態によるアナログリーダーボード５０００のためのＦＰＧＡ構成のブロック図を示す。アナログリーダーボード５０００は、アナログリーダーボード４３００の１つの実施形態であってもよい。アナログリーダーボード５０００は、複数のＡＤＣモジュール５００２．１および５００２．２と、２つのサテライトＦＰＧＡ５００４．１および５００４．２（例えば、サテライトＦＰＧＡ４３２０および４３２２）と、リーダーＦＰＧＡ５００６（例えば、リーダーＦＰＧＡ４３１０）およびそのメモリモジュール５００８．１および５００８．２と、ＰＣＩｅスイッチ５０１０（例えばＰＣＩｅスイッチ４３１６）と、アナログ化学センサ５０１２（例えばアナログ化学センサ４３０２）と、ＬＶＤＳドライバおよび受信器５０１４（例えばＬＶＤＳ４３０８）と、複数のＤＡＣモジュール５０１６および５０１８とを備えてもよい。１つの実施形態において、ＡＤＣモジュール５００２．１、５００２．２の各ＡＤＣは、ＰＬＬを含んでもよい。サテライトＦＰＧＡ５００４．１および５００４．２は、サンプル平均化（それは、リーダーＦＰＧＡ５００６からのＤｓｔｒｏｂｅ（データストローブ）信号、およびサテライトＦＰＧＡ５００４．１、５００４．２内のソフトウェア機構により制御されてもよい）を実行してもよい。さらに、１つの実施形態において、リーダーＦＰＧＡ５００６のための制御ロジックは、（２つの画像（（１）デフォルトの「ローダ」画像、および（２）現在のランタイム画像）を保持するＳＰＩフラッシュメモリ（例えばＥＥＰＲＯＭ）であってもよい）メモリモジュール５００８．１および／または５００８．２からロードされてもよい。サテライトＦＰＧＡ５００４．１および５００４．２のための制御ロジック（例えば画像）を、ＰＣＩｅ上のマザーボード（例えばマザーボード４２０２）からリーダーＦＰＧＡ５００６によりロードしてもよい。さらに、１つの実施形態において、ＦＰＧＡ（バルブＦＰＧＡ４２１４を含む）を、ＰＣＩｅリセットにより構成解除し、再びロードしてもよい。また、一旦ＰＣＩｅＦＰＧＡがプログラミングされたら、ＰＣＩ列挙は止めてもよい。
図５１は、本発明の１つの実施形態によるリーダーボード５１００のためのＦＰＧＡ出力監視のブロック図を示す。リーダーボード５１００は、リーダーボード４８０８の１つの実施形態であってもよい。リーダーボード５１００は、２４ピンコネクタ５１０６からの５Ｖおよび１２Ｖの入力を受信する電源モジュール５１０２（例えば電源４８１０）を備えてもよい。電源モジュール５１０２は、リーダー５１０４の残りのものに電力を供給してもよい。電源モジュール５１０２からの出力電圧を、複数の電圧モニタ５１０８および５１１２により監視してもよい。第１の電圧モニタ５１０８は、２４ピンコネクタ５１０６からその電源ＶＣＣを受信し、監視された電圧（ＶＣＣを含む）のうちの１つが所定の電圧レベル（例えば１．５％の偏差）から閾値を超えて逸脱する場合、リセットＲＳＴ信号を生成してもよい。電圧モニタ５１０８からのＲＳＴ信号を、ＯＲゲート５１１６により、ＰＣＩｅコネクタ５１１０からのリセット信号で「ＯＲ」してもよい。ＯＲゲート５１１６の出力は、第２の電圧モニタ５１１２（それは、また２４ピンコネクタ５１０６からその電源ＶＣＣを受信し、監視された電圧（ＶＣＣを含む）のうちの１つが所定の電圧レベル（例えば１．５％の偏差）から閾値を超えて逸脱する場合、リセットＲＳＴ信号を生成してもよい）のための監視された電圧として入力されてもよい。電圧モニタ５１１２からのＲＳＴ信号を、クロックドライバ５１１４に送信してもよく、これは、リーダー５１０４の残りのものに対するリセット信号とｎＣＯＮＦＩＧ信号を生成してもよい。クロックドライバ５１１４からのリセット信号を、リーダーボードのＰＣＩｅスイッチに送信してもよい。クロックドライバ５１１４からのｎＣＯＮＦＩＧ信号を、ＦＰＧＡを再びロードするためにリーダーボードのＦＰＧＡに送信してもよい。１つの実施形態において、電圧モニタ５１０８からのＲＳＴ信号をＰＣＩｅコネクタ５１１０からのリセット信号で「ＯＲ」することは、ｎＣＯＮＦＩＧパルス幅の要件を満たすことを保証できる。
列ＡＤＣおよび直列変換器回路
記載された実施形態は、化学的感応性画素の列を備えてもよい化学的検出回路を提供できる。各化学的感応性画素は、化学的感応性トランジスタと行選択装置とを備えてもよい。化学的検出回路は、化学的感応性画素の列に連結された列インタフェース回路と、列インタフェース回路に連結されたアナログデジタル変換器（ＡＤＣ）とをさらに備えてもよい。
記載された実施形態は、化学的感応性画素の列を備えてもよい化学的検出回路を提供できる。各化学的感応性画素は、化学的感応性トランジスタと行選択装置とを備えてもよい。化学的検出回路は、化学的感応性画素の列に連結された列インタフェース回路と、列インタフェース回路に連結されたアナログデジタル変換器（ＡＤＣ）とをさらに備えてもよい。
いくつかの実施形態は、また、化学的感応性画素の複数の列を備えてもよい化学センサを提供できる。各列は、行方向に形成された複数の化学的感応性画素を備えてもよい。各化学的感応性画素は、化学的感応性トランジスタと行選択装置とを備えてもよい。化学センサは、化学的感応性画素の列に連結された列インタフェース回路と、列インタフェース回路に連結されたアナログデジタル変換器（ＡＤＣ）とをさらに備えてもよい。
他の実施形態は、化学的検出回路のための出力信号を生成する方法を提供できる。方法は、化学的検出回路の行デコーダにより行選択信号を生成するステップを含んでもよい。化学的検出回路は、化学的検出画素の列を含む画素アレイを有してもよい。各化学的検出画素は、化学的感応性トランジスタと行選択装置とを含んでもよい。方法は、選択された化学的検出画素のそれぞれの行選択装置に行選択信号を印加するステップ、化学的検出画素の列の読み出し信号ラインにおけるアナログ信号を、アナログデジタル変換器（ＡＤＣ）によりデジタル信号に変換するステップ、ならびに、化学的検出回路のための出力信号として、変換されたデジタル信号を出力するステップを、さらに含んでもよい。
記載された実施形態は、列および行方向に形成された複数の化学的感応性画素を備える画素アレイを備えてもよい化学的検出回路を、さらに提供できる。各化学的感応性画素は、化学的感応性トランジスタと行選択装置とを備えてもよい。化学的検出回路は、１対のアナログデジタル変換器（ＡＤＣ）回路ブロックと、１対のＡＤＣ回路ブロックにそれぞれ連結された１対の入出力（Ｉ／Ｏ）回路ブロックと、１対のＩＯ回路ブロックに連結された複数のシリアルリンク端子とをさらに備えてもよい。
記載された実施形態は、化学的検出装置からデータを読み出すための方法をさらに提供できる。方法は、化学的検出装置上の化学的感応性画素の複数の列からデータを並列に読み出すステップを含んでもよい。各化学的感応性画素は、化学的感応性トランジスタと行選択装置とを備えてもよい。方法は、化学的感応性画素の複数の列から読み出されたデータを並列にデジタル化するステップ、化学的感応性画素の各列についてデジタル化データをそれぞれ並列に直列化するステップ、複数のシリアルリンク上のバッファリングされたデジタル化データを並列に伝送するステップをさらに含んでもよい。
図５２は、本発明の１つの実施形態によるデジタル化学的検出回路５２００を示す。デジタル化学的検出回路５２００は、画素アレイ５２０２と、行デコーダ５２０４．１および５２０４．２と、列ＡＤＣ５２０６．１および５２０６．２と、Ｉ／Ｏ回路５２０８．１と、複数のバイアス回路５２１０．１〜５２１０．３と、タイミングシーケンサ５２１２および５２０８．２と、複数の出力ターミナルＤ［０］〜Ｄ［Ｎ−１］とを備えるＩＣチップであってもよい。画素アレイ５２０２は、画素の複数の行を含む各々の列により、列方向に形成された化学的検出画素を備えてもよい。１つの実施形態において、画素アレイ５２０２は、画素の多くのタイルを含んでもよく、タイルは、図３７に関して上で記載されたようにスライスに配置してもよい。行デコーダ５２０４．１および５２０４．２は、制御ロジックに基づいて画素の行のための行選択信号を生成してもよい。
１つの実施形態において、列ＡＤＣ５２０６．１および５２０６．２は、各々１列に対応する複数のＡＤＣを含んでもよい。別の実施形態において、列ＡＤＣ５２０６．１および５２０６．２は、複数のＡＤＣを含んでもよく、各ＡＤＣを、いくつかの列の間で（例えば、１つ以上のマルチプレクサを用いて）共有してもよい。さらに、１つの実施形態において、列ＡＤＣ５２０６．１および５２０６．２は、オフセット補正を実行してもよい。
バイアス回路５２１０．１〜５２１０．３は、化学的検出回路５２００のために必要とされるすべてのバイアスおよび基準電圧をチップ上に生成してもよい。すなわち、化学的検出回路５２００は、外部アナログ基準信号をもたない。バイアス回路５２１０．１〜５２１０．３は、機能するためのＶＤＤＡなどのような外部電源電源を必要としてもよい。タイミングシーケンサ５２１２は、化学的検出回路５２００に対して内部タイミング信号を供給してもよい。
複数の出力ターミナルＤ［０］〜Ｄ［Ｎ−１］は、ＩＣチップ外部の１つ以上の装置にシリアルリンクを提供してもよい。シリアルリンクは、プリント回路板伝送線路を用いてもよい。伝送線路上のシグナリングは、差動シグナリングまたはＣＭＯＳシグナリングを用いてもよい。差動シグナリングは、任意の差動信号方式（例えば低電圧用差動シグナリング（ＬＶＤＳ）または電流モード論理（ＣＭＬ））であってもよい。１つの実施形態において、出力ピンの半分はチップ５２００の一方の側に配置され、別の半分は対向する側に配置されてもよい。数Ｎは偶数（例えば２４と３２）であってもよい。さらに、１つの実施形態において、シリアルインタフェースは、プログラミング可能であってもよい。例えば、ドライバの強度を、所定のシステムのためにプログラミングして調整してもよい。ドライバの型（ＬＶＤＳ、ＣＭＬ、ＣＭＯＳ）もプログラミングしてもよい。さらに、オンチップ末端を、有効にしてもよいし無効にしてもよい。プロトコルの様々な態様を、ランレングス制御および形式などのように構成してもよい。
図５３は、本発明の１つの実施形態による図５２のデジタル化学的検出回路の出力回路のさらに詳細なブロック図５３００を示す。図５３に示すように、画素アレイのデータ出力を読み出すために、列インタフェース５３０２を、画素アレイ（例えば画素アレイ５２０２）に接続してもよい。列比較器５３０４は、複数の比較器（例えばＡＤＣ）を含んでもよい。１つの実施形態において、列比較器５３０４は、オフセット補正を実行してもよい。
ＤＡＣ５３１２．１および５３１２．２は、アナログデジタル変換を実行するために、列比較器５３０４のための基準電圧を供給してもよい。１対のラッチブロック５３０６および５３０８は、出力データのためのバッファを設けてもよい。デジタル化データは、グレイコードブロック５３１４．１および５３１４．２により備えられた制御に従って、まず列比較器からＡラッチ５３０６に送信され、その後、Ａラッチ５３０６からＢラッチ５３０８に送信されてもよい。複数の出力直列変換器５３１０．１〜５３１０．ｎを、バッファと出力ターミナルＤ［０］〜Ｄ［ｎ−ｌ］（例えばｎ＝Ｎ／２）との間に連結してもよい。グレイコード回路５３１４．１〜５３１４．２は、所定の比較器を移行するときグレイコードがメモリにラッチされうるように、比較器５３０４により制御されるラッチのすべてにデジタルカウントを分配してもよい。比較器５３０４のすべての比較器のためのグローバルな基準を確立するＤＡＣランプ回路と同期的にカウントするように、このグレイコードを設定してもよい。グローバルな基準が所定の列で保持されたピクセル値以下に下がるときに、対応する比較器が作動してもよい。比較器が非同期的にクロックに移行できるので、無効コードを回避するために、全ての時点で１ビット移行しか行われない場合のグレイコードを用いてカウントを分配してもよい。
１つの実施形態において、各出力端子は、差動シグナリング（例えば低電圧用の差動シグナリング）のための２つのピンを備えてもよい。１つの実施形態において、Ａラッチ５３０６は、マスタラッチであってもよい。その一方でＢラッチ５３０８は、スレーブラッチであってもよい。ラッチは、先に変換された行の読み出しと並列に、アナログデジタル変換を実行することを可能にしてもよい。
オンチップバイアスおよび基準電圧は、バイアスおよび擬似回線ブロック５３１６により供給されてもよい。図５３に示すように、バイアスおよび擬似回線ブロック５３１６は、列インタフェース回路５３０２と、ＤＡＣ５３１２．１および５３１２．２と、グレイコード回路５３１４．１〜５３１４．２とにバイアスおよび基準電圧を供給してもよい。さらに、図５３に示すように、タイミングシーケンサ回路５３２０は、グレイコード回路５３１４．１〜５３１４．２と、ＤＡＣ５３１２．１〜５３１２．２と、行デコーダ５３１８．１〜５３１８．２と、画素制御および列制御とに、タイミング信号を供給してもよい。タイミングシーケンサ５３２０は、リセットおよびテストモードのためのピンＴＭＯＤＥ、ＴＥＮ、ＲＳＴに接続されてもよい。タイミングシーケンサ５３２０はまた、ＳＰＩなどの連続プロトコルによりレジスタをプログラミングするためのＳＤＡ、ＳＣＬ、ＣＬＫのためのピンに接続されてもよい。タイミングシーケンサ５３２０は、フレーム時間の間に各々の行を進行し、且つ各行時間の間に回路に励振を供給することによって、チップ上のすべてのタイミングを制御してもよい。画素が様々な方法で動作できるので、制御信号の動作を変更するためにタイミングシーケンサ５３２０を再プログラムしてもよい。
図５４は、本発明の１つの実施形態による直列変換器回路５４００を示す。直列変換器回路５４００は、複数のシフトレジスタ５４０２と、ビット整列ロジック５４０６と、１対のピンポンレジスタ５４０６と、ピンポンレジスタのうちの１つを選択するためのマルチプレクサ５４０８と、マルチプレクサ５４０８およびビルトイン・セルフテスト（ＢＩＳＴ）からの出力を多重化するためのマルチプレクサ５４１０と、符号器５４１２と、直列変換器５４１６と、ドライバ５４１８とを備えてもよい。
シフトレジスタ５４０２は、Ｉ／Ｏバッファの一部であってもよい。１つの実施形態において、図５４に示すように、１４ビットシフトレジスタを用いてもよい。シフトレジスタからシフトされたデータを、ビット整列ロジック５４０６（ここでデータが整列できる）に送信してもよい。例えば、１４ビットのデータは、整列制御に従って８ビットのデータに整列してもよい。整列ロジック５４０６からの整列データは、データ内のグリッチを防ぐためにタイミングをオーバーラップさせながら各々平行なワードをラッチする１対のピンポンレジスタ５４０６に送信されてもよい。
その後、マルチプレクサ５４０８は、そのデータをマルチプレクサ５４１０に出力するために、１対のピンポンレジスタ５４０６のうちの１つを選択してもよい。マルチプレクサ５４１０は、マルチプレクサ５４０８からの出力データまたは符号器５４１２に送信されるＢＩＳＴデータのいずれかを選択してもよい。ＤＣ平衡を得るために、８ｂ／１０ｂなどのような符号化スキームを用いてもよい。したがって、１つの実施形態において、符号器５４１２は、８Ｂ１０Ｂ符号器であってもよい。他の符号化スキームも適用できることに留意するべきである。符号器５４１２からの暗号化データを、ドライバ５４１８により直列変換器５４１３および送電端出力内に直列化してもよい。１つの実施形態において、直列変換器５４１３を、ＰＬＬクロック信号により駆動してもよい。１つの実施形態において、ドライバ５４１８を、低電圧差動シグナリングにより送信データ信号に構成してもよい。１つの実施形態において、ドライバ５４１８は、差動モードで動作してもよく、ここで、１ビットが、各々の送信クロック信号で伝送されてもよく、１対の出力ピンが差動データ対を搬送してもよい。別の実施形態において、ドライバ５４１８はデュアルチャネルモードで動作してもよく、ここで、出力端子の１対の出力ピンにより送信クロックサイクルごとに並列に２ビットを伝送してもよい。
図５５は、さらに詳細なブロック図５５００を示す。図５５に示すように、直列変換器５４１３は、複数のレジスタ５５０２と、１対のマルチプレクサ５５０４と、１対のレジスタ５５０６と、マルチプレクサ５５０８と、バッファレジスタ５５１０とを備えてもよい。レジスタ５５０２は、各々、暗号化データの１ビットを保持してもよい。レジスタ５５０２は、ＰＬＬクロック信号の１０分の１のクロック速度で動作してもよい。レジスタ５５０２からの出力を、１対のマルチプレクサ５５０４に送信してもよい。マルチプレクサ５５０４の各々は、１対のレジスタ５５０６のうちの１つに送信される出力を生成してもよい。１対のレジスタ５５０６は、ＰＬＬクロック信号のクロック速度の半分で動作してもよい。１対のレジスタ５５０６からの出力を、マルチプレクサ５５０８に入力してもよく、これは、出力するべき１対のレジスタ５５０６からの出力のうちの１つを選択してもよい。マルチプレクサ５５０８からの出力を、バッファレジスタ５５１０に送信してもよい。バッファレジスタ５５１０は、ドライバ５４１８にその内容を送信するためにＰＬＬクロック信号のクロック速度で動作してもよい。
図５６は、本発明の１つの実施形態によるデジタル化学的検出回路のブロック図を示す。図５６は、本発明の１つの実施形態によるデジタル化学的検出回路のレイアウトを示す。
図５７は、本発明の１つの実施形態による別のデジタル化学的検出回路のブロック図を示す。図５６は、本発明の１つの実施形態によるデジタル化学的検出回路の別のレイアウトを示す。
図５８は、本発明の１つの実施形態による別のデジタル化学的検出回路５８００のブロック図を示す。デジタル化学的検出回路５８００は、画素アレイ５８０２と、複数の出力回路５８０４．１〜５８０４．２と、複数のシリアル出力回路５８０６．１〜５８０６．２と、複数の行選択回路５８０８．１〜５８０８．２と、クロックツリー５８１０と、複数の温度計５８１２とを備えてもよい。画素アレイ５８０２は、図１４Ａに示す２Ｔ画素アレイ１４００であってもよく、図１４Ａに従って構成される複数の２Ｔ画素を備えてもよい。行選択５８０８．１〜５８０８．２は、図５２〜図５３に関して上で記載されたような行デコーダであってもよい。また、出力回路５８０４．１〜５８０４．２は、図５２〜図５３に関して上で記載されたような、列インタフェースと、オフセット補正と、列ＡＤＣとを含んでもよい。シリアル出力回路５８０６．１〜５８０６．２は、図５２〜図５５に関して上で記載された直列変換器回路を含んでもよい。クロックツリー５８１０は、図５２〜図５３に関して上で記載されたタイミングシーケンサの１つの実施形態であってもよい。１つの実施形態において、デジタル化学的検出回路５８００は、チップ上に配置された４つの温度計を含んでもよい。さらに、１つの実施形態において、４つの温度計を、画素アレイ５８０２の４つの隅、またはその近くに配置してもよい。
本発明のいくつかの実施形態を、本明細書に具体的に示し、記載した。但し、本発明の変更および変形物が、上記の教示により網羅されることは、十分に理解されるであろう。他の例において、実施形態を不明瞭にしないように、周知の操作、構成部品および回路は、詳細に記載していない。本明細書に開示された特定の構造的・機能的な詳細は、典型的なものであり得、必ずしも実施形態の範囲を限定しないことは、十分に理解され得る。例えば、いくつかの実施形態は、ＮＭＯＳにより記載される。当業者は、同様にＰＭＯＳを用いてもよいことを十分に理解するであろう。
当業者は、本発明が様々な形式により実現されてもよいし、且つ様々な実施形態が単独でまたは組み合わせて実行されてもよいことを、前述の説明から十分に理解できる。したがって、本発明の実施形態は、その特定の例に関連して記載されているが、他の変更が図面、明細書および添付の特許請求の範囲に関する研究に熟練した実施者には明らかであるので、本発明の実施形態および／または方法の真の範囲を、そのように限定するべきでない。
様々な実施形態を、ハードウェア要素、ソフトウェア要素、またはその両方の組み合わせを用いて実行してもよい。ハードウェア要素の例は、プロセッサ、マイクロプロセッサ、回路、回路素子（例えば、トランジスタ、抵抗器、キャパシタ、誘導子など）、集積回路、ＡＳＩＣ（特定用途向け集積回路）、プログラマブルロジックデバイス（ＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、論理ゲート、レジスタ、半導体デバイス、チップ、マイクロチップ、チップセットなどを含んでもよい。ソフトウェアの例は、ソフトウエアコンポーネント、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、機械語プログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、関数、方法、プロシージャ、ソフトウェアインターフェース、アプリケーションプログラムインターフェース（ＡＰＩ）、命令セット、コンピューティングコード、計算機コード、コードセグメント、計算機コードセグメント、ワード、値、シンボル、またはそれらの任意の組み合わせを含んでもよい。１つの実施形態がハードウェア要素および／またはソフトウェア要素を用いて実行されるかどうかの判定は、所望の電算機の速度、電力レベル、耐熱性、処理サイクル量、入力データ速度、出力データ速度、メモリリソース、データバス速度、および他の設計または性能の制約などのいくつかの要素によって変動し得る。
いくつかの実施形態は、例えば、マシンにより実行された場合、該実施形態による方法および／または操作を該マシンに実行させることができる命令または命令セットを記憶できるコンピュータ読み取り可能な媒体または物品を用いて実行されうる。このようなマシンは、例えば、任意の好適な処理プラットフォーム、コンピューティングプラットフォーム、コンピュータ装置、処理デバイス、コンピューティングシステム、処理システム、コンピュータ、プロセッサなども含み、ハードウェアおよび／またはソフトウェアの任意の適切な組み合わせを用いて実行されてもよい。コンピュータ読み取り可能な媒体または物品は、例えば、任意の好適な型のメモリユニット、メモリデバイス、メモリ物品、メモリ媒体、ストレージデバイス、ストレージ物品、記憶媒体および／またはストレージ装置（例えば、リムーバブルメディアまたは非リムーバブルメディア、消去可能メディアまたは非消去可能メディア、書き込み可能メディアまたは再書き込み可能メディア、デジタルメディアまたはアナログメディア、ハードディスク、フロッピーディスク、コンパクトディスクを使った読み出し専用メモリ（ＣＤ−ＲＯＭ）、書き込み可能コンパクトディスク（ＣＤ−Ｒ）、再書き込み可能コンパクトディスク（ＣＤ−ＲＷ）、光ディスク、磁気媒体、光磁気媒体、リムーバブルメモリカードまたはディスク、各種ディジタルバーサタイルディスク（ＤＶＤ）、テープ、カセットなど）を含んでもよい。命令は、任意の好適なハイレベル、ローレベル、オブジェクト指向、ビジュアル、コンパイル済みおよび／または翻訳済みのプログラミング言語を用いて実行される、ソースコード、コード、翻訳済みコード、実行可能コード、静的コード、動的コード、暗号化コードなどの任意の好適な型のコードを含んでもよい。
以下に、本発明の基本的な諸特徴および種々の態様を列挙する。
［１］
電流源と、
第１および第２の端子を有する化学的感応性トランジスタ；ならびに
該電流源と、該化学的感応性トランジスタの該第１および第２の端子のうちの１つとの間を接続する、行選択スイッチ
を備える、化学的検出画素と、
第１の入力と第２の入力を有する増幅器であって、該第１の入力がスイッチを介して前記化学的感応性トランジスタの出力に接続され、該第２の入力がオフセット電圧ラインに連結された、増幅器と、
該増幅器の出力と該増幅器の該第１の入力との間を連結したコンデンサと
を備える、化学的検出回路。
［２］
前記化学的感応性トランジスタが、イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）である、［１］に記載の化学的検出回路。
［３］
前記化学的感応性画素が、化学的感応性画素の列のうちの１つである、［１］に記載の化学的検出回路。
［４］
前記化学的感応性トランジスタが、操作の間に電流モードで動作し、かつ、前記増幅器の前記第１の入力と、該化学的感応性トランジスタの前記第１および前記第２の端子のうちの１つとの間の前記スイッチが、選択スイッチである、［１］に記載の化学的検出回路。
［５］
化学的検出画素の複数の列を備える化学的検出回路であって、各列が、
電流源と、
第１および第２の端子を有する化学的感応性トランジスタ；ならびに
該電流源と該化学的感応性トランジスタとの間を連結した行選択スイッチ
をそれぞれが備える、複数の化学的検出画素と、
第１の入力と第２の入力を有する増幅器であって、該第１の入力が各スイッチを介して該化学的感応性トランジスタ各々の出力に連結され、かつ該第２の入力がオフセット電圧ラインに連結された、増幅器と、
該増幅器の出力と該増幅器の該第１の入力との間を連結したコンデンサと
を備える、化学的検出回路。
［６］
各化学的感応性トランジスタが、イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）である、［５］に記載の化学的検出回路。
［７］
各化学的感応性トランジスタは、操作の間に電流モードで動作し、前記増幅器の前記第１の入力と前記化学的感応性トランジスタの前記出力との間の前記各スイッチがそれぞれ、行選択スイッチである、［５］に記載の化学的検出回路。
［８］
以下のステップを含む、化学的検出回路から出力信号を生成するための方法：
読み出しのために化学的検出画素の列から化学的検出画素を選択するステップ；
該化学的検出画素から積分器への読み出し電流を積分するステップ；および
該積分器の出力電圧を読み出すステップ。
［９］
前記読み出し電流が、前記選択された化学的検出画素のゲート端子における電圧変化によりもたらされる、［８］に記載の方法。
［１０］
前記選択された化学的検出画素が電流モードで動作し、かつ、該選択された化学的検出画素のゲート端子におけるイオン濃度の変化が、前記積分器のコンデンサに供給される前記読み出し電流を生成する、［９］に記載の方法。
［１１］
該化学的検出回路の第１の側の複数の第１の出力回路と、
該化学的検出回路の第２の側の複数の第２の出力回路であって、該第２の側が該第１の側に対向する、複数の第２の出力回路と、
それぞれの第１の出力回路とそれぞれの第２の出力回路との間に各々配置された画素の複数のタイルと
を備える、化学的検出回路であって、各タイルが、画素の４つの象限を備え、各象限が、
複数の第１の列；ならびに
該複数の第１の列と交互に配置された複数の第２の列であって、各第１の列および第２の列が、行内に形成された複数の画素を有する、複数の第２の列
を備え、
第１および第２の象限における各第１の列が、それぞれの第１の出力回路に連結され、かつ第１および第２の象限における各第２の列が、それぞれの第２の出力回路に連結され、
第３および第４の象限における各第１の列が、それぞれの第２の出力回路に連結され、かつ第３および第４の象限における各第２の列が、それぞれの第１の出力回路に連結される、
化学的検出回路。
［１２］
各画素が、イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）を備える、［１１］に記載の化学的検出回路。
［１３］
前記複数のタイルが、２つのスライスにおいて平行に並び、第１のスライスからの各タイルおよび第２のスライスからの対応するタイルが、タイルの対をそれぞれ形成し、各１対のタイルが、それぞれの第１の出力回路とそれぞれの第２の出力回路との間に配置される、［１１］に記載の化学的検出回路。
［１４］
少なくとも１つの中央処理装置を有するマザーボードと、
該マザーボードに連結された出力装置と、
該マザーボードに連結された化学的検出リーダーボードと
を備える、化学的検出システムであって、
該化学的検出リーダーボードが化学的検出回路を有し、
該化学的検出回路が、
該化学的検出回路の第１の側の複数の第１の出力回路と、
該化学的検出回路の第２の側の複数の第２の出力回路であって、該第２の側が該第１の側に対向する、第２の出力回路と、
それぞれの第１の出力回路とそれぞれの第２の出力回路との間に各々配置された画素の複数のタイル
を備え、
各タイルが、画素の４つの象限を備え、各象限が、
複数の第１の列と、
該複数の第１の列と交互に配置された複数の第２の列であって、各第１の列および各第２の列が、行内に形成された複数の画素を有する、複数の第２の列と
を備え、
第１および第２の象限における各第１の列が、それぞれの第１の出力回路に連結され、かつ第１および第２の象限における各第２の列が、それぞれの第２の出力回路に連結され、
第３および第４の象限における各第１の列が、それぞれの第２の出力回路に連結され、かつ第３および第４の象限における各第２の列が、それぞれの第１の出力回路に連結される、化学的検出システム。
［１５］
各画素が、イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）を含む、［１４］に記載の化学的検出システム。
［１６］
前記複数のタイルが、２つのスライスにおいて平行に並び、第１のスライスからの各タイルおよび第２のスライスからの対応するタイルが、タイルの対をそれぞれ形成し、各１対のタイルは、それぞれの第１の出力回路とそれぞれの第２の出力回路との間に配置される、［１４］に記載の化学的検出システム。
［１７］
以下のステップを含む、化学的検出回路からデータを読み出すための方法：
データを読み出すためにタイルの第１の象限を選択するステップ；
第１の列の１つのグループと第２の列の１つのグループとを選択するステップ；
該化学的検出回路の第１の側に配置された出力ピンの第１のセットから該第１の列のグループのデータを読み出すステップ；
該化学的検出回路の第２の側に配置された出力ピンの第２のセットから該第２の列のグループのデータを読み出すステップ；ならびに
該第１の象限のすべての残りの列が読み出されるまで、該第１の列および該第２の列の次のグループに対して、選択とデータの読み出しとを繰り返すステップ。
［１８］
１ずつ行カウントを増加させるステップ；
前記第１の象限の次の行に対して選択およびデータの読み出しを繰り返すステップ；ならびに
前記第１の象限のすべての行を完了した後、他の象限内の第１の列および第２の列のグループの選択およびデータの読み出しを続けるステップ
をさらに含む、［１７］に記載の方法。
［１９］
第２の象限に関して、第１の列のデータが、前記化学的検出回路の前記第１の側に配置されたそれぞれの出力ピンのセットから読み出され、第２の列のデータが、該化学的検出回路の前記第２の側に配置されたそれぞれの出力ピンのセットから読み出される、［１８］に記載の方法。
［２０］
第３および第４の象限に関して、第１の列のデータが、前記化学的検出回路の前記第２の側に配置されたそれぞれの出力ピンのセットから読み出され、第２の列のデータが、該化学的検出回路の前記第１の側に配置されたそれぞれの出力ピンのセットから読み出される、［１９］に記載の方法。
［２１］
化学的感応性画素のそれぞれが、
化学的感応性トランジスタ；および
行選択装置
を備える、該化学的感応性画素の列と、
該化学的感応性画素の列に連結された列インタフェース回路と、
該列インタフェース回路に連結されたアナログデジタル変換器（ＡＤＣ）と
を備える、化学的検出回路。
［２２］
前記化学的感応性トランジスタが、イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）である、［１］に記載の化学的検出回路。
［２３］
各列が、行方向に形成された複数の化学的感応性画素を備え、各化学的感応性画素が、
化学的感応性トランジスタ；および
行選択装置
を備える、化学的感応性画素の複数の列と、
該化学的感応性画素の列に連結された列インタフェース回路と、
該列インタフェース回路に連結されたアナログデジタル変換器（ＡＤＣ）回路と
を備える、化学センサ。
［２４］
前記化学的感応性トランジスタが、イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）である、［２３］に記載の化学センサ。
［２５］
以下のステップを含む、化学的検出回路のための出力信号を生成する方法：
該化学的検出回路の行デコーダにより行選択信号を生成するステップであって、
該化学的検出回路が、化学的検出画素の列を含む画素アレイを有し、
各化学的検出画素が、
化学的感応性トランジスタと、
行選択装置と
を含む、ステップ；
選択された化学的検出画素のそれぞれの行選択装置に該行選択信号を印加するステップ；
該化学的検出画素の列の読み出し信号ラインにおけるアナログ信号を、アナログデジタル変換器（ＡＤＣ）によりデジタル信号に変換するステップ；ならびに
該化学的検出回路のための該出力信号として、該変換されたデジタル信号を出力するステップ。
［２６］
化学的検出画素の各列が、専用のＡＤＣを有する、［２５］に記載の方法。
［２７］
各化学的感応性画素が、
化学的感応性トランジスタ；および
行選択装置
を備える、列および行方向に形成された複数の化学的感応性画素を備える画素アレイと、
１対のアナログデジタル変換器（ＡＤＣ）回路ブロックと、
該１対のＡＤＣ回路ブロックにそれぞれ連結された１対の入出力（Ｉ／Ｏ）回路ブロックと、
該１対のＩＯ回路ブロックに連結された複数のシリアルリンク端子と
を備える、化学的検出回路。
［２８］
前記Ｉ／Ｏ回路ブロックの１つずつが、複数のラッチおよび複数の直列変換器を含む、［１］に記載の化学的検出回路。
［２９］
以下のステップを含む、化学的検出装置からデータを読み出すための方法：
該化学的検出装置上の化学的感応性画素の複数の列からデータを並列に読み出すステップであって、各化学的感応性画素が、
化学的感応性トランジスタと、
行選択装置と
を備える、ステップ；
該化学的感応性画素の複数の列から読み出されたデータを並列にデジタル化するステップ；
化学的感応性画素の各列に対して該デジタル化データをそれぞれ並列に直列化するステップ；ならびに
複数のシリアルリンク上のバッファリングされた該デジタル化データを並列に伝送するステップ。
［３０］
前記データ伝送が、インピーダンス制御伝送線路を介して、低電圧差動シグナリング（ＬＶＤＳ）または電流モード論理（ＣＭＬ）を用いて行なわれる、［２９］に記載の方法。
本発明のいくつかの実施形態を、本明細書に具体的に示し、記載した。但し、本発明の変更および変形物が、上記の教示により網羅されることは、十分に理解されるであろう。他の例において、実施形態を不明瞭にしないように、周知の操作、構成部品および回路は、詳細に記載していない。本明細書に開示された特定の構造的・機能的な詳細は、典型的なものであり得、必ずしも実施形態の範囲を限定しないことは、十分に理解され得る。例えば、いくつかの実施形態は、ＮＭＯＳにより記載される。当業者は、同様にＰＭＯＳを用いてもよいことを十分に理解するであろう。
［１］
電流源と、
第１および第２の端子を有する化学的感応性トランジスタ；ならびに
該電流源と、該化学的感応性トランジスタの該第１および第２の端子のうちの１つとの間を接続する、行選択スイッチ
を備える、化学的検出画素と、
第１の入力と第２の入力を有する増幅器であって、該第１の入力がスイッチを介して前記化学的感応性トランジスタの出力に接続され、該第２の入力がオフセット電圧ラインに連結された、増幅器と、
該増幅器の出力と該増幅器の該第１の入力との間を連結したコンデンサと
を備える、化学的検出回路。
［２］
前記化学的感応性トランジスタが、イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）である、［１］に記載の化学的検出回路。
［３］
前記化学的感応性画素が、化学的感応性画素の列のうちの１つである、［１］に記載の化学的検出回路。
［４］
前記化学的感応性トランジスタが、操作の間に電流モードで動作し、かつ、前記増幅器の前記第１の入力と、該化学的感応性トランジスタの前記第１および前記第２の端子のうちの１つとの間の前記スイッチが、選択スイッチである、［１］に記載の化学的検出回路。
［５］
化学的検出画素の複数の列を備える化学的検出回路であって、各列が、
電流源と、
第１および第２の端子を有する化学的感応性トランジスタ；ならびに
該電流源と該化学的感応性トランジスタとの間を連結した行選択スイッチ
をそれぞれが備える、複数の化学的検出画素と、
第１の入力と第２の入力を有する増幅器であって、該第１の入力が各スイッチを介して該化学的感応性トランジスタ各々の出力に連結され、かつ該第２の入力がオフセット電圧ラインに連結された、増幅器と、
該増幅器の出力と該増幅器の該第１の入力との間を連結したコンデンサと
を備える、化学的検出回路。
［６］
各化学的感応性トランジスタが、イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）である、［５］に記載の化学的検出回路。
［７］
各化学的感応性トランジスタは、操作の間に電流モードで動作し、前記増幅器の前記第１の入力と前記化学的感応性トランジスタの前記出力との間の前記各スイッチがそれぞれ、行選択スイッチである、［５］に記載の化学的検出回路。
［８］
以下のステップを含む、化学的検出回路から出力信号を生成するための方法：
読み出しのために化学的検出画素の列から化学的検出画素を選択するステップ；
該化学的検出画素から積分器への読み出し電流を積分するステップ；および
該積分器の出力電圧を読み出すステップ。
［９］
前記読み出し電流が、前記選択された化学的検出画素のゲート端子における電圧変化によりもたらされる、［８］に記載の方法。
［１０］
前記選択された化学的検出画素が電流モードで動作し、かつ、該選択された化学的検出画素のゲート端子におけるイオン濃度の変化が、前記積分器のコンデンサに供給される前記読み出し電流を生成する、［９］に記載の方法。
［１１］
該化学的検出回路の第１の側の複数の第１の出力回路と、
該化学的検出回路の第２の側の複数の第２の出力回路であって、該第２の側が該第１の側に対向する、複数の第２の出力回路と、
それぞれの第１の出力回路とそれぞれの第２の出力回路との間に各々配置された画素の複数のタイルと
を備える、化学的検出回路であって、各タイルが、画素の４つの象限を備え、各象限が、
複数の第１の列；ならびに
該複数の第１の列と交互に配置された複数の第２の列であって、各第１の列および第２の列が、行内に形成された複数の画素を有する、複数の第２の列
を備え、
第１および第２の象限における各第１の列が、それぞれの第１の出力回路に連結され、かつ第１および第２の象限における各第２の列が、それぞれの第２の出力回路に連結され、
第３および第４の象限における各第１の列が、それぞれの第２の出力回路に連結され、かつ第３および第４の象限における各第２の列が、それぞれの第１の出力回路に連結される、
化学的検出回路。
［１２］
各画素が、イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）を備える、［１１］に記載の化学的検出回路。
［１３］
前記複数のタイルが、２つのスライスにおいて平行に並び、第１のスライスからの各タイルおよび第２のスライスからの対応するタイルが、タイルの対をそれぞれ形成し、各１対のタイルが、それぞれの第１の出力回路とそれぞれの第２の出力回路との間に配置される、［１１］に記載の化学的検出回路。
［１４］
少なくとも１つの中央処理装置を有するマザーボードと、
該マザーボードに連結された出力装置と、
該マザーボードに連結された化学的検出リーダーボードと
を備える、化学的検出システムであって、
該化学的検出リーダーボードが化学的検出回路を有し、
該化学的検出回路が、
該化学的検出回路の第１の側の複数の第１の出力回路と、
該化学的検出回路の第２の側の複数の第２の出力回路であって、該第２の側が該第１の側に対向する、第２の出力回路と、
それぞれの第１の出力回路とそれぞれの第２の出力回路との間に各々配置された画素の複数のタイル
を備え、
各タイルが、画素の４つの象限を備え、各象限が、
複数の第１の列と、
該複数の第１の列と交互に配置された複数の第２の列であって、各第１の列および各第２の列が、行内に形成された複数の画素を有する、複数の第２の列と
を備え、
第１および第２の象限における各第１の列が、それぞれの第１の出力回路に連結され、かつ第１および第２の象限における各第２の列が、それぞれの第２の出力回路に連結され、
第３および第４の象限における各第１の列が、それぞれの第２の出力回路に連結され、かつ第３および第４の象限における各第２の列が、それぞれの第１の出力回路に連結される、化学的検出システム。
［１５］
各画素が、イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）を含む、［１４］に記載の化学的検出システム。
［１６］
前記複数のタイルが、２つのスライスにおいて平行に並び、第１のスライスからの各タイルおよび第２のスライスからの対応するタイルが、タイルの対をそれぞれ形成し、各１対のタイルは、それぞれの第１の出力回路とそれぞれの第２の出力回路との間に配置される、［１４］に記載の化学的検出システム。
［１７］
以下のステップを含む、化学的検出回路からデータを読み出すための方法：
データを読み出すためにタイルの第１の象限を選択するステップ；
第１の列の１つのグループと第２の列の１つのグループとを選択するステップ；
該化学的検出回路の第１の側に配置された出力ピンの第１のセットから該第１の列のグループのデータを読み出すステップ；
該化学的検出回路の第２の側に配置された出力ピンの第２のセットから該第２の列のグループのデータを読み出すステップ；ならびに
該第１の象限のすべての残りの列が読み出されるまで、該第１の列および該第２の列の次のグループに対して、選択とデータの読み出しとを繰り返すステップ。
［１８］
１ずつ行カウントを増加させるステップ；
前記第１の象限の次の行に対して選択およびデータの読み出しを繰り返すステップ；ならびに
前記第１の象限のすべての行を完了した後、他の象限内の第１の列および第２の列のグループの選択およびデータの読み出しを続けるステップ
をさらに含む、［１７］に記載の方法。
［１９］
第２の象限に関して、第１の列のデータが、前記化学的検出回路の前記第１の側に配置されたそれぞれの出力ピンのセットから読み出され、第２の列のデータが、該化学的検出回路の前記第２の側に配置されたそれぞれの出力ピンのセットから読み出される、［１８］に記載の方法。
［２０］
第３および第４の象限に関して、第１の列のデータが、前記化学的検出回路の前記第２の側に配置されたそれぞれの出力ピンのセットから読み出され、第２の列のデータが、該化学的検出回路の前記第１の側に配置されたそれぞれの出力ピンのセットから読み出される、［１９］に記載の方法。
［２１］
化学的感応性画素のそれぞれが、
化学的感応性トランジスタ；および
行選択装置
を備える、該化学的感応性画素の列と、
該化学的感応性画素の列に連結された列インタフェース回路と、
該列インタフェース回路に連結されたアナログデジタル変換器（ＡＤＣ）と
を備える、化学的検出回路。
［２２］
前記化学的感応性トランジスタが、イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）である、［１］に記載の化学的検出回路。
［２３］
各列が、行方向に形成された複数の化学的感応性画素を備え、各化学的感応性画素が、
化学的感応性トランジスタ；および
行選択装置
を備える、化学的感応性画素の複数の列と、
該化学的感応性画素の列に連結された列インタフェース回路と、
該列インタフェース回路に連結されたアナログデジタル変換器（ＡＤＣ）回路と
を備える、化学センサ。
［２４］
前記化学的感応性トランジスタが、イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）である、［２３］に記載の化学センサ。
［２５］
以下のステップを含む、化学的検出回路のための出力信号を生成する方法：
該化学的検出回路の行デコーダにより行選択信号を生成するステップであって、
該化学的検出回路が、化学的検出画素の列を含む画素アレイを有し、
各化学的検出画素が、
化学的感応性トランジスタと、
行選択装置と
を含む、ステップ；
選択された化学的検出画素のそれぞれの行選択装置に該行選択信号を印加するステップ；
該化学的検出画素の列の読み出し信号ラインにおけるアナログ信号を、アナログデジタル変換器（ＡＤＣ）によりデジタル信号に変換するステップ；ならびに
該化学的検出回路のための該出力信号として、該変換されたデジタル信号を出力するステップ。
［２６］
化学的検出画素の各列が、専用のＡＤＣを有する、［２５］に記載の方法。
［２７］
各化学的感応性画素が、
化学的感応性トランジスタ；および
行選択装置
を備える、列および行方向に形成された複数の化学的感応性画素を備える画素アレイと、
１対のアナログデジタル変換器（ＡＤＣ）回路ブロックと、
該１対のＡＤＣ回路ブロックにそれぞれ連結された１対の入出力（Ｉ／Ｏ）回路ブロックと、
該１対のＩＯ回路ブロックに連結された複数のシリアルリンク端子と
を備える、化学的検出回路。
［２８］
前記Ｉ／Ｏ回路ブロックの１つずつが、複数のラッチおよび複数の直列変換器を含む、［１］に記載の化学的検出回路。
［２９］
以下のステップを含む、化学的検出装置からデータを読み出すための方法：
該化学的検出装置上の化学的感応性画素の複数の列からデータを並列に読み出すステップであって、各化学的感応性画素が、
化学的感応性トランジスタと、
行選択装置と
を備える、ステップ；
該化学的感応性画素の複数の列から読み出されたデータを並列にデジタル化するステップ；
化学的感応性画素の各列に対して該デジタル化データをそれぞれ並列に直列化するステップ；ならびに
複数のシリアルリンク上のバッファリングされた該デジタル化データを並列に伝送するステップ。
［３０］
前記データ伝送が、インピーダンス制御伝送線路を介して、低電圧差動シグナリング（ＬＶＤＳ）または電流モード論理（ＣＭＬ）を用いて行なわれる、［２９］に記載の方法。
本発明のいくつかの実施形態を、本明細書に具体的に示し、記載した。但し、本発明の変更および変形物が、上記の教示により網羅されることは、十分に理解されるであろう。他の例において、実施形態を不明瞭にしないように、周知の操作、構成部品および回路は、詳細に記載していない。本明細書に開示された特定の構造的・機能的な詳細は、典型的なものであり得、必ずしも実施形態の範囲を限定しないことは、十分に理解され得る。例えば、いくつかの実施形態は、ＮＭＯＳにより記載される。当業者は、同様にＰＭＯＳを用いてもよいことを十分に理解するであろう。
Claims (30)
- 電流源と、
第１および第２の端子を有する化学的感応性トランジスタ；ならびに
該電流源と、該化学的感応性トランジスタの該第１および第２の端子のうちの１つとの間を接続する、行選択スイッチ
を備える、化学的検出画素と、
第１の入力と第２の入力を有する増幅器であって、該第１の入力がスイッチを介して前記化学的感応性トランジスタの出力に接続され、該第２の入力がオフセット電圧ラインに連結された、増幅器と、
該増幅器の出力と該増幅器の該第１の入力との間を連結したコンデンサと
を備える、化学的検出回路。 - 前記化学的感応性トランジスタが、イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）である、請求項１に記載の化学的検出回路。
- 前記化学的感応性画素が、化学的感応性画素の列のうちの１つである、請求項１に記載の化学的検出回路。
- 前記化学的感応性トランジスタが、操作の間に電流モードで動作し、かつ、前記増幅器の前記第１の入力と、該化学的感応性トランジスタの前記第１および前記第２の端子のうちの１つとの間の前記スイッチが、選択スイッチである、請求項１に記載の化学的検出回路。
- 化学的検出画素の複数の列を備える化学的検出回路であって、各列が、
電流源と、
第１および第２の端子を有する化学的感応性トランジスタ；ならびに
該電流源と該化学的感応性トランジスタとの間を連結した行選択スイッチ
をそれぞれが備える、複数の化学的検出画素と、
第１の入力と第２の入力を有する増幅器であって、該第１の入力が各スイッチを介して該化学的感応性トランジスタ各々の出力に連結され、かつ該第２の入力がオフセット電圧ラインに連結された、増幅器と、
該増幅器の出力と該増幅器の該第１の入力との間を連結したコンデンサと
を備える、化学的検出回路。 - 各化学的感応性トランジスタが、イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）である、請求項５に記載の化学的検出回路。
- 各化学的感応性トランジスタは、操作の間に電流モードで動作し、前記増幅器の前記第１の入力と前記化学的感応性トランジスタの前記出力との間の前記各スイッチがそれぞれ、行選択スイッチである、請求項５に記載の化学的検出回路。
- 以下のステップを含む、化学的検出回路から出力信号を生成するための方法：
読み出しのために化学的検出画素の列から化学的検出画素を選択するステップ；
該化学的検出画素から積分器への読み出し電流を積分するステップ；および
該積分器の出力電圧を読み出すステップ。 - 前記読み出し電流が、前記選択された化学的検出画素のゲート端子における電圧変化によりもたらされる、請求項８に記載の方法。
- 前記選択された化学的検出画素が電流モードで動作し、かつ、該選択された化学的検出画素のゲート端子におけるイオン濃度の変化が、前記積分器のコンデンサに供給される前記読み出し電流を生成する、請求項９に記載の方法。
- 該化学的検出回路の第１の側の複数の第１の出力回路と、
該化学的検出回路の第２の側の複数の第２の出力回路であって、該第２の側が該第１の側に対向する、複数の第２の出力回路と、
それぞれの第１の出力回路とそれぞれの第２の出力回路との間に各々配置された画素の複数のタイルと
を備える、化学的検出回路であって、各タイルが、画素の４つの象限を備え、各象限が、
複数の第１の列；ならびに
該複数の第１の列と交互に配置された複数の第２の列であって、各第１の列および第２の列が、行内に形成された複数の画素を有する、複数の第２の列
を備え、
第１および第２の象限における各第１の列が、それぞれの第１の出力回路に連結され、かつ第１および第２の象限における各第２の列が、それぞれの第２の出力回路に連結され、
第３および第４の象限における各第１の列が、それぞれの第２の出力回路に連結され、かつ第３および第４の象限における各第２の列が、それぞれの第１の出力回路に連結される、
化学的検出回路。 - 各画素が、イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）を備える、請求項１１に記載の化学的検出回路。
- 前記複数のタイルが、２つのスライスにおいて平行に並び、第１のスライスからの各タイルおよび第２のスライスからの対応するタイルが、タイルの対をそれぞれ形成し、各１対のタイルが、それぞれの第１の出力回路とそれぞれの第２の出力回路との間に配置される、請求項１１に記載の化学的検出回路。
- 少なくとも１つの中央処理装置を有するマザーボードと、
該マザーボードに連結された出力装置と、
該マザーボードに連結された化学的検出リーダーボードと
を備える、化学的検出システムであって、
該化学的検出リーダーボードが化学的検出回路を有し、
該化学的検出回路が、
該化学的検出回路の第１の側の複数の第１の出力回路と、
該化学的検出回路の第２の側の複数の第２の出力回路であって、該第２の側が該第１の側に対向する、第２の出力回路と、
それぞれの第１の出力回路とそれぞれの第２の出力回路との間に各々配置された画素の複数のタイル
を備え、
各タイルが、画素の４つの象限を備え、各象限が、
複数の第１の列と、
該複数の第１の列と交互に配置された複数の第２の列であって、各第１の列および各第２の列が、行内に形成された複数の画素を有する、複数の第２の列と
を備え、
第１および第２の象限における各第１の列が、それぞれの第１の出力回路に連結され、かつ第１および第２の象限における各第２の列が、それぞれの第２の出力回路に連結され、
第３および第４の象限における各第１の列が、それぞれの第２の出力回路に連結され、かつ第３および第４の象限における各第２の列が、それぞれの第１の出力回路に連結される、化学的検出システム。 - 各画素が、イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）を含む、請求項１４に記載の化学的検出システム。
- 前記複数のタイルが、２つのスライスにおいて平行に並び、第１のスライスからの各タイルおよび第２のスライスからの対応するタイルが、タイルの対をそれぞれ形成し、各１対のタイルは、それぞれの第１の出力回路とそれぞれの第２の出力回路との間に配置される、請求項１４に記載の化学的検出システム。
- 以下のステップを含む、化学的検出回路からデータを読み出すための方法：
データを読み出すためにタイルの第１の象限を選択するステップ；
第１の列の１つのグループと第２の列の１つのグループとを選択するステップ；
該化学的検出回路の第１の側に配置された出力ピンの第１のセットから該第１の列のグループのデータを読み出すステップ；
該化学的検出回路の第２の側に配置された出力ピンの第２のセットから該第２の列のグループのデータを読み出すステップ；ならびに
該第１の象限のすべての残りの列が読み出されるまで、該第１の列および該第２の列の次のグループに対して、選択とデータの読み出しとを繰り返すステップ。 - １ずつ行カウントを増加させるステップ；
前記第１の象限の次の行に対して選択およびデータの読み出しを繰り返すステップ；ならびに
前記第１の象限のすべての行を完了した後、他の象限内の第１の列および第２の列のグループの選択およびデータの読み出しを続けるステップ
をさらに含む、請求項１７に記載の方法。 - 第２の象限に関して、第１の列のデータが、前記化学的検出回路の前記第１の側に配置されたそれぞれの出力ピンのセットから読み出され、第２の列のデータが、該化学的検出回路の前記第２の側に配置されたそれぞれの出力ピンのセットから読み出される、請求項１８に記載の方法。
- 第３および第４の象限に関して、第１の列のデータが、前記化学的検出回路の前記第２の側に配置されたそれぞれの出力ピンのセットから読み出され、第２の列のデータが、該化学的検出回路の前記第１の側に配置されたそれぞれの出力ピンのセットから読み出される、請求項１９に記載の方法。
- 化学的感応性画素のそれぞれが、
化学的感応性トランジスタ；および
行選択装置
を備える、該化学的感応性画素の列と、
該化学的感応性画素の列に連結された列インタフェース回路と、
該列インタフェース回路に連結されたアナログデジタル変換器（ＡＤＣ）と
を備える、化学的検出回路。 - 前記化学的感応性トランジスタが、イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）である、請求項１に記載の化学的検出回路。
- 各列が、行方向に形成された複数の化学的感応性画素を備え、各化学的感応性画素が、
化学的感応性トランジスタ；および
行選択装置
を備える、化学的感応性画素の複数の列と、
該化学的感応性画素の列に連結された列インタフェース回路と、
該列インタフェース回路に連結されたアナログデジタル変換器（ＡＤＣ）回路と
を備える、化学センサ。 - 前記化学的感応性トランジスタが、イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）である、請求項２３に記載の化学センサ。
- 以下のステップを含む、化学的検出回路のための出力信号を生成する方法：
該化学的検出回路の行デコーダにより行選択信号を生成するステップであって、
該化学的検出回路が、化学的検出画素の列を含む画素アレイを有し、
各化学的検出画素が、
化学的感応性トランジスタと、
行選択装置と
を含む、ステップ；
選択された化学的検出画素のそれぞれの行選択装置に該行選択信号を印加するステップ；
該化学的検出画素の列の読み出し信号ラインにおけるアナログ信号を、アナログデジタル変換器（ＡＤＣ）によりデジタル信号に変換するステップ；ならびに
該化学的検出回路のための該出力信号として、該変換されたデジタル信号を出力するステップ。 - 化学的検出画素の各列が、専用のＡＤＣを有する、請求項２５に記載の方法。
- 各化学的感応性画素が、
化学的感応性トランジスタ；および
行選択装置
を備える、列および行方向に形成された複数の化学的感応性画素を備える画素アレイと、
１対のアナログデジタル変換器（ＡＤＣ）回路ブロックと、
該１対のＡＤＣ回路ブロックにそれぞれ連結された１対の入出力（Ｉ／Ｏ）回路ブロックと、
該１対のＩＯ回路ブロックに連結された複数のシリアルリンク端子と
を備える、化学的検出回路。 - 前記Ｉ／Ｏ回路ブロックの１つずつが、複数のラッチおよび複数の直列変換器を含む、請求項１に記載の化学的検出回路。
- 以下のステップを含む、化学的検出装置からデータを読み出すための方法：
該化学的検出装置上の化学的感応性画素の複数の列からデータを並列に読み出すステップであって、各化学的感応性画素が、
化学的感応性トランジスタと、
行選択装置と
を備える、ステップ；
該化学的感応性画素の複数の列から読み出されたデータを並列にデジタル化するステップ；
化学的感応性画素の各列に対して該デジタル化データをそれぞれ並列に直列化するステップ；ならびに
複数のシリアルリンク上のバッファリングされた該デジタル化データを並列に伝送するステップ。 - 前記データ伝送が、インピーダンス制御伝送線路を介して、低電圧差動シグナリング（ＬＶＤＳ）または電流モード論理（ＣＭＬ）を用いて行なわれる、請求項２９に記載の方法。
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