WO2007135928A1 - デジタルアナログ変換装置 - Google Patents

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WO2007135928A1
WO2007135928A1 PCT/JP2007/060072 JP2007060072W WO2007135928A1 WO 2007135928 A1 WO2007135928 A1 WO 2007135928A1 JP 2007060072 W JP2007060072 W JP 2007060072W WO 2007135928 A1 WO2007135928 A1 WO 2007135928A1
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Akira Yasuda
Junichi Okamura
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Trigence Semiconductor, Inc.
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Definitions

  • the present invention relates to a digital-to-analog conversion device that converts a digital signal into an analog signal and an application thereof.
  • a digital serial audio signal is once converted into a plurality of digital signals by a serial-parallel converter and a decoder circuit.
  • a feature of this conventional example is that a plurality of digital signals are converted so as to be weighted by the amplitude of the audio signal.
  • a digital serial audio signal is once converted into a plurality of digital signals by a serial-parallel converter and a decoder circuit.
  • a plurality of digital signals are converted so as to be weighted by the amplitude of the audio signal, and the direction of the current of the drive circuit that drives the plurality of speakers is changed to a specific 1 bit (a known example) of the plurality of digital signals. Then, the feature of this conventional example is to use and control MSB).
  • the drive circuit can be configured with a simpler circuit.
  • Fig. 33 of USP5,872,532 proposes a technology that uses integrator power to control the selection circuit and the selection circuit as a means of suppressing variations between current sources that drive a plurality of speaker driving devices.
  • a signal that drives a plurality of speakers is input to a selection device, and the presence or absence of use of the plurality of speaker driving circuits is controlled by a circuit that integrates one or more times.
  • the selection frequency is controlled so that the frequency of use of each drive unit is integrated and the integration result is kept constant. As a result, it is possible to reduce noise due to manufacturing variations between the driving devices.
  • a technique for reducing the variation among multiple drive devices is called the mismatch shaving method.
  • quantization noise generated when a digital signal is reproduced is moved to a high frequency band outside the audible frequency by using a noise shaping method. This avoids the second problem of quantization noise being superimposed on the audible frequency band as a noise component.
  • the power to increase the oversampling ratio, or the order of the ⁇ ⁇ ⁇ modulator must be increased, while if the oversampling ratio is increased, ⁇ It is necessary to operate the ⁇ modulator at high speed, and the ⁇ If it is raised, the operation of the ⁇ modulator becomes unstable.
  • the quantization noise generated by reproducing a digital signal is set to a frequency band higher than the audible frequency. I exhale. Therefore, noise-shaved unwanted quantization noise and components outside the audible frequency band generated by the ⁇ modulation circuit must be attenuated by the continuous time LPF (Continuous-Time Low Pass Filter).
  • LPF Continuous-Time Low Pass Filter
  • Fig. 1 (a) shows an example of a general system using a ⁇ modulation circuit.
  • the noise-shaved unwanted quantization noise and out-of-band components generated by the ⁇ modulator (100) are attenuated by the continuous time LPF (101). Since oversampling is used, the LPF may be low order, but the time constant increases when the passband is narrow, and the area occupied by the LPF when built in a semiconductor integrated device cannot be ignored! /, .
  • the ⁇ modulator is a multi-bit ⁇ modulator (110).
  • the quantization noise can be reduced by 6 dB by increasing the number of bits of the ⁇ modulator by 1 bit, so that the cutoff frequency characteristics of the LPF can be relaxed.
  • the circuit scale of the internal modulator increases due to the increase in the number of bits of the modulator.
  • an analog FIR filter is configured by adding each tap of the FIR filter in an analog manner to produce an output.
  • increasing the number of taps can increase the attenuation for out-of-band noise.
  • the method using an analog FIR filter also has the effect of reducing SNR degradation due to clock jitter, and is effective when using low-accuracy clock signals or when using many clocks on the same chip.
  • FIG. 2 shows a general configuration of the cascade type ⁇ modulator (200).
  • the input digital signal (210) is quantized by the first stage ⁇ modulator (201), and the first stage quantization noise (211) is obtained by the second stage ⁇ modulator (202). It is further quantized.
  • Second stage output Y is a digital signal
  • the first stage output is added to Y (230) and output.
  • the first stage output is Y
  • the second stage output is Y
  • the first and second stage noise transfer functions are
  • NTF (z), NTF (z), Q and Q from the first stage to the second stage.
  • the first stage quantization noise can be canceled out.
  • FIG. 3 shows a general configuration (300) in which an analog FIR filter (301) is placed after this cascade type ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ modulator.
  • This configuration can be converted into a configuration (400) in which an analog FIR filter is placed after each stage of a cascade type ⁇ modulator as shown in FIG.
  • the operation of the second stage when an analog FIR filter is placed after each stage of the cascaded ⁇ modulator as shown in Fig. 4 will be described in detail below.
  • the FIR filter can be configured with a 2-tap post filter.
  • the number of taps in the second-stage post-filter is always 2 taps due to the configuration shown in Fig. 4. Even if the number of taps is increased, the number of taps in the post filter does not increase, which is suitable for downsizing.
  • the number of taps in the second stage post filter is 4 taps regardless of the tap length of the FIR filter.
  • Fig. 5 shows a general block diagram when an analog FIR filter is placed after the modulator of each stage of the cascade type ⁇ modulator.
  • the number of taps of the F IR filter is n
  • the first stage is a 1-bit internal modulator.
  • the second stage consists of an n-bit internal modulator.
  • the digital input signal (510) is input to the first-stage internal modulator (201) of the cascade type ⁇ modulator, and the second-stage internal modulator (202) is input to the first-stage internal modulator (201).
  • the output signal (520) from the first-stage internal modulator (201) is input to the analog FIR filter (301).
  • the output signal (530) from the second-stage internal modulator (202) is converted from binary code to thermometer code by the formatter circuit (501).
  • the signal (531) converted into the thermometer code is input to the post filter circuit (502).
  • the output signal (521) from the analog FIR filter (301) and the output signal (532) from the post-filter circuit (502) are added in an analog manner and output by an addition block (540).
  • the mismatch becomes a tap coefficient error, which affects the frequency characteristics of the analog FIR filter.
  • the linearity from the digital input to the analog output is not affected! /, So the distortion characteristics and SNR are not degraded.
  • the mismatch of the analog FIR filter section directly affects the output as in the case of a general ⁇ modulator, and distortion and SNR characteristics are reduced. Since it deteriorates, a separate mismatch shaver is required to increase the number of levels of the internal modulator in the first stage.
  • the analog FIR filter characteristic is H and the post filter characteristic is H.
  • the first stage tap coefficients be a, a, ... ⁇ a
  • the second stage tap coefficients be b, b, ... ⁇ b.
  • the first-stage quantization noise appears in proportion to the tap coefficients of the elements composing the second-stage post-filter.
  • the tap coefficient of the second-stage postfilter be b
  • the quantization noise Q at the first stage appears in the output in proportion to the product sum of the tap error ⁇ .
  • the present invention includes a first circuit that receives a first input signal, a second circuit that receives a second input signal, and a third circuit that receives an output signal from the second circuit, A fourth circuit that receives the output signal from the third circuit, and an adder circuit that combines and outputs the output signal of the first circuit and the output signal of the fourth circuit,
  • one of the second circuit and the third circuit having the transfer coefficient (1- ⁇ _1 ) is composed of an analog circuit.
  • the other of the second circuit and the third circuit having the transfer coefficient (1 ⁇ — ⁇ ) is a digital circuit.
  • a digital-analog converter for converting a digital signal into an analog signal is provided. Even if there are variations in the elements constituting the device, a high-quality analog signal can be generated, and a digital-analog conversion device having high resolution and a small circuit scale can be realized.
  • FIG. 1 is an example of a digital-to-analog converter using a saddle modulation circuit.
  • FIG. 2 is an example of a cascaded ⁇ modulator.
  • FIG. 3 shows an example of a structure in which an analog FIR filter is placed after a cascade-type ⁇ modulator.
  • FIG. 4 shows another example of a structure in which an analog FIR filter is placed after a cascaded ⁇ modulator.
  • FIG. 5 is an example of a block diagram of a structure in which an analog FIR filter is placed after a cascaded ⁇ modulator.
  • FIG. 6 is an example of a digital-to-analog converter using the cascade type ⁇ modulator of the digital-to-analog converter of the first embodiment of the present invention.
  • FIG. 7 is a circuit configuration diagram of the first embodiment.
  • FIG. 8 is a simulation result of the effect of the digital-analog converter using the cascade type ⁇ modulator of the digital-analog converter of the first embodiment of the present invention.
  • FIG. 9 is a block diagram of the second embodiment.
  • FIG. 10 is a configuration diagram of the third embodiment.
  • FIG. 11 is a configuration diagram of the fourth embodiment.
  • FIG. 12 is a circuit configuration diagram of the fourth embodiment.
  • FIG. 13a is a block diagram of the fifth embodiment.
  • FIG. 13b is a block diagram of the sixth embodiment.
  • FIG. 13c is a block diagram of the seventh embodiment.
  • FIG. 14 is a block diagram of the eighth embodiment.
  • FIG. 15 is a block diagram of the ninth embodiment.
  • FIG. 16 is a block diagram of the tenth embodiment.
  • FIG. 17 is a block diagram of the eleventh embodiment.
  • FIG. 18 is a block diagram of the twelfth embodiment.
  • FIG. 19 is a block diagram of the thirteenth embodiment.
  • FIG. 20 is a block diagram of the fourteenth embodiment.
  • FIG. 21 is a block diagram of the fifteenth embodiment.
  • FIG. 22 is a block diagram of the 16th embodiment.
  • FIG. 23 is a block diagram of the seventeenth embodiment.
  • FIG. 24 is a block diagram of the eighteenth embodiment.
  • FIG. 25 is a block diagram of the nineteenth embodiment.
  • FIG. 26 is a block diagram of the twentieth embodiment.
  • FIG. 27 is a block diagram of the twenty-first embodiment.
  • FIG. 28 is a block diagram of the twenty-second embodiment.
  • FIG. 29 is a block diagram of the 23rd embodiment.
  • FIG. 30 is a block diagram of the twenty-fourth embodiment.
  • the post filter placed after the second-stage modulator in the case where the analog FIR filter is placed after the cascade type ⁇ modulator of the present invention is configured as follows.
  • the order of the internal modulator is 2
  • the first feature is that the post-filter force is separated and digital processing is performed in advance.
  • the second feature is that the terms other than (1 z _n ) are once converted into thermometer codes by the formatter and then subjected to calculation processing by a post filter.
  • FIG. 6 shows a first embodiment in which an analog FIR filter and a post filter are provided after the cascade type ⁇ modulator of the digital-analog converter of the present invention.
  • the first stage of the V or cascade type ⁇ modulator is composed of a 1-bit internal modulator and the second stage is composed of an n-bit internal modulator.
  • the digital input signal (510) is input to the first-stage internal modulator (201) of the cascade type ⁇ modulator, and the second-stage internal modulator (202) is input to the first-stage internal modulator (201).
  • the output signal (520) from the first-stage internal modulator (201) is input to the analog FIR filter (301).
  • the output signal (530) from the second-stage internal modulator (202) is calculated as (1— z_n ) by the digital signal processing block (601).
  • the output (631) from the digital calculation block (601) is converted from binary code to thermometer code by the formatter circuit (602).
  • the signal (632) converted into the thermometer code is input to the post filter circuit (603).
  • the output signal (521) from the analog FIR filter (301) and the output signal (633) from the post-filter circuit (603) are added in an analog manner in the addition block (540) and output.
  • FIG. 7 a shows a first embodiment of the digital-analog converter of the present invention.
  • the analog FIR filter of this embodiment has a delay element (701) composed of DFF that executes a one-clock delay, a drive buffer (702) connected to the output, and one end connected to the drive buffer.
  • S The resistor element (703) connected to the output terminal so as to weight and add the voltage in an analog manner is used as a single stage unit, and the units are connected in multiple stages.
  • Fig. 7b shows an embodiment of a unit for one bit of the post filter after the cascade type ⁇ modulator of the present invention.
  • the input signal Y (632) is converted into a thermometer code converted by the formatter.
  • the post filter unit to which the input signal Y (632) is input, performs a one clock delay.
  • Delay element (711) composed of DFF and a signal controlled by a signal ⁇ divided by 1 clock
  • the drive buffer (712) and one end connected to the input via the H (715a) are connected to the drive buffer, and one end is connected to the output terminal so that the voltage is weighted and added in an analog manner.
  • the drive inverter (714) connected to the output via the resistance element (713) and the switch (715a) controlled by the signal ⁇ divided by 1 clock, and one end connected to the drive inverter.
  • One end is connected to the input / output of a resistor element (715) connected to the output terminal so that the voltage is weighted and added in an analog manner, and a delay element (711) consisting of a DFF that performs one clock delay
  • An inverter (714) and an output of the inverter are constituted by a switch (715b) controlled by a signal ⁇ obtained by dividing one clock.
  • the input / output of the delay element (711) and the connection between the drive buffer (712) and the drive inverter (714) are connected by switching the input / output by the switches (715a) and (715b). . Since the switches (715a) and (715b) are controlled by signals ⁇ and ⁇ obtained by dividing one clock, a swapping circuit is formed in which the connection relationship of the resistance elements is swapped for each clock. By this swapping circuit, input digital signal sequence, y (n), y (n + l), y (n + 2), ... y (n + k
  • the variation error is (715).
  • the swapping circuit eliminates the effect of mismatch in the vicinity of the direct current, indicating that the primary mismatch shaving is effective against variations.
  • Fig. 8 shows the simulation results of the output spectrum of the entire ⁇ modulator when the elements constituting the post-filter have a 1% mismatch.
  • FIG. 9 shows a second embodiment of the digital-analog converter according to the present invention.
  • the first stage of the V or cascade type ⁇ modulator is composed of a 1-bit internal modulator and the second stage is composed of an n-bit internal modulator.
  • the transfer function of the second stage is (1 ⁇ ⁇ _ ⁇ ) ⁇ 1. Since (1- ⁇ _ ⁇ ) is processed digitally, it is necessary to calculate 1 in an analog fashion.
  • the input signal ⁇ (632) converted into the thermometer code by the formatter is input once to the selection circuit (910) and the selection device
  • the selection circuit (910) adds the output (921) of the selection circuit (910) to the delay element in order to remove the variation between the drive buffer (901) and the resistance element (902) by the mismatch shaving method.
  • the frequency of use of the unit composed of the drive buffer (901) and the resistance element (902) is calculated by the integration circuit (911) and the integration circuit (912) configured by a detector, and the frequency of use is selected in ascending order. It is characterized by operating like this.
  • the selection circuit when mismatch shaving is performed, the selection circuit is switched instead of simply using the DEM method using a random signal, which causes a problem when using the DEM method. It is not necessary to introduce a circuit that superimposes white noise caused by the signal or switches the selection circuit.
  • FIG. 10 shows a third embodiment of the digital-analog converter of the present invention.
  • the first stage of the cascaded ⁇ modulator is a 1-bit internal modulator, and the second stage! ! Suppose that it consists of a bit internal modulator.
  • the transfer function of the second stage becomes (1 ⁇ _ ⁇ ) ⁇ (1- z _1). Since (lz _n) is digitally processed, it is necessary to calculate the (1 z _1) in an analog manner.
  • the input signal Y (632) converted to the thermometer code is input to the selection circuit (1010) once.
  • the post-filter unit (603) is connected to the input via a delay element (711) composed of DFF that performs a one-clock delay and a switch (715a) controlled by a signal ⁇ that divides one clock.
  • the drive buffer (712) and one end are connected to the drive buffer, and the other end is connected to the output terminal so that the voltage is weighted and added in an analog manner.
  • It consists of a dynamic inverter (714), one end connected to the drive inverter, one end connected to the output terminal so that the voltage is weighted and added in an analog manner, and a DFF that performs a one-clock delay.
  • the inverter (714) connected to the input / output of the delay element (711) and the switch (715b) controlled by the signal ⁇ obtained by dividing the output of the inverter by one clock.
  • the input / output of the delay element (711) and the connection between the drive buffer (712) and the drive inverter (714) are connected by switching the input / output by the switches (715a) and (715b).
  • the switches (715a) and (715b) are controlled by signals ⁇ and ⁇ that are obtained by dividing one clock.
  • a swapping circuit is formed in which the resistance element is swapped every time.
  • the selection circuit (1010) adds the output (1021) of the selection circuit (1010) to the delay element.
  • the post-filter unit (603) calculates the frequency of use of the units, and operates so as to select in ascending order of frequency of use. As described in the second embodiment, it is possible to increase the order of mismatch shaving by repeatedly using an integration circuit (1011) for controlling the selection circuit (1010) used in the mismatch shaving method.
  • high-order mismatch shaving can be easily realized by superimposing mismatch shaving by a mismatch shaver and mismatch shaving by a swapping circuit.
  • the high-order mismatch shaving function which has a large hardware scale, can be realized by adding a little hardware. For example By using DWA (Data Weighted Averaging) for the mismatch shaver, it is possible to realize secondary mismatch shaving.
  • DWA Data Weighted Averaging
  • the effect of the present embodiment can be realized in the same manner even if an arbitrary internal modulator configuration including a ⁇ modulator is used.
  • FIG. 11a shows a fourth embodiment of the digital-analog converter according to the present invention.
  • the output of the ⁇ modulator is provided.
  • the signal Y obtained by converting the n-bit output of the ⁇ modulator (1101) into a thermometer code by the formatter (1102)
  • Mismatch shaving is performed by the 2-m post filter (1103), and the output is added in an analog manner via the drive buffer circuit (1104) and the resistance element (1105).
  • FIG. L ib shows an example of a post filter (1103).
  • the selection circuit (1110) is composed of a delay element and an adder in order to eliminate variations in the drive buffer circuit (1104) and the resistance element (1105) by the mismatch shaving method. It is characterized in that the frequency of use of the output signal is calculated by the integrated circuit (1111) and the integrated circuit (1112), and the frequency is selected in ascending order of use frequency.
  • the integration circuit calculates the input signal as an mbit vector signal.
  • the integration circuit (1110) for controlling the selection circuit (1110) used in the mismatch shaving method is repeatedly used twice. It can be obtained by repeatedly using (1110) one or more times.
  • FIG. 12 shows another embodiment of the post filter (1103).
  • the selection circuit (1110) outputs the output of the selection circuit (1110) to an integration circuit (1111) composed of a delay element and an adder and an integration circuit ( 111 2) calculates the frequency of use of the output signal, and operates to select in ascending order of frequency of use, but further includes a control circuit (120 1) provided between the input / output of the integration circuit and the selection circuit.
  • the output signal selected by the selection circuit is limited according to the magnitude of the input amplitude.
  • the control circuit (1201) operates so that a limited output drive circuit is selected when the amplitude of the input digital signal is small, and all output drive circuits are selected when the amplitude is large.
  • the feature of the present invention is that the digital input signal is subjected to noise shaving by a ⁇ modulator, then divided by a formatter, and mismatch shaving is performed by a post filter.
  • Power Drive multiple drive circuits and performs analog addition.
  • a digital-analog converter that converts a digital signal into an analog signal is converted into a plurality of digital signals by converting a digital audio signal into outputs of a plurality of drive devices.
  • FIG. 13a shows a fifth embodiment in which the digital-analog converters shown in the first to fourth embodiments are configured by a method of adding by current.
  • the driving buffer and the resistive element which are the components of the embodiment in FIG. 1, respectively, are a current source (1300), a switch circuit (1302) provided between the current source and the output, and a buffer circuit for controlling the switch with a digital signal.
  • the configuration replaced with (1301) is shown.
  • FIG. 13b shows a sixth embodiment in the case where the digital-analog converter shown in the first to fourth embodiments is configured by a method of adding by sound pressure.
  • the driving buffer and the resistance element which are the components of the previous embodiments, are respectively connected to the speaker device (1310), the voice coil (1312) for driving the speaker device, and the voice coil as digital signals.
  • the configuration replaced with the driving circuit (1311) to be controlled is shown.
  • FIG. 13c shows a seventh embodiment in which the digital-analog converter shown in the first to fourth embodiments is configured by a method of adding light, in FIG. 13a.
  • the driving buffer and the resistance element which are the components of the previous embodiments, are replaced with the light emitting element (1320) and the driving circuit (1321) for controlling the light emitting element with digital signals, respectively.
  • the configuration is shown.
  • any device capable of emitting light by electric power such as a lamp or LED can be used as the light emitting element.
  • FIG. 14a shows an eighth embodiment in the case where the digital-analog converter shown in the first to fourth embodiments is configured by a method of adding with a piezoelectric element (piezo element) in FIG. 13a.
  • the drive buffer and the resistance element which are the components of the previous embodiments, are replaced with the piezoelectric element (1400) and the buffer circuit (1401) that controls the piezoelectric element with digital signals, respectively.
  • each piezoelectric element is driven by a 1-bit signal, it is possible to improve the power efficiency, and to reduce the influence of nonlinear generation of the piezoelectric element.
  • the piezoelectric element is shown as a means for converting an electric signal into a physical displacement force.
  • any element that can convert an electric signal into a physical displacement force can be used. It is.
  • the intensity of physical displacement generated by each piezoelectric element is measured using another piezoelectric element. It is also possible. In other words, it is possible to measure variations in the intensity of physical displacement generated by a plurality of piezoelectric elements, so that by adjusting the driving force of the piezoelectric elements according to the measured variations, a plurality of piezoelectric elements are generated. It is also possible to improve the accuracy of the combined physical displacement by adding the physical displacement.
  • FIG. 15a shows a ninth embodiment in which the digital-analog converter shown in the first to fourth embodiments is configured by adding a magnetic field generated by a coil.
  • This embodiment shows a configuration in which the drive buffer and resistance element, which are the components of the previous embodiments, are replaced with the buffer circuit (1501) that controls the coil (1500) and the front coil with digital signals, respectively. ing. Since the coil can convert electrical signals into magnetic field force, multiple coils can be stacked and arranged as in Example 15b (1510) to add a magnetic field or multiple as in Example 15c. It can also be used for applications such as calculating the magnetic field by simultaneously winding the coils (1520).
  • the present invention is applied to a digital-analog converter that reproduces an audio signal by using a speaker driving device using a plurality of voice coils. Is also possible.
  • the strength of the magnetic field generated by each coil can be measured using another coil.
  • the magnetic field of the synthesized magnetic field can be added by adding the magnetic fields of the multiple coils. It is also possible to improve accuracy.
  • FIG. 16a the digital-analog converters shown in the first to fourth embodiments are connected to a plurality of boys.
  • a tenth embodiment in which a coil is applied to a speaker driving device will be described.
  • a configuration in which the resistance element, which is a component of the previous embodiments, is replaced with a voice coil (1600) is shown.
  • the voice coil can convert the electrical signal into sound pressure using a cone (1601) or dome, the sound pressure is added by arranging multiple coils in an overlapping manner as in Example 16a (1610). It becomes possible.
  • the method using a voice coil has a feature that the localization of a sound image is improved because it becomes a partial cone (1601) or dome that radiates a voice signal.
  • the present invention can also be used for an application in which a plurality of voice coils are bundled and wound together (1620) to add sound pressure.
  • a plurality of voice coils are bundled and wound together (1620) to add sound pressure.
  • bundling and winding multiple voice coils the characteristics of each voice coil can be made uniform. As a result, the characteristic error between the voice coils is reduced, and a high-quality sound signal can be reproduced.
  • the strength of the magnetic field generated by each voice coil can be measured using another voice coil.
  • By adjusting the drive power of the voice coil according to the measured variation it is possible to combine the magnetic fields of multiple voice coils. As a result, the accuracy of the audio signal is improved, and the audio signal can be reproduced with high sound quality.
  • FIG. 17 shows a first embodiment of the present invention using a modulator having a configuration different from the cascade type ⁇ modulator of the digital-analog converter shown in the first to fourth embodiments.
  • a modulator having a configuration different from the cascade type ⁇ modulator of the digital-analog converter shown in the first to fourth embodiments In order to transmit the input signal to the output (1711) of the first stage of the cascade type ⁇ (modulator (1700), it is also possible to use a configuration using coefficients B (1720) and B (1730), respectively. is there. With this connection, 2
  • the output sound pressure can be improved with the increase in the number of speaker devices.
  • FIG. 18 shows a twelfth embodiment in which a block (1802) for digitally delaying a signal for driving the drive device (1801) is inserted.
  • a block (1802) for digitally delaying a signal for driving the drive device (1801) is inserted.
  • the SP2 phase is (2 ⁇ d sin ⁇ ) / ⁇ s and by delaying the phase of 3 (1 to (4 ⁇ (1 3 ⁇ ) / s, it becomes possible to give the SP law a characteristic of ambiguity by 0.
  • FIG. 19a shows a thirteenth embodiment in which ambient noise is fed back as an input to the digital-analog converter.
  • the phase of the noise that cancels the ambient noise calculates the sound pressure and phase required to generate a 180 degree phase rotated signal.
  • a speaker can be directly controlled by a digital circuit, so that a precise noise reduction device can be configured. Also, as shown in Fig.
  • the phase to each speaker driving device can be adjusted.
  • the speaker for noise reduction can have directional characteristics. In other words, it is possible to reduce the noise in the other direction that is required by the front direction of the noise reduction speaker.
  • a force that has a plurality of external noise sources and various noise sources can be used to easily arrange a plurality of noise reduction speakers.
  • a piezoelectric speaker is used, a thin silencer can be realized, so that the sound can be silenced without reducing the space in the vehicle.
  • FIG. 20 shows a fourteenth embodiment in the case where the driving device (2000) is configured with a switching amplifier.
  • the switching amplifier an analog class D amplifier, a digital class D amplifier, an analog ⁇ modulator, a digital ⁇ modulator, and the like can be used. Since the input digital signal is converted into a switching signal (binary signal or ternary signal) by the switching amplifier, it is possible to improve efficiency and output power.
  • FIG. 21 shows a fifteenth embodiment relating to a speaker (2100) that can be used and an electric element arrangement method that can convert an electric signal into a physical displacement force.
  • FIG. 21a shows an embodiment in which the electrodes are arranged in a lattice pattern.
  • FIG. 21b shows an example in which the arrangement positions are shifted by 1Z2 for each row.
  • FIG. 21b shows an embodiment in which speakers are arranged concentrically.
  • the distance between the speakers arranged on each concentric circle from the central axis of the entire speaker is equal, so the phase characteristics from the same concentric circle to the central axis are equal, and the addition of acoustic signals at the front is ideal. To be done. For this reason, the acoustic characteristics can be improved.
  • FIG. 22 shows a sixteenth embodiment in which the digital-analog converter has a stereo configuration.
  • the channel (2201) is a digital-to-analog converter for the R signal
  • the channel (2202) is a digital-to-analog converter for the L signal.
  • a plurality of digital-analog converters can be installed in the sixth and sixth embodiments.
  • Speakers (2100) that can be used to add sound pressure in space using a plurality of drive units as in Example 8 and Example 10, and a method for arranging electrical elements that can convert electrical signals into physical displacement force
  • FIG. 23 shows the seventeenth embodiment related to the above.
  • FIG. 23a shows a method for arranging speakers that drive stereo L and R signals! By arranging L and R symmetrically in this way, the stereo effect can be enhanced.
  • L represents the left channel and R represents the right channel.
  • Figure 23b shows how the speakers are arranged by driving the C signal in addition to the stereo L and R signals.
  • C indicates the center one channel.
  • the assignment of a plurality of speakers to a channel is dynamically changed, but can be easily realized. Therefore, the assignment to a channel is dynamically changed depending on the music source to be played and the sound field effect to be realized. Thus, stereo effects and sound field effects can be performed more effectively.
  • Figure 23c shows the speaker placement method when the assignment of multiple speakers to channels is dynamically controlled.
  • the C signal is driven to show how to arrange the speakers.
  • L / C indicates a speaker that can drive both L and C signals
  • R / C indicates a speaker that can operate both R and C signals.
  • FIG. 24 shows an eighteenth embodiment in which a digital signal subjected to digital filter processing is converted into a stereo configuration of a digital-to-analog conversion device having a plurality of channels.
  • a plurality of digital signals obtained by dividing the frequency band by the digital filter signal processing block (2401) and a plurality of channels (2402) and (2204) are digital / analog conversion devices.
  • the digital-analog conversion device of the present invention is provided in parallel as a plurality of channels. This makes it possible to reproduce with a speaker device that is optimal for the frequency band generated by digital processing.
  • the digital-to-analog converters shown in the first to fourth embodiments are the same as those in the sixth and eighth embodiments.
  • the signal for driving the drive unit is once transmitted to the transmission line by the digital signal transmitter (2501) in FIG. After receiving the digital signal receiver (2502) after transmitting
  • a nineteenth embodiment in which a speaker is driven by a driving device is shown.
  • the digital signal of the ⁇ modulator and the formatter with the digital signal transceiver it is possible to transmit the signal for driving the distributed speakers as a digital transmission signal. Since the digital signal is oversampled by the ⁇ modulator, even if there is an error in the transmission line, the effect can be reduced.
  • Any digital transmission line such as a digital wired transmission line, a wireless transmission line, or an optical transmission line can be used as the transmission line.
  • FIG. 26 shows a twentieth embodiment in which an ultra-low frequency signal is superimposed on a signal for driving the driving device.
  • the audible frequency is 20 to 20 KHz, and the lower limit frequency of 20 Hz or less is called an ultra-low frequency. Sounds in this band are usually not recognizable by human hearing unless the sound pressure is quite high, but research is progressing as being related to health and mental stress
  • a digital circuit (2600) should be used for the ultra-low frequency generator, for example, a pseudo-random digital circuit to generate an ultra-low frequency signal with 1 / f fluctuation. It can be easily generated by using a signal. Since the generated ultra-low frequency signal can be easily added digitally to the digital audio signal, it is possible to easily superimpose the ultra-low frequency signal.
  • FIG. 27 shows a twenty-first embodiment in which a reflecting mirror (mirror) is driven using a plurality of piezoelectric elements.
  • a device that drives multiple drive devices (2701) using multiple piezoelectric elements (2702) is shown in Fig. 27b.
  • a plurality of pieces are arranged on the base (2711), and the upper base (2712) is connected so that the support part (2714) becomes a fixed shaft.
  • a reflector (2713) is placed on the upper base.
  • the reflection angle of the reflector (2713) can be changed by driving the piezoelectric element (2700) to deform the upper base (2712) around the support (2714).
  • a device combining such a piezoelectric element and a reflecting mirror can be applied to a small projector device, but it can be controlled by a digital signal by driving it with a digital-analog converter and a plurality of piezoelectric elements. Suitable for small projector devices.
  • FIG. 28 shows another twenty-second embodiment in which a reflecting mirror (mirror) is driven using a plurality of piezoelectric elements.
  • a plurality of piezoelectric elements (2800) arranged in parallel on the substrate are used.
  • the piezoelectric element (2800) is placed around the reflector (2701) with the center fixed and driven along the XY axis to drive the reflector (2801) from the support center. The reflection angle can be changed.
  • the device which is applicable to small projector devices, is driven by a digital analog-to-analog converter and a plurality of piezoelectric elements arranged in parallel, so that the reflection angle can be controlled with digital signals. Suitable for
  • FIG. 29 shows a twenty-third embodiment in which a band-pass type ⁇ modulator is used as the cascade type ⁇ modulator of the digital-analog converter shown in the first to fourth embodiments.
  • bandpass type ⁇ modulator can be realized by a Z ⁇ -Z 2 conversion.
  • the integrator is converted into a resonator.
  • the output of the second-stage internal ⁇ modulator is connected to a 2-clock delay device that realizes Z- 2, and the input of the delay device And connect the switch to the output.
  • This switch switches the two inputs as shown in the diagram according to the signal with the frequency of 1Z2 of the clock. With this configuration, it is possible to reduce noise at the clock frequency of 1Z4 even when there is a mismatch in the elements that constitute DAC21 and DAC22.
  • FIG. 30a shows a twenty-fourth embodiment of the present invention.
  • the ⁇ modulator force has an output of 3 ⁇ 4 bit.
  • the signal Y obtained by converting the n-bit output of the ⁇ modulator (2401) into m sets of p-bit codes by the formatter (2402) is converted into a mismatch shape by the post filter (2403).
  • Fig. 30b shows an example of a post-filter.
  • the selection circuit (2410) operates so as to select the output of the selection circuit (2410) according to the value of the output signal of the filter circuit (2411). It is characterized by
  • the filter according to the output level of the internal digital / analog change Perform the filter operation. For example, by using integrators or multi-stage integrators connected to the filter, selecting the filter output in ascending order and selecting the output so that an output corresponding to the input signal is obtained. Even if the output from the formatter is based on a plurality of signals representing a plurality of levels, it is possible to reduce noise in the low frequency region due to mismatch.
  • FIG. 30c shows a more specific example of the internal digital analog converter (2404) and the adder (2405).
  • an analog current corresponding to each lbit signal is output by an inverter (2421) and a resistor (2422), and the output current is added by connecting a plurality of these currents.
  • the values expressed by the input signals of the plurality of internal digital analog variables may have different weights that need not be the same.
  • the value of the resistor (2422) may be set according to the weight expressed by each input digital signal. Also, this weight is not limited to a power of 2.
  • the selection circuit (2410 by performing selection so that the selection result is equal to the input signal of the selection circuit (2410), it is possible to perform accurate conversion even when the weights are different.

Abstract

デジタル信号をアナログ信号に変換するデジタルアナログ変換装置を構成する素子にバラツキがあった場合においても、高い品質のアナログ信号を生成することができ、高分解能を有し、かつ、回路規模の小さいデジタルアナログ変換装置を実現するため。入力信号のビット数を低減する第1のデータ換器と，前記第１の出力信号のフォーマットを変換する第2のデータ変換器と，前記第2のデータ変換器出力の履歴に応じた符号に変換する第3のデータ変換器を有する，データ変換装置を提供する。

Description

明 細 書
デジタルアナログ変換装置
技術分野
[0001] 本発明は、デジタル信号をアナログ信号に変換するデジタルアナログ変換装置及び そのアプリケーションに関する。
背景技術
[0002] デジタル信号をアナログ信号に変換するデジタルアナログ変換装置及びそのアプリ ケーシヨンとして音声信号を複数のデジタル信号に変換して複数のスピーカ駆動装 置を使い音声信号を再生するデジタルアナログ変換装置の従来例として USP5,862,2 37と USP5, 909,496が提案されて!、る。
[0003] USP5, 862,237の Fig.lでは、デジタルシリアル音声信号を一度シリアル 'パラレル変換 器とデコーダー回路により複数のデジタル信号に変換する。ここで複数のデジタル信 号を、音声信号の振幅で重み付けするように変換することが本従来例の特徴である。 これにより、複数のスピーカを駆動する際に、この重み付けに従い複数の駆動装置の 電流源の電流量を制御することで、複数のスピーカ装置を駆動することにより、音声 信号の振幅に応じた音声を再生するシステムを提案している。
[0004] USP5, 909,496の Fig.4では、 USP5,862,237と同様にデジタルシリアル音声信号を一度 シリアル 'パラレル変換器とデコーダー回路により複数のデジタル信号に変換する。 ここで複数のデジタル信号を、音声信号の振幅で重み付けするように変換し、且つ、 複数のスピーカを駆動する駆動回路の電流の方向を複数のデジタル信号の内の特 定の 1ビット (公知例では MSB)を使 、制御することが本従来例の特徴である。これによ り、複数のスピーカを駆動する際に、この重み付けに従い複数の駆動装置の電流源 の電流量を制御することで、複数のスピーカ装置を駆動することにより音声信号の振 幅に応じた音声を再生すると共に、駆動回路をより簡便な回路で構成することが可能 となっている。
[0005] これらの従来例では、複数のスピーカを駆動する信号としてシリアル 'パラレル変換し たデジタル信号をそのまま使っている為に、第 1に、重み付けした駆動回路の電流源 間の製造バラツキが非直線性の雑音の原因となる、第 2に、デジタル信号を再生する 際に発生する量子化雑音が可聴周波数帯に雑音成分として重畳されてしまう、等の 問題が生じるので高品位な音声信号を再生することが難しいという欠点がある。
[0006] 第 1の問題を回避するためには、複数の駆動装置間の製造バラツキを押さえる手段 が必要である。
[0007] USP5,872,532の Fig.33には、複数のスピーカ駆動装置を駆動する電流源間のバラッ キを抑える手段として選択回路と選択回路を制御するための積分器力 なる技術が 提案されている。この提案では、複数のスピーカを駆動する信号を選択装置に入力 して複数のスピーカ駆動回路の使用の有無を一回以上積分する回路により制御する ことで、入力信号によらずに、複数のスピーカ駆動装置のそれぞれの使用頻度を積 分し、その積分結果が一定に保つように選択回路を制御している。これにより、駆動 装置間の製造バラツキによる雑音を低減することが可能になる。尚、複数の駆動装置 間のバラツキを抑える技術をミスマッチシェービング法と呼ぶ。
[0008] USP5,592,559の Fig.lには、入力されたデジタルシリアル音声信号を、一度 Δ∑変調 器を使ったデジタル変調をかけてボイスコイルを駆動して音声を再生する手法が提 案されている。本従来例は、デジタル変調をかけた 3値信号を使って 2つのボイスコィ ルを正負方向にスピーカを駆動する提案である力 2つ以上の複数のボイスコイルを 駆動し且つ複数の駆動装置間のバラツキを抑える技術に関しては述べられていない
[0009] USP7,058,463の Fig. 3には、入力されたデジタルシリアル音声信号を一度 Δ∑変調 器とオーバーサンプリングを使ったデジタル変調をかけることで可聴周波数よりも高 V、周波数へ吐き出す提案がされて!/、る。このように注目して 、る周波数外へ量子化 雑音を吐き出してしまう技術をノイズシェービング法と呼ぶ。
本従来例では、デジタル信号を再生する際に生じる量子化雑音を、ノイズシヱーピン グ法を用いて可聴周波数外の高 、周波数帯域へ移動して 、る。これにより第 2の問 題である量子化雑音が可聴周波数帯に雑音成分として重畳されてしまう問題を回避 している。
[0010] また本従来例では、第 1の問題である複数の駆動装置間の製造バラツキを起因とす る雑音の問題を回避するために、擬似ランダム信号を使った DEM (Dynamic Elemen t Matching)法により制御された選択回路を使ったミスマッチシェービング法を導入 することを提案している。
[0011] しかしながら、 Δ∑変調器とオーバーサンプリングを使ったデジタル変調をかけること で可聴周波数よりも高い周波数へ吐き出した量子化雑音を減衰させることなぐその ままスピーカ駆動回路を駆動して 、るために、高 、周波数帯域に移動した量子化雑 音がスピーカより放射される問題がある。
[0012] また、単純にランダム信号を使った DEM法により選択回路を切り替えるだけでは、こ のランダム信号を起因とするホワイト雑音が再生された音声信号に重畳してしまうとい う欠点もある。複数の駆動装置間の製造バラツキを起因とする雑音の問題を回避す るためには、 DEM法による選択回路の切り替え動作を、スピーカ駆動回路の個数の 増加に伴い高速に動作させる必要がある。参考文献" Delta— Sigma Data Converte rs" IEEE Press 1997 ISBN 0— 7803— 1045— 4の 8. 3. 3節と Figure8. 5に DEM法 の動作の詳細が述べられている。 DEM法を用いたミスマッチシェービング法では、選 択回路に高速な動作が必要になることが、本従来例を実施する際の重大な欠点であ る。尚、この欠点に関しては、 USP5,872,532の中でも問題点として既に指摘されてお り公知である。
[0013] 以上の従来例にあるように、 Δ∑変調回路とオーバーサンプリングを使ったデジタル 変調によるノイズシェービング法を用いることで、デジタル信号を再生することで発生 する量子化雑音を可聴周波数以上の周波数帯域に吐き出すことは、一般的に良く 知りれた技 feである。参考文献" Over sampling Delta— ¾igma Data converters I EEE Press 1991 ISBN 0— 87942— 285— 8の pp. 7の (22)式にはオーバーサンプリ ング比と変調器の次数に対してノイズシェービングされる雑音の強度の関係が示され ている。一般にノイズシェービング法により、量子化雑音の実効強度は、 Lを Δ∑変 調器の次数とした場合、オーバーサンプリング比を 2倍にする度に 3 (2L+1) dB低下す る。したがって、量子化雑音を減らす為にはオーバーサンプリング比を高める力、ま たは、 Δ∑変調器の次数を上げなければならない。一方、オーバーサンプリング比を 上げると Δ∑変調器を高速に動作させる必要が生じる。また、 Δ∑変調器の次数を 上げると Δ∑変調器の動作は不安定になる。
[0014] 先に述べた様に、 Δ∑変調回路とオーバーサンプリングを使ったデジタル変調によ るノイズシェービング法では、デジタル信号を再生することで発生する量子化雑音を 可聴周波数以上の周波数帯域に吐き出してしまう。したがって Δ∑変調回路で発生 するノイズシェービングされた不要な量子化雑音や可聴周波数帯域外の成分は、連 続時間 LPF (Continuous— Time Low Pass Filter)で減衰させる必要がある。
[0015] 図 1(a)に Δ Σ変調回路を用いた一般的システムの例を示す。 Δ Σ変調器 (100)で発 生するノイズシェービングされた、不要な量子化雑音や帯域外成分は、連続時間 LP F(101)で減衰させている。オーバーサンプリングを行っているため、 LPFは低次のも ので良いが、通過帯域が狭い場合は時定数が大きくなり、半導体集積装置に内蔵し た場合に LPFの占める面積は無視できな!/、。
[0016] 変調器の後段へ配置される、 LPFの特性要求を緩和する方法として図 1(b)に示した ように、 Δ∑変調器を多ビット Δ∑変調器 (110)にする方法がある。この場合は、 Δ∑ 変調器のビット数を 1ビット増加させることで量子化雑音を 6dB低減することができるの で、 LPFの遮断周波数特性を緩和することが可能となる。し力しながら、変調器の多 ビット化によって内部変調器の回路規模は増大してしまう。
[0017] LPFの特性要求を緩和する別の方法として、図 1(c)に示した Switched Capacitor Fil ter(121)を Δ∑変調器と LPFの間に挿入する方法も提案されている。この場合、 Switc hed Capacitor Filterを実現するために OPアンプが必要になるのに加えて、カットォ フ周波数を低下させるためには大きなキャパシタが必要になる場合もあるので、チッ プ面積や消費電力が増大する欠点がある。
[0018] LPFの特性要求を緩和するもう一つの方法として、図 1(d)に示した、アナログ FIRフィ ルタ (131)を Δ∑変調器と LPFの間に挿入する方法が提案されている。この方法では 、 FIRフィルタの各タップをアナログ的に加算して出力とすることでアナログ FIRフィル タを構成する。この場合タップ数を増加させることで、帯域外雑音に対する減衰量を 増加させることができる。アナログ FIRフィルタを用いる方法は、クロックジッタ〖こよる SN Rの劣化を低減する効果もあり、精度の低いクロック信号を用いる場合や、多数のクロ ックを同一チップ上で用いる場合には有効な方法である [0019] しかしながら、 Δ∑変調器を多ビットとした場合には、アナログ FIRフィルタを構成して いる遅延素子を、 Δ∑変調器のビットを構成するセグメント型変調器のセル数 Xタツ プ数だけ必要とするので、回路規模が急激に増大するという欠点がある。
[0020] Δ∑変調回路を使った一般的なノイズシェービング法を利用したシステムにアナログ FIRフィルタを後置する方法において、特にカスケード型の Δ∑変調器を用いる場合 に関して更に詳しく動作を説明する。
[0021] まず、カスケード型 Δ∑変調器 (200)の一般的な構成を図 2に示す。入力されたデジ タル信号 (210)は、 1段目の Δ∑変調器 (201)で量子化され、 1段目の量子化雑音 (211 )は 2段目の Δ∑変調器 (202)で更に量子化される。 2段目の出力 Yはデジタル信号
2
処理ブロック (220)で変換した後に 1段目の出力を Yと加算 (230)して出力される。
[0022] 1段目の出力を Yおよび 2段目の出力を Y、 1段目および 2段目のノイズ伝達関数を
1 2
NTF (z)、 NTF (z)、 1段目および 2段目の量子化雑音を Q、 Q 1段目から 2段目への
1 2 1 2、
ゲインを Aとして、 H = NTF (z)/Aとした場合、全体の出力 Yは、
1 3 1 1
Y =Y +Y H = Y +Y NTF /A
1 2 3 1 2 1 1
= X + NTF Q + (— A Q +NTF Q )NTF /A
1 1 1 1 2 2 1 1
= X + NTF Q NTF Q +NTF NTF Q /A
1 1 1 1 1 2 2 1
= X + NTF NTF Q /A (数式 1)
1 2 2 1
となり、 1段目の量子化雑音を相殺することが出来る。
[0023] このカスケード型 Δ∑変調器にアナログ FIRフィルタ (301)を後置した一般的な構成 (3 00)を図 3に示す。
[0024] この構成は、図 4にあるようにアナログ FIRフィルタをカスケード型 Δ∑変調器の各段 にそれぞれ後置する構成 (400)に変換することも可能である。図 4の様にアナログ FIR フィルタをカスケード型 Δ∑変調器の各段にそれぞれ後置する構成にした場合の 2 段目の動作に関して以下に詳しく説明する。
[0025] Y力 の信号は、デジタル信号処理ブロック (220)で H (z)を乗ぜられたのち FIRフィル
2 3
タ (300)の伝達関数 H (z)が乗ぜられる。
FIR
[0026] さて、 1段目を 1次の Δ∑変調器、 FIRフィルタを移動平均フィルタとした場合を考える 。 H (z) = NTF =(1 z_1)として FIRフィルタの伝達関数を H (ζ)= 1 + ζ"1 + ζ"2· · · + ζ"(η_1) (数式 2)
FIR
とすると、
H H =(1 -ζ"1)(1 + ζ"1 + ζ"2· · · + ζ"(η"1))
3 FIR
= l -z"n (数式 3)
となって、 FIRフィルタのタップ数にかかわらず 2タップの後置フィルタ (Post filter)で構 成出来る。つまり、カスケード型 Δ∑変調器にアナログ FIRフィルタを後置する場合に 、図 4の構成〖こすること〖こより、 2段目の後置フィルタのタップ数は常に 2タップになり、 FIRフィルタのタップ数を増やしても、後置フィルタのタップ数が増えることがなく小型 化に適している。
[0027] 同様に、 1段目を 2次の Δ∑変調器、 FIRフィルタを移動平均フィルタとした構成を考 える。 H =NTF =(l— z_1)2であるので、
3 1
H H =(1 -ζ"1)2(1 + ζ"1 + ζ"2· · · + ζ"(η"1))
3 FIR
= l -z_1 -z"n+z"(n+1) (数式 4)
となり、 2段目の後置フィルタのタップ数は FIRフィルタのタップ長にかかわらず 4タップ となる。
[0028] つまり、カスケード型 Δ∑変調器にアナログ FIRフィルタを後置する場合に、図 4の構 成にすることにより、 Δ∑変調器の次数に関わらず、 FIRフィルタのタップ数を増やし ても、 2段目の後置フィルタのタップ数の増加を抑えることが可能となり小型化に適し て!/、ることが半 IJる。
[0029] 尚、カスケード型 Δ Σ変調器にアナログ FIRフィルタを後置した場合の Y は、
FIR
Y =(l + z"1 + z"2" * + z"(n"1))(X+NTF NTF Q /A ) · · · (数式 5)
FIR 1 2 2 1
となる。
[0030] 発明の開示
以上説明した様に、カスケード型 Δ∑変調器の各段の変調器の後段にアナログ FIR フィルタを後置する場合の一般的なブロック図を図 5に示す。ここで、説明の都合上 F IRフィルタのタップ数を n、カスケード型 Δ∑変調器の 1段目の雑音伝達関数を NTF = (l -z~1) 1段目を 1ビットの内部変調器で、 2段目を nビットの内部変調器で構成 している。 [0031] ここで、デジタル入力信号 (510)は、カスケード型 Δ∑変調器の 1段目の内部変調器（ 201)に入力され、 2段目の内部変調器 (202)が 1段目の内部変調器 (201)にカスケード 接続され、 1段目の内部変調器 (201)からの出力信号 (520)がアナログ FIRフィルタ (301 )に入力されている。 2段目の内部変調器 (202)からの出力信号 (530)は、フォーマッタ 一回路 (501)でバイナリコードから温度計コードに変換出力される。この温度計コード に変換された信号 (531)は、後置フィルタ回路 (502)に入力される。前記アナログ FIRフ ィルタ (301)からの出力信号 (521)と前記後置フィルタ回路 (502)からの出力信号 (532) は加算ブロック (540)でアナログ的に加算され出力される。
[0032] アナログ FIRフィルタを用いたカスケード型 Δ∑変調器にぉ 、て、アナログ FIRフィル タを構成するタップ係数が誤差を持った場合の影響を考える。
[0033] 1段目の内部変調器を 1ビットで構成した場合は、ミスマッチはタップ係数誤差となり アナログ FIRフィルタの周波数特性に影響を与える。しかし、デジタル入力カゝらアナ口 グ出力への線形性には影響を与えな!/、ため、歪み特性や SNRを劣化させることはな い。
[0034] 一方、 1段目の内部変調器を 3レベル以上とした場合は、一般の Δ∑変調器と同様 にアナログ FIRフィルタ部のミスマッチは出力にそのまま影響を与え、歪みや SNR特 性を劣化させるので 1段目の内部変調器のレベル数を上げる場合は別途ミスマッチ シェーバーが必要となる。
[0035] 2段目の後置フィルタを構成する素子のミスマッチも出力に影響を与える力 2段目の 入力信号は 1段目の量子化雑音であることから、 SNRを劣化させるが、信号成分が 含まれなければ歪み特性が劣化することはない。
[0036] ここで、アナログ FIRフィルタと後置フィルタのタップ係数が出力 Y に与える影響を計
FIR
算してみる。
[0037] ここで、 1段目および 2段目の内部変調器が共に 2レベルで NTF =NTF =(1—z一1)2
1 2
の場合に、アナログ FIRフィルタの特性を H 、後置フィルタの特性を H として、そ
1FTR 2FTR
れぞれ 1段目のタップ係数を a、 a、…ゝ a 、 2段目のタップ係数を b、 b、…ゝ b、とす
0 1 n-l 0 1 n ると、出力 Y は、
FIR
Y (ζ) = Η Υ +Η Υ = H {X + NTF Q }+H {-Q +NTF Q /A }
= (a + a z— 1 + a z—… + a z"(n_1)){X+(l - z_1)2Q }—
(b— b z_1-b z"n+b z"(n+1)){Q +(l -z_1)2Q ZA }· · · (数式 6)
と表せられる。
[0038] 直流でのタップ係数の影響を求めると、
Y (z)| =(a +a +a〜+ a )X— (b— b— b +b )Q · · · (数式 7)
となる。 2段目の後置フィルタを構成する素子のタップ係数に比例して 1段目の量子 化雑音が表れることが分かる。単純のために 2段目の後置フィルタのタップ係数を、 b
= 1 + ε 、b = l + £ 、b = 1 + ε 、b = l + £ 、とすると、
Y (z)| =(a +a +aー + a )X
-( ε - ε - ε + ε )Q · · · (数式 8)
となる。したがって、出力にはタップの誤差 ε の積和に比例して 1段目の量子化雑 音 Qが出力に現れることになる。
[0039] このように、アナログ FIRフィルタを用いたカスケード型 Δ∑変調器を用いることにより 帯域外雑音を低減することは可能となったが、後置フィルタを構成する素子のミスマ ツチに起因する雑音が帯域内の雑音を増加させる問題があった。
[0040] 本発明は、第 1の入力信号を受ける第 1の回路と、第 2の入力信号を受ける第 2の回 路と、前記第 2の回路からの出力信号を受ける第 3の回路と、前記第 3の回路からの 出力信号を受ける第 4の回路と、前記第 1の回路の出力信号と前記第 4の回路の出 力信号を合成して出力する加算回路と、を具備し、前記第 1の回路は、デジタルアナ ログ変換回路とアナログ FIRフィルタとを結合して構成され、前記第 2の回路及び前 記第 3の回路の一方の伝達係数を（1 z_1)とし、前記第 2の回路及び前記第 3の回 路の他方の伝達係数を（1 z_n)とし、前記第 4の回路の伝達係数を H (z) = l + z
_ 1 + Ζ _2· ·· + ζ_ (η— υとする場合に、前記伝達係数 (1— ζ_1)を有する前記第 2の回路 及び前記第 3の回路の一方はアナログ回路で構成され、かつ、前記伝達係数（1 ζ _η)を有する前記第 2の回路及び前記第 3の回路の他方はデジタル回路で構成され る。
[0041] 本発明によれば、デジタル信号をアナログ信号に変換するデジタルアナログ変換装 置を構成する素子にバラツキがあった場合においても、高い品質のアナログ信号を 生成することができ、高分解能を有し、かつ、回路規模の小さいデジタルアナログ変 換装置を実現できる。
図面の簡単な説明
[図 1]は∑変調回路を用いたデジタルアナログ変換装置の例である。
[図 2]はカスケード型 Δ∑変調器の例である。
[図 3]はカスケード型 Δ∑変調器にアナログ FIRフィルタを後置した構造の例である。
[図 4]はカスケード型 Δ∑変調器にアナログ FIRフィルタを後置した構造の別の例であ る。
[図 5]はカスケード型 Δ∑変調器にアナログ FIRフィルタを後置した構造のブロック図 の例である。
[図 6]は本発明の第 1の実施例の本デジタルアナログ変換装置のカスケード型 Δ∑ 変調器を用 、たデジタルアナログ変換装置の例である。
[図 7]は第 1の実施例の回路構成図である。
[図 8]は本発明の第 1の実施例の本デジタルアナログ変換装置のカスケード型 Δ∑ 変調器を用いたデジタルアナログ変換装置の効果のシミュレーション結果である。
[図 9]は第 2の実施例の構成図である。
[図 10]は第 3の実施例の構成図である。
[図 11]は第 4の実施例の構成図である。
[図 12]は第 4の実施例の回路構成図である。
[図 13a]は第 5の実施例の構成図である。
[図 13b]は第 6の実施例の構成図である。
[図 13c]は第 7の実施例の構成図である。
[図 14]は第 8の実施例の構成図である。
[図 15]は第 9の実施例の構成図である。
[図 16]は第 10の実施例の構成図である。
[図 17]は第 11の実施例の構成図である。
[図 18]は第 12の実施例の構成図である。 [図 19]は第 13の実施例の構成図である。
[図 20]は第 14の実施例の構成図である。
[図 21]は第 15の実施例の構成図である。
[図 22]は第 16の実施例の構成図である。
[図 23]は第 17の実施例の構成図である。
[図 24]は第 18の実施例の構成図である。
[図 25]は第 19の実施例の構成図である。
[図 26]は第 20の実施例の構成図である。
[図 27]は第 21の実施例の構成図である。
[図 28]は第 22の実施例の構成図である。
[図 29]は第 23の実施例の構成図である。
[図 30]は第 24の実施例の構成図である。
[0043] 発明を実施するための最良の形態
本発明のカスケード型 Δ∑変調器にアナログ FIRフィルタを後置する場合の 2段目の 変調器に後置される後置フィルタを、以下のように構成することを特徴として ヽる。
[0044] カスケード ∑変調器の内部変調器の次数を 1次にして H =NTF =(l z_1)とすれ
3 1
ば、
H H = (1 - z_1)(l + z" 1 + ζ"2· · · + ζ"(η_1))
3 FIR
= (1 -ζ"η)· 1 · · · · · (数式 9)
内部変調器の次数を 2次にして
H =NTF =(1 z_1)2 = (l z_1) (l z_1)とすれば、
3 1
H H = (1 - z_1)(l + z" 1 + ζ"2· · · + z"(n_1)) d -z"1)
3 FIR
=(1 ζ— (1 - ζ— . · · · · (数式 10)
[0045] 数式 9と数式 10どちらの場合も Η Η に (1 ζ_η)が含まれるので、この (1 ζ_η)の項は
3 FIR
後置フィルタ力 分離して事前にデジタル処理を行うことを第 1の特徴とする。
[0046] 一方、（1 z_n)以外の項は一度フォーマッタ一によりの温度計コードに変換した後に 後置フィルタにて計算処理を行うことを第 2の特徴とする。
[0047] (実施例 1) 本発明のデジタルアナログ変換装置のカスケード型 Δ∑変調器に後置される、アナ ログ FIRフィルタと後置フィルタを構成した第 1の実施例を図 6に示す。本実施例にお V、てはカスケード型 Δ∑変調器の 1段目を 1ビットの内部変調器で、 2段目を nビット の内部変調器で構成して 、るとする。
[0048] ここで、デジタル入力信号 (510)は、カスケード型 Δ∑変調器の 1段目の内部変調器（ 201)に入力され、 2段目の内部変調器 (202)が 1段目の内部変調器 (201)にカスケード 接続され、 1段目の内部変調器 (201)からの出力信号 (520)がアナログ FIRフィルタ (301 )に入力されている。 2段目の内部変調器 (202)からの出力信号 (530)は、デジタル信 号処理ブロック (601)で (1— z_n)の計算をする。デジタル計算ブロック (601)からの出力 ( 631)はフォーマッター回路 (602)でバイナリコードから温度計コードに変換出力される 。この温度計コードに変換された信号 (632)は、後置フィルタ回路 (603)に入力される。 前記アナログ FIRフィルタ (301)からの出力信号 (521)と前記後置フィルタ回路 (603)か らの出力信号 (633)は加算ブロック (540)でアナログ的に加算され出力される。
[0049] 図 7aに本発明のデジタルアナログ変換装置の第 1の実施例を示す。この実施例のァ ナログ FIRフィルタは、 1クロック遅延を実行する DFFで構成された遅延素子 (701)とそ の出力に接続された駆動バッファー (702)と一端が駆動バッファーに接続され、一端 力 Sアナログ的に電圧を重み付け加算するように出力端子に接続された抵抗素子 (703 )を 1段のユニットとし、前記ユニットを複数段接続することで構成して 、る。
[0050] 数式 10に示すように、内部変調器の次数を 2次にした場合、 2段目の伝達関数は (1 ζ_η)·(1— ζ_1)になる。（1 ζ_η)はデジタルで処理するので、後置フィルタでは、（1 ζ_1)をアナログ的に計算する必要がある。図 7bに本発明のカスケード型 Δ∑変調器 に後置される、後置フィルタの 1ビット分のユニットの実施例を示す。
[0051] ここで、入力信号 Y (632)は、フォーマッタ一によりの温度計コードに変換したデジタ
2-m
ル信号の 1ビット分の信号を示して!/、る。
入力信号 Y (632)が入力される、後置フィルタのユニットは、 1クロック遅延を実行す
2-m
る DFFで構成された遅延素子 (711)と 1クロックを分周した信号 Φで制御されたスイツ
0
チ (715a)を介して入力に接続された、駆動バッファー (712)と一端が駆動バッファーに 接続され、一端がアナログ的に電圧を重み付け加算するように出力端子に接続され た抵抗素子 (713)と、同様に 1クロックを分周した信号 Φで制御されたスィッチ (715a) を介して出力に接続された、駆動インバータ (714)と、一端が駆動インバータに接続さ れ一端がアナログ的に電圧を重み付け加算するように出力端子に接続された抵抗素 子 (715)と、 1クロック遅延を実行する DFFで構成された遅延素子 (711)の入出力に接 続されたインバータ (714)と、前記インバータの出力を、 1クロックを分周した信号 Φ に よって制御されたスィッチ (715b)により構成されている。
[0052] ここで前記遅延素子 (711)の入出力と前記駆動バッファー (712)と駆動インバータ (714) との接続を前記スィッチ (715a)と (715b)により入出力を切り替えて接続している。前記 スィッチ (715a)と (715b)は 1クロックを分周した信号 Φ 、 Φで制御されるので、クロック 毎に抵抗素子の接続関係がスワッピングするスワッピング回路を構成して 、る。この スワッピング回路により、入力デジタル信号列、 y (n)、 y (n+l)、 y (n+2)、 … y (n+k
Xk:整数)に対する伝達関数 Y (z)は、
Y (z) = b (卜 Z— 、 Y (z) = b (l-Z_1)
ο 、e
但し、 Y (ζ)は k=oddを示し、 Y (z)は k=evenを示す。また bと b抵抗素子 (713)と . 0 、e
(715)のバラツキ誤差とする。
となる。
[0053] したがって、バラツキ誤差 bおよび bに対して 1-Z—1が乗ぜられるので、 z=lとして計算 すれば、
Y (z)| =0
つまり、スワッピング回路により、直流付近においてはミスマッチの影響が現れなくなり 、バラツキに対して 1次のミスマッチシェービングが力かることを示して 、る。
[0054] 後置フィルタを構成する素子に 1%のミスマッチを持った場合における Δ∑変調器全 体の出力スペクトルのシミュレーション結果を図 8に示す。
切り替えスィッチを用いない従来の手法 (Conventional)においては、低域の雑音が大 幅に増加しているのが確認できる。これに対し、本提案の手法を用いた場合 (Propose d)は、低域の雑音は周波数が 1Z2になると 6dB雑音が低下していることが分かる。
[0055] このように、本手法を用いれば、デジタルアナログ変換装置を構成する抵抗などの素 子値にバラツキがあった場合にぉ 、ても高 、SNRを実現でき、高分解能のデジタル アナログ変換装置を構成できることが分かる。 LSIにおいては、一般に素子値バラッ キは 0.1%程度である。このような場合においても本手法を用いることで、高精度で高 分解能のデジタルアナログ変換器を構成することが可能である。
[0056] (実施例 2)
図 9に、本発明のデジタルアナログ変換装置の第 2の実施例を示す。本実施例にお V、てはカスケード型 Δ∑変調器の 1段目を 1ビットの内部変調器で、 2段目を nビット の内部変調器で構成しているとする。数式 9に示すように、内部変調器の次数を 1次 にした場合、 2段目の伝達関数は (1— ζ_η)· 1になる。（1— ζ_η)はデジタルで処理する ので、 1をアナログ的に計算する必要がある。ここでフォーマッタ一によりの温度計コ ードに変換された入力信号 Υ (632)は、一度選択回路 (910)に入力され、選択装置
2-m
力もの出力のそれぞれのビットに対応して接続された、駆動バッファー (901)と一端が 駆動バッファーに接続され、一端がアナログ的に電圧を加算するように出力端子に 接続された抵抗素子 (902)をユニット郡により構成されている。前記駆動バッファー (90 1)と前記抵抗素子 (902)のバラツキをミスマッチシェービング法で除去するために、前 記選択回路 (910)は、選択回路 (910)の出力 (921)を遅延素子と加算器で構成された 積分回路 (911)と積分回路 (912)により前記前記駆動バッファー (901)と前記抵抗素子 ( 902)により構成されたユニットの使用頻度を計算して、使用頻度に小さい順に選択す るように動作することを特徴として 、る。
[0057] 本実施例によれば、ミスマッチシェービング行う際に、単純にランダム信号を使った D EM法によらずに、選択回路を切り替えているので、 DEM法を用いる際に問題となる、 ランダム信号を起因とするホワイト雑音の重畳や選択回路の切り替えを行う回路の導 入の必要がなくなる。
[0058] (実施例 3)
図 10に、本発明のデジタルアナログ変換装置の第 3の実施例を示す。本実施例に お!ヽてはカスケード型 Δ∑変調器の 1段目を 1ビットの内部変調器で、 2段目を！！ビッ トの内部変調器で構成しているとする。数式 10に示すように、内部変調器の次数を 2 次にした場合、 2段目の伝達関数は (1 ζ_η)·(1— z_1)になる。（l z_n)はデジタルで 処理するので、（1 z_1)をアナログ的に計算する必要がある。ここでフォーマッターに よりの温度計コードに変換された入力信号 Y (632)は、一度選択回路 (1010)に入力
2-m
され、選択装置力もの出力 (1020)のそれぞれのビットに対応して後置フィルタのュ- ット (603)に入力される。
後置フィルタのユニット (603)は、 1クロック遅延を実行する DFFで構成された遅延素子 (711)と 1クロックを分周した信号 Φで制御されたスィッチ (715a)を介して入力に接続さ
0
れた、駆動バッファー (712)と一端が駆動バッファーに接続され、一端がアナログ的に 電圧を重み付け加算するように出力端子に接続された抵抗素子 (713)と、同様に 1ク ロックを分周した信号 Φで制御されたスィッチ (715a)を介して出力に接続された、駆
0
動インバータ (714)と一端が駆動インバータに接続され、一端がアナログ的に電圧を 重み付け加算するように出力端子に接続された抵抗素子 (715)と、 1クロック遅延を実 行する DFFで構成された遅延素子 (711)の入出力に接続されたインバータ (714)と、前 記インバータの出力を、 1クロックを分周した信号 Φ によって制御されたスィッチ (715 b)により構成されている。
[0059] ここで前記遅延素子 (711)の入出力と前記駆動バッファー (712)と駆動インバータ (714) との接続を前記スィッチ (715a)と (715b)により入出力を切り替えて接続している。前記 スィッチ (715a)と (715b)は 1クロックを分周した信号 Φ、 Φで制御されるので、クロック
0 1
毎に抵抗素子がスワッピングするスワッピング回路が構成されている。
[0060] 前記後置フィルタのユニット (603)間のバラツキを更にミスマッチシェービング法で除 去するために、前記選択回路 (1010)は、選択回路 (1010)の出力 (1021)を遅延素子と 加算器で構成された積分回路 (1011)前記後置フィルタのユ ット (603)ユニットの使 用頻度を計算して、使用頻度が小さい順に選択するように動作することを特徴として いる。尚、実施例 2にあるようにミスマッチシェービング法で用いる選択回路 (1010)を 制御する積分回路 (1011)を繰り返し用いる事でミスマッチシェービングの次数を上げ ることが可能である。
[0061] 本実施例によれば、ミスマッチシェーバーによるミスマッチシェービングとスワッピング 回路によるミスマッチシェービングの重畳により、高次のミスマッチシェービングを容 易に実現することが可能となる。従来ハードウェア規模が大き力つた、高次ミスマッチ シェービング機能を、わずかなハードウェアの追加で実現することが出来る。たとえば 、ミスマッチシェーバーに DWA (Data Weighted Averaging)を用いることで 2次のミス マッチシェービングを実現することが可能となる。
[0062] 第 1から第 3の実施例においては、カスケード型 Δ∑変調器の 1段目を 1ビットの内部 変調器で、 2段目を nビットの内部変調器で構成している例を示したが、カスケード型
Δ∑変調器で構成された任意の内部変調器の構成を使っても本実施例の効果は同 様に実現可能である。
[0063] (実施例 4)
本発明のデジタルアナログ変換装置の第 4の実施例を図 11aに示す。本実施例にお いては Δ∑変調器カ ビットの出力を持つとする。本実施例では、 Δ∑変調器 (1101) の nビットの出力をフォーマッター (1102)により温度計コードに変換された信号 Y を、
2-m 後置フィルタ (1103)でミスマッチシェービングを行い、その出力を駆動バッファー回路 (1104)と抵抗素子 (1105)を介してアナログ的に加算して 、る。
[0064] 図 l ibには後置フィルタ (1103)の実施例を示している。前記駆動バッファー回路 (110 4)と前記抵抗素子 (1105)のバラツキをミスマッチシェービング法で除去するために、選 択回路 (1110)は、選択回路 (1110)の出力を遅延素子と加算器で構成された積分回路 (1111)と積分回路 (1112)により出力信号の使用頻度を計算して、使用頻度の小さい 順に選択するように動作することを特徴としている。ここで，積分回路は，入力信号を mbitのベクトル信号として演算を行う .
[0065] 本実施例では、 Δ Σ変調器で変調されたデジタル信号を複数の駆動回路により複 数のスピーカを駆動する際に、積分回路を用いた後置フィルタによりミスマッチシエー ビング法で除去するために、従来例にあるような DEM法によるミスマッチシェービング 法を用いる際に問題となる、ランダム信号を起因とするホワイト雑音の重畳や高速に 選択回路の切り替えを行う回路の導入の必要がなくなる。
[0066] 本実施例では、複数の抵抗素子を駆動して音声をアナログ的に加算する例を示して いるが、複数の駆動装置によりアナログ的に加算する全ての手法に応用することが可 能である。
[0067] 尚、本実施例では、ミスマッチシェービング法で用いる選択回路 (1110)を制御する積 分回路 (1110)を 2回繰り返し用いているが、ミスマッチシェービング効果は、積分回路 (1110)を 1回以上繰り返し用いることで得ることが出来る。
[0068] 図 12には後置フィルタ (1103)の別の実施例を示している。前記スピーカ駆動装置間 のバラツキをミスマッチシェービング法で除去するために、選択回路 (1110)は、選択 回路 (1110)の出力を遅延素子と加算器で構成された積分回路 (1111)と積分回路 (111 2)により出力信号の使用頻度を計算して、使用頻度の小さい順に選択するように動 作するが、さらに前記積分回路の入出力と選択回路の間に設けられた制御回路 (120 1)が入力振幅の大小に応じて選択回路で選択される出力信号を制限するようにして いる。制御回路 (1201)は、入力デジタル信号の振幅が小さいときは限られた出力駆 動回路が選択されるように動作し、振幅が大きいときは、全ての出力駆動回路が選択 されるように制御を行う。これにより、小振幅の信号時には 1つの出力駆動回路のみ が選択されるようになるので、小振幅時の駆動装置間のバラツキの影響を抑えること が可能になるのにカ卩えて、小振幅時は特定の駆動装置からのみ音が放射されるので 音像の定位が良くなる。また入力信号の振幅に応じて駆動装置の駆動数をダイナミ ックに制御することで、駆動装置で消費される電力消費を最適化することが可能にな る。
第 1から第 4の実施例で述べたように、本発明の特徴はデジタル入力信号を Δ∑変 調器によりノイズシェービングを行った後にフォーマッターで分割して後置フィルタに よりミスマッチシェービングを行って力 複数の駆動回路を駆動してアナログ的に加 算を行うことを特徴とする。
[0069] その結果、複数の駆動装置を駆動するそれぞれの電力は小さくても、アナログ的に 加算することで大きな出力を得ることが可能となる。
[0070] 第 1から第 4の実施例で述べたような、デジタル信号をアナログ信号に変換するデジ タルアナログ変換装置を、デジタル音声信号を複数のデジタル信号に変換して複数 の駆動装置の出力をアナログ的に加算する全ての装置に応用することが可能である [0071] (実施例 5)
図 13aには、第 1から第 4の実施例で示したデジタルアナログ変換装置を電流で加算 する方式で構成した場合の第 5の実施例を示して ヽる。本実施例にお!ヽてはこれま での実施例の構成要素である駆動バッファーと抵抗素子をそれぞれ、電流源 (1300) と前記電流源と出力の間に設けられたスィッチ回路 (1302)と前記スィッチをデジタル 信号で制御するバッファー回路 (1301)に置き換えた構成を示している。
[0072] (実施例 6)
また、図 13bには、図 13aには、第 1から第 4の実施例で示したデジタルアナログ変換 装置を音圧で加算する方式で構成した場合の第 6の実施例を示して 、る。本実施例 においてはこれまでの実施例の構成要素である駆動バッファーと抵抗素子をそれぞ れ、スピーカ装置 (1310)と前記スピーカ装置を駆動するボイスコイル (1312)と前記ボイ スコイルをデジタル信号で制御する駆動回路 (1311)に置き換えた構成を示して 、る。
[0073] (実施例 7)
更に、図 13cには、図 13aには、第 1から第 4の実施例で示したデジタルアナログ変 換装置を光で加算する方式で構成した場合の第 7の実施例を示して 、る。本実施例 においてはこれまでの実施例の構成要素である駆動バッファーと抵抗素子をそれぞ れ、発光素子 (1320)と前記発光素子をデジタル信号で制御する駆動回路 (1321)に置 き換えた構成を示している。尚、本実施例において発光素子は、ランプや LED等の 電気の力で発光することが可能な全てのデバイスを利用することが出来る。
[0074] (実施例 8)
図 14aには、図 13aには、第 1から第 4の実施例で示したデジタルアナログ変換装置 を圧電素子 (ピエゾ素子)で加算する方式で構成した場合の第 8の実施例を示して ヽ る。本実施例にぉ ヽてはこれまでの実施例の構成要素である駆動バッファーと抵抗 素子をそれぞれ、圧電素子 (1400)と前記圧電素子をデジタル信号で制御するバッフ ァー回路 (1401)に置き換えた構成を示している。圧電素子は電気信号を物理的な変 位力に変換することが出来るので、実施例 14bにあるように複数の圧電素子を平面 に並べる (1410)ことで、物理的な変位量を音波として空間で合成したり、共通の振動 版を駆動することで加算したり、また実施例 14cにあるように、複数の圧電素子を積 層 (1420)して加算したりする応用に利用可能である。
[0075] それぞれの圧電素子は 1ビット信号で駆動されているので、電力効率の向上が可能 となり、また圧電素子の非線形生の影響を低減することが可能となる。 [0076] 尚、本実施例では圧電素子により電気信号を物理的な変位力に変換する手段として 示したが、電気信号を物理的な変位力に変換できる任意の素子を利用することが可 能である。
[0077] 以上の実施例 14cのように、複数の圧電素子を積層 (1420)して加算した場合は、各 圧電素子が発生する物理的な変位の強度を別の圧電素子を使って測定することも 可能である。つまり複数の圧電素子が発生する物理的な変位の強度のバラツキを測 定することが出来るので、測定したバラツキに応じて圧電素子の駆動力を調整するこ とで、複数の圧電素子が発生する物理的な変位を加算することで合成した物理的な 変位の精度を向上さることも可能である。
[0078] (実施例 9)
図 15aには、第 1から第 4の実施例で示したデジタルアナログ変換装置をコイルで発 生する磁場を加算する方式で構成した場合の第 9の実施例を示して 、る。本実施例 においてはこれまでの実施例の構成要素である駆動バッファーと抵抗素子をそれぞ れ、コイル (1500)と前コイルをデジタル信号で制御するバッファー回路 (1501)に置き 換えた構成を示している。コイルは電気信号を磁場力に変換することが出来るので、 実施例 15bにあるように複数のコイルを重ねて並べる (1510)ことで、磁場を加算したり 、実施例 15cにあるように、複数のコイルを同時に巻き合わせる (1520)ことで磁場をカロ 算したりする応用にも利用可能である。
[0079] 以上の実施例のように、磁場を加算することが出来るので、本発明を、複数のボイス コイルを用いたスピーカ駆動装置を使 、音声信号を再生するデジタルアナログ変換 装置に応用することも可能である。
[0080] 以上の実施例のように、各コイルが発生する磁場の強度を別のコイルを使って測定 することも可能である。つまり複数のコイルが発生する磁場の強度のバラツキを測定 することが出来るので、測定したバラツキに応じてコイルの駆動力を調整することで、 複数のコイルの磁場を加算することで合成した磁場の精度を向上さることも可能であ る。
[0081] (実施例 10)
図 16aには、第 1から第 4の実施例で示したデジタルアナログ変換装置を複数のボイ スコイルを用 、たスピーカ駆動装置に応用する第 10の実施例を示して 、る。本実施 例においては、これまでの実施例の構成要素である抵抗素子を、ボイスコイル (1600) に置き換えた構成を示して 、る。ボイスコイルは電気信号をコーン (1601)またはドーム により、音圧に変換することが出来るので、実施例 16aにあるように複数のコイルを重 ねて並べる (1610)ことで、音圧を加算することが可能になる。また、ボイスコイルを用 いた方法では、音声信号を輻射する部分力^つのコーン (1601)もしくはドームになる ため、音像の定位が良くなる特徴も有する。
[0082] また、図 16bにあるように、複数のボイスコイルを束ねて巻き合わせる (1620)ことで音 圧を加算する応用にも利用可能である。複数のボイスコイルを束ねて巻くことにより、 それぞれのボイスコイル特性を揃えることが出来る。これにより、ボイスコイル間の特 性の誤差が低減され、高音質な信号を再生することが可能となる。
[0083] 以上の実施例のように、各ボイスコイルが発生する磁場の強度を別のボイスコイルを 使って測定することも可能である。つまり複数のボイスコイルが発生する磁場の強度 のバラツキを測定することが出来るので、測定したバラツキに応じてボイスコイルの駆 動力を調整することで、複数のボイスコイルの磁場を加算することで合成した音声信 号の精度があがり、音声信号を高音質で再生することが可能となる。
[0084] 以上の第 5から第 10の実施例においては、カスケード型 Δ∑変調器からの nビットの 出力をフォーマッターと後置フィルタを使って、複数の駆動装置をアナログ的に加算 して出力している力 nビットの信号は、フォーマッタ一により m=2nの信号の温度計コ ードに変換されるので、 2nの後置フィルタと駆動回路が必要になる。ここで m=2n=16以 下にすることでミスマッチシェービング回路やスワッピング回路の回路規模の増大を 押さえることが可能になる。同様に m=2n=16以下にすることで、図 14cに示した実施例 にあるように圧電素子を積層した際の各素子の積層順位の違いに起因する特性の 違いのバラツキを抑えることが出来る。また、図 15bや図 16aに示した実施例にあるよ うにコイルを積層した際の各コイルの積層順位の違いに起因する特性の違 、のバラ ツキを抑えることが出来る。さらに、図 15cや 16bのようにコイルを束ねる実施例にお Vヽても各コイルの特性の違 、を抑えることが可能になる。
[0085] (実施例 11) 第 1から第 4の実施例で示したデジタルアナログ変換装置のカスケード型 Δ∑変調器 とは別の構成の変調器を使った、本発明の第 1 1の実施例を図 17に示す。カスケ一 ド型 Δ∑変調器 (1700)の 1段目の出力 (1711)に入力信号を伝達するために、それぞ れ係数 B (1720)と B (1730)を用いる構成をことも可能である。この様な接続をすると 2
0 1
段目以降の Δ∑変調器の出力からも入力信号の一部が出力されるようになるので、 カスケード型 Δ∑変調器の段数を増やした場合や、複数のスピーカ装置を用いて空 間で音圧を加算するような応用においては、複数のスピーカ装置の増加に伴い出力 音圧を向上することが可能となる。
[0086] (実施例 12)
第 1から第 4の実施例で示したデジタルアナログ変換装置を、実施例 6や実施例 8、 実施例 10にあるような複数の駆動装置を使い空間で音圧を加算するような応用にお いて、図 18には駆動装置 (1801)を駆動する信号にデジタル的に遅延をかけるブロッ ク (1802)を挿入した第 12の実施例を示している。このように Δ∑変調器およびフォー マッター力 のデジタル的に遅延をかけることで各駆動装置への信号の移相を制御 することにより、空間で放射される音響信号の指向性を変化させることが可能となる。
[0087] 例えば、各スピーカ間の距離を d、 信号の波長を s、 スピーカ正面を 0ラジアンとし たときの偏角を Θとした場合、 SP3に対して SP2の位相を (2 π d sin θ )/ λ sだけ遅らせ 、 3卩1の位相を(4兀(1 3 Θ )/ sとなるようにすることにより、 0だけ SP 則に旨向特 性を持たせることが可能となる。
[0088] このように複数のスピーカの位相を制御する為には、従来は、構造が複雑なアナログ 移相器が必要であった力 入出力信号がデジタル信号であるため、デジタル遅延器 (DFF等）を用いて容易に正確な移相を制御することが可能である。
[0089] (実施例 13)
第 1から第 4の実施例で示したデジタルアナログ変換装置を、実施例 6や実施例 8、 実施例 10にあるような複数の駆動装置を使い空間で音圧を加算するような応用にお いて、図 19aにはデジタルアナログ変換装置の入力として周囲雑音をフィードバック する第 13の実施例を示している。ここでフィードバック制御回路 (1900)、周囲音が入 力されるマイク (1901)からの周囲雑音情報を元に、周囲雑音を打ち消す雑音の位相 と 180度位相が回転した信号を発生させるのに必要な音圧及び位相を計算する。本 発明によれば、デジタル回路で直接スピーカをコントロールすることが可能なため、 精密な雑音低減装置を構成することが可能である。また図 19bに示すように、一般に 複数のマイクを使うことで雑音の発生源の方向を検知することが可能であるので、実 施例 12の技術を使 、、各スピーカ駆動装置への位相をコントロールすることで雑音 低減用スピーカに指向特性を持たせることが出来る。つまり、雑音低減用スピーカの 正面方向ば力りでなぐそれ以外の方向の雑音も低減することが可能である。
[0090] 自動車の車内の消音などを行う場合は、外来雑音源が複数で雑音源もまちまちであ る力 本実施例を用いることで消音用のスピーカを容易に複数配置することが出来る 。また複数のスピーカを用いることで正面以外の方向の雑音を低減することが可能に なるので、効率的に車内の消音を行うことができる。更に圧電スピーカを用いれば薄 型の消音装置を実現できるので、車内のスペースを減らすことなく消音を行うことがで きる。
[0091] (実施例 14)
第 1から第 4の実施例で示したデジタルアナログ変換装置を、実施例 6や実施例 8、 実施例 10にあるような複数の駆動装置を使い空間で音圧を加算するような応用にお いて、図 20には、駆動装置 (2000)をスイッチング増幅器で構成した場合の第 14の実 施例を示している。スイッチング増幅器には、アナログ D級増幅器やデジタル D級増 幅器、アナログ Δ∑変調器、デジタル Δ∑変調器などを用いることができる。入力さ れたデジタル信号は、スイッチング増幅器でスイッチング信号（2値信号もしくは 3値 信号）に変換されるため、効率の向上や出力電力の向上を図ることが可能である。
[0092] (実施例 15)
第 1から第 4の実施例で示したデジタルアナログ変換装置を、実施例 6や実施例 8、 実施例 10にあるような複数の駆動装置を使い空間で音圧を加算するような応用にお けるスピーカ (2100)、および電気信号を物理的な変位力に変換できる電気素子の配 置方法に関する第 15の実施例を図 21に示す。
[0093] 図 21aには、格子状に配置した場合の実施例が示されている。この様な配置にするこ とにより、長方形、正方形などの筐体をおおう場合、効率的にサブユニットを配置する ことが出来、水平方向、垂直方向が相似形となり同等の位相特性を実現することが出 来る。また、スピーカに長方形、または正方形のものを使用した場合は、長方形の表 面を最も隙間無く配置することが可能で、単位面積当たりの放射音圧を最大にするこ とが可能となる。このように配置したものは視覚的にも美しく感じられる。
[0094] 図 21bには、行ごとに配置位置を 1Z2ずらして配置した実施例が示されている。この ように千鳥配置することにより、格子配置に比べ面密度を向上させることが出来る。特 に、スピーカを多数配置する場合には、面積当たりの音圧を高くすることが可能と成 る。更にスピーカの形状に 6角形の物を使用すれば千鳥配置でかつ隙間無く配置す ることが可能となる。この場合隙間無く配置することが可能となるため、高い音圧レべ ルを実現することが出来る。またミスマッチシェービング技術を用いる場合、各スピー 力間の距離が近いため、ミスマッチシェービング効果を効果的に実現することができ る。
[0095] 図 21bには、同心円状に配置にスピーカを配置した実施例が示されている。このよう にスピーカ全体の中心軸上から、各同心円上に配置されたスピーカの距離が等しい ので、同一同心円上から中心軸上への位相特性が等しくなり、正面における音響信 号の加算が理想的に行われるようになる。このため、音響特性を改善することが可能 となる。
[0096] (実施例 16)
第 1から第 4の実施例で示したデジタルアナログ変換装置を、実施例 6や実施例 8、 実施例 10にあるような複数の駆動装置を使い空間で音圧を加算するような応用にお いて、図 22には、デジタルアナログ変換装置をステレオ構成にした第 16の実施例を 示している。ここでチャネル (2201)は R信号用のデジタルアナログ変換装置であり、チ ャネル (2202)は L信号用のデジタルアナログ変換装置である。このようにデジタル信 号を、ステレオ音声を再生するだけではなぐ本発明のデジタルアナログ変換装置を 複数チャネルとして並列に設けることで、デジタル処理により発生した任意の音場を 再生可能になる。
[0097] (実施例 17)
第 16の実施例で示したように複数のデジタルアナログ変換装置を、実施例 6や実施 例 8、実施例 10にあるような複数の駆動装置を使い空間で音圧を加算するような応 用おけるスピーカ (2100)、および電気信号を物理的な変位力に変換できる電気素子 の配置方法に関する第 17の実施例を図 23に示す。
[0098] 図 23aにはステレオの L、 R信号を駆動して!/、るスピーカの配置方法を示して!/、る。こ のように L、 Rを対称に配置することにより、ステレオ効果を高めることが可能となる。 図中 Lは左チャネルを、 Rは右チャネルを表している。図 23bにはステレオの L、 R信 号に加えて C信号を駆動して 、るスピーカの配置方法を示して 、る。図中 Cはセンタ 一チャネルを示している。尚、本発明では、複数のスピーカのチャネルへの割り当て を動的に変更するが容易に実現できるため、再生する音楽ソース、実現する音場効 果によりチャネルへの割り当てを動的に変更することで、ステレオ効果や音場効果を より効果的に行うことが可能となる。図 23cには複数のスピーカのチャネルへの割り当 てを動的制御した場合のスピーカの配置方法を示している。ステレオの L、 R信号に 加えて C信号を駆動して 、るスピーカの配置方法を示して 、る。図中 L/Cは L信号と C信号のどちらも駆動できるスピーカを示して 、る、また図中 R/Cは R信号と C信号の どちらも馬区動できるスピーカを示して 、る。
[0099] (実施例 18)
第 1から第 4の実施例で示したデジタルアナログ変換装置を、実施例 6や実施例 8、 実施例 10にあるような複数の駆動装置を使い空間で音圧を加算するような応用にお いて、図 24には、デジタルフィルター処理したデジタル信号を複数のチャネルのデジ タルアナログ変換装置のステレオ構成にした第 18の実施例を示している。ここで、デ ジタルフィルター信号処理ブロック (2401)で周波数帯域を分割した複数のデジタル信 号を、複数のチャネル (2402)、（2204)はデジタルアナログ変換装置である。例えば、 デジタルフィルター信号処理ブロックで高域用のデジタル信号と低域用のデジタル 信号に分割して、それぞれの信号を再生するために、本発明のデジタルアナログ変 換装置を複数チャネルとして並列に設けることで、デジタル処理により発生した周波 数帯域に最適なスピーカ装置で再生することが可能になる。
[0100] (実施例 19)
第 1から第 4の実施例で示したデジタルアナログ変換装置を、実施例 6や実施例 8、 実施例 10にあるような複数の駆動装置を使い空間で音圧を加算するような応用にお いて、図 25には駆動装置を駆動する信号を一度デジタル信号送信機 (2501)で伝送 路に送信した後にデジタル信号受信装置 (2502)受信した後に
[0101] 駆動装置でスピーカを駆動する第 19の実施例を示している。このように Δ∑変調器 およびフォーマッタ一力 のデジタル信号をデジタル信号送受信機で伝送することに より、分散配置されたスピーカを駆動する信号をデジタル伝送信号として伝えることが 可能となる。デジタル信号は Δ∑変調器でオーバーサンプリングしている為に、伝送 線路で誤りがあった場合でもその影響を低減することが可能となる。伝送線路には、 デジタル有線伝送路、無線伝送路、光伝送路等、デジタル的に伝送するあらゆる伝 送路を利用することが可能である。
[0102] また、消音装置に応用した場合は、分散した複数の消音用スピーカが必要であるが 、本実施例を用いることで、デジタル伝送路を用いて容易に離れたサブスピーカに駆 動情報を伝達することが可能となる。
[0103] (実施例 20)
第 1から第 4の実施例で示したデジタルアナログ変換装置を、実施例 6や実施例 8、 実施例 10にあるような複数の駆動装置を使い空間で音圧を加算するような応用にお いて、図 26には駆動装置を駆動する信号に超低周波信号を重畳した場合の第 20の 実施例を示している。
[0104] 一般に可聴周波数は 20〜20KHzとされており、その下限周波数である 20Hz以下 の音を超低周波と呼ぶ。この帯域の音は相当大きな音圧でなければ通常、人間の聴 覚では認識できないが、健康や精神的ストレスに関係があるとして研究が進んでいる
[0105] 従来のアナログスピーカを用いて超低周波を発生するためには、非常にゆっくりとし た信号でスピーカを駆動する必要があり、電力効率の劣るアナログスピーカでは消費 電力の点で問題が多い。超低周波を発生するために、本発明のデジタルスピーカの 構成を用いれば、 lbit信号で電気音響変換素子を駆動することが可能となり、電力 効率、更に電気音響変換素子の非線形生の影響を低減することが可能となり、効率 的に超低周波信号を発生することが可能となる。 [0106] 一般に、超低周波信号は信号源 (放送信号や記録媒体)には含まれていないので、 超低周波信号を発生する場合、超低周波発生器 (2600)で発生する必要がある。任意 の周波数パターンを発生するために超低周波発生器はデジタル回路 (2600)を用いる のが良い、例えば 1/fの揺らぎを持った超低周波信号を発生するためにデジタル回 路の擬似ランダム信号を使えば容易に発生することが出来る。発生した超低周波信 号は簡単にデジタル音声信号にデジタル的に加算することが出来るので、容易に超 低周波信号を重畳することが可能になる。
[0107] (実施例 21)
第 1から第 4の実施例で示したデジタルアナログ変換装置を、実施例 8にあるような複 数の圧電素子を使 、、複数の圧電素子を使って物理的な変位を合成するような応用 において、図 27には複数の圧電素子を使って反射鏡 (ミラー）を駆動する第 21の実 施例を示している。図 27aにあるように積層された圧電素子 (2700)を駆動するために ,複数の駆動装置 (2701)を複数の圧電素子 (2702)を用いて駆動するデバイスを，図 2 7bにあるような基盤 (2711)上に複数配置して、支持部 (2714)が固定軸になるように上 部基盤 (2712)を接続する。上部の基盤は反射鏡 (2713)を配置する。図 27cにあるよう に、圧電素子 (2700)を駆動することで支持部 (2714)を中心にして上部基盤 (2712)を変 形させることで反射鏡 (2713)の反射角度を変えることが出来る。この様な圧電素子と 反射鏡を組み合わせたデバイスは、小型のプロジェクター装置に応用可能であるが 、デジタルアナログ変換装置と複数の圧電素子で駆動することで、デジタル信号で反 射角度を制御できるので小型のプロジェクター装置に適している。
[0108] (実施例 22)
第 1から第 4の実施例で示したデジタルアナログ変換装置を、実施例 8にあるような複 数の圧電素子を使 、、複数の圧電素子を使って物理的な変位を合成するような応用 において、図 28には複数の圧電素子を使って反射鏡 (ミラー）を駆動する別の第 22 の実施例を示している。図 28aにあるように基板上に複数並列に配置された圧電素 子 (2800)を使う。図 28bにあるように中心が固定された反射鏡 (2701)の周りにこの圧電 素子 (2800)を XY軸に沿って配置して駆動することで支持部中心を基点として反射鏡 (2801)の反射角度を変えることが出来る。この様な圧電素子と反射鏡を組み合わせ たデバイスは、小型のプロジェクター装置に応用可能である力 デジタルアナログ変 換装置と複数の並列に配置された圧電素子で駆動することで、デジタル信号で反射 角度を制御できるので薄型で小型のプロジェクター装置に適している。
[0109] (実施例 23)
図 29は，第 1から第 4の実施例で示したデジタルアナログ変換装置のカスケード型 Δ ∑変調器にバンドパス形の Δ∑変調器を使った場合の第 23の実施例を示している。 一般にバンドパス形の Δ∑変調器は Z→—Z2変換をすることで実現することが可能 である。この変換により積分器は共振器に変換される.この実施例において、 2段目 の内部 Δ∑変調器の出力を、 Z—2を実現する 2クロック遅延器に接続し、遅延器の入 力および出力に切り替えスィッチを接続する。この切り替えスィッチはクロックの 1Z2 の周波数の信号にしたがって 2入力を図に示したよう入れ替えるものである。このよう に構成することにより、 DAC21および DAC22を構成する素子にミスマッチがあった 場合でも、クロック周波数の 1Z4の周波数における雑音を低減することが可能となる
[0110] ここで示したように、周波数変換を行うことにより、バンドパス特性をはじめ任意のノィ ズシェービング特性を実現することが可能となる。
[0111] (実施例 24)
図 30aに本発明の第 24の実施例を示す。本実施例においては、 Δ∑変調器力 ¾ビッ トの出力を持つとする。 Δ∑変調器 (2401)の nビットの出力をフォーマッター (2402)に より m組の p-bitのコードに変換された信号 Yを、後置フィルタ (2403)でミスマッチシェ
V
一ビングおよび周波数選択を行 、、その出力を内部デジタル アナログ変換器 (240 4)でアナログ信号に変換し，加算器 (2405)でアナログ的に加算している。このように構 成することで、多レベルの内部デジタル アナログ変換器を用いても高精度なアナ口 グ信号を得ることが可能となる。
[0112] 図 30bに、後置フィルタの実施例を示す。前記内部デジタル アナログ変換器内部 のミスマッチの影響を低減するために、選択回路 (2410)は、選択回路 (2410)の出力を フィルタ回路 (2411)の出力信号の値に応じて選択するように動作することを特徴とし ている。ここで、フィルタでは、前記内部デジタル アナログ変^^の出力レベル別 にフィルタ演算を行う。例えば、フィルタに積分器もしくは積分器を多段に接続したも のを用い、フィルタの出力の小さい順に選択を行い、かつその選択により入力信号に 対応した出力が得られるように選択を行うことにより、前記フォーマッタ一からの出力 が複数のレベルを表す複数の信号によるものであっても、ミスマッチによる低周波領 域の雑音を低減することが可能となる。
図 30cに前記内部デジタル アナログ変^ ^(2404)および加算器 (2405)のさらに具 体的な実施例を示す。この実施例においては、インバータ (2421)、抵抗 (2422)により 各 lbit信号に応じたアナログ電流を出力し、複数のこれらの電流を結線することにより 、出力電流を加算している。この実施例においては、前記複数の内部デジタルーァ ナログ変^^の入力信号が表現する値は、同一である必要はなぐ異なる重みを持 つものでも良い。この場合、前記抵抗 (2422)の値は、それぞれの入力デジタル信号 が表現する重みに応じて設定すればよい。また、この重みは 2のべきの重みに制限さ れない。前記選択回路 (2410)において、その選択結果が、選択回路 (2410)の入力 信号に等しくなるように選択を行うことで、重みが違った場合でも正確に変換を行うこ とが可能となる。

Claims

請求の範囲
[I] 入力信号のビット数を低減する第 1のデータ換器と、前記第 1の出力信号のフォーマ ットを変換する第 2のデータ変換器と、前記第 2のデータ変換器出力の履歴に応じた 符号に変換する第 3のデータ変換器を有する、データ変換装置。
[2] 上記第 1の変 が Δ∑変調器であることを特徴とする請求の範囲第 1項記載のデ ータ変換装置。
[3] 第 2のデータ変^^の出力ビット数が入力ビット数より多いことを特徴とする請求の範 囲第 1項に記載のデータ変換装置。
[4] 第 2の変 の出力信号が複数の多値信号力 なることを特徴とする請求の範囲第
1項に記載のデータ変換装置。
[5] 前記第 3のデータ変換器は、前記第 3のデータ変換器の出力の信号レベルに応じた フィルタ演算を行う内部フィルタ手段と、前記内部フィルタ手段の出力に応じて出力 符号選択を行うことを特徴とする請求の範囲第 4項に記載のデータ変換装置。
[6] 前記第 3のデータ変 にデジタル アナログ変 を後置することを特徴とする請 求の範囲第 1項に記載のデータ変換装置。
[7] 前記デジタル アナログ変換器に複数の前記デジタル アナログ変換器出力をカロ 算する加算手段を後置することを特徴とする請求の範囲第 6項に記載のデータ変換 装置。
[8] 前記第 3のデータ変 に電気一音響信号変 を後置することを特徴とする請求 の範囲第 1項に記載のデータ変換装置。
[9] 前記複数の電気一音響信号変 の出力を空間で加算することを特徴とする請求 の範囲第 8項に記載のデータ変換装置。
[10] 前記複数の電気一音響信号変換器の出力を機械変位の加算で行うことを特徴とす る請求の範囲第 8項に記載のデータ変換装置。
[II] 入力信号の不要な周波数成分を抑圧するフィルタ手段を、前記第 1のデータ変換手 段に後置することを特徴とする請求の範囲第 1項に記載のデータ変換装置。
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