KR20060035725A - 설계자의 의도에 따른 데이터를 사용하여 웨이퍼 및레티클을 정밀 검사하는 방법 및 시스템 - Google Patents

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Abstract

설계자의 의도에 따른 데이터를 사용하여 웨이퍼 및 레티클을 정밀 검사하는 방법 및 시스템이 제공된다. 컴퓨터상에서 구현되는 이 방법 중 하나는 웨이퍼의 정밀 검사 전에 웨이퍼 상에서 패턴을 형성하는데 사용되는 레티클의 정밀 검사에 의해서 생성된 검사 데이터에 기초하여 상기 웨이퍼 상의 뉘상스 결함(nuisance defects)을 식별하는 것을 포함한다. 또 컴퓨터상에서 구현되는 다른 방법은 상기 레티클의 서로 다른 형태의 부분을 식별하는 지시자를 포함하는 레티클을 표현하는 데이터와 조합하여 상기 웨이퍼의 정밀 검사에 의해서 생성된 데이터를 분석함으로써 상기 웨이퍼 상의 결함을 검출하는 것을 포함한다. 컴퓨터상에서 구현되는 다른 부가적인 방법은 상기 웨이퍼 상에 형성된 소자의 특성을 변경하는 결함에 기초하여 웨이퍼를 처리하는데 사용되는 제조 공정의 특성을 결정하는 것을 포함한다. 컴퓨터상에서 구현되는 또 다른 방법은 웨이퍼의 정밀 검사에 의해서 생성된 데이터에 기초하여 집적회로의 설계의 하나 이상의 특성을 변경하거나 시뮬레이팅하는 것을 포함한다.

Description

설계자의 의도에 따른 데이터를 사용하여 웨이퍼 및 레티클을 정밀 검사하는 방법 및 시스템{METHODS AND SYSTEMS FOR INSPECTION OF WAFERS AND RETICLES USING DESIGNER INTENT DATA}
본 발명은 일반적으로 설계자의 의도에 따른 데이터를 사용하여 웨이퍼 및 레티클를 정밀 검사하는 방법 및 시스템에 관한 것이다. 어떤 실시 형태는 레티클을 표현하는 데이터 또는 레티클 정밀 검사에 의해 생성된 데이터를 기반으로 하여 웨이퍼 상의 결점을 검출하는 시스템 및 방법에 관한 것이다.
논리 소자 및 메모리 소자와 같은 반도체 제작은, 전형적으로 다양한 특성 및 반도체 소자의 많은 레벨을 형성하기 위하여 대다수의 반도체 제조 공정을 사용한 반도체 웨이퍼와 같은 표본을 처리하는 과정을 포함한다. 예를 들어서, 리소그래피는 전형적으로 반도체 웨이퍼 상에서 정렬된 레지스트로 패턴을 전송하는 것을 포함하는 반도체 제조 공정이다. 반도체 제조 공정의 추가 예로는 화학적-기계적 폴리싱, 에칭, 퇴적 작용, 및 이온 주입 등을 들 수 있다(그러나 이에 제한되지 아니함). 다수의 반도체 소자는 반도체 웨이퍼 상에 정렬되어 제조되고, 그 후 각각 의 반도체 소자로 분리된다.
각 반도체 제조 과정 중, 미립자 오염 및 패턴 결함 등의 결함들이 반도체 소자에 유입될 수 있다. 이러한 결함들은 표본 표면에서 무작위로 발견되거나 또는 표본 상에서 형성된 각 소자 내에서 반복될 수 있다. 예를 들어서, 무작위의 결함들은 제조 환경 내에서 미립자 오염의 예상치 않은 증가 및 반도체 소자의 제조에 사용되는 화학 공정 내 오염의 예상치 않은 증가 등의 경우에 유발될 수 있다. 또한, 결함들은 시간적으로 규칙적 형태로 형성될 수 있으며, 개개의 공정의 한계점 및 다수의 공정들의 상호 작용에 의해 형성될 수 있다. 개개의 공정의 한계점 또는 다수의 공정의 상호 작용에 의해 야기된 결함들은 필름 두께 변화 또는 도즈(dose) 변화에 따른 래터럴 디멘션(lateral dimension) 변화와 같은 결함들을 야기할 수 있다. 이러한 결함들은, 차례로, 두 개의 전도 구조 사이에 브리징되어서 구조 사이에 단락을 형성하는 것과 같은 표본 상에 형성된 반도체 소자에 결함을 야기한다. 예를 들어서, 전체 표본 상에 형성된 각각의 반도체 소자 내에서 반복되는 결함들은 레티클, 또는 마스크 상에서 검출된 오염 또는 결함에 의해서 규칙적으로 유발될 수 있다. 레티클 상의 오염 또는 결함들은 디바이스 패턴을 따라 리소그래피 공정 중 레지스트로 전달된다.
진보된 반도체 소자의 크기가 계속 축소되어감에 따라, 반도체 소자 내의 결함의 존재는 반도체 소자의 성공적인 제조, 또는 수율을 제한한다. 예를 들어서, 리소그래피 중 패턴화된 레지스트에서 재생성된 레티클 결함은 다음의 공정에서 형성되는 반도체 소자 내에서 개회로 또는 폐회로를 유발한다. 반도체 소자의 공정은 많은 복잡한 공정 단계를 포함하기 때문에, 결함에 의해서 야기되는 오류가 시간이 지남에 따라 전체 제조 공정 또는 작동을 통하여 전파된다면, 전체 수율에 미치는 결함의 역효과는 급격히 증가될 것이다.
본 발명의 일 실시 형태는 레티클의 정밀 검사에 의해 생성된 검사 데이터를 기초하여 웨이퍼 상의 뉘상스 결함(nuisance defects)을 식별하는 단계를 포함하는 컴퓨터상에서 구현되는 방법에 관한 것이다. 레티클은 웨이퍼의 정밀 검사 전에 웨이퍼 상에서 패턴을 형성하는데 사용된다. 뉘상스 결함은, 허용되는 레티클 결함으로 결정된 레티클 상의 결함의 의해 웨이퍼 상에 형성될 수 있다. 일 실시 형태에 있어서, 뉘상스 결함은 설계자의 의도에 따른 데이터에 기초하여 허용가능한 레티클 결함으로 결정된 레티클 상의 결함에 의하여 웨이퍼 상에 형성될 수 있다. 또 다른 실시 형태에 있어서, 뉘상스 결함이 허용가능한 레티클 결함으로 결정된 레티클 상의 결함에 의하여 웨이퍼 상에 형성된 것이라면, 본 방법은 허용가능한 레티클 결함이 올바르게 분류되었는지를 결정하는 뉘상스 결함을 분석하는 단계를 포함할 수 있다. 어떤 실시 형태에 있어서, 허용가능한 레티클 결함이 올바르게 분류되지 않았다면, 본 방법은 레티클이 분석되어야 하는지, 재처리되어야 하는지, 또는 처분되어야 하는지를 결정하는 단계를 포함할 수 있다. 또 다른 실시 형태에 있어서, 본 방법은 뉘상스 결함이 웨이퍼 상에서 형성될 반도체 소자의 수율에 영향을 미칠 것인지를 결정하는 단계를 포함할 수 있다.
어떤 실시 형태에 있어서, 본 방법은 웨이퍼 상에서 뉘상스 결함을 실제 결함(actual defects)과 분리하는 단계를 포함할 수 있다. 이러한 실시 형태는 뉘상스 결함이 아닌 실제의 결함을 표현하는 데이터를 처리하는 단계를 또한 포함할 수 있다. 또 다른 실시 형태에 있어서, 본 방법은 웨이퍼의 2차원 맵을 생성하는 단계를 포함할 수 있다. 뉘상스 결함은 하나 이상의 다른 지시자에 의해서 맵에서 다른 결함들과 구별될 수 있다.
또 다른 실시 형태에 있어서, 본 방법은 레티클의 정밀 검사를 수행하는데 사용되는 정밀 검사 시스템으로부터 본 방법을 수행하기 위해 구성된 프로세서로 검사 데이터를 전송하는 단계를 포함할 수 있다. 다른 실시 형태에 있어서, 본 방법은 제조 데이터베이스로부터 컴퓨터상에서 구현되는 본 방법을 수행하기 위해 구성된 프로세서로 검사 데이터를 전송하는 단계를 포함할 수 있다. 이러한 일 실시 형태에서, 검사 데이터를 전송하는 것은 레티클에서 검출된 결함의 좌표와 결함의 이미지를 전송하는 단계를 포함할 수 있다. 또 다른 실시 형태에 있어서, 정밀 검사 데이터가 레티클 상에서 결함의 위치의 좌표를 포함한다면, 본 방법은 결함의 위치의 좌표를 하나 이상의 웨이퍼 상의 뉘상스 결함의 위치의 좌표로 변환하는 단계를 포함할 수 있다. 본 방법은 여기서 기술되는 임의의 방법의 임의의 다른 단계를 포함할 수 있다.
다른 실시 형태는, 레티클의 정밀 검사에 의해 생성된 검사 데이터를 기반으로 뉘상스 결함이 형성될 웨이퍼 상의 위치를 식별하는 단계를 포함하는 컴퓨터상에서 구현되는 방법에 관한 것이다. 일 실시 형태에 있어서, 본 방법은 뉘상스 결함의 위치가 조사되지 않도록 하는 웨이퍼 정밀 검사를 위한 하나 이상의 파라미터들을 선택하는 단계를 또한 포함한다. 다른 실시 형태에 있어서, 본 방법은 뉘상스 결함이 검토되지 않도록 하는 웨이퍼 결함 검출을 위한 하나 이상의 파라미터를 선택하는 단계를 포함한다. 또 다른 실시 형태에 있어서, 본 방법은 뉘상스 결함이 분석되지 않도록 하는 웨이퍼 결함 분석을 위한 하나 이상의 파라미터를 선택하는 단계를 포함한다.
또 다른 실시 형태는 웨이퍼의 서로 다른 영역과 관련된 임계값을 기초로 웨이퍼의 임계 부분을 식별하는 단계를 포함하는 컴퓨터상에서 구현되는 방법에 관한 것이다. 본 방법은 웨이퍼의 임계 부분만 정밀 검사하도록 하는 웨이퍼의 정밀 검사를 위한 파라미터를 선택하는 단계를 또한 포함한다. 어떤 실시 형태에 있어서, 파라미터들은 웨이퍼 상에서 뉘상스 결함이 실제 결함으로 분류되지 않도록 선택될 수 있다. 일 실시 형태에 있어서, 파라미터들은 서로 다른 임계값을 갖는 웨이퍼의 임계 부분이 서로 다른 파라미터로 검사되도록 선택될 수 있다. 또 다른 실시 형태에 따르면, 본 방법은 임계 부분의 임계값에 기초하여 웨이퍼 상의 결함의 분류를 위한 하나 이상의 파라미터를 설정하는 단계를 포함할 수 있다.
또 다른 실시 형태에 있어서, 본 방법은 결함이 위치한 임계 부분의 임계값에 기초하여 웨이퍼 상의 결함의 지시자를 할당하는 단계를 포함할 수 있다. 다른 실시 형태에 있어서, 본 방법은 결함이 위치된 임계 부분의 임계값에 기초하여 웨이퍼 상의 결함의 처리를 결정하는 단계를 포함할 수 있다. 어떤 실시 형태에 있어서, 본 방법은 웨이퍼 상의 결함을 중대한 결함(critical defects) 또는 사소한 결함(non-critical defects)으로 분류하는 것과 중대한 결함 및 사소한 결함에 기초하여 웨이퍼 상에서 수행되는 과정을 분석하는 단계를 포함할 수 있다. 또 다른 실시 형태에 있어서, 본 방법은 웨이퍼 상의 결함을 중대한 결함 또는 사소한 결함으로 분류하는 것과 중대한 결함을 사소한 결함과 분리하여 처리하는 단계를 포함할 수 있다.
다른 실시 형태에 따르면, 본 방법은 결함이 소정의 임계값보다 작은 래터럴 디멘션(lateral dimention)을 갖는다면, 그리고 한 부분에서의 다른 특성이 소정의 임계값보다 더 큰 래터럴 디멘션을 갖는다면, 임계 부분의 한 부분에서 결함을 나타내는 검사 데이터를 버리는 단계를 포함할 수 있다. 다른 실시 형태에 있어서, 본 방법은 한 부분에서 회로의 요소가 소정 양의 여분을 갖는다면, 그리고 한 부분에서의 결함이 소정 밀도 임계값을 초과하지 않는다면, 임계 부분의 일분에서의 결함을 나타내는 검사 데이터를 버리는 단계를 포함할 수 있다.
어떤 실시 형태에 있어서, 본 방법은 레티클에서 검출된 결함 위치의 좌표를 웨이퍼 상의 하나 이상의 결함 위치의 좌표로 변환하는 단계를 포함할 수 있다. 이러한 실시 형태는 레티클에서 검출된 결함의 인쇄 가능성을 분석하는 단계를 또한 포함할 수 있다. 또 다른 이러한 실시 형태에서, 본 방법은 웨이퍼 검사 데이터로부터 웨이퍼 상의 좌표에서 검사 데이터를 제거하는 단계를 포함할 수 있다.
일 실시 형태에서, 본 방법은 웨이퍼의 임계 부분을 표현하는 하나 이상의 2차원 맵을 생성하는 단계를 포함할 수 있다. 정밀 검사는 웨이퍼의 하나의 레벨에서 수행될 수 있다. 일 실시 형태에 있어서, 본 방법은 결함이 위치되는 임계 부분의 임계값과 웨이퍼의 일 레벨의 상위 또는 하위의 적어도 하나의 레이어를 표현하는 데이터에 기초하여 웨이퍼 상의 결함의 임계값을 식별하는 단계를 포함할 수 있다. 또 다른 실시 형태에 있어서, 본 방법은 결함, 하나의 레벨, 및 웨이퍼의 상위 또는 하위 일 레벨의 적어도 하나의 레이어의 3차원 표현을 생성하는 단계를 포함할 수 있다.
또 다른 실시 형태는 웨이퍼의 서로 다른 영역과 관련된 임계값에 기초하여 웨이퍼 결함 재조사를 위한 하나 이상의 파라미터들을 결정하는 단계를 포함하는 컴퓨터상에서 구현되는 방법에 관한 것이다. 일 실시 형태에 있어서, 본 방법은 웨이퍼의 임계 부분에 위치한 결함만을 재조사되도록 하나 이상의 파라미터를 선택하는 단계를 포함할 수 있다. 이러한 일 실시 형태에 있어서, 하나 이상의 파라미터들은 하나 이상의 임계 부분에 대하여 다를 수 있다. 다른 실시 형태에 있어서, 본 방법은 웨이퍼의 서로 다른 영역의 임계값에 대한 정보를 웨이퍼 결함의 재조사를 실행하도록 구성된 도구로 전송하는 단계를 포함할 수 있다.
또 다른 실시 형태는 웨이퍼의 서로 다른 영역과 관련된 임계값에 기초하여 웨이퍼 결함의 분석을 위한 하나 이상의 파라미터들을 결정하는 단계를 포함하는 컴퓨터상에서 구현되는 방법에 관한 것이다. 본 방법은 어떤 실시 형태에서 웨이퍼의 임계 부분에 위치한 결함만이 분석되도록 하는 하나 이상의 파라미터를 선택하는 단계를 포함할 수 있다. 이러한 실시 형태에 있어서, 하나 이상의 파라미터들은 하나 이상의 임계 부분에 대하여 다를 수 있다. 다른 실시 형태에 있어서, 본 방법은 웨이퍼의 서로 다른 영역의 임계값에 대한 정보를 웨이퍼 결함의 분석을 실행하도록 구성된 도구로 전송되는 단계를 포함할 수 있다.
다른 실시 형태는 웨이퍼 상에서 불량 다이를 식별하는 단계를 포함하는 컴퓨터 상에서 구현되는 방법에 관한 것이다. 일 실시 형태에 있어서, 불량 다이를 식별하는 것은 웨이퍼가 완성되는 공정에 사용되는 제조 공정 후에 웨이퍼에서 기능적 검사를 수행하는 단계를 포함할 수 있다. 불량 다이는 소정 영역을 벗어나는 기능성을 갖는 하나 이상의 전기적 요소를 포함할 수 있다. 본 방법은 또한 하나 이상의 전기적인 요소의 설계의 정보 표현과 조합한 웨이퍼의 정밀 검사에 의해서 생성된 데이터에 기초하여 웨이퍼 상의 제 1 결함 부분 및 제 2 결함 부분을 식별하는 단계를 포함할 수 있다. 일 실시 형태에 있어서, 웨이퍼의 정밀 검사에 의해서 생성된 데이터는 제조 공정 중 다른 시간에 수행될 수 있는 웨이퍼의 다중 검사에 의해서 생성된 데이터를 포함할 수 있다. 제 1 결함 부분은 하나 이상의 전기적 요소에 의해서 형성된 소자의 특성을 소정 제한을 벗어나도록 변경할 수 있다. 또한, 본 방법은 제 1 결함 부분에 기초하여 제조 공정의 특성을 결정하는 단계를 포함할 수 있다. 일 실시 형태에 있어서, 이 특성은 제 1 결함 부분의 살상율일 수 있다. 다른 실시 형태에 있어서, 이 특성은 제조 공정의 수율일 수 있다. 어떤 실시 형태에 있어서, 본 방법은 이 특성에 기초하여 제조 공정의 하나 이상의 파라미터들을 변경하는 단계를 포함할 수 있다. 본 방법은 여기서 기술한 방법의 임의의 다른 단계들을 더 포함할 수 있다.
또 다른 실시 형태는 제조 공정 중 웨이퍼의 정밀 검사에 의해서 생성된 데이터에 기초하여 집적회로(IC)의 설계를 변경하는 단계를 포함하는 컴퓨터상에서 구현되는 방법에 관한 것이다. 웨이퍼의 정밀 검사에 의해서 생성된 데이터는 웨이퍼 상에서 검출된 결함에 관한 정보를 포함하며, 또한 결함의 상당 부분은 IC의 하나 이상의 특성을 변경할 수 있는 중대한 결함을 포함한다. 예를 들어서, 본 방법은 설계에 기초한 정밀 검사 중 검출된 중대한 결함과 다른 사소한 결함을 구별하는 단계를 포함할 수 있다. 사소한 결함은 IC의 하나 이상의 특성을 거의 변경하지 않는 결함들이다.
일 실시 형태에 있어서, 설계를 변경하는 것은 피드백 제어 기법을 사용하여 수행될 수 있다. 또 다른 실시 형태에 있어서, 설계를 변경하는 것은 제조 공정 중에 형성되는 중대한 결함의 수를 감소시키기 위하여 IC의 설계를 변경하는 단계를 포함할 수 있다. 다른 실시 형태에 있어서, 본 방법은 적어도 몇몇 중대한 결함이 웨이퍼 상에 형성되도록 하는 제조 공정의 개별적인 처리를 식별하는 단계를 포함할 수 있다. 이러한 일 실시 형태에 있어서, 본 방법은 또한 IC의 설계가 중대한 결함의 형성에 기여하는지를 결정하는 단계를 포함할 수 있다. 그러한 실시 형태는 또한 개별적인 공정 중 형성되는 중대한 결함의 수를 감소시키기 위하여 IC의 설계를 변경하는 단계를 포함할 수 있다. 또 다른 실시 형태에 있어서, 본 방법은 중대한 결함에 기초하여 제조 공정의 수율을 결정하는 단계를 포함할 수 있다. 그러한 상기 실시 형태는 또한 제조 공정의 수율을 증가시키기 위하여 IC의 설계를 변경하는 단계를 포함할 수 있다. 또 다른 실시 형태는 데이터에 기초하여 제조 공정을 변경하는 단계를 포함할 수 있다. 본 방법은 여기서 기술된 방법의 임의의 다른 단계들을 더 포함할 수 있다.
다른 실시 형태는 저장 매체에 관한 것이다. 저장 매체는 IC 설계를 표현하는 데이터를 포함한다. 저장 매체는 또한 IC 제조 공정을 표현하는 데이터를 포함한다. 또한, 저장 매체는 IC 제조 공정 중 웨이퍼 상에서 검출된 결함을 표현하는 결함 데이터를 포함한다. 결함 데이터는 결함의 상당 부분이 IC의 하나 이상의 특성을 변경할 수 있는 중대한 결함을 포함하도록 필터링될 수 있다. 저장 매체는 IC 설계를 표현하는 데이터, IC 제조 공정을 표현하는 데이터, 및 결함 데이터에 기초하여 IC 설계를 변경하는데 사용될 수 있다. 일 실시 형태에 있어서, 저장 매체는 또한 중대한 결함과 IC 설계 사이의 관계를 표현하는 데이터를 포함할 수 있다. 저장 매체는 여기서 기술되는 바와 같이 더 설정될 수 있다.
또 다른 실시 형태는 제조 공정 중 웨이퍼의 정밀 검사에 의해서 생성된 데이터에 기초하여 IC의 하나 이상의 특성을 시뮬레이션하는 단계를 포함하는 컴퓨터상에서 구현되는 방법에 관한 것이다. 일 실시 형태에 있어서, 하나 이상의 특성은 압력 저하, 타이밍 감속, 부분적인 소자 오류, 및 전체적인 소자 오류를 포함한다(그러나 이에 제한되지 않음). 상기 데이터는 웨이퍼 상에서 검출된 결함에 관한 정보를 포함할 수 있다. 일 실시 형태에 있어서, 결함에 관한 정보는 결함 위치의 좌표와 3차원 결함 프로파일을 포함할 수 있다. 결함의 상당 부분은 IC의 하나 이상의 특성을 변경할 수 있는 중대한 결함을 포함한다. 일 실시 형태에 있어서, 본 방법은 또한 설계에 기초한 정밀 검사 중 검출된 중대한 결함과 사소한 결함을 구별하는 단계를 포함할 수 있다. 사소한 결함은 IC의 하나 이상의 특성을 거의 변경하지 않는다. 본 방법은 여기서 기술된 임의의 방법의 임의의 다른 단계들을 더 포함할 수 있다.
다른 실시 형태는 표본의 정밀 검사에 의해서 생성된 데이터에 기초하여 표본 상에서의 패턴의 위치를 결정하는 단계를 포함하는 컴퓨터상에서 구현되는 방법에 관한 것이다. 어떤 실시 형태에 있어서, 패턴의 위치를 결정하는 것은 패턴의 병진 이동, 패턴의 회전, 패턴의 스케일링 또는 이들의 임의의 조합을 포함할 수 있다. 일 실시 형태에 있어서, 표본은 빈 레티클 기판일 수 있다. 다른 실시 형태에 있어서, 표본은 웨이퍼일 수 있다. 어떤 실시 형태에 있어서, 패턴의 위치를 결정하는 것은 표본의 결함의 상당 부분이 패턴과 겹치지 않도록 패턴의 위치를 선택하는 단계를 포함할 수 있다. 또 다른 실시 형태에 있어서, 본 방법은 설계 정보에 기초하여 패턴의 임계 부분을 식별하는 단계를 포함할 수 있다. 그러한 실시 형태에 있어서, 패턴의 위치를 결정하는 것은 표본의 결함의 위치와 관련하여 패턴의 임계 부분의 위치를 결정하는 단계를 포함한다. 또 다른 실시 형태에 있어서, 패턴의 위치를 결정하는 것은 표본 상의 결함의 상당 부분이 패턴의 임계 부분과 겹치지 않도록 패턴의 위치를 선택하는 단계를 포함할 수 있다. 다른 실시 형태에 있어서, 패턴의 위치를 결정하는 것은 표본 상의 결함과 패턴의 임계 부분 사이의 겹치는 양이 소정의 임계값 이하가 되도록 패턴의 위치를 선택하는 단계를 포함할 수 있다.
또 다른 실시 형태에 있어서, 만약 표본이 레티클이라면, 본 방법은 레티클 상의 결함과 패턴의 임계 부분 사이의 겹치는 양을 결정하는 단계를 포함할 수 있다. 그러한 실시 형태는 또한 레티클에 노출된 웨이퍼 상에서 생성될 수 있는 중대한 결함의 수를 추정하는 단계를 포함할 수 있다. 또 다른 실시 형태에 있어서, 표본이 레티클이라면, 본 방법은 좌표계에 대한 패턴의 위치에 기초하여 웨이퍼 또는 노출 도구를 구비한 레티클의 정렬을 결정하는 단계를 포함할 수 있다. 본 방법은 여기서 기술된 임의의 방법의 임의의 다른 단계들을 더 포함할 수 있다.
또 다른 실시 형태는 레티클 상에서 검출되는 결함의 설계상 중요성을 결정하는 단계를 포함하는 컴퓨터상에서 구현되는 방법에 관련된 것이다. 설계상 중요성은 결함이 레티클의 설계에 얼마나 영향을 주는지를 측정하는 것이다. 본 방법은 또한 결함의 리소그래픽 중요성을 결정하는 단계를 포함한다. 리소그래픽 중요성은 레티클을 사용하는 리소그래피 공정에 의해서 패턴화된 웨이퍼에 결함이 얼마나 영향을 주는지를 측정하는 것이다. 또한, 본 방법은 설계상 중요성 및 리소그래픽 중요성에 기초하여 결함의 전체적인 중요성을 결정하는 단계를 포함할 수 있다. 전체적인 중요성은 리소그래픽과 설계상 중요성, 리소그래픽 중요성만, 설계상 중요성만, 및 중요하지 않은 것으로 구성된 그룹으로부터 선택될 수 있다.
일 실시 형태에 있어서, 본 방법은 레티클의 서로 다른 영역의 설계상 중요을 결정하는 단계를 포함할 수 있다. 그러한 실시 형태에 있어서, 결함의 설계상 중요성을 결정하는 것은 결함이 위치된 레티클 상의 영역의 설계상 중요성에 기초할 수 있다. 또 다른 실시 형태에 있어서, 설계상 중요성을 결정하는 것은 결함을 표현하는 데이터와 임계값을 비교하는 것 및 데이터가 임계값보다 큰 경우 결함이 설계상 중요성을 가지는 단계를 결정하는 단계를 포함할 수 있다. 어떤 실시 형태에 있어서, 임계값은 레티클의 결함의 위치에 따라 달라질 수 있다.
일 실시 형태에 있어서, 본 방법은 레티클의 서로 다른 영역의 리소그래픽 중요성을 결정하는 단계를 포함할 수 있다. 그러한 일 실시 형태에 있어서, 결함의 리소그래픽 의미를 결정하는 것은 결함이 위치된 레티클 상의 영역의 리소그래픽 중요성에 기초할 수 있다. 다른 실시 형태에 있어서, 결함의 리소그래픽 중요성을 결정하는 것은 결함을 표현하는 데이터와 임계값을 비교하는 것과 데이터가 임계값보다 클 경우 결함이 리소그래픽 중요성을 가지는 것으로 결정하는 단계를 포함할 수 있다. 어떤 실시 형태에 있어서, 임계값은 레티클의 결함의 위치에 따라 달라질 수 있다.
또 다른 실시 형태에 있어서, 본 방법은 레티클의 서로 다른 영역의 전체적인 중요성를 결정하는 단계를 포함할 수 있다. 그러한 일 실시 형태에 있어서, 본 방법은 서로 다른 영역의 전체적인 중요성에 기초하여 레티클의 서로 다른 영역을 제조하는데 사용되는 공정의 하나 이상의 파라미터들을 결정하는 단계를 포함할 수 있다. 또 다른 실시 형태에 있어서, 본 방법은 서로 다른 영역의 전체적인 중요성에 기초하여 레티클의 서로 다른 영역을 정밀 검사하는데 사용되는 공정의 하나 이상의 파라미터들을 변경하는 단계를 포함할 수 있다. 또 다른 실시 형태에 있어서, 본 방법은 서로 다른 영역의 전체적인 중요성에 기초하여 레티클을 수리하는데 사용되는 공정의 하나 이상의 파라미터들을 변경하는 단계를 포함할 수 있다. 이러한 방식으로, 레티클을 제조하고, 정밀 검사하고, 또는 수리하는데 사용되는 공정은 또 다른 영역에서의 공정의 하나 이상의 파라미터들과는 다른 하나의 다른 영역에서 하나 이상의 파라미터들을 가질 수 있다.
어떤 실시 형태에 있어서, 본 방법은 결함의 전체적인 중요성에 기초하여 결함을 수리하는데 사용되는 공정의 하나 이상의 파라미터들을 결정하는 단계를 포함할 수 있다. 레티클 상의 서로 다른 결함을 수리하는데 사용되는 하나 이상의 파라미터들은 서로 다를 수 있다. 또 다른 실시 형태에 있어서, 본 방법은 결함의 전체적인 중요성에 기초하여 레티클의 공정을 결정하는 단계를 포함할 수 있다. 이 공정은 레티클 제거, 레티클 수리, 또는 레티클 세척을 포함할 수 있다.
다른 실시 형태에 있어서, 본 방법은 결함의 시각적 표현을 생성하는 단계를 포함할 수 있다. 이 시각적 표현은 결함의 전체적인 중요성를 지시하는 결함에 할당된 하나 이상의 지시자를 포함할 수 있다. 다른 실시 형태에 있어서, 본 방법은 레티클 상에서 개별적인 영역의 시각적 표현을 생성하는 단계를 포함할 수 있다. 그러한 시각적인 표현은 개별적인 영역의 전체적인 중요성를 지시하는 개별적인 영역에 할당된 지시자를 포함할 수 있다. 본 방법은 여기서 기술되는 임의의 방법의 다른 임의의 단계들을 더 포함할 수 있다.
또 다른 실시 형태는 여기서 기술된 컴퓨터상에서 구현되는 방법들을 수행하기 위한 컴퓨터 시스템상에서 실행가능한 프로그램 명령어를 포함하는 캐리어 매체에 관한 것이다. 또 다른 실시 형태는 여기서 기술된 컴퓨터상에서 구현되는 방법들을 수행하도록 구성되는 시스템에 관한 것이다. 예를 들어서, 상기 시스템은 여기서 기술된 하나 이상의 컴퓨터상에서 구현되는 방법을 수행하기 위한 프로그램 명령어를 실행하도록 구성된 프로세서를 포함할 수 있다. 일 실시 형태에 있어서, 이 시스템은 독자적인 시스템일 수 있다. 또 다른 실시 형태에 있어서, 이 시스템은 정밀 검사 시스템의 일 부분이거나 이에 결합될 수 있다. 다른 실시 형태에 있어서, 이 시스템은 결함 재조사 시스템의 일 부분이거나 이에 결합할 수 있다. 또 다른 실시 형태에 있어서, 이 시스템은 제조 데이터베이스와 결합할 수 있다. 예를 들어서, 이 시스템은 선, 케이블, 무선 전송 경로, 및/또는 네트워크와 같은 전송 매체에 의해서 정밀 검사 시스템, 재조사 시스템, 또는 제조 데이터베이스에 결합될 수 있다. 상기 전송 매체는 "유선" 및 "무선" 부분을 포함할 수 있다.
본 발명의 장점은 다음에서 상세하게 기술되는 바람직한 실시예와 첨부된 도면을 참조하여 명백해 질 것이다.
도 1은 레티클 정밀 검사 데이터에 기초하여 웨이퍼 상의 뉘상스 결함을 식별하는 단계를 포함하는 컴퓨터상에서 구현되는 방법의 일 실시예를 설명하는 흐름도이다.
도 2는 제조 데이터베이스 및/또는 상기에서 기술한 컴퓨터상에서 구현되는 방법을 수행하도록 구성된 프로세서와 결합한 정밀 검사 시스템을 설명하는 도식적인 다이아그램이다.
도 3a 내지 도 3d는 집적회로(IC)를 위한 개별적인 레이어가 웨이퍼 상에서 "무관심 영역"을 식별하기 위하여 조작되는 방법의 일례를 설명하는 도식적인 다이아그램이다.
도 4는 레티클 데이터와 조합되어 웨이퍼 정밀 검사 데이터를 분석하는 것에 의해서 웨이퍼 상의 결함을 검출하는 단계를 포함하는 컴퓨터상에서 구현되는 방법의 일 실시예를 설명하는 흐름도이다.
도 5는 제조 공정을 분석하기 위하여 선택적으로 결함 정보를 사용하기 위한 컴퓨터상에서 구현되는 방법의 일 실시예를 설명하는 흐름도이다.
도 6은 웨이퍼 상에서 검출된 결함의 선택된 부분에 기초하여 IC의 설계를 변경하기 위한 컴퓨터상에서 구현되는 방법의 일 실시예를 설명하는 흐름도이다.
도 7은 IC 설계의 제조가능성(manufacturability)를 증가시키기 위하여 IC 설계를 변경하는데 사용할 수 있는 저장 매체의 일 실시예를 설명하는 도식적인 다이아그램이다.
도 8은 결함 데이터에 기초하여 IC의 하나 이상의 특성을 시뮬레이션하기 위한 컴퓨터상에서 구현되는 방법의 일 실시예를 설명하는 흐름도이다.
도 9는 결함 데이터에 기초하여 표본 상에서의 패턴의 위치를 결정하는 단계를 포함하는 컴퓨터상에서 구현되는 방법의 일 실시예를 설명하는 흐름도이다.
도 10은 결함의 중요성를 결정하기 위한 컴퓨터상에서 구현되는 방법의 일 실시예를 설명하는 흐름도이다.
도 11은 레티클 상의 결함들이 다른 중요성의 범주에 들어갈 수 있는 방법을 설명하는 개념적인 다이아그램이다.
본 발명은 다양한 변형과 대체 형상들이 가능하지만, 여기에서는 특정 실시예들을 도면에 예시적으로 도시하고 상세히 기술한다. 도면은 축척에 따라 도시된 것이 아니다. 이하의 도면과 상세한 설명은 본 발명을 특정 형태로 제한하기 위한 것이 아니며, 본 발명은 첨부된 청구항에 의해서 한정되는 바와 같은 본 발명의 개념과 범위 내에서 모든 변형, 균등물 및 대체물을 포함한다.
"웨이퍼(wafer)"라는 용어는 일반적으로 반도체 또는 비반도체 물질로 형성된 기판을 말한다. 그러한 반도체 또는 비반도체 물질의 예로는 단층결정 실리콘, 갈늄 비소, 및 인듐 인화물을 들 수 있다(그러나 이에 제한되지 아니함). 그러한 기판은 반도체 제조 설비에서 공통적으로 발견되며 처리될 수 있다.
웨이퍼는 오염이 없는 웨이퍼와 같은 기판만을 포함할 수 있다. 달리, 웨이퍼는 기판 상에 형성될 수 있는 하나 이상의 레이어를 포함할 수 있다. 예를 들어서, 그러한 레이어들은 레지스트, 유전체, 및 도전체를 포함할 수 있다(그러나 이에 제한되지 아니함). 레지스트(resist)는 광학적인 리소그래피 기법, e-빔 리소그래피 기법, 또는 X-레이 리소그래피 기법에 의해서 패턴화될 수 있는 레지스트를 포함할 수 있다. 유전체의 예는 실리콘 유전체, 실리콘 질화물, 실리콘 산화질화물, 및 티타늄 질화물을 포함하는(그러나 이에 제한되지 아니함). 유전체의 또 다른 예는 Applied Materials,Inc.(Santa Clara, California)로부터 상업적으로 통용되는 Black DiamondTM 및 Novellus Systems,Inc.(San Jose, California)로부터 상업적으로 통용되는 CORALTM과 같은 "low-k" 유전체 물질, "xerogels"과 같은 "ultra-low k" 유전체 물질, 및 탄타늄 펜토사이드와 같은 "high-k" 유전체 물질을 포함한 다. 또한, 도전체의 예는 알루미늄, 폴리실리콘, 및 구리를 포함할 수 있다(그러나 이에 제한되지 아니함).
웨이퍼 상에 형성된 하나 이상의 레이어들은 패턴화되거나 또는 패턴화되지 않을 수 있다. 예를 들어서, 웨이퍼는 반복적인 패턴 특성을 갖는 많은 수의 다이들을 포함할 수 있다. 물질의 이러한 레이어의 형성 및 공정은 결국 완성된 반도체 소자가 형성되도록 할 수 있다. 이와 같이, 웨이퍼는 완전한 반도체 소자의 모든 레이어가 형성되지 않은 기판 또는 완전한 반도체 소자의 모든 레이어가 형성되는 기판를 포함할 수 있 수 있다.
"레티클(reticle)" 또는 "마스크(mask)"는 일반적으로 패턴으로 형성되고 거의 불투명한 영역 및/또는 부분적으로 불투명한 영역을 포함하는 거의 투명한 기판으로 정의된다. 예를 들어서, 기판은 수정과 같은 유리 물질을 포함할 수 있다. 레티클은 레티클 상의 패턴이 레지스트로 전송될 수 있도록 리소그래피 공정의 노출 단계 중 레지스트로 덮인 웨이퍼 위에 배치될 수 있다. 예를 들어서, 레티클의 거의 불투명한 영역은 그 아래에 놓인 레지스트의 영역이 에너지원에 노출되지 않도록 보호할 수 있다.
상기에서 사용한 바와 같이, "설계자의 의도에 따른 데이터(designer intent data)"라는 용어 "설계 정보(design information)"와 같은 의미로 사용된다. 또한, 여기서 몇몇 실시예가 집적회로와 관련하여 기술되지만, 이러한 실시예들은 마이크로전기기계(MEMS) 소자 또는 이와 유사한 것과 같은 다른 반도체 소자에 유사하게 적용될 수 있을 것이다. 또한, 여기서 "집적회로(integrated circuit)"라는 용어는 "반도체 소자(semiconductor device)"와 같은 의미로 사용된다.
이제 도면으로 돌아와서, 각 도면에 도시된 단계는 각 방법의 실행에 불가결한 것은 아니다. 각 도면에 설명된 임의의 방법으로부터 하나 이상의 단계들이 제거되거나 또는 첨가될 수 있으며, 또한 본 방법들은 이러한 실시예들의 범위 내에서 여전히 실행될 수 있다. 도 1은 레티클의 정밀 검사에 의해서 생성된 정밀 검사 데이터에 기초하여 웨이퍼 상의 뉘상스 결함들을 식별하는 단계를 포함하는 컴퓨터상에서 구현되는 방법을 설명한 흐름도이다. 도 1에서 설명된 방법은 설계자의 의도에 따른 데이터를 사용함으로써 향상된 웨이퍼 정밀 검사, 웨이퍼 결함 분류, 웨이퍼 결함 재조사, 및 웨이퍼 결함 분석을 제공한다.
도 1에 도시된 바와 같이, 본 방법은 단계 10과 같이 레티클의 정밀 검사에 의해서 생성된 검사 데이터를 획득하는 단계를 포함할 수 있다. 검사 데이터를 획득하는 단계는 레티클을 정밀 검사하는 것을 포함할 수 있다. 어떤 실시예에 있어서, 검사 데이터를 획득하는 단계는 레티클을 정밀 검사하는데 사용되는 정밀 검사 시스템으로부터 검사 데이터를 얻는 것을 포함할 수 있다. 다른 실시예에 있어서, 정밀 검사 데이터를 획득하는 단계는 제조 데이터베이스로부터 정밀 검사 데이터를 얻는 것을 포함할 수 있다. 제조 데이터베이스는 도구 히스토리, 웨이퍼 히스토리, 및 레티클 히스토리와 같은 제조 중 수행되는 임의의 공정과 관련된 정보를 포함할 수 있다. 제조 데이터베이스는 전체적인 제조 관리 시스템에서 사용될 수 있는 임의의 데이터 세트를 또한 포함할 수 있다. 이러한 시스템의 예는 PCT 공개 No. WO 99/59200(Lamey 등)에 설명되어 있으며, 이는 여기서 참조문헌으로 사용될 수 있 다. 상기 데이터는 본 방법이 수행되도록 구성된 프로세서 또는 제조 데이터베이스로 전송되기 전에 정밀 검사 시스템과 연결된 프로세서에 의해서 처리될 수 있다. 또한, 또는 선택적으로, 상기 데이터는 본 방법을 수행하도록 구성된 프로세서에 전송된 후에 처리될 수 있다.
도 2의 개략적 다이아그램에 도시된 바와 같이, 예를 들어서, 정밀 검사 시스템(12)은 레티클을 검사하기 위하여 사용될 수 있다. 이러한 방식으로, 정밀 검사 시스템은 레티클의 정밀 검사 중 검사 데이터를 생성할 것이다. 도 2에 도시된 정밀 검사 시스템(12)의 각 구성 요소는 이미 알려져 있으며, 따라서 여기서는 더 이상 설명하지 않는다. 레티클 정밀 검사 시스템의 일 구성이 도 2에 도시되어 있으나, 정밀 검사 시스템은 이미 알려진 임의의 레티클 정밀 검사 시스템을 포함할 수 있다. 적절한 정밀 검사 시스템의 예는 KLA-Tencor사(San Jose, California)에 의하여 유통되는 SL3UV 시스템 및 TeraStar 시스템을 포함한다. 또한, 정밀 검사 시스템은 공중 영상(aerial imaging) 기초 레티클 정밀 검사 시스템일 수 있다. 검사 데이터는 상기 정밀 검사 시스템에 연결된 프로세서(14)에 의해 수신된다. 몇몇의 실시예에 있어서, 프로세서(14)는 상기 정밀 검사 시스템에 통합될 수 있다. 그 후, 데이터는 상기 프로세서(14)에서 본 방법을 수행하도록 구성된 프로세서(16)로 전송된다. 몇몇의 실시예에 있어서, 상기 프로세서(16)는 영상 컴퓨터(image computer)일 수 있다. 또한, 상기 프로세서(16)는 이미 알려진 임의의 적절한 프로세서를 포함할 수 있다. 다른 실시예에 있어서, 정밀 검사 데이터는 상기 프로세서(14)로부터 제조 데이터베이스(18)로 전송된다. 따라서, 데이터는 제조 데이터베이 스에서 프로세서(16)로 전송된다. 상기 임의의 실시예에 있어서, 데이터는 상기 두 개의 프로세서에 의해 사용되거나 또는 해석되는 공용 데이터 구조(KLA-Tencor 사로부터 상업적으로 이용가능한 KLAREF 등)를 구비한 파일로서 전송될 수 있다.
정밀 검사 시스템(12), 프로세서(14 및 16), 및 제조 데이터베이스(18)는, 도 2에 도시된 바와 같이, 선, 케이블, 무선 통신 경로, 및/또는 네트워크와 같은 전송 매체에 의해 연결된다. 전송 매체는 "유선" 및 "무선" 부분을 포함할 수 있다. 몇몇 실시예에 있어서, 프로세서(16)는 웨이퍼 정밀 검사 시스템(도시되지 않음) 내에 통합될 수 있다. 다른 실시예에 있어서, 프로세서(16)는 독자적인 프로세서일 수 있다. 상기 두 개의 실시예에 있어서, 프로세서(16)는 웨이퍼의 정밀 검사에 의해서 생성된 데이터를 수신하도록 웨이퍼 정밀 검사 시스템에 연결될 수 있다. 다른 실시예에 있어서, 프로세서(16)는 제조 데이터베이스(18)로부터 웨이퍼 정밀 검사 데이터를 수신할 수 있다. 몇몇 실시예에 있어서, 프로세서(16)로 전송되는 데이터는 레티클 상에서 검출된 결함의 좌표 및 결함의 이미지를 포함할 수 있다.
전통적으로, 집적회로(IC) 설계와 IC 제조는 중첩이 최소화 되도록 작용을 현저하게 분리하고 있다. 그러나, 오늘날의 공지의 제조 기술은 상기 두 작용 간의 실질적 상호작용을 요구한다. 대부분의 이러한 공동 작업이 이루어지는 곳은 IC 설계자로부터 개요가 물리적으로 형성되고 라우팅되는 TCAD 레이아웃 단계이다. 보통 "제조가능성의 설계(DFM)"로 언급되는 이러한 공동 작업은 웨이퍼 정밀 검사에 대해서 많은 문제를 야기한다. 그러나, 여기서 설명된 본 방법들은 이러한 문제들을 많은 부분 해결한다.
예를 들어서, 도 1에 도시된 바와 같이, 레티클의 정밀 검사에 의해서 생성된 정밀 검사 데이터(10)는, 단계 22에 도시된 바와 같이, 레티클 상의 허용 가능한 결함을 결정하기 위하여 설계자가 의도하는 데이터(20)와 조합되어 사용된다. 설계자가 의도한 데이터는 레티클의 서로 다른 형태의 영역, 레티클 상에서 서로 다른 형태의 특성, 및/또는 레티클 상에서 서로 다른 부분의 특성을 식별하기 위한 지시자를 포함할 수 있다. 서로 다른 형태의 영역, 특성, 또는 부분 특성은, 예를 들어서, 여기서 더 자세하게 설명되는 것처럼 임계 및 비 임계 영역, 특성, 또는 부분 특성을 포함할 수 있다. 지시자는 IC 설계로부터 생성되는 회로 패턴 데이터베이스에 의존하여 변할 수 있다. IC 설계는 전자회로 설계 자동화(EDA), 컴퓨터 보조 설계(CAD), 및 다른 IC 설계 소프트웨어와 같은 공지 기술로 알려진 임의의 방법 또는 시스템을 사용하여 개발될 수 있다. 이러한 방법 및 시스템은 IC 설계로부터 회로 패턴 데이터베이스를 생성하기 위하여 사용될 수 있다. 회로 패턴 데이터베이스는 IC의 다양한 레이아웃을 위한 대다수의 레이아웃을 표현하는 데이터를 포함한다. 따라서, 회로 패턴 데이터베이스 내의 데이터는 대다수의 레티클을 위한 레이아웃을 결정하기 위하여 사용될 수 있다. 레티클의 레이아웃은 일반적으로 레티클 상의 패턴에서 특성을 정의하는 많은 다각형을 포함한다. 각 레티클은 IC의 다양한 레이어들 중 하나를 제조하기 위하여 사용된다. IC의 레이어들은, 예를 들어서, 반도체 기판 내의 접합점 패턴, 게이트 유전체 패턴, 게이트 전극 패턴, 내부 레벨의 유전체 내의 접점 패턴, 및 금속 레이어 내의 상호 연결 패턴을 포함할 수 있다.
회로 패턴 데이터베이스는 상기한 바와 같이 지시자를 포함할 수 있다. 상기 지시자는, 예를 들어서, 레티클 내의 영역, 특성, 또는 부분 특성의 서로 다른 형태와 관련된 플래그 또는 태그를 포함할 수 있다. 그러나, 지시자는 영역, 특성, 또는 부분 특성의 일 형태를 다른 형태로부터 구분할 수 있는 임의의 표시자를 포함할 수 있다. 레티클 내의 각각의 영역, 특성, 또는 부분 특성, 또는 단지 몇몇 영역, 특성, 또는 부분 특성은 지시자와 관련될 수 있다. 레티클의 레이아웃을 표현하는 회로 패턴 데이터베이스 내의 데이터는 지시자를 표현하는 회로 패턴 데이터베이스 내의 데이터와 분리될 수 있다. 또한, 서로 다른 형태의 지시자는 회로 패턴 데이터베이스 내에서 분리될 수 있다. 예를 들어서, 레티클 내의 회로 패턴 데이터베이스는 임계 영역, 특성, 또는 부분 특성을 위한 지시자를 포함하는 제 1 데이터 세트 및 레티클 내의 비 임계 영역, 특성, 또는 부분 특성을 위한 지시자를 포함하는 제 2 데이터 세트를 포함할 수 있다. 선택적으로, 서로 다른 지시자들은 단일 데이터 세트 내에 조합될 수 있다. 지시자와 레티클의 레이아웃을 표현하는 데이터는 정밀 검사 시스템 또는 다른 프로세서와 연결된 프로세서에 의해서 판독 가능한 임의의 형태를 구비할 수 있다. 예를 들어서, 상기 데이터는 특성과 관련된 레티클 내에서 하나 이상의 특성과 공간적인 위치를 포함하는 파일 또는 다른 판독가능한 데이터를 포함할 수 있다. 각 특성은 또한 여기서 기술한 바와 같이 하나 이상의 다각형 또는 다른 형상을 포함할 수 있으며, 레티클 내의 공간적인 위치는 또한 각각의 다각형 또는 형상과 관련될 수 있다. 따라서, 상기 데이터는 레티클을 제조하는데 사용이 가능하다.
레티클의 정밀 검사를 위하여 사용되는 설계자의 의도에 따른 데이터 및 방법의 또 다른 예가 미국 특허 No.6,529,621(Glasser 등) 및 PCT 출원 No. WO 00/36525(Glasser 등)에 설명되어 있으며, 이는 여기서 참조 문헌으로 사용될 수 있다. 여기서 기술되는 시스템 또는 방법은 Glasser 등에 의해서 설명된 요소 또는 단계들을 또한 포함할 수 있다. 설계자의 의도에 따른 데이터는 웨이퍼 정밀 검사 시스템, 결함 재조사 도구, 및/또는 결함 분석 장치의 프로세서로 직접 공급될 수 있다. 일 예에 있어서, 설계자의 의도에 따른 데이터는 웨이퍼 정밀 검사기, 결함 재조사 도구, 및/또는 결함 분석 장치의 프로세서로 상기에서 기술한 전송 매체를 통하여 직접 전달된다. 분석 장치의 일 예는 KLA-Tencor 사에서 상업적으로 허용된 Klarity 결함 상품이다. Klarity 결함 상품은 웨이퍼 정밀 검사기로부터 얻은 데이터의 오프라인 분석을 제공한다.
몇몇의 레티클은 위상 이동 또는 광학 근접 보정(OPC) 특성을 포함한다. 일 실시예에 있어서, 본 방법은 웨이퍼 상에서 상기 레티클의 프린트 가능성을 시뮬레이팅하는 단계를 포함한다. 상기 시뮬레이션은 KLA-Tencor 사에서 허용된 PROLITH와 같은 시뮬레이션 프로그램, 또는 공지의 적절한 시뮬레이션 프로그램을 사용하여 수행될 수 있다. 또한, 본 방법은 시뮬레이션 결과와 설계자의 의도에 따른 데이터에 기초하여 레티클의 중대한 결함 및 사소한 결함을 식별하는 단계를 포함할 수 있다. 또 다른 실시예에 있어서, 본 방법은 레티클을 표현하는 데이터로부터 위상 이동 또는 OPC 특성을 제거하는 단계를 포함할 수 있다. 위상 이동 또는 OPC 특 성은 PROLITH와 같은 시뮬레이션 프로그램을 사용하여 제거할 수 있다. 따라서, 설계자의 의도에 따른 데이터는 레티클 상의 사소한 결함을 식별하고 또한 레티클 상의 사소한 결함을 선택적으로 필터링하기 위하여 사용될 수 있다. 레티클 데이터로부터 위상 이동 및 OPC 특성을 제거하는 것은 레티클 상의 중대한 결함 및 사소한 결함을 식별하는 단계를 간소화할 수 있다.
허용 가능한 결함은 레티클의 비 임계 부분에 위치된 레티클 상의 결함으로 식별된다. 몇몇 예제에 있어서, 허용 가능한 결함은 테스트 구조와 같은 레티클 상의 비 임계 특성에 근접하여 위치하는 결함으로 식별된다. 또한, 하용 가능한 레티클 결함들은 소정의 래터럴 디멘션 범위 또는 소정의 래터럴 디멘션 임계값보다 작은 래터럴 디멘션을 갖는 결함으로 식별된다. 선택적으로, 허용 가능한 레티클 결함은 특성이 소정의 범위를 벗어나도록 위상 및 전도와 같은 레티클의 특성을 변경하지 못하는 레티클 결함으로 식별된다. 다른 예제에 있어서, 허용 가능한 레티클 결함은 레티클과 함께 노출된 웨이퍼 상에 프린팅되지 않는 결함으로 식별된다. 선택적으로, 허용 가능한 레티클 결함은 패턴이 소정 범위를 벗어난 하나 이상의 특성을 갖지 못하도록 레티클과 함께 노출된 웨이퍼 상에 프린팅되는 패턴을 변경하지 못하는 레티클 상의 결함으로 식별된다. 예를 들어서, 허용 가능한 결함은 웨이퍼 상에 프린팅된 특성의 래터럴 디멘션을 변경할 수 있으나, 래터럴 디멘션의 허용가능한 영역을 벗어나도록 래터럴 디멘션을 변경하지는 못하는 레티클 결함일 수 있다.
일반적으로, 허용 가능한 레티클 결함은 레티클의 특성, 레티클의 임계 영 역, 웨이퍼 상의 패턴, 또는 소정의 범위를 벗어난 특성과 같은 웨이퍼의 임계 영역을 변경하지 못하는 레티클 상에서 발견되는 임의의 결함일 수 있다. 이러한 방식으로, 레티클 상의 허용 가능한 결함은 제조를 위한 레티클을 해제하기 전에 수리하지 않을 수 있다. 허용 가능한 레티클 결함을 묵인하는 것은 웨이퍼 상에서 반복적으로 프린팅되는 결함들에 유발할 것이다. 따라서, 허용 가능한 레티클 결함들은 프린팅된 패턴이 "이상적인" 패턴으로부터 벗어나도록 레티클 내에서 웨이퍼 상에 프린팅되는 패턴을 변경할 수 있다. 이와 같이, 허용 가능한 레티클 결함들에 의해 기인되는 프린팅된 웨이퍼 상의 패턴의 변경은 웨이퍼의 정밀 검사 중 웨이퍼 상의 결함들로 식별될 수 있다. 웨이퍼 정밀 검사 시스템은 이러한 결함들을 표시한다(일반적으로 이들은 행렬 또는 무작위의 검출 모드에서의 차이로 나타나기 때문). 동시에, 사용자의 관심을 끄는 웨이퍼 상에서 반복되는 다른 결함들이 존재할 수 있다. 따라서, 웨이퍼 정밀 검사 공정에서, 많은 수의 반복되는 결함들이 발견되며, 상기 결함 중 몇몇은 "뉘상스 결함들(nuisance defects)"이 될 수 있으며, 사용자들은 결함 분류 및 재조사 과정에서 상기 반복되는 결함들을 분석하여야만 한다. 이러한 방식으로, 설계자가 의도하는 원리를 사용하기 위하여 웨이퍼 정밀 검사 공정을 적용하지 않고 사용자의 의도에 따른 데이터를 레티클 정밀 검사에 적용하는 것은 웨이퍼 정밀 검사, 결함 분류 및 재조사에 대한 실제의 문제를 일으킬 것이다. 결과적으로, 웨이퍼 정밀 검사 결과는 허용 가능한 레티클 결함들로부터 야기되는 허용 가능한 웨이퍼 결함에 의해서 왜곡될 수 있다. 또한, 결함 분류 및 재조사의 정확성 및 효율은 현저하게 감소될 수 있다. 그러나, 여기서 기술되는 방 법은 바람직하게는, 어떤 결함들이 "중대한 결함"인지 어떤 결함들이 단순한 뉘상스 결함인지를 결정하는 방법을 제공한다. 이러한 방식으로, 여기서 기술된 본 방법은 웨이퍼 정밀 검사 시스템 또는 프로세서에서 허용 가능한 레티클 결함들에 의해서 야기되는 많은 수의 잘못된 결함들로 넘쳐나는 것을 방지한다. 따라서, 여기서 기술된 방법은 더 명확하게 분석되고 활용될 수 있는 웨이퍼 정밀 검사 결과를 제공한다.
여기서 사용되는 바와 같이, "뉘상스 결함(nuisance defects)"이라는 용어는 일반적으로 웨이퍼 상에 형성된 패턴을 변경하지 못하여 패턴으로부터 형성된 전기 요소가 소정 범위 내의 하나 이상의 특성을 갖도록 하는 웨이퍼 상의 결함들을 말한다. 반면에, 여기서 사용되는 바와 같이, "중대한 결함(critical defects)"이라는 용어는 일반적으로 웨이퍼 상에 형성된 패턴을 변경하여 패턴으로부터 형성된 전기 요소가 소정 범위를 벗어난 하나 이상의 특성을 갖도록 하는 웨이퍼 상의 결함을 말한다. 몇몇 실시예에 있어서, 중대한 결함은 결함에 의해서 영향을 받는 패턴화된 웨이퍼 상의 결함 또는 특성을 패턴화된 웨이퍼를 위한 설계 제한과 비교함으로써 뉘상스 결함 또는 "사소한 결함(non-critical defects)"과 구별된다. 중대한 결함은 패턴화된 웨이퍼를 변경하는 설계 제한을 벗어난 하나 이상의 특성을 갖도록 하는 결함들로 분류된다.
본 방법은 또한, 단계 26에 보인 바와 같이, 레티클을 사용하여 웨이퍼를 패턴화하는 단계를 포함한다. 웨이퍼를 패턴화하는 단계는 일반적으로 웨이퍼 상에서 레지스트의 레이어를 형성하는 것을 포함한다. 상기와 같이 형성된 웨이퍼 및 레지 스트의 레이어는 노출 도구에 위치된다. 상기 노출 도구는 일반적으로 레티클을 통하여 그리고 레지스트 내로 광을 통하게 함으로써 레지스트의 레이어를 노출시킨다. 상기 노출 도구는 스캔닝 영사 시스템 또는 "스테퍼(stepper)"라 불리는 단계-및-반복 시스템일 수 있다. 상기 노출 도구는 Nikon, ASM Lithography, Canon, 또는 Integrated Solutions,Inc. 등에 의해 상업적으로 이용가능한 도구와 같은 공지의 임의의 노출 도구를 포함할 수 있다. 레지스트가 노출된 후에, 웨이퍼는 레지스트의 일 부분이 제거되도록 개선된다. 레지스트의 남은 부분은 웨이퍼 상에서 패턴을 형성한다.
본 방법은, 단계 28에서 보인 바와 같이, 웨이퍼를 정밀 검사하는 단계를 더 포함한다. 웨이퍼는 공지의 임의의 방법을 사용하여 정밀 검사될 수 있다. 예를 들어서, 웨이퍼는 입사각의 빗각으로 웨이퍼를 비추는 것에 의해서 또한 웨이퍼로부터 분산된 광을 검출함으로써 정밀 검사될 수 있다. 선택적으로, 또는 이에 더하여, 웨이퍼는 웨이퍼로부터 거울과 같이 반사된 광을 검출함으로써 정밀 검사될 수 있다. 또한, 웨이퍼는 광학 기법 또는 e-빔 정밀 검사 기법과 같은 비광학 기법을 사용하여 정밀 검사될 수 있다. 적합한 정밀 검사 시스템의 예는 KLA-Tencor 사로부터 허용된 2351 시스템, AIT XP 시스템, AIT TFH 시스템, eS25 시스템, Surfscan SPI 시스템, Viper 2401 시스템, 및 VIper 2430 시스템을 포함한다. 몇몇 실시예에 있어서, 본 방법은 웨이퍼를 정밀 검사하는 단계를 포함하지 않을 수 있다. 그러한 실시예에 있어서, 본 방법은 웨이퍼 정밀 검사 시스템 또는 제조 데이터베이스로부터 웨이퍼 정밀 검사 데이터를 획득하는 단계를 포함할 수 있다. 웨이퍼 정밀 검사 데이터는, 도 2에 도시된 바와 같이, 웨이퍼 정밀 검사 시스템 또는 제조 데이터베이스로부터 획득된다.
또한, 본 방법은, 단계 30에 보인 바와 같이, 웨이퍼 상의 뉘상스 결함을 식별하는 단계를 포함한다. 뉘상스 결함은 웨이퍼를 정밀 검사하기 전에 웨이퍼 상에서 패턴을 형성하는데 사용된 레티클의 정밀 검사에 의해서 생성된 정밀 검사 데이터에 기반하여 식별될 수 있다. 예를 들어서, 뉘상스 결함은 허용 가능한 레티클 결함으로 결정된 레티클 상의 결함의 결과로서 웨이퍼 상에 형성될 수 있다. 이러한 방식으로, 본 방법은 허용 가능성이 결정된 레티클 결함을 식별하는 단계와 상기 허용 가능한 레티클 결함으로부터 야기된 대응되는 웨이퍼 결함을 위치하는 단계를 포함할 수 있다. 상기 결함들이 허용가능하고 반도체 소자의 수율을 감소하지 않는 것으로 알려져 있기 때문에, 본 방법을 수행하기 위하여 구성된 프로세서는 레티클 정밀 검사 공정 중 생성되는 결함 위치 및 다른 결함 특성(즉, 크기, 종횡비 등)과 같은 허용 가능한 레티클 결함과 관련된 데이터를 제공받는다. 예를 들어서, 본 방법을 수행하기 위하여 구성된 프로세서는 상기에서 기술한 바와 같이 웨이퍼를 패턴화하는데 사용된 레티클을 위한 레티클 정밀 검사 데이터를 수신받는다. 상기 프로세서는 허용 가능한 레티클 결함과 대응되는 웨이퍼 결함을 식별할 수 있고, 이러한 결함들을 "실제 결함(actual defects)"으로 표시하지 않을 수 있다. "실제 결함(actual defects)"이라는 용어는 여기서 허용 가능한 레티클 결함의 결과가 아닌 웨이퍼 상의 결함을 말하는 것으로 사용된다.
또한, 도 1에 보인 바와 같이, 본 방법은, 단계 24에 보인 바와 같이, 레티 클 상의 결함의 위치 좌표를 웨이퍼 상의 하나 이상의 위치 좌표로 변환하는 단계를 포함할 수 있다. 몇몇 실시예에 있어서, 허용 가능한 레티클 결함의 위치 좌표는 웨이퍼 상에서 하나 이상의 위치 좌표로 변환된다. 본 방법에서, 만약 결함이 웨이퍼 상에서 상기 하나 이상의 위치에서 검출된다면, 결함은 허용 가능한 웨이퍼 결함, 또는 "뉘상스 결함"으로 식별된다. 다른 실시예에 있어서, 만약 패턴화된 웨이퍼 상에서 레티클의 결함의 효과가 알려져 있지 않으면, 레티클 결함의 좌표는 웨이퍼 상에서 하나 이상의 위치 좌표로 변환된다. 웨이퍼는 레티클과 함께 노출되고, 웨이퍼 상의 하나 이상의 위치는 레티클 결함의 프린팅 가능성 또는 레티클 결함이 프린팅된 패턴 상에 존재하는 효과를 결정하기 위하여 정밀 검사되거나 또는 분석된다.
다른 실시예에 있어서, 본 방법은 뉘상스 결함이 레티클의 정밀 검사에 의해서 생성된 정밀 검사 데이터에 기반하여 형성되어 진 웨이퍼 상에서의 위치를 인식하는 단계를 포함할 수 있다. 본 방법은 뉘상스 결함이 형성되어 진 위치가 정밀 검사되지 않은 것과 같이 웨이퍼의 정밀 검사를 위한 하나 이상의 파라미터를 선택하는 단계를 또한 포함할 수 있다. 상기 방법에서, 본 방법은 뉘상스 결함이 재조사되지 않은 것과 같이 웨이퍼 결함의 재조사를 위한 하나 이상의 파라미터를 선택하는 단계를 포함할 수도 있다. 또 다른 실시예에 있어서, 본 방법은 뉘상스 결함이 분석되지 않은 것과 같이 웨이퍼 결함 분석을 위한 하나 이상의 파라미터를 선택하는 단계를 포함할 수도 있다.
일 실시예에 있어서, 레티클 상에서의 포인트와 웨이퍼 상에서의 대응되는 포인트 사이의 결함 좌표는 자동으로 변환될 수 있다. 반면에, 현재, 레티클과 대응되는 웨이퍼 간의 좌표 변환은 비 자동화 방법으로 항상 수행된다. 예를 들어서, 좌표의 비 자동화 방법은 스프레드시트를 사용하여 수동으로 수행된다. 그러나, 좌표의 자동 변환은 설계 정보를 기반으로 한 결함의 분석에 관련되어 특별하게 유리한 점이 될 수 있다. 좌표 변환의 일 실시예는 KLA-Tencor 사에서 상업적으로 허용된 X-LINK를 사용하여 구현할 수 있으며, 레티클 좌표 및 웨이퍼 좌표로부터 변환된 좌표를 생성하기 위한 X-LINK 능력을 자동화할 수 있다. 상기 실시예에 있어서, 레티클 결함 이미지가 설계 정보를 기반으로 하여 결함을 분석하기 위하여 구성된 프로세서로 또한 전송된다. 몇몇의 실시예에 있어서, 레티클에서 웨이퍼로 좌표를 변환하는 것은 변환의 정확성을 자동으로 입증하는 단계를 또한 포함할 수 있다.
몇몇의 실시예에 있어서, 레티클 결함은 상기에서 기술한 바와 같이 설계자의 의도에 따른 데이터에 기반하여 허용 가능한 레티클 결함으로 결정된다. 다른 실시예에 있어서, 본 방법은 웨이퍼 상에서 뉘상스 결함을 식별하기 위한 웨이퍼의 정밀 검사에 의해서 생성된 데이터와 조합하여 설계자의 의도에 따른 데이터를 사용하는 단계를 포함할 수 있다. 예를 들어서, 설계자의 의도에 따른 데이터 레티클 상에서의 영역, 특성, 또는 부분 특성의 서로 다른 형태를 지시하기 위하여 사용될 수 있다. 따라서, 설계자의 의도에 따른 데이터는 레티클 내에 프린팅된 웨이퍼 상에서 대응되는 영역, 특성, 또는 부분 특성에 동일하게 적용될 수 있다. 본 방법에 있어서, 결함은 결함이 위치된 웨이퍼 상에서의 영역, 특징, 또는 부분 특징의 형태에 기반하여 뉘상스 결함 또는 중대한 결함으로 식별될 수 있다. 이에 따라서, 설계자의 의도에 따른 데이터는 허용 가능한 레티클 결함의 결과에 따라서 웨이퍼 상에 형성되거나 또는 형성되지 않는 웨이퍼 상에서의 뉘상스 결함을 식별하는데 사용될 수 있다. 예를 들어서, 설계자의 의도에 따른 데이터는 결함이 있는 레지스트 레이어의 결과가 되는 웨이퍼 상에서 뉘상스 결함을 식별하는데 사용될 수 있다.
상기 일 예에 있어서, 본 방법은 사용자가 결함에 관해서 주의를 주지 않는 웨이퍼 상에서의 영역 (즉, "무관심 영역(don't care areas)" 또는 DCA)을 식별하기 위한 화학적-기계적인 폴리싱(CMP) 더미 패드와 같은 "더미 구조(dummy structures)"에 관련된 설계자의 의도에 따른 데이터를 사용하는 단계를 포함할 수 있다. 여기서 사용되는 것과 같이, 용어 "더미 구조"는 반도체 소자의 전기 요소를 형성하지 않는 패턴화된 특성을 참조하는데 사용된다. 상기에서 기술한 바와 같이, 웨이퍼 정밀 검사는 두 가지 중요한 문제에 직면한다 : 즉, 흥미있는 결함을 검출하는 것과 뉘상스 결함을 여과하여 제거하는 것의 문제에 직면한다. CMP 더미 패드가 설계의 레이아웃에 첨가될 때, 더미 패드에서 검출된 뉘상스 결함을 여과하여 제거하는데 소비하는 시간이 현저하게 증가하기 때문에 상기 두 번째 문제는 현저하게 증가한다. 또한, 더미 패드의 수가 증가함에 따라, 더미 패드 상에서 검출되는 뉘상스 결함의 수가 증가한다. 더구나, IC 내에 포함된 구리 기반 연결의 수가 증가함에 따라, CMP 더미 패드를 포함하는 IC 레이어의 수가 현저하게 증가한다.
CMP 더미 패드의 영역 주위에서 수동으로 DCA를 식별하는 것은 시간이 많이 소비된다. 그러나, 여기서 기술된 본 방법은 뉘상스 결함을 여과하여 제거하기 위 하여 필요한 시간 또는 레이아웃 툴 또는 정밀 검사 목적을 위하여 더미 패드 주위에 DCA를 생성하기 위한 프로세서를 사용함으로써 DCA를 수동으로 생성하는데 필요한 시간을 줄인다. 부가적으로, 더미 패드 영역은 회로 영역의 전체적인 패턴에서 결함 정밀 검사의 감도를 유지하는 동안 정밀 검사 목적을 위하여 여과되어 제거할 수 있다.
도 3a 내지 도 3d는 IC를 위한 개별적인 레이어 데이터가 웨이퍼 상에서 DCA를 식별하기 위하여 처리될 수 있는 방법의 일 예제를 설명한 것이다. 상기 예제에서 처리된 개별적인 레이어 데이터는 IC의 제 1 메탈 레이터(M1)를 위한 레이어 데이터이다. 그러나, 개별적인 레이어 데이터의 동일한 처리가 IC의 임의의 레이어를 위하여 수행되는 것이 이해되어야 한다. 처음에, 개별적인 레이어 데이터는 GDSII 파일에서 선택된다. 도 3a에 보인 바와 같이, 개별적인 레이어 데이터와 참조 프레임간의 ADN 연산을 수행함으로써, 원시의 마스크 데이터가 M1 레이어를 위하여 생성된다. 따라서, 도 3b에 보인 바와 같이, 더미 패드가 프레임과 레이어 데이터 간의 NOT 연산을 수행함으로써 패턴이 존재하지 않는 M1 레이어의 영역 내에서 생성된다. 따라서, 부울린 연산의 간단한 시퀀스가 M1 레이어를 위한 더미 패드의 쉬운 생성을 허용한다.
도 3c에 보인 바와 같이, 더미 데이터와 참조 프레임 간에 AND 연산을 수행함으로써, 제 1 DCA (DCA1)이 식별된다. 그러나, 상기 레이어 상위 또는 하단의 레이어에 반대쪽으로 영향을 끼칠 수 있는 결함을 검사하기 위하여 DCA1의 몇몇의 부분을 정밀 검사하는 것이 유익한 것이 될 수 있다. 예를 들어서, 독단의 더미 패드 상에서의 대부분의 결함은 회로의 성능 관점에서는 중요하지가 않다. 그러나, 상기 몇몇의 결함은 실제의 회로 패턴의 분열을 야기하는 다른 것의 또는 다음의 레이어에서의 결함을 제공한다. 그러나, DCA의 수동 생성은 DCA가 결정되는 레이어의 상단 또는 하단에서 형성되는 레이어의 임의의 정보 없이 수행된다. 반면에, DCA1 데이터와 상기 레이어의 상단 또는 하단의 레이어를 위한 데이터 (즉, M1 레이어, M2, M3를 위한 데이터, 및 심지어 M4 레이어) 간의 NOT 연산을 수행함으로써, 더미 영역이 실제의 DCA 데이터 (즉, DCA2)를 결정하기 위하여 더욱 여과되어 제거된다. 예를 들어서, 도 3d에 도시된 바와 같이, M2 레이어의 레이어 데이터에 겹쳐진 더미 영역은 상기 겹쳐진 더미 패드 상에서의 결함이 M2 레이어 상에서의 하나 이상의 특성에 반대쪽으로 영향을 미치기 때문에 DCA1으로부터 제거될 수 있다.
본 방법은 DCA의 크기를 변경하는 단계를 또한 포함한다. 예를 들어서, 부울린 연산에 의해서 생성된 몇몇의 DCA는 정밀 검사 장치 및/또는 이미지 컴퓨터에 의해서 효과적으로 처리되어 너무 작거나 또는 너무 큰 규모를 갖는다. DCA의 생성 후, DCA는 정밀 검사 도구가 다룰 수 있도록 최소 단의 (즉, x μm)를 통하여 크기가 작아지거나 또는 커질 수 있다 (즉, DCA3 = DCA2 - x 또는 DCA3 = DCA2 + x). 더구나, 상대적으로 작은 DCA는 전체의 레이어에 대해서 DCA 데이터로부터 제거된다. 본 방법에 있어서, 어떤 DCA는 IC의 다른 레이어 상에서의 결함을 유발하는 DCA 내의 결함의 식별을 허용하는 동안 레이어에 대한 DCA 데이터로부터 크기가 조정되거나 제거된다.
상기 DCA 데이터는 레티클 정밀 검사 시스템, 웨이퍼 저밀 검사 시스템, 결 함 재조사 시스템, 및/또는 분석 시스템으로 제공된다. 다른 실시예에 있어서, 웨이퍼의 다른 영역과 연관된 설계자의 의도에 따른 데이터 또는 정보는 레티클 정밀 검사 시스템, 웨이퍼 정밀 검사 시스템, 웨이퍼 결함 재조사 도구, 및/또는 웨이퍼 결함 분석 도구로 전송될 수 있다. 레티클 정밀 검사 시스템 또는 웨이퍼 정밀 검사 시스템은 레티클 또는 DCA에서 검출된 뉘상스 결함을 여과하여 제거하는 것 또는 DCA 내에서 전혀 정밀 검사가 수행되지 않는 것에 의한 웨이퍼 상의 실제의 결함을 검출하기 위하여 DCA 데이터 또는 설계자의 의도에 따른 데이터를 사용할 수 있다. 본 방법에서, 웨이퍼 정밀 검사기 및/또는 레티클 정밀 검사기는 중요한 또는 가장 중요한 웨이퍼의 영역을 정밀 검사하기 위하여 구성된다.
동일한 방법에 있어서, 결함 재조사 시스템은 중요한 또는 가장 중요한 웨이퍼의 영역 (즉, 비 DCA 영역)을 재조사하기 위하여 DCA 데이터 및/또는 설계자의 의도에 따른 데이터를 사용한다. 즉, 웨이퍼 결함 재조사를 위한 하나 이상의 파라미터는 웨이퍼의 다른 영역과 관련된 임계를 기반으로 하여 결정된다. 일 실시예에 있어서, 하나 이상의 파라미터는 웨이퍼의 임계 부분에 위치된 결함을 재조사하는 것과 같이 선택된다. 파라미터는 웨이퍼의 서로 다른 임계 영역을 위해서 선택될 수 있다. 더구나, 결함 재조사 시스템은 실제의 결함과 뉘상스 결함 간을 구별하기 위하여 DCA 데이터 또는 설계자의 의도에 따른 데이터를 사용할 수 있다. 다른 예제에 있어서, 결함 분석 시스템은 중요한 또는 가장 중요한 웨이퍼의 영역 (즉, 비 DCA 영역)을 분석하기 위하여 DCA 데이터 및/또는 설계자의 의도에 따른 데이터를 사용할 수 있다. 예를 들어서, 웨이퍼 결함 분석을 위한 하나 이상의 파라미터는 웨이퍼의 서로 다른 영역과 관련된 임계를 기반으로 하여 결정된다. 하나 이상의 파라미터는 웨이퍼의 임계 부분에 위치된 결함을 분석하는 것과 같이 선택된다. 파라미터는 웨이퍼의 서로 다른 임계 부분과는 또한 구별된다. 더욱이, 분석 장비는 실제의 결함과 뉘상스 결함 간을 식별하기 위하여 DCA 데이터 또는 설계자의 의도에 따른 데이터를 사용한다.
다른 실시예에 있어서, 레티클 또는 웨이퍼 정밀 검사 시스템에 의해서 생성된 데이터는 DCA를 생성하기 위하여 구성된 프로세서로 전송된다. 상기 프로세서는 DCA 내에서 검출된 결함을 여과하여 제거하는 것 또는 DCA와 관련된 정밀 검사 데이터에서 결함 검출을 수행하지 않는 것에 의한 레티클 또는 웨이퍼 상에서의 실제의 결함을 식별하기 위하여 DCA 데이터와 조합하여 정밀 검사에 의해서 생성된 데이터를 사용한다.
본 방법은, 단계 32에 보인 바와 같이, 웨이퍼 상에서의 실제의 결함으로부터 웨이퍼 상에서의 뉘상스 결함을 분리하는 단계를 또한 포함한다. 일 실시예에 있어서, 뉘상스 결함은 결함으로써 뉘상스 결함을 전혀 지시하거나 또는 식별하지 않는 것에 의해서 간단하게 실제의 결함으로부터 분리할 수 있다. 본 방법에 있어서, 웨이퍼 정밀 검사 동안에 생성된 데이터는 뉘상스 결함으로 표현된 데이터를 포함하지 않는다. 다른 실시예에 있어서, 뉘상스 결함과 실제의 결함은 두 형태의 결함이 기록되어 할당된 서로 다른 지시자에 할당되고 상기 서로 다른 지시자에 의해서 분리되는 것이 가능하다. 또 다른 실시예에 있어서, 뉘상스 결함 파일 또는 리스트는 실제의 결함 파일 또는 리스트와 분리되어서 생성된다. 뉘상스 결함 파일 또는 리스트는 사용자에게 허용 가능하거나 또는 허용 가능하지 않을 수 있다. 예를 들어서, 몇몇의 경우에 있어서, 사용자는 단지 실제의 결함에 흥미가 있고, 그러나, 뉘상스 결함 파일 또는 리스트를 위하여는 필요가 없다. 다른 경우에 있어서, 사용자는 뉘상스 결함의 허용 가능성의 검증, 반도체 소자의 수율에 있어서 뉘상스 결함의 효과의 결정, 또는 다른 데이터로 얇게 뒤덮인 뉘상스 결함의 디스플레이를 위한 것과 같은 뉘상스 결함의 처리 또는 분석을 위한 리스트를 액세스할 수 있다. 다른 실시예에 있어서, 뉘상스 결함 데이터는 도구 대 도구 비교 또는 보정을 위하여 사용될 수 있다. 예를 들어서, 뉘상스 결함 데이터는 서로 다른 형식 및 모델의 정밀 검사 시스템 또는 동일한 형식 및 모델의 정밀 검사 시스템을 보정하거나 또는 비교하기 위하여 사용된다. 만약 서로 다른 형식 및/또는 모델의 정밀 검사 시스템이 비교된다면, 뉘상스 결함은 KLARFF와 같은 공용의 데이터 구조를 구비한 파일로써 저장된다.
단계 34에 보인 바와 같이, 본 방법은 실제의 결함을 표현하는 데이터를, 그러나 뉘상스 결함을 표현하는 데이터가 아닌, 처리하는 단계를 또한 포함한다. 예를 들어서, 뉘상스 결함을 표현한 데이터는 결함이 미리 전에 허용 가능한 것으로 결정되었기 때문에 처리되지 않고, 분류되지 않고, 재조사되지 않고, 또는 분석되지 않는다. 뉘상스 결함 데이터의 처리를 제거함으로써, 실제의 결함 데이터를 처리하는 것이 더욱 간단하고, 가능하게도 더욱 정확하고, 그리고 더욱 빨라진다. 실제의 결함을 표현하는 데이터는 실제의 결함의 공간적인 규모를 결정하는 것, 실제의 결함의 물질을 결정하는 것, 실제의 결함을 분류하는 것, 실제의 결함을 재조사 하는 것, 및 실제의 결함의 근본 원인을 분석하는 단계를 포함한다(그러나 이에 제한되지 아니함).
몇몇의 실시예에 있어서, 단계 36에 보인 바와 같이, 본 방법은 웨이퍼의 2차원 맵을 생성하는 단계를 포함한다. 일 실시예에 있어서, 뉘상스 결함은 웨이퍼 상에서 검출된 다른 결함을 따라서 맵에 도시될 수 있다. 그러한 실시예에 있어서, 뉘상스 결함은 하나 이상의 서로 다른 지시자에 의해서 맵 상에서 다른 결함과 구별된다. 다른 실시예에 있어서, 뉘상스 결함은 맵 상에서 도시되지 않는다. 따라서, 상기 맵은 웨이퍼 상에서 검출된 실제의 결함만을 설명한다. 본 방법에 있어서, 맵은 뉘상스 결함이 제거되었기 때문에 사용자 또는 프로세서에 의해서 더욱 빠르게 분석된다. 2차원 맵은 전체의 웨이퍼 (즉, 웨이퍼 맵) 또는 단지 일 부분의 웨이퍼 (즉, 하나 이상의 다이 맵)을 설명한다. 일 실시예에 있어서, 본 방법은 웨이퍼의 다양한 부분을 설명하는 하나 이상의 2차원 맵을 생성하는 단계를 포함한다. 즉, 본 방법은 웨이퍼의 임계 부분을 설명하는 하나 이상의 2차원 맵을 생성하는 단계를 포함한다. 웨이퍼의 다양한 부분의 형태는 서로 다른 색, 플래그, 또는 다른 지시자를 사용하여 맵 상에서 설명된다. 몇몇의 실시예에 있어서, 상기 2차원 맵은 PROLITH 데이터, 결함, 및 정밀 검사 영역과 같은 다른 데이터와 겹쳐진다.
다른 실시예에 있어서, 단계 38에 보인 바와 같이, 본 방법은 뉘상스 결함이 웨이퍼 상에서 최후로 제조되는 반도체의 수율에 영향을 끼치는 지의 여부를 결정하는 단계를 포함한다. 예를 들어서, 허용 가능한 레티클 결함의 수율에서의 실제의 영향이 때때로 분석될 수 있다. 일 실시예에 있어서, 허용 가능한 레티클 결함 의 영향은 패턴화된 웨이퍼 상에서 형성된 전기적인 요소에서 수행되는 전기적인 테스팅에 의해서 분석된다. 전기적인 테스팅은 완전한 반도체 소자가 전기적인 요소로부터 형성되기 전 또는 후에 수행된다. 다른 실시예에 있어서, 허용 가능한 레티클 결함의 영향이 패턴화된 웨이퍼부터 형성된 전기적인 요소의 전기적인 특성의 시뮬레이션에 의해서 분석된다. 상기 시뮬레이션 프로그램은 허용 가능한 레티클 결함으로부터 야기된 웨이퍼 결함의 특정한 정보로 제공된다. 상기 특정한 정보는 도량형학, 정밀 검사, 또는 다른 분석적인 테스팅의 결과를 포함할 수 있다.
다른 실시예에 있어서, 단계 40에 보인 바와 같이, 본 방법은 허용 가능한 레티클 결함이 정확하게 분류되었는 지의 여부를 결정하기 위하여 뉘상스 결함을 분석하는 단계를 포함할 수 있다. 예를 들어서, 단계 38에서 결정된 바와 같은, 뉘상스 결함이 웨이퍼 상에서 제조된 반도체 소자의 수율을 갖는 효과는 레티클 결함이 실제적으로 허용 가능한 지의 여부를 결정하는데 사용된다. 몇몇의 실시예에 있어서, 레티클 결함의 허용 가능성을 결정하기 위하여 뉘상스 결함을 분석하는 것은 도량형학 또는 고 해상도 이미징과 같은 실험적인 기법을 더 포함한다. 다른 실시예에 있어서, 뉘상스 결함의 허용 가능성을 결정하기 위하여 뉘상스 결함을 분석하는 것은 뉘상스 결함으로 표현되는 데이터를 분석하는 것 또는 처리하는 단계를 포함한다. 예를 들어서, 모델링이 뉘상스 결함이 웨이퍼 상에서 형성된 소자의 전기적인 특성을 갖는 효과를 결정하기 위하여 사용된다.
만약에 허용 가능한 레티클 결함이 정확하게 분류되지 않는다면, 단계 42에 보인 바와 같이, 본 방법은 레티클을 분석해야만 하는 지의 여부를 결정하는 단계 를 포함한다. 예를 들어서, 레티클은 크기, 물질, 위상과 전송 특성, 및 레티클 상에서의 다른 특성과의 근접성과 같이 정확하지 않게 분류된 결함의 정보를 생성하기 위하여 분석된다. 즉, 레티클을 재처리하는 것은 정확하지 않게 분류된 결함을 수리하는 것 또는 레티클로부터 정확하지 않게 분류된 결함을 제거하는 단계를 포함한다. 수리 처리는 화학적으로 조력 레이저 제거, 레이저 유도 진동파 제거, 또는 입자 빔 조력 수리를 포함할 수 있다. 화학적으로 조력된 레이터 제거 툴의 일 예는 이스라엘의 Oramir Semiconductor Equipment Ltd의 Genut 등에 의해서, 1998년 4월 1일부터 3일까지 개최된 the Fine Particle Society의 28회 연간 회의에서 발표된 "반도체 웨이퍼로부터 광저항 및 입자의 화학적으로 조력된 레이저 제거(Chemically Assisted Laser Removal of Photoresist and Particles from Semiconductor Wafers )"에 기술되어 있으며, 이는 여기서 참조 문헌으로 사용된다. 레이저 유도 진동파 제거 툴의 일 예는 바우트에 의한 미 특허번호 5.023,424에 기술되어 있으며, 이는 여기서 참조문헌으로 사용된다. 입자 빔 조력 수리 도구는 공지의 기술로 알려진 포커스된 이온 빔("FIB") 기법을 수행하기 위하여 구성될 수 있다. 상기 입자 빔 조력 수리 도구는 매사추세츠 피보디의 미크리온 코퍼레이션 사에서 상용적으로 허용된다. 선택적으로, 레티클을 재처리하는 것은 칭 또는 스트리핑 공정과 같은 웨트 또는 드라이 공정을 사용하여 레티클을 청소하는 단계를 포함할 수 있다. 만약에 정확하지 않게 분류된 결함이 수리 가능하지 않는다면, 레티클은 적절한 상태로 배치된다. 즉, 상기 레티클은 정확하지 않게 분류된 결함의 수가 실질적으로 수리 비용을 증가한다면 제거될 수 있다. 도 1에 보인 본 방법 은 여기서 기술한 임의의 다른 방법들의 임의의 다른 단계들을 포함할 수 있다.
도 4는 레티클로 표현된 데이터와 조합하여 웨이퍼의 정밀 검사에 의해서 생성된 데이터를 분석함으로써 웨이퍼 상의 결함을 검출하는 단계를 포함하는 컴퓨터상에서 구현되는 방법을 기술한 플로우 차트이다. 본 방법은, 도 44에 보인 바와 같이, 레티클로 표현된 데이터를 획득하는 단계를 포함한다. 레티클로 표현된 데이터는 마크로 레벨 정보 (SRAM과 같은)를 포함할 수 있다. 상기 마크로 레벨 정보는 마크로 레벨과 같이 제시될 수 있는 중간 단계 모양(메모리 페이지와 같은)으로 축적되어 진 반복되는 작은 모양(셀과 같은)을 포함한다. 레티클로 표현된 데이터는 로직 상에서 이산 마이크로 특성이 또한 될 수 있다. 상기 데이터는 MEBES 파일, GDSII 파일 또는 다른 레티클의 표준 파일 표현에서 설명된다. 상기 파일들은, 상기에서 기술한 바와 같이, 레티클의 부분, 특성, 또는 레티클 상에서의 부분 특성의 서로 다른 형태들을 식별하는 지시자와 같은 설계자의 의도에 따른 데이터를 포함할 수 있다.
본 방법은, 단계 46에 보인 바와 같이, 웨이퍼 정밀 검사의 파라미터들을 결정하는 단계를 또한 포함할 수 있다. 예를 들어서, 웨이퍼 정밀 검사의 파라미터들을 결정하는 것은 웨이퍼의 부분, 특성, 또는 레티클의 부분, 레티클 상에서의 특성, 또는 레티클로 표현된 데이터를 기반으로 한 레티클 상에서의 특성 부분의 서로 다른 형태와 관련된 웨이퍼 상의 특성 부분의 서로 다른 형태를 식별하는 단계를 포함한다. 일 실시예에 있어서, 단계 52에 보인 바와 같이, 본 방법은 웨이퍼의 서로 다른 부분간을 식별하는 단계를 포함할 수 있다. 웨이퍼의 서로 다른 부분은 레티클로 표현된 데이터에 기반하여 결정된다. 특히, 웨이퍼의 서로 다른 부분은, 여기서 기술한 바와 같이, 웨이퍼의 서로 다른 부분과 서로 연관시킬 수 있는 레티클의 부분의 서로 다른 형태를 식별하는 지시자를 기반으로 하여 결정된다. 예를 들어서, 레티클의 서로 다른 부분은 상기 레티클의 서로 다른 부분이 프린팅되는 웨이퍼 상에서의 영역과 서로 연관된다. 본 방법에서, 웨이퍼의 서로 다른 부분은 임계 또는 비 임계로서 인식될 수 있다.
정밀 검사의 서로 다른 파라미터들은 웨이퍼의 서로 다른 부분, 특성, 또는 웨이퍼 상에서의 특성의 부분과 관련되어 있다. 예를 들어서, 상기 파라미터들은 서로 다른 임계를 갖는 임계 부분이 서로 다른 파라미터로 정밀 검사되는 것과 같이 선택될 수 있다. 가변적인 상기 파라미터들은 감도 및 효율을 포함할 수 있다(그러나 이에 제한되지 아니함). 일 실시예에 있어서, 만약에 웨이퍼의 부분이 비 임계로서 인식된다면, 상기 웨이퍼의 부분은 웨이퍼의 임계 부분보다 더 작은 감도 및 더 높은 효율로 정밀 검사된다. 다른 예제에 있어서, 만약에 웨이퍼의 특성이 임계로써 인식된다면, 상기 웨이퍼의 특성은 웨이퍼의 비 임계 특성보다 더 높은 감도 및 더 낮은 효율로 정밀 검사된다. 동일한 방법에 있어서, 웨이퍼 정밀 검사의 파라미터들은 웨이퍼의 임계 부분에서 정확한 검출의 감소없이 감도 및 효율간의 트레이드 오프의 균형을 유지하기 위해서 웨이퍼를 통하여 변하게 된다. 더욱이, 웨이퍼의 정밀 검사를 위한 파라미터들은 단지 웨이퍼의 임계 부분 또는 중요한 웨이퍼의 부분을 정밀 검사하는 것과 같이 선택된다. 동일한 방법에 있어서, 임계 부분 또는 중요성이 유지되는 부분에서의 정밀 검사의 적절한 감도는 웨이퍼 정 밀 검사의 전체적인 효율이 증가되는 동안 유지된다.
정밀 검사의 다른 파라미터들이 동일한 방법으로 변하게 할 수 있다. 가변되는 다른 파라미터들은 발광 필드 배열 정밀 검사에서 사용되는 셀 크기 및 KLA-Tencor 사에서 허용된 AIT 시스템에 포함되는 것과 같은 배열 검출기를 위해서 사용되는 포인트 스프레드 함수를 포함한다. 즉, 정밀 검사의 파라미터는 웨이퍼로부터 웨이퍼까지 가변된다. 본 방법은 웨이퍼 정밀 검사를 위하여 파라미터를 설정하는 단계를 또한 포함한다. 웨이퍼 정밀 검사를 위한 파라미터를 설정하는 것은 웨이퍼 정밀 검사 시스템의 하드웨어 및/또는 소프트웨어로 설정하는 단계를 포함할 수 있다.
단계 48에 보인 바와 같이, 상기 웨이퍼는 단계 46에서 결정된 파라미터들을 사용하여 정밀 검사된다. 상기 웨이퍼는 상기에서 기술한 것과 같이 정밀 검사된다. 더구나, 상기 웨이퍼는 상기에서 기술한 것과 같은 임의의 웨이퍼 정밀 검사 시스템을 사용하여 수행된다. 몇몇의 실시예에 있어서, 웨이퍼 정밀 검사는 공정 모니터 정밀 검사처럼 수행된다, 그러한 정밀 검사는 공정 동안 또는 공정이 웨이퍼 상에서 수행된 후에 수행된다. 더구나, 그러한 웨이퍼 정밀 검사는 공정 동안 또는 공정 후에 웨이퍼를 자동으로 정밀 검사하기 위하여 적절하게 구성된 정밀 검사 시스템에 의해서 자동으로 수행된다. 공정 모니터 정밀 검사의 결과는 공정을 분석하는데 사용되어 지고 또한 여기서 기술한 것과 같은 공정의 하나 이상의 파라미터를 변경하는데 사용된다. 웨이퍼의 정밀 검사는, 단계 50에 보인 바와 같이, 웨이퍼의 정밀 검사에 의해서 생성된 데이터를 산출한다.
더구나, 본 방법은, 단계 54에 보인 바와 같이, 웨이퍼 상의 결함의 검출을 위한 파라미터들을 결정하는 단계를 포함한다. 결함 검출을 위한 파라미터들을 결정하는 것은 웨이퍼의 부분의 형태에 기인한다. 예를 들어서, 가변되는 파라미터들은 임계값, 알고리즘 형태, 및/또는 정밀 검사 방법 (즉, 배열 또는 임의의 방법)를 포함한다. 몇몇이 실시예에 있어서, 소정의 임계값은 웨이퍼의 부분의 서로 다른 형태와 관련되어 있다. 동일한 방법에서, 소정의 임계값은 웨이퍼의 부분의 형태에 기인하여 웨이퍼의 부분에서 결함 결정을 위하여 선택된다. 일 예제에서, 만약에 웨이퍼의 부분이 레티클 정보 또는 설계자의 의도에 따른 데이터에 기인하여 웨이퍼의 임계 부분으로 결정된다면, 웨이퍼의 비 임계 부분을 위하여 사용되는 임계값보다 더 낮은 임계값이 웨이퍼의 상기 부분을 위하여 사용된다. 동일한 방법에 있어서, 감도 또는 결함 검출의 방법이 웨이퍼의 임계 및 비 임계 부분에서 서로 다르게 된다. 더구나, 검출 파라미터들은 특별한 결함들이 비록 검출된다 할지라도 고려되지 않는 것과 같이 선택된다. 예를 들어서, 검출 파라미터들은 뉘상스 결함들이 비록 검출된다 할지라도 고려되지 않는 것과 같이 설정된다. 동일한 방법에 있어서, 본 방법은 서로 다른 영역 (즉, 다중 임계값에 기인한 영역)에서 결함을 검출하기 위하여 "차이 임계값(difference threshold)"에 대한 프로세서 또는 이미지 컴퓨터상에서 검출을 위한 파라미터들을 설정하는 단계를 포함한다. 이와 같이, 웨이퍼 상에서의 뉘상스 결함은 웨이퍼 상에서의 실제의 결함처럼 분류되지 않거나 또는 검출되지 않는다.
다른 실시예에 따라서, 레티클 또는 설계자의 의도에 따른 데이터에 관한 정 보와 설계의 내 고장성은 결함을 포기하거나 또는 뉘상스 결함으로 분류하는 것을 결정하는데 사용된다. 예를 들어서, 결함을 검출하는 것은 결함을 포기하는 것 또는 웨이퍼의 상기 부분에서 다른 특성들이 소정의 임계값보다 더 큰 공간의 규모를 갖는다면 웨이퍼의 상기 부분과 관련된 소정의 임계값보다 더 작은 공간 규모를 갖는 웨이퍼의 일 부분에서의 이벤트를 포함한다. 그러한 결함들은 "킬러 결함(killer defects)"이 아니기 때문에 포기된다. 다른 예제에 있어서, 웨이퍼의 상기 부분 또는 설계 부분에서 회로의 요소가 소정의 여분의 양을 갖는다면, 또한 웨이퍼의 상기 부분에서의 결함들이 소정의 밀도 임계값을 초과하지 않는다면 웨이퍼의 일 부분에서의 결함들이 포기된다. 그러한 상기 실시예에 있어서, 회로는 결함이 있는 예비품이 있는 요소를 식별하기 위하여 완성된 상태에서 테스팅된다. 더욱이, 회로는 단지 결점이 없는 예비품이 있는 요소를 유지하기 위하여 구성된다.
다른 예제에 있어서, 서로 다른 알고리즘들이 웨이퍼의 임계 및 비 임계 부분을 위하여 사용된다. 이와 같이, 결함 검출의 파라미터들은 웨이퍼를 통하여 변하게 된다. 더욱이, 결함 검출의 파라미터들은 웨이퍼로부터 웨이퍼까지 변하게 된다. 검출의 다른 파라미터들은 동일한 방법으로 변하게 된다. 예를 들어서, 검출의 파라미터들은 검출된 결함들이 결함이 위치되어 놓이는 웨이퍼의 부분 또는 웨이퍼의 부분의 형태를 지시하는 지시자로 자동으로 표기되는 것과 같이 선택된다. 상기 그러한 지시자들은 임계 규모(CD) 측정, 스캔닝 전자 마이크로스코프 분석, 프로파일 분석, 또는 재료 분석과 같은 결함의 적절한 분석을 결정하는데 사용된다. 동일한 방법에 있어서, 결함들은 개별적인 결함을 수행하는 분석의 형태를 직접 지시하 는 지시자를 자동으로 할당한다.
일 실시예에 있어서, 웨이퍼의 서로 다른 부분을 갖는 레티클의 서로 다른 부분을 서로 연관시키는 것은, 단계 56에 보인 바와 같이, 레티클의 좌표를 웨이퍼의 좌표로 변환하는 단계를 포함한다. 더욱이, 본 방법은 레티클 상에서 검출된 결함의 위치의 좌표를 웨이퍼 상의 하나 이상의 결함들의 위치의 좌표로 변환하는 단계를 포함한다. 레티클의 좌표를 웨이퍼의 좌표로 변환하는 것은 상기에서 기술한 바와 같이 수행된다.
본 방법은, 단계 58에 보인 바와 같이, 웨이퍼 상에서의 레이어로 표현된 데이터를 획득하는 단계를 포함한다. 상기 레이어는 정밀 검사된 웨이퍼의 상위 또는 하위 레벨에 위치한다. 일 실시예에 있어서, 결함 검출은 레티클로 표현된 데이터 및 웨이퍼의 상위 또는 하위 레벨의 웨이퍼의 적어도 하나의 레이어로 표현된 데이터와 조합하여 웨이퍼의 정밀 검사에 의해서 생성된 데이터를 분석함으로써 수행된다. 상기 데이터의 조합은, 몇몇의 예제에서, 결함 상위 또는 하위에 존재하는 소자의 특성이 결함의 임계로 변경되기 때문에 중대한 결함과 사소한 결함 간을 식별하는데 사용된다. 예를 들어서, 결함이 위치된 레벨과 관련되어서 임계가 아닌 결함이 웨이퍼의 다른 레이어에서 결함의 하위 또는 상위에 위치한 특성과 관련하여 임계가 된다.
일 실시예에 있어서, 만약에 정밀 검사된 레이어가 IC의 M3 레이어를 구성하는데 사용된다면, IC의 M2 레이어 및/또는 M4 레이어에 관한 정보가 획득되고 결함 검출에 사용된다. 동일한 방법에 있어서, 본 방법은 중대한 결함을 식별하고 사소 한 결함을 여과하여 제거하기 위하여 현재 처리되거나 또는 정밀 검사되는 레이어의 상위 및/또는 하위의 하나 이상의 레이어를 포함하는 IC 설계의 다중 레이어에 대한 설계 정보를 활용하는 단계를 포함한다. 예를 들어서, IC의 레이어의 "무관심 영역"은, 도 3a 내지 도 3d와 관련하여 상기에서 기술한 바와 같이, IC의 다른 레이어의 데이터에 기인하여 결정된다. 더욱이, "무관심 영역" 내에서 검출된 결함은 포기된다. 따라서, 웨이퍼 상의 결함의 임계는 결함이 위치하는 부분의 임계와 결함이 위치하는 웨이퍼의 상위 또는 하위 레벨의 웨이퍼의 적어도 하나의 레이어로 표현된 데이터에 기인하여 식별된다. 즉, "무관심 영역"에서 생성된 정밀 검사 데이터는 결함 검출 동안에 분석되지 않는다. 선택적으로, "무관심 영역"은 전혀 정밀 검사하지 않는다.
몇몇의 실시예에 있어서, 본 방법은 웨이퍼의 일 레이어에서 검출된 결함의 3차원 표현을 생성하는 단계를 포함한다. 그러한 일 실시예에 있어서, 3차원 표현은 웨이퍼의 일 레이어 및/또는 상기 일 레이어 상위 또는 하위의 웨이퍼의 적어도 하나의 레이어 상에서의 특성의 3차원 표현을 포함한다. 동일한 방법에 있어서, 본 방법은 재조사하에 결함의 이미지를 다음 설계 레이어의 3차원 구성을 생성하고 디스플레이하는 단계를 포함한다. 일 실시예에 있어서, 결함이 위치한 상기 레이어는 강조되고, 상기 레이어 상에서 임의의 적절한 설계 구조가 몇몇의 종류의 지시자로 식별된다.
일 실시예에 따라서, 레티클 설계 정보 또는 설계자의 의도에 따른 데이터는 결함의 연속적인 분석을 결정하기 위한 요소로써 사용된다. 예를 들어서, 본 방법 은, 단계 62에 보인 바와 같이, 결함이 위치된 부분의 임계에 기인하여 결함의 처리를 결정하는 단계를 더 포함한다. 상기 처리는 임계 차원(CD) 측정, 스캔닝 전자 마이크로스코프 측정, 또는 임의의 다른 도량형학, 재조사, 또는 공지의 기술로 알려진 분석 기법과 같은 부가적인 결함의 분석적인 테스팅을 포함한다. 일 실시예에 있어서, 적절한 처리는 상기에서 기술한 바와 같이 검출 동안에 결함을 할당하는 지시자에 기인하여 결정된다. 예를 들어서, 광학 웨이퍼 정밀 검사 시스템을 사용하여 검출된 결함은 설계 정보에 의해서 지시된 것처럼 웨이퍼의 임계 영역에 위치된다. 이러한 경우에 있어서, 상기 결함은 e-빔 재조사 도구를 사용하여 재조사된다. 선택적으로, 만약에 결함이 설계 정보로부터 입증된 것처럼 웨이퍼의 임계 영역 내에 떨어지기 위해서 나타나지 않는다면, 더 이상의 결함의 재조사가 수행되지 않는다. 이러한 방법에 있어서, 중대한 결함으로 인식된 결함들은 사소한 결함으로부터 분리되어서 처리된다.
몇몇의 실시예에 있어서, 결함을 처리하는 것은 웨이퍼 상의 결함을 수리하는 단계를 포함할 수 있다. 웨이퍼 상에서 결함을 수리하는 것은, 예를 들어서, 클리닝 공정, 에칭 공정, 또는 CMP 공정을 사용하여 웨이퍼 상에서의 여러 개의 결함을 동시에 수리하는 단계를 포함한다. 선택적으로, 웨이퍼 상의 결함을 수리하는 것은, 예를 들어서, FIB 기법을 사용하여 한 번에 하나의 결함을 수리하는 단계를 포함한다. 서로 다른 형태의 결함들은 서로 다른 수리 공정에 종속된다. 예를 들어서, 중대한 결함은 사소한 결함보다 더욱 정확한 수리 공정에 종속된다. 동일한 방법에 있어서, 중대한 결함과 사소한 결함은 분리되어서 수리된다. 더욱이, 웨이퍼 상에서 검출된 결함의 모든 것의 단지 한 부분이 수리된다. 예를 들어서, 중대한 결함은 사소한 결함이 수리되지 않는 동안에 수리된다.
몇몇의 실시예에 있어서, 본 방법은, 단계 64에 보인 바와 같이, 레티클 상에서 검출된 결함의 프린팅 가능성을 분석하는 단계를 포함한다. 예를 들어서, 레티클 상의 결함은 웨이퍼의 좌표로 변환되는 레티클의 좌표를 기반으로 웨이퍼 상의 결함 또는 위치와 서로 관련되어 있다. 더욱이, 레티클 결함과 서로 상관이 있는 웨이퍼 상의 결함 또는 위치는 레티클 결함이 패턴화된 웨이퍼에 어떻게 영향을 끼지는 지를 결정하기 위하여 식별되어 지고 분석된다. 허용 가능한 레티클 결함의 프린팅 가능성은 상기 결함들의 허용 가능성을 입증하거나 또는 부인하기 위하여 결정된다. 더욱이, 레티클 결함의 프린팅 가능성은 허용 가능성이 또한 동일한 방법으로 분석되는 것처럼 식별되지 않는다.
본 방법은, 단계 66에 보인 바와 같이, 웨이퍼 상에서 검출된 결함들은 중대한 결함 또는 사소한 결함으로 분류하는 단계를 또한 포함한다. 일 실시예에 있어서, 상기 결함들은 결함들이 위치하는 웨이퍼의 부분을 기반으로 하여 임계 또는 사소한 결함으로 분류된다. 다른 실시예에 있어서, 상기 결함들은 임계 또는 비 임계 특성 또는 웨이퍼 상의 특성의 부분의 근접성을 기반으로 하여 임계 또는 사소한 결함으로 분류된다. 예를 들어서, 임계 특성의 약 100nm 내에 위치한 결함들은 임계로 식별되나, 임계 특성으로부터 적어도 약 1000nm에 위치한 결함들은 임계로 분류되지 않는다. 상기 거리는, 예를 들어서, 특성의 형태 (즉, 게이트 구조 또는 접점 구조) 및 결함의 크기에 의존하여 설명되고 변경되는 것이다. 다른 실시예에 있어서, 레티클 상의 허용 가능한 결함들과 상호 관련이 있는 웨이퍼 상의 결함은 비 임계 또는 뉘상스 결함으로 식별된다. 다른 실시예에 있어서, 상기 결함들은 위상, 전송, 및 공간 규모를 기반으로 임계 또는 사소한 결함으로 분류된다. 분류를 위한 파라미터들은 결함들이 위치된 웨이퍼의 부분, 또는 결함들이 위치된 웨이퍼의 부분의 임계를 기반으로 또한 결정된다. 동일한 방법에 있어서, 결함들이 위치한 웨이퍼의 부분은 결함에 분류를 할당하는 요소가 된다. 결함의 분류는 이미지 컴퓨터 또는 포스트-검출 소프트웨어에 의해서 수행된다. 결함들을 분류하는 것은 결함에 대한 다른 "형태(types)"를 할당하는 단계를 또한 포함한다. 예를 들어서, 결함을 분류하는 것은 스크래치, 입자, 또는 피트와 같은 결함을 식별하는 단계를 포함한다. 몇몇의 실시예에 있어서, 결함을 분류하는 것은 결함 공지의 기술로 알려진 소스 분석(DSA) 알고리즘, 공지의 기술로 알려진 임의의 다른 알고리즘 또는 결함 분류 방법을 사용하는 단계를 포함한다.
본 방법은, 단계 68에 보인 바와 같이, 만약에 지시자가 상기에서 기술한 검출 동안에 미리 할당되어 있지 않으면, 결함에 대한 지시자를 할당하는 단계를 또한 포함한다. 상기 지시자는 결함이 위치한 웨이퍼의 서로 다른 부분과 관련되어 있다. 더욱이, 결함에 할당된 지시자는 결함이 위치한 웨이퍼의 부분의 임계에 기반으로 되어 있다. 지시자는 플래그, 문자-숫자 식의 문자, 또는 결함의 서로 다른 형태를 식별하기 위하여 사용할 수 있는 임의의 다른 표시자를 포함한다. 결함 및 결함을 할당한 지시자를 표현하는 데이터는 단일 파일 내에 저장된다. 선택적으로, 결함을 표현하는 데이터는 임의의 일 파일에 저장되며, 결함을 할당한 지시자는 다 른 파일에 저장된다.
단계 70에 보인 바와 같이, 본 방법은 중대한 결함을 사소한 결함과 분류하는 단계를 포함한다. 사소한 결함으로부터 중대한 결함을 분리하는 것인 상기에서 기술한 바와 같이 수행된다. 몇몇의 실시예에 있어서, 본 방법은 허용 가능한 레티클 결함의 위치와 관련된 웨이퍼 상의 좌표에서 웨이퍼의 정밀 검사에 의해서 생성된 데이터를 웨이퍼 정밀 검사에 의해서 생성된 데이터로부터 제거하는 단계를 포함한다. 더욱이, 본 방법은, 단계 72에 보인 바와 같이, 중대한 결함 및 사소한 결함을 표현하는 데이터를 분리하여 처리하는 단계를 포함한다. 임계 및 사소한 결함을 표현하는 데이터를 분리하여 처리하는 것은 상기에서 기술한 바와 같이 수행된다.
단계 74에 보인 바와 같이, 본 방법은 중대한 결함 및 사소한 결함에 관한 정보에 기반으로 하여 웨이퍼 상에서 수행된 공정을 분석하는 단계를 더 포함한다. 설계자의 의도에 따른 데이터의 사용은 중대한 결함의 식별과 정밀 검사의 목적에 따른 사소한 결함을 여과하여 제거하는 것과 상기에서 기술한 바와 같은 재조사를 허용한다. 그러나, 일 실시예에 있어서, 제조 공정에서의 문제를 분석하고 해결하는 것은 임계 및 사소한 결함 정보 둘 다를 활용한다. 다른 실시예에 있어서, 사소한 결함 데이터는 공정 분석 및 문제점의 해결에 선택적으로 사용된다. 예를 들어서, 본 방법은 레티클 내에 웨이퍼를 패턴화하는데 사용되는 리소그래피 공정을 분석하는 단계를 포함할 수 있다. 더욱이, 중대한 결함 및 사소한 결함에 관한 정보는 리소그래피 공정의 하나 이상의 파라미터들을 변경하는데 사용된다. 예를 들어 서, 본 방법은 피드백 제어 기법을 사용하여 리소그래피 공정의 하나 이상의 파라미터를 변경하는 단계를 포함한다. 상기 리포그래피 공정의 하나 이상의 파라미터들은 레티클을 사용하여 처리된 부가적인 웨이퍼 상에서 생성된 중대한 결함의 수를 감소하기 위하여 변경된다. 도 4에 보인 본 방법은 여기서 기술한 임의의 다른 방법의 임의의 다른 단계를 포함할 수 있다.
도 5는 제조 공정을 분석하기 위하여 결함 정보를 선택으로 사용하기 위한 컴퓨터상에서 구현되는 방법의 일 실시예를 설명한 플로우 차트이다. 현재의 기술에 있어서, 주조법, 또는 IC 제조 설비는 독특한 결함 분류를 획득하기 위하여 다양한 IC 제조 단계를 통하여 웨이퍼 상에서 발생하는 결함을 정밀 검사하고 재조사한다. 결함 분류는 수율을 예측하고 또한 공정 제한을 식별하고 지시하는 것을 포함하는 다양한 목적을 위하여 사용된다. 상기 접근의 제한은 결함 분류가 개개의 IC 소자의 동작에 반대쪽의 영향을 미치지 않는 결함을 무시하는 것에 달성하지 못하는 것이다. 상기에서 기술한 컴퓨터상에서 구현되는 방법은 제조 공정의 분석과 관련있는 결함의 하나 이상의 정확한 우선순위를 제공하기 위한 결함 분류를 정교하게 함으로써 상기 제한을 설명하고 있다.
일 실시예에 따라서, 제조 공정의 특성을 결정하기 위한 컴퓨터상에서 구현되는 방법은 제조 공정 중 서로 다른 시간에서 수행되는 웨이퍼의 정밀 검사에 의해서 생성된 결함 정보를 획득하는 단계를 포함한다. 각각의 정밀 검사에 의해서 생성된 결함 정보는 저장된다. 예를 들어서 결함 정보는 저장 매체, 데이터베이스, 제조 데이터베이스에 저장된다. 도 5에 보인 바와 같이, 본 방법은, 단계 76에 보 인 바와 같이, 제조 공정을 사용하여 처리된 웨이퍼 상에서의 불량의 다이를 식별하는 단계를 또한 포함한다. 웨이퍼 상에서의 불량 다이를 식별하는 것은 각각의 제조 공정에서 다이의 기능적인 테스팅을 수행하는 단계를 포함한다. 선택적으로, 웨이퍼 상에서의 불량 다이를 식별하는 것은 제조 공정 중 동일한 지점에서 다이의 전기적인 테스팅을 수행하는 단계를 포함한다. 상기 불량 다이는 소정 영역을 벗어난 기능성을 갖는 하나 이상의 전기적인 요소를 포함한다.
더욱이, 본 방법은, 단계 78에 보인 바와 같이, 웨이퍼 상의 결함의 서로 다른 부분을 인식하는 단계를 포함한다. 일 실시예에 있어서, 웨이퍼 상의 결함의 서로 다른 부분은 불량 다이에서 하나 이상의 전기적인 요소로 표현되는 정보와 조합하여 웨이퍼의 정밀 검사에 의해서 생성된 데이터를 기반으로 하여 식별된다. 상기 정밀 검사 데이터는 웨이퍼의 다중의 정밀 검사 (즉, 제조 공정 중 서로 다른 시간에 수행되는 정밀 검사)에 의해서 생성된 데이터를 포함한다. 결함의 일 부분은 하나 이상의 전기적인 요소에 의해서 형성된 소자의 특성을 변경하여 소정 제한을 벗어나도록 한다. 예를 들어서, 설계 정보는 사소한 결함을 선택적으로 무시하는 동안 중대한 결함을 식별하기 위하여 불량 다이를 위한 결함 정보를 효율적이고 정확하게 분석하는데 사용된다. 상기 중대한 결함은 상기에서 기술한 사소한 결함과 구분된다. 다른 예제에 있어서, 설계 정보는 웨이퍼 정밀 검사 동안 식별된 결함을 여과하여 제거하고 임의의 임계값이 결여되거나 또는 아래에 존재하는 최종적인 IC 소자에 영향을 미치는 것을 재조사하는데 사용된다. 상기 결과적인 결함 분류는 제조 공정과 관련된 결함의 수와 형태의 정확한 측정을 제공한다.
본 방법은, 단계 80에 보인 바와 같이, 결함의 부분에 기반으로 한 제조 공정의 특성을 결정하는 단계를 더 포함한다. 예를 들어서, 제조 공정의 특성은, 사소한 결함이 아닌 중대한 결함에 기반으로 하여 결정된다. 일 실시예에 있어서, 제조 공정의 특성은 제조 공정의 수율이다. 고려할 사항에서 임의의 사소한 결함을 제거함으로써, 컴퓨터상에서 구현되는 방법의 일 실시예는 특성 수율의 보다 정확한 평가를 순서대로 허용하는 제조 공정의 "살상율(kill ratio)" 특성의 더욱 정확한 결정을 수월하게 한다.
본 방법은, 단계 82에 보인 바와 같이, 제조 공정의 특성에 기인하여 제조 공정의 하나 이상의 파라미터를 변경하는 또한 포함한다. 제조 공정의 하나 이상의 파라미터는 피드백 제어 기법을 사용하여 변경된다. 상기 파라미터가 살상 비율 또는 제조 공정의 수율의 보다 정확한 결정에 기반으로 하여 결정되기 때문에, 변경된 파라미터를 사용한 제조 공정의 효율은 현저하게 증가한다. 제조 공정은 살상 비율을 감소하고 제조 공정의 수율을 더욱 증가하기 위하여 상기와 같은 방법으로 분석되어 지고 변경된다. 도 5에 도시된 본 방법은 여기서 기술한 임의의 다른 방법의 임의의 다른 단계를 포함할 수 있다.
도 6은 제조 공정 중 수행된 웨이퍼의 정밀 검사에 의해서 생성된 데이터에 기반으로 하여 IC의 설계를 변경하는 단계를 포함하는 컴퓨터상에서 구현되는 방법을 설명한 플로우 차트이다. 일 실시예에 따라서, 본 방법은 IC 디바이스의 제조 공정 중 획득한 결함 정보에 기인하여 IC 소자의 설계 공정을 향상시키는 데에 사용된다. 상기 결함 정보는 설계 정보의 용어로 해석된다. 본 방법은 IC 소자의 설 계와 제조 단계가 설계 정보에 기인하여 점진적으로 최적화되는 귀환 방법을 제공한다.
일반적으로, IC 소자의 제조 단계 동안 결함의 정밀 검사 및 제조사는 각각의 제조 공정에 대해서 많은 양의 결함에 관련된 데이터를 산출한다. 일반적으로, 주조소는 IC의 연속되는 일괄 작업에서 결함을 제거하는 목적을 갖는 직접적인 공정 결과의 수리를 위하여 상기 결함 데이터의 사용을 제한한다. 그러나, 제조된 IC 소자의 특성 및 제조 단계 동안 이용된 공정에 의해서 부과된 다양한 강요되는 제한에 종속됨으로써, 공정의 그 이상의 향상은 결함의 감소에의 영향을 감소하는 것에 따라 동일한 지점에서 어렵고 비용이 많이 들게 된다. 예를 들어서, 마이크로프로세서의 제조 단계 동안 수행되는 하나 이상의 공정은 중요한 요구 사항을 획실하게 직면하는 것은 불가능하다.
단계 84에 보인 바와 같이, 상기 컴퓨터상에서 구현되는 방법은 IC를 설계하는 단계를 포함한다. 상기 IC는 공지의 기술로 알려진 임의의 방법을 사용하여 설계된다. 본 방법은, 단계 86에 보인 바와 같이, 제조 공정을 사용한 웨이퍼의 처리 공정을 또한 포함한다. 제조 공정은 침전, 리소그래피, 에치, 화학적-기계적 평탄 공정, 플래팅, 이온 주입, 클리닝, 및 적층 공정과 같은 많은 수의 개별적인 공정을 포함한다. 더욱이, 제조 공정은 한 번 이상의 몇몇의 개별적인 공정을 수행하는 단계를 포함한다. 단계 88에 보인 바와 같이, 본 방법은 제조 공정 중 웨이퍼를 정밀 검사하는 단계를 포함한다. 웨이퍼는 제조 공정 중 여러 번 정밀 검사된다. 예를 들어서, 웨이퍼는 리소그래피 공정 후, 에치 공정 후, 화학적-기계적 평탄 공 정 후, 및/또는 클리닝 공정 후에 정밀 검사된다. 몇몇의 경우에 있어서, 웨이퍼는 하나 이상의 개별적인 공정 동안 정밀 검사된다.
임계 및 사소한 결함이 웨이퍼의 정밀 검사 동안 웨이퍼 상에서 검출된다. 단계 90에 보인 바와 같이, 본 방법은 IC 설계에 기반으로 하여 웨이퍼 상에서 임계와 사소한 결함 간을 분류하는 단계를 포함한다. 예를 들어서, IC 설계는 설계의 서로 다른 부분을 지시하는 지시자를 포함할 수 있다. 상기 지시자는 상기에서 기술한 바와 같이 더욱 구성된다. 일 실시예에 있어서, 결함의 임계성은 결함이 위치한 설계의 부분에 기인하여 결정된다. 다른 실시예에 있어서, 상기 중대한 결함은 IC의 하나 이상의 특성을 변경하는 결함을 포함한다. 반면에, 사소한 결함은 IC의 하나 이상의 특성을 실질적으로 변경하지 않는 결함을 포함할 수 있다.
몇몇의 실시예에 있어서, 본 방법은, 단계 92에 보인 바와 같이, 사소한 결함으로부터 중대한 결함을 분리하는 단계를 포함한다. 동일한 방법에 있어서, 중대한 결함은 사소한 결함으로부터 분리되어 쉽게 처리된다. 임계 및 사소한 결함은 상기에서 기술한 바와 같이 분리된다. 더욱이, 본 방법은, 단계 94에 보인 바와 같이, 중대한 결함을 포함하는 실질적인 부분인 웨이퍼 상에서 검출된 결함에 기인하여 IC의 설계를 변경하는 단계를 포함한다. 동일한 방법에 있어서, 설계 정보를 사용함으로써, 본 방법은 현재 사용하는 방법의 제한을 감소하거나 제거하는 완전한 IC 소자의 기능성에 중요하지 않은 결함을 선택적으로 무시한다. 도 6에 보인 바와 같이, IC의 설계를 변경하는 것은 피드백 제어 기법을 사용하여 수행된다.
일 실시예에 있어서, IC의 설계는 제조 공정 중 형성된 중대한 결함의 수를 감소하기 위하여 변경된다. 다른 실시예에 있어서, 본 방법은, 단계 96에 보인 바와 같이, 중대한 결함에 기반으로 하여 제조 공정의 수율을 결정하는 단계를 포함한다. 그러한 실시예에 있어서, IC의 설계는 제조 공정의 수율을 증가하기 위하여 변경된다. 몇몇의 실시예에 있어서, 본 방법은, 단계 98에 보인 바와 같이, 웨이퍼 상에서 형성된 중대한 결함의 적어도 몇몇을 야기하는 제조 공정의 하나 이상의 개별적인 공정을 식별하는 단계를 포함한다. 따라서, 설계 정보를 사용함으로써, 본 방법은 제조 단계 동안 정말 제한된 공정의 더욱 정확한 식별을 허용한다.
일 실시예에 따라서, 상기 일 제한 공정이 향상된 신뢰 정도, 제한된 공정의 실패를 유도하기 위한 경향이 IC 소자의 설계를 더욱 세련되게 하는데 사용되는 설계의 개별적인 특성에 관한 정보를 갖고서 식별된다. 동일한 방법에 있어서, IC의 설계는 웨이퍼 상에서의 중대한 결함을 산출하는 개별적인 공정에 관련되어 변경된다. 그러한 일 실시예에 있어서, 본 방법은, 단계 100에 보인 바와 같이, IC의 설계가 중대한 결함의 형성에 기여하는 지의 여부를 결정하는 단계를 또한 포함한다. 더욱이, IC의 설계는 개별적인 공정 동안 형성된 중대한 결함의 수를 감소하기 위하여 변경된다.
제조 단계 동안 중대한 결함을 감소한 향상된 설계는 연속적인 정밀 검사 및 재조사 동안에 향상된 감도와 효율을 제공한다. IC 설계 단계를 향상시키기 위한 상기 귀한 방법은 제조 단계의 수율을 점진적으로 향상시키기 위하여 한 번 이상 수행된다. 다른 실시예에 있어서, 제조 공정은 웨이퍼 상에서 검출된 결함에 관한 정보에 기인하여 변경된다. 도 6에 보인 본 방법은 여기서 기술한 임의의 다른 방 법의 임의의 다른 단계를 포함할 수 있다.
도 7은 저장 매체(102)를 설명하는 도시적인 다이아그램이다. 일 실시예에 있어서, 상기 저장 매체는 데이터베이스가 될 수 있다. 다른 실시예에 있어서, 상기 저장 매체는 공지의 기술로 알려진 데이터의 저장을 위한 적절한 임의의 매체를 포함할 수 있다. 상기 저장 매체(102)는 IC 설계로 표현된 데이터(104)를 포함한다. 상기 저장 매체(102)는 IC 제조 공정으로 표현된 데이터(106)를 또한 포함한다. 더욱이, 상기 저장 매체(102)는 IC 제조 공정 중 웨이퍼 상에서 검출된 결함으로 표현되는 결함 데이터(108)를 포함한다. 상기 결함 데이터는 결함의 전체적인 부분이 IC의 하나 이상의 특성을 변경가능한 중대한 결함을 포함하는 것과 같이 여과되어 제거된다. 특히, 상기 결함 정보는 완전한 IC 소자의 기능성에 무 영향 또는 단지 제한된 영향을 갖는 사소한 결함을 차단하기 위하여 설계 정보를 사용하여 여과되어 제거된다.
몇몇의 실시예에 있어서, 상기 저장 매체는 중대한 결함과 IC 설계 간의 관계로 표현된 데이터(110)를 또한 포함한다. 특히, 상기 관계는 IC 설계 특성과 다양한 제조 공정과 연결된 제조 단계 동안 발생하는 결함 간의 관계가 될 수 있다. 일 실시예에 있어서, 상기 저장 매체는 상기 IC 설계로 표현된 데이터(104), 상기 제조 공정으로 표현된 데이터(106), 및 결함 데이터(108)에 기반하여 IC 설계를 변경하는 데이터 사용가능하다. 몇몇의 실시예에 있어서, 상기 저장 매체는 IC 설계 특성과 결함 간의 관계를 사용하여 IC 설계를 변경하는데 사용된다. 따라서, 상기 저장 매체는 제조 가능성을 위한 설계의 적합함을 향상시키기 위하여 설계 단계 동 안 사용된다. 더욱이, 도 7에 설명한 상기 저장 매체는 도 6에서 설명한 본 방법을 수행하는데 사용된다.
도 8은 제조 공정 중 웨이퍼의 정밀 검사에 의해서 생성된 결함 데이터에 기반하여 IC의 하나 이상의 특성을 시뮬레이팅하는 단계를 포함하는 컴퓨터상에서 구현되는 방법의 일 실시예를 설명한 플로우 차트이다. 결함의 전체적인 부분은 IC의 하나 이상의 특성을 변경가능한 중대한 결함을 포함한다. 몇몇의 실시예에 있어서, 본 방법은 완전한 IC 소자의 기능성에서 결함의 영향을 시뮬레이트하는데 사용된다. 반면에, 일반적으로, IC 설계 도구는 제조 공정 정보를 사용하지 않고 IC의 설계 성능을 시뮬레이트한다. 대신에, 일반적으로, 상기 그러한 시뮬레이션은 설계 규칙과 타이밍 간의 관계와 같은 비 공정과 관련된 관계에 초점이 맞추어 있다. 더욱이, 일반적으로, 완전히 제조된 IC 소자 상에서 결함의 영향의 시뮬레이션을 위한 도구는 단지 결함을 고려한 제한된 정보만을 고려한다. 결론적으로, IC 설계에서 결함의 영향을 예측하는 능력은 상대적으로 정확하지 않고 신뢰도가 낮게 된다. 반면에, 여기서 설명된 본 방법은 제조 공정 정보를 고려함으로써 IC 설계의 성능의 시뮬레이션을 위한 향상된 방법을 제공한다. 더욱이, 여기서 설명된 본 방법은 최종적인 완전한 IC 소자의 기능성에서 결함의 영향을 시뮬레이팅하는 동안에 포괄적인 결함 정보를 이용함으로써 다른 시뮬레이션 방법의 제한점을 해결한다. 상기 제조 공정 정보와 포괄적인 결함 정보는 IC 설계 정보를 사용하여 획득할 수 있다.
단계 112에 보인 바와 같이, 본 방법은 웨이퍼를 정밀 검사에 의하여 생성된 데이터를 포함한다. 상기 웨이퍼는 제조 공정 중 임의의 시간에서 정밀 검사된다. 선택적인 실시예에 있어서, 본 방법은 상기에서 기술한 웨이퍼의 정밀 검사에 의해서 생성된 데이터를 획득하는 단계를 포함한다. 일 실시예에 있어서, 상기 데이터는 IC 소자의 제조 공정의 여러 단계 동안 수행된 정밀 검사 및 재조사에 의해서 생성된다. 몇몇의 실시예에 있어서, 결함에 관한 상기 정보는 웨이퍼 상의 결함 위치의 좌표와 3차원 결함 프로파일을 포함한다. 그러나, 결함에 관한 상기 정보는 정밀 검사 또는 재조사 동안 생성된 결함에 관한 임의의 다른 정보가 될 수 있다.
본 방법은, 단계 114에 보인 바와 같이, 사소한 결함으로부터 중대한 결함을 분리하는 단계를 포함한다. 중대한 결함은 여기서 기술한 것과 같이 설계자의 의도에 따른 데이터를 사용하여 비 임계 데이터와 분리된다. 예를 들어서, 본 방법은 IC의 설계에 기반으로 한 정밀 검사 동안 검출된 중대한 결함과 사소한 결함 간을 구분하는 단계를 포함한다. 상기 사소한 결함은 IC의 하나 이상의 특성을 전체적으로 변경하지 않는 결함 (즉, IC 소자의 성능에 불가결한 것이 아닌 결함)으로 식별된다. 동일한 방법에 있어서, 제조 단계 동안 이용된 여러 공정의 수율과 성능에 관한 정보는, 설계 정보에 기인하여, 완전한 IC 소자의 성능에 불가결한 것이 아닌 것으로 결정된 결함을 선택적으로 무시함으로써 얻어진다.
본 방법은, 단계 116에 보인 바와 같이, 결함 데이터에 기인한 IC의 하나 이상의 특성을 시뮬레이트하는 단계를 포함한다. 몇몇의 실시예에 있어서, 상기에서 얻어진 다양한 제조 공정에 관한 정보는 IC의 하나 이상의 특성을 시뮬레이트하는데 또한 사용된다. 상기에서 얻어진 다양한 제조 공정에 관한 정보는 IC 소자의 설계의 성능을 보다 더 정확하게 시뮬레이트하는데 사용된다. 더욱이, 결함 정보의 그러한 전처리는 상기 시뮬레이션이 보다 더 효율적으로, 빠르게, 그리고 계산에 관한 수단을 사용하지 않고서 수행가능 하다는 것을 확실하게 한다.특별한 구현에 있어서, 시뮬레이션을 위하여 사용된 상기 결함 데이터는 결함 좌표와 3차원 결함 프로파일을 포함한다. IC의 하나 이상의 특성은 전압 강하, 타이밍 감속, 부분적인 소자 오류, 및 전체적인 소자 오류를 포함한다(그러나 이에 제한되지 아니함). 도 8에 보인 본 방법은 여기서 기술한 임의의 다른 방법의 임의의 다른 단계를 포함할 수 있다.
도 9는 결함 데이터에 기초하여 표본 상에서의 패턴의 위치를 결정하는 단계를 포함하는 컴퓨터상에서 구현되는 방법의 일 실시예를 설명한 플로우 차트이다. 일 실시예에 있어서, 본 방법은 설계 패턴을 결함이 존재하는 빈 매체에 선택적으로 들어맞게 해 주기 위하여 설계 정보를 사용하는 단계를 포함한다. 일 실시예에 있어서, 상기 표본은 빈 레티클 기판가 될 수 있다. 선택적인 실시예에 있어서, 상기 표본은 웨이퍼가 될 수 있다. 상기 웨이퍼는 빈 웨이퍼 또는 그곳에 형성된 패턴화된 레이어를 갖기 전의 웨이퍼가 될 수 있다. 그러나, 상기 웨이퍼는 그곳에 이전에 형성된 다른 패턴화된 레이어를 가질 수 있다. 그러나, 여기서 설명한 상기 컴퓨터상에서 구현되는 방법은 패턴이 각인되거나 또는 패턴이 반도체 공장에서보다 공지의 기술로 알려진 임의의 그러한 표본을 포함하고, 결함이 존재하는 매체 또는 표본 위에 각인된 곳의 대부분 경우에 적용된다.
단계 118에 보인 바와 같이, 본 방법은 표본을 정밀 검사에 의한 데이터를 생성하는 단계를 포함한다. 다른 실시예에 있어서, 본 방법은 상기에서 기술한 것 과 같이 표본의 정밀 검사에 의해서 생성된 데이터를 획득하는 단계를 포함한다. 본 방법은, 단계 120에 보인 바와 같이, 패턴의 임계 부분을 식별하는 단계를 또한 포함한다. 몇몇의 실시예에 있어서, 패턴의 임계 부분을 식별하는 것은 여기서 기술한 바와 같이 설계 정보에 기인한다. 선택적인 실시예에 있어서, 본 방법은 그러한 설계 정보없이 패턴의 임계 부분을 식별하는 단계를 포함한다. 예를 들어서, 빈 레티클 기판를 갖는 패턴의 정렬은 설계 정보를 사용하지 않고 수행된다.
더욱이, 본 방법은, 단계 122에 보인 바와 같이, 표본 상에서 패턴의 위치를 결정하는 단계를 포함한다. 패턴의 위치를 결정하는 것은 공간적으로 패턴을 변환하고, 패턴을 회전하고, 패턴을 스케일링하고, 또는 상기 것의 임의의 조합을 포함한다. 패턴을 공간적으로 변환하는 것은 x 방향 및/또는 y 방향에서 패턴을 공간적으로 변환하는 단계를 포함한다. 일 실시예에 있어서, 패턴의 위치를 결정하는 것은 표본의 전체적인 부분이 패턴으로 겹치지 않은 것과 같이 패턴의 위치를 선택하는 단계를 포함한다. 몇몇의 실시예에 있어서, 패턴의 위치를 결정하는 것은 표본 상에서의 결함의 위치와 관련된 패턴의 임계 부분의 위치를 결정하는 단계를 포함한다. 예를 들어서, 패턴의 위치를 결정하는 것은 표본 상에서의 전체적인 부분이 패턴의 임계 부분과 겹치지 않는 것과 같이 패턴의 위치를 선택하는 단계를 포함한다. 일 특별한 예제에 있어서, 빈 레티클 기판의 정밀 검사는 기판 상에서의 결함의 수를 식별한다. 레티클 기판 상에 프린팅된 설계 패턴은 빈 레티클 기판 상에서의 결함이 설계 패턴의 임의의 임계 영역과 겹치지 않는 것과 같이 레티클 기판 상에 정렬되고 프린팅된다. 다른 실시예에 있어서, 패턴의 위치를 결정하는 것은 표 본 상의 결함과 패턴의 임계 영역 간의 중복 부분의 양이 소정의 임계값 아래에 있도록 하는 것과 같이 패턴의 위치를 선택하는 단계를 포함한다. 동일한 방법에 있어서, 표본 상의 결함과 표본 상의 임계 영역 간의 중복 부분의 임의의 정도는 허용되고, 설계 패턴은 중복 부분의 정도가 임의의 임계값 아래에 있도록 하는 것과 같이 프린팅된다.
몇몇의 실시예에 있어서, 본 방법은, 단계 124에 보인 바와 같이, 표본 상에서의 결함과 패턴의 임계 부분 간의 중복 부분을 결정하는 단계를 포함한다. 더욱 다른 실시예에 있어서, 만약에 상기 표본이 빈 레티클 기판이라면, 본 방법은 레티클 상의 결함과 패턴의 임계 부분 간의 중복 부분의 양을 결정하는 단계를 포함한다. 빈 레티클 상에서의 결함과 설계 패턴의 임계 영역 간의 중복 부분의 정도는 웨이퍼를 노출시켜서 패턴화된 레티클을 사용함으로써 생성된 중대한 결함의 기대치 값의 지시자가 될 수 있다. 따라서, 그러한 실시예는, 단계 126에 보인 바와 같이, 레티클을 사용하여 웨이퍼 상에서 산출된 중대한 결함의 수를 추정하는 단계를 포함한다. 다른 실시예에 있어서, 만약에 표본이 빈 레티클 기판이라면, 본 방법은, 단계 128에 보인 바와 같이, 노출 도구 및/또는 좌표계와 관련된 패턴의 위치를 기반으로 한 웨이퍼를 갖는 레티클의 정렬을 결정하는 단계를 포함한다. 예를 들어서, 명목상의 좌표와 관련된 설계 패턴의 위치를 고려한 정보는 저장되고, 레티클을 연속적으로 스텝퍼 및/또는 웨이퍼로 적절하게 정렬하는데 사용된다. 동일한 방법에 있어서, 레티클은 웨이퍼 패턴화 작업 동안 결함이 존재하는 웨이퍼로 선택적으로 정렬된다.
도 9에서 설명된 컴퓨터상에서 구현된 본 방법은, 이에 제한하지 않고, 빈 레티클 기판 및 웨이퍼 상에서 결함을 허용하는 능력, 감소됨으로써 비용의 절약, 및 심지어 비용의 배제, 빈 레티클 기판 및 웨이퍼를 교체하거나 수리하는 필요성, 및 감소됨으로써 시간 절약, 및 심지어 시간의 배제, 폐기와 관련된 처리 지연과 결함이 있는 빈 레티클 기판 또는 웨이퍼의 대체를 포함하는 여러 개의 장점을 제공한다. 도 9에 보인 본 방법은 여기서 기술한 임의의 다른 방법의 임의의 다른 단계를 포함한다.
도 10은 결함의 중요성을 결정하기 위한 컴퓨터상에서 구현되는 방법의 일 실시예를 설명한 플로우 차트이다. 레티클들은 반도체 소자의 제조에서 중요한 패턴으로 사용된다. 레티클의 자동 정밀 검사는 이러한 반도체 소자의 제조에서 표준 패턴으로 표준 단계이다. 상기 정밀 검사는 결함 침전 척도에 기반으로 하여 제거되고, 수리되고, 세척되고, 또는 무시하는 레티클 상에서의 결함을 검출하는데 사용된다. 상기 정밀 검사는 레티클 상에서의 중요한 결함이 몇몇의 방법에서 실패되거나 또는 결함이 있는 것으로 제조된 모든 반도체 소자를 야기할 수 있기 때문에 중요하다. 더욱 복잡한 반도체 설계가 발달됨에 따라 설계는 더욱 복잡한 레티클 및 더욱 복잡한 리소그래피 기법을 야기한다. 복잡도가 증가하는 것에 조합에서 설계 크기는 더욱 작아지는 것이 검출하는데 어렴움이 증가하고 레티클 결함을 정확하게 침전하는 것을 야기한다. 예를 들어서, 레티클 (설계 또는 결함) 상에서의 것과 결과 패턴이 웨이퍼 상에서 생성되는 것 사이의 관계는 실제적으로 비 선형 관계에 있을 수 있다.
결함의 프린팅 가능성을 결정하기 위한 방법이 개발되어 있다. 예를 들어서, 레티클 결함의 프린팅 가능성을 결정하기 위한 시스템 및 방법이 미 특허 번호 6,076,465(Vacca 등)와 미 특허 번호 6,381,358(Vacca 등)과 2002년 2월 11일에 문서화된 Vacca 등에 의해서 "레티클 결함의 프린팅 가능성을 결정하기 위한 시스템 및 방법(System and Method for Determining Reticle Defect Printability)"으로 명명된 미 특허 출원 번호 10/74,857에 설명되어 있으며, 상기 것들은 여기서 참조문헌으로 사용된다. 설계자의 의도에 따른 데이터와 레티클 정밀 검사를 위한 그의 사용의 예제가 미 특허 번호 6,529,621(Glasser 등) 및 PCT 출원 번호 WO 00/36525(Glasser 등)에 설명되어 있으며, 이는 여기서 참조문헌으로 사용된다.
여기서 기술한 컴퓨터상에서 구현되는 본 방법은 레티클 상에서의 결함의 중요성 또는 잠재적인 중요성을 결정하기 위한 방법을 제공한다. 본 방법은 패턴 생성 시스템 또는 레티클 정밀 검사 시스템에 활용된다. 단계 130에 보인 바와 같이, 본 방법은 레티클 상에서의 서로 다른 영역의 설계상 중요성을 결정하는 단계를 포함한다. 몇몇의 실시예에 있어서, 레티클 상에서의 더 큰 또는 더 작은 설계상 중요성의 영역은 레티클 및 완전한 레티클 설계의 상황에 관한 정보를 갖는 자동 컴퓨터 프로그램에 의해서 결정된다. 레티클 상에서의 서로 다른 영역의 중요성을 결정하는 것은 정밀 검사 전에 수행되는 전처리 단계 동안 수행되거나 또는 수행되는 않는다. 선택적으로, 서로 다른 영역의 설계상 중요성을 결정하는 것은 정밀 검사 동안 또는 정밀 검사 후에 수행되는 후처리 단계 동안 수행된다.
본 방법은, 단계 132에 보인 바와 같이, 레티클 상에서 검출된 결함의 설계 상 중요성을 결정하는 단계를 또한 포함한다. 설계상 중요성은 결함이 레티클의 설계에 영향을 끼치는 방법의 측정이다. 결함의 설계상 중요성은 결함이 위치한 레티클 상에서의 영역의 설계상 중요성에 기반으로 하여 결정된다. 선택적으로, 결함의 설계상 중요성은 결함으로 표현된 데이터를 임계값과 비교하여 결함이 만약에 상기 데이터가 임계값보다 더 크다면 설계상 중요성을 갖는 것으로 결정함으로써 결정된다. 몇몇의 실시예에 있어서, 결함으로 표현된 데이터는 위상 및/또는 결함의 투과도, 결함의 공간적인 규모, 또는 결함과 레티클 상에서의 다른 특성 간의 거리를 포함한다.일 실시예에 있어서, 상기 임계값은 레티클 상에서 결함의 위치에 종속하여 가변적이다. 따라서, 각각의 결함 또는 레티클 상에서 위치는 결함이 설계상 중요성을 갖도록 결정되는 것 상위의 임계값을 갖는다. 예를 들어서, 상계의 임계값은 더 낮은 설계상 중요성을 갖는 레티클의 영역에서 임계값 보다 더 큰 설계상 중요성을 갖는 레티클의 영역에서 더 낮은 값을 갖는다.
본 방법은, 단계 134에 보인 바와 같이, 레티클 상에서의 서로 다른 영역의 리소그래피 중요성을 결정하는 단계를 포함한다. 예를 들어서, 상기 레티클이 사용되는 리소그래피 공정에 관한 정보가 얻어진다. 일 실시예에 있어서, 리소그래피 공정에 관한 정보는 제조 데이터베이스로부터 얻어진다. 다른 실시예에 있어서, 리소그래피 공정에 관한 정보는 리소그래피 공정을 위한 공정 윈도우를 결정하는데 사용되는 시뮬레이션 소프트웨어로부터 획득된다. 다른 실시예에 있어서, 리소그래피 공정에 관한 정보는 공정 윈도우 특성(PWC) 레티클를 사용하여 획득된 실험적인 결과로부터 획득된다. 몇몇의 실시예에 있어서, 레티클 상에서 더 큰 또는 더 작은 리소그래피 임계의 영역은 레티클의 설계 및 리소그래피 공정에 관한 정보를 갖는 자동 컴퓨터 프로그램에 의해서 결정된다. 레티클 상에서의 서로 다른 영역의 리소그래피 중요성을 결정하는 것은 레티클 정밀 검사 전에 수행되는 전처리 단계 동안, 레티클 정밀 검사 동안, 및/또는 레티클 정밀 검사 후에 수행되는 후처리 단계 동안 수행된다.
본 방법은, 단계 136에 보인 바와 같이, 레티클 상에서 검출된 결함의 리소그래피 중요성을 결정하는 단계를 포함한다. 상기 리소그래피 중요성은 결함이 레티클을 사용하는 리소그래피 공정에 의해서 패턴화된 웨이퍼에 영향을 끼치는 방법의 측정이다. 결함의 리소그래피 공정은 결함이 위치한 레티클 상에서의 영역의 리소그래피 중요성을 기반으로 하여 결정된다. 선택적으로, 결함의 리소그래피 중요성은 결함으로 표현된 데이터를 임계값과 비교하여 상기 데이터가 임계값보다 더 크다면 결함이 리소그래피 중요성을 갖는 것으로 결정하는 것에 의해서 결정된다. 결함으로 표현된 데이터는 상기에서 기술한 임의의 데이터를 포함한다. 일 실시예에 있어서, 상기 임계값은 레티클 상에서의 결함의 위치에 종속하여 가변적이다. 동일한 방법에 있어서, 각각의 결함 또는 레티클 상에서의 위치는 결함이 리소그래피 중요성을 갖는 것으로 결정되는 것보다 상위의 임계값을 갖는다. 예를 들어서,상기 임계값은 더 낮은 리소그래피 중요성을 갖는 레티클의 영역 내에서의 임계값보다 더 큰 리소그래피 중요성을 갖는 레티클의 영역 내에서 더 낮은 값을 갖는다.
단계 138에 보인 바와 같이, 본 방법은 레티클 상에서 검출된 결함의 전체적인 중요성을 결정하는 단계를 포함한다. 결함의 전체적인 중요성은 설계상 중요성 및 결함의 리소그래피 중요성을 기반으로 하여 결정된다. 따라서, 본 방법은 웨이퍼 상에서의 특정한 위치 내의 결함의 리소그래피 중요성과 조합하여 레티클 상에서의 특정한 위치 내의 결함의 설계상 중요성을 결정함으로써 결함의 전체적인 중요성을 결정하는데 사용된다. 결함의 전체적인 중요성은 다음과 같은 4개의 범주 중의 한 개가 선택된다. 즉, 리소그래픽 및 설계상 중요성, 단지 리소그래피 중요성, 단지 설계상 중요성, 및 중요성이 없는 것. 각각의 결함은 4개의 범주 중에 한 개에 할당된다.
도 11에 보인 차트는 결함이 상기 범주의 각각의 범위에 들어가는 방법을 설명한 개념적인 다이아그램이다. 도 11에 보인 바와 같이, 결함의 중요성은 크기와 마찬가지로 진폭 (또는 투과도)와 위상 함수로써 가변적이다. 그러나, 결함의 중요성은 결함과 레티클의 다른 특성의 함수로써 가변적이다.예를 들어서, 결함의 중요성은 결함과 레티클 상에서 다른 특성 간의 거리 함수로써 가변적이다. 도 11에 더 보인 바와 같이, 레티클 상에서 검출된 서로 다른 결함은 설계상 중요성 또는 리소그래피 중요성을 갖는다. 몇몇의 중요성의 종류를 갖는 모든 결함 가운데서, 상기 결함의 심지어 더 작은 영역도 설계 및 리소그래피 중요성 둘 다 갖는다, 결함을 대한 중요성을 위한 양 쪽의 척도를 적용하는 것은 반도체 제조 공정에 그리 중요하지 않은 영역 또는 결함에 관한 (만약 원한다면) 정보를 유지하는 동안 가장 중요한 영역 또는 레티클 상의 결함에 기인하여 분석되거나 또는 변경되는 것을 허용한다.
몇몇의 실시예에 있어서, 본 방법은, 도 10의 단계 140에 보인 바와 같이, 레티클의 처리를 결정하는 단계를 포함한다. 그러한 일 실시예에 있어서, 레티클의 처리는 레티클 상의 개별적인 결함의 설계, 리소그래피, 및/또는 전체적인 중요성에 기인하여 결정된다. 레티클의 처리는 레티클을 제거하는 것, 레티클을 수리하는 것, 및/또는 레티클을 세척하는 단계를 포함한다(그러나 이에 제한되지 아니함). 중요성의 양 형태에 관한 정보를 조합함으로써, 임의의 레티클을 제거하고, 수리하고, 또는 세척하는 것의 필요성이 감소되거나 또는 배제되는 것이 가능하다.
다른 실시예에 있어서, 본 방법은, 단계 142에 보인 바와 같이, 레티클 상에서의 결함을 수리하기 위하여 사용된 공정의 하나 이상의 파라미터를 결정하는 단계를 포함한다. 예를 들어서, 결함을 수리하는데 사용되는 공정의 하나 이상의 파라미터는 결함의 설계, 리소그래피, 및/또는 전체의 중요성에 기반하여 결정된다. 동일한 방법에 있어서, 레티클 상에서의 서로 다른 결함을 수리하기 위하여 사용되는 하나 이상의 파라미터는 서로 다를 수 있다. 예를 들어서, 더 높은 전체의 중요성을 갖는 결함은 더 낮은 전체의 중요성을 갖는 결함을 수리하는데 사용되는 공정보다 더 높은 정확성을 갖는 공정을 사용하여 수리된다. 상기 수리 공정은 여기서 설명한 임의의 수리 공정 및 공지의 기술로 알려진 임의의 다른 수리 공정을 포함할 수 있다. 레티클의 공정 및 레티클 상에서의 결함을 수리하는데 사용되는 공정의 한 개 이사의 파라미터를 결정하는 것은 퇴적되는 결함을 결정하는 것의 필요성을 감소, 또는 심지어 제거하기 위하여 자동 방법으로 수행된다.
일 실시예에 있어서, 본 방법은, 단계 144에 보인 바와 같이, 레티클 상에서 검출된 결함의 시각적인 표현을 생성하는 단계를 포함한다. 상기 시각적인 표현은 결함의 설계, 리소그래피, 및/또는 전체적인 중요성을 지시하는 결함에 할당된 하나 이상의 지시자를 포함한다. 상기 시각적인 표현은 결함의 2차원 시각적인 표현, 결함의 3차원 시각적인 표현, 결함이 위치하는 레티클 상에서의 영역의 2차원 맵, 또는 결함이 위치하는 레티클의 2차원 맵을 포함한다. 더욱이, 상기 결함의 시각적인 표현은 결함을 표현하는 또 다른 데이터, 결함이 위치하는 레티클의 영역을 표현하는 또 다른 데이터, 또는 결함이 위치하는 레티클을 표현하는 또 다른 데이터와 중복될 수 있다. 예를 들어서, 상기 결함의 시각적인 표현은 결함에 근접되어 있는 레티클 상에서의 또 다른 특성, 몇몇의 경우에 있어서, 상기 특성의 설계, 리소그래피, 및/또는 전체적인 중요성을 지시하거나 또는 지시하지 않는 특성에 할당된 지시자의 시각적인 표현을 포함한다. 몇몇의 실시예에 있어서, 본 방법은, 단계 146에 보인 바와 같이, 레티클 상에서의 개별적인 영역의 시각적인 표현을 생성하는 단계를 포함한다. 그러한 일 실시예에 있어서, 상기 시각적인 표현은 개별적인 영역의 설계, 리소그래피, 및/또는 전체적인 중요성을 지시하는 개별적인 영역에 할당된 지시자를 포함한다. 상기 시각적인 표현은 상기에서 기술된 바와 같이 더욱 구성될 수 있다. 동일한 방법에 있어서, 본 방법은 사용자에게 결과를 표현하고자 할 때 더 크거나 또는 더 작은 중요성의 영역 또는 결함을 지시하는데 사용될 수 있다. 더욱이, 임계 설계 영역 및/또는 임계 리소그래피 영역은 높은 마스크 오류 증진 요소(MEEF)의 영역과 마찬가지로 표기된다.
일 실시예에 있어서, 본 방법은, 단계 148에 보인 바와 같이, 레티클 상에서의 서로 다른 영역의 전체적인 중요성을 결정하는 단계를 포함한다. 레티클 상에서 의 서로 다른 영역의 전체적인 중요성은 레티클 상에서의 서로 다른 영역의 설계상 중요성 및 리소그래피 중요성에 기인하여 결정된다. 몇몇의 실시예에 있어서, 레티클 상에서의 서로 다른 영역의 전체적인 중요성은 레티클 상에서의 결함의 전체적인 중요성을 결정하는데 사용된다. 예를 들어서, 레티클 상에서의 결함은 결함이 위치하는 레티클 상에서의 영역과 마찬가지로 동일한 전체적인 중요성에 할당된다. 그러한 실시예에 있어서, 결함의 설계상 중요성 및 리소그래피 중요성은 상기에서 기술된 바와 같이 결정되거나 또는 결정되지 않을 수 있다.
중요성의 두 형태에 관한 정보를 조합함으로써, 본 방법은 수율, 사이클 타임, 효율, 및 레티클을 고려한 반도체 제조 공정의 다른 국면을 향상시키는 데에 사용된다. 특히, 레티클 상에서의 특정한 위치의 중요성에 기인한 시스템을 파라미터를 조정함으로써 패턴 생성 공정을 향상시키는 것이 가능하다. 일 실시예에 있어서, 본 방법은, 단계 150에 보인 바와 같이, 레티클을 제조하는데 사용되는 공정의 하나 이상의 파라미터를 결정하는 단계를 포함한다. 상기 공정의 파라미터는 레티클의 서로 다른 영역의 설계, 리소그래피, 및/또는 전체적인 중요성에 기인하여 결정된다. 몇몇의 실시예에 있어서, 상기 공정의 파라미터는 레티클 상에서의 서로 다른 영역에 대해서 독립적으로 결정된다. 동일한 방법에 있어서, 공정의 하나 이상의 파라미터는 레티클 상에서의 일 영역에서보다 더욱 다를 수 있다. 이와 같이, 상기 공정의 파라미터는 레티클 통하여 독립적으로 가변적이다. 예를 들어서, 레티클 상에서의 다른 영역보다 더 높은 전체적인 중요성을 갖는 레티클의 영역에서의 레티클 제조 공정의 파라미터는 다른 영역보다 더 큰 기록의 정확성을 갖고 처리된 다. 가변되는 중요성의 영역 내에서의 제조 공정 도구 파라미터에 대한 규칙은 사용자에 의해서 수동으로 설정되거나 또는 도 10에 도시된 본 방법을 수행하기 위하여 구성된 프로세서에 의해서 자동으로 설정된다. 레티클 제조 공정의 예제는 패턴 생성, 에칭, 세척, 및 공지의 기술로 알려진 임의의 다른 레티클 제조 공정을 포함한다.
다른 실시예에 있어서, 본 방법은, 단계 152에 보인 바와 같이, 레티클을 정밀 검사하기 위하여 사용되는 공정의 하나 이상의 파라미터를 결정하는 단계를 포함한다. 변경될 수 있는 상기 파라미터는 레티클 정밀 검사를 수행하기 위하여 구성된 정밀 검사 도구의 파라미터가 될 수 있다. 상기 정밀 검사의 파라미터는 상기에서 기술한 바와 같이 결정된다. 이에 따라서, 상기 정밀 검사 공정의 파라미터는 레티클 상에서의 다른 영역을 정밀 검사하기 위하여 사용되는 감도보다 더 큰 일 영역 내에서의 감도를 갖도록 선택된다. 특히, 레티클 정밀 검사의 결함 감도는 레티클의 리소그래픽 적으로 그리고 설계상에서 가장 중요한 영역에서 가장 크다. 레티클의 리소그래픽 적으로 그리고 설계상에서 가장 중요한 영역에서 증가된 감도는 상기 그러한 레티클을 사용하여 제조되는 반도체 소자의 수율 또는 효율을 증가시킨다. 레티클에 대한 정밀 검사 공정은 레티클 및 정밀 검사에 기인한 공간 이미징에 의한 광 전송 및/또는 반사된 것에 기인한 정밀 검사와 같은 공지의 기술로 알려진 임의의 적절한 정밀 검사가 될 수 있다.
레티클 정밀 검사에 의해서 생성된 데이터의 처리를 위하여, 다양한 모드 (다이:다이 검출, 다이:데이터베이스 정밀 검사, 또는 공지의 기술로 알려진 임의의 다른 모드)에서 결함 검출이 수행된다. 정밀 검사 데이터 공정의 하나 이상의 파라미터는 레티클 상에서의 특정한 영역 또는 결함의 중요성에 기인하여 또한 변하게 된다. 변경되는 상기 데이터 공정의 하나 이상의 파라미터는 결함 검출을 위하여 사용되는 임계값 또는 알고리즘의 값을 포함한다. 동일한 방법에 있어서, 레티클 상의 결함을 재조사하는데 사용되는 공정의 파라미터는 상기에서 기술한 바와 같이 결정된다. 가변되는 중요성의 영역에서의 정밀 검사 시스템 및/또는 재조사 시스템 파라미터에 대한 규칙은 사용자에 의해서 수동으로 설정되거나 EH는 여기서 기술한 본 방법을 수행하기 위하여 구성된 프로세서에 의해서 자동으로 설정된다.
다른 실시예에 있어서, 본 방법은, 단계 154에 보인 바와 같이, 레티클을 수리하는데 사용되는 공정의 하나 이상의 파라미터를 결정하는 단계를 포함한다. 수리 공정의 파라미터는 상기에서 기술한 바와 같이 결정된다. 이에 따라서, 상기 수리 공정의 파라미터는 레티클을 통하는 영역에서 영역까지 독립적으로 변하게 된다. 예를 들어서, 상기 수리 공정의 파라미터는 레티클 상에서 다른 영역을 수리하는데 사용되는 정확성보다 일 영역에서 더 높은 정확성을 갖는 데에 선택된다. 가변의 중요성의 영역에서 수리 도구 파라미터를 위한 규칙은 사용자에 의해서 수동으로 설정되거나 여기서 기술한 본 방법을 수행하기 위하여 구성된 프로세서에 의해서 자동으로 설정된다. 레티클 위한 수리 공정은, 이미 상기에서 상세하게 기술된, 화학적으로 조력된 레이저 제거, 레이저 유도 충격파 제거, 입자 빔 조력된 수리, 또는 에칭 또는 스트리핑 공정과 같은 웨트 또는 드라이 세척 공정을 사용한 레티클 공정과 같은 공지의 기술로 알려진 임의의 적절한 수리 공정일 수 있다. 도 10에 도시된 본 방법은 여기서 기술한 임의의 다른 방법의 임의의 단계를 포함할 수 있다.
상기에서 기술한 방법을 구현하는 프로그램 명령어는 전송 매체를 통하여 전송되거나 또는 저장된다. 상기 프로그램 명령어는 여기서 기술한 임의의 컴퓨터상에서 구현되는 방법을 수행하기 위한 컴퓨터 시스템에서 실행 가능하다. 상기 전송 매체는 유선, 케이블, 또는 무선 전송 링크, 또는 유선, 케이블, 또는 링크와 같이 신호를 전송하는 것과 같은 전송 매체가 될 수 있다. 상기 전송 매체는 또한 읽기 전용 기억장치, 랜덤 액세스 기억장치, 마그네틱 또는 광 디스크, 또는 마그네틱 테이프와 같은 저장 매체가 될 수 있다. 하나 이상의 데이터 구조 및/또는 규칙 데이터베이스는 상기 전송 매체를 통하여 마찬가지로 전송되거나 또는 저장된다.
여기서 기술한 임의의 컴퓨터상에서 구현되는 방법을 수행하기 위하여 구성된 일 시스템은 프로세서를 포함할 수 있다. 상기 프로세서는 여기서 기술한 한 개 이사의 상기 컴퓨터상에서 구현되는 방법을 수행하기 위한 프로그램 명령어를 실행하기 위하여 구성된다. 상기 프로세서는 공지의 기술로 알려진 임의의 적절한 프로세서가 될 수 있다. 일 예제에서, 상기 프로세서는 이미지 컴퓨터가 될 수 있다. 다른 예제에 있어서, 상기 프로세서는 공지의 기술로 알려진 임의의 적절한 마이크로프로세서가 될 수 있다.
상기 시스템 및 상기 프로세서는 여러 가지 방법으로 구성된다. 일 실시예에 있어서, 상기 시스템은 스탠드 얼론 시스템으로 구성될 수 있다. 동일한 방법에 있어서, 상기 시스템은 전송 매체를 제외하고는 다른 시스템 또는 도구와 결합되지 않는다. 그러한 일 구성이 도 2에 도시된다. 상기 전송 매체는 상기에서 기술한 임의의 전송 매체를 포함한다. 일 실시예에 있어서, 상기 시스템은 정밀 검사 시스템, 결함 재조사 시스템, 레티클 제조 도구, 및/또는 수리 도구와 결합된 스탠드 얼론 시스템이 될 수 있다. 몇몇의 실시예에 있어서, 상기 시스템은 제조 데이터베이스와 연결된 스탠드 얼론 시스템이 될 수 있다. 다른 실시예에 있어서, 상기 시스템은 다른 시스템 및/또는 도구 외에 제조 데이터베이스와 연결될 수 있다.
다른 실시예에 있어서, 상기 시스템의 프로세서는 정밀 검사 시스템, 결함 재조사 시스템, 레티클 제조 도구, 또는 수리 도구에 편입될 수 있다. 예를 들어서, 정밀 검사 시스템의 프로세서는 그러한 프로세서의 다른 표준 기능 외에 상기에서 하나 이상의 기술한 컴퓨터상에서 구현되는 방법을 수행하기 위하여 구성되어 있다. 정밀 검사 시스템의 경우에 있어서, 그러한 상기 표준 기능의 예제는 정밀 검사 시스템의 검출기에 의해서 생성된 신호를 수신하고 처리하는 것 및 정밀 검사 시스템을 수정하는 단계를 포함한다.
임의의 상기 실시예에 있어서, 상기 프로세서는 정밀 검사 시스템, 결함 재조사 시스템, 레티클 제조 도구, 및/또는 수리 도구의 하나 이상의 파라미터를 제어하기 위하여 구성된다. 예를 들어서, 상기 프로세서는 임의의 상기 실시예에 따라서 정밀 검사 시스템, 결함 재조사 시스템, 레티클 제조 도구, 및/또는 수리 도구의 하나 이상의 파라미터를 변경하기 위하여 구성된다. 다른 실시예에 있어서, 상기 프로세서는 정밀 검사 시스템, 결함 재조사 시스템, 레티클 제조 도구, 및/또는 수리 도구의 프로세서에서 파라미터를 변경하기 위하여 변경된 파라미터 및 명 령어들을 전송하기 위해서 구성된다.
본 발명의 다양한 국면의 또 다른 변경 및 선택적인 실시예는 상기 설명의 관점에서 통상의 숙련된 사람에게 명백하다. 예를 들어서, 설계자의 의도에 따른 데이터를 사용한 웨이퍼 및 레티클의 정밀 검사를 위한 방법 및 시스템이 제공된다. 따라서, 상기 설명은 단지 예시적으로 구성되어 있고 통상의 숙련된 사람을 가르치는 목적을 위하여 본 발명을 수행하는 일반적인 방법이다. 본 문서 중에서 제시되고 설명된 본 발명의 형태가 현재 적절한 실시예로써 취해져야 한다는 것을 이해하여야 한다. 본 발명의 상기 기술의 장점을 갖은 후에 통상의 숙련된 자에 명백한 것처럼, 요소와 물질이 본 문서에서 제시되고 설명되는 것으로 대체될 수 있고, 부품과 공정이 바뀔 수 있으며, 본 발명의 임의의 특성들이 독립적으로 활용될 수 있다. 변경이 다음의 청구항에서 설명된 것과 같이 본 발명의 정신과 범위로부터 벗어나지 않고 본 문서에서 기술한 요소에서 수행된다.

Claims (85)

  1. 웨이퍼의 정밀 검사 전에 상기 웨이퍼 상에 패턴을 형성하는데 사용되는 레티클의 정밀 검사에 의하여 생성된 검사 데이터에 기초하여 웨이퍼 상의 뉘상스 결함을 식별하는 단계를 포함하는 컴퓨터상에서 구현되는 방법.
  2. 제 1 항에 있어서,
    상기 뉘상스 결함은 허용 가능한 레티클 결함으로 결정된 상기 레티클 상의 결함에 의하여 상기 웨이퍼 상에 형성되는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    상기 뉘상스 결함은 설계자의 의도에 따른 데이터에 기초하여 허용 가능한 레티클 결함으로 결정된 상기 레티클 상의 결함에 의하여 상기 웨이퍼 상에 형성되는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서,
    상기 웨이퍼 상에서 상기 뉘상스 결함을 실제 결함에서 분리하고, 상기 실제 결함을 표현하는 데이터를 처리하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서,
    상기 레티클의 정밀 검사를 수행하는데 사용되는 정밀 검사 시스템에서 나온 검사 데이터를 본 방법을 수행하도록 구성된 프로세서로 전송하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서,
    제조 데이터베이스에서 나온 검사 데이터를 본 방법을 수행하도록 구성된 프로세서로 전송하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서,
    상기 전송은 상기 레티클 상에서 검출된 결함의 좌표와 상기 결함의 이미지를 전달하는 것을 포함하는 것을 특징으로 하는 컴퓨터상에서 구현되는 방법.
  8. 제 1 항에 있어서,
    상기 검사 데이터는 상기 레티클 상의 결함 위치의 좌표를 포함하고, 본 방법은 상기 좌표를 상기 웨이퍼 상의 하나 이상의 뉘상스 결함의 위치의 좌표로 변환하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 제 1 항에 있어서,
    상기 뉘상스 결함이 상기 웨이퍼 상에서 형성될 반도체 소자의 수율에 영향을 미칠 것인지 여부를 결정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제 1 항에 있어서,
    상기 뉘상스 결함은 허용 가능한 레티클 결함으로 결정된 상기 레티클 상의 결함에 의하여 상기 웨이퍼 상에 형성되고, 본 방법은 상기 허용 가능한 레티클 결함이 정확하게 분류되었는지를 결정하기 위하여 상기 뉘상스 결함을 분석하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서,
    상기 허용 가능한 레티클 결함이 정확하게 분류되지 않았다면, 본 방법은 상기 레티클이 분석되어야 하는지, 재처리되어야 하는지, 또는 처분되어야 하는지 여부를 결정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  12. 제 1 항에 있어서,
    상기 웨이퍼의 2차원 맵을 생성하는 단계를 더 포함하고, 상기 뉘상스 결함은 하나 이상의 서로 다른 지시자에 의하여 상기 맵에서 다른 결함들과 구별되는 것을 특징으로 하는 방법.
  13. 레티클의 정밀 검사에 의해서 생성된 검사 데이터에 기초하여 뉘상스 결함이 형성된 웨이퍼 상의 위치를 식별하는 단계를 포함하는 컴퓨터상에서 구현되는 방법.
  14. 제 13 항에 있어서,
    상기 위치는 정밀 검사되지 않도록 웨이퍼 정밀 검사를 위한 하나 이상의 파라미터를 선택하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  15. 제 13 항에 있어서,
    상기 뉘상스 결함은 재조사되지 않도록 웨이퍼 결함 재조사를 위한 하나 이상의 파라미터를 선택하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 제 13 항에 있어서,
    상기 뉘상스 결함은 분석되지 않도록 웨이퍼 결함 분석을 위한 하나 이상의 파라미터를 선택하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  17. 상기 웨이퍼의 서로 다른 영역과 관련된 임계성에 기초하여 웨이퍼의 임계 부분을 식별하는 단계; 및
    상기 웨이퍼의 임계 부분만이 정밀 검사되도록 상기 웨이퍼의 정밀 검사를 위한 파라미터를 선택하는 단계;를 포함하는 컴퓨터상에서 구현되는 방법.
  18. 제 17 항에 있어서,
    상기 파라미터들은, 서로 다른 임계성을 갖는 임계 부분이 서로 다른 파라미 터로 검사되도록 선택되는 것을 특징으로 하는 방법.
  19. 제 17 항에 있어서,
    레티클 상에서 검출된 결함의 위치 좌표를 상기 웨이퍼 상의 하나 이상의 결함의 좌표로 변환하는 단계와, 상기 레티클 상에서 검출된 결함의 프린트가능성(printability)을 분석하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  20. 제 17 항에 있어서,
    레티클 상에서 검출된 결함의 위치 좌표를 상기 웨이퍼 상의 하나 이상의 결함의 좌표로 변환하는 단계와, 웨이퍼 정밀 검사 데이터로부터 상기 웨이퍼 상의 좌표에서 정밀 검사 데이터를 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  21. 제 17 항에 있어서,
    상기 웨이퍼의 임계 부분을 설명하는 하나 이상의 2차원 맵을 생성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  22. 제 17 항에 있어서,
    상기 선택은, 상기 웨이퍼 상의 뉘상스 결함이 실제 결함으로 분류되지 않도록 파라미터를 선택하는 것을 포함하는 것을 특징으로 하는 방법.
  23. 제 17 항에 있어서,
    상기 결함이 위치한 상기 임계 부분의 임계성에 기초하여 상기 웨이퍼 상의 결함에 지시자를 할당하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  24. 제 17 항에 있어서,
    상기 결함이 위치한 상기 임계 부분의 임계성에 기초하여 상기 웨이퍼 상의 결함의 처리를 결정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  25. 제 17 항에 있어서,
    상기 임계 부분의 임계성에 기초하여 상기 웨이퍼 상의 결함의 분류를 위한 하나 이상의 파라미터를 설정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  26. 제 17 항에 있어서,
    상기 웨이퍼 상의 결함을 중대한 결함 또는 사소한 결함으로 분류하는 단계와, 상기 중대한 결함 및 사소한 결함에 기초하여 상기 웨이퍼 상에서 수행되는 공정을 분석하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  27. 제 17 항에 있어서,
    상기 웨이퍼 상의 결함을 중대한 결함 또는 사소한 결함으로 분류하는 단계 와, 상기 중대한 결함을 상기 사소한 결함과 분리하여 처리하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  28. 제 17 항에 있어서,
    결함이 소정의 임계값보다 작은 래터럴 디멘션을 갖는다면, 그리고 임계 부분 중 일 부분에서의 다른 특성들이 소정의 임계값보다 큰 래터럴 디멘션을 갖는다면, 상기 일 부분의 결함을 표현하는 정밀 검사 데이터를 버리는 단계를 더 포함하는 것을 특징으로 하는 방법.
  29. 제 17 항에 있어서,
    임계 부분 중 일 부분에서 회로의 요소가 소정 양의 여분을 갖는다면, 그리고 상기 일 부분에서의 결함이 소정의 밀도 임계값을 초과하지 않는다면, 상기 일 부분의 결함을 표현하는 정밀 검사 데이터를 버리는 단계를 더 포함하는 것을 특징으로 하는 방법.
  30. 제 17 항에 있어서,
    상기 정밀 검사는 상기 웨이퍼의 일 레벨에서 수행되고, 본 방법은 상기 결함이 위치한 임계 부분의 임계성과 상기 웨이퍼의 일 레벨의 상위 또는 하위의 적어도 하나의 레이어를 표현하는 데이터에 기초하여 상기 웨이퍼 상의 결함의 임계성을 식별하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  31. 제 30 항에 있어서,
    상기 결함, 일 레벨, 및 웨이퍼의 적어도 하나의 레이터의 3차원 표현을 생성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  32. 상기 웨이퍼의 서로 다른 영역과 관련된 임계성에 기초하여 웨이퍼 결함 재조사를 위한 하나 이상의 파라미터를 결정하는 단계를 포함하는 컴퓨터상에서 구현되는 방법.
  33. 제 32 항에 있어서,
    상기 웨이퍼의 임계 부분 내에 위치하는 결함만을 재조사하도록 하나 이상의 파라미터를 선택하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  34. 제 33 항에 있어서,
    상기 하나 이상의 파라미터는 하나 이상의 임계 부분에 대하여 서로 다른 것을 특징으로 하는 방법.
  35. 제 32 항에 있어서,
    상기 임계성에 관한 정보를 상기 웨이퍼 결함 재조사를 수행하도록 구성된 도구로 전송하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  36. 상기 웨이퍼의 서로 다른 영역과 관련된 임계성에 기초하여 웨이퍼 결함 분석을 위한 하나 이상의 파라미터를 결정하는 단계를 포함하는 컴퓨터상에서 구현되는 방법.
  37. 제 36 항에 있어서,
    상기 웨이퍼의 임계 부분 내에 위치하는 결함만을 분석하도록 하나 이상의 파라미터를 선택하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  38. 제 37 항에 있어서,
    상기 하나 이상의 파라미터는 하나 이상의 임계 부분에 대하여 서로 다른 것을 특징으로 하는 방법.
  39. 제 36 항에 있어서,
    상기 임계성에 관한 정보를 상기 웨이퍼 결함 분석을 수행하도록 구성된 도구로 전송하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  40. 소정의 범위에서 벗어난 기능을 갖는 하나 이상의 전기적 요소를 포함하는 웨이퍼 상의 불량 다이를 식별하는 단계;
    상기 하나 이상의 전기적 요소의 설계를 표현하는 정보와 조합하여 상기 웨 이퍼의 정밀 검사에 의해 생성된 데이터에 기초하여, 상기 웨이퍼 상에서, 상기 하나 이상의 전기적인 요소에 의해서 형성된 소자의 특성을 소정의 제한을 벗어나도록 변경하는 제 1 결함 부분과, 제 2 결함 부분을 식별하는 단계; 및
    상기 제 1 결함 부분에 기초하여 상기 웨이퍼의 처리에 사용되는 제조 공정의 특성을 결정하는 단계;를 포함하는 컴퓨터상에서 구현되는 방법.
  41. 제 40 항에 있어서,
    상기 특성은 상기 제 1 결함 부분의 살상율을 포함하는 것을 특징으로 하는 방법.
  42. 제 40 항에 있어서,
    상기 특성은 상기 제조 공정의 수율을 포함하는 것을 특징으로 하는 방법.
  43. 제 40 항에 있어서,
    상기 데이터는 상기 제조 공정 중 서로 다른 시간에 수행되는 상기 웨이퍼의 다중 정밀 검사에 의해서 생성된 데이터를 포함하는 것을 특징으로 하는 방법.
  44. 제 40 항에 있어서,
    상기 불량 다이를 식별하는 단계는, 상기 제조 공정이 완료된 후 상기 웨이퍼 상에서 기능적 테스트를 수행하는 것을 포함하는 것을 특징으로 하는 방법.
  45. 제 40 항에 있어서,
    상기 특성에 기초하여 상기 제조 공정의 하나 이상의 파라미터를 변경하는 단계를 포함하는 것을 특징으로 하는 방법.
  46. 제조 공정 중 웨이퍼의 정밀 검사에 의해서 생성된 데이터에 기초하여 집적회로의 설계를 변경하는 단계를 포함하며, 상기 데이터는 상기 웨이퍼 상에서 검출된 결함에 관한 정보를 포함하고, 상기 결함의 상당 부분은 상기 집적회로의 하나 이상의 특성을 변경할 수 있는 중대한 결함을 포함하는 것을 특징으로 하는 컴퓨터상에서 구현되는 방법.
  47. 제 46 항에 있어서,
    상기 변경 단계는, 피드백 제어 기법을 사용하여 수행되는 것을 특징으로 하는 방법.
  48. 제 46 항에 있어서,
    상기 변경 단계는, 상기 제조 공정 중 형성되는 중대한 결함의 수를 감소시키도록 상기 집적회로의 상기 설계를 변경하는 것을 포함하는 것을 특징으로 하는 방법.
  49. 제 46 항에 있어서,
    상기 중대한 결함을 상기 설계에 기초하여 정밀 검사 중 검출된 다른 사소한 결함과 구별하는 단계를 더 포함하고, 상기 사소한 결함은 집적회로의 하나 이상의 특성을 실질적으로 변경시키지 않는 것을 특징으로 하는 방법.
  50. 제 46 항에 있어서,
    상기 웨이퍼 상에 적어도 몇몇 중대한 결함이 형성되도록 하는 제조 공정의 개별적인 공정을 식별하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  51. 제 50 항에 있어서,
    상기 집적회로의 설계가 중대한 결함의 형성에 기여하는지 여부를 결정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  52. 제 51 항에 있어서,
    상기 변경 단계는, 상기 개별적인 공정 중 형성되는 중대한 결함의 수를 감소시키기 위하여 상기 집적회로의 설계를 변경하는 것을 포함하는 것을 특징으로 하는 방법.
  53. 제 46 항에 있어서,
    상기 중대한 결함에 기초하여 상기 제조 공정의 수율을 결정하는 단계를 더 포함하며, 상기 변경 단계는 상기 제조 공정의 수율을 증가시키기 위하여 상기 집적회로의 설계를 변경하는 것을 포함하는 것을 특징으로 하는 방법.
  54. 제 46 항에 있어서,
    상기 데이터에 기초하여 상기 제조 공정을 변경하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  55. 집적회로 설계를 표현하는 데이터;
    집적회로 제조 공정을 표현하는 데이터; 및
    상기 집적회로 제조 공정 중 웨이퍼 상에서 검출된 결함을 표현한 결함 데이터로서, 상기 결함의 상당 부분이 상기 집적회로의 하나 이상의 특성을 변경할 수 있는 중대한 결함을 포함하도록 필터링되는 결함 데이터를 포함하며;
    상기 집적회로 설계를 표현하는 데이터, 상기 집적회로 제조 공정을 표현하는 데이터, 및 상기 결함 데이터에 기초하여 상기 집적회로 설계를 변경하는데 사용될 수 있는 것을 특징으로 하는 저장 매체.
  56. 제 55 항에 있어서,
    상기 중대한 결함과 상기 집적회로 설계 사이의 관련성을 표현하는 데이터를 더 포함하는 것을 특징으로 하는 저장 매체.
  57. 제조 공정 중 웨이퍼의 정밀 검사에 의해 생성된 데이터에 기초하여 집적회로의 하나 이상의 특성을 시뮬레이팅하는 단계를 포함하며, 상기 데이터는 웨이퍼 상에서 검출된 결함에 관한 정보를 포함하고, 상기 결함의 상당 부분은 상기 집적회로의 하나 이상의 특성을 변경할 수 있는 중대한 결함을 포함하는 것을 특징으로 하는 컴퓨터상에서 구현되는 방법.
  58. 제 57 항에 있어서,
    설계 정보에 기초하여 상기 정밀 검사 중 검출된 중대한 결함과 사소한 결함을 구별하는 단계를 더 포함하고, 상기 사소한 결함은 상기 집적회로의 하나 이상의 특성을 실질적으로 변경하지 않는 것을 특징으로 하는 방법.
  59. 제 57 항에 있어서,
    상기 결함에 관한 정보는 결함 위치의 좌표와 3차원 결함 프로파일을 포함하는 것을 특징으로 하는 방법.
  60. 제 57 항에 있어서,
    상기 하나 이상의 특성은 전압 강하, 타이밍 감속, 부분적 소자 오류, 및
    전체적 소자 오류를 포함하는 것을 특징으로 하는 방법.
  61. 표본의 정밀 검사에 의해 생성된 데이터에 기초하여 상기 표본 상의 패턴의 위치를 결정하는 단계를 포함하는 것을 특징으로 하는 방법.
  62. 제 61 항에 있어서,
    상기 표본은 빈 레티클 기판을 포함하는 것을 특징으로 하는 방법.
  63. 제 61 항에 있어서,
    상기 표본은 웨이퍼를 포함하는 것을 특징으로 하는 방법.
  64. 제 61 항에 있어서,
    상기 결정은, 상기 표본 상에서 결함의 상당 부분이 패턴과 겹치지 않도록 상기 패턴의 위치를 선택하는 단계를 포함하는 것을 특징으로 하는 방법.
  65. 제 61 항에 있어서,
    설계 정보에 기초하여 상기 패턴의 임계 부분을 식별하는 단계를 더 포함하고, 상기 결정은 상기 표본 상에서 결함의 위치에 대한 상기 패턴의 임계 부분의 위치를 결정하는 것을 포함하는 것을 특징으로 하는 방법.
  66. 제 61 항에 있어서,
    상기 결정은, 상기 표본 상의 결함의 상당 부분이 상기 패턴의 임계 부분과 겹치지 않도록 상기 패턴의 위치를 선택하는 것을 포함하는 것을 특징으로 하는 방 법.
  67. 제 61 항에 있어서,
    상기 결정은, 상기 표본의 결함과 상기 패턴의 임계 부분 간의 겹치는 부분의 양이 소정의 임계값 이하로 되도록 상기 패턴의 위치를 선택하는 것을 포함하는 것을 특징으로 하는 방법.
  68. 제 61 항에 있어서,
    상기 표본은 레티클을 포함하고, 본 방법은 상기 레티클 상의 결함과 상기 패턴의 임계 부분 간의 겹치는 부분의 양을 결정하는 단계와, 상기 레티클에 노출된 웨이퍼 상에서 생성된 중대한 결함의 수를 추정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  69. 제 61 항에 있어서,
    상기 결정은, 상기 패턴을 병진이동시키는 것, 상기 패턴을 회전시키는 것, 상기 패턴을 스케일링하는 것, 또는 이들의 임의의 조합을 포함하는 것을 특징으로 하는 방법.
  70. 제 61 항에 있어서,
    상기 표본은 레티클을 포함하며, 본 방법은 좌표계에 대한 상기 패턴의 위치 에 기초하여 노출 도구 또는 웨이퍼를 가진 상기 레티클의 정렬을 결정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  71. 레티클 상에서 검출된 결함이 레티클의 설계에 얼마나 영향을 주는지를 측정한 상기 결함의 설계상 중요성을 결정하는 단계;
    상기 결함이 상기 레티클을 사용하는 리소그래피 공정에 의해 패턴화된 웨이퍼에 얼마나 영향을 주는지를 측정한 상기 결함의 리소그래픽 중요성을 결정하는 단계; 및
    상기 설계상 중요성 및 상기 리소그래픽 중요성에 기초하여 상기 결함의 전체적인 중요성을 결정하는 단계;를 포함하는 컴퓨터상에서 구현되는 방법.
  72. 제 71 항에 있어서,
    상기 레티클 상의 서로 다른 영역의 설계상 중요성을 결정하는 단계를 더 포함하고, 상기 결함의 설계상 중요성을 결정하는 것은 상기 결함이 위치한 레티클 상의 영역의 설계상 중요성에 기초하는 것을 특징으로 하는 방법.
  73. 제 71 항에 있어서,
    상기 설계상 중요성을 결정하는 것은, 상기 결함을 표현하는 데이터와 임계값을 비교하는 것과, 상기 데이터가 임계값보다 크다면 상기 결함이 설계상 중요성을 갖는 것으로 결정하는 것을 포함하는 것을 특징으로 하는 방법.
  74. 제 71 항에 있어서,
    상기 설계상 중요성을 결정하는 것은 상기 결함을 표현하는 데이터와 임계값을 비교하는 것을 포함하며, 상기 임계값은 레티클 상의 결함의 위치에 따라 달라지는 것을 특징으로 하는 방법.
  75. 제 71 항에 있어서,
    상기 레티클 상의 서로 다른 영역의 리소그래픽 중요성을 결정하는 단계를 더 포함하며, 상기 결함의 리소그래픽 중요성을 결정하는 것은 상기 결함이 위치한 레티클 상의 영역의 리소그래픽 중요성에 기초하는 것을 특징으로 하는 방법.
  76. 제 71 항에 있어서,
    상기 리소그래픽 중요성을 결정하는 것은, 상기 결함을 표현하는 데이터와 임계값을 비교하는 것과, 상기 데이터가 상기 임계값보다 크다면 상기 결함이 리소그래픽 중요성을 갖는 것으로 결정하는 것을 포함하는 것을 특징으로 하는 방법.
  77. 제 71 항에 있어서,
    상기 리소그래픽 중요성을 결정하는 것은 상기 결함을 표현하는 데이터와 임계값을 비교하는 것을 포함하며, 상기 임계값은 레티클 상의 결함 위치에 따라 달라지는 것을 특징으로 하는 방법.
  78. 제 71 항에 있어서,
    상기 전체적인 중요성은 리소그래픽 및 설계상 중요성, 리소그래픽 중요성만, 설계상 중요성만, 및 중요성이 없는 것으로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 방법.
  79. 제 71 항에 있어서,
    상기 레티클 상에서 서로 다른 영역의 전체적인 중요성을 결정하는 단계와, 서로 다른 영역의 일 영역에서의 공정의 하나 이상의 파라미터가 서로 다른 영역의 다른 영역에서의 공정의 하나 이상의 파라미터와 다르게 되도록 상기 서로 다른 영역의 전체적인 중요성에 기초하여 상기 레티클의 서로 다른 영역을 제조하는데 사용되는 공정의 하나 이상의 파라미터를 결정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  80. 제 71 항에 있어서,
    상기 레티클 상에서 서로 다른 영역의 전체적인 중요성을 결정하는 단계와, 서로 다른 영역의 일 영역에서의 공정의 하나 이상의 파라미터가 서로 다른 영역의 다른 영역에서의 공정의 하나 이상의 파라미터와 다르게 되도록 상기 서로 다른 영역의 전체적인 중요성에 기초하여 상기 레티클의 서로 다른 영역을 정밀 검사하는데 사용되는 공정의 하나 이상의 파라미터를 변경하는 단계를 더 포함하는 것을 특 징으로 하는 방법.
  81. 제 71 항에 있어서,
    상기 레티클 상에서 서로 다른 영역의 전체적인 중요성을 결정하는 단계와, 서로 다른 영역의 일 영역에서의 공정의 하나 이상의 파라미터가 서로 다른 영역의 다른 영역에서의 공정의 하나 이상의 파라미터와 다르게 되도록 상기 서로 다른 영역의 전체적인 중요성에 기초하여 상기 레티클을 수리하는데 사용되는 공정의 하나 이상의 파라미터를 변경하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  82. 제 71 항에 있어서,
    상기 결함의 전체적인 중요성에 기초하여 결함을 수리하는데 사용되는 공정의 하나 이상의 파라미터를 결정하는 단계를 더 포함하고, 상기 레티클 상의 서로 다른 결함을 수리하는데 사용되는 하나 이상의 파라미터들은 서로 다른 것을 특징으로 하는 방법.
  83. 제 71 항에 있어서,
    상기 결함의 전체적인 중요성에 기초하여 상기 레티클의 처리를 결정하는 단계를 더 포함하고, 상기 처리는 상기 레티클의 제거, 상기 레티클의 수리, 또는 상기 레티클의 세척을 포함하는 것을 특징으로 하는 방법.
  84. 제 71 항에 있어서,
    상기 결함의 시각적인 표현을 생성하는 단계를 더 포함하고, 상기 시각적인 표현은 상기 결함의 전체적인 중요성을 지시하도록 상기 결함에 할당된 하나 이상의 지시자를 포함하는 것을 특징으로 하는 방법.
  85. 제 71 항에 있어서,
    상기 레티클의 다수의 개별적인 영역의 시각적인 표현을 생성하는 단계를 더 포함하고, 상기 시각적인 표현은 상기 각각의 영역의 전체적인 중요성을 지시하도록 각 영역에 할당된 지시자를 포함하는 것을 특징으로 하는 방법.
KR1020067000200A 2003-07-03 2004-07-02 설계자의 의도에 따른 데이터를 사용하여 웨이퍼 및레티클을 정밀 검사하는 방법 및 시스템 KR101089643B1 (ko)

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US60/485,338 2003-07-03
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US10/883,372 US9002497B2 (en) 2003-07-03 2004-07-01 Methods and systems for inspection of wafers and reticles using designer intent data
PCT/US2004/021459 WO2005008747A2 (en) 2003-07-03 2004-07-02 Methods and systems for inspection of wafers and reticles using designer intent data

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US (5) US9002497B2 (ko)
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DE (1) DE602004020230D1 (ko)
IL (6) IL172941A (ko)
WO (1) WO2005008747A2 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101032090B1 (ko) * 2009-05-13 2011-05-02 엘아이지에이디피 주식회사 기판검사방법
KR20210014756A (ko) * 2011-02-22 2021-02-09 케이엘에이 코포레이션 설계 기반 소자 위험성 평가

Families Citing this family (147)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9002497B2 (en) * 2003-07-03 2015-04-07 Kla-Tencor Technologies Corp. Methods and systems for inspection of wafers and reticles using designer intent data
US7135344B2 (en) * 2003-07-11 2006-11-14 Applied Materials, Israel, Ltd. Design-based monitoring
US20050234684A1 (en) * 2004-04-19 2005-10-20 Mentor Graphics Corp. Design for manufacturability
US8151220B2 (en) * 2003-12-04 2012-04-03 Kla-Tencor Technologies Corp. Methods for simulating reticle layout data, inspecting reticle layout data, and generating a process for inspecting reticle layout data
JP4758358B2 (ja) * 2004-01-29 2011-08-24 ケーエルエー−テンカー コーポレイション レチクル設計データにおける欠陥を検出するためのコンピュータに実装される方法
US9188974B1 (en) 2004-02-13 2015-11-17 Kla-Tencor Technologies Corp. Methods for improved monitor and control of lithography processes
JP2007536673A (ja) * 2004-05-09 2007-12-13 メンター・グラフィクス・コーポレーション 見込み欠陥位置同定方法、見込み欠陥位置同定ツール
JP4904034B2 (ja) * 2004-09-14 2012-03-28 ケーエルエー−テンカー コーポレイション レチクル・レイアウト・データを評価するための方法、システム及び搬送媒体
US7562333B2 (en) * 2004-12-23 2009-07-14 Texas Instruments Incorporated Method and process for generating an optical proximity correction model based on layout density
US20060199087A1 (en) * 2005-03-03 2006-09-07 Lucas Kevin D Method of making an integrated circuit by modifying a design layout by accounting for a parameter that varies based on a location within an exposure field
US7310585B2 (en) * 2005-05-12 2007-12-18 International Business Machines Corporation Method of inspecting integrated circuits during fabrication
US9037280B2 (en) * 2005-06-06 2015-05-19 Kla-Tencor Technologies Corp. Computer-implemented methods for performing one or more defect-related functions
US7769225B2 (en) * 2005-08-02 2010-08-03 Kla-Tencor Technologies Corp. Methods and systems for detecting defects in a reticle design pattern
US7228193B2 (en) * 2005-08-15 2007-06-05 Texas Instruments Incorporated Methods for detecting structure dependent process defects
KR100652297B1 (ko) 2005-09-29 2006-11-29 동부일렉트로닉스 주식회사 반도체 장비에서 센시티비티 증가에 따른 누이상스 결함검출 방법
JP4774917B2 (ja) * 2005-10-27 2011-09-21 凸版印刷株式会社 マスクパターンの検査装置及び検査方法
EP1955225A4 (en) * 2005-11-18 2009-11-04 Kla Tencor Tech Corp METHOD AND SYSTEMS FOR USE OF DESIGN DATA IN COMBINATION WITH TEST DATA
US8041103B2 (en) * 2005-11-18 2011-10-18 Kla-Tencor Technologies Corp. Methods and systems for determining a position of inspection data in design data space
US7676077B2 (en) 2005-11-18 2010-03-09 Kla-Tencor Technologies Corp. Methods and systems for utilizing design data in combination with inspection data
US7570796B2 (en) * 2005-11-18 2009-08-04 Kla-Tencor Technologies Corp. Methods and systems for utilizing design data in combination with inspection data
KR101195226B1 (ko) * 2005-12-29 2012-10-29 삼성전자주식회사 반도체 웨이퍼 분석 시스템
JP5152612B2 (ja) * 2006-02-23 2013-02-27 株式会社ニコン 情報管理方法、情報管理システム、プログラム、記録媒体、パターン検査装置及び基板検査装置
US20070210453A1 (en) * 2006-03-13 2007-09-13 Texas Instruments Inc. Dummy-fill-structure placement for improved device feature location and access for integrated circuit failure analysis
US8050793B1 (en) * 2006-04-04 2011-11-01 Advanced Micro Devices, Inc. Method and apparatus for linking reticle manufacturing data
US7194328B1 (en) * 2006-04-04 2007-03-20 Advanced Micro Devices, Inc. Method and apparatus for tracking reticle history
DE102006025351B4 (de) * 2006-05-31 2013-04-04 Globalfoundries Inc. Teststruktur zur Überwachung von Leckströmen in einer Metallisierungsschicht und Verfahren
US7711177B2 (en) * 2006-06-08 2010-05-04 Kla-Tencor Technologies Corp. Methods and systems for detecting defects on a specimen using a combination of bright field channel data and dark field channel data
US8102408B2 (en) * 2006-06-29 2012-01-24 Kla-Tencor Technologies Corp. Computer-implemented methods and systems for determining different process windows for a wafer printing process for different reticle designs
KR101235171B1 (ko) * 2006-08-01 2013-02-20 어플라이드 머티리얼즈 이스라엘 리미티드 결함 검출을 위한 방법 및 시스템
DE102006051489B4 (de) * 2006-10-31 2011-12-22 Advanced Micro Devices, Inc. Teststruktur für durch OPC-hervorgerufene Kurzschlüsse zwischen Leitungen in einem Halbleiterbauelement und Messverfahren
US7904845B2 (en) * 2006-12-06 2011-03-08 Kla-Tencor Corp. Determining locations on a wafer to be reviewed during defect review
JP5427609B2 (ja) * 2006-12-19 2014-02-26 ケーエルエー−テンカー・コーポレーション 検査レシピ作成システムおよびその方法
US20080162103A1 (en) * 2006-12-29 2008-07-03 Cadence Design Systems, Inc. Method, system, and computer program product for concurrent model aided electronic design automation
US8194968B2 (en) * 2007-01-05 2012-06-05 Kla-Tencor Corp. Methods and systems for using electrical information for a device being fabricated on a wafer to perform one or more defect-related functions
JP4989279B2 (ja) * 2007-04-05 2012-08-01 株式会社東芝 パラメータ値調整方法、半導体装置製造方法およびプログラム
JP4417975B2 (ja) * 2007-04-20 2010-02-17 株式会社東芝 半導体集積回路の設計方法、設計装置並びに設計用プログラム
US7962863B2 (en) 2007-05-07 2011-06-14 Kla-Tencor Corp. Computer-implemented methods, systems, and computer-readable media for determining a model for predicting printability of reticle features on a wafer
US7738093B2 (en) 2007-05-07 2010-06-15 Kla-Tencor Corp. Methods for detecting and classifying defects on a reticle
US8213704B2 (en) * 2007-05-09 2012-07-03 Kla-Tencor Corp. Methods and systems for detecting defects in a reticle design pattern
JP5064116B2 (ja) * 2007-05-30 2012-10-31 Ｈｏｙａ株式会社 フォトマスクの検査方法、フォトマスクの製造方法及び電子部品の製造方法
US9151712B1 (en) 2007-05-30 2015-10-06 Kla-Tencor Corporation Rule checking for metrology and inspection
CN101344715B (zh) * 2007-07-10 2011-07-13 联华电子股份有限公司 光掩模检测方法与在线即时光掩模检测方法
DE102007032958A1 (de) * 2007-07-14 2009-01-15 Carl Zeiss Sms Gmbh Verfahren zur Ermittlung lithographisch relevanter Maskendefekte
US7796804B2 (en) 2007-07-20 2010-09-14 Kla-Tencor Corp. Methods for generating a standard reference die for use in a die to standard reference die inspection and methods for inspecting a wafer
US7711514B2 (en) * 2007-08-10 2010-05-04 Kla-Tencor Technologies Corp. Computer-implemented methods, carrier media, and systems for generating a metrology sampling plan
KR101448971B1 (ko) * 2007-08-20 2014-10-13 케이엘에이-텐코어 코오포레이션 실제 결함들이 잠재적으로 조직적인 결함들인지 또는 잠재적으로 랜덤인 결함들인지를 결정하기 위한 컴퓨터-구현 방법들
GB2452743B (en) * 2007-09-13 2012-08-29 Clipper Data Ltd Improvements relating to diving equipment
US8051093B2 (en) * 2007-12-21 2011-11-01 Advanced Micro Devices, Inc. Method and apparatus for extracting data from a data store
US8139844B2 (en) * 2008-04-14 2012-03-20 Kla-Tencor Corp. Methods and systems for determining a defect criticality index for defects on wafers
US7519216B1 (en) 2008-04-30 2009-04-14 International Business Machines Corporation Systems and methods of maintaining equipment for manufacturing semiconductor devices
WO2009152046A1 (en) * 2008-06-11 2009-12-17 Kla-Tencor Corporation Systems and methods for detecting design and process defects on a wafer, reviewing defects on a wafer, selecting one or more features within a design for use as process monitoring features, or some combination thereof
WO2010014609A2 (en) 2008-07-28 2010-02-04 Kla-Tencor Corporation Computer-implemented methods, computer-readable media, and systems for classifying defects detected in a memory device area on a wafer
JP5287178B2 (ja) * 2008-11-27 2013-09-11 富士通セミコンダクター株式会社 欠陥レビュー装置
KR101324349B1 (ko) 2009-02-04 2013-10-31 가부시키가이샤 히다치 하이테크놀로지즈 반도체 결함 통합 투영 방법 및 반도체 결함 통합 투영 기능을 실장한 결함 검사 지원 장치
EP2394295A2 (en) * 2009-02-06 2011-12-14 KLA-Tencor Corporation Selecting one or more parameters for inspection of a wafer
US8775101B2 (en) 2009-02-13 2014-07-08 Kla-Tencor Corp. Detecting defects on a wafer
US8204297B1 (en) 2009-02-27 2012-06-19 Kla-Tencor Corp. Methods and systems for classifying defects detected on a reticle
US8112241B2 (en) * 2009-03-13 2012-02-07 Kla-Tencor Corp. Methods and systems for generating an inspection process for a wafer
US8595666B2 (en) * 2009-07-09 2013-11-26 Hitachi High-Technologies Corporation Semiconductor defect classifying method, semiconductor defect classifying apparatus, and semiconductor defect classifying program
JP5275208B2 (ja) * 2009-12-02 2013-08-28 株式会社東芝 半導体装置の製造方法
CN102129164B (zh) * 2010-01-15 2012-08-22 中芯国际集成电路制造(上海)有限公司 掩膜版缺陷的判断方法及判断系统
JP4918598B2 (ja) * 2010-01-18 2012-04-18 株式会社ニューフレアテクノロジー 検査装置および検査方法
US8781781B2 (en) 2010-07-30 2014-07-15 Kla-Tencor Corp. Dynamic care areas
WO2012047735A2 (en) * 2010-09-29 2012-04-12 The Regents Of The University Of California In-place resynthesis and remapping techniques for soft error mitigation in fpga
US9170211B2 (en) 2011-03-25 2015-10-27 Kla-Tencor Corp. Design-based inspection using repeating structures
JP5782782B2 (ja) * 2011-03-30 2015-09-24 株式会社Sumco 特定欠陥の検出方法、特定欠陥の検出システムおよびプログラム
KR101800493B1 (ko) * 2011-04-26 2017-11-22 케이엘에이-텐코 코포레이션 데이터베이스 기반 셀-대-셀 레티클 검사
US20120316855A1 (en) * 2011-06-08 2012-12-13 Kla-Tencor Corporation Using Three-Dimensional Representations for Defect-Related Applications
US9087367B2 (en) 2011-09-13 2015-07-21 Kla-Tencor Corp. Determining design coordinates for wafer defects
WO2013106101A1 (en) * 2012-01-13 2013-07-18 Kla-Tencor Corporation Method and appparatus for database-assisted requalification reticle inspection
US8666140B2 (en) * 2012-01-18 2014-03-04 United Microelectronics Corp. Defect inspection method for wafer and wafer defect inspection system using the same
US8831334B2 (en) 2012-01-20 2014-09-09 Kla-Tencor Corp. Segmentation for wafer inspection
US10401305B2 (en) * 2012-02-15 2019-09-03 Kla-Tencor Corporation Time-varying intensity map generation for reticles
US9269135B2 (en) * 2012-03-01 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Defect management systems and methods
US8718353B2 (en) * 2012-03-08 2014-05-06 Kla-Tencor Corporation Reticle defect inspection with systematic defect filter
US10043264B2 (en) 2012-04-19 2018-08-07 Applied Materials Israel Ltd. Integration of automatic and manual defect classification
US9595091B2 (en) 2012-04-19 2017-03-14 Applied Materials Israel, Ltd. Defect classification using topographical attributes
US9858658B2 (en) * 2012-04-19 2018-01-02 Applied Materials Israel Ltd Defect classification using CAD-based context attributes
US9715723B2 (en) 2012-04-19 2017-07-25 Applied Materials Israel Ltd Optimization of unknown defect rejection for automatic defect classification
US9607233B2 (en) 2012-04-20 2017-03-28 Applied Materials Israel Ltd. Classifier readiness and maintenance in automatic defect classification
US8826200B2 (en) 2012-05-25 2014-09-02 Kla-Tencor Corp. Alteration for wafer inspection
FR2994605B1 (fr) * 2012-08-20 2014-08-22 Commissariat Energie Atomique Procede de fabrication de masques euv minimisant l'impact des defauts de substrat
US9189844B2 (en) 2012-10-15 2015-11-17 Kla-Tencor Corp. Detecting defects on a wafer using defect-specific information
US8948494B2 (en) 2012-11-12 2015-02-03 Kla-Tencor Corp. Unbiased wafer defect samples
US9057965B2 (en) * 2012-12-03 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a set of defect candidates for wafer
FR3000234B1 (fr) * 2012-12-21 2015-02-27 Commissariat Energie Atomique Procede d'estimation de motifs a imprimer sur plaque ou sur masque par lithographie a faisceau d'electrons et dispositif d'impression correspondant
US9053527B2 (en) 2013-01-02 2015-06-09 Kla-Tencor Corp. Detecting defects on a wafer
US9134254B2 (en) 2013-01-07 2015-09-15 Kla-Tencor Corp. Determining a position of inspection system output in design data space
US9311698B2 (en) 2013-01-09 2016-04-12 Kla-Tencor Corp. Detecting defects on a wafer using template image matching
WO2014149197A1 (en) 2013-02-01 2014-09-25 Kla-Tencor Corporation Detecting defects on a wafer using defect-specific and multi-channel information
US9865512B2 (en) 2013-04-08 2018-01-09 Kla-Tencor Corp. Dynamic design attributes for wafer inspection
US9310320B2 (en) 2013-04-15 2016-04-12 Kla-Tencor Corp. Based sampling and binning for yield critical defects
JP6255706B2 (ja) * 2013-04-22 2018-01-10 富士通株式会社 表示制御装置、表示制御方法、表示制御プログラムおよび情報提供システム
US10114368B2 (en) 2013-07-22 2018-10-30 Applied Materials Israel Ltd. Closed-loop automatic defect inspection and classification
US9518932B2 (en) 2013-11-06 2016-12-13 Kla-Tencor Corp. Metrology optimized inspection
CN103645692B (zh) * 2013-11-26 2016-04-27 上海华力微电子有限公司 晶圆作业控制系统
JP6244954B2 (ja) 2014-02-06 2017-12-13 富士通株式会社 端末装置、情報処理装置、表示制御方法、及び表示制御プログラム
WO2015120996A1 (en) 2014-02-12 2015-08-20 Asml Netherlands B.V. Method of optimizing a process window
US9576099B2 (en) 2014-03-03 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Minimizing harmful effects caused by reticle defects by re-arranging IC layout locally
US9595096B2 (en) * 2014-03-10 2017-03-14 The Boeing Company Composite inspection and structural check of multiple layers
US9778205B2 (en) 2014-03-25 2017-10-03 Kla-Tencor Corporation Delta die and delta database inspection
DE102015203628A1 (de) * 2014-03-31 2015-10-01 Heidelberger Druckmaschinen Ag Verfahren zur automatischen Prüfparameterwahl eines Bildinspektionssystems
KR102330732B1 (ko) * 2014-04-02 2021-11-23 케이엘에이 코포레이션 마스크들을 위한 고밀도 레지스트레이션 맵들을 생성하기 위한 방법, 시스템 및 컴퓨터 프로그램 제품
CN103941541B (zh) * 2014-04-11 2017-05-24 京东方科技集团股份有限公司 一种掩膜板污染区域的位置标识方法和装置
US9401016B2 (en) * 2014-05-12 2016-07-26 Kla-Tencor Corp. Using high resolution full die image data for inspection
CN104103545A (zh) * 2014-08-01 2014-10-15 上海华力微电子有限公司 晶圆缺陷检测方法
US10483081B2 (en) * 2014-10-22 2019-11-19 Kla-Tencor Corp. Self directed metrology and pattern classification
KR102244485B1 (ko) * 2014-12-01 2021-04-26 에이에스엠엘 네델란즈 비.브이. 리소그래피 제조 프로세스에 관련된 진단 정보를 획득하기 위한 방법 및 장치, 진단 장치를 포함하는 리소그래피 처리 시스템
CN104573694A (zh) * 2014-12-22 2015-04-29 嘉兴百盛光电有限公司 一种晶片图像的识别方法
KR101647688B1 (ko) 2015-07-21 2016-08-12 (주)넥스틴 마스크 내 다이 크기 및 개수 자동 획득 방법
CN105278260B (zh) * 2015-11-20 2018-07-24 合肥芯碁微电子装备有限公司 一种pcb曝光图形正确性验证方法
US10181185B2 (en) 2016-01-11 2019-01-15 Kla-Tencor Corp. Image based specimen process control
US10055534B2 (en) * 2016-03-17 2018-08-21 Applied Materials Israel Ltd. System and method for design based inspection
US10304177B2 (en) * 2016-06-29 2019-05-28 Kla-Tencor Corporation Systems and methods of using z-layer context in logic and hot spot inspection for sensitivity improvement and nuisance suppression
CN106372300B (zh) * 2016-08-30 2019-07-23 上海华力微电子有限公司 可制造性检测分析方法
US10679909B2 (en) 2016-11-21 2020-06-09 Kla-Tencor Corporation System, method and non-transitory computer readable medium for tuning sensitivies of, and determining a process window for, a modulated wafer
DE102017203879B4 (de) * 2017-03-09 2023-06-07 Carl Zeiss Smt Gmbh Verfahren zum Analysieren einer defekten Stelle einer photolithographischen Maske
US11295432B2 (en) 2017-06-29 2022-04-05 Kla-Tencor Corporation Broad band plasma inspection based on a nuisance map
US10620135B2 (en) 2017-07-19 2020-04-14 Kla-Tencor Corp. Identifying a source of nuisance defects on a wafer
CN107632495B (zh) * 2017-08-16 2020-11-03 上海华力微电子有限公司 一种掩膜板微尘影响评估方法和系统
US10408764B2 (en) 2017-09-13 2019-09-10 Applied Materials Israel Ltd. System, method and computer program product for object examination
CN109991232B (zh) * 2017-12-29 2022-02-15 上海微电子装备（集团）股份有限公司 芯片崩边缺陷检测方法
US10580615B2 (en) * 2018-03-06 2020-03-03 Globalfoundries Inc. System and method for performing failure analysis using virtual three-dimensional imaging
US10818005B2 (en) 2018-03-12 2020-10-27 Kla-Tencor Corp. Previous layer nuisance reduction through oblique illumination
CN108648175B (zh) * 2018-04-12 2021-12-14 杭州兆图机器人有限公司 一种检测方法和装置
US10872406B2 (en) * 2018-04-13 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Hot spot defect detecting method and hot spot defect detecting system
CN108461371B (zh) * 2018-05-08 2020-08-25 德淮半导体有限公司 电子束扫描设备，缺陷检测系统及方法
US11195268B2 (en) * 2018-05-22 2021-12-07 Kla-Tencor Corporation Target selection improvements for better design alignment
CN109118482B (zh) * 2018-08-07 2019-12-31 腾讯科技（深圳）有限公司 一种面板缺陷分析方法、装置及存储介质
US10866197B2 (en) 2018-09-20 2020-12-15 KLA Corp. Dispositioning defects detected on extreme ultraviolet photomasks
US11468553B2 (en) 2018-11-02 2022-10-11 Kla Corporation System and method for determining type and size of defects on blank reticles
US10545099B1 (en) 2018-11-07 2020-01-28 Kla-Tencor Corporation Ultra-high sensitivity hybrid inspection with full wafer coverage capability
US10725454B2 (en) 2018-11-12 2020-07-28 International Business Machines Corporation Mask process aware calibration using mask pattern fidelity inspections
JP7166966B2 (ja) * 2019-03-15 2022-11-08 株式会社Ｓｃｒｅｅｎホールディングス 処理条件選択方法、基板処理方法、基板製品製造方法、処理条件選択装置、コンピュータープログラム、および、記憶媒体
US11122680B2 (en) * 2019-03-18 2021-09-14 International Business Machines Corporation Passive methods of loose die identification
CN110992322A (zh) * 2019-11-25 2020-04-10 创新奇智(青岛)科技有限公司 基于卷积神经网络的贴片掩膜检测系统及检测方法
US11360030B2 (en) * 2020-02-04 2022-06-14 Applied Materials Isreal Ltd Selecting a coreset of potential defects for estimating expected defects of interest
US11675340B2 (en) * 2020-04-08 2023-06-13 Nanya Technology Corporation System and method for controlling semiconductor manufacturing apparatus
US11328411B2 (en) * 2020-05-04 2022-05-10 KLA Corp. Print check repeater defect detection
CN111863653B (zh) * 2020-07-31 2021-07-16 长江存储科技有限责任公司 晶圆缺陷的检测方法、检测系统和计算机可读存储介质
CN112083631B (zh) * 2020-08-31 2021-06-08 北京理工大学 一种信息学计算光刻方法
CN112213339B (zh) * 2020-09-30 2021-12-10 上海交通大学 校正粒子衍射图像图案中心和欧拉角的方法、系统及介质
US11670154B2 (en) * 2020-10-06 2023-06-06 Nanya Technology Corporation System and method for controlling semiconductor manufacturing apparatus
JP2022092727A (ja) * 2020-12-11 2022-06-23 株式会社日立ハイテク 観察装置のコンピュータシステムおよび処理方法
JP7443268B2 (ja) 2021-01-05 2024-03-05 株式会社ニューフレアテクノロジー 欠陥検査方法
CN113013048A (zh) * 2021-02-24 2021-06-22 上海华力集成电路制造有限公司 晶圆缺陷检测方法
US11727556B2 (en) 2021-09-29 2023-08-15 KLA Corp. Defect detection for multi-die masks

Family Cites Families (103)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4130424A (en) * 1976-08-06 1978-12-19 Bell Telephone Laboratories, Incorporated Process using radiation curable epoxy containing resist and resultant product
JPS59192944A (ja) * 1983-04-15 1984-11-01 Hitachi Ltd パタ−ン欠陥分類方法
JPS59103336A (ja) * 1983-09-21 1984-06-14 Hitachi Ltd マスク検査修正装置
JPS61210390A (ja) * 1985-03-15 1986-09-18 株式会社日立製作所 パタ−ン発生装置
JPH0721458B2 (ja) * 1985-05-29 1995-03-08 株式会社日立製作所 表面パタ−ン検査方法
JPS62168270A (ja) * 1986-01-20 1987-07-24 Nippon Kogaku Kk <Nikon> パタ−ン変更装置
JPS6381576A (ja) * 1986-09-26 1988-04-12 Hitachi Ltd 欠陥検査方式
JPS63241927A (ja) * 1987-03-30 1988-10-07 Nikon Corp マスク検査方法
JPH0820231B2 (ja) * 1989-03-10 1996-03-04 富士通株式会社 マスクパターン検査方法
US5023424A (en) * 1990-01-22 1991-06-11 Tencor Instruments Shock wave particle removal method and apparatus
JPH063541B2 (ja) * 1990-11-16 1994-01-12 株式会社日立製作所 パターン検査装置
JP2842708B2 (ja) 1991-07-02 1999-01-06 日特エンジニアリング株式会社 テーピング機付き巻線装置
US5563702A (en) * 1991-08-22 1996-10-08 Kla Instruments Corporation Automated photomask inspection apparatus and method
JPH05272941A (ja) * 1992-03-27 1993-10-22 Toshiba Corp パターン検出方法および検査装置
JPH0792094A (ja) * 1993-09-21 1995-04-07 Toshiba Corp パターン欠陥検査装置
JP3029774B2 (ja) * 1994-09-22 2000-04-04 大日本スクリーン製造株式会社 回路パターン検査装置
JP3986571B2 (ja) * 1994-12-09 2007-10-03 日本テキサス・インスツルメンツ株式会社 歩留り予測装置とその方法
US5971586A (en) 1995-04-21 1999-10-26 Sony Corporation Identifying causes of semiconductor production yield loss
JPH08334889A (ja) * 1995-06-02 1996-12-17 Sony Corp フォトマスクに形成されたパターンの欠陥検査方法
KR100199371B1 (ko) * 1995-06-24 1999-06-15 김영환 디펙트 모니터링용 레티클
JPH09211840A (ja) 1996-02-05 1997-08-15 Matsushita Electric Ind Co Ltd レチクルの検査方法及び検査装置並びにパターンの検査方法及び検査装置
JP2776416B2 (ja) * 1996-05-07 1998-07-16 日本電気株式会社 レチクル外観検査装置
JP3646415B2 (ja) * 1996-07-18 2005-05-11 ソニー株式会社 マスク欠陥の検出方法
US6076465A (en) * 1996-09-20 2000-06-20 Kla-Tencor Corporation System and method for determining reticle defect printability
JPH10186635A (ja) * 1996-12-20 1998-07-14 Sharp Corp フォトマスクの製造方法
JP3750270B2 (ja) 1997-04-21 2006-03-01 凸版印刷株式会社 フォトマスク欠陥解析装置および欠陥解析方法
JP3724111B2 (ja) * 1997-04-25 2005-12-07 凸版印刷株式会社 多面付フォトマスク欠陥解析装置および欠陥解析方法ならびに該欠陥解析プログラムを記録した記憶媒体
JP3750272B2 (ja) * 1997-04-30 2006-03-01 凸版印刷株式会社 フォトマスク欠陥解析装置および欠陥解析方法ならびに該欠陥解析プログラムを記録した記録媒体
US6757645B2 (en) * 1997-09-17 2004-06-29 Numerical Technologies, Inc. Visual inspection and verification system
US7107571B2 (en) * 1997-09-17 2006-09-12 Synopsys, Inc. Visual analysis and verification system using advanced tools
US6578188B1 (en) * 1997-09-17 2003-06-10 Numerical Technologies, Inc. Method and apparatus for a network-based mask defect printability analysis system
US7617474B2 (en) * 1997-09-17 2009-11-10 Synopsys, Inc. System and method for providing defect printability analysis of photolithographic masks with job-based automation
US6470489B1 (en) * 1997-09-17 2002-10-22 Numerical Technologies, Inc. Design rule checking system and method
US6408219B2 (en) 1998-05-11 2002-06-18 Applied Materials, Inc. FAB yield enhancement system
KR100267463B1 (ko) 1998-07-20 2000-11-01 이재근 반도체 칩 결함에 기인한 수율손실칩수 및 유형별 불량칩수 측정방법
JP4228417B2 (ja) * 1998-07-29 2009-02-25 沖電気工業株式会社 欠陥検査方法及びその装置
JP2000091436A (ja) * 1998-09-09 2000-03-31 Matsushita Electric Ind Co Ltd Ｌｓｉ用パターンレイアウト作製方法、ｌｓｉ用パターン形成方法、並びにｌｓｉの製造方法
JP2000122265A (ja) * 1998-10-13 2000-04-28 Toppan Printing Co Ltd フォトマスク外観検査装置
JP2000147748A (ja) 1998-11-18 2000-05-26 Toppan Printing Co Ltd フォトマスク外観検査装置
JP2000193594A (ja) * 1998-12-24 2000-07-14 Hitachi Ltd 回路パターン検査方法およびその装置
JP4035242B2 (ja) * 1998-11-30 2008-01-16 株式会社日立製作所 回路パターンの検査方法及び検査装置
US6476913B1 (en) * 1998-11-30 2002-11-05 Hitachi, Ltd. Inspection method, apparatus and system for circuit pattern
JP4206192B2 (ja) 2000-11-09 2009-01-07 株式会社日立製作所 パターン検査方法及び装置
US6529621B1 (en) 1998-12-17 2003-03-04 Kla-Tencor Mechanisms for making and inspecting reticles
US6284553B1 (en) * 1999-02-16 2001-09-04 Advanced Micro Devices, Inc. Location dependent automatic defect classification
JP2000258349A (ja) * 1999-03-11 2000-09-22 Toppan Printing Co Ltd フォトマスク外観検査装置
JP4158266B2 (ja) * 1999-03-11 2008-10-01 凸版印刷株式会社 フォトマスク外観検査装置
US6883158B1 (en) * 1999-05-20 2005-04-19 Micronic Laser Systems Ab Method for error reduction in lithography
JP2000330261A (ja) * 1999-05-24 2000-11-30 Toppan Printing Co Ltd レーザー修正装置及びフォトマスク欠陥保証方法
JP2000347384A (ja) * 1999-06-02 2000-12-15 Toppan Printing Co Ltd 集束イオンビーム修正装置及び欠陥保証方法
KR100702741B1 (ko) * 1999-06-29 2007-04-03 어플라이드 머티어리얼스, 인코포레이티드 반도체 장치 제조를 위한 집적식 임계치수 제어
JP2001033941A (ja) 1999-07-16 2001-02-09 Toshiba Corp パターン形成方法及び露光装置
CN1154168C (zh) * 1999-08-16 2004-06-16 台湾积体电路制造股份有限公司 晶片缺陷检查及特性分析的方法
JP3314762B2 (ja) * 1999-08-19 2002-08-12 日本電気株式会社 電子線露光用マスク及びこれを用いる電子線露光方法と電子線露光装置並びにデバイスの製造方法
US6868175B1 (en) * 1999-08-26 2005-03-15 Nanogeometry Research Pattern inspection apparatus, pattern inspection method, and recording medium
US6268093B1 (en) * 1999-10-13 2001-07-31 Applied Materials, Inc. Method for reticle inspection using aerial imaging
US6999614B1 (en) 1999-11-29 2006-02-14 Kla-Tencor Corporation Power assisted automatic supervised classifier creation tool for semiconductor defects
JP4312910B2 (ja) * 1999-12-02 2009-08-12 株式会社日立製作所 レビューｓｅｍ
US6566885B1 (en) * 1999-12-14 2003-05-20 Kla-Tencor Multiple directional scans of test structures on semiconductor integrated circuits
US6778695B1 (en) * 1999-12-23 2004-08-17 Franklin M. Schellenberg Design-based reticle defect prioritization
JP3431567B2 (ja) * 2000-03-30 2003-07-28 株式会社東芝 欠陥検査装置及び検査方法
EP1328971A2 (en) * 2000-04-18 2003-07-23 KLA-Tencor Corporation Improved test structures and methods for inspecting and utilizing the same
JP4170569B2 (ja) * 2000-06-02 2008-10-22 大日本印刷株式会社 基板選択装置
JP3968209B2 (ja) * 2000-06-29 2007-08-29 株式会社東芝 フォトマスク欠陥転写特性評価方法、フォトマスク欠陥修正方法及び半導体装置の製造方法
US6513151B1 (en) * 2000-09-14 2003-01-28 Advanced Micro Devices, Inc. Full flow focus exposure matrix analysis and electrical testing for new product mask evaluation
US6557162B1 (en) * 2000-09-29 2003-04-29 Numerical Technologies, Inc. Method for high yield reticle formation
JP2002196470A (ja) * 2000-12-26 2002-07-12 Hitachi Ltd フォトマスクの製造方法および半導体集積回路装置の製造方法
DE10103958C1 (de) * 2001-01-30 2002-05-29 Infineon Technologies Ag Verfahren zur Inspektion von Defekten auf einer Maske
JP4014379B2 (ja) * 2001-02-21 2007-11-28 株式会社日立製作所 欠陥レビュー装置及び方法
US20020121915A1 (en) * 2001-03-05 2002-09-05 Agere Systems Guardian Corp. Automated pattern clustering detection for wafer probe maps
US6616697B2 (en) 2001-03-13 2003-09-09 Nicholas G. Sotereanos Hip implant assembly
US6619864B2 (en) 2001-03-15 2003-09-16 Optinel Systems, Inc. Optical channel monitor with continuous gas cell calibration
CN1290168C (zh) * 2001-03-20 2006-12-13 数字技术股份有限公司 提供掩模缺陷可印刷能力分析的系统和方法
JP4334778B2 (ja) * 2001-03-21 2009-09-30 大日本印刷株式会社 基板選択装置および描画用基板の供給方法
JP2002288444A (ja) * 2001-03-26 2002-10-04 Toshiba Corp マスク取引システム及び方法
JP2002303586A (ja) * 2001-04-03 2002-10-18 Hitachi Ltd 欠陥検査方法及び欠陥検査装置
JP4038356B2 (ja) * 2001-04-10 2008-01-23 株式会社日立製作所 欠陥データ解析方法及びその装置並びにレビューシステム
JP2002311561A (ja) * 2001-04-11 2002-10-23 Sony Corp パターン形成方法、パターン処理装置および露光マスク
JP2002323749A (ja) 2001-04-25 2002-11-08 Dainippon Printing Co Ltd フォトマスクの欠陥部ないし修正後の欠陥部の判定方法
JP4266082B2 (ja) 2001-04-26 2009-05-20 株式会社東芝 露光用マスクパターンの検査方法
JP2003023056A (ja) 2001-07-10 2003-01-24 Hitachi Ltd 半導体デバイスの欠陥分類方法および半導体デバイスの歩留まり予測方法および半導体デバイスの製造方法および半導体デバイスの欠陥分類システムおよび半導体デバイス分類装置およびそれらに用いるプログラムおよび記録媒体
JP4122735B2 (ja) 2001-07-24 2008-07-23 株式会社日立製作所 半導体デバイスの検査方法および検査条件設定方法
CN1218171C (zh) * 2001-08-20 2005-09-07 Hoya株式会社 灰调掩模的缺陷检查方法及缺陷检查装置
JP4711570B2 (ja) * 2001-09-14 2011-06-29 株式会社東京精密 パターン検査方法及び検査装置
JP3934919B2 (ja) * 2001-11-13 2007-06-20 株式会社東芝 マスクブランクスの選択方法、露光マスクの形成方法、および半導体装置の製造方法
WO2003085706A1 (en) 2002-04-11 2003-10-16 Advantest Corporation Manufacturing method and apparatus to avoid prototype-hold in asic/soc manufacturing
JP2003315973A (ja) * 2002-04-19 2003-11-06 Fujitsu Ltd マスク設計装置、マスク設計方法、プログラムおよび半導体装置製造方法
TW535207B (en) * 2002-05-08 2003-06-01 Powerchip Semiconductor Corp Method for automatically controlling defect-specification in manufacturing process of semiconductors
US20040078724A1 (en) 2002-06-26 2004-04-22 Keller S. Brandon Event processing system
JP4334183B2 (ja) * 2002-06-28 2009-09-30 株式会社東芝 マスクの欠陥修正方法、マスクの欠陥修正装置、および半導体装置の製造方法
JP4073265B2 (ja) 2002-07-09 2008-04-09 富士通株式会社 検査装置及び検査方法
US6807657B2 (en) 2002-07-19 2004-10-19 Hewlett-Packard Development Company, L.P. Inter-signal proximity verification in an integrated circuit
US6959251B2 (en) * 2002-08-23 2005-10-25 Kla-Tencor Technologies, Corporation Inspection system setup techniques
JP4220798B2 (ja) * 2002-09-20 2009-02-04 株式会社リコー 粉体収納容器
WO2004040626A1 (ja) 2002-10-30 2004-05-13 Nikon Corporation マスク、マスクの製造方法及び露光方法
US6882745B2 (en) * 2002-12-19 2005-04-19 Freescale Semiconductor, Inc. Method and apparatus for translating detected wafer defect coordinates to reticle coordinates using CAD data
US7346470B2 (en) 2003-06-10 2008-03-18 International Business Machines Corporation System for identification of defects on circuits or other arrayed products
US7937495B2 (en) * 2003-06-25 2011-05-03 Cisco Technology, Inc. System and method for modifying data transferred from a source to a destination
US9002497B2 (en) * 2003-07-03 2015-04-07 Kla-Tencor Technologies Corp. Methods and systems for inspection of wafers and reticles using designer intent data
US7135344B2 (en) * 2003-07-11 2006-11-14 Applied Materials, Israel, Ltd. Design-based monitoring
US7297453B2 (en) * 2005-04-13 2007-11-20 Kla-Tencor Technologies Corporation Systems and methods for mitigating variances on a patterned wafer using a prediction model
EP1955225A4 (en) * 2005-11-18 2009-11-04 Kla Tencor Tech Corp METHOD AND SYSTEMS FOR USE OF DESIGN DATA IN COMBINATION WITH TEST DATA
US8718353B2 (en) * 2012-03-08 2014-05-06 Kla-Tencor Corporation Reticle defect inspection with systematic defect filter

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101032090B1 (ko) * 2009-05-13 2011-05-02 엘아이지에이디피 주식회사 기판검사방법
KR20210014756A (ko) * 2011-02-22 2021-02-09 케이엘에이 코포레이션 설계 기반 소자 위험성 평가

Also Published As

Publication number Publication date
IL248278A (en) 2017-08-31
JP2018006775A (ja) 2018-01-11
IL253910B (en) 2021-04-29
CN112130415A (zh) 2020-12-25
ATE426835T1 (de) 2009-04-15
US10713771B2 (en) 2020-07-14
DE602004020230D1 (de) 2009-05-07
IL172941A (en) 2014-06-30
IL281931A (en) 2021-05-31
EP1646913A2 (en) 2006-04-19
US20080081385A1 (en) 2008-04-03
IL253910A0 (en) 2017-10-31
JP5628656B2 (ja) 2014-11-19
US9002497B2 (en) 2015-04-07
IL290018A (en) 2022-03-01
CN104698741A (zh) 2015-06-10
JP6595552B2 (ja) 2019-10-23
JP6186044B2 (ja) 2017-08-23
CN104698741B (zh) 2019-04-23
IL172941A0 (en) 2006-06-11
US20150178914A1 (en) 2015-06-25
KR101089643B1 (ko) 2011-12-06
EP1646913B1 (en) 2009-03-25
US20050004774A1 (en) 2005-01-06
JP2015072489A (ja) 2015-04-16
CN105652589A (zh) 2016-06-08
US20180247403A1 (en) 2018-08-30
IL232892A0 (en) 2014-07-31
IL290018B2 (en) 2023-04-01
CN105652589B (zh) 2020-10-27
US11348222B2 (en) 2022-05-31
JP2016167634A (ja) 2016-09-15
JP2011071552A (ja) 2011-04-07
WO2005008747A2 (en) 2005-01-27
IL232892A (en) 2016-11-30
JP4758343B2 (ja) 2011-08-24
JP2016145999A (ja) 2016-08-12
JP2007536560A (ja) 2007-12-13
IL290018B (en) 2022-12-01
WO2005008747A3 (en) 2005-08-25
JP2013254974A (ja) 2013-12-19
JP5919233B2 (ja) 2016-05-18
JP6306639B2 (ja) 2018-04-04
US20200074619A1 (en) 2020-03-05
CN1846170A (zh) 2006-10-11
IL281931B (en) 2022-02-01
CN1846170B (zh) 2016-05-04

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