KR101069198B1

KR101069198B1 - 패키지 부품 및 반도체 패키지

Info

Publication number: KR101069198B1
Application number: KR1020040036130A
Authority: KR
Inventors: 세키가즈미츠; 요시에다카시; 사토하루노부; 미야하라요시히토
Original assignee: 신꼬오덴기 고교 가부시키가이샤
Priority date: 2003-05-22
Filing date: 2004-05-20
Publication date: 2011-09-30
Also published as: TW200503192A; US7190057B2; EP1480270A2; MY141960A; JP2004349497A; EP1480270A3; JP3841768B2; KR20040101038A; CN1574300A; TWI351078B; US20040232534A1; EP1480270B1; CN100433300C

Abstract

본 발명은 반도체 소자를 탑재하는 패키지를 구성하는데 사용되는 패키지 부품 및 이 패키지 부품을 사용하는 반도체 패키지에 관한 것이다. 패키지 부품은 그 표면의 적어도 일부에, 절연성 수지로 밀봉되거나 또는 접착제층이 적용되는 피복면을 가지고, 패키지 부품은 도체 기재와, 그 표면의 일부 또는 전부를 덮는 도전층을 포함하고, 도전층은 피복면에 조면화된 표면 프로파일(roughened surface profile)을 갖는 조면 도금층(rough-surface plated layer)을 포함한다. 패키지 부품은 예를 들면 리드 프레임 및 방열판 또는 열방사판을 포함한다.

패키지 부품, 반도체 패키지, 조면 도금층, 평활면 도금층, 방열판

Description

패키지 부품 및 반도체 패키지{PACKAGING COMPONENT AND SEMICONDUCTOR PACKAGE}

도 1은 종래의 기밀 밀봉형 반도체 패키지를 나타낸 단면도.

도 2는 종래의 기밀 밀봉형 반도체 패키지의 일부를 나타낸 단면도.

도 3은 리드 프레임을 시트 사이즈로 절단한 후에, 조면화된(roughened) Ni도금층의 표면 상태를 나타낸 한 세트의 현미경 사진(a) 및 (b).

도 4는 리드 프레임을 시트 사이즈로 절단한 후에, 조면화된 Ni도금층의 표면 상태를 나타낸 한 세트의 현미경 사진(a) 및 (b).

도 5는 본 발명에 따른 반도체 패키지의 바람직한 실시예를 나타낸 단면도.

도 6은 도 5의 반도체 패키지에 사용된 본 발명의 리드 프레임의 구성을 나타낸 확대 단면도.

도 7은 본 발명의 리드 프레임에서의 조면 도금층의 형성을 나타낸 단면도.

도 8은 본 발명의 리드 프레임에서의 표면 도금층의 형성을 나타낸 단면도.

도 9는 본 발명에 따른 반도체 패키지의 바람직한 실시예를 나타낸 단면도.

도 10은 도 9의 반도체 패키지에 사용된 본 발명의 리드 프레임의 구성을 나타낸 확대 단면도.

도 11은 도 9의 반도체 패키지에 사용될 수 있는 본 발명의 다른 리드 프레 임의 구성을 나타낸 확대 단면도.

도 12는 본 발명에 따른 반도체 패키지의 다른 바람직한 실시예를 나타낸 단면도.

도 13은 본 발명에 따른 반도체 패키지의 또 다른 바람직한 실시예를 나타낸 단면도.

도 14는 본 발명에 따른 조면 도금층을 도전층으로서 형성하는 방법을 모식적으로 나타낸 사시도.

도 15는 본 발명에 따른 조면 도금층 및 평활면 도금층을 도전층으로서 한 면에만 형성하는 방법을 모식적으로 나타낸 단면도.

도 16은 조면 Ni도금층(막 두께 0.5㎛)의 표면 상태를 나타낸 주사형 전자현미경(SEM, ×10,000) 사진(a), 단면 상태를 나타낸 주사형 전자현미경(SEM, ×5,000) 사진(b), 및 원자간력 현미경(AFM, 10㎛²)을 사용한 표면 해석도(c)의 세트를 나타낸 도면.

도 17은 조면 Ni도금층(막 두께 1.0㎛)의 표면 상태를 나타낸 주사형 전자현미경(SEM, ×10,000) 사진(a), 단면 상태를 나타낸 주사형 전자현미경(SEM, ×5,000) 사진(b), 및 원자간력 현미경(AFM, 10㎛²)을 사용한 표면 해석도(c)의 세트를 나타낸 도면.

도 18은 조면 Ni도금층(막 두께 3.0㎛)의 표면 상태를 나타낸 주사형 전자현미경(SEM, ×10,000) 사진(a) , 단면 상태를 나타낸 주사형 전자현미경(SEM, ×5,000) 사진(b) , 및 원자간력 현미경(AFM, 10㎛²)을 사용한 표면 해석도(c)의 세트를 나타낸 도면.

도 19는 조면 Ni도금층(막 두께 5.0㎛)의 표면 상태를 나타낸 주사형 전자현미경(SEM, ×10,000) 사진(a), 단면 상태를 나타낸 주사형 전자현미경(SEM, ×5,000) 사진(b), 및 원자간력 현미경(AFM, 10㎛²)을 사용한 표면 해석도(c)의 세트를 나타낸 도면.

도 20은 평활면 Ni도금층(막 두께 0.5㎛)의 표면 상태를 나타낸 주사형 전자현미경(SEM, ×10,000) 사진(a), 단면 상태를 나타낸 주사형 전자현미경(SEM, ×5,000) 사진, 및 원자간력 현미경(AFM, 10㎛²)을 사용한 표면 해석도(c)의 세트를 나타낸 도면.

도 21은 평활면 Ni도금층(막 두께 1.0㎛)의 표면 상태를 나타낸 주사형 전자현미경(SEM, ×10,000) 사진(a), 단면 상태를 나타낸 주사형 전자현미경(SEM, ×5,000) 사진(b), 및 원자간력 현미경(AFM, 10㎛²)을 사용한 표면 해석도(c)의 세트를 나타낸 도면.

도 22는 평활면 Ni도금층(막 두께 3.0㎛)의 표면 상태를 나타낸 주사형 전자현미경(SEM, ×10,000) 사진(a), 단면 상태를 나타낸 주사형 전자현미경(SEM, ×5,000) 사진(b), 및 원자간력 현미경(AFM, 10㎛²)을 사용한 표면 해석도(c)의 세트를 나타낸 도면.

도 23은 평활면 Ni도금층(막 두께 5.0㎛)의 표면 상태를 나타낸 주사형 전자현미경(SEM, ×10,000) 사진(a) , 단면 상태를 나타낸 주사형 전자현미경(SEM, ×5,000) 사진(b), 및 원자간력 현미경(AFM, 10㎛²)을 사용한 표면 해석도(c)의 세트를 나타낸 도면.

도 24는 리드 프레임을 시트 사이즈로 절단한 후에, 평활면 Ni도금층의 표면 상태를 나타낸 한 세트의 현미경 사진 (a) 및 (b).

도 25는 리드 프레임을 시트 사이즈로 절단한 후에, 평활면 Ni도금층의 표면 상태를 나타낸 한 세트의 현미경 사진 (a) 및 (b).

도 26의 (a)는 컵 전단 강도(cup shear strength)의 측정에 사용된 컵을 설명하는 사시도.

도 26의 (b)는 컵 전단 강도의 측정 방법을 개략적으로 나타낸 단면도.

도 27은 다른 Ni도금층에 대해서, 컵 전단 강도의 측정 결과를 플로팅한 그래프.

도 28은 다른 Ni도금층에 대해서, 컵 전단 강도의 측정 결과를 플로팅한 그래프.

도 29의 (a)는 컵 전단 강도의 측정에 사용된 샘플의 3층 구조의 평활면 Ni도금층의 구성을 모식적으로 나타낸 단면도.

도 29의 (b)는 컵 전단 강도의 측정에 사용된 샘플의 3층 구조의 조면 Ni도금층의 구성을 모식적으로 나타낸 단면도.

도 30은 3층 구조의 평활면 Ni도금층의 초기의 컵 전단 강도의 측정 결과를 플롯팅한 그래프.

도 31은 3층 구조의 평활면 Ni도금층의 에이징 후의 컵 전단 강도의 측정 결과를 플롯팅한 그래프.

도 32는 3층 구조의 조면 Ni도금층의 초기의 컵 전단 강도의 측정 결과를 플롯팅한 그래프.

도 33은 3층 구조의 조면 Ni도금층의 에이징 후의 컵 전단 강도의 측정 결과를 플롯팅한 그래프.

*도면의 주요 부분에 대한 설명*

1 : 패키지 부품(리드 프레임)

2 : 도전층

3 : 은 도금층

4 : 방열판

5 : 반도체 소자

8 : 본딩 와이어

9 : 밀봉 수지(절연성 수지)

10 : 반도체 패키지

14 : 방열판

15 : 배선 기판

본 발명은 패키지 부품에 관한 것으로, 특히, 패키지에 사용되는 부품 및 다른 소자들에 관한 것이다. 패키지 부품은 반도체 소자나 기타의 소자를 패키지 부품에 탑재하고 소자 탑재부를 절연성 수지로 밀봉함으로써 얻어지는 구성의 패키지나 접합 수단으로서 접착제층을 사용한 구성의 패키지의 형성에 유용하다. 패키지 부품은, 예를 들면, 전자 장치의 제조에 사용되는 방열판 또는 열방사판과 리드 프레임을 포함한다. 본 발명은 또한 본 발명의 패키지 부품을 구비한 반도체 패키지나 기타의 패키지에 관한 것이다.

주지된 바와 같이, IC칩, LSI 칩 등의 반도체 소자를 리드 프레임 등의 기판 상에 탑재한 각종 반도체 패키지가 제안되어 있고, 그 중 하나는, 반도체 소자를 탑재한 후에 소자 탑재부를 절연성 수지로 밀봉한 수지 밀봉형 반도체 패키지를 포함한다. 제조된 반도체 패키지는 통상 보관되고 있다가, 요구에 따라 최종 사용자에 제공된다. 최종 사용자는 입수한 반도체 패키지를 땜납을 리플로 하여 배선 기판 등의 기판에 실장하고, 최종적인 전자 기기를 완성한다.

여기서, 반도체 패키지에서의 리드 프레임이나 기타의 패키지 부품(예를 들면, 방열판 등)과 밀봉 수지의 사이에는 접착성의 열화라고 하는 심각한 문제가 발생하고 있다. 예를 들면, 리드 프레임은, 통상, 동 또는 그 합금으로 형성되고, 그 표면은 내식성, 내열성의 개선을 위해서 니켈(Ni)로 도금된다. Ni도금층은 통상, 조밀하고 또한 평활한 결정 구조를 가지고 있다. 그러나, 이러한 Ni도금층은 계면의 전단 강도(shearing strength)가 낮기 때문에, Ni도금층과 밀봉 수지 사이의 접착성이 양호하지 않다.

Ni도금층과 밀봉 수지의 사이의 접착성은 시간에 따라 열화하는 경향이 있다. 예를 들면, 반도체 패키지를 실장 기판에 실장할 때까지 보관하고 있는 동안, 밀봉 수지가 공기중의 수분을 흡수할 수 있다. 결과적으로, 밀봉 수지의 팽창에 의해 크랙 등의 결함이 발생하고, 반도체 소자의 박리(peeling) 등이 발생된다. 구체적으로, 밀봉 수지에 의해 흡수된 수분은 반도체 패키지의 실장시의 땜납 리플로우공정(이 공정에서는 약 180~260℃의 고온이 사용됨)에 의한 열때문에 급격하게 기화되어 팽창하고, 밀봉 수지 자체에 큰 응력을 발생시킨다. 그 결과, 리드 프레임 또는 반도체 소자와 밀봉 수지의 계면에서 크랙이 발생하거나, 밀봉 수지가 리드 프레임으로부터 박리된다. 이들의 결함은 반도체 패키지의 신뢰성을 저하시킨다. 따라서, 특히 접착성이 우수하고, 접착성의 열화가 없는 리드 프레임이나 기타의 패키지 부품을 제공하는 것이 기대되고 있다.

또한, 상기 접착성 열화는 밀봉 수지에서만 발생하는 것은 아니다. 많은 경우에, 반도체 소자와 패키지 부품간의 접합이나 패키지 부품간 접합에 접착제층이 사용된다. 따라서, 개재된 접착제층은 밀봉 수지의 사용시와 동일한 문제를 발생시킬 수 있다.

상술한 바와 같은 문제점을 해결하기 위한 방법이 검토되어 왔다. 예를 들면, 본 출원의 출원인은 적어도 일부가 수지중에 봉입되는 리드 프레임 등의 금속제의 인서트(insert)부재로서, 인서트부재의 수지중에 봉입되는 부분의 표면이 도금에 의해서 형성된 다수의 반구형상의 입자로 이루어지는 조면(rough surface)을 갖는 인서트 부재를 발명하여 특허 출원하였다(일본국 특개평 제6-29439호 참조). 이 인서트 부품은 바람직하게는 동제(銅製)의 리드 프레임이고, 또한, 도금은 바람직하게는 조면 형상으로 형성된 동 도금과, 그 위에 Ni 또는 Ni합금 도금으로 이루어진다.

또한, 도 1에 나타낸 바와 같이, 리드 프레임에 흑색 산화막을 형성하고, 밀봉 수지와의 접착성을 앵커 효과(anchoring effect)에 의해 강화하는 방법이 제안되어 있다(일본국 특개평 제9-148509호 참조). 도시한 리드 프레임(101)은 동 또는 동합금의 프레스 성형품이고, 칩 탑재부(102), 내부 리드부(103), 외부 리드부(104) 및 와이어 본딩부(105)를 구비하고 있다. 또한, 칩 탑재부(102) 및 와이어 본딩부(105) 윗면에는 각각, 은 도금층(102a 및 105a)이 형성되어 있다. 또한, 칩 탑재부(102) 위에는 회로 칩(106)이 탑재된다. 회로 칩(106)과 와이어 본딩부(105)는 와이어(107)를 통해서 함께 접속되어 있다. 또한, 리드 프레임(101)의 전체가 밀봉 수지(108)로 밀봉되어 있다. 또한, 리드 프레임(101)과 밀봉 수지(108)의 접착성을 앵커 효과에 의해 강화하기 위해, 은 도금층(102a 및 105a)이 형성되어 있지 않은 부분으로 한정하여, 흑색 산화막(산화 제２동 CuO 층)(109)이 형성되어 있다. 흑색 산화막(109)은 리드 프레임(101)을 유기 알칼리의 용액중에서 양극 산화함으로써 형성된다.

그러나, 최근 반도체 패키지의 소형화, 고기능화 등에 수반하여, 리드 프레임이나 방열판 등의 패키지 부품과 밀봉 수지나 접착제층 사이의 접착성을 더욱 개선하는 동시에, 접착성의 열화를 방지하는 것이 바람직하다.

또한, 상술한 수지 밀봉형의 반도체 패키지 외에, 패키지의 전체를 밀봉 수지로 피복하지 않은 반도체 패키지에서 새로운 문제가 발생하고 있다. 이러한 종류의 반도체 패키지의 하나로서, QFN(Quad Flat Non-leaded) 패키지라고 불리우는 반도체 패키지가 있다. 이 반도체 패키지의 경우, 리드 프레임의 리드와 다이 패드가 밀봉 수지의 표면으로부터 노출된다. 즉, 일부를 확대한 도 2에 개략적으로 도시된 바와 같이, 리드 프레임은 동으로 이루어지는 도체 기재(111)와 그 양면을 도금한 Ni도금층(112a 및 112b)을 포함하고, 반도체 소자(도시되지 않음)를 탑재한 측에만 밀봉 수지(119)가 피복되어 있다. 따라서, 반도체 패키지의 외측에 위치하는 Ni도금층(112a)은 외부에 노출되어 있다. 도시하지 않았지만, 외부 노출형 방열판을 구비한 반도체 패키지도 이러한 종류의 반도체 패키지에 포함된다.

이들의 반도체 패키지에서, 패키지 부품의 외부에 노출된 부분이 새로운 문제를 일으키고 있다. 즉, 노출 부분은 반도체 패키지의 취급중에 흠, 얼룩 등이 발생하기 쉽고, 제품의 외관과 품질을 저하시켜, 수리 및 복구를 어렵게 하거나, 또한, 레이저 마킹 작업에 지장을 준다. 본 발명자들의 경험에 따르면, 대부분의 흠(scars)은 찰상(abrasion), 긁힘(scratching), 및 홀딩(holding)에 의해서 발생하고, 얼룩(stain)은 약품, 지문(피지)에 의해서 발생되고, 어느 결함도 무시할 수 없다. 참고로, 패키지 부품에서의 흠의 발생예를 도 3 및 도 4을 참조하여 설명한다. 여기에서는, 도금 후의 절단 공정에서의 흠의 발생을 확인하기 위해서 릴(reel)형상 동(銅)제품의 리드 프레임에 조면 Ni 도금층을 설치한 후, 출하용으로 시트 사이즈로 절단하고, 리드의 어긋남을 억제하기 위해서 리드 고정용 테이프를 접착했다. 결과적으로 얻어진 리드 프레임의 Ni 도금충의 표면 상태를 현미경(×50)으로 관찰한 결과, 도 3의 (a)에 도시된 바와 같이, 찰상에 기인한 흠으로 생각되는 하나의 선이 확인되었다. 게다가, 이 찰상에 기인한 흠을 전자 현미경(×2,000)으로 확대하여 관찰한 결과, 도 3의 (b)에 나타낸 바와 같이, 금형에 의해 침식된 부분에 결정이 부서진 것이 확인되었다. 게다가, 같은 리드 프레임에서, 다른 부위의 Ni도금층의 표면 상태를 현미경(×50)으로 관찰한 결과, 도 4의 (a)에 나타낸 바와 같이, 홀딩에 기인한 흠으로 생각되는 흠이 확인되었다. 게다가, 이 흠의 모양을 전자현미경(×2,000)으로 확대하여 관찰한 결과, 도 4의 (b)에 나타낸 바와 같이, 금형에 의해 홀딩된 부분의 결정이 부수어진 것이 확인되었다. 더욱이, 이러한 반도체 패키지에서도, Ni도금층(112b)의 표면이 평활하기 때문에, 밀봉 수지(119)와 Ni도금층(112b) 사이의 불충분한 접착력의 문제를 해결하지 못하고 있다.

따라서, 본 발명의 목적은 접착성이 우수하고, 접착성에 열화가 없는 리드 프레임 또는 방열판 등의 패키지 부품을 제공하는 것에 있다.

또한, 본 발명의 목적은 접착성이 우수하고, 접착성에 열화가 없을 뿐만 아니라, 흠이나 얼룩 등의 결함이 생기지 않는 패키지 부품을 제공하는 것에 있다.

또한, 본 발명의 목적은 접착성이 우수하고, 접착성에 열화가 없는 패키지 부품을 구비한 반도체 패키지를 제공하는 것에 있다.

또한, 본 발명의 목적은 접착성이 우수하고, 접착성에 열화가 없고, 흠이나 얼룩 등의 결함이 생기지 않는 패키지 부품을 구비한 반도체 패키지를 제공하는데 있다.

본 발명의 상기 목적과 기타의 목적은 이하의 상세한 설명으로부터 용이하게 이해할 수 있을 것이다.

본 발명은, 그 일예로, 반도체 소자를 탑재한 패키지 또는 기타의 패키지를 구성하기 위해 이용되고, 절연성 수지로 밀봉 또는 피복되거나 또는 접착제층이 도포되는 피복면을 적어도 표면의 일부에 구비하는 패키지 부품을 들고 있다. 상기 패키지 부품은 도체 기재와, 그 표면을 부분적 또는 전체적으로 피복한 도전층으로 이루어지고, 상기 도전층은 상기 피복면에 조면화된 표면 프로파일(roughened surface profile)을 가진 조면 도금층으로 이루어진다.

또한, 본 발명은, 그 다른 예로, 적어도 1개의 반도체 소자를 본 발명의 패키지 부품과 조합하여 구비하는 반도체 패키지를 들고 있다.

본 발명은 반도체 소자를 탑재한 패키지, 즉 반도체 패키지 또는 기타의 패키지의 구성에 이용되는 패키지 부품에 관한 것이다. 반도체 패키지에 조립되는 반도체 소자의 종류, 수, 탑재 부위 등은 특별히 한정되는 것이 아니다. 예를 들면, 반도체 소자는 IC칩 또는 LSI 칩 등의 반도체 칩을 포함한다. 이들의 반도체 소자는 1개만이 탑재될 수도 있고, 필요에 따라, 2개 또는 그 이상의 반도체 소자가 임의로 조합하여 탑재될 수도 있다. 또한, 이러한 반도체 소자를 대신하여, 또는 반도체 소자와 조합하여, 임의의 능동 소자 또는 수동 소자를 탑재할 수도 있다.

본 발명의 패키지 부품은 반도체 패키지 이외의 패키지에도 유리하게 적용할 수 있다. 본 발명의 실시예에서 적절한 기타의 패키지로서는 글라스 단자, 즉, 글라스 대 금속 밀봉(glass-to-metal seal)을 포함한다.

상기와 같은 반도체 패키지나 기타의 패키지에서, 본 발명의 패키지 부품은 절연성 수지로 밀봉되거나 또는 접착제층이 적용되는 피복면을 적어도 표면의 일부에 구비하는 것이 필수이다. 즉, 본 발명의 패키지 부품은 이하에 상세하게 설명하는 바와 같이, 조면 도금층의 존재에 기인하여 절연성 수지나 접착제층에 관한 접착성을 개선시킬 수 있는 것을 큰 특징으로 하고 있기 때문이다.

패키지 부품은, 그 사용 시에 본 발명의 작용 및 효과가 발휘되는 한 특별히 한정되지 않는다. 적당한 패키지 부품은 반도체 패키지나 기타의 패키지의 제조에 널리 사용되고 있는 부품, 전형적으로는, 리드 프레임, 방열판 또는 열방사판 등이 있다. 패키지 부품은 단독으로 사용될 수도 있고, 2종 이상을 조합하여 사용될 수도 있다. 예를 들면, 리드 프레임에 반도체 칩을 탑재하는 동시에, 그 반도체 칩에 밀착하여 방열판을 부착할 수 있다.

본 발명에 따른 패키지 부품은 도체 기재와, 그 표면을 피복한 도전층으로 이루어진다. 도전층은 도체 기재의 표면에 전체적으로 피복되어도 좋고, 필요하다고 여겨지는 부분에만 부분적으로 피복되어도 좋다.

본 발명의 패키지 부품에서, 도체 기재는 그 패키지 부품의 종류나 요구되는 특성 등에 따라 여러가지 재료로 형성될 수 있다. 도체 기재의 형성에 적당한 재료는 예를 들면, 동이나 그 합금 또는 화합물, 그리고 또한 동 이외의 금속(비동계 금속(non-copper metal))의 합금 또는 화합물을 포함하지만, 이에 한정되지 않는다. 비동계금속의 예로서는 알루미늄, 철-니켈 합금 등을 포함한다. 예를 들면, 패키지 부품이 리드 프레임인 경우, 도전성이 우수하고, 가공이 용이한 동이나 그 합금을 도체 기재에 유리하게 사용할 수 있다. 또한, 패키지 부품이 방열판인 경우, 도체 기재는 또한 열전도 특성이나 방열 특성이 우수한 것이 바람직하다. 따라서, 동, 알루미늄 등이나 그 합금이 도체 기재로서 유리하게 사용될 수 있다.

도전층은 도체 기재와 동일한 재료로 형성되어도 좋고, 다른 재료로 형성되 어도 좋다. 또한, 도전층은 통상 단층의 형태로 형성된다. 그러나, 필요에 따라, 2층 또는 그 이상의 다층 구조의 형태로 형성되어도 좋다. 도전층은 바람직하게는 도금법을 사용하여 도금층으로서 형성된다. 그러나, 필요에 따라서, 도금법이외의 박막 형성 기술, 예를 들면, 증착 또는 스퍼터링 등에 의해 형성될 수도 있다.

본 발명의 패키지 부품의 경우, 그 도체 기재를 피복한 도전층이 조면화된 표면 프로파일을 가진 조면 도금층을 적어도 부분적으로 가지고 있어야 한다. 조면 도금층은 통상적으로 무광택 표면을 갖는다. 패키지 부품에서의 조면 도금층의 형성 부분은 특별히 한정되지 않는다. 그러나, 이 부분, 전형적으로, 반도체 패키지나 기타의 패키지가 절연성 수지로 밀봉되는 때에, 그 밀봉 수지가 도포되는 부분, 또는 패키지 부품과의 접합이나 소자의 접합을 위해서 접착제를 도포하거나 점착 테이프를 부착함으로써 접착제층이 적용되는 부분이다. 이들 부분을, 본 발명에서는 특히 "피복면"이라고 한다. 또한, 본 발명의 패키지 부품의 경우, 밀봉 수지나 접착제층이 적용될 필요가 없는 부분을 "비피복면"이라 한다. 즉, 반도체 패키지나 기타의 패키지에서 패키지 부품이 그대로 외부에 노출되는 부분은, 패키지 부품의 피복면과 구별하기 위해 "비피복면"이라 한다.

도전층의 조면 도금층은 필요에 따라서 도금법이외 방법으로 형성해도 좋지만, 간편성이나 비용 등의 면에서, 도금법으로 형성하는 것이 유리하다. 특히, 전해 도금법을 유리하게 사용할 수 있다. 바람직한 도금 금속은 이하에 열거하는 것에 한정되는 것은 아니지만, 니켈, 동, 팔라듐, 금, 은, 주석, 크롬 또는 그 합금을 포함한다.

조면 도금층의 형성에 사용하는 도금 욕은, 대상으로 하는 도금층의 종류에 따라 임의로 변경될 수 있다. 예를 들면, 조면 도금층을 니켈로 형성하는 경우에는 염화 니켈 도금 욕 등을 유리하게 사용할 수 있다. 예를 들면, 본 발명의 실시에 매우 적합한 염화 니켈 도금 욕은 다음과 같은 조성을 가질 수 있다.

염화 니켈 75g/L

티오시안산나트륨 15g/L

염화 암모늄 30g/L

pH 4.5 ~ 5.5

상기 염화 니켈 도금 욕은 예를 들면, 다음과 같은 처리 조건에서 사용할 수 있다.

욕 온도 상온(약 25℃)

처리 시간 약 15초간 ~ 약 30분간

음극 전류 밀도 약 1 ~ 3A/cm²

조면 도금층은 여러가지 막 두께로 형성할 수 있다. 조면 도금층의 막 두께는 그 도금층의 구성(단층 또는 다층)이나 도금층에 요구되는 특성에 따라 변동하지만, 통상, 약 0.2 ~ 50㎛의 범위이고, 바람직하게는 약 0.3 ~ 10㎛의 범위이다. 본 발명의 실시에서, 조면 도금층의 막 두께가 특별히 한정되는 것은 아니다.

본 발명의 패키지 부품에서, 도전층으로서 형성되는 조면 도금층은 상술한 바와 같이 패키지 부품의 여러 부분에 형성될 수 있다.

본 발명의 일면에서, 패키지 부품은 실질적으로 모든 표면이 피복면에 의해서 점유되고, 그 피복면은 조면화된 표면 프로파일을 가진 조면 도금층을 포함하는 것이 바람직하다. 이러한 패키지 부품은 바람직하게 그리고 전형적으로는 반도체 패키지의 제조에 사용되는 리드 프레임이다. 예를 들면, 이 반도체 패키지의 경우, 리드 프레임의 소정의 위치에 1개 또는 그 이상의 반도체 소자를 탑재하는 동시에, 실질적으로 리드 프레임의 전부를 절연성 수지로 밀봉할 수 있다. 더욱이, 이러한 반도체 패키지에서, 부분적으로 외부에 노출된 외부 노출형 방열판이 리드 프레임과 병용하여 사용될 수도 있다.

본 발명의 다른 면에서, 패키지 부품은 그 표면에 피복면과 비피복면을 동시에 구비할 수도 있다. 비피복면은, 패키지 부품의 표면 중에서 절연성 수지 및/또는 접착제층이 비존재하는 외부에 노출되는 특정 표면이다. 이 경우, 패키지 부품의 표면에서 피복면과 비피복면을 사용하는 방법은 패키지 부품의 종류나 사용 목적 등에 따라 임의로 변경될 수 있다. 복수의 패키지 부품을 사용하는 경우에 그 선택은 더욱 다양해질 수 있다.

예를 들면, 패키지 부품으로서 리드 프레임을 수지로 밀봉함으로써 반도체 패키지를 제작하는 경우, 리드 프레임의 일부를 외부에 노출하고, 이 리드 프레임의 노출 표면이, 구체적으로는 본 발명에서 말하는 "비피복면"이 된다. 리드 프레임의 소자 탑재측의 표면은 절연성 수지로 밀봉된 상태이므로, 구체적으로는 본 발명에서 말하는 "피복면"이 된다.

또한, 패키지 부품이 방열판인 경우, 그 방열판의 표면은 적어도 부분적으로 외부에 노출되고, 이 노출 부분이 비피복면이 된다.

또한, 반도체 소자가 배선 기판 위에 탑재되고, 그 배선 기판에 접착제층을 개재하여 덮개형 방열판이 접합되는 경우, 방열판의 접합면이 피복면이 되고, 방열판의 외부에 노출된 면이 비피복면이 된다.

상술한 바와 같이 피복면과 비피복면을 동시에 구비하는 본 발명의 패키지 부품에서, 비피복면은 필요에 따라 피복면과 동일 또는 유사한 조면 도금층을 가질 수도 있지만, 평활한 표면 프로파일을 가진 평활면 도금층을 도전층으로서 가지는 것이 바람직하다. 평활면 도금층은 통상, 광택 또는 반광택이다. 비피복면에서의 평활면 도금층은 피복면에서의 조면 도금층과 동일 또는 다른 도금 금속으로 형성될 수 있다. 바람직한 도금 금속은 이하에 열거하는 것에 한정되지 않지만, 예를 들면, 니켈, 동, 팔라듐, 금, 은, 주석, 크롬 또는 그 합금이다.

평활면 도금층은 필요에 따라서 도금법이외 방법으로 형성해도 좋지만, 간편성이나 비용 등의 관점에서 도금법으로 유리하게 형성될 수 있다. 특히, 전해 도금법이 유리하게 사용될 수 있다. 여기에 사용되는 도금 욕은 도금층의 종류에 따라 임의로 변경될 수 있다. 예를 들면, 평활면 도금층을 니켈을 사용하여 형성하는 경우, 설파민산니켈(nickel sulfamate) 도금 욕, 와트 니켈(Watts nickel) 도금 욕, 브롬화 니켈(nickel bromide) 도금 욕, 우드 니켈(Wood's nickel) 도금 욕 등을 유리하게 사용할 수 있다. 예를 들면, 본 발명의 실시에 매우 적합한 설파민산니켈 도금 욕은 다음과 같은 조성을 가질 수 있다.

설파민산니켈 320g/L

붕산 30g/L

브롬화 니켈 10g/L

pH 3.0~4.0

상기 니켈 도금 욕은 예를 들면, 다음과 같은 처리 조건에서 사용될 수 있다.

욕 온도 약 30~50℃

처리시간 약 15초간 ~ 약 30분간

음극 전류 밀도 약 3~30A/cm²

또, 비피복면에서의 평활면 도금층은 피복면에서의 조면 도금층의 형성시와 같이 임의의 막 두께로 형성될 수 있다. 평활면 도금층의 두께는 그 도금층의 구성(단층 또는 다층) 및 도금층에 요구되는 특성에 의해 변동되지만, 통상, 약 0.2~50㎛의 범위이고, 바람직하게는 약 0.3~1O㎛의 범위이다. 본 발명의 실시예에서, 평활면 도금층의 두께는 특별히 한정되지 않는다.

구체적으로, 본 발명의 패키지 부품에서, 도체 기재의 피복면에서의 조면 도금층은 그 표면 프로파일로서, 여러가지 조면화 상태를 가질 수 있다. 특히 바람직한 조면화 상태는, 본 발명자들이 전자현미경에 의해서 관찰한 결과에 따르면, 도금 금속의 침상 결정 구조이다. 즉, 이하에 첨부한 전자현미경 사진을 참조하여 설명하는 바와 같이, 도체 기재의 피복면에 형성된 조면 도금층의 표면에는 도금 금속에 기인하는 뾰족한 단부(sharp end)를 가진 침상 돌기가 무수히 많이 존재하고, 이들 돌기가 밀봉 수지나 접착제층에 대하여 앵커(anchor)의 역할을 행한다. 침상의 돌기는 여러가지 형태를 가질 수 있지만, 전형적으로는 삼각뿔, 사금석(aventurine) 또는 깃털 형태이다. 또한, 침상의 돌기는 그 피복면의 전체에 전면적으로 분포하는 것이 일반적으로 바람직하다. 그러나, 소기의 효과를 얻을 수 있다면, 피복면의 실질적인 부분(예를 들면, 약 80% 또는 그 이상의 영역)만을 점유하고 있어도 좋다. 게다가 침상의 돌기는 전부가 침상일 필요는 없다. 경우에 따라서, 소기의 효과를 얻을 수 있다면, 일부 침상 돌기는 뾰족하지 않은 둥근 단부를 가질 수도 있다. 이는, 도금 금속의 침상 결정 구조가 그 형상에 따라 접합 면적의 증가를 가져올 뿐만 아니라, 앵커 효과도 유도시킬 수 있기 때문이다.

조면 도금층은 상기 같은 도금층만으로 이루어지는 단층구조이어도 좋고, 2층 또는 그 이상의 도금층으로 이루어지는 다층구조이어도 좋다. 다층 구조를 갖는 조면 도금층의 예는,

(1) 도체 기재 상에 순차로 형성된 하지 도금층(예를 들면, 평활면 도금층) 및 조면 도금층의 조합;

(2) 도체 기재 상에 순차로 형성된 조면 도금층 및 표면 도금층의 조합; 및

(3) 도체 기재 상에 순차로 형성된 하지 도금층(예를 들면, 평활면 도금층), 조면 도금층 및 표면 도금층의 조합을 포함하지만, 이에 제한되는 것은 아니다.

다층 구조(1)에서, 조면 도금층을 "표면 도금층" 이라 할 수 있다. 더욱이, 하지 도금층은 존재 또는 비존재 중 어느 하나일 수 있지만, 만약 존재인 경우에는 공정수 및 비용의 절감 등을 고려하여, 비피복층에 형성되는 평활면 도금층을 이용하는 것이 바람직하다.

표면 도금층이 다른 층 또는 층들을 조합하여 사용되는 경우, 조면 도금층에 특유한 조면화된 표면 프로파일을 재현하기 위해 표면 도금층이 사용되는 것이 바람직하다. 즉, 표면 도금층은 도전층의 표면(조면)을 완전히 덮는 두께로 형성되지 않고 표면이 평평하거나 평활하게 형성되는 것이 바람직하다.

표면 도금층은 통상, 금, 은, 동, 팔라듐, 니켈, 주석, 크롬 또는 그 합금으로 이루어지는 군으로부터 선택된 금속을 도금에 의해서 형성되는 것이 바람직하다. 그러나, 이에 필적하는 작용 및 효과를 얻을 수 있다면, 도금 이외의 임의의 방법으로 표면 도금층이 형성될 수 있다. 하지의 도금층을 산화 처리함으로써, 조면 도금층을 형성하는 것이 추천된다. 예를 들면, 표면 도금층은 하지의 조면 도금층의 산화에 의해서, 산화된 도금층(산화막)의 형태로 형성될 수도 있다. 산화막은, 바람직하게는 조면 도금층의 표면을 열적으로 산화하거나, 또는 화학적 및/또는 전기 화학적으로 산화함으로써 형성된다. 대안적으로, 상기 다층구조(1)의 조면 도금층(표면 도금층)의 경우에, 하지 도금층을 흑화 또는 흑색 산화 처리 등을 통해 산화시킴으로써 표면이 조면화될 수 있다. 흑화 처리는 동 또는 그 합금의 표면 위에 산화막을 화학적으로 형성하는 변환 처리이다.

본 발명은 또한 본 발명의 패키지 부품을 구비한 반도체 패키지 또는 그 이외의 패키지에 관한 것이다. 본 발명은 특히, 적어도 1개의 반도체 소자를 본 발 명의 패키지 부품과 조합하여 구비하는 반도체 패키지에 관한 것이다. 반도체 소자는 상술한 바와 같이 IC칩 또는 LSI 칩 등의 반도체 칩이나 기타의 소자를 포함한다.

본 발명의 반도체 패키지에서, 패키지 부품은 바람직하게는 리드 프레임이다. 이러한 반도체 패키지에서, 리드 프레임의 소정의 위치에 반도체 소자가 탑재되고, 또한 소자 탑재부가 절연성 수지로 밀봉되는 것이 바람직하다. 또한, 반도체 패키지는 리드 프레임의 실질적으로 전부가 절연성 수지로 밀봉된 수지 밀봉형 반도체 패키지인 것이 바람직하다. 또한, 이러한 수지 밀봉형 패키지는 표면이 부분적으로 외부에 노출된 외부 노출형 방열판을 더 가질 수도 있다.

패키지 부품이 리드 프레임인 반도체 패키지에서, 리드 프레임의 일부가 외부에 노출된 패키지도 유리하게 채용할 수 있다. 이러한 패키지의 전형예는 QFN(Quad Flat Non-leaded)패키지이다.

또한, 반도체 패키지는 패키지 부품이 방열판 또는 열방사판인 반도체 패키지를 포함한다. 상술한 경우와 마찬가지로, 방열판의 표면은 절연성 수지의 외부에 부분적으로 노출되는 것이 필수이다.

패키지 부품이 방열판인 다른 반도체 패키지도 있다. 이러한 반도체 패키지는 반도체 소자가 배선 기판 위에 탑재되고, 그 배선 기판에 접착제층을 개재하여 방열판이 접합되어 있는 반도체 패키지이다.

이상에 설명한 바와 같이, 본 발명의 패키지 부품 및 반도체 패키지는 각각 여러가지 실시예로 유리하게 실시될 수 있다. 이하, 본 발명을 첨부된 도면을 참 조하여 구체적으로 설명한다. 그러나, 본 발명은 하기의 실시예만으로 한정되는 것은 아니다.

도 5는 본 발명의 패키지 부품으로서 리드 프레임(도체 기재)을 사용한 반도체 패키지의 단면도이다. 도시된 반도체 패키지(10)에서, 리드 프레임(1)은 실질적으로 동 또는 그 합금으로 이루어질 수 있고, 실질적으로 비동계금속으로도 이루어질 수 있고, 또한 그 최표층이 동 또는 그 합금으로 이루어질 수도 있다. 후자의 경우, 비동계합금은 예를 들면, 철-니켈(FeNi) 합금이 될 수 있고, 이 경우에, 최표층은 동 또는 그 합금을 사용하여 도금법 또는 기타의 성막 방법으로 형성될 수 있다. 리드 프레임은 통상, 얇은 판자의 형태로 도체 기재를 입수하고, 프레스 가공 또는 에칭에 의해 리드 프레임의 형태로 가공함으로써 제조된다. 리드 프레임(1)은 그 표면에 형성된 도전층(여기에서는 Ni도금층이 사용됨)(2)을 가지고 있다. 도전층(2)은 도시된 바와 같이 리드 프레임(1)의 외주를 실질적으로 덮도록 형성되어 있다. 또한, 리드 프레임(1)은 와이어 본딩용으로 은 도금층(3)을 구비하고 있다. 또한, 도시되어 있지 않지만, 도시된 반도체 패키지(10)의 경우, 리드 프레임(1)과 조합하여 히트 스프레더(heat spreader)가 배치되어, 보다 높은 방열성을 얻을 수 있고, 이 경우, 히트 스프레더를 절연성의 수지(9)로 밀봉할 때의 접착성을 높이기 위해, 히트 스프레더의 표면에 본 발명의 조면 도금층을 유리하게 적용할 수 있다.

리드 프레임(1)의 소정의 위치에 반도체 소자(5)가 탑재된다. 도시되어 있지 않았지만, 리드 프레임(1)과 반도체 소자(5)는 접착 시트, 다이 본딩재 등의 접착 매체를 사용하여 함께 접합된다. 반도체 소자(5)는 예를 들면, IC칩, LSI 칩 등이다. 도시된 실시예에서는 1개의 반도체 소자(5)만이 탑재되어 있다. 그러나, 소망에 따라, 2개 또는 그 이상의 반도체 소자가 탑재될 수도 있다. 또한, 이러한 반도체 소자를 대체하여, 또는 반도체 소자와 조합하여, 임의의 능동 소자 또는 수동 소자가 탑재될 수도 있다. 즉, 본 발명의 실시예에서, 반도체 소자의 종류 등은 특별히 한정되지 않는다.

반도체 소자(5)에서, 그 외부접속 단자(도시되지 않음)는 리드 프레임(1)의 은 도금층(3)에 본딩 와이어(8)를 개재하여 접속된다. 본딩 와이어(8)는 예를 들면, 금(Au) 또는 알루미늄(Al)의 세선(fine wire)이다. 또한, 필요에 따라, 도시된 와이어 본딩법을 대신하여 플립칩(FC) 본딩법을 사용하여 전기적 접속이 성취될 수도 있다.

도 5에 도시된 반도체 패키지(10)에서는, 반도체 소자(5)의 탑재부도 포함되고, 실질적으로 리드 프레임(1)의 전부, 즉, 반도체 패키지의 기능부가 절연성 수지(9)로 밀봉 되고, 리드 프레임(1)의 양단부가 노출되는데, 다시말하면, 외부 리드부만이 노출된다. 즉, 도시된 반도체 패키지(10)의 경우, 리드 프레임(1)의 실질적으로 전부가 본 발명에서 말하는 "(수지)피복면"을 구성하고 있다. 밀봉 수지(9)는 반도체 패키지(10)를 외부의 수분이나 충격 등으로부터 보호하는 기능이 있고, 본 발명의 기능과 효과에 영향을 주지 않는 한, 임의의 절연성 수지를 포함한다. 적당한 밀봉 수지의 예는 이하에 열거하는 것에 한정되지 않지만, 에폭시 수지, 폴리이미드 수지, 페놀 수지, 및 염화 비닐 수지를 포함한다.

리드 프레임(1)의 도전층(Ni도금층)(2)은, 도 5의 선분 II-II에 따른 부분 확대도인 도 6으로부터 이해되는 바와 같이, 그 밀봉 수지(9) 측에 조면화된 표면 프로파일을 가지고 있다. 즉, 리드 프레임(1)과 그 상방의 도전층(조면 도금층 ; Ni 도금층)(2b)을 확대하여 나타낸 도 7에 나타낸 바와 같이, 조면 도금층(2b)은 앞이 뾰족한 침상 돌기(12)를 랜덤하게 가지고 있다. 침상 돌기(12)는 조면 도금층(2b)의 표면에서, 간섭 없이 분포하는 것이 바람직하다. 또한, 접합 면적의 증가와 높아진 앵커 효과에 기초하여 계면의 전단 강도의 증가를 확실히 얻기 위해, 침상형 돌기가 너무 랜덤하게 분포되지 않게 하는 것이 바람직하다. 통상 삼각형의 단면으로 형성되는 침상 돌기(12)의 높이도 거의 일정한 것이 바람직하고, 조면 도금층(2b)의 구성이나 도금 조건 등에 따라 변동은 되지만, 통상, 약 0.2~3㎛의 범위인 것이 바람직하다. 또한, 침상 돌기(12)의 높이를 표현하는 표면 조도 Ra는 약 50nm이상인 것이 바람직하다. 도시된 실시예에서, 도전층(조면 도금층)(2)은 리드 프레임(1)의 표면에 직접적으로 형성된다. 그러나, 필요에 따라, 리드 프레임(1)과 도전층(2) 사이에 도금층 등의 임의의 하지층이 개재될 수도 있다.

리드 프레임(1)의 피복면에 도전층으로서 형성된 조면 도금층(2)은 그 위에 추가 층을 가지고 있는 것이 바람직하다. 바람직한 추가 층은 도 8에 나타낸 바와 같은 표면층, 바람직하게는 표면 도금층(6b)이 될 수 있다. 비록, 하나의 표면층만 도시되어 있지만, 도 6으로부터 이해될 수 있는 바와 같이, 만일 형성되는 경우, 표면 도금층은 리드 프레임(1)의 표리 양면(또한 측면)에 형성되는 것이 일반적이다. 표면 도금층의 두께는 소망하는 효과에 따라 넓은 범위로 변경할 수 있지만, 통상, 약 0.005~1㎛의 범위이고, 바람직하게는 약 0.01~0.05㎛의 범위이다.

표면 도금층은, 하지인 조면 도금층(2b)의 침상 돌기(12)의 프로파일을 정확하게 재현할 필요가 있고, 따라서, 돌기를 재현하는데 적합한 도금법으로, 또한 필요한 도금 두께로 형성되는 것이 바람직하다. 예를 들면, 표면 도금층은 금, 은 동, 팔라듐, 니켈, 주석, 크롬 또는 그 합금으로 도금법에 의해서 유리하게 형성될 수 있다. 도금법은 종래 방법에 따라 실시될 수 있다.

대안적으로, 조면 도금층을 열적 또는 화학적 및/또는 전기 화학적으로 산화하여, 목적으로 하는 표면 도금층을 형성할 수도 있다. 표면 도금층의 형성에 이용되는 산화법은 특별히 한정되는 것이 아니고, 산화법은 흑화처리액을 사용한 흑화 또는 흑색 산화 치리법을 포함한다. 흑화 처리액은 강알칼리 화합물 및 산화제를 주성분으로 함유하고, 예를 들면, 다음과 같은 조성을 가질 수 있다.

아염소산 나트륨(NaClO₂) 5~100g/L

수산화 나트륨(NaOH) 5~60g/L

인산3나트륨(Na₃PO₄) 0~200g/L

이러한 흑화 처리액은 예를 들면, 다음과 같은 처리 조건에서 사용될 수 있다.

욕 온도 약 50~100℃

처리 시간 약 5초간~약 5분간

전류 밀도 약 0~10A/dm²

본 발명에 따른 반도체 패키지는 도 5를 참조하여 앞서 설명한 반도체 패키지(10)이외의 반도체 패키지를 포함한다. 본 발명의 반도체 패키지는 본 발명의 범위에서 여러가지 실시예를 가질 수 있고, 그 전형예를 도 9, 도 12 및 도 13을 참조하여 이하 설명한다.

도 9는 본 발명에 따른 반도체 패키지의 바람직한 실시예를 나타낸 단면도이다. 도시된 반도체 패키지(10)는 QFN(Quad Flat Non-leaded)패키지라고 불리는 것으로써, 리드 프레임(1)의 외부 리드(1a)와 다이 패드(1b)의 이면이 밀봉 수지(9)의 표면으로부터 노출된다. 즉, 리드 프레임(1)은 외부에 노출된 비피복면과, 밀봉 수지(9)와 접한 피복면을 함께 가지고 있다. 다이 패드(1b)에 탑재된 반도체 소자(5)는 그 외부접속 단자(도시되지 않음)가 외부 리드(1a)의 은 도금층(도시되지 않음)에 본딩와이어(Au 와이어)(8)를 개재하여 접속된다.

도시한 QFN 패키지(10)의 경우에서, 리드 프레임(1)은 도 10에 모식적으로 나타낸 구성을 갖고 있다. 리드 프레임(1)은 동으로 이루어진 도체 기재로서, 그 밀봉 수지(9) 측의 면에 먼저 상술한 조면(粗面) 도금층(여기서는, Ni 도금층)(2b)을 소정의 두께로 가지고 있다. 또한, 리드 프레임(1)의 QFN 패키지(10)의 외측에 위치하는 면에는 평활면 도금층(여기서는 Ni 도금층이 형성됨)(7a)이 소정의 두께로 형성되어 있다.

도 9에 나타낸 QFN 패키지(10)에서는 도 10에 나타낸 리드 프레임(1) 대신에 도 11에 모식적으로 나타낸 다른 리드 프레임이 사용될 수 있다. 도시한 리드 프레임(1)은 평활면 도금층(7a)과 같은 평활면 도금층(7b)을 밀봉 수지(9) 측에도 가 지는 것을 특징으로 한다. 즉, 이 QFN 패키지(10)의 경우, 리드 프레임(1)의 양면에 각각 평활면 도금층(7a 및 7b)을 형성한 후, 한쪽 단면에만 조면 도금층(Ni-도금층)(2b)을 선택적으로 형성할 수 있다.

도 12는 본 발명에 따른 반도체 패키지의 또 다른 바람직한 실시예를 나타내는 단면도이다. 도시한 반도체 패키지(10)의 경우, 리드 프레임(1)에 접착 테이프(13)를 통하여 알루미늄제의 방열판(히트 싱크라고도 함)(4)이 접합되고, 그 방열판(4) 위에는 반도체 소자(5)가 탑재되어 있다. 방열판(4)은 알루미늄 이외에, 동이나 기타의 고열전도성 금속 재료로 형성될 수 있다. 방열판(4)에 탑재된 반도체 소자(5)는 그 외부접속 단자(미도시)가 리드 프레임(1)의 은 도금층(미도시)과 본딩 와이어(Au 와이어)(8)를 통해서 접속되어 있다.

도시한 반도체 패키지(10)에서, 실질적으로 리드 프레임(1)의 전체 면과 방열판(4)의 한쪽 면은 밀봉 수지(9)에 의해서 밀봉된다. 따라서, 방열판(4)의 이면만이 밀봉 수지(9)의 표면에 노출하고 있다. 즉, 이 반도체 패키지(10)의 경우에는, 리드 프레임(1)뿐만 아니라 방열판(4)에도 본 발명을 적용할 수 있다. 이것은 리드 프레임(1)이 밀봉 수지(9)에 접한 피복면을 갖고 있고, 또한 방열판(4)이 외부에 노출한 비피복면과 밀봉 수지(9)에 접한 피복면을 동시에 가지고 있기 때문이다. 리드 프레임(1)과 방열판(4)의 피복면에 본 발명에 따라 조면 도금층이 도금되고, 또한 방열판(4)의 비피복면에는 본 발명에 따라 평활면층이 도금된다.

도 13은 본 발명에 따른 반도체 패키지의 또 다른 바람직한 실시예를 나타내는 단면도이다. 도시한 반도체 패키지(10)의 경우, 회로 기판(15) 위에 금(Au) 범 프(17)를 통해서 반도체 소자(5)가 플립칩(FC) 접속되고, 또한 밀봉 수지(9)에 의해 밀봉된다. 또한, 회로 기판(15)에는 땜납 볼(18)이 외부 접속 단자로서 장착되어 있다. 또한, 반도체 소자(5)의 방열을 위해서, 동 또는 동합금제로 된 방열판(또는 히트 슬러그라고도 함)(14)이 회로 기판(15) 및 반도체 소자(5)의 이면에 접합되어 있다. 방열판(14)은 반도체 소자(5)를 수납하기 위해 도시한 바와 같이 오목부를 구비하고 있다. 방열판(14)과 회로 기판(15)은 접착제층(폴리이미드 테이프)(16)에 의해서 접합되고, 이 접합 부분에 본 발명을 적용할 수 있다. 즉, 방열판(14)과 회로 기판(15)의 접합면을 각각 피복면으로 하고, 본 발명에 따라 조면층을 도금한다. 또한, 방열판(14)의 외면을 비피복면으로 하고, 평활면층을 도금한다.

본 발명의 실시에서, 패키지 부품의 전기적 도전층은 상기한 바와 같은 도금법에 의해서 유리하게 형성될 수 있는데, 특히 전해 도금법이 매우 적합하다. 전해 도금법에 의해서 조면 도금층이나 평활면 도금층을 형성하는 경우, 상용의 도금법 및 도금 처리 장치를 임의로 사용할 수 있다.

예를 들면, 각각 니켈로 이루어진 조면 도금층 및 평활면 도금층은 도 14 또는 도 15에 모식적으로 나타낸 도금 처리 장치를 사용하여 유리하게 형성될 수 있다.

도 14를 참조하면, 도금 처리 장치(50)는 처리조(51)와 처리액(니켈 도금욕)(52)을 포함한다. 처리액(52)은 도금 대상 층에 최적인 조성을 갖고 있다. 처리조(51)에 침지된 리드 프레임 등의 도체 기재(패키지 부품의 전구체)(1)는 부속의 안내 롤러(미도시)에 의해서 화살표 방향으로 반송될 수 있다. 처리액(52)은 예를 들면 그것이 염화 니켈 도금욕인 경우, 상온에서 보관 유지되고, 또한 도체 기재(1)의 체류 시간은 약 15초 내지 약 30분이다. 또한, 처리조(51)는 전해 도금을 위해 정류기(56)에 접속된 2매의 백금 전극판 (+)(54 및 55)를 구비하고 있다. 백금 전극판 대신에 니켈 칩을 사용할 수도 있다. 또한, 도체 기재(1)도 정류기(56)로부터 급전된다.

도 14의 도금 처리 장치(50)는 조면 도금층 및 평활면 도금층을 구별해서 형성하는데 유용하다. 예를 들면, 도 10 및 도 11을 참조해서 설명한 바와 같이 조면 도금층과 평활면 도금층을 동시에 갖는 1매의 도체 기재를 형성하는 경우나, 조면 도금층 및 평활면 도금층의 어느 한 편만을 갖는 1매의 도체 기재를 형성하고자 하는 경우에는, 도 14의 도금 처리 장치(50)를 개조한 후 사용할 수 있다. 일반적으로는, 비도금면을 메카니컬 마스크나 레지스트 막에 의해서 차폐하는 방법이나, 전해 차폐 방법을 유리하게 사용할 수 있다. 비도금면을 차폐한 상태에서 전해 도금을 행함으로써, 도체 기재의 노출면에만 선택적으로 도금을 석출시킬 수 있다.

도 15는 전해 차폐 방법을 실시하기 위해서 도 14의 도금 처리 장치(50)를 개조한 예이다. 본 장치에서는, 1개의 처리조(51)에 2개의 정류기(56a 및 56b)를 설치하여, 처리조(51) 내에 2개의 전기 회로를 형성하고 있다. 정류기(56a)에 접속된 한쪽의 전기 회로는 백금 전극판(니켈 칩이라도 좋음)(55)을 구비하고, 정류기(56b)에 접속된 다른 쪽의 전기 회로는 도 14의 백금 전극판(54) 대신에 더미 전극판(57)을 구비하고 있다. 더미 전극판(57)은 도체 기재(1)의 차폐면에 니켈이 석출되는 것을 방지하기 위해 배치된 것이다. 도시한 바와 같이, 도체 기재(1)의 이면을 통과한 니켈 이온(Ni⁺)은 더미 전극판(57)의 표면에 선택적으로 석출될 수 있다. 이 방법에 의해서, 도체 기재(1)의 한 면에만 조면 도금층을 형성하는 것이 용이하게 된다.

(실시예)

다음에, 본 발명을 그 실시예를 참조해서 더 상세하게 설명한다. 또한, 이하의 실시예에서, 본 발명은 동제 리드 프레임에 니켈 도금을 다른 도금 조건에서 처리한다. 그러나, 본 발명이 상기 특정한 예에만 한정되지 않음을 유념해야 한다.

실시예 1

조면 Ni 도금층의 형성:

미량의 철(Fe)을 함유한 동합금재(상품명: CDA194)를 시료로서 사용하고, 그 한 면에 조면 Ni 도금층을 다른 두께로 니켈에 의해 전해 도금하여, 아래와 같은 4종류의 샘플을 제조했다.

샘플 A: 층 두께 0.5㎛

샘플 B: 층 두께 1.0㎛

샘플 C: 층 두께 3.0㎛

샘플 D: 층 두께 5.0㎛

본 예에서 사용된 전해 도금욕의 조성 및 도금 조건은 다음과 같다.

염화 니켈 도금욕:

염화 니켈 75g/L

티오 시안산나트륨 15g/L

염화 암모늄 30g/L

pH: 약 4.5 내지 5.5

욕 온도: 상온(약 25℃)

음극 전류 밀도: 약 1 내지 3A/cm²

무광택의 표면을 가진 샘플 A 내지 D 각각은,

(a) 주사형 전자현미경(SEM, ×10,000)을 사용하여 표면 상태의 관찰,

(b) 주사형 전자현미경(SEM, ×5,O00)을 사용하여 단면 상태의 관찰, 그리고

(c) 원자간력 현미경(AFN)을 사용하여 표면 상태의 해석

을 행하는 동시에, 평균 표면 조도 Ra도 구했다. AFM은 측정 범위 10㎛²으로 실시했다. 이 측정 결과는 도 16 내지 도 19에 나타내었고, 하기의 표 1에도 요약하였다.

도 16 - 샘플 A(Ni층 두께 : 0.5㎛)

도 17 - 샘플 B(Ni층 두께 : 1.0㎛)

도 18 - 샘플 C(Ni층 두께 : 3.0㎛)

도 19 - 샘플 D(Ni층 두께 : 5.0㎛)

이들 측정 결과로부터 이해되는 바와 같이, 조면 Ni 도금층은 두께가 증가하면 할수록 침상 돌기의 형성 및 표면 조도가 현저하게 되어, 표면적도 증대하게 된다.

실시예 2

평활면 Ni 도금층의 형성:

미량의 철(Fe)을 함유한 동합금재(상품명: CDA194)를 시료로서 사용하고, 그 한 면에 니켈로 전해 도금을 하여 평활면 Ni도금층을 다른 두께로 형성함으로써, 하기의 4개의 샘플을 제조했다.

샘플 I : 층 두께 0.5㎛

샘플 Ⅱ: 층 두께 1.O㎛

샘플 Ⅲ: 층 두께 3.0㎛

샘플 IV: 층 두께 5.0㎛

본 예에서 사용한 전해 도금욕의 조성 및 도금 조건은 다음과 같다:

설파민산 니켈 도금 욕:

설파민산 니켈 320g/L

붕산 30g/L

브롬화 니켈 10g/L

pH: 약 3.0 내지 4.0

욕 온도: 약 30 내지 50℃

음극 전류 밀도: 약 3 내지 30A/cm²

반광택의 표면을 가진 샘플 I 내지 IV의 각각에 대해서,

(c) 원자간력 현미경(AFM)을 사용하여 표면 상태의 해석

을 행하는 동시에, 평균 표면 조도 Ra도 구했다. AFM은 측정 범위 10㎛²으로 실시했다. 이들의 측정 결과는 도 20 내지 도 23에 나타내었으며, 하기의 표 1에 요약하였다.

도 20 - 샘플 Ⅰ(Ni층 두께: 0.5㎛)

도 21 - 샘플 Ⅱ(Ni층 두께: 1.0㎛)

도 22 - 샘플 Ⅲ(Ni층 두께: 3.0㎛)

도 23 - 샘플 Ⅳ(Ni층 두께: 5.0㎛)

상기 측정 결과로부터 이해되는 바와 같이, 평활면 Ni 도금층은 두께가 증가해도, 표면 조도의 현저한 변동이 인식되지 않고, 표면적도 증대하지 않는다.

[표 1]

Ni 도금층	Ni 도금의 두께	평균 표면 조도(Ra)	최대 높이차(P-V)
평활면 도금층(반광택 니켈층)	0.5㎛	17.6nm	195nm
	1.0㎛	22.7nm	325nm
	3.0㎛	30.3nm	340nm
	5.0㎛	34.1nm	545nm
조면 도금층(무광택 니켈층)	0.5㎛	71.7nm	771nm
	1.0㎛	86.8nm	1026nm
	3.0㎛	109.4nm	1225nm
	5.0㎛	140.9nm	1497nm

상기 표 1에 도금 측정 결과로부터 이해되는 바와 같이, 본 발명에 따라 패키지 부품의 표면에 조면 도금층을 형성하거나 또는 조면 도금층과 평활면 도금층을 조합하여 형성한 경우, 패키지 부품과 밀봉 수지 또는 접착제 사이의 밀착성을 개선하고, 패키지 부품의 표면에서의 흠이나 얼룩의 발생을 방지하고, 패키지 부품의 외관 품질을 향상시킬 수 있다.

패키지 표면에서의 흠의 발생의 방지는 도 24 및 도 25로부터 이해할 수 있다.

상술한 방법에 따라 릴(reel) 형상의 동제 리드 프레임에 평활면 Ni층으로 도금을 실시한 후, 출하용의 시트 사이즈로 절단하고, 리드의 분산을 억제하기 위해 리드에 고정 테이프를 점착해서 고정시킨다. 얻어진 리드 프레임의 Ni 도금층의 표면 상태를 현미경(×50)으로 관찰했다. 그러나, 도 24의 (a)에 나타낸 바와 같이, 도 3의 (a)에서 관찰된 마모로 인한 흠은 확인되지 않았다. 또한, 전자 현미경(×2,000)을 사용해서 확대해서 관찰해도 도 24의 (b)에 나타낸 바와 같이 Ni도금층의 결정상태에 변화는 없었다. 같은 리드 프레임에 대해서 다른 부위의 Ni도금층의 표면 상태를 현미경(×50)을 사용하여 관찰하였다. 그러나, 도 25의 (a)에 나타낸 바와 같이, 도 4의 (a)에서 관찰된 것과 같은 홀딩에 의해 생기는 흠은 확인되지 않았다. 또한, 전자현미경(×20,000)을 사용하여 확대해서 관찰도 했지만, 도 25의 (b)에 나타낸 바와 같이 Ni 도금층의 결정상태에 변화는 나타나지 않았다.

실시예 3

컵 전단 강도의 측정:

본 예에서는, 상기 실시예 1로 제조한 샘플 A 내지 D 및 상기 실시예 2에서 제조한 샘플 I 내지 lV에 대해서, SEMI 표준 규격 G69-0996에 규정된 수순에 따라서 컵 전단 강도를 측정하여, 조면 Ni도금층 및 평활면 Ni도금층에 대한 수지의 밀착성을 평가했다.

우선, 도 26의 (a)에 나타낸 바와 같은 높이 h가 3mm, 저면 직경 d₁이 3.568mm, 상면 직경 d₂가 3mm 및 표면적이 10.2mm²인 원추 사다리꼴 형상의 컵(21)을 아래와 같은 2종류의 밀봉 수지를 사용하여 성형했다:

밀봉 수지 A - OCN 타입("N"사제)

밀봉 수지 B - BNL 타입("H"사제)

컵(21)을 도 26의 (b)에 나타낸 바와 같이 샘플(리드 프레임)(1) 위에 배치하고, 175℃에서 6시간동안 가열하였다(포스트 큐어).

가열에 의해서 컵(21)을 경화하여 샘플 1 상에 형성한 후, 도 26의 (b)에 나타낸 화살표 방향으로 이동시켜서, 전단 강도를 측정했다. 전단 시험은 게이지 높이 50㎛, 속도 200㎛/초, 그리고 실온(약 25℃)의 전단 시험 온도에서 행하였다. 도 27은 밀봉 수지 A를 사용하여 각 샘플에 대해서 측정된 컵 전단 강도를 플로팅한 그래프이고, 도 28은 밀봉 수지 B를 사용하여 각 샘플에 대해서 측정된 컵 전단 강도를 플로팅한 그래프이다.

실시예 4

본 예에서는, 각각 3층 구조를 가진 조면 Ni 도금층 및 평활면 Ni 도금층에 대한 수지의 밀착성을 컵 전단 강도로 평가했다.

샘플 I-1 내지 I-7의 제조:

상기 실시예 2에 기재된 방법에 따라 동합금재(상품명: CDA194)의 한 면에 평활면 니켈층을 다른 두께(0.3, 0.5, 0.7, 1.0, 1.2, 1.5 및 2.0㎛)로 전해 도금 하였다. 그 다음에, 도 29의 (a)에 나타낸 바와 같이, 평활면 Ni 도금층 위에 두께 0.05㎛의 팔라듐(Pd) 층 및 두께 0.005㎛의 금(Au) 층을 차례차례 형성했다. Au 도금층의 표면은 Ni 도금층과 마찬가지로 평활하게 남아있다.

샘플 A-1 내지 A-7의 제조:

상기 실시예 1에 기재된 방법에 따라 동합금재(상품명: CDA194)의 한 면에 조면 니켈층을 다른 두께(0.3, 0.5, 0.7, 1.0, 1.2, 1.5 및 2.0㎛)로 전해 도금했다. 그 다음에, 도 29의 (b)에 나타낸 바와 같이, 조면 Ni 도금층 위에 두께 0.05㎛의 팔라듐(Pd) 층과 두께 0.005㎛의 금(Au) 층을 차례차례 형성했다. Au 도금층의 표면은 하부 Ni 도금층의 조면을 그대로 재현하고 있었다.

컵 전단 강도의 측정:

상기와 같이 하여 제조한 샘플 I-1 내지 I-7 및 샘플 A-1 내지 A-7에 대해서, 상기 실시예 3과 같은 방법으로 컵 전단 강도를 측정했다. 또한, 본 예에서는 BNL 타입의 밀봉 수지 B를 사용해 원추 사다리꼴 컵을 성형했다.

우선, 초기(포스트 큐어 직후)의 샘플 I-1 내지 I-7을 사용하여, SEMI 표준 규격 G69-0996에 규정된 순서에 따라 컵 전단 강도를 측정하여, 평활면 Ni 도금층에 대한 수지의 밀착성을 평가했다. 도 30은 각각의 샘플에 대해서 측정된 컵 전단 강도를 플로팅한 그래프이다.

다음에, 샘플 I-1 내지 I-7을 공기 중에서, 300℃의 핫 플레이트상에서 10초간 가열해서 에이징(ageing)하여, SEMI 표준 규격 G69-0996에 규정된 순서에 따라 컵 전단 강도를 측정함으로써, 평활면 Ni 도금층에 대한 수지의 밀착성을 평가했다. 또한, 에이징 처리는 반도체 패키지의 실제의 제조에 포함되는 땜납 리플로우 공정에서의 고온 처리에 대한 시뮬레이팅을 행하였다. 도 31은 각각의 샘플에 대해서 측정한 컵 전단 강도를 플로팅한 그래프이다.

이어서, 초기(포스트 큐어 직후)의 샘플 A-1 내지 A-7을 사용해서, SEMI 표준 규격 G69-0996에 규정된 순서에 따라 컵 전단 강도를 측정하여, 조면 Ni 도금층에 대한 수지의 밀착성을 평가했다. 도 32는 각각의 샘플에 대해서 측정된 컵 전단 강도를 플로팅한 그래프이다.

다음에, 샘플 A-1 내지 A-7을 공기 중에서 300℃의 핫 플레이트상에서 10초간 가열해서 에이징하여, SEMI 표준 규격 G69-0996에 규정된 순서에 따라 컵 전단 강도를 측정함으로써, 조면 Ni 도금층에 대한 수지의 밀착성을 평가했다. 도 33은 각각의 샘플에 대해서 측정된 컵 전단 강도를 플로팅한 그래프이다.

이 후, 평활면 도금층의 측정 결과를 나타내는 도 30 및 도 31의 그래프, 및 조면 도금층의 측정 결과를 나타내는 도 32 및 도 33의 그래프로부터 이해되는 바와 같이, 조면 도금층의 경우, 도금층에 대한 수지의 밀착성은 평활면 도금층에 대 한 수지의 밀착성보다도 매우 높고, 에이징에 의해서 그 밀착성이 현저하게 저하하지 않는다.

이상 상세하게 설명한 바와 같이, 본 발명에 의하면, 반도체 패키지 제조에 사용할 때에, 패키징 부품에 대한 밀봉 수지, 접착제 등의 밀착성이 우수하고, 또한 밀착성에 열화가 없는, 예를 들면, 리드 프레임이나 방열판 등의 패키지 부품을 제공할 수 있다.

또한, 본 발명의 패키지 부품은 밀착성이 뛰어나고, 밀착성에 열화가 없을 뿐 아니라, 반도체 패키지 등의 제조 도중 또는 핸들링 중에 흠이나 얼룩 등의 결함이 생기지 않고, 생산성의 향상, 또한 외관과 품질의 향상에 크게 공헌할 수 있다.

또한, 본 발명의 패키지 부품을 사용함으로써, 반도체 패키지를 포함한 다양한 형태의 제품과 우수한 외관을 가진 패키지를 용이하게 고수율로 제조할 수 있다.

또한, 본 발명에 의하면, 패키지 부품에 대해서 조면 도금층과 평활면 도금층을 조합하여 전기적으로 도전층을 제공할 수 있으므로, 반도체 패키지 등에 부과되고 있는 밀착성의 향상, 핸들링시의 흠이나 얼룩의 방지 등의 다양화된 요구 특성을 동시에 만족시킬 수 있다.

Claims

절연성 수지로 밀봉되거나 또는 접착제층이 적용되는 피복면을 적어도 표면의 일부에 갖는 패키지 부품으로서,

상기 패키지 부품은 도체 기재와, 그 표면을 부분적 또는 전체적으로 피복하는 도전층을 포함하고,

상기 피복면에서의 상기 도전층은 상기 도체 기재 상에 순차로 형성된 조면 도금층(rough-surface plated layer) 및 표면 도금층을 포함하고,

상기 조면 도금층의 상기 피복면측 면은 조면화된 표면 프로파일(roughened surface profile)을 갖고,

상기 표면 도금층은 상기 조면 도금층의 조면화된 표면 프로파일을 재현(reproducing)하는 층인 것을 특징으로 하는 패키지 부품.
제 1 항에 있어서,

상기 패키지 부품의 모든 표면은 상기 피복면에 의해서 점유되고, 조면화된 표면 프로파일을 가진 조면 도금층을 포함하는 것을 특징으로 하는 패키지 부품.
제 1 항에 있어서,

상기 패키지 부품의 표면은 상기 피복면 이외에, 상기 절연성 수지 및/또는 상기 접착제층의 비존재시 외부에 노출되는 비피복면을 포함하고, 상기 비피복면에서, 상기 도전층은 평활한 표면 프로파일(smooth surface profile)을 가진 평활면 도금층(smooth-surface plated layer)을 포함하는 것을 특징으로 하는 패키지 부품.
제 3 항에 있어서,

상기 피복면에서의 조면 도금층과 상기 비피복면에서의 평활면 도금층은 동일 또는 다른 도금 금속으로 형성되는 것을 특징으로 하는 패키지 부품.
제 3 항 또는 제 4 항에 있어서,

상기 피복면에서의 조면 도금층과 상기 비피복면에서의 평활면 도금층은 동일 또는 다른 막 두께를 갖는 것을 특징으로 하는 패키지 부품.
제 4 항에 있어서,

상기 도금 금속은 니켈, 동, 팔라듐, 금, 은, 주석, 크롬 또는 그 합금인 것을 특징으로 하는 패키지 부품.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

상기 도전층의 조면화된 표면 프로파일은 도금 금속의 침상 결정 구조(needle-like crystalline structure)를 갖는 것을 특징으로 하는 패키지 부품.
제 7 항에 있어서,

상기 도금 금속은 니켈, 동, 팔라듐 또는 그 합금인 것을 특징으로 하는 패키지 부품.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

상기 피복면에서의 상기 도전층은 2층 또는 그 이상의 다층 구조를 갖는 것을 특징으로 하는 패키지 부품.
제 9 항에 있어서,

상기 피복면에서의 상기 도전층의 다층 구조는,

(1) 도체 기재 상에 순차로 형성된 조면 도금층 및 표면 도금층, 및

(2) 도체 기재 상에 순차로 형성된 평활한 표면 프로파일을 가진 평활면 도금층, 조면 도금층 및 표면 도금층으로 이루어진 군으로부터 선택되는 어느 하나인 것을 특징으로 하는 패키지 부품.
삭제
제 10 항에 있어서,

상기 표면 도금층은 금, 은, 동, 팔라듐, 니켈, 주석, 크롬 및 그 합금으로 이루어지는 군으로부터 선택된 금속을 포함하는 것을 특징으로 하는 패키지 부품.
제 10 항에 있어서,

상기 표면 도금층은 하지의 도금층을 산화함으로써 조면화된 표면을 갖는 층인 것을 특징으로 하는 패키지 부품.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

상기 도체 기재는 동(copper) 또는 비동계(non-copper) 금속의 합금 또는 화합물을 포함하는 것을 특징으로 하는 패키지 부품.
제 14 항에 있어서,

상기 비동계 금속은 알루미늄 또는 철-니켈인 것을 특징으로 하는 패키지 부품.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

상기 패키지 부품은 리드 프레임, 방열판 또는 그 조합인 것을 특징으로 하는 패키지 부품.
제 1 항 내지 제 4 항 중 어느 한 항에 기재된 패키지 부품과 조합하여 적어도 하나의 반도체 소자를 포함하는 것을 특징으로 하는 반도체 패키지.
제 17 항에 있어서,

상기 패키지 부품은 리드 프레임이고, 상기 반도체 소자는 상기 리드 프레임의 소정의 위치에 탑재되어, 절연성 수지로 밀봉되는 것을 특징으로 하는 반도체 패키지.
제 18 항에 있어서,

상기 리드 프레임의 전체 표면이 상기 절연성 수지로 밀봉되는 것을 특징으로 하는 반도체 패키지.
제 19 항에 있어서,

부분적으로 표면이 외부에 노출된 외부 노출형 방열판을 더 가지고 있는 것을 특징으로 하는 반도체 패키지.
제 18 항에 있어서,

상기 리드 프레임은 부분적으로 외부에 노출되는 것을 특징으로 하는 반도체 패키지.
제 17 항에 있어서,

상기 패키지 부품은 표면이 부분적으로 외부에 노출된 방열판인 것을 특징으로 하는 반도체 패키지.
제 22 항에 있어서,

상기 반도체 소자는 배선 기판에 탑재되고, 상기 방열판은 상기 배선 기판에 접착제층을 통해 접합되는 것을 특징으로 하는 반도체 패키지.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

상기 조면 도금층은 50nm 이상의 표면 조도(Ra)를 갖는 패키지 부품.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

상기 조면 도금층은 71.7nm 이상, 140.9nm 이하의 표면 조도(Ra)를 갖는 패키지 부품.
제 3 항 또는 제 4 항에 있어서,

상기 평활면 도금층은 17.6nm 이상, 34.1nm 이하의 표면 조도(Ra)를 갖는 패키지 부품.