WO2015198724A1 - 冷却器一体型半導体モジュール - Google Patents

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教文 山田
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Definitions

  • the present invention relates to a power semiconductor module used for a power conversion device for controlling a large current and a high voltage.
  • a power semiconductor module on which a power semiconductor element for power (hereinafter also referred to as power) such as IGBT (Insulated Gate Bipolar Transistor) is mounted is widely used.
  • IGBT Insulated Gate Bipolar Transistor
  • the power semiconductor module is required to be connected to a cooler, to be small in size, and to have excellent heat dissipation performance.
  • a semiconductor module disclosed in the following Patent Document 1 includes an insulating circuit board in which metal layers are arranged on both sides of a ceramic substrate. A plurality of power semiconductor elements are bonded to one main surface of the insulating circuit substrate, and a thick metal heat dissipation substrate is bonded to the other main surface.
  • This insulating circuit board is housed in a resin case, and a gel resin is injected to form a power semiconductor module. And this semiconductor module is being fixed to the cooler with the volt
  • Patent Document 2 discloses a semiconductor module in which a resin sealing module and a cooler are soldered and then a sealing resin is filled in a gap in a peripheral region of the solder joint.
  • Patent Document 3 includes a metal block, a semiconductor element bonded to the metal block via a solder layer, and a resin mold part that molds the metal block and the semiconductor element.
  • a semiconductor module is disclosed in which the semiconductor element is mounted in the plating region among the plating region and the roughened region.
  • the semiconductor module described in Patent Document 2 has a problem that the process of filling the gap between the lower surface of the sealing resin surrounding the solder joint and the cooler increases, and there are a plurality of semiconductor modules to be joined to the cooler. When there is a piece, there is a problem that it is not easy to reliably fill the gap with resin.
  • the semiconductor module described in Patent Document 3 since the metal block in which the plating region and the roughened region are formed is interposed between the semiconductor element and the cooling plate, the sealing resin is the semiconductor element.
  • the structure is in direct contact with a metal block, solder, and a cooling plate, which is not a compact structure, but also has a problem that adhesiveness must be ensured at various interfaces.
  • the object of the present invention is a cooler-integrated type that has excellent heat dissipation performance with a compact structure, high reliability of solder joint with the cooler, and good economic efficiency. It is to provide a semiconductor module.
  • a cooler-integrated semiconductor module of the present invention includes an insulating substrate, a circuit layer provided on the front surface of the insulating substrate, and the circuit layer.
  • a semiconductor element electrically connected to the metal substrate, a metal layer provided on the back surface of the insulating substrate, a sealing resin covering a part of the insulating substrate, the circuit layer, the semiconductor element, and the metal layer;
  • a cooler disposed on a lower surface side of the metal layer, a plating layer disposed on a surface facing at least the cooler of the sealing resin, and a joining member connecting the plating layer and the cooler; It is characterized by providing.
  • the roughness of the interface between the sealing resin and the plating layer is preferably an arithmetic average roughness of 5 ⁇ m or more.
  • At least the surface of the sealing resin facing the cooler is roughened by any method selected from chemical etching, mechanical cutting, sandblasting, and laser treatment. It is preferable that the surface is a surface formed by a rough surface formed in advance on a transfer mold.
  • the thickness of the joining member is preferably 250 ⁇ m or less.
  • the joining member is a solder having a Sn8% Sb3% Ag composition.
  • the plating layer preferably has a thickness of 1 ⁇ m to 5 ⁇ m, and contains at least one metal selected from copper, nickel, gold, and silver. .
  • thermoelectric module that has excellent heat dissipation performance with a compact structure, has high reliability of solder joint with a cooler, and is economical.
  • FIG. 1 is a sectional view showing an embodiment of a cooler-integrated semiconductor module according to the present invention.
  • the cooler-integrated semiconductor module 100 includes a semiconductor module 11 having an insulating wiring substrate 1 and a semiconductor element 3, and a cooler 9 that is thermally connected to the semiconductor module 11.
  • the insulating wiring board 1 has an insulating substrate 6, a circuit layer 5 disposed on one main surface of the insulating substrate 6, and a metal layer 7 disposed on the other main surface, and the solder layer 4 is provided on the circuit layer 5.
  • the semiconductor element 3 is joined via the sealing resin 2 and the whole is covered with the sealing resin 2.
  • the plating layer 10 is provided on the surface of the semiconductor module 11 facing the cooler 9.
  • the type of the semiconductor element 3 is not particularly limited.
  • it may be an IGBT, a power MOSFET (Metal Oxide Semiconductor Field Effect Transistor), or an FWD (Free Wheeling Diode), which is an RB-IGBT (Reverse-Blding-In-Gold-Banding-Banding-In-Gold-Banding-In-Gold-Banding-In-Band-Golding-Banding-Golding-Banding-Golding-Banding-Golding-Banding-Golding ) Or RC-IGBT (Reverse Conducting-Insulated Gate Bipolar Transistor).
  • RB-IGBT Reverse-Blding-In-Gold-Banding-Banding-In-Gold-Banding-In-Gold-Banding-In-Banding-Golding-Banding-Golding-Banding-Golding
  • RC-IGBT Reverse Conducting-Insulated Gate Bipolar Transistor
  • An electrode film (not shown) on the upper surface of the semiconductor element 3 is made of a metal such as a highly conductive copper or aluminum alloy, and is composed of pin wiring, wire wiring, lead frame wiring, etc. 1) is electrically conductively connected.
  • the other end of the circuit wiring (not shown) is connected to an external connection terminal (not shown) led out from the sealing resin 2.
  • An electrode film (not shown) on the lower surface of the semiconductor element 3 is thermally and electrically connected to a required position of the circuit layer 5 via the solder layer 4.
  • the circuit layer 5 is formed by previously bonding a highly conductive metal foil such as copper to an upper surface of an insulating substrate such as an insulating ceramic substrate.
  • the melting point of the solder of the solder layer 4 is preferably higher than the melting point of the solder of the solder layer 8 so that the solder layer 4 does not remelt when the solder layer 8 described later is formed.
  • the circuit layer 5 and the metal layer 7 bonded in advance to the back surface side of the insulating substrate 6 are respectively provided on the outside of the insulating substrate so as to have a predetermined creepage distance that electrically insulates the two layers from each other. It is arranged inside from the periphery.
  • the metal layer 7 is preferably made of highly conductive copper or the like.
  • the cooler 9 includes a refrigerant flow path 9b that is partitioned by a plurality of fins 9a.
  • the cooler 9 is directly bonded to the metal layer 7 on the lower surface side of the insulating substrate 6 via the solder layer 8.
  • the bonding structure provided in the present invention has a compact size and low thermal resistance. Cooling efficiency (heat dissipation performance) can be improved.
  • the cooler-integrated semiconductor module 100 shown in FIG. 1 only one semiconductor element 3 is mounted, but a plurality of semiconductor elements such as a 2-in-1 module are connected in parallel to increase the rated output. be able to.
  • a 6-in-1 semiconductor module configuration in which three 2-in-1 resin-encapsulated module units (hereinafter simply referred to as “units”) without a heat dissipation board are solder-bonded to the upper surface of the cooler, or a unit assembly structure in which six 1-in-one resin-encapsulated units are arranged.
  • the module configuration may be as follows.
  • the resin volume can be reduced to reduce stress, and cracking of the sealing resin can be suppressed.
  • thermal stress warping stress caused by the difference in thermal expansion coefficient. Can prevent cracks and peeling.
  • the types of the plurality of semiconductor elements 3 may be replaced with different types of semiconductor elements.
  • a structure in which two IGBTs and FWDs are arranged side by side and solder-connected, and then wire-connected so as to be in antiparallel connection may be employed.
  • a metal block (not shown) having good heat conductivity such as copper may be inserted into the upper surface of the circuit layer 5 or the lower surface of the metal layer 7 and soldered.
  • the heat generated in the semiconductor element 3 can be immediately spread to a metal block having a large heat capacity and a smaller thermal resistance than that of the solder, and the thermal resistance can be further reduced.
  • the thermal stress (warping stress) generated when soldering to the cooler 9 can be suppressed, and the adverse effect on the thin insulating substrate 6 is also reduced. This is preferable.
  • the reason why the adverse effect can be reduced is that the thermal stress caused by the difference in thermal expansion coefficient between the insulating substrate 6 and the cooler 9 is suppressed by the metal block sandwiched therebetween.
  • the sealing resin 2 covering the semiconductor module 11 is formed so that the back surface of the metal layer 7 is exposed.
  • the sealing resin 2 is not particularly limited as long as it has a predetermined insulating performance and has good moldability.
  • an epoxy resin is preferably used.
  • the metal layer 7 exposed on the lower surface of the semiconductor module 11 and the plating layer 10 are formed on the lower surface of the sealing resin 2 around the metal layer 7.
  • the plating layer 10 is provided on the entire lower surface of the semiconductor module 11, warpage caused by the above-described difference in thermal expansion coefficient that occurs after soldering can be suppressed.
  • the plating layer 10 is not particularly limited, and includes, for example, a single layer film of a metal such as copper, nickel, gold, or silver, a laminated film including the metal film, or at least one kind of metal among these metals.
  • An alloy film to be used can be preferably used.
  • the thickness of the plating layer 10 is preferably in the range of 1 ⁇ m or more and 5 ⁇ m or less. When the thickness of the plating layer 10 is less than 1 ⁇ m, it is too thin, and when the solder joint with the cooler 9 is joined, the plating layer 10 is eroded by the solder and disappears, the function of suppressing warpage is weakened, solder cracks, Problems with solder cracking occur. On the other hand, a thickness exceeding 5 ⁇ m increases the cost.
  • the lower surface of the sealing resin 2 to which the plating layer 10 is applied is roughened, because the adhesion of the plating layer 10 to the sealing resin 2 is improved.
  • a method for roughening the lower surface of the resin for example, chemical etching, mechanical cutting, sandblasting, laser processing, or a method of roughening the surface of a molding die can be used.
  • the degree of roughening is 5 ⁇ m or more as the arithmetic average roughness defined in JIS standard B0601, since the adhesion strength of the plating layer 10 is increased.
  • the surface roughness is less than 5 ⁇ m
  • the adhesion strength is low and the plating layer is easily peeled off from the lower surface of the resin.
  • the plating layer 10 is peeled off from the lower surface of the sealing resin at the time of solder bonding or after the subsequent heat cycle, it is not preferable because the insulating wiring substrate is warped by thermal stress. If the lower surface of the sealing resin 2 is roughened before the plating layer 10 is formed and the adhesion strength between the plating layer 10 and the sealing resin 2 is increased, the plating layer 10 can be prevented from peeling and warpage can be prevented.
  • the plating layer 10 formed on the lower surface of the semiconductor module 11 is joined to the cooler 9 via the solder layer 8.
  • soldering at the time of joining the semiconductor module 11 and the cooler 9 is performed.
  • the solder layer 8 is a SnSbAg system having a low melting point and high strength.
  • the plating layer 10 is deposited on the entire lower surface of the sealing resin 2, and the entire lower surface of the semiconductor module 11 is soldered to the cooler 9.
  • the solder joint area is large, so the allowable length of the solder crack that enters from the end of the solder layer can be increased, and reliability is improved. Can be expected.
  • the entire lower surface of the sealing resin of the semiconductor module 11 can be fixed to the cooler, the deformation of the semiconductor module 11 in the temperature cycle is suppressed, and the reliability of the solder layer 8 is improved (for example, suppression of cracks). Such defects can be prevented.
  • the reliability of the cooler-integrated semiconductor module 100 can be improved.
  • the embodiment of the present invention is not adopted, the following problems are expected to occur.
  • a gap is formed between the sealing resin 2 around the solder layer 18 and the cooler 9. Since there is a difference in the coefficient of linear thermal expansion between the insulated wiring board 1 and the cooler 9, the influence of thermal stress due to the difference is likely to appear on the insulated wiring board 1 having a small thickness and low mechanical strength. As a result, the insulated wiring board 1 is likely to be deformed, and the reliability of the solder joint 18 may become a problem.
  • the semiconductor module 20 having a heat dissipation board-less structure is resin-sealed by insert molding, if the number of power semiconductor elements 3 mounted in the module 20 increases, the resin volume becomes too large and the resin cracks. Easy to enter.
  • FIG. 1 shows a cross section of a cooler-integrated semiconductor module 100 used for calculation of the embodiment.
  • the insulating wiring substrate 1 of the semiconductor module 11 includes a ceramic insulating substrate 6 mainly composed of silicon nitride having a thickness of 0.32 mm and a copper having a thickness of 0.4 mm disposed on one main surface of the insulating substrate 6.
  • a circuit layer 5 made of an alloy and a metal layer 7 made of a copper alloy having a thickness of 0.4 mm disposed on the other main surface of the insulating substrate 6 are provided.
  • the sealing resin 2 covering the insulating wiring substrate 1 and the semiconductor element 3 is formed by insert molding of epoxy resin.
  • a nickel plating layer 10 having a thickness of 5 ⁇ m is disposed on the entire back surface of the semiconductor module 11.
  • the cooler 9 includes an outer shell having a thickness of 1 mm formed by extrusion molding of an aluminum alloy (A6063) and a fin having a thickness of 0.8 mm.
  • the semiconductor module 11 is connected to the cooler 9 via a Sn8% Sb3% Ag solder layer 8 having a thickness of 0.25 mm.
  • the metal composition ratio is expressed in mass percent. That is, it contains 89% Sn, 8% Sb, and 3% Ag. However, each composition ratio may include an inevitable minute amount of impurities in the solder production process.
  • FIG. 2 shows a cross section of the cooler-integrated semiconductor module 200 used for the calculation of the comparative example.
  • the nickel plating layer 10 is not formed on the back surface of the semiconductor module 20, and a gap is formed between the lower surface of the sealing resin 2 and the cooler 9 in the peripheral region of the solder layer 18.
  • the other configuration is the same as that of the embodiment.
  • the cooler-integrated semiconductor module of the present invention when the plastic strain amplitude ratio of the cooler-integrated semiconductor module of the present invention is 100% of that of the comparative example, in the present invention, it is reduced to 20%, which is 1/5. Therefore, according to the Manson-Coffin rule, the cooler-integrated semiconductor module of the present invention having a small plastic strain amplitude has a longer life.
  • the outer shape is compact and the heat dissipation performance. Becomes higher.
  • the solder joint spreads over the entire plating layer on the lower surface of the semiconductor module, so the yield rate of solder joints is higher and reliability is higher than conventional semiconductor modules without a plating layer. Will improve.
  • Insulating wiring substrate 2 Sealing resin 3: Semiconductor element 4: Solder layer 5: Circuit layer 6: Insulating substrate, ceramic substrate 7: Metal layer 8, 18: Solder layer 9: Cooler, fin base 9a: Fin 9b : Refrigerant channel 10: Plating layer 11, 20: Semiconductor module 100, 200: Cooler integrated semiconductor module

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Abstract

　コンパクトな構造で優れた放熱性能を有し、冷却器とのはんだ接合の信頼性が高く経済性のよい冷却器一体型半導体モジュールを提供する。絶縁基板６と、前記絶縁基板６のおもて面に設けられた回路層５と、前記回路層５と電気的に接続された半導体素子３と、前記絶縁基板６の裏面に設けられた金属層７と、前記絶縁基板６、前記回路層５、前記半導体素３子、および前記金属層７の一部を覆う封止樹脂２と、前記金属層７の下面側に配置された冷却器９と、少なくとも前記封止樹脂２の前記冷却器９と対向する面に配置されためっき層１０と、前記めっき層１０と前記冷却器９とを接続する接合部材８とを備える。

Description

冷却器一体型半導体モジュール
　本発明は、大電流、高電圧を制御する電力変換装置などに用いられる電力用半導体モジュールに関する。
　ハイブリッド自動車や電気自動車等に代表される、モータを使用する機器では、省エネルギーに優れた電力変換装置が要望されている。この電力変換装置には、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）等の電力用（以降パワーともいう）パワー半導体素子を搭載したパワー半導体モジュールが広く用いられている。パワー半導体モジュールは、パワー半導体素子に大電流を通電した時に生じる熱を効率よく放熱させるために、冷却器に接続され、小型で、放熱性能に優れた構造のものが求められている。
　例えば、下記の特許文献１に開示されている半導体モジュールは、セラミックス基板の両面に金属層を配置した絶縁回路基板を備える。絶縁回路基板の一方の主面には複数のパワー半導体素子が接合されており、他方の主面には金属製の厚い放熱基板が接合されている。この絶縁回路基板は、樹脂ケースに収納され、ゲル状樹脂が注入されて、パワー半導体モジュールをなしている。そして、この半導体モジュールは、放熱グリースを介して、冷却器にボルトとナットで固定されている。
　一方、下記の特許文献２には、樹脂封止モジュールと冷却器をはんだ接合した後、はんだ接合部の周囲領域の隙間に封止樹脂を充填した半導体モジュールが開示されている。
　また、下記の特許文献３には、金属ブロック、該金属ブロック上にはんだ層を介して接合された半導体素子、前記金属ブロックと前記半導体素子をモールドした樹脂モールド部を備え、前記金属ブロック表面のめっき領域と粗面化領域のうち、前記半導体素子はめっき領域に搭載されている半導体モジュールが開示されている。
特開２００８－２８８４１４号公報 特開２０１２－１４２４６５号公報 特開２０１２－１４６９１９号公報
　しかしながら、特許文献２に記載された半導体モジュールには、はんだ接合部を囲む封止樹脂下面と冷却器との隙間に樹脂を充填する工程が増えるという問題や、冷却器に接合する半導体モジュールが複数個ある場合は隙間に樹脂を確実に充填することは容易ではないという問題がある。
　一方、特許文献３に記載された半導体モジュールでは、半導体素子と冷却板との間に、めっき領域と粗面化領域が形成された金属ブロックを介在させていることから、封止樹脂が半導体素子、金属ブロック、はんだ、冷却板と直に接する構造であって、コンパクトな構造とは言えないばかりか、様々な界面において接着性を確保しなければならなという問題がある。
　そこで、本発明の目的は、前述の問題点を考慮して、コンパクトな構造で優れた放熱性能を有し、冷却器とのはんだ接合の信頼性が高く、経済性のよい、冷却器一体型半導体モジュールを提供することにある。
　前述した課題を解決して、その目的を達成するために、本発明の冷却器一体型半導体モジュールは、絶縁基板と、前記絶縁基板のおもて面に設けられた回路層と、前記回路層と電気的に接続された半導体素子と、前記絶縁基板の裏面に設けられた金属層と、前記絶縁基板、前記回路層、前記半導体素子、および前記金属層の一部を覆う封止樹脂と、前記金属層の下面側に配置された冷却器と、少なくとも前記封止樹脂の前記冷却器と対向する面に配置されためっき層と、前記めっき層と前記冷却器とを接続する接合部材と、
を備えることを特徴とする。
　本発明の冷却器一体型半導体モジュールにおいて、前記封止樹脂の前記めっき層との界面の粗さは、算術平均粗さ５μｍ以上であることが好ましい。
　本発明の冷却器一体型半導体モジュールにおいて、少なくとも前記封止樹脂の前記冷却器と対向する面が、化学的エッチング、機械的切削、サンドブラスト法、レーザ処理から選ばれるいずれかの方法で粗面化された面、または、トランスファーモールド用金型に予め形成された粗面により成形された面であることが好ましい。
　本発明の冷却器一体型半導体モジュールにおいて、前記接合部材の厚さは、２５０μｍ以下であることが好ましい。
　本発明の冷却器一体型半導体モジュールにおいて、前記接合部材は、Ｓｎ８％Ｓｂ３％Ａｇ組成のはんだであることが好ましい。
　本発明の冷却器一体型半導体モジュールにおいて、前記めっき層は、１μｍ以上５μｍ以下の厚さであって、銅、ニッケル、金、銀から選択される少なくとも1種類以上の金属を含有することが好ましい。
　本発明によれば、コンパクトな構造で優れた放熱性能を有し、冷却器とのはんだ接合の信頼性が高く、経済性のよい、冷却器一体型半導体モジュールを提供することができる。
本発明に係る冷却器一体型半導体モジュールの一実施形態を表す断面図である。 本発明に係る冷却器一体型半導体モジュールの比較例を示す断面図である。 本発明に係る冷却器一体型半導体モジュールの実施例と比較例の塑性ひずみ振幅の比率（％）の比較図である。
　以下、本発明に係る冷却器一体型半導体モジュールの一実施形態について、図面を参照しながら説明する。なお、以下の実施例の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施例で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
　図１には、本発明に係る冷却器一体型半導体モジュールの一実施形態が断面図によって示されている。冷却器一体型半導体モジュール１００は、絶縁配線基板１及び半導体素子３を有する半導体モジュール１１と、半導体モジュール１１に熱的に接続される冷却器９を備える。絶縁配線基板１は、絶縁基板６、絶縁基板６の一方の主面に配置された回路層５、他方の主面に配置された金属層７を有し、回路層５にははんだ層４を介して半導体素子３が接合されており、これら全体が封止樹脂２よって被覆されている。本発明においては、半導体モジュール１１の冷却器９に対向する面にめっき層１０が設けられている。
　半導体素子３の種類は特に限定されない。例えば、ＩＧＢＴやパワーＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）やＦＷＤ（Ｆｒｅｅ　Ｗｈｅｅｌｉｎｇ　Ｄｉｏｄｅ）であってよいし、これらを一つ半導体素子の中で形成されたＲＢ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ　Ｂｌｏｃｋｉｎｇ－Ｉｎｓｕｌａｔｅｄ　Ｇｓｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）やＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ　Ｃｏｎｄｕｃｔｉｎｇ－Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）であってよい。
　半導体素子３の上面の電極膜（図示せず）には、良電導性の銅、アルミニウム合金などの金属からなり、ピン配線やワイヤー配線、リードフレーム配線などで構成される、回路配線（図示せず）の一方の端部が導電接続されている。また、同回路配線（図示せず）の他方の端部は封止樹脂２から外部に導出される外部接続端子（図示せず）に接続されている。半導体素子３の下面の電極膜（図示せず）は、はんだ層４を介して回路層５の所要の位置に熱的、電気的に良好に接続されている。回路層５は銅などの良電導性金属箔などが絶縁性のセラミックス基板などの絶縁基板上面に予め接合されたものである。はんだ層４のはんだの種類としては、ＳｎＳｂ系、ＳｎＳｂＡｇ系の鉛フリーはんだなどが用いられる。ただし、このはんだ層４のはんだの融点は後述のはんだ層８の形成時にはんだ層４が再溶融しないようにはんだ層８のはんだの融点より高温であることが好ましい。この回路層５と、絶縁基板６の裏面側に予め接合されている金属層７は、これらの両層間が電気的に確実に絶縁される所定の沿面距離を有するように、それぞれ絶縁基板の外周辺から内側に配置されている。金属層７は良電導性の銅などからなることが好ましい。
　冷却器９は、内部に複数のフィン９ａで区切られる冷媒流路９ｂを備えている。この冷却器９は、はんだ層８を介して、前記絶縁基板６の下面側の金属層７に直接接合されている。半導体モジュール裏面と冷却器との間に、厚い放熱基板や、熱伝導性に劣る放熱グリースを介在させる従来の接合構造に比べると、本発明に備わる接合構造は、コンパクトサイズで熱抵抗が小さく、冷却効率（放熱性能）を改善できる。
　なお、図１に示す冷却器一体型半導体モジュール１００の断面図では、半導体素子３が１個搭載されているだけであるが、２ｉｎ１モジュールなど複数の半導体素子を並列接続して定格出力を大きくすることができる。例えば、放熱基板レスの２ｉｎ１構造の樹脂封止モジュールユニット（以降単にユニット）を冷却器の上面に３個はんだ接合する６ｉｎ１半導体モジュール構成や、１ｉｎ１構造の樹脂封止ユニットを６個並べるユニット集合構造のモジュール構成にしてもよい。このように小さく分割したユニットを集合させた構成の放熱基板レス構造のモジュールでは、樹脂体積を減らして応力を低減し、封止樹脂のクラックを抑制することができる。また、本発明においては、めっき層１０によって、半導体モジュール１１と冷却器９の接合強度を確保しているので、半導体素子数を増やしても、熱膨張係数差に起因する熱応力（反り応力）によるクラック、剥がれなどを防止することができる。
　また、複数の半導体素子３の種類をそれぞれ異なる種類の半導体素子に代えてもよい。例えば、ＩＧＢＴとＦＷＤを二つ並べてはんだ接続した上、逆並列接続となるように配線接続する構造としてもよい。
　さらに、図１で、回路層５の上面または金属層７の下面に銅などの良熱伝導性の金属ブロック（図示せず）を挿入してはんだ接合してもよい。この金属ブロックの挿入により半導体素子３で発生する熱を即時に熱容量が大きくて熱抵抗がはんだよりは小さい金属ブロックに広げることができ、熱抵抗をより低減することができる。加えて、金属層７の下部に金属ブロックを設置する構造では、冷却器９にはんだ接合する際に生じる熱応力（反り応力）を抑制でき、厚さの薄い絶縁基板６への悪影響も低減することができるので好ましい。前記悪影響を低減することができる理由は、絶縁基板６と冷却器９との間の熱膨張係数差に起因する熱応力が、間に挟まれる金属ブロックによって抑えられるためである。
　本発明の冷却器一体型半導体モジュールにおいて、半導体モジュール１１を覆う封止樹脂２は、金属層７の裏面が露出するように形成されている。この封止樹脂２は、所定の絶縁性能があり、成型性の良いものであれば、特にその樹脂材料は限定されず、例えばエポキシ樹脂などが好適に用いられる。
　本発明の冷却器一体型半導体モジュールにおいて、半導体モジュール１１の下面に露出する金属層７およびこの金属層７の周囲の封止樹脂２の下面にめっき層１０が形成されている。半導体モジュール１１の下面の全面にめっき層１０を設けると、はんだ接合後に生じる、前述の熱膨張係数差に起因する反りを抑制することができる。
　めっき層１０は、特に限定されず、例えば銅、ニッケル、金、銀などの金属の単層膜、又はそれらの金属膜を含む積層膜、又はそれらの金属の内少なくとも１種類以上の金属を含有する合金膜を好適に用いることができる。また、めっき層１０の厚さは１μｍ以上、５μｍ以下の範囲が好ましい。めっき層１０の厚さが１μｍ未満では薄すぎるために、冷却器９とのはんだ接合の際に、めっき層１０がはんだに食われて消失し、反りを抑える機能が弱くなって、はんだクラック、はんだ割れの問題が発生する。一方、５μｍを超える厚さはコストアップになる。
　このめっき層１０が被着される封止樹脂２の下面は、粗面化されていると、めっき層１０の封止樹脂２への密着性が向上するので、特に望ましい。樹脂下面を粗面化する方法としては、例えば化学的エッチング、機械的切削、サンドブラスト、レーザ処理、または成型金型の表面を粗面化しておくなどの方法を用いることができる。特に、粗面化の程度が、ＪＩＳ規格Ｂ０６０1に定める算術平均粗さで５μｍ以上であると、めっき層１０の密着強度が高くなるので好ましい。これに対して、表面粗さ５μｍ未満では密着強度が低くめっき層が樹脂下面から剥がれ易くなる。例えば、めっき層１０が、はんだ接合時またはその後のヒートサイクル後に封止樹脂の下面から剥がれると、熱応力によって絶縁配線基板に反りが生じるので好ましくない。めっき層１０の形成前に封止樹脂２の下面を粗面化してめっき層１０と封止樹脂２との密着強度を高めると、めっき層１０の剥離を防止して反りを防ぐことができる。
　本発明の冷却器一体型半導体モジュールにおいては、半導体モジュール１１の下面に形成されためっき層１０が、はんだ層８を介して、冷却器９に接合される。なお、半導体モジュール１１と冷却器９を接合する工程は、半導体モジュール１１の製造工程のうちの、樹脂封止工程の後であるため、半導体モジュール１１と冷却器９との接合の際のはんだ付け温度が高いと、封止樹脂２の収縮応力により半導体素子３が破壊する問題が生じる。そのため、はんだ層８は融点が低く高強度であるＳｎＳｂＡｇ系であることが望ましい。特に、本発明では、封止樹脂２の下面の全面にめっき層１０を被着して、半導体モジュール１１の下面の全面を冷却器９とはんだ接合する。その結果、たとえ、はんだ接合工程で、はんだにクラックが入ったとしても、はんだの接合面積が大きいため、はんだ層の端部から入るはんだクラックの許容長を長くとることができ、信頼性の向上が期待できる。また、半導体モジュール１１の封止樹脂下面全体を冷却器に固定できるため、温度サイクルでの半導体モジュール１１の変形を抑制し、はんだ層８の信頼性を向上（例えばクラックの抑制）させ、樹脂割れなどの不良を防止することができる。
　以上説明したように、本発明の実施形態によれば、冷却器一体型半導体モジュール１００の信頼性を向上させることができる。
　本発明の実施形態を採用しなかった場合には、次のような問題が生じると予想される。図２に示されている冷却器一体化半導体モジュール２００では、はんだ層１８の周囲の封止樹脂２と、冷却器９との間に隙間ができている。絶縁配線基板１と冷却器９との線熱膨張係数には差があるので、その差に起因する熱応力の影響が、厚みが薄く機械的強度の低い絶縁配線基板１に現れ易くなる。その結果、絶縁配線基板１に変形が生じ易くなり、はんだ接合部１８の信頼性が問題となる虞がある。また、放熱基板レス構造の半導体モジュール２０をインサート成型により樹脂封止する場合、モジュール２０内に搭載されるパワー半導体素子３の個数が増えてくると、樹脂体積が大きくなり過ぎて樹脂にクラックが入り易くなる。
　以下、冷却器一体型半導体モジュールの温度サイクル（－４０℃～１０５℃）に係る信頼性を、熱応力シミュレーションによって予測した実施例について説明する。
　［実施例］
　図１には、実施例の計算に用いた、冷却器一体型半導体モジュール１００の断面が示されている。半導体モジュール１１の絶縁配線基板１は、厚さ０．３２ｍｍの窒化ケイ素を主成分とするセラミックス製の絶縁基板６と、絶縁基板６の一方の主面に配置された厚さ０．４ｍｍの銅合金からなる回路層５と、絶縁基板６の他方の主面に配置された厚さ０．４ｍｍの銅合金からなる金属層７とを備える。回路層５の上には１個のＩＧＢＴ構造の半導体素子３がＳｎＳｂ系はんだ層４によって接合されている。絶縁配線基板１と半導体素子３を被覆する封止樹脂２は、エポキシ樹脂のインサート成型によって形成されている。そして、半導体モジュール１１の裏面の全面には、厚さ５μｍのニッケルめっき層１０が配置されている。一方、冷却器９は、アルミニウム合金（Ａ６０６３）の押し出し成型にて形成される厚さ１ｍｍの外殻と、厚さ０．８ｍｍのフィンを備える。半導体モジュール１１は、厚さ０．２５ｍｍのＳｎ８％Ｓｂ３％Ａｇはんだ層８を介して、冷却器９に接続されている。金属組成比率は、質量パーセントで表している。すなわち、Ｓｎを８９％、Ｓｂを８％、Ａｇを３％含む。ただし、各組成比率には、はんだの生産工程における不可避的な微量の不純物を含んでもよい。
　［比較例］
　図２には、比較例の計算に用いた、冷却器一体型半導体モジュール２００の断面が示されている。半導体モジュール２０の裏面にはニッケルめっき層１０が形成されておらず、はんだ層１８の周辺領域では、封止樹脂２の下面と冷却器９との間に隙間ができている。ただし、それ以外の構成は実施例と同じである。
　［熱応力シミュレーション］
　熱応力シミュレーションでは、半導体モジュール全体の温度を－４０℃から１０５℃まで変化させた時に、はんだ層８に発生する塑性ひずみ振幅（％）を計算し、計算結果を図３に示した。
　一般に、はんだの低サイクル疲労寿命は、下記（１）式のマンソン－コフィン則に従うとされる。
　　ΔεｐＮｆｂ＝Ｃ　　　・・・（１）
（Δεｐ：塑性ひずみ振幅、Ｎｆ：疲労寿命、ｂ、Ｃ：材料による定数）
　図３によれば、本発明の冷却器一体型半導体モジュールの塑性ひずみ振幅比率が比較例のものを１００％とすると、本発明では２０％と、５分の１に低減されている。よって、マンソン－コフィン則にしたがえば、塑性ひずみ振幅の小さい本発明の冷却器一体型半導体モジュールの方が長寿命になる。
　以上説明した本発明にかかる実施例によれば、半導体モジュールをボルトナットで冷却器に固定するために必要な従来の放熱基板がなく、さらに放熱グリースを必要としないので、外形がコンパクトで放熱性能が高くなる。半導体モジュールを直接冷却器にはんだ接合させる際に、はんだ接合部が半導体モジュール下面のめっき層全体に広がるので、めっき層の無い従来半導体モジュールに比べて、はんだ接合部の良品率が高くなり信頼性が向上する。
　１：絶縁配線基板
　２：封止樹脂
　３：半導体素子
　４：はんだ層
　５：回路層
　６：絶縁基板、セラミックス基板
　７：金属層
　８，１８：はんだ層
　９：冷却器、フィンベース
　９ａ：フィン
　９ｂ：冷媒流路
　１０：めっき層
　１１，２０：半導体モジュール
　１００，２００：冷却器一体型半導体モジュール

Claims (6)

  1. 　絶縁基板と、
    　前記絶縁基板のおもて面に設けられた回路層と、
    　前記回路層と電気的に接続された半導体素子と、
    　前記絶縁基板の裏面に設けられた金属層と、
    　前記絶縁基板、前記回路層、前記半導体素子、および前記金属層の一部を覆う封止樹脂と、
    　前記金属層の下面側に配置された冷却器と、
    　少なくとも前記封止樹脂の前記冷却器と対向する面に配置されためっき層と、
    　前記めっき層と前記冷却器とを接続する接合部材と、
    を備えることを特徴とする冷却器一体型半導体モジュール。
  2. 　請求項１に記載の冷却器一体型半導体モジュールにおいて、
    　前記封止樹脂の前記めっき層との界面の粗さは、算術平均粗さ５μｍ以上であることを特徴とする冷却器一体型半導体モジュール。
  3. 　請求項２に記載の冷却器一体型半導体モジュールにおいて、
    　少なくとも前記封止樹脂の前記冷却器と対向する面が、化学的エッチング、機械的切削、サンドブラスト法、レーザ処理から選ばれるいずれかの方法で粗面化された面、または、トランスファーモールド用金型に予め形成された粗面により成形された面であることを特徴とする冷却器一体型半導体モジュール。
  4. 　請求項１に記載の冷却器一体型半導体モジュールにおいて、
    　前記接合部材の厚さは、２５０μｍ以下であることを特徴とする冷却器一体型半導体モジュール。
  5. 　請求項１に記載の冷却器一体型半導体モジュールにおいて、
    前記接合部材は、Ｓｎ８％Ｓｂ３％Ａｇ組成のはんだであることを特徴とする冷却器一体型半導体モジュール。
  6. 　請求項１に記載の冷却器一体型半導体モジュールにおいて、
    前記めっき層は、１μｍ以上５μｍ以下の厚さであって、銅、ニッケル、金、銀から選択される少なくとも１種類以上の金属を含有することを特徴とする冷却器一体型半導体モジュール。
PCT/JP2015/063442 2014-06-23 2015-05-11 冷却器一体型半導体モジュール WO2015198724A1 (ja)

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6654609B2 (ja) * 2017-10-10 2020-02-26 本田技研工業株式会社 電力変換装置
JP6939481B2 (ja) * 2017-11-30 2021-09-22 富士通株式会社 冷却ジャケット及び電子機器
CN115413401A (zh) * 2020-04-24 2022-11-29 株式会社村田制作所 高频模块以及通信装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007184315A (ja) * 2006-01-04 2007-07-19 Hitachi Ltd 樹脂封止型パワー半導体モジュール
JP2007329362A (ja) * 2006-06-09 2007-12-20 Hitachi Ltd パワーモジュール
WO2013118478A1 (ja) * 2012-02-09 2013-08-15 富士電機株式会社 半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3841768B2 (ja) 2003-05-22 2006-11-01 新光電気工業株式会社 パッケージ部品及び半導体パッケージ
US7228020B2 (en) * 2004-08-31 2007-06-05 Finisar Corporation Optoelectronic arrangement having a surface-mountable semiconductor module and a cooling element
US8004075B2 (en) 2006-04-25 2011-08-23 Hitachi, Ltd. Semiconductor power module including epoxy resin coating
JP4595877B2 (ja) * 2006-04-25 2010-12-08 株式会社日立製作所 半導体パワーモジュール
JP5061717B2 (ja) 2007-05-18 2012-10-31 富士電機株式会社 半導体モジュール及び半導体モジュールの製造方法
JP5383717B2 (ja) 2011-01-04 2014-01-08 三菱電機株式会社 半導体装置
KR20120079325A (ko) * 2011-01-04 2012-07-12 페어차일드코리아반도체 주식회사 반도체 패키지 및 그 제조방법
JP5251991B2 (ja) 2011-01-14 2013-07-31 トヨタ自動車株式会社 半導体モジュール
US8308534B1 (en) * 2011-05-09 2012-11-13 Robert Bruce Amesbury Device for killing wounded fowl
JP5542765B2 (ja) * 2011-09-26 2014-07-09 日立オートモティブシステムズ株式会社 パワーモジュール
JP6093186B2 (ja) * 2013-01-11 2017-03-08 本田技研工業株式会社 半導体モジュール用冷却器
JP5751273B2 (ja) * 2013-04-02 2015-07-22 トヨタ自動車株式会社 半導体装置
JP6337957B2 (ja) * 2014-03-19 2018-06-06 富士電機株式会社 半導体モジュールユニットおよび半導体モジュール

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007184315A (ja) * 2006-01-04 2007-07-19 Hitachi Ltd 樹脂封止型パワー半導体モジュール
JP2007329362A (ja) * 2006-06-09 2007-12-20 Hitachi Ltd パワーモジュール
WO2013118478A1 (ja) * 2012-02-09 2013-08-15 富士電機株式会社 半導体装置

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