WO2018020640A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2018020640A1
WO2018020640A1 PCT/JP2016/072158 JP2016072158W WO2018020640A1 WO 2018020640 A1 WO2018020640 A1 WO 2018020640A1 JP 2016072158 W JP2016072158 W JP 2016072158W WO 2018020640 A1 WO2018020640 A1 WO 2018020640A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor device
solder
intermediate plate
semiconductor chip
electrode substrate
Prior art date
Application number
PCT/JP2016/072158
Other languages
English (en)
French (fr)
Inventor
洋輔 中田
太志 佐々木
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to CN201680087903.5A priority Critical patent/CN109478543B/zh
Priority to JP2018530284A priority patent/JP6777148B2/ja
Priority to DE112016007096.9T priority patent/DE112016007096B4/de
Priority to PCT/JP2016/072158 priority patent/WO2018020640A1/ja
Priority to US16/088,455 priority patent/US20190157235A1/en
Publication of WO2018020640A1 publication Critical patent/WO2018020640A1/ja

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52Mounting semiconductor bodies in containers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/30Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26155Reinforcing structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29155Nickel [Ni] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/30Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H01L2224/301Disposition
    • H01L2224/3018Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/30181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331Disposition
    • H01L2224/3318Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001Core members of the connector
    • H01L2224/37099Material
    • H01L2224/371Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401Disposition
    • H01L2224/40151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83007Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting the layer connector during or after the bonding process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83053Bonding environment
    • H01L2224/83054Composition of the atmosphere
    • H01L2224/83065Composition of the atmosphere being reducing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/83801Soldering or alloying
    • H01L2224/83815Reflow soldering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848Bonding techniques
    • H01L2224/84801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00012Relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/1026Compound semiconductors
    • H01L2924/1027IV
    • H01L2924/10272Silicon Carbide [SiC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Die Bonding (AREA)

Abstract

電極基板(1)の上面に第1のはんだ(2)を介して半導体チップ(3)が接合されている。半導体チップ(3)の上面に第2のはんだ(4)を介してリードフレーム(5)が接合されている。電極基板(1)と半導体チップ(3)との間において第1のはんだ(2)中に中間板(6)が設けられている。中間板(6)の耐力は、半導体装置の使用温度範囲の全てにおいて電極基板(1)及び第1のはんだ(2)の耐力よりも大きい。

Description

半導体装置
 本発明は、IGBT、MOSFET、Diodeなどの電力用半導体装置に関する。
 アルミ電極基板にはんだを介して半導体チップを接合し、半導体チップの上面にはんだを介して銅電極を接合した半導体装置が開示されている(例えば、特許文献1参照)。
国際公開第2015/029186号
 しかし、冷熱サイクル及びパワーサイクルの温度範囲、即ち半導体装置の使用温度範囲でアルミ電極基板とはんだとの耐力関係が逆転する点が存在する。このため、アルミ電極基板とはんだがそれぞれ変形し、元の位置に戻らなくなる。さらに変形量が蓄積して大きくなると、最終的に半導体チップが変形して信頼性が低下するという問題があった。特に、高温対応のSiCチップなどでは、使用温度範囲が広く温度ストレスが厳しい。
 例えば、半導体チップの上面をトランスファモールド樹脂で覆うことで、半導体チップの変形を抑制することができる。しかし、半導体チップの上面にはんだ接合する半導体装置では、半導体チップの上面が変形しやすいはんだで覆われるため、モールド樹脂による固定ができず半導体チップの変形を抑制し難いという問題があった。
 本発明は、上述のような課題を解決するためになされたもので、その目的は冷熱サイクル及びパワーサイクルに対する信頼性を向上することができる半導体装置を得るものである。
 本発明に係る半導体装置は、電極基板と、前記電極基板の上面に第1のはんだを介して接合された半導体チップと、前記半導体チップの上面に第2のはんだを介して接合されたリードフレームと、前記電極基板と前記半導体チップとの間において前記第1のはんだ中に設けられた中間板とを備え、前記中間板の耐力は、半導体装置の使用温度範囲の全てにおいて前記電極基板及び前記第1のはんだの耐力よりも大きいことを特徴とする。
 本発明では電極基板と半導体チップとの間において第1のはんだ中に中間板を設けている。そして、中間板の耐力は、半導体装置の使用温度範囲の全てにおいて電極基板及び第1のはんだの耐力よりも大きい。これにより、冷熱サイクル及びパワーサイクルに対する信頼性を向上することができる。
実施の形態1に係る半導体装置を示す断面図である。 電極基板と第1及び第2のはんだと中間板の耐力の温度依存性を示す図である。 実施の形態2に係る中間板を示す平面図である。 図3のI-IIに沿った断面図である。 実施の形態3に係る半導体装置を示す断面図である。
 本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態1.
 図1は、実施の形態1に係る半導体装置を示す断面図である。本実施の形態に係る半導体装置は、例えば自動車動力用モータを駆動する電源に用いられる。電極基板1の上面に第1のはんだ2を介して半導体チップ3が接合されている。半導体チップ3の上面に第2のはんだ4を介してリードフレーム5が接合されている。
 半導体チップ3は、例えばシリコンによって形成されたIGBT又はMOSFETなどのスイッチング半導体素子、又はDiodeなどの還流用半導体素子である。半導体チップ3の厚みは、耐圧クラスに応じて最適化される。例えば、ハイブリッド自動車又は電機自動車に用いられることが多いリチウムイオンバッテリーの電圧を考慮すると、半導体チップ3の耐圧クラスは600Vから800Vが望ましい。電気的特性のうち、特にDC損失を改善するためには、半導体チップ3の厚みは100μm以下が望ましい。
 電極基板1は、例えば絶縁基板上に圧延又は鋳造で板状に形成されている。なお、絶縁基板の下面には導体基板が設けられ、その導体基板には複数の冷却用突起が設けられている。導体基板と複数の冷却用突起に直接冷却水を当てることで、半導体チップ3から発生する熱を効率的に冷やすことができる。電極基板1、導体基板及び複数の冷却用突起は、アルミ鋳造で絶縁基板を鋳包むことで一体形成することができる。電極基板1等の主な材料はアルミである。これにより、電気的・熱的伝導性を維持しつつ、冷却水に対する耐蝕性を確保し、コスト及び重量を抑えることができる。また、熱伝導を改善するためには、99%以上の高純度のアルミが望ましい。
 第1及び第2のはんだ2,4は、例えばSn-Cu系、Sn-Ag系、又はSn-Ag-Cu系の鉛フリーはんだである。これにより、半導体チップ3をリードフレーム5又は電極基板1に還元雰囲気中で容易に電気的・熱的に接合することができる。そして、第1及び第2のはんだ2,4は、半導体チップ3の使用温度範囲200℃以下においても、固相状態を保つことができる。
 リードフレーム5の主な材料は例えば銅である。リードフレーム5は、例えばCu材を圧延してCu板材を形成した後、打ち抜き加工で任意の形状に加工される。リードフレーム5は第2のはんだ4と電気的に接続される。
 なお、半導体チップ3の上面と下面にそれぞれNiを含む材料からなるはんだ接合用金属膜が電解めっき法、スパッタ、又は蒸着などの気相堆積法により形成されている。上面と下面のはんだ接合用金属膜はそれぞれ第1及び第2のはんだ2,4に電気的・熱的に接続される。
 電極基板1と半導体チップ3との間において第1のはんだ2中に中間板6が設けられている。中間板6の主な材料は銅である。中間板6は、例えばCu材を圧延してCu板材を形成した後、打ち抜き加工で任意の形状に加工される。
 電極基板1の上面、第1のはんだ2、半導体チップ3、第2のはんだ4、中間板6、リードフレーム5の一部は封止材7で覆われている。封止材7としてトランスファモールド樹脂又はポッティングレジンを用いることができる。封止材7が半導体チップ3に直接的に接している部分では半導体チップ3の変形を抑制することができる。
 続いて、本実施の形態に係る半導体装置の製造方法を説明する。まず、電極基板1上に中間板6、第1のはんだ2、半導体チップ3を順番に積層する。次に、第1のはんだ2を還元雰囲気中で加熱して溶融させ、第1のはんだ2及び中間板6を介して半導体チップ3の下面を電極基板1の上面に電気的・熱的に接合させる。熱的な接合を最大限得るために、半導体チップ3の下面のほぼ全面を接合させることが望ましい。また、第1のはんだ2に空気が巻き込まれてボイドが発生するのを防止するため、減圧下で第1のはんだ2を溶融させた後に復圧することで、第1のはんだ2から空気を排出することが望ましい。中間板6と第1のはんだ2を積層する順番は逆でもよいが、半導体チップ3の直下に中間板6を配置する場合、中間板6の打ち抜き加工のかえりが第1のはんだ2側に向くように配置することで半導体チップ3が傷つくのを防止して歩留まりを向上することができる。
 次に、リードフレーム5を半導体チップ3の上面に第2のはんだ4を用いて電気的に接続する。ここで、半導体チップ3の上面は熱的にリードフレーム5と接合する必要はない。また、半導体チップ3の端部とリードフレーム5との延面距離を確保する必要がある。そして、半導体チップ3の上面の信号端子と外部電極とを導体ワイヤなどを用いて接続する必要がある。そこで、リードフレーム5は半導体チップ3の上面に部分的に接合する。次に、電極基板1の上面、第1のはんだ2、半導体チップ3、第2のはんだ4、中間板6、リードフレーム5の少なくとも一部を封止材7で覆う。以上の工程により本実施の形態に係る半導体装置が製造される。
 図2は、電極基板と第1及び第2のはんだと中間板の耐力の温度依存性を示す図である。ここで、耐力とは、0.2%耐力のことを示し、降伏現象を示さない多くの金属材料において除荷した時に0.2%の塑性ひずみを生じさせる応力のことである。電極基板1の耐力と第1及び第2のはんだ2,4の耐力の大小関係が半導体装置の使用温度範囲において逆転する点が存在する。従って、第1のはんだ2と電極基板1にそれぞれ異なる温度域で変形が発生する。例えば、第1のはんだ2が変形する時には電極基板1が変形し難く、電極基板1が変形する時には第1のはんだ2が変形し難い。このため、それぞれの材料は元の位置に戻らず変形量が蓄積され、冷熱サイクルが繰り返されることで、変形量が大きくなっていく。
 そこで、本実施の形態では電極基板1と半導体チップ3との間において第1のはんだ2中に中間板6を設けている。そして、中間板6の耐力は、半導体装置の使用温度範囲の全てにおいて電極基板1及び第1のはんだ2の耐力よりも大きい。従って、電極基板1及び第1のはんだ2が冷熱サイクルで変形しても、中間板6は変形しないため、半導体チップ3の変形を抑制できる。特に、第2のはんだ4の直下は半導体チップ3が封止材7と直接的に接していないため、封止材7の固定力が及ばず冷熱サイクル及びパワーサイクルの応力で第2のはんだ4が変形したとき、拘束力を失い、変形しやすくなる。これに対して、半導体チップ3の下に変形し難い中間板6が設けられているため、半導体チップ3の変形を抑制することができる。この結果、冷熱サイクル及びパワーサイクルに対する信頼性を向上することができる。なお、本実施の形態では第1及び第2のはんだ2,4は同一の材料であるが、別の材料であっても上記の耐力関係を有していれば同様の効果が得られる。
 また、シリコンカーバイドなどの高温対応半導体チップを用いる場合、使用温度範囲は高温側は200℃まで拡大される。また、自動車用途では低温側は-55℃まで拡大される。このため、電極基板1と第1のはんだ2の変形量は大きくなりやすく、中間板6によって半導体チップ3の変形を抑制する必要がある。
 また、中間板6と第1のはんだ2の線膨脹係数が異なることに起因して冷熱サイクルによる応力が発生する。この応力は半導体チップ3の端部で最大となる。第1のはんだ2を中間板6で分断してしまうと、半導体チップ3の端部における、第1のはんだ2の厚みが薄くなり、応力が大きくなる。特に、中間板6が第1のはんだ2中で傾いた場合、第1のはんだ2の端部の厚みは部分的に更に薄くなり、顕著に応力が増加する。そこで、中間板6を半導体チップ3及び第1のはんだ2より小さくし、平面視において半導体チップ3及び第1のはんだ2の内側に配置する。これにより、第1のはんだ2に中間板6を完全に埋没させることができ、第1のはんだ2の端部で中間板6によって第1のはんだ2が分断されるのを防ぐことができる。この結果、冷熱サイクルに対する信頼性を更に向上することができる。
 また、中間板6の端部を半導体チップ3の端部から内側に後退させ、第1のはんだ2から中間板6を露出させないようにする。具体的には、半導体チップ3の端部と中間板6の端部との間隔d1が第1のはんだ2の厚みt1より大きくなるようにする。これにより、中間板6が第1のはんだ2中で傾いた場合も、半導体チップ3の端部で第1のはんだ2の厚みが薄くなることがなく、安定した信頼性を発揮することができる。
 また、第2のはんだ4は、平面視において中間板6の内側に配置されている。パワーサイクルの応力により第2のはんだ4が変形すると、半導体チップ3が変形してしまう。そこで、中間板6により支持することで半導体チップ3の変形を抑えることができる。
実施の形態2.
 図3は、実施の形態2に係る中間板を示す平面図である。図4は、図3のI-IIに沿った断面図である。本実施の形態は、中間板6の構成以外は実施の形態1と同様である。
 中間板6に、例えば打ち抜き加工により、複数の貫通孔8が設けられている。これにより、第1のはんだ2が貫通孔8を通って上下両面に濡れ広がることができるため、中間板6の上面側と下面側の両方に第1のはんだ2を置く必要が無い。従って、第1のはんだ2の部材点数と組み立て作業を削減でき、製造コストを低減することができる。
 また、めっき膜9が中間板6の表面を覆っている。めっき膜9の主な材料はニッケルであり、めっき膜9は中間板6よりも第1のはんだ2に対する濡れ性が高い。これにより、はんだ濡れ性を向上することができるので、ボイド不良率を低減でき、製造ロスコストを低減することができる。
 また、めっき膜9は貫通孔8を打ち抜き加工した後に形成されるため、複数の貫通孔8の側壁にも形成されている。これにより、第1のはんだ2が貫通孔8の側壁にも濡れ広がって貫通孔8の内側に充填されるため、ボイドの発生を抑制し、信頼性を向上することができる。
 また、貫通孔8の大きさは500μmΦ以下であることが好ましい。複数の貫通孔8に空気を巻き込むと第1のはんだ2中にボイドが形成されるが、ボイド径が500μm以下では熱的な悪影響が少なく、熱抵抗の悪化及び短絡耐量の低下は発生し難い。また、500μmΦを超える空気が複数の貫通孔8に巻き込まれた場合、第1のはんだ2の表面張力によって、空隙が複数の貫通孔8に細分化されるため、500μmΦを超えるボイドが発生し難く、製造歩留まりを向上することができる。
 また、第1のはんだ2とめっき膜9との間で金属間化合物が形成される。この金属間化合物上で冷熱サイクルによりカーケンダルボイドが発生するため、はんだクラックに繋がることがある。従って、実施の形態1と同様に第1のはんだ2から中間板6を露出させないことが望ましい。
実施の形態3.
 図5は、実施の形態3に係る半導体装置を示す断面図である。電極基板1と半導体チップ3の端部との間に、アルミワイヤなどにより複数のバンプ10が設けられている。バンプによって半導体チップ3と電極基板1との距離を確保することができるため、半導体チップ3が傾いて実装されて第1のはんだ2が部分的に薄くなるのを防ぐことができる。
 また、中間板6は、平面視において複数のバンプ10の内側に配置されている。これにより、はんだ接合工程中の中間板6の動きがバンプ10により制限されることで、中間板6が半導体チップ3より外側に流れて第1のはんだ2から露出するのを防止できる。
 また、中間板6の厚みt2はバンプの高さh1より薄い。これにより、はんだ接合工程で、中間板6が溶融状態の第1のはんだ2中で傾いたとしても、バンプ10により半導体チップ3の高さを維持することができる。
 なお、実施の形態1~3において、半導体チップ3の厚みが100μm以下である場合、半導体チップ3の損失を低減することができるが、周辺部材の変形につられて半導体チップ3が変形し易くなる。このため、中間板6を設けて信頼性の低下を防ぐ必要性が高い。
 また、中間板6の主な材料はモリブデンでもよい。この場合、例えばモリブデン材を圧延してモリブデン板材を形成した後、打ち抜き加工で任意の形状に加工することで中間板6が形成される。モリブデンを用いることで中間板6の線膨脹係数を半導体チップ3の主な材料であるシリコンに近づけることができるため、両者の熱膨張係数差により発生する応力を低減することができる。従って、熱サイクル又はパワーサイクルにより半導体チップ3に加わるストレスを更に軽減できるため、電気的・熱的伝導性を維持しつつ信頼性を更に向上することができる。
 また、半導体チップ3に化合物半導体を用いることで高温まで使用することができる。特に主な材料としてカーボンを有するSiCなどの化合物半導体を用いることで更に高温まで使用することができる。また、シリコンに比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成された半導体チップ3は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された半導体チップ3を用いることで、この半導体チップ3を組み込んだ半導体装置も小型化できる。また、半導体チップ3の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体装置を更に小型化できる。また、半導体チップ3の電力損失が低く高効率であるため、半導体装置を高効率化できる。ワイドバンドギャップ半導体は、SiCの他にも、例えば窒化ガリウム系材料又はダイヤモンドである。
1 電極基板、2 第1のはんだ、3 半導体チップ、4 第2のはんだ、5 リードフレーム、6 中間板、9 めっき膜、8 貫通孔、10 バンプ

Claims (19)

  1.  電極基板と、
     前記電極基板の上面に第1のはんだを介して接合された半導体チップと、
     前記半導体チップの上面に第2のはんだを介して接合されたリードフレームと、
     前記電極基板と前記半導体チップとの間において前記第1のはんだ中に設けられた中間板とを備え、
     前記中間板の耐力は、半導体装置の使用温度範囲の全てにおいて前記電極基板及び前記第1のはんだの耐力よりも大きいことを特徴とする半導体装置。
  2.  前記使用温度範囲は-55℃から200℃であることを特徴とする請求項1に記載の半導体装置。
  3.  前記中間板は、平面視において前記半導体チップ及び前記第1のはんだの内側に配置されていることを特徴とする請求項1又は2に記載の半導体装置。
  4.  前記半導体チップの端部と前記中間板の端部との間隔は、前記第1のはんだの厚みより大きいことを特徴とする請求項3に記載の半導体装置。
  5.  前記第2のはんだは、平面視において前記中間板の内側に配置されていることを特徴とする請求項1~4の何れか1項に記載の半導体装置。
  6.  前記中間板の表面を覆い、前記中間板よりも前記第1のはんだに対する濡れ性が高いめっき膜を更に備えることを特徴とする請求項1~5の何れか1項に記載の半導体装置。
  7.  前記めっき膜の主な材料はニッケルであることを特徴とする請求項6に記載の半導体装置。
  8.  前記中間板に複数の貫通孔が設けられていることを特徴とする請求項1~7の何れか1項に記載の半導体装置。
  9.  前記中間板に複数の貫通孔が設けられ、
     前記めっき膜は前記複数の貫通孔の側壁にも形成されていることを特徴とする請求項6又は7に記載の半導体装置。
  10.  前記貫通孔の大きさは500μmΦ以下であることを特徴とする請求項8又は9に記載の半導体装置。
  11.  前記電極基板と前記半導体チップとの間に設けられた複数のバンプを更に備え、
     前記中間板は、平面視において前記複数のバンプの内側に配置されていることを特徴とする請求項1~10の何れか1項に記載の半導体装置。
  12.  前記中間板の厚みは前記複数のバンプの高さより薄いことを特徴とする請求項11に記載の半導体装置。
  13.  前記半導体チップの厚みは100μm以下であることを特徴とする請求項1~12の何れか1項に記載の半導体装置。
  14.  前記電極基板の主な材料はアルミであることを特徴とする請求項1~13何れか1項に記載の半導体装置。
  15.  前記中間板の主な材料は銅であることを特徴とする請求項1~14の何れか1項に記載の半導体装置。
  16.  前記中間板の主な材料はモリブデンであることを特徴とする請求項1~14の何れか1項に記載の半導体装置。
  17.  前記半導体チップは化合物半導体を用いていることを特徴とする請求項1~16の何れか1項に記載の半導体装置。
  18.  前記化合物半導体の主な材料はカーボンを有することを特徴とする請求項17に記載の半導体装置。
  19.  自動車動力用モータを駆動する電源に用いられることを特徴とする請求項1~18の何れか1項に記載の半導体装置。
PCT/JP2016/072158 2016-07-28 2016-07-28 半導体装置 WO2018020640A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN201680087903.5A CN109478543B (zh) 2016-07-28 2016-07-28 半导体装置
JP2018530284A JP6777148B2 (ja) 2016-07-28 2016-07-28 半導体装置
DE112016007096.9T DE112016007096B4 (de) 2016-07-28 2016-07-28 Halbleitervorrichtung
PCT/JP2016/072158 WO2018020640A1 (ja) 2016-07-28 2016-07-28 半導体装置
US16/088,455 US20190157235A1 (en) 2016-07-28 2016-07-28 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2016/072158 WO2018020640A1 (ja) 2016-07-28 2016-07-28 半導体装置

Publications (1)

Publication Number Publication Date
WO2018020640A1 true WO2018020640A1 (ja) 2018-02-01

Family

ID=61016579

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2016/072158 WO2018020640A1 (ja) 2016-07-28 2016-07-28 半導体装置

Country Status (5)

Country Link
US (1) US20190157235A1 (ja)
JP (1) JP6777148B2 (ja)
CN (1) CN109478543B (ja)
DE (1) DE112016007096B4 (ja)
WO (1) WO2018020640A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020213167A1 (ja) * 2019-04-19 2020-10-22 三菱電機株式会社 半導体装置およびその製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021129045A (ja) * 2020-02-14 2021-09-02 富士電機株式会社 半導体モジュール
CN114743947B (zh) * 2022-04-11 2023-09-19 中国工程物理研究院电子工程研究所 基于to形式的功率器件封装结构及封装方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5665650U (ja) * 1979-10-23 1981-06-01
JPS56172938U (ja) * 1980-05-23 1981-12-21
WO2015029186A1 (ja) * 2013-08-29 2015-03-05 三菱電機株式会社 半導体モジュール、半導体装置、及び自動車

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1987000686A1 (en) * 1985-07-16 1987-01-29 Nippon Telegraph And Telephone Corporation Connection terminals between substrates and method of producing the same
JPS63251127A (ja) * 1987-04-06 1988-10-18 Ngk Insulators Ltd セラミック製部材と金属製部材の結合方法
US5188280A (en) * 1989-04-28 1993-02-23 Hitachi Ltd. Method of bonding metals, and method and apparatus for producing semiconductor integrated circuit device using said method of bonding metals
EP0568313A2 (en) * 1992-05-01 1993-11-03 Nippon CMK Corp. A method of manufacturing a multilayer printed wiring board
JP2989406B2 (ja) * 1993-01-29 1999-12-13 シャープ株式会社 半導体装置用プリプレーテッドフレーム及びその製造方法
US6070321A (en) * 1997-07-09 2000-06-06 International Business Machines Corporation Solder disc connection
US6158644A (en) * 1998-04-30 2000-12-12 International Business Machines Corporation Method for enhancing fatigue life of ball grid arrays
JP2000332369A (ja) * 1999-05-25 2000-11-30 Mitsui Mining & Smelting Co Ltd プリント回路板及びその製造方法
US6197618B1 (en) * 2000-05-04 2001-03-06 General Semiconductor Ireland Semiconductor device fabrication using adhesives
CN1259200C (zh) * 2000-10-02 2006-06-14 松下电器产业株式会社 卡型记录媒体及其制造方法
JP2002203942A (ja) * 2000-12-28 2002-07-19 Fuji Electric Co Ltd パワー半導体モジュール
KR100887894B1 (ko) * 2001-03-07 2009-03-11 소니 가부시끼 가이샤 프린트 배선판의 랜드부, 프린트 배선판의 제조 방법, 및프린트 배선판 실장 방법
JP4848539B2 (ja) * 2001-08-23 2011-12-28 Dowaメタルテック株式会社 放熱板およびパワー半導体モジュール、icパッケージ
US6821667B2 (en) * 2001-10-01 2004-11-23 Delphi Technologies, Inc. Fuel cell stack having foil interconnects and laminated spacers
JP2003133337A (ja) 2001-10-23 2003-05-09 Nissan Motor Co Ltd 半導体実装構造および半導体実装方法
KR101108454B1 (ko) * 2004-04-05 2012-01-31 미쓰비시 마테리알 가부시키가이샤 Al/AlN 접합체, 전력 모듈용 기판 및 전력 모듈, 그리고 Al/AlN 접합체의 제조 방법
JP5491682B2 (ja) * 2004-08-13 2014-05-14 日立金属株式会社 太陽電池用平角導体及びその製造方法並びに太陽電池用リード線
JP4343117B2 (ja) * 2005-01-07 2009-10-14 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP4421528B2 (ja) * 2005-07-28 2010-02-24 シャープ株式会社 半田付け実装構造およびその製造方法、並びにその利用
JP4569423B2 (ja) * 2005-08-31 2010-10-27 株式会社日立製作所 半導体装置の製造方法
JP2007157863A (ja) * 2005-12-02 2007-06-21 Hitachi Ltd パワー半導体装置及びその製造方法
US20090186195A1 (en) * 2006-09-08 2009-07-23 Reactive Nanotechnologies, Inc. Reactive Multilayer Joining With Improved Metallization Techniques
JP2008098607A (ja) * 2006-09-13 2008-04-24 Hitachi Cable Ltd 太陽電池用接続リード線及びその製造方法並びに太陽電池
JP5272191B2 (ja) * 2007-08-31 2013-08-28 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP2009224560A (ja) * 2008-03-17 2009-10-01 Denso Corp 半導体装置およびその製造方法
JP5241344B2 (ja) * 2008-06-30 2013-07-17 日立オートモティブシステムズ株式会社 パワーモジュール及び電力変換装置
US9236330B2 (en) 2010-11-29 2016-01-12 Toyota Jidosha Kabushiki Kaisha Power module
JP5325917B2 (ja) * 2011-03-17 2013-10-23 株式会社東芝 半導体装置及びその製造方法
JP2013113638A (ja) 2011-11-25 2013-06-10 Toyota Motor Corp 半導体装置
KR102007780B1 (ko) * 2012-07-31 2019-10-21 삼성전자주식회사 멀티 범프 구조의 전기적 연결부를 포함하는 반도체 소자의 제조방법
JP2014041876A (ja) * 2012-08-21 2014-03-06 Mitsubishi Electric Corp 電力用半導体装置
JP5686128B2 (ja) * 2012-11-29 2015-03-18 トヨタ自動車株式会社 半導体装置
US8896118B2 (en) * 2013-03-13 2014-11-25 Texas Instruments Incorporated Electronic assembly with copper pillar attach substrate
JP6399738B2 (ja) * 2013-09-25 2018-10-03 富士電機株式会社 半導体装置
JP2016046403A (ja) * 2014-08-25 2016-04-04 トヨタ自動車株式会社 半導体装置
CN105575924B (zh) * 2014-10-15 2018-07-03 台达电子工业股份有限公司 功率模块
US9633957B2 (en) * 2014-11-28 2017-04-25 Infineon Technologies Ag Semiconductor device, a power semiconductor device, and a method for processing a semiconductor device
KR102430984B1 (ko) * 2015-09-22 2022-08-09 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5665650U (ja) * 1979-10-23 1981-06-01
JPS56172938U (ja) * 1980-05-23 1981-12-21
WO2015029186A1 (ja) * 2013-08-29 2015-03-05 三菱電機株式会社 半導体モジュール、半導体装置、及び自動車

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
DAI 33 HYO JITSUYO KINZOKU OYOBI GOKIN NO BUTSURITEKI SEISHITSU, 2012, Retrieved from the Internet <URL:http://www.nihonwel.co.jp/pdf-data/Capterl7/alloy%20property.pdf> [retrieved on 20160909] *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020213167A1 (ja) * 2019-04-19 2020-10-22 三菱電機株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN109478543A (zh) 2019-03-15
JPWO2018020640A1 (ja) 2018-12-13
JP6777148B2 (ja) 2020-10-28
CN109478543B (zh) 2022-07-05
DE112016007096T5 (de) 2019-04-18
DE112016007096B4 (de) 2023-06-29
US20190157235A1 (en) 2019-05-23

Similar Documents

Publication Publication Date Title
JP4569473B2 (ja) 樹脂封止型パワー半導体モジュール
US10727163B2 (en) Semiconductor device
JP6300386B2 (ja) 半導体装置
US9698078B2 (en) Semiconductor module and method for manufacturing the same
US10461012B2 (en) Semiconductor module with reinforcing board
EP2851951B1 (en) Method for manufacturing semiconductor device and semiconductor device
WO2018020640A1 (ja) 半導体装置
US10475721B2 (en) Power semiconductor device and method for manufacturing same
JP5899952B2 (ja) 半導体モジュール
JP6945418B2 (ja) 半導体装置および半導体装置の製造方法
Barlow et al. High-temperature high-power packaging techniques for HEV traction applications
US11735557B2 (en) Power module of double-faced cooling
JP2015026667A (ja) 半導体モジュール
JP2018073923A (ja) 電力用半導体装置、電力用半導体装置の製造方法および電力変換装置
US11276629B2 (en) Semiconductor device
US20200266122A1 (en) Electronic Chip Reliably Mounted with Compressive Strain
JP2011176087A (ja) 半導体モジュール、及び電力変換装置
JP2023141693A (ja) 半導体装置
JP2023162108A (ja) 樹脂封止型半導体装置及び電力変換装置
JP2024013570A (ja) 半導体装置、半導体装置の製造方法および電力変換装置
JP2022098587A (ja) 電気回路体および電力変換装置
JP2023131815A (ja) 半導体装置
JP2019040955A (ja) 半導体モジュールの製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 2018530284

Country of ref document: JP

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16910543

Country of ref document: EP

Kind code of ref document: A1

122 Ep: pct application non-entry in european phase

Ref document number: 16910543

Country of ref document: EP

Kind code of ref document: A1