JP2023131815A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 229
- 239000000463 material Substances 0.000 claims abstract description 60
- 229910000679 solder Inorganic materials 0.000 claims description 34
- 239000003990 capacitor Substances 0.000 claims description 12
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 229910052787 antimony Inorganic materials 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 23
- 230000008569 process Effects 0.000 abstract description 14
- 230000001629 suppression Effects 0.000 abstract description 4
- 230000035882 stress Effects 0.000 description 34
- 238000010586 diagram Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 11
- 239000000047 product Substances 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000011347 resin Substances 0.000 description 6
- 229920005989 resin Polymers 0.000 description 6
- 230000008602 contraction Effects 0.000 description 5
- 238000001816 cooling Methods 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 230000017525 heat dissipation Effects 0.000 description 5
- 238000004458 analytical method Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 229910000881 Cu alloy Inorganic materials 0.000 description 3
- 230000007613 environmental effect Effects 0.000 description 3
- 229910000765 intermetallic Inorganic materials 0.000 description 3
- 230000005855 radiation Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000005476 soldering Methods 0.000 description 3
- IWZSHWBGHQBIML-ZGGLMWTQSA-N (3S,8S,10R,13S,14S,17S)-17-isoquinolin-7-yl-N,N,10,13-tetramethyl-2,3,4,7,8,9,11,12,14,15,16,17-dodecahydro-1H-cyclopenta[a]phenanthren-3-amine Chemical compound CN(C)[C@H]1CC[C@]2(C)C3CC[C@@]4(C)[C@@H](CC[C@@H]4c4ccc5ccncc5c4)[C@@H]3CC=C2C1 IWZSHWBGHQBIML-ZGGLMWTQSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910017755 Cu-Sn Inorganic materials 0.000 description 2
- 229910017927 Cu—Sn Inorganic materials 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 2
- 229910001093 Zr alloy Inorganic materials 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000013589 supplement Substances 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000011859 microparticle Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000000452 restraining effect Effects 0.000 description 1
- 238000010008 shearing Methods 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Abstract
【課題】電子部品を小型パッケージ内に高密度に搭載する際に、簡単な工程で、Pbフリー化と、半導体チップのクラックの抑制を実現した半導体装置を提供する。【解決手段】半導体チップ1と上部電極4と下部電極7を備え、前記半導体チップの上面に前記上部電極が鉛を含有しない接合材5で接合され、前記半導体チップの下面に前記下部電極が鉛を含有しない接合材で接合され、前記上部電極の前記半導体チップとの接合部の端部は、前記半導体チップの端部よりも内側に位置し、前記下部電極は板状に形成され、前記下部電極の端部は、前記半導体チップの端部よりも外側に位置する、半導体装置であって、前記下部電極の板状の厚さTが0.5mm以上であり、前記半導体装置を前記上部電極から前記下部電極方向に平面的に投影した外形Dが20mm以下である。【選択図】図1
Description
本発明は、半導体装置に関する。
スイッチング回路や整流回路に用いられる半導体装置は、自動車や産業機器等に広く用いられている。これらの半導体装置は、搭載スペースの限られた自動車等の製品内で使用されるため、複数の電子部品を1つのパッケージ内に搭載する高密度化や、小型化が進んでいる。
例えば、自動車用交流発電機オルタネータの交流出力の整流用に使用される半導体装置は、半導体チップと、ベースと、リードと、それらを接合する導電性接合材を備えるものである。
例えば、自動車用交流発電機オルタネータの交流出力の整流用に使用される半導体装置は、半導体チップと、ベースと、リードと、それらを接合する導電性接合材を備えるものである。
半導体装置の主要部品である半導体チップの種類としては、ダイオードやMOSFET(Metal Oxide Semiconductor Field-Effect Transistor)等が挙げられる。これらの半導体チップは、通常、上下両面がそれぞれ異なる電極に接合される。半導体チップを上下の電極に接合する接合材としては、従来においては、Pb(鉛)を含有するPb系はんだが使用されてきた。
しかし、近年においては、環境負荷低減の観点から、Pbを使用しないPbフリー化が推進されている。Pbフリーの接合材として代表的なのは、Snを主成分とするSn系はんだである。しかしながら、Sn系はんだは、Pb系はんだよりも高弾性であって、製造工程での温度変化により半導体チップに発生する応力が高くなりやすく、クラックが発生しやすい。特に、半導体チップの上下両面に電極が接合された両面実装構造では、温度変化時に半導体チップが上下面から拘束されるため、応力が増加しやすい傾向にある。
しかし、近年においては、環境負荷低減の観点から、Pbを使用しないPbフリー化が推進されている。Pbフリーの接合材として代表的なのは、Snを主成分とするSn系はんだである。しかしながら、Sn系はんだは、Pb系はんだよりも高弾性であって、製造工程での温度変化により半導体チップに発生する応力が高くなりやすく、クラックが発生しやすい。特に、半導体チップの上下両面に電極が接合された両面実装構造では、温度変化時に半導体チップが上下面から拘束されるため、応力が増加しやすい傾向にある。
このような技術分野の背景技術として、例えば、特許文献1と特許文献2の技術が開示されている。
特許文献1の要約には、「[課題]低コストで、複雑な製造工程を必要とせず、簡便に実現する半導体装置、およびそれを用いたオルタネータを提供する。[解決手段]台座24を有するベース21と、リードヘッダ25を有するリード22と、電子回路体100と、を備え、ベースとリードとの間に電子回路体を有し、台座は、電子回路体の第1の面に接続され、リードヘッダは、電子回路体の第2の面に接続され、電子回路体は、スイッチング素子を有するトランジスタ回路チップ11と、スイッチング素子を制御する制御回路チップ12と、ドレインフレーム14と、ソースフレーム15と、を含んで一体的に樹脂16で覆われて構成され、ドレインフレームおよびソースフレームのいずれか一方と、ベースとが、接続され、ソースフレームおよびドレインフレームのいずれか他方と、リードとが、接続される。」と記載され、半導体装置の技術が開示されている。
そして、この特許文献1には、トランジスタ回路チップやコンデンサ等、複数の電子部品を1つの小型パッケージ内に高密度に搭載した構造が示されている。
そして、この特許文献1には、トランジスタ回路チップやコンデンサ等、複数の電子部品を1つの小型パッケージ内に高密度に搭載した構造が示されている。
また、特許文献2の要約には、「[課題]半導体チップのクラック発生を抑制可能な鉛フリーはんだが形成された半導体装置を提供する。[解決手段]半導体チップ21と、半導体チップ21の裏面に対向するダイパッド12と、Cu-Snを主成分とする金属間化合物19を半導体チップ21の裏面の周辺部とダイパッド12との間に配し、Snを主成分とするSn系はんだ18を半導体チップ21の裏面の中央部とダイパッド12との間に配し、半導体チップ21の裏面と対向するダイパッド12とを接合する接合部材17とを有している。」と記載され、半導体装置の技術が開示されている。
このように特許文献2には、Sn系はんだを用いていながら、半導体チップのクラックの発生を抑制する技術が示されている。
このように特許文献2には、Sn系はんだを用いていながら、半導体チップのクラックの発生を抑制する技術が示されている。
しかしながら、前記の特許文献1において、Pbフリー化に関する記載はない。
また、前記の特許文献2において、Pbフリー化に関連して、Sn系はんだを用い、かつ半導体チップのクラックを抑制する技術が示されている。しかしながら、半導体チップとダイパッドとの接合の際に、その間にAg層とSn系はんだを積層し、かつ、積層したその両側にCu-Snを主成分とする金属間化合物を設けるという煩雑な工程を要するという課題(問題)がある。
また、前記の特許文献2において、Pbフリー化に関連して、Sn系はんだを用い、かつ半導体チップのクラックを抑制する技術が示されている。しかしながら、半導体チップとダイパッドとの接合の際に、その間にAg層とSn系はんだを積層し、かつ、積層したその両側にCu-Snを主成分とする金属間化合物を設けるという煩雑な工程を要するという課題(問題)がある。
本発明は、前記した問題に鑑みて創案されたものであり、電子部品を小型パッケージ内に高密度に搭載する際に、簡単な工程で、Pbフリー化と、半導体チップのクラックの抑制を実現した半導体装置を提供することを課題(目的)とする。
前記の課題を解決して、本発明の目的を達成するために、以下のように構成した。
すなわち、本発明の半導体装置は、半導体チップと上部電極と下部電極を備え、前記半導体チップの上面に前記上部電極が鉛を含有しない接合材で接合され、前記半導体チップの下面に前記下部電極が鉛を含有しない接合材で接合され、前記上部電極の前記半導体チップとの接合部の端部は、前記半導体チップの端部よりも内側に位置し、前記下部電極は板状に形成され、前記下部電極の端部は、前記半導体チップの端部よりも外側に位置する、半導体装置であって、前記下部電極の板状の厚さが0.5mm以上であり、前記半導体装置を前記上部電極から前記下部電極方向に平面的に投影した外形が20mm以下であることを特徴とする。
すなわち、本発明の半導体装置は、半導体チップと上部電極と下部電極を備え、前記半導体チップの上面に前記上部電極が鉛を含有しない接合材で接合され、前記半導体チップの下面に前記下部電極が鉛を含有しない接合材で接合され、前記上部電極の前記半導体チップとの接合部の端部は、前記半導体チップの端部よりも内側に位置し、前記下部電極は板状に形成され、前記下部電極の端部は、前記半導体チップの端部よりも外側に位置する、半導体装置であって、前記下部電極の板状の厚さが0.5mm以上であり、前記半導体装置を前記上部電極から前記下部電極方向に平面的に投影した外形が20mm以下であることを特徴とする。
本発明によれば、電子部品を小型パッケージ内に高密度に搭載する際に、簡単な工程で、Pbフリー化と、半導体チップのクラックの抑制を実現した半導体装置を提供できる。
以下、本発明を実施するための形態(以下においては「実施形態」と表記する)を、適宜、図面を参照して説明する。
以下の説明において参照する図面は、実施形態を概略的に示したものであるため、各部材のスケールや間隔、位置関係などが誇張、あるいは部材の一部の図示が省略されている場合もある。
また、本発明は、ここで取り上げた実施形態に限定されることはなく、要旨を変更しない範囲で、適宜、組合せや改良が可能である。
以下の説明において参照する図面は、実施形態を概略的に示したものであるため、各部材のスケールや間隔、位置関係などが誇張、あるいは部材の一部の図示が省略されている場合もある。
また、本発明は、ここで取り上げた実施形態に限定されることはなく、要旨を変更しない範囲で、適宜、組合せや改良が可能である。
≪第1実施形態≫
本発明の第1実施形態に係る半導体装置の構成を、図1と図2を参照して説明する。
本発明の第1実施形態に係る半導体装置の構成を、図1と図2を参照して説明する。
<半導体装置の断面構造について>
図1は、本発明の第1実施形態に係る半導体装置100の断面構造の一例を模式的に示す図である。
図1において、半導体装置100は、ベース電極9、リード電極10、内部パッケージ12を備えて構成される。
内部パッケージ12は、半導体チップ1、コンデンサ2、制御回路チップ(制御回路)3、チップ上部電極(上部電極)4、チップ下部電極(下部電極)7,7Bを備えている。
図1は、本発明の第1実施形態に係る半導体装置100の断面構造の一例を模式的に示す図である。
図1において、半導体装置100は、ベース電極9、リード電極10、内部パッケージ12を備えて構成される。
内部パッケージ12は、半導体チップ1、コンデンサ2、制御回路チップ(制御回路)3、チップ上部電極(上部電極)4、チップ下部電極(下部電極)7,7Bを備えている。
半導体チップ1は、半導体素子、例えばMOSFET(Metal Oxide Semiconductor Field-Effect Transistor)を備えて構成されている。
半導体チップ1の上部(紙面視)には、チップ上部電極4が配置され、半導体チップ1の下部(紙面視)にはチップ下部電極7が配置されている。半導体チップ1とチップ上部電極4との間、および半導体チップ1とチップ下部電極7との間は、それぞれPbフリー材であるチップ用接合材(接合材、はんだ)5で接合されている。
また、内部パッケージ12、あるいはチップ下部電極7とベース電極9との間は、電極間用接合材11で接続されている。
また、チップ上部電極4は、電極間用接合材11を介してリード電極10に接続されている。
このような電気的な接続によって、半導体チップ1を備える半導体装置100は、ベース電極9とリード電極10との間に、例えば、整流素子としての機能を有する。
半導体チップ1の上部(紙面視)には、チップ上部電極4が配置され、半導体チップ1の下部(紙面視)にはチップ下部電極7が配置されている。半導体チップ1とチップ上部電極4との間、および半導体チップ1とチップ下部電極7との間は、それぞれPbフリー材であるチップ用接合材(接合材、はんだ)5で接合されている。
また、内部パッケージ12、あるいはチップ下部電極7とベース電極9との間は、電極間用接合材11で接続されている。
また、チップ上部電極4は、電極間用接合材11を介してリード電極10に接続されている。
このような電気的な接続によって、半導体チップ1を備える半導体装置100は、ベース電極9とリード電極10との間に、例えば、整流素子としての機能を有する。
制御回路チップ(制御回路)3とコンデンサ2は、チップ下部電極7Bの上に配置されている。コンデンサ2は、制御回路チップ3の回路素子に電源を供給するように接続されている。チップ下部電極7Bとチップ下部電極7の厚さは同じである。
また、チップ下部電極7Bの一端の電極から、半導体チップ1の上部に設けられた端子電極に、ワイヤ(ボンディングワイヤ)6で接続されている。
半導体チップ1は、例えば、整流素子として用いられる。制御回路チップ3の制御信号が、ワイヤ6を介して半導体チップ1に伝達されて、半導体チップ1の整流素子としての整流特性を制御する。
前記したように、半導体チップ1がMOSFETで構成されている場合には、制御回路チップ3の制御信号で、半導体チップ1のMOSFETのゲート電極の電位を制御することで、MOSFETを駆動して整流動作させる。
また、チップ下部電極7Bの一端の電極から、半導体チップ1の上部に設けられた端子電極に、ワイヤ(ボンディングワイヤ)6で接続されている。
半導体チップ1は、例えば、整流素子として用いられる。制御回路チップ3の制御信号が、ワイヤ6を介して半導体チップ1に伝達されて、半導体チップ1の整流素子としての整流特性を制御する。
前記したように、半導体チップ1がMOSFETで構成されている場合には、制御回路チップ3の制御信号で、半導体チップ1のMOSFETのゲート電極の電位を制御することで、MOSFETを駆動して整流動作させる。
内部パッケージ12において、半導体チップ1、コンデンサ2、制御回路チップ3、チップ上部電極4、チップ下部電極7,7B、チップ用接合材5、ワイヤ6は、電気的な絶縁のため、および配置の安定化のために、樹脂8Aで封止される。
内部パッケージ12は、紙面視で下側をベース電極9の上に配置され、上側をリード電極10で抑えられている。前記したように、内部パッケージ12とベース電極9の間、および内部パッケージ12とリード電極10の間は、電極間用接合材11で接合される。
また、ベース電極9の上側と、内部パッケージ12と、リードの上方を除くリード電極10は、樹脂8Bで樹脂封止(モールド)される。
また、ベース電極9の上側と、内部パッケージ12と、リードの上方を除くリード電極10は、樹脂8Bで樹脂封止(モールド)される。
なお、チップ上部電極4、チップ下部電極7,7B、ベース電極9、リード電極10の材質としては、電気伝導性と熱伝導性に優れた銅や銅合金が望ましい。
また、第2実施形態として、詳細を図5A、図5Bを参照して後記するが、図1に示した第1実施形態の半導体装置100は、穴の開いた部材に圧入されて使用される可能性がある。その際に、ベース電極9には締付力や押圧力が作用する。そのため、ベース電極9の材質としては、銅とジルコニウムの合金等、高強度な材質が望ましい。
また、第2実施形態として、詳細を図5A、図5Bを参照して後記するが、図1に示した第1実施形態の半導体装置100は、穴の開いた部材に圧入されて使用される可能性がある。その際に、ベース電極9には締付力や押圧力が作用する。そのため、ベース電極9の材質としては、銅とジルコニウムの合金等、高強度な材質が望ましい。
また、図1において、半導体装置100の外形寸法Dは、搭載スペースが限定される場合に備えて、小型化が必要とされることがある。そのため、外形寸法Dは、通常20mm以下に設定される。なお、半導体装置100は、リード電極10のある上面から見るとほぼ円形である。
また、半導体装置100の高さ方向に関しても、同様に搭載スペースの制約がある場合に対応するために、半導体装置100の各部材は、それぞれの性能、信頼性(クラックの抑制を含む)、および放熱性等を十分に確保できる範囲で、極力、薄型に設計される。
このように、図1における半導体装置100は、主として、外形寸法Dが20mm以下の小型の半導体装置を対象として説明している。
また、半導体装置100の高さ方向に関しても、同様に搭載スペースの制約がある場合に対応するために、半導体装置100の各部材は、それぞれの性能、信頼性(クラックの抑制を含む)、および放熱性等を十分に確保できる範囲で、極力、薄型に設計される。
このように、図1における半導体装置100は、主として、外形寸法Dが20mm以下の小型の半導体装置を対象として説明している。
<半導体チップ、チップ上部電極、チップ下部電極の近傍の断面構造>
図2は、本発明の第1実施形態に係る半導体装置100における半導体チップ1、チップ上部電極4、チップ用接合材5、チップ下部電極7の近傍の断面構造の一例を模式的に示す図である。
図2に示すように、半導体装置100の製造工程のうち、半導体チップ1の接合工程では、下からチップ下部電極7、チップ用接合材5、半導体チップ1、チップ用接合材5、チップ上部電極4を順に積層する。
これらを積層した次に、リフロー等で加熱、冷却し、前記の部材を接合する。
図2は、本発明の第1実施形態に係る半導体装置100における半導体チップ1、チップ上部電極4、チップ用接合材5、チップ下部電極7の近傍の断面構造の一例を模式的に示す図である。
図2に示すように、半導体装置100の製造工程のうち、半導体チップ1の接合工程では、下からチップ下部電極7、チップ用接合材5、半導体チップ1、チップ用接合材5、チップ上部電極4を順に積層する。
これらを積層した次に、リフロー等で加熱、冷却し、前記の部材を接合する。
図2において、チップの端の領域であるチップ接合端部13の領域について説明する。
図2のチップ接合端部13の領域においては、チップ上部電極4の接合部の端部は、半導体チップ1の端部よりも内側にある。この内側にある領域を、適宜、非接合領域(半導体チップ上部電極非接合領域)16と呼称する。
また、チップ下部電極7は板状であって、チップ下部電極7の端部は、半導体チップ1の端部よりも外側にある。
図2のチップ接合端部13の領域においては、チップ上部電極4の接合部の端部は、半導体チップ1の端部よりも内側にある。この内側にある領域を、適宜、非接合領域(半導体チップ上部電極非接合領域)16と呼称する。
また、チップ下部電極7は板状であって、チップ下部電極7の端部は、半導体チップ1の端部よりも外側にある。
チップ用接合材5の材質は、Pb(鉛)を含有しないPbフリー材である。代表的なものは、Sn(錫)を主成分とするSn系はんだ(Sn系半田)である。
Sn系はんだには、添加元素としてAg(銀)、Cu(銅)、およびSb(アンチモン)等の単数、または複数の成分が添加されて含まれていても構わない。
Sn系はんだ以外のPbフリー材としては、CuやAg等の微小粒子を含むペースト材を焼結する焼結接合や導電性接着剤が挙げられる。
Sn系はんだには、添加元素としてAg(銀)、Cu(銅)、およびSb(アンチモン)等の単数、または複数の成分が添加されて含まれていても構わない。
Sn系はんだ以外のPbフリー材としては、CuやAg等の微小粒子を含むペースト材を焼結する焼結接合や導電性接着剤が挙げられる。
半導体チップ1は、例えば、ダイオード等の整流素子や、MOSFET、IGBT(Insulated Gate Bipolar Transistor)等のトランジスタ素子を備えて構成される。
トランジスタ素子で構成される場合は、同一の半導体チップ1の中において、整流素子以外に、制御回路と、コンデンサ等の機能も内包された構成であってもよい。その場合、コンデンサ2、制御回路チップ3、チップ下部電極7B、ワイヤ6は半導体チップ1内に内包されているため、省略可能である。
半導体チップ1や制御回路チップ(3:図1)を構成する主な材質は、Si(シリコン、ケイ素)、SiC(シリコンカーバイド)、GaN(窒化ガリウム)等である。
トランジスタ素子で構成される場合は、同一の半導体チップ1の中において、整流素子以外に、制御回路と、コンデンサ等の機能も内包された構成であってもよい。その場合、コンデンサ2、制御回路チップ3、チップ下部電極7B、ワイヤ6は半導体チップ1内に内包されているため、省略可能である。
半導体チップ1や制御回路チップ(3:図1)を構成する主な材質は、Si(シリコン、ケイ素)、SiC(シリコンカーバイド)、GaN(窒化ガリウム)等である。
半導体チップ1がダイオード等の整流素子として構成される場合には、半導体チップ1の上下面で正負の極性が異なり、上面側には表面保護膜が形成される。そのため、半導体チップ1の上面には、チップ上部電極4が接続されない非接合領域16(図2)が存在する。
また、半導体チップ1がトランジスタ素子を備えて構成される場合には、例えば、MOSFETではソース、IGBTではエミッタと呼ばれる片面側に、表面保護膜が形成される。また、半導体チップ1の上面には、ゲート電極などの制御用の電極が形成される。そのため、半導体チップ1の上面には、チップ上部電極4が接続されない非接合領域16が存在する。
このように、半導体チップ1の上面には、非接合領域16が存在する。そのため、チップ上部電極4の外形寸法は、半導体チップ1の外形寸法よりも小さい。
一方、半導体チップ1の下面には、通常は非接合領域を設ける必要はないため、半導体チップ1の下面の全面を、チップ下部電極7に接合する。そのため、チップ下部電極7の外形寸法は、半導体チップ1の外形寸法よりも大きい。
また、チップ下部電極7の厚さTは、0.5mm以上である。図3、図4を参照して後記する理由から、チップ下部電極7の厚さTを0.5mm以上とすることが、本発明における構成の大きな特徴である。
また、チップ下部電極7の厚さTは、0.5mm以上である。図3、図4を参照して後記する理由から、チップ下部電極7の厚さTを0.5mm以上とすることが、本発明における構成の大きな特徴である。
なお、小型化の観点だけに着目した場合には、チップ下部電極7の厚さTは、可能な限り薄型であることが望ましい。
また、一般的な熱応力は、熱変形量の異なる部材同士が拘束されることで発生する応力である。したがって、拘束力の低減のために、関連する各部材を薄型化して低剛性化する場合が多い。
そのため、従来においては、チップ下部電極7の厚さTは、0.1~0.2mm程度の薄肉にするのが一般的だった。
しかしながら、小型の半導体装置において、Pbフリー化のために応力低減を図る場合の特有の効果として、チップ下部電極7の厚さTを0.5mm以上とすることが有効であることを、本願の発明者は見出した。次に、その理由、背景について、図3、図4を参照して説明する。
また、一般的な熱応力は、熱変形量の異なる部材同士が拘束されることで発生する応力である。したがって、拘束力の低減のために、関連する各部材を薄型化して低剛性化する場合が多い。
そのため、従来においては、チップ下部電極7の厚さTは、0.1~0.2mm程度の薄肉にするのが一般的だった。
しかしながら、小型の半導体装置において、Pbフリー化のために応力低減を図る場合の特有の効果として、チップ下部電極7の厚さTを0.5mm以上とすることが有効であることを、本願の発明者は見出した。次に、その理由、背景について、図3、図4を参照して説明する。
<接合工程の冷却時の変形について>
図3は、図2で示したチップ接合端部13において、チップ下部電極7の厚さTが0.5mm未満の薄型だった場合の接合工程の冷却時の変形の一例を示す図である。
図3において、チップ上部電極4とチップ下部電極7との間に、半導体チップ1とチップ用接合材5が設けられており、接合工程の冷却によって、半導体チップ1やチップ下部電極7が変形している様子を示している。
図3は、図2で示したチップ接合端部13において、チップ下部電極7の厚さTが0.5mm未満の薄型だった場合の接合工程の冷却時の変形の一例を示す図である。
図3において、チップ上部電極4とチップ下部電極7との間に、半導体チップ1とチップ用接合材5が設けられており、接合工程の冷却によって、半導体チップ1やチップ下部電極7が変形している様子を示している。
半導体チップ1は、例えばSi(珪素、ケイ素)で構成する場合、Siの線膨張係数が約3ppm/Kである。
それに対して、チップ上部電極4とチップ下部電極7は、例えばCuの場合、線膨張係数が約17ppm/Kであって、Siよりも大きい。
そのため、前記した接合工程で、接合材の融点以上の高温に加熱する際に、線膨張係数の大きいチップ上部電極4とチップ下部電極7の方が、半導体チップ1よりも大きく熱膨張する。
その後、冷却して、チップ用接合材5の凝固が進むと、それぞれの部材が接合された状態で、熱収縮する。
この熱収縮の際に、チップ上部電極4とチップ下部電極7の熱収縮量の方が、半導体チップ1の熱収縮量よりも大きいために、熱応力および反り変形が生じる。
それに対して、チップ上部電極4とチップ下部電極7は、例えばCuの場合、線膨張係数が約17ppm/Kであって、Siよりも大きい。
そのため、前記した接合工程で、接合材の融点以上の高温に加熱する際に、線膨張係数の大きいチップ上部電極4とチップ下部電極7の方が、半導体チップ1よりも大きく熱膨張する。
その後、冷却して、チップ用接合材5の凝固が進むと、それぞれの部材が接合された状態で、熱収縮する。
この熱収縮の際に、チップ上部電極4とチップ下部電極7の熱収縮量の方が、半導体チップ1の熱収縮量よりも大きいために、熱応力および反り変形が生じる。
この変形について、半導体チップ1の上下両面が電極に接合されている領域14(図3)と、半導体チップ1の下面側のみが電極に接合されている領域15(図3)との2つの領域に分けてそれぞれの変形、および影響について考える。
《領域14について》
半導体チップ1の上下両面が電極に接合されている領域14(半導体チップ上下両部電極接合領域)では、チップ上部電極4とチップ下部電極7のうち、厚く剛性の高い方の熱収縮の影響を受けやすい。
そのため、例えばチップ上部電極4の方がチップ下部電極7よりも厚い場合は、下面側の凸の反り変形をする。
しかし、領域14は、半導体チップ1の上下両面が電極に接合されているため、領域15と比較すると上下の非対称性は小さく、反り変形は小さい。
半導体チップ1の上下両面が電極に接合されている領域14(半導体チップ上下両部電極接合領域)では、チップ上部電極4とチップ下部電極7のうち、厚く剛性の高い方の熱収縮の影響を受けやすい。
そのため、例えばチップ上部電極4の方がチップ下部電極7よりも厚い場合は、下面側の凸の反り変形をする。
しかし、領域14は、半導体チップ1の上下両面が電極に接合されているため、領域15と比較すると上下の非対称性は小さく、反り変形は小さい。
《領域15について》
一方、領域15(半導体チップ下部電極接合領域)では、半導体チップ1の上面側には電極が接合されていないため、チップ下部電極7の熱収縮の影響によって、上面側に凸の比較的大きな反り変形が発生する。
製品の外形が20mmを上回るような大型の電子部品の場合には、製品サイズに応じて各部材も厚肉になり、十分に高剛性であるため、反り変形が顕在化しにくい。
しかし、製品の外形が20mm以下の小型の半導体装置では、前記した事情から、チップ下部電極7が通常において、薄肉に設計されるため、特有の現象として顕著な反り変形が生じる。
一方、領域15(半導体チップ下部電極接合領域)では、半導体チップ1の上面側には電極が接合されていないため、チップ下部電極7の熱収縮の影響によって、上面側に凸の比較的大きな反り変形が発生する。
製品の外形が20mmを上回るような大型の電子部品の場合には、製品サイズに応じて各部材も厚肉になり、十分に高剛性であるため、反り変形が顕在化しにくい。
しかし、製品の外形が20mm以下の小型の半導体装置では、前記した事情から、チップ下部電極7が通常において、薄肉に設計されるため、特有の現象として顕著な反り変形が生じる。
この変形の際に、半導体チップ1に作用する応力としては、半導体チップ1とチップ下部電極7の横方向の熱収縮量の差に起因する剪断力と、反り変形に起因する曲げ応力との2つの応力が大きく影響する。
反り変形が顕著な小型(例えば製品の外形が20mm以下)の半導体装置においては、チップ下部電極7を厚型化して高剛性化することが、応力を低減するために有効な手段となる。
反り変形が顕著な小型(例えば製品の外形が20mm以下)の半導体装置においては、チップ下部電極7を厚型化して高剛性化することが、応力を低減するために有効な手段となる。
<有限要素法による応力解析>
チップ下部電極7の厚型化による半導体チップ1の応力低減効果を検証するために、有限要素法による応力解析を実施した結果の例を、図4を参照して説明する。
なお、解析モデルは、図2に示した構成とし、解析モデル全体にリフロー時の冷却を模擬した温度変化を与えた。
また、チップ用接合材5の材質は、Pb系はんだとSn系はんだとの2条件とした。
また、Pbフリー接合材であるSn系はんだを使用した条件において、チップ下部電極7の厚さTを変化させた場合の半導体チップ1に発生する最大主応力である応力σを評価した。
チップ下部電極7の厚型化による半導体チップ1の応力低減効果を検証するために、有限要素法による応力解析を実施した結果の例を、図4を参照して説明する。
なお、解析モデルは、図2に示した構成とし、解析モデル全体にリフロー時の冷却を模擬した温度変化を与えた。
また、チップ用接合材5の材質は、Pb系はんだとSn系はんだとの2条件とした。
また、Pbフリー接合材であるSn系はんだを使用した条件において、チップ下部電極7の厚さTを変化させた場合の半導体チップ1に発生する最大主応力である応力σを評価した。
図4は、半導体チップ1の応力低減効果を検証するために、有限要素法による応力解析を実施した結果の一例を示す図である。
図4において、横軸はチップ下部電極7の厚さTであり、単位は[mm]である。縦軸は半導体チップ1の応力σであり、単位は単位法の[p.u.]である。
また、チップ用接合材5の材質としてPb系はんだ、およびSn系はんだを選択した。
図4において、符号「A」で示した点は、チップ用接合材5の材質としてPb系はんだを用いており、このときの半導体チップ1の応力σを基準とするために、単位法における基準値の1[p.u.]としている。なお、符号「A」で示した点においては、チップ下部電極7の厚さTが0.15mmの場合である。
図4において、横軸はチップ下部電極7の厚さTであり、単位は[mm]である。縦軸は半導体チップ1の応力σであり、単位は単位法の[p.u.]である。
また、チップ用接合材5の材質としてPb系はんだ、およびSn系はんだを選択した。
図4において、符号「A」で示した点は、チップ用接合材5の材質としてPb系はんだを用いており、このときの半導体チップ1の応力σを基準とするために、単位法における基準値の1[p.u.]としている。なお、符号「A」で示した点においては、チップ下部電極7の厚さTが0.15mmの場合である。
また、図4において、符号「B」で示した複数の測定点からなる特性線は、チップ下部電極7の厚さTをパラメータとしたときの半導体チップ1の応力σの変化を示している。応力σの基準は、前記したように、「A」における基準値の1[p.u.]である。
なお、以下において、Pb系はんだである符号「A」と、Sn系はんだである符号「B」を、それぞれ単に「A」と「B」と略記する。
なお、以下において、Pb系はんだである符号「A」と、Sn系はんだである符号「B」を、それぞれ単に「A」と「B」と略記する。
図4において、T=0.15mmの条件で「A」と「B」を比較する。なお、チップ下部電極7の厚さTの0.15mmは、製品の外形が20mm以下の小型の半導体装置の現行製品の代表的な寸法として選択している。
このT=0.15mmの条件で「A」と「B」の応力σを比較すると、「B」の方の応力が高く、1.4倍以上であることがわかる。この結果は、「B」が用いているPbフリー接合材が高剛性であるためである。なお、応力σが大きいと前記したように変形やクラックが起きやすい。
そのため、「B」の厚さTを、T<0.5mmの条件の下において、増加しても、「A」(T=0.15mm)よりも「B」(T<0.5mm)の方が、応力は高いままである。
このT=0.15mmの条件で「A」と「B」の応力σを比較すると、「B」の方の応力が高く、1.4倍以上であることがわかる。この結果は、「B」が用いているPbフリー接合材が高剛性であるためである。なお、応力σが大きいと前記したように変形やクラックが起きやすい。
そのため、「B」の厚さTを、T<0.5mmの条件の下において、増加しても、「A」(T=0.15mm)よりも「B」(T<0.5mm)の方が、応力は高いままである。
しかしながら、「B」の特性線にしたがって、「B」のチップ下部電極7の厚さTを厚型化すると、T≧0.5mmのときに、「B」の応力σは、「A」の応力σを下回る。
さらに、「B」をT=0.7mmまで厚くすると、「A」(T=0.15mm)における応力σよりも、「B」の方が応力σは下回る。つまり、反り変形に起因する曲げ応力が「B」の方が低くなる。
すなわち、Pbフリー接合材であるSn系はんだを使用した「B」においても、「B」の厚さTを「T≧0.5mm」とする、さらには図4に示したように、「T≧0.7mm」とすることによって、応力σは低減し、変形やクラックが軽減され、Pbフリー接合材の使用が実用的になることを示している。
さらに、「B」をT=0.7mmまで厚くすると、「A」(T=0.15mm)における応力σよりも、「B」の方が応力σは下回る。つまり、反り変形に起因する曲げ応力が「B」の方が低くなる。
すなわち、Pbフリー接合材であるSn系はんだを使用した「B」においても、「B」の厚さTを「T≧0.5mm」とする、さらには図4に示したように、「T≧0.7mm」とすることによって、応力σは低減し、変形やクラックが軽減され、Pbフリー接合材の使用が実用的になることを示している。
<第1実施形態の総括>
環境負荷を低減するためのPbフリー化にあたって、Pbフリー接合材として、Sn系はんだを選択した場合には、Pb系はんだよりも高弾性である。そのため、接合工程での温度変化により半導体チップに発生する応力が増加しやすい。よって、半導体チップに発生する応力を低減し、クラックの発生を抑制する必要がある。
本発明の第1実施形態においては、高密度化、小型化した半導体装置の特有の現象として、反り変形が顕著な小型(例えば製品の外形が20mm以下)の半導体装置においては、チップ下部電極7を厚型化することが、応力を低減するために有効な手段となる。
具体的には、チップ下部電極7の厚さTを「T≧0.5mm」、さらには「T≧0.7mm」とすることによって、Pbフリー接合材の使用が実用的になることを見出した。
なお、チップ下部電極7の厚さTを「T≧0.5mm」や「T≧0.7mm」に厚型化することは、製造工程において、一般的に、大きな負担とはならない。
環境負荷を低減するためのPbフリー化にあたって、Pbフリー接合材として、Sn系はんだを選択した場合には、Pb系はんだよりも高弾性である。そのため、接合工程での温度変化により半導体チップに発生する応力が増加しやすい。よって、半導体チップに発生する応力を低減し、クラックの発生を抑制する必要がある。
本発明の第1実施形態においては、高密度化、小型化した半導体装置の特有の現象として、反り変形が顕著な小型(例えば製品の外形が20mm以下)の半導体装置においては、チップ下部電極7を厚型化することが、応力を低減するために有効な手段となる。
具体的には、チップ下部電極7の厚さTを「T≧0.5mm」、さらには「T≧0.7mm」とすることによって、Pbフリー接合材の使用が実用的になることを見出した。
なお、チップ下部電極7の厚さTを「T≧0.5mm」や「T≧0.7mm」に厚型化することは、製造工程において、一般的に、大きな負担とはならない。
<第1実施形態の効果>
電子部品を小型パッケージ内に高密度に搭載する際に、チップ下部電極の厚さTを大きくするという簡単な工程で、Pbフリー化と、半導体チップのクラックの抑制を実現する半導体装置を提供できる効果がある。
電子部品を小型パッケージ内に高密度に搭載する際に、チップ下部電極の厚さTを大きくするという簡単な工程で、Pbフリー化と、半導体チップのクラックの抑制を実現する半導体装置を提供できる効果がある。
≪第2実施形態≫
本発明の第2実施形態に係る半導体装置の構成を、図5Aと図5Bを参照して説明する。
図5Aは、本発明の第2実施形態に係る半導体装置101とフィン(放熱フィン)91Fとの構造的な関係の一例を示す図である。
図5Aにおける半導体装置101は、図1における半導体装置100と部分的に形状の相違はあるが、基本的には同一の構成である。
すなわち、図5Aにおいて、半導体装置101は、ベース電極9、リード電極10、半導体チップ1、コンデンサ2、制御回路チップ3、チップ上部電極(上部電極)4、チップ下部電極(下部電極)7、チップ用接合材5、ワイヤ(ボンディングワイヤ)6、樹脂8、電極間用接合材11を備えている。
本発明の第2実施形態に係る半導体装置の構成を、図5Aと図5Bを参照して説明する。
図5Aは、本発明の第2実施形態に係る半導体装置101とフィン(放熱フィン)91Fとの構造的な関係の一例を示す図である。
図5Aにおける半導体装置101は、図1における半導体装置100と部分的に形状の相違はあるが、基本的には同一の構成である。
すなわち、図5Aにおいて、半導体装置101は、ベース電極9、リード電極10、半導体チップ1、コンデンサ2、制御回路チップ3、チップ上部電極(上部電極)4、チップ下部電極(下部電極)7、チップ用接合材5、ワイヤ(ボンディングワイヤ)6、樹脂8、電極間用接合材11を備えている。
これらの部品、部材は、形状の差はあっても概要としては、図1の半導体装置100の構成と対応しているので、事実上、重複する説明は、適宜、省略する。
なお、図5Aにおける絶縁膜(印刷で形成した絶縁膜)18は、制御回路チップ3の下部電極を、半導体装置101のチップ下部電極(下部電極)7と、選択的に切り離すためのものである。これによって、チップ下部電極(下部電極)7の役割をチップ下部電極(下部電極)7で兼用できるので、チップ下部電極(下部電極)7Bを不要としている。また、チップ用接合材51は、チップ用接合材5と同等のものである。
なお、図5Aにおける絶縁膜(印刷で形成した絶縁膜)18は、制御回路チップ3の下部電極を、半導体装置101のチップ下部電極(下部電極)7と、選択的に切り離すためのものである。これによって、チップ下部電極(下部電極)7の役割をチップ下部電極(下部電極)7で兼用できるので、チップ下部電極(下部電極)7Bを不要としている。また、チップ用接合材51は、チップ用接合材5と同等のものである。
図5Aにおいて、半導体装置101のベース電極9は、放熱、および固定のために設けられた外部部材であるフィン91Fの間(孔)に、圧入され、嵌合している。
なお、ベース電極9は、フィン91Fの間(孔)に圧入、嵌合(プレスフィット)しているので、この際の締め代によって発生する復元力により、接触、通電する。
したがって、ベース電極9をフィン91Fに固定する際に、例えば半田(はんだ)つけ等の作業を必要とせず、環境負荷の低減と製造コストの低減に寄与する。
また、この構造によって、半導体装置101は、固定されるとともに、半導体装置101で発生した熱が、フィン91Fに伝達され、放熱することにより、半導体装置101は、正常に動作する温度範囲を確保できる。
なお、ベース電極9は、フィン91Fの間(孔)に圧入、嵌合(プレスフィット)しているので、この際の締め代によって発生する復元力により、接触、通電する。
したがって、ベース電極9をフィン91Fに固定する際に、例えば半田(はんだ)つけ等の作業を必要とせず、環境負荷の低減と製造コストの低減に寄与する。
また、この構造によって、半導体装置101は、固定されるとともに、半導体装置101で発生した熱が、フィン91Fに伝達され、放熱することにより、半導体装置101は、正常に動作する温度範囲を確保できる。
図5Bは、外部部材としての馬蹄形のフィン(放熱フィン)91Fを上面(リード電極10からベース電極9に向かう方向)から見た構造の一例を示す図である。
図5Bにおいて、馬蹄形に構成された放熱用のフィン91Fには、複数の半導体装置101を圧入する孔(フィン空所部)9Hが設けられている。
図5Aにおいては、フィン91Fの間に、半導体装置101のベース電極9が挟まっているように表記したが、実際には、図5Bに示すように、一つの孔9Hに、一つの半導体装置101が圧入され、嵌合する。なお、半導体101に代えて、半導体装置100や、後述する半導体装置102を用いてもよい。
図5Bにおいて、馬蹄形に構成された放熱用のフィン91Fには、複数の半導体装置101を圧入する孔(フィン空所部)9Hが設けられている。
図5Aにおいては、フィン91Fの間に、半導体装置101のベース電極9が挟まっているように表記したが、実際には、図5Bに示すように、一つの孔9Hに、一つの半導体装置101が圧入され、嵌合する。なお、半導体101に代えて、半導体装置100や、後述する半導体装置102を用いてもよい。
図5Bに示すように、フィン91Fには、複数の孔(フィン空所部)9Hが設けられており、複数の半導体装置101が、それぞれの孔9Hに圧入される。
また、馬蹄形に構成された放熱用のフィン91Fは、例えば発電機であるオルタネータ(不図示)に備えられる。フィン91Fが、例えば馬蹄形の形状として示したのは、オルタネータに取り付けるのに適しているからである。
また、馬蹄形に構成された放熱用のフィン91Fは、例えば発電機であるオルタネータ(不図示)に備えられる。フィン91Fが、例えば馬蹄形の形状として示したのは、オルタネータに取り付けるのに適しているからである。
図5Aと図5Bに示したように、半導体装置101が、外部部材であるフィン91Fの孔9Hに圧入されるので、半導体装置101の形状、および構造は、外部部材の孔に圧入されることに適していることが必要である。
また、前記したように、半導体装置101のベース電極9が穴の開いた部材であるフィン91Fの孔(フィン空所部)9Hに嵌合するが、圧入時、ベース電極9には締付力や押圧力が作用する。よって、ベース電極9の材質としては、銅とジルコニウムの合金等、高強度な材質が望ましい。
また、前記したように、半導体装置101のベース電極9が穴の開いた部材であるフィン91Fの孔(フィン空所部)9Hに嵌合するが、圧入時、ベース電極9には締付力や押圧力が作用する。よって、ベース電極9の材質としては、銅とジルコニウムの合金等、高強度な材質が望ましい。
また、半導体装置101(100)の外形寸法Dは、前記したように、嵌合される穴の直径に応じて設計される。搭載スペースが限定され、小型化が必要とされるため、外形寸法Dは通常20mm以下である。
また、半導体装置101(100)の高さ方向に関しても、同様に搭載スペースの制約があるため、各部材は、それぞれの性能、信頼性(クラックの抑制を含む)、および放熱性等を十分に確保できる範囲で、極力薄型に設計される。
また、半導体装置101(100)の高さ方向に関しても、同様に搭載スペースの制約があるため、各部材は、それぞれの性能、信頼性(クラックの抑制を含む)、および放熱性等を十分に確保できる範囲で、極力薄型に設計される。
<第2実施形態の効果>
図5A、図5Bに示すように、半導体装置101のベース電極9をフィン91Fの間に圧入する構造としている。この構造によって、半導体装置101は、固定されるとともに、半導体装置101で発生した熱がフィン91Fに伝達して放熱し、正常に動作する温度範囲を確保できる効果がある。
図5A、図5Bに示すように、半導体装置101のベース電極9をフィン91Fの間に圧入する構造としている。この構造によって、半導体装置101は、固定されるとともに、半導体装置101で発生した熱がフィン91Fに伝達して放熱し、正常に動作する温度範囲を確保できる効果がある。
≪第3実施形態≫
本発明の第3実施形態に係る半導体装置の構成を、図6を参照して説明する。
図6は、本発明の第3実施形態に係る半導体装置102の断面構造の一例を模式的に示す図である。
図6においては、図1で示した内部パッケージ12に相当する回路部品を半導体チップ1Bに収納して構成したことである。
本発明の第3実施形態に係る半導体装置の構成を、図6を参照して説明する。
図6は、本発明の第3実施形態に係る半導体装置102の断面構造の一例を模式的に示す図である。
図6においては、図1で示した内部パッケージ12に相当する回路部品を半導体チップ1Bに収納して構成したことである。
すなわち、たとえば図1における半導体チップ1、制御回路チップ3、コンデンサ2等の回路要素を、図6においては、半導体チップ1Bの1チップで構成して、用いていることである。
また、図6における半導体装置102において、ベース電極9、リード電極(チップ上部電極(上部電極))10、半導体チップ1B、チップ下部電極(下部電極)7、樹脂8を備えている。なお、図6においては、リード電極は、チップ上部電極(上部電極)を兼ねている。
また、図6においても、チップ用接合材5を用いた接合工程(はんだ工程)は、Pbフリー材の、例えば、Sn系はんだを用いる。
また、チップ下部電極(下部電極)7の厚みは0.5mm以上、あるいは0.7mm以上とする。
また、半導体装置102の外形に相当するベース電極9の横方向の長さは、20mm以下とする。
また、図6における半導体装置102において、ベース電極9、リード電極(チップ上部電極(上部電極))10、半導体チップ1B、チップ下部電極(下部電極)7、樹脂8を備えている。なお、図6においては、リード電極は、チップ上部電極(上部電極)を兼ねている。
また、図6においても、チップ用接合材5を用いた接合工程(はんだ工程)は、Pbフリー材の、例えば、Sn系はんだを用いる。
また、チップ下部電極(下部電極)7の厚みは0.5mm以上、あるいは0.7mm以上とする。
また、半導体装置102の外形に相当するベース電極9の横方向の長さは、20mm以下とする。
図6においては、前記したように、たとえば図1における半導体チップ1、制御回路チップ3、コンデンサ2等の回路要素、および、ワイヤ(ボンディングワイヤ)6等の諸工程を、図6においては、半導体チップ1Bの1チップで構成したことによって、半導体装置102の構成が簡略化されたことにより、小型で、コストが低減された半導体装置が提供できる。
なお、半導体チップ1Bは、ダイオード等の整流素子であってもよい。
なお、半導体チップ1Bは、ダイオード等の整流素子であってもよい。
<第3実施形態の効果>
半導体装置102の構成が1チップの半導体チップとして簡略化されたことにより、Pbフリーで、小型で、コストが低減された半導体装置が提供できる。
半導体装置102の構成が1チップの半導体チップとして簡略化されたことにより、Pbフリーで、小型で、コストが低減された半導体装置が提供できる。
≪その他の実施形態と補足≫
なお、本発明は、以上に説明した実施形態に限定されるものでなく、さらに様々な変形例が含まれる。例えば、前記の実施形態は、本発明を分かりやすく説明するために、詳細に説明したものであり、必ずしも説明したすべての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成の一部で置き換えることが可能であり、さらに、ある実施形態の構成に他の実施形態の構成の一部または全部を加えることも可能である。
以下に、その他の実施形態や変形例、補足について、さらに説明する。
なお、本発明は、以上に説明した実施形態に限定されるものでなく、さらに様々な変形例が含まれる。例えば、前記の実施形態は、本発明を分かりやすく説明するために、詳細に説明したものであり、必ずしも説明したすべての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成の一部で置き換えることが可能であり、さらに、ある実施形態の構成に他の実施形態の構成の一部または全部を加えることも可能である。
以下に、その他の実施形態や変形例、補足について、さらに説明する。
《チップ用接合材》
第1実施形態において、チップ用接合材5として、Pbを含有しないPbフリー材の代表例として、「Sn系はんだ」を例示した。
しかし、Sn系はんだに限定されない。Sn以外の様々な金属も対象となりうる。
また、接合材として「はんだ」という形態を例示したが、「はんだ」という形態に限定されない。
例えば、有機材料と無機材料の混合物による接合材も対象となる可能性はある。
第1実施形態において、チップ用接合材5として、Pbを含有しないPbフリー材の代表例として、「Sn系はんだ」を例示した。
しかし、Sn系はんだに限定されない。Sn以外の様々な金属も対象となりうる。
また、接合材として「はんだ」という形態を例示したが、「はんだ」という形態に限定されない。
例えば、有機材料と無機材料の混合物による接合材も対象となる可能性はある。
《半導体チップ》
本発明の第1実施形態の説明において、半導体チップ1をMOSFETで構成された例で説明した。しかしMOSFETに限定されない。
例えば、前記したMOSFET、IGBT以外にも、スーパージャンクションMOSFET、パワーバイポーラトランジスタ、サイリスタ、その他の半導体素子で構成してもよい。
本発明の第1実施形態の説明において、半導体チップ1をMOSFETで構成された例で説明した。しかしMOSFETに限定されない。
例えば、前記したMOSFET、IGBT以外にも、スーパージャンクションMOSFET、パワーバイポーラトランジスタ、サイリスタ、その他の半導体素子で構成してもよい。
《半導体装置》
本発明の半導体装置について、図1、図5A、図6を参照して、3種の半導体装置の実施形態で説明した。本発明の半導体装置において、本質的なことは、半導体チップの上部電極と下部電極がPbフリーの接合材で接合されていること、上部電極の半導体チップとの接合部の端部は、半導体チップの端部よりも内側に位置し、下部電極の端部は、半導体チップの端部よりも外側に位置すること、下部電極の厚さが0.5mm以上であり、半導体装置の外形が20mm以下であることである。
すなわち、前記の図以外の構造の半導体装置においても上記した条件を満たす様々な半導体装置が有効である。
本発明の半導体装置について、図1、図5A、図6を参照して、3種の半導体装置の実施形態で説明した。本発明の半導体装置において、本質的なことは、半導体チップの上部電極と下部電極がPbフリーの接合材で接合されていること、上部電極の半導体チップとの接合部の端部は、半導体チップの端部よりも内側に位置し、下部電極の端部は、半導体チップの端部よりも外側に位置すること、下部電極の厚さが0.5mm以上であり、半導体装置の外形が20mm以下であることである。
すなわち、前記の図以外の構造の半導体装置においても上記した条件を満たす様々な半導体装置が有効である。
《フィン、放熱フィン》
図5A、図5Bで示したフィン91Fは、外部部材であって半導体装置101に含まれていないが、半導体装置101の動作に影響を与えるものとして、説明を付け加える。
図5Bにおいて、フィン91Fを馬蹄形の形状として説明をしたが、馬蹄形には限定されない。フィン91Fを、例えば、オルタネータに取り付ける場合に適している例として、馬蹄形を例にあげたが、オルタネータ以外の他の用途に用いる場合には、他の形状が相応しいことがある。
また、フィン91Fに設けた孔(フィン空所部)9Hの個数は、図5Bで例示した6個に限定されない。また、半導体装置101の外形が円形以外(例えば、六角形や楕円)となった場合には、その状況に応じて、他の形状をとることはある。
また、フィン(放熱フィン)を半導体装置(101)の一部分として設けることも可能である。
図5A、図5Bで示したフィン91Fは、外部部材であって半導体装置101に含まれていないが、半導体装置101の動作に影響を与えるものとして、説明を付け加える。
図5Bにおいて、フィン91Fを馬蹄形の形状として説明をしたが、馬蹄形には限定されない。フィン91Fを、例えば、オルタネータに取り付ける場合に適している例として、馬蹄形を例にあげたが、オルタネータ以外の他の用途に用いる場合には、他の形状が相応しいことがある。
また、フィン91Fに設けた孔(フィン空所部)9Hの個数は、図5Bで例示した6個に限定されない。また、半導体装置101の外形が円形以外(例えば、六角形や楕円)となった場合には、その状況に応じて、他の形状をとることはある。
また、フィン(放熱フィン)を半導体装置(101)の一部分として設けることも可能である。
1,1B 半導体チップ
2 コンデンサ
3 制御回路チップ(制御回路)
4 チップ上部電極(上部電極)
5,51 チップ用接合材(接合材、はんだ、半田)
6 ワイヤ(ボンディングワイヤ)
7,7B チップ下部電極(下部電極)
8,8A,8B 樹脂
9 ベース電極
9H 孔(フィン空所部)
91F フィン(放熱フィン)
10 リード電極
11 電極間用接合材
12 内部パッケージ
13 チップ接合端部
14 領域(半導体チップ上下両部電極接合領域)
15 領域(半導体チップ下部電極接合領域)
16 非接合領域(半導体チップ上部電極非接合領域)
100,101,102 半導体装置
2 コンデンサ
3 制御回路チップ(制御回路)
4 チップ上部電極(上部電極)
5,51 チップ用接合材(接合材、はんだ、半田)
6 ワイヤ(ボンディングワイヤ)
7,7B チップ下部電極(下部電極)
8,8A,8B 樹脂
9 ベース電極
9H 孔(フィン空所部)
91F フィン(放熱フィン)
10 リード電極
11 電極間用接合材
12 内部パッケージ
13 チップ接合端部
14 領域(半導体チップ上下両部電極接合領域)
15 領域(半導体チップ下部電極接合領域)
16 非接合領域(半導体チップ上部電極非接合領域)
100,101,102 半導体装置
Claims (10)
- 半導体チップと上部電極と下部電極を備え、
前記半導体チップの上面に前記上部電極が鉛を含有しない接合材で接合され、
前記半導体チップの下面に前記下部電極が鉛を含有しない接合材で接合され、
前記上部電極の前記半導体チップとの接合部の端部は、前記半導体チップの端部よりも内側に位置し、
前記下部電極は板状に形成され、前記下部電極の端部は、前記半導体チップの端部よりも外側に位置する、
半導体装置であって、
前記下部電極の板状の厚さが0.5mm以上であり、
前記半導体装置を前記上部電極から前記下部電極方向に平面的に投影した外形が20mm以下である、
ことを特徴とする半導体装置。 - 請求項1において、
前記下部電極の板状の厚さが0.7mm以上である、
ことを特徴とする半導体装置。 - 請求項1において、
前記接合材がSnを主成分とする半田である、
ことを特徴とする半導体装置。 - 請求項3において、
前記半田にAg、Cu、Sbの単数、または複数の成分が添加されている、
ことを特徴とする半導体装置。 - 請求項1において、
前記半導体チップがダイオード特性を有するように構成される、
ことを特徴とする半導体装置。 - 請求項1において、
前記半導体チップがMOSFETを有して構成される、
ことを特徴とする半導体装置。 - 請求項1において、
前記半導体チップがIGBTを有して構成される、
ことを特徴とする半導体装置。 - 請求項6または請求項7において、
前記半導体チップがSiまたはSiCを有して構成される、
ことを特徴とする半導体装置。 - 請求項6において、
前記半導体チップのMOSFETを駆動して整流動作される制御回路と、
前記制御回路に電源を供給するように接続されたコンデンサと、
を有する、
ことを特徴とする半導体装置。 - 請求項6または請求項9において、
前記半導体装置が、外部部材の孔に圧入される構造を有する、
ことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022036781A JP2023131815A (ja) | 2022-03-10 | 2022-03-10 | 半導体装置 |
Applications Claiming Priority (1)
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JP2023131815A true JP2023131815A (ja) | 2023-09-22 |
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JP2022036781A Pending JP2023131815A (ja) | 2022-03-10 | 2022-03-10 | 半導体装置 |
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Country | Link |
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-
2022
- 2022-03-10 JP JP2022036781A patent/JP2023131815A/ja active Pending
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