KR0174029B1 - 절연게이트형 반도체장치 및 그의 제조방법 - Google Patents

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야마자끼 순페이
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Abstract

개선된 특성을 갖지만 단순한 공정에 의해 얻어지는 역스태거형 박막 트랜지스터는 소스, 드레인 및 채널형성영역을 이온주입, 이온도핑, 또는 플라즈마이온의 도핑에 의해 선택적으로 도핑하고 나서 자외선, 가시광, 또는 근적외선을 단시간동안 조사함에 의한 급속 열어닐링을 실행함으로써 제조된다. 소스, 드레인 및 채널형성영역은 실제로 단일면내에 형성된다.

Description

절연게이트형 반도체장치 및 그의 제작방법
제1(a)도∼제1(d)도는 본 발명에 따른 TFT 제작방법을 나타내는 단면도.
제2(a)도∼제2(d)도는 종래기술에 따른 TFT 제작방법을 나타내는 단면도.
제3도는 실시예 1에 따른 TFT 제작방법의 공정순서를 나타내는 도표.
제4도는 실시예 2에 따른 TFT 제작방법의 공정순서를 나타내는 도표.
제5도는 종래기술에 따른 TFT 제작방법의 공정순서를 나타내는 도표.
제6도는 다른 종래기술에 따른 TFT 제작방법의 공정순서를 나타내는 도표.
제7(a)도 및 제7(b)도는 실시예 1에서의 온도설정례를 나타내는 그래프.
* 도면의 주요부분에 대한 부호의 설명
101 : 기판 102 : 게이트 전극
103 : 산화막 104 : 게이트 절연막
105 : 반도체영역 106 : 질화규소막
107 : 포토레지스트 108 : 불순물영역
109 : 채널형성영역 110 : 금속배선·전극
111 : 화소전극
본 발명은 MIS(Metal-Insulator-Semiconductor: 금속-절연체-반도체)형 반도체장치, 특히, MIS 트랜지스터 및 그의 제작방법에 관한 것이다. 특히, 본 발명은 절연기판상에 형성된 박막 형상의 MIS형 반도체장치, 특히, 박막트랜지스터(TFT)에 관한 것이다. 특히, 본 발명은 채널형성영역이 게이트 전극의 상측에 위치하는 이른바 역스태거형 구조를 가지는 MIS형 반도체장치에 관한 것이다. 본 발명은 절연기판상에 형성된 반도체 집적회로, 예를 들어, 액정표시장치에 사용되는 액티브 매트릭스형 회로나 이미지 센서의 구동회로 등에 관한 것이다.
최근, 절연기판상에 형성된 박막 형상의 MIS형 반도체장치를 포함하는 장치가 실제 사용되고 있다. 예를 들어, 액티스 매트릭스형 액정표시정치에서 그러한 장치를 볼 수 있다. 현재 시판되고 있는 액티브 매트릭스형 회로는 TFT를 이용한 것과, MIM 등의 다이오드를 이용한 것이 있다. 특히, 전자(前者)의 액티브 매트릭스형 회로는 고품위의 화상이 얻어지기 때문에 보다 활발히 제작되고 있다.
TFT를 이용한 액티브 매트릭스형 회로로서는, 다결정 규소 등의 다결정 반도체를 이용한 TFT와, 비정질 규소와 같은 비정질 반도체를 이용한 TFT(이후, 비정질 규소 TFT라 칭한다)이 알려져 있다. 그러나, 전자의 TFT는 제작공정상의 문제 때문에 대면적의 표시장치에는 적용될 수 없어, 대면적 표시장치에는, 350℃ 이하의 공정온도에서 제작될 수 있는 후자의 것이 주로 사용된다.
제2(a)도∼제2(d)도에는, 종래의 역스태거형 비정질 규소 TFT의 제작 공정이 나타내어져 있다. 기판(201)으로서는, 코닝 7059 유리와 같은 내열성의 무(無)알카리 유리가 이용된다. 비정질 규소 TFT의 최고 공정온도는 350℃ 정도이기 때문에, 이 온도에 잘 견딜 수 있는 재료가 사용되어야 한다. 특히, TFT를 액정 표시 패널에서 사용하는 경우에는, 열처리에 의해 기판이 변형되는 일이 없도록 충분히 높은 내열성과 높은 유리전이온도를 가지는 재로가 사용되어야 한다. 이 점에서 코닝 7059 유리는 유리전이온도가 600℃보다 약간 낮기 때문에 기판재료로서 적합하다.
또한, TFT의 동작을 안정되게 하기 위해서는, 나트륨과 같은 가동(可動)이온이 기판 중에 포함되어 있는 것은 바람직하지 않다. 코닝 7059 유리는 알칼리 이온의 농도가 충분히 낮기 때문에 문제가 없으나, 기판 중에 나트륨 이온과 같은 알칼리 이온이 다량 함유되어 있는 경우에는, 기판 중의 가동이온이 TFT로 침입하지 않도록 기판상에 질화규소, 산화알루미늄 등의 패시베이션막을 형성할 필요가 있다.
먼저, 알루미늄 또는 탄탈과 같은 도전성 재료로 기판상에 피막을 형성한 후, 마스크 ①을 사용하여 패터닝하는 것에 의해 게이트 전극(202)을 형성한다. 특히 게이트 전극·배선과 상부 배선과의 단락을 방지하기 위해서는, 이 게이트 전극의 표면에 산화막(203)을 형성하여 두면 좋다. 산화막의 형성방법으로서는, 양극산화법이 주로 사용된다. 그 경우, 산화막은 전해용액중에서 게이트 전극(202)에 정(正)의 전압을 인가하여 게이트 전극의 표면을 산화시킴으로써 형성된다.
그후, 게이트 절연막(204)이 형성된다. 이 게이트 절연막으로서는, 일반적으로 질화규소가 사용되지만, 그것에 한정되지 않고, 산화규소이어도 좋고, 또는 질소와 산소가 임의의 비율로 포함된 규화물이어도 좋다. 또한, 게이트 절연막은 단층막이어도 좋고, 다층막이어도 좋다. 게이트 절연막으로서 질화규소가 사용되는 경우에는, 예를 들어, 플라즈마 CVD법이 이용될 수 있다. 플라즈마 CVD법을 사용한 경우에는, 공정온도가 350℃ 정도로 되고, 이것은 본 공정의 최고온도가 된다. 이렇게 하여 얻어진 구조를 제2(a)도에 나타내었다.
그후, 비정질 규소막을 형성한다. 비정질 규소막이 플라즈마 CVD법에 의해 성막되는 경우에는, 기판을 250∼300℃의 온도로 가열한다. 이 막의 두께는 가능한 한 얇은 것이 바람직하고, 통상은, 10∼100nm, 바람직하게는, 10∼30nm의 두께로 된다. 그리고, 마스크 ②를 사용하여 비정질 규소막을 패터닝하여, 비정질 규소영역(205)을 형성한다. 이 비정질 규소영역(205)은 후의 공정에서 TFT의 채널형성영역을 제공한다. 여기까지의 상태를 제2(b)도에 나타내었다.
다음에, 전체 표면상에 질화규소막을 형성하고, 마스크 ③을 사용하여 질화규소막을 패터닝하여 에칭 스톱퍼(206)를 제공한다. 이 에칭 스톱퍼는 후의 공정에서 잘못하여 채널형성영역의 비정질 규소영역(205)을 에칭하는 것을 방지하기 위해 제공되는데, 왜냐하면, 비정질 규소영역(205)이 상기한 바와 같이 10∼100nm의 두께로 얇기 때문이다. 또한, 에칭 스톱퍼 아래의 비정질 규소영역은 채널형성영역으로서 기능하기 때문에, 에칭 스톱퍼는 가능한 한 게이트 전극에 겹치도록 설계된다. 그러나, 통상의 마스크 맞춤에서는 어느 정도의 어긋남이 발생하기 때문에, 에칭 스톱퍼는 게이트 전극에 충분히 겹치도록(즉, 게이트 전극보다도 작게 되도록) 패터닝 된다.
그후, N형 또는 P형 도전형의 규소피막을 형성한다. 통상의 비정질 규소 TFT는 N채널형으로 된다. 이 규소피막은 비정질 규소에서는 도전율이 불충분하게 낮기 때문에, 미결정(微結晶) 상태의 규소막이 대신 사용된다. N형 도전형의 미결정 규소막은 플라즈마 CVD법에 의해 350℃ 이하의 온도에서 제작될 수 있다. 그러나, 여전히, 저항이 충분히 낮지 않기 때문에, N형의 미결정 규소막은 200nm 이상의 두께로 형성할 필요가 있다. P형의 미결정 규소막은 저항이 현저하게 크기 때문에 그대로는 사용될 수 없고, 따라서, P채널형 TFT를 비정질 규소로 제작하는 것이 곤란하다.
그후, 이렇게 하여 형성된 규소막을 마스크 ④를 사용하여 패터닝하여, N형의 미결정 규소영역(207)을 형성한다. 여기까지의 상태를 제2(c)도에 나타내었다.
그러나, 제2(c)도의 구조는, N형의 미결정 규소막이 에칭 스톱퍼상에 접합하여 있기 때문에, TFT로서 기능할 수 없다. 따라서, 이 접합을 분단시킬 필요가 있다. 그래서, 마스크 ⑤를 사용하여 이것을 분단시켜, 홈(208)을 형성한다. 만일 에칭 스톱퍼가 비정질 규소막상에 제공되어 있지 않으면, 잘못하여 하지(下地)의 비정질 규소영역(205)까지도 에칭해 버릴 염려가 있는데, 그 이유는 미결정 규소영역(207)의 두께가 그 아래의 비정질 규소영역보다 수 배 내지 수 십배 또는 그 이상 두껍기 때문이다.
그후, 공지의 방법에 의해, 마스크 ⑥ 및 ⑦을 사용하여 배선(209) 및 화소전극(210)을 형성하였다. 이 상태를 제2(d)도에 나타내었다.
그러나, 이상의 방법에서는, 7매에 이르는 다수의 마스크가 사용되기 때문에, 생산수율이 저하될 수 있다. 그래서, 이하에 나타내는 바와 같이 마스크의 수를 감소시키는 방법도 제안되었다. 먼저, 기판상에 제 1 마스크를 사용하여 게이트 전극부를 패터닝하고, 그후, 절연막을 형성한 다음, 비정질 규소막꽈 질화규소막(후에 에칭 스톱퍼가 된다)을 연속적으로 형성한다. 그리고, 뒷면으로부터 노광(露光)함으로써, 게이트 전극부를 마스크로 하여 질화규소막만을 선택적으로 에칭하여 에칭 스톱퍼를 자기정합적으로 형성한다. 그리고, 그 위에 미결정 규소막을 형성한 후, 채널 상방의 홈(제2도의 영역(208)에 대응)을 포함하는 TFT 영역을 형성한다. 그 다음, 제 3 및 제 4 마스크를 사용하여 배선 및 전극을 형성한다. 최종적으로는, 제2(d)도에 나타낸 것과 동등한 구조가 얻어진다. 이렇게 하여, 자기정합공정을 충분히 이용함으로써 적은 수의 마스크, 즉, 3매의 마스크를 사용하여 완전한 구조가 얻어질 수 있다.
이렇게 하여 형성된 TFT는, 도면에서 보여지는 바와 같이, 매우 심한 요철을 가진다. 이것은 주로, 게이트 전극부(게이트 전극의 산화막(203)을 포함한다)와, 에칭 스톱퍼 및 미결정 규소영역에 기인하는 것이다. 더 구체적으로는, 예를 들어, 게이트 전극부의 두께를 300nm, 에칭 스톱퍼의 두께를 200nm, 미결정 규소영역(207)의 두께를 300nm로 하면, 기판상에는 800nm만큼 높은 요철이 생기는 것으로 된다.
예를 들어, 액정 표시패널의 액티브 매트릭스형 회로로서 TFT를 사용하는 경우에는, 셀(cell)의 두께는 일반적으로 5∼6μm이고, 0.1μm 이하의 정밀도내에서 그 두께가 제어된다. 그러한 조건에서, 1μm 높이에 이르는 요철은 셀 두께의 균일성을 크게 손상시킨다.
두께 균일성에 영향을 끼치는 요인은 쉽게 제거될 수 없다. 예를 들어, 미결정 규소막을 얇게 형성하면, 소스 및 드레인의 저항이 역으로 높게 되어, 장치의 특성이 저하한다.
한편, 에칭 스톱퍼가 얇으면, 미결정 규소영역을 에칭하는 공정 중에 잘못하여 그 아래의 비정질 규소영역까지 에칭해 버릴 가능성이 있고, 그러한 경우, 생산수율이 저하한다.
본 발명은 상기한 종래의 문제점을 감안하여 된 것으로, 본 발명의 목적들 중 하나는 반도체장치 제작공정을 간략화하는데 있다. 예를 들어, 마스크의 수를 종래의 방법보다도 감소시킴으로써 생산수율을 향상시킨다. 또는, 성막공정의 수를 감소시킴으로써 처리량(스루풋)을 향상시켜, 비용을 절감시키는 것을 목적으로 한다.
본 발명의 다른 목적은, 보다 평탄화 된 표면을 가지는 TFT와 같은 반도체장치를 제공하는데 있다. 평탄한 표면을 가지는 TFT는 그것을 액정 표시패널에 사용하는데 있어서의 문제를 해결할 뿐만 아니라, 다른 응용에 있어서의 중요한 기술적 문제를 해결한다. 평탄화 된 구조를 가지는 TFT는 종래의 TFT에서는 응용이 곤란하였던 새로운 응용분야에도 적용될 수 있다.
본 발명의 또 다른 목적은 TFT의 특성을 향상시키는데 있다. 제2도에 나타내어진 TFT에서는, 소스/드레인영역의 시트(sheet) 저항이 높아, TFT의 특성에 악영향을 끼친다. 더구나, 소스/드레인영역과 채널형성영역은 상이한 재료로 형성되어 있기 때문에, 그들 영역 사이의 접합 상태가 매우 불량하다. 또한, 채널형성영역을 성막한 후에 연속적으로 소스/드레인영역을 형성하는 것이 불가능하다. 그래서, 이상적으로는, 반도체 집적회로의 MOS 트랜지스터에서와 같이 동일 면내의 단일 막에 의해 소스/드레인영역과 채널형성영역을 형성하여 이들 영역 사이의 접합을 개선하는 것이 특성개선에 필요하다.
상기한 문제점들을 해결하기 위해 본 발명은, 에칭 스톱퍼를 사용하지 않고 TFT를 제작하는 새로운 방법 및 그 방법에 의해 제작된 TFT를 제공한다. 즉, 미결정 영역(소스/드레인)의 저항을 충분히 저하시키고, 그의 두께를 얇게 한다. 더욱이, 본 발명에서는, 종래와 같이 채널형성영역이 되는 비정질 규소영역(막)의 형성단계와, 소스/드레인영역이 되는 미결정 규소영역(막)의 형성단계와 같은 2단계의 공정 대신에, 단일의 규소막을 형성한 다음, 이 규소막의 어떤 부분에는 소스/드레인영역을 그리고 다른 부분에는 채널형성영역을 따로따로 형성한다.
처리량의 향상을 위해서는, 성막공정을 적게 하는 것이 가장 중요한 과제이다. 성막공정은 성막에 시간을 요할 뿐만 아니라, 성막실내의 세정에도 같은 정도의 시간을 요하여, 극히 청정한 환경이 요구되는 현대의 반도체공정에 있어서는, 성막실을 세정하는 사이에 성막을 행하는 것이 현재의 실정이다. 따라서, 두꺼운 막을 형성하기보다는 얇은 피막을 형성하는 것과, 다층의 피막을 형성하기보다는 단층의 피막을 형성하는 것이 처리량을 향상시키는데 필요함을 알 수 있다. 그 의미에서, 성막공정을 삭감하는 것이 바람직하다.
본 발명의 일 실시형태에 따른 TFT는, 게이트 전극을 덮도록 게이트 절연막이 형성되고, 그 위에 반도체막이 형성되어 있고, 그 반도체막 중 게이트 전극 위의 부분은 채널형성영역으로 기능하도록 실질적으로 진성의 비정질 반도체로 만들어지고, 그 반도체막의 다른 부분은 N형 또는 P형이고, 채널형성영역의 비정질 반도체보다 질서성이 높은 소스/드레인영역으로 기능하는 역스태거형 TFT이다. N형 또는 P형 반도체는 라만 산란 스펙트럼의 피크에 의해 관찰할 때 질서성을 나타내는 결정성 반도체이다. 또한, 채널형성영역으로서 기능하는 부분은 비정질, 세미아모르퍼스, 미결정, 다결정이거나, 또는 그들의 중간상태를 취할 수 있다. 오프 전류를 억제하고자 하는 경우에는, 비정질 반도체를 사용하는 것이 바람직하다. 한편, 소스/드레인으로서 기능하는 영역은 충분히 낮은 저항을 가지는 결정성 규소로 만들어진다. 또한, 이 영역은 결정성으로 되어 있고, 레이저광 또는 레이저광과 동등한 4∼0.5μm 파장의 강광(强光), 즉, 자외광, 가시광, 또는 근적외광을 그 영역에 단시간 조사(照射)하는 것에 의해 그의 결정구조가 개선된다. 이 영역은 도입된 불순물에 따라 자외광, 가시광 또는 근적외광의 조사에 의해 P형 또는 N형이 된다.
상기한 구성은 단일의 반도체막에 의해 실현될 수 있어, 상기한 공정은 대량생산에 적당한 것을 알 수 있다. 또한, 본 발명에서는, 종래의 공정과 달리 두꺼운 미결정 규소막이 형성되지 않기 때문에, TFT의 표면 요철이 감소될 수 있다. 물론, 본 발명은, 불순물영역, 예를 들어, 채널형성영역과 소스/드레인영역을 단일의 반도체층에 형성하는 것을 항상 요하지 않고, 이 불순물영역은, 비용과 특성을 고려하고, 소자의 특성을 더욱 향상시키기기 위해 2개 이상의 반도체층을 포함하는 다층구조를 취할 수도 있음은 당연하다. 그러나, 그 경우도, 소스/드레인영역과 채널형성영역은 실질적으로 동일 층내에 존재하는 것이 필요하다.
본 발명의 다른 실시형태에 따른 TFT는 채널형성영역의 상부에 에칭 스톱퍼를 가지고 있지 않은 것을 특징으로 한다. 에칭 스톱퍼가 존재하는 것은 TFT의 표면 요철의 중요한 요인이다.
본 발명에 따른 TFT는 제1(a)도∼제1(d)도에 개략적으로 나타낸 공정에 의헤 제작될 수 있으나, 이것에만 한정되는 것은 아니고, 필요한 변경이 가해질 수 있다. 제1(a)도에 나타낸 바와 같이, 내열성의 무알칼리 유리(예를 들어, 코닝 7059 유리)로 될 절연기판(101)상에 게이트 전극(102)이 마스크 ①을 사용하여 패터닝되어 형성된다. 필요한 경우, 게이트 전극의 표면에 산화막(103)을 형성하여, 절연성을 높일 수도 있다. 그후, 전페 표면상에 게이트 절연막(104)을 형성하여, 제1(a)도에 나타낸 바와 같은 구조를 얻는다.
다음에, 비정질, 세미아모르퍼스, 미결정, 다결정, 또는 그들의 중간상태의 규소 박막을 형성하고, 마스크 ②를 사용하여 패터닝을 행하여, 반도체영역(105)을 형성한다. 실제로는, 성막온도와 오프전류(리크 전류)를 고려하여 비정질 규소막을 형성하는 경우가 많지만, 그렇게 하여 얻어진 비정질 규소막에 레이저 어닐 등의 저온결정화 공정을 추가로 행하여, 다결정 또는 세미아모르퍼스 규소막을 형성할 수도 있다. 다결정 또는 세미아모르퍼스 규소를 사용한 경우에는, 전계이동도가 커지지만, 오프 전류도 커지기 때문에, 액정 표시패널의 액티브 매트릭스형 회로에는 적당하지 않다.
이어서, 자외광, 가시광, 또는 근적외광에 대하여 마스크재(材)가 되는 피막, 예를 들어, 규소가 많은 질화규소막을 바람직하게는 50nm 이상의 두께로 형성하고, 이것을 마스크 ③을 사용하여 패터닝한다. 이때, 질화규소막상에 포토레지스트를 잔존시켜도 좋다. 즉, 제1(c)도에서, 106이 질화규소이고, 107이 포토레지스터이다. 후의 이온 주입공정을 상정(想定)하여, 포토레지스트의 두께는 100nm 이상, 바람직하게는 500nm 이상으로 한다.
이 상태에서, 이온 주입 또는 이온 도핑, 또는 플라즈마화한 이온의 도핑 등의 방법에 의해 반도체영역(105)에 불순물을 선택적으로 주입한다. 그리하여, 불순물영역(108)이 형성된다. 그러나, 이 불순물 주입에 의해 반도체막의 결정성이 매우 크게 손상되어, 반도체로서는 기능하지 않게 된다. 그래서, 자외광, 가시광, 근적외광, 또는 레이저광을 상방으로부터 그 손상된 막에 단시간 조사함으로써 결정화(즉, 램프 어닐, 급속 열어닐(RTA))을 행한다. 이 공정에 의해, 반도체의 질서성이 회복되어, 불순물 도입 전의 상태보다도 질서성이 양호한 상태가 얻어진다. 이 램프 어닐 공정에서는, 사용되는 광의 조사시간, 피조사물의 온도 및 분위기를 적당히 제어함으로써, 극히 단결정 상태에 가까운 다결정 상태로부터 세미아모르퍼스 상태까지 다양한 상태의 규소를 형성할 수 있다. 램프 어닐 공정에 의해 얻어진 규소의 결정성이, 라만 산란 분광법에 의해 결정 규소에 특유한 산란 피크를 조사함으로써 확인될 수 있다.
구체적으로, 자외광 영역으로부터 가시광까지 그리고 추가로는 근적외광 영역까지에 이르는 광, 바람직하게는, 예를 들어, 4∼0.5μm의 파장을 가지는 광(예를 들어, 1.3μm의 파장에 피크를 가지는 적외광)을 10∼1000초 정도의 비교적 짧은 시간 조사함으로써, 규소막의 결정성이 개선될 수 있다. 그러한 광은 N형 또는 P형 반도체에 조사될 수 있다. 이 공정에서 사용되는 광의 파장은 규소막에 흡수되지만, 유리기판에서는 실질적으로 흡수되지 않는 것이 바람직하다. 또는, 규소막의 결정성을 개선하기 위해 레이저광이 규소막에 조사될 수도 있다.
가시광 영역의 파장을 가지는 광, 특히 0.5μm 미만의 단파장을 가지는 광은 진성 또는 실질적으로 진성인 비정질 규소에 의해 쉽게 흡수될 수 있으나, 보다 장파장의 광에서는 진성 또는 실질적으로 진성인 비정질 규소의 흡수율이 저하한다. 한편, 0.5∼4μm 파장을 가지는 광은 불순물이 도핑된 비정질 규소막에 의해 효과적으로 흡수되지만, 유리기판에는 거의 흡수되지 않는다. 따라서 0.5∼4μm 파장의 광을 사용하면, TFT의 불순물 도핑 영역만을 효과적으로 가열할 수 있다. 또한, 램프 어닐에 있어서는, 광을 상방이나 기판측 중 어느 한쪽으로부터 조사하여도 좋고, 양측으로부터 조사하여도 좋다는 것은 말할 필요도 없다.
이러한 열처리에 있어서는, 규소막과 기판 사이의 열팽창율의 차이 또는 기판/규소막의 계면과 규수목 표면 사이의 온도 차이 등에 기인하여 규소막이 기판으로부터 종종 박리(剝離)된다. 특히, 이러한 박리는, 막의 면적이 기판의 전체 표면에 걸쳐 큰 경우에 현저하다. 그러나, 본 발명에 있어서는, 막이 충분히 작은 면적의 다수의 부분들로 분단되어 있기 때문에, 막의 박리 등을 방지할 수 있다. 또한, 기판의 전체 표면이 규소막을 통해 가열되는 일이 없기 때문에, 기판이 열적으로 수축하는 것이 충분히 억제될 수 있다. 또한, 열처리에 있어서, 램프 어닐에 의한 기판 등에 대한 열적 영향을 최소로 억제하기 위해서는, 램프 어닐 시간을 가능한 한 짧게 하는 것이 바람직하다.
게이트 전극은 램프 어닐 공정에 견디는 재료로 만들어져야 한다. 따라서, 탄탈 및 티탄과 같은 고융점의 금속이 바람직하다. 또한, 알루미늄은, 고온에서 쉽게 변형되지만, 충분한 두께의 양극산화막으로 피복되어 있는 경우에는 단시간의 어닐에는 견딘다.
본 발명자의 식견에 의하면, 램프 어닐 공정에 있어서는, 시료를 250∼500℃ 정도로 가열하면 불순물의 활성화가 시료 내부에까지 진행하여, 불순물 농도도 충분히 크게 할 수 있었다. 채널형성영역의 규소를 비정질 상태로 유지하는데는 너무 높은 온도가 바람직하지 않고, 또한, 유리기판에도 제약이 가해지므로, 시료를 250∼350℃ 정도의 온도에 유지하는 것이 바람직하다.
이와 같이 도핑을 행한 후, 질화규소막(106)과 포토레지스트(017)을 제거한다. 질화규소막(106)은 그대로 잔존시킬 수도 있다. 그후, 공지의 방법으로 마스크 ④ 및 마스크 ⑤를 사용하여 금속배선·전극(110)과 ITO 화소전극(111)을 형성한다. 이상의 공정에 필요한 마스크의 수는 합계하여 5매이지만, 종래와 같이 게이트 전극의 뒷면으로부터의 노광기술을 이용한 자기정합법을 사용함으로써 4매로 감소될 수 있다. 구체적으로는, 게이트 전극과 반도체영역의 형성에 각각 1매의 마스크가 필요하고, 화소전극과 배선·전극을 형성하는데 2매의 마스크가 필요하다. 질화규소막(106)은 게이트 전극을 마스크로 하여 배면 노광을 행함으로써 패터닝될 수 있다.
제1(d)도로부터 명백한 바와 같이, 본 발명에 따른 TFT는 종래의 TFT에 비하여 표면 요철이 적다. 이것은, 전체 TFT의 요철의 주된 요인이 게이트 전극부의 요철뿐이기 때문이다. 반도체영역(105)의 두께는 매우 얇고, 종래의 TFT에서와 같이 10∼100nm이기 때문에, 요철에는 큰 기여를 하지 않는다.
상기한 바와 같이, 본 발명은, 반도체영역, 즉, 소스/드레인영역이 충분한 높은 불순물 농도와 좋은 결정성을 가지기 때문에, 그 영역이 매우 얇게 제공될 수 있다는 것을 특징으로 한다. 이것은, 본 발명에에서는 램프 어닐 공정이 이용되기 때문에 달성된다. 또한, 종래기술의 공정에서 필수불가결한 에칭 스톱퍼가 본 발명의 공정에서는 생략될 수 있다. 또한, 본 발명에서 따른 공정에서 사용되는 마스크제가 TFT 완성 후에 남겨질 필요가 없기 때문에, 본 발명의 TFT에서는 요철이 현저하게 감소될 수 있다.
종래의 TFT와는 달리, 본 발명에서는, 채널형성영역과 소스/드레인영역이 동일 막에 의해 구성되어 있기 때문에, 이들 영역 사이의 접합이 양호하여, 전계이동도, 서브드레시홀드(sub-dhreshold) 특성치, 리크 전류와 같은 TFT 특성이 향상된다. 소스 및 드레인에 도입된 불순물은 자외광, 가시광 또는 근적외과을 조사함으로써 활성화될 수 있다.
이하에, 실시예에 의거하여 본 발명을 더욱 상세하게 설명한다.
[실시예 1]
제3도의 공정도에 나타낸 공정에 따라 TFT를 제작하였다. 제1(a)도∼제1(d)도는, 본 발명의 일 실시형태에 따른 TFT 제작방법에 있어서 금속배선·전극(110)의 형성공정까지의 제작공정을 개략단면도로 나타낸다. ITO 화소전극(11)을 형성하는 공정은 제3도에 포함되지 않았다. 게이트 전극은 탄탈이고, 그 게이트 전극의 표면에는, 공정 5에서 두께 200nm 정도의 양극산화막을 형성하여 절연성을 향상시켰다. 그 양극산화막은 게이트 전극을 구성하는 재료의 산화물로 되어있다. 불순물 도핑수단으로서는, 이온 도핑법이 사용되었다. 26개 공정으로 이루어진 전체 공정에서 사용된 마스크의 수는 합계 4매이었다.
제3도∼제6도에서, 스퍼터, PCVD,RIE는 각각, 스퍼터링 성막법, 플라즈마 CVD법, 반응성 이온 에칭법을 의미한다. 막 두께와 재료로서 사용된 가스 등의 조건을 콜론(:) 기회 뒤에 나타내었다.
본 실시예에 대응하는 종래기술의 제작공정이 제2(a)도∼제2(d)도에 단면도로 그리고 제5도에 공정도로 나타내어져 있다. 이 공정에서 사용된 마스크의 수는 합계 6매이고, 전체 공정은 29개 공정으로 이루어진다. 따라서, 본 발명에 따른 공정이 종래기술의 공정에 비하여 단축된다는 것을 알 수 있다.
이하, 제1(a)도∼제1(d)도의 단면도와 제3도의 공정도에 따라 본 실시예를 상세히 설명한다. 기판으로서는 코닝 7059 유리를 사용하였다. 그 기판(101)을 세정하고(공정 1), 그 위에 스퍼터링법에 의해 탄탈막을 200nm의 두께로 형성하였다(공정 2). 그후 탄탈막을 마스크 ①을 사용하여 패터닝하고(공정 3), 5% 질산과 인산의 혼합산으로 에칭하여(공정 4), 탄탈 게이트전극(102)을 형성하였다. 그 다음, 게이트 전극에 전류를 인가하여 양극산화를 행하고, 최대로 120V까지 전압을 올려, 양극산화막(103)을 200nm의 두께로 형성하였다(공정 5). 양극산화공정의 상세한 것에 관해서는, 일본국 특허출원 평3-237100호 및 평3-238713호에 기술되어 있기 때문에, 여기서는 상세히 설명하지 않는다.
그후, 레지스트를 제거(박리)하고(공정 6), 게이트 절연막으로서 두께 200nm의 질화규소막(104)을 플라즈마 CVD법에 의해 형성하였다(공정 7). 이때의 기판온도는 300℃로 하였다. 그리고, 기판을 세정한 후(공정 8), 플라즈마 CVD법에 의해 두께 30nm의 비정질 규소막을 성막하였다(공정 9). 이때의 기판온도는 300℃로 하였다.
그리고, 마스크 ②를 사용하여 비정질 규소막을 패터닝하고(공정 10), 그 비정질 규소막을 CF4를 반응가스로 하는 반응성 이온 에칭법에 의해 에칭하여(공정 11), 반도체영역(105)을 형성하였다. 잔존한 레지스트를 제거하고(공정 12), 기판을 세정하였다(공정 13).
그후, 두께 200nm의 질화규소막을 플라즈마 CVD법에 의해 형성하였다(공정 14). 이때의 기판온도는 300℃로 하였다. 그 다음, 마스크 ③에 의해 질화규소막을 패터닝하고(공정 15), 그 질화규소막을 버퍼 불산(弗酸)(버퍼 플루오르화 수소산)으로 에칭하여(공정 16), 질화규소 마스크(106)을 형성하였다. 그 질화규소 마스크상에는 대략 500nm 두께의 레지스트(107)가 잔존하였다.
이어서, 이온 도핑법에 의해 10 keV의 가속에너지로 인 이온을 3×1015cm-2의 도즈량으로 도입하여(공정 17), 불순물영역(108)을 형성하였다. 그후, 기판을 제정하고(공정 18), 잔존한 레지스트를 제거하였다(공정 19).
그후, 할로겐 텅스텐 램프를 이용하여 램프 어닐을 행하고(공정 20), 질화규소 마스크(106)를 버퍼 불산으로 에칭하여 제거하였다(공정21). 램프 어닐공정(공정 20)에서, 자외광, 가시광, 또는 근적외광의 강도는 모니터의 단결정 규소 웨이퍼상의 온도가 800∼1300℃, 대표적으로는, 900∼1200℃ 범위내에 있도록 조정한다. 더 구체적으로는, 규소 웨이퍼내에 매립된 열전쌍의 온도를 모니터하고, 그렇게 하여 얻어진 신호를 적외선의 광원으로 피드백하였다. 이때의 온도 상승 및 하강을 제7(a)도 또는 제7(b)도에 나타낸 그림에 따라 행하였다. 승온시의 가열속도는 50∼200℃/초의 범위에서 일정하였다. 온도 하강은 자연냉각으로 행하고, 따라서, 냉각속도는 20∼100℃/초이었다.
제7(a)도는 가열단계 a, 유지단계 b 및 냉각단계 c를 포함하는 일반적인 온도 사이클을 나타낸다. 그러나, 이 경우에는, 시료가 실온으로부터 약 1000℃의 고온까지, 그 다음, 고온상태로부터 실온까지 급격히 가열 및 냉각되기 때문에, 가열 및 냉각단계가 규소막 및 기판에 끼치는 영향이 커서, 규소막의 박리 가능성도 높다.
이 문제를 해결하기 위해서는, 제7(b)도에 나타내어진 바와 같이, 유지단계 e 전 또는 후에 예비가열단계 d 또는 후가열단계 f를 두어, 기판이나 막에 큰 영향을 주지 않는 200∼250℃의 온도에 기판을 유지시키는 것이 바람직하다. 또한, 이 램프 어닐은 H2분위기중에서 행해졌다. H2분위기에 0.1∼10%의 염화수소, 다른 할로겐화 수소, 또는, 불소, 염소 또는 취소의 화합물을 혼입하여도 좋다. 그후, 기판을 세정하였다(공정 22).
그후, 스퍼터링법에 의해 알루미늄막을 400nm의 두께로 형성하고(공정 23), 마스크 ④를 사용하여 알루미늄 배선을 패터닝하였다(공정 24). 그 다음, 혼합산에 의해 알루미늄막을 에칭하여(공정 25), 알루미늄 배선(100)을 형성하였다. 그리고, 잔존한 레지스터를 제거하였다(공정 26). 최후로, 1기압의 수소분위기에서 350℃, 30분의 어닐을 행하였다.
특히 본 실시예에서는, 자외광, 가시광 또는 근적외광을 이용한 램프 어닐 공정에서 형성된 댕글링 결합(dangling bond)을, 그후의 공정에서, 수소분위기에서 250∼400℃로 가열하는 것에 의해 중화시키는 것이 중요하다. 이상의 공정에 의해, N 채널형 TFT가 완성되었다.
[실시예 2]
제4도의 공정도에 나타낸 제작공정에 따라 TFT가 제작되었다. 본 실시예의 제작공정은, 본 실시예에서는 뒷면으로부터의 노광기술이 이용된 것을 제외하고는 제1(a)도∼제1(d)도에 나타낸 것과 본질적으로 동일하다. 실시예 1의 경우와 마찬가지로, 제4도는 금속배선·전극(110) 형성공정까지를 나타낸다. 게이트전극은 알루미늄이고, 이 게이트 전극의 표면에는, 공정5에서 약 200nm 두께의 양극산화막을 형성하여, 절연성을 향상시켰다. 질화규소 마스크의 형성에는 뒷면으로부터의 노광기술을 이용하였고, 불순물 도입에는 이온 도핑법을 이용하였다. 본 공정에서 사용된 마스크의 수는 뒷면노광기술을 이용함으로써 3매로 삭감되었다. 전체 공정은 26개 공정으로 이루어져 있다.
본 실시예에 대응하는 종래기술의 공정이 제 6도에 나타내어져 있는데, 여기서는, 사용된 마스크의 수는 3매이고, 전체 공정은 23개 공정으로 이루어져 있다. 제4도에 나타낸 본 실시예에 따른 공정에서는 전체 공정수가 증가되지만, 처리량(스루풋)을 제한하는 성막공정의 수는 5개 공정으로, 제6도에 나타낸 종래기술의 6개 공정보다도 적어, 실제로는, 생산성이 향상된다.
이하, 제4도 및 제1(a)도∼제1(d)도에 의거하여 본 실시예를 상세히 설명한다. 기판으로서는 코닝 7059 유리를 사용하였다. 이 기판(101)을 세정하고(공정 1), 그 위에 스퍼터링법에 의해 알루미늄막을 400nm의 두께로 형성하였다(공정 2). 그후, 그 알루미늄막을 마스크 ①을 사용하여 패터닝하고(공정 3), 5%의 질산과 인산의 혼합산으로 에칭하여(공정 4), 게이트 전극(102)을 형성하였다. 그 다음, 그 게이트 전극에 전류를 인가하여 양극산화를 행하고, 최대로 120V까지 전압을 올려, 양극산화막(103)을 200nm의 두께로 형성하였다(공정 5).
그후, 레지스트를 제거하고(공정 6), 게이트 절연막으로서 질화규소막(104)을 플라즈마 CVD법에 의해 200nm의 두께로 형성하였다(공정 7). 이때의 기판온도는 300℃로 하였다. 그리고, 기판을 세정(공정 8)한 후, 플라즈마 CVD법에 의해 두께 30nm의 비정질 규소막을 형성하였다(공정 9). 이때의 기판온도는 300℃로 하였다.
그 다음, 마스크 ②를 사용하여 비정질 규소 반도체영역을 패터닝하고(공정 10), 그 비정질 규소막을 CF4가스를 반응가스로 하는 반응성 이온 에칭법에 의해 에칭하여(공정 11), 반도체영역(105)을 형성하였다. 잔존한 레지스트를 제거하고(공정 12), 기판을 세정하였다(공정 13).
그후, 두께 200nm의 질화규소막을 플라즈마 CVD법에 의해 형성하였다(공정 14). 이때의 기판 온도는 300℃로 하였다. 그 다음, 레지스트를 도포한 상태에서 기판의 뒷면으로부터 노광하고, 게이트 전극을 마스크로 하여 자기정합적으로 질화규소 마스크를 패터닝하고(공정 15), 질화규소막을 버퍼 불산으로 에칭하여(공정 16), 질화규소 마스크(106)를 형성하였다. 질화규소 마스크상에는 약 500nm 두께의 레지스트(107)가 잔존하였다.
이어서, 이온 도핑법에 의해 10 keV의 가속에너지로 인 이온을 2×1015cm-2의 도즈량으로 도입하여(공정 17), 불순물영역(108)을 형성하였다. 그후, 기판을 세정하고(공정 18), 잔존한 레지스트를 제거하였다(공정 19).
그후, 할로겐 텅스텐 램프에 의해 어닐을 행하고(공정 20), 질화규소 마스크(106)를 버퍼 불산으로 에칭하여 제거하였다(공정21). 램프 어닐의 조건은 실시예 1과 같게 하였다. 그후, 기판을 세정하였다(공정 22).
그후, 알루미늄막을 스퍼터링법에 의해 400nm의 두께로 형성하고(공정 23), 마스크 ④를 사용하여 알루미늄 배선을 패터닝하고(공정 24), 알루미늄막을 혼합산으로 추가로 에칭하여(공정 25), 알루미늄 배선·전극(110)을 형성하였다. 그리고, 잔존한 레지스트를 제거하였다(공정 26). 최후로, 1기압의 수소분위기에서 350℃, 30분의 어닐을 행하였다. 이상의 공정에 의해, N 채널형 TFT가 제작되었다.
상기한 바와 같이, 본 발명은 공정의 간략화에 특징이 있을 뿐만 아니라, 소스/드레인영역의 시트저항이 작기 때문에, 스레시홀드 전압이 낮고 고속동작이 가능한 고품질의 TFT를 제공할 수 있다. 따라서, 본 발명은 산업상 유익한 발명이다.

Claims (19)

  1. 절연기판상에 제공된 역스태거형의 MIS형 반도체장치의 절연게이트형 반도체장치로서, 실질적으로 진성인 비정질 반도체로 된 채널형성영역과; 상기 비정길 반도체보다 질서성이 높은 N형 또는 P형 반도체로 된 소스 및 드레인영역을 포함하고, 여기서, 상기 N형 또는 P형 반도체에는 자외광, 가시광 또는 근적외광이 조사된 것을 특징으로 하는 절연게이트형 반도체장치.
  2. 제 1항에 있어서, 게이트 전극을 구성하는 재료의 산화물로 이루어진 절연물로 피복된 게이트 전극을 추가로 포함하는 것을 특징으로 하는 절연게이트형 반도체장치.
  3. 제 2항에 있어서, 상기 게이트 전극이 탄탈을 포함하는 것을 특징으로 하는 절연게이트형 반도체장치.
  4. 제 1항에 있어서, 상기 채널형성영역과 상기 소스 및 드레인영역이 단일의 반도체막에 제공된 것을 특징으로 하는 절연게이트형 반도체.
  5. 제 1항에 있어서, 상기 채널형성영역과 상기 소스 및 드레인영역이 2개 이상의 반도체층으로 제공된 것을 특징으로 하는 절연게이트형 반도체장치.
  6. 제 2항에 있어서, 상기 게이트 전극을 구성하는 재료의 산화물로 이루어진 상기 절연물이 양극산화물인 것을 특징으로 하는 절연게이트형 반도체장치.
  7. 기판상에 게이트 전극을 형성하는 공정; 상기 게이트 전극상에 게이트 절연막을 형성하는 공정; 상기 게이트 절연막상에 비정질 또는 다결정 반도체막을 형성하는 공정, 상기 반도체막상에 마스크재를 제공하는 공정; 상기 마스크재를 마스크로 하여 상기 반도체막내에 불순물을 도입하는 공정; 및 상기 반도체막에 자외광, 가시광 또는 근적외광을 조사함으로써 상기 반도체막에 질서성을 부여하는 공정을 포함하는 것을 특징으로 하는 절연게이트형 반도체장치 제작방법.
  8. 제 7항에 있어서, 소스영역, 드레인영역 및 채널형성영역이 상기 반도체막내에 형성되는 것을 특징으로 하는 절연게이트형 반도체장치 제작방법.
  9. 제 7항에 있어서, 상기 자외광, 상기 가시광 또는 상기 근적외광이 상기 반도체막에 의해 흡수되는 것을 특징으로 하는 절연게이트형 반도체장치 제작방법.
  10. 제 7항에 있어서, 상기 자외광, 상기 가시광 또는 상기 근적외광의 조사에 0.5∼4μm의 파장이 이용되는 것을 특징으로 하는 절연게이트형 반도체장치 제작방법
  11. 제 7항에 있어서, 상기 광조사시에 상기 기판이 250∼500℃의 온도로 가열되는 것을 특징으로 하는 절연게이트형 반도체장치 제작방법.
  12. 기판상에 게이트 전극을 형성하는 공정; 상기 게이트 전극상에 게이트 절연막을 형성하는 공정; 상기 게이트 절연막상에 비정질 또는 다결정 반도체막을 형성하는 공정; 상기 반도체막상에 마스크재를 제공하는 공정; 상기 마스크재를 마스크로 하여 상기 반도체막 내에 불순물을 도입하는 공정; 및 상기 반도체막의 적어도 일부에 자외광, 가시광 또는 근적외광을 조사함으로써 상기 반도체막의 적어도 일부를 상기 도입된 불순물에 따라 P형 또는 N형의 도전형으로 변성시키는 공정을 포함하는 것을 특징으로 하는 절연게이트형 반도체 제작방법.
  13. 제 12항에 있어서, 소스영역, 드레인영역 및 채널형성영역이 상기 반도체막 내에 형성되는 것을 특징으로 하는 절연게이트형 반도체장치 제작방법.
  14. 제 12항에 있어서, 상기 자외광, 상기 가시광 또는 상기 근적외광이 상기 반도체막에 의해 흡수되는 것을 특징으로 하는 절연게이트형 반도체장치 제작방법.
  15. 제 12항에 있어서, 상기 자외광, 상기 가시광 또는 상기 근적외광의 조사에 0.5∼4μm의 파장이 이용되는 것을 특징으로 하는 절연게이트형 반도체장치 제작방법.
  16. 제 12항에 있어서, 상기 광조사시에 상기 기판이 250∼500℃의 온도로 가열되는 것을 특징으로 하는 절연게이트형 반도체장치 제작방법.
  17. 기판상에 게이트 전극을 형성하는 공정; 상기 게이트 전극상에 게이트 절연층을 형성하는 공정, 상기 게이트 절연층을 사이에 두고 상기 게이트 전극위에 반도체막을 형성하는 공정; 상기 반도체막의 일부에 불순물을 도입함으로써 상기 반도체막에 소스 및 드레인영역을 형성하는 공정; 및 상기 도입된 불순물을 활성화시키기 위해 자외광, 가시광 또는 근적외관을 조사하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  18. 절연기판상에 제공된 역스태거형의 MIS형 반도체장치의 절연게이트형 절연게이트형 반도체장치로서, 실질적으로 진성인 비정질 반도체로 된 채널형성영역과, 상기 비정질 반도체보다 질서성이 높은 N형 반도체로 된 소스 및 드레인영역을 포함하고, 여기서, 상기 채널형성영역과 상기 소스 및 드레인 영역이 단일의 반도체막에 제공되고, 상기 N형 또는 P형 반도체에 자외광, 가시광 또는 근적외광이 조사된 것을 특징으로 하는 절연게이트형 반도체 장치.
  19. 절연기판상에 제공된 역스태거형의 MIS형 반도체장치의 절연게이트형 반도체장치로서, 실질적으로 진성인 비정질 반도체로 된 채널형성영역과; 상기 비정질 반도체보다 질서성이 높은 N형 또는 P형 반도체로 된 소스 및 드레인영역을 포함하고, 여기서, 4∼0.5μm의 파장을 가지는 광이 상기 N형 또는 P형 반도체에 조사된 것을 특징으로 하는 절연게이트형 반도체장치.
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