JPH08506445A - 同期読取りチャネル - Google Patents

Abstract

(57)【要約】 デジタル利得制御（３２）と、タイミング回復（３４）と、シーケンス検出（４０）と、ＲＬＬ（１，７）エンコード（４８）及びＲＬＬ（１，７）デコード（２８）と、チャネル計測（４６）とを備えた単一チップ集積回路デジタル部分を有する同期読取りチャネルを開示している。集積回路はセンタ・サンプリングとサイド・サンプリングとの双方を行うことができ、多くのパルス成形と回復パラメータの高度のプログラム性を有し、シーケンス検出（４０）を用いたデータをデコードする能力を備えている。これらの特徴は、誤差許容マーク検出（２６）と同期マークが消失したときにデータを記録する能力とともにデータ回復の可能性を最大にする多くの再試行及び回復戦術をとることができる。

Description

【発明の詳細な説明】 同期読取りチャネル 背景技術 ディジタル情報の記憶および送信で、ユーザ・データのビットまたは記号は実 際には、応答が基本的にアナログのものである物理媒体または物理機構を介して 送信または記憶される。記憶／送信媒体またはチャネルへ向かうアナログ書込み 信号またはアナログ送信信号は通常、最初のユーザ・データ・ビット（非ゼロ復 帰ビットまたはＮＲＺビット）のコード化バージョンであるチャネル・ビット（ 通常、ラン・レングス制限ビットまたはＲＬＬビット）によって変調される。媒 体から来るアナログ読取り信号またはアナログ受信信号は復調され、推定チャネ ル・ビットが検出または抽出され、次いでユーザ・データ・ビットとして復号さ れる。理想的には、推定ユーザ・ビットは、最初のユーザ・データ・ビットと同 じコピーである。実際は、これらのデータはひずみ、タイミングの変動、媒体な らびに書込み／送信チャネルおよび読取り／受信チャネル中の雑音および欠陥に よって破壊されることがある。 アナログ読取り信号を推定ユーザ・データ・ビットのストリームとして復調す るプロセスはディジタル的に実施することができる。磁気大容量記憶システムで のディジタル復調では、チャネル・ビット・レート程度の速度でサンプリングす る必要がある。最尤（ＭＬ）復調とは、アナログ読取り信号から捕捉されたディ ジタル化サンプルに基づいて、書き込まれたチャネル・ビットの最良の推定値を 構成するプロセスである。 第１図は、例示的な読取り信号１００を示す。読取り信号１００は、回転ディ スク上のトラック１０４のＮＳ・ＳＮ磁化からの遷移１０３など単一媒体遷移か ら、誘導読取りヘッドによって生成されるポジティブ・ゴーイング・パルスであ る。通常、書込み信号は、媒体の状態の遷移を変調してチャネル・ビット１を書 き込み、媒体遷移の欠落を変調して０チャネル・ビットを書き込む。したがって 、遷移１０３は、０のストリーム中の値１の単一のチャネル・ビットに対応する 。 任意のあるいは非制約型のものである最初のユーザ・データ・ビットをチャネ ル・ビットのＲＬＬコード化ストリームとしてのラン・レングス制限（ＲＬＬ） コード化することが広く行われている。１の間のゼロがｄ個以上であり、すなわ ち、少なくともｄ＋１チャネル・ビット時間の間隔で媒体遷移を配置することが 望ましい。この制約によって、アナログ読取り信号中のパルス間の干渉効果を管 理可能なレベルに維持することができる。一方、媒体遷移は、読取り信号中のパ ルスとの復調器の同期を保証するために読取り信号から抽出しなければならない タイミング情報を提供するので、１の間のゼロはｋ個以下であり、すなわち、少 なくともｋ番目のビット時間ごとに媒体遷移があることが望ましい。ＲＬＬ（ｄ ，ｋ）コードとは、コード化済みチャネル・ビット・ストリームがこの２つの制 約を満たすように最初のユーザ・データの任意のストリームをチャネル・ビット のストリームとしてコード化することができるコードである。ＲＬＬコードは、 所与の数のＲＬＬビットで表すことができるユーザ・ビットの数を制限する理論 容量を有する。この容量は、ｄ＝０およびｋ＝無限が、容量が丁度１の限定（非 制約）ケースであるｄ制約およびｋ制約の関数である。たとえば、ＲＬＬ（１， ７）コードの容量は、２／３よりもわずかに大きく、実際の実施態様では丁度２ ／３であり、あらゆるユーザ・ビット対が正確に３ＲＬＬビットにマップされる ことを意味する。 第１図で、サンプル・セット１０１は、読取り１００のサイド・サンプリング のケースでの４つのサンプルの値、すなわち０．３３３，１．０，１．０，０． ３３３を示す。サンプル・セット１０１は、セット１，３，３，１と等価であり 、すなわち、サンプル間の比率のみが有意である。信号モデルは、媒体状態の単 一のまたは分離された遷移に関する予想されるサンプル・シーケンスを発生させ る。通常、分離された媒体遷移のサンプルで、非ゼロであるものは少数に過ぎな い。１，３，３，１などサイド・サンプリングされた信号モデルでは、復調器中 のタイミング回路は、分離されたパルスのピークの対向する側にある隣接する２ つのサンプルが等しい振幅を有し、サンプルが、それぞれがチャネル・ビット時 間であるほぼ等しい時間間隔で収集されるように、着信信号上でロックを維持し ようとする。媒体上に書き込まれたビットの間隔とサンプルの同期は、基本的に は位 相同期ループであるタイミング回復ループによって維持される。他のサンプル・ タイミング構成が重要であることもある。センター・サンプリングでは、タイミ ング回路は、１つのサンプルが各パルスのピークで発生するようにサンプル時間 を読取り信号パルスにロックしようとする。サンプル・セット１０２は、類似の 読取り信号１０４のセンター・サンプリングのケースでの４つのサンプルの値、 すなわち、０．５，１．０，０．５，０．０（または使用する任意の正規化に応 じて１．０，２．０，１．０，０．０）を示す。予想されるサンプル・シーケン ス１，２，１，０は、従来技術で拡張パーシャル・レスポンス・クラスＩＶ（Ｅ ＰＲ４）として知られる単一のモデルに対応する。そのようなサンプル・シーケ ンスは、磁気記憶装置のリードバック回路で生成されるような連続時間アナログ 読取り信号波形のサンプルである。帯域幅が１／（２Ｔ）（Ｔは、サンプル時間 間隔である）に制限されたシステムでは、連続時間波形が、ｓｉｎｃ関数の重合 せでなければならなず（ｓｉｎｃ（ｘ）はｘ＜＞０ではｓｉｎ（ｘ）／ｘとして 定義され、ｘ＝０では１として定義される）、１つの関数は、各サンプル・ポイ ントを中心として、かつそのサンプル値に等しい振幅であり、他のすべてのサン プル・ポイントでは零交差が発生することがサンプリング定理で宣言される。一 例を挙げると、飽和磁気記録では、誘導書込みヘッド中の電流は、値＋１および −１をとる。記録チャネルに適用される基本励起は、アナログ信号中の＋１から −１へ、あるいはその逆の電流のステップである。書込み電流でのこのステップ によって媒体がヘッドよりも先へ移動したときに媒体の磁化状態の遷移を発生さ せる。誘導読取りヘッドがこの磁気媒体遷移に出会うと、ヘッドと媒体の磁化と の帯域幅によって制限される差分相互作用によって電圧パルスが誘導される。適 当なフィルタリングまたは等化によって、分離された遷移応答パルスのシーケン スを｛．．．，０，０，１，２，１，０，０，．．．｝とすることができる。こ の場合、記録チャネルまたは送信チャネルはＥＰＲ４信号モデルに一致する。従 来技術で周知の他のサンプル・シーケンスは、予想されるサンプル・シーケンス ０，１，１，０に対応するパーシャル・レスポンス・クラスＩＶ信号モデル（Ｐ Ｒ４）である。さらに、書込み／媒体／読取りチャネルを設計し、あるいは前記 チャネル上で測定を行うとき、デコーダで実施すべき単一のモデルを選択する際 にチャネルの正確な応答特性、雑音特性、およびひずみ特性を考慮に入れること が望ましい。したがって、信号モデル、または分離された媒体遷移に関する予想 されるサンプル値シーケンスに関してプログラムできるデコーダが必要である。 磁気媒体中の大容量情報記憶域などの状況では、情報ビットの媒体上の位置／時 間をより密なものにすることができれば、記憶システム速度および容量の著しい 利得を実現することができる。さらに、媒体遷移がより密に位置決めされるにつ れて、書込みプロセスおよび読取りプロセスは、書込みプロセス、記憶プロセス 、および読取りプロセスで必然的に導入されるひずみ、タイミング変動、および 雑音の影響をより受けやすくなる。遷移がより密になるにつれて、たとえばＮＳ 磁化からＳＮ磁化へ完全に遷移する媒体の能力も必要になる。媒体遷移がより密 になるにつれて、隣接する遷移または近傍の遷移間の干渉効果も増大する。第２ 図は、第１の媒体遷移２０１からのポジティブ・ゴーイング・パルス２００がど のように第２の遷移２０３からのネガティブ・ゴーイング・パルス２００と組み 合わされて、２つのパルスの干渉とみなすことができるアナログ読取り信号２０ ４を生成するかを示す。隣接する媒体遷移は常に、逆の極性の読取りパルスを発 生させる。というのは、このようなパルスは常に、逆のタイプの遷移によって生 成されるからである。たとえば、ＮＳは遷移２０１でＳＮに変化し、したがって 隣接する遷移２０２はＮＳに変化するＳＮでなければならない。読取り信号２０ ４は、０．３３３，１．０，０．６６７，−０．６６７，−１．０，０．３３３ などのサンプル・シーケンスを発生させることができる。読取りプロセスが線形 である（かつ完全に線形であるわけではない）場合、読取りヘッドで誘導される 電圧波形は、各パルスが媒体上の分離された磁気遷移に対する応答である、パル スのシーケンスの重合せになる。ディジタル復調器の限られたサンプリング・レ ート、媒体での場合によっては不完全な遷移、媒体遷移に対する読取り信号応答 間の干渉、媒体ならびに書込みチャネルおよび読取りチャネルのひずみ、タイミ ング変動、雑音、および欠陥の組合せ効果が与えられた場合、高性能読取りチャ ネルを設計することは複雑な問題である。従来技術では、パーシャル・レスポン ス信号を使用して媒体遷移率を増加させている。パーシャレル・レスポンス信号 は、「Ｄｉｇｉｔａｌ Ｔｒａｎｓｍｉｓｓｉｏｎ ｏｆ Ｉｎｆｏｒｍａｔｉ ｏｎ」 （Ｒｉｃｈａｒｄ Ｅ．Ｂｌａｈｕｔ、１９９０年、１３９ないし１５８ページ および２４９ないし２５５ページ）に記載されている。この方法では、記憶／送 信媒体ならびに書込み／送信回路および読取り／受信回路の媒体遷移に対するア ナログ応答は、後の情報ビットに関連する隣接する遷移に対する応答に重なるこ とができる。この方法は、適切に実施すれば、読取り信号応答が重ならないよう に媒体遷移を離隔することを必要とする代替方法よりも高い情報ビット・レート ／密度を達成することができる。そのような方法では、ビットごとではなく、周 囲の読取り信号の状況を検査することによって決定を下すことができるシーケン ス検出器が必要である。 磁気ディスク・ドライブでは、磁気媒体の表面は、トラックと呼ばれる同心リ ングに論理的に分割される。トラックの周りの距離は、トラックの半径の関数と して変化する。ディスクを加速または減速する際の機械的遅延をなくすためのデ ィスクの回転速度を一定にすることが望ましいので、トラックの長さに比例する 量のデータを各トラック上に記憶し（この場合、各トラックごとに異なるデータ 転送速度が必要である）、あるいはパルスが記録表面の外径では広い間隔で配置 され、内径では非常に密に配置される（この場合、外径が粗にしか使用されない 磁気媒体を無駄にする）ように媒体上の物理遷移間隔を変化させる必要がある。 ゾーン記録として知られる習慣は、この２つの極端な方法の兼合いをはかるため に広く使用されている。ゾーン記録では、ゾーン中のあらゆるトラックが同じ量 のデータを保持する一群のトラック（ゾーン）が確立される。したがって、各ゾ ーンは異なるデータ転送速度を必要とするが、サポートする必要があるデータ転 送速度の数は減少される（より粗に量子化される）。この場合、各ゾーンの内径 と外径の間の物理遷移間隔は依然として変動し、その結果、パルス形状が変動す る。 パーシャル・レスポンス信号は、最近になって、限られた形で大容量記憶装置 に組み込まれたばかりである。パーシャル・レスポンス信号を使用するある従来 技術の磁気ディスク・ドライブは、ＰＲ４（サンプル．．．，０，１，１，０， ．．．を有するパルス）しかサポートしない。ＰＲ４信号は、パルス中に非ゼロ ・サンプルが２つしかないことから分かる非常に限られた符号間干渉を有する。 媒体 の容量を増加させるには、ＰＲ４読取りチャネルのユーザが、パルスの等化を増 大させて（パルスをスリム化する）、隣接するパルスの符号間干渉を制限し、パ ルスが２つの読取り信号サンプルにしか影響を及ぼさないようにしなければなら ない。等化が増大することによって、信号に伴う雑音も増大し、検出タスクがよ り困難になり、エラーの可能性が高くなる。米国特許第４９４５５３８号は、Ｅ ＰＲ４信号およびＲＬＬ（１，７）コードを使用して類似の状況をカバーしてい る。この場合、符号間干渉の許容量が向上し、３非ゼロ・サンプル（．．．，０ ，１／２，１，１／２，０，．．．）に増加する。これらの技法のどちらでも、 容量を増加させることができるが、これらの技法は共に、検出できるパルス形状 の種類が限られ、したがって、雑音を等化する効果（雑音拡張）が許容できない ものになる前にどの程度の等化（パルス・スリム化）を実施できるかによって制 限される。 したがって、各ゾーンで見られる様々なパルス形状に適応できる柔軟な読取り チャネルが必要である。引き続き記録媒体の容量を増加させるためにパルス（２ つまたは３つよりも多くの非ゼロ・パルスを含むパルス）間の制御可能な符号間 干渉の量を増大できるようにする必要もある。 発明の要旨 ディジタル利得制御、タイミング回復、等化、ディジタル・ピーク検出、シー ケンス検出、ＲＬＬ（１，７）コード化および復号、エラー・トレラント同期、 およびチャネル品質測定を行う単一チップ集積回路ディジタル部を有する同期読 取りチャネルを開示する。集積回路は、センター・サンプリングにもサイド・サ ンプリングにも適応し、様々なパルス形状パラメータおよびパルス回復パラメー タの高度のプログラム可能性と、シーケンス検出またはディジタル・ピーク検出 を使用して復号済みデータを提供する能力を有する。これらの特徴と、エラー・ トレラント同期マーク検出および同期マークが削除されたときにデータを回復す る能力により、様々な再試行・回復方式によってデータ回復の可能性を最大にす ることができる。読取りチャネルのアナログ機能と一次ディジタル機能を単一の 集積回路に組み込む実施の形態を含め、様々な実施の形態と、広いクラスのパー シャル・レスポンス・チャネルをサポートする、複雑さが低減されたプログラム 可能な修正済みビタビ検出器を使用する好まし実施の形態を開示する。 図面の簡単な説明 第１図は、ディスク・ドライブのトラックなどの媒体上の状態遷移と、アナロ グ読取り信号中の前記遷移に関連するパルスを示す図である。この図は、このよ うな読取り信号パルスの２つのディジタル化サンプル・モデルも示している。 第２図は、隣接する２つの媒体遷移と、それらの遷移の個別の読取り信号パル スおよび組合せ信号パルスを示す図である。 第３図は、本発明の概略ブロック図である。 第４図は、第３図の利得制御回路３２の詳細を示すブロック図である。 第５図は、第３図のタイミング回復回路３４の詳細を示すブロック図である。 第６図は、第３図のスペクトル平滑フィルタ４２の詳細を示すブロック図であ る。 発明の詳細な説明 ＣＬ−ＳＨ４４００は、最新の高密度磁気ディスク・ドライブを形成するよう にコンパニオン・アナログ集積回路およびディスク制御装置と共に動作するよう に設計された本発明の特定の実施の形態である。なお、ディジタル読取り・書込 みチャネルで使用されるときの本発明の独自性は主として、その読取り機能およ び使い勝手に関係するものである。 ＣＬ−ＳＨ４４００が特定的に協働するコンパニオン集積回路は、ＶＧＡ（可 変利得増幅器）、調整可能なアナログ・フィルタ、アナログ・ディジタル変換器 、タイミングＶＦＯ（可変周波数発振器）、書込み前補償機能、およびサーボ復 調機能を実施する。したがって、読取り動作では、ＣＬ−ＳＨ４４００はアナロ グ信号を受け取らず、その代わり、ディジタル化アナログ読取りチャネル・サン プルの形のすでにディジタル化された読取り情報を受け取る。さらに、タイミン グ可変周波数発振器および可変利得増幅器はコンパニオン集積回路上にあり、本 発明の一部ではないが、タイミングＶＦＯおよび可変利得増幅器はそれぞれ、Ｃ Ｌ −ＳＨ４４００で生成されるディジタル制御信号を介してディジタル的に制御さ れる。したがって、以下で説明する特定の実施の形態では、タイミング回復機能 および自動利得制御機能用の制御ループが実際にはコンパニオン・アナログ集積 回路内で閉じている場合でも、ＶＦ０とＶＧＡの両方のディジタル制御フィード バック信号はＣＬ−ＳＨ４４００で生成される。なお、自動利得制御信号がアナ ログ・コンパニオン集積回路上でも生成でき、ディジタル・ドメインではなくア ナログ・ドメインでも容易に生成できることに留意されたい。したがって、特に 、ＣＬ−ＳＨ４４００の一部として説明するディジタル利得制御の生成は、設計 上の必要に応じて、任意選択で、容易にコンパニオン集積回路に実行させること ができる。 第３図は、ＣＬ−ＳＨ４４００の一般的な構成を示すブロック図を提示する。 第３図を見ると分かるように、ＣＬ−ＳＨ４４００用のディジタル化読取りデー タは、ディジタル化読取りデータＤＲＤ０およびＤＲＤ１としてＮビット並列形 で提供される。開示する好ましい実施の形態のこの２つの信号はそれぞれ、６ビ ット・ディジタル化読取りデータ信号である。この２つのＮビット信号は、アナ ログ増幅およびアナログ・フィルタリングの後に記憶装置の読取りヘッドから直 接得た読取り信号のディジタル化サンプルを表す。当業者には、アナログ増幅器 およびアナログ・フィルタの目的が、信号をディジタル・アナログ変換器の入力 範囲にスケーリングすることと、ナイキスト周波数（サンプル周波数の２分の１ ）よりも高い周波数を減衰してエイリアシングによる信号ひずみをなくすことで あることが認識されよう。一般に、アナログ・フィルタはパルスの整形も実行す る。ディジタル化読取りデータ信号ＤＲＤ０は、実際上（ＶＦ０周波数で定義さ れた）チャネル・ビット時間の中心近くで収集されたディジタル化読取り信号サ ンプルであるが、ＶＦＯでの少量のタイミング誤差または意図しないタイミング ・セット・ポイント・オフセットの影響を受ける。ディジタル化読取りデータ信 号ＤＲＤ１は、実際上、前の論理チャネル・ビットの中央時間近くで収集された 、対応するディジタル化読取りサンプルであり、もちろん類似のタイミング誤差 およびタイミング・セット・ポイント・オフセットの影響を受ける。この２つの ディジタル化読取りデータ信号は、最終的にＣＬ−ＳＨ４４００で、ディジタル 読取り データの２つの連続ビットが、１組のＤＲＤ０信号およびＤＲＤ１信号から導か れるように並列して同時にＣＬ−ＳＨ４４００で処理される。すなわち、ＤＲＤ ０信号およびＤＲＤ１信号は、装置のＮＲＺデータ出力ストリームを提供するよ うに、連続ビット対と共にランレングス限定（ＲＬＬ）デコーダによって復号さ れ、適宜ランダム化解除される（たとえば、最初にランダム化された場合）。２ つのディジタル化読取りデータ・サンプルを同時に処理すると、特にシーケンス 検出器で、必要な回路を２倍にすることなく、所与のクロック・レートに関する ＣＬ−ＳＨ４４００のスループットが２倍になる。ただし、本発明は２つのディ ジタル化読取りデータ・サンプルを一度に処理にすることに特に限らない。一度 に１つのディジタル化読取りデータ・サンプルを処理することも、あるいは必要 に応じて、一度に２つよりも多くのディジタル化読取りデータ・サンプルを処理 することもできる。なお、チップとのＮビット・ディジタル化読取りデータ・サ ンプル接続の数は通常、一度に処理されるサンプルの数に等しい。ただし、その ような信号は、Ｎビット・ディジタル化読取りデータ・サンプルの数が、共に処 理されるサンプルの数よりも小さくなるように多重化することができる。 一動作モードでは、マルチプレクサ２０は、２つのディジタル化読取りデータ 信号のそれぞれ中の遷移の存在を検出するために連続サンプルを処理する遷移検 出器２２に直接ＤＲＤ０信号およびＤＲＤ１信号を結合する。遷移検出器の出力 は、それぞれのビット時間中（関連出願に記載のように遅延される）、遷移が検 出された（ハイ・レベル出力を提供する）か、それとも遷移が検出されなかった （ローカル・レベル出力を提供する）かに応じてロー・レベル、またはハイ・レ ベルである。遷移検出器２２の出力、すなわちこのモードではピーク検出信号Ｐ ＫＤＥＴは、マルチプレクサ２４に結合され、同期バイトが実際に検出された場 合に同期マーク検出器２６を介して同期バイト検出出力ＳＢＤを提供し、ＮＲＺ データ出力ディジタル・データを提供するようにビット・ストリームを復号する ＲＬＬデコーダ２８に２つのビットを結合するために、マルチプレクサ２４に結 合される。好ましい実施の形態では、ランレングス制約違反が検出され、任意選 択でＮＲＺデータ出力線上に多重化される。これは、ディスク制御装置内のエラ ー訂正システムによって使用することができる。好ましい実施の形態では、エラ ー・トレラント同期マーク検出器２６を使用する。この検出器は、ディスク制御 装置で実施されるエラー訂正コードによって達成されるデータ・フィールドに関 するエラー・トレランス・レベルに等しい同期機能に関するエラー・トレランス ・レベルを達成するように設計される。これは１つには、エラー・トレラント同 期マーク・パターンをプリアンブルとの最小相互相関および最小自動相関に使用 し、検出しなければならない４チャネル・ビット群の数をプログラム可能にする ことによって行われる。同期マーク回復手順を使用して、重大な欠陥によって同 期マーク全体が破壊されたときにデータを回復することができる。このモードを 使用すると、ＣＬ−ＳＨ４４００はまず、通常のタイミング及び利得獲得手順を 実行し、同時にチャネル・ビットをカウントする。同期マークは、カウントが同 期マーク回復カウントに一致したときに検出されたと仮定する。マイクロ制御装 置は、同期マーク・リカウントを変更することによって、ヘッダまたはデータ領 域の正しい開始点が試されるまで仮定開始点を変更することができる。その後、 ディスク制御装置のエラー訂正コードの機能を超える他のエラーがない場合、こ のセクターが回復される。 ＣＬ−ＳＨ４４００では、ＮＲＺデータ出力は、直列ビット・ストリーム、２ ビット並列ストリーム、または文字幅（８ビット幅）ディジタル・データとして ユーザが選択することができる。データを記憶する前にランダム化した場合、デ ータ・ランダマイザ３０をイネーブルして、ＮＲＺデータ出力として提供される 前にＲＬＬデコーダ２８からのデータをランダム化解除することができる。 このモードでの遷移検出器２２の出力は、利得制御回路３２およびタイミング 回復回路３４にも与えられる。Ｎビット・ディジタル化サンプルＤＲＤ０および ＤＲＤ１も、マルチプレクサ２０を介して利得制御回路２２およびタイミング回 復３４に結合される。利得制御回路３２を第４図にさらに詳しく示す。利得誤差 （利得セット・ポイントと呼ばれるプログラム可能な所望の信号レベルと、各デ ィジタル化データ信号の間の差）は、各ディジタル化読取りデータ・サンプルご とに利得誤差回路３３によって判定される。遷移検出器２２の出力ＰＫＤＥＴは 、利得制御回路３２のマルチプレクサ３５を制御するための基準を提供する。な ぜなら、利得調整値は、遷移の信号振幅によって決定され、遷移間の信号レベル で は決定されないからである。アナログ増幅器利得制御のために再びコンパニオン 集積回路に結合すべき自動利得制御信号ＶＧＡＣ（好ましい実施の形態では５ビ ット）は、ディジタル利得ループ・フィルタ３７によって提供される。利得ルー プ・フィルタは、追跡および獲得用に独立にプログラムできるループ・フィルタ 係数を含む。個々の利得誤差は、利得制御性能を測定し、自動利得制御ループの 性能に対するチャネルの最良のループ・フィルタ係数およびその他のパラメータ を決定できるように、信号ＧＥＲＲとしてチャネル品質回路４６にも結合される 。 ＣＬ−ＳＨ４４００中のタイミング回復回路３４を第５図にさらに詳しく示す 。同期のタイミング回復および維持はもちろん、遷移の検出時にしか実行できな い。なぜなら、遷移がないときには、タイミング情報がないからである。タイミ ング回復回路は、読取り波形に同期する読取りクロックを制御する。タイミング 回復回路で、位相検出器３９は、信号ＰＫＤＥＴで示したように、コンパニオン ・チップ上のアナログ・ディジタル変換器のサンプリング・インスタンスの位相 誤差を遷移時のディジタル化サンプル値から算出する。タイミング誤差訂正を遷 移時にしか行わないことによって、タイミング・ループ中の雑音（ジッタ）が低 減される。測定された位相誤差のシーケンスは、フィルタ４１によってディジタ ル的にフィルタされ、周波数制御信号が生成される。周波数生成信号は、好まし い実施の形態では５ビット周波数制御信号ＦＣＴＬとしてコンパニオン・チップ にフィードバックされる。 タイミング回復回路は、獲得および追跡の２つの動作モードを有する。アナロ グ・コンパニオン部への周波数制御信号ＦＣＴＬの適当な範囲および解像度は、 ２つのモード間で異なる。獲得モードでは、必要な周波数制御範囲が追跡の場合 よりも大きい（可能な周波数設定値の範囲が広い）。逆に、追跡では、必要な解 像度（最小周波数ステップ）がより微細である。ＦＣＴＬインタフェースのビッ ト数を不当に増加させることなくこのような矛盾する要件を満たすには、解像度 および範囲を動作モードに依存するようにし、信号ＡＣＱを使用してどんな動作 モードが使用されているかをアナログ・コンパニオン部に通知する。動作モード を獲得から追跡に切り替ると、獲得時の最後の周波数設定値がコンパニオン・ア ナログ部に記憶され、追跡時のＦＣＴＬ上の値が、記憶された設定値からのオフ セットとみなされる。好ましい実施の形態（ＣＬ−ＳＨ４４００）では、範囲お よび解像度は、獲得と追跡の間で因子８だけ減少する。 タイミング回復回路３４は、プログラム可能なタイミング・セット・ポイント も含む。タイミング・セット・ポイントによって、より広い範囲のパルス形状の サポートを可能にするより広い範囲のサンプリング方式が可能になる。タイミン グ・セット・ポイントは訂正不可能な誤差が検出された場合の再試行に有用であ る。ディジタル・フィルタも、獲得と追跡用に独立にプログラムできる２つの係 数を含む。これらの係数は、タイミング・ループの帯域幅、したがってタイミン グ・ループの応答時間を変更する再試行方式で使用することもできる。個々の利 得誤差ＧＥＲＲと同様に、個々のタイミング誤差ＴＥＲＲも、タイミング回復に 関するチャネル品質の定量分析に寄与するようにチャネル品質回路に結合される 。タイミング回復ブロックの一代替実施の形態は、周波数誤差検出器を含む。周 波数誤差検出器は、タイミング・ループが、データに出会う前の獲得周期中にチ ャネル・ビット周波数および位相にロックするのに必要な時間を短縮するために 使用される。 前述の動作モードに関する変形例として。２つのＮビット・ディジタル化読取 りデータ信号ＤＲＤ０およびＤＲＤ１を、多重化ブロック２０に結合される前に パルス整形フィルタ３８を通過させることができる。パルス整形フィルタは、こ のフィルタ構造で独立にプログラムできるユーザ選択可能な２つの係数ＰＣ１お よびＰＣ２によって、少量の遅延を犠牲にしてディジタル・フィルタリングを行 う。このパルス整形フィルタはもちろん、アナログ・ドメインで実行されるフィ ルタリングに加えて実行されるものであり、本発明の柔軟性および適応性の一例 である。具体的には、多重化ブロック２０によってパルス整形フィルタの効果を なくすことも、あるいはパルス整形フィルタを、ユーザが選択し、したがって可 変の係数と共に使用して、ある記録ゾーンから他の記録ゾーンに切り替わる際の パルス形状の変化に適応し、かつ以後のエラー検出・訂正（ＥＤＡＣ）動作での 訂正不能なエラーの検出時にシステムによる再試行のために装置全体パラメータ の変更の一部として係数の変更を可能にする柔軟性と共に、記憶システム読取り チャネル全体の最高の性能を提供することができる。好ましい実施の形態のパル ス整形フィルタは、有限インパルス応答ディジタル・フィルタであり、このこと は、出力が現在および過去の入力の関数であり、フィルタ自体の過去の出力の関 数ではないことを意味する。フィルタが過去の入力を記憶するのに必要な遅延は 、多重化ブロック２０への個別の遅延経路３６を提供するために遅延３６によっ て共用される。遅延３６を通過する遅延経路は、パルス整形フィルタ３８の遅延 に等しい量の遅延を与える。多重化ブロック２０は、遷移検出器、ならびにシー ケンス検出器４０（スペクトル平滑フィルタ４２を介する）と利得制御回路３２ とタイミング回復回路３４とを備えるブロック群用に、個別の入力源を提供する ことによって、使用モードで最大の柔軟性を与えるために提供される。多重化ブ ロックは、すべてのブロックが、ＤＲＤ０およびＤＲＤ１によって提供される生 入力サンプルに作用することも、あるいはパルス整形フィルタを多重化ブロック の一方の出力経路に置き、遅延を他方の経路に置くこともできるように設計され る。遅延はこの場合、遷移検出器の出力が利得制御回路およびタイミング回復回 路に到達するサンプル値と同期するようにするために必要である。最後に、パル ス整形フィルタは、多重化ブロックの両方の出力経路を供給することができる。 一般に、多重化ブロックは、多重化ブロックをプログラムすることによって、多 重化ブロックの出力にある各ブロック（遷移検出器２２、利得制御３２、タイミ ング回復３４、およびスペクトル平滑フィルタ４２を介するシーケンス検出器４ ０）が、他のブロックが受け取るデータとは独立に、生入力サンプル、遅延生入 力サンプル、またはフィルタ済み入力サンプルを受け取れるように設計すること ができる。しかし、本発明の好ましい実施の形態では、利得制御回路およびタイ ミング回復回路は、利得ループおよびタイミング回復ループの精度を増加させ、 回路の量を減少させるようにパルス形状を補償する機能を有し、シーケンス検出 器４０のプログラム対象であるパルス形状と同じパルス形状を仮定する。シーケ ンス検出器が受け取るこの基本パルス形状は、スペクトル平滑フィルタを追加し てもささいな影響しか受けない。すなわち、スペクトル平滑フィルタは、パルス のテールにあるヘッド・バンプしか低減させないように設計され、近隣のパルス のためにヘッド・バンプが訂正されることを除きパルスの中心に重大な影響を及 ぼさない。なお、本発明は、前述のように読取りチャネルの品質を測定するチャ ネル 品質回路４６を含む。このため、定量的なチャネル評価が行われるのみならず、 記憶媒体の特性ならびに記憶媒体から読み取られているパルスの形および特性に 読取りチャネルを最適に適応させるようにパルス整形フィルタでの係数ＰＣ１お よびＰＣ２など（これに限らない）読取りチャネル・パラメータを選択すること ができる。 本発明はさらに、パルス整形フィルタ３８で修正され、スペクトル平滑フィル タ４２でも修正される可能性がある、２つのＮビット・ディジタル読取りデータ 信号ＤＲＤ０およびＤＲＤ１を入力として受け取るシーケンス検出器４０を含む 。なお、スペクトル平滑フィルタ４２は、第６図に示したように、すべて、独立 にプログラム可能な、２つの遅延ＦＤ１およびＦＤ２と４つの係数ＳＣ１、ＳＣ ２、ＳＣ３、ＳＣ４を含む。遅延は、０遅延ビット間隔ないし２３遅延ビット間 隔にプログラムすることができる。スペクトル平滑フィルタ全体またはそのプリ カーソル（precursor）訂正部４３のみをディスエーブルすることができる。ス ペクトル平滑フィルタは、薄膜ヘッドの有限磁極端からアンダシュートを低減さ せ、あるいは一面ＭＩＧヘッドまたは両面ＭＩＧヘッドの二次ギャップからバン プを低減させるように設計される。周波数ドメインでは、フィルタは、ヘッド・ バンプによって発生した波動を平滑化するように働く。プリカーソルをディスエ ーブルした場合、フィルタの遅延がディスエーブルされ、ヘッド・バンプを受け ないヘッドを使用した場合、ポストカーサをディスエーブルすることができる。 パルス整形フィルタとスペクトル平滑フィルタは共に、コンパニオン集積回路 のアナログ・フィルタで実行された等化を修正することができ、かつコンパニオ ン集積回路と共に、磁気記憶装置のヘッドごとおよびゾーンごとに等化ニーズを 変化させることをサポートすることができるディジタル・イコライザを形成する 。パルス整形フィルタおよびスペクトル平滑フィルタ用のパラメータは、初期設 定時およびヘッド・シーク時にマイクロ制御装置４４によってロードされ、ある いは変更される。 シーケンス検出器４０は、パーシャル・レスポンス・シーケンス検出器である 。これによって、記憶媒体遷移に対する読取りチャネルのアナログ応答は、以後 の情報ビットに関連する隣接する遷移に対する応答に重なることができる。磁気 記 憶媒体用の大部分の従来技術の読取りチャネルと比べると、パーシャル・レスポ ンス検出器を使用することによって、読取り信号応答がそれほど重ならないよう に媒体遷移を十分な間隔をおいて配置することを必要とする従来技術の代替方法 よりも高い情報記録密度が可能になり、したがって、最も近傍の遷移にかかわら ず各遷移を個別に検出することができる。 本発明で使用する特定のシーケンス検出器は、基本的に、複雑さが大幅に低減 されたシーケンス検出器でビタビ・アルゴリズムの完全な性能を維持する、ビタ ビ検出器の固有に修正された形である。基本的なビタビ・アルゴリズムは、「Ｆ ａｓｔ Ａｌｇｏｒｉｔｈｍｓ ｆｏｒ Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒ ｏｃｅｓｓｉｎｇ」（Ｒｉｃｈａｒｄ Ｅ．Ｂｌａｈｕｔ、１９８５年、３８７ ないし３９９ページ）に記載されている。ビタビ・アルゴリズムによれば、ビタ ビ検出器は、媒体の遷移に対応する読取りサンプルを受け取った直後には、その 遷移が発生したかどうかを判定しようとしない。その代わり、読取り信号からサ ンプルが取り出されたとき、ビタビ検出器は、実際のサンプル・シーケンスと、 特定の遷移シーケンスが媒体に書き込まれた場合に予想されるサンプル・シーケ ンスの間の誤差の現在の記録を維持する。そのような誤差の記録は、いくつかの 可能な遷移シーケンスにわたって同時に維持される。より多くのサンプルが収集 されるにつれて、遷移シーケンスの選択肢が考慮から除かれる可能性は低くなる 。１組の可能な媒体遷移シーケンスを適当に制約した場合、各媒体遷移の位置は 、その遷移に対応するサンプルをとってから合理的な時間内に分かる可能性が高 い。サンプル獲得と、そのサンプルが遷移を表すか、それとも遷移がなかったこ とを表すかの判定の間の時間遅延のために、利得制御回路３２とタイミング回復 回路３４は共に依然として、遷移の発生により迅速に応答する遷移検出器２２の 出力を基準とする。また、一般に、シーケンス検出器の出力は、使用時には、特 定のビット時間に遷移が発生したかどうかを最終的に判定するうえでより正確で あるべきであるが、ピーク検出器の出力の誤差は利得にもタイミングにもほとん ど影響を与えない。具体的には、遷移を検出できなくても、利得制御およびタイ ミングの誤差の訂正はわずかに遅延するに過ぎず、分離された遷移が誤って検出 されても利得制御およびタイミングの精度がわずかに影響を受けるに過ぎない。 これ は、シーケンス検出器が、特定のディジタル化読取りデータ・サンプルの前後に 何が来るかを考慮することによる、ビット・ストリーム検出の精度の増加によっ て十分過ぎるほどに補償されるはずである。 単一ビット時間に相当するディジタル化読取りデータが一度に処理される実施 の形態で本発明を実施する場合、従来型の設計のビタビ検出器を使用することが でき、あるいは本発明の好ましい実施の形態のように、２ビット時間以上の時間 に当たるサンプルを同時に処理する場合、従来型のビタビ検出器をそのために修 正することができる。 ＡＤＤ法、ＣＯＭＰＡＲＥ法、ＳＥＬＥＣＴ（ＡＣＳ）法を使用して実施され る典型的なビタビ検出器では、新しい分岐エラー・メトリックスを経路エラー・ メトリックスに追加する機能と、経路エラー・メトリックスどうしを比較する機 能と、最低経路メトリックを有する経路を選択する機能を実施するために、予想 されるサンプル・シーケンス・モデルの各状態が、ハードウェア・モジュールに 関連付けられる。好ましい実施の形態で使用されるシーケンス検出器では、ある ときに、あるシーケンス・モデルがＡＣＳモジュールに関連付けられ、他のとき には、他のシーケンス・モデルがＡＣＳモジュールに関連付けられるように、２ つ以上のシーケンス・モデル状態をＡＣＳモジュールに動的に関連付けることが できる。これによって、必要なＡＣＳモジュールの数が減少し、各ＡＣＳモジュ ールごとに１つの経路を記憶しなければならない検出器経路メモリのサイズおよ び複雑さも低減する。従来型のビタビ検出器と比較して性能を大幅に低下させず にＡＣＳモジュールを共用するようにシーケンス・モデル状態群を選択すること ができる。このような検出器は、分離された媒体遷移の予想されるサンプル・シ ーケンスを制御機構４４を介してプログラムできるようにすることによって広範 囲のサンプル・モデルをサポートする。特定の例を挙げると、本明細書で開示し たＣＬ−ＳＨ４４００で使用されるシーケンス検出器は、ＰＲ４サンプル・モデ ル、ＥＰＲ４サンプル・モデル、およびＥＥＰＲ４サンプル・モデルをサポート する。最小ラン・レングス制約ｄ＝１の場合と同様に、パルスの交番極性も実施 される。 ＲＬＬ（ｄ，ｋ）コード化でのｄ＝１制約は、特に、記憶システムが薄膜磁気 媒体を使用する応用例に関する、本発明の重要な制約である。薄膜磁気媒体では 、２つの磁気遷移をどれだけ密に書き込むことができるかに関して実際的な制限 を課すパーシャル・イレージャと呼ばれる効果がある。この効果は、逆の磁化の 領域間のぎざぎざの（またはジグザグの）境界によるものである。遷移が過度に 密なものになると、ジグザグが重なり始め、２つの遷移の間の逆の磁気極性の領 域が消え始める。この結果、部分的に消去された遷移上を読取りヘッドが浮動す るとき、対応する読取り信号パルスの振幅が減少する。これは、補償するのが困 難な非線形データ・パターン依存効果である。ｄ＝１制約は、２つの連続チャネ ルビット時間の磁気遷移を妨げることによってこの状況を解決する。この場合の 欠点は、ｄ＝０制約コードは通常、９ＲＬＬビットで８ＮＲＺビットを表すこと ができるが（率８／９）、ｄ＝１制約コードは、９ＲＬＬビットでは６ＮＲＺビ ットしか表せない（率２／３）ことである。たとえば、８ＮＲＺビットを記憶す るには、ｄ＝０制約コードは９チャネル・ビットを記憶するが、ｄ＝１制約コー ドは同じ量の空間に１２チャネル・ビットを記憶し、したがってｄ＝１チャネル ・ビット間隔は、ｄ＝０チャネル・ビット間隔のサイズの３／４である。幸運な ことに、磁気遷移は最小間隔が２チャネル・ビットであり、したがって２つの遷 移間の最小距離は、対応するｄ＝０制約コードに対して３／２だけ増加した。こ のため、ｄ＝１制約読取りチャネルは、パーシャル・イレージャ効果が顕著なも のになるほど最小遷移間隔が密な応用例で記憶容量を増大させるうえで妥当な解 決策である。 ＣＬ−ＳＨ４４００で使用されるシーケンス検出器は、ａ，ｂ，ｌ，ｃの形の シーケンスによってうまく表すことができるチャネル応答に作用するようにプロ グラムすることができる。ａ、ｂ、ｃの選択によって、普通なら、読取り信号が シーケンス検出器に入る前にアナログ位相イコライザまたはディジタル位相イコ ライザを通過することを必要とするパルス対称性に適応することができる。レベ ルａ、ｂ、ｃによって、センター・サンプリングとサイド・サンプリングのうち の一方を選択することもできる。センター・サンプリング・パルスとは具体的に は、１がパルスのピークの非常に近くにあり、ｂおよびｃがパルスのそれぞれの サイドのほぼ中間にあり、ａがゼロの近くにあるようにサンプル・レベルａ、ｂ 、 ｌ、ｃが選択され、たとえばサンプル・レベル０、１／２、１、１／２のパルス である。サイド・サンプル・パルスは具体的には、１およびｂ（約１）がパルス のピークにまたがるようにサンプル・レベルが選択され、たとえばサンプル・レ ベル５／１６、１、１、５／１６のパルスである。サイド・サンプリングとセン ター・サンプリングをこのように選択すると、利得制御ループおよびタイミング 回復ループで利得誤差および位相誤差を算出する方法も影響を受ける。サイド・ サンプリングとセンター・サンプリングのうちの一方を選択するオプションによ って、生パルス形状をシーケンス検出器のターゲット・パルス形状として整形す るために使用される等化（フィルタリング）の量と、生パルスを整形した結果と して発生する雑音増加量の間の可能な兼合いがより広くなる。したがって、読取 りチャネルを記憶媒体により適切に一致させてより優れた性能を提供することが できる。 再び第３図を参照すると、記憶媒体に情報を書き込むために、ユーザが選択可 能な直列線を介してＣＬ−ＳＨ４４００中のラン・レングス制限エンコーダ４８ に２ビット並列形または８ビット・バイト並列形のＮＲＺ入力データが提供され る。ラン・レングス制限エンコーダは、データ・ランダマイザ３０がイネーブル されているかどうかに応じて、コード化の前にランダム化を実行し、あるいは実 行せずに、所望のラン・レングス制限コード化、好ましい実施の形態ではＲＬＬ （１，７）コード化を行い、コード化済みデータは、好ましい実施の形態では２ ビット幅形でマルチプレクサ５２に提供される。記憶媒体への書込みの場合、直 列イネーブル信号ＳＥＲ−ＥＮＡがデアサートされ、そのため、マルチプレクサ ５０および５２がコード化済みデータ・ビット１（２並列データ・ビットの最上 位ビット）および０（２並列データ・ビットの最下位ビット）をコンパニオン集 積回路に提供してそれを記憶媒体に書き込む。 書込みを行わないときは、直列イネーブル信号ＳＥＲ＿ＥＮＡをアサートする ことができる。その時点で、マルチプレクサ５０および５２は、その出力信号と して、直列制御アドレスおよびデータを、関連する直列クロック信号ＳＥＲ＿Ｃ ＬＫと同期させてＳＥＲ＿ＤＡＴ線上でコンパニオン集積回路に転送できるよう に切り替えられる。単一チップＣＬ−ＳＨ４４００集積回路のこの２つのチップ ・ピンを多重化することによって、性能も柔軟性も低下させずにピン数を減少さ せることができる。この直列インタフェースは、コンパニオン集積回路を不要に してマイクロプロセッサのバスとのインタフェースをとり、雑音の多いマイクロ プロセッサ・バスとコンパニオン集積回路中の影響を受けやすいアナログ回路の 間の電位結合をなくす。マイクロプロセッサ・バス・インタフェースではコンパ ニオン集積回路上の多数の追加ピンが必要になるので、これによって、ピン数に おける利益がもたらされる。コンパニオン集積回路の各制御レジスタは、本発明 の集積回路の対応するレジスタ・アドレスにマップされる。これらのレジスタの うちの１つに書込みが行われると、直列インタフェースは直列転送書込み動作を 開始し、コンパニオン集積回路中の適切なレジスタへデータを送信する。本発明 の好ましい実施の形態は、直列転送書込み動作が完了したかどうかを判定するた めに状況ビットを読み取ることができるモードと、直列転送書込み動作の実行中 に好ましい実施の形態の集積回路がマイクロプロセッサを強制的に停止させるモ ードの２つのモードを含む。同様に、コンパニオン集積回路中のレジスタの読取 りは、本発明の集積回路中の対応するレジスタを読み取ることによって実行され る。これによって直列転送読取り動作が開始する。２つの直列インタフェース読 取りモードのうちの第１のモードでは、好ましい実施の形態の集積回路は、直列 転送読取り動作が完了するまで停止するようマイクロプロセッサに通知する。停 止した時点で、直列に転送されたデータが、本発明の集積回路のピンでアクセス 可能になる。第２のモードでは、好ましい実施の形態の集積回路は、前の直列転 送読取り動作で残ったデータを返し、現読取り動作が完了した後、供給されたア ドレスで新しい直列インタフェース読取り動作を開始する。好ましい実施の形態 は、新しい直列転送書込み動作が完了したかどうかを判定するために読み取るこ とができる状況ビットを含む。完了した後、マイクロプロセッサ第２の読取り動 作を開始して、最初に必要とされたデータを回収し、必要に応じて、将来使用す べき新しいアドレスで他の直列転送読取り動作を開始する。２つのモードについ て要約すると、一方のモードでは、マイクロプロセッサは待機させられ、第２の モードでは、マイクロプロセッサは、レジスタ・アドレスを供給するための１度 目と、データを回収して場合によっては次のレジスタ・アドレスを供給するため の２度目の２度にわたってレジスタを読み取らなければならない。 本発明の他の実施の形態、すなわち部品番号ＣＬ−ＳＨ３３００集積回路は、 ＣＬ−ＳＨ４４００およびコンパニオン集積回路の基本機能を単一の集積回路に 組み込んだものである。 前述の実施の形態では、多くのパラメータを、プログラム可能であり、そのた め、訂正不能なエラーを検出し、あるいは繰り返し検出する場合の再試行に関す る変更に有用であるものとして説明した。一例を挙げると、パルス整形フィルタ およびその他のフィルタの追加フィルタ係数など、追加プログラム可能パラメー タまたは追加固定パラメータも組み込めることは自明である。特に、パルス整形 フィルタ３８やスペクトル平滑フィルタ４２のパラメータなどある種のパラメー タを適応的にすることも、あるいは適応的でかつプログラム可能にすることもで きることに留意されたい。一例を挙げると、係数を適応的にして、同時に適応的 特性の時定数、ならびにおそらくオフセット、波形、対称性、および非線形性の 補償をプログラム可能にすることができる。なお、訂正不能なエラーまたは繰り 返される訂正不能なエラーが与えられた場合、異なるパラメータ、すなわちサイ ド・サンプリング対センター・サンプリング、フィルタリング対異なるフィルタ リング、より弱いフィルタリング、またはフィルタリングなしで読取りを成功さ せようとする次の試みに影響が及ぶことがないことに留意されたい。さらに、通 常、読取り時には、ピーク検出器に勝る優れた検出器機能のためにシーケンス検 出器が使用される。しかし、シーケンス検出器の出力のエラーが、使用中のＥＤ ＡＣコードのエラー訂正機能を超えるハード・エラーの場合、次の再試行方式に は、シーケンス検出器ではなく、前述のようなピーク検出器から導かれる出力へ の切り替えを含めることができる。これによって、実際上、可能な遷移の単一ビ ット時間内に、遷移検出の雑音エラー特性が追加されるが、シーケンス検出器の ために発生するハード・エラー（たとえば媒体の欠陥）の追加伝搬はいっさいな くなる。雑音エラーの影響は、複数の読取りと、雑音エラーのすべてのまたは大 部分の影響を取り消すために読取りの後に行われる大多数ボートによってほぼな くなり、経路中のシーケンス検出器ではエラーを訂正できないときに首尾良くエ ラーを訂正する機会をもたらす。この場合も、パルス整形フィルタ特性を変更す ることができ、致命的エラーを発生させるよりも成功のためのすべての機会を妥 当に枯渇した方がよいので、ピーク検出器複数読取りの複数の再試行を実行する ことができる。 本明細書では、広範囲のパーシャル・レスポンス多項式を実施できる柔軟なア ーキテクチャを有するシーケンス検出器を含む新規の固有の同期読取りチャネル の好ましい実施の形態および代替実施の形態を開示し説明した。１つまたは２つ のパーシャル・レスポンス・チャネルしかサポートしない本発明の実施の形態は 極めて有用であるが、本発明の好ましい実施の形態で使用した検出器は、ＰＲ４ （１，７）、ＥＰＲ４（１，７）、ＥＥＰＲ（１，７）を含むがこれに限らない 、広いクラスのパーシャル・レスポンス・チャネルをサポートする。シーケンス 検出器は通常、読取り時に動作するが、ディジタル・ピーク検出器の出力は、必 要に応じて読取りチャネルの出力としてイネーブルすることができる。本発明の これらのおよびその他の特徴は、前記の説明から明らかになろう。 したがって、本明細書では本発明の好ましい実施の形態および代替実施の形態 を詳しく開示し説明したが、当業者には、本発明の趣旨および範囲から逸脱せず に本発明に形および詳細の様々な変更を加えられることが自明であろう。 背景技術 コンピュータ・データ記憶装置では、データは通常、各「１」ビット位置で磁 束を反転し、各「ゼロ」ビット位置で同じ磁束方向を維持することによって、磁 気媒体上に記憶される。この方法をＮＲＺＩ記録と呼ぶ。このような磁束反転は 、読取りヘッドを通過する際、読取りヘッドで電圧を変化させる。データ・トラ ックに沿った様々な磁束反転からの電圧は、読取りヘッドの出力上の可変信号レ ベルとして現れ、各磁束反転によって発生する電圧は、正または負の電圧パルス として現れる。これらのパルスは、通常各パルスのピークを検出してパルス位置 を判定することによって、読取りヘッドに接続された電子機器によって検出しな ければならない。 同様に、データ送信線からの電圧は、モデムなどデータ通信装置への入力上の 可変信号レベルとして現れ、各ビット変化の電圧は、正または負の電圧パルスと して現れることが多い。 信号中の雑音から電圧パルスを分離するには、電圧を所定のしきい値と比較し なければならず、大きさがしきい値を超えるピークのみが可能なパルスとみなさ れる。しきい値に対してピークが小さすぎる場合、信号利得をより高く調整しな ければならず、ピークが高すぎる場合、利得をより低く調整しなければならない 。利得設定値を適切に決定するには、利得調整によってパルス・ピークの適当な レベルが維持できるようにパルスを検出しなければならない。 ディスクの回転速度は様々なので、フェーズ・ロック・ループを使用して検出 器をパルスの時間に同期させる。タイミング偏移の訂正を行うには、ビット遷移 によって発生するパルスのピークを検出しなければならない。 いくつかの方法を使用して、パルス、したがってデータ内の遷移が検出されて いる。従来技術では、ピーク検出回路は通常、基本的にアナログ回路であり、デ ィジタル検出器は通常、本明細書で開示し教示したすべてのものの引用にによっ て本明細書に合体された、「Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏ r Ｒｅｄｕｃｅｄ−Ｃｏｍｐｌｅｘｉｔｙ Ｖｉｔｅｒｂｉ−Ｔｙｐｅ Ｓｅ ｑｕｅｎｃｅ Ｄｅｔｅｃｔｏｒｓ」と題する１９９２年３月１６日に出願され た米国特許出願第０７／８５２０１５号で開示されたビタビ法を実施する検出器 などのシーケンス検出器であった。しかし、大部分のディジタル・パルス検出器 は、パルスのコンテキストを分析し、パルスのピークを超えた後にいくつかのサ ンプルが収集されるまでパルスを検出しない。パルスを検出する際のこの待ち時 間は、タイミングまたは利得、あるいはその両方の訂正を行うためにパルスの位 置を知る必要があるときには欠点である。 したがって、当技術分野では、パルスのピークが発生した後にできるだけ早く そのパルスをディジタル的に検出する改良された装置が必要であることが明らか である。本発明は、このおよびその他のニーズを満たすものである。 発明の要旨 本発明の一態様は、データ記憶装置から読み取られるデータ内のビット遷移に よって発生した信号パルスを検出することである。 本発明の他の態様は、データ通信装置が受け取った信号内の信号パルスを検出 することである。 本発明の他の態様は、１つのサンプルが、ビット遷移によって発生するパルス のピークで発生する、信号のサンプルを使用してパルスを検出することである。 本発明の他の態様は、サンプルがパルスのピークの各側で発生し、ピークでは 発生しない信号のサンプルを使用してパルスを検出することである。 本発明の他の態様は、パルスのピークから０．５サンプル周期または１．５サ ンプル周期内にパルスを検出することである。 本発明の他の態様は、２つのサンプルの信号レベル移動平均を検出用に使用す ることである。 本発明の上記およびその他の態様は、読取り信号の４つのサンプルを使用して 、１つのサンプルが、ビット遷移時の信号レベルのピークの時間を越えた直後に 、データ遷移を検出するディジタル・パルス検出器で達成される。パルス検出器 は、ピークの中央でサンプリングし、あるいはピークの各側でサンプリングする ことによってピークを検出する。パルス検出器は、パルスのパターンが事前に分 からないトラッキング中にパルスを検出し、あるいは、データ・パターンが固定 される、プリアンブル中の信号上のタイミング・ロックを得る間に、パルスを検 出す る。したがって、パルス検出器は、追跡モードまたは獲得モードでセンター・サ ンプリングまたはサイド・サンプリングを使用して検出を行う、検出の４つの組 合せを提供する。検出規則を表２に要約する。 代替実施の形態では、検出器は、２つの隣接サンプルの移動平均と個別のサン プル信号レベルを使用して検出を実行する。代替実施の形態では、サンプリング された信号レベルを直接使用して、サイド・サンプリング獲得モードおよびセン ター・サンプリング追跡モードでのピークを判定する。代替実施の形態は、他の ２つの組合せでは、２サンプル移動平均を使用してピークを判定する。代替実施 の形態で獲得すべきプリアンブル・パターンは、周期が４サンプル間隔である、 極性が交互に変わるパルスの繰返しシーケンスになるように制限される。これは 、第１の実施の形態のパターン処理機能よりも限定的であるが、これによって、 代替実施の形態は、サイド・サンプリング獲得ケースでパルスをより早く検出す ることができ、獲得においてより簡単な規則を使用する。代替実施の形態に関す る検出規則を表１に要約する。 ２つの実施の形態は共に、信号しきい値を使用して獲得時にパルスを資格付け ることを必要としない。この態様によって、獲得の始めの利得が獲得に影響を及 ぼすことが防止される。このような影響が発生するのは、獲得の始めには利得が 正しくないからである。より広い間隔でパルスを配置することができる追跡時に は、しきい値を使用してパルスを資格付ける。この資格付けによって、雑音によ って誘発される小さなパルスがデータ・パルスとして検出されることが妨げられ る。 図面の簡単な説明 本発明の上記およびその他の態様、特徴、および利点は、以下の図面と共に提 示される本発明のより具体的な以下の説明を読むことによってよりよく理解され よう。 第１図は、本発明のブロック図と、本発明の環境を示す図である。 第２図は、データ・サンプルを本発明に提供する回路のブロック図である。 第３図は、本発明を含む読取りチャネルのディジタル回路のブロック図である 。 第４図は、信号波形を示し、パルスのセンター・サンプリングを示す図である 。 第５図は、信号波形を示し、パルスのサイド・サンプリングを示す図である。 第６図は、表１の数式に関する本発明のパルス検出器のハイレベル論理図を示 す図である。 第７図は、表１の数式に関する本発明のパルス検出器のハイレベル論理図を示 す図である。 第８図は、表１の数式に関する本発明のパルス検出器のハイレベル論理図を示 す図である。 第９図は、表２の数式に関する本発明のパルス検出器のハイレベル論理図を示 す図である。 第１０図は、表２の数式に関する本発明のパルス検出器のハイレベル論理図を 示す図である。 第１１図は、表２の数式に関する本発明のパルス検出器のハイレベル論理図を 示す図である。 発明の好ましい実施の形態の説明 以下の説明は、本発明を実施する、現在企図されている最良の形態の説明であ る。この説明は、限定的な意味で検討すべきものではなく、単に本発明の一般的 な原則を説明するためになされている。本発明の範囲は、添付の請求の範囲を参 照することによって決定すべきである。 第１図は、本発明および本発明の典型的な環境のブロック図を示す。次に第１ 図を参照すると、コンピュータ・システム１００は、システム・バス１０４を介 してコンピュータ・システム１００の他の要素と通信する処理要素１０２を含ん でいる。キーボード１０６および表示装置１０８によって、コンピュータ・シス テム１００のユーザは、コンピュータ・システム１００と通信することができる 。メモリ１１０は、ユーザが必要とする動作をコンピュータ・システム１００に 実行させるプログラムおよびデータを含む。 ディスク・データ記憶システム１１２は、コンピュータ・システム１００内に データおよびプログラムを記憶するためにシステム・バス１０４に接続される。 ディスク装置１１２内のディスク制御装置１１４は、システム・バス１０４と通 信し、場合によっては、ディスク・データ記憶システム１１２内のローカル・マ イクロプロセッサ（図示せず）と共に、ディスク・ドライブ１１８の動作を制御 する。ディスク・ドライブ１１８は、記憶機能を実行し、通常磁気媒体上にデー タを記憶する。バス１１６は、ディスク制御装置１１４をディスク・ドライブ１ １８に接続し、具体的には、書込みヘッドおよび増幅器１２８を介してディスク 上にデータを書き込むために書込みチャネル１２０に接続する。読取りヘッドお よび増幅器１２８を介してディスクからデータが読み取られると、データは、本 発明のパルス検出器を含む読取りチャネル１２２を通過する。読取りヘッドと書 込みヘッドは物理的に同じヘッドである。データはまず、読取りチャネル１２２ のアナログ・セクション１２６を通過し、次いで読取りチャネル１２２のディジ タル・セクション１２４を通過し、その後、バス１１６上でディスク制御装置１ １４に送られる。データは、ディスク制御装置１１４によって処理された後、シ ステム・バス１０４を介してメモリ１１０に送られ、処理される。 ディスク制御装置１１４は、データ記憶媒体の表面全体にわたって読み／書込 みヘッドを移動する回路など、図示しない、ディスク・ドライブ１１８内の他の 回路にも接続される。 第１図には示していないが、本発明のパルス検出器を使用して、電話線やロー カル・エリア・ネットワークなど送信線からデータ通信受信機で受け取ったデー タ内のパルスを検出することができる。このパルス検出器は、信号内のパルスを 検出しなければならない他の装置で使用することもできる。 第２図は、読取りチャネル１２２のアナログ回路１２６のブロック図を示す。 次に第２図を参照すると、読取りヘッドは、データ記憶媒体のトラック上を通過 するとき、図示しない前置増幅器によって増幅された信号を捕捉する。この前置 増幅の後、信号２０１は可変利得増幅器２０２に渡される。信号はさらに、可変 利得増幅器２０２によって増幅され、たとえば、不要な高周波数を削除し、残り のスペクトルを整形するように、必要に応じて信号をフィルタするアナログ・イ コライザ回路２０４を通過してアナログ・ディジタル変換器２０６に至る。ＡＤ 変換器２０６は、アナログ信号をディジタル値に変換し、好ましい実施の形態で は６ビットのディジタル情報を与え、次いでデータは、レジスタ／デマルチプレ クサ２０７に渡される。好ましい実施の形態では、読取りチャネル１２２のディ ジタル・セクション１２４は２つのサンプルを並行して処理する。レジスタ／デ マルチプレクサ２０７は、この２つのサンプルを作成するために、ＡＤ変換器２ ０６によって収集されたサンプルを１つおきに記憶する。第２のサンプルが収集 された後、２つのサンプルから得たデータは、データ・バス２３０に渡される。 バス２３０は、信号半周波数クロック信号によってクロックされる。 ＡＤ変換器２０６でデータを変換し、すなわちサンプルを収集するのに必要な タイミングは、ディジタル・アナログ変換器（ＤＡＣ）２２０の出力によって制 御される可変周波数発振器２２２によって供給される。ＤＡＣ２２０への入力は 、読取りチャネル１２４のディジタル・セクションからタイミング・フィードバ ック信号２３４として送られる。 可変利得増幅器２０２の利得は、読取りチャネル１２２のディジタル部１２４ から発信される利得フィードバック信号２３２を介して制御される。利得フィー ドバック信号２３２は、他方の入力として粗利得制御値を有する加算ジャンクシ ョン２１０に入力される。粗利得制御は、名目利得レベルを与えるように、ディ スク制御装置１１４、またはディスク・ドライブ（図示せず）内のローカル・マ イクロプロセッサによって設定することができる。名目利得レベルは次いで、利 得フィードバック信号２３２によって上下に調整される。フィードバック信号は 、粗利得制御値に加算された後、ディジタル・アナログ変換器２１２に送られ、 次いでフィルタ２１４に送られる。ディジタル・アナログ変換器の性質のために 、ＤＡＣ２１２の出力は、ＤＡＣが値を変更する際にグリッチを含むことがある 。したがって、フィードバック信号からこのようなグリッチを除去するためにフ ィルタ２１４が必要である。信号は、フィルタされた後、指数変換器ブロック２ １６によって指数値に変換され、次いで可変利得増幅器２０２に接続される。こ の変換によって、入力信号振幅とは独立の小信号利得制御ダイナミクスがもたら される。 第３図は、読取りチャネル１２２（第１図）のディジタル部１２４のブロック 図である。次に第３図を参照すると、第２図からのディジタル・データ信号２３ ０は、遅延回路３０４およびディジタル・フィルタ回路３０２に入力される。デ ィジタル・データ信号２３０は、本発明のパルス検出器３１２に供給される出力 を有する第２のマルチプレクサ３１０に出力が接続されたマルチプレクサ３０６ にも入力される。パルス検出器３１２の出力は、第２図に接続された利得フィー ドバック信号２３２を提供する利得制御回路３３０に接続される。パルス検出器 ３１２の出力は、第２図のディジタル・アナログ変換器２２０に出力２３４が接 続されたタイミング回復回路３２８にも接続される。第３図に示したように、本 発明のパルス検出器３１２の出力は同期マーク検出器３２２およびＲＬＬデコー ダ３２０にも接続することができ、あるいは、同期マーク検出器３２２およびＲ ＬＬデコーダ３２０により精巧なデータ検出器（図示せず）を接続することもで きる。ＲＬＬデコーダ３２０および同期マーク検出器３２２の出力は、バス１１ ６を介してディスク制御装置１１４（第１図）に接続される。 本発明のパルス検出器３１２は、ユーザによって選択された２種類のサンプリ ング方法のうちの一方を使用してパルスを検出するように設計される。第１の検 出方法は、センター・サンプリングと呼ばれ、収集された１つのサンプルがパル スの中央またはピークに、あるいは前記ピークの非常に近くに到着する。サンプ リングの位置は、第３図のタイミング回復ブロック３２８によって制御される。 サイド・サンプリングと呼ばれる他のサンプリング方法では、タイミング回復ブ ロック３２８は、２つのサンプルが収集され、２つのサンプルのうちの一方がパ ルスのピークの一方の側に現れ、２つのサンプルのうちの他方がピークの他方の 側に現れるように、ＶＦＯ２２２（第２図）のタイミングを調整する。システム のユーザは、インタフェース１１６（第１図）を介して制御レジスタ中のビット をセットすることによって、センター・サンプリングを使用するか、それともサ イド・サンプリングを使用するかを決定する。 センター・サンプリングでも、サイド・サンプリングでも、サンプリングは、 ディスク媒体から読み取られるデータ内の異なる２つの時間に行うことができる 。第１回目のサンプリングは獲得と呼ばれる。なぜなら、これが行われるのは、 利得制御およびタイミング制御がパルスの利得とタイミングの関係を得たときだ からである。これが行われるのは、読取りヘッドが、タイミングおよび利得の獲 得 を容易にする知られているデータ・パターンを常に有するデータ・レコードのプ リアンブル部を渡したときである。データが転送されると、パルス追跡と呼ばれ る異なるモードがパルス検出器に対して使用される。これは、データが、不規則 で事前に知られていないパルス・パターンを有するからである。 したがって、本発明のパルス検出器は、４つの別々の条件下でパルスを検出す る。第１の条件は、サイド・サンプリングを使用する獲得モードであり、第２の 条件は、センター・サンプリングを使用する獲得モードであり、第３の条件は、 サイド・サンプリングを使用する追跡モードであり、第４の条件は、センター・ サンプリングを使用する追跡モードである。 パルス検出器は、信号の振幅の現サンプルと、信号振幅の前の３つのサンプル を分析する。この４つのサンプルを使用して、表１は、パルス検出器の一実施の 形態に関する数式を示し、表２は、他の実施の形態に関する数式を示す。 表１で、ｙ_nは現サンプルであり、ｙ_n-1は第１の前のサンプルであり、ｙ_n-2 は第２の前のサンプルである。第３の前のサンプルは、移動平均の（１＋Ｄ）／ ２（以下で説明する）を介してのみ使用される。表１の数式を第５図および第６ 図に関して以下でさらに説明する。また、表１の数式は、センター・サンプリン グでは時間ｙ_n-1に、あるいはサイド・サンプリング追跡モードではｙ_n-1とｙ_n- 2の間に、あるいはサイド・サンプリング獲得モードではｙ_nとｙ_n-1の間にピー クが発生するパルスのパルス検出を示す。第６図ないし第８図の回路は、２つの 信号サンプルを同時に処理する。第２のサンプルに関する数式は、表１の数式と 同じであり、１時間遅延を有する。したがって、たとえば、表１中のｙ_nはｙ_n-1 で置換され、ｙ_n-1はｙ_n-2で置換され、ｙ_n-2はｙ_n-3で置換される。 第４図は、分離されたパルスの信号波形を示し、パルスのセンター・サンプリ ングを示す。次に第４図を参照すると、信号波形４０２は、ベースライン４０４ を超える正のレベルを有するものとして示されている。この波形の４つのサンプ ルは、最も新しいサンプルである参照符号４１２のｙ_nによって識別されたサン プルと共に収集されたものである。サンプル４１０、ｙ_n-1は、最も新しいサン プルの直前のサンプルであり、サンプル４０８は、もう１つ前のサンプルであり 、サンプル４０６は、図示した４つのサンプルのうちで最も古いものである。し きい 値４１４も示されており、サンプル４１０の信号値は、追跡モードでパルスを検 出できるようにしきい値４１４よりも大きくなければならない。負のパルスは、 第４図のミラー・イメージとして現れる。 第５図は、分離されたパルスの信号波形を示し、パルスのサイド・サンプリン グを示す。次に第５図を参照すると、信号波形５０２は、ベースライン５０３を 超える正のレベルとして示されている。４つのサンプルが示されており、最も新 しいサンプルはサンプル５１０である。サンプル５０８は、最も新しいサンプル の前のサンプルであり、サンプル５０６は、もう１つ前のサンプルであり、サン プル５０４は、図示した４つのサンプルのうちで最も古いものである。これらの サンプルは、参照符号ｙ_nないしｙ_n-3でも識別される。しきい値５１２も示され ており、サンプル（ｙ_n-1＋ｙ_n-2）／２は、追跡時のパルスとみなすべきしきい 値５１２よりも大きくなければならない。 第６図、第７図、第８図は、本発明のパルス検出器３１２のハイレベル論理図 を示す。次に第６図、第７図、第８図を参照すると、ディジタル・データ信号２ ３０を介して第２図のレジスタ・マルチプレクサ２０７から信号６１０および６ ３２を受け取っている。第２図に関して上記で論じたように、アナログ部１２６ は、２つの信号を一度にディジタル部に送る。ｙ_nとしても指定された信号６１ ０は、最も新しいサンプルの信号レベルに関するディジタル化値である。ｙ_n-1 としても指定された信号６３２は、最も新しいサンプルの１つ前の信号レベルに 関するディジタル化値である。好ましい実施の形態では、この２つの信号はそれ ぞれ、２の補数表現で記憶された６ビット・ディジタル値であり、そのうちの１ ビットは符号ビットである。信号６１０は、マルチプレクサ６０８に転送され、 信号６３２は第２のマルチプレクサ６４０に転送される。これらのマルチプレク サは、２つの信号６０２および６０４を入力として有する排他ＯＲゲート６０６ によって制御される。信号６０２は、上述のように、パルス検出器が獲得モード であるか、それとも追跡モードであるかを判定し、信号６０４は、上述のように 、パルス検出器がセンター・サンプリング・モードであるか、それともサイド・ サンプリング・モードであるかを判定する。パルス検出器が獲得サイド・サンプ リング・モードまたは追跡センター・サンプリング・モードであるとき、マルチ プレク サ６０８および６４０によってそれぞれ、信号６１０および６３２が選択される 。パルス検出器が獲得モード・センター・サンプリングまたは追跡モード・サイ ド・サンプリングを実行するとき、マルチプレクサ６０８および６４０はそれぞ れ、信号６３１および６３９を選択する。 信号６３１は、（１＋Ｄ）／２信号と呼ばれ、加算ジャンクション６２８で信 号６１０に信号６３２を加え、次いで２での除算回路６３０によってこの和を２ で除して信号６３１を生成することによって形成される。加算ジャンクション６ ２８は、６ビット加算回路であり、２での除算回路６３０はシフトである。信号 ６３１は、ｙ_n信号とｙ_n-1信号の和を２で除した値を表し、したがって、ｙ_nと ｙ_n-1の平均である。 回路６３４、６３６、６３８は、前のサンプルに関する（１＋Ｄ）／２信号を 生成する。すなわち、１組のＤフリップ・フロップ回路である遅延回路６３４は 、ｙ_n信号６１０を１クロック・サイクル（２サンプル時間）だけ遅延させるた めに使用され、したがって、ｙ_n信号は信号ｙ_n-2になり、加算ジャンクション６ ３６に送られる。加算ジャンクション６３６は、ｙ_n-2にｙ_n-1を加え、結果を２ で除して信号６３９で平均を生成する。表１で開示したように、これらの（１＋ Ｄ）／２信号は、パルス検出器が復号できる４つのケースのうちの２つで使用さ れる。 ｙ_n信号６１０は、マルチプレクサ６０８を通過した後、ｙ_n信号６１３を介し て第７図および第８図に送られる。この信号も遅延回路６１７によって遅延して ｙ_n-2信号６１４になる。ｙ_n信号６１３は６ビット・ディジタル値から符号ビッ トのみを抽出する符号ビット回路６１６にも接続される。この符号ビットは、デ ィジタル値６１３の他のビットと共に排他ＯＲ回路６１８に接続される。符号ビ ット６１６は、排他ＯＲ回路６１８の出力およびしきい値６５６と共に他の加算 ジャンクション６２０にも接続される。回路６１６、６１８、６２０は、ｙ_nの 値を絶対値に変換し、すなわち、ｙ_nは、最初に負の値であった場合は、−１を 乗じて正の値にされ、最初に正の値であった場合は変更されない。次いで、この 絶対値からしきい値信号６５６が減じられ、ｙ_nの絶対値がしきい値以上である 場合は非負値が生成される。加算ジャンクション６２０は、ｙ_nの絶対値がしき い値６５６よりも小さい場合は負の値を生成する。 加算ジャンクション６２２の出力は、結果から符号ビットを抽出して反転する 他の符号ビット回路６２４に渡される。これは、ｙ_nの絶対値がしきい値６５６ 以上であるかどうかを示す。反転された符号ビットは次いで、遅延回路６２６を 介して送られる。遅延回路６２６の出力信号６２７は、１クロック・サイクルだ け遅延したｙ_nの絶対値、すなわち、｜ｙ_n-2｜がしきい値以上である場合は値１ を有し、しきい値よりも小さい場合は０である。 同様に、ｙ_n-1信号６４２は、符号ビット回路６４４、排他ＯＲ回路６４６、 および加算ジャンクション６４８に送られる。加算ジャンクション６４８の出力 は、ｙ_n-1信号の絶対値がしきい値６５６よりも大きいかどうかを示す。この結 果は、符号ビット回路６５０を通過し、次いで、ｙ_n-1の絶対値がしきい値６５ ６以上であるかどうかを示すように反転される。 第７図は、データ追跡時にパルスを検出するパルス検出器３１２のセクション のハイレベル論理図である。次に第７図を参照すると、比較器回路７０２および ７０４は、信号から収集された最後の３つのサンプルの結果を比較している。y_n 信号６１３は、最も新しいサンプルであり、ｙ_n-1信号６４２はその前のサンプ ルであり、ｙ_n-2信号６１４は、信号６４２の前のサンプルである。比較器７０ ２および７０４の出力は、表１に示した追跡数式を実施するように、いくつかの ＡＮＤゲートおよび遅延回路に接続される。 ＡＮＤゲート７０６は、時間ｎ（ピークは時間ｎ−１）で正のパルスが検出さ れたかどうかを判定する。比較器７０２の出力７３６は、ｙ_n-2がｙ_n-1よりも小 さい場合に論理１であり、比較器７０４の出力７４０は、ｙ_nがｙ_n-1よりも小さ い場合に論理１である。これらの信号は、時間ｎで正のパルスが検出された場合 、ｙ_n-1の信号レベルの反転符号と共にＡＮＤされ、ＡＮＤゲート７０６から論 理１が生成される。 ＡＮＤゲート７０８は、時間ｎに負のパルスがあった（ピークは時間ｎ−１） かどうかを判定する。比較器７０２の出力７３８は、ｙ_n-1がｙ_n-2よりも小さい 場合に論理１であり、比較器７０４の出力７４２は、ｙ_n-1がｙ_nよりも小さい場 合に論理１である。これらの信号は、時間ｎで負のパルスが検出された場合、ｙ_n-1 の信号レベルの反転符号と共にＡＮＤされ、ＡＮＤゲート７０８から論理１ が 生成される。 ＡＮＤゲート７１６および７１８は、時間ｎ−１にパルスが検出された（ピー クは時間ｎ−２）かどうかを判定する。比較器７０２の出力７３６はｙ_n-2がｙ_{n -1} より小さいことを示している。比較器７０４の出力７４０は、遅延回路７１０ によって遅延した後に、ｙ_n-2がｙ_n-3よりも小さいことを示す。信号７４４は、 ｙ_n-2が負であることを示し、したがって、信号７３６、７４８、７４４のＡＮ Ｄは、時間ｎ−１に負のパルスがあることを示す。 信号７３８は、ｙ_n-2がｙ_n-1よりも大きいことを示す。信号７４６、すなわち 遅延回路７１２の出力は、ｙ_n-2がｙ_n-3よりも大きいことを示す。信号７３８、 ７４６、および反転された信号７４４をＡＮＤすることによって、ＡＮＤゲート ７１８は、時間ｎ−１に正のパルスが検出されたことを示す。 ＯＲゲート７１４の出力は、正または負のパルスが時間ｎに検出されたことを 示し、ＯＲゲート７２４の出力は、正または負のパルスが時間ｎ−１に検出され たことを示す。ＡＮＤゲート７２０は、時間ｎでのパルスの大きさがしきい値よ りも大きかったかどうかを判定し、パルス検出器が追跡モードであるかどうかも 判定する。ＡＮＤゲート７２６は、時間ｎ−１でのパルスの大きさがしきい値よ りも大きかったかどうかと、検出器が追跡モードであるかどうかを判定する。本 出願の記憶媒体にデータを書き込む際に使用される記録符号のために、パルスは 時間ｎにも時間ｎ−１にも発生しない。したがって、ゲート７２０および７２６ の出力はＡＮＤゲート７２８に交差結合され、両方の位置で一度にパルスが検出 されることを妨げる。したがって、ゲート７２８および７３０の出力は、パルス が時間ｎまたは時間ｎ−１に発生したことを示し、その両方に発生したことを示 すことはない。これらの出力は第８図の回路に接続される。 第８図は、獲得モードに関して表１に示した獲得数式を実施するパルス検出器 の部分のハイレベル論理図を示す。次に第８図を参照すると、信号６０２は、検 出器が獲得モードであるかどうかを示す。符号ビット・エクストラクタ回路８０ ２および符号ビットエクストラクタ回路８０４はそれぞれ、値ｙ_nおよびｙ_n-1か ら符号ビットを抽出する。この２つの符号ビットは、ＸＮＯＲ回路８０８で排他 ＮＯＲされ、ＸＮＯＲ回路の出力は、ｙ_nの符号がｙ_n-1の符号に等しいことを示 す。回路８１０は、ｙ_n-1の符号がｙ_n-2の符号に等しくないかどうかを示す。こ れらの条件が共に真である場合、ＡＮＤゲート８１６の出力は、獲得モードで時 間ｎにパルスが検出された（ピークは時間ｎと時間ｎ−１の間）ことを示す。こ の出力は、追跡モードで時間ｎにパルスが検出されたかどうかを示す第７図から の出力７３２とＯＲされ、したがって、信号８２４は、一方のモードで時間ｎに パルスが検出されたかどうかを示す。 回路８０４の符号ビット出力は、１クロック・サイクルだけ遅延し、信号ｙ_{n- 3} の符号を示す。この符号は、回路８１４によってｙ_n-2の符号ビットと排他ＯＲ され、回路８１４の出力は、ｙ_n-2の符号がｙ_n-3の符号に等しいかどうかを示す 。排他ＯＲ回路８１０の出力は、ＡＮＤゲート８１８の入力で反転された後、ｙ_n-1 の符号がｙ_n-2の符号に等しいかどうかを示す。したがって、ＡＮＤゲート８ １８の出力は、獲得モードで時間ｎ−１にパルスが検出された（ピークは時間ｎ −１と時間ｎ−２の間）かどうかを示す。この出力は、追跡モードで時間ｎ−１ にパルスが検出されたかどうかを示す第７図の出力７３４とＯＲされる。したが って、出力８２６は、獲得モードまたは追跡モードで時間ｎ−１にパルスが検出 されたかどうかを示す。 第９図ないし第１１図は、表２の数式を実施する回路を示す。この回路と表２ の数式は、データのプリアンブル部が異なるタイプのパターンを含むことができ るようにするパルス検出器の実施態様を提供する。たとえば、第６図ないし第８ 図の回路は、１がパルスの存在を示し、０がパルスが存在しないことを示し、パ ルスの極性が交互に変化する、交互１−０パターン（１０１０１０１０．．．） である２Ｔパターンを有するプリアンブルにうまく働く。第９図ないし第１１図 の回路では、２Ｔパターン、３Ｔパターン（１００１００．．．）、および４Ｔ パターン（１０００１０００．．．）が可能である。したがって、第９図ないし 第１１図の回路および表２の数式は、好ましい実施の形態および最良の態様であ る。 サイド・サンプリング獲得モードを除くすべてのケースで、表１と表２の両方 の数式は、同じ待ち行列時間でパルスを検出する。サイド・サンプリング獲得で は、表１の数式は、表２の数式よりも１サンプルだけ早くピークを検出する。し かし、表２の数式は、獲得モードでも追跡モードでも、待ち行列時間の量が一貫 しているが、サイド・サンプリングに表１の数式を用いると、獲得モードでの待 ち行列時間は追跡モードでの待ち時間よりも１サンプルだけ短くなる。 表２の数式は、時間ｙ_nにパルスが検出されたことを示す。第６図ないし第８ 図の回路と同様に、第９図ないし第１１図の回路は、２つの信号サンプルを同時 に有する。第２のサンプルに関する数式は、表２に示した第１のサンプルに関す る数式と同じであり、１タイム遅延を有する。したがってたとえば、第２のサン プルでは、表２中のｙ_nは、ｙ_n-1で置換され、ｙ_n-1はｙ_n-2で置換され、以下同 様である。 次に第９図ないし第１１図を参照すると、第９図は、ｙ_n、ｙ_n-1、ｙ_n-2、ｙ_{n -3} の値を比較し、ｙ_nおよびｙ_n-1をしきい値と比較する一連の比較器９１２ない し９２２を示す。大部分の比較器は、出力上に遅延回路９２４ないし９３６を有 し、ｙ_n-2、ｙ_n-3、ｙ_n-4、ｙ_n-5の比較を行う。したがって、これらの回路は、 上述のような第２のサンプルに関する表２の数式および等価数式に必要なすべて の入力を提供する。 第１０図は、現サンプルに関する表２の数式を実施し、第１１図は、第１の前 のサンプルに関する表２の数式を実施する。したがって、以下の説明では、第１ ０図および第１１図を共に説明する。 第１０図および第１１図で、ＮＯＲ回路１００２および１１０２は、信号の絶 対値がしきい値よりも大きいかどうかを判定する。表２に示したように、この比 較は追跡モードで行われ、獲得モードでは行われない。マルチプレクサ１０２０ および１１２０は、サイド・サンプリング・モードまたはセンター・サンプリン グ・モードを選択する。マルチプレクサ１００８および１１０８は、センター・ サンプリング・モードで正または負のパルスを選択し、マルチプレクサ１０１８ および１１１８は、サイド・サンプリング・モードで正または負のパルスを選択 する。ＮＡＮＤ回路１００４および１１０４は、センター・サンプリング正パル スに関する数式を実施し、ＮＡＮＤ回路１０１０および１１１０は、センター・ サンプリング負パルスに関する数式を実施する。マルチプレクサ１００６、１１ ０６、１０１２、１１１２によって、ユーザは、センター・サンプリング時に２ つの数式のうちの一方を選択することができる。これらの数式は、表２で、セン ター・サンプリングの正および負のパルスに関する数式３として示されている。 これによって、回路のユーザに柔軟性が与えられる。ＮＡＮＤ回路１０１６およ び１１１６は、サイド・サンプリング正パルスに関する数式を実施し、ＮＡＮＤ 回路１０２２および１１２２は、サイド・サンプリング負パルスに関する数式を 実施する。条件４を使用するとき、表２の条件３は追跡モードでは省略すること ができる。 磁気記憶媒体上に記録されるデータは、交互ＮＳ極を有する小型の磁石を使用 して記録されるので、読取りヘッドによって検出される信号は常に、正および負 のパルスを交互に有する。したがって、磁気記録媒体から読み取られた信号を検 出するには、パルスの極性が、前に検出されたパルスと逆である場合に限り、そ のパルスを検出するように、表１および２の数式を容易に修正することができる 。これによって、追加雑音耐性が与えることができる。 したがって、本発明の現在好ましい実施の形態を説明したが、本発明の態様が 完全に達成されたことが理解されよう。当業者には、本発明の趣旨および範囲か ら逸脱しない、構成および回路の変更と、本発明の様々な実施の形態および応用 例が自明であることが理解されよう。本明細書中の開示および説明は、本発明を 例示するためのものであり、いかなる意味でも本発明を制限するためのものでは なく、以下の請求の範囲によって定義することが好ましい。 背景技術 磁気ディスク記憶装置またはテープ・データ記憶装置では、データは一般に、 媒体の各部分が２つの方向のうちの一方での飽和点まで磁化される飽和記録によ って磁気媒体上に記憶される。記憶すべきデータは通常、何らかの制約を満たす ように符号化され、符号化済みデータを使用して磁化の方向が変調される。ＮＲ ＺＩとして知られる符号化表現において、符号化済みデータの各「１」ビットで は、磁化の方向が遷移するが、符号化済みデータの各「０」ビットでは、磁化方 向は変化しない。記録ヘッドがトラックに沿って移動する際に、各クロック・チ ックで１ビットが書き込まれるように、クロック信号を使用して符号化済みＮＲ ＺＩビットのシーケンスが書き込まれる。 読取りヘッドが、記録済みデータ・トラック上を通過すると、磁化の各遷移で 電圧パルスが生成される。連続磁気遷移が逆方向のものなので、連続電圧パルス は逆の極性を有する。書き込まれたＮＲＺＩデータ・シーケンスは、パルスが発 生したあらゆるクロック・チックに「１」ビットを関連付け、パルスが発生しな かったあらゆるクロック・チックに「０」ビットを関連付けることによって、結 果として得られる電圧波形から再構成することができる。次いで、ＮＲＺＩデー タから最初のユーザ・データを復号することができる。 光学媒体上のデータ記憶、およびモデム、ネットワーク、無線、または光ファ イバ・リンクを介したデータ通信を含め、他の応用例で、パルスから成る類似の 波形が発生することがある。 書き込まれ、あるいは送信されたデータ・シーケンスを回復するために、受信 機は、受け取る波形と同期するクロック信号を必要とする。この同期クロック信 号の各チック時に、受信機または読取り回路は、周りの波形を処理することによ って、１ビットのＮＲＺＩデータ・シーケンスを生成する。このデータ波形を有 する個別の同期クロック信号を記憶または送信することは不可能であり、あるい は少なくとも望ましくないことが多い。その代わり、データ波形自体からタイミ ング情報を抽出し、それを使用して同期クロック信号を「回復」することができ るように、符号化ＮＲＺＩデータ・シーケンスに制約が適用される。そのような システムを「自己クロッキング」と呼ぶ。 従来技術の磁気ディスク・ドライブは通常、アナログ回路が波形中の各ピーク の瞬間を判定する、ピーク検出と呼ばれるデータ検出システムを使用する。しき い値振幅を超えることなど、資格付け要件を満たすピークは、磁気遷移によって 発生したものとみなされ、したがってＮＲＺ１「０」ビットに関連付けられる。 回復されたクロックは、波形を、ビット・セル、またはピークの名目位置が窓の 中心にある窓として分割する。「１」ビットは、資格付けられたピークを含む各 窓ごとに出力され、「０」ビットは、他の各窓ごとに出力される。回復されたク ロックの位相および周波数は、窓を適切にピークに整列させるようにフェーズ・ ロック・ループで調整される。 符号間干渉（ＩＳＩ）は、パルスが波形中で非常に密に配置され、著しく重な っているときに発生する。波形中のピークの位置は、ＩＳＩによって他の近傍の パルスからシフトされることがある。したがって、ピーク検出チャネルの記録密 度は、ＩＳＩによってピークがある窓から他の窓へ移動してはならないことによ って制限される。ＩＳＩのためのピーク・シフトによって、クロック回復回路の 性能に影響を及ぼすタイミング誤差も発生する。 ピーク検出チャネルよりも高い記録密度またはより高い雑音耐性、あるいはそ の両方を達成するために、他のクラスの検出方法は、信号波形の振幅サンプリン グに基づいて行われる。そのような多数のサンプリング検出方法は、アナログ信 号処理装置を使用して実施することも、ディジタル信号処理装置を使用して実施 することもできる。いずれの場合も、サンプル・タイミングを制御するために同 期クロック信号が必要であり、そのようなクロック信号をデータ波形から回復す る手段を提供しなければならない。したがって、高記録密度でサンプリング振幅 検出器と共に使用するのに適した新規のタイミング回復方法が必要である。 本出願は、「Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｒｅｄｕ ｃｅｄ−Ｃｏｍｐｌｅｘｉｔｙ Ｖｉｔｅｒｂｉ−Ｔｙｐｅ Ｓｅｑｕｅｎｃｅ Ｄｅｔｅｃｔｏｒｓ」と題する、１９９２年３月１６日に出願された特許出願 第０７／８５２０１５号と、「Ｄｉｇｉｔａｌ Ｐｕｌｓｅ Ｄｅｔｅｃｔｏｒ 」と題する、１９９２年５月８日に出願された特許出願第０７／８７９９３８号 に関するものである。２つの出願は共に、同じ実体によって所有されている。こ れ らの出願をそれぞれ、本明細書で開示され教示されたすべてのものの引用によっ て本明細書に合体する。 発明の要旨 データ記憶装置またはデータ通信装置から読み取られるデータ内のビット遷移 によって発生する信号パルスを検出することである。 本発明の一態様は、信号波形中の各パルスとその波形をサンプリングするため に使用されるクロック信号との間に位相誤差を測定することである。 本発明の他の態様は、位相誤差測定で検出中のパルスの対称性を補償し、近傍 のパルスを補償することである。 本発明の他の態様は、位相誤差測定値をゼロにするように、周波数、したがっ てクロック信号の位相を調整することである。 本発明の他の態様は、固定周波数パルス列と、パルス列をサンプリングするた めに使用されるクロック信号との間の周波数誤差を測定し、周波数誤差測定値を ゼロにするようにクロック信号の周波数を調整することである。 本発明の上記のおよびその他の態様は、好ましい実施の形態では、アナログ信 号からディジタル信号への変換のタイミングをとる混合アナログ・ディジタル・ タイミング回路で達成される。この回路は、制御されたサンプリング時間にアナ ログ信号をディジタル・サンプル値に変換するアナログ・ディジタル変換器と、 アナログ・ディジタル変換器がいつ変換を実行するかを制御する可変周波数発振 器とを有する。パルス検出器は、ディジタル化信号中のパルスを検出する。位相 誤差回路は、各パルスごとの２つのサンプル値のうちの一方を他方から減じて、 ディジタル位相誤差測定値を作成する。２つのサンプル値は、パルス検出器によ って検出されたパルスのピークのいずれかの側で発生する。ディジタル位相誤差 測定値は、サンプルが所望の瞬間に収集されるようにサンプル・タイミングを調 整するために出力が可変周波数発振器に接続されたディジタル・フィルタを使用 してフイルタされる。 このシステムは、所望のサンプル位相を調整するために使用される値を含む設 定値レジスタも含む。この設定値を使用して、非対称性のパルスを補償すること ができる。この値は常に、ディジタル位相誤差測定値に加えられる。 システムは、設定値レジスタだけでなく、検出パルスのいずれかの側の２つの サンプル時間に発生するパルス用の補償レジスタも含む。これは、これらのパル スが、検出パルスの形状を変化させるほど、検出パルスに近いからである。これ らの値がディジタル位相誤差値に加えられるのは、これらのサンプル時間にもパ ルスが検出された場合だけである。検出パルスから３サンプル時間後に発生する パルス用の第３の補償レジスタも存在し、このパルスが検出された場合、このレ ジスタの値がディジタル・パルス位相誤差値に加えられる。 システムは、固定周波数データ・パターンを合成し、読取り信号の代わりにこ のデータ・パターンを挿入し、可変周波数発振器を、合成された周波数にロック することを含む基準ロックモードを含む。 図面の簡単な説明 本発明の上記およびその他の態様、特徴、および利点は、以下の図面と共に提 示される本発明のより具体的な以下の説明を読むことによってよりよく理解され よう。 第１図は、本発明の環境のブロック図であり、本発明を含む読取りチャネルを 示す図である。 第２図は、本発明を含む読取りチャネルのアナログ回路およびアナログ・ディ ジタル変換回路のブロック図である。 第３図は、本発明を含む読取りチャネルのディジタル回路のブロック図である 。 第４図は、信号波形を示し、パルスのセンター・サンプリングを示す図である 。 第５図は、信号波形を示し、パルスのサイド・サンプリングを示す図である。 第６図は、重なり合ったパルスを示す信号波形を示す図である。 第７図は、重なり合ったパルスを示す信号波形を示す図である。 第８図は、第３図のタイミング回復回路のブロック図である。 第９図は、第８図の位相・周波数検出器の獲得回路の論理ブロック図である。 第１０図は、第８図の位相・周波数検出器の獲得回路の論理ブロック図である 。 第１１図は、第８図の位相・周波数検出器の追跡回路の論理ブロック図である 。 第１２図は、第８図の位相・周波数検出器の追跡回路の論理ブロック図である 。 第１３図は、第３図のタイミング回復ブロックのループ・フィルタ回路の図で ある。 好ましい実施の形態の説明 以下の説明は、本発明を実施する、現在企図されている最良の形態の説明であ る。この説明は、限定的な意味で検討すべきものではなく、単に本発明の一般的 な原則を説明するためになされている。本発明の範囲は、添付の請求の範囲を参 照することによって決定すべきである。 第１図は、本発明の典型的な環境のブロック図を示す。次に第１図を参照する と、コンピュータ・システム１００は、システム・バス１０４を介してコンピュ ータ・システム１００の他の要素と通信する処理要素１０２を含んでいる。キー ボード１０６および表示装置１０８によって、コンピュータ・システム１００の ユーザは、コンピュータ・システム１００と通信することができる。メモリ１１ ０は、ユーザが必要とする動作をコンピュータ・システム１００に実行させるプ ログラムおよびデータを含む。 ディスク・データ記憶システム１１２は、コンピュータ・システム１００内に データおよびプログラムを記憶するためにシステム・バス１０４に接続される。 ディスク装置１１２内のディスク制御装置１１４は、システム・バス１０４と通 信し、場合によっては、ディスク・データ記憶システム１１２内のローカル・マ イクロプロセッサ（図示せず）と共に、ディスク・ドライブ１１８の動作を制御 する。ディスク・ドライブ１１８は、記憶機能を実行し、通常磁気媒体上にデー タを記憶する。バス１１６は、ディスク制御装置１１４をディスク・ドライブ１ １８に接続し、具体的には、Ｒ／Ｗヘッドおよび増幅器１２８を介してディスク 上にデータを書き込むために書込みチャネル１２０に接続する。読取りヘッドお よび増幅器１２８を介してディスクからデータが読み取られると、データは、本 発明のタイミング回復回路を含む読取りチャネル１２２を通過する。読取りヘッ ドと書込みヘッドは物理的に同じヘッドである。データはまず、読取りチャネル １２２のアナログ・セクション１２６を通過し、次いで読取りチャネル１２２の ディジタル・セクション１２４を通過し、その後、バス１１６上でディスク制御 装置１１４に送られる。データは、ディスク制御装置１１４によって処理された 後、システム・バス１０４を介してメモリ１１０または処理要素１０２、あるい はその両方に送られる。 ディスク制御装置１１４は、データ記憶媒体の表面全体にわたってＲ／Ｗヘッ ドを移動する回路など、図示しない、ディスク・ドライブ１１８内の他の回路に も接続される。 第１図には示していないが、本発明のディジタル・タイミング回路を使用して 、電話線やローカル・エリア・ネットワークなど送信線からデータ通信受信機で 受け取ったデータ内のパルスにクロックを同期させることができる。このパルス 検出器は、信号内のパルスのタイミングをとり、かつ前記パルスを検出しなけれ ばならない他の装置で使用することもできる。 第２図は、読取りチャネル１２２のアナログ回路１２６のブロック図を示す。 次に第２図を参照すると、読取りヘッドは、データ記憶媒体のトラック上を通過 するとき、図示しない前置増幅器によって増幅された信号を捕捉する。この前置 増幅の後、信号２０１は可変利得増幅器２０２に渡される。信号はさらに、可変 利得増幅器２０２によって増幅され、アナログ・マルチプレクサ２０３を通過し 、次いで、たとえば、不要な高周波数を削除し、残りのスペクトルを整形するよ うに、必要に応じて信号をフィルタするアナログ・イコライザ回路２０４に至り 、さらにアナログ・ディジタル変換器２０６に至る。ＡＤ変換器２０６は、アナ ログ信号をディジタル値に変換し、好ましい実施の形態では６ビットのディジタ ル情報を与え、次いでデータは、レジスタ／デマルチプレクサ２０７に渡される 。好ましい実施の形態では、読取りチャネル１２２のディジタル・セクション１ ２４は２つのサンプルを並行して処理する。レジスタ／デマルチプレクサ２０７ は、この２つのサンプルを作成するために、ＡＤ変換器２０６によって収集され たサンプルを１つおきに記憶する。第２のサンプルが収集された後、２つのサン プルから得たデータは、データ・バス２３０に渡される。バス２３０は、信号半 周波数クロック信号によってクロックされる。 ＡＤ変換器２０６でデータを変換し、すなわちサンプルを収集するのに必要な タイミングは、ディジタル・アナログ変換器（ＤＡＣ）２２０の出力によって制 御される可変周波数発振器２２２によって供給される。ＤＡＣ２２０への入力は 、読取りチャネル１２４のでディジタル・セクションからタイミング・フィード バック信号２３４として送られる。ＤＡＣ２２０は、ディジタル入力が周波数を 直接制御するように可変周波数発振器の重要な一部であってよい。 基準信号２３６は、周波数シンセサイザ２４０が、データを書き込むために使 用される周波数で動作し、４での除算回路２３８でこの周波数を４で除すること によって作成される。４での除算回路２３８の出力は、アナログ・マルチプレク サ２０３に接続された周期４Ｔを有する方形波である。フィルタ２０４は、方形 波の基本周波数を通過させるが、より高い調波は通過させず、したがって基準信 号を、周波数が１／４Ｔの正弦波に変換する。この正弦基準信号は、通常、交互 の遷移および空間によって生成されるデータ信号、すなわちＮＲＺＩ表現の１０ １０１０．．．と等価である。これは、遷移間の距離が２ビット・セルであるの で「２Ｔ」パターンと呼ばれることが多い。２Ｔパターンは、データ・レコード の始めでプリアンブル信号に使用されることが多いパルス・パターンである。基 準パターン信号２３６は、ＶＦ０２２２を、データ・プリアンブルにロックする 前に名目周波数に設定するために使用される。 可変利得増幅器２０２の利得は、読取りチャネル１２２のディジタル部１２４ から発信される利得フィードバック信号２３２を介して制御される。利得フィー ドバック信号２３２は、他方の入力として粗利得制御値を有する加算ジャンクシ ョン２１０に入力される。粗利得制御は、名目利得レベルを与えるように、ディ スク制御装置１１４、またはディスク・ドライブ（図示せず）内のローカル・マ イクロプロセスによって設定することができる。名目利得レベルは次いで、利得 フィードバック信号２３２によって上下に調整される。フィードバック信号は、 粗利得制御値に加算された後、ディジタル・アナログ変換器２１２に送られ、次 いでフィルタ２１４に送られる。ディジタル・アナログ変換器の性質のために、 ＤＡＣ２１２の出力は、ＤＡＣが値を変更する際にグリッチを含むことがある。 したがって、フィードバック信号からこのようなグリッチを除去するためにフィ ルタ２１４が必要である。信号は、フィルタされた後、指数変換器ブロック２１ ６によって指数値に変換され、次いで可変利得増幅器２０２に接続される。この 変換によって、入力信号振幅とは独立の小信号利得制御ダイナミクスがもたらさ れる。 第３図は、読取りチャネル１２２（第１図）のディジタル部１２４のブロック 図である。次に第３図を参照すると、第２図からのディジタル・データ信号２３ ０は、遅延回路３０４およびディジタル・フィルタ回路３０２に入力される。こ の２つの回路の出力は、出力がそれぞれマルチプレクサ３１０および３１８に接 続されたマルチプレクサ３０６および３１６に接続される。マルチプレクサ３１ ０および３１８は信号２３０も受け取る。マルチプレクサ３０６および３１６は 独立に選択することができるが、マルチプレクサ３１０および３１８は常に共に 選択される。このように、パルス検出器３１２とタイミング回復回路３２８の両 方への入力用にディジタル・データ信号２３０を選択することも、あるいはフィ ルタ／遅延信号を選択することもできる。パルス検出器３１２またはタイミング 回復回路３２８用にフィルタ信号を選択した場合、これらの回路のうちの他方へ の入力用にフィルタ信号または遅延信号を選択しなければならない。フィルタ３ ０２は、ディジタル・データ信号２３０に遅延を挿入し、したがって、一方の回 路がフィルタ信号を選択した場合、他方の回路入力は、回路３０４からの遅延信 号を選択し、あるいはフィルタ３０２からのフィルタ信号も選択することによっ て遅延補償される。 パルス検出器として使用するのに適した１つの回路は、米国特許出願第０７／ ８７９９３８号で開示されている。 パルス検出器３１２の出力は、第２図に接続された利得フィードバック信号２ ３２を提供する利得制御回路３３０に接続される。パルス検出器３１２の出力は 、第２図のディジタル・アナログ変換器２２０に出力２３４が接続されたタイミ ング回復回路３２８にも接続される。第３図に示したように、パルス検出器３１ ２の出力は同期マーク検出器３２２およびＲＬＬデコーダ３２０にも接続するこ とができ、あるいは、同期マーク検出器３２２およびＲＬＬデコーダ３２０によ り精巧なデータ検出器（図示せず）を接続することもできる。ＲＬＬデコーダ３ ２０および同期マーク検出器３２２の出力は、バス１１６を介してディスク制御 装 置１１４（第１図）に接続される。 パルス検出器回路３１２およびタイミング回復回路３２８は、ユーザによって 選択された２種類のサンプリング方法のうちの一方を使用してパルスを処理する ように設計される。第１の検出方法は、センター・サンプリングと呼ばれ、収集 された１つのサンプルが第４図で示すようにパルスの中央またはピークに、ある いは前記ピークの非常に近くに到着する。サンプリングの位置は、タイミング回 復ブロック３２８によって制御される。サイド・サンプリングと呼ばれる他のサ ンプリング方法では、タイミング回復ブロック３２８は、２つの連続サンプルが 収集され、第５図に示したように、２つのサンプルのうちの一方がパルスのピー クの一方の側に現れ、２つのサンプルのうちの他方がピークの他方の側に現れる ように、ＶＦ０２２２（第２図）のタイミングを調整する。システムのユーザは 、インタフェース１１６（第１図）を介して制御レジスタ中のビットをセットす ることによって、センター・サンプリングを使用するか、それともサイド・サン プリングを使用するかを決定する。 センター・サンプリングでも、サイド・サンプリングでも、サンプリングは、 ディスク媒体から読み取られるデータ・レコード内の異なる２つの時間セグメン ト中に行うことができる。第１の時間セグメント・サンプリングは獲得と呼ばれ る。なぜなら、これが行われるのは、利得制御およびタイミング制御がパルスの 利得とタイミングの関係を得たときだからである。これが行われるのは、読取り ヘッドが、タイミングおよび利得の獲得を容易にすることで知られているデータ ・パターンを常に有するデータ・レコードのプリアンブル部を渡したときである 。データが転送されると、パルス追跡と呼ばれる異なるモードが検出器に対して 使用される。これは、データが、不規則で事前に知られていないパルス・パター ンを有するからである。 したがって、パルス検出器回路およびタイミング回復回路は、４つの別々の条 件下でパルスを検出する。第１の条件は、サイド・サンプリングを使用する獲得 モードであり、第２の条件は、センター・サンプリングを使用する獲得モードで あり、第３の条件は、サイド・サンプリングを使用する追跡モードであり、第４ の条件は、センター・サンプリングを使用する追跡モードである。 タイミング回復回路は、信号の振幅の現サンプルと、信号振幅の前の２つのサ ンプルを分析する。この３つのサンプルを使用して、表１は、タイミング回復回 路３２８に関する数式を示す。 表１で、ｎは現サンプルの時間であり、ｎ−１は第１の前のサンプルであり、 ｎ−２は第２の前のサンプルであり、ｎ−３は第３の前のサンプルである。ｙ_x は、時間ｘで収集されたサンプルのサンプル値である。ＳＧＮは、サンプル値の 算術符号である。Ｐ_xの値は、サンプルｘの間にパルスが検出された場合は１で あり、サンプルｘの間にパルスが検出されなかった場合は０である。ｔ_aは獲得 タイミング設定値であり、ｔ_tは追跡タイミング設定値である。ａ、ｂ、ｃは、 近傍のパルスに関して調整するために使用される定数である。表１の数式につい て以下でさらに説明する。また、表１の数式は、センター・サンプリングでは時 間ｙ_n-1に、あるいはサイド・サンプリングではｙ_n-1とｙ_n-2の間にピークが発 生するパルスの時間ｎでのパルス検出を示す。第９図ないし第１２図の回路は、 ２つの信号サンプルを同時に処理する。第２のサンプルに関する数式は、表１の 数式と同じであり、１時間遅延を有する。したがって、たとえば、表１中のｙ_n はｙ_n-1で置換され、ｙ_n-1はｙ_n-2で置換され、ｙ_n-2はｙ_n-3で置換される。 第４図は、分離されたパルスの信号波形を示し、パルスのセンター・サンプリ ングを示す。次に第４図を参照すると、信号波形４０２は、最も新しいサンプル である、参照符号４１２によって識別された時間ｎでのサンプルと共に収集され た４つのサンプルを有するものとして示されている。時間ｎ−１でのサンプル４ １０は、最も新しいサンプルの直前のサンプルであり、サンプル４０８は、もう １つ前のサンプルであり、サンプル４０６は、図示した４つのサンプルのうちで 最も古いものである。負のパルスは、第４図のミラー・イメージとして現れる。 パルスの収集されたサンプルは、「ａ」、「ｂ」、「ｌ」、「ｃ」として識別さ れている。サンプル「ａ」は、各パルスの時間ｎ−３で発生し、サンプル「ｂ」 は、各パルスの時間ｎ−２で発生し、サンプル「ｌ」は、各パルスの時間ｎ−１ で発生し、サンプル「ｃ」は、各パルスの時間ｎで発生する。「１」と呼ばれる サンプルは、利得回路がこのサンプルのレベルを名目値１に調整するのでそのよ うに呼ばれる。 第５図は、分離されたパルスの信号波形を示し、パルスのサイド・サンプリン グを示す。次に第５図を参照すると、信号波形５０２は、ベースライン５０３を 超える正のレベルとして示されている。４つのサンプルが示されており、最も新 しいサンプルはサンプル５１０である。サンプル５０８は、最も新しいサンプル の前のサンプルであり、サンプル５０６は、もう１つ前のサンプルであり、サン プル５０４は、図示した４つのサンプルのうちで最も古いものである。これらの サンプルは、参照時間ｎないしｎ−３でも識別される。 第６図および第７図は、サイド・サンプリングとセンター・サンプリングの両 方の場合の典型的なパルスの波形およびサンプル時間を示し、表１に示した数式 を示すために使用されている。 次に第６図を参照すると、波形６０２がサイド・サンプリング・モードで示さ れており、波形の４つのサンプル「ａ」、「ｂ」、「ｌ」、「ｃ」がそれぞれ、 サンプル時間ｎ−３、ｎ−２、ｎ−１、ｎでの波形の値として識別されている。 使用中のデータ記録コードのタイプのために、２つの連続サンプリング時間にパ ルスが発生することはなく、したがって、パルスは少なくとも２サンプル時間だ け分離しなければならない。したがって、パルス６０２の前に発生することがで きるパルスのうちでパルス６０２に最も近いパルスは、点線６０４で示したパル スであり、パルス６０２の後に発生することができるパルスのうちで最も早いパ ルスは、点線６０６で示したパルスである。 表１のサイド・サンプリング追跡数式を考えると、パルス６０２が、分離され た対称的なパルスであり、すなわちパルス６０４もパルス６０６も発生しない場 合、ｎ−２で収集されたサンプル、すなわち「ｂ」サンプルの値が、ｎ−１で収 集されたサンプル、すなわち「ｌ」サンプルの値に等しい場合には位相誤差はゼ ロである。サイド・サンプリング追跡数式では、この結果はｙ_n-2−ｙ_n-1として 示されている。ここで、ｙ_xは時間ｘでのサンプル値を表す。パルスは正方向に も負方向にも発生できるので、負のサンプル値を説明するには、この数式にｙ_{n- 1} の符号を乗じる。すなわち、数式 ＳＧＮ（ｙ_n-1）＊（ｙ_n-2−ｙ_n-1） は、分離された対称的なパルスに関する位相誤差を与える。この位相誤差は、パ ルスのピークが、丁度「ｂ」サンプルと「ｌ」サンプルの中心で発生した場合は ゼロになり、ピークがこの中心からずれた場合は非ゼロになる。ピークが中心か ら左にずれた場合、「ｂ」サンプル値は「ｌ」サンプル値よりも高く、その結果 、正の位相誤差値が得られ、ピークが中心から右にずれた場合、「ｂ」サンプル 値は「ｌ」サンプル値よりも低く、その結果、負の位相誤差値が得られる。 磁気要因、形状要因、電子要因を含め、パルスを非対称的にする多数の要因が ある。この可能な非対称性のために、数式に項ｔ_tを導入する。ｔ_tの値は、装置 を較正することによって確立されるが、表２は、獲得時に使用される異なるタイ プのデータ・パターンに関するｔ_tの名目値を示す。したがって、数式 ＳＧＮ（ｙ_n-1）＊（ｙ_n-2−ｙ_n-1）＋ｔ_t は、分離され、場合によっては非対称的なパルスに関する位相誤差数式を与える 。 パルス６０４は、パルス６０２よりも２サンプル時間だけ早く発生するので、 数式でこのパルスの影響を考慮しなければならない。項「＋Ｃ＊Ｐ_n-2」は、パ ルス６０４の影響を説明するものである。パルス６０４のサンプル「ｃ」は、パ ルス６０２のサンプル「ｂ」と同時に発生する。したがって、時間ｎ−２でピー クが検出され、すなわちＰ_n-2が１である場合、位相誤差は、定数値ｃを加えて パルス６０４の「ｃ」サンプルをずらすことによって補正される。この定数値は 、装置の較正によって決定され、インタフェース１１６（第１図）を介して回路 に入力される。 同様に、パルス６０２から２サンプル時間後に、第６図でパルス６０６によっ て表されたパルスが発生することができる。このパルスでは、「ａ」サンプルが パルス６０２の「ｌ」サンプルと同時に発生する。したがって、位相誤差は、時 間ｎ＋２にパルスがあり、すなわちＰ_n+2がｌである場合、定数「ａ」を減じる ことによって補正される。この定数値も、装置の較正によって決定され、インタ フェース１１６（第１図）を介して回路に入力される。 サイド・サンプリング獲得モードに関する数式は、パルス６０４および６０６ に関する補正を行う必要がないことを除き、サイド・サンプリング追跡モードに 類似している。このような補正は不要である。なぜなら、獲得モードでは、あら ゆるデータ・レコードの前の同じプリアンブルが書き込まれるので、データ・パ ターンが分かっているからである。したがって、非対称性および符号間干渉に対 する補償全体を単一の項ｔ_aによって行うことができる。表２は、本発明で使用 される３種の獲得パターンに関するｔ_aの名目値を示す。この定数値も、装置の 較正によって決定され、インタフェース１１６（第１図）を介して回路に入力さ れる。 第７図は、センター・サンプリングを使用するときの波形を示す。表１は、セ ンター・サンプリング数式を示し、センター・サンプリング獲得数式は、各パル スの「ｂ」サンプルおよび「ｃ」サンプルを使用して位相誤差を求めることを除 き、サイド・サンプリング獲得数式に非常に類似している。したがって、センタ ー・サンプリング獲得数式では、サイド・サンプリング獲得数式中のｙ_n-1がｙ_n に置換されている。 センター・サンプリング追跡数式には、センター・サンプリング獲得数式に組 み込んだのと同じ種類の調整を組み込んであるが、詳細は異なる。第７図に示し たように、パルス７０４はパルス７０２に重なることがあり、こうなった場合、 パルス７０４の「ｃ」サンプルはパルス７０２の「ｂ」サンプルに重なる。した がって、センター・サンプリング追跡数式では、項「＋Ｃ＊Ｐ_n-2」を追加して パルス７０４を補償する。ここで、ｃはサイド・サンプリング数式に関して説明 したのと同じ定数である。同様に、パルス７０６はパルス７０２に重なることが あり、センター・サンプリング追跡数式では、項「＋ｂ＊Ｐ_n+2」を追加してパ ルス７０６が補償される。ここで、ｂは、装置の較正によって求められる定数値 であり、インタフェース１１６（第１図）を介して回路に入力される。 センター・サンプリングでは、第３のパルス７０８もパルス７０２に重なる可 能性がある。パルス７０８を補償する１つの可能な方法は、Ｐ_n+3の定数「ａ」 倍を減じることである。しかし、この場合、検出器は、パルス７０２に関する位 相誤差を求める前に少なくとも３サンプル時間だけ待機する必要がある。第７図 に示したように、パルス７０８の「ａ」サンプルの値は通常、センター・サンプ リングでは非常に小さい。この値が非常に小さいので、数式のこの項は、大きな 影響なしで後のクロック・サイクルに遅延させることができる。３サンプル時間 だけ遅延させたとき、（時間ｎ＋３での）次のパルスに関する位相誤差数式に補 正「−ａ＊Ｐ_n+3」を含めることができる。時問ｎ＋３で、補正は「−ａ＊Ｐ_n-3 」 として含められる。したがって、センター・サンプリング追跡数式は、パルス７ ０８を補償するために項「−ａ＊Ｐ_n-3」を含む。 第８図は、第３図のタイミング回復回路３２８のブロック図を示す。次に第８ 図を参照すると、タイミング回復回路３２８は、タイミング・フィードバック信 号２３４を提供するためにループ・フィルタ８０８に接続された位相／周波数検 出器８０２を有するものとして示されている。位相／周波数検出器８０２は、パ ルス検出器３１２（第３図）の出力３１４を受け取る。上記で論じ、表１の数式 で示したように、これは信号「Ｐ」である。位相／周波数検出器８０２は、生デ ータ・サンプル２３０から選択され、あるいは遅延回路３０４によって遅延させ られ、あるいはディジタル・フィルタ３０２によってフィルタされた後に選択さ れた、データ・サンプル３２０も受け取る。位相／周波数検出器８０２は、獲得 モードが使用されているか、それとも追跡モードが使用されているかを位相／周 波数検出器８０２に通知する獲得／追跡信号８１０も受け取る。読取り／ロック 信号８１２も、システムからデータが読み取られているかどうか、または検出器 がロック・モードであるか、それとも基準モードであるかを位相／周波数検出器 に通知する。 基準ロック・モードは、データが読み取られていないときにＶＦ０２２２（第 ２図）の周波数を名目周波数に設定し、したがって、データの読取りが開始され たときの最初の周波数誤差を最小限に抑えるために使用される。これを行うには 、名目サンプル・レートの４分の１に等しい厳密に制御された周波数で周期性基 準信号を生成する。この信号は、アナログ・マルチプレクサ２０３（第２図）を 介して通常のデータ経路に接続される。したがって、データを読み取る際、この 基準信号を使用してＶＦＯを名目周波数に設定することができる。 表３は、位相／周波数検出器８０２が周波数検出器として動作しているときの 周波数検出に関する数式を示す。この数式は、ｙ_nの符号が逆であり、ｔ_a項がな いことを除き、センター・サンプリング獲得位相誤差数式に非常に類似している 。ＶＦＯ２２２が正しい周波数でサンプリングを行っている場合、１つおきのサ ンプルは、同じ大きさを有するが、符号が逆になる。したがって、ＶＦ０２２２ が正しい周波数でサンプリングを行っている場合、ｙ_n＋ｙ_n-2はゼロになる。Ｖ Ｆ Ｏの周波数が低い場合、結果は負であり、ＶＦＯの周波数が高い場合、結果は正 である。 第９図ないし第１２図は、位相／周波数検出器８０２用の回路の論理ブロック 図を示す。第９図ないし第１０図は、獲得モード時に位相誤差および周波数誤差 を求める回路を示し、第１１図ないし第１２図は、追跡モード時に位相誤差を求 める回路を示す。周波数誤差は、獲得モード時にしか求められない。本発明の好 ましい実施の形態では、２つのサンプルが同時に処理される。第９図は、獲得モ ードでの第１のサンプルの処理を示し、第１０図は、獲得モードでの第２のサン プルの処理を示す。また、第１０図では、獲得モードに関する第９図の結果と第 １０図の結果が組み合わされている。同様に、第１１図は、追跡モードでの第１ のサンプルの処理を示し、第１２図は、追跡モードでの第２のサンプルの処理を 示す。また、第１２図では、追跡モードに関する第１２図の結果と第１３図の結 果が組み合わされている。 次に第９図を参照すると、点線９１７で囲んだ回路は、サイド・サンプリング 獲得モードおよびセンター・サンプリング獲得モードならびに周波数検出に関す る数式を部分的に解き、位相誤差検出に関しては、 ＳＧＮ（ｙ_n-1）＊ｙ_n-2＋ｔ_a の結果を生成し、 周波数検出に関しては、 ＳＧＮ（ｙ_n-1）＊ｙ_n-2 の結果を生成する。 マルチプレクサ９１２は、データ入力ｙ_n+1の符号に基づいてｙ_nまたはｙ_nの 反転値を選択する。次いで、加算器９１４は、位相誤差検出ではこの結果にｔ_a を加え、あるいは周波数検出ではゼロを加える。遅延回路９１６は、結果を２周 期だけ遅延させ、そのため、信号９１８はＳＧＮ（ｙ_n-1）＊（ｙ_n-2）＋ｔ_aま たはＳＧＮ（ｙ_n-1）＊（ｙ_n-2）＋０になる。 点線９３１で囲まれた回路は、サイド・サンプリング獲得では、 −ＳＧＮ（ｙ_n-1）＊ｙ_n-1 センター・サンプリング獲得モードでは、 −ＳＧＮ（ｙ_n）＊ｙ_n 周波数検出では、 −ＳＧＮ（ｙ_n-1）＊ｙ_n の数式の他方の部分を生成する。 サイド・サンプリング読取りモードを使用している場合、ＡＮＤ回路９２３お よびマルチプレクサ回路９２８は、ＥＸＣＬＵＳＩＶＥ ＯＲ回路９３０への入 力用にｙ_n-1を選択する。センター・サンプリング・モードまたは基準ロック・ モードを使用している場合、これらの回路は、ＥＸＣＬＵＳＩＶＥ ＯＲ回路９ ３０への入力用にｙ_nを選択する。ＥＸＣＬＵＳＩＶＥ ＯＲ回路９２７は、ｙ_{n -1} の符号ビット、すなわちビット５およびＲＥＡＤ／ＬＯＣＫ信号８１２を使用 して、マルチプレクサ９２８の出力を反転し、１の符号ビットを加算器９３４に 入力すべきかどうかを判定する。読取りモードを使用しており、ｙ_n-1の符号が 正である場合、マルチプレクサ９２８の出力は反転され、１の符号ビットが加算 器９３４に入力される。周波数モードを使用しており、ｙ_n-1の符号が正である 場合、マルチプレクサ９２８の出力は反転されず、０の符号ビットが加算器９３ ４に入力される。ＥＸＣＬＵＳＩＶＥ ＯＲ回路９３０の出力およびインバータ ９３２の出力は加算器９３４に入力され、加算器９３４は、ＥＸＣＬＵＳＩＶＥ ＯＲ回路９３０の出力および桁上げビット９３３を信号９１８に加えて、信号 ９３６上で位相誤差値または周波数誤差値を生成する。ＥＸＣＬＵＳＩＶＥ Ｏ Ｒ回路９３０が、マルチプレクサ９２８の出力を反転し、インバータ９３２が桁 上げビット９３３を作成するので、加算器９３４は減算を実行することもある。 第１０図では、第９図と同じ機能を実行して位相誤差信号または周波数誤差信 号１０３６を生成するが、前のサンプルを入力として使用し、次いで第９図の位 相／周波数誤差出力９３６と第１０図の１０３６を組み合わせる。 マルチプレクサ１０１２への前のサンプル入力は、マルチプレクサ１０２８お よびＥＸＣＬＵＳＩＶＥ ＯＲ回路１０２７への入力と同様に、マルチプレクサ ９１２へのｙ_n入力ではなくｙ_n-1である。この結果、信号１０３６は、第９図で 処理されたサンプルの前のサンプルでは位相周波数誤差信号である。第９図およ び第１０図の回路は、組み合わせて２つのサンプルを同時に処理する。 ２つの位相／周波数誤差が求められた後、ＮＡＮＤ回路１０３８、１０４０、 １０４２は、信号を組み合わせて出力１０４４を生成する。出力１０４４は第１ ２図に送られ、追跡モード信号と組み合わされ、その後ループ・フィルタ８０８ に送られる。ＮＡＮＤ回路１０３８および１０４０は、パルスが時間ｎで発生し たか、それともｎ−１で発生したかに応じて、第９図から出力９３６または第１ ０図からの出力１０３６を選択する。この出力は次いで、出力１０４４を生成す るＮＡＮＤ回路１０４２に接続される。 第１１図ないし第１２図は、追跡モード用の位相／周波数検出器回路を示す。 次に第１１図を参照すると、ＮＡＮＤ回路１１０６はセンター・サンプリングで は項「−ａ＊Ｐ_n-3」を提供する。サイド・サンプリングは、ＮＡＮＤ回路１１ ０６の出力はゼロである。マルチプレクサ１１１４は、時間ｎ−２でパルスが発 生した場合は「ｔ_t＋ｃ＊Ｐ_n-2」を選択し、時間ｎ−２でパルスが発生しなかっ た場合は「ｔ_t」のみを選択する。獲得モードと追跡モードには別々の設定値が ある。項「ａ＊Ｐ_n-3」は、「ａ」の値を反転し、かつ加算器１１１８に、信号 １１０７を介して１の符号ビットを挿入し、信号１１４７を介して１の桁上げビ ットを挿入した、ＮＡＮＤゲート１１０６の出力を使用することによって、マル チプレクサ１１１４の出力から減じられる。したがって、信号１１２０は、「ｔ_t ＋ｃ＊Ｐ_n-2−ａ＊Ｐ_n-3」を表す。ただし、項「−ａ＊Ｐ_n-3」は、センター・ サンプリングの場合しか存在しない。 マルチプレクサ１１２４は、センター・サンプリングでは値ｙ_nを選択し、サ イド・サンプリングではｙ_n-1を選択し、値を反転した後、加算器１１２２に送 る。１の桁上げビットが信号１１２１を介して加算器１１２２に入力され、ｙ_{n- 2} 、信号１０２０からｙ_nまたはｙ_n-1が減じられる。ＥＸＣＬＵＳＩＶＥ ＯＲ 回路１１２６は、ｙ_n-1の符号の調整を行い、加算器１１２８は、この結果を信 号１１２０と組み合わせて部分式 ＳＧＮｙ_n-1＊（ｙ_n-2−ｙ_n）＋ｔ_t＋Ｃ＊Ｐ_n-2−ａ＊Ｐ_n-3 を生成する。 ただし、項「−ａｘＰ_n-3」は、センター・サンプリングの場合しか存在しな い。 本発明の趣旨および範囲から逸脱しない、構成および回路の多数の変更と、本 発明の様々な実施の形態および応用例が自明であろう。たとえば、本発明は、好 ましい実施の形態の大部分のディジタル回路の代わりにアナログ回路を用いて実 施することができる。本明細書の開示および説明は、例示のためのものであり、 いかなる意味でも本発明を制限するものではない。本発明の範囲は、以下の請求 の範囲によって定義することがより好ましい。 本発明の背景 １．本発明の技術分野 本発明は、一般にデータ記憶及び／又は通信システムにおけるディジタル情報 の検出、復調および復号化、及びこのような回路の効率的実施化に関するもので ある。特に、本発明は部分応答信号のシーケンスに基づく復調及びビタビのよう なアルゴリズムを使用する畳み込み符号のシーケンスに基づく復号化に関する。 ２．従来の技術 ディジタル情報の記憶又は伝送では、ユーザデータのビット又は記号は、その 応答が本質的にアナログの性質を有する物理的媒体又は機構を介して実際に伝送 されるか又は記憶される。記憶／伝送媒体又はチャネルに入力されるアナログ書 き込み又は送信信号は、原ユーザ・データビットの符号化版であるチャネルビッ トによって一般的に変調される。媒体からの出力されるアナログ読み出しまたは 受信信号は、推定チャネルビットを検出又は抽出するために復調される。次に、 この推定チャネルビットは、推定ユーザ・データビットに復号化される。理想的 には、この推定ユーザ・データビットは原ユーザ・データビットの同一のコピー であるだろう。実際、これらのビットは、ひずみ、タイミング変動、媒体及び書 き込み／送信チャネル並びに読み出し／受信チャネルにおけるノイズ及び傷によ って破損され得る。 アナログ読み出し信号を推定ユーザ・データビットストリームに復調するプロ セスは、ディジタル的に実施化され得る。高性能大容量メモリシステムにおける ディジタル復調は、アナログ読み出し信号がチャネルビット速度のオーダである 速度でサンプルされることが必要である。最尤度（ＭＬ）復調は、アナログ読み 出し信号から獲得されるディジタル化されたサンプルに基づいて書き込まれたチ ャネルビットの最好推定を構成するプロセスである。 図１は、例示的な読み出し信号１００を示している。この信号は、例えば、誘 導読み出しヘッドによって、回転ディスクのトラック１０４のＮ−ＳからＳ−Ｎ への磁化遷移１０３のような単一の媒体遷移から発生される正方向に立ち上がる パルスである。一般的に、書き込み信号はチャネルビット１を書き込むために媒 体状態における遷移を変調し、かつチャネルビット０を書き込むために媒体遷移 の不在を変調する。したがって、遷移１０３は、０のストリームにおける値１の 単一のチャネルビットに対応する。 任意であるか又はチャネルビットの有限ランレングス（ＲＬＬ）で符号化され たストリームに制約されていない原ユーザ・データビットの有限ランレングス（ ＲＬＬ）符号化を使用することは一般的である。複数の１の間はｄ個の０よりも 小さくないことが望ましい。すなわち、媒体遷移は少なくともｄ＋１ビットタイ ムだけ間隔を空けることが望ましい。この制約条件は、アナログ読み出し信号の パルス間の干渉効果を制御しやすいレベルに保持するのに役立つことができる。 他方、媒体遷移は、読み出し信号におけるパルスで復調器の同期を確実にするた めに読み出し信号から抽出されねばならないタイミング情報を提供するため、複 数の１の間にわずかにｋ個の０があることが望ましい。すなわち、少なくともｋ 番目のビットタイム毎に媒体遷移があることが望ましい。ＲＬＬ（ｄ，ｋ）符号 は、符号化チャネルビットストリームがこれらの２つの制約条件を満足するよう に原ユーザ・データビットの任意のストリームに符号化することができる符号で ある。 例えば、次の表は、一般に使用されているＲＬＬ（２，７）符号である。 ユーザ・データビット RLL（2，7）−符号化されたチャネルビット 000 000100 0010 00100100 0011 00001000 010 100100 011 001000 10 0100 11 1000 このＲＬＬ（２，７）符号は、チャネルビットのために使用可能である情報ビ ット速度が、ユーザ・データビットのために提供されたビット速度の２倍である ことが必要であることに注目する。他のＲＬＬ符号は、ｄ＝１、（すなわち、い かなる隣接するチャネルビットの両方とも１でない）という制約条件を実施する 。ＲＬＬ（ｌ，ｋ）符号化はまた、一つの制約条件符号化又は１の最少ランレン グ スを有する符号化と呼ばれる。 図１では、サンプルセット１０１は、読み出し信号１００のサイドサンプリン グの場合の４つのサンプル値を示している。すなわち、４つの値は、０．３３３ 、１.０、１.０、０.３３３である。サンプルセット１０１は、セット１、３、 ３、１に等しい。すなわち、サンプル間の割合のみが重要である。信号モデルは 、媒体状態における単一の又は分離された遷移のための期待サンプルシーケンス を生じさせる。一般に、分離された媒体遷移に対する応答のほんの少数のサンプ ルのみが０でない。この場合、４つは０でない。１、３、３、１のようなサイド サンプルされた信号モデルでは、復調器のタイミング回路は、分離されたパルス のピークの反対側に２つの隣接したサンプルがあるように入力信号にロックを保 持するように試みる。他のサンプルタイミング装置は有用である。中心サンプリ ングでは、タイミング回路は、一つのサンプルが各パルスのピークで生じるよう に読み出し信号パルスに対するサンプル時間をロックしようと試みる。サンプル セット１０２は、類似の読み出し信号１０５の中心サンプリングの場合の４つの サンプル値を示している。すなわち、４つの値は、０.５、１.０、０.５、０,０ （又は、使用される任意の正規化に依存する１.０、２.０、１.０、０,０）であ る。１、２、１の期待されたサンプルシーケンスは、拡張された部分応答クラス IV（ＥＰＲ４）のような従来公知の信号モデルに対応する。 このようなサンプルシーケンスは、通信システムの受信器又は記憶装置の読み 出し回路で生じる連続時間アナログ読み出し信号波形である。１／（２Ｔ）（こ こで、Ｔは時間におけるサンプル間隔である）に制限された帯域幅であるシステ ムの場合、サンプリング定理は、連続時間波形が、サイン関数（ｓｉｎ（ｘ）は 、Ｘ＜＞０の場合、ｓｉｎ（ｘ）／ｘで、ｘ＝０の場合、１と規定される）と各 サンプル点に中心があり、そのサンプル値に等しい振幅で、かつ全ての他のサン プル点で０交差するひとつのサイン関数との重畳でなければならないことを宣言 する。一つの例として、飽和磁気記録では、誘導書き込みヘッドの電流は、＋Ｉ 及び−Ｉの値を取る。記録チャネルに適用される基本励磁は、アナログ書き込み 信号の電流を＋Ｉから−Ｉへ進めるステップか又はその逆の−Ｉから＋Ｉへ進め るステップかである。書き込み電流のこのステップは、それがヘッドを通過して 移 動するとき、媒体の磁化状態の遷移を生じる。誘導読み出しヘッドがこの磁気媒 体の遷移を通過する場合、電圧パルスが、帯域幅を制限された微分化するヘッド と媒体の磁化との相互作用によって誘導される。適当なフィルタリング又は等化 によって、分離された遷移応答パルスのサンプルシーケンスは、｛．．．、０、 ０、１、２、１、０、０、．．．｝であるようにされ得る。この場合、記録又は 伝送チャネルはＥＰＲ４信号モデルに合致する。 従来周知の他のサンプルシーケンスは、部分応答クラスIV信号モデル（ＰＲ４ ）である。このモデルは、０、１、１、０の期待サンプルシーケンスに対応する 。非常に多数の他の公知の信号モデルがある。さらに、書き込み／媒体／読み出 しチャネルを設計するか又は測定するとき、復調器で実施されるべき信号モデル を選択する際、チャネルの正確な応答、ノイズ及びひずみを考慮にいれることが 望ましい。したがって、分離された媒体遷移の場合、信号モデル又はサンプル値 の期待シーケンスに関してプログラム可能である復調器が必要である。 データ記憶では、データ記録が最初の試みで正確に読み出されないことが時々 起こる。このような事象は、エラー検出機構で通常検出されるが、エラーを訂正 することができない。その場合、データを回復する唯一の望みはデータ記録の別 の読み出しを試みることである。二番目及びその後の読み出し（すなわち、再試 行の際）の際、このような変化がエラー機構を抑圧するか減衰させるかするだろ うと望んで読み出し回路の幾つかのパラメータを変更することが望ましい。した がって、再試行のために容易に変更され得る読み出しチャネルエレクトロニクス が必要である。そのうえ、回転ディスクのデータ記憶の場合には、ディスクが一 定の角速度になる結果、読み出し及び書き込みヘッドに対して記録媒体の速度は 可変になる。たとえチャネルビット速度が、ヘッドがディスク上で入出して移動 するようなゾーン間で変動するゾーンが使用されるならば、その最も内側のトラ ックからその最も外側のトラックまでの各ゾーン内の信号形状はなお変動する。 したがって、システム特性の変更に適応させるために容易に変化され得る読み出 しチャネルエレクトロニクスが必要である。 磁気媒体の大容量情報記憶のような状況では、重要な記憶システムの速度及び 容量利得は、情報ビットが媒体上の位置／時間において互いに接近され得るなら ば、実現され得る。しかしながら、情報理論によれば、サンプル速度は、全ての 使用可能なチャネル容量を使用するためにチャネルビット速度と同様に少なくと も高速でなければならない。もっと正確には、ナイキストサンプリング基準は、 サンプル周波数が信号に含まれる最高周波数の少なくとも２倍であるか、さもな ければ情報がエイリアシングによって消失されるかであることを必要とする。こ の情報消失は、適当な符号化による冗長性を導入することによって防止され得る が、これはユーザ情報に対するチャネル容量を減少するだろう。ここに記載され ている全ての部分応答信号モデルは、サンプル速度がエイリアシングを避けるた めにチャネルビット速度より小さくなければならないことを意味するチャネルビ ット速度の半分まで周波数を含むかもしれない。正確なチャネルビット速度での サンプリングは、サンプル時間が適当に信号に同期化される時、ナイキスト基準 に合う。次に、復調器がサンプル毎に一つの推定チャネルビットを生じるため、 チャネルビットでのサンプリングはまた、復調器回路の同期化ために便利である 。 したがって、アナログ読み出し信号の少なくとも一つのサンプルは、一般にこ の信号から復調されるべきであるチャネルビット毎に必要とされる。ディジタル デコーダは、一般に複雑な回路であり、Ａ／Ｄ変換器及び簡単なバッファによっ てサポートされ得るより低い処理又はクロック速度を必要とする。したがって、 復調器自体の処理速度より高速なサンプリング速度で採られた実時間読み出し信 号サンプルで処理することができる復調器回路が必要である。 さらに、媒体遷移がより接近して位置決めされると、書き込み及び読み出し処 理は、ひずみ、書き込み、蓄積及び読み出しの処理で必然的に持ち込まれるタイ ミング変動及びノイズにより敏感になる。また、遷移がより接近すると、例えば 、Ｎ−Ｓの磁化からＳ−Ｎの磁化への完全な遷移に対する媒体能力に重い負担が かけられる。また、媒体遷移がより接近すると、干渉効果が隣接する遷移か又は 近くの遷移間で増大する。図２は、第１の媒体遷移２０１からの正方向へ立ち上 がるパルス２００が、アナログ読み出し信号２０４を発生するために第２の遷移 からの負方向へ立ち下がるパルス２０２といかに結合されるかを示している。こ のアナログ読み出し信号２０４は、２つのパルスの干渉として考察され得る。隣 接する媒体遷移は、常に反対の種類の遷移、例えば、遷移２０１におけるＮ−Ｓ からＳ−Ｎへの変化によって生じるため、それは逆極性の読み出しパルスを常に 生じさせるので、隣接する遷移２０２は、Ｎ−Ｓに変更するＳ−Ｎでなければな らない。読み出し信号２０４は、０.３３３、１.０、０.６６７、−０.６６７、 −１.０、−０.３３３のような一連のサンプルを生じさせるかもしれない。読み 出し処理が線形である（かつそれは完全に線形でないかもしれない）程度まで、 読み出しヘッドに誘導される電圧波形は一連のパルスの重畳である。ここで、各 パルスは媒体の分離された磁気遷移に対する応答である。 明かに、高性能ディジタル復調器を設計することは、ディジタル復調器の有限 サンプリング速度の結合された効果、あるいは、媒体の不完全な遷移、媒体遷移 に対する読み出し信号応答間の干渉、ひずみ、タイミング変動、媒体及び書き込 み並びに読み出しチャネルにおけるノイズ及び傷に与えられた複雑な挑戦である 。 従来技術は、媒体遷移速度を増加することに対する部分応答シグナリングとし て公知の方法を使用する。部分応答シグナリングは、１９９０年に出版された、 Richard E.Blahut著の文献「情報のディジタル伝送」、第139-158ページ及び第2 49-255ページに記載されている。この方法は、記憶／伝送媒体及び書き込み／送 信回路並びに読み出し／受信回路のアナログ応答がその後の情報ビットに関連す る隣接遷移に対する応答に重畳されることを可能にする。適当に実施化されるな らば、この方法は、読み出し応答が有意義に重畳されないように離間されるべき 媒体遷移を必要とする他の方法よりも高情報ビット速度／密度を達成することが できる。シーケンス復調器は、部分応答シグナリングのために必要である。 従来技術は、復調器及びデコーダを含むシーケンス検出器を実施するためにビ タビアルゴリズムを使用する。このビタビアルゴリズムは、１９８５年に出版さ れた、Richard E.Blahut著の文献「ディジタル信号処理のための高速アルゴリズ ム」、第387-399ページに記載されている。ビタビ復調器は、媒体遷移が、その 遷移に対応するサンプルの受信の際直ちに発生されるか否かを決定する試みをし ない。むしろ、サンプルがアナログ読み出し信号から採られるので、ビタビ復調 器は、実際のサンプルシーケンスと媒体が遷移の特定のシーケンスで書き込まれ るならば、期待されるだろうサンプルシーケンスとの間の連続エラー計数を保持 する。このようなエラー計数は同時に幾つかの可能な遷移シーケンスのために保 持 される。より多くのサンプルが採られるので、遷移シーケンスのためのよりあり そうもない選択は考察することから除かれる。媒体選択の可能なシーケンスセッ トが適当に制約条件されるならば、各媒体遷移の位置が、その遷移に対応するサ ンプルを採った後、妥当な時間内に高確度で知られるようになる。この効果は、 図５に示されている。図５は、経路メモリの内容が、付加読み出し信号サンプル が採られるようにいかに変化するかを示すことによって特定のサンプルシーケン スの場合における特定のビタビ復調器の引き延ばされた意思決定を示している。 シーケンス復調器の経路メモリは、現在、正確な遷移シーケンスのための候補と みなされる特定の遷移のシーケンスに関する情報を記憶する。 変調器及び対応する復調器を設計する際の最も重要な決定の２つは符号化の制 約条件の選択と信号モデルの選択である。選択された符号化の制約条件は復調器 の複雑性に影響を及ぼす。読み出し／受信／復調処理に使用されるフィルタリン グ及びサンプリング戦略は、選択された信号モデルに対応する分離された媒体遷 移にパルス応答を発生するように設計され得る。サンプルシーケンスモデルは、 特定の有限状態機械である。ここで、有限状態機械の状態及び遷移は符号化の制 約条件及び選択された信号モデルによって決定される。期待読み出し信号サンプ ルのシーケンスは、サンプルシーケンスモデルによって発生されるように考察さ れ得る。ビタビ復調器は、サンプルシーケンスモデルにおける状態毎に一つのエ ラー計数を追跡する。 図３は、ＥＰＲ４信号モデルを使用する復調器によって考察されるようなＲＬ Ｌ（1、無限）符号化チャネルビットのストリームのためのサンプルシーケンス モデルを示している。各シーケンスモデル遷移は、関連する読み出し信号サンプ ルための期待値及び現媒体遷移又は書き込み／送信／変調処理におけるその欠乏 を発生した現ＲＬＬ符号化チャネルビットの両方によってラベルが付けられた矢 印によって図３に表されている。例えば、シーケンスモデル遷移３０１は、期待 サンプル値３０２（＋０.５）及び推定チャネルビット値３０３（１）によって ラベルが付されている。遷移３０１は、Ｎ−Ｓ磁化からＳ−Ｎ磁化への磁気媒体 遷移の場合の例に対して発生されるかもしれないように分離された媒体遷移に関 連する正方向に立ち上がるパルスの前縁を示しているサンプルを採る際に生じる 。 各シーケンスモデル状態は、理解を助けるために、現媒体状態及び先の２つのサ ンプル（右から左へ）に関連する媒体状態に一致する一連の３けた（Ｎの場合、 ０、Ｓの場合、１）によってラベルが付けられている○によって図３に示されて いる。よって、シーケンスモデル遷移３０１は、状態０００（すなわちＮ、Ｎ、 Ｎ）から状態００１（すなわちＮ、Ｎ、Ｓ）への遷移である。これらの状態ラベ ルは、直接チャネルビットのシーケンスに対応しない。しばしば、シーケンスモ デル状態は、３ビットの２進数のように解釈されるように図３で使用される状態 ラベルと等価の１０進数によって参照される。ｄ＝１のＲＬＬの制約条件で書き 込まれた媒体から読み出され得るＥＰＲ４信号の全ての可能なシーケンスは、こ のサンプルシーケンスモデルの状態図を横切ることによって発生される。 一般に、ＲＬＬの制約条件なしのサンプルシーケンスモデルにおける状態数は 、２＾Ｎである。ここで、Ｎは、その基本励磁に対するシステム応答を含む最初 と最後の非零のサンプル間のサンプル数である。ＲＬＬ制約条件又はユーザ・デ ータビットからチャネルビットへのマッピングする他の符号のような符号化の制 約条件の不当な要求は、状態数及び状態間の遷移を変更させる。例えば、図３の 場合、選択されたｄ＝１のＲＬＬの制約条件のため、０１０及び１０１の状態は 、不可能な状態か又は禁止された状態である。別の場合を考えると、サンプルシ ーケンスモデルに組み込まれるｋ＝７のＲＬＬの制約条件は、シーケンスモデル 状態数を増加するかもしれない。もし、各シーケンスモデル遷移が幾分かの指定 された確率で発生すると仮定されるならば、サンプルシーケンスモデルは期待サ ンプル源に対するマルコフモデルに等しい。 図３に示されているシーケンスモデル遷移のラベルは、媒体遷移の有り（推定 チャネルビット値１）又は無し（推定チャネルビット値０）と対応する読み出し 信号応答が最初に発生するサンプルとを関連づける。出力されるべき推定チャネ ルビットをシーケンスモデル遷移に関連づけるための他の方法がある。例えば、 １の値が読み出し応答のピークに対応するシーケンスモデル遷移に発生できるだ ろう。 このサンプルシーケンスモデルを理解するために、ノイズ、ひずみ又は図３の 状態機械により実施されたタイミング変動なしの理想的な読み出し信号に対して 簡単なデコーダを考察してみよう。このデコーダは読み出し信号の各サンプル毎 に一つの状態遷移を形成する。このデコーダは、現在状態０００（Ｎ−Ｓ、Ｎ− Ｓ、Ｎ−Ｓ、すなわちＮＮＮ）であり、復調器は、サンプル値＋０.５を受信す ると仮定する。このサンプルはＮ−Ｓ磁化からＳ−Ｎ磁化への媒体遷移の前縁を 示している。この結果、次の状態００１（すなわちＮＮＳ）及び復調器出力、す なわち、この媒体遷移の存在を示している推定チャネルビット１になる。一つの 制約条件符号化のため、この媒体遷移のために読み出し信号パルスの中央に整列 されるサンプルである次に発生するように期待され得る唯一のサンプルは、＋１ .０である。このサンプルの結果、次の状態０１１（すなわちＮＳＳ）及び、他 の媒体遷移応答はこのサンプルで開始されないことを示す復調器出力０になる。 ところで、ランレングス制約条件は満たされているため、次のサンプルは第２の 媒体遷移のためにパルスの前縁によって影響を受けるかもしれないし受けないか もしれない。したがって、状態０１１はそれから導かれる２つの可能な遷移を有 する。第２の媒体遷移パルスが次のサンプルで始まるならば、第１の遷移のため に存在するにちがいない＋０.５の追従サンプルは第２の媒体遷移の−０.５の先 導サンプルだけオフセットされるだろうし、かつ期待サンプルは０.０であるだ ろう。したがって、サンプル値０.０を受け取る結果、第２の媒体遷移を示すた めに次の状態１１０（ＳＳＮ）及び推定チャネルビット１になる。その代わりに 、サンプル値＋０.５を受け取ることは、まだ別の媒体遷移がないことを示して いて、この結果、次の状態１１１（ＳＳＳ）及び復調器出力０になる。状態機械 が状態１１１であるならば、サンプル０００を受け取る結果、次の状態１１１及 び出力０（すなわち新しい媒体遷移はない）になる。残りの遷移及び状態は、前 述のものと対称的である。理想的なサンプルセットを与えると、この状態機械を 直接実現する復調器の出力は媒体に書き込まれるチャネルビットを正確に再生す る。 動作では、ビタビ復調器は、各サンプル時間にわたってサンプルシーケンスモ デルの各状態をとることにより形成されるトレリスを歩くようなものと考えられ 得る。図４は、時間Ｔと時間Ｔ＋１との間で図３に示されたＥＰＲ４状態機械の トレリスの基本フレームを示している。ＥＰＲ４状態機械の各可能な遷移は、ト レリスフレームの枝として表される。Ｓ（Ｔ）を時間Ｔで採られた読み出し信号 サンプルとする。＋１.０は、その枝に対する期待サンプル値であるため、例え ば、状態００１から状態０１１への枝の枝エラー距離を量（Ｓ（Ｔ）−１.０）² とする。状態０１１に導く一つのシーケンスモデル遷移だけが存在するため、時 間Ｔ＋１における状態０１１に対する経路エラー距離は常に、時間Ｔにおける状 態００１に対する経路エラー距離＋この枝エラー距離であり、関連する推定チャ ネルビットは常に１である。第２の例を示すために、状態００１は、時間Ｔ＋１ でチャネルビット１及び期待サンプル＋０.５を有する状態０００から到達され 得るか又はそれがチャネルビット１及び期待サンプル０.０を有する状態１００ から到達され得るかのいずれかである。そこで、状態００１の場合、両方の枝エ ラー距離が計算される。すなわち、量（Ｓ（Ｔ）−０.５）＾２及びＳ（Ｔ）＾ ２である。第１の枝エラー距離は、時間Ｔにおける状態０００に対する経路エラ ー距離に加算され、第２の枝エラー距離は、時間Ｔにおける状態１００に対する 経路エラー距離に加算される。ビタビアルゴリズムは、これらの２つの距離を比 較し、実際のサンプルシーケンスからの最小距離を有する経路が、状態００１が 時間Ｔ＋１において入れられる最も可能性の高い経路を指示しているものとして 選択される。 各サンプル時に対して、各可能な状態機械遷移、すなわちトレリス枝のための 期待サンプルは、その枝に対するエラー距離を発生するために読み出し信号サン プルと比較される。この枝エラー距離は、複数のサンプル時にわたって累積され 、したがって経路エラー距離を形成する。ユークリッド距離が使用される。すな わち、枝エラーは、そのサンプル時におけるその状態遷移に対する実際の読み出 し値と期待値との差の累乗である。ユークリッド経路エラーは、その経路に沿っ ての枝エラーの合計の平方根であるだろう、しかし経路エラー距離間の比較のみ が重要であるので、平方根は計算する必要がなく、枝経路の合計は経路エラー距 離として使用される。他のエラー距離は、例えば、実際のサンプルと期待サンプ ルの差の絶対値を使用する。各サンプル時における各状態に対して、その状態に 導く可能な経路の履歴は、この状態は、最低経路期待を有するそれに導くその経 路によって入れられたと仮定することによって、減少される。この簡略化は、い かなる将来のサンプルも、どの経路がその時間でその状態に導くかを明かにしな いという事実によって正当化される。この計算例として、図３の状態０００は、 自 分自身からか又は状態１００から入れられるかのいずれかで有り得る。前者の場 合、期待サンプルは０.０であり、後者の場合、それは−０.５であるだろう。各 サンプル時に、現サンプルはこれらの期待サンプルの各と比較される。Ｓを現サ ンプルとし、Ｐ（Ｘ）を状態ｘに関連する現経路エラー距離とする。（Ｓ＋０. ５）＾２＋Ｐ（１００）が（Ｓ−０.５）＾２＋Ｐ（０００）より小さいならば 、ビタビアルゴリズムは、状態０００は、この時点で状態１００から入れられて おり、それ自体からのループから入れられたのではないとみなす。同様の計算が 各サンプル時における各状態に対して実行される。 任意のサンプル時に、現在は最少経路エラー距離を有する状態は、正確な状態 として得られ、推定チャネルビットは、その状態への選択された枝に対応するシ ーケンスモデル遷移から直接生じ得る。しかしその代わり、他のシーケンス復調 器と同様にビタビ復調器は、一連のその後のサンプルが得られるまで、この決定 を引き延ばす。どの状態が、対応する書き込み時に媒体に書き込まれたチャネル ビットシーケンスを正確にモデル化したかを決定するいかなる試みもない。むし ろ、ありそうもない過去の可能性を取り除くことが各サンプルに対する各状態内 だけで起こる。したがって、推定チャネルビットの経路履歴は、サンプルシーケ ンスモデルの各状態のために保持されなければならない。変調器及び復調器が、 媒体及び読み出しチャネルと書き込みチャネルの特性に対して適当に設計される ならば、サンプルＴ以上の妥当なサンプル数に関して、シーケンスモデル状態の 全てに関連する経路履歴が、サンプルＴに対応するチャネルビットの値と同一の 推定をすることは非常にありそうなことである。 図５は、ビタビ復調器が行う引き延ばされた意思決定を示している。この図は 、特定の実際のサンプルシーケンスで作動する特定のビタビ復調器のソフトウェ ア実行によって発生される。信号５０１は、ノイズ、ひずみ又はタイミング変動 のないディジタルサンプル化された理想的な読み出し信号を表す。トレリス経路 は正しい経路である。すなわち、それは書き込まれたチャネルビット及び理想的 読み出し信号５０１に対応する。信号５０３は、実際のサンプルシーケンス５０ ４を発生する際に信号５０１に加算されたノイズ信号である。トレリス５０６は 、１０番目のサンプルが採られた後、この図に使用される特定のサンプルシーケ ン スモデルの８状態のそれぞれに対して経路メモリに含まれる経路を示している。 １０番目のサンプルに関して、各経路は第１番目のサンプル〜第５番目のサンプ ルに対応する同一のシーケンスモデル状態を推定するが、第５番目のサンプルに 関して、経路メモリの内容は、第１０番目のサンプル時にそれらが表す状態に入 る最もありそうな経路を見つけるために分岐することに注目しよう。トレリス図 ５０７〜５１０は、それぞれ第１１番目のサンプル時〜第１４番目のサンプル時 の経路のような全ての経路メモリに含まれる経路を示している。トレリス図５０ ６〜５１０の各々において、シーケンスモデル状態の全てに関連する経路履歴は 、適度に最新時まで、すなわち、現サンプルより先の３〜５サンプルの間で全て のチャネルビットを同一推定する。 数学的意味では、最尤度決定規則は、実際のサンプルシーケンスを受信する条 件付きの確率が最高である全ての可能なチャネルビットシーケンスの内のそのシ ーケンスを書き込まれたチャネルビットシーケンスの推定として選択することを 表している。チャネルビット速度でアナログ読み出し信号をサンプリングするビ タビ復調器は、アナログ読み出し信号が、期待読み出し信号パルスサンプルに加 算する白色ガウスを含み、かつアナログ読み出し信号がチャネルに合致される周 波数応答を有するフィルタを通過させるならば、この最尤度基準を満たす。 サンプルシーケンスモデルにおける各状態に対して、推定チャネルビットの経 路履歴は経路メモリに保持される。シーケンス検出器における経路メモリは、ト レリスにおける各生き残り経路を規定するのに必要な情報を記憶する。従来のビ タビ復調器では、ソースモデルの各状態に対して一つの生き残り経路がある。経 路メモリの情報は種々の方法で符号化され、かつ管理される。一つの方法は、そ の入力のどれが反復毎に選択されるかについて各ＡＣＳモジュールからの決定シ ーケンスを記憶することである。この場合、経路メモリはシフトレジスタセット に相当し、復調器の主出力である推定チャネルビットシーケンスを決定するため にトレリスを介して経路を追跡するような幾つかの手段を設けなければならない 。経路メモリの長さは、各生き残り経路が再構成され得るトレリスを介して現フ レームを計数するフレーム数である。うまく設計された検出器では、生き残り経 路は、経路メモリの長さ内のトレリスにおけるある点で同一のシーケンスモデル 状 態から全て出ていて、よってその点の前の共通経路を共有する確率が高い。この ことがそうである場合、生き残りの経路のどれかが、経路メモリにおける一番古 いフレームに関連する復調器の推定チャネルビット出力を決定するために追跡さ れるかもしれない。 実際、経路メモリは６〜３０ビットで十分である。すなわち、それは、チャネ ルビットが各経路メモリの最も最新でない端におけるビットに対しては各状態の 経路メモリで同一の確率が高いことを確実にするのに十分大きい。経路メモリ必 要条件は、信号モデル及び適用された符号化制約条件に依存する。例えば、媒体 遷移の発生は、ビタビアルゴリズムに強制して重大な決定をさせるか又はビタビ アルゴリズムに重大な決定をすることを促進させる傾向にあるため、チャネルビ ットのＲＬＬ（ｄ、ｋ）制約条件におけるｋに対して比較的低い値は、多くの場 合、必要とされる経路メモリの長さを小さくすることができる。 経路メモリは、実現するのに負担になり得る。したがって、ビタビ類似のアル ゴリズムを実施する必要がある経路メモリ数を減少する技術が必要である。 ビタビアルゴリズムの一般的な従来の実施では、前述の有符号加算、二乗、加 算、比較及び選択計算は、各シーケンスモデル状態に対して実行される。有符号 加算及び二乗計算の結果は、一つ以上の枝に対して枝エラー距離である。この場 合、枝エラー距離の計算を実行するモジュールの幾つかの出力は、１以上の加算 、比較、選択（ＡＣＳ）モジュールへの入力として使用される。例えば、図６は 、図３に示されているＥＰＲ４、ｄ＝１サンプルシーケンスモデルに対するこれ らのステップの実行のブロック図である。枝エラー距離発生器６００〜６０４は 、期待サンプルの可能値、すなわち−１.０、−０.５、０、＋０.５、及び＋１. ０のそれぞれに対して有符号加算及び二乗計算を実行する。ＡＣＳモジュール６ ０５、６０６、６０８及び６０９は、それぞれ状態０００、００１、１１１及び １１０に対して加算、比較及び選択計算を実行する。それぞれはまた、所与の時 間に最好経路に対する現エラー距離をそれを表している状態に記憶する。これら はまた、選択指示器ライン６１１〜６１４を介して経路メモリ６１５と通信する 。２つの可能な入力遷移のどれかを、これらは、これらが表している状態への最 もありそうな経路として選択された。２入力ＡＣＳモジュール６０５、６０６、 ６ ０８及び６０９の実行のより詳細なブロック図が図７に示されている。モジュー ル６０７及び６１０は、状態０１１及び１００の特別な場合に対するＡＣＳモジ ュールである。この状態は、それらに導く唯一のシーケンスモデル遷移を有して いる。モジュール６０７及び６１０は、加算及び記憶−経路−エラー−距離関数 のみを実行する。この従来のビタビ復調器の実施では、一つのＡＣＳモジュール がサンプルシーケンスモデルの各状態に対して要求される。ＡＣＳモジュールは 実施するのが面倒である。 次の実際のサンプルシーケンスを考えてみよう。すなわち、前述のｄ＝１ Ｅ ＰＲ４部分応答モデルにおける０.０、０.２５、０.７５、０.７５、０.２５、 ０.０である。図８に示されているトレリス図は、このようなサンプルシーケン ス（他のこのような経路が存在する。示された経路は状態０００は初期状態であ ると仮定する）を全く等しく又は全然等しくないように発生することができる２ つの経路を示している。これらの２つの経路に関連するチャネルビットシーケン スは、０１００００及び００１００である。これらはどこで媒体遷移が生じるか に関して１ビット時だけ異なる。これらの２つの経路の最初に関連する期待サン プルシーケンスは、０.０、０.５、１.０、０.５、０.０、０.０であり、一方、 第２の経路に対する期待サンプルシーケンスは、０.０、０.０、０.５、１.０、 ０.５、０.０である。各経路に対するユークリッド距離の二乗は、実際のサンプ ルシーケンスと各期待サンプルシーケンスとの差の二乗を合計することによって 所与の実際のサンプルシーケンスに対して計算される。この結果は、各経路が経 路距離０.２５の二乗を有する状態１１１に時間Ｔ＋５で到達するということで ある。これは、実際のサンプルシーケンスが決定境界にあり、何らかの任意の選 択が２つの経路間でなされるに違いないことを表している。より一般的に、サン プル値は、他の経路より一つの経路のほうが有利である。例えば実際のサンプル シーケンス０.０、０.２６、０.７５、０.７５、０.２４は、その経路距離の二 乗０.２６０２を有するチャネルビットシーケンス００１０００よりその経路距 離の二乗０.２４０２を有するチャネルビットシーケンス００１０００ほうが有 利である。 図８の経路の一つが正しい経路、すなわち、書き込まれたチャネルビットのシ ーケンスに対応するシーケンスモデル遷移を表す経路であるならば、他の経路は 誤りの経路である。正しい経路の代わりにエラー経路の復調器による選択は、実 際のエラー事象を構成し、その結果、復調器からの出力である一つ又は複数の間 違った椎定チャネルビットになる。図８の例は、間違った経路及び正しい経路が 時間Ｔ＋５で同一状態に集中するため、時間Ｔ＋１で始まり時間Ｔ＋５で終わる 閉じた可能性のあるエラー事象である。対比すると、経路が合併する前にトレリ スが時間Ｔ＋４で終わるならば、それは開いた可能性のあるエラー事象であるだ ろう。 より一般的に、トレリスが通る任意の経路は正しい経路であり、かつトレリス の任意の経路対は、それらが同一状態で始まる限り可能性のあるエラー事象を構 成する。可能性のあるエラー事象は、同一状態で始まり、その第２の状態で分岐 するトレリスにおける２つの経路である。可能性のあるエラー事象の開始は、２ つの経路が分岐する点である。符号語は、特定のトレリス経路に関連する期待サ ンプルシーケンスである。 可能性のあるエラー事象の距離は、可能性のあるエラー事象の２つの経路の符 号語間の距離である。ユークリッド距離を使用することにより、この距離の二乗 は、もし実際のサンプルシーケンスが正しい経路に対して理想的なシーケンスに 対応するならば、エラー経路に形成されるだろう経路エラー距離に等しい。所与 の信号モデルに対する最小距離は、どちらがより小さくても、経路長より大きい 区間の閉じた可能性のあるエラー事象の最小距離又は開いた可能性のあるエラー 事象の最小距離として規定される。復調器のエラー率は、最小距離を増加すると 減少するので、可能ならば、その距離が閉じた可能性のあるエラー事象の最小距 離より小さい全ての開いた可能性のあるエラー事象を含むに十分な経路長を選択 するように動かされる。これらの考察はエラー訂正符号のハミング距離特性に類 似している。 比較的低ビットエラーレートで、ビタビ復調器の性能は、最小距離及びＳＮ比 によってほとんど完全に決定される。最小距離より大きい距離の実際のエラー事 象は、最小距離と全くありそうもなく比較され、ビットエラーレートにひどい影 響も及ぼさないで復調器の設計の際安全に無視されるかもしれない。したがって 、最小距離エラー事象を処理するその能力を犠牲にしないでビタビアルゴリズム の 実現の複雑性を減少する技術が必要である。部分応答多項式 部分応答情報チャネルは、理想的には有限インパルス応答（ＦＩＲ）ディジタ ルフィルタに等しい。例えば、磁気ディスク記録チャネルへの入力が＋Ｉ及び− Ｉの値をとる一連の書き込みレベルをとるならば、ディジタルフィルタのユニッ トパルス応答は、２１（電流パルスの振幅）で割算された書き込み電流シーケン スへの応答である。 上記ユニットパルスのＤＣオフセットは、チャネルがＤＣで０であるならば、重 要でない。これは、誘導読み出しヘッドを使用する磁気ディスク記録チャネルを 有する場合である。他の場合、ＤＣオフセットは、上記電流パルスに対する応答 からＤＣ電流−Ｉに対する応答を減算することによって容易に訂正され得る。Ｅ ＰＲ４チャネルの場合、上記電流パルスに対する応答は次のようになるだろう。 理想的な部分応答システムは、離散時間フィルタに等しいので、離散時間フィ ルタに使用される分析技術は部分応答システムに適用され得る。一つのこのよう な分析技術は、変換変数ｚの逆数が１サンプル間隔だけの時間遅延を表している Ｚ変換である。磁気ディスク記憶に一般に使用される同様な分析技術は、変換変 数Ｄは、ｚの逆数と同一の遅延を表すＤ変換である。ディジタルフィルタのユニ ットパルス応答のＺ変換（Ｄ変換）はそのフィルタの伝達関数で、周波数領域の その特性を現すように使用される。有限インパルス応答フィルタの場合、Ｄ変換 は、単に、その係数がユニットパルス応答シーケンスと同一であるＤにおける多 項式である。ＥＰＲ４ユニットパルス応答シーケンス（１、１、−１、−１）の 場合、Ｄ変換は、１＋Ｄ−Ｄ＾２−Ｄ＾３である。この多項式はＥＰＲ４部分応 答多項式と呼ばれる。この多項式は、ＥＰＲ４チャネルがＤＣでスペクトル０及 び１／２サンプルレートのナイキスト周波数で２階数のスペクトル０を有するこ とを示している（１−Ｄ）（１＋Ｄ）＾２に因数分解する。 ユニットパルスに対する部分応答チャネルの応答は、部分応答多項式の逆Ｄ変 換をすることによって計算され得る。これは多項式の係数のシーケンスを読み出 すこと及びそれらをサンプル値のシーケンスとして得ることに相当する。それは また、分離遷移に対する応答を決定することが可能であり、さもなければ、部分 応答多項式からのシステムのステップ応答として知られている。これは、多項式 を（１−Ｄ）で割算することによって行われ、かつ逆Ｄ変換をする。ＥＰＲ４多 項式から因数（１−Ｄ）を割ると、多項式（１＋２Ｄ ＋Ｄ＾２）が残る。この 多項式はＥＰＲ４分離パルス１、２、１に対応する。畳み込み符号 部分応答信号のためのその使用に加えて、ビタビ検出器はまた、畳み込み符号 を復号化するために使用される。畳み込み符号のビタビ復号化は、１９８１年に 出版されたGeorge C．Clark JrとJ．Bibb Cain著の文献「ディジタル通信のため のエラー訂正コーディング」第２２８−２３５ページに記載されている。畳み込 み符号のための符号化処理は、ジェネレータと呼ばれるデータ記号ストリームと 符号化シーケンスとの間の畳み込み動作として記載されている。この符号化処理 はまた、ジェネレータが離散時間フィルタの有限インパルス応答であるフィルタ リング動作として考察される。畳み込み又はフィルタリングは、有限体演算（し ばしば２進）でしばしば行われる。冗長性が、多数のジェネレータを使用するこ とによってエラー検出及び／又は訂正の能力を可能にするために畳み込み符号に 導入される。ジェネレータのための符号化フィルタは並列に動作し、その出力は 単一の符号化データストリームに挟み込まれる。多数のジェネレータに各々の符 号化フィルタからの出力シーケンスの分割、すなわちサブサンプリングを結合す ることによって、所望量の冗長性を導入することができる。例えば、情報記号数 を３倍にする３つのジェネレータを使用することができるが、しかし各々のジェ ネレータからのあらゆる第２記号を廃棄することができるので、符号化器は、２ データ記号毎に３つの符号化記号を発生し、符号レートは２／３である。このよ うなレート２／３の符号化器が図９に示されている。 部分応答データチャネルは、チャネルへの入力での分離ステップ又はパルスが 、サンプルされた出力シーケンスにおける有限持続時間の特定の応答を発生する という事実及び一連の入力パルスに対する応答が各々の個々の入力パルスに対す る線形の重畳であるという事実に基づいている。これは、ジェネレータがデータ チャネルのインパルス応答である符号レート１の畳み込み符号に等しい。 したがって、畳み込み符号の復号化のビタビ検出器並びに部分応答信号の復調 のためのビタビ検出器の実現の複雑性を減少する技術が必要である。 本発明の簡単な要約 部分応答信号を復調するか又は畳み込み符号を復号化するために使用されるよ うなビタビ検出器は、その実現の複雑性を減少するように修正される。復調の場 合、部分応答信号は有限状態機械モデルから発生される一連の期待サンプルとし て考察される。加算、比較、選択法を使用して実施される一般的なビタビ復調器 では、期待サンプルシーケンスモデルにおける各状態は、新しい枝エラー距離と 経路エラー距離との加算、経路エラー距離の比較、最小経路エラー距離を有する 経路の選択の関数を実行するためにハードウェアモジュールに関連づけられる。 従来の技術では、これらの加算、比較、選択（ＡＣＳ）モジュールの必要数はシ ーケンスモデル状態数に等しい。本発明では、ＡＣＳモジュールは、ある時に一 方のシーケンスモデル状態がそれに関連づけられ、他の時に他方のシーケンスモ デル状態がそれに関連づけられるようにそれに動的に関連づけられる２以上のシ ーケンスモデル状態を有する。本発明は、必要とされるＡＣＳモジュール数を減 少し、また各ＡＣＳモジュールに対して１経路を記憶しなければならない復調器 の経路メモリのサイズ／複雑性を減少する。シーケンスモデル状態群は、元の減 少されていないビタビ復調器に比較して性能上に重大な損失なしにＡＣＳモジュ ールを共有するために選択される。さらに、本発明は、分離された媒体遷移の期 待サンプルシーケンスをプログラム可能にすることによって広範囲のサンプルモ デルを支援する。さらに、本発明は、検出器回路が、多数のサンプルが同時に処 理できるようにすることによってサンプル速度に対して作動しなければならない 速度を減少する。さらに、特定のサンプルシーケンスモデルのための幾つかの低 減検出器が特定の応用のために提示される。本発明は、畳み込み符号のためのデ コーダのように他の種類のビタビ検出器に均等に適用可能である。 本発明の目的は、減少された実現の複雑性を有する部分応答信号のための復調 器及び畳み込み符号のためのデコーダのようなシーケンス検出器を提供すること にある。実現の複雑性は必要とされる処理量を意味するものととられている。そ の処理は論理ゲート、アナログ回路又はソフトウェアで実施されるかどうかであ る。 本発明の他の目的は、従来のビタビ検出器に比較して、特に比較的高い確度又 は重要性の最小距離エラー及び他のエラーに対して最少の性能劣化で複雑性の減 少を達成することにある。 さらに、他の目的はディジタル集積回路の形で実施するのに適しているシーケ ンス検出器、復調器及びデコーダを提供することにある。 さらに、他の目的は、そのソースモデルが、検出器の複雑性に対して別な方法 で所与の範囲内で許容可能であるだろうより多くの状態を含んでいる信号に適し ているシーケンス検出器、復調器及びデコーダを提供することにある。 本発明の他の目的は、ビタビ類似のアルゴリズムを実施するために必要になる 経路メモリを減少することにある。 他の目的は、畳み込み符号、サンプルシーケンスモデル、チャネルビット符号 化制約条件又は使用される信号モデルにかかわらずこれらの単純化を適用するこ とにある。 さらに、他の目的は、非線形チャネルのためのビタビ類似の復調器並びに線形 チャネルのためのビタビ復調器にこれらの単純化を適用することにある。 他の目的は、ビタビ類似の検出器、復調器、又は分離された媒体遷移のための プログラム可能な期待サンプルシーケンスを有するデコーダを実施することにあ る。関連される目的は、媒体特性が、再試行又は例えば、ディスク記憶装置のゾ ーン内又はその間で変化する状況のため多数の他の期待サンプルシーケンスを支 援することにある。このディスク記憶装置では、ディスクが一定の角速度になる 結果、読み出し又は書き込みヘッドに対して媒体の速度が変動する。他の関連す る目的は、プログラム可能でないサンプルシーケンスで実施された場合、別個の サンプルシーケンス及び別個のハードウェアアーキテクチャを必要とするだろう 複数の信号モデルを支援するプログラム可能なサンプルシーケンスモデルを開発 することにある。 他の目的は、ＲＬＬ又は他のユーザデータビットにかかわらずこれらの単純化 を使用されるチャネルビット符号化に適用することにある。 さらに、他の目的は、ビタビ類似の検出器、復調器又は検出器のサイクルタイ ム毎に２つ以上の実際のサンプル値を処理できるデコーダを実現することにある 。 他の目的は、幾つかの特定のサンプルシーケンスモデルのためで、可能性のあ るエラー事象の幾つかの特定の選択された部分集合を有するシーケンス検出器を 本発明の一般技術を適用することによって実現することにある。 図面の簡単な説明 図１は、ディスクドライブのトラックのような媒体上の状態遷移及びアナログ 読み出し信号におけるその関連パルスを示す。それはまたこのような読み出しパ ルスの２つのディジタル化されたサンプルモデルを示す。 図２は、２つの隣接した媒体遷移及びその個々の並びに結合された読み出し信 号パルスを示す。 図３は、ＥＰＲ４信号モデル及びｄ＝１のランレングス制約条件の場合のため のサンプルの期待シーケンスの状態機械モデルである。 図４は、ＥＰＲ４、ｄ＝１のトレリスの基本フレームを示す。 図５は、付加読み出しサンプルが取られたとき経路メモリの内容はいかに展開 するかを示すことによって特定の実際のサンプルシーケンスの場合の特定のビタ ビ復調器の引き延ばされた意思決定を示す。 図６は、ＥＰＲ４、ｄ＝１のサンプルシーケンスモデルの場合の従来のビタビ 復調器の実施のブロック図である。 図７は、状態に入るかもしれない２つの遷移を有するシーケンスモデル状態の ための加算、比較、選択（ＡＣＳ）モジュールの実施のより詳細なブロック図で ある。 図８は、ＥＰＲ４、ｄ＝１のトレリスにおけるエラー事象を示す。 図９は、ビタビアルゴリズムを使用して復号化に適している畳み込み符号のた めのレート２／３の符号化器のブロック図を示す。 図１０は、第３図のＥＰＲ４、ｄ＝１サンプルシーケンスモデルからの状態対 が、２より小さいか又は等しい距離の全てのエラー事象が適当に、すなわちサン プルシーケンスモデルの６状態のそれぞれに対して一つのＡＣＳモジュールを有 するビタビ復調器と同様な方法で処理されねばならない基準に基づいた復調器で ＡＣＳモジュールを共有できることを状態間の直線が示している共有図である。 図１１は、その信号のための複雑性を低減した検出器が、各々が任意の所与時 に３つの状態のうちの一つを表す２つのＡＣＳモジュールのみでいかに構成され るかを示す図３からのサンプルシーケンスモデルのバージョンである。 図１２は、図１０の共有図により選択された２つのＡＣＳモジュールのみを使 用して図６に示された復調器の単純化した実施のブロック図である。 図１３は、ＲＬＬの制約条件なしの部分応答クラスIV（ＰＲ４）信号のための サンプルシーケンスモデルである。対応する部分応答多項式は、（１−Ｄ）（１ ＋Ｄ）で、分離された遷移のための期待サンプルシーケンスは、１、１である。 図１４は、２の平方根より小さいか又は等しい距離の全てのエラー事象がＰ＝ １０の経路長で適切に解決される条件の下での図１３のサンプルシーケンスモデ ルのための共有図である。 図１５は、２の平方根より小さいか又は等しい距離の全てのエラー事象及びド ロップアウト又はドロップインに対応する全てのエラー事象がＰ＝６の経路長で 適切に解決される条件の下での図３のサンプルシーケンスモデルのための共有図 である。 図１６は、ＲＬＬ制約条件なしの拡張部分応答クラスIV（ＥＰＲ４）信号のた めのサンプルシーケンスモデルである。対応する部分応答多項式は、（１−Ｄ） （１＋Ｄ）＾２で、分離された遷移のための期待サンプルシーケンスは、１、２ 、１である。 図１７は、２より小さいか又は等しい距離の全てのエラー事象がＰ＝１０の経 路長で適切に解決される条件の下での図１６のサンプルシーケンスモデルのため の共有図である。 図１８は、ｄ＝１のＲＬＬ制約条件を有する拡張部分応答クラスIV（ＰＲ４） 信号のためのサンプルシーケンスモデルである。分離された遷移のための期待サ ンプルシーケンスは、１、１である。 図１９は、２の平方根より小さいか又は等しい距離の全てのエラー事象がＰ＝ １０の経路長で適切に解決される条件の下での図１８のサンプルシーケンスモデ ルのための共有図である。この同じ共有図が、ドロップアウト又はドロップイン エラー事象の適切な解決の付加条件が適用される場合、適用する。 図２０は、ｄ＝１のＲＬＬ制約条件及び多項式（１−Ｄ）（１＋Ｄ）＾３によ って与えられた信号モデルの場合のサンプルシーケンスモデルである。対応する 分離された遷移のための期待サンプルシーケンスは、１、３、３、１である。 図２１は、１０の平方根より小さいか又は等しい距離の全てのエラー事象がＰ ＝１１の経路長で適切に解決される条件の下での図２０のサンプルシーケンスモ デルのための共有図である。 図２２は、図２１の共有図からとられるような３つのＡＣＳモジュールのみを 使用するために単純化されたサンプルシーケンスモデルためのビタビ復調器の実 施化のブロック図である。 図２３は、図２１の共有図からとられるような５つのＡＣＳモジュールのみを 使用するために単純化された図２０のサンプルシーケンスモデルためのビタビ復 調器の実施化のブロック図である。 図２４は、全てのドロップイン及びドロップアウトのエラー事象が適切に解決 される付加条件を有する図２１と同様な共有図である。 図２５は、共有ＡＣＳモジュールを有するシーケンス復調器ための一般的なブ ロック図である。 図２６は、非線形書き込み／媒体／読み出しシステムのためのサンプルシーケ ンスモデルである。 図２７は、図２６のサンプルシーケンスモデルの共有図である。 図２８は、プログラム可能な期待サンプルシーケンスを有する６状態機械モデ ルを示す。 図２９は、他のプログラム可能な期待サンプルシーケンスを有する１０状態機 械モデルを示す。 図３０は、ｄ＝１の最少ランレングス制約条件を有するＥＰＲ４の場合の６状 態の修正されたサンプルシーケンスモデルを示している。図３０の各シーケンス モデル遷移は、図３の未修正のサンプルシーケンスモデルにおける２つの連続す るシーケンスモデル遷移の結合を表す。 図３１は、２より小さいか又は等しい距離の全ての可能性のあるエラー事象が 適切に処理される条件の場合の図３０のための共有図である。図３２は、図３０ からの状態が２つのＡＣＳモジュールを共有するためにいかにグループ化される かを示す図である。 図３３は、ｄ＝１の最少ランレングス制約条件を有する多項式（１−Ｄ）（１ ＋Ｄ）＾３に対応する部分応答信号のための１０状態の修正されたサンプルシー ケンスモデルを示す。図３３の各シーケンスモデル遷移は図２０の原モデルの２ つの連続するシーケンスモデル遷移の結合を表す。 図３４は、図３３からの状態が３つのＡＣＳモジュールを共有するためにいか にグループ化されるかを示す図である。 図３５は、図３３からの状態が５つのＡＣＳモジュールを共有するためにいか にグループ化されるかを示す図である。 図３６は、ランレングス制約条件なしで、このモデルの各シーケンスモデル遷 移が図１３の原モデルの２つの連続するシーケンスモデルの結合を表す図１３と 異なるＰＲ４信号のための修正された４状態サンプルシーケンスモデルを示す。 図３７は、図３６からの状態が２つのＡＣＳモジュールを共有するためにいか にグループ化されるかを示す図である。 好ましい実施例の詳細な説明 本発明は、従来のように、別々のＡＣＳモジュールが各シーケンスモデル状態 と関連されている場合、ＡＣＳモジュールが、その計算が不適切である可能性が 大きい実際のサンプルシーケンスから非常に離れている経路に対して経路エラー 距離を計算する時間がかかるという事実を活用することとして考えられ得る。本 発明は、特定のＡＣＳモジュール（及びその関連経路メモリ）と１以上のシーケ ンスモデル状態と動的に関連付ける。本発明を実施する一つのキーは、正しいト レリス経路を、適度に発生する可能性があるか又はどんな理由であっても特別の 関心があるこれらの可能性のあるエラー事象から区別することによって重大な性 能低下を行わないで、どの状態がＡＣＳモジュールを共有できるかを決定するこ とである。 下記は、サンプルシーケンスモデルにおけるどの状態が、受け入れることがで きない性能低下なしにシーケンス復調器のＡＣＳモジュールを共有できるかを決 定するためのステップ・バイ・ステップ手順である。各ステップの正式の説明に 続いては、そのステップが図３のＥＰＲ４ ｄ＝１のサンプルシーケンスモデル にいかに適用されたかの例である。ステップのいくつかは、コンピュータの支援 で実行されるのに明らかに完全に適している。付録Ａは、ステップ３〜５を実行 するのに役立つように使用されるＭＡＴＬＡＢのコンピュータソフトウェアをリ ストしたものである。ＭＡＴＬＡＢは、マサチューセッツ州ナティックのマスワ ーク社により配布されている計算ツールである。 ステップ１．復調されるべき読み出し信号から期待サンプルシーケンスのため の有限状態機械モデルを発生する。何らかの便利な方法でこの状態に番号をつけ る。 図３は、ｄ＝１制約条件を有するＥＰＲ４モデルのためのステップ１の結果を 示す。便宜上、その２進ラベルと等価の１０進数によってこの状態を参照する。 例えば、正極性の分離パルスは、状態０で始まり、状態１に移動し、次に３に移 動し、次に７に移動し、自己ループを介して状態７に留まることによつて発生さ れる。このモデルがこの状態シーケンスを交差すると、交差された経路上の期待 サンプルラベルはＥＰＲ４のサンプルされたパルス｛０.５、１.０、０.５、０ 、．．．１｝を発生し、推定チャネルビットラベルは、このパルスを発生するた めにこのチャネルを励磁される単一の１を示している。 ステップ２．復調器の経路メモリために長さＰを選択する。この経路長は、分 析目的だけであり、所望ならば、経路長の実現は異なるかもしれない。 一般に、最小距離で開いた又は閉じた可能性のあるエラー事象の最大持続時間 より小さい経路長を選択するべきである。他の要因はまた、経路長の選択、特に 、最小距離で無限長の開いた可能性のあるエラー事象が存在する場合、影響を与 える。ＥＰＲ４、ｄ＝１のサンプルシーケンスモデルの場合、適当であると知ら れている本例の場合、経路長Ｐ＝６を選択する。 ステップ３．全ての符号語の完全リスト、すなわち長さＰであるかより小さい 期待サンプルの合法的なシーケンスを作る。このリストに含まれているのは、各 符号語を発生する状態シーケンスである。符号語長ｎは、ステップ１からの状態 機械のｎ個の連続する状態遷移によって発生される得る任意の期待サンプルシー ケンスである。このため、たとえ期待サンプルシーケンスが同一でも、その状態 シーケンスが異なるならば、２つの符号語は異なると考えられる。一般に、経路 メモリ長Ｐより小さい符号語長は符号語長Ｐに加えて考察されなければならない 。 本明細書においてＥＰＲ４、ｄ＝１の符号語長６の網羅的なリストを含めるこ とは実際的でない。例として、状態０（０００）で始まる全てのサンプルシーケ ンス長４のリストを挙げる。（このステップを実行する際、任意の状態で始まる 全てのサンプルシーケンス長４を考察されねばならない。状態０で始まるサンプ ルシーケンス長４だけが例示するためにここで使用されている）長さ４のサンプ ルシーケンスのための状態シーケンスは、それが開始状態及び終了状態の両方を 含んでいるため、５つのエントリを有する。 符号語 状態シーケンス ００００ ０００００ ０００１ ００００１ ００１２ ０００１３ ０１２１ ００１３７ ０１２０ ００１３６ １２１０ ０１３７７ １２１-1 ０１３７６ １２０-2 ０１３６４ ステップ４．ステップ３に発生されるサンプルシーケンスのリストから全ての 可能性のあるエラー事象、開いた及び閉じた可能性のあるエラー事象の両方を考 察する。可能性のある事象は同一の開始状態を有しているがそのシーケンスの第 ２の状態が異なっている等しい長さの任意のサンプルシーケンス対である。それ は、正しい（伝送され又は記憶された）サンプルシーケンスであることが第１の サンプルシーケンスのために可能であり、一方、復調器は第２のサンプルシーケ ンスを間違って選択する。２つの状態シーケンスが同時に同一の状態に戻るなら ば、エラー事象は“閉じている”。さもなければ、それは“開いている”。正規 のビタビ復調器のエラー処理性能を保持したい可能性のあるエラー事象の部分集 合を選択する。 ＥＰＲ４の例の場合、２が全ての閉じた可能性のあるエラー事象の最小距離で あり、２より小さいか又は等しい距離の経路メモリより長いいかなる開いた可能 性のあるエラー事象も存在しないので、その距離は２より小さいか又は等しい可 能性のあるエラー事象の集合を含むように選択する。ユークリッドノルムを使用 して、エラー事象の距離はエラー事象を含む２つの符号語間の各要素の差の二乗 の総和の平方根である。ステップ３の例示リストから、下記の長さ４の３つの可 能性のあるエラー事象が選択される。 ステップ５．ステップ１からの状態機械における各状態に対して１行及び１列 を有する共有表を形成する。共有表ＴＲＵＥの各要素で開始する。その行及びそ の列によって表される２つの状態が選択された集合における任意のエラー事象の ２つの状態シーケンスによって同時に占有されるならば、要素は「ＦＡＬＳＥ」 と付けられる。この基準は、ステップ４で選択された可能性のあるエラー事象の 部分事象に対する各エラー事象状態シーケンスの任意の位置で適用する。共有表 では、状態の順序のいずれかが両方の方法をとり得るか又はその代わりに共有表 の上部の三角形だけが使用され得る。この共有表の全ての残りのＴＲＵＥ要素は 、たとえあるとしても、対応する状態対が、まさしくそれが正規のビタビ復調器 で処理されるであろうような選択された部分集合におけるあらゆるエラー事象を 処理するために能力を犠牲にしないで復調器のＡＣＳモジュールを共有すること を示している。 ＥＰＲ４、ｄ＝１の例の場合、６行、６列の共有表を形成する。各エントリは 、ＦＡＬＳＥであることを示されるまで、ＴＲＵＥと仮定される。ステップ４の 例示リストからの第１のエラー事象を考察する。第１のサンプルシーケンスに対 する状態シーケンスは第２のクロックサイクルで状態０である一方、第２のサン プルシーケンスに対する状態シーケンスは状態１である。これは、これらの２つ の経路を識別し、かつ状態０及び１間のＡＣＳモジュールを共有してはいけない このエラー事象を適正に処理することを意味する。したがって、状態０に対して は行、状態１に対しては列における共有表の要素をＦＡＬＳＥとつける。また、 状態０に対しては列、状態１に対しては行における共有表の要素をＦＡＬＳＥと つける。第１の例のエラー事象に対する状態シーケンスの残りは、対（１、３） 及び（３、７）はまた、ＡＣＳモジュールを共有することができないことを意味 する。この推論ラインがステップ４で選択された部分集合における全てのエラー 事象の終わりまで継続される場合、下記の共有表が得られる。（ここで、１はＴ ＲＵＥを意味し、０はＦＡＬＳＥを意味する） 上記の共有表は、状態の対が、ステップ３における例としてリストされている エラー事象及び考察されなければならないがこの例でリストされていない付加エ ラー事象の両方に基づいているＡＣＳモジュールを共有できるかどうかを示して いる。ステップ３の完全な実行において、状態７（１１１）及びステップ４の関 連エラー事象から始まるサンプルシーケンスを考察する場合、状態（０、４）及 び（４、６）の２対はＡＣＳモジュールを共有できない。０又は７以外の状態か ら始まるサンプルシーケンスが共有できない任意の付加的状態対を生じることが 起こる。 図１０は、上記のＥＰＲ４、ｄ＝１の共有表からの情報を示している。各円は ６状態の一つを表す。ＡＣＳモジュールを共有することが可能とされる各状態対 は線で接続される。グループ内のあらゆる対が共有することが可能とされる場合 のみ、状態群は相互にＡＣＳモジュールを共有する。 ステップ６．たとえあるとしても、ＡＣＳモジュールを共有することが可能と される状態をいかにグループ化するかを決定する。この状態は、可能な最少のＡ ＣＳモジュール数を得るためにグループ化されるか又は非最少グループ化は他の 望ましい特性ため選択されるかである。 ステップ５からのＥＰＲ４、ｄ＝１の共有表は、２つのＡＣＳモジュールのみ を使用する可能な唯一のグループ化である。このグループ化では、一つのＡＣＳ モジュールは、状態０００、０１１及び１１０によって共有される。一方、第２ のＡＣＳモジュールは、状態００１、１１１及び１００によって共有される。 他のグループ化は、２以上のＡＣＳモジュールを使用することが可能である。 特別の関心の一つは対で共有することである。すなわち、０００に対して１１１ 、 １１０に対して００１、０１１に対して１００である。この共有装置によって、 経路ラベルは、一定の大きさを有するがしかし、その符号に対しては元の状態に 依存する。もしかすると、その結果により、枝エラー距離計算の実現をさらに単 純化する。 実質的な性能損失を防止するために、選択された部分集合における全ての最小 距離の可能性のあるエラー事象を含めるべきである。他の可能性のあるエラー事 象は所望のように含められる。例えば、その距離が最小距離より大きい指定スレ ッシューホルドより小さかった全ての可能性のあるエラー事象を含むように選択 できた。又は、磁気媒体における欠陥からのドロップアウトのような情報チャネ ルの特別の非理想的局面から生じるように特徴付けられ得る全ての可能性のある エラー事象を含めるように選択できた。経路メモリ長Ｐより小さい可能性のある エラー事象は、長さＰのエラー事象に加えて考察されねばならない。これは、長 さＰのエラー事象を最初に考察することによって分かり得る。もし長さ２におけ る関連エラー事象が既にスレッシューホルド距離を越えなければ、長さ２のエラ ー事象の２の終了状態はＡＣＳモジュールを共有できない。この距離２のエラー 事象の全ての長さＰの拡大がスレッシューホルド距離を越えることが可能である が、しかし全ての拡大がスレッシューホルド距離を越えるという事実は、２の状 態がＡＣＳモジュールを共有するために十分でない。この議論は、Ｐより小さい 任意の長さのエラー事象の状態対まで拡張され得る。したがって、このような可 能性のあるエラー事象が特定の状態対間の共有を禁止するために唯一つであり、 長さＰの唯一の可能性のあるエラー事象を考察するならば、該状態対がＡＣＳモ ジュールを共有することができたと間違って結論するだろう。実は、このような 共有は、その距離が意思決定された時点でなおスレッシューホルド以下であった ２つの経路間での時期尚早の決定を強いるだろう。これは、実効最小距離を減少 し、よってエラーレートを増大するだろう。 これは、どの状態がシーケンス検出器でＡＣＳモジュールを共有するかを決定 するためのステップ・バイ・ステップ処理を終える。この処理は、その信号のた めに複雑性を減少させたビタビ類似の検出器を設計するために任意の状態機械信 号モデルに適用される。エラー事象の選択部分集合の適当な選択によって複雑性 の減少に関連する性能低下を制御することができる。無視できる性能低下で実質 的な複雑性の減少を得ることはしばしば可能である。このような検出器がいかに 実施されるかを示す原理及び例を後述する。 ＡＣＳモジュールの共有は、ソースモジュール状態とＡＣＳモジュールとの動 的関連とみなされる。ＡＣＳモジュールの共有は、モジュールが所与の時点で表 示する状態はどれかを指示するために１つ以上のメモリビットを各共有モジュー ルに付加することによって実施される。メモリビット数は、モジュールを共有す る各状態に対して独特な表示を可能にするのに十分でなければならない。したが って、ビット数は、モジュールを共有する状態数の２を底とする対数よりも大き いか又は等しいことが必要である。各処理サイクルで、所与のＡＣＳモジュール への全ての入力経路に対する枝エラー距離の数値が求められ、他のＡＣＳモジュ ールに記憶された対応する経路エラー距離に加算される。新しい経路エラー距離 は比較され、最小距離がそのＡＣＳモジュールための生き残り経路として選択さ れる。生き残り経路に対する新しい経路エラー距離は、次のクロックサイクルで 使用するためにＡＣＳモジュールに記憶される。さらに、生き残り経路から生じ る最新状態は、現ＡＣＳモジュールがこの時点で表示するべき状態はどれかを独 特に規定する。次のクロックサイクル中、枝エラー距離を発生するために使用さ れるだろうＡＣＳモジュールを離れる経路上のラベルは、ＡＣＳモジュール内の メモリビットによって決定される。 図１１は、図３からのシーケンスモデルが図１０の共有図に基づいたＡＣＳモ ジュールを共有する２つのグループにグループ化されたサンプルシーケンスモデ ルである。ＡＣＳモジュール１１００は、任意の所与の時点で状態０００、０１ １又は１１０の一つと関連付けられる。ＡＣＳ１１０１は、任意の所与の時点で 残りの３つの状態の一つと関連付けられる。遷移１１０２は、状態０００からそ れ自身まで（もしＡＣＳモジュール１１０１が現在状態０００であるならば）の 遷移を表示するか又は、それは状態０１１から状態１００まで（もしＡＣＳモジ ュールが現在状態０１１であるならば）の遷移を表示するかのいずれかである。 遷移１１０２は下記の表によって記述され得る。 例えば、ＡＣＳモジュール１１００の内部状態メモリビットが、それは特定の 時間に状態０１１を表示していることを指示するならば、そのモジュールの自己 ループは期待サンプル０.０、推定チャネルビット１を有する。その経路が選択 されるべきならば、そのＡＣＳモジュールによって表示されるべき次の状態は１ １０である。もし現在の状態が１１０であるならば、ＡＣＳモジュール１１００ からそれ自身までの自己ループは存在しないし、その選択を防止するための幾つ かの手段を設けなければならないことに注目しよう。 同様に、遷移１１０３は下記の表によって表示され得る。 遷移１１０４は下記の表によって表示され得る。 もし現在の状態が００１ならば、自己ループは存在しないし、その選択を防止 するための幾つかの手段を設けなければならないことに注目しよう。 遷移１１０５は下記の表によって表示され得る。 図１１の各経路は、期待サンプルラベル及び推定チャネルビット（経路メモリ に対して出力される）ラベル並びに経路が始まるＡＣＳモジュールによって表示 される可能な状態の各々に対する次の状態を示している表によって、実際ラベル が付けられている。 図１２のブロック図は、図１０の共有表及び図１１のグループ化されたサンプ ルシーケンスモデルに従って単純化されたｄ＝１を有するＥＰＲ４信号に対して 複雑性を減少したビタビ復調器の実施を示す。２つのＡＣＳモジュールだけが存 在する。各々は、選択するために２つのシーケンスモデル遷移のみだけを有し、 各々は、任意の特定の時間に３つの状態の一つを表示する。たとえ経路ラベルの ような５つの異なる期待サンプル値があるとしても、４つの枝エラー距離ジェネ レータのみがある。図１１の状態機械の経路の全数が、それは全ての５つの期待 サンプル値に対する枝エラー距離が同時に必要とされる場合では決してないこと を意味するたった４つであるため、これは可能である。この期待サンプルメモリ は図１１の各経路に対して表からの期待サンプルラベルを記憶する。 図１３は、ＲＬＬ制約条件なしの部分応答クラスIV（ＰＲ４）信号のためのサ ンプルシーケンスモデルである。対応する部分応答多項式は、（１−Ｄ）（１＋ Ｄ）で、分離された媒体遷移ための期待サンプルシーケンスは１、１である。図 １４は、２の平方根より小さいか又は等しい距離の全てのエラー事象がＰ＝１０ の経路長に対して適切に解決され、すなわち、それらがシーケンスモデル状態毎 にひとつのＡＣＳモジュールを有する正規のビタビ復調器によって解決されるよ うに解決されるという条件の下での図１３のサンプルシーケンスモデルための共 有表である。図１４は、ＡＣＳモジュールの最少数を有するグループ化されたサ ンプルシーケンスモデルための独特なグループ化である。すなわち、２を有する 状態１及び４を有する状態３である。 図１５は、２より小さいか又は等しい距離の全てのエラー事象及びドロップア ウト又はドロップインエラー事象に対応する全てのエラー事象（より徹底的に後 述される）がＰ＝６の経路長によって適切に解決されるという条件の下での図３ （ＥＰＲ４、ｄ＝１）のサンプルシーケンスモデルための共有図である。図１５ は、この場合には独特な最少ＡＣＳグループ化がある、すなわち００１を有する 状態１００、０１１を有する状態１１０、状態０００、状態１１１であることを 示している。 図１６は、ＲＬＬ制約条件なしの拡張部分応答クラスIV（ＰＲ４）信号のため のサンプルシーケンスモデルである。対応する部分応答多項式は、（１−Ｄ）（ １＋Ｄ）で、分離された媒体遷移ための期待サンプルシーケンスは１、２、１で ある。図１７は、２の平方根より小さいか又は等しい距離の全てのエラー事象が Ｐ＝１０の経路長に対して適切に解決されるという条件の下での図１６の信号モ デルための共有図である。この場合には２つの状態間で共有することができるた った一つのＡＣＳモジュールが存在する。 図１８は、ｄ＝１のＲＬＬ制約条件を有する部分応答クラスIV（ＰＲ４）信号 のためのサンプルシーケンスモデルである。分離された媒体遷移ための期待サン プルシーケンスは１、１である。図１９は、２の平方根より小さいか又は等しい 距離の全てのエラー事象がＰ＝１０の経路長に対して適切に解決されるという条 件の下での図１８の信号モデルための共有図である。ドロップイン及びドロップ アウトエラー事象の適切な解決の付加条件が適用される場合、この共有図が適用 される。図１４と同様に、図１９は、独特な最少ＡＣＳグループ化が存在するこ とを示している。すなわち、２を有する状態１及び４を有する状態３である。 図２０は、ｄ＝１のＲＬＬ制約条件ためのサンプルシーケンスモデル及び（１ −Ｄ）（１＋Ｄ）＾３の部分応答多項式を有するモデル信号である。対応する分 離された媒体遷移ための期待サンプルシーケンスは１、３、３、１である。 図２１は、１０の平方根より小さいか又は等しい距離の全てのエラー事象がＰ ＝１１の経路長を有する正規のビタビ復調器によって解決されるように解決され るという条件の下での図２０のサンプルシーケンスモデルための共有表である。 図２１の共有図は、状態が、それぞれがＡＣＳモジュールを共有する下記の３つ のグループにグループ化され得る。すなわち、１、３、８、１０と、２、４、６ と、５、７、９とである。状態１、２、５は互いに接続されなく、別々のグルー プにならなければならないので、３つの共有グループより少なくグループ化され 得ない。図２２は、このような３つのＡＣＳの実施化のブロック図である。４つ 以上のＡＣＳモジュールを有する図２０のサンプルシーケンスモデルための多く の共有装置がある。特別の意義の一つは、ペアリングである。すなわち、１と１ ０、２と９、３と８、４と７、５と６である。この装置は、実施するのに５つの ＡＣＳモジュールを必要とするが、同一のシーケンス遷移内の全ての期待サンプ ルの大きさは、シーケンスモデル状態グループ内の現シーケンスモデル状態にか かわらず一定であるという利点を有している。期待サンプルのサインのみは現シ ーケンスモデル状態に依存するため、これは、枝距離が、処理されるべき各反復 に対して必要とされる時間を減少する最少の付加ハードウェアで部分的に予め計 算されることを可能にする。図２３は、このような５つのＡＣＳの実施化のブロ ック図である。 図２４は、図２０のサンプルシーケンスモデルの共有図である。それは、全て のドロップイン及びドロップアウトエラー事象が適切に解決されるという付加条 件と共に図２１の条件を使用する。このサンプルシーケンスモデル対する一つの 最少のＡＣＳグループ化は下記の６つのＡＣＳモジュールを必要する。すなわち 、状態１及び８、状態２及び６、状態３及び1０、状態５及び９、状態４及び７ である。 図２５は、ＡＣＳモジュールの幾つか又は全てが多数の状態に関連付けられる シーケンス復調器の一般ブロック図である。状態遷移ブロックは、各反復におけ る各ＡＣＳモジュールに対して、それが、そのＡＣＳモジュール及び選択された 枝が源を発するＡＣＳモジュールの現在の状態への選択された枝に基づく次の反 復で表示されるべきその関連状態のうちのどれかを決定する。枝ラベル選択ブロ ックは、枝が源を発するＡＣＳモジュールによって表示される現在の状態に基づ く各枝に対して適当な枝ラベルを決定する。 一般に、トレード・オフは、本発明によって可能にされた複雑性の減少と回路 タイミングのような他の考察の間でなされる必要がある。例えば、図２３の５Ａ ＣＳの実施は、図２２の明らかにより複雑でない３ＡＣＳの実施より有利である 。ドロップアウト及びドロップインエラー事象 例えば、なにかの磁気記録媒体のうちのなにかの媒体の非理想的態様の一つは 、所望のように、遷移を形成しない、例えば磁化しない小さい領域が媒体に存在 する。このような媒体欠陥は、短い時間にわたるアナログ読み出し信号の減衰又 は完全な抑圧に帰し得る。又は、それは、磁化領域と欠陥領域間の遷移によって 引き起こされるアナログ読み出し信号のスプリアスパルスに帰する。ドロップア ウトエラーは、書き込まれた遷移が検出されないエラーであり、一方、ドロップ インエラーは、何も書き込まれていない遷移が間違って検出されたエラーである 。媒体欠陥がドロップアウト又はドロップインエラーを引き起しがちである状況 では、シーケンス復調器が、その能力のおよぶかぎりではドロップアウト及びド ロップインを処理することが重要である。もし、そうであるなら、ドロップアウ ト及びドロップインエラー事象は、複雑性を低減した検出器が正規のビタビ検出 器と同様に実行するエラー事象の集合に特徴付けられる必要があり、かつ含める 必要がある。 推定チャネルビットシーケンスが、正しいチャネルビットシーケンスが０を含 むあらゆる位置に遷移なしを指示する０を含み、かつ正しいチャネルビットシー ケンスが、遷移が書き込まれたことを指示する１を含む１つ以上の位置に０を含 むならば、エラー事象をドロップアウトと特徴付ける。同一のエラー事象がドロ ップアウトである場合、正しいチャネルビットシーケンス及び推定チャネルビッ トシーケンスの役割が逆ならば、エラー事象がドロップインと特徴付けられる。 エラー事象のどちらかの経路が正しい経路に対して合法的選択であるので、該部 分集合における全てのドロップアウトエラー事象の包含は、全てのドロップイン エラー事象を自動的に包含する。包含されない事象は、同一のエラー事象内のド ロップアウト及びドロップインの幾つかの組み合わせを表す事象である。図１５ 及び図２４の共有図は、ドロップアウト及びドロップインエラー事象が最小距離 エラー事象を加えて含められる場合の２つの異なる信号モデルに対してＡＣＳモ ジュールの許容共有を示している。非線形チャネルのための有限状態モデル 部分応答チャネルは線形システムであるが、信号源のための有限状態機械モデ ルの使用は、必ずしも線形システムを前提としない。状態機械が線形システムを 表示しようがしまいが、ビタビ検出器は、状態機械モデルにマッチし、かつ関連 トレリスを通る生き残り経路を選択するように形成される。本発明は、それが線 形チャネルのためのビタビ検出器に適用されると全く同様に非線形チャネルのた めにこのような検出器を適用する。 図２６は、非線形書き込み／送信チャネル、媒体応答及び／又は読み出し／受 信チャネルを有するシステムのためのサンプルシーケンスモデルを示している。 ここで記載されている非線形性の種類は、高記録密度のなんらかのハードディス ク媒体によって実際示されている非線形性の単純化である。分離された遷移に対 するこのシステムのサンプルされた応答は、ＰＲ４チャネルのための場合のよう に０、１、１、０である。しかし、システムの非線形性のために、隣接する遷移 は、パルスの線形重畳によって予測されるよりも大きい量だけ各遷移に対する読 み出しパルスの振幅を相互に減少する。遷移がいずれかであるが両方でない側の 隣接するビット位置において隣接遷移を有するならば、その応答パルスは振幅が 減少するので、およそａ＜１の場合、サンプル値は０、ａ、ａ、０である。もし 遷移が両側の隣接するビット位置における隣接遷移を有するならば、その振幅は 、およそｂ＜ａの場合、０、ｂ、ｂ、０のサンプル値を与えるためにさらに減少 される。２進状態ラベルは４ビットの媒体の状態記録を表している。もし遷移の 位置が得られるパルスの第１の非０のサンプルと関連付けられるならば、この状 態機械が、状態ラベルの最下位桁がその遷移応答が丁度始まるビット位置の次の ビット位置におけるチャネル状態を指示する意味で１ビットの先読みを組み込む 。 これは、現遷移が次の遷移によって振幅を減少されるか否かを決定するために必 要である。しかし、その応答パルスが開始する直前に各遷移をそのサンプルに関 連付けるほうがよろしいので、この先読みは、概念だけである。 図２６にモデル化された非線形挙動は、２の平方根であるＰＲ４モデルに対す る最小距離に比較してこのモデルに対する最小距離を減少する。それはまた、最 小距離よりもわずかに大きい距離の事象があるが、上記の単純化のステップ３に 興味があると考察される集合に事象を含めることが重要である最小距離に十分接 近する状況を形成する。したがって、図２６の同一のサンプルシーケンスモデル の最適のＡＣＳの共有可能性は、非線形性パラメータａ及びｂ並びに関心のある エラー事象ためのスレッシューホルドとして選択される距離に依存する。それら はまた、ＲＬＬ符号化のような符号化制約条件及び選択された経路メモリ長に依 存する。図２７は、ａ＝０.８５、ｂ＝０.７、Ｐ＝８で、かつ２の平方根より小 さいか又は等しい距離（この場合の閉じた可能性のあるエラー事象の最小距離は ０．８５×２の平方根である）の全ての可能性のある事象を含む場合に対する図 ２６のサンプルシーケンスモデルのための共有図を示す。図２７の共有図は、こ のサンプルシーケンスモデルのための最少ＡＣＳ検出器が下記のように１０のＡ ＣＳモジュールによって実施され得る。すなわち、１３を有する状態０、１２を 有する状態１、１５を有する状態２、１４を有する状態３、９を有する状態６、 ８を有する状態７、状態４、状態５、状態１０及び状態１１である。ビタビシーケンス検出器の単純化したソフトウェアの実施化 情報レートが使用可能なプロセッサの命令実行レートに対して低い状況では、 適当なソフトウェアを実行する多目的プロセッサを使用してアナログ読み出し信 号のサンプルを復調することが可能である。このような実施は、“モジュール” がハードウェアユニットであるＡＣＳモジュールを有しないないのに、プロセッ サの一連の命令として、ハードウェアＡＣＳモジュールの機能と同等である一連 の加算機能、比較機能、選択機能を実行するＡＣＳルーチンを有している。ここ に提示されている技術は、採られた各サンプルを処理するのに必要であるこのよ うなＡＣＳルーチンの実行数を減少するために適用可能であり、したがって、所 与のプロセッサが支援することができる最大サンプルレートをスピードアップす る。特定の状況でできたこのスピードアップは、本発明の単純化及びハードウェ ア復調器が必要とされるその関連するスピードアップなしであるゆえ、ビタビ復 調器のソフトウェアの実施を実用的にすることが可能である。このようなソフト ウェア復調器の潜在的に低い実施コストに加えて、ソフトウェアの実施は、サン プルモデル及び符号化の制約条件の選択のさいに潜在的に非常に有利なフレキシ ビリティを提供するだろう。サンプルモデルのプログラム可能性 多くのアプリケーションに対して、分離された遷移により期待されたサンプル シーケンスを変えることができるように、シーケンス検出器を実施することが好 ましい。図２８が、プログラム可能な期待サンプルシーケンスａ、ｂ、ｃを有す る６つの状態機械モデルを示し、図２９が、他のプログラム可能な期待サンプル シーケンスａ、ｂ、ｌ、ｃを有する１０の状態機械モデルを示している。このサ ンプルシーケンスａ、ｂ、ｌ、ｃは、任意の４つの信号モデル又は分離された媒 体遷移毎のより少ないサンプルに適合できる。ａ、ｂ及びｃの値は、０から２ま でぐらい変化することを許容されるべきであるので、その値は、第３の期待サン プルが１である制約条件が単なる正規化の問題であるように選択され得る。例え ば、ａ及びｃを０から約０．５までに変化させることを可能にし、ｂを０から約 ２まで変化させることを可能にすることは、記録密度の範囲にわたって誘導磁気 読み出しヘッドによって発生されるように適度に期待されている任意のパルス形 状をカバーすることを可能にする。 ４つのサンプル検出器のプログラム可能性の重要な密接な関係は、全く別個の ものとして取り扱われた特別の場合の幾つかを結合することを必要とする。もし 、ａ、ｂ、ｌ、ｃ、を０、１、１、０に設定するならば、ＰＲ４に対する検出器 を有する。もし、ａ、ｂ、ｌ、ｃ、を０、０.５、１、０.５に設定するならば、 ＥＰＲ４に対する検出器を有する。ポイントは、ＰＲ４及びＥＰＲ４並びに４つ の サンプルのそれぞれは、それら自身の別個の状態機械モデルを通常有している点 であり、したがって、ＡＣＳモジュールのそれ自身のアーキテクチャを有する点 である。本発明のサンプルモデルのプログラム可能性は、単一の検出器又は復調 器アーキテクチャを有するＰＲ４又はＥＰＲ４（又は多数の他の信号モデルのひ とつ）の場合を支援する。 プログラム可能なシーケンス検出器の使用は、非常に多くの再試行戦略を実施 することを可能にする。プログラム可能な等化器と結合して使用される場合、異 なる等化の標的は、データ記録の試みられた再読み出しために検出器及び等化器 の両者のために設定され得る。例えば、１、３、３、１のサイドをサンプルされ たパルスに対して設定された検出器及びこのようなパルスを提供するようにプロ グラム化された等化器で開始できた。データ記録を読み出すのに失敗すると、１ 、２、１の中央をサンプルされたパルスに切り替え、このようなパルスを提供す るために等化器を変更し、データ記録を再度読み出そうと試みる。 プログラム可能なシーケンス検出器の使用はまた、最適等化の標的が、記録媒 体のあらゆる部分に対して同一でないという利点を有する。磁気ディスクの内側 トラックは、最高性能のために外側トラックと異なるパルス形状を必要とする。 また、複数のヘッド及び記録面を有するディスクの場合、最適のパルス形状は各 ヘッドのために異なるかもしれない。プログラム可能な検出器は、各記録面の各 トラックがそれ自身の最適パラメータセットで読み出されることを可能にする。 プログラム可能なシーケンス検出器は、本発明の原理を共有するＡＣＳを使用 して形成される。この場合、選択された共有装置が期待サンプルの全ての可能な プログラム化された値のために許容されることを保証するために注意すべきであ る。シーケンスモデル状態遷移毎の複数のサンプル 時々、必要とされるサンプルレート及び対応するチャネルビットレートは、最 大ＡＣＳモジュールサイクルレート、すなわち、ＡＣＳモジュールの特別の実施 が実際のサンプル値を受け取ることができ、生き残り経路を選択するレートを越 える。これが生じると、一つの手段が計算を再構成するために必要とされるので 、より多くの処理が並列で行われる。これは、適当に修正されたサンプルシーケ ンスモデルで開始することによってシーケンス検出器で達成され得る。 ＡＣＳモジュールが読み出し信号サンプルを処理する速度の倍化が十分である 場合を考察しよう。この場合、サンプルシーケンスモデルは、可能な連続シーケ ンスモデル遷移の各対を修正されたサンプルシーケンスモデルの単一の状態遷移 とみなすことによって修正される。修正されたサンプルシーケンスモデルの全て のシーケンスモデル遷移は、原サンプルシーケンスモデルからの全ての可能な連 続遷移対を表す。修正された検出器は、アナログ読み出し信号のサンプル対を受 け取り、受信サンプル対と各枝に対する期待サンプル対とを比較することにより 枝距離を発生し、合成された枝距離と以前の経路距離を加算し、かつ生き残り経 路を選択する。実際、サンプルシーケンスモデルは、状態遷移毎の複数のサンプ ルを受け取り、かつ処理するように修正され、対応するトレリスの基本フレーム は、その枝が原トレリスの２つの連続基本フレームを通る全ての経路を表す修正 された基本フレームによって取り換えられる。 この修正の利点は、加算、比較、選択処理がサンプルレートの半分で作動でき ることである。この修正のコストは、合成枝距離が計算するのが複雑で、かつ一 般に各ＡＣＳモジュールに入る経路は多くあるということである。多数の経路距 離間の比較は合成枝距離の計算のように並列に実行できる。当業者に明らかなよ うに、類似の修正がＡＣＳモジュールのサイクル毎に並列に３つ以上のサンプル を処理するために使用され得る。 図３０は、ｄ＝１の最少ランレングス制約条件を要するＥＰＲ４のための６状 態修正サンプルシーケンスモデルを示している。このモデルは、このモデルの各 シーケンスモデル遷移が図３の未修正サンプルシーケンスモデルの２つの連続す るシーケンスモデル遷移の結合を表していることで、図３と異なる。図３０のラ ベルは、期待サンプル対と対応する椎定チャネルビット対を示している。 図３１は、２より小さいか又は等しい距離の全ての可能性のあるエラー事象が 適正に処理されることを必要とするとき得られた共有図である。この距離におけ る最も長い可能性のあるエラー事象は、元の単一のサンプルのトレリスの６つの フレームにわたる。同一の可能性のあるエラー事象は２倍のサンプルのトレリス の４つのフレームの一部にわたる。それで、この共有図の場合、経路長は、Ｐ＝ ８として取られ、８つのサンプルの長さまで可能性のあるエラー事象が考察され ることを意味する。このサンプルは対で処理されるので、同一の長さの可能性の あるエラー事象のみが考察される。この場合に許容される共有は、同一のシーケ ンスモデルが１回に１サンプル適用される時に許容される共有と同一であること に注目しよう。 ＡＣＳモジュールを共有するためにシーケンスモデル状態をグループ化するこ とと遷移毎に複数のサンプルを処理するためにサンプルシーケンスモデルを修正 することの両者は、同一シーケンス検出器で実施され得る。図３２は、図３０か らの状態が２つのＡＣＳモジュールを共有するためにいかにグループ化するかを 示す図である。各ＡＣＳモジュールは４つの入力経路を処理する。この図に並列 経路があることを注目しよう。例えば、状態０１１は、状態の左側のグループに 対してＡＣＳモジュールによって現在表されているならば、枝Ｂ３は、ラベル０ 、−２／１、０を有する０１１から１００への枝を表し、一方、枝Ｂ４は、ラベ ル１、０／０、０を有する０１１から１１１への枝を表す。これらの枝の各々は 、可能なシーケンスモデル遷移を表し、両者は、生き残り経路がそれが進むＡＣ Ｓモジュールによって選択される場合、考察されねばならない。図３２は、シー ケンス検出器が１／２のサンプルレートの処理速度でｄ＝１を有するＥＰＲ４信 号のために実施されるアーキテクチャを意味する。 図３３は、ｄ＝１の最少ランレングス制約条件を有する多項式（１−Ｄ）（１ ＋Ｄ）＾３に対応する部分応答信号のための１０状態の修正サンプルシーケンス モデルを示す。このモデルは、修正されたモデルの各シーケンスモデルが図２０ の原モデルの２つの連続シーケンスモデル遷移の組み合わせを表す。図３３のラ ベルは、期待サンプル対及び対応する推定チャネルビット対を指示する。 図３３のサンプルシーケンスモデルがＡＣＳモジュールの許容可能な共有を決 定するために分析される場合、その結果は単一のサンプルの場合と同じである。 １０の平方根より小さいか又は等しい距離の全ての可能性のあるエラー事象の適 切な解決のために、共有図は図２１で示されるようになる。 図３４は、図３３が３つのＡＣＳモジュールを共有するためにいかにグループ 化されるかを示す。各ＡＣＳモジュールは３つの入力経路を処理する。この場合 、並列経路は必要とされない。図３４は、シーケンス検出器が１／２のサンプル レートのＡＣＳモジュールサイクルレートでｄ＝１を有する多項式（１−Ｄ）（ １＋Ｄ）＾３に対応する部分応答信号ために実施されるアーキテクチャを意味す る。 図３５は、図３３からの状態が５つのＡＣＳモジュールを共有するためにいか にグループ化されるかを示す図である。各ＡＣＳモジュールは２つ又は３つ入力 経路を処理し、並列経路は必要とされない。図３４は、シーケンス検出器が１／ ２のサンプルレートのＡＣＳモジュールサイクルレートでｄ＝１を有する多項式 （１−Ｄ）（１＋Ｄ）＾３に対応する部分応答信号ためにいかに実施されるかを 示す。未修正又は単一のサンプルの場合、このアーキテクチャにおける枝ラベル のみは、そのサインに対するその元の状態に依存する。 図３６は、ランレングス制約条件なしのＰＲ４信号のための修正された４つの 状態のサンプルシーケンスモデルを示している。このモデルは、このモデルの各 シーケンスモデル遷移が図１３の原モデルの２つの連続するシーケンスモデル遷 移の組み合わせを表している点で図１３と異なっている。図３６におけるラベル は、期待サンプル対及び対応する推定チャネルビット対を示している。 図３６のサンプルシーケンスモデルは、ＡＣＳモジュールの許容可能な共有を 決定するために分析され、その結果は単一のサンプルの場合と同様である。２の 平方根より小さいか又は等しい距離の全ての可能性のあるエラー事象の適切な解 決のために、共有図は図１４に示されるようになる。 図３７は、図３６からの状態が２つのＡＣＳモジュールを共有するためにいか にグループ化されるかを示す図である。並列経路は必要とされる。各ＡＣＳモジ ュールは４つの入力経路を処理する。図３７は、シーケンス検出器が１／２のサ ンプルレートのＡＣＳモジュールサイクルレートでＰＲ４のためにいかに実施さ れるかを示す。従来の技術では、ＰＲ４のためのシーケンス検出器は、サンプル シーケンスを２つのサブシーケンスにインターリーブを解くことによって形成さ れる。このサブシーケンスの各々は、（１−Ｄ）部分応答信号のためのビタビ検 出器を使用して別々に復調される。各インターリーブにおける処理速度は、１／ ２のサンプルレートである。このインターリーブを解かれた復調は、ＰＲ４の多 項式（１−Ｄ）（１＋Ｄ）＝（１−Ｄ＾２）はＤの偶数の累乗のみを含み、した がってサンプル間の依存関係は同一のインターリーブのサンプルに制限されるた め、ＰＲ４に対して可能である。本発明は、並列処理を達成し、かつＰＲ４のシ ーケンス復調器の処理速度を減少するために他の方法を与える。 下記の請求の範囲において、ワード検出器が、復調、復号化又はその他のため に使用されようが使用されまいが、任意のシーケンス検出器を示すために一般的 な意味で使用されている。 本発明の好ましい実施例及び他の実施例は開示され、かつここで詳述されてい るので、形式や細部での種々の変更がその精神及び範囲を逸脱しないで行われる ことは当業者に明らかである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ， ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，Ｇ Ｂ，ＨＵ，ＪＰ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＵ，ＬＶ ，ＭＧ，ＭＮ，ＭＷ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ， ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＫ，ＵＡ，ＵＺ，ＶＮ (72)発明者 アンダーソン，ケント・ディ アメリカ合衆国 80030 コロラド州・ウ エストミンスター・ウエスト 97ティエイ チ アヴェニュ・3357 (72)発明者 アームストロング，アラン アメリカ合衆国 80503 コロラド州・ロ ングモント・22エヌディ アヴェニュ・ 2312 (72)発明者 ダドレー，トレント アメリカ合衆国 80120 コロラド州・リ トルトン・サウス フォックス ストリー ト・ナンバー101・5348 (72)発明者 フォーランド，ビル アメリカ合衆国 80127 コロラド州・リ トルトン・エメラルド ピーク・7793 (72)発明者 グローヴァー，ニール アメリカ合衆国 80038 コロラド州・ブ ルームフィールド・アメズバリー・17 (72)発明者 キング，ラリー アメリカ合衆国 80303 コロラド州・ボ ルダー・オードドライブ・397

Claims (1)

1. 【特許請求の範囲】 １．磁気記憶装置の読取り信号のサンプルを表すディジタル化信号を受け取り、 かつ信号によって表されるディジタル・データを回復する集積回路同期読取りチ ャネルにおいて、 記憶媒体遷移を示すディジタル化読取り信号の振幅パルスを検出し、かつ振幅 パルスを表す、２進ディジタル信号のシーケンスである出力信号を生成する遷移 検出器と、 ディジタル化読取り信号および遷移検出器の出力信号に応じて、読取り信号の ディジタル化サンプルのタイミングを制御するタイミング制御信号を供給するタ イミング回復回路と、 ディジタル化読取り信号に応答して、前記ディジタル化読取り信号のストリー ムを受け取り、信号によって表される可能性が高い対応する２進ディジタル信号 シーケンスを判定するシーケンス検出器であって、２進ディジタル信号のシーケ ンスを構成する経路メモリ手段と、受け取った読取り信号を１組の所定の理想的 な読取り信号と比較する比較手段と、受け取った読取り信号に類似する前記１組 の理想的な読取り信号を選択し、選択された理想的な読取り信号に対応する経路 メモリ手段からの２進ディジタル信号のシーケンスを選択する選択手段とを含む シーケンス検出器と、 シーケンス検出器からの選択された２進ディジタル信号シーケンスを復号する ことによってラン・レングス制限復号出力を与え、あるいは、遷移検出器からの ２進ディジタル信号のシーケンスを復号することによってラン・レングス制限復 号出力を供給するＲＬＬ（ｄ，ｋ）デコーダと、 シーケンス検出器からの２進ディジタル信号のシーケンスまたは遷移検出器か らの２進ディジタル信号のシーケンスをＲＬＬ（ｄ，ｋ）デコーダに向けて送る 制御手段とを備えることを特徴とする集積回路同期読取りチャネル。 ２．さらに、（ｉ）シーケンス検出器、（ｉｉ）遷移検出器、および（ｉｉｉ） タイミング回復回路のうちの少なくとも１つによってディジタル化読取り信号を 受け取る前に前記ディジタル化読取り信号を修正するディジタル・パルス整形フ ィルタ回路を備えることを特徴とする請求項１に記載の集積回路同期読取りチャ ネル。 ３．さらに、ディジタル・パルス整形フィルタ回路によって課される、遷移検出 器またはタイミング回復回路とディジタル化読取り信号の結合を、ディジタル・ パルス整形フィルタ回路によって課される、タイミング回復回路または遷移検出 器とディジタル化読取り信号の結合の遅延に一致するように遅延させる遅延手段 を備えることを特徴とする請求項２に記載の集積回路同期読取りチャネル。 ４．ディジタル・パルス整形フィルタ回路が、可変フィルタ・パラメータを含む ことを特徴とする請求項２に記載の集積回路同期読取りチャネル。 ５．ディジタル・パルス整形フィルタ回路が、プログラム可能なフィルタ・パラ メータを使用してディジタル化読取り信号を修正することを特徴とする請求項２ に記載の集積回路同期読取りチャネル。 ６．さらに、ディジタル化読取り信号を、シーケンス検出器によって処理される 前にフィルタするスペクトル平滑フィルタを備えることを特徴とする請求項１に 記載の集積回路同期読取りチャネル。 ７．シーケンス検出器が、一度に２つのディジタル化読取り信号を処理し、２つ のディジタル化読取り信号がそれぞれ、２つの連続チャネル・ビット時間中の磁 気記憶装置の読取り信号のディジタル化サンプルを表すことを特徴とする請求項 １に記載の集積回路同期読取りチャネル。 ８．磁気記憶装置に記憶された磁極の遷移に応答して読取り信号を受け取り、信 号によって表されるディジタル・データを回復する集積回路同期読取りチャネル において、 読取り信号に応答して、前記読取り信号中の２進ディジタル信号タイミングを 回復するタイミング制御信号を供給するタイミング回復回路と、 読取り信号に応答して、読取り信号を受け取り、かつ最小ラン・レングス制約 ｄ＞０であり前記読取り信号によって表される可能性が高い対応する２進ディジ タル信号シーケンスを判定するシーケンス検出器であって、２進ディジタル信号 のシーケンスが構成される経路メモリ手段と、受け取った読取り信号を１組の理 想的な読取り信号と比較する比較手段と、受け取った読取り信号に類似する理想 的な読取り信号を選択し、したがって、選択された理想的な読取り信号に対応す る経路メモリ中の２進ディジタル信号シーケンスを選択する選択手段とを備える シーケンス検出器とを備えることを特徴とする集積回路同期読取りチャネル。 ９．ｄ＝１であることを特徴とする請求項８に記載の集積回路同期読取りチャネ ル。 １０．前記タイミング回復回路が、 現ビット・タイミング誤差量に応答してタイミング誤差測定信号を供給するタ イミング誤差測定回路と、 タイミング誤差測定回路から受け取ったタイミング誤差測定信号に応答して現 タイミングを補正するタイミング補正回路と、 タイミング補正回路がいつタイミング誤差測定信号に応答するかを決定する検 知回路とを備えることを特徴とする請求項８に記載の集積回路同期読取りチャネ ル。 １１．検知回路が、記憶媒体上の磁気遷移を示す受け取った読取り信号の振幅中 のパルスを検出する遷移検出器であることを特徴とする請求項１０に記載の集積 回路同期読取りチャネル。 １２．さらに、シーケンス検出器からの２進ディジタル信号のシーケンスまたは 検知回路からの出力を選択する制御回路を備えることを特徴とする請求項１０に 記載の集積回路同期読取りチャネル。 １３．さらに、シーケンス検出器からの２進ディジタル信号のシーケンスを符号 化することによってラン・レングス制限復号出力を供給するＲＬＬ（ｄ，ｋ）デ コーダを備えることを特徴とする請求項８に記載の集積回路同期読取りチャネル 。 １４．ＲＬＬ（ｄ，ｋ）デコーダがＥＬＬ（１，７）デコーダであることを特徴 とする請求項１３に記載の集積回路同期読取りチャネル。 １５．タイミング回復回路が、ディジタル位相検出とディジタル・タイミング・ ループ・フィルタとを含むことを特徴とする請求項８に記載の集積回路同期読取 りチャネル。 １６．タイミング誤差測定回路が、ディジタル位相検出器を備え、タイミング補 正回路が、ディジタル・タイミング・ループ・フィルタを備えることを特徴とす る集積回路同期読取りチャネル。 １７．タイミング補正回路が、ビット・タイミングを決定するクロックの周波数 を直接制御するために、ビット・タイミング位相誤差に応じてディジタル周波数 制御信号を供給することを特徴とする請求項１５および１６に記載の集積回路同 期読取りチャネル。 １８．ディジタル・タイミング・ループ・フィルタの係数がプログラム可能であ ることを特徴とする請求項１５または１６に記載の集積回路同期読取りチャネル 。 １９．さらに、読取り信号に応答して利得制御信号を供給するために前記読取り 信号に結合された自動利得制御回路を備えることを特徴とする請求項８に記載の 集積回路同期読取りチャネル。 ２０．読取り信号が、磁気記憶装置の読取り信号のディジタル化サンプルを表す ディジタル化読取り信号であり、自動利得制御回路が、ディジタル化読取り信号 サンプルに応答するディジタル利得誤差検出器とディジタル利得ループ・フィル タとを含むことを特徴とする請求項１９に記載の集積回路同期読取りチャネル。 ２１．ディジタル利得ループ・フィルタが、可変利得増幅器の利得を直接制御す るディジタル利得制御信号を供給することを特徴とする請求項２０に記載の集積 回路同期読取りチャネル。 ２２．ディジタル利得ループ・フィルタの係数がプログラム可能であることを特 徴とする請求項２０に記載の集積回路同期読取りチャネル。 ２３．ディジタル利得誤差検出器が、プログラム可能な所望の信号レベルとディ ジタル化読取り信号の間の差に応答してディジタル利得誤差測定信号を供給する ことを特徴とする請求項２０に記載の集積回路同期読取りチャネル。 ２４．さらに、（ｉ）シーケンス検出器および（ｉｉ）タイミング回復回路のう ちの少なくとも一方によってディジタル化読取り信号を受け取る前に、前記ディ ジタル化読取り信号を修正するディジタル・パルス整形フィルタ回路を備えるこ とを特徴とする請求項８に記載の集積回路同期読取りチャネル。 ２５．さらに、（ｉ）シーケンス検出器、（ｉｉ）タイミング回復回路、および （ｉｉｉ）遷移検出器のうちの少なくとも１つによってディジタル化読取り信号 を受け取る前に、前記ディジタル化読取り信号を修正するディジタル・パルス整 形フィルタ回路を備えることを特徴とする請求項１１に記載の集積回路同期読取 りチャネル。 ２６．さらに、ディジタル・パルス整形フィルタ回路によって課される、遷移検 出器またはタイミング回復回路とディジタル化読取り信号の結合を、ディジタル ・パルス整形フィルタ回路によって課される、タイミング回復回路または遷移検 出器とディジタル化読取り信号の結合の遅延に一致するように遅延させる、遅延 回路を備えることを特徴とする請求項２５に記載の集積回路同期読取りチャネル 。 ２７．ディジタル・パルス整形フィルタ回路が、プログラム可能なフィルタ・パ ラメータを含むことを特徴とする請求項２４および２５に記載の集積回路同期読 取りチャネル。 ２８．さらに、ディジタル化読取り信号を、シーケンス検出器によって処理され る前にフィルタして、ヘッド・バンプの影響を低減するスペクトル平滑フィルタ 回路を備えることを特徴とする請求項８に記載の集積回路同期読取りチャネル。 ２９．スペクトル平滑フィルタが、プログラム可能な係数を含むことを特徴とす る請求項２８に記載の集積回路同期読取りチャネル。 ３０．スペクトル平滑フィルタがプログラム可能な遅延を含むことを特徴とする 請求項２８に記載の集積回路同期読取りチャネル。 ３１．読取り信号が、磁気記憶装置の読取り信号のディジタル化サンプルを表す ディジタル化読取り信号であり、シーケンス検出器が、２連続チャネル・ビット 時間中の磁気記憶装置の読取り信号のディジタル化サンプルを表す２つのディジ タル化読取り信号を一度に処理することを特徴とする請求項８に記載の集積回路 同期読取りチャネル。 ３２．読取り信号が、磁気記憶装置の読取り信号のディジタル化サンプルを表す ディジタル化読取り信号であり、タイミング回復回路が、２連続チャネル・ビッ ト時間中の磁気記憶装置の読取り信号のディジタル化サンプルを表す２つのディ ジタル化読取り信号を一度に処理することを特徴とする請求項８に記載の集積回 路同期読取りチャネル。 ３３．読取り信号が、アナログ信号であり、読取りチャネルが、アナログ信号を 周期的にサンプルするサンプリング回路を含むことを特徴とする請求項８に記載 の集積回路同期読取りチャネル。 ３４．サンプリング回路が、磁気記憶装置の読取り信号のディジタル化信号を表 すディジタル化読取り信号を生成するディジタル化回路を含むことを特徴とする 請求項３３に記載の集積回路同期読取りチャネル。 ３５．さらに、マイクロプロセッサ・インタフェースと複数の制御レジスタとを 含むことを特徴とする請求項８に記載の集積回路同期読取りチャネル。 ３６．磁気記憶装置の読取り信号のディジタル化サンプルを表すディジタル化読 取り信号を受け取り、信号によって表されるディジタル・データを回復する集積 回路同期読取りチャネルにおいて、 ディジタル化読取り信号に応答して、前記読取り信号中のディジタル化サンプ ルのタイミングを制御するタイミング制御信号を供給するタイミング回復回路と 、 ディジタル化読取り信号に応答して、読取り信号を受け取り、最小ラン・レン グス制約ｄ＞０であり前記読取り信号によって表される可能性が高い対応する２ 進ディジタル信号シーケンスを判定するシーケンス検出器であって、２進ディジ タル信号のシーケンスが構成される経路メモリ手段と、受け取った読取り信号を １組の理想的な読取り信号と比較する比較手段と、受け取った読取り信号に類似 する理想的な読取り信号を選択し、選択された理想的な読取り信号に対応する経 路メモリ中の２進ディジタル信号シーケンスを選択する選択手段とを備えるシー ケンス検出器とを備えることを特徴とする集積回路同期読取りチャネル。 ３７．タイミング回復回路が、ディジタル化読取り信号中のパルスを選択的にサ イド・サンプリングまたはセンター・サンプリングできるように、ディジタル化 読取り信号の位相を制御するようにプログラムすることができることを特徴とす る請求項３６に記載のディジタル集積回路。 ３８．シーケンス検出器が、ディジタル化読取り信号から２進ディジタル信号の シーケンスを判定するようにプログラムすることができ、パルスが、選択的にサ イド・サンプリングまたはセンター・サンプリングされることを特徴とする請求 項３７に記載のディジタル集積回路。 ３９．ｄ＝１であることを特徴とする請求項３６に記載のディジタル集積回路。 ４０．前記タイミング回復回路が、 現ビット・タイミング誤差量に応答してタイミング誤差測定信号を供給するタ イミング誤差測定回路と、 タイミング誤差測定回路から受け取ったタイミング誤差測定信号に応答して現 タイミングを補正するタイミング補正回路と、 タイミング補正回路がいつタイミング誤差測定信号に応答するかを決定する検 知回路とを備えることを特徴とする請求項３６に記載のディジタル集積回路。 ４１．検知回路が、記憶媒体の磁気遷移を示すディジタル化読取り信号の振幅中 のパルスを検出する遷移検出器であることを特徴とする請求項４０に記載のディ ジタル集積回路。 ４２．前記タイミング回復回路が、 現ビット・タイミング誤差量に応答してタイミング誤差測定信号を供給するタ イミング誤差測定回路と、 タイミング誤差測定回路から受け取ったタイミング誤差測定信号に応答して現 タイミングを補正するタイミング補正回路と、 外部遷移検出器に応答して、タイミング補正回路がいつタイミング誤差測定信 号に応答するかを決定する制御回路とを備えることを特徴とする請求項３６に記 載のディジタル集積回路。 ４３．さらに、シーケンス検出器からの２進ディジタル信号のシーケンスまたは 遷移検出器からの出力を選択する制御可能な手段を備えることを特徴とする請求 項４０に記載のディジタル集積回路。 ４４．さらに、シーケンス検出器からの２進ディジタル信号のシーケンスを符号 化することによって、ラン・レングス制限復号出力を供給するＲＬＬ（ｄ，ｋ） デコーダを備えることを特徴とする請求項３６に記載のディジタル集積回路。 ４５．ＲＬＬ（ｄ，ｋ）デコーダが、ＲＬＬ（１，７）デコーダであることを特 徴とする請求項４４に記載のディジタル集積回路。 ４６．タイミング回復回路が、ディジタル位相検出器とディジタル・タイミング ・ループ・フィルタとを備えることを特徴とする請求項３６に記載のディジタル 集積回路。 ４７．タイミング誤差測定回路が、ディジタル位相検出器を備え、タイミング補 正回路が、ディジタル・タイミング・ループ・フィルタを備えることを特徴とす る請求項４０に記載のディジタル集積回路。 ４８．タイミング回復回路が、ビット・タイミングを決定するクロックの周波数 を直接制御するために、ビット・タイミング位相誤差に応じてディジタル周波数 制御信号を供給することを特徴とする請求項４６および４７に記載のディジタル 集積回路。 ４９．ディジタル・タイミング・ループ・フィルタの係数がプログラム可能であ ることを特徴とする請求項４６または４７に記載のディジタル集積回路。 ５０．さらに、読取り信号に応答して利得制御信号を供給するために前記読取り 信号に結合された自動利得制御回路を備えることを特徴とする請求項３６に記載 のディジタル集積回路。 ５１．読取り信号が、磁気記憶装置の読取り信号のディジタル化サンプルを表す ディジタル化読取り信号であり、自動利得制御回路が、ディジタル化読取り信号 サンプルに応答するディジタル利得誤差検出器とディジタル利得ループ・フィル タとを含むことを特徴とする請求項５０に記載のディジタル集積回路。 ５２．ディジタル利得ループ・フィルタが、可変利得増幅器の利得を直接制御す るディジタル利得制御信号を供給することを特徴とする請求項５１に記載のディ ジタル集積回路。 ５３．ディジタル利得ループ・フィルタの係数がプログラム可能であることを特 徴とする請求項５１に記載のディジタル集積回路。 ５４．さらに、（ｉ）シーケンス検出器および（ｉｉ）タイミング回復回路のう ちの少なくとも一方によってディジタル化読取り信号を受け取る前に、前記ディ ジタル化読取り信号を修正するディジタル・パルス整形フィルタ回路を備えるこ とを特徴とする請求項３６に記載のディジタル集積回路。 ５５．さらに、（ｉ）シーケンス検出器、（ｉｉ）タイミング回復回路、および （ｉｉｉ）遷移検出器のうちの少なくとも１つによってディジタル化読取り信号 を受け取る前に、前記ディジタル化読取り信号を修正するディジタル・パルス整 形フィルタ回路を備えることを特徴とする請求項４１に記載のディジタル集積回 路。 ５６．さらに、ディジタル・パルス整形フィルタ回路によって課される、遷移検 出器またはタイミング回復回路とディジタル化読取り信号の結合を、ディジタル ・パルス整形フィルタ回路によって課される、タイミング回復回路または遷移検 出器とディジタル化読取り信号の結合の遅延に一致するように遅延させる、遅延 回路を備えることを特徴とする請求項５５に記載のディジタル集積回路。 ５７．ディジタル・パルス整形フィルタ回路が、プログラム可能なフィルタ・パ ラメータを含むことを特徴とする請求項５４および５５に記載のディジタル集積 回路。 ５８．さらに、ディジタル化読取り信号を、シーケンス検出器によって処理され る前にフィルタして、ヘッド・バンプの影響を低減するスペクトル平滑フィルタ 回路を備えることを特徴とする請求項３６に記載のディジタル集積回路。 ５９．スペクトル平滑フィルタが、プログラム可能な係数を含むことを特徴とす る請求項５８に記載のディジタル集積回路。 ６０．スペクトル平滑フィルタがプログラム可能な遅延を含むことを特徴とする 請求項５８に記載のディジタル集積回路。 ６１．読取り信号が、磁気記憶装置の読取り信号のディジタル化サンプルを表す ディジタル化読取り信号であり、シーケンス検出器が、２連続チャネル・ビット 時間中の磁気記憶装置の読取り信号のディジタル化サンプルを表す２つのディジ タル化読取り信号を一度に処理することを特徴とする請求項３６に記載のディジ タル集積回路。 ６２．読取り信号が、磁気記憶装置の読取り信号のディジタル化サンプルを表す ディジタル化読取り信号であり、タイミング回復回路が、２連続チャネル・ビッ ト時間中の磁気記憶装置の読取り信号のディジタル化サンプルを表す２つのディ ジタル化読取り信号を一度に処理することを特徴とする請求項３６に記載のディ ジタル集積回路。 ６３．さらに、磁気記憶装置に書き込むべきディジタル・データをＲＬＬコード 化するＲＬＬエンコーダを備えることを特徴とする請求項３６に記載のディジタ ル集積回路。 ６４．さらに、 プロセッサが情報を読み取ることができ、かつプロセッサが情報を書き込むこ とができるプロセッサ・インタフェースおよび複数の制御レジスタと、 直列データ線と直列クロック線とを有する直列インタフェースとを備えること を特徴とする請求項３６に記載のディジタル集積回路。 ６５．さらに、 集積回路の出力として、 ｉ）記憶媒体への書込み時に、磁気記憶装置に書き込むべき２ビット幅形のデ ィジタル・データを供給し、 ｉｉ）記憶媒体への書込みを行わないときに直列データ線および直列クロック 線の出力を選択的に供給する、 多重化回路を備えることを特徴とする請求項６４に記載のディジタル集積回路 。 ６６．直列インタフェースが、マップ済み外部レジスタの内容を直列データ線上 で直列形で読み取る回路を含むことを特徴とする請求項６４に記載のディジタル 集積回路。 ６７．直列インタフェースが、プロセッサ・インタフェースに与えられた要求に 応答して、選択的に ａ）１つのマップ済み外部レジスタの内容を直列データ線上で直列形で読み取 り、次いで前記マップ済み外部レジスタの内容をプロセッサ・インタフェースに 供給し、 ｂ）前の要求で指定されたマップ済み外部レジスタの内容をプロセッサ・イン タフェースに供給し、次いで、現要求で指定された第２のマップ済み外部レジス タの内容を直列線上で直列形で読み取ることを特徴とする請求項６６に記載のデ ィジタル集積回路。 ６８．プロセッサが、ディジタル集積回路中のマップ済み外部レジスタのアドレ スに書き込むことによって、指定されたマップ済み外部レジスタに制御情報を書 き込むことができ、直列インタフェースが、プロセッサがマップ済み外部レジス タのアドレスに書き込むたびに、ディジタル集積回路中のマップ済み外部レジス タのアドレスに書き込まれたデータを、直列データ線上で直列形で、指定された マップ済み外部レジスタに供給する回路を含むことを特徴とする請求項６６に記 載のディジタル集積回路。 ６９．磁気記憶装置に書き込むべきディジタル・データをＲＬＬコード化するＲ ＬＬエンコーダと、 プロセッサが情報を読み取ることができ、かつプロセッサが情報を書き込むこ とができる、プロセッサ・インタフェースおよび複数の制御レジスタと、 直列データ線と直列クロック線とを有する直列インタフェースと、 集積回路の出力として、 ｉ）記憶媒体への書込み時に２ビット幅形のＲＬＬエンコーダの出力を供給し 、 ｉｉ）記憶媒体への書込みを行わないときに直列データ線および直列クロック 線の出力を選択的に供給する、 多重化回路とを備えることを特徴とするディジタル集積回路。 ７０．直列インタフェースが、マップ済み外部レジスタの内容を直列データ線上 で直列形で読み取る回路を含むことを特徴とする請求項６９に記載のディジタル 集積回路。 ７１．直列インタフェースが、プロセッサ・インタフェースに供給された要求に 応答して、選択的に ａ）１つのマップ済み外部レジスタの内容を直列データ線上で直列形で読み取 り、次いで前記マップ済み外部レジスタの内容をプロセッサ・インタフェースに 供給し、 ｂ）前の要求で指定されたマップ済み外部レジスタの内容をプロセッサ・イン タフェースに供給し、次いで、現要求で指定された第２のマップ済み外部レジス タの内容を直列線上で直列形で読み取ることを特徴とする請求項７０に記載のデ ィジタル集積回路。 ７２．プロセッサが、ディジタル集積回路中のマップ済み外部レジスタのアドレ スに書き込むことによって、指定されたマップ済み外部レジスタに制御情報を書 き込むことができ、直列インタフェースが、プロセッサがマップ済み外部レジス タのアドレスに書き込むたびに、ディジタル集積回路中のマップ済み外部レジス タのアドレスに書き込まれたデータを、直列データ線上で直列形で、指定された マップ済み外部レジスタに供給する回路を含むことを特徴とする請求項６９に記 載のディジタル集積回路。