JPH0748723B2 - デ−タクロツク発生回路 - Google Patents
デ−タクロツク発生回路Info
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- JPH0748723B2 JPH0748723B2 JP62095584A JP9558487A JPH0748723B2 JP H0748723 B2 JPH0748723 B2 JP H0748723B2 JP 62095584 A JP62095584 A JP 62095584A JP 9558487 A JP9558487 A JP 9558487A JP H0748723 B2 JPH0748723 B2 JP H0748723B2
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- signal
- circuit
- frequency
- clock
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Manipulation Of Pulses (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 （イ） 産業上の利用分野 本発明はヘリカル・スキヤン方式のデイジタル・オーデ
イオ・テープレコーダー（Ｒ−DAT）等に使用して好適
なデータクロック発生回路に関するものである。更に詳
説すると、Ｒ−DATの如く例えばデイジタル記録領域に
記録されたPCM信号と例えばマージン領域に記録された
単一周波数信号とが時分割して配列され、或はこれら両
信号が時間的に並行して配列され、且つ前期PCM信号の
最小ビット反転周期と前記単一周波数の周期とが互に相
関連して変化する信号系において、PCM信号を読みとる
ためのデータ抽出クロックのクロック発生回路に関する
ものである。
イオ・テープレコーダー（Ｒ−DAT）等に使用して好適
なデータクロック発生回路に関するものである。更に詳
説すると、Ｒ−DATの如く例えばデイジタル記録領域に
記録されたPCM信号と例えばマージン領域に記録された
単一周波数信号とが時分割して配列され、或はこれら両
信号が時間的に並行して配列され、且つ前期PCM信号の
最小ビット反転周期と前記単一周波数の周期とが互に相
関連して変化する信号系において、PCM信号を読みとる
ためのデータ抽出クロックのクロック発生回路に関する
ものである。
（ロ） 従来の技術 従来、この種再生装置の１例である回転ヘッド式のデジ
タルオーデイオテープレコーダはＲ−DATと呼ばれてお
り、記録媒体である磁気テープはヘリカルスキヤンによ
り記録され、そして各トラックにはPCMオーディオ領
域、サブコード領域、およびATF領域が時分割して形成
されている。
タルオーデイオテープレコーダはＲ−DATと呼ばれてお
り、記録媒体である磁気テープはヘリカルスキヤンによ
り記録され、そして各トラックにはPCMオーディオ領
域、サブコード領域、およびATF領域が時分割して形成
されている。
そして、PCMオーデイオ領域には主情報を形成する音声
情報のPCM信号が記録され、サブコード領域には副情報
を形成する映像あるいは音声情報のPCM信号が記録さ
れ、ATF領域には再生トラッキング制御用のパイロット
信号等が記録される。
情報のPCM信号が記録され、サブコード領域には副情報
を形成する映像あるいは音声情報のPCM信号が記録さ
れ、ATF領域には再生トラッキング制御用のパイロット
信号等が記録される。
また、各トラックのトレース始、終端および各領域の間
には、重ね記録の防止などを図るため、単一周波数信号
が記録されたマージン領域が設けられている。
には、重ね記録の防止などを図るため、単一周波数信号
が記録されたマージン領域が設けられている。
磁気テープは１対の回転ヘッドの交互スキヤンにより、
テープ速度および走行方向が記録時と同一の標準再生モ
ードで再生されたり、或はテープ速度および走行方向の
いずれか一方または両方が記録時と異なる特殊再生モー
ドで再生される。
テープ速度および走行方向が記録時と同一の標準再生モ
ードで再生されたり、或はテープ速度および走行方向の
いずれか一方または両方が記録時と異なる特殊再生モー
ドで再生される。
そして標準再生モードであれば、テープの各トラックが
順次にヘリカルスキヤンされ、各１スキヤンの再生信号
は各１トラックに記録された信号を順次に再生した信号
になり、また特殊再生モードであれば、１スキヤンによ
つてテープの複数のトラックが斜めに横切つてスキヤン
されるため、各１スキヤンの再生信号は、複数のトラッ
クそれぞれの一部に記録された信号を合成した信号にな
る。
順次にヘリカルスキヤンされ、各１スキヤンの再生信号
は各１トラックに記録された信号を順次に再生した信号
になり、また特殊再生モードであれば、１スキヤンによ
つてテープの複数のトラックが斜めに横切つてスキヤン
されるため、各１スキヤンの再生信号は、複数のトラッ
クそれぞれの一部に記録された信号を合成した信号にな
る。
そして、再生されたPCM信号（以下再生PCM信号と称す
る）は、その最小ビット反転周期が再生モードによつて
異なるとともに、再生中のテープ速度の変動などによつ
ても変化する。したがつて、再生モードの如何にかかわ
らず、再生信号から再生PCM信号を正確に抜取つて再生
処理するには、たとえば、再生PCM信号の最小ビット反
転周期に追従して再生PCM信号の抜取りクロック生成回
路を制御し、再生PCM信号の抜取りクロックの周波数を
最小ビット反転周期に追従して可変制御する必要があ
る。
る）は、その最小ビット反転周期が再生モードによつて
異なるとともに、再生中のテープ速度の変動などによつ
ても変化する。したがつて、再生モードの如何にかかわ
らず、再生信号から再生PCM信号を正確に抜取つて再生
処理するには、たとえば、再生PCM信号の最小ビット反
転周期に追従して再生PCM信号の抜取りクロック生成回
路を制御し、再生PCM信号の抜取りクロックの周波数を
最小ビット反転周期に追従して可変制御する必要があ
る。
本件出願人が先に昭和61年５月31日に出願した特願昭61
−126719号（特公平06−036279号公報）の出願の明細書
および図面には、つぎに説明する第１あるいは第２の構
成の最小ビット反転周期検出回路（チヤンネルクロック
周波数検出器）を設け、該検出回路の最小ビット反転周
期に比例した電圧の検出信号にもとづき、抜取りクロッ
ク生成回路の電圧制御発振器の発振周波数可変範囲を再
生モードに応じて移動可変し、再生モードの如何にかか
わらず、抜取りクロックの周波数を常に再生PCM信号の
最小ビット反転周期に追従して制御することが記載され
ている。
−126719号（特公平06−036279号公報）の出願の明細書
および図面には、つぎに説明する第１あるいは第２の構
成の最小ビット反転周期検出回路（チヤンネルクロック
周波数検出器）を設け、該検出回路の最小ビット反転周
期に比例した電圧の検出信号にもとづき、抜取りクロッ
ク生成回路の電圧制御発振器の発振周波数可変範囲を再
生モードに応じて移動可変し、再生モードの如何にかか
わらず、抜取りクロックの周波数を常に再生PCM信号の
最小ビット反転周期に追従して制御することが記載され
ている。
つぎに、第１、第２の構成の最小ビット反転周期検出回
路について説明する。
路について説明する。
まず、第１の構成の最小ビット反転周期検出回路を説明
する。当該検出回路はほぼ第４図に示すように構成さ
れ、同図において、（１）は磁気テープ、（２）は回転
ヘッドであり、回転ヘッドからは再生信号（以下RF信号
と称する）が取り出される。PLL回路は位相比較器
（３）、低域通過フイルタ（４）、加算器（５）および
電圧制御発振器（VCO）（６）から構成される。そして
位相比較器（３）にはヘッド（２）から供給される単一
周波数信号とVCO（６）からの帰還信号とが供給され
る。（７）は周波数／電圧変換回路、（８）はサンプル
ホールド回路、（９）はモード信号発生回路、（10）は
AM検波回路、（11）は非反転入力端子（＋）が検波回路
（10）に接続された電圧比較回路であり、反転入力端子
（−）にはオン・トラック状態検出用の基準電圧（12）
が印加されている。（13）はヘッド切換え用のパルス信
号（以下SW信号と称する）の入力端子、（14）はゲート
回路、（15）は比較回路（11）の出力およびゲート回路
（14）の出力信号が入力されるアンドゲートである。
（８）はアンドゲート（15）の出力信号によつてＦ−Ｖ
変換回路（７）の出力信号をサンプルホールドするサン
プルホールド回路であり、コンデンサ（16）にホールド
されたホールド信号を加算器（５）の入力端子に出力す
る。そして第４図において、Ｆ−Ｖ変換器（７）、サン
プルホールド回路（８）、モード信号発生回路（９）お
よびコンデンサ（16）よりなる最小ビット反転検出回路
は前述のマージン領域に記録された単一周波数信号の再
生周波数の変動から再生PCM信号の最小ビット反転周期
の変動を検出する。
する。当該検出回路はほぼ第４図に示すように構成さ
れ、同図において、（１）は磁気テープ、（２）は回転
ヘッドであり、回転ヘッドからは再生信号（以下RF信号
と称する）が取り出される。PLL回路は位相比較器
（３）、低域通過フイルタ（４）、加算器（５）および
電圧制御発振器（VCO）（６）から構成される。そして
位相比較器（３）にはヘッド（２）から供給される単一
周波数信号とVCO（６）からの帰還信号とが供給され
る。（７）は周波数／電圧変換回路、（８）はサンプル
ホールド回路、（９）はモード信号発生回路、（10）は
AM検波回路、（11）は非反転入力端子（＋）が検波回路
（10）に接続された電圧比較回路であり、反転入力端子
（−）にはオン・トラック状態検出用の基準電圧（12）
が印加されている。（13）はヘッド切換え用のパルス信
号（以下SW信号と称する）の入力端子、（14）はゲート
回路、（15）は比較回路（11）の出力およびゲート回路
（14）の出力信号が入力されるアンドゲートである。
（８）はアンドゲート（15）の出力信号によつてＦ−Ｖ
変換回路（７）の出力信号をサンプルホールドするサン
プルホールド回路であり、コンデンサ（16）にホールド
されたホールド信号を加算器（５）の入力端子に出力す
る。そして第４図において、Ｆ−Ｖ変換器（７）、サン
プルホールド回路（８）、モード信号発生回路（９）お
よびコンデンサ（16）よりなる最小ビット反転検出回路
は前述のマージン領域に記録された単一周波数信号の再
生周波数の変動から再生PCM信号の最小ビット反転周期
の変動を検出する。
すなわち、入力端子（Ａ）および（Ｂ）にそれぞれ第５
図（ａ）および（ｂ）のRF信号およびSW信号が入力され
ると、Ｆ−Ｖ変換回路（７）によつてRF信号の周波数が
電圧に変換されるとともに、AM検波回路（10）によつて
RF信号がAM検波され、検波回路（10）から比較回路（1
1）に同図（ｃ）の検波信号が出力される。
図（ａ）および（ｂ）のRF信号およびSW信号が入力され
ると、Ｆ−Ｖ変換回路（７）によつてRF信号の周波数が
電圧に変換されるとともに、AM検波回路（10）によつて
RF信号がAM検波され、検波回路（10）から比較回路（1
1）に同図（ｃ）の検波信号が出力される。
さらに、検波回路（10）の検波信号の電圧と、入力端子
（12）の基準電圧、すなわち第５図（ｃ）の１点鎖線の
基準電圧が比較回路（11）によつて比較され、このとき
比較回路（11）からは、同図（ｄ）に示すように、オン
・トラック状態のRF信号期間のパルス幅のゲート信号が
出力される。
（12）の基準電圧、すなわち第５図（ｃ）の１点鎖線の
基準電圧が比較回路（11）によつて比較され、このとき
比較回路（11）からは、同図（ｄ）に示すように、オン
・トラック状態のRF信号期間のパルス幅のゲート信号が
出力される。
また、入力端子（13）のSW信号にもとづき、ゲート回路
（14）は第５図（ｅ）のゲート信号、すなわち検出すべ
き単一周波数信号が記録されたマージン領域の再生予想
期間のパルス幅のゲート信号を形成して出力する。
（14）は第５図（ｅ）のゲート信号、すなわち検出すべ
き単一周波数信号が記録されたマージン領域の再生予想
期間のパルス幅のゲート信号を形成して出力する。
そして、比較回路（11）、ゲート回路（14）のゲート信
号が重なる期間、すなわち検出すべき単一周波数信号の
再生検出期間に、アンドゲート（15）からサンプルホー
ルド回路（８）に第５図（ｆ）のゲート信号が出力さ
れ、該ゲート信号により、サンプルホールド回路（８）
がＦ−Ｖ変換回路（７）の出力信号をサンプルホールド
し、このとき変換回路（７）の出力信号の電圧がRF信号
に含まれた単一周波数信号の再生周波数に応じて変化す
るため、サンプルホールド回路（８）から出力されるホ
ールド信号の電圧も、単一周波数信号の再生周波数に応
じて変化し、該ホールド信号が再生PCM信号の最小ビッ
ト反転周期の検出信号になる。
号が重なる期間、すなわち検出すべき単一周波数信号の
再生検出期間に、アンドゲート（15）からサンプルホー
ルド回路（８）に第５図（ｆ）のゲート信号が出力さ
れ、該ゲート信号により、サンプルホールド回路（８）
がＦ−Ｖ変換回路（７）の出力信号をサンプルホールド
し、このとき変換回路（７）の出力信号の電圧がRF信号
に含まれた単一周波数信号の再生周波数に応じて変化す
るため、サンプルホールド回路（８）から出力されるホ
ールド信号の電圧も、単一周波数信号の再生周波数に応
じて変化し、該ホールド信号が再生PCM信号の最小ビッ
ト反転周期の検出信号になる。
サンプルホールド回路（８）の出力信号は、電圧制御発
振器のPLL制御回路内の加算器（５）に入力され、該加
算器により、PLL制御によつて形成された制御電圧信号
とサンプルホールド回路（８）の出力信号とが加算さ
れ、加算器の出力信号により、電圧制御発振器が制御さ
れる。
振器のPLL制御回路内の加算器（５）に入力され、該加
算器により、PLL制御によつて形成された制御電圧信号
とサンプルホールド回路（８）の出力信号とが加算さ
れ、加算器の出力信号により、電圧制御発振器が制御さ
れる。
而して、ヘッド（２）から取り出されたPCM信号および
単一周波数信号は図番（３）（４）（５）（６）の回路
で構成されるPLL回路によるデータ抽出クロックの発生
により使用される。また一方、上述の如く、ヘッド
（２）から取り出された信号は図番（７）（８）（９）
および（16）の回路で構成される最小ビット反転周期検
出回路にも入力される。ここでは、Ｆ−Ｖ変換器（７）
により入力信号の周波数に対応する電圧を出力すると共
に、単一周波数信号領域を検出するモード信号発生器
（９）により単一周波数信号領域を示すゲート信号を発
生し、この信号によりサンプルホールド回路（８）をON
/OFFする事によりホールドコンデンサ（16）に常に最小
ビット反転周期に応じた電圧をホールドする。この電圧
が加算アンプ（５）によりPLL部のコントロール電圧に
加算される事により、電圧制御発振器（６）の周波数可
変範囲が制御され、ヘッド（２）から供給される入力PC
M信号の最小ビット反転周期の変動幅の如何にかかわら
ず、常にデータ抽出クロックを発生できるようにしてい
る。
単一周波数信号は図番（３）（４）（５）（６）の回路
で構成されるPLL回路によるデータ抽出クロックの発生
により使用される。また一方、上述の如く、ヘッド
（２）から取り出された信号は図番（７）（８）（９）
および（16）の回路で構成される最小ビット反転周期検
出回路にも入力される。ここでは、Ｆ−Ｖ変換器（７）
により入力信号の周波数に対応する電圧を出力すると共
に、単一周波数信号領域を検出するモード信号発生器
（９）により単一周波数信号領域を示すゲート信号を発
生し、この信号によりサンプルホールド回路（８）をON
/OFFする事によりホールドコンデンサ（16）に常に最小
ビット反転周期に応じた電圧をホールドする。この電圧
が加算アンプ（５）によりPLL部のコントロール電圧に
加算される事により、電圧制御発振器（６）の周波数可
変範囲が制御され、ヘッド（２）から供給される入力PC
M信号の最小ビット反転周期の変動幅の如何にかかわら
ず、常にデータ抽出クロックを発生できるようにしてい
る。
つぎに、第２の構成の最小ビット反転周期検出回路を説
明する。当該検出回路は、回転ヘッドの回転速度すなわ
ちスキヤン速度の検出信号とテープ走行速度の検出信号
とにもとづき、予め設定された演算式の演算を行なう演
算回路からなり、演算によつてサンプルホールド回路
（８）の出力信号と同様の信号を出力する。
明する。当該検出回路は、回転ヘッドの回転速度すなわ
ちスキヤン速度の検出信号とテープ走行速度の検出信号
とにもとづき、予め設定された演算式の演算を行なう演
算回路からなり、演算によつてサンプルホールド回路
（８）の出力信号と同様の信号を出力する。
すなわち、Ｒ−DATには、再生モードによらず、再生PCM
信号に追従して抜取りクロックの周波数を制御し、再生
PCM信号の再生を行なうため、従来、前述の第１あるい
は第２の構成の最小ビット反転周期検出回路が設けられ
ている。
信号に追従して抜取りクロックの周波数を制御し、再生
PCM信号の再生を行なうため、従来、前述の第１あるい
は第２の構成の最小ビット反転周期検出回路が設けられ
ている。
なお、抜取りクロックの周波数を制御する代わりに、た
とえば最小ビット反転周期検出回路の検出信号により、
再生サーボ回路を制御して回転ヘッドのスキヤン速度を
制御し、テープとヘッドの相対速度を、再生PCM信号に
追従して可変制御し、再生PCM信号を再生することも可
能である。
とえば最小ビット反転周期検出回路の検出信号により、
再生サーボ回路を制御して回転ヘッドのスキヤン速度を
制御し、テープとヘッドの相対速度を、再生PCM信号に
追従して可変制御し、再生PCM信号を再生することも可
能である。
また、Ｒ−DAT以外の回転ヘッド式のテープレコーダお
よびデイスク再生装置などのこの種再生装置、すなわち
少なくともPCM信号と単一周波数信号が時分割記録され
た磁気テープ、磁気デイスクなどの記録媒体を再生する
再生装置においても、再生PCM信号の再生などを行なう
ため、前述の第１、第２の構成の最小ビット反転周期検
出回路と同様の最小ビット反転周期検出回路を設ける必
要がある。
よびデイスク再生装置などのこの種再生装置、すなわち
少なくともPCM信号と単一周波数信号が時分割記録され
た磁気テープ、磁気デイスクなどの記録媒体を再生する
再生装置においても、再生PCM信号の再生などを行なう
ため、前述の第１、第２の構成の最小ビット反転周期検
出回路と同様の最小ビット反転周期検出回路を設ける必
要がある。
なお、最小ビット反転周期検出回路としては、本件発明
者と同一発明者によつてなされた特願昭61−249125号
（昭和61年10月20日出願）（特開昭63−103477号公
報）、および特願昭61−249126号（昭和61年10月20日出
願）（特公平06−090855号公報）に記載の如き技術もあ
る。
者と同一発明者によつてなされた特願昭61−249125号
（昭和61年10月20日出願）（特開昭63−103477号公
報）、および特願昭61−249126号（昭和61年10月20日出
願）（特公平06−090855号公報）に記載の如き技術もあ
る。
（ハ） 発明が解決しようとする問題点 このような先願の技術では、入力単一周波数信号の周波
数変動に応じた電圧を電圧制御発振器の入力に加算する
事によりPLLの動作範囲を変化させているため、Ｆ−Ｖ
変換器（７）の入出力特性と、電圧制御発振器（６）の
入出力特性を一致させる必要がある。これを第４図によ
り説明する。今、Ｒ−DATを例にとると、前述の先願特
願昭61−126719号に示される様に、検出すべき単一周波
数信号の周波数fcontを fcont＝1/2fch（但しfch＝9.408MHz）とすると、第６図
のようにＦ−Ｖ変換器の入出力特性については入力周波
数を２倍にしたものを縦軸にとると、電圧制御発振器の
入出力特性と比較できる。第６図において、f1における
電圧はＦ−ＶカーブとVCOカーブ共同一値をとつている
ため電圧制御発振器の中心周波数は、入力PCM信号の最
小ビット反転周期に応じたものとなる。しかし、第６図
の左右両端付近ではＦ−ＶカーブとVCOカーブの傾斜が
異なるため、Ｆ−Ｖ変換器（７）に1/2f2の周波数信号
が入力された場合、電圧制御発振器（６）の入力には電
圧V2が供給され、電圧制御発振器の中心周波数は△f2の
誤差をもつたf2′に設定される。さらにＦ−Ｖ変換器に
1/2f3の周波数信号が入力された場合には、VCO特性の非
直線性が加わつて電圧制御発振器の中心周波数はさらに
大きな誤差（△f3）をもつたf3′に設定される。すなわ
ち、従来技術ではVCO特性の傾斜及び非直線性のばらつ
きによつて望ましい中心周波数の設定が不可能になると
いう問題点がある。
数変動に応じた電圧を電圧制御発振器の入力に加算する
事によりPLLの動作範囲を変化させているため、Ｆ−Ｖ
変換器（７）の入出力特性と、電圧制御発振器（６）の
入出力特性を一致させる必要がある。これを第４図によ
り説明する。今、Ｒ−DATを例にとると、前述の先願特
願昭61−126719号に示される様に、検出すべき単一周波
数信号の周波数fcontを fcont＝1/2fch（但しfch＝9.408MHz）とすると、第６図
のようにＦ−Ｖ変換器の入出力特性については入力周波
数を２倍にしたものを縦軸にとると、電圧制御発振器の
入出力特性と比較できる。第６図において、f1における
電圧はＦ−ＶカーブとVCOカーブ共同一値をとつている
ため電圧制御発振器の中心周波数は、入力PCM信号の最
小ビット反転周期に応じたものとなる。しかし、第６図
の左右両端付近ではＦ−ＶカーブとVCOカーブの傾斜が
異なるため、Ｆ−Ｖ変換器（７）に1/2f2の周波数信号
が入力された場合、電圧制御発振器（６）の入力には電
圧V2が供給され、電圧制御発振器の中心周波数は△f2の
誤差をもつたf2′に設定される。さらにＦ−Ｖ変換器に
1/2f3の周波数信号が入力された場合には、VCO特性の非
直線性が加わつて電圧制御発振器の中心周波数はさらに
大きな誤差（△f3）をもつたf3′に設定される。すなわ
ち、従来技術ではVCO特性の傾斜及び非直線性のばらつ
きによつて望ましい中心周波数の設定が不可能になると
いう問題点がある。
本発明はこのような問題点を解決するものである。
（ニ） 問題点を解決するための手段 本発明では、中心周波数制御モードにおいて、PLL部か
ら出力される中心周波数信号と、検出すべき単一周波数
信号の周波数を比較し、その誤差電圧をPLL部にフイー
ドバックする事によりPLL部に含まれる電圧制御発振器
の入出力特性の傾斜及び直線性に関係なく正確に中心周
波数を設定可能とし、上記の問題点を解決する。
ら出力される中心周波数信号と、検出すべき単一周波数
信号の周波数を比較し、その誤差電圧をPLL部にフイー
ドバックする事によりPLL部に含まれる電圧制御発振器
の入出力特性の傾斜及び直線性に関係なく正確に中心周
波数を設定可能とし、上記の問題点を解決する。
（ホ） 実施例 本発明のブロック回路構成図を第１図に示し、Ｒ−DAT
を例にとつたより詳細なブロック図を第２図に示す。次
に本発明の動作について第２図と共に説明する。なお、
第２図において第４図と同一回路については同一符号を
つけて示すことにする。
を例にとつたより詳細なブロック図を第２図に示す。次
に本発明の動作について第２図と共に説明する。なお、
第２図において第４図と同一回路については同一符号を
つけて示すことにする。
まず、PCM信号及び単一周波数信号が図番（３）（４）
（５）（６）で構成されるPLL部に入力される。モード
信号発生器（９）により電子スイッチ（17）がPLLモー
ド側（Ｌ）に設定されると、（３）（４）（５）（６）
のPLL部は閉ループを形成し、前記POM信号に位相同期し
たデータ抽出クロックが生成される。またスイッチ（1
7）が中心周波数制御側（Ｈ）に設定されると、加算ア
ンプ（５）の一方に定電圧発生器（18）から一定電圧が
供給され、加算アンプ（５）の他方に入力される電圧に
応じて電圧制御発振器の中心周波数が制御される。
（５）（６）で構成されるPLL部に入力される。モード
信号発生器（９）により電子スイッチ（17）がPLLモー
ド側（Ｌ）に設定されると、（３）（４）（５）（６）
のPLL部は閉ループを形成し、前記POM信号に位相同期し
たデータ抽出クロックが生成される。またスイッチ（1
7）が中心周波数制御側（Ｈ）に設定されると、加算ア
ンプ（５）の一方に定電圧発生器（18）から一定電圧が
供給され、加算アンプ（５）の他方に入力される電圧に
応じて電圧制御発振器の中心周波数が制御される。
さらに、検出すべき単一周波数はＦ−Ｖ変換器（Ｂ）
（20）に入力され、周波数に応じた電圧に変換される。
また、この例では検出すべき単一周波数信号fcontとデ
ータ抽出クロック周波数fchの関係は fcont＝1/2・fch であるため、電圧制御発振器（６）の出力も1/2分周器
（23）を通つた後、Ｆ−Ｖ変換器（Ｂ）（20）と同一の
入出力特性をもつたＦ−Ｖ変換器（Ａ）（19）により電
圧に変換される。ここではＦ−Ｖ変換器（Ａ）（19）と
（Ｂ）（20）の特性を変える事により、1/2分周器（2
3）を省く事も可能である。Ｆ−Ｖ変換器（Ａ）（Ｂ）
から出力される電圧差は誤差アンプ（21）により十分ア
ンプされる。モード信号発生器（９）によりサンプルホ
ールドスイッチ（22）が導通する中心周波数制御モード
では誤差電圧がコントロール電圧に加算され、中心周波
数f0が f0＝2fcont となる様に負帰還がかかる。モード信号発生器（９）に
よりスイッチ（22）が遮断されると、誤差電圧がホール
ドコンデンサ（16）にホールドされ、中心周波数が固定
される。
（20）に入力され、周波数に応じた電圧に変換される。
また、この例では検出すべき単一周波数信号fcontとデ
ータ抽出クロック周波数fchの関係は fcont＝1/2・fch であるため、電圧制御発振器（６）の出力も1/2分周器
（23）を通つた後、Ｆ−Ｖ変換器（Ｂ）（20）と同一の
入出力特性をもつたＦ−Ｖ変換器（Ａ）（19）により電
圧に変換される。ここではＦ−Ｖ変換器（Ａ）（19）と
（Ｂ）（20）の特性を変える事により、1/2分周器（2
3）を省く事も可能である。Ｆ−Ｖ変換器（Ａ）（Ｂ）
から出力される電圧差は誤差アンプ（21）により十分ア
ンプされる。モード信号発生器（９）によりサンプルホ
ールドスイッチ（22）が導通する中心周波数制御モード
では誤差電圧がコントロール電圧に加算され、中心周波
数f0が f0＝2fcont となる様に負帰還がかかる。モード信号発生器（９）に
よりスイッチ（22）が遮断されると、誤差電圧がホール
ドコンデンサ（16）にホールドされ、中心周波数が固定
される。
このような動作によりＲ−DATの場合なら、少なくとも
ヘッドの半回転に１回、中心周波数がfchに調整され、
電圧制御発振器の特性制限を受ける事なく、PCM信号の
データ抽出クロックが生成される。
ヘッドの半回転に１回、中心周波数がfchに調整され、
電圧制御発振器の特性制限を受ける事なく、PCM信号の
データ抽出クロックが生成される。
なお、モード信号発生器（９）としては、前述の３件の
本件出願人の先願に記載されている回路の他、単一周波
数領域が検出できる回路であれば、どの様なものでも良
い。
本件出願人の先願に記載されている回路の他、単一周波
数領域が検出できる回路であれば、どの様なものでも良
い。
（ヘ） 他の実施例 第３図は本発明の他の実施例を示す。第３図では単一周
波数信号のＦ−Ｖ変換出力をホールドするコンデンサ
（26）と電子スイッチ（24），（25）を追加する事によ
り、Ｆ−Ｖ変換器（27）を共有している。これにより、
第２図の様なＦ−Ｖ変換器（Ａ）とＦ−Ｖ変換器（Ｂ）
の特性のばらつきを考慮する必要がなくなる。また誤差
電圧出力（28）を、電圧制御発振器（６）の入力コント
ロール電圧に加算するのではなく、電圧制御発振器
（６）の可変範囲を直接制御する事により電圧制御発振
器の可変範囲を大きくとる必要がなくなり、電圧制御発
振器の設計が容易になる。
波数信号のＦ−Ｖ変換出力をホールドするコンデンサ
（26）と電子スイッチ（24），（25）を追加する事によ
り、Ｆ−Ｖ変換器（27）を共有している。これにより、
第２図の様なＦ−Ｖ変換器（Ａ）とＦ−Ｖ変換器（Ｂ）
の特性のばらつきを考慮する必要がなくなる。また誤差
電圧出力（28）を、電圧制御発振器（６）の入力コント
ロール電圧に加算するのではなく、電圧制御発振器
（６）の可変範囲を直接制御する事により電圧制御発振
器の可変範囲を大きくとる必要がなくなり、電圧制御発
振器の設計が容易になる。
（ト） 発明の効果 本発明の回路によれば、PLLの中心周波数クロックの周
波数をPCM信号の最小ビット反転周期に応じたものに調
整する際、PLLの中心周波数と入力される単一周波数信
号の周波数を比較する事により負帰還ループを形成して
いるため、使用する電圧制御発振器の入出力特性の制限
を受けずに、最小ビット反転周期が変動するPCM信号に
位相同期したデータ抽出クロックを生成できるという効
果がある。
波数をPCM信号の最小ビット反転周期に応じたものに調
整する際、PLLの中心周波数と入力される単一周波数信
号の周波数を比較する事により負帰還ループを形成して
いるため、使用する電圧制御発振器の入出力特性の制限
を受けずに、最小ビット反転周期が変動するPCM信号に
位相同期したデータ抽出クロックを生成できるという効
果がある。
第１図は本発明のデータクロック発生回路のブロック
図、第２図は本発明のブロック回路図、第３図は本発明
の他の実施例を示すブロック回路図、第４図は本発明の
先願の従来回路を示すブロック回路図、第５図は第４図
を説明するための図面、第６図はＦ−Ｖ変換器と電圧制
御発振器の入出力特性の相違を示す図面である。 （３）……位相比較器、（４）……低域通過フイルタ、
（５）……加算回路、（６）……電圧制御発振器、
（７）（19）（20）（27）……Ｆ−Ｖ変換器、（８）…
…サンプルホールド回路、（９）……モード信号発生
器、（16）（26）……電圧ホールドコンデンサ、（17）
（22）（24）（25）……電子スイッチ、（18）……定電
圧発生器。
図、第２図は本発明のブロック回路図、第３図は本発明
の他の実施例を示すブロック回路図、第４図は本発明の
先願の従来回路を示すブロック回路図、第５図は第４図
を説明するための図面、第６図はＦ−Ｖ変換器と電圧制
御発振器の入出力特性の相違を示す図面である。 （３）……位相比較器、（４）……低域通過フイルタ、
（５）……加算回路、（６）……電圧制御発振器、
（７）（19）（20）（27）……Ｆ−Ｖ変換器、（８）…
…サンプルホールド回路、（９）……モード信号発生
器、（16）（26）……電圧ホールドコンデンサ、（17）
（22）（24）（25）……電子スイッチ、（18）……定電
圧発生器。
Claims (1)
- 【請求項１】少なくともPCM信号と単一周波数信号とが
時分割して配列され、或は前記両信号が時間的に平行し
て配列され且つ前記PCM信号の最小ビット反転周期と前
記単一周波数の周期とが互に相関連して変化する信号系
における核PCM信号を読みとるためのデータ抽出クロッ
ク発生回路であって、 （ａ）位相比較器に入力されるPCM信号に位相同期した
データ抽出用クロックを発生するPLL回路と、 （ｂ）前記単一周波数領域を検出するモード信号発生手
段と、 （ｃ）前記モード信号発生手段の出力にて決まる期間に
前記PLLループの一部を遮断して切換接続され且つ前記P
LL回路の出力クロックの中心周波数クロックを前記PLL
回路から発生させるように制御する中心周波数発生用回
路と、 （ｄ）前記単一周波数信号と前記中心周波数クロックの
周波数を比較して、前記モード信号発生手段の出力にて
決まる期間に前記PLL回路の出力中心周波数を、入力さ
れるPCM信号の最小ビット反転周期に対応するように前
記PLL回路の電圧制御発信器の制御電圧を補正する制御
電圧補正回路と、 を備え、前記信号系のPCM信号の最小ビット反転周期の
変動の如何にかかわらず、常にPCM信号に位相同期した
データ抽出クロックを発生することを特徴とするデータ
クロック発生回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62095584A JPH0748723B2 (ja) | 1987-04-17 | 1987-04-17 | デ−タクロツク発生回路 |
| EP87117589A EP0286727B1 (en) | 1987-04-17 | 1987-11-27 | Circuit for producing clock signal for reproducing PCM signal |
| DE3789957T DE3789957T2 (de) | 1987-04-17 | 1987-11-27 | Schaltungsanordnung zur Generierung eines Taktsignals zur Wiedergabe eines PCM-Signals. |
| CA000553002A CA1274284A (en) | 1987-04-17 | 1987-11-27 | Circuit for producing clock signal for reproducing pcm signal |
| KR1019870013503A KR930009537B1 (ko) | 1986-05-31 | 1987-11-28 | Pcm 신호 재생용 클럭 형성 회로 |
| US07/126,974 US4868689A (en) | 1987-04-17 | 1987-11-30 | Circuit for producing clock signal for reproducing PCM signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62095584A JPH0748723B2 (ja) | 1987-04-17 | 1987-04-17 | デ−タクロツク発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63260331A JPS63260331A (ja) | 1988-10-27 |
| JPH0748723B2 true JPH0748723B2 (ja) | 1995-05-24 |
Family
ID=14141632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62095584A Expired - Lifetime JPH0748723B2 (ja) | 1986-05-31 | 1987-04-17 | デ−タクロツク発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4868689A (ja) |
| EP (1) | EP0286727B1 (ja) |
| JP (1) | JPH0748723B2 (ja) |
| CA (1) | CA1274284A (ja) |
| DE (1) | DE3789957T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5045956A (en) * | 1987-12-01 | 1991-09-03 | Matsushita Electric Industrial Co., Ltd. | Data reproducing apparatus |
| US4982305A (en) * | 1988-02-25 | 1991-01-01 | Sony Corporation | Tape recorder with automatic pause mode setting |
| DE3912838A1 (de) * | 1989-04-19 | 1990-10-25 | Thomson Brandt Gmbh | Pll-schaltung zum erzeugen eines taktsignals in einem recorder |
| US5162762A (en) * | 1991-03-25 | 1992-11-10 | At&T Bell Laboratories | Phase-lock loop with adaptive scaling element |
| JP3153928B2 (ja) * | 1992-02-20 | 2001-04-09 | ソニー株式会社 | 信号再生装置 |
| US5457581A (en) * | 1992-04-10 | 1995-10-10 | Ampex Corporation | Timing recovery on longitudinal magnetic tape record channels based on capstan velocity feed forward |
| US5311178A (en) * | 1992-08-14 | 1994-05-10 | Silicon Systems, Inc. | Method for processing sample values in an RLL channel |
| US5424881A (en) | 1993-02-01 | 1995-06-13 | Cirrus Logic, Inc. | Synchronous read channel |
| CN104242925B (zh) * | 2013-06-18 | 2017-05-17 | 中芯国际集成电路制造(上海)有限公司 | 频率产生装置、方法与设备 |
| CN105227179B (zh) * | 2014-05-28 | 2018-06-01 | 中芯国际集成电路制造(上海)有限公司 | 振荡电路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2480473B1 (fr) * | 1980-04-11 | 1987-03-20 | Gaston Dreyfus Alain | Procede et appareil de restitution d'un signal enregistre sur un support defilant |
| JPS58220226A (ja) * | 1982-06-15 | 1983-12-21 | Toshiba Corp | 位相ロツクル−プ制御回路 |
| JPS5977633A (ja) * | 1982-10-26 | 1984-05-04 | Nippon Gakki Seizo Kk | デイスク再生装置におけるクロツク再生回路 |
| GB2138227B (en) * | 1983-04-12 | 1987-02-04 | Sony Corp | Digital video tape recorder apparatus |
| JPS59207068A (ja) * | 1983-05-10 | 1984-11-24 | Panafacom Ltd | フロツピイデイスク装置 |
| CA1253619A (en) * | 1985-04-22 | 1989-05-02 | Sony Corporation | Apparatus for reproducing a digital signal |
| JPH0654588B2 (ja) * | 1985-04-30 | 1994-07-20 | ソニー株式会社 | 信号再生装置 |
| JPH0636279B2 (ja) * | 1986-05-31 | 1994-05-11 | 三洋電機株式会社 | Ｐｃｍ信号の再生クロツク形成回路 |
| JPH0795380B2 (ja) * | 1986-08-29 | 1995-10-11 | 三菱電機株式会社 | デイジタル磁気記録再生装置 |
-
1987
- 1987-04-17 JP JP62095584A patent/JPH0748723B2/ja not_active Expired - Lifetime
- 1987-11-27 CA CA000553002A patent/CA1274284A/en not_active Expired - Fee Related
- 1987-11-27 DE DE3789957T patent/DE3789957T2/de not_active Expired - Fee Related
- 1987-11-27 EP EP87117589A patent/EP0286727B1/en not_active Expired - Lifetime
- 1987-11-30 US US07/126,974 patent/US4868689A/en not_active Expired - Fee Related
Also Published As
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|---|---|
| JPS63260331A (ja) | 1988-10-27 |
| EP0286727A3 (en) | 1990-02-07 |
| US4868689A (en) | 1989-09-19 |
| DE3789957D1 (de) | 1994-07-07 |
| EP0286727A2 (en) | 1988-10-19 |
| CA1274284A (en) | 1990-09-18 |
| DE3789957T2 (de) | 1995-01-05 |
| EP0286727B1 (en) | 1994-06-01 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |