JPH09245439A - 情報検出装置 - Google Patents
情報検出装置Info
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- JPH09245439A JPH09245439A JP4987996A JP4987996A JPH09245439A JP H09245439 A JPH09245439 A JP H09245439A JP 4987996 A JP4987996 A JP 4987996A JP 4987996 A JP4987996 A JP 4987996A JP H09245439 A JPH09245439 A JP H09245439A
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Abstract
る直流変動成分を補償することにより、情報検出装置の
信頼性を上げる。 【解決手段】 再生信号101は、加算器102と位相
補正回路103に入力される。加算結果106はパルス
化回路107に入力され、2値化情報108が検出情報
として出力される。フィルタの出力111は、位相補正
後の再生信号112と共に減算器113に入力され、差
信号114が生成される。減算器113から出力される
差信号114は積分器116に入力される。積分器11
6から出力されるn個分の差信号114を加算した加算
結果119は、除算器104に入力される。除算器10
4は、積分器116の加算数nを数値nで割算して平均
値が算出されてオフセット量105となる。オフセット
量105は加算器102にフィードバックされる。これ
によって、再生信号101に重畳されている直流成分を
離散時間ごとに補償することができ、正確な情報検出が
可能になる。
Description
ディスク媒体に高密度で記録した情報を誤りなく検出す
るための情報検出装置に関する。
量のデータの処理が可能になっている。これに伴って、
光ディスクや磁気ディスク等の大容量のファイル装置が
普及している。コンピュータの低価格化と各種ソフトウ
ェアの大容量化もこれに拍車をかけ、更なる高密度ファ
イル装置が必要になってきている。コードファイルを格
納するファイル装置における情報の検出信頼性は、光デ
ィスクの場合でエラーレートが10-5以下、磁気ディス
クの場合で10-9以下と、非常に高い精度が要求されて
いる。高密度化に対してこのような高性能の情報を維持
するためには、高度な信号処理技術が欠かせなくなって
きている。このようなことから、近年、後に詳細に説明
するPRML(Partial Response Maximum Likelihood
)信号処理技術を使用したファイル装置の製品化が相
次いでいる。
報検出方式は、ピーク検出方式と呼ばれている。この方
式では、再生信号の一階微分のコンパレート出力を用い
て記録ピット位置を検出している。このため、この方式
では再生信号に多少の直流変動が重畳しても、問題なく
検出を行うことができる。しかしながら、ピーク検出を
行うためにはマークポジション記録を用いる必要があ
り、マークエッジ記録と比較すると、高密度記録時の再
生信号のS/N(信号対雑音)比の低下が大きいので、
高密度化が困難であるという問題があった。
検出するためには、前記したPRML信号処理技術が有
効である。このPRML信号処理技術という名称は、P
R(Partial Response)等化チャネルを最尤検出(Maxi
mum Likelihood detection)することに基づいている。
ただし、最尤検出器としてはビダビ検出器が用いられる
ことが多い。PRML方式は、線形な入力信号の場合に
非常に良好な検出性能を有するが、前記したピーク検出
方式と比べると再生信号のレベル変動に対するマージン
が非常に狭いという欠点がある。特に光ディスクの場合
には、再生信号における直流変動成分を無視することが
できないので、何らかの方策をたてる必要がある。
動は、主に次の3つの要因が考えられる。 (1)ポリカーボネイト基板等の材料の複屈折に起因す
るもの ディスクの周方向でDC(直流)から10kHz程度ま
での直流変動が見られる。 (2)セクタの先頭で発生するもの セクタ分割されたコードファイルでは、セクタの先頭に
プリフォーマット領域を持たせてランダムアクセスを可
能としている。このプリフォーマット領域に格納される
プリフォーマット情報が大きなDC成分を持っている。
したがって、プリフォーマット直後のデータに影響を及
ぼしてしまう。 (3)変調符号に起因するもの 第一世代の光ディスクで採用されている変調符号は、ラ
ンレングス制限符号の(2,7)RLL符号(run leng
th limited code)であり、DCフリーではないため、記
録される情報パターンによっては直流変動を有してしま
う。ここでDCフリーとは、符号自体の周波数特性にお
いてDC近傍の周波数成分の振幅が零であるという意味
である。
レベル検出時あるいはビタビ検出時の性能が非常に劣化
してしまうといった問題があった。
生信号のレベル検出を正確に行うために従来提案された
情報検出装置の要部を表わしたものである。この装置で
は、再生信号11をローパスフィルタ(LPF)12に
入力して直流成分を抽出する。そして、ローパスフィル
タ12の出力13を閾値として比較器(Comp)14に入
力し、再生信号11のレベルを検出した検出信号15を
得るようにしている。これにより、直流変動による影響
を除去することができる。
出装置では、符号自体に含まれているDC成分にも追従
してしまうため、DCフリーでない符号を用いた場合に
は検出データの信頼性が低下してしまうという問題点が
ある。
示されたビタビ検出を前提にした従来の装置の要部を示
したものである。この情報検出装置のビダビ復号回路2
0は、図示しないアナログディジタル変換回路の出力デ
ータDRFを図示しないイコライザ回路を介して波形等
化した後、演算回路21に入力し、ここでリファレンス
領域のデータを取り込んで所定の演算処理を実行するこ
とにより、センタレベルCEN、平均振幅Sを検出す
る。
ナログディジタル変換回路の出力データDRFを減算回
路(SUB)22に入力し、ここで演算回路21で検出
したセンタレベルCENを減算することにより、再生信
号RFの振幅値YK を検出する。これに対してセレクタ
(SEL)23は、パターンデコーダ(DEC)24で
検出された1ビット前のデコード結果に基づいて接点を
切り替え、減算回路22から出力される再生信号RFの
振幅値YK または反転回路(−1)25の出力データを
選択的に出力する。
データを保持して出力し、反転回路25はこの出力デー
タの符号を反転して出力する。これによりビタビ復号回
路20は、パターンデコーダ24のデコード結果に基づ
いてセレクタ23の接点を切り換え、これにより所定の
演算処理を実行して基準値YP-1 を生成する。
および振幅値YK を加算することにより、YK +YP-1
を検出する。セレクタ(SEL)27および28は、そ
れぞれパターンデコーダ24で検出された1ビット前の
デコード結果に基づいて接点を切り換えることにより、
それぞれ値0またはS、値−Sまたは0のデータを選択
的に出力し、これにより1ビット前のデコード結果に基
づいて基準値BK-1 を設定して、値S/2+BK-1 、−
S/2+BK-1 を設定する。
の出力データと加算回路26の出力データとの間で比較
結果を得ることにより、所定の関係式が成立するか否か
を判断し、比較回路30はセレクタ28の出力データと
加算回路26の出力データとの間で比較結果を得ること
により、所定の関係式が成立するか否かを判断する。
9および30の比較結果に基づいていずれの関係式が成
立するか否かの判断結果を出力し、これによりビタビ復
号回路20においては、前記したアナログディジタル変
換回路の出力データについて1ビット単位で上述の処理
を繰り返して順次デコード結果を検出しうるようにし、
このデコード結果に基づいて基準値YP およびBK を設
定する。
32は、それぞれ演算回路21で検出された振幅値Sお
よび−Sを1/2に割算して出力し、演算回路33およ
び34は、それぞれ減算回路22の出力データYK から
割算器31および32の出力データS/2および−S/
2を減算し、その減算結果の最上位ビットを出力する。
これにより減算回路33および34は、所定の演算を行
い、その演算結果をビットデコーダ(BITDEC)3
5に出力する。
コーダ24で検出された1ビット前のデコード結果に基
づいて反転回路37の出力データ、割算器31および3
2の出力データS/2および−S/2を選択的に出力
し、レジスタ38は、この選択出力データを保持して出
力する。反転回路37は、レジスタ38の出力データを
入力して符号を反転して出力する。これによりビタビ復
号回路20においては、セレクタ36、反転回路37、
レジスタ38で基準値BK-1 の値を設定するようにして
いる。
4の出力結果からレジスタ38の出力データを減算し、
減算結果の最上位ビットを出力することにより、所定の
演算結果を得、この結果をビットデコーダ35に出力す
る。ビットデコーダ35は、パターンデコーダ24のデ
コード結果に基づいて、減算回路33、34、39の出
力データを選択的にレジスタ40に出力する。
トレジスタで構成され、これによりビタビ復号回路20
は復号結果を20ビット順次保持して出力するようにな
っている。更にビタビ復号回路20は、このレジスタ4
0と並列的に20ビットのシフトレジスタ41を有し、
ビットデコーダ35はレジスタ40に復号結果を出力す
る際に、このレジスタ40に格納する復号結果に対して
第2の遷移パターンが検出されるとシフトレジスタ41
にフラグを格納するようになっている。
デコーダ24で検出された第1および第3の遷移パター
ン検出結果に基づいて、第2の遷移パターンに対応する
レジスタ40の復号データが正しく復号されたものか否
かを判断し、ここで否定結果が得られると、シフトレジ
スタ41のフラグを基準にして正しく復号しなかったデ
ータの論理レベルを訂正し、これにより遷移検出結果に
基づいて正しいデータを復号し得るようになっている。
4において、+1のレベルから−1のレベルまたは−1
のレベルから+1のレベルに0レベルを横切って遷移す
る第2のパターンが検出された場合、図示しないアナロ
グディジタル変換回路の出力データを取り込んで保持
し、このデータが所定個数だけ累積されると、その平均
値でセンタレベルCENを更新する。
再生信号の信号レベルがセンタレベルを横切る遷移パタ
ンを検出する。そして、そのときの入力レベルとセンタ
レベルの差が零になるようにセンタレベルを補正してビ
タビ検出を行うようにしている。しかしながら、この提
案の装置では、特定の遷移パタンだけから直流成分を検
出するため、検出直流レベルのS/N比が低いという欠
点がある。また、クラス“1”のパーシャルレスポンス
チャンネルのみに言及している点にも問題点がある。
提案された情報検出装置の要部を示したものである。こ
の装置のクロックマーク検出回路51は、サーボエリア
のクロックマーク信号を検出する。クロック再生回路5
2は検出したクロックマークからクロック信号をPLL
により再生する。A/D変換回路53、54は、アナロ
グ再生信号をディジタル値に変換する。波形等化回路5
5はディジタル再生信号の波形等化を行う。スライス検
出回路56は、波形等化後の再生信号を特定のスライス
レベルによりデータを検出する。システムコントローラ
57は、光ディスク装置全体にかかわる動作制御を行
う。ECC制御回路58は、記録データに誤り検出用の
コードを付加すると共に、再生データの誤りを訂正す
る。
外部へのデータ転送をSCSIプロトコルにしたがって
制御する。サーボマーク検出回路60はサーボエリアの
サーボマーク信号を検出する。トラッキング誤差信号生
成回路61は、検出したサーボマーク信号よりトラッキ
ング誤差信号を生成する。D/A変換回路62は、ディ
ジタルトラッキング誤差信号をアナログ信号に変換す
る。トラッキング制御回路63は、光ディスクのトラッ
キング位置の制御を行う。光ディスクの再生領域からの
ピットによる再生信号入力64は、クロックマーク検出
回路51およびA/D変換回路53に入力され、書き替
え領域からの光磁気記録による再生信号入力65はA/
D変換回路54に入力される。光ディスクに記録する記
録出力信号66は、切換回路80から出力される。
路51に入力され、サーボ領域に埋め込まれたクロック
ピットが検出され、クロック再生回路52によりクロッ
ク信号およびクロックに同期した各種の信号が生成さ
れ、各ブロックに出力される。また、サーボ領域のサー
ボマークはA/D変換回路53でディジタル値に変換さ
れた後、サーボマーク検出回路60で検出され、このサ
ーボマークからトラッキング誤差信号生成回路61にお
いて、ディジタルトラッキング誤差信号を出力する。こ
のディジタルトラッキング誤差信号はD/A変換回路6
2でアナログ信号に変換され、トラッキング制御回路6
3でディスクのトラック制御が行われる。
ヘッダはプリピットされた再生信号である。これはサー
ボ領域の再生信号と同様に再生信号入力64として入力
され、A/D変換回路53でディジタル値に変換され
る。この再生信号は第1ヘッダのデータだけを復号すれ
ばよいので、ビタビ復号の複雑な処理を行うことなく、
波形等化回路55で波形等化し、等化した信号はスライ
ス検出回路56で所定のスライスレベルにより“0”、
“1”のデータ検出を行い、その出力はシステムコント
ローラ57に入力される。システムコントローラ57で
は第1ヘッダに記録されたディスク装置全体に関する制
御処理を行う。
入出力端子67より一連のデータが入力され、SCSI
制御回路59でセクタ単位に分割したデータ転送制御が
行われる。セクタ単位のデータはECC制御回路58に
入力され、ここでセクタごとに誤り訂正符号が付加され
た後、切換回路80に入力される。パターン発生回路9
0は第2ヘッダの64ビットの“01”の繰り返しパタ
ーン、第3ヘッダの64ビットのランダムパターンを生
成し、この出力は切換回路80に入力される。切換回路
80はこれらのテストパターンとECCが付加された転
送データとをヘッダ部とデータ部とで切り換え、そのま
まデータを変調しないNRZの記録出力信号66として
出力する。
記録された再生信号は再生信号入力65として入力さ
れ、A/D変換回路54でディジタル値に変換後、第2
ヘッダの“01”パターンの再生信号は切換回路70で
予測制御回路69の側に切り換えられて入力される。予
測制御回路69は再生信号の予測レベルとどの程度直流
ずれがあるかを示すオフセット値を算出すると共に、基
準となる予測振幅値に加算して、ビタビ復号回路68に
初期予測振幅値として入力する。
の再生信号は第2ヘッダの再生信号と同様に再生信号入
力65として入力され、A/D変換回路54でディジタ
ル値に変換後、切換回路70でビタビ復号回路68の側
に切り換えられて入力される。ビタビ復号回路68は、
予測制御回路69から入力される予測振幅値を適応的に
制御しながらビタビ復号を行う。復号されたデータはE
CC制御回路58に入力され、ここで誤り訂正された
後、SCSI制御回路59を介して外部入出力端子67
より出力される。ここでランダムデータが記録される第
3ヘッダより切換回路70をビタビ復号回路68の側に
切り換えるのは、予測振幅値の適応制御を本来のデータ
部から開始するよりも、1セグメント早めに開始するこ
とで、本来のデータ部でのビタビ復号の予測振幅値がよ
り正確に制御されているはずだからである。
のようにブロック化された伝送データの先頭にテストパ
タンを付加し、このテストパタンによって伝送信号の直
流成分を算出し補正してビタビ検出を行っている。しか
しながら、この装置ではテストパタンを付加する必要が
あるために伝送効率が低くなってしまい、高密度記録が
困難であるという問題がある。また、ブロック化された
1つの伝送データ内の直流変動には全く対処できないと
いった欠点がある。
れた情報をビタビ検出等の検出方式を用いて高品質に再
生するためには、次の3つの課題を解決する必要があ
る。 (1)DCフリーではない変調符号を用いた場合でも、
再生時に直流成分を補償することができること。 (2)できるだけS/N比の高い直流成分を検出するこ
と。 (3)ランダムな再生信号からも直流成分を検出するこ
とができること。
検出した再生信号に含まれる直流変動成分を補償するこ
とにより、信頼性を向上させた情報検出装置を提供する
ことにある。
は、(イ)ディスク媒体からの検出した再生信号にオフ
セット量を加算するための加算器と、(ロ)この加算器
の出力を入力して2値情報を出力するパルス化回路と、
(ハ)このパルス化回路から出力される2値情報を入力
してその周波数特性を変更するフィルタと、(ニ)再生
信号の位相をフィルタの出力と同位相に補正する位相補
正回路と、(ホ)この位相補正回路の出力と前記フィル
タの出力との差を生成する減算器と、(ヘ)この減算器
の出力を入力する有限な時定数の積分器と、(ト)この
積分器の出力を除算しその結果を前記加算器に前記オフ
セット量としてフィードバックする除算回路とを情報検
出装置に具備させる。
スク媒体から検出した再生信号にオフセット量を加算す
るための加算器と、(ロ)この加算器の出力を入力して
2値情報を出力するパルス化回路と、(ハ)このパルス
化回路から出力される2値情報を入力してその周波数特
性を変更するフィルタと、(ニ)再生信号の位相をフィ
ルタの出力と同位相に補正する位相補正回路と、(ホ)
この位相補正回路の出力とフィルタの出力との差を生成
する減算器と、(ヘ)この減算器の出力を入力とする積
分器と、(ト)この積分器の出力を除算する除算回路
と、(チ)この除算回路の出力をラッチしてこれを加算
器にオフセット量としてフィードバックするラッチ回路
と、(リ)再生クロックを入力して積分器のクリアタイ
ミングとラッチ回路のラッチタイミングとをそれぞれ生
成するタイミング発生回路とを情報検出装置に具備させ
る。
スク媒体から検出した再生信号にオフセット量を加算す
るための加算器と、(ロ)この加算器の出力を入力して
2値情報を出力するパルス化回路と、(ハ)このパルス
化回路から出力される2値情報を入力してその周波数特
性を変更するフィルタと、(ニ)再生信号のレベルを保
持するための第1のラッチ回路と、(ホ)フィルタの出
力を保持するための第2のラッチ回路と、(ヘ)これら
第1および第2のラッチ回路の出力の差を生成する減算
器と、(ト)この減算器の出力を入力とする積分器と、
(チ)この積分器の出力を除算する除算回路と、(リ)
この除算回路の出力をラッチしてこれを加算器にオフセ
ット量としてフィードバックする第3のラッチ回路と、
(ヌ)再生クロックを入力して積分器のクリアタイミン
グと第1、第2および第3のラッチ回路のラッチタイミ
ングをそれぞれ生成するタイミング生成回路とを情報検
出装置に具備させる。
スク媒体から検出した再生信号にオフセット量を加算す
るための加算器と、(ロ)この加算器の出力を入力して
2値情報を出力するパルス化回路と、(ハ)このパルス
化回路から出力される2値情報を入力してその周波数特
性を変更するフィルタと、(ニ)再生信号を入力とする
第1の積分器と、(ホ)フィルタの出力を入力とする第
2の積分器と、(ヘ)第1の積分器の出力を保持するた
めの第1のラッチ回路と、(ト)第2の積分器の出力を
保持するための第2のラッチ回路と、(チ)これら第1
および第2のラッチ回路の出力の差を生成する減算器
と、(リ)この減算器の出力を除算する除算回路と、
(ヌ)この除算回路の出力をラッチしてこれを加算器に
オフセット量としてフィードバックする第3のラッチ回
路と、(ル)再生クロックを入力して第1および第2の
積分器内ラッチ回路のクリアタイミングと第1、第2お
よび第3のラッチ回路のラッチタイミングをそれぞれ生
成するタイミング発生回路とを情報検出装置に具備させ
る。
項4記載の情報検出装置でパルス化回路としてビタビ検
出器を用いることを特徴としている。
理することによって、パルス化前の符号間干渉を有する
データ列のチャネルに一致させることができる。フィル
タリング後の出力系列をbn とし、パルス化回路入力系
列an を適当な位相補正回路で同位相化した系列cn を
比較すると、直流変動およびノイズがない場合に両者は
一致するはずである。逆に、パルス化回路入力系列an
に一定のオフセット量を付加して検出した場合に、同位
相化した系列cn のすべてのサンプル値に対して同じオ
フセット量が付加されるが、フィルタリング後の出力系
列bn ではオフセットがない理想的な系列となり、出力
系列bn と同位相化した系列cn の差の平均値がパルス
化回路入力系列an に加えたオフセット量となる。
路の入力段にフィードバックしてオフセット補正を行う
ことで、直流変動を補正することができる。出力系列b
n と同位相化した系列cn の差のみからもオフセット量
を検出することが可能であるが、加算平均をとること
で、よりS/N比の高いオフセット量を検出することが
できることになる。
検出装置の構成を表わしたものである。この情報検出装
置は請求項1記載の発明に対応するものである。再生信
号101は、この情報検出装置の加算器102と位相補
正回路103に入力されるようになっている。ここで再
生信号101は図示しない光ディスクから反射されたレ
ーザ光を光検出器によって電気信号に変換した後、所定
の処理を経て得られる信号である。このような再生信号
101を得るためには、まず図示しないレーザダイオー
ドから射出されコリメータレンズを通過した後のコリメ
ート光を光学レンズを用いて微小スポットに集光し、サ
ーボ技術を用いて光ディスクの情報トラックに正確に追
従するように照射する。そして、光ディスクから得られ
た反射光を電気信号に変換する。この変換後の再生信号
は、AGC(自動ゲイン制御)回路に入力されて振幅変
動が補正され、帯域制限フィルタを通過し符号間干渉除
去のためのトランスバーサルフィルタ等の回路を経てフ
ィルタリング処理が行われ、図1に示す再生信号101
となる。
のまま用いる構成であってもよいが、パルス化回路とし
て信頼性の高い信号処理アルゴリズムを採用する場合に
はディジタル化が不可欠である。そこで本実施例では、
前記した電気信号に変換後の再生信号をA/D変換器等
の回路によってディジタル化してから、図1に示す再生
信号101として情報検出装置に入力されるようになっ
ている。
101には除算器104から入力されたオフセット量1
05が加算される。加算結果106はパルス化回路10
7に入力され、2値化情報108が検出情報として出力
される。パルス化回路107は例えば最尤検出器で構成
することができる。2値化情報108は、例えばトラン
スバーサルフィルタに代表されるフィルタ109に入力
される。フィルタ109の出力111は、再生チャネル
と同じ符号間干渉を持っている。再生チャネルが線形で
あれば、どのようなチャネルでもトランスバーサルフィ
ルタで実現可能であることは周知の事実である。
03から出力される位相補正後の再生信号112と共に
減算器113に入力され、両者の差を表わした差信号1
14が生成される。ここで位相補正回路103は、フィ
ルタの出力111と再生信号101の位相が同位相とな
るように調整する回路である。位相補正回路103は、
例えば時間遅延回路あるいはFIFO(先入れ先出し)
メモリによって構成することができる。減算器113か
ら出力される差信号114は積分器116に入力され
る。
ノイズ分の影響を緩和するために、差信号114をチャ
ネルごとに加算していく回路である。ただし、差信号1
14を過去から現在まですべて加算すると、直流変動に
対応することができない。そこで、積分器116はある
時定数をもった、例えばトランスバーサルフィルタのよ
うなものを使用する。
順次次の段に出力する第1〜第(n−1)のラッチ回路
1171 〜117n-1 と、第1のラッチ回路1171 の
手前から第(n−1)のラッチ回路117n-1 の出力ま
でを加算する加算回路118によって構成されている。
積分器116から出力されるこれら時間を異にしたn個
分の差信号114を加算した加算結果119は、除算器
104に入力される。除算器104は、積分器116の
加算数nを数値nで割算して平均値を算出する。再生信
号101に重畳しているオフセット量をxとすると、こ
の平均値は符号が逆転した−xを表わすオフセット量1
05となる。オフセット量105は加算器102に入力
され、フィードバック制御が行われる。これによって、
再生信号101に重畳されている直流成分を離散時間ご
とに補償することができ、正確な情報検出が可能にな
る。
報検出装置を示したものである。この情報検出装置は請
求項2記載の発明に対応するものである。この第2の実
施例では、第1の実施例と同様に加算器102、位相補
正回路103、パルス化回路107、フィルタ109お
よび減算器113を備えている。減算器113の生成し
た差信号114は、クリア信号付き積分器122に入力
される。クリア信号付き積分器122には、ここでは図
示していないPLL(Phase Locked Loop )回路によっ
て再生信号から抽出した同期クロックパルス(PCL
K)123の供給を受けるタイミング発生回路124か
ら、所定の時間間隔で零クリア信号125が入力される
ようになっている。
14を1クロック前までの加算結果と加算する加算器1
27と、この加算結果を保持するラッチ回路128を備
えている。ラッチ回路128にラッチされた内容は、加
算器127にフィードバックされて次々と新たな差信号
114の加算が行われる。またラッチ回路128に保持
された今までの積分結果は、外部の除算器129に出力
されるようになっている。零クリア信号125は、ラッ
チ回路128に入力されて、前記した所定の時間間隔で
その内容を零クリアするので、この時間間隔が先の第1
の実施例の情報検出装置における時定数に相当すること
になる。
路132に入力され、タイミング発生回路124から出
力される他のラッチタイミング信号133によって周期
的にラッチされ、このラッチされた平均値が再生信号1
01に重畳しているオフセット量105となる。オフセ
ット量105は、第1の実施例と同様に加算器102に
入力されて再生信号101に加算され、その加算結果1
06はパルス化回路107に入力されて、2値化情報1
08が検出情報として出力されることになる。なお、第
1の実施例の情報検出装置はアナログ回路としてもディ
ジタル回路としても構成することができるが、この第2
の実施例およびそれ以降の実施例では情報検出装置をデ
ィジタル回路として構成している。
における各種の信号の発生の様子を表わしたものであ
る。この図で横軸は時間の経過を示している。同図
(a)は再生信号101を表わしている。再生信号10
1には直流変動成分が重畳しているので、このままでは
正確なレベル検出を行うことができない。
タイミングを表わしており、同図(c)はクリア信号付
き積分器122がクリアされるタイミングを表わしてい
る。ラッチタイミング信号133(図3b)が零クリア
信号125よりもクロックパルス123の例えば2分の
1クロック分だけ早く出力されるように構成されること
で、ラッチ回路132には零クリアされる直前の平均値
がオフセット量105(図3d)として保持され、次の
ラッチタイミングまでその値が図1に示す加算器102
に入力されることになる。加算器102は、図3(d)
に示すように右肩下がりのオフセット量105を右肩上
がりの再生信号101に加算するので、結果として正確
なレベル検出が可能になる。
検出装置を表わしたものである。この情報検出装置は請
求項3記載の発明に対応するものである。この第3の実
施例では、第1および第2の実施例と同様に加算器10
2、パルス化回路107およびフィルタ109を備えて
いる。再生信号101は第1および第2の実施例の位相
補正回路103の代わりにラッチ回路141に供給され
るようになっている。また、フィルタ109の出力11
1は他のラッチ回路142に供給される。このラッチ回
路142には、クロックパルス(PCLK)123の供
給を受けるタイミング発生回路144から、所定のクロ
ック信号145が入力され、これらのタイミングで出力
111のラッチが行われるようになっている。この図4
では先の実施例の位相補正回路103を用いずに、ある
時刻tにフィルタ109の出力111をラッチし、さら
にパルス化回路107の入力からフィルタ回路109の
出力までの時間遅延量τだけ経過した時刻(t+τ)に
再生信号101の値をラッチしている。これにより、同
位相の2つの信号のサンプルが得られる。このために
は、タイミング発生回路144がτだけ位相のずれたラ
ッチタイミングを発生させることになる。
1、142の出力146、147は減算器148に入力
され、これらの差信号149がクリア信号付き積分器1
51に入力されるようになっている。クリア信号付き積
分器151は、差信号149を1クロック前までの加算
結果と加算する加算器153と、この加算結果を保持す
るラッチ回路154を備えており、このラッチ回路15
4にラッチされた内容を加算器153にフィードバック
して次々と差信号149を加算すると共に、これらの積
分結果を外部の除算器155に出力するようになってい
る。零クリア信号156は、タイミング発生回路144
からラッチ回路154に入力されて、所定の時間間隔で
その内容を零クリアするものである。
のクロック信号157、158を発生させ、このうちの
前者のクロック信号157は他のラッチ回路159に供
給され、後者のクロック信号158は再生信号101を
入力するラッチ回路141に供給されるようになってい
る。ラッチ回路159は除算器155からその出力16
1の供給を受けてクロック信号157の供給されるタイ
ミングで出力161を順次ラッチする。このラッチされ
た平均値がオフセット量163として加算器102に供
給されることになる。また、ラッチ回路141の方は、
再生信号101をクロック信号158の供給されるタイ
ミングでラッチして、前記した出力146として減算器
148に入力することになる。
ス化回路107の入出力の位相差が大きくなったときに
も装置全体の規模が大きくならないような工夫を行った
ものである。例えば先の第1および第2の実施例の情報
検出装置では、パルス化回路107の入出力の位相差が
数十クロックとなることも考えられるので、これらを図
1または図2に示した位相補正回路103で補正するた
めには多くのメモリ回路が必要となり、情報検出装置全
体の規模が大きくなってしまうおそれがあるからであ
る。
用した位相補正回路103の代わりとして出力111を
ラッチするラッチ回路142と、再生信号101のレベ
ルをラッチする他のラッチ回路141との出力146、
147の位相差を、これが零になるようなタイミングを
発生させるタイミング発生回路144によって制御する
ようにしている。本実施例では、このタイミング発生回
路144が零クリア信号156とクロック信号157も
発生させるようになっている。
におけるタイミング発生回路の出力を中心とした各種の
信号の発生の様子を表わしたものである。この図で横軸
は時間の経過を示している。同図(a)はクロック信号
158によるラッチ回路141のラッチタイミングを示
しており、同図(b)はクロック信号145によるラッ
チ回路142のラッチタイミングを示している。また、
同図(c)はラッチ回路159のラッチタイミングとし
てのクロック信号157の出力されるタイミングを示し
ており、同図(d)はクリア信号付き積分器151のク
リアタイミングとしての零クリア信号156の出力され
るタイミングを示している。このようにラッチ回路15
9がラッチした直後にクリア信号付き積分器151の内
容がクリアされるので、ラッチ回路159からは図5
(e)に示すようにオフセット量163が順次出力さ
れ、これが図4に示した再生信号101と加算器102
で加算され、この結果として得られた加算結果106に
よって正確なレベル検出が可能になる。
検出装置の構成を表わしたものである。この情報検出装
置は請求項4記載の発明に対応するものである。この第
4の実施例では、第1〜第3の実施例と同様に加算器1
02、パルス化回路107およびフィルタ109を備え
ている。再生信号101は第1の積分器171にも供給
されるようになっている。また、フィルタ109の出力
111は第2の積分器172に供給される。第1の積分
器171は、再生信号101を1クロック前までの加算
結果と加算する加算器173と、この加算結果をラッチ
するラッチ回路174で構成されており、ラッチ回路1
74の出力は加算器173にフィードバックされて加算
が行われるようになっている。ラッチ回路174には、
クロックパルス(PCLK)123の供給を受けるタイ
ミング発生回路175から、その内容をクリアするため
の零クリア信号176が所定のタイミングで供給される
ようになっている。
出力111を前回までのものと加算する加算器178
と、この加算結果をラッチするラッチ回路179で構成
されている。ラッチ回路179の出力は加算器178に
フィードバックされて加算されるようになっている。ラ
ッチ回路179には、タイミング発生回路175からそ
の内容をクリアするための零クリア信号181が所定の
タイミングで供給されるようになっている。
出力182、183はそれぞれに対応するラッチ回路1
84、185に供給され、タイミング発生回路175か
らそれぞれに対して供給されるクロック信号186、1
87によってラッチされる。これらのラッチ回路18
4、185の出力188、189は減算器148に入力
されこれらの差が求められる。減算器148の出力19
1は除算器192に入力される。除算器192の出力1
93は更に他のラッチ回路194に入力され、タイミン
グ発生回路175から出力されるクロック信号195に
よって周期的にラッチされる。このラッチされた平均値
が再生信号101に重畳しているオフセット量197と
なる。オフセット量197は、加算器102に入力され
て再生信号101に加算され、その加算結果106はパ
ルス化回路107に入力され、2値化情報108が検出
情報として出力される。
の実施例の装置における応答性を改良したものである。
すなわち、図4に示した第3の実施例の情報検出装置で
は、離散的にしか差信号を利用することができないため
に、パルス化回路107の入出力の位相差が大きく、か
つDC変動成分が比較的高い周波数成分を有する場合に
は応答性が悪くなってしまう。そこでこの第4の実施例
の情報検出装置では、差をとる前に2つの信号101、
111について別々に積分を行うことにしている。すな
わち、再生信号101を第1の積分器171により積分
し、クロック信号186により定まるラッチタイミング
でラッチ回路184によってその積分値を保持する。ま
た、フィルタ109の出力111を第2の積分器17で
積分し、クロック信号187により定まるラッチタイミ
ングでラッチ回路185によってその積分値を保持す
る。
れ保持した積分値の差を減算器148で求め、これによ
って直流成分を検出して、クロック信号195により定
まるラッチタイミングでラッチ回路194によってその
値を保持し、これをオフセット量197として加算器1
02で再生信号101に加算し、パルス化回路107に
入力するようにしている。
172のクリアタイミングと各クロック信号186、1
87、195によるラッチタイミングは、再生されたク
ロックパルス123からタイミング発生回路175を用
いて生成されるようになっている。
ら出力される各種の信号によるラッチタイミングとクリ
アタイミングおよびオフセット量の変化を示したもので
ある。同図(a)は、クロック信号186によるラッチ
回路184のラッチタイミングを示しており、同図
(b)は第1の積分器171のラッチ回路174に入力
する零クリア信号176によるクリアタイミングを示し
ている。また、図7の(c)はラッチ回路185に入力
されるクロック信号187によるラッチタイミングを示
しており、同図(d)は第2の積分器172のラッチ回
路179に入力される零クリア信号181によるクリア
タイミングを示している。更に、図7の(e)はラッチ
回路194に入力されるクロック信号195によるラッ
チタイミングを示しており、同図(f)はラッチ回路1
94から出力されるオフセット量197の変化を表わし
ている。これが図6に示した再生信号101と加算器1
02で加算され、この結果として得られた加算結果10
6によって正確なレベル検出が可能になる。
検出装置の構成を表わしたものである。この情報検出装
置は請求項5記載の発明に対応するものである。この第
5の実施例では、先の第3の実施例における情報検出装
置のパルス化回路107をビタビ検出器201で置き換
えたものであり、その他の構成は第3の実施例の図4に
示した回路構成と同一である。そこで、ビタビ検出器2
01を除いた回路部分の説明は適宜省略することにす
る。
ものである。ビタビ検出器201は、加算結果106を
入力してその値Xi から基準レベルEi との自乗誤差
(Xi −Ei )2 の計算を行うブランチメトリック生成
回路211と、Σ(Xi−Ei )2 を斬化的に計算しな
がら状態の遷移情報を検出するACS回路213と、パ
スメモリ215に格納した過去の遷移パスの選択情報D
1 、D2 、……を用いて最もパスメトリック値(P
M1 、PM2 、……)が小さい遷移パスを選択して2値
化情報108を検出2値情報として出力する最尤判定回
路217から構成することができる。
記載の発明によれば、ディスク媒体からの検出情報とし
ての入力情報が直流変動成分を含んでいても、これを補
償することで、良好に情報を再現することができる。こ
のため、ファイル装置の信頼性を向上させることがで
き、ファイル装置の普及に大きく貢献することができ
る。また、請求項3および請求項4記載の発明では、タ
イミング回路を使用して積分器内のラッチ回路を所定の
タイミングで繰り返しクリアすることにしたので、位相
補正回路として大規模なメモリを使用する必要がなく、
この分だけ検出器の規模を小型化することができる。
構成を表わしたブロック図である。
構成を表わしたブロック図である。
号の発生の様子を表わした波形図である。
構成を表わしたブロック図である。
グ発生回路の出力を中心とした各種の信号の発生の様子
を表わした波形図である。
構成を表わしたブロック図である。
れる各種の信号によるラッチタイミングとクリアタイミ
ングおよびオフセット量の変化を示した波形図である。
構成を表わしたブロック図である。
ある。
確に行うために従来提案された情報検出装置の要部を表
わしたブロック図である。
わしたブロック図である。
を表わしたブロック図である。
79、184、185、194 ラッチ回路 144、175 タイミング発生回路 171 第1の積分器 172 第2の積分器 201 ビタビ検出器 211 ブランチメトリック生成回路 213 ACS回路 215 パスメモリ
Claims (5)
- 【請求項1】 ディスク媒体から検出した再生信号にオ
フセット量を加算するための加算器と、 この加算器の出力を入力して2値情報を出力するパルス
化回路と、 このパルス化回路から出力される2値情報を入力してそ
の周波数特性を変更するフィルタと、 前記再生信号の位相をフィルタの出力と同位相に補正す
る位相補正回路と、 この位相補正回路の出力と前記フィルタの出力との差を
生成する減算器と、 この減算器の出力を入力する有限な時定数の積分器と、 この積分器の出力を除算しその結果を前記加算器に前記
オフセット量としてフィードバックする除算回路とを具
備することを特徴とする情報検出装置。 - 【請求項2】 ディスク媒体から検出した再生信号にオ
フセット量を加算するための加算器と、 この加算器の出力を入力して2値情報を出力するパルス
化回路と、 このパルス化回路から出力される2値情報を入力してそ
の周波数特性を変更するフィルタと、 前記再生信号の位相をフィルタの出力と同位相に補正す
る位相補正回路と、 この位相補正回路の出力と前記フィルタの出力との差を
生成する減算器と、 この減算器の出力を入力とする積分器と、 この積分器の出力を除算する除算回路と、 この除算回路の出力をラッチしてこれを前記加算器に前
記オフセット量としてフィードバックするラッチ回路
と、 再生クロックを入力して前記積分器のクリアタイミング
とラッチ回路のラッチタイミングとをそれぞれ生成する
タイミング発生回路とを具備することを特徴とする情報
検出装置。 - 【請求項3】 ディスク媒体から検出した再生信号にオ
フセット量を加算するための加算器と、 この加算器の出力を入力して2値情報を出力するパルス
化回路と、 このパルス化回路から出力される2値情報を入力してそ
の周波数特性を変更するフィルタと、 前記再生信号のレベルを保持するための第1のラッチ回
路と、 前記フィルタの出力を保持するための第2のラッチ回路
と、 これら第1および第2のラッチ回路の出力の差を生成す
る減算器と、 この減算器の出力を入力とする積分器と、 この積分器の出力を除算する除算回路と、 この除算回路の出力をラッチしてこれを前記加算器に前
記オフセット量としてフィードバックする第3のラッチ
回路と、 再生クロックを入力して前記積分器のクリアタイミング
と前記第1、第2および第3のラッチ回路のラッチタイ
ミングをそれぞれ生成するタイミング生成回路とを具備
することを特徴とする情報検出装置。 - 【請求項4】 ディスク媒体から検出した再生信号にオ
フセット量を加算するための加算器と、 この加算器の出力を入力して2値情報を出力するパルス
化回路と、 このパルス化回路から出力される2値情報を入力してそ
の周波数特性を変更するフィルタと、 前記再生信号を入力とする第1の積分器と、 前記フィルタの出力を入力とする第2の積分器と、 前記第1の積分器の出力を保持するための第1のラッチ
回路と、 前記第2の積分器の出力を保持するための第2のラッチ
回路と、 これら第1および第2のラッチ回路の出力の差を生成す
る減算器と、 この減算器の出力を除算する除算回路と、 この除算回路の出力をラッチしてこれを前記加算器に前
記オフセット量としてフィードバックする第3のラッチ
回路と、 再生クロックを入力して前記第1および第2の積分器内
ラッチ回路のクリアタイミングと前記第1、第2および
第3のラッチ回路のラッチタイミングをそれぞれ生成す
るタイミング発生回路とを具備することを特徴とする情
報検出装置。 - 【請求項5】 前記パルス化回路としてビタビ検出器を
用いることを特徴とする請求項1〜請求項4記載の情報
検出装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4987996A JP2888187B2 (ja) | 1996-03-07 | 1996-03-07 | 情報検出装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4987996A JP2888187B2 (ja) | 1996-03-07 | 1996-03-07 | 情報検出装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09245439A true JPH09245439A (ja) | 1997-09-19 |
JP2888187B2 JP2888187B2 (ja) | 1999-05-10 |
Family
ID=12843340
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4987996A Expired - Fee Related JP2888187B2 (ja) | 1996-03-07 | 1996-03-07 | 情報検出装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2888187B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7076006B2 (en) | 2001-03-07 | 2006-07-11 | Fujitsu Limited | Data reproducing method and device reproducing data according to a Viterbi decoding algorithm using an average value of a reproduction signal |
JP2014077645A (ja) * | 2012-10-09 | 2014-05-01 | Alnic Inc | 感振装置 |
-
1996
- 1996-03-07 JP JP4987996A patent/JP2888187B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7076006B2 (en) | 2001-03-07 | 2006-07-11 | Fujitsu Limited | Data reproducing method and device reproducing data according to a Viterbi decoding algorithm using an average value of a reproduction signal |
JP2014077645A (ja) * | 2012-10-09 | 2014-05-01 | Alnic Inc | 感振装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2888187B2 (ja) | 1999-05-10 |
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