JP2010103497A - マスクパターンの形成方法、微細パターンの形成方法及び成膜装置 - Google Patents

マスクパターンの形成方法、微細パターンの形成方法及び成膜装置 Download PDF

Info

Publication number
JP2010103497A
JP2010103497A JP2009206443A JP2009206443A JP2010103497A JP 2010103497 A JP2010103497 A JP 2010103497A JP 2009206443 A JP2009206443 A JP 2009206443A JP 2009206443 A JP2009206443 A JP 2009206443A JP 2010103497 A JP2010103497 A JP 2010103497A
Authority
JP
Japan
Prior art keywords
film
forming
pattern
resist
resist pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009206443A
Other languages
English (en)
Other versions
JP4638550B2 (ja
Inventor
Kazuhide Hasebe
一秀 長谷部
Shigeru Nakajima
滋 中島
Atsushi Ogawa
淳 小川
Hironori Murakami
博紀 村上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2009206443A priority Critical patent/JP4638550B2/ja
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to US12/567,834 priority patent/US8426117B2/en
Priority to TW098132629A priority patent/TWI422994B/zh
Priority to TW100130415A priority patent/TWI422995B/zh
Priority to KR1020090092465A priority patent/KR101079625B1/ko
Publication of JP2010103497A publication Critical patent/JP2010103497A/ja
Application granted granted Critical
Publication of JP4638550B2 publication Critical patent/JP4638550B2/ja
Priority to KR1020110051227A priority patent/KR101108613B1/ko
Priority to US13/848,849 priority patent/US10176992B2/en
Priority to US15/440,406 priority patent/US10191378B2/en
Priority to US15/714,052 priority patent/US10141187B2/en
Priority to US16/157,461 priority patent/US10879066B2/en
Priority to US16/202,745 priority patent/US11404271B2/en
Priority to US16/216,255 priority patent/US11404272B2/en
Priority to US17/808,375 priority patent/US11881379B2/en
Priority to US18/524,767 priority patent/US20240096595A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32091—Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • C23C16/402—Silicon dioxide
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/403—Oxides of aluminium, magnesium or beryllium
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45536—Use of plasma, radiation or electromagnetic fields
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/40—Treatment after imagewise removal, e.g. baking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/3244—Gas supply means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32798—Further details of plasma apparatus not provided for in groups H01J37/3244 - H01J37/32788; special provisions for cleaning or maintenance of the apparatus
    • H01J37/32816—Pressure
    • H01J37/32834—Exhausting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02219—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31616—Deposition of Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Electromagnetism (AREA)
  • Drying Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】パターン有機膜にシリコン酸化膜を成膜して微細パターンを形成する際に、レジストパターンをスリミング処理する工程を削減することができ、プロセスのコストを低減することができるマスクパターンの形成方法及び微細パターンの形成方法を提供する。
【解決手段】半導体基板上に、薄膜を形成する工程Ｓ１１と、薄膜上に、レジスト膜を形成する工程Ｓ１２と、フォトリソグラフィ技術を用いて、レジスト膜を、所定のピッチを有するレジストパターンに加工するパターン加工工程Ｓ１３と、レジストパターンの形状を加工する形状加工工程Ｓ１４と、ソースガスと酸素ラジカル又は前記酸素含有ガスとを供給し、形状加工工程により形状を加工されたレジストパターン及び薄膜上に、酸化膜を成膜する成膜工程Ｓ１５とを具備する。形状加工工程Ｓ１４と、成膜工程Ｓ１５とを、酸化膜を成膜する成膜装置内で連続して行う。
【選択図】図１

Description

本発明は、半導体プロセスに用いられるマスクパターンの形成方法、微細パターンの形成方法及び成膜装置に係り、特に露光装置の解像限界以下のパターンを形成する際に、製造プロセスのコストを増大させずに、パターン寸法を補正する精度を向上させることのできるマスクパターンの形成方法、微細パターンの形成方法及び成膜装置に関する。
半導体デバイスの高集積化に伴って、製造プロセスに要求される配線や分離幅は、微細化されてきている。一般的に、微細パターンは、フォトリソグラフィ技術を用いてレジストパターンを形成し、レジストパターンをエッチングのマスクに用いて下地の各種薄膜をエッチングすることで形成される。従って、微細パターンを形成するためにはフォトリソグラフィ技術が重要であるが、近時の半導体デバイスの微細化は、フォトリソグラフィ技術の解像限界以下を要求するまでに至っている。
ここで、薄膜をエッチングして微細パターンを形成するためのマスクとなるパターンをマスクパターンと定義する。マスクパターンは、酸化膜等の犠牲膜や、レジスト膜よりなる場合がある。また、以下では、微細パターンという場合に、マスクパターンの意味を含む場合がある。
このような解像限界以下のパターンを形成する技術は、例えば、特許文献１に記載されている。
特許文献１は、第１の感光膜パターン（以下「第１のレジストパターン」という）を形成し、第１のレジストパターンをベークした後、第１のレジストパターン上に酸化膜を形成する。この後、第１のレジストパターン同士の間に第２の感光膜パターン（以下「第２のレジストパターン」という）を形成し、第１のレジストパターン及び第２のレジストパターンをエッチングマスクに用いて下地の薄膜をエッチングして微細パターンを形成する。
特許文献１によれば、２つの露光マスクを利用して微細パターンを形成するので、１つの露光マスクを利用して微細パターンを形成する場合に比較して２倍以上の分解能を得ることができる。このため、解像限界以下の微細パターンを形成することができる。
また、パターン有機膜上へのシリコン酸化膜の成膜プロセスをＳＷＴ（サイドウォールトランスファープロセス：Side Wall Transfer Process）やＬＬＥ（リソグラフィ−リソグラフィ−エッチング：Lithography Lithography Etching）等のプロセスと組合せる微細パターンの形成方法が、上述したフォトリソグラフィ技術の解像限界以下の微細パターンを形成する技術として注目されている。
そこで用いられるレジストパターン上に酸化膜を形成する技術は、例えば、特許文献２に記載されている。
特許文献２は、解像限界以下の微細パターンを形成する方法は記載していないが、レジストパターン上に酸化膜を形成しておくことで、レジストパターンの薄型化現象を防止でき、形成された微細パターンにストリエーションやウィグリングが生ずることを防止できる技術が記載されている。
特許第２７５７９８３号公報 特開２００４−０８００３３号公報
ところが、上記のパターン有機膜上へのシリコン酸化膜の成膜プロセスをＳＷＴやＬＬＥ等の微細パターンなどに組合せる場合、次のような問題があった。
上記したように、リソグラフィの微細化限界によって、パターン有機膜はリソグラフィ後の寸法補正（スリミング、トリミング、又はスムージング）技術が必要不可欠であるが、その工程を追加することによってコストが増加するという問題があった。
また、スリミング、トリミング、又はスムージングを行って微細パターンのパターン寸法の補正を行う場合は、レジスト塗布装置、アッシング装置又はエッチング装置等を用いて行われ、成膜処理は成膜装置を用いて行われている。このため、スリミング処理を終えた半導体基板（ウェハ）は、アッシング装置から一旦引出されたのち、成膜装置へと搬送されるようになっている。しかしながら、スリミング処理後、ウェハが装置から引出されてしまうため、レジストパターンの表面に埃等が付着してしまう可能性がある。レジストパターンの表面に埃等が付着してしまうと、レジストパターン上に形成されるシリコン酸化膜においては、欠陥密度が増加し、またその膜厚の均一性が損なわれやすくなるという問題があった。
更に、スリミング処理又は成膜処理の際に、レジストパターンの先端と根元との間の幅寸法の差が小さくなるように保持することが難しく、形状に優れた微細パターンを形成することができないという問題があった。
本発明は上記の点に鑑みてなされたものであり、パターン有機膜にシリコン酸化膜を成膜することによってマスクパターン及び微細パターンを形成する際に、レジストパターンをスリミング処理する処理装置を使用する工程を削減することができ、マスクパターン及び微細パターンを形成するプロセスのコストを低減することができるマスクパターンの形成方法、微細パターンの形成方法及び成膜装置を提供する。また、レジストパターンの先端と根元との間の幅寸法の差が小さくなるように保持しながらスリミング処理又は成膜処理することができ、形状に優れた微細パターンを形成することができるマスクパターンの形成方法、微細パターンの形成方法及び成膜装置を提供する。
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
本発明の一実施例によれば、薄膜上に、レジスト膜を形成する工程と、フォトリソグラフィ技術を用いて、前記レジスト膜を、所定のピッチを有するレジストパターンに加工するパターン加工工程と、前記レジストパターンの形状を加工する形状加工工程と、ソースガスと酸素ラジカル又は酸素含有ガスとを供給し、前記形状加工工程により形状を加工された前記レジストパターン及び前記薄膜上に、酸化膜を成膜する成膜工程とを具備するマスクパターンの形成方法であって、前記形状加工工程と、前記成膜工程とを、前記酸化膜を成膜する成膜装置内で連続して行うことを特徴とするマスクパターンの形成方法が提供される。
また、本発明の一実施例によれば、被エッチング膜上に、反射防止膜を形成する工程と、前記反射防止膜上に、レジスト膜を形成する工程と、フォトリソグラフィ技術を用いて、前記レジスト膜を、所定のピッチで配列するライン部を含むレジストパターンに加工するパターン加工工程と、酸化膜を成膜する成膜装置内で前記レジストパターンの形状を加工する形状加工工程と、前記形状加工工程と連続して、前記成膜装置内にソースガスと酸素ラジカル又は酸素含有ガスとを供給し、前記形状加工工程により形状を加工された前記レジストパターン及び前記被エッチング膜上に、酸化膜を成膜する成膜工程と、前記酸化膜が、形状を加工された前記レジストパターンの前記ライン部の側面に側壁として残存するように、前記酸化膜をエッチングするエッチング工程と、形状を加工された前記レジストパターンを除去し、側壁として残存し、前記酸化膜よりなる側壁部を形成する工程と、前記側壁部をマスクとして前記反射防止膜をエッチングし、前記側壁部及び前記反射防止膜よりなるマスクパターンを形成する工程とを具備するマスクパターンの形成方法が提供される。
また、本発明の一実施例によれば、被エッチング膜上に、反射防止膜を形成する工程と、前記反射防止膜上に、レジスト膜を形成する工程と、フォトリソグラフィ技術を用いて、前記レジスト膜を、第１のピッチで配列する第１のレジストパターンに加工する第１のパターン加工工程と、酸化膜を成膜する成膜装置内で前記第１のレジストパターンの形状を加工する第１の形状加工工程と、前記第１の形状加工工程と連続して、前記成膜装置内にソースガスと酸素ラジカル又は酸素含有ガスとを供給し、前記第１の形状加工工程により形状を加工された前記第１のレジストパターン及び前記被エッチング膜上に、酸化膜を成膜する成膜工程と、前記酸化膜上に、第２のレジスト膜を形成する工程と、フォトリソグラフィ技術を用いて、前記第２のレジスト膜を、前記第１のピッチと略等しい第２のピッチで配列し、かつ、前記第１のピッチの略半分ずらして前記第１のレジストパターンと交互に配列する第２のレジストパターンに加工する第２のパターン加工工程と、前記第２のレジストパターンの形状を加工する第２の形状加工工程と、形状が加工された前記第１のレジストパターン及び形状が加工された前記第２のレジストパターンをマスクとして前記酸化膜及び前記反射防止膜をエッチングし、前記第１のピッチの略半分のピッチで配列し、前記第１のレジスト膜及び前記第２のレジスト膜よりなるマスクパターンを形成する工程とを具備するマスクパターンの形成方法が提供される。
また、本発明の一実施例によれば、真空保持可能に設けられ、半導体基板を処理するための処理容器と、前記処理容器内にソースガスを供給するソースガス供給手段と、前記処理容器内に酸素ラジカル又は酸素含有ガスを供給する酸素ラジカル供給手段とを備え、前記ソースガス供給手段と前記酸素ラジカル供給手段とが前記処理容器内に前記ソースガスと前記酸素ラジカル又は前記酸素含有ガスとを交互に供給することによって、レジストパターンが形成された半導体基板上に酸化膜を成膜する成膜装置であって、前記レジストパターンが形成された半導体基板上に前記酸化膜を成膜する前に、前記酸素ラジカル供給手段が前記処理容器内に前記酸素ラジカルを供給することによって、前記レジストパターンの形状を加工することを特徴とする成膜装置が提供される。
また、本発明の一実施例によれば、半導体基板上に被エッチング膜を介して形成された反射防止膜と、前記反射防止膜上に形成されたレジストパターンの側壁を被覆し、酸化膜よりなる側壁部と、を含むマスクパターンを形成するために、ソースガスと酸素ラジカル又は酸素含有ガスとを交互に供給することによって、前記レジストパターンが形成された前記反射防止膜上に、前記レジストパターンを等方的に被覆するように前記酸化膜を成膜する成膜装置であって、真空保持可能に設けられ、半導体基板を処理するための処理容器と、前記処理容器内に前記ソースガスを供給するソースガス供給手段と、前記処理容器内に前記酸素ラジカル又は前記酸素含有ガスを供給する酸素ラジカル供給手段とを備え、前記レジストパターンが形成された半導体基板上に前記酸化膜を成膜する前に、前記酸素ラジカル供給手段が前記処理容器内に前記酸素ラジカルを供給することによって、前記レジストパターンの形状を加工することを特徴とする成膜装置が提供される。
また、本発明の一実施例によれば、半導体基板上に下から順に被エッチング膜及び反射防止膜を介して形成され、第１のピッチで配列する第１のレジストパターンと、前記第１のピッチと略等しい第２のピッチで配列し、かつ、前記第１のピッチの略半分ずらして前記第１のレジストパターンと交互に配列する第２のレジストパターンと、を含むマスクパターンを形成するために、ソースガスと酸素ラジカル又は酸素含有ガスとを交互に供給することによって、前記第１のレジストパターンが形成された前記反射防止膜上に、前記第１のレジストパターンを等方的に被覆するように前記酸化膜を成膜する成膜装置であって、真空保持可能に設けられ、半導体基板を処理するための処理容器と、前記処理容器内に前記ソースガスを供給するソースガス供給手段と、前記処理容器内に前記酸素ラジカル又は前記酸素含有ガスを供給する酸素ラジカル供給手段とを備え、前記第１のレジストパターンが形成された半導体基板上に前記酸化膜を成膜する前に、前記酸素ラジカル供給手段が前記処理容器内に前記酸素ラジカルを供給することによって、前記第１のレジストパターンの形状を加工することを特徴とする成膜装置が提供される。
また、本発明の一実施例によれば、被エッチング膜上に、反射防止膜を形成する工程と、前記反射防止膜上に、レジスト膜を形成する工程と、フォトリソグラフィ技術を用いて、前記レジスト膜を、第１のピッチで配列するライン部を含む第１のレジストパターンに加工する第１のパターン加工工程と、前記第１のレジストパターンの形状を加工する第１の形状加工工程と、ソースガスと酸素含有ガスとを供給し、前記第１の形状加工工程により形状を加工された前記第１のレジストパターン及び前記被エッチング膜上に、常温でアルミニウム酸化膜を成膜する成膜工程とを具備するマスクパターンの形成方法が提供される。
本発明によれば、パターン有機膜にシリコン酸化膜を成膜することによってマスクパターン及び微細パターンを形成する際に、レジストパターンをスリミング処理する処理装置を使用する工程を削減することができ、マスクパターン及び微細パターンを形成するプロセスのコストを低減することができる。また、レジストパターンの先端と根元と間の幅寸法の差が小さくなるように保持しながらスリミング処理又は成膜処理することができ、形状に優れたマスクパターン及び微細パターンを形成することができる。
本発明の第１の実施の形態に係る微細パターンの形成方法の各工程の手順を説明するためのフローチャートである。 本発明の第１の実施の形態に係る微細パターンの形成方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その１）である。 本発明の第１の実施の形態に係る微細パターンの形成方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その２）である。 本発明の第１の実施の形態に係る微細パターンの形成方法に使用される成膜装置の構成を模式的に示す縦断面図である。 本発明の第１の実施の形態に係る微細パターンの形成方法に使用される成膜装置の構成を模式的に示す横断面図である。 本発明の第１の実施の形態に係る微細パターンの形成方法を説明するための図であり、形状加工工程及び成膜工程におけるガスの供給のタイミングを示すタイミングチャートである。 本発明の第１の実施の形態に係る微細パターンの形成方法を説明するための図であり、ＳｉソースガスにＢＴＢＡＳを用いたときの半導体基板上での反応を模式的に示す図である。 本発明の第１の実施の形態に係る微細パターンの形成方法を説明するための図であり、形状加工工程及び成膜工程における微細パターンの構造を模式的に示す断面図である。 本発明の第１の実施の形態に係る微細パターンの形成方法を説明するための図であり、形状加工工程を従来の方法で行う場合の形状加工工程及び成膜工程における微細パターンの構造を模式的に示す断面図である。 実施例１で成膜装置内スリミング処理を行った後のレジストパターンを撮影した写真及び写真を説明する図である。 比較例１で塗布装置内スリミング処理を行った後のレジストパターンを撮影した写真及び写真を説明する図である。 成膜装置内スリミング処理を行った後のレジストパターンの幅寸法を示すグラフである。 成膜装置内スリミング処理を行った後のレジストパターンの高さ寸法を示すグラフである。 成膜装置内スリミング処理を行った後のレジストパターンの先端と根元との間の幅寸法の比率を示すグラフである。 成膜装置内スリミング処理を行った後のレジストパターンのＬＷＲを示すグラフである。 実施例１で成膜処理を行った後のレジストパターンを撮影した写真及び写真を説明する図である。 比較例１で成膜処理を行った後のレジストパターンを撮影した写真及び写真を説明する図である。 本発明の第２の実施の形態に係る微細パターンの形成方法に使用される成膜装置の構成を模式的に示す縦断面図である。 本発明の第３の実施の形態に係る微細パターンの形成方法の各工程の手順を説明するためのフローチャートである。 本発明の第３の実施の形態に係る微細パターンの形成方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その１）である。 本発明の第３の実施の形態に係る微細パターンの形成方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その２）である。 本発明の第３の実施の形態に係る微細パターンの形成方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その３）である。 本発明の第４の実施の形態に係る微細パターンの形成方法を説明するための図であり、ＳｉソースガスにＤＩＰＡＳを用いたときの半導体基板上での反応を模式的に示す図である。 本発明の第５の実施の形態に係る微細パターンの形成方法の各工程の手順を説明するためのフローチャートである。 本発明の第５の実施の形態に係る微細パターンの形成方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その１）である。 本発明の第５の実施の形態に係る微細パターンの形成方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その２）である。 本発明の第５の実施の形態に係る微細パターンの形成方法に使用される成膜装置の構成を模式的に示す縦断面図である。 本発明の第５の実施の形態に係る微細パターンの形成方法に使用される成膜装置の構成を模式的に示す横断面図である。 本発明の第５の実施の形態に係る微細パターンの形成方法を説明するための図であり、形状加工工程及び成膜工程におけるガスの供給のタイミングを示すタイミングチャートである。 実施例２及び比較例２でアルミニウム酸化膜を成膜した後のレジストパターンを撮影した写真及び写真を説明する図である。 実施例３、４及び比較例３における、レジストのアッシング量を測定するための膜の構造を模式的に示す断面図である。 本発明の第６の実施の形態に係る微細パターンの形成方法の各工程の手順を説明するためのフローチャートである。 本発明の第６の実施の形態に係る微細パターンの形成方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その１）である。 本発明の第６の実施の形態に係る微細パターンの形成方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その２）である。 本発明の第６の実施の形態に係る微細パターンの形成方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その３）である。 本発明の第７の実施の形態に係る微細パターンの形成方法の各工程の手順を説明するためのフローチャートである。 本発明の第７の実施の形態に係る微細パターンの形成方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その１）である。 本発明の第７の実施の形態に係る微細パターンの形成方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その２）である。 本発明の第７の実施の形態に係る微細パターンの形成方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その３）である。 実施例５でアルミニウム酸化膜及びシリコン酸化膜を成膜した後のレジストパターンを撮影した写真及び写真を説明する図である。 実施例６、７及び比較例３における、レジストのアッシング量を測定するための膜の構造を模式的に示す断面図である。
次に、本発明を実施するための形態について図面と共に説明する。
（第１の実施の形態）
図１乃至図８を参照し、本発明の第１の実施の形態に係る微細パターンの形成方法及び成膜装置を説明する。
初めに、図１乃至図２Ｂを参照し、本発明の第１の実施の形態に係る微細パターンの形成方法を説明する。
図１は、本実施の形態に係る微細パターンの形成方法の各工程の手順を説明するためのフローチャートである。図２Ａ及び図２Ｂは、本実施の形態に係る微細パターンの形成方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図である。また、図１の、ステップＳ１１乃至ステップＳ１７及びステップＳ１８の各々の工程が行われた後の微細パターンの構造は、図２Ａ（ａ）乃至図２Ｂ（ｇ）及び図２Ｂ（ｈ）の各々の断面図で示される構造に対応する。
なお、前述したように、薄膜をエッチングして微細パターンを形成するためのマスクとなるパターンをマスクパターンと定義する。マスクパターンは、酸化膜等の犠牲膜や、レジスト膜よりなる場合がある。また、以下では、微細パターンという場合に、マスクパターンの意味を含む場合がある（以下の実施の形態においても同様）。
本実施の形態に係る微細パターンの形成方法は、図１に示すように、薄膜を形成する工程と、レジスト膜を形成する工程と、パターン加工工程と、形状加工工程と、成膜工程と、エッチング工程と、レジストパターンを除去し、有機膜をエッチングする工程と、薄膜をエッチングする工程とを含む。薄膜を形成する工程はステップＳ１１の工程を含み、レジスト膜を形成する工程はステップＳ１２の工程を含み、パターン加工工程はステップＳ１３の工程を含み、有機膜をエッチングする工程はステップＳ１４の工程を含み、成膜工程はステップＳ１５の工程を含み、エッチング工程はステップＳ１６の工程を含み、レジストパターンを除去し、有機膜をエッチングする工程はステップＳ１７の工程を含み、薄膜をエッチングする工程はステップＳ１８の工程を含む。
なお図１に示すように、ステップＳ１４とステップＳ１５の工程は、同一チャンバ（処理容器）内で連続処理される。
ステップＳ１１は、半導体基板上に薄膜を形成する工程である。図２Ａ（ａ）は、ステップＳ１１の工程が行われた後の微細パターンの構造を示す断面図である。
ステップＳ１１では、図２Ａ（ａ）に示すように、半導体基板１０１上に、下から順に薄膜１０２、有機膜１０３を形成する。薄膜１０２は、パターンを形成することにより、その後の種々の加工工程を行う場合のマスクとして機能する。有機膜１０３は、パターンが形成され、薄膜１０２のパターンを形成するためのマスクとして機能する。また有機膜１０３は、その上に形成されるフォトレジスト膜１０４のフォトリソグラフィを行う際の反射防止膜（ＢＡＲＣ：Bottom Anti-Reflecting Coating）としての機能を有する場合もある。
なお、半導体基板１０１は、半導体、例えば、シリコン基板のみを示すものではなく、半導体基板内、又は半導体基板上に形成された半導体素子や集積回路パターンに対応した導電膜、これらを絶縁する層間絶縁膜が形成された構造体とを含む、と定義する。
また、本実施の形態に係る薄膜及び有機膜は、それぞれ本発明における被エッチング膜、反射防止膜に相当する。
薄膜１０２の材質は、特に限定されるものではなく、例えば窒化シリコン、酸化シリコン、酸窒化シリコン、アモルファスシリコン、又はポリシリコンを含む膜を用いることができる。また、薄膜１０２の厚さは、特に限定されるものではなく、例えば２０〜２００ｎｍとすることができる。
有機膜１０３の材質は、特に限定されるものではなく、例えば化学気相法（ＣＶＤ：Chemical Vapor Deposition）により成膜されたアモルファスカーボン、スピンオンにより成膜されたポリフェノールやｉ線レジスト等のフォトレジストを含む広範な有機系の材料を用いることができる。また、有機膜１０３の厚さは、特に限定されるものではなく、例えば１５０〜３００ｎｍとすることができる。
ステップＳ１２は、フォトレジスト膜１０４を成膜する工程である。図２Ａ（ｂ）は、ステップＳ１２の工程が行われた後の微細パターンの構造を示す断面図である。
フォトレジスト膜１０４の材質は、例えばＡｒＦレジストを用いることができる。また、フォトレジスト膜１０４の厚さは、特に限定されるものではなく、例えば５０〜２００ｎｍとすることができる。
次に、ステップＳ１３を含むパターン加工工程を行う。ステップＳ１３は、成膜されたフォトレジスト膜１０４を露光、現像してフォトレジスト膜１０４よりなるレジストパターン１０４ａを形成する工程である。また、図２Ａ（ｃ）は、ステップＳ１３の工程が行われた後の微細パターンの構造を示す断面図である。
図２Ａ（ｃ）に示すように、フォトレジスト膜１０４よりなるレジストパターン１０４ａが形成される。レジストパターン１０４ａは、有機膜１０３をエッチングする工程におけるマスクとして機能する。レジストパターン１０４ａのライン幅ＬＬ４及びスペース幅ＳＳ４は、特に限定されるものではなく、共に例えば６０ｎｍとすることができる。
なお、本実施の形態において、ライン幅ＬＬ４を有し、レジストパターンを構成する一つ一つのラインをライン部と定義する。従って、本実施の形態に係るパターン加工工程は、フォトリソグラフィ技術を用いて、レジスト膜を、所定のピッチで配列するライン部を含むレジストパターンに加工する工程である。
次に、ステップＳ１４を含む形状加工工程を行う。ステップＳ１４は、フォトレジスト膜１０４よりなるレジストパターン１０４ａをスリミング処理し、フォトレジスト膜１０４よりなるレジストパターン１０４ｂを形成する工程である。また、図２Ａ（ｄ）は、ステップＳ１４の工程が行われた後の微細パターンの構造を示す断面図である。
なお、スリミング処理は、本発明における形状加工工程における形状を加工する処理に相当し、トリミング処理ともいう。
スリミング処理の方法は、特に限定されるものではなく、スリミング処理の条件の一例は、酸素ラジカル、又はオゾンガスを含む雰囲気中、温度は室温〜１００℃である。また、図２Ａ（ｃ）及び図２Ａ（ｄ）に示されるように、スリミング処理されてできるレジストパターン１０４ｂのライン幅ＬＬ１は、スリミング処理を行う前のレジストパターン１０４ａのライン幅ＬＬ４に比べ細くなるので、レジストパターン１０４ｂのライン幅ＬＬ１及びスペース幅ＳＳ１と、レジストパターン１０４ａのライン幅ＬＬ４及びスペース幅ＳＳ４との大小関係は、ＬＬ１＜ＬＬ４、ＳＳ１＞ＳＳ４となる。ＬＬ１及びＳＳ１の値は、特に限定されるものではなく、例えばＬＬ１を３０ｎｍ、ＳＳ１を９０ｎｍとすることができる。
本実施の形態において、ステップＳ１４は、その後連続して行われるステップＳ１５の成膜工程を行うための成膜装置の処理容器内で行われる。
また、ステップＳ１４を行う場合には、有機膜（反射防止膜）１０３がエッチングされない条件を選んで行う。一例として、後述する実施例１のような条件で行うことにより、有機膜（反射防止膜）１０３がエッチングされないようにすることができる。ステップＳ１４を有機膜（反射防止膜）１０３がエッチングされる条件で行う場合、有機膜（反射防止膜）１０３が完全にエッチングされないで中途半端に残ってしまい、その後のマスクパターンの形成方法を、精度よく行うことができないからである。
次に、ステップＳ１４に引続き、成膜装置の処理容器内でステップＳ１５の工程を含む成膜工程を行う。ステップＳ１５は、スリミング処理されたレジストパターン１０４ｂ及び有機膜１０３上に、ＳｉＯ２膜１０５を成膜する成膜工程である。また、図２Ｂ（ｅ）は、ステップＳ１５の工程が行われた後の微細パターンの構造を示す断面図である。
なお、ＳｉＯ２膜（酸化シリコン膜）は、本発明におけるシリコン酸化膜に相当する。また、以下において、ＳｉＯ２膜の代わりに、ＳｉＯｘ膜を始めとし、シリコンと酸素を主成分として含む他の組成の膜であってもよい。また、酸窒化シリコン膜（ＳｉＯＮ膜）を用いることもできる。
ＳｉＯ２膜１０５の成膜工程は、フォトレジスト膜１０４がレジストパターン１０４ｂとして残った状態で行うが、一般的に有機膜１０３は、高温に弱いので、低温（例えば３００℃以下程度）で成膜することが好ましい。成膜方法として、このように低温で成膜できるのであれば、特に限定されるものではなく、本実施の形態では、低温での分子層堆積（Molecular Layer Deposition、以下ＭＬＤという）、即ち低温ＭＬＤによって行うことができる。その結果、図２Ｂ（ｅ）に示されるように、レジストパターン１０４ｂが形成されている場所及び形成されていない場所を含め、基板全面にＳｉＯ２膜１０５が成膜され、レジストパターン１０４ｂの側面にもレジストパターン１０４ｂの側面を被覆するようにＳｉＯ２膜１０５が成膜される。このときのＳｉＯ２膜１０５の厚さをＤとすると、レジストパターン１０４ｂの側面を被覆するＳｉＯ２膜１０５の幅もＤとなる。ＳｉＯ２膜１０５の厚さＤは、特に限定されるものではなく、例えば３０ｎｍとすることができる。
ここで、低温ＭＬＤによる成膜工程について説明する。
低温ＭＬＤにおいては、シリコンを含む原料ガスを処理容器内に供給し、シリコン原料を基板上に吸着させる工程と、酸素を含むガスを処理容器内に供給し、シリコン原料を酸化させる工程とを交互に繰り返す。
具体的には、シリコンを含む原料ガスを基板上に吸着させる工程においては、シリコンを含む原料ガスとして、１分子内に２個のアミノ基を有するアミノシランガス、例えばビスターシャリブチルアミノシラン（以下、ＢＴＢＡＳという）を、シリコン原料ガスの供給ノズルを介して処理容器内に所定の時間（図５で後述するＴ３）供給する。これにより、基板上にＢＴＢＡＳを吸着させる。
次に、酸素を含むガスを処理容器内に供給し、シリコン材料を酸化させる工程においては、酸素を含むガスとして、例えば高周波電源を備えたプラズマ生成機構によってプラズマ化されたＯ２ガスを、ガス供給ノズルを介して処理容器内に所定の時間（図５で後述するＴ４）供給する。これにより、基板上に吸着されたＢＴＢＡＳが酸化され、ＳｉＯ２膜１０５が形成される。
また、上述したシリコンを含む原料ガスを基板上に吸着させる工程と、酸素を含むガスを処理容器内に供給し、シリコン材料を酸化させる工程とを切り換える際に、各々の工程の間に、直前の工程における残留ガスを除去するために、処理容器内を真空排気しつつ例えばＮ２ガス等の不活性ガスよりなるパージガスを処理容器内に供給する工程を所定の時間（図５で後述するＴ５）行うことができる。なお、この工程は、処理容器内に残留しているガスを除去することができればよく、パージガスを供給せずに全てのガスの供給を停止した状態で真空排気を継続して行うことができる。
本実施の形態においては、ＳｉＯ２膜１０５を成膜するためのＳｉソースガスとして有機シリコンを含むソースガスを用いる。有機シリコンを含むＳｉソースガスの例は、アミノシラン系プリカーサである。アミノシラン系プリカーサの例は、１価または２価のアミノシラン系プリカーサである。１価または２価のアミノシラン系プリカーサの具体的な例は、例えば、ＢＴＢＡＳ（ビスターシャリブチルアミノシラン）、ＢＤＭＡＳ（ビスジメチルアミノシラン）、ＢＤＥＡＳ（ビスジエチルアミノシラン）、ＤＰＡＳ（ジプロピルアミノシラン）、ＢＡＳ（ブチルアミノシラン）、及びＤＩＰＡＳ（ジイソプロピルアミノシラン）である。
また、アミノシラン系プリカーサとしては、３価のアミノシラン系プリカーサを用いることもできる。３価のアミノシラン系プリカーサの例は、ＴＤＭＡＳ（トリジメチルアミノシラン）である。
また、有機シリコンを含むＳｉソースガスとしては、アミノシラン系プリカーサの他、エトキシシラン系プリカーサを用いることもできる。エトキシシラン系プリカーサの例は、例えば、ＴＥＯＳ（テトラエトキシシラン）である。
一方、酸素を含むガスとしては、Ｏ２ガスの他、ＮＯガス、Ｎ２Ｏガス、Ｈ２Ｏガス、Ｏ３ガスを用いることができ、これらを高周波電界によりプラズマ化して酸化剤として用いることができる。このような酸素を含むガスのプラズマを用いることにより、ＳｉＯ２膜の成膜を３００℃以下で行うことができ、更に酸素を含むガスのガス流量、高周波電源の電力、処理容器内の圧力を調整することにより、ＳｉＯ２膜の成膜を１００℃以下又は室温で成膜を行うことができる。
次に、ステップＳ１６の工程を含むエッチング工程を行う。ステップＳ１６は、ＳｉＯ２膜１０５がレジストパターン１０４ｂの側壁部１０５ａとしてのみ残るようにエッチングするエッチング工程である。また、図２Ｂ（ｆ）は、ステップＳ１６の工程が行われた後の微細パターンの構造を示す断面図である。
図２Ｂ（ｆ）に示されるように、ＳｉＯ２膜１０５をエッチングし、ＳｉＯ２膜１０５が、レジストパターン１０４ｂの側面を被覆する側壁部１０５ａとしてのみ残った状態とする。ＳｉＯ２膜１０５のエッチングは、特に限定されるものではなく、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いて行うことができる。ＳｉＯ２膜１０５よりなるレジストパターン１０４ｂの側壁部１０５ａのみが残るようにエッチングするため、レジストパターン１０４ｂ及び側壁部１０５ａよりなる第３のパターン１０６が形成される。第３のパターン１０６のライン幅をＬＬ３、スペース幅をＳＳ３とすると、レジストパターン１０４ｂのライン幅ＬＬ１が３０ｎｍ、側壁部１０５ａの厚さＤが３０ｎｍである場合、ＬＬ３＝ＬＬ１＋Ｄ×２、ＳＳ３＝ＬＬ１＋ＳＳ１―ＬＬ３であるため、ＬＬ３を９０ｎｍ、ＳＳ３を３０ｎｍとすることができる。
なお、ステップＳ１６のエッチング工程で行うエッチングのことを、エッチングによりＳｉＯ２膜１０５の表面を厚さ方向に後退させることから、エッチバックともいう。
また、エッチング工程を行うことにより、酸化膜は、形状を加工されたレジストパターンのライン部の側面に側壁として残存するように、エッチングされる。従って、エッチング工程は、酸化膜が、形状を加工されたレジストパターンのライン部の側面に側壁として残存するように、酸化膜をエッチングする工程である。
ステップＳ１７は、レジストパターン１０４ｂを除去して側壁部１０５ａを形成する工程と、更に形成された側壁部１０５ａをマスクとして有機膜１０３をエッチングする工程である。また、図２Ｂ（ｇ）は、レジストパターン１０４ｂを除去する工程と、有機膜１０３をエッチングする工程が行われた後の微細パターンの構造を示す断面図である。
酸素、窒素、水素、アンモニア等のプラズマを用いたエッチングを行って、フォトレジスト膜１０４よりなるレジストパターン１０４ｂを除去することにより、側壁部１０５ａのみが残る。更に、残った側壁部１０５ａをマスクとして有機膜１０３をエッチングすることにより、図２Ｂ（ｇ）に示されるように、側壁部１０５ａ及び有機膜１０３よりなり、ライン幅がＤ、スペース幅がＬＬ１及びＳＳ３が交互に現れるようなパターンである第２のパターン１０７が形成される。その結果、図２Ｂ（ｇ）に示されるように、フォトレジスト膜１０４よりなるレジストパターン１０４ｂが除去されて側壁部１０５ａのみが残り、ライン幅がＤ、スペース幅がＬＬ１及びＳＳ３が交互に現れるようなパターンである第２のパターン１０７が形成される。本実施の形態では、レジストパターン１０４ｂのライン幅ＬＬ１と第３のパターン１０６のスペース幅ＳＳ３とを等しくすることにより、スペース幅はＬＬ１及びＳＳ３に等しいＳＳ２となる。また、Ｄに等しいライン幅をあらためてＬＬ２とする。前述したように、ＬＬ１を３０ｎｍ、ＳＳ３を３０ｎｍ、ＳｉＯ２膜１０５の厚さ（側壁部１０５ａの幅Ｄ）を３０ｎｍとすることにより、ライン幅ＬＬ２が３０ｎｍ、スペース幅ＳＳ２が３０ｎｍの第２のパターン１０７を形成することができる。
なお、第２のパターン１０７は、側壁部１０５ａ及び有機膜（反射防止膜）１０３よりなり、本発明におけるマスクパターンに相当する。
その後、第２のパターン１０７をマスクとし、薄膜１０２をエッチングする。すなわち、ステップＳ１８を行う。ステップＳ１８では、第２のパターン（マスクパターン）１０７を用いて薄膜（被エッチング膜）１０２を加工して、図２Ｂ（ｈ）に示すように、薄膜（被エッチング膜）１０２よりなるパターン１０２ａを形成する。パターン１０２ａの上部には、有機膜（反射防止膜）１０３が残っていてもよい。例えばアモルファスシリコン又はポリシリコンよりなる薄膜１０２のエッチングは、Ｃｌ２、Ｃｌ２＋ＨＢｒ、Ｃｌ２＋Ｏ２、ＣＦ４＋Ｏ２、ＳＦ６、Ｃｌ２＋Ｎ２、Ｃｌ２＋ＨＣｌ、ＨＢｒ＋Ｃｌ２＋ＳＦ６等のガス等のプラズマを用いて行うことができる。すなわち、ＣＦ系ガス、ＣＨＦ系ガス、ＣＨ系ガス、又は酸素ガス等を含むガスを用いて行うことができる。
なお、有機膜（反射防止膜）１０３を形成する工程（ステップＳ１１の一部）から、側壁部１０５ａ及び有機膜（反射防止膜）１０３よりなるマスクパターンを形成する工程（ステップＳ１７）までを、本発明におけるマスクパターンの形成方法と定義する。また、そのマスクパターンの形成方法を含み、薄膜（被エッチング膜）１０２を形成する工程（ステップＳ１１の一部）から薄膜（被エッチング膜）１０２よりなるパターン１０２ａを形成する工程（ステップＳ１８）までを、本発明における微細パターンの形成方法と定義する。
次に、図３及び図４を参照し、本実施の形態に係る微細パターンの形成方法に使用される成膜装置について説明する。
図３は、本実施の形態に係る微細パターンの形成方法に使用される成膜装置の構成を模式的に示す縦断面図である。図４は、本実施の形態に係る微細パターンの形成方法に使用される成膜装置の構成を模式的に示す横断面図である。なお、図４においては、加熱装置を省略している。
図３に示すように、本実施の形態に係る成膜装置８０は、形状加工工程であるスリミング処理と、成膜工程である成膜処理とを同じ成膜装置の中で連続処理するようにしたものである。
従来、スリミング処理は、エッチング装置又はアッシング装置等を用いて行われ、成膜処理は成膜装置を用いて行われている。このため、スリミング処理を終えた半導体基板（ウェハ）は、アッシング装置から一旦引き出されたのち、成膜装置へと搬送されるようになっている。
このように、シュリンク処理後、ウェハが装置から引き出されてしまうため、レジストパターン１０４ｂの表面に埃等が付着してしまう可能性がある。レジストパターン１０４ｂの表面に埃等が付着してしまうと、レジストパターン１０４ｂ上に形成されるＳｉＯ２膜１０５においては、欠陥密度が増加し、またその膜厚の均一性が損なわれやすくなる。
これに対し、本実施の形態に係る成膜装置８０は、スリミング処理を、成膜装置を用いて行うようにし、且つ、スリミング処理と成膜処理とを同じ成膜装置の中で連続処理するようにする。これにより、レジストパターン１０４ｂの表面を清浄に保ったまま、ＳｉＯ２膜１０５を成膜でき、その欠陥密度を低減させるとともに、膜厚の均一性を高めることが可能となる、という利点も得ることができる。
さらに、上記２つの処理を同一装置内で連続的に行うことにより、搬送や待機時間（Ｑｕｅｉｎｇ−ｔｉｍｅ）を低減して、生産効率を向上させてコストを低減できるという効果もある。
図３及び図４に示すように、成膜装置８０は、下端が開口された有天井の円筒体状の処理容器１を有している。この処理容器１の全体は、例えば石英により形成されており、この処理容器１内の天井には、石英製の天井板２が設けられて封止されている。また、この処理容器１の下端開口部には、例えばステンレススチールにより円筒体状に成形されたマニホールド３がＯリング等のシール部材４を介して連結されている。
上記マニホールド３は処理容器１の下端を支持しており、このマニホールド３の下方から被処理体として多数枚、例えば５０〜１００枚の半導体ウェハＷを多段に載置可能な石英製のウェハボート５が処理容器１内に挿入可能となっている。このウェハボート５は３本の支柱６を有し（図４参照）、支柱６に形成された溝により多数枚のウェハＷが支持されるようになっている。
このウェハボート５は、石英製の保温筒７を介してテーブル８上に載置されており、このテーブル８は、マニホールド３の下端開口部を開閉する例えばステンレススチール製の蓋部９を貫通する回転軸１０上に支持される。
そして、この回転軸１０の貫通部には、例えば磁性流体シール１１が設けられており、回転軸１０を気密にシールしつつ回転可能に支持している。また、蓋部９の周辺部とマニホールド３の下端部との間には、例えばＯリングよりなるシール部材１２が介設されており、これにより処理容器１内のシール性を保持している。
上記の回転軸１０は、例えばボートエレベータ等の昇降機構（図示せず）に支持されたアーム１３の先端に取付けられており、ウェハボート５および蓋部９等を一体的に昇降して処理容器１内に対して挿脱されるようになっている。なお、上記テーブル８を上記蓋部９側へ固定して設け、ウェハボート５を回転させることなくウェハＷの処理を行うようにしてもよい。
また、成膜装置８０は、処理容器１内へ酸素含有ガス、例えばＯ２ガスを供給する酸素含有ガス供給機構１４と、処理容器１内へＳｉソースガスを供給するＳｉソースガス供給機構１５と、処理容器１内へパージガスとして不活性ガス、例えばＮ２ガスを供給するパージガス供給機構１６とを有している。
なお、酸素含有ガス供給機構１４は、本発明における酸素ラジカル供給手段に相当し、Ｓｉソースガス供給機構１５は、本発明におけるソースガス供給手段に相当する。
酸素含有ガス供給機構１４は、酸素含有ガス供給源１７と、酸素含有ガス供給源１７から酸素含有ガスを導く酸素含有ガス配管１８と、この酸素含有ガス配管１８に接続され、マニホールド３の側壁を内側へ貫通して上方向へ屈曲されて垂直に延びる石英管よりなる酸素含有ガス分散ノズル１９とを有している。この酸素含有ガス分散ノズル１９の垂直部分には、複数のガス吐出孔１９ａが所定の間隔を隔てて形成されており、各ガス吐出孔１９ａから水平方向に処理容器１に向けて略均一に酸素含有ガス、例えばＯ２ガスを吐出することができるようになっている。
また、Ｓｉソースガス供給機構１５は、Ｓｉソースガス供給源２０と、このＳｉソースガス供給源２０からＳｉソースガスを導くＳｉソースガス配管２１と、このＳｉソースガス配管２１に接続され、マニホールド３の側壁を内側へと貫通して上方向へ屈曲されて垂直に延びる石英管よりなるＳｉソースガス分散ノズル２２と、を有している。ここではＳｉソースガス分散ノズル２２は２本設けられており（図４参照）、各Ｓｉソースガス分散ノズル２２には、その長さ方向に沿って複数のガス吐出孔２２ａが所定の間隔を隔てて形成されており、各ガス吐出孔２２ａから水平方向に処理容器１内に略均一に有機シリコンを含むＳｉソースガスを吐出することができるようになっている。なお、Ｓｉソースガス分散ノズル２２は１本のみであってもよい。
さらに、パージガス供給機構１６は、パージガス供給源２３と、パージガス供給源２３からパージガスを導くパージガス配管２４と、このパージガス配管２４に接続され、マニホールド３の側壁を貫通して設けられたパージガスノズル２５とを有している。パージガスとしては不活性ガス例えばＮ２ガスを好適に用いることができる。
酸素含有ガス配管１８、Ｓｉソースガス配管２１、パージガス配管２４には、それぞれ開閉弁１８ａ、２１ａ、２４ａおよびマスフローコントローラのような流量制御器１８ｂ、２１ｂ、２４ｂが設けられており、酸素含有ガス、Ｓｉソースガスおよびパージガスをそれぞれ流量制御しつつ供給することができるようになっている。
上記処理容器１の側壁の一部には、酸素含有ガスのプラズマを形成するプラズマ生成機構３０が形成されている。このプラズマ生成機構３０は、上記処理容器１の側壁を上下方向に沿って所定の幅で削りとることによって上下に細長く形成された開口３１をその外側より覆うようにして処理容器１の外壁に気密に溶接されたプラズマ区画壁３２を有している。プラズマ区画壁３２は、断面凹部状をなし上下に細長く形成され、例えば石英で形成されている。また、プラズマ生成機構３０は、このプラズマ区画壁３２の両側壁の外面に上下方向に沿って互いに対向するようにして配置された細長い一対のプラズマ電極３３と、このプラズマ電極３３に給電ライン３４を介して接続され高周波電力を供給する高周波電源３５とを有している。そして、上記プラズマ電極３３に高周波電源３５から例えば１３．５６ＭＨｚの高周波電圧を印加することにより酸素含有ガスのプラズマが発生し得る。なお、この高周波電圧の周波数は、１３．５６ＭＨｚに限定されず、他の周波数、例えば４００ｋＨｚ等を用いてもよい。
上記のようなプラズマ区画壁３２を形成することにより、処理容器１の側壁の一部が凹部状に外側へ窪ませた状態となり、プラズマ区画壁３２の内部空間が処理容器１の内部空間に一体的に連通された状態となる。また、開口３１は、ウェハボート５に保持されている全てのウェハＷを高さ方向においてカバーできるように上下方向に十分に長く形成されている。
上記酸素含有ガス分散ノズル１９は、処理容器１内を上方向に延びている途中で処理容器１の半径方向外方へ屈曲されて、上記プラズマ区画壁３２内の最も奥の部分（処理容器１の中心から最も離れた部分）に沿って上方に向けて起立されている。このため、高周波電源３５がオンされて両電極３３間に高周波電界が形成された際に、酸素含有ガス分散ノズル１９のガス吐出孔１９ａから吐出された酸素ガスがプラズマ化されて処理容器１の中心に向けて拡散しつつ流れる。
上記プラズマ区画壁３２の外側には、これを覆うようにして例えば石英よりなる絶縁保護カバー３６が取付けられている。また、この絶縁保護カバー３６の内側部分には、図示しない冷媒通路が設けられており、例えば冷却された窒素ガスを流すことにより上記プラズマ電極３３を冷却し得るようになっている。
上記２本のＳｉソースガス分散ノズル２２は、処理容器１の内側壁上記開口３１を挟む位置に起立して設けられており、このＳｉソースガス分散ノズル２２に形成された複数のガス吐出孔２２ａより処理容器１の中心方向に向けてＳｉソースガスとして１分子内に１個または２個のアミノ基を有するアミノシランガスを吐出し得るようになっている。
一方、処理容器１の開口３１の反対側の部分には、処理容器１内を真空排気するための排気口３７が設けられている。この排気口３７は処理容器１の側壁を上下方向へ削り取ることによって細長く形成されている。処理容器１のこの排気口３７に対応する部分には、排気口３７を覆うように断面凹部状に成形された排気口カバー部材３８が溶接により取付けられている。この排気口カバー部材３８は、処理容器１の側壁に沿って上方に延びており、処理容器１の上方にガス出口３９を規定している。そして、このガス出口３９から図示しない真空ポンプ等を含む真空排気機構により真空引きされる。そして、この処理容器１の外周を囲むようにしてこの処理容器１およびその内部のウェハＷを加熱する筐体状の加熱装置４０が設けられている。
成膜装置８０の各構成部の制御、例えばバルブ１８ａ、２１ａ、２４ａの開閉による各ガスの供給・停止、マスフローコントローラ１８ｂ、２１ｂ、２４ｂによるガス流量の制御、および高周波電源３５のオン・オフ制御、加熱装置４０の制御等は例えばマイクロプロセッサ（コンピュータ）からなるコントローラ５０により行われる。コントローラ５０には、工程管理者が成膜装置８０を管理するためにコマンドの入力操作等を行うキーボードや、成膜装置８０の稼働状況を可視化して表示するディスプレイ等からなるユーザインターフェース５１が接続されている。
また、コントローラ５０には、成膜装置８０で実行される各種処理をコントローラ５０の制御にて実現するための制御プログラムや、処理条件に応じて成膜装置８０の各構成部に処理を実行させるためのプログラムすなわちレシピが格納された記憶部５２が接続されている。レシピは記憶部５２の中の記憶媒体に記憶されている。記憶媒体は、ハードディスクや半導体メモリであってもよいし、ＣＤ−ＲＯＭ、ＤＶＤ、フラッシュメモリ等の可搬性のものであってもよい。また、他の装置から、例えば専用回線を介してレシピを適宜伝送させるようにしてもよい。
そして、必要に応じて、ユーザインターフェース５１からの指示等にて任意のレシピを記憶部５２から呼び出してコントローラ５０に実行させることで、コントローラ５０の制御下で、成膜装置８０での所望の処理が行われる。
次に、図５及び図６を参照し、本実施の形態に係る微細パターンの形成方法の形状加工工程及び成膜工程における処理について説明する。
図５は本実施の形態に係る微細パターンの形成方法を説明するための図であり、形状加工工程及び成膜工程におけるガスの供給のタイミングを示すタイミングチャートである。図６は、本実施の形態に係る微細パターンの形成方法を説明するための図であり、ＳｉソースガスにＢＴＢＡＳを用いたときの半導体基板上での反応を模式的に示す図である。
例えば５０〜１００枚の半導体ウェハＷが搭載された状態のウェハボート５を予め所定の温度に制御された処理容器１内にその下方から上昇させることによりロードし、蓋部９でマニホールド３の下端開口部を閉じることにより処理容器１内を密閉空間とする。ウェハＷとしては、直径３００ｍｍのものが例示される。処理容器１内を真空ウェハ所定のプロセス圧力に維持するとともに、加熱装置４０への供給電力を制御して、ウェハ温度を上昇させてプロセス温度に維持し、ウェハボート５を回転させる。
ただし、本実施の形態では、成膜工程を開始する前に、レジストパターンの形状を加工する形状加工工程を行う。
図５に示すように、形状加工工程においては、酸素含有ガスを励起させて形成された酸素ラジカルを処理容器１に供給してレジストパターンの形状を加工する（スリミング処理する）工程Ｓ１を実施する。
工程Ｓ１の酸素ラジカルを供給する工程においては、酸素含有ガス供給機構１４の酸素含有ガス供給源１７から酸素含有ガスとして例えばＯ２ガスを酸素含有ガス配管１８及び酸素含有ガス分散ノズル１９を介してガス吐出孔１９ａから吐出し、このとき、プラズマ生成機構３０の高周波電源３５をオンにして高周波電界を形成し、この高周波電界により酸素含有ガス、例えばＯ２ガスをプラズマ化する。そして、このようにプラズマ化された酸素含有ガスを処理容器１内に供給する。これにより、レジストパターンを形成するフォトレジストが灰化処理されることによってレジストパターンの幅及び高さが減少する、すなわちスリミング処理が行われる。この処理の時間Ｔ１は１〜６００ｓｅｃの範囲が例示される。また、酸素含有ガスの流量は半導体ウェハＷの搭載枚数によっても異なるが、１００〜２００００ｍＬ／ｍｉｎ（ｓｃｃｍ）が例示される。また、高周波電源３５の周波数は１３．５６ＭＨｚが例示され、パワーとしては５〜１０００Ｗが採用される。また、この際の処理容器１内の圧力は、１３．３〜６６５Ｐａが例示される。
この場合に、酸素含有ガスとしては、Ｏ２ガスの他、ＮＯガス、Ｎ２Ｏガス、Ｈ２Ｏガス、Ｏ３ガスを挙げることができ、これらを高周波電界によりプラズマ化して用いる。酸素ラジカルであれば酸素含有ガスのプラズマに限らないが、酸素含有ガスのプラズマを形成することが好ましく、その中でもＯ２プラズマが好ましい。酸化剤として酸素ラジカル、特に酸素含有ガスのプラズマを用いることにより、スリミング処理を行う際の基板温度が３００℃以下、さらには１００℃以下、理想的には室温でもスリミング処理が可能である。
次に、形状加工工程に引続き、処理容器１内で成膜工程を行う。
まず、形状加工工程の後、成膜工程を開始する前に、工程Ｓ２が行われる。工程Ｓ２は、工程Ｓ１の後に処理容器１内に残留するガスを除去して次の工程において所望の反応を生じさせる工程であり、処理容器１内を真空排気しつつパージガス供給機構１６のパージガス供給源２３からパージガス配管２４およびパージガスノズル２５を介してパージガスとして不活性ガス例えばＮ２ガスを供給することにより行われる。この工程Ｓ２の時間Ｔ２としては１〜６０ｓｅｃが例示される。また、パージガス流量としては０．１〜５０００ｍＬ／ｍｉｎ（ｓｃｃｍ）が例示される。なお、この工程Ｓ２は処理容器１内に残留しているガスを除去することができれば、パージガスを供給せずに全てのガスの供給を停止した状態で真空引きを継続して行うようにしてもよい。ただし、パージガスを供給することにより、短時間で処理容器１内の残留ガスを除去することができる。なお、この際の処理容器１内の圧力は０．１３３〜６６５Ｐａが例示される。また、基板温度は、室温（２５℃）〜７００℃、好ましくは室温（２５℃）〜５００℃、さらに好ましくは室温（２５℃）〜３００℃が例示される。
引続き処理容器１内を真空ウェハ所定のプロセス圧力に維持するとともに、加熱装置４０への供給電力を制御して、ウェハ温度を上昇させてプロセス温度に維持し、ウェハボート５を回転させた状態で成膜処理を開始する。
図５に示すように、本実施の形態においては、有機シリコンを含むＳｉソースガスを処理容器１内に流してＳｉソースを吸着させる工程Ｓ３と、酸素含有ガスを励起させて形成された酸素ラジカルを処理容器１に供給してＳｉソースガスを酸化させる工程Ｓ４とを交互に繰返す。さらに、本実施の形態においては、工程Ｓ３と工程Ｓ４との間で処理容器１内から処理容器１内に残留するガスを除去する工程Ｓ５を実施する。
具体的には、本実施の形態においては、工程Ｓ３において、Ｓｉソースガス供給機構１５のＳｉソースガス供給源２０からＳｉソースガスとして１分子内に２個のアミノ基を有するアミノシランガス、例えばＢＴＢＡＳをＳｉソースガス配管２１及びＳｉソースガス分散ノズル２２を介してガス吐出孔２２ａから処理容器１内にＴ３の時間供給する。これにより、半導体ウェハにＳｉソースガスを吸着させる。このときの時間Ｔ３は１〜６００ｓｅｃが例示される。また、Ｓｉソースガスの流量は、１０〜５００ｍＬ／ｍｉｎ（ｓｃｃｍ）が例示される。また、この際の処理容器１内の圧力は１３．３〜６６５Ｐａが例示される。
工程Ｓ４の酸素ラジカルを供給する工程においては、工程Ｓ１と同様に、酸素含有ガス供給機構１４の酸素含有ガス供給源１７から酸素含有ガスとして例えばＯ２ガスを酸素含有ガス配管１８及び酸素含有ガス分散ノズル１９を介してガス吐出孔１９ａから吐出し、このとき、プラズマ生成機構３０の高周波電源３５をオンにして高周波電界を形成し、この高周波電界により酸素含有ガス、例えばＯ２ガスをプラズマ化する。そして、このようにプラズマ化された酸素含有ガスを処理容器１内に供給する。これにより、半導体ウェハＷに吸着されたＳｉソースが酸化されたＳｉＯ２が形成される。この処理の時間Ｔ４は１〜６００ｓｅｃの範囲が例示される。また、酸素含有ガスの流量は半導体ウェハＷの搭載枚数によっても異なるが、１００〜２００００ｍＬ／ｍｉｎ（ｓｃｃｍ）が例示される。また、高周波電源３５の周波数は１３．５６ＭＨｚが例示され、パワーとしては５〜１０００Ｗが採用される。また、この際の処理容器１内の圧力は、１３．３〜６６５Ｐａが例示される。
この場合にも、酸素含有ガスとしては、工程Ｓ１と同様に、Ｏ２ガスの他、ＮＯガス、Ｎ２Ｏガス、Ｈ２Ｏガス、Ｏ３ガスを挙げることができ、これらを高周波電界によりプラズマ化して酸化剤として用いる。酸化剤としては酸素ラジカルであれば酸素含有ガスのプラズマに限らないが、酸素含有ガスのプラズマを形成することが好ましく、その中でもＯ２プラズマが好ましい。酸化剤として酸素ラジカル、特に酸素含有ガスのプラズマを用いることにより、ＳｉＯ２膜の成膜が３００℃以下、さらには１００℃以下、理想的には室温でも成膜が可能である。
また、工程Ｓ３と工程Ｓ４との間に行われる工程Ｓ５は、工程Ｓ３の後または工程Ｓ４の後に処理容器１内に残留するガスを除去して次の工程において所望の反応を生じさせる工程であり、処理容器１内を真空排気しつつパージガス供給機構１６のパージガス供給源２３からパージガス配管２４およびパージガスノズル２５を介してパージガスとして不活性ガス例えばＮ２ガスを供給することにより行われる。この工程Ｓ５の時間Ｔ５としては１〜６０ｓｅｃが例示される。また、パージガス流量としては０．１〜５０００ｍＬ／ｍｉｎ（ｓｃｃｍ）が例示される。なお、この工程Ｓ５は処理容器１内に残留しているガスを除去することができれば、パージガスを供給せずに全てのガスの供給を停止した状態で真空引きを継続して行うようにしてもよい。ただし、パージガスを供給することにより、短時間で処理容器１内の残留ガスを除去することができる。なお、この際の処理容器１内の圧力は０．１３３〜６６５Ｐａが例示される。
このようにして、工程Ｓ３と工程Ｓ４との間に処理容器１内からガスを除去する工程Ｓ５を挟んで交互に間欠的にＳｉソースガスと酸素ラジカルとしての酸素含有プラズマとを繰返し供給することにより、ＳｉＯ２膜の薄い膜を一層ずつ繰返して積層して所定の厚さとすることができる。
このときの反応例を図６に示す。図６には反応例が模式的に示される。本反応例では、一例としてＳｉソースガスにＢＴＢＡＳを用いたときを例示する。
図６（ａ）に示すように、既に堆積されたＳｉＯ２膜の表面にはＯＨ基が存在しており、そこにＳｉソースとして例えばＢＴＢＡＳが供給される。そして、Ｓｉソースが吸着される工程（工程Ｓ３）においては、図６（ｂ）に示すように、ＢＴＢＡＳのＳｉが表面のＯＨ基のＯと反応してトリメチルアミノ酸を離脱させる。このとき、アミノ酸を２個有するアミノシランであるＢＴＢＡＳはＯＨとの反応性が高く、また、構造的にこのようなＳｉの反応の障害になり難いため、Ｓｉの吸着反応が速やかに進行する。このとき脱離したトリメチルアミノ基は工程Ｓ３により処理容器１から除去される。そして、次の酸化工程（工程Ｓ４）においては、図６（ｃ）に示すように、トリメチルアミノ基が離脱した後のＳｉ化合物がＯ２ガスプラズマのような酸素ラジカルによって酸化されてＳｉＯ２となる（ただし、表面にはＨが吸着してＯＨ基が形成されている）。このようにＯ２ガスプラズマのような酸素ラジカルを用いた酸化反応は、純粋な化学的反応と異なり高い温度が不要であるから低温での反応が可能である。
ＢＴＢＡＳは、Ｓｉソースガスとして用いる１分子内に２個のアミノ基を有するアミノシランガスである。このようなアミノシランガスとしては、前述したように、上記ＢＴＢＡＳの他、ＢＤＢＡＳ（ビスジエチルアミノシラン）、ＢＤＭＡＳ（ビスジメチルアミノシラン）を挙げることができる。
なお、Ｓｉソースガスには、１分子内３個以上のアミノ基を有するアミノシランガスを用いることも可能であるし、１分子内に１個のアミノ基を有するアミノシランガスを用いることも可能である。
本実施の形態における成膜工程を行うと、Ｓｉソースとして有機シリコンを含むソースガスを用い、酸化処理において反応が温度を上昇させずに進行するＯ２ガスプラズマのような酸素ラジカルを用い、これらを交互に供給するので、良好な膜質のＳｉＯ２膜を１００℃以下、さらには室温といった従来では考えられない低温でかつ高い成膜レートで成膜することができる。
このように、本実施の形態では、原理的に１００℃以下という極低温で成膜することができるが、それよりも高い温度であっても成膜が可能である。ただし、成膜温度が上昇するに従って膜厚ばらつきが大きくなることと、レジストパターン１０４ｂに与える熱的な影響とを考慮すると、成膜温度は１００℃以下であることが最も好ましい。
次に、図７及び図８を参照し、本実施の形態に係る微細パターンの形成方法の形状加工工程を行うことによって、工程を削減することができる作用効果について説明する。
図７は、本実施の形態に係る微細パターンの形成方法を説明するための図であり、形状加工工程及び成膜工程における微細パターンの構造を模式的に示す断面図である。図８は、本実施の形態に係る微細パターンの形成方法を説明するための図であり、形状加工工程を従来の方法で行う場合の形状加工工程及び成膜工程における微細パターンの構造を模式的に示す断面図である。図７（ａ）、図７（ｂ）、図７（ｃ）は、図２Ａ（ｃ）、図２Ａ（ｄ）、図２Ｂ（ｅ）に対応し、図８（ａ）、図８（ｂ）、図８（ｄ）は、図２Ａ（ｃ）、図２Ａ（ｄ）、図２Ｂ（ｅ）に対応する。
本実施の形態に係る微細パターンの形成方法においては、図２Ａ（ｃ）に示すパターン加工工程が行われた後、レジスト１０４がレジストパターン１０４ａに加工された半導体ウェハＷは、図７（ａ）に示すように、成膜装置８０内に導入される。次に、図７（ｂ）に示すように、成膜装置８０内で酸素含有ガスプラズマ又はオゾンガスを用いてレジストパターン１０４ａの形状をレジストパターン１０４ｂに加工する形状加工工程（成膜装置内スリミング処理工程）が行われる。次に、図７（ｃ）に示すように、成膜装置８０内で引続き、形状加工工程により形状を加工されたレジストパターン１０４ｂ及び有機膜１０３上に、アミノシラン系プリカーサと酸素含有ガスプラズマ又はオゾンガスとを用いてＳｉＯ２膜１０５を成膜する成膜工程が行われる。その後、エッチング装置に導入され、図２Ｂ（ｆ）に示すエッチング工程が行われる。
ここで、従来は、図８に示すように、図２Ａ（ｃ）に示すパターン加工工程が行われた後、レジスト１０４がレジストパターン１０４ａに加工された半導体ウェハＷは、図８（ａ）に示すように、レジスト塗布装置（又はアッシング装置）８１に導入される。次に、図８（ｂ）に示すように、レジスト塗布装置（又はアッシング装置）８１内でフォトリソグラフィ技術（又は酸素含有ガスプラズマ）を用いてレジストパターン１０４ａの形状をレジストパターン１０４ｂに加工する形状加工工程が行われる。レジスト１０４がレジストパターン１０４ｂに加工された半導体ウェハＷは、図８（ｃ）に示すように、成膜装置８０内に導入される。次に、図８（ｄ）に示すように、成膜装置８０内で、形状加工工程により形状を加工されたレジストパターン１０４ｂ及び有機膜１０３上に、アミノシラン系プリカーサと酸素含有ガスプラズマ又はオゾンガスとを用いてＳｉＯ２膜１０５を成膜する成膜工程が行われる。その後、半導体ウェハＷはエッチング装置に導入され、図２Ｂ（ｆ）に示すエッチング工程が行われる。
ここで、レジスト塗布装置内で形状加工工程（塗布装置内スリミング処理工程）を行う場合には、現像装置内で高温で現像（高温現像処理）し、塗布装置内でレジストパターンに酸を含む溶液を塗布（酸化処理）し、熱処理を行ってレジストパターン中に酸を拡散させてレジストパターンの表面に新たな可溶層を形成（酸拡散処理）し、再び現像装置内で可溶層を現像（現像処理）することによって、レジストパターンの形状加工を行う。
図７（ａ）乃至図７（ｃ）、図８（ａ）乃至図８（ｄ）の工程を比較すると、図８に示す従来の微細パターンの形成方法では、図７に示す本実施の形態に係る微細パターンの形成方法よりも工程が多い。すなわち、本実施の形態に係る微細パターンの形成方法においては、従来、レジスト塗布装置（又はアッシング装置）で行っていた形状加工工程（スリミング工程）を、処理容器にスリミング工程を行うための機構（酸素含有ガスプラズマ又はオゾンガスを供給する酸素ラジカル供給手段）を具備した成膜装置を用いることによって形状加工工程（スリミング工程）と成膜工程とを連続して処理することができるため、工程を削減することができる。
なお、従来の微細パターンの形成方法では、レジスト塗布装置（又はアッシング装置）で形状加工工程（スリミング工程）を行う例を比較例として説明したが、レジスト塗布装置（又はアッシング装置）の代わりにエッチング装置で形状加工工程（トリミング工程）を行う例もあり、このエッチング装置で行う例に対しても、本実施の形態に係る微細パターンの形成方法は、形状加工工程（スリミング工程）と成膜工程とを連続して処理することができるため、工程削減ができる。
また、本実施の形態に係るマスクパターンの形成方法においては、ステップＳ１３が行われ、レジスト膜１０４よりなるレジストパターン１０４ａが形成された基板１０１は、ステップＳ１５（成膜工程）で酸化シリコン膜１０５が成膜される成膜装置内に導入される。次に、成膜装置内で酸素含有ガスプラズマ又はオゾンガスを用いてレジストパターン１０４ａの形状をスリミングしてレジストパターン１０４ｂを形成する形状加工工程（スリミング処理工程）が行われる。次に、成膜装置内で引続き、スリミング処理されたレジストパターン１０４ｂの表面を等方的に被覆する。
図２Ａ（ｂ）から図２Ａ（ｄ）を用いて前述したように、ステップＳ１４において、レジスト膜１０４よりなるレジストパターン１０４ａの幅寸法ＬＬ４は、レジストパターン１０４ｂの幅寸法ＬＬ１に減少する。また、ステップＳ１５において、レジストパターン１０４ｂの幅寸法ＬＬ１は、レジストパターン１０４ｂの各ライン部の両側を膜厚Ｄを有する酸化シリコン膜１０５に被覆されることにより、ＬＬ１＋Ｄ×２に増大する。また、ステップＳ１４におけるスリミング時間（図５に示すＴ１）と、ステップＳ１５における成膜時間（図５に示すＴ６＝Ｔ３＋Ｔ５＋Ｔ４＋Ｔ５＋Ｔ３＋・・・）とを、それぞれ独立して微調整することが可能である。具体的には、ステップＳ１４におけるスリミング量に応じてステップＳ１５における酸化シリコン膜の成膜時間（ＭＬＤの場合には、シリコンソースガスと酸素含有ガスとを繰り返し供給する回数）を調整すればよい。
従って、スリミング時間Ｔ１と、成膜時間Ｔ６との比率を独立して微調整することができるため、ステップＳ１７における第２のパターン（マスクパターン）１０７において、スペース幅ＬＬ１とＳＳ３とを等しくすることができる。その結果、第２のパターン(マスクパターン)１０７を、レジストパターン１０４ｂの略半分のピッチを有する、密な等配のパターンとすることができる。
具体的に、スリミング時間Ｔ１を１０ｍｉｎとすることにより、ＬＬ１を１０ｎｍとすることができる。また、図５におけるＴ３を１５ｓｅｃ、Ｔ４を３０ｓｅｃ、Ｔ５を１５ｓｅｃとし、繰り返し回数を５０回とすることにより、成膜時間Ｔ６を５０ｍｉｎとし、Ｄを１０ｎｍとすることができる。これにより、第２のパターン(マスクパターン)１０７を、密な等配のパターンとすることができる。
（スリミング処理を行う際のレジストパターンの形状制御）
次に、図９乃至図１６を参照し、本実施の形態において、先端と根元との間の幅寸法の差が小さくなるように保持しながらスリミング処理することができ、スリミング処理されたレジストパターンの形状を精密に制御できる効果について説明する。以下では、スリミング処理工程後のレジストパターンの幅寸法等を測定して評価を行ったので、その評価結果について説明する。
実施例１として、パターン加工工程を行った後のレジストパターンに対し、成膜装置内において、酸素含有ガスプラズマを用いて形状加工工程（成膜装置内スリミング処理工程）を行い、その後シリコン酸化膜の成膜工程を行った。実施例１における形状加工工程（成膜装置内スリミング処理工程）及び成膜工程の条件を以下に示す。
（実施例１）
（Ａ）成膜装置内スリミング処理
酸素含有ガス：Ｏ２ガス
基板温度：加熱なし
成膜装置内圧力：６６．７〜２２７Ｐａ
ガス流量：５〜３０ｓｌｍ
高周波電源周波数：１３．５６ＭＨｚ
高周波電源パワー：５０〜５００Ｗ
（Ｂ）成膜処理
（１）原料ガス供給条件
原料ガス：ＤＩＰＡＳ（ＬＴＯ５２０）
基板温度：加熱なし
成膜装置内圧力：２６．７〜６６７Ｐａ
ガス流量：５０〜１０００ｓｃｃｍ
供給時間：１〜１０ｓｅｃ
（２）酸化ガス供給条件
酸化ガス：酸素ガス
基板温度：加熱なし
成膜装置内圧力：６６．７〜２２７Ｐａ
ガス流量：５〜３０ｓｌｍ
供給時間：５〜３０ｓｅｃ
高周波電源周波数：１３．５６ＭＨｚ
高周波電源パワー：５０〜５００Ｗ
（３）繰返し条件
合計サイクル：１４０〜１５０サイクル
図９に、実施例１で（Ａ）成膜装置内スリミング処理を行った後のレジストパターンを走査型電子顕微鏡ＳＥＭ（Scanning Electron Microscope）を用いて撮影した写真を示す。図９（ａ）及び図９（ｂ）は、レジストパターンの断面を、それぞれ斜め上方及び正面から撮影した写真（左側）と、写真を模式的に説明する図（右側）とを示す図である。図９（ａ）及び図９（ｂ）に示すように、レジストパターンの幅寸法をＣＤ（図２Ｂ（ｅ）で説明したＬＬ１に等しい）とし、高さ寸法をＨとする。また、先端におけるレジストパターンの幅寸法をＴとし、根元から先端までの半分の高さの位置におけるレジストパターンの幅寸法をＭとし、根元におけるレジストパターンの幅寸法をＢとする。
また、比較例１として、パターン加工工程を行った後のレジストパターンに対し、高温現像処理し、酸化処理し、酸拡散処理し、現像処理することによって、形状加工工程（塗布装置内スリミング処理工程）を行い、その後シリコン酸化膜の成膜工程を行った。比較例１における形状加工工程（塗布装置内スリミング処理工程）及び成膜工程の条件を以下に示す。
（比較例１）
（Ａ）塗布装置内スリミング処理
（１）高温現像処理条件
現像液：ＮＭＤ３
処理温度：２３〜５０℃
処理時間：６０ｓｅｃ
（２）酸化処理条件
塗布液：ＴＫシンナー
回転速度：１０００〜１５００ｒｐｍ
処理時間：６０ｓｅｃ
（３）酸拡散処理条件
処理温度：５０〜９０℃
（４）現像処理条件
現像液：ＮＭＤ３
処理温度：２３〜５０℃
処理時間：６０ｓｅｃ
（Ｂ）成膜処理
実施例１の（Ｂ）成膜処理と同じ
図１０に、比較例１で（Ａ）塗布装置内スリミング処理を行った後のレジストパターンをＳＥＭを用いて撮影した写真を示す。図１０（ａ）及び図１０（ｂ）は、レジストパターンの断面を、それぞれ斜め上方及び正面から撮影した写真（左側）と、写真を模式的に説明する図（右側）とを示す図である。レジストパターンの各寸法であるＣＤ、Ｈ、Ｔ、Ｍ、Ｂの定義は、図１０（ａ）及び図１０（ｂ）に示すように、図９（ａ）及び図９（ｂ）に示す実施例１における定義と同一である。なお、図１０は、図９と同一の倍率で撮影されたものである。
図９と図１０とを比較すると、図９におけるレジストパターンの方が、図１０におけるレジストパターンよりも大きく、かつ、先端と根元との間の幅寸法の差が小さい（先細りしていない）ことが明らかである。
次に、実施例１、比較例１を行って得られたレジストパターンにおけるＣＤ、Ｈ、Ｔ、Ｍ、Ｂ及び先端と根元との間の幅寸法の比率Ｔ／Ｂについて、具体的な寸法値を表１に示す。また、表１は、スリミング処理前のレジストパターンの各幅寸法を示す。
表１に示した各幅寸法に基づいて、成膜装置内スリミング処理を行った後のレジストパターンの各寸法を、成膜装置内スリミング処理を行う前の各寸法、あるいは塗布装置内スリミング処理を行った後の各寸法と比較して図１１から図１４のグラフに示す。図１１は幅寸法ＣＤを示し、図１２は高さ寸法Ｈを示し、図１３は先端と根元との間の幅寸法の比率Ｔ／Ｂを示し、図１４は線幅粗さＬＷＲ（Line Width Roughness）を示す。ここで、線幅粗さＬＷＲとは、図９及び図１０においてパターンの延在する方向（Ｙ方向）に沿う複数の箇所でのＣＤ値のばらつきを表すパラメータであり、標準偏差をσとするときの３×σに相当する。
図１１に示すように、成膜装置内スリミング処理において、高周波電源のパワーをいずれの値に調節した場合にも、処理前に比べるとレジストパターンの幅寸法ＣＤは減少するものの、塗布装置内スリミング処理よりは減少しないことが分かる。
また、図１２に示すように、成膜装置内スリミング処理において、高周波電源のパワーをいずれの値に調節した場合にも、処理前に比べるとレジストパターンの高さ寸法Ｈは減少するものの、塗布装置内スリミング処理よりは減少しない。
また、図１３に示すように、成膜装置内スリミング処理において、高周波電源のパワーをいずれの値に調節した場合にも、処理前及び塗布装置内スリミング処理後に比べ、レジストパターンの先端と根元との間の幅寸法の比率Ｔ／Ｂは増大して１に近い値となる。すなわち、成膜装置内スリミング処理では、塗布装置内スリミング処理に対し、先端と根元との間の幅寸法の差を小さくすることができる。
また、図１４に示すように、成膜装置内スリミング処理において、高周波電源のパワーをいずれの値に調節した場合にも、処理前に比べ、レジストパターンのＬＷＲは小さい。また、塗布装置内スリミング処理とは同程度の値であるが、ＣＤの減少幅は塗布装置内スリミング処理の方が大きいことから、ＣＤの減少幅に対するＬＷＲの比率は、成膜装置内スリミング処理の方が小さくなる。すなわち、成膜装置内スリミング処理では、塗布装置内スリミング処理に対し、パターンの延在する方向（Ｙ方向）に沿うＣＤのばらつきを示すＬＷＲの値も改善することができる。
図１５に、実施例１で（Ｂ）成膜処理を行った後のレジストパターンをＳＥＭを用いて撮影した写真を示す。図１５（ａ）及び図１５（ｂ）は、レジストパターンの断面を、それぞれ斜め上方及び正面から撮影した写真（左側）と、写真を模式的に説明する図（右側）とを示す図である。また、図１６に、比較例１で（Ｂ）成膜処理を行った後のレジストパターンをＳＥＭを用いて撮影した写真を示す。図１６（ａ）及び図１６（ｂ）は、レジストパターンの断面を、それぞれ斜め上方及び正面から撮影した写真（左側）と、写真を模式的に説明する図（右側）とを示す図である。なお、図１６は、図１５と同一の倍率で撮影されたものである。
図１５と図１６とを比較すると、図１５におけるレジストパターンの方が、図１６におけるレジストパターンよりも大きく、かつ、先端と根元との間の幅寸法の差が小さい（先細りしていない）ことが明らかである。すなわち、図１５と図１６との間のレジストパターンの幅寸法の大小関係は、図１５及び図１６においても維持されている。従って、レジストパターンが先細りしないように形状良くスリミング処理するためには、成膜装置内スリミング処理の方が、塗布装置内スリミング処理よりも優れている。
以上、本実施の形態に係る微細パターンの形成方法及び成膜装置によれば、処理容器内において酸素含有ガスを用いてレジストパターンをスリミング処理した後、同じ処理容器内において有機シリコンを含むソースガスと酸素ラジカルとを交互に供給しながらシリコン酸化膜を成膜することができる。従って、レジストパターンの表面を清浄に保ったままシリコン酸化膜を成膜することができ、解像限界以下のピッチを有する微細パターンの形状の半導体基板の面内での均一性を、より良好にすることができる。また、レジストパターンをスリミング処理する処理装置を使用する工程を削減することができるため、微細パターンを形成するプロセスのコストを低減することができる。また、レジストパターンの先端と根元との間の幅寸法の差が小さくなるように保持しながらスリミング処理又は成膜処理することができ、レジストパターンの延在する方向に沿う幅寸法のばらつきを小さくすることができる。従って、レジストパターンの先端と根元との間の幅寸法の差が小さくなるように保持しながらスリミング処理又は成膜処理することができ、形状に優れた微細パターンを形成することができる。
なお、本実施の形態において、有機シリコンを含むＳｉソースガスとして、アミノシランガス、例えば、ＢＴＢＡＳを用いた場合を説明したが、他のアミノシランガスを用いた場合、及びエトキシシランガスを用いた場合においても同様に実施することができる。
（第２の実施の形態）
次に、図１７を参照し、第２の実施の形態に係る微細パターンの形成方法及び微細パターンの形成方法に使用される成膜装置を説明する。
図１７は、本実施の形態に係る微細パターンの形成方法に使用される成膜装置の構成を模式的に示す縦断面図である。
本実施の形態に係る微細パターンの形成方法に使用される成膜装置は、オゾン含有ガス供給機構を備える点で、第１の実施の形態における成膜装置と相違する。
図１７に示すように、本実施の形態に係る微細パターンの形成方法に使用される成膜装置８０ａの基本構成は、図３に示した成膜装置と同様であり、特に、酸素含有ガス供給機構１４と、Ｓｉソースガス供給機構１５と、プラズマ生成機構３０を備えているので、第１の実施の形態において説明したシリコン酸化膜１０４の成膜と同様の成膜を行うことができる。
一方、成膜装置８０ａは、オゾン含有ガス供給機構１４ａを備えている。オゾン含有ガス供給機構１４ａはオゾン含有ガス供給源１７ａを備え、このオゾン含有ガス供給源１７ａは、流量制御器１８ｄ及び開閉弁１８ｃを介して、例えば、酸素含有ガス配管１８に接続されている。これにより、オゾン含有ガスを処理容器１内に供給することができる。
スリミング処理の際には、オゾン含有ガス、例えば、オゾンガスを用いる。オゾンガスを用いてスリミング処理するときにはプラズマを生成しなくても良い。このため、オゾン含有ガスは、例えば、プラズマ生成機構３０においてはプラズマ電極３３に高周波電圧を印加しない状態で、分散ノズル１９を介して処理容器１内に供給するようにすればよい。
本実施の形態に係る微細パターンの形成方法に使用される成膜装置８０ａによれば、酸素含有ガス供給機構１４、Ｓｉソースガス供給機構１５及びプラズマ生成機構３０に加えてオゾン含有ガス供給機構１４ａを備えているので、処理容器１内においてオゾン含有ガスを用いてレジストパターンをスリミング処理した後、同じ処理容器１内において有機シリコンを含むソースガスと酸素ラジカルとを交互に供給しながらシリコン酸化膜を成膜することができる。従って、レジストパターンの表面を清浄に保ったままシリコン酸化膜を成膜することができ、解像限界以下のピッチを有する微細パターンの形状の半導体基板の面内での均一性を、より良好にすることができる。また、レジストパターンをスリミング処理する処理装置を使用する工程を削減することができるため、微細パターンを形成するプロセスのコストを低減することができる。
（第３の実施の形態）
次に、図１８乃至図１９Ｃを参照し、本発明の第３の実施の形態に係る微細パターンの形成方法について説明する。
図１８は、本実施の形態に係る微細パターンの形成方法の各工程の手順を説明するためのフローチャートである。図１９Ａ乃至図１９Ｃは、本実施の形態に係る微細パターンの形成方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図である。また、図１８のステップＳ２１乃至ステップＳ３０の各々の工程が行われた後の微細パターンの構造は、図１９Ａ（ａ）乃至図１９Ｃ（ｊ）の各々の断面図で示される構造に対応する。
本実施の形態に係る微細パターンの形成方法は、パターン有機膜上へのシリコン酸化膜の成膜プロセスをＬＬＥプロセスに適用する点において、シリコン酸化膜の成膜プロセスをＳＷＴプロセスに適用する第１の実施の形態と相違する。
すなわち、本実施の形態に係る微細パターンの形成方法は、図１８に示すように、薄膜及び反射防止膜を形成する工程と、レジスト膜を形成する工程と、パターン加工工程と、形状加工工程と、成膜工程とを行った後、更に反射防止膜を形成する工程と、レジスト膜を形成する工程と、パターン加工工程と、形状加工工程とを行い、その後、エッチング工程を行う。すなわち、薄膜を形成する工程はステップＳ２１の工程を含み、レジスト膜を形成する工程は１回目のステップＳ２２の工程と２回目のステップＳ２７の工程とを含み、パターン加工工程は１回目のステップＳ２３の工程と２回目のステップＳ２８の工程とを含み、形状加工工程は１回目のステップＳ２４の工程と２回目のステップＳ２９の工程とを含み、成膜工程はステップＳ２５の工程を含み、エッチング工程はステップＳ３０の工程を含む。
ステップＳ２１は、半導体基板上に薄膜及び反射防止膜を形成する工程である。図１９Ａ（ａ）は、ステップＳ２１の工程が行われた後の微細パターンの構造を示す断面図である。
ステップＳ２１では、図１９Ａ（ａ）に示すように、半導体基板１５１上に、薄膜１５２を形成する。薄膜１５２は後に微細パターンに加工される膜であり、ＳｉＮやＳｉＯ２の絶縁膜であっても良いし、導電性ポリシリコンのような導電膜であっても良い。すなわち、薄膜１５２の材質は、特に限定されるものではなく、例えば窒化シリコン、酸化シリコン、酸窒化シリコン、アモルファスシリコン、又はポリシリコンを含む膜を用いることができる。本例では、一例として、薄膜１５２をＳｉＮとする。次いで、薄膜１５２上に反射防止材料を塗布し、反射防止膜（ＢＡＲＣ）１５３を形成する。
また、第１の実施の形態と同様に、半導体基板１５１は、半導体、例えば、シリコン基板のみを示すものではなく、半導体基板内、又は半導体基板上に形成された半導体素子や集積回路パターンに対応した導電膜、これらを絶縁する層間絶縁膜が形成された構造体とを含む。
また、本実施の形態に係る薄膜は、本発明における被エッチング膜に相当する。
ステップＳ２２は、フォトレジスト膜１５４を成膜する工程である。図１９Ａ（ｂ）は、ステップＳ２２の工程が行われた後の微細パターンの構造を示す断面図である。
図１９Ａ（ｂ）に示すように、反射防止膜１５３上にフォトレジストを塗布し、フォトレジスト膜１５４を形成する。
なお、本実施の形態に係るフォトレジスト膜１５４は、本発明における第１のレジスト膜に相当する。
次に、ステップＳ２３を含むパターン加工工程を行う。ステップＳ２３は、成膜されたフォトレジスト膜１５４を露光、現像してフォトレジスト膜１５４よりなるレジストパターン１５４ａを形成する工程である。また、図１９Ａ（ｃ）は、ステップＳ２３の工程が行われた後の微細パターンの構造を示す断面図である。
図１９Ａ（ｃ）に示すように、フォトリソグラフィ技術を用いて、フォトレジスト膜を、所定のピッチｐ１を有するレジストパターン１５４ａに加工する。本実施の形態では、レジストパターン１５４ａの一例として、所定のピッチｐ１を露光装置の解像限界とする。
なお、本実施の形態に係るレジストパターン１５４ａ及びパターン加工工程（ステップＳ２３）は、それぞれ本発明における第１のレジストパターン及び第１のパターン加工工程に相当する。また、本実施の形態に係るピッチｐ１は、本発明における第１のピッチに相当する。従って、ステップＳ２３のパターン加工工程（第１のパターン加工工程）は、フォトリソグラフィ技術を用いて、レジスト膜を、第１のピッチで配列する第１のレジストパターンに加工する工程である。
次に、ステップＳ２４を含む形状加工工程を行う。ステップＳ２４は、フォトレジスト膜１５４よりなるレジストパターン１５４ａをスリミング処理し、フォトレジスト膜１５４よりなるレジストパターン１５４ｂを形成する工程である（第１回スリミング処理）。また、図１９Ａ（ｄ）は、ステップＳ２４の工程が行われた後の微細パターンの構造を示す断面図である。スリミング処理の方法は、特に限定されるものではなく、スリミング処理の条件の一例は、酸素ラジカル、又はオゾンガスを含む雰囲気中、温度は室温〜１００℃である。
なお、本実施の形態に係る形状加工工程（ステップＳ２４）は、本発明における第１の形状加工工程に相当する。
また、本実施の形態において、ステップＳ２４は、その後連続して行われるステップＳ２５の成膜工程を行うための成膜装置の処理容器内で行われる。
次に、ステップＳ２５の工程を含む成膜工程を行う。ステップＳ２５は、スリミング処理されたレジストパターン１５４ｂ及び反射防止膜１５３上に、薄膜１５２、反射防止膜１５３、及びレジストパターン１５４ｂとは異なるＳｉＯ２膜１５５を形成する工程である。図１９Ｂ（ｅ）は、ステップＳ２５の工程が行われた後の微細パターンの構造を示す断面図である。
ステップＳ２５の工程において、ＳｉＯ２膜１５５は、後に行われる２回目のフォトリソグラフィ工程から、レジストパターン１５４ｂを保護するために形成される。具体的には、有機シリコンを含むソースガスと酸素ラジカルとを交互に供給しながら、スリミング処理されたレジストパターン１５４ｂ及び反射防止膜１５３上に、ＳｉＯ２膜１５５を形成する。
なお、本実施の形態における成膜工程における成膜処理は、ハードニング処理ともいう。また、ＳｉＯ２膜は、本発明におけるシリコン酸化膜に相当する。また、以下において、ＳｉＯ２膜の代わりに、ＳｉＯｘ膜を始めとし、シリコンと酸素を主成分として含む他の組成の膜であってもよい。また、酸窒化シリコン膜（ＳｉＯＮ膜）を用いることもできる。
次に、ステップＳ２６乃至ステップＳ２８の２回目のフォトリソグラフィを行う。
ステップＳ２６は、反射防止膜を形成する工程である。図１９Ｂ（ｆ）は、ステップＳ２６の工程が行われた後の微細パターンの構造を示す断面図である。
ステップＳ２６では、図１９Ｂ（ｆ）に示すように、ＳｉＯ２膜１５５上に反射防止材料を塗布し、反射防止膜（ＢＡＲＣ）１５６を形成する。
なお、ステップＳ２６は省略することができる。ステップＳ２６を省略した場合、ステップＳ２１で形成した反射防止膜１５３が２回目のパターン加工工程であるステップＳ２８における露光の際に、反射防止膜として機能する。
ステップＳ２７は、フォトレジスト膜１５７を成膜する工程である。図１９Ｂ（ｇ）は、ステップＳ２７の工程が行われた後の微細パターンの構造を示す断面図である。
図１９Ｂ（ｇ）に示すように、ＳｉＯ２膜１５５上にフォトレジストを塗布し、フォトレジスト膜１５７を形成する。
なお、本実施の形態に係るフォトレジスト膜１５７は、本発明における第２のレジスト膜に相当する。
次に、ステップＳ２８を含むパターン加工工程を行う。ステップＳ２８は、成膜されたフォトレジスト膜１５７を露光、現像して所定のピッチｐ２を有するフォトレジスト膜１５７よりなるレジストパターン１５７ａを形成する工程である。また、図１９Ｂ（ｈ）は、ステップＳ２８の工程が行われた後の微細パターンの構造を示す断面図である。このときレジストパターン１５７ａのピッチは、所定のピッチｐ２である。また、本実施の形態では、レジストパターン１５７ａは、１回目のフォトリソグラフィでスリミング処理されたレジストパターン１５４ａと同じライン・アンド・スペースパターンである。さらに、レジストパターン１５７ａは、スリミング処理されたレジストパターン１５４ｂ間に配置され、レジストパターン１５４ｂとレジストパターン１５７ａとが交互に配置されるように加工する。
なお、本実施の形態に係るレジストパターン１５７ａ及びパターン加工工程（ステップＳ２８）は、それぞれ本発明における第２のレジストパターン及び第２のパターン加工工程に相当する。また、本実施の形態に係るピッチｐ２は、本発明における第２のピッチに相当し、ピッチｐ１（第１のピッチ）に略等しい。従って、ステップＳ２８のパターン加工工程（第２のパターン加工工程）は、フォトリソグラフィ技術を用いて、第２のレジスト膜を、第１のピッチと略等しい第２のピッチで配列し、かつ、第１のピッチの略半分ずらして第１のレジストパターンと交互に配列する第２のレジストパターンに加工する工程である。
次に、ステップＳ２９を含む形状加工工程を行う。ステップＳ２９は、レジストパターン１５７ａを形成するフォトレジスト膜１５７をスリミング処理し、フォトレジスト膜１５７よりなるレジストパターン１５７ｂを形成する工程である（第２回スリミング処理）。また、図１９Ｃ（ｉ）は、ステップＳ２９の工程が行われた後の微細パターンの構造を示す断面図である。ここでも、スリミング処理の方法は、特に限定されるものではなく、スリミング処理の条件の一例は、酸素ラジカル、又はオゾンガスを含む雰囲気中、温度は室温〜１００℃である。
第２回スリミング処理により、レジストパターン１５４ｂ及び１５７ｂからなるレジストパターンが形成される。このレジストパターンは、パターン１５４ｂと１５７ｂとが交互に配置されたパターンであるので、そのピッチｐ３は、ピッチｐ１、及びｐ２よりも狭いピッチ、本実施の形態では、ピッチｐ１及びｐ２のほぼ１／２のピッチとなる。このように、別々に形成されたレジストパターン１５４ｂと１５７ｂとを交互に配置することで、解像限界以下のピッチを有するレジストパターンを形成することができる。
なお、本実施の形態に係る形状加工工程（ステップＳ２９）は、本発明における第２の形状加工工程に相当する。
また、ステップＳ２９は、シリコン酸化膜を成膜する成膜装置内で行ってもよく、あるいは、シリコン酸化膜を成膜する成膜装置と異なる装置内で行ってもよい。
その後、ステップＳ３０の工程を行う。図１９Ｃ（ｊ）に示すように、レジストパターン１５４ｂ、及び１５７ｂをエッチングのマスクに用いて、反射防止膜１５６、１５３、ＳｉＯ２膜１５５、及び薄膜１５２をエッチングし、薄膜１５２を所望とする微細パターンに加工する。
始めに、形状が加工されたレジストパターン（第１のレジストパターン）１５４ｂ、及び形状が加工されたレジストパターン（第２のレジストパターン）１５７ｂをマスクとして、反射防止膜１５６、ＳｉＯ２膜１５５及び反射防止膜１５３をエッチングする。反射防止膜１５６を省略した場合には、ＳｉＯ２膜１５５及び反射防止膜１５３をエッチングすればよい。これにより、所定のピッチｐ１（第１のピッチ）の略半分のピッチで配列し、フォトレジスト膜（第１のレジスト膜）１５４及びフォトレジスト膜（第２のレジスト膜）１５７よりなるマスクパターンを形成する。
次に、そのマスクパターンを用いて薄膜（被エッチング膜）１５２をエッチングし、薄膜１５２よりなる薄膜パターン（被エッチング膜よりなる被エッチング膜パターン）を形成する。
ステップＳ３０を行って加工された薄膜１５２のピッチｐ４は、レジストパターン１５４ｂ及び１５７ｂのピッチｐ３とほぼ同じとなるので、薄膜１５２からなる微細パターンのピッチｐ４は、解像限界以下にできる。このようにして、本実施の形態では、解像限界以下のピッチを有する微細パターンを形成することができる。
なお、反射防止膜１５３を形成する工程（ステップＳ２１の一部）から、ＳｉＯ２膜１５５及び反射防止膜１５３をエッチングしてマスクパターンを形成する工程（ステップＳ３０の一部）までを、本発明におけるマスクパターンの形成方法と定義する。また、そのマスクパターンの形成方法を含み、薄膜（被エッチング膜）１５２を形成する工程（ステップＳ２１の一部）から薄膜（被エッチング膜）１５２をエッチングする工程（ステップＳ３０）までを、本発明における微細パターンの形成方法と定義する。
以上、本実施の形態では、ハードニング処理（成膜工程における成膜処理）の際、ハードニング処理を行う成膜装置内で酸素ラジカルを供給してレジストパターンをスリミング処理し、スリミング処理されたレジストパターン上及び反射防止膜上に、有機シリコンを含むソースガスと酸素ラジカルとを交互に供給してシリコン酸化膜を形成することによって、レジストパターンの表面を清浄に保ったままシリコン酸化膜を成膜することができ、解像限界以下のピッチを有する微細パターンの形状の半導体基板の面内での均一性を、より良好にすることができる。また、レジストパターンをスリミング処理する処理装置を使用する工程を削減することができるため、微細パターンを形成するプロセスのコストを低減することができる。
（第４の実施の形態）
次に、図３、図５、図２０を参照し、本発明の第４の実施の形態に係る微細パターンの形成方法について説明する。
図２０は、本実施の形態に係る微細パターンの形成方法を説明するための図であり、ＳｉソースガスにＤＩＰＡＳを用いたときの半導体基板上での反応を模式的に示す図である。
本実施の形態に係る微細パターンの形成方法は、ＳｉソースガスにＤＩＰＡＳを用いる点において、ＳｉソースガスにＢＴＢＡＳを用いる第１の実施の形態と相違する。
本実施の形態において、ウェハを処理容器内にロードし、ウェハボートを回転させ、形状加工工程（図５の工程Ｓ１）を行うのは、第１の実施の形態と同様である。また、形状加工工程の後、成膜工程を開始する前に処理容器内をパージする工程（図５の工程Ｓ２）を行うのは、第１の実施の形態と同様である。
次に、成膜工程を行う。成膜工程は、第１の実施の形態と同様に、ＳｉソースガスであるＤＩＰＡＳを供給する工程（図５の工程Ｓ３）と酸素ラジカルを供給する工程（図５の工程Ｓ４）を行う。
具体的には、本実施の形態においては、工程Ｓ３において、ＤＩＰＡＳを図３に示すＳｉソースガス配管２１及びＳｉソースガス分散ノズル２２を介してガス吐出孔２２ａから処理容器１内にＴ３の時間供給する。これにより、半導体ウェハにＳｉソースガスを吸着させる。このときの時間Ｔ３は１〜６００ｓｅｃが例示される。また、ＤＩＰＡＳの流量は、１０〜１００００ｍＬ／ｍｉｎ（ｓｃｃｍ）が例示される。また、この際の処理容器１内の圧力は０．１３３〜１３３００Ｐａが例示される。また、基板温度は、室温（２５℃）〜７００℃、好ましくは室温（２５℃）〜５００℃、さらに好ましくは室温（２５℃）〜３００℃が例示される。
工程Ｓ４の酸素ラジカルを供給する工程においては、酸素含有ガス供給機構１４の酸素含有ガス供給源１７から酸素含有ガスとして例えばＯ２ガスを酸素含有ガス配管１８及び酸素含有ガス分散ノズル１９を介してガス吐出孔１９ａから吐出し、このとき、プラズマ生成機構３０の高周波電源３５をオンにして高周波電界を形成し、この高周波電界により酸素含有ガス、例えばＯ２ガスをプラズマ化する。そして、このようにプラズマ化された酸素含有ガスを処理容器１内に供給する。これにより、半導体ウェハＷに吸着されたＳｉソースが酸化されたＳｉＯ２膜が形成される。この処理の時間Ｔ４は１〜６００ｓｅｃの範囲が例示される。また、酸素含有ガスの流量は半導体ウェハＷの搭載枚数によっても異なるが、０．１〜２００００ｍＬ／ｍｉｎ（ｓｃｃｍ）が例示される。また、高周波電源３５の周波数は１３．５６ＭＨｚが例示され、パワーとしては１０〜１５００Ｗが採用される。また、この際の処理容器１内の圧力は、０．１３３〜１３３００Ｐａが例示される。
図５に示すように、工程Ｓ３と工程Ｓ４との間に工程Ｓ５を行うことは、第１の実施の形態と同様であり工程Ｓ３と工程Ｓ４との間に工程Ｓ５を挟んで交互に間欠的にＳｉソースガスと酸素ラジカルとしての酸素含有プラズマとを繰返し供給することにより、ＳｉＯ２膜の薄い膜を一層ずつ繰返して積層して所定の厚さとすることができる。
このときの反応例を図２０に示す。図２０には反応例が模式的に示される。
工程Ｓ３の間、すなわち、処理容器にＳｉソースガスが供給される間、図２０（ａ）に示す状態から図２０（ｂ）に示すように、供給されたＤＩＰＡＳが半導体ウェハＷの表面と反応し、半導体ウェハＷの表面にＳｉが吸着する。
ここで、ソースガスに、ＤＩＰＡＳという１価のアミノシランを用いているので、工程Ｓ３で吸着されたプリカーサ中に窒素（Ｎ）が含まれにくくなり、成膜されるシリコン酸化膜中に窒素が含まれにくくなる。このため、良質なシリコン膜を形成することができる。また、ソースガスに、ＤＩＰＡＳという１価のアミノシランを用いているので、Ｓｉ吸着の際に構造障害が発生しにくく、他の分子の吸着を妨げにくくなる。このため、吸着速度が遅くならず、生産性が低下しなくなる。さらに、ソースガスにＤＩＰＡＳを用いているので、熱安定性に優れ、流量制御が容易となる。また、従来のソース供給方式の装置を使用することができ、汎用性を有している。
次に、工程Ｓ４の間、すなわち、処理容器に酸素ラジカルが供給される間、図２０（ｃ）に示す状態から、半導体ウェハＷ上に吸着されたＳｉが酸化され、図２０（ｄ）に示すように、半導体ウェハＷ上にシリコン酸化膜が形成される。
更に、図５に示すように、工程Ｓ３と工程Ｓ４を工程Ｓ５を挟んで繰返す場合、図２０（ｅ）に示すように、半導体ウェハＷの表面にＤＩＰＡＳが吸着され、図２０（ｆ）に示すようにＳｉを吸着させ、吸着されたＳｉを酸化することにより、さらにシリコン酸化膜が形成される。この結果、半導体ウェハＷ上に所望厚のシリコン酸化膜が形成される。
本実施の形態では、良質なシリコン膜を形成することができるＤＩＰＡＳをＳｉソースガスとして用いる微細パターンの形成方法においても、レジスト塗布装置で行っていた形状加工工程（スリミング工程）を、処理容器にスリミング工程を行うための機構（酸素含有ガスプラズマ又はオゾンガス供給する酸素ラジカル供給手段）を具備した成膜装置を用いることによって形状加工工程（スリミング工程）と成膜工程とを連続して処理することができる。従って、レジストパターンをスリミング処理する処理装置を使用する工程を削減することができるため、微細パターンを形成するプロセスのコストを低減することができる。
（第５の実施の形態）
次に、図２１から図２７を参照し、本発明の第５の実施の形態に係る微細パターンの形成方法について説明する。
図２１は、本実施の形態に係る微細パターンの形成方法の各工程の手順を説明するためのフローチャートである。図２２Ａ及び図２２Ｂは、本実施の形態に係る微細パターンの形成方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図である。また、図２１の、ステップＳ１１１乃至ステップＳ１１７及びステップＳ１１８の各々の工程が行われた後の微細パターンの構造は、図２２Ａ（ａ）乃至図２２Ｂ（ｇ）及び図２２Ｂ（ｈ）の各々の断面図で示される構造に対応する。
本実施の形態に係る微細パターンの形成方法は、酸化膜としてシリコン酸化膜に代え、アルミニウム酸化膜を成膜する点において、第１の実施の形態と相違する。
本実施の形態に係る微細パターンの形成方法は、図２１に示すように、半導体基板上に薄膜を形成する工程と、薄膜上にレジスト膜を形成する形成工程と、フォトリソグラフィ技術を用いて、レジスト膜を、第１のピッチで配列するレジストパターン（第１のレジストパターン（ライン部））に加工するパターン加工工程（第１のパターン加工工程）と、第１のレジストパターンの形状を加工する形状加工工程（第１の形状加工工程）と、ソースガスと酸素ラジカルを供給し、形状加工工程（第１の形状加工工程）により形状を加工されたレジストパターン（第１のレジストパターン）及び薄膜上に、常温でアルミニウム酸化膜を成膜する成膜工程と、エッチング工程と、レジストパターンを除去し、有機膜をエッチングする工程と、薄膜をエッチングする工程とを含む。薄膜を形成する工程はステップＳ１１１の工程を含み、レジスト膜を形成する工程はステップＳ１１２の工程を含み、パターン加工工程はステップＳ１１３の工程を含み、形状加工工程はステップＳ１１４の工程を含み、成膜工程はステップＳ１１５の工程を含み、エッチング工程はステップＳ１１６の工程を含み、レジストパターンを除去し、有機膜をエッチングする工程はステップＳ１１７の工程を含み、薄膜をエッチングする工程はステップＳ１１８の工程を含む。なお、図２１におけるエッチング工程は、本発明における酸化膜エッチング工程に相当する。
また、本実施の形態では、第１の実施の形態と相違し、図２１に示すように、ステップＳ１１４とステップＳ１１５の工程は、同一チャンバ（処理容器）内で連続処理されてもよいが、同一チャンバ（処理容器）内連続処理されなくてもよい。同一チャンバ（処理容器）内で連続処理されなくてもよいのは、後述するように、アルミニウム酸化膜を成膜する際にチャンバ内にプラズマを発生させる必要がないため、レジスト膜がプラズマによりアッシングされて形状が変化することがないことによる。
ステップＳ１１１は、半導体基板上に薄膜を形成する工程であり、第１の実施の形態に係るステップＳ１１と同様である。図２２Ａ（ａ）は、ステップＳ１１１の工程が行われた後の微細パターンの構造を示す断面図である。
ステップＳ１１１では、図２２Ａ（ａ）に示すように、半導体基板２０１上に、下から順に薄膜２０２、有機膜２０３を形成する。半導体基板２０１、薄膜２０２、有機膜２０３は、第１の実施の形態における半導体基板１０１、薄膜１０２、有機膜１０３と同様である。
なお、本実施の形態に係る薄膜及び有機膜は、それぞれ本発明における被エッチング膜、反射防止膜に相当する。
薄膜２０２の材質は、特に限定されるものではなく、例えば窒化シリコン、酸化シリコン、酸窒化シリコン、アモルファスシリコン、又はポリシリコンを含む膜を用いることができる。
ステップＳ１１２は、フォトレジスト膜２０４を成膜する工程であり、第１の実施の形態におけるステップＳ１２と同様である。図２２Ａ（ｂ）は、ステップＳ１１２が行われた後の微細パターン構造を示す断面図である。フォトレジスト膜２０４は、第１の実施の形態におけるフォトレジスト膜１０４と同様である。
次に、ステップＳ１１３を含むパターン加工工程を行う。ステップＳ１１３は、成膜されたフォトレジスト膜２０４を露光、現像してフォトレジスト膜２０４よりなるレジストパターン２０４ａ（ライン部）を形成する工程であり、第１の実施の形態におけるステップＳ１３と同様である。図２２Ａ（ｃ）は、ステップＳ１１３の工程が行われた後の微細パターン構造を示す断面図である。図２２Ａ（ｃ）に示すように、ライン部のライン幅ＬＬ４及びスペース幅ＳＳ４を有し、フォトレジスト膜２０４よりなるレジストパターン２０４ａが形成される。
なお、本実施の形態において、ライン幅ＬＬ４を有し、レジストパターンを構成する一つ一つのラインをライン部と定義する。従って、本実施の形態に係るパターン加工工程は、フォトリソグラフィ技術を用いて、レジスト膜を、所定のピッチで配列するライン部を含むレジストパターンに加工する工程である。
次に、ステップＳ１１４を含む形状加工工程を行う。ステップＳ１１４は、フォトレジスト膜２０４よりなるレジストパターン２０４ａをスリミング処理し、フォトレジスト膜２０４よりなるレジストパターン２０４ｂ（ライン部）を形成する工程であり、第１の実施の形態におけるステップＳ１４と同様である。図２２Ａ（ｄ）は、ステップＳ１１４の工程が行われた後の微細パターンの構造を示す断面図である。
本実施の形態では、第１の実施の形態と同様に、ステップＳ１１４を、その後連続して行われるステップＳ１１５の成膜工程を行うための成膜装置の処理容器内で行ってもよい。また、ステップＳ１１５の成膜工程を行うための成膜装置の処理容器と異なる処理容器内で行ってもよい。また、スリミング処理の方法は、第１の実施の形態と同様に行うことができ、スリミング処理されてできるレジストパターン２０４ｂのライン幅ＬＬ１及びスペース幅ＳＳ１は、ＬＬ１＜ＬＬ４、ＳＳ１＞ＳＳ４となる。
次に、ステップＳ１１５を含む成膜工程を行う。ステップＳ１１５は、スリミング処理されたレジストパターン２０４ｂ及び有機膜２０３上に、Ａｌ２Ｏ３膜２０５を成膜する成膜工程である。また、図２２Ｂ（ｅ）は、ステップＳ１１５の工程が行われた後の微細パターンの構造を示す断面図である。
なお、Ａｌ２Ｏ３膜（酸化アルミニウム膜）は、本発明におけるアルミニウム酸化膜に相当する。また、以下において、Ａｌ２Ｏ３膜の代わりに、ＡｌＯｘ膜を始めとし、アルミニウムと酸素を主成分として含む他の組成の膜であってもよい。あるいは、室温で成膜することができ、成膜時にレジストパターンにダメージを与えないような酸化膜であれば、アルミニウム以外の金属の酸化膜を用いてもよい。
Ａｌ２Ｏ３膜２０５の成膜工程は、高温に弱いフォトレジスト膜２０４がレジストパターン２０４ｂとして残った状態で行うため、低温で成膜することが好ましい。成膜方法として、低温で成膜できるのであれば、特に限定されるものではなく、本実施の形態でも、低温ＭＬＤによって行うことができる。その結果、図２２Ｂ（ｅ）に示されるように、レジストパターン２０４ｂが形成されている場所及び形成されていない場所を含め、基板全面にＡｌ２Ｏ３膜２０５が成膜され、レジストパターン２０４ｂの側面にもレジストパターン２０４ｂの側面を被覆するようにＡｌ２Ｏ３膜２０５が成膜される。このときのＡｌ２Ｏ３膜２０５の厚さをＤとすると、レジストパターン２０４ｂの側面を被覆するＡｌ２Ｏ３膜２０５の幅もＤとなり、Ｄを例えば３０ｎｍとすることができる。
ここで、低温ＭＬＤによるＡｌ２Ｏ３膜の成膜工程について説明する。
低温ＭＬＤにおいては、アルミニウムを含む原料ガスを処理容器内に供給し、アルミニウム原料を基板上に吸着させる工程と、オゾンガスを含むガスを処理容器内に供給し、アルミニウム原料を酸化させる工程とを交互に繰り返す。
具体的には、アルミニウムを含む原料ガスを基板上に吸着させる工程においては、アルミニウムを含む原料ガスとして、例えばトリメチルアルミニウム（以下、ＴＭＡという）をアルミニウム原料ガスの供給ノズルを介して処理容器内に所定の時間（図２５で後述するＴ３´）供給する。これにより、基板上にＴＭＡを吸着させる。
次に、オゾンガスを含むガスを処理容器内に供給し、アルミニウム材料を酸化させる工程においては、オゾンガスをガス供給ノズルを介して処理容器内に所定の時間（図２５で後述するＴ４´）供給する。これにより、基板上に吸着されたＴＭＡが酸化され、Ａｌ２Ｏ３膜２０５が形成される。
また、第１の実施の形態と同様に、上述したアルミニウムを含む原料ガスを基板上に吸着させる工程と、酸化性の高いガスを処理容器内に供給し、アルミニウム材料を酸化させる工程とを切り替える際に、各々の工程の間に、直前の工程における残留ガスを除去するために、処理容器内を真空排気しつつ例えばＮ２ガス等の不活性ガスよりなるパージガスを処理容器内に供給する工程を所定の時間（図２５で後述するＴ５）行うことができる。
本実施の形態においては、Ａｌ２Ｏ３膜２０５を成膜するためのＡｌソースガスとして有機アルミニウム化合物を含むソースガスを用いる。有機アルミニウム化合物を含むＡｌソースガスの例は、例えば、トリアルキルアルミニウムである。トリアルキルアルミニウムの具体的な例は、例えば、ＴＭＡ（トリメチルアルミニウム）、ＴＥＡＬ（トリエチルアルミニウム）、ＴＩＢＡ（トリイソブチルアルミニウム）、ＤＥＡＣ（ジエチルアルミニウムクロライド）、ＥＡＳＣ（エチルアルミニウムセスキクロライド）、ＥＡＤＣ（エチルアルミニウムジクロライド）、ＴＮＯＡ（トリ-n-オクチルアルミニウム）である。
一方、酸化性の高いガスとしては、例えば、Ｏ３ガス（オゾンガス）、水蒸気酸化処理（ＷＶＧ；Water Vapor Generation）ガスを用いることができる。ＷＶＧガスとしては、供給するガス中にＨ２Ｏガス（水蒸気）が含まれていればよく、Ｈ２Ｏガス（水蒸気）を含むガス、Ｈ２ガス（水素ガス）とＯ２ガス（酸素ガス）とを予め高温で混合して発生した水蒸気を含むガス、あるいはＨ２ガス（水素ガス）又はＯ２ガス（酸素ガス）を水中バブリングすることにより水蒸気で飽和させたガス、等を用いることができる。
次に、ステップＳ１１６の工程を含むエッチング工程を行う。ステップＳ１１６は、Ａｌ２Ｏ３膜２０５がレジストパターン２０４ｂの側壁部２０５ａとしてのみ残るようにエッチング（エッチバック）するエッチング工程であり、第１の実施の形態におけるステップＳ１６と同様である。図２２Ｂ（ｆ）は、ステップＳ１１６の工程が行われた後の微細パターンの構造を示す断面図である。レジストパターン２０４ｂ及び側壁部２０５ａよりなる第３のパターン２０６が形成される。第３のパターン２０６のライン幅をＬＬ３、スペース幅をＳＳ３とすると、ＬＬ３＝ＬＬ１＋Ｄ×２、ＳＳ３＝ＬＬ１＋ＳＳ１―ＬＬ３である。
また、エッチング工程を行うことにより、酸化膜は、形状を加工されたレジストパターンのライン部の側面に側壁として残存するように、エッチングされる。従って、エッチング工程は、酸化膜が、形状を加工されたレジストパターンのライン部の側面に側壁として残存するように、酸化膜をエッチングする工程である。
ステップＳ１１７は、レジストパターン２０４ｂを除去して側壁部２０５ａを形成する工程と、更に形成された側壁部２０５ａをマスクとして有機膜２０３をエッチングする工程である。すなわち、ステップＳ１１７は、アルミニウム酸化膜がレジストパターン（第１のレジストパターン（ライン部））の側面に側壁として残存するように、アルミニウム酸化膜をエッチングする酸化膜エッチング工程であり、第１の実施の形態におけるステップＳ１７と同様である。また、図２２Ｂ（ｇ）は、ステップＳ１１７が行われた後の微細パターンの構造を示す断面図である。ライン幅がＤ、スペース幅がＬＬ１及びＳＳ３が交互に現れるようなパターンである第２のパターン２０７が形成される。また、第１の実施の形態と同様に、スペース幅はＬＬ１及びＳＳ３に等しいＳＳ２とし、Ｄに等しいライン幅をあらためてＬＬ２とすることができる。
なお、第２のパターン２０７は、側壁部２０５ａ及び有機膜（反射防止膜）２０３よりなり、本発明におけるマスクパターンに相当する。
その後、第２のパターン２０７をマスクとし、薄膜２０２をエッチングするのは、第１の実施の形態と同様である。すなわち、ステップＳ１１８を行う。ステップＳ１１８では、第２のパターン（マスクパターン）２０７を用いて薄膜（被エッチング膜）２０２を加工して、図２２Ｂ（ｈ）に示すように、薄膜（被エッチング膜）２０２よりなるパターン２０２ａを形成する。パターン２０２ａの上部には、有機膜（反射防止膜）２０３が残っていてもよい。薄膜２０２のエッチングは、ＣＦ系ガス、ＣＨＦ系ガス、ＣＨ系ガス、又は酸素ガス等を含むガスを用いて行うことができる。
なお、有機膜（反射防止膜）２０３を形成する工程（ステップＳ１１１の一部）から、側壁部２０５ａ及び有機膜（反射防止膜）２０３よりなるマスクパターンを形成する工程（ステップＳ１１７）までを、本発明におけるマスクパターンの形成方法と定義する。また、そのマスクパターンの形成方法を含み、薄膜（被エッチング膜）２０２を形成する工程（ステップＳ１１１の一部）から薄膜（被エッチング膜）２０２よりなるパターン２０２ａを形成する工程（ステップＳ１１８）までを、本発明における微細パターンの形成方法と定義する。
次に、図３、図４、図２３及び図２４を参照し、本実施の形態に係る微細パターンの形成方法に使用される成膜装置について説明する。
図２３は、本実施の形態に係る微細パターンの形成方法に使用される成膜装置の構成を模式的に示す縦断面図である。図２４は、本実施の形態に係る微細パターンの形成方法に使用される成膜装置の構成を模式的に示す横断面図である。なお、図２４においては、加熱装置を省略している。
本実施の形態に係る成膜工程を図３及び図４に示す成膜装置８０を用いて行う場合は、第１の実施の形態で説明したのと同様に、形状加工工程であるスリミング処理と、成膜工程である成膜処理とを同じ成膜装置の中で連続処理することができる。
一方、本実施の形態では、成膜工程をスリミング処理を行う処理容器と異なる処理容器を有する成膜装置で行ってもよい。このような成膜装置の例を図２３及び図２４に示す。
図２３及び図２４に示す成膜装置８０ｂは、図３及び図４に示す成膜装置８０において、プラズマ生成機構３０及びそれに関連する部分を除いたものである。天井板２、マニホールド３、シール部材４、ウェハボート５、支柱６、保温筒７、テーブル８、蓋部９、回転軸１０、磁性流体シール１１、シール部材１２、アーム１３、パージガス供給機構１６、排気口３７、排気口カバー部材３８、ガス出口３９、加熱装置４０、コントローラ５０、インターフェース５１、記憶部５２については、成膜装置８０の各構成部材と同様である。
一方、成膜装置８０ｂには、成膜装置８０の酸素含有ガス供給機構１４に代え、オゾンガス供給機構１４ｂが設けられる。オゾンガス供給機構１４ｂは、オゾンガス供給源１７ｂと、オゾンガス供給源１７ｂからオゾンガスを導くオゾンガス配管１８ｅと、このオゾンガス配管１８ｅに接続され、マニホールド３の側壁を内側へ貫通して上方向へ屈曲されて垂直に延びる石英管よりなるオゾンガス分散ノズル１９ｂを有している。オゾンガス分散ノズル１９ｂの垂直部分には、複数のガス吐出孔１９ｃが所定の間隔を隔てて形成されており、各ガス吐出孔１９ｃから水平方向に処理容器１ｂに向けて略均一にオゾンガスを吐出することができるようになっている。
また、成膜装置８０ｂには、成膜装置８０のＳｉソースガス供給機構１５に代え、Ａｌソースガス供給機構１５ｂが設けられる。Ａｌソースガス供給機構１５ｂは、Ａｌソースガス供給源２０ｂと、このＡｌソースガス供給源２０ｂからＡｌソースガスを導くＡｌソースガス配管２１ｃと、このＡｌソースガス配管２１ｃに接続され、マニホールド３の側壁を内側へと貫通して上方向へ屈曲されて垂直に延びる石英管よりなるＡｌソースガス分散ノズル２２ｂと、を有している。Ａｌソースガス分散ノズル２２ｂには、その長さ方向に沿って複数のガス吐出口２２ｃが所定の間隔を隔てて形成されており、各ガス吐出孔２２ｃから水平方向に処理容器１ｂ内に略均一に有機アルミニウム化合物を含むＡｌソースガスを吐出することができるようになっている。なお、図２４に示すように、Ａｌソースガス分散ノズル２２ｂは２本設けられてもよく、１本のみ設けられてもよい。
なお、オゾンガス供給機構１４ｂは、本発明における酸素ラジカル供給手段に相当し、Ａｌソースガス供給機構１５ｂは、本発明におけるソースガス供給手段に相当する。
オゾンガス配管１８ｅ、Ａｌソースガス配管２１ｃ、パージガス配管２４には、それぞれ開閉弁１８ｆ、２１ｄ、２４ａ、及びマスフローコントローラのような流量制御器１８ｇ、２１ｅ、２４ｂが設けられており、オゾンガス、Ａｌソースガスおよびパージガスをそれぞれ流量制御しつつ供給することができるようになっている。
また、成膜装置８０ｂには、成膜装置８０で酸素含有ガスのプラズマを形成するプラズマ生成機構３０に相当する部材は設けられていない。従って、処理容器１ｂは、成膜装置８０の処理容器１のように、側壁の一部が凹部状に外側へ窪ませた状態とならなくてもよい。また、オゾンガスノズル１９ｂも、処理容器１ｂ内を上方向に延びている途中で処理容器１ｂの半径方向外方へ屈曲されなくてもよい。
また、加熱装置４０は、本実施の形態に係るアルミニウム酸化膜を成膜する際には、用いられないため、省略することができる。
次に、図２５を参照し、本実施の形態に係る微細パターンの形成方法の形状加工工程及び成膜工程における処理について説明する。
図２５は本実施の形態における微細パターンの形成方法を説明するための図であり、形状加工工程及び成膜工程におけるガスの供給のタイミングを示すタイミングチャートである。
図２５に示すように、本実施の形態に係る微細パターンの形成方法の形状加工工程及び成膜工程におけるガスの供給のタイミングは、Ｓｉソースガスに代え、Ａｌソースガスを用い、酸素含有ガスに代えてオゾンガスを用いる点、成膜工程においてプラズマを用いない点を除き、第１の実施の形態と同様である。
工程Ｓ１及びＳ２については、第１の実施の形態と同様である。ただし、成膜工程を図２３及び図２４に示すプラズマ生成機構を有しない成膜装置を用いて行う場合には、工程Ｓ１をプラズマ生成機構を有する別の処理容器内で行い、工程Ｓ２において、ウェハを成膜装置に搬入し、パージガスを供給する。
その後、有機アルミニウム化合物を含むＡｌソースガスを処理容器１ｂ内に流してＡｌソースを吸着させる工程Ｓ３´と、オゾンガスを処理容器１ｂに供給してＡｌソースガスを酸化させる工程Ｓ４´とを交互に繰返す。
具体的には、本実施の形態においては、工程Ｓ３´において、Ａｌソースガス供給機構１５ｂのＡｌソースガス供給源２０ｂからＡｌソースガスとして例えばＴＭＡをＡｌソースガス配管２１ｃ及びＡｌソースガス分散ノズル２２ｂを介してガス吐出孔２２ｃから処理容器１ｂ内にＴ３´の時間供給する。これにより、半導体ウェハにＡｌソースガスを吸着させる。このときの時間Ｔ３´は１〜６００ｓｅｃが例示される。また、Ａｌソースガスの流量は、１０〜５００ｍＬ／ｍｉｎ（ｓｃｃｍ）が例示される。また、この際の処理容器１ｂ内の圧力は１３．３〜６６５Ｐａが例示される。
工程Ｓ４´のオゾンガスを供給する工程においては、オゾンガス供給機構１４ｂのオゾンガス供給源１７ｂからオゾンガスをオゾンガス配管１８ｅ及びオゾンガス分散ノズル１９ｂを介してガス吐出孔１９ｃから吐出させる。これにより、半導体ウェハＷに吸着されたＡｌソースが酸化されたＡｌ２Ｏ３が形成される。この処理の時間Ｔ４´は１〜６００ｓｅｃの範囲が例示される。また、オゾンガスの流量は、１００〜２００００ｍＬ／ｍｉｎ（ｓｃｃｍ）が例示される。また、この際の処理容器１ｂ内の圧力は、１３．３〜６６５Ｐａが例示される。また、オゾンガスに代え、前述した水蒸気酸化処理ガスを用いることができる。
また、工程Ｓ３´と工程Ｓ４´との間に行われる工程Ｓ５は、第１の実施の形態と同様である。
本実施の形態における成膜工程を行うと、Ａｌソースとして有機アルミニウム化合物を含むソースガスを用い、酸化処理において反応が温度を上昇させずに進行するオゾンガス又は水蒸気酸化処理ガスを用い、これらを交互に供給するので、良好な膜質のＡｌ２Ｏ３膜を１００℃以下、又は室温といった従来では考えられない低温で成膜することができる。
本実施の形態において、形状加工工程と、成膜工程とを同じ成膜装置の処理容器内で行う場合には、第１の実施の形態において図７及び図８を用いて説明した工程を削減する作用効果を有する。
（成膜処理を行う際のレジストパターンの形状制御効果）
次に、図２６及び表１を参照し、本実施の形態において、形状加工工程で加工したレジストパターンの形状が、成膜工程の前後で変化せず、レジストパターンの形状を精密に制御できる効果について説明する。以下では、成膜工程後のレジストパターンの幅寸法等を測定して評価を行ったので、その評価結果について説明する。図２６は、実施例２及び比較例２でアルミニウム酸化膜を成膜した後のレジストパターンを撮影した写真及び写真を説明する図である。
実施例２として、形状加工工程を行った後のレジストパターン上に、Ａｌソースガスとオゾンガスを交互に供給し、アルミニウム酸化膜を成膜する成膜工程を行った。また、比較例２として、形状加工工程を行った後のレジストパターン上に、Ｓｉソースガスと酸素含有ガスプラズマを交互に供給し、シリコン酸化膜を成膜する成膜工程を行った。実施例２及び比較例２における成膜工程の成膜条件を以下に示す。
（実施例２）
（１）原料ガス供給条件
原料ガス：ＴＭＡ
基板温度：加熱なし
成膜装置内圧力：３９．９Ｐａ
ガス流量：１００ｓｃｃｍ
供給時間：５ｓｅｃ
（２）酸化ガス供給条件
酸化ガス：オゾンガス＋酸素ガス
基板温度：加熱なし
成膜装置内圧力：１３３Ｐａ
オゾンガス流量：２００ｇ／ｍ３
酸素ガス流量：１０．０ｓｌｍ
供給時間：１５ｓｅｃ
（３）繰返し条件
合計サイクル：２１０サイクル
（比較例２）
（１）原料ガス供給条件
原料ガス：ＤＩＰＡＳ（ＬＴＯ５２０）
基板温度：加熱なし
成膜装置内圧力：２６．７〜２２７Ｐａ
ガス流量：５０〜１０００ｓｃｃｍ
供給時間：１〜１０ｓｅｃ
（２）酸化ガス供給条件
酸化ガス：酸素ガス
基板温度：加熱なし
成膜装置内圧力：６６．７〜２２７Ｐａ
ガス流量：５〜３０ｓｌｍ
供給時間：５〜３０ｓｅｃ
高周波電源周波数：１３．５６ＭＨｚ
高周波電源パワー：５０〜５００Ｗ
（３）繰返し条件
合計サイクル：１４０〜１５０サイクル
図２６に、実施例２及び比較例２で酸化膜を成膜した後のレジストパターンをＳＥＭを用いて撮影した写真を示す。図２６（ａ）及び図２６（ｂ）は、それぞれアルミニウム酸化膜を成膜した後（実施例２）、及びシリコン酸化膜を成膜した後（比較例２）のレジストパターンの断面を撮影した写真（左側）と、写真を模式的に説明する図（右側）とを示す図である。図２６（ａ）及び図２６（ｂ）に示すように、酸化膜の膜厚をＤとし、レジストパターンの高さ寸法をＨとし、先端におけるレジストパターンの幅寸法をＴとし、根元から先端までの半分の高さの位置におけるレジストパターンの幅寸法をＭとし、根元におけるレジストパターンの幅寸法をＢとする。
次に、実施例２、及び比較例２を行って得られたレジストパターンにおけるＨ、Ｔ、Ｍ、Ｂ及び先端と根元との間の幅寸法の比率Ｔ／Ｂについて、具体的な寸法値を表２に示す。なお、表２に示すように、実施例２及び比較例２において、それぞれＤは３０ｎｍであった。
表２に示すように、アルミニウム酸化膜を成膜した場合には、シリコン酸化膜を成膜した場合よりも、レジストパターンの高さ寸法Ｈ、先端、半分の高さ、根元の各位置における幅寸法Ｔ、Ｍ、Ｂの値が大きい。すなわち、アルミニウム酸化膜を成膜する前後におけるレジストパターンの寸法の減少量は、シリコン酸化膜を成膜する前後におけるレジストパターンの寸法の減少量よりも少ない。
また、表２に示すように、アルミニウム酸化膜を成膜した場合には、シリコン酸化膜を成膜した場合よりも、レジストパターンの先端と根元との間の幅寸法の比率Ｔ／Ｂは増大して１に近い値となる。すなわち、アルミニウム酸化膜を成膜した場合には、シリコン酸化膜を成膜した場合に対し、先端と根元との間の幅寸法の差を少なくすることができる。
（成膜処理を行う際にレジストパターンが受ける損傷減少効果）
次に、図２７及び表３を参照し、本実施の形態において、形状加工工程で加工したレジストパターンが、成膜工程で受けるダメージ（損傷）を減少する効果について説明する。以下では、実施例３、４を実施し、フォトレジスト膜を成膜した後、フォトレジスト膜の形状を加工せずに、酸化膜を成膜した後のフォトレジスト膜の膜厚を測定し、比較例３と比較して評価を行ったので、その評価結果について説明する。図２７は、実施例３、４及び比較例３における、レジストのアッシング量を測定するための膜の構造を模式的に示す断面図である。
実施例３として、図２７（ａ）に示すように、半導体基板２０１上に、約３００ｎｍの厚さのフォトレジスト膜２０４を形成し、フォトレジスト膜２０４の膜厚を測定し、ＨＰ１とした。次に、フォトレジスト膜２０４の上に、Ａｌソースガスとオゾンガスを交互に供給し、Ａｌ２Ｏ３膜２０５を成膜する成膜工程を行った。このとき、Ａｌソースガスとオゾンガスとを交互に供給する供給サイクルを変え、Ａｌ２Ｏ３膜２０５の膜厚ＨＡを５、１０、１５、２０ｎｍと変えた。次に、フッ酸（ＨＦ）洗浄を行ってＡｌ２Ｏ３膜２０５を除去し、表面に露出したフォトレジスト膜２０４の膜厚を測定し、ＨＰ２とした。レジスト膜厚目減り量から求めたアッシング量を、ＨＰ１とＨＰ２との差ＨＰ１−ＨＰ２とした。実施例３の（１）原料ガス供給条件、（２）酸化ガス供給条件は、実施例２と同様とし、（３）繰返し条件は、３５〜１４０サイクルとした。
また、実施例４として、実施例３におけるオゾンガスに代えて水蒸気酸化処理ガスを用いた場合について、実施した。また、実施例４においては、Ａｌ２Ｏ３膜２０５の膜厚ＨＡが１０ｎｍの一例についてのみ行った。
また、比較例３として、図２７（ｂ）に示すように、半導体基板１０１上に、約３００ｎｍの厚さのフォトレジスト膜１０４を形成し、フォトレジスト膜１０４の膜厚を測定し、ＨＰ１とした。次に、フォトレジスト膜１０４の上に、Ｓｉソースガスと酸素含有ガスを交互に供給し、ＳｉＯ２膜１０５を成膜する成膜工程を行った。このとき、ＳｉＯ２膜１０５の膜厚をＨＳとした。次に、フッ酸（ＨＦ）洗浄を行ってＳｉＯ２膜１０５を除去し、表面に露出したフォトレジスト膜１０４の膜厚を測定し、ＨＰ２とした。実施例３と同様に、レジスト膜厚目減り量から求めたアッシング量を、ＨＰ１とＨＰ２との差ＨＰ１−ＨＰ２とした。比較例３の（１）原料ガス供給条件、（２）酸化ガス供給条件は、比較例２と同様とし、（３）繰返し条件は、〜２３サイクルとした。
次に、実施例３におけるＡｌ２Ｏ３膜の各膜厚の例、実施例４、及び比較例３を行って得られたアッシング量ＨＰ１−ＨＰ２について、具体的な寸法値を表３に示す。
表３に示すように、アルミニウム酸化膜を成膜した場合には、オゾンガス、水蒸気酸化処理ガスのいずれを用いた場合にも、アッシング量ＨＰ１−ＨＰ２は、シリコン酸化膜を成膜した場合に比べて小さい。また、オゾンガスを用いる場合には、アルミニウム酸化膜の膜厚ＨＡに関わらず、アッシング量ＨＰ１−ＨＰ２が略等しい。すなわち、アルミニウム酸化膜の成膜時間、成膜厚さの増大に伴って、アッシング量は増大しない。従って、アルミニウム酸化膜の成膜自体によっては、レジストはアッシングされない。これは、アルミニウム酸化膜を成膜する際に、酸素プラズマが発生しないためであると考えられる。
以上、本実施の形態では、酸化シリコンを成膜する第１の実施の形態よりも、形状加工工程で加工したレジストパターンの形状が、成膜工程の前後で変化しないため、レジストパターンの形状を精密に制御することができるという効果を奏する。
なお、本実施の形態では、例えば図２３及び図２４を用いて説明したように、形状加工工程を成膜工程を行う成膜装置と異なる処理容器内で行う場合にも、レジストパターンの形状を精密に制御することができる。
（第６の実施の形態）
次に、図２８乃至図２９Ｃを参照し、本発明の第６の実施の形態に係る微細パターンの形成方法について説明する。
図２８は、本実施の形態に係る微細パターンの形成方法の各工程の手順を説明するためのフローチャートである。図２９Ａ乃至図２９Ｃは、本実施の形態に係る微細パターンの形成方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図である。また、図２８のステップＳ１２１乃至ステップＳ１３０の各々の工程が行われた後の微細パターンの構造は、図２９Ａ（ａ）乃至図２９Ｃ（ｊ）の各々の断面図で示される構造に対応する。
本実施の形態に係る微細パターンの形成方法は、シリコン酸化膜に代えアルミニウム酸化膜を成膜する点において、第３の実施の形態と相違する。
本実施の形態に係る微細パターンの形成方法も、第３の実施の形態と同様に、図２８に示すように、半導体基板上に薄膜及び反射防止膜を形成する工程と、薄膜及び反射防止膜上にレジスト膜を形成する工程と、フォトリソグラフィ技術を用いて、第１のピッチで配列するレジストパターン（第１のレジストパターン（ライン部））に加工するパターン加工工程（第１のパターン加工工程）と、レジストパターン（第１のレジストパターン）の形状を加工する形状加工工程（第１の形状加工工程）と、ソースガスと酸素含有ガスを供給し、形状加工工程（第１の形状加工工程）により形状を加工されたレジストパターン（第１のレジストパターン）及び薄膜上に、常温でアルミニウム酸化膜を成膜する成膜工程とを行う。そしてその後、アルミニウム酸化膜上に、反射防止膜を形成する工程と、レジスト膜（第２のレジスト膜）を形成する工程と、フォトリソグラフィ技術を用いて、レジスト膜（第２のレジスト膜）を、第１のピッチと略等しい第２のピッチで配列し、かつ、第１のピッチの略半分ずらしてレジストパターン（第１のレジストパターン）と交互に配列するレジストパターン（第２のレジストパターン）に加工するパターン加工工程（第２のパターン加工工程）と、レジストパターン（第２のレジストパターン）の形状を加工する形状加工工程（第２の形状加工工程）とを行う。そしてその後、更に、エッチング工程を行う。また、薄膜を形成する工程はステップＳ１２１の工程を含み、レジスト膜を形成する工程は１回目のステップＳ１２２の工程と２回目のステップＳ１２７の工程とを含み、パターン加工工程は１回目のステップＳ１２３の工程と２回目のステップＳ１２８の工程とを含み、形状加工工程は１回目のステップＳ１２４の工程と２回目のステップＳ１２９の工程とを含み、成膜工程はステップＳ１２５の工程を含み、エッチング工程はステップＳ１３０の工程を含む。
ステップＳ１２１は、第３の実施の形態におけるステップＳ２１と同様の工程であり、図２９Ａ（ａ）に示すように、半導体基板２５１上に、薄膜２５２を形成する。薄膜２５２は後に微細パターンに加工される膜であり、ＳｉＮやＳｉＯ２の絶縁膜であっても良く、導電性ポリシリコンのような導電膜であっても良く、薄膜２５２をＳｉＮとしてもよいのは、第３の実施の形態と同様である。すなわち、薄膜２５２の材質は、特に限定されるものではなく、例えば窒化シリコン、酸化シリコン、酸窒化シリコン、アモルファスシリコン、又はポリシリコンを含む膜を用いることができる。また、半導体基板２５１が、導電膜、層間絶縁膜が形成された構造体を含んでもよく、薄膜２５２上に反射防止材料を塗布し、反射防止膜（ＢＡＲＣ）２５３を形成するのも、第３の実施の形態と同様である。
また、本実施の形態に係る薄膜は、本発明における被エッチング膜に相当する。
ステップＳ１２２は、第３の実施の形態におけるステップＳ２２と同様の工程であり、図２９Ａ（ｂ）に示すように、反射防止膜２５３上にフォトレジストを塗布し、フォトレジスト膜２５４を形成する。
ステップＳ１２３は、第３の実施の形態におけるステップＳ２３と同様の工程であり、図２９Ａ（ｃ）に示すように、フォトリソグラフィ技術を用いて、フォトレジスト膜２５４を露光、現像し、所定のピッチｐ１を有するレジストパターン２５４ａを形成する。
なお、本実施の形態に係るレジストパターン２５４ａ及びパターン加工工程（ステップＳ１２３）は、それぞれ本発明における第１のレジストパターン及び第１のパターン加工工程に相当する。また、本実施の形態に係るピッチｐ１は、本発明における第１のピッチに相当する。従って、ステップＳ１２３のパターン加工工程（第１のパターン加工工程）は、フォトリソグラフィ技術を用いて、レジスト膜を、第１のピッチで配列する第１のレジストパターンに加工する工程である。
ステップＳ１２４は、第３の実施の形態におけるステップＳ２４と同様の工程であり、図２９Ａ（ｄ）に示すように、フォトレジスト膜２５４よりなるレジストパターン２５４ａをスリミング処理し、フォトレジスト膜２５４よりなるレジストパターン２５４ｂを形成する工程である（第１回スリミング処理）。スリミング処理の方法は、特に限定されるものではなく、酸素ラジカル、又はオゾンガスを含む雰囲気中で行うことができ、温度は室温〜１００℃である。
なお、本実施の形態に係る形状加工工程（ステップＳ１２４）は、本発明における第１の形状加工工程に相当する。
また、ステップＳ１２４は、その後連続して行われるステップＳ１２５の成膜工程を行うための成膜装置の処理容器内で行われてもよく、ステップＳ１２５の成膜工程を行うための成膜装置とは別の処理容器内で行われてもよい。
ステップＳ１２５は、第３の実施の形態におけるステップＳ２５と同様の工程であり、図２９Ｂ（ｅ）に示すように、スリミング処理されたレジストパターン２５４ｂ及び反射防止膜２５３上に、薄膜２５２、反射防止膜２５３、及びレジストパターン２５４ｂとは異なるＡｌ２Ｏ３膜２５５を形成する工程である。
ステップＳ１２５の工程において、Ａｌ２Ｏ３膜２５５は、後に行われる２回目のフォトリソグラフィ工程から、レジストパターン２５４ｂを保護するために形成される。具体的には、第５の実施の形態で説明したのと同様に、有機アルミニウム化合物を含むソースガスとオゾンガス（又は水蒸気酸化処理ガス）とを交互に供給しながら、スリミング処理されたレジストパターン２５４ｂ及び反射防止膜２５３上に、Ａｌ２Ｏ３膜２５５を形成する。
なお、ステップＳ１２５の成膜工程における成膜処理を、ハードニング処理ともいうことは、第３の実施の形態と同様である。また、Ａｌ２Ｏ３膜は、本発明におけるアルミニウム酸化膜に相当すること、また、Ａｌ２Ｏ３膜の代わりに、ＡｌＯｘ膜を始めとし、アルミニウムと酸素を主成分として含む他の組成の膜であってもよいことは、第５の実施の形態と同様である。また、室温で成膜することができ、成膜時にレジストパターンにダメージを与えないような酸化膜であれば、アルミニウム以外の金属の酸化膜を用いてもよいことも、第５の実施の形態と同様である。
ステップＳ１２６は、第３の実施の形態におけるステップＳ２６と同様の工程であり、図２９Ｂ（ｆ）に示すように、Ａｌ２Ｏ３膜２５５上に反射防止材料を塗布し、反射防止膜（ＢＡＲＣ）２５６を形成する。ただし、ステップＳ１２５の後、ステップＳ１２６における２回目の反射防止膜２５６の形成を省略し、ステップＳ１２７を行ってもよい。
なお、ステップＳ１２６を省略した場合、ステップＳ１２１で形成した反射防止膜２５３が２回目のパターン加工工程であるステップＳ１２８における露光の際に、反射防止膜として機能する。
ステップＳ１２７は、第３の実施の形態におけるステップＳ２７と同様の工程であり、図２９Ｂ（ｇ）に示すように、Ａｌ２Ｏ３膜２５５上にフォトレジストを塗布し、フォトレジスト膜２５７を形成する
なお、本実施の形態に係るフォトレジスト膜２５７は、本発明における第２のレジスト膜に相当する。
ステップＳ１２８は、第３の実施の形態におけるステップＳ２８と同様の工程であり、図２９Ｂ（ｈ）に示すように、成膜されたフォトレジスト膜２５７を露光、現像して所定のピッチｐ２を有するフォトレジスト膜２５７よりなるレジストパターン２５７ａを形成する工程である。このときレジストパターン２５７ａのピッチは、所定のピッチｐ２である。また、本実施の形態では、レジストパターン２５７ａは、１回目のフォトリソグラフィでスリミング処理されたレジストパターン２５４ａと同じライン・アンド・スペースパターンである。さらに、レジストパターン２５７ａは、スリミング処理されたレジストパターン２５４ｂ間に配置され、レジストパターン２５４ｂとレジストパターン２５７ａとが交互に配置されるように加工する。
なお、本実施の形態に係るレジストパターン２５７ａ及びパターン加工工程（ステップＳ１２８）は、それぞれ本発明における第２のレジストパターン及び第２のパターン加工工程に相当する。また、本実施の形態に係るピッチｐ２は、本発明における第２のピッチに相当し、ピッチｐ１（第１のピッチ）に略等しい。従って、ステップＳ１２８のパターン加工工程（第２のパターン加工工程）は、フォトリソグラフィ技術を用いて、第２のレジスト膜を、第１のピッチと略等しい第２のピッチで配列し、かつ、第１のピッチの略半分ずらして第１のレジストパターンと交互に配列する第２のレジストパターンに加工する工程である。
ステップＳ１２９は、第３の実施の形態におけるステップＳ２９と同様の工程であり、図２９Ｃ（ｉ）に示すように、レジストパターン２５７ａを形成するフォトレジスト膜２５７をスリミング処理し、フォトレジスト膜２５７よりなるレジストパターン２５７ｂを形成する工程である（第２回スリミング処理）。ここでも、スリミング処理の方法は、特に限定されるものではなく、酸素ラジカル、又はオゾンガスを含む雰囲気中で行うことができ、温度は室温〜１００℃である。
ステップＳ１２９は、ステップＳ１２５の成膜工程を行うための成膜装置の処理容器内で行われてもよく、ステップＳ１２５の成膜工程を行うための成膜装置とは別の処理容器内で行われてもよい。
第２回スリミング処理により、レジストパターン２５４ｂ及び２５７ｂからなるレジストパターンが形成される。このレジストパターンは、パターン２５４ｂと２５７ｂとが交互に配置されたパターンであるので、そのピッチｐ３は、ピッチｐ１、及びｐ２よりも狭いピッチ、本実施の形態では、ピッチｐ１及びｐ２のほぼ１／２のピッチとなる。このように、ピッチｐ１で配列するレジストパターン２５４ｂと、ピッチｐ１と略等しいピッチｐ２で配列する２５７ｂとを交互に配置することで、解像限界以下のピッチを有するレジストパターンを形成することができる。
なお、本実施の形態に係る形状加工工程（ステップＳ２９）は、本発明における第２の形状加工工程に相当する。
また、ステップＳ１２９は、アルミニウム酸化膜を成膜する成膜装置内で行ってもよく、あるいは、アルミニウム酸化膜を成膜する成膜装置と異なる装置内で行ってもよい。
ステップＳ１３０の工程は、第３の実施の形態におけるステップＳ３０の工程と同様であり、図２９Ｃ（ｊ）に示すように、レジストパターン２５４ｂ、及び２５７ｂをエッチングのマスクに用いて、反射防止膜２５６、２５３、Ａｌ２Ｏ３膜２５５、及び薄膜２５２をエッチングし、薄膜２５２を所望とする微細パターンに加工する。
始めに、形状が加工されたレジストパターン（第１のレジストパターン）２５４ｂ、及び形状が加工されたレジストパターン（第２のレジストパターン）２５７ｂをマスクとして、反射防止膜２５６、Ａｌ２Ｏ３膜２５５及び反射防止膜２５３をエッチングする。反射防止膜２５６を省略した場合には、Ａｌ２Ｏ３膜２５５及び反射防止膜２５３をエッチングすればよい。これにより、所定のピッチｐ１（第１のピッチ）の略半分のピッチで配列し、フォトレジスト膜（第１のレジスト膜）２５４及びフォトレジスト膜（第２のレジスト膜）２５７よりなるマスクパターンを形成する。
次に、そのマスクパターンを用いて薄膜（被エッチング膜）２５２をエッチングし、薄膜２５２よりなる薄膜パターン（被エッチング膜よりなる被エッチング膜パターン）を形成する。
ステップＳ１３０を行って加工された薄膜２５２のピッチｐ４は、レジストパターン２５４ｂ及び２５７ｂのピッチｐ３とほぼ同じとなるので、薄膜２５２からなる微細パターンのピッチｐ４は、解像限界以下にできる。このようにして、本実施の形態では、解像限界以下のピッチを有する微細パターンを形成することができる。
なお、反射防止膜２５３を形成する工程（ステップＳ１２１の一部）から、Ａｌ２Ｏ３膜２５５及び反射防止膜２５３をエッチングしてマスクパターンを形成する工程（ステップＳ１３０の一部）までを、本発明におけるマスクパターンの形成方法と定義する。また、そのマスクパターンの形成方法を含み、薄膜（被エッチング膜）２５２を形成する工程（ステップＳ１２１の一部）から薄膜（被エッチング膜）２５２をエッチングする工程（ステップＳ１３０）までを、本発明における微細パターンの形成方法と定義する。
本実施の形態でも、第５の実施の形態と同様に、ステップＳ１２５及びステップＳ１２アルミニウム酸化膜を成膜する際に、レジストはアッシングされない。従って、ステップＳ１２４において形状加工工程（第１回スリミング処理）を行ってスリミング処理されたレジストパターン２５４ｂの形状は、その後の工程において形状が変化することなく維持される。従って、レジストパターン２５４ｂと、ステップＳ１２９において形状加工工程（第２回スリミング処理）を行ってスリミング処理されたレジストパターン２５７ｂとの形状をそろえることができるため、ＬＬＥプロセスによって形成される微細パターンの形状をより精密に制御することができる。
（第７の実施の形態）
次に、図３０乃至図３３を参照し、本発明の第７の実施の形態に係る微細パターンの形成方法について説明する。
図３０は、本実施の形態に係る微細パターンの形成方法の各工程の手順を説明するためのフローチャートである。図３１Ａ乃至図３１Ｃは、本実施の形態に係る微細パターンの形成方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図である。また、図３０の、ステップＳ２１１乃至ステップＳ２１８及びステップＳ２１９の各々の工程が行われた後の微細パターンの構造は、図３１Ａ（ａ）乃至図３１Ｂ（ｈ）及び図３１Ｃ（ｉ）の各々の断面図で示される構造に対応する。
本実施の形態に係る微細パターンの形成方法は、酸化膜としてアルミニウム酸化膜を成膜した後、更にシリコン酸化膜とを成膜する点において、第５の実施の形態と相違する。
本実施の形態に係る微細パターンの形成方法は、図３０に示すように、半導体基板上に薄膜を形成する工程と、薄膜上にレジスト膜を形成する形成工程と、フォトリソグラフィ技術を用いて、レジスト膜を、第１のピッチで配列するレジストパターン（第１のレジストパターン（ライン部））に加工するパターン加工工程（第１のパターン加工工程）と、第１のレジストパターンの形状を加工する形状加工工程（第１の形状加工工程）と、ソースガスと酸素ラジカルを供給し、形状加工工程（第１の形状加工工程）により形状を加工されたレジストパターン（第１のレジストパターン）及び薄膜上に、常温でアルミニウム酸化膜を成膜する成膜工程と、成膜工程の後、有機シリコンを含むソースガスと酸素ラジカルを供給し、アルミニウム酸化膜上に、シリコン酸化膜を成膜するシリコン酸化膜成膜工程と、シリコン酸化膜及びアルミニウム酸化膜がレジストパターンのライン部の側面に側壁として残存するように、アルミニウム酸化膜及びシリコン酸化膜をエッチングする酸化膜エッチング工程と、レジストパターンを除去し、有機膜をエッチングする工程と、薄膜をエッチングする工程とを含む。薄膜を形成する工程はステップＳ２１１の工程を含み、レジスト膜を形成する工程はステップＳ２１２の工程を含み、パターン加工工程はステップＳ２１３の工程を含み、形状加工工程はステップＳ２１４の工程を含み、成膜工程はステップＳ２１５の工程を含み、シリコン酸化膜成膜工程はＳ２１６の工程を含み、エッチング工程はステップＳ２１７の工程を含み、レジストパターンを除去し、有機膜をエッチングする工程はステップＳ２１８の工程を含み、薄膜をエッチングする工程はステップＳ２１９の工程を含む。なお、図３０におけるエッチング工程は、本発明における酸化膜エッチング工程に相当する。
また、本実施の形態では、第５の実施の形態と同様に、図３０に示すように、ステップＳ２１４とステップＳ２１５の工程は、同一チャンバ（処理容器）内で連続処理されなくてもよい。
ステップＳ２１１は、第５の実施の形態におけるステップＳ１１１と同様の工程であり、図３１Ａ（ａ）に示すように、半導体基板３０１上に、下から順に薄膜３０２、有機膜３０３を形成する。半導体基板３０１、薄膜３０２、有機膜３０３は、第５の実施の形態における半導体基板２０１、薄膜２０２、有機膜２０３と同様である。
なお、本実施の形態に係る薄膜及び有機膜は、それぞれ本発明における被エッチング膜、反射防止膜に相当する。
薄膜２０２の材質は、特に限定されるものではなく、例えば窒化シリコン、酸化シリコン、酸窒化シリコン、アモルファスシリコン、又はポリシリコンを含む膜を用いることができる。
ステップＳ２１２は、第５の実施の形態におけるステップＳ１１２と同様の工程であり、図３１Ａ（ｂ）に示すように、フォトレジスト膜３０４を成膜する工程である。
ステップＳ２１３は、第５の実施の形態におけるステップＳ１１３と同様の工程であり、図３１Ａ（ｃ）に示すように、成膜されたフォトレジスト膜３０４を露光、現像してフォトレジスト膜３０４よりなるレジストパターン３０４ａを形成する工程である。また、ライン幅ＬＬ４及びスペース幅ＳＳ４を有し、フォトレジスト膜３０４よりなるレジストパターン３０４ａが形成される。
なお、本実施の形態において、ライン幅ＬＬ４を有し、レジストパターンを構成する一つ一つのラインをライン部と定義する。従って、本実施の形態に係るパターン加工工程は、フォトリソグラフィ技術を用いて、レジスト膜を、所定のピッチで配列するライン部を含むレジストパターンに加工する工程である。
ステップＳ２１４は、第５の実施の形態におけるステップＳ１１４と同様の工程であり、図３１Ａ（ｄ）に示すように、フォトレジスト膜３０４よりなるレジストパターン３０４ａをスリミング処理し、フォトレジスト膜３０４よりなるレジストパターン３０４ｂを形成する工程である。
本実施の形態でも、第５の実施の形態と同様に、ステップＳ２１４を、ステップＳ２１５の成膜工程を行うための成膜装置の処理容器内で行ってもよく、ステップＳ２１５の成膜工程を行うための成膜装置の処理容器と異なる処理容器内で行ってもよい。また、スリミング処理の方法は、第５の実施の形態と同様に行うことができ、スリミング処理されてできるレジストパターン３０４ｂのライン幅ＬＬ１及びスペース幅ＳＳ１は、ＬＬ１＜ＬＬ４、ＳＳ１＞ＳＳ４となる。
ステップＳ２１５は、図３１Ｂ（ｅ）に示すように、スリミング処理されたレジストパターン３０４ｂ及び有機膜３０３上に、Ａｌ２Ｏ３膜３０５ａを成膜する成膜工程である。しかしながら、Ａｌ２Ｏ３膜３０５ａは、レジストパターン３０４ｂ及び有機膜２０３上を被覆するためのものであり、第５の実施の形態におけるＡｌ２Ｏ３膜２０５より膜厚が薄くてもよい。Ａｌ２Ｏ３膜３０５ａの厚さをＤ１とする。
本実施の形態でも、第５の実施の形態と同様に、Ａｌ２Ｏ３膜（酸化アルミニウム膜）は、本発明におけるアルミニウム酸化膜に相当し、Ａｌ２Ｏ３膜の代わりに、ＡｌＯｘ膜を始めとし、アルミニウムと酸素を主成分として含む他の組成の膜であってもよい。また、Ａｌ２Ｏ３膜３０５ａの成膜工程については、第５の実施の形態と同様に行うことができる。
ステップＳ２１６は、第５の実施の形態には含まれていない工程であり、図３１Ｂ（ｆ）に示すように、ステップＳ２１５に示す成膜工程の後、Ａｌ２Ｏ３膜３０５ａ上に、ＳｉＯ２膜３０５ｂを成膜するシリコン酸化膜成膜工程である。シリコン酸化膜成膜工程は、第１の実施の形態におけるステップＳ１５と同様に行うことができる。ＳｉＯ２膜３０５ｂの厚さをＤ２とする。また、Ａｌ２Ｏ３膜３０５ａとＳｉＯ２膜３０５ｂとの積層膜の合計の厚さをＤとすると、Ｄ＝Ｄ１＋Ｄ２となる。また、レジストパターン３０４ｂの側面を被覆するＡｌ２Ｏ３膜３０５ａとＳｉＯ２膜３０５ｂとの積層膜の幅もＤとなり、Ｄを例えば３０ｎｍとすることができる。
ステップＳ２１７は、第５の実施の形態におけるステップＳ１１６と同様の工程であり、図３１Ｂ（ｇ）に示すように、ＳｉＯ２膜３０５ｂ及びＡｌ２Ｏ３膜３０５ａよりなる積層膜がレジストパターン３０４ｂの側壁部３０５ｃとしてのみ残るようにエッチング（エッチバック）するエッチング工程である。レジストパターン３０４ｂ及び側壁部３０５ｃよりなる第３のパターン３０６が形成される。第３のパターン３０６のライン幅をＬＬ３、スペース幅をＳＳ３とすると、ＬＬ３＝ＬＬ１＋Ｄ×２、ＳＳ３＝ＬＬ１＋ＳＳ１―ＬＬ３である。
また、エッチング工程を行うことにより、シリコン酸化膜及びアルミニウム酸化膜は、形状を加工されたレジストパターンのライン部の側面に側壁として残存するように、エッチングされる。従って、エッチング工程は、シリコン酸化膜及びアルミニウム酸化膜が、形状を加工されたレジストパターンのライン部の側面に側壁として残存するように、シリコン酸化膜及びアルミニウム酸化膜をエッチングする工程である。
ステップＳ２１８は、第５の実施の形態におけるステップＳ１１７と同様の工程であり、図３１Ｂ（ｈ）に示すように、レジストパターン３０４ｂを除去して側壁部３０５ｃを形成する工程と、更に形成された側壁部３０５ｃをマスクとして有機膜３０３をエッチングする工程である。ライン幅がＤ、スペース幅がＬＬ１及びＳＳ３が交互に現れるようなパターンである第２のパターン３０７が形成される。また、第５の実施の形態と同様に、スペース幅はＬＬ１及びＳＳ３に等しいＳＳ２とし、Ｄに等しいライン幅をあらためてＬＬ２とすることができる。
なお、第２のパターン３０７は、側壁部３０５ｃ及び有機膜（反射防止膜）３０３よりなり、本発明におけるマスクパターンに相当する。
その後、第２のパターン３０７をマスクとし、薄膜３０２をエッチングするのは、第５の実施の形態と同様である。すなわち、ステップＳ２１９を行う。ステップＳ２１９では、第２のパターン（マスクパターン）３０７を用いて薄膜（被エッチング膜）３０２を加工して、図３１Ｃ（ｉ）に示すように、薄膜（被エッチング膜）３０２よりなるパターン３０２ａを形成する。パターン３０２ａの上部には、有機膜（反射防止膜）３０３が残っていてもよい。薄膜３０２のエッチングは、ＣＦ系ガス、ＣＨＦ系ガス、ＣＨ系ガス、又は酸素ガス等を含むガスを用いて行うことができる。
なお、有機膜（反射防止膜）３０３を形成する工程（ステップＳ２１１の一部）から、側壁部３０５ｃ及び有機膜（反射防止膜）３０３よりなるマスクパターンを形成する工程（ステップＳ２１８）までを、本発明におけるマスクパターンの形成方法と定義する。また、そのマスクパターンの形成方法を含み、薄膜（被エッチング膜）３０２を形成する工程（ステップＳ２１１の一部）から薄膜（被エッチング膜）３０２よりなるパターン３０２ａを形成する工程（ステップＳ２１９）までを、本発明における微細パターンの形成方法と定義する。
本実施の形態では、ステップＳ２１５の成膜工程を、第５の実施の形態で図２３及び図２４を用いて説明した成膜装置を用いて行ってもよい。また、ステップＳ２１６のシリコン酸化膜成膜工程を、第１の実施の形態で説明した図３及び図４を用いて説明した成膜装置を用いて行ってもよい。あるいは、ステップＳ２１５の成膜工程及びステップＳ２１６のシリコン酸化膜成膜工程を、図３及び図４に示す成膜装置を用いて連続して行ってもよく、その場合には、ステップＳ２１４の形状加工工程からステップＳ２１６のシリコン酸化膜成膜工程までを連続して同一の成膜装置内で行ってもよい。これにより、レジストパターンの表面を清浄に保ったままシリコン酸化膜を成膜することができ、解像限界以下のピッチを有する微細パターンの形状の半導体基板の面内での均一性を、より良好にすることができる。また、レジストパターンをスリミング処理する処理装置を使用する工程を削減することができるため、微細パターンを形成するプロセスのコストを低減することができる。
（成膜処理を行う際のレジストパターンの形状制御効果）
次に、図３２及び表４を参照し、本実施の形態において、形状加工工程で加工したレジストパターンの形状が、成膜工程の前後で変化せず、レジストパターンの形状を精密に制御できる効果について説明する。以下では、成膜工程後のレジストパターンの幅寸法等を測定して評価を行ったので、その評価結果について説明する。図３２は、実施例５でアルミニウム酸化膜及びシリコン酸化膜を成膜した後のレジストパターンを撮影した写真及び写真を説明する図である。
実施例５として、形状加工工程を行った後のレジストパターン上に、Ａｌソースガスとオゾンガスを交互に供給し、アルミニウム酸化膜を成膜する成膜工程を行った後、Ｓｉソースガスと酸素含有ガスを交互に供給し、シリコン酸化膜を成膜するシリコン酸化膜成膜工程を行った。また、その結果を、第５の実施の形態で説明した比較例３と比較した。実施例５における成膜工程の成膜条件を以下に示す。
（実施例５）
（Ａ）アルミニウム酸化膜の成膜条件
（１）原料ガス供給条件
原料ガス：ＴＭＡ
基板温度：加熱なし
成膜装置内圧力：３９．９Ｐａ
ガス流量：１００ｓｃｃｍ
供給時間：５ｓｅｃ
（２）酸化ガス供給条件
酸化ガス：オゾンガス＋酸素ガス
基板温度：加熱なし
成膜装置内圧力：１３３Ｐａ
オゾンガス流量：２００ｇ／ｍ３
酸素ガス流量：１０．０ｓｌｍ
供給時間：１５ｓｅｃ
（３）繰返し条件
合計サイクル：３５サイクル
（Ｂ）シリコン酸化膜の成膜条件
（１）原料ガス供給条件
原料ガス：ＤＩＰＡＳ（ＬＴＯ５２０）
基板温度：加熱なし
成膜装置内圧力：２６．７〜６６７Ｐａ
ガス流量：５０〜１０００ｓｃｃｍ
供給時間：１〜１０ｓｅｃ
（２）酸化ガス供給条件
酸化ガス：酸素ガス
基板温度：加熱なし
成膜装置内圧力：６６．７〜２２７Ｐａ
ガス流量：５〜３０ｓｌｍ
供給時間：５〜３０ｓｅｃ
高周波電源周波数：１３．５６ＭＨｚ
高周波電源パワー：５０〜５００Ｗ
（３）繰返し条件
合計サイクル：１２０〜１３０サイクル
図３２に、実施例５で酸化膜を成膜した後のレジストパターンをＳＥＭを用いて撮影した写真を示す。図３２は、アルミニウム酸化膜を成膜した後のレジストパターンの断面を撮影した写真（左側）と、写真を模式的に説明する図（右側）とを示す図である。図３２に示すように、酸化膜の膜厚をＤとし、レジストパターンの高さ寸法をＨとし、先端におけるレジストパターンの幅寸法をＴとし、根元から先端までの半分の高さの位置におけるレジストパターンの幅寸法をＭとし、根元におけるレジストパターンの幅寸法をＢとする。
次に、実施例５、及び比較例２を行って得られたレジストパターンにおけるＨ、Ｔ、Ｍ、Ｂ及び先端と根元との間の幅寸法の比率Ｔ／Ｂについて、具体的な寸法値を表４に示す。なお、表４に示すように、実施例５において、Ｄ１は５ｎｍ、Ｄ２は２５ｎｍ、Ｄは３０ｎｍであり、比較例２において、Ｄは３０ｎｍであった。
表４に示すように、アルミニウム酸化膜及びシリコン酸化膜の積層膜を成膜した場合には、シリコン酸化膜を成膜した場合よりも、レジストパターンの高さ寸法Ｈ、先端、根元の各位置における幅寸法Ｔ、Ｂの値が大きい。すなわち、アルミニウム酸化膜及びシリコン酸化膜の積層膜を成膜する前後におけるレジストパターンの寸法の減少量は、シリコン酸化膜を成膜する前後におけるレジストパターンの寸法の減少量よりも少ない。
（成膜処理を行う際にレジストパターンが受ける損傷減少効果）
次に、図３３及び表５を参照し、本実施の形態において、形状加工工程で加工したレジストパターンが、成膜工程で受けるダメージ（損傷）を減少する効果について説明する。以下では、実施例６、７を実施し、フォトレジスト膜を成膜した後、フォトレジスト膜の形状を加工せずに、酸化膜を成膜した後のフォトレジスト膜の膜厚を測定し、比較例３と比較して評価を行ったので、その評価結果について説明する。図３３は、実施例６、７及び比較例３における、レジストのアッシング量を測定するための膜の構造を模式的に示す断面図である。
実施例６として、図３３に示すように、半導体基板３０１上に、約３００ｎｍの厚さのフォトレジスト膜３０４を形成し、フォトレジスト膜３０４の膜厚を測定し、ＨＰ１とした。次に、フォトレジスト膜３０４の上に、Ａｌソースガスとオゾンガスを交互に供給し、Ａｌ２Ｏ３膜３０５ａを成膜する成膜工程を行った。このとき、Ａｌソースガスとオゾンガスとを交互に供給する供給サイクルを変え、Ａｌ２Ｏ３膜３０５ａの膜厚ＨＡ１を５、１０、１５、２０ｎｍと変えた。次に、Ａｌ２Ｏ３膜３０５ａの上に、Ｓｉソースガスと酸素含有ガスを交互に供給し、ＳｉＯ２膜３０５ｂを成膜する成膜工程を行った。このとき、Ｓｉソースガスと酸素含有ガスとを交互に供給する供給サイクルを変え、ＳｉＯ２膜３０５ｂの膜厚ＨＳ１を５ｎｍとした。次に、フッ酸（ＨＦ）洗浄を行ってＳｉＯ２膜３０５ｂ及びＡｌ２Ｏ３膜３０５ａを除去し、表面に露出したフォトレジスト膜３０４の膜厚を測定し、ＨＰ２とした。レジスト膜厚目減り量から求めたアッシング量を、ＨＰ１とＨＰ２との差ＨＰ１−ＨＰ２とした。実施例６のアルミニウム酸化膜の成膜条件のうち（１）原料ガス供給条件、（２）酸化ガス供給条件は、実施例２と同様とし、（３）繰返し条件は、３５〜１４０サイクルとした。実施例６のシリコン酸化膜の成膜条件のうち（１）原料ガス供給条件、（２）酸化ガス供給条件は、比較例２と同様とし、（３）繰返し条件は、〜２３サイクルとした。
また、実施例７として、実施例６のアルミニウム酸化膜の成膜工程においてオゾンガスに代えて水蒸気酸化処理ガスを用いた場合について、実施した。また、実施例７においては、Ａｌ２Ｏ３膜３０５ａの膜厚ＨＡ１が１０ｎｍの一例についてのみ行った。
次に、実施例６におけるＡｌ２Ｏ３膜の各膜厚の例、実施例７、及び比較例３を行って得られたアッシング量ＨＰ１−ＨＰ２について、具体的な寸法値を表５に示す。
表５に示すように、アルミニウム酸化膜及びシリコン酸化膜を成膜した場合には、オゾンガス、水蒸気酸化処理ガスのいずれを用いた場合にも、アッシング量ＨＰ１−ＨＰ２は、略半分以下になっており、小さい。また、オゾンガスを用いる場合には、アルミニウム酸化膜の膜厚ＨＡ１に関わらず、アッシング量ＨＰ１−ＨＰ２が略等しい。すなわち、アルミニウム酸化膜の成膜時間、成膜厚さの増大に伴って、アッシング量は増大しない。従って、アルミニウム酸化膜の成膜自体によっては、レジストはアッシングされない。これは、アルミニウム酸化膜を成膜する際に、酸素プラズマが発生しないためであると考えられる。
加えて、アルミニウム酸化膜及びシリコン酸化膜を成膜した場合には、シリコン酸化膜を単独で成膜した場合よりも、アッシング量が小さい。従って、レジスト上にシリコン酸化膜を成膜する際に酸素プラズマによりレジストがアッシングされた膜厚が目減りすることを防止することができる、いわゆる酸素プラズマに対するブロッキング性能を向上させることができる。
更に、シリコン酸化膜を成膜する成膜速度はアルミニウム酸化膜を成膜する成膜速度よりも大きくすることが容易である。そのため、アルミニウム酸化膜及びシリコン酸化膜を成膜した場合には、アルミニウム酸化膜を単独で成膜した場合よりも、スループットを向上することができる。
以上、本実施の形態では、酸化シリコンを単独で成膜する第１の実施の形態及び酸化アルミニウムを単独で成膜する第５の実施の形態よりも、レジストパターンの形状を精密に制御することができるとともに、スループットを向上させることができるという効果を奏する。
なお、本実施の形態では、酸化膜を成膜する際にレジストパターンが保護されるため、レジストパターンの形状が維持されやすい。従って、例えば図２３及び図２４を用いて説明したように、形状加工工程を成膜工程を行う成膜装置と異なる処理容器内で行う場合にも、レジストパターンの形状を精密に制御することができる。
また、本実施の形態で説明した、酸化膜としてアルミニウム酸化膜とシリコン酸化膜との積層膜を用いる方法は、第３の実施の形態及び第６の実施の形態で説明したＬＬＥプロセスにも適用することができる。
以上、本発明の好ましい実施の形態について記述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１ 処理容器
３ マニホールド
１４ 酸素含有ガス供給機構
１５ Ｓｉソースガス供給機構
１６ パージガス供給機構
１９ 酸素含有ガス分散ノズル
２２ Ｓｉソースガス分散ノズル
３０ プラズマ生成機構
４０ 加熱装置
５０ コントローラ
８０ 成膜装置
１０１ 半導体基板
１０２ 薄膜
１０３ 有機膜（反射防止膜）
１０４ フォトレジスト膜
１０４ａ、１０４ｂ レジストパターン
１０５ ＳｉＯ２膜
２０５ Ａｌ２Ｏ３膜

Claims (30)

  1. 薄膜上に、レジスト膜を形成する工程と、
    フォトリソグラフィ技術を用いて、前記レジスト膜を、所定のピッチを有するレジストパターンに加工するパターン加工工程と、
    前記レジストパターンの形状を加工する形状加工工程と、
    ソースガスと酸素ラジカル又は酸素含有ガスとを供給し、前記形状加工工程により形状を加工された前記レジストパターン及び前記薄膜上に、酸化膜を成膜する成膜工程と
    を具備するマスクパターンの形成方法であって、
    前記形状加工工程と、前記成膜工程とを、前記酸化膜を成膜する成膜装置内で連続して行うことを特徴とするマスクパターンの形成方法。
  2. 被エッチング膜上に、反射防止膜を形成する工程と、
    前記反射防止膜上に、レジスト膜を形成する工程と、
    フォトリソグラフィ技術を用いて、前記レジスト膜を、所定のピッチで配列するライン部を含むレジストパターンに加工するパターン加工工程と、
    酸化膜を成膜する成膜装置内で前記レジストパターンの形状を加工する形状加工工程と、
    前記形状加工工程と連続して、前記成膜装置内にソースガスと酸素ラジカル又は酸素含有ガスとを供給し、前記形状加工工程により形状を加工された前記レジストパターン及び前記被エッチング膜上に、酸化膜を成膜する成膜工程と、
    前記酸化膜が、形状を加工された前記レジストパターンの前記ライン部の側面に側壁として残存するように、前記酸化膜をエッチングするエッチング工程と、
    形状を加工された前記レジストパターンを除去し、側壁として残存し、前記酸化膜よりなる側壁部を形成する工程と、
    前記側壁部をマスクとして前記反射防止膜をエッチングし、前記側壁部及び前記反射防止膜よりなるマスクパターンを形成する工程と
    を具備するマスクパターンの形成方法。
  3. 被エッチング膜上に、反射防止膜を形成する工程と、
    前記反射防止膜上に、レジスト膜を形成する工程と、
    フォトリソグラフィ技術を用いて、前記レジスト膜を、第１のピッチで配列する第１のレジストパターンに加工する第１のパターン加工工程と、
    酸化膜を成膜する成膜装置内で前記第１のレジストパターンの形状を加工する第１の形状加工工程と、
    前記第１の形状加工工程と連続して、前記成膜装置内にソースガスと酸素ラジカル又は酸素含有ガスとを供給し、前記第１の形状加工工程により形状を加工された前記第１のレジストパターン及び前記被エッチング膜上に、酸化膜を成膜する成膜工程と、
    前記酸化膜上に、第２のレジスト膜を形成する工程と、
    フォトリソグラフィ技術を用いて、前記第２のレジスト膜を、前記第１のピッチと略等しい第２のピッチで配列し、かつ、前記第１のピッチの略半分ずらして前記第１のレジストパターンと交互に配列する第２のレジストパターンに加工する第２のパターン加工工程と、
    前記第２のレジストパターンの形状を加工する第２の形状加工工程と、
    形状が加工された前記第１のレジストパターン及び形状が加工された前記第２のレジストパターンをマスクとして前記酸化膜及び前記反射防止膜をエッチングし、前記第１のピッチの略半分のピッチで配列し、前記第１のレジスト膜及び前記第２のレジスト膜よりなるマスクパターンを形成する工程と
    を具備するマスクパターンの形成方法。
  4. 前記形状加工工程は、酸素含有ガスプラズマ又はオゾンガスを用いてレジストパターンの形状を加工することを特徴とする請求項１乃至３の何れか一項に記載のマスクパターンの形成方法。
  5. 前記酸素ラジカルとして、酸素含有ガスプラズマを用いることを特徴とする請求項１乃至３の何れか一項に記載のマスクパターンの形成方法。
  6. 前記酸素含有ガスプラズマは、Ｏ２ガス、ＮＯガス、Ｎ２Ｏガス、Ｈ２Ｏガス、Ｏ３ガスの何れかから選択される一種をプラズマ化したものであることを特徴とする請求項１乃至３の何れか一項に記載のマスクパターンの形成方法。
  7. 前記成膜工程は、前記ソースガスを真空保持可能な処理容器内へ供給するソースガス供給工程と、前記酸素ラジカル又は前記酸素含有ガスを前記処理容器内へ供給する酸素ラジカル供給工程とを交互に実施することによって、前記酸化膜を前記処理容器内で成膜することを特徴とする請求項１乃至３の何れか一項に記載のマスクパターンの形成方法。
  8. 前記ソースガス供給工程と、前記酸素ラジカル供給工程との間に、前記処理容器内に残留しているガスを除去する残留ガス除去工程を挿入することを特徴とする請求項７に記載のマスクパターンの形成方法。
  9. 前記残留ガス除去工程は、前記処理容器内を真空引きしながら前記処理容器内にパージガスを導入することを特徴とする請求項８に記載のマスクパターンの形成方法。
  10. 前記酸化膜を成膜する際の成膜温度が前記レジスト膜の耐熱温度以下であることを特徴とする請求項１乃至３の何れか一項に記載のマスクパターンの形成方法。
  11. 前記成膜温度は、１００℃以下であることを特徴とする請求項１０に記載のマスクパターンの形成方法。
  12. 前記ソースガスは、有機シリコンを含み、
    前記酸化膜は、シリコン酸化膜であることを特徴とする請求項１乃至３の何れか一項に記載のマスクパターンの形成方法。
  13. 前記成膜工程は、アミノシラン系プリカーサをソースガスとしてシリコン酸化膜を成膜することを特徴とする請求項１２に記載のマスクパターンの形成方法。
  14. 前記アミノシラン系プリカーサは、１価又は２価のアミノシラン系プリカーサであることを特徴とする請求項１３に記載のマスクパターンの形成方法。
  15. 前記１価または２価のアミノシラン系プリカーサは、ＢＴＢＡＳ、ＢＤＭＡＳ、ＢＤＥＡＳ、ＤＡＭＳ、ＥＤＡＳ、ＤＰＡＳ、ＢＡＳ、ＤＩＰＡＳから選択された少なくとも１種であることを特徴とする請求項１４に記載のマスクパターンの形成方法。
  16. 前記ソースガスは、有機アルミニウム化合物を含み、
    前記酸化膜は、アルミニウム酸化膜であることを特徴とする請求項１乃至３の何れか一項に記載のマスクパターンの形成方法。
  17. 前記有機アルミニウム化合物は、トリメチルアルミニウムを含むことを特徴とする請求項１６に記載のマスクパターンの形成方法。
  18. 前記成膜工程の後、有機シリコンを含むソースガスと酸素ラジカルとを供給し、前記アルミニウム酸化膜上に、シリコン酸化膜を成膜するシリコン酸化膜成膜工程を具備することを特徴とする請求項１６に記載のマスクパターンの形成方法。
  19. 前記シリコン酸化膜成膜工程を、前記アルミニウム酸化膜を成膜する成膜装置内で連続して行うことを特徴とする請求項１６に記載のマスクパターンの形成方法。
  20. 基板の上に、薄膜又は被エッチング膜を形成する工程と、
    請求項１乃至３の何れか一項に記載のマスクパターンの形成方法を行って、マスクパターンを形成する工程と、
    前記マスクパターンを用いて前記薄膜又は前記被エッチング膜をエッチングし、前記薄膜よりなる薄膜パターン又は前記被エッチング膜よりなる被エッチング膜パターンを形成する工程と
    を具備する微細パターンの形成方法。
  21. 真空保持可能に設けられ、半導体基板を処理するための処理容器と、
    前記処理容器内にソースガスを供給するソースガス供給手段と、
    前記処理容器内に酸素ラジカル又は酸素含有ガスを供給する酸素ラジカル供給手段と
    を備え、
    前記ソースガス供給手段と前記酸素ラジカル供給手段とが前記処理容器内に前記ソースガスと前記酸素ラジカル又は前記酸素含有ガスとを交互に供給することによって、レジストパターンが形成された半導体基板上に酸化膜を成膜する成膜装置であって、
    前記レジストパターンが形成された半導体基板上に前記酸化膜を成膜する前に、前記酸素ラジカル供給手段が前記処理容器内に前記酸素ラジカルを供給することによって、前記レジストパターンの形状を加工することを特徴とする成膜装置。
  22. 半導体基板上に被エッチング膜を介して形成された反射防止膜と、前記反射防止膜上に形成されたレジストパターンの側壁を被覆し、酸化膜よりなる側壁部と、を含むマスクパターンを形成するために、ソースガスと酸素ラジカル又は酸素含有ガスとを交互に供給することによって、前記レジストパターンが形成された前記反射防止膜上に、前記レジストパターンを等方的に被覆するように前記酸化膜を成膜する成膜装置であって、
    真空保持可能に設けられ、半導体基板を処理するための処理容器と、
    前記処理容器内に前記ソースガスを供給するソースガス供給手段と、
    前記処理容器内に前記酸素ラジカル又は前記酸素含有ガスを供給する酸素ラジカル供給手段と
    を備え、
    前記レジストパターンが形成された半導体基板上に前記酸化膜を成膜する前に、前記酸素ラジカル供給手段が前記処理容器内に前記酸素ラジカルを供給することによって、前記レジストパターンの形状を加工することを特徴とする成膜装置。
  23. 半導体基板上に下から順に被エッチング膜及び反射防止膜を介して形成され、第１のピッチで配列する第１のレジストパターンと、前記第１のピッチと略等しい第２のピッチで配列し、かつ、前記第１のピッチの略半分ずらして前記第１のレジストパターンと交互に配列する第２のレジストパターンと、を含むマスクパターンを形成するために、ソースガスと酸素ラジカル又は酸素含有ガスとを交互に供給することによって、前記第１のレジストパターンが形成された前記反射防止膜上に、前記第１のレジストパターンを等方的に被覆するように前記酸化膜を成膜する成膜装置であって、
    真空保持可能に設けられ、半導体基板を処理するための処理容器と、
    前記処理容器内に前記ソースガスを供給するソースガス供給手段と、
    前記処理容器内に前記酸素ラジカル又は前記酸素含有ガスを供給する酸素ラジカル供給手段と
    を備え、
    前記第１のレジストパターンが形成された半導体基板上に前記酸化膜を成膜する前に、前記酸素ラジカル供給手段が前記処理容器内に前記酸素ラジカルを供給することによって、前記第１のレジストパターンの形状を加工することを特徴とする成膜装置。
  24. 前記ソースガスは、有機シリコンを含み、
    前記酸化膜は、シリコン酸化膜であることを特徴とする請求項２１乃至２３の何れか一項に記載の成膜装置。
  25. 前記ソースガスは、有機アルミニウム化合物を含み、
    前記酸化膜は、アルミニウム酸化膜であることを特徴とする請求項２１乃至２３の何れか一項に記載の成膜装置。
  26. 被エッチング膜上に、反射防止膜を形成する工程と、
    前記反射防止膜上に、レジスト膜を形成する工程と、
    フォトリソグラフィ技術を用いて、前記レジスト膜を、第１のピッチで配列するライン部を含む第１のレジストパターンに加工する第１のパターン加工工程と、
    前記第１のレジストパターンの形状を加工する第１の形状加工工程と、
    ソースガスと酸素含有ガスとを供給し、前記第１の形状加工工程により形状を加工された前記第１のレジストパターン及び前記被エッチング膜上に、常温でアルミニウム酸化膜を成膜する成膜工程と
    を具備するマスクパターンの形成方法。
  27. 前記アルミニウム酸化膜が、形状を加工された前記第１のレジストパターンの前記ライン部の側面に側壁として残存するように、前記アルミニウム酸化膜をエッチングするエッチング工程と、
    形状を加工された前記第１のレジストパターンを除去し、側壁として残存し、前記アルミニウム酸化膜よりなる側壁部を形成する工程と、
    前記側壁部をマスクとして前記反射防止膜をエッチングし、前記側壁部及び前記反射防止膜よりなるマスクパターンを形成する工程と
    を具備する請求項２６に記載のマスクパターンの形成方法。
  28. 前記成膜工程の後、有機シリコンを含むソースガスと酸素ラジカルとを供給し、前記アルミニウム酸化膜上に、シリコン酸化膜を成膜するシリコン酸化膜成膜工程と、
    前記シリコン酸化膜及び前記アルミニウム酸化膜が、形状を加工された前記第１のレジストパターンの前記ライン部の側面に側壁として残存するように、前記シリコン酸化膜及び前記アルミニウム酸化膜をエッチングするエッチング工程と、
    形状を加工された前記第１のレジストパターンを除去し、側壁として残存し、前記シリコン酸化膜及び前記アルミニウム酸化膜よりなる側壁部を形成する工程と、
    前記側壁部をマスクとして前記反射防止膜をエッチングし、前記側壁部及び前記反射防止膜よりなるマスクパターンを形成する工程と
    を具備する請求項２６に記載のマスクパターンの形成方法。
  29. 前記アルミニウム酸化膜上に、第２のレジスト膜を形成する工程と、
    フォトリソグラフィ技術を用いて、前記第２のレジスト膜を、前記第１のピッチと略等しい第２のピッチで配列し、かつ、前記第１のピッチの略半分ずらして前記第１のレジストパターンと交互に配列する第２のレジストパターンに加工する第２のパターン加工工程と、
    前記第２のレジストパターンの形状を加工する第２の形状加工工程と、
    形状が加工された前記第１のレジストパターン及び形状が加工された前記第２のレジストパターンをマスクとして前記アルミニウム酸化膜及び前記反射防止膜をエッチングし、前記第１のピッチの略半分のピッチで配列し、前記第１のレジスト膜及び前記第２のレジスト膜よりなるマスクパターンを形成する工程と
    を具備する請求項２６に記載のマスクパターンの形成方法。
  30. 基板の上に、被エッチング膜を形成する工程と、
    請求項２７乃至２９の何れか一項に記載のマスクパターンの形成方法を行って、マスクパターンを形成する工程と、
    前記マスクパターンを用いて前記被エッチング膜をエッチングし、前記被エッチング膜よりなる被エッチング膜パターンを形成する工程と
    を具備する微細パターンの形成方法。
JP2009206443A 2008-09-29 2009-09-07 マスクパターンの形成方法、微細パターンの形成方法及び成膜装置 Active JP4638550B2 (ja)

Priority Applications (14)

Application Number Priority Date Filing Date Title
JP2009206443A JP4638550B2 (ja) 2008-09-29 2009-09-07 マスクパターンの形成方法、微細パターンの形成方法及び成膜装置
US12/567,834 US8426117B2 (en) 2008-09-29 2009-09-28 Mask pattern forming method, fine pattern forming method, and film deposition apparatus
TW098132629A TWI422994B (zh) 2008-09-29 2009-09-28 A method of forming a mask pattern, a method of forming a fine pattern, and a film forming apparatus
TW100130415A TWI422995B (zh) 2008-09-29 2009-09-28 A method of forming a mask pattern, a method of forming a fine pattern, and a film forming apparatus
KR1020090092465A KR101079625B1 (ko) 2008-09-29 2009-09-29 마스크 패턴의 형성 방법, 미세 패턴의 형성 방법 및 성막 장치
KR1020110051227A KR101108613B1 (ko) 2008-09-29 2011-05-30 미세 패턴의 형성 방법 및 성막 장치
US13/848,849 US10176992B2 (en) 2008-09-29 2013-03-22 Mask pattern forming method, fine pattern forming method, and film deposition apparatus
US15/440,406 US10191378B2 (en) 2008-09-29 2017-02-23 Mask pattern forming method, fine pattern forming method, and film deposition apparatus
US15/714,052 US10141187B2 (en) 2008-09-29 2017-09-25 Mask pattern forming method, fine pattern forming method, and film deposition apparatus
US16/157,461 US10879066B2 (en) 2008-09-29 2018-10-11 Mask pattern forming method, fine pattern forming method, and film deposition apparatus
US16/202,745 US11404271B2 (en) 2008-09-29 2018-11-28 Film deposition apparatus for fine pattern forming
US16/216,255 US11404272B2 (en) 2008-09-29 2018-12-11 Film deposition apparatus for fine pattern forming
US17/808,375 US11881379B2 (en) 2008-09-29 2022-06-23 Film deposition apparatus for fine pattern forming
US18/524,767 US20240096595A1 (en) 2008-09-29 2023-11-30 Film deposition apparatus for fine pattern forming

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008251679 2008-09-29
JP2009206443A JP4638550B2 (ja) 2008-09-29 2009-09-07 マスクパターンの形成方法、微細パターンの形成方法及び成膜装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2010262998A Division JP5236716B2 (ja) 2008-09-29 2010-11-25 マスクパターンの形成方法、微細パターンの形成方法及び成膜装置

Publications (2)

Publication Number Publication Date
JP2010103497A true JP2010103497A (ja) 2010-05-06
JP4638550B2 JP4638550B2 (ja) 2011-02-23

Family

ID=42057846

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009206443A Active JP4638550B2 (ja) 2008-09-29 2009-09-07 マスクパターンの形成方法、微細パターンの形成方法及び成膜装置

Country Status (4)

Country Link
US (9) US8426117B2 (ja)
JP (1) JP4638550B2 (ja)
KR (2) KR101079625B1 (ja)
TW (2) TWI422995B (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010096896A (ja) * 2008-10-15 2010-04-30 Shin-Etsu Chemical Co Ltd パターン形成方法
JP2011049596A (ja) * 2008-09-29 2011-03-10 Tokyo Electron Ltd マスクパターンの形成方法、微細パターンの形成方法及び成膜装置
JP2012054343A (ja) * 2010-08-31 2012-03-15 Tokyo Electron Ltd 微細パターンの形成方法
JP2012134199A (ja) * 2010-12-20 2012-07-12 Tokyo Electron Ltd 炭素含有薄膜のスリミング方法及び酸化装置
JP2012169408A (ja) * 2011-02-14 2012-09-06 Taiyo Nippon Sanso Corp マスク用材料、マスクの形成方法、パターン形成方法、及びエッチング保護膜
JP2013251320A (ja) * 2012-05-30 2013-12-12 Dainippon Printing Co Ltd ナノインプリントモールドおよびその製造方法
WO2014010630A1 (ja) * 2012-07-11 2014-01-16 東京エレクトロン株式会社 パターン形成方法及び基板処理システム
JP2014029981A (ja) * 2012-02-03 2014-02-13 Dainippon Printing Co Ltd ナノインプリント用テンプレートの製造方法
JP2015005534A (ja) * 2013-06-18 2015-01-08 学校法人立命館 縦型発光ダイオードおよび結晶成長方法
JP2022554086A (ja) * 2019-11-05 2022-12-28 ベイジン・ナウラ・マイクロエレクトロニクス・イクイップメント・カンパニー・リミテッド エッチング方法、空隙誘電体層、及びダイナミックランダムアクセスメモリ

Families Citing this family (328)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4638550B2 (ja) * 2008-09-29 2011-02-23 東京エレクトロン株式会社 マスクパターンの形成方法、微細パターンの形成方法及び成膜装置
US10378106B2 (en) 2008-11-14 2019-08-13 Asm Ip Holding B.V. Method of forming insulation film by modified PEALD
US9394608B2 (en) 2009-04-06 2016-07-19 Asm America, Inc. Semiconductor processing reactor and components thereof
US8980382B2 (en) 2009-12-02 2015-03-17 Applied Materials, Inc. Oxygen-doping for non-carbon radical-component CVD films
US8741788B2 (en) 2009-08-06 2014-06-03 Applied Materials, Inc. Formation of silicon oxide using non-carbon flowable CVD processes
US8802201B2 (en) 2009-08-14 2014-08-12 Asm America, Inc. Systems and methods for thin-film deposition of metal oxides using excited nitrogen-oxygen species
CN102687252A (zh) * 2009-12-30 2012-09-19 应用材料公司 以可变的氮/氢比所制造的自由基来生长介电薄膜的方法
US20110159213A1 (en) * 2009-12-30 2011-06-30 Applied Materials, Inc. Chemical vapor deposition improvements through radical-component modification
US8409352B2 (en) * 2010-03-01 2013-04-02 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device, method of manufacturing substrate and substrate processing apparatus
CN102844848A (zh) * 2010-03-05 2012-12-26 应用材料公司 通过自由基成分化学气相沉积的共形层
US8252691B2 (en) 2010-04-14 2012-08-28 Asm Genitech Korea Ltd. Method of forming semiconductor patterns
US8343881B2 (en) * 2010-06-04 2013-01-01 Applied Materials, Inc. Silicon dioxide layer deposited with BDEAS
US9285168B2 (en) 2010-10-05 2016-03-15 Applied Materials, Inc. Module for ozone cure and post-cure moisture treatment
US8664127B2 (en) 2010-10-15 2014-03-04 Applied Materials, Inc. Two silicon-containing precursors for gapfill enhancing dielectric liner
US9136114B2 (en) * 2010-11-04 2015-09-15 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device, substrate processing method, computer-readable medium with program for executing a substrate processing method, and substrate processing apparatus
US8940475B2 (en) * 2010-11-23 2015-01-27 Tokyo Electron Limited Double patterning with inline critical dimension slimming
KR20130080062A (ko) * 2010-12-24 2013-07-11 아사히 가세이 이-매터리얼즈 가부시키가이샤 절연 구조체 및 그 제조 방법
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8716154B2 (en) * 2011-03-04 2014-05-06 Applied Materials, Inc. Reduced pattern loading using silicon oxide multi-layers
WO2012160470A1 (en) 2011-05-24 2012-11-29 Koninklijke Philips Electronics N.V. 3d scanner using structured lighting
US8466073B2 (en) 2011-06-03 2013-06-18 Applied Materials, Inc. Capping layer for reduced outgassing
US9312155B2 (en) 2011-06-06 2016-04-12 Asm Japan K.K. High-throughput semiconductor-processing apparatus equipped with multiple dual-chamber modules
US10364496B2 (en) 2011-06-27 2019-07-30 Asm Ip Holding B.V. Dual section module having shared and unshared mass flow controllers
US9404178B2 (en) 2011-07-15 2016-08-02 Applied Materials, Inc. Surface treatment and deposition for reduced outgassing
US10854498B2 (en) 2011-07-15 2020-12-01 Asm Ip Holding B.V. Wafer-supporting device and method for producing same
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US8617989B2 (en) 2011-09-26 2013-12-31 Applied Materials, Inc. Liner property improvement
US8551891B2 (en) 2011-10-04 2013-10-08 Applied Materials, Inc. Remote plasma burn-in
US9017481B1 (en) 2011-10-28 2015-04-28 Asm America, Inc. Process feed management for semiconductor substrate processing
KR101427726B1 (ko) * 2011-12-27 2014-08-07 가부시키가이샤 히다치 고쿠사이 덴키 기판 처리 장치 및 반도체 장치의 제조 방법
US9659799B2 (en) 2012-08-28 2017-05-23 Asm Ip Holding B.V. Systems and methods for dynamic semiconductor process scheduling
US8889566B2 (en) 2012-09-11 2014-11-18 Applied Materials, Inc. Low cost flowable dielectric films
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
US9484191B2 (en) 2013-03-08 2016-11-01 Asm Ip Holding B.V. Pulsed remote plasma method and system
US9589770B2 (en) 2013-03-08 2017-03-07 Asm Ip Holding B.V. Method and systems for in-situ formation of intermediate reactive species
JP6171453B2 (ja) * 2013-03-25 2017-08-02 大日本印刷株式会社 ナノインプリントモールドの製造方法
JP6167673B2 (ja) * 2013-05-31 2017-07-26 東京エレクトロン株式会社 成膜装置、成膜方法及び記憶媒体
US9240412B2 (en) 2013-09-27 2016-01-19 Asm Ip Holding B.V. Semiconductor structure and device and methods of forming same using selective epitaxial process
JP2015154034A (ja) * 2014-02-19 2015-08-24 株式会社東芝 成膜装置および成膜方法
US10683571B2 (en) 2014-02-25 2020-06-16 Asm Ip Holding B.V. Gas supply manifold and method of supplying gases to chamber using same
US10167557B2 (en) 2014-03-18 2019-01-01 Asm Ip Holding B.V. Gas distribution system, reactor including the system, and methods of using the same
US11015245B2 (en) 2014-03-19 2021-05-25 Asm Ip Holding B.V. Gas-phase reactor and system having exhaust plenum and components thereof
US9412581B2 (en) 2014-07-16 2016-08-09 Applied Materials, Inc. Low-K dielectric gapfill by flowable deposition
US10858737B2 (en) 2014-07-28 2020-12-08 Asm Ip Holding B.V. Showerhead assembly and components thereof
US9890456B2 (en) 2014-08-21 2018-02-13 Asm Ip Holding B.V. Method and system for in situ formation of gas-phase compounds
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US9657845B2 (en) 2014-10-07 2017-05-23 Asm Ip Holding B.V. Variable conductance gas distribution apparatus and method
CN104390012B (zh) * 2014-11-04 2016-06-15 南京工业大学 磁流体润滑的机械密封装置及自适应密封控制方法
KR102514466B1 (ko) * 2014-12-15 2023-03-24 어플라이드 머티어리얼스, 인코포레이티드 진보된 배선 애플리케이션들을 위한 초박 유전체 확산 배리어 및 에칭 정지 층
KR102263121B1 (ko) 2014-12-22 2021-06-09 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 및 그 제조 방법
US10529542B2 (en) 2015-03-11 2020-01-07 Asm Ip Holdings B.V. Cross-flow reactor and method
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US10600673B2 (en) 2015-07-07 2020-03-24 Asm Ip Holding B.V. Magnetic susceptor to baseplate seal
US9960072B2 (en) 2015-09-29 2018-05-01 Asm Ip Holding B.V. Variable adjustment for precise matching of multiple chamber cavity housings
CN106601610A (zh) * 2015-10-14 2017-04-26 中国科学院微电子研究所 一种形成小间距鳍体的方法
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
US10322384B2 (en) 2015-11-09 2019-06-18 Asm Ip Holding B.V. Counter flow mixer for process chamber
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10468251B2 (en) 2016-02-19 2019-11-05 Asm Ip Holding B.V. Method for forming spacers using silicon nitride film for spacer-defined multiple patterning
US10501866B2 (en) 2016-03-09 2019-12-10 Asm Ip Holding B.V. Gas distribution apparatus for improved film uniformity in an epitaxial system
US10343920B2 (en) 2016-03-18 2019-07-09 Asm Ip Holding B.V. Aligned carbon nanotubes
US9892913B2 (en) 2016-03-24 2018-02-13 Asm Ip Holding B.V. Radial and thickness control via biased multi-port injection settings
US10865475B2 (en) 2016-04-21 2020-12-15 Asm Ip Holding B.V. Deposition of metal borides and silicides
US10190213B2 (en) 2016-04-21 2019-01-29 Asm Ip Holding B.V. Deposition of metal borides
US10032628B2 (en) 2016-05-02 2018-07-24 Asm Ip Holding B.V. Source/drain performance through conformal solid state doping
US10367080B2 (en) 2016-05-02 2019-07-30 Asm Ip Holding B.V. Method of forming a germanium oxynitride film
KR102592471B1 (ko) 2016-05-17 2023-10-20 에이에스엠 아이피 홀딩 비.브이. 금속 배선 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US10388509B2 (en) 2016-06-28 2019-08-20 Asm Ip Holding B.V. Formation of epitaxial layers via dislocation filtering
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US10714385B2 (en) 2016-07-19 2020-07-14 Asm Ip Holding B.V. Selective deposition of tungsten
KR102354490B1 (ko) 2016-07-27 2022-01-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
US10395919B2 (en) 2016-07-28 2019-08-27 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
KR102532607B1 (ko) 2016-07-28 2023-05-15 에이에스엠 아이피 홀딩 비.브이. 기판 가공 장치 및 그 동작 방법
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
KR102613349B1 (ko) 2016-08-25 2023-12-14 에이에스엠 아이피 홀딩 비.브이. 배기 장치 및 이를 이용한 기판 가공 장치와 박막 제조 방법
US10410943B2 (en) 2016-10-13 2019-09-10 Asm Ip Holding B.V. Method for passivating a surface of a semiconductor and related systems
JP2018067582A (ja) * 2016-10-18 2018-04-26 東芝メモリ株式会社 半導体製造装置及び半導体装置の製造方法
US10643826B2 (en) 2016-10-26 2020-05-05 Asm Ip Holdings B.V. Methods for thermally calibrating reaction chambers
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10229833B2 (en) 2016-11-01 2019-03-12 Asm Ip Holding B.V. Methods for forming a transition metal nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10643904B2 (en) 2016-11-01 2020-05-05 Asm Ip Holdings B.V. Methods for forming a semiconductor device and related semiconductor device structures
US10435790B2 (en) 2016-11-01 2019-10-08 Asm Ip Holding B.V. Method of subatmospheric plasma-enhanced ALD using capacitively coupled electrodes with narrow gap
US10134757B2 (en) 2016-11-07 2018-11-20 Asm Ip Holding B.V. Method of processing a substrate and a device manufactured by using the method
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
US10340135B2 (en) 2016-11-28 2019-07-02 Asm Ip Holding B.V. Method of topologically restricted plasma-enhanced cyclic deposition of silicon or metal nitride
KR20180068582A (ko) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
KR20180070971A (ko) 2016-12-19 2018-06-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US10867788B2 (en) 2016-12-28 2020-12-15 Asm Ip Holding B.V. Method of forming a structure on a substrate
US10655221B2 (en) 2017-02-09 2020-05-19 Asm Ip Holding B.V. Method for depositing oxide film by thermal ALD and PEALD
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10283353B2 (en) 2017-03-29 2019-05-07 Asm Ip Holding B.V. Method of reforming insulating film deposited on substrate with recess pattern
US10529563B2 (en) 2017-03-29 2020-01-07 Asm Ip Holdings B.V. Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures
KR102457289B1 (ko) 2017-04-25 2022-10-21 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10541146B2 (en) * 2017-04-26 2020-01-21 Tokyo Electron Limited Method of cyclic plasma etching of organic film using sulfur-based chemistry
US10892156B2 (en) 2017-05-08 2021-01-12 Asm Ip Holding B.V. Methods for forming a silicon nitride film on a substrate and related semiconductor device structures
US10446393B2 (en) 2017-05-08 2019-10-15 Asm Ip Holding B.V. Methods for forming silicon-containing epitaxial layers and related semiconductor device structures
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US10504742B2 (en) 2017-05-31 2019-12-10 Asm Ip Holding B.V. Method of atomic layer etching using hydrogen plasma
US10354923B2 (en) 2017-05-31 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for atomic layer deposition of a dielectric over a substrate
US10886123B2 (en) 2017-06-02 2021-01-05 Asm Ip Holding B.V. Methods for forming low temperature semiconductor layers and related semiconductor device structures
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
US10685834B2 (en) 2017-07-05 2020-06-16 Asm Ip Holdings B.V. Methods for forming a silicon germanium tin layer and related semiconductor device structures
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US10541333B2 (en) 2017-07-19 2020-01-21 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11018002B2 (en) 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US10605530B2 (en) 2017-07-26 2020-03-31 Asm Ip Holding B.V. Assembly of a liner and a flange for a vertical furnace as well as the liner and the vertical furnace
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10312055B2 (en) 2017-07-26 2019-06-04 Asm Ip Holding B.V. Method of depositing film by PEALD using negative bias
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11139191B2 (en) 2017-08-09 2021-10-05 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US10249524B2 (en) 2017-08-09 2019-04-02 Asm Ip Holding B.V. Cassette holder assembly for a substrate cassette and holding member for use in such assembly
USD900036S1 (en) 2017-08-24 2020-10-27 Asm Ip Holding B.V. Heater electrical connector and adapter
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
US11056344B2 (en) 2017-08-30 2021-07-06 Asm Ip Holding B.V. Layer forming method
KR102491945B1 (ko) 2017-08-30 2023-01-26 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
JP6814116B2 (ja) 2017-09-13 2021-01-13 キオクシア株式会社 半導体装置の製造方法および半導体製造装置
US10607895B2 (en) 2017-09-18 2020-03-31 Asm Ip Holdings B.V. Method for forming a semiconductor device structure comprising a gate fill metal
KR102630301B1 (ko) 2017-09-21 2024-01-29 에이에스엠 아이피 홀딩 비.브이. 침투성 재료의 순차 침투 합성 방법 처리 및 이를 이용하여 형성된 구조물 및 장치
US10844484B2 (en) 2017-09-22 2020-11-24 Asm Ip Holding B.V. Apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US10319588B2 (en) 2017-10-10 2019-06-11 Asm Ip Holding B.V. Method for depositing a metal chalcogenide on a substrate by cyclical deposition
TWI826164B (zh) * 2017-10-27 2023-12-11 日商東京威力科創股份有限公司 光罩圖案形成方法、記憶媒體及基板處理裝置
US10923344B2 (en) 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
KR102443047B1 (ko) 2017-11-16 2022-09-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 방법 및 그에 의해 제조된 장치
US10910262B2 (en) 2017-11-16 2021-02-02 Asm Ip Holding B.V. Method of selectively depositing a capping layer structure on a semiconductor device structure
US11022879B2 (en) 2017-11-24 2021-06-01 Asm Ip Holding B.V. Method of forming an enhanced unexposed photoresist layer
JP7214724B2 (ja) 2017-11-27 2023-01-30 エーエスエム アイピー ホールディング ビー．ブイ． バッチ炉で利用されるウェハカセットを収納するための収納装置
TWI791689B (zh) 2017-11-27 2023-02-11 荷蘭商Ａｓｍ智慧財產控股私人有限公司 包括潔淨迷你環境之裝置
US10290508B1 (en) 2017-12-05 2019-05-14 Asm Ip Holding B.V. Method for forming vertical spacers for spacer-defined patterning
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
TW202325889A (zh) 2018-01-19 2023-07-01 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
CN111630203A (zh) 2018-01-19 2020-09-04 Asm Ip私人控股有限公司 通过等离子体辅助沉积来沉积间隙填充层的方法
USD903477S1 (en) 2018-01-24 2020-12-01 Asm Ip Holdings B.V. Metal clamp
US11018047B2 (en) 2018-01-25 2021-05-25 Asm Ip Holding B.V. Hybrid lift pin
US10535516B2 (en) 2018-02-01 2020-01-14 Asm Ip Holdings B.V. Method for depositing a semiconductor structure on a surface of a substrate and related semiconductor structures
USD880437S1 (en) 2018-02-01 2020-04-07 Asm Ip Holding B.V. Gas supply plate for semiconductor manufacturing apparatus
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
JP7124098B2 (ja) 2018-02-14 2022-08-23 エーエスエム・アイピー・ホールディング・ベー・フェー 周期的堆積プロセスにより基材上にルテニウム含有膜を堆積させる方法
US10731249B2 (en) 2018-02-15 2020-08-04 Asm Ip Holding B.V. Method of forming a transition metal containing film on a substrate by a cyclical deposition process, a method for supplying a transition metal halide compound to a reaction chamber, and related vapor deposition apparatus
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10658181B2 (en) 2018-02-20 2020-05-19 Asm Ip Holding B.V. Method of spacer-defined direct patterning in semiconductor fabrication
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US10559479B2 (en) * 2018-02-27 2020-02-11 Toshiba Memory Corporation Semiconductor manufacturing apparatus and manufacturing method of semiconductor device
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
US11114283B2 (en) 2018-03-16 2021-09-07 Asm Ip Holding B.V. Reactor, system including the reactor, and methods of manufacturing and using same
WO2019190783A1 (en) * 2018-03-26 2019-10-03 Lam Research Corporation Atomic layer deposition of carbon films
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US11088002B2 (en) 2018-03-29 2021-08-10 Asm Ip Holding B.V. Substrate rack and a substrate processing system and method
US10510536B2 (en) 2018-03-29 2019-12-17 Asm Ip Holding B.V. Method of depositing a co-doped polysilicon film on a surface of a substrate within a reaction chamber
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102501472B1 (ko) 2018-03-30 2023-02-20 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
US10566194B2 (en) * 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning
KR20190128558A (ko) 2018-05-08 2019-11-18 에이에스엠 아이피 홀딩 비.브이. 기판 상에 산화물 막을 주기적 증착 공정에 의해 증착하기 위한 방법 및 관련 소자 구조
TW202349473A (zh) 2018-05-11 2023-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於基板上形成摻雜金屬碳化物薄膜之方法及相關半導體元件結構
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US11270899B2 (en) 2018-06-04 2022-03-08 Asm Ip Holding B.V. Wafer handling chamber with moisture reduction
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
WO2020003000A1 (en) 2018-06-27 2020-01-02 Asm Ip Holding B.V. Cyclic deposition methods for forming metal-containing material and films and structures including the metal-containing material
CN112292478A (zh) 2018-06-27 2021-01-29 Asm Ip私人控股有限公司 用于形成含金属的材料的循环沉积方法及包含含金属的材料的膜和结构
KR20200002519A (ko) 2018-06-29 2020-01-08 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10767789B2 (en) 2018-07-16 2020-09-08 Asm Ip Holding B.V. Diaphragm valves, valve components, and methods for forming valve components
US10483099B1 (en) 2018-07-26 2019-11-19 Asm Ip Holding B.V. Method for forming thermally stable organosilicon polymer film
US11053591B2 (en) 2018-08-06 2021-07-06 Asm Ip Holding B.V. Multi-port gas injection system and reactor system including same
US10883175B2 (en) 2018-08-09 2021-01-05 Asm Ip Holding B.V. Vertical furnace for processing substrates and a liner for use therein
US10829852B2 (en) 2018-08-16 2020-11-10 Asm Ip Holding B.V. Gas distribution device for a wafer processing apparatus
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
KR20200030162A (ko) 2018-09-11 2020-03-20 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11049751B2 (en) 2018-09-14 2021-06-29 Asm Ip Holding B.V. Cassette supply system to store and handle cassettes and processing apparatus equipped therewith
CN110970344A (zh) 2018-10-01 2020-04-07 Asm Ip控股有限公司 衬底保持设备、包含所述设备的系统及其使用方法
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
US10847365B2 (en) 2018-10-11 2020-11-24 Asm Ip Holding B.V. Method of forming conformal silicon carbide film by cyclic CVD
US10811256B2 (en) 2018-10-16 2020-10-20 Asm Ip Holding B.V. Method for etching a carbon-containing feature
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
USD948463S1 (en) 2018-10-24 2022-04-12 Asm Ip Holding B.V. Susceptor for semiconductor substrate supporting apparatus
US10381219B1 (en) 2018-10-25 2019-08-13 Asm Ip Holding B.V. Methods for forming a silicon nitride film
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US11031242B2 (en) 2018-11-07 2021-06-08 Asm Ip Holding B.V. Methods for depositing a boron doped silicon germanium film
US10847366B2 (en) 2018-11-16 2020-11-24 Asm Ip Holding B.V. Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US10559458B1 (en) 2018-11-26 2020-02-11 Asm Ip Holding B.V. Method of forming oxynitride film
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
JP2020096183A (ja) 2018-12-14 2020-06-18 エーエスエム・アイピー・ホールディング・ベー・フェー 窒化ガリウムの選択的堆積を用いてデバイス構造体を形成する方法及びそのためのシステム
TWI819180B (zh) 2019-01-17 2023-10-21 荷蘭商Ａｓｍ 智慧財產控股公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR20200091543A (ko) 2019-01-22 2020-07-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
CN111524788B (zh) 2019-02-01 2023-11-24 Asm Ip私人控股有限公司 氧化硅的拓扑选择性膜形成的方法
KR20200102357A (ko) 2019-02-20 2020-08-31 에이에스엠 아이피 홀딩 비.브이. 3-d nand 응용의 플러그 충진체 증착용 장치 및 방법
TW202044325A (zh) 2019-02-20 2020-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 填充一基板之一表面內所形成的一凹槽的方法、根據其所形成之半導體結構、及半導體處理設備
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
TW202104632A (zh) 2019-02-20 2021-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用來填充形成於基材表面內之凹部的循環沉積方法及設備
TW202100794A (zh) 2019-02-22 2021-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基材處理設備及處理基材之方法
US11742198B2 (en) 2019-03-08 2023-08-29 Asm Ip Holding B.V. Structure including SiOCN layer and method of forming same
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
KR20200108243A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOC 층을 포함한 구조체 및 이의 형성 방법
KR20200116033A (ko) 2019-03-28 2020-10-08 에이에스엠 아이피 홀딩 비.브이. 도어 개방기 및 이를 구비한 기판 처리 장치
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
KR20200123380A (ko) 2019-04-19 2020-10-29 에이에스엠 아이피 홀딩 비.브이. 층 형성 방법 및 장치
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130118A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD935572S1 (en) 2019-05-24 2021-11-09 Asm Ip Holding B.V. Gas channel plate
USD922229S1 (en) 2019-06-05 2021-06-15 Asm Ip Holding B.V. Device for controlling a temperature of a gas supply unit
KR20200141003A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 가스 감지기를 포함하는 기상 반응기 시스템
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
USD931978S1 (en) 2019-06-27 2021-09-28 Asm Ip Holding B.V. Showerhead vacuum transport
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP2021015791A (ja) 2019-07-09 2021-02-12 エーエスエム アイピー ホールディング ビー．ブイ． 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
CN112242296A (zh) 2019-07-19 2021-01-19 Asm Ip私人控股有限公司 形成拓扑受控的无定形碳聚合物膜的方法
TW202113936A (zh) 2019-07-29 2021-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於利用n型摻雜物及/或替代摻雜物選擇性沉積以達成高摻雜物併入之方法
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
CN112323048B (zh) 2019-08-05 2024-02-09 Asm Ip私人控股有限公司 用于化学源容器的液位传感器
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー．ブイ． 成膜原料混合ガス生成装置及び成膜装置
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
USD930782S1 (en) 2019-08-22 2021-09-14 Asm Ip Holding B.V. Gas distributor
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
TW202129060A (zh) 2019-10-08 2021-08-01 荷蘭商Ａｓｍ Ｉｐ控股公司 基板處理裝置、及基板處理方法
KR20210043460A (ko) 2019-10-10 2021-04-21 에이에스엠 아이피 홀딩 비.브이. 포토레지스트 하부층을 형성하기 위한 방법 및 이를 포함한 구조체
KR20210045930A (ko) 2019-10-16 2021-04-27 에이에스엠 아이피 홀딩 비.브이. 실리콘 산화물의 토폴로지-선택적 막의 형성 방법
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
US11450529B2 (en) 2019-11-26 2022-09-20 Asm Ip Holding B.V. Methods for selectively forming a target film on a substrate comprising a first dielectric surface and a second metallic surface
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP2021090042A (ja) 2019-12-02 2021-06-10 エーエスエム アイピー ホールディング ビー．ブイ． 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11885013B2 (en) 2019-12-17 2024-01-30 Asm Ip Holding B.V. Method of forming vanadium nitride layer and structure including the vanadium nitride layer
KR20210080214A (ko) 2019-12-19 2021-06-30 에이에스엠 아이피 홀딩 비.브이. 기판 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
KR20210095050A (ko) 2020-01-20 2021-07-30 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법 및 박막 표면 개질 방법
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括釩或銦層的結構之方法
TW202146882A (zh) 2020-02-04 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 驗證一物品之方法、用於驗證一物品之設備、及用於驗證一反應室之系統
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
TW202146715A (zh) 2020-02-17 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於生長磷摻雜矽層之方法及其系統
KR102190908B1 (ko) * 2020-02-18 2020-12-14 (주)위지트 Oled 메탈마스크 코팅 방법
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
KR20210116249A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 록아웃 태그아웃 어셈블리 및 시스템 그리고 이의 사용 방법
KR20210117157A (ko) 2020-03-12 2021-09-28 에이에스엠 아이피 홀딩 비.브이. 타겟 토폴로지 프로파일을 갖는 층 구조를 제조하기 위한 방법
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
CN113555279A (zh) 2020-04-24 2021-10-26 Asm Ip私人控股有限公司 形成含氮化钒的层的方法及包含其的结构
KR20210132605A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 냉각 가스 공급부를 포함한 수직형 배치 퍼니스 어셈블리
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
KR20210143653A (ko) 2020-05-19 2021-11-29 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
KR20220010438A (ko) 2020-07-17 2022-01-25 에이에스엠 아이피 홀딩 비.브이. 포토리소그래피에 사용하기 위한 구조체 및 방법
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
TW202212623A (zh) 2020-08-26 2022-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成金屬氧化矽層及金屬氮氧化矽層的方法、半導體結構、及系統
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
TW202217037A (zh) 2020-10-22 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 沉積釩金屬的方法、結構、裝置及沉積總成
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
KR20220076343A (ko) 2020-11-30 2022-06-08 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치의 반응 챔버 내에 배열되도록 구성된 인젝터
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate
CN114173510B (zh) * 2021-12-08 2022-12-13 上海交通大学 一种具有空气隔热层的微型多层隔热结构及其制备和应用
WO2023122557A1 (en) * 2021-12-20 2023-06-29 Lam Research Corporation Conformal silicon oxide deposition using aminosilane and chlorosilane precursors

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09205081A (ja) * 1995-12-29 1997-08-05 Hyundai Electron Ind Co Ltd 半導体素子の微細パターン形成方法
JP2007522673A (ja) * 2004-02-13 2007-08-09 フリースケール セミコンダクター インコーポレイテッド 処理済みフォトレジストを使用して半導体素子を形成する方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4233109A (en) * 1976-01-16 1980-11-11 Zaidan Hojin Handotai Kenkyu Shinkokai Dry etching method
US4437961A (en) * 1982-08-19 1984-03-20 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Method for sequentially processing a multi-level interconnect circuit in a vacuum chamber
US4534389A (en) * 1984-03-29 1985-08-13 Hewlett-Packard Company Interlocking door latch for dockable interface for integrated circuit processing
JPS6393881A (ja) * 1986-10-08 1988-04-25 Anelva Corp プラズマ処理装置
KR19980028359A (ko) * 1996-10-22 1998-07-15 김영환 반도체소자의 미세 패턴 제조방법
US20030049372A1 (en) * 1997-08-11 2003-03-13 Cook Robert C. High rate deposition at low pressures in a small batch reactor
US6620631B1 (en) * 2000-05-18 2003-09-16 Taiwan Semiconductor Manufacturing Co., Ltd Plasma etch method for forming patterned layer with enhanced critical dimension (CD) control
AU2002211730A1 (en) * 2000-10-16 2002-04-29 Tokyo Electron Limited Plasma reactor with reduced reaction chamber
US6653231B2 (en) 2001-03-28 2003-11-25 Advanced Micro Devices, Inc. Process for reducing the critical dimensions of integrated circuit device features
CN100355058C (zh) * 2001-05-04 2007-12-12 东京毅力科创株式会社 具有连续沉积和蚀刻的电离pvd
US6861334B2 (en) * 2001-06-21 2005-03-01 Asm International, N.V. Method of fabricating trench isolation structures for integrated circuits using atomic layer deposition
KR100480610B1 (ko) 2002-08-09 2005-03-31 삼성전자주식회사 실리콘 산화막을 이용한 미세 패턴 형성방법
US7625460B2 (en) * 2003-08-01 2009-12-01 Micron Technology, Inc. Multifrequency plasma reactor
JP4727171B2 (ja) * 2003-09-29 2011-07-20 東京エレクトロン株式会社 エッチング方法
KR100568448B1 (ko) 2004-04-19 2006-04-07 삼성전자주식회사 감소된 불순물을 갖는 고유전막의 제조방법
US20050287806A1 (en) * 2004-06-24 2005-12-29 Hiroyuki Matsuura Vertical CVD apparatus and CVD method using the same
JP4179311B2 (ja) * 2004-07-28 2008-11-12 東京エレクトロン株式会社 成膜方法、成膜装置及び記憶媒体
US7652632B2 (en) * 2004-08-18 2010-01-26 Ruckus Wireless, Inc. Multiband omnidirectional planar antenna apparatus with selectable elements
US7195985B2 (en) 2005-01-04 2007-03-27 Intel Corporation CMOS transistor junction regions formed by a CVD etching and deposition sequence
US8123968B2 (en) * 2005-08-25 2012-02-28 Round Rock Research, Llc Multiple deposition for integration of spacers in pitch multiplication process
US20070116888A1 (en) * 2005-11-18 2007-05-24 Tokyo Electron Limited Method and system for performing different deposition processes within a single chamber
US8440268B2 (en) 2006-03-30 2013-05-14 Mitsui Engineering & Shipbuilding Co., Ltd. Method and apparatus for growing plasma atomic layer
KR20080001918A (ko) * 2006-06-30 2008-01-04 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
JP4929932B2 (ja) * 2006-09-01 2012-05-09 東京エレクトロン株式会社 成膜方法、成膜装置及び記憶媒体
KR100761857B1 (ko) 2006-09-08 2007-09-28 삼성전자주식회사 반도체 소자의 미세패턴 형성방법 및 이를 이용한 반도체소자의 제조방법
US7666578B2 (en) * 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
TWI462179B (zh) * 2006-09-28 2014-11-21 Tokyo Electron Ltd 用以形成氧化矽膜之成膜方法與裝置
KR101022994B1 (ko) 2006-09-29 2011-03-22 아사히 가세이 일렉트로닉스 가부시끼가이샤 폴리오르가노실록산 조성물
KR100752674B1 (ko) * 2006-10-17 2007-08-29 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법
US20080207007A1 (en) * 2007-02-27 2008-08-28 Air Products And Chemicals, Inc. Plasma Enhanced Cyclic Chemical Vapor Deposition of Silicon-Containing Films
JP4589984B2 (ja) * 2007-06-08 2010-12-01 東京エレクトロン株式会社 微細パターンの形成方法
US7790628B2 (en) 2007-08-16 2010-09-07 Tokyo Electron Limited Method of forming high dielectric constant films using a plurality of oxidation sources
JP4932671B2 (ja) 2007-10-26 2012-05-16 東京エレクトロン株式会社 エッチングマスクの形成方法、制御プログラム及びプログラム記憶媒体
US8030218B2 (en) * 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
US8129555B2 (en) 2008-08-12 2012-03-06 Air Products And Chemicals, Inc. Precursors for depositing silicon-containing films and methods for making and using same
JP5423205B2 (ja) * 2008-08-29 2014-02-19 東京エレクトロン株式会社 成膜装置
JP4638550B2 (ja) * 2008-09-29 2011-02-23 東京エレクトロン株式会社 マスクパターンの形成方法、微細パターンの形成方法及び成膜装置
US7972926B2 (en) * 2009-07-02 2011-07-05 Micron Technology, Inc. Methods of forming memory cells; and methods of forming vertical structures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09205081A (ja) * 1995-12-29 1997-08-05 Hyundai Electron Ind Co Ltd 半導体素子の微細パターン形成方法
JP2007522673A (ja) * 2004-02-13 2007-08-09 フリースケール セミコンダクター インコーポレイテッド 処理済みフォトレジストを使用して半導体素子を形成する方法

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011049596A (ja) * 2008-09-29 2011-03-10 Tokyo Electron Ltd マスクパターンの形成方法、微細パターンの形成方法及び成膜装置
JP2010096896A (ja) * 2008-10-15 2010-04-30 Shin-Etsu Chemical Co Ltd パターン形成方法
JP2012054343A (ja) * 2010-08-31 2012-03-15 Tokyo Electron Ltd 微細パターンの形成方法
KR101423019B1 (ko) 2010-08-31 2014-07-28 도쿄엘렉트론가부시키가이샤 미세 패턴의 형성 방법
JP2012134199A (ja) * 2010-12-20 2012-07-12 Tokyo Electron Ltd 炭素含有薄膜のスリミング方法及び酸化装置
US8703000B2 (en) 2010-12-20 2014-04-22 Tokyo Electron Limited Slimming method of carbon-containing thin film and oxidation apparatus
JP2012169408A (ja) * 2011-02-14 2012-09-06 Taiyo Nippon Sanso Corp マスク用材料、マスクの形成方法、パターン形成方法、及びエッチング保護膜
JP2014029981A (ja) * 2012-02-03 2014-02-13 Dainippon Printing Co Ltd ナノインプリント用テンプレートの製造方法
JP2013251320A (ja) * 2012-05-30 2013-12-12 Dainippon Printing Co Ltd ナノインプリントモールドおよびその製造方法
JP2014017438A (ja) * 2012-07-11 2014-01-30 Tokyo Electron Ltd パターン形成方法及び基板処理システム
WO2014010630A1 (ja) * 2012-07-11 2014-01-16 東京エレクトロン株式会社 パターン形成方法及び基板処理システム
KR20150035593A (ko) * 2012-07-11 2015-04-06 도쿄엘렉트론가부시키가이샤 패턴 형성 방법 및 기판 처리 시스템
US9279184B2 (en) 2012-07-11 2016-03-08 Tokyo Electron Limited Method of forming a pattern and substrate processing system
KR102080246B1 (ko) * 2012-07-11 2020-02-21 도쿄엘렉트론가부시키가이샤 패턴 형성 방법 및 기판 처리 시스템
JP2015005534A (ja) * 2013-06-18 2015-01-08 学校法人立命館 縦型発光ダイオードおよび結晶成長方法
JP2022554086A (ja) * 2019-11-05 2022-12-28 ベイジン・ナウラ・マイクロエレクトロニクス・イクイップメント・カンパニー・リミテッド エッチング方法、空隙誘電体層、及びダイナミックランダムアクセスメモリ
JP7352732B2 (ja) 2019-11-05 2023-09-28 ベイジン・ナウラ・マイクロエレクトロニクス・イクイップメント・カンパニー・リミテッド エッチング方法、空隙誘電体層、及びダイナミックランダムアクセスメモリ
US11948805B2 (en) 2019-11-05 2024-04-02 Beijing Naura Microelectronics Equipment Co., Ltd. Etching method, air-gap dielectric layer, and dynamic random-access memory

Also Published As

Publication number Publication date
KR101079625B1 (ko) 2011-11-03
US10141187B2 (en) 2018-11-27
US11881379B2 (en) 2024-01-23
US11404272B2 (en) 2022-08-02
US10879066B2 (en) 2020-12-29
US20190096658A1 (en) 2019-03-28
US20190115204A1 (en) 2019-04-18
TWI422995B (zh) 2014-01-11
KR20100036214A (ko) 2010-04-07
US20190041756A1 (en) 2019-02-07
KR101108613B1 (ko) 2012-02-08
TWI422994B (zh) 2014-01-11
TW201039072A (en) 2010-11-01
US10191378B2 (en) 2019-01-29
US20170162381A1 (en) 2017-06-08
US10176992B2 (en) 2019-01-08
US20240096595A1 (en) 2024-03-21
US20130213301A1 (en) 2013-08-22
TW201220004A (en) 2012-05-16
US8426117B2 (en) 2013-04-23
KR20110082495A (ko) 2011-07-19
US20180019113A1 (en) 2018-01-18
JP4638550B2 (ja) 2011-02-23
US20220328301A1 (en) 2022-10-13
US11404271B2 (en) 2022-08-02
US20100081094A1 (en) 2010-04-01

Similar Documents

Publication Publication Date Title
JP4638550B2 (ja) マスクパターンの形成方法、微細パターンの形成方法及び成膜装置
JP4659856B2 (ja) 微細パターンの形成方法
JP4589984B2 (ja) 微細パターンの形成方法
TWI479565B (zh) The formation of fine graphics
JP2012134199A (ja) 炭素含有薄膜のスリミング方法及び酸化装置
US20110065280A1 (en) Mask pattern forming method and semiconductor device manufacturing method
KR100845453B1 (ko) 반도체 장치의 제조 방법
JP2012174976A (ja) パターンの形成方法
JP5236716B2 (ja) マスクパターンの形成方法、微細パターンの形成方法及び成膜装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101001

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101026

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101125

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131203

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4638550

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250