JP2007522673A - 処理済みフォトレジストを使用して半導体素子を形成する方法 - Google Patents
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Abstract
半導体素子（５０）は、導電層（１６）をパターニングしてトランジスタ（８０，８２，８４）のゲート（６０，６２，６４）を形成することにより形成される。ゲート（６０，６２，６４）を形成するプロセスは、導電層（１６）を覆うフォトレジスト（５４，５６，５８）をパターニングする工程を有する。パターニング済みフォトレジスト（５４，５６，５８）をトリミングしてフォトレジストの幅が小さくなるようにする。フッ素、好適にはＦ２をトリミング済みフォトレジスト（５４，５６，５８）に導入して導電層に対するフォトレジストの硬度及びフォトレジストの選択性を高くする。トリミング済みのフッ素化フォトレジスト（５４，５６，５８）をマスクとして使用して、導電層（１６）をエッチングしてゲート（６０，６２，６４）として有用な導電パターンを形成する。トランジスタ（８０，８２，８４）は、導電性ピラーがゲート（６０，６２，６４）となるように形成される。他のハロゲン元素、特に塩素をフッ素の代わりに使用することができる。
Description
本発明は半導体素子を形成する方法に関し、特にこのような方法におけるフォトレジストの使用に関する。
半導体製造において寸法が益々小さくなるに従い、フォトリソグラフィでは益々短い波長が使用されるようになってきている。短い波長をもつ光によって異なるフォトレジストが必要になる。この必要性は、波長に起因する光の特性の変化だけでなく、光密度の低下によって生じている。フォトレジストにおいてこれらに対応して必要となる変化として、フォトレジストもフォトレジストの組成を変化させてきており、従ってエッチャントに対するフォトレジストの反応を変化させてきている。悪影響の内の一つは普通、フォトレジストがこれまでのフォトレジストよりも更に高いレートでエッチングされることであった。例えば、２４８ナノメートルの波長を使用する場合では、フォトレジストのエッチングレートに対するポリシリコンのエッチングレートの比は約３〜１であった。１９３ナノメートルの波長で有用なフォトレジストの場合、この比は非常に小さくなって約１．５〜１であった。フォトレジストの厚さを大きくするというのは、焦点深度に関連する問題に起因して望ましくない。悪影響をもたらす別の特性は、エッチングプロセスの間、小さい寸法のフォトレジストは、エッチングの間に固有の形で生じる薄膜化によって倒壊してしまうことさえあるということである。倒壊問題は、短波長光用のフォトレジストの硬度が低下することが原因であると考えられる。例えば、硬度の通常の指標であるヤング率は、波長２４８ナノメートルの光源を使用する商用的に利用可能なフォトレジストの場合よりも、波長１９３ナノメートルの光源を使用する商用的に利用可能なフォトレジストの場合の方が約４０％小さい。
従って、これらの問題の内の一つ以上を解決する、または無くす半導体製造プロセスが必要になる。
本発明は例を通して示され、そして添付の図によって制限されるものではなく、これらの図では、同様の参照記号は同様の構成要素を指す。
当業者であれば、これらの図における構成要素が説明を簡単かつ明瞭にするために示され、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。
当業者であれば、これらの図における構成要素が説明を簡単かつ明瞭にするために示され、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。
一の態様では、半導体素子は、導電層をパターニングしてトランジスタのゲートを形成することにより形成される。ゲートを形成するプロセスは、導電層を被覆するフォトレジストをパターニングする工程を有する。パターニング済みフォトレジストをトリミングしてフォトレジストの幅を小さくする。フッ素、好適にはＦ２をトリミング済みフォトレジストに導入して導電層に対するフォトレジストの硬度及びフォトレジストの選択性を高くする。トリミング済みのフッ素含有フォトレジストをマスクとして使用して、導電層をエッチングしてゲートとして有用な導電パターンを形成する。導電性ピラーがゲートとなる構成のトランジスタが形成される。この様子は図及び次の記述を参照することにより一層深く理解される。
図１に示すのは半導体素子１０であり、この半導体素子は、基板１２と、基板１２上の誘電体１４と、層１６と、フォトレジストパターン１８と、フォトレジストパターン２０と、そしてフォトレジストパターン２２と、を含む。基板１２は半導体層を誘電体１４下に有し、誘電体１４はソース及びドレインを形成するために有用である。基板１２はＳＯＩ基板とすることができ、ＳＯＩ基板では、誘電体層は半導体層の下に位置する。層１６はこの例ではポリシリコンであるが、別の材料、特に金属のような導電材料とすることができる。更に、図示しない他の層を設けることもできる。例えば、反射防止コーティング（ＡＲＣ）を層１６の上に、従って層１６とフォトレジストパターン１８，２０，及び２２との間に設けることができる。フォトレジストパターン１８〜２２は波長１９３ナノメートルの光源を使用する商業的に利用可能であるフォトレジスト材料により形成され、このフォトレジスト材料は水素を含む。フォトレジストパターン１８〜２２は１９３ナノメートル技術の場合、１００ナノメートルのような最小寸法を有することができる。
図２に示すのはトリミング工程後の素子１０であり、この工程では、フォトレジストパターン１８〜２２の幅を元の幅の約４０％にまで小さくして、結果として得られる幅がそれぞれ約４０ナノメートルになるようにする。このトリミングは等方性エッチングプロセスにより行なわれ、このプロセスは等方性ドライエッチングであることが好ましい。横方向のエッチングレートが非常に高いことが望ましいが、フォトレジストパターン１８〜２２の高さを小さくするエッチングレートに比べると実現するのが難しい。フォトレジストパターン１８〜２２の高さは実際には幅よりも小さくすることができる。図２のようにトリミングされるこれらのフォトレジストパターン１８〜２２は、トランジスタのゲート形成マスクとなるように構成される。
図３に示すのは、フォトレジストパターン１８〜２２をマスクとして使用する層１６の部分エッチングである。図示の部分エッチングは、層１６を貫通する方向に約３分の１だけ進行したものであり、着目ゲート３６，３８，及び４０の一部分が層１６に形成される様子を示す。共通する結果として、フォトレジストパターンはいずれも倒壊する、または変形する。フォトレジスト部分３０はフォトレジストパターン１８がエッチングの間に倒壊してしまった結果である。変形フォトレジストパターン３２及び３４はエッチング条件の下で、それぞれフォトレジストパターン２０及び２２から形成される。ポリシリコンである層１６に関する例示としてのエッチング条件では、塩素、臭化水素、酸素、及びアルゴンを含有し、かつ１００ｍＴｏｒｒ未満の圧力、３０〜１００℃の範囲の温度、１０〜２００ＳＣＣＭの範囲の種々のガスの流量、２００〜２０００ワットの範囲のソースパワー、そして０〜２００ワットの範囲のバイアスパワーの条件のプラズマを使用する。変形フォトレジストパターンは処理を継続する間に更に倒壊する恐れもあり、そして倒壊が生じない場合でも、これらの変形フォトレジストパターンは層１６のエッチングの邪魔になる。倒壊フォトレジストパターン３０は、所望領域よりもずっと広い領域に渡ってエッチングを阻止するだけでなく、非常に薄くなってフォトレジストパターンが完全にエッチングされてしまって、ゲートが形成されるべき箇所のポリシリコンがエッチングされる。この箇所は欠陥の位置であり、この欠陥は修復することが不可能であり、かつ素子が正しく動作することができない故障を生じさせる。
図４に示すのは、図３の素子１０の上面図である。この図から、フォトレジストパターン３０，３２，及び３４が、これらのパターンの利便性に悪影響を与える長周期変動（ｌｏｗ ｆｒｅｑｕｅｎｃｙ ｖａｒｉａｔｉｏｎ）及び短周期変動（ｈｉｇｈ ｆｒｅｑｕｅｎｃｙ ｖａｒｉａｔｉｏｎ）を有することが分かる。パターンが倒壊していない領域のパターン３０のエッジの変形４０は、長周期変動の影響の大きさを示している。大きさが２０ナノメートルの変形４０はめずらしいことではない。短周期変動は多くの場合、８ナノメートルに達し得る。これらの短周期変動及び長周期変動は出来る限り小さいことが好ましい。
図５に示すのは、フッ素ソース５２を使用して層１６のエッチングを開始する前にフォトレジストパターン１８〜２２をフッ素化する好適な別の方法を示す。好適には、フッ素ソース５２はフッ素をＦ２（フッ素分子）の形で供給する。この処理によってフォトレジストパターン１８，２０，及び２２の特性を、図６の半導体素子５０に示すように、それぞれフッ素含有フォトレジストパターン５４，５６，及び５８に改質する。フッ素原子Ｆではなくフッ素分子が好ましい、というのは、フッ素分子はフォトレジストパターン１８〜２２の表面で反応するだけでなく、反応前にフォトレジストパターンの内部に拡散するからである。フォトレジストパターン１８〜２２が非常に薄い場合、結果として得られるフッ素含有フォトレジストパターン５４〜５８は全体にフッ素を有する。フッ素は窒素に希釈されるフッ素分子ガスとして使用することが好ましい。温度は３０℃であることが好ましい。別の方法として、効果的な温度範囲は１０〜４０℃とすることができる。他の温度も効果的であるが、７０℃のような高い温度では有害な効果が生じる。フッ素濃度は約１％である。この濃度は変えることができる。濃度を低くすると、所要時間が長くなる。１０分間の時間が約１％の濃度の場合に効果的であることが判明している。圧力は大気圧であることが好ましいが、低圧力にすると、ポリシリコン層のエッチングを行なう同じチャンバーを使用することができる、または少なくとも同じ装置を使用することができるといった利点が得られる。圧力を下げる場合、初期フッ素濃度を圧力低下に応じる形で高くして処理時間を同じになるように維持する必要がある。通常、装置全体は大気圧以下に維持される。フッ素が水素原子に代わって作用して、フッ素含有パターン５４〜５８がフォトレジストパターン１８〜２２よりも多量のフッ素を有するだけでなく、少ない量の水素を有するようになると考えられる。これによってエッチングレートが低くなり、かつフッ素含有フォトレジストパターン５４〜５８の硬度が高くなる。このフッ素化工程の後、層１６のエッチングを行なう。
図７に示すのは、図３及び４に示す半導体素子１０のエッチングと同時に、かつ同じ条件で層１６を部分的にエッチングした後の半導体素子５０である。エッチングレートが下がり、かつフッ素含有フォトレジストパターン５４〜５８の硬度が高くなっているので、これらのパターン５４〜５８は倒壊せず、かつこれらのパターンの形状が維持され、更に所望のゲート６０，６２，及び６４の一部分が層１６に形成される。サイズ減少量は、図３及び４に示すフォトレジストパターン３２及び３４のサイズ減少量よりも遥かに小さい。図８に示すのは、図７の半導体素子５０の上面図である。この図は、短周期変動及び長周期変動が改善されていることを示している。これらの変動は完全に無くなることはないが、極めて小さくなる。変動が１／３小さくなるだけでも大きな改善である。
図９に示すのは、層１６のエッチングを完了した後の半導体素子５０である。この図は、ゲート６０，６２，及び６４を層１６から形成する処理を完了した様子を示している。これはゲート形成に関して望ましい結果を示している。フッ素含有フォトレジストパターン５４〜５８は、層１６のパターニングの完了後も十分な高さを維持している。これによってプロセスマージンを稼ぐことができ、そしてフォトレジスト厚さを減らす可能性も生まれるので、フォトレジストプロセスにおける焦点操作に余裕ができる。
図１０に示すのは、ゲート６０，６２，及び６４を使用するトランジスタ８０，８２，及び８４を形成した後の半導体素子５０である。ゲート６０，６２，及び６４の周りにはサイドウォールスペーサ６６，６８，及び７０がそれぞれ設けられる。ソース／ドレイン領域７２はゲート６０の一方の側でゲート６０に隣接し、ソース／ドレイン領域７４はゲート６０と６２との間に位置し、ソース／ドレイン領域７６はゲート６２と６４との間に位置し、そしてソース／ドレイン領域７８は、ソース／ドレイン領域７６から見てゲート６４の反対側に位置する。ソース／ドレイン領域７４はトランジスタ８０及び８２に共通するが、絶縁領域によって２つの領域に分離することが好ましい。同様に、ソース／ドレイン領域７６はトランジスタ８２及び８４に共通するが、絶縁領域によって２つの領域に分離することが好ましい。
従って、波長１９３ナノメートルの光源を利用するフォトレジストを使用するプロセスを使用してリソグラフィ自体の解像度よりもずっと小さい寸法にトリミングされたゲートを形成することができ、かつこのプロセスを単一の装置の中で実施することができることが分かる。フォトレジストを塗布した後、半導体素子を単一の従来装置に搬入し、そして当該装置の中でゲートの形成が完了するまで処理することができる。
トリミング後のフォトレジストパターンのフッ素化処理に加えて、フッ素化処理をトリミングの前に行なって、特に測定を実施することができる。通常、波長１９３ナノメートルの光源を利用するフォトレジストの幅を測定するプロセスでもフォトレジストは劣化する。フッ素原子を導入するフッ素化をトリミングの前に行ない、その後測定を行なって、フォトレジストの最初の幅が所望通りの幅であることを確認することができる。フォトレジストの最初の幅が所望通りの幅である場合には、トリミングプロセスをフッ素含有フォトレジストに対しても開始することができる。フッ素原子を導入するフッ素化を使用するとフォトレジストの外側がフッ素によってコーティングされるだけであるので、外側フッ素化層を除去した後、トリミングプロセスを、ほとんどフッ素化工程が実施されなかったような状態で継続することができる。フッ素化は測定を実施する必要のあるどのような段階でも実施することができる。フッ素化によるフッ素を保護剤として使用して、ウェハを装置から取り出してどのような目的にも供することができ、その後装置に戻して処理を継続することができる。
また、別のハロゲン元素、特に塩素をフッ素の代わりに使用して同様の目的を達成することができる。例えば、フッ素を使用するどのような場合に対しても塩素をフッ素の代わりに使用することができる。また、別のハロゲン元素も効果的であり、従って単純に或るハロゲン元素をフッ素の代わりに使用することができる。このような場合、フォトレジストパターンをハロゲン元素で処理して水素原子をハロゲン原子で置き換えるプロセスはフォトレジストパターンに関するハロゲン化と考えることができる。
これまでの明細書では、本発明について特定の実施形態を参照しながら記載してきた。しかしながら、この技術分野の当業者であれば、種々の変形及び変更を、以下の請求項に示される本発明の技術範囲から逸脱しない範囲において加え得ることが分かるであろう。例えば、ゲートについてポリシリコンを使用する形で記載してきたが、ゲートは金属のような別の材料とすることもできる。従って、明細書及び図は制限的な意味ではなく、例示として捉えられるべきであり、かつこのような変形の全ては本発明の技術範囲に含まれるものである。
効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、及び問題解決法、及びこのような効果、利点、または問題解決法をもたらし、またはさらに顕著にし得る全ての要素（群）が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。本明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、または他の全てのこれらの変形は包括的な意味で適用されるものであり、一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを含むのではなく、明らかには列挙されていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素も含むことができる。
Claims (21)
- 基板を設ける工程と、
パターニングされるべきパターニング対象層を基板の上方に設ける工程と、
最小寸法を有するパターニング済みフォトレジスト層を、前記パターニング対象層の上に設ける工程と、
パターニング済みフォトレジスト層をトリミングする工程と、
フォトレジスト層の特性を改質して後続のエッチング処理に対する耐性を高めるためにトリミング済みのパターニング済みフォトレジスト層を処理する工程と、
トリミング済みのパターニング済みフォトレジスト層のパターンを前記パターニング対象層に転写する工程とを備える、半導体素子の製造方法。 - 前記パターニング対象層は複数の層から成る積層体を含む、請求項１記載の方法。
- 複数の層から成る積層体はパターニング対象の下地層を被覆する犠牲層を含む、請求項２記載の方法。
- トリミングする処理では、最小寸法を機械的処理及び化学的処理の内の少なくとも一つの処理により小さくする、請求項１記載の方法。
- 機械的処理は反応性イオンエッチング（ＲＩＥ）及びイオン衝撃エッチングの少なくとも一つのエッチングを含む、請求項４記載の方法。
- 化学的処理では、少なくとも酸素と反応させる、請求項４記載の方法。
- 最小寸法は最小寸法の最大８０％だけ小さくなる、請求項４記載の方法。
- 最小寸法は約１００ナノメートルであり、トリミングによって、最小寸法は約２０〜８０ナノメートルの範囲に収まるように小さくなる、請求項４記載の方法。
- 前記特性は化学的性質及び物理的性質の内の少なくとも一つを含む、請求項１記載の方法。
- 前記処理はハロゲン化を含む、請求項１記載の方法。
- ハロゲン化は原子を結合させるハロゲン化及び分子を結合させるハロゲン化の内の少なくとも一つを含む、請求項１０記載の方法。
- ハロゲン化はフッ化及び塩素化の内の少なくとも一つを含む、請求項１０記載の方法。
- 更に、フッ化は原子を結合させるフッ化及び分子を結合させるフッ化の内の少なくとも一つを含む、請求項１２記載の方法。
- 更に、塩素化は原子を結合させる塩素化及び分子を結合させる塩素化の内の少なくとも一つを含む、請求項１２記載の方法。
- 後続のエッチング処理は少なくとも一つのパターン転写エッチング処理を含む、請求項１記載の方法。
- パターニング済みフォトレジスト層は、第１の大きさの短周期ラインエッジラフネスによって特徴付けられ、そしてトリミング済みのパターニング済みフォトレジスト層を処理することによって、ｉ）短周期ラインエッジラフネスの低減、及びｉｉ）更に別の短周期ラインエッジラフネスの抑制の内の少なくとも一つを促進する、請求項１記載の方法。
- 前記トリミング及び前記処理は同じ装置及び個別装置群の内の少なくとも一つにおいて行なわれる、請求項１記載の方法。
- パターニング対象の層は導電材料、半導体材料、及び絶縁材料の内の少なくとも一つを含む、請求項１記載の方法。
- トリミング済みのパターニング済みフォトレジスト層は、トランジスタの制御電極を形成する一部分を含む、請求項１記載の方法。
- 半導体素子であって、
基板と、
基板上に形成される絶縁層と、
絶縁層上に形成される導電層と、
導電層上に形成されるフォトレジスト層とを備え、前記フォトレジスト層はパターニング済みフォトレジスト層からなり、パターニング済みフォトレジスト層は更にトリミング済みのパターニング済みフォトレジスト層を含み、トリミング済みのパターニング済みフォトレジスト層を処理してフォトレジスト層の特性を改質して後続のエッチング処理に対する耐性を高くしている、半導体素子。 - 基板と、基板上に形成される絶縁層と、絶縁層上に形成される導電層と、導電層上に形成され、かつパターニング済みフォトレジスト層を含むフォトレジスト層とを備えた半導体素子を製造するための装置において、
前記パターニング済みフォトレジスト層をトリミングするトリミングモジュールと、
トリミング済みのパターニング済みフォトレジスト層を処理してフォトレジスト層の特性を改質して後続のエッチング処理に対する耐性を高くする処理モジュールとを備える、半導体素子の製造装置。
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