KR100845453B1 - 반도체 장치의 제조 방법 - Google Patents

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유스케 무라키
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나오키 신도
아키타카 시미즈
시게오 아시가키
요시히로 가토
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Abstract

본 발명은, 반도체 기판과, 상기 반도체 기판 상에 형성된 고유전체막과, 상기 고유전체막보다 상층에 형성된 반사 방지 기능과 하드 마스크 기능을 갖는 SiC 계 막을 갖는 적층체로부터 반도체 장치를 제조하는 방법이다. 본 발명은, 상기 SiC 계 막 및 상기 고유전체막에 플라즈마를 작용시켜 개질하는 플라즈마 처리 공정과, 상기 플라즈마 처리 공정에서 개질된 상기 SiC 계 막 및 상기 고유전체막을 습식 세정에 의해 일괄하여 제거하는 세정 처리 공정을 구비한다.
SiC 계 막, 고유전체막, 폴리실리콘막, 습식 세정

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
휴대 전화로 대표되는 모바일 제품의 보급에 수반하여, 더욱 처리 고속화 및 저소비 전력화를 향하여, LSI 의 미세화 기술의 개발이 진행되고 있다. 트랜지스터의 게이트 절연막도, LSI 의 미세화에 수반하여, 더욱 박막화되는 경향이 있다.
종래, M0S 트랜지스터의 게이트 절연막에는, 규소 산화막 (SiO2) 이 이용되어 왔다. 그러나, 규소 산화막은, 막 두께가 2㎚ 이하이면, 절연 성능이 저하되어 누설 전류가 증가한다. 게이트 누설 전류가 증대되면, 소비 전력도 큰 폭으로 증대된다. 이 때문에, 그러한 게이트 절연막이 모바일 제품에 적용되는 경우, 모바일 제품의 배터리 사용 가능 시간이 짧아진다. 또, 게이트 절연막의 박막화에 의해, 붕소 등의 불순물이 게이트 전극으로부터 게이트 절연막 내부로 확산되는 등의 현상도 발생할 수 있다. 이것은, 트랜지스터로서의 성능이나 신뢰성을 저하시켜 버린다.
이 때문에, SiO2 보다 높은 유전율을 가지는 고유전율막 (High-k 막) 을 이 용하는 것이 검토되어 왔다. 대표적인 것으로서, 하프늄계 재료 (HfO2 나 HfSiOx) 등이 유망시되고 있다. 그러나, 반도체 장치의 제조 프로세스에 있어서 High-k 막의 이용은 역사가 오래되지 않았기 때문에, 아직도 개량의 여지가 많이 남아 있다. 그 하나로서, High-k 막을 선택적으로 제거하는 기술의 확립이 요구되고 있다.
게이트 전극의 형성 과정에서는, High-k 막은 에칭의 스토퍼로서 기능한다. 이 때문에, 에칭 공정에서는, 선택적으로 High-k 막이 남는다. 그리고, 그 후에, High-k 막이 선택적으로 박리 제거될 필요가 있다. 여기서, 종래의 게이트 절연막 (SiO2) 의 제거에 이용되어 온 플루오르화수소산 (HF) 등의 약제로는, 어닐링된 High-k 막을 직접 제거할 수 없다. 이 때문에, High-k 막을 제거하기 위해서, 플라즈마 처리에 의한 개질 후에 습식 세정을 실시하는 방법이 제안되어 있다 (예를 들어, 미국 공개 특허 제2003/0230549호, 및, M.Claes 등에 의한, "selective Wet Etching of Hf-based Layers" (204th Meetings of The Electrochemical Society) [The ElectrochemicalSociety, Inc. 의 홈페이지 ; http://www.electrochem.org/meetings/past/204/abstracts/symposia/pifl.htm] 참조).
한편, M0S 트랜지스터의 게이트 전극의 형성 공정에 있어서는, 당해 게이트 전극의 미세화를 도모하기 위해, 에칭에 사용되는 반사 방지막 (ARC ; Anti Reflective Coating) 과 포토레지스트막의 박막화가 진전되고 있다. 특히, 고 개구율의 노광 장치가 사용되는 경우에는, 포토레지스트막의 박막화가 보다 중요하다. 그러나, 포토레지스트막의 박막화는, 정확한 에칭이 곤란해진다는 문제도 일으킬 수 있다. 이 문제를 해결하기 위해서, 포토레지스트막/ARC 하에, 하드 마스크를 도입하는 수법이 사용된다. 이로써, 에칭시의 패턴 전사/해상도의 개선이 도모된다. 그러나, 종래의 ARC 하에 하드 마스크를 도입하는 수법에서는, 반사 방지 기능이 반드시 충분하지 않기 때문에, 해상도나 리소그래피 프로세스 허용량이 충분하다고는 할 수 없는 경우가 있다.
그래서, 반사 방지 기능과 하드 마스크 기능을 겸비한 다층 구조의 SiC 계 막이 제안되어 있다 (미국 특허 제 6316167호 명세서, 및, K.Babich 등에 의한, IEDMTech, dig., p669, 2003 (비특허 문헌 1) 참조). 이러한 막이 사용됨으로써, 포토레지스트막과의 경계면에 있어서의 반사가 거의 제로가 되는 매우 고성능의 반사 방지 성능을 얻을 수 있고, 포토레지스트나 하지막에 맞추어 적절한 특성을 발휘시킬 수 있다. 또, 종래의 ARC 하에 하드 마스크를 도입하는 수법과 비교하여, 해상도나 리소그래피 프로세스 허용량을 비약적으로 향상시킬 수 있다.
도 9A 내지 도 9H 는, 포토레지스트막/ARC 하에 하드 마스크가 도입되는 종래의 게이트 전극 형성 프로세스에 있어서의 공정의 일부를 나타내는 모식도이다.
도 9A 는, 에칭 전의 게이트 적층체를 나타내고 있다. 반도체 웨이퍼를 구성하는 실리콘 기판 (201) 상에는, 게이트 절연막으로서, 예를 들어 HfO2, HfSiOX 등의 High-k 막 (202) 이 형성되어 있다. High-k 막 (202) 상에는, 폴리실리콘 막 (203) 이 형성되어 있다. 폴리실리콘막 (203) 상에는, 예를 들어 산화 규소나 질화 규소 등으로 이루어지는 하드 마스크 (204) 와 ARC (205) 가 형성되어 있다. 또한, ARC (205) 상에는, 패터닝된 포토레지스트막 (210) 이 형성되어 있다.
우선, 도 9B 에 나타내는 바와 같이, 포토레지스트막 (210) 이 마스크로서 이용되어, ARC 막 (205) 및 하드 마스크막 (204) 이 에칭된다. 다음으로, 도 9C 에 나타내는 바와 같이, 포토레지스트막 (210) 이 제거된다. 그 후 ARC 막 (205) 및 하드 마스크막 (204) 이 마스크로서 이용되어, 폴리실리콘막 (203) 이 에칭된다. 이 에칭에 의해, 도 9D 에 나타내는 바와 같이, ARC 막 (205) 도 제거된다 (하드 마스크막 (204) 의 막 두께도 감소된다).
다음으로, 도 9E 에 나타내는 바와 같이, 폴리실리콘막 (203) 의 에칭에 의해 노출된 High-k 막 (202) 에 대해서, 플라즈마 처리가 실시된다. 이 공정에서는, 플라즈마 중에 함유되는 주로 이온의 작용에 의해, High-k 막 (202) 이 다공성 재질로 개질된다.
상기 개질 공정 후, 도 9F 에 나타내는 바와 같이, High-k 막 (202) 의 노출 부분이 HF 등의 약액을 이용한 습식 세정 (습식 에칭) 에 의해 박리, 제거된다. 다음으로, 도 9G 에 나타내는 바와 같이, 게이트 적층체에 사이드 월 (207) 이 형성된다. 그 후, 잔존하고 있는 하드 마스크 (204) 가 플라즈마 개질 처리와 습식 세정과의 조합에 의해 박리, 제거된다. 이로써, 도 9H 에 나타내는 바와 같은 게이트 구조를 얻을 수 있다.
이상과 같은 일련의 공정에 의해, 게이트 전극이 형성된다. 이상의 종래 기술에서는, High-k 막 (202) 의 제거와 하드 마스크 (204) 의 제거가, 각각 독립적인 공정에 의해 실시된다. 이것은, 플라즈마 처리와 습식 세정이 2 회씩 반복되는 것을 의미한다. 이 때문에, 공정 수가 많고, 또, 플라즈마 데미지에 의한 디바이스의 열화, 및 습식 세정 공정에 있어서의 게이트 절연막의 사이드 에치나 매립 절연막의 막 감소 등의 문제도 작지 않다.
또, ARC 와 하드 마스크의 조합을 대신하여, 신규 재료, 예를 들어 미국 특허 제6316167호 명세서나 K.Babich 등에 의한 IEDMTech, dig., p669, 2003 에 나타난 반사 방지 기능과 하드 마스크 기능을 겸비한 다층 구조의 SiC 계 막이 사용되는 경우에도, 당해 SiC 계 막을 효율적으로 확실하게 제거할 수 있는 프로세스를 확립할 필요가 있다. 그러나, 다층 구조의 SiC 계 막과 게이트 절연막으로서의 High-k 막을 갖는 적층체로부터 게이트 전극을 형성하는 경우에, 종래의 프로세스 (도 9A 내지 도 9H) 와 같이 독립적인 제거 공정을 반복하면, 반도체 장치에 악영향을 줄 가능성이 있다.
발명의 요지
본 발명은, 이상과 같은 문제점에 주목하여, 이것을 유효하게 해결하기 위하여 창안된 것이다. 본 발명의 목적은, 반사 방지 기능과 하드 마스크 기능을 겸비한 다층 구조의 SiC 계 막을 효율적으로 확실하게 제거할 수 있고, 게이트 전극 형성 프로세스에 있어서의 막의 제거 공정을 간소화하여, 디바이스로의 악영향을 최대한 저감시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명은, 반도체 기판과, 상기 반도체 기판 상에 형성된 고유전체막과, 상기 고유전체막보다 상층에 형성된 반사 방지 기능과 하드 마스크 기능을 갖는 SiC 계 막을 갖는 적층체로부터 반도체 장치를 제조하는 방법으로서, 상기 SiC 계 막 및 상기 고유전체막에 플라즈마를 작용시켜 개질하는 플라즈마 처리 공정과, 상기 플라즈마 처리 공정에서 개질된 상기 SiC 계 막 및 상기 고유전체막을 습식 세정에 의해 일괄하여 제거하는 세정 처리 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법이다.
혹은, 본 발명은, 반도체 기판과, 상기 반도체 기판 상에 형성된 고유전체막과, 상기 고유전체막 상에 형성된 폴리실리콘막과, 상기 폴리실리콘막보다 상층에 형성된 반사 방지 기능과 하드 마스크 기능을 갖는 SiC 계 막을 갖는 적층체로부터 반도체 장치를 제조하는 방법으로서, 상기 SiC 계 막을, 패터닝된 레지스트를 마스크로서 이용하여 에칭하는 제 1 에칭 공정과, 상기 SiC 계 막을 마스크로서 이용하여, 상기 폴리실리콘막을 에칭하는 제 2 에칭 공정과, 상기 SiC 계 막 및 상기 제 2 에칭 공정에 의해 노출된 상기 고유전체막에 플라즈마를 작용시켜 개질하는 플라즈마 처리 공정과, 상기 플라즈마 처리 공정에서 개질된 상기 SiC 계 막 및 상기 고유전체막을 습식 세정에 의해 일괄하여 제거하는 세정 처리 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법이다.
이들 발명에 의하면, 플라즈마 처리 공정과 세정 처리 공정의 조합에 의해, SiC 계 막이 효율적이고 확실하게 제거될 수 있음과 함께, 이 SiC 계 막의 제거를 High-k 막의 제거와 일괄하여 하나의 공정으로 실시할 수 있다. 이로써, 공정 수가 삭감되기 때문에, 트랜지스터 등의 게이트 전극 형성 프로세스의 스루풋이 향상되어 제조 비용도 삭감될 수 있다.
또, 단일의 제거 공정에서 기능이 상이한 2 종류의 막이 제거될 수 있기 때문에, 플라즈마 데미지에 의한 디바이스의 열화가 최소한으로 억제될 수 있다. 또한 게이트 절연막의 사이드 에지나 매립 절연막 (BOX) 의 막 감소도 최소한으로 억제될 수 있다. 이 결과, 디바이스 특성의 열화나 수율의 저하가 현저하게 억제될 수 있다.
예를 들어, 상기 플라즈마 처리 공정에서는, O2 을 함유하는 처리 가스가 사용된다.
이 경우, 바람직하게는, 상기 O2 를 함유하는 처리 가스는, O2 와 CF4 를 함유하는 가스이며, 그들의 유량비 O2:CF4 는, 1000:5 내지 1000:1 이다.
또, 예를 들어, 상기 세정 처리 공정에서는, 플루오르화수소산을 함유하는 약액이 사용된다. 이 경우, 바람직하게는, 상기 플루오르화수소산을 함유하는 약액은, 플루오르화수소산과 에틸렌글리콜, 프로필렌글리콜 등의 글리콜류를 함유하는 것이다.
또, 본 발명은, 반도체 기판에 대해서 플라즈마에 의한 개질 처리를 실시하는 애싱 장치와, 반도체 기판에 대해서 습식 세정을 실시하는 세정 장치와, 상기 특징을 갖는 반도체 장치의 제조 방법이 실시되도록 상기 애싱 장치와 상기 세정 장치를 제어하는 제어부를 구비한 것을 특징으로 하는 반도체 장치의 제조 시스템이다.
상기 특징을 갖는 반도체 장치의 제조 방법을 제어하는 프로그램, 및 당해 프로그램을 포함하는 컴퓨터 판독 가능한 기록 매체도, 본건의 보호 대상이다.
도 1A 내지 도 1G 는, 본 발명의 일 실시형태의 게이트 전극 형성 프로세스의 공정 순서대로 웨이퍼 단면 상태를 나타내는 모식도이다.
도 2 는, 도 1A 내지 도 1G 의 게이트 전극 형성 프로세스에 있어서의 주요한 공정을 나타내는 흐름도이다.
도 3A 내지 도 3H 는, 본 발명의 다른 실시형태의 게이트 전극 형성 프로세스의 공정 순서대로 웨이퍼 단면 상태를 나타내는 모식도이다.
도 4 는, 도 3A 내지 도 3H 의 게이트 전극 형성 프로세스에 있어서의 주요한 공정을 나타내는 흐름도이다.
도 5 는, 본 발명의 실시에 적합한 반도체 장치의 제조 시스템을 나타내는 개략 블록도이다.
도 6 은, 에칭 장치의 일례를 나타내는 개략도이다.
도 7 은, 스핀식 세정 장치의 일례를 나타내는 개략도이다.
도 8 은, 딥식 세정 장치의 일례를 나타내는 개략도이다.
도 9A 내지 도 9H 는, 종래 기술의 게이트 형성 프로세스의 공정 순서대로 웨이퍼 단면의 상태를 나타내는 모식도이다.
발명을 실시하기 위한 최선의 형태
이하에, 본 발명에 관련되는 반도체 장치의 제조 방법의 실시형태를 첨부 도 면에 기초하여 상세히 서술한다.
도 1A 내지 도 1G 는, 본 발명의 일 실시형태의 MOS 트랜지스터의 게이트 전극 형성 프로세스의 공정 순서대로 웨이퍼 단면 상태를 나타내는 모식도이다. 도 2 는, 도 1A 내지 도 1G 의 게이트 전극 형성 프로세스에 있어서의 주요한 공정을 나타내는 흐름도이다.
도 1A 는, 에칭 전의 게이트 형성 부위의 적층체 구조를 나타내고 있다. 반도체 웨이퍼 (W) 를 구성하는 실리콘 기판 (101) 상에는, 게이트 절연막으로서 예를 들어 HfO2, HfSiOx 등의 High-k 막 (102) 이 형성되어 있다. High-k 막 (102) 은, 예를 들어 CVD 에 의해 형성될 수 있다. High-k 막 (102) 상에는, 폴리실리콘막 (103) 이 예를 들어 CVD 에 의해 형성되어 있다. 폴리실리콘막 (103) 상에는, 예를 들어 SiCH, SiCOH 등으로 이루어지는 SiC 계 막 (106) 이 형성되어 있다. 또한, SiC 계 막 (106) 상에는, 패터닝된 포토레지스트막 (110) 이 형성되어 있다.
SiC 계 막 (106) 은, SiCH 재료로 이루어져 하드 마스크로서 기능하는 마스크 기능막 (104) 과 SiCOH 재료로 이루어져 ARC 로서 기능하는 ARC 막 (105) 의 2 층의 적층 구조를 가지고 있다. 이러한 SiC 계 막 (106) 은, 상기 비특허 문헌 1 에 개시된 것이고, IBM 사로부터 「TERA」 의 명칭으로 제공되고 있다.
이 SiC 계 막 (106) 은, 플라즈마 CVD 에 의해 형성된 다층 구조의 막이며, 하지막 (여기에서는 폴리실리콘막 (103)) 및 포토레지스트막 (110) 의 재질에 따라, 소정 파장의 노광광에 있어서의 각 막의 n+ik (단, n 은 굴절률, k 는 소쇠 계수) 로 표시되는 복소굴절률이 조정되어 있다. 예를 들어, 파장 193㎚ 에 있어서의 각 막의 n 은 약 1.62∼2.26, k 는 약 0.045∼0.75 로 조정되어 있다. 이들 값은, 막형성 온도, 압력, 유량, 가스 조성 등의 막형성 조건을 변화시킴으로써 조정할 수 있다.
구체적으로는, 예를 들어, 포토레지스트막 (110) 에 인접한 SiCOH 조성의 ARC 막 (105) 과, 에칭 대상인 폴리실리콘막 (103) 에 인접한 SiCH 조성의 마스크 기능막 (104) 이고, 서로 n 및 k 가 상이한 2 층 구조를 취할 수 있다. 그리고, 이들의 n 및 k 의 값과 막 두께를 조정함으로써, 우수한 반사 방지 기능을 실현할 수 있다 (포토레지스트막 (110) 과의 경계에서의 반사율을 거의 제로로 할 수 있다). 또, 65㎚ CMOS 의 패터닝에 대응하는 최근의 ArF (파장 193㎚) 를 이용한 포토리소그래피 프로세스, 또, 65㎚ 이후의 차세대에 대응하는 F2 (파장 157㎚) 나 EUV 를 이용한 포토리소그래피 프로세스에 있어서, 충분한 해상도를 얻을 수 있다. 또, 이 SiC 계 막은 무기막이기 때문에, 포토레지스트막 (110) 에 대해서 높은 선택비로 에칭할 수 있다. 또, 에칭 대상막인 폴리실리콘막 (103) 에 대해서도 높은 선택비를 얻을 수 있다. 즉, 이 SiC 계 막은 우수한 하드 마스크 기능을 발휘할 수 있다.
도 1B 는, 단계 S301 (도 2 참조) 에서 포토레지스트막 (110) 을 마스크로서 이용하여 ARC 막 (105) 및 마스크 기능막 (104) 이 에칭된 후의 상태를 나타내고 있다. ARC 막 (105) 및 마스크 기능막 (104) 의 에칭은, 예를 들어 SF6 계 가스를 이용한 드라이 에칭에 의해 실시될 수 있다.
다음으로, 도 1C 는, 단계 S302 (도 2 참조) 에서 포토레지스트막 (110) 이 제거된 후에, 폴리실리콘막 (103) 이 에칭되기 전의 상태를 나타내고 있다.
도 1D 는, 단계 S303 (도 2 참조) 후, 즉, ARC 막 (105) 및 마스크 기능막 (104) 이 마스크로서 이용되어, 폴리실리콘막 (103) 이 에칭된 후의 상태이다. 이 단계에서는, 에칭에 의하여 ARC 막 (105) 도 제거되고, 마스크 기능막 (104) 의 막 두께도 감소되고 있다.
도 1E 는, 폴리실리콘막 (103) 의 에칭에 의해 노출된 High-k 막 (102) 과 마스크 기능막 (104) 에 대해서 플라즈마 처리되어 있는 상태를 나타내고 있다 (단계 S304). 이 공정에서는, 플라즈마 중의 이온의 작용에 의해 High-k 막 (102) 및 마스크 기능막 (104) 이 산화되어, 다공성 재질로 개질된다. 또한, 당해 개질 처리를 위한 플라즈마 처리의 조건에 대해서는 후에 상세히 서술한다.
도 1F 는, 단계 S305 (도 2 참조) 에서 High-k 막 (102) 및 마스크 기능막 (104) 이 습식 세정 (습식 에칭) 에 의해 제거된 후의 상태를 나타내고 있다. 상기 플라즈마 처리에 의해 High-k 막 (102) 및 마스크 기능막 (104) 은 다공질화되므로, 이와 같이 단일 공정으로 일괄하여 제거할 수 있다. 습식 세정은, 후 술하는 바와 같이, 딥식의 세정 장치 또는 스핀식의 세정 장치를 이용하여, 소정의 조건에서 실시될 수 있다.
도 1G 는, 이상과 같이 하여 얻어진 게이트 적층체에 대해서, 단계 S306 (도 2 참조) 에서 CVD 에 의해 사이드 월 (107) 이 형성된 상태를 나타내고 있다.
또한, 도시 및 설명은 생략되어 있지만, 통상의 방법에 따라, 소스 영역의 형성, 드레인 영역의 형성, 층간 절연막의 퇴적, 컨택트홀의 형성 등이 실시되어, M0S 트랜지스터의 게이트 전극이 제작된다.
다음으로, 도 3A 내지 도 3H 는, 본 발명의 다른 실시형태의 MOS 트랜지스터의 게이트 전극 형성 프로세스의 공정 순서대로 웨이퍼 단면 상태를 나타내는 모식도이다. 도 4 는, 도 3A 내지 도 3H 의 게이트 전극 형성 프로세스에 있어서의 주요한 공정을 나타내는 흐름도이다.
도 3A 는, 에칭 전의 게이트 형성 부위의 적층체 구조를 나타내고 있다. 반도체 웨이퍼 (W) 를 구성하는 실리콘 기판 (101) 상에는, 게이트 절연막으로서 예를 들어 HfO2, HfSiOx 등의 High-k 막 (102) 이 형성되어 있다. High-k 막 (102) 은, 예를 들어 CVD 에 의해 형성될 수 있다. High-k 막 (102) 상에는, 폴리실리콘막 (103) 이 예를 들어 CVD 에 의해 형성되어 있다. 폴리실리콘막 (103) 상에는, 예를 들어 산화 규소 (SiO2) 나 질화 규소 (Si3N4) 등의 하드 마스크막 (111) 이 형성되어 있다. 하드 마스크막 (111) 상에는, SiCH 재료 및 SiCOH 재료로 이루어지는 SiC 계 막 (114) 이 형성되어 있다. 또한, SiC 계 막 (114) 상에는, 패터닝된 포토레지스트막 (110) 이 형성되어 있다.
SiC 계 막 (114) 은, 하드 마스크 기능을 가지는 제 1 ARC 막 (112) 과, 제 1 ARC 막 (112) 과는 조성이 상이한 제 2 ARC 막 (113) 의 2 층의 적층 구조를 가지고 있다. 제 1 ARC 막 (112) 은, 예를 들어 SiCH 를 주성분으로 하는 막이며, 주로 하드 마스크 기능에 중점을 둔 조성을 갖는다. 제 2 ARC 막 (113) 은, 예를 들어 SiCOH 를 주성분으로 하는 막이다. 이와 같이 ARC 막을 2 층 구조로 함으로써, 반사 방지 특성을 최적화할 수 있다.
도 3B 는, 단계 S311 (도 4 참조) 에서 포토레지스트막 (110) 을 마스크로서 이용하여 제 1 ARC 막 (112) 및 제 2 ARC 막 (113) 이 에칭된 후 상태를 나타내고 있다. 제 1 ARC 막 (112) 및 제 2 ARC 막 (113) 의 에칭은, 예를 들어 SF6 계 가스를 이용한 드라이 에칭에 의해 실시될 수 있다. 또한, 당해 에칭에 의해, 포토레지스트막 (110) 의 막 두께도 감소되고 있다.
다음으로, 도 3C 는, 단계 S312 (도 4 참조) 에서 제 1 ARC 막 (112) 및 제 2 ARC 막 (113) 을 마스크로서 이용하여 하드 마스크막 (111) 이 CF4 계의 가스를 이용하여 드라이 에칭된 후의 상태이며, 폴리실리콘막 (103) 이 에칭되기 전의 상태를 나타내고 있다. 이 단계에서, 포토레지스트막 (110) 및 제 2 ARC 막 (113) 은 제거되어, 제 1 ARC 막 (112) 의 막 두께는 감소되고 있다.
도 3D 는, 단계 S313 (도 4 참조) 에서, 제 1 ARC 막 (112) 및 하드 마스크막 (111) 이 마스크로서 이용되고, 폴리실리콘막 (103) 이 HBr 또는 Cl2 가스를 이 용하여 드라이 에칭된 후 상태이다.
도 3E 는, 폴리실리콘막 (103) 의 에칭에 의해 노출된 High-k 막 (102) 과 제 1 ARC 막 (112) 및 하드 마스크막 (111) 에 대해서 플라즈마 처리되어 있는 상태를 나타내고 있다 (단계 S314). 이 공정에서는, 플라즈마 중의 이온의 작용에 의해 High-k 막 (102) 및 제 1 ARC 막 (112) 이 산화되어, 다공성 재질로 개질된다. 또한, 당해 개질 처리를 위한 플라즈마 처리의 조건에 대해서는 후에 상세히 서술한다.
도 3F 는, 단계 S315 (도 4 참조) 에서 High-k 막 (102) 및 제 1 ARC 막 (112) 이 습식 세정 (습식 에칭) 에 의해 제거된 후 상태를 나타내고 있다. 상기 플라즈마 처리에 의해 High-k 막 (102) 및 제 1 ARC 막 (112) 은 다공질화되므로, 이와 같이 단일 공정으로 일괄하여 제거하는 것이 가능하다. 습식 세정은, 후술하는 바와 같이, 딥식의 세정 장치 또는 스핀식의 세정 장치를 이용하여, 소정의 조건에서 실시될 수 있다.
도 3G 는, 이상과 같이 하여 얻어진 게이트 적층체에 대해서, 단계 S316 (도 4 참조) 에서 CVD 에 의해 사이드 월 (107) 이 형성된 상태를 나타내고 있다.
도 3H 는, 잔존하고 있던 하드 마스크 (111) 가 단계 S317 (도 4 참조) 에서 제거된 후의 상태를 나타내고 있다. 여기서, 하드 마스크 (111) 의 제거는, 사이드 월 (107) 의 에칭시의 CHF3 또는 CF4 계 가스를 이용한 드라이 에칭에 의해, 혹은, HF 계 약액에 의한 습식 에칭을 행함으로써, 실시될 수 있다.
또한, 도시 및 설명은 생략되어 있지만, 통상의 방법에 따라, 소스 영역의 형성, 드레인 영역의 형성, 층간 절연막의 퇴적, 컨택트홀의 형성 등이 실시되어, M0S 트랜지스터의 게이트 전극이 제작된다.
도 5 는, 본 발명의 실시에 적합한 반도체 장치의 제조 시스템 (200) 을 나타내는 개략 블록도이다. 이 반도체 장치 제조 시스템 (200) 은, 플라즈마에 의한 에칭 처리를 실시하는 에칭 장치 (1) 와, 플라즈마에 의한 개질 처리를 실시하는 애싱 장치 (60) 와, 습식 세정을 실시하는 세정 장치 (70) 를 포함하는 처리부 (100) 를 구비하고 있다. 또, 처리부 (100) 외에, 프로세스 컨트롤러 (90), 기억부 (92), 유저 인터페이스 (91) 를 구비하고 있다 (여기에서는, 플라즈마 에칭 처리 (드라이 에칭), 개질 처리 (플라즈마 애싱), 습식 세정 처리 (습식 에칭) 에 관련되는 부분만이 설명된다.).
처리부 (100) 의 각 장치는 CPU 를 구비한 프로세스 컨트롤러 (90) 에 접속되어 있고, 당해 프로세스 컨트롤러 (90) 에 의해 제어되도록 되어 있다.
프로세스 컨트롤러 (90) 에는, 공정 관리자가 처리부 (100) 의 각 장치를 관리하기 위해서 코맨드의 입력 조작 등을 실시하기 위한 키보드나 처리부 (100) 의 각 장치의 가동 상황을 가시화하여 표시하는 디스플레이 등을 포함하는 유저 인터페이스 (91) 와, 처리부 (100) 에서 실행되는 각종 처리를 프로세스 컨트롤러 (90) 의 제어로 실현하기 위한 제어 프로그램이나 처리 조건 데이터 등이 기록된 레시피가 저장된 기억부 (92) 가 접속되어 있다.
그리고, 필요에 따라, 유저 인터페이스 (91) 로부터의 지시 등에 기초하여, 임의의 레시피가 기억부 (92) 로부터 호출되어, 프로세스 컨트롤러 (90) 에 실행된다. 이로써, 프로세스 컨트롤러 (90) 의 제어 하에서, 처리부 (100) 에 있어서, 원하는 각종 처리가 실시된다. 상기 레시피는, 예를 들어, CD-ROM, 하드 디스크, 플렉시블 디스크, 비휘발성 메모리 등의 판독 가능한 기억 매체에 저장된 상태의 것이 이용된다. 혹은, 처리부 (100) 의 각 장치 사이에서, 혹은 외부의 장치로부터 전용 회선 등을 통하여, 온라인 이용하는 것도 가능하다.
도 6 은, 본 발명 방법에 이용할 수 있는 에칭 장치의 일례를 나타내는 개략도이다. 이 에칭 장치 (1) 는, 상하의 평행한 전극판이 대향하여 쌍방에 고주파 전원이 접속된 용량 결합형 평행 평판 방식의 에칭 장치이다.
이 에칭 장치 (1) 는, 예를 들어 표면이 알루마이트 처리 (양극 산화 처리)된 알루미늄으로 이루어지는 원통 형상으로 성형된 챔버 (2) 를 가지고 있다. 이 챔버 (2) 는 접지되어 있다. 챔버 (2) 내에는, 예를 들어 규소로 이루어지는 서셉터 (5) 가 서셉터 지지대 (4) 에 지지된 상태로 형성되어 있다. 서셉터 (5) 상에는, 피처리체로서 소정의 막이 형성된 웨이퍼 (W) 가 수평으로 탑재된다. 또, 서셉터 (5) 는 하부 전극으로서 기능하고, 하이 패스 필터 (HPF ; 6) 가 접속되어 있다.
서셉터 지지대 (4) 의 내부에는, 온도 조절 매체실 (7) 이 형성되어 있다. 온도 조절 매체실 (7) 에는, 도입관 (8) 을 통하여, 온도 조절 매체가 도입, 순환된다. 이로써, 서셉터 (5) 는 원하는 온도로 제어될 수 있도록 되어 있다.
서셉터 (5) 의 상면 중앙부는, 볼록 형상의 원판상으로 성형되고, 그 상면에 웨이퍼 (W) 와 대략 동형의 정전척 (11) 이 형성되어 있다. 정전척 (11) 은, 절연재 사이에 전극 (12) 이 개재된 구성으로 되어 있다. 전극 (12) 에는, 전극 (12) 에 접속된 직류 전원 (13) 으로부터 예를 들어 1.5kV 의 직류 전압이 인가된다. 이로써, 쿨롱 힘에 의해 웨이퍼 (W) 가 정전 흡착된다.
또, 절연판 (3), 서셉터 지지대 (4), 서셉터 (5) 및 정전척 (11) 에는, 피처리체인 웨이퍼 (W) 의 이면에, 전열 매체, 예를 들어 He 가스 등을 소정 압력 (백 프레셔) 으로 공급하기 위한 가스 통로 (14) 가 형성되어 있다. 이 전열 매체를 통하여, 서셉터 (5) 와 웨이퍼 (W) 사이에 열 전달이 이루어진다. 이로써, 웨이퍼 (W) 가 소정의 온도로 유지되도록 되어 있다.
서셉터 (5) 의 상단 주변 가장자리부에는, 정전척 (11) 상에 탑재된 웨이퍼 (W) 를 둘러싸도록, 환상의 포커스 링 (15) 이 배치되어 있다. 이 포커스 링 (15) 은, 세라믹스 혹은 석영 등의 절연성 재료로 이루어지고, 에칭 처리의 균일성을 향상시키도록 작용한다.
서셉터 (5) 의 상방에는, 당해 서셉터 (5) 와 평행하게 대향하도록 상부 전극 (21) 이 형성되어 있다. 이 상부 전극 (21) 은, 절연재 (22) 를 통하여, 챔버 (2) 의 상부에 지지되어 있다. 상부 전극 (21) 은, 서셉터 (5) 와의 대향면을 구성하여 다수의 토출 구멍 (23) 을 갖는 전극판 (24) 과, 이 전극판 (24) 을 지지하는 전극 지지체 (25) 에 의해 구성되어 있다. 전극판 (24) 은, 예를 들어 알루미늄으로 이루어진다. 전극 지지체 (25) 는, 도전성 재료, 예를 들어 표면이 알루마이트 처리된 알루미늄으로 이루어진다. 서셉터 (5) 와 상부 전극 (21) 의 간격은, 조절할 수 있도록 되어 있다.
상부 전극 (21) 에 있어서의 전극 지지체 (25) 의 중앙에는, 가스 도입구 (26) 가 형성되어 있다. 가스 도입구 (26) 에는, 가스 공급관 (27) 이 접속되어 있다. 가스 공급관 (27) 에는, 밸브 (28) 그리고 매스 플로우 컨트롤러 (29; mass flow controller) 를 개재시켜, 처리 가스 공급원 (30) 이 접속되어 있다. 이로써, 처리 가스 공급원 (30) 으로부터 가스 도입구 (26) 로, 플라즈마 에칭을 위한 에칭 가스가 공급되도록 되어 있다.
또한, 도 6 에서는, 하나의 처리 가스 공급원 (30) 만이 대표적으로도 나타나고 있지만, 처리 가스 공급원 (30) 은 통상 복수 형성된다. 그리고, Ar, N2, Cl2, O2, CF4, NF3, CH4, CHF3, SF6, HBr 등의 가스가, 각각 독립적으로 유량 제어되면서, 챔버 (2) 내에 공급되도록 되어 있다.
또, 챔버 (2) 의 바닥부에는, 배기관 (31) 이 접속되어 있다. 이 배기관 (31) 에는, 배기 장치 (35) 가 접속되어 있다. 배기 장치 (35) 는, 터보 분자 펌프 등의 진공 펌프를 구비하고 있다. 이로써, 챔버 (2) 내는, 소정의 감압 분위기, 예를 들어 1Pa 이하의 소정의 압력까지 진공화할 수 있도록 구성되어 있다. 챔버 (2) 의 측벽에는, 게이트 밸브 (32) 가 형성되어 있다. 이 게이트 밸브 (32) 를 열림으로 한 상태에서, 웨이퍼 (W) 가 인접하는 로드록실 (도시 생략) 사이에서 반송되도록 되어 있다.
상부 전극 (21) 에는, 제 1 고주파 전원 (40) 이 접속되어 있고, 그 급전선 에는, 정합기 (41) 가 설치되어 있다. 또, 상부 전극 (21) 에는 로패스 필터 (LPF ; 42) 가 접속되어 있다. 제 1 고주파 전원 (40) 은, 50∼150MHz 의 범위의 주파수를 가지고 있다. 상부 전극 (21) 에 이와 같이 높은 주파수가 인가됨으로써, 챔버 (2) 내에, 바람직한 해리 상태 그리고 고밀도의 플라즈마를 형성할 수 있고, 저압 조건 하에서의 플라즈마 처리가 가능해진다. 제 1 고주파 전원 (40) 의 주파수는, 특히 50∼80MHz 가 바람직하다. 전형적으로는, 도 6 중에 나타내는 바와 같이, 60MHz 또는 그 근방의 값이 채용된다.
하부 전극으로서의 서셉터 (5) 에는, 제 2 고주파 전원 (50) 이 접속되어 있고, 그 급전선에는, 정합기 (51) 가 설치되어 있다. 제 2 고주파 전원 (50) 은, 수백 kHz∼수십 MHz 범위의 주파수를 가지고 있다. 하부 전극에 이러한 범위의 주파수 전력이 인가됨으로써, 웨이퍼 (W) 에 대해서 데미지를 주지 않고 적절한 이온 작용을 부여할 수 있다. 제 2 고주파 전원 (50) 의 주파수는, 예를 들어 도 6 에 나타내는 바와 같이, 2MHz 또는 800KHz 등의 값이 채용된다.
다음으로, 이상과 같이 구성된 에칭 장치 (1) 에 의해, 웨이퍼 (W) 가 에칭되는 프로세스에 대해 설명한다.
우선, 게이트 밸브 (32) 가 개방되고, 웨이퍼 (W) 가 도시되지 않은 로드록실로부터 챔버 (2) 내에 반입되어, 정전척 (11) 상에 탑재된다. 그리고, 고압 직류 전원 (13) 으로부터 직류 전압이 인가되고, 웨이퍼 (W) 가 정전척 (11) 상에 정전 흡착된다.
이어서, 게이트 밸브 (32) 가 닫히고, 배기 장치 (35) 에 의해 챔버 (2) 내 가 소정의 진공도까지 진공화된다. 그 후, 밸브 (28) 가 개방되고, 처리 가스 공급원 (30) 으로부터, 에칭용 처리 가스로서 예를 들어 CF4 가, 매스 플로우 컨트롤러 (29) 에 의해 소정의 유량 (예를 들어 50mL/min) 으로 조정되면서, 처리 가스 공급관 (27), 가스 도입구 (26), 상부 전극 (21) 의 중공부, 및, 전극판 (24) 의 토출 구멍 (23) 을 통하여, 도 6 에 화살표로 나타내는 바와 같이, 웨이퍼 (W) 에 대해서 균일하게 토출된다.
챔버 (2) 내의 압력은, 소정의 압력, 예를 들어 1.3∼13.3Pa 정도의 압력으로 유지된다. 또, 제 1 고주파 전원 (40) 으로부터 상부 전극 (21) 에 200W 의 고주파 전압이, 제 2 고주파 전원 (50) 으로부터 하부 전극으로서의 서셉터 (5) 에 200W 의 고주파 전압이, 각각 인가된다. 이로써, 에칭 가스가 플라즈마화되어, 웨이퍼 (W) 의 에칭이 실시된다.
다음으로, 애싱 장치 (60) 에 대해 설명한다. 도 6 의 에칭 장치 (1) 와 동일하게 구성된 용량 결합형 평행 평판 방식의 플라즈마 처리 장치가, 애싱 장치 (60) 로서 사용될 수 있다. 즉, 플라즈마에 의한 SiC 계 막 및 High-k 막의 개질 처리는, 처리 가스 공급원 (30) 으로부터 공급되는 처리 가스를 바꾸는 것 이외에는, 도 6 의 에칭 장치 (1) 와 동일한 구성의 장치로 실시할 수 있다. 이 때문에, 애싱 장치 (60) 의 도시 및 구성의 설명은 생략되고, 이하에서는 개질 처리의 조건만이 설명된다. 또한, 에칭 장치 (1) 와 애싱 장치 (60) 를 겸용하는 장치에 의해, 동일 챔버 내에서, 에칭 처리와 개질 처리가 실시되어도 된다.
애싱 장치 (60) 에 있어서의 개질 처리의 조건은, 이하와 같다. 처리 가스로는, 예를 들어, O2 를 함유하는 가스가 이용될 수 있다. 특히, O2 와 CF4 의 혼합 가스를 이용하는 것이 바람직하다. 이 경우, 매스 플로우 컨트롤러 (29) 에 의해, O2 와 CF4 의 혼합비 (O2:CF4) 가 소정의 범위, 예를 들어 1000:5∼1000:1 로 조정되면서, O2 와 CF4 가 챔버 내에 공급된다.
여기서, 웨이퍼 (W) 의 온도는, 예를 들어 250℃ 정도로 유지된다. 챔버 (2) 내의 압력은, 예를 들어 1.3∼13.3Pa 정도, 바람직하게는 2.7∼8Pa 로 유지된다. 한편, 제 1 고주파 전원 (40) 으로부터 상부 전극 (21) 에 10∼2500W 의 고주파 전압이 인가되고, 제 2 고주파 전원 (50) 으로부터 하부 전극으로서의 서셉터 (5) 에 10∼2500W 의 고주파 전압이 인가된다. 이로써, 처리 가스가 플라즈마화되어 SiC 계 막 및 High-k 막에 작용된다. 이로써, SiC 계 막 및 High-k 막이 산화되어, 다공질화된다. 다공질화된 SiC 계 막 및 High-k 막은, 이하에 서술하는 소정의 조건에서 실시되는 습식 세정에 의해 용이하게 박리, 제거될 수 있다.
도 7 은, 세정 장치 (70) 로서 이용할 수 있는 스핀식 세정 장치 (71) 의 개략도이다. 이 스핀식 세정 장치 (71) 는, 컵 (CP) 과, 컵 (CP) 내에 설치되고 웨이퍼 (W) 를 수평으로 흡착 유지하는 스핀척 (72) 과, 스핀척 (72) 을 회전시키는 모터 (73) 와, 약액 (88) 을 공급하는 노즐 (74) 을 가지고 있다. 이 스핀식 세정 장치 (71) 는, 노즐 (74) 로부터 웨이퍼 (W) 의 중앙에 약액 (88) 을 스프 레이하면서, 모터 (73) 에 의해 스핀척 (72) 과 그것에 흡착 유지되어 있는 웨이퍼 (W) 를 회전시켜 웨이퍼 (W) 의 전체면에 약액 (88) 을 펴발라, 웨이퍼 (W) 의 습식 세정을 실시한다는 것이다.
이 스핀식 세정 장치 (71) 를 이용하는 경우의 습식 세정 처리는, 예를 들어, HF:에틸렌글리콜의 혼합비를 1:1∼1:50 의 비율로 함유하는 약액 (88) 을 이용하는 것이 바람직하고, 1:10∼1:20 이 특히 바람직하다. 또, 약액 (88) 의 온도는 실온 정도로 하고, 웨이퍼 단위 면적 당 10∼100㎖/㎠ 정도 공급하는 것이 바람직하다.
도 8 은, 세정 장치의 다른 예인 딥식 세정 장치 (80) 의 개략도이다. 이 딥식 세정 장치 (80) 는, 이중 구조의 용기를 구성하는 외조 (81) 및 내조 (82) 와, 바구니 형상의 지그 (83) 와, 약액의 순환 경로 (84) 와, 펌프 (85) 와, 필터 (86) 와, 열교환기 (87) 를 가지고 있다. 그리고, 내조 (82) 내에 약액 (88) 을 채워, 지그 (83) 를 이용하여 복수의 웨이퍼 (W) 를 서로 이간시키면서 세로로 나열하여 유지한 상태에서 내조 (82) 내 (약액 (88) 내) 에 침지함으로써, 웨이퍼 (W) 의 습식 세정 처리가 실시된다. 내조 (82) 로부터 오버플로우한 약액은, 펌프 (85) 에 의해 순환 경로 (84) 를 통하여 순환된다. 순환 경로 (84) 내의 약액 (88) 은, 필터 (86) 에 의해 이물질이 제거되고, 열교환기 (87) 에서 온도 조정된 후, 내조 (82) 내에 복귀된다.
이 딥식 세정 장치 (80) 를 이용하는 경우의 습식 세정 처리는, 예를 들어, HF:에틸렌글리콜의 혼합비를 1:1∼1:50 의 비율로 함유하는 약액 (88) 을 이용하는 것이 바람직하고, 1:10∼1:20 이 특히 바람직하다. 또, 약액 (88) 의 온도는 실온 정도로 하고, 5∼30분간 정도의 시간 침지가 실시되는 것이 바람직하다.
이상, 본 발명의 실시형태에 대해 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 다양한 변형이 가능하다.
예를 들어, 상기 실시형태에서는, 에칭 장치 (1) 및 애싱 장치 (60) 로서 용량 결합형의 평행 평판 방식의 플라즈마 처리 장치가 이용되고 있지만, 소정의 가스 압력으로 플라즈마를 형성할 수 있으면 플라즈마 처리 장치의 종류는 문제되지 않는다. 예를 들어, 유도 결합형의 다양한 플라즈마 처리 장치도 이용될 수 있다. 또, 에칭 장치 (1) 및 애싱 장치 (60) 로서 상이한 형식의 장치를 사용할 수도 있다.

Claims (9)

  1. 반도체 기판과, 상기 반도체 기판 상에 형성된 고유전체막과, 상기 고유전체막보다 상층에 형성된 반사 방지 기능과 하드 마스크 기능을 갖는 SiC 계 막을 갖는 적층체로부터 반도체 장치를 제조하는 방법으로서,
    상기 SiC 계 막 및 상기 고유전체막에 플라즈마를 작용시켜 개질하는 플라즈마 처리 공정과,
    상기 플라즈마 처리 공정에서 개질된 상기 SiC 계 막 및 상기 고유전체막을 습식 세정에 의해 일괄하여 제거하는 세정 처리 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 반도체 기판과, 상기 반도체 기판 상에 형성된 고유전체막과, 상기 고유전체막 상에 형성된 폴리실리콘막과, 상기 폴리실리콘막보다 상층에 형성된 반사 방지 기능과 하드 마스크 기능을 갖는 SiC 계 막을 갖는 적층체로부터 반도체 장치를 제조하는 방법으로서,
    상기 SiC 계 막을, 패터닝된 레지스트를 마스크로서 이용하여 에칭하는 제 1 에칭 공정과,
    상기 SiC 계 막을 마스크로서 이용하여, 상기 폴리실리콘막을 에칭하는 제 2 에칭 공정과,
    상기 SiC 계 막 및 상기 제 2 에칭 공정에 의해 노출된 상기 고유전체막에 플라즈마를 작용시켜 개질하는 플라즈마 처리 공정과,
    상기 플라즈마 처리 공정에서 개질된 상기 SiC 계 막 및 상기 고유전체막을 습식 세정에 의해 일괄하여 제거하는 세정 처리 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 플라즈마 처리 공정에서는, O2 를 함유하는 처리 가스가 사용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 O2 를 함유하는 처리 가스는, O2 와 CF4 를 함유하는 가스이며,
    그들의 유량비 O2:CF4 는, 1000:5 내지 1000:1 인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 세정 처리 공정에서는, 플루오르화수소산을 함유하는 약액이 사용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 플루오르화수소산을 함유하는 약액은, 플루오르화수소산과 에틸렌글리콜을 함유하는 것임을 특징으로 하는 반도체 장치의 제조 방법.
  7. 반도체 기판에 대해서 플라즈마에 의한 개질 처리를 실시하는 애싱 장치와,
    반도체 기판에 대해서 습식 세정을 실시하는 세정 장치와,
    제 1 항 또는 제 2 항에 기재된 반도체 장치의 제조 방법이 실시되도록 상기 애싱 장치와 상기 세정 장치를 제어하는 제어부를 구비한 것을 특징으로 하는 반도체 장치의 제조 시스템.
  8. 삭제
  9. 제 1 항 또는 제 2 항에 기재된 반도체 장치의 제조 방법을 제어하는 프로그램을 포함하는 컴퓨터 판독 가능한 기록 매체.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160038688A (ko) * 2014-09-30 2016-04-07 가부시키가이샤 히다치 고쿠사이 덴키 기판 처리 장치, 반도체 장치의 제조 방법 및 기록 매체

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009021550A (ja) * 2007-07-12 2009-01-29 Panasonic Corp 半導体装置の製造方法
JP5782279B2 (ja) 2011-01-20 2015-09-24 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
JP5801676B2 (ja) * 2011-10-04 2015-10-28 東京エレクトロン株式会社 半導体装置の製造方法
US20160020246A1 (en) * 2014-07-15 2016-01-21 United Microelectronics Corporation Method for fabricating cmos image sensors and surface treating process thereof
WO2017151383A1 (en) * 2016-02-29 2017-09-08 Tokyo Electron Limited Selective siarc removal

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3279016B2 (ja) * 1993-12-03 2002-04-30 ソニー株式会社 ドライエッチング方法
JP3257245B2 (ja) 1994-05-18 2002-02-18 ソニー株式会社 微細パターンの形成方法
US5762813A (en) * 1995-03-14 1998-06-09 Nippon Steel Corporation Method for fabricating semiconductor device
US6316167B1 (en) 2000-01-10 2001-11-13 International Business Machines Corporation Tunabale vapor deposited materials as antireflective coatings, hardmasks and as combined antireflective coating/hardmasks and methods of fabrication thereof and application thereof
AU4277700A (en) 1999-05-03 2000-11-17 Dow Corning Corporation Method for removal of sic
JP3430091B2 (ja) 1999-12-01 2003-07-28 Ｎｅｃエレクトロニクス株式会社 エッチングマスク及びエッチングマスクを用いたコンタクトホールの形成方法並びにその方法で形成した半導体装置
JP2002252211A (ja) 2001-02-23 2002-09-06 Nec Corp 半導体装置の製造方法
US6777171B2 (en) * 2001-04-20 2004-08-17 Applied Materials, Inc. Fluorine-containing layers for damascene structures
JP3727299B2 (ja) * 2001-12-04 2005-12-14 松下電器産業株式会社 半導体装置の製造方法
US6667246B2 (en) 2001-12-04 2003-12-23 Matsushita Electric Industrial Co., Ltd. Wet-etching method and method for manufacturing semiconductor device
US7887711B2 (en) 2002-06-13 2011-02-15 International Business Machines Corporation Method for etching chemically inert metal oxides
US6759286B2 (en) * 2002-09-16 2004-07-06 Ajay Kumar Method of fabricating a gate structure of a field effect transistor using a hard mask
JP2004165555A (ja) * 2002-11-15 2004-06-10 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
일본공개특허 2003-234325호(2003.08.22)
일본공개특허 2004-165555호(2004.06.10)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160038688A (ko) * 2014-09-30 2016-04-07 가부시키가이샤 히다치 고쿠사이 덴키 기판 처리 장치, 반도체 장치의 제조 방법 및 기록 매체
KR101664153B1 (ko) 2014-09-30 2016-10-10 가부시키가이샤 히다치 고쿠사이 덴키 기판 처리 장치, 반도체 장치의 제조 방법 및 기록 매체

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