JP2006324642A5 - - Google Patents

Claims (5)

1. コア基板と、前記コア基板の上面に形成された第１ビルドアップ層と、前記コア基板の下面に形成された第２ビルドアップ層とを有する配線基板と、
   複数の半導体素子が形成された主面と前記主面の反対側の裏面とを有し、前記配線基板の前記第１ビルドアップ層上に複数の第１バンプ電極を介してフリップチップ接続された半導体チップと、
   前記配線基板の前記第１ビルドアップ層と前記半導体チップの間に、前記複数の第１バンプ電極を囲むように形成された樹脂層と、
   前記配線基板の前記第２ビルドアップ層上に配置された複数の第２バンプ電極とを備え、
   前記コア基板は、第１絶縁層と、前記第１絶緑層を厚さ方向に貫通する複数の第１スルーホールと、前記第１絶緑層の上面及び下面に形成され、前記第１スルーホールを介して接続された第１配線層とを有し、
   前記第１及び第２ビルドアップ層の各々は、第２絶縁層と、前記第２絶縁層を厚さ方向に貫通する複数の第２スルーホールと、前記第２絶縁層の上面及び下面に形成され、前記第２スルーホールを介して接続された第２配線層とを有し、
   前記第１及び第２ビルドアップ層の前記複数の第２スルーホールの直径は、前記コア基板の前記第１スルーホールの直径より小さく形成され、
   前記コア基板の前記第１絶縁層と、前記第１及び第２ビルドアップ層の前記第２絶縁層は、それぞれガラスクロスを含有していることを特徴とする半導体装置。
2. 前記半導体チップの前記裏面上に、前記半導体チップより平面的外形の大きいヒートスプレッダーが接着されていることを特徴とする請求項１に記載の半導体装置。
3. 前記半導体チップは、シリコン基板と、前記シリコン基板上に形成された多層配線構造と、前記多層配線構造を覆うように形成されたパッシベーション膜と、前記パッシベーション膜から露出するように形成されたパッド電極とを有し、
   前記複数の第１バンプ電極は、前記半導体チップの前記パッド電極に接続され、
   前記パッシペーション膜は、ＳｉＯ _２ 膜を含み、
   前記多層配線構造は、前記パッシベーション膜の前記ＳｉＯ _２ 膜より低誘電率を持つ層間絶縁膜を有することを特徴とする請求項１に記載の半導体装置。
4. 前記多層配線構造の前記層間絶縁膜は、ＳｉＯＣ膜又はＳｉＯＦ膜のいずれかであることを特徴とする請求項３に記載の半導体装置。
5. 前記第１及び第２ビルドアップ層のそれぞれの厚さは、前記コア基板の厚さより薄いことを特徴とする請求項３に記載の半導体装置。