DE102004033057A1 - Wafer-Level-Package-Struktur vom Fan-Out-Typ und Verfahren zur Herstellung derselben - Google Patents

Wafer-Level-Package-Struktur vom Fan-Out-Typ und Verfahren zur Herstellung derselben Download PDF

Info

Publication number
DE102004033057A1
DE102004033057A1 DE102004033057A DE102004033057A DE102004033057A1 DE 102004033057 A1 DE102004033057 A1 DE 102004033057A1 DE 102004033057 A DE102004033057 A DE 102004033057A DE 102004033057 A DE102004033057 A DE 102004033057A DE 102004033057 A1 DE102004033057 A1 DE 102004033057A1
Authority
DE
Germany
Prior art keywords
layer
openings
building blocks
forming
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102004033057A
Other languages
English (en)
Inventor
Wen Kun Yang
Wen Pin Yang
Shih Li Chen
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Chip Engineering Technology Inc
Original Assignee
Advanced Chip Engineering Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Chip Engineering Technology Inc filed Critical Advanced Chip Engineering Technology Inc
Publication of DE102004033057A1 publication Critical patent/DE102004033057A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/211—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01076—Osmium [Os]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Micromachines (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

Wafer-Level-Package-Stuktur vom Fan-Out-Typ und Verfahren zur Herstellung derselben, um größere Abstände zwischen Bausteinen zu erzielen.

Description

  • Die vorliegende Erfindung betrifft eine Wafer-Level-Package-Struktur vom Fan-Out-Typ und ein Verfahren zur Herstellung derselben.
  • Die Halbleitertechnologien entwickeln sich sehr schnell und insbesondere Halbleiterbausteine weisen eine Tendenz in Richtung auf Miniaturisierung auf. Jedoch haben die Anforderungen an die Funktionen der Halbleiterbausteine eine entgegengesetzte Tendenz zur Vielseitigkeit. Die Halbleiterbausteine müssen nämlich mehr I/O-Pads in einem kleineren Gebiet aufweisen, so dass die Dichte der Pins schnell ansteigt. Dies bewirkt, dass die Verpackung der Halbleiterbausteine schwieriger wird, und senkt die Ausbeute.
  • Der Hauptzweck der Verpackungsstruktur besteht darin, die Bausteine vor äußeren Beschädigungen zu schützen. Außerdem muss die von den Bausteinen erzeugte Wärme über die Verpackungsstruktur effizient gestreut werden, um den Betrieb der Bausteine sicherzustellen.
  • Die frühere Lead-Frame-Package-Technologie ist aufgrund dessen, dass die Dichte der Pins zu hoch ist, bereits für hochentwickelte Halbleiterbausteine nicht geeignet. Somit ist eine neue BGA (Ball Grid Array)-Verpackungstechnologie entwickelt worden, um die Verpackungsanforderungen hinsichtlich hochentwickelter Halbleiterbausteine zu erfüllen. Die BGA-Verpackung weist den Vorteil auf, dass die kugelförmigen Pins einen kürzeren Abstand als derjenige der Lead-Frame-Package aufweisen und die Pins schwer zu beschädigen und zu verformen sind. Zusätzlich begünstigt die kürzere Signalübertragungsentfernung die Anhebung der Betriebsfrequenz, um der Forderung nach schnellerer Effizienz zu entsprechen. Zum Beispiel offenbart das U.S.-Patent Nr. 5,629,835 von Mahulikar et al. eine BGA-Verpackung, das U.S.-Patent Nr. 5,239,198 eine weitere Verpackung, bei der die FR4-Substrate mit einem Muster aus Leiterbahnen darauf auf einer PCB montiert sind, und offenbart das taiwanesische Patent Nr. 177,766 vom Erfinder der vorliegenden Erfindung eine WLP vom Fan-Out-Typ.
  • Die meisten Verpackungstechnologien unterteilen Bausteine in jeweilige Bausteine und verpacken diese danach und testen den jeweiligen Baustein. Eine weitere Verpackungstechnologie, "Wafer Level Package (WLP)" genannt, kann die Bausteine auf einem Wafer verpacken, bevor die Bausteine in jeweilige Bausteine unterteilt werden. Die WLP-Technologie weist gewisse Vorteile, wie zum Beispiel eine kürzere Herstellzykluszeit, geringere Kosten und keine Notwendigkeit, Unterfüllen oder Formen vorzunehmen, auf. Das U.S.-Patent Nr. 5,323,051 "Semiconductor wafer level package" von Adams et al. offenbart eine WLP-Technologie. Die Technologie wird wie folgt beschrieben. Wie in 1 gezeigt, wird ein Baustein 4 aus einer Fläche eines Halberleiterwafers 2 gebildet und wird ein Deckwafer 6 mit einem vorab festgelegten Muster von Sinterglaswänden 8 als ein Bindemittel auf einer Fläche des Halbleiterwafers 2 aufgebracht, so dass der Baustein 4 von den Sinterglaswänden 8 vollständig umgeben ist. Danach wird eine Fläche des Halbleiterwafers 2 ohne den Baustein 4 poliert, um die Höhe des Halbleiterwafers 2 zu verringern, wobei der Prozess allgemein bezeichnet wird als "Back Grinding". Der Baustein 4 wird in einem Hohlraum mit vorab festgelegten Abmessungen, der durch eine Kombination des Halbleiterwafers 2, des Deckwafers 6 und der Sinterglaswände 8 gebildet wird, hermetisch abgedichtet. Eine Vielzahl von Metallbahnen 10 bildet eine Vielzahl von Elektroden auf dem Halbleitersubstratwafer 2, die für eine elektrische Kopplung mit dem Baustein 4 sorgen. Eine Vielzahl von Drähten 12 ist mit einer Vielzahl von Pads, die auf äußeren Abschnitten der Metallbahnen 10 ausgebildet sind, kontaktiert und erstreckt sich durch ein Loch 14 und ist mit externen Elektronikbausteinen (nicht gezeigt) gekoppelt.
  • Wie erwähnt, ist die Größe des Bausteins sehr klein und sind die I/O-Pads auf einer Fläche eines Bausteins auf herkömmliche Weise ausgebildet. Somit ist die Anzahl der Pads beschränkt und führt ein zu kurzer Abstand zwischen den Pads zu einem Signalkopplungs- oder -trennproblem. Das Lot bildet auch leicht eine Lötbrücke aufgrund des zu kurzen Abstands zwischen den Pads. Außerdem wird die Größe des Bausteins allmählich kleiner und weist der verpackte IC des Bausteins keine Standardgröße durch einige Verpackungstechnologien (zum Beispiel Chip size package) auf, wodurch Testgeräte, Verpackungsgeräte etc. für Bausteine oder Verpackungen mit gewissen festen Größen nicht mehr weiterverwendet werden können.
    •
  • Der Erfindung liegt somit die Aufgabe zugrunde, eine Wafer-Level-Package-Struktur vom Fan-Out-Typ bereitzustellen, die einen geeigneten Abstand zwischen zwei benachbarten Pads der Verpackungsstruktur aufweist.
  • Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, Signalkopplungs- und Signaltrennprobleme zu beseitigen.
  • Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, die Kosten für die Verpackungsstruktur zu senken.
  • Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, die Ausbeute der Verpackungsstruktur anzuheben.
  • Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine Verpackungsstruktur mit einer einstellbaren Größe bereitzustellen, um Testgeräte, Verpackungsgeräte etc. für Bausteine oder Verpackungen mit gewissen festen Größen weiterverwenden zu können.
  • Erfindungsgemäß wird ein Verfahren zur Herstellung einer Wafer-Level-Package-Struktur vom Fan-Out-Typ bereitgestellt, umfassend die Schritte: Kleben einer ersten Vielzahl von Bausteinen an eine isolierende Basis, Ausbilden einer ersten Materialschicht auf der isolierenden Basis zum Füllen eines Raumes zwischen der ersten Vielzahl von Bausteinen auf der isolierenden Basis, Härten der ersten Materialschicht, Ausbilden einer zweiten Materialschicht auf der ersten Materialschicht und der ersten Vielzahl von Bausteinen, Ätzen eines Teilgebietes der zweiten Materialschicht auf ersten Pads der ersten Vielzahl von Bausteinen zur Ausbildung von ersten Öffnungen, Härten der zweiten Materialschicht, Ausbilden einer ersten Kontaktanschlussschicht auf den ersten Öffnungen zur elektrischen Kopplung jeweils mit den ersten Pads, Ausbilden einer ersten Fotolackschicht auf der zweiten Materialschicht und der ersten Kontaktanschlussschicht, Entfernen eines Teilgebietes der ersten Fotolackschicht zum Ausbilden eines ersten Fan-Out-Musters und Freilegen der ersten Kontaktanschlussschicht, Ausbilden von ersten Anschlussleitungen auf dem ersten Fan-Out-Muster, wobei die ersten Anschlussleitungen jeweils mit der ersten Kontaktanschlussschicht gekoppelt sind, Entfernen der verbleibenden ersten Fotolackschicht, Ausbilden einer ersten Isolierschicht auf den ersten Anschlussleitungen und der zweiten Materialschicht, Entfernen eines Teilgebietes auf der ersten Isolierschicht auf den ersten Anschlußleitungen zum Ausbilden von zweiten Öffnungen, Härten der ersten Isolierschicht, und Schweißen von Lötkugeln auf die zweiten Öffnungen.
  • Weiterhin wird erfindungsgemäß eine Wafer-Level-Package-Struktur vom Fan-Out-Typ bereitgestellt, umfassend eine isolierende Basis, einen ersten Baustein, der an die isolierende Basis geklebt ist, eine erste dielektrische Schicht, die auf der isolierenden Basis ausgebildet und in einen Raum mit Ausnahme des ersten Bausteins auf der isolierenden Basis gefüllt ist, eine zweite dielektrische Schicht, die auf der ersten dielektrischen Schicht und dem ersten Baustein ausgebildet ist, wobei die zweite dielektrische Schicht erste Öffnungen auf ersten Pads des ersten Bausteins aufweist, eine erste Kontaktanschlussschicht, die auf den ersten Öffnungen ausgebildet ist, um eine elektrische Kopplung jeweils mit den ersten Pads herzustellen, erste Anschlussleitungen, die auf der zweiten dielektrischen Schicht und der korrespondierenden ersten Kontaktanschlussschicht ausgebildet sind, wobei die ersten Anschlussleitungen von der korrespondierenden ersten Kontaktanschlussschicht zu korrespondierenden ersten Endpunkten erstreckt sind, wobei die korrespondierenden ersten Endpunkte sich innerhalb einer Oberfläche der zweiten dielektrischen Schicht befinden, eine erste Isolierschicht, die auf den ersten Anschlussleitungen und der zweiten dielektrischen Schicht ausgebildet ist, wobei die erste isolierende Schicht zweite Öffnungen auf den ersten Anschlussleitungen aufweist, und Lötkugeln, die auf die zweiten Öffnungen geschweißt sind und mit den jeweiligen ersten Anschlussleitungen elektrisch gekoppelt sind.
  • Die Unteransprüche 2 bis 6 und 8 bis 10 betreffen jeweilige Weiterentwicklungen des Verfahrens beziehungsweise der Struktur.
    •
  • Weitere Merkmale und Vorteile der Erfindung ergeben sich aus den Ansprüchen und aus der nachstehenden Beschreibung, in der Ausführungsbeispiele anhand der schematischen Zeichnungen im einzelnen erläutert sind. Dabei zeigt:
  • 1 ein Schemadiagramm einer Semiconductor Wafer Level Package gemäß dem Stand der Technik;
  • 2A bis 2C Schemadiagramme bezüglich der Verwendung von Bestücken zum Neuplazieren von Standardbausteinen auf einer neuen Basis;
  • 3 ein Schemadiagramm vom Bilden einer ersten Materialschicht auf der Basis;
  • 4 ein Schemadiagramm vom Bilden einer zweiten Materialschicht auf der ersten Materialschicht und dem Baustein;
  • 5 ein Schemadiagramm vom Ätzen eines Teilgebiets der zweiten Materialschicht auf Pads des Bausteins zur Bildung von ersten Öffnungen;
  • 6 ein Schemadiagramm des Bildens einer Kontaktanschlussschicht auf den ersten Öffnungen;
  • 7 ein Schemadiagramm in Vertikalansicht des Bildens von Anschlussleitungen auf einem Fan-Out-Muster, das von einer Fotolackschicht gebildet ist;
  • 8 ein Schemadiagramm in seitlicher Ansicht des Bildens von Anschlussleitungen auf einem Fan-Out-Muster, das von einer Fotolackschicht gebildet wird, entlang a-a' in 7;
  • 9 ein Schemadiagramm des Bildens einer Isolierschicht auf den Anschlussleitungen und der zweiten Materialschicht;
  • 10 ein Schemadiagramm einer verpackten Struktur gemäß einer besonderen Ausführungsform der vorliegenden Erfindung;
  • 11 ein Schemadiagramm einer verpackten Struktur mit einem Baustein und einer passiven Komponente gemäß einer besonderen Ausführungsform der vorliegenden Erfindung;
  • 12 ein Schemadiagramm einer verpackten Struktur mit zwei Bausteinen gemäß einer besonderen Ausführungsform der vorliegenden Erfindung; und
  • 13 ein Schemadiagramm einer verpackten Stapelstruktur mit zwei Bausteinen gemäß einer besonderen Ausführungsform der vorliegenden Erfindung.
  • Nachfolgend werden einige beispielhafte Ausführungsformen der Erfindung detaillierter beschrieben. Nichtsdestotrotz sollte erkannt werden, dass die vorliegende Erfindung in einer großen Vielzahl von anderen Ausführungsformen neben den hier explizit beschriebenen realisiert werden kann.
  • Die Komponenten der verschiedenen Elemente sind nicht maßstabsgerecht gezeigt. Einige Abmessungen der in Beziehung stehenden Komponenten sind übertrieben dargestellt und Bereiche ohne Bedeutung sind nicht gezeichnet, um für eine klarere Beschreibung und ein klareres Verständnis der vorliegenden Erfindung zu sorgen.
  • Das Wesen der vorliegenden Erfindung besteht darin, eine neue Basis mit Standardbausteinen zu bestücken, um einen geeigneten und größeren Abstand zwischen Bausteinen als der ursprüngliche Abstand von Bausteinen auf einem Wafer zu erzielen. Somit weist die Verpackungsstruktur eine größere Kugelanordnung als die Größe des Bausteins auf, um das Problem mit zu engem Kugelabstand zu vermeiden. Außerdem kann der Baustein mit passiven Komponenten (zum Beispiel Kondensatoren) oder anderen Bausteinen mit einer Nebeneinan derstruktur oder einer Stapelstruktur verpackt sein. Das detaillierte Verfahren gemäß einer besonderen Ausführungsform der vorliegenden Erfindung wird unten beschrieben werden.
  • Ein bearbeiteter Siliziumwafer mit Bausteinen wird auf eine Ablage gelegt und danach wird die Dicke des bearbeiteten Siliziumwafers durch Rückläppen zum Erhalten eines Dickenbereiches von 50-300 μm vermindert. Der bearbeitete Siliziumwafer mit der oben genannten Dicke ist leicht sägbar, um den Baustein auf dem Wafer in jeweilige Bausteine zu unterteilen. Der Rückläppschritt kann weggelassen werden, wenn der bearbeitete Siliziumwafer ohne Rückläppen nicht schwer zu sägen ist. Eine dielektrische Schicht (Schutzschicht) wird auf dem bearbeiteten Siliziumwafer vor Sägen zum Schützen der Bausteine vor Beschädigungen optional ausgebildet.
  • Die abgeteilten Bausteine werden getestet, um daraus Bausteine 110 mit Standardgüte auszuwählen. Die Bausteine 110 mit Standardgüte werden genommen und neu auf eine neue Basis 100 mit einem breiteren Abstand zwischen zwei benachbarten Bausteinen gesetzt und mit einem UV-härtenden und/oder wärmehärtenden Klebematerial mit guter Wärmeleitfähigkeit (nicht gezeigt) an die Basis 100 geklebt, wie dies in 2A gezeigt ist. Das Klebematerial ist auf die Basis 100 gestrichen und die Dicke des Klebematerials beträgt vorzugsweise 20 – 60 μm. Wenn die Bausteine 110 auf dem Klebematerial plaziert werden, wird das Klebematerial durch UV-Licht oder thermisch gehärtet. Der Abstand zwischen zwei benachbarten Bausteinen auf der Basis 100 ist breiter gestaltet, damit genügend Raum zum Bilden einer Fan-Out-Kugelanordnung in späteren Schritten vorhanden ist. Somit kann die vorliegende Erfindung einen idealen Kugelabstand einhalten, um Signalkopplungs- und Signaltrennprobleme zu vermeiden, und die Anzahl von I/O-Ports (Kugeln), selbst wenn die Größe der Bausteine kleiner wird, erhöhen. Die Bausteine 110 weisen I/O-Pads 116 auf der oberen Fläche (wie in 4 gezeigt) auf. Passive Komponenten 114 oder Bausteine 112 sind auch an einem benachbarten Platz der Basis 100 plaziert, um ein Filtern oder andere Funktionen, wie in 2B und 2C gezeigt, zu erhalten. Das Material der Basis 100 kann Glas, Silizium, Keramik, Kristallmaterialien, etc. sein und sogar eine runde oder eine rechteckige Gestalt aufwei sen. In der vorliegenden Erfindung ist die Anzahl von Bausteinen und passiven Komponenten, die zusammen verpackt sind, nicht begrenzt. Es können auch mehr als drei Bausteine und passive Komponenten in derselben Verpackungsstruktur von der vorliegenden Erfindung verpackt werden. Das Klebematerial gemäß der vorliegenden Erfindung ist vorzugsweise gut wärmeleitendes Material, so dass die Probleme (wie zum Beispiel Spannung), die sich aus der Temperaturdifferenz zwischen dem Baustein 110 und der Basis 100 ergeben, vermieden werden können.
  • Die Darstellung und die entsprechende Figur unten werden durch einen einzigen Baustein gemacht, um eine vereinfachtere und klarere Beschreibung zum Verständnis der vorliegenden Erfindung zu liefern.
  • Als erstes wird eine Materialschicht 120 ausgebildet, um den Raum zwischen dem Baustein 110 und benachbarten Baustein 110 zu füllen, und befindet sich die Oberfläche der ersten Materialschicht 120 und die Oberfläche des Bausteins 110 auf derselben Höhe. Das Material der ersten Materialschicht 120 kann ein UV-härtendes oder wärmehärtendes Material sein. Danach wird die erste Materialschicht 120 durch UV oder thermisch ausgehärtet. Die erste Materialschicht 120 kann durch ein Siebdruckverfahren oder durch ein Fotolithographieverfahren ausgebildet werden. Die erste Materialschicht 120 fungiert als eine Pufferschicht, um eine Spannung aufgrund von Temperatur etc. zu reduzieren. Die erste Materialschicht 120 kann ein UV- und/oder wärmehärtendes Material, wie zum Beispiel Silikongummi, Epoxydharz, Harz, BCB und so weiter, sein. Die oben genannte Struktur 102, die die Basis 100, den Baustein 110 und die erste Materialschicht 120 umfasst, sieht genauso aus wie ein Wafer mit den nach oben gewandten Bausteinen 110.
  • Wie in 4 gezeigt, ist die Struktur 102 mit einer zweiten Materialschicht 122 beschichtet. Das Material der zweiten Materialschicht 120 kann ein UV-härtendes oder wärmehärtendes Material, wie zum Beispiel BCB, Epoxydharz, SINR3170 (hergestellt von Shin-Etsu Chemical Co., Ltd.) und so weiter sein. Danach wird das Teilgebiet der zweiten Materialschicht 122 auf den Pads 116 des Bausteins 110 durch Verwendung einer Fotomaske zur Bildung von ersten Öffnungen 124 auf den Pads 116 entfernt, und danach wird die zweite Materialschicht 120 durch UV oder Wärme ausgehärtet. Als nächstes kann Plasmaätzen (RIE) optional zum Reinigen der Fläche der Pads 116, um sicherzustellen, dass keine restlichen Materialien auf den Pads 116 bleiben, verwendet werden.
  • Wie in 6 gezeigt, wird eine Kontaktanschlussschicht 126 auf den Pads 116 ausgebildet. Das bevorzugte Material der Kontaktanschlussschicht 126 ist Ti, Cu oder eine Kombination davon. Die Kontaktanschlussschicht 126 kann durch ein physikalisches Verfahren, ein chemisches Verfahren oder eine Kombination davon, zum Beispiel CVD, PVD, Sputtern und Elektroplattieren ausgebildet werden. Eine Fotolackschicht 128 wird auf der zweiten Materialschicht 122 und der Kontaktanschlussschicht 126 ausgebildet und danach wird ein Fan-Out-Muster der Fotolackschicht 128 durch Verwendung einer Fotomaske entwickelt. Das Fan-Out-Muster weist eine Vielzahl von Fan-Out-Öffnungen auf, die jeweils bei den Pads 116 beginnen und in den Endpunkten innerhalb einer Fläche der zweiten dielektrischen Schicht 122 verlaufen. Genauer gesagt können die Endpunkte von zwei benachbarten Fan-Out-Öffnungen größere Abstände dazwischen aufweisen als der Abstand zwischen zwei benachbarten Pads 116. Danach werden Anschlussleitungen 130 durch Elektroplattieren auf der Kontaktanschlussschicht 126 ausgebildet, wie dies in 7 (vertikale Ansicht) und 8 (seitliche Ansicht, entlang a-a' in 7) gezeigt ist. Das Material der Anschlussleitungen 130 ist vorzugsweise Cu, Ni, Au oder eine Kombination derselben.
  • Unter Bezugnahme auf 9 werden die Fotolackschicht 128 und die Kontaktanschlussschicht 126 geätzt und wird danach eine Isolierschicht 132 auf den Anschlussleitungen 130 und der zweiten Materialschicht 122 ausgebildet, und werden die zweiten Öffnungen 134 auf den Anschlussleitungen 130 durch Verwendung einer Fotomaske ausgebildet. Als nächstes wird die erste Isolierschicht 132 ausgehärtet. Die erste Isolierschicht 132 kann durch Rotationsbeschichten oder Siebdruck ausgebildet werden. Die Positionen der zweiten Öffnungen 134 können über dem Baustein 110 oder der ersten Materialschicht 120, vorzugsweise nahe den Endpunkten der jeweiligen Anschlussleitungen 130 ausgebildet werden, so dass ein geeigneter Abstand zwischen zwei benachbarten zweiten Öffnungen 134 besteht, um Lötkugeln 136 auf den zweiten Öffnungen 134 ohne das Signalkopplungs- und Signaltrennproblem zu bilden.
  • Unter Bezugnahme auf 10 wird eine Epoxydharzschicht 140 auf der Rückseite der Basis 100, das heißt auf der Fläche der Basis 100, auf der kein Baustein 110 ausgebildet ist, ausgebildet. Danach wird eine obere Markierung auf der Epoxydschicht 140 durch Verwendung einer Fotomaske ausgebildet und die Epoxydschicht 140 ausgehärtet. Alternativ kann zur Ausbildung einer oberen Markierung Tintendrucken mit Schablone und danach Aushärten mit Wärme oder UV verwendet werden. Die obere Markierung dient zur Identifizierung des Bausteinnamens. Der Schritt des Ausbildens der Epoxydschicht 140 kann weggelassen werden. Als nächstes werden Lötkugeln 136 auf den Lötöffnungen 134 plaziert und die Lötkugeln 136 mit der Fläche der Anschlussleitungen 130 mit IR-Aufschmelzen verbunden.
  • Schließlich wird die verpackte Basis 100 mit der oben genannten Struktur entlang der Sägelinie 138 zersägt, um jeweilige verpackte IC zu isolieren. Wie oben erwähnt, kann der verpackte IC, wie in 11 gezeigt, die passive Komponente 142 und den Baustein 110 enthalten. Der verpackte IC kann auch ein Multi-Baustein mit Nebeneinanderstruktur sein, wie in 12 gezeigt.
  • Das Verpackungsverfahren gemäß der vorliegenden Erfindung kann sogar zum Bilden von Multi-Bausteinen mit Stapelstruktur verwendet werden. Unter Bezugnahme auf 13 wird der Baustein 110a nach dem Schritt des Ausbildens der Isolierschicht 132 oder der zweiten Öffnungen 134 auf der Isolierschicht 132 in der vertikalen Richtung des Bausteins 110 plaziert. Danach werden eine dritte Materialschicht 120a, eine vierte Materialschicht 122a und eine zweiten Kontaktanschlussschicht 126, wie oben erwähnt, nacheinander ausgebildet. Durch Ätzen der dritten Materialschicht 120a, der vierten Materialschicht 122a und der ersten Isolierschicht 132 werden dritte Öffnungen ausgebildet. Danach wird ein leitfähiges Material 148 in den dritten Öffnungen plaziert und das leitfähige Material 148 mit den Anschlussleitungen 130 gekoppelt. Das leitfähige Material 148 kann Lot sein. Als nächstes werden, ähnlich wie in den obigen Darstellungen von 7 bis 10, eine zweite Anschlussleitung 130a, eine zweite Isolierschicht 132a und Lötkugeln 136 nacheinander ausgebildet. In ähnlicher Weise kann das Material der dritten Materialschicht 120a und der vierten Materialschicht 122a ein UV-härtendes oder wärmehärtendes Material sein. Das bevorzugte Material der zweiten Kontaktanschlussschicht 126a ist Ti, Cu oder eine Kombination derselben. Das Material der zweiten Anschlussleitungen 130a ist vorzugsweise Cu, Ni, Au oder eine Kombination derselben. Obwohl 13 nur eine Stapelverpackungsstruktur mit zwei Bausteinen zeigt, ist offensichtlich, dass eine Stapelverpackungsstruktur mit mehr als zwei Bausteinen erhalten werden kann, wie dies bereits erwähnt wurde.
  • Somit kann gemäß der vorliegenden Erfindung die oben genannte Verpackungsstruktur einen geeigneten Abstand zwischen zwei benachbarten Lötkugeln der Verpackungsstruktur einhalten. Somit kann die vorliegende Erfindung die Signalkopplungs- und Signaltrennprobleme vermeiden. Außerdem verwendet die vorliegende Erfindung ein Glassubstrat für LCD und ist die Größe des Glassubstrats sehr viel größer, so dass die vorliegende Erfindung die Kosten für die Verpackungsstruktur senken und die Ausbeute der Verpackungsstruktur anheben kann. Außerdem kann die Verpackungsgröße der vorliegenden Erfindung leicht an Testgeräte, Verpackungsgeräte etc. angepasst werden.
  • Die in der vorliegenden Beschreibung, in den Zeichnungen sowie in den Ansprüchen offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebigen Kombinationen für die Verwirklichung der Erfindung in ihren verschiedenen Ausführungsformen wesentlich sein.
    • 2
    Halbleiterwafer
    4
    Baustein
    6
    Deckwafer
    8
    Sinterglaswände
    10
    Metallbahnen
    12
    Drähte
    14
    Durchgangsloch
    100
    Basis
    102
    Struktur
    110
    Bausteine
    112
    Bausteine
    114
    passive Komponenten
    116
    Pads
    120
    erste Materialschicht
    120a
    dritte Materialschicht
    122
    zweite Materialschicht
    122a
    vierte Materialschicht
    124
    erste Öffnungen
    126
    Kontaktanschlussschicht
    126a
    zweite Kontaktanschlussschicht
    128
    Fotolackschicht
    130
    Anschlussleitungen
    130a
    zweite Anschlussleitungen
    132
    erste Isolierschicht
    132a
    zweite Isolierschicht
    134
    zweite Öffnungen
    136
    Lötkugeln
    138
    Sägelinie
    140
    Epoxydharzschicht
    142
    passive Komponente
    148
    leitfähiges Material

Claims (10)

  1. Verfahren zur Herstellung einer Wafer-Level-Package-Struktur vom Fan-Out-Typ, umfassend die Schritte: Kleben einer ersten Vielzahl von Bausteinen (110, 112) an eine isolierende Basis (100), Ausbilden einer ersten Materialschicht (120) auf der isolierenden Basis (100) zum Füllen eines Raumes zwischen der ersten Vielzahl von Bausteinen (110, 112) auf der isolierenden Basis (100), Härten der ersten Materialschicht (120), Ausbilden einer zweiten Materialschicht (122) auf der ersten Materialschicht (120) und der ersten Vielzahl von Bausteinen (110, 112), Ätzen eines Teilgebietes der zweiten Materialschicht (122) auf ersten Pads (116) der ersten Vielzahl von Bausteinen (110, 112) zur Ausbildung von ersten Öffnungen (124), Härten der zweiten Materialschicht (122), Ausbilden einer ersten Kontaktanschlussschicht (126) auf den ersten Öffnungen (124) zur elektrischen Kopplung jeweils mit den ersten Pads (116), Ausbilden einer ersten Fotolackschicht (128) auf der zweiten Materialschicht (122) und der ersten Kontaktanschlussschicht (126), Entfernen eines Teilgebietes der ersten Fotolackschicht (128) zum Ausbilden eines ersten Fan-Out-Musters und Freilegen der ersten Kontaktanschlussschicht (126), Ausbilden von ersten Anschlussleitungen auf dem ersten Fan-Out-Muster, wobei die ersten Anschlussleitungen (130) jeweils mit der ersten Kontaktanschlussschicht (126) gekoppelt sind, Entfernen der verbleibenden ersten Fotolackschicht (128), Ausbilden einer ersten Isolierschicht (132) auf den ersten Anschlussleitungen (130) und der zweiten Materialschicht (122), Entfernen eines Teilgebietes auf der ersten Isolierschicht (132) auf den ersten Anschlussleitungen (130) zum Ausbilden von zweiten Öffnungen (134), Härten der ersten Isolierschicht (132), und Schweißen von Lötkugeln (136) auf die zweiten Öffnungen (134).
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass sich Oberflächen der ersten Materialschicht (120) und der ersten Vielzahl von Bausteinen (110, 112) auf derselben Höhe befinden, die erste Vielzahl von Bausteinen (110, 112) mindestens zwei Typen von Bausteinen (110, 112) umfasst, die erste Vielzahl von Bausteinen (110, 112) durch Zersägen eines bearbeiteten Siliziumwafers ausgebildet wird, der bearbeitete Siliziumwafer rückgeläppt wird, um eine Dicke des bearbeiteten Siliziumwafers von ungefähr 50 – 300 μm zu erhalten, Materialien der ersten Materialschicht (120) und der zweiten Materialschicht (122) UV-härtendes Material, wärmehärtendes Material und eine Kombination derselben umfassen, die erste Kontaktanschlussschicht (126) Ti, Cu und eine Kombination derselben umfasst, die ersten Anschlussleitungen (130) Ni, Cu, Au und eine Kombination derselben umfassen, die Isolierschicht (132) Epoxydharz, Harz und eine Kombination derselben umfasst, ein Material der isolierenden Basis (100) Glas, Silizium, Keramik oder Kristallmaterial ist, die isolierende Basis (100) eine runde oder eine rechteckige Gestalt aufweist, die erste Kontaktanschlussschicht (126) und die ersten Anschlussleitungen (130) durch ein Verfahren ausgebildet werden, das ein physikalisches Verfahren, ein chemisches Verfahren oder eine Kombination derselben umfasst, das Verfahren CVD, PVD, Sputtern und Elektroplattieren umfasst, und dass der Schritt des Schweißens der Lötkugeln (136) Plazieren der Lötkugeln (136) auf den zweiten Öffnungen (134) durch ein Siebdruckverfahren und Verbinden der Lötkugeln (136) mit Oberflächen der ersten Anschlussleitungen (130) durch ein IR-Aufschmelzverfahren umfasst.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass es außerdem einen Schritt des Zersägens der Basis (100) zum Trennen der ersten Vielzahl von Bausteinen (110, 112) nach dem Schritt des Schweißens der Lötkugeln (136) umfasst, einen Schritt des Klebens einer Vielzahl von ersten passiven Komponenten (142) an die isolierende Basis (100) zwischen der ersten Vielzahl von Bausteinen (110, 112) auf einer isolierenden Basis (100) vor dem Schritt des Ausbildens der ersten Materialschicht (120) umfasst, ferner einen Schritt des Reinigens jeder Oberfläche der ersten Pads (116) durch Verwendung von Plasmaätzen nach dem Schritt des Ätzens eines Teilgebietes der zweiten Materialschicht (122) umfasst und dass es ferner einen Schritt des Ausbildens einer Epoxydharzschicht (140) auf der Rückseite der Basis (100) umfasst.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass es weitere Schritt vor dem Schritt des Entfernens eines Teilgebietes der ersten Isolierschicht (132) umfasst, wobei die weiteren Schritte umfassen: Kleben einer zweiten Vielzahl von Bausteinen (110, 112) an die erste Isolierschicht (132) in der vertikalen Richtung der ersten Vielzahl von Bausteinen (110, 112), Ausbilden einer dritten Materialschicht (120a) auf der ersten Isolierschicht (132), um einen Raum zwischen der zweiten Vielzahl von Bausteinen (110, 112) auf der ersten Isolierschicht (132) zu füllen, Härten der dritten Materialschicht (120a), Ausbilden einer vierten Materialschicht (122a) auf der dritten Materialschicht (120a) und der zweiten Vielzahl von Bausteinen (110, 112), Ätzen eines Teilgebietes der vierten Materialschicht (122a) auf zweiten Pads (116) der zweiten Vielzahl von Bausteinen (110, 112) zur Ausbildung von dritten Öffnungen, Härten der vierten Materialschicht (122a), Ausbilden einer zweiten Kontaktanschlussschicht (126a) auf den dritten Öffnungen zum elektrischen Koppeln mit den jeweiligen zweiten Pads (116), Entfernen eines Teilgebietes der vierten Materialschicht (122a), der dritten Materialschicht (120a) und der zweiten Materialschicht (122) auf den ersten Anschlussleitungen (130) zur Ausbildung von zweiten Öffnungen (134), Auffüllen der Öffnungen (134) mit leitfähigem Material (148), wobei die Oberflächen des leitfähigen Materials und der vierten Materialschicht (122a) sich auf derselben Höhe befinden, Ausbilden einer zweiten Fotolackschicht auf der vierten Materialschicht (122a), dem leitfähigen Material (148) und der zweiten Kontaktanschlussschicht (126a), Entfernen eines Teilgebietes der zweiten Fotolackschicht zum Ausbilden eines zweiten Fan-Out-Musters und Freilegen der zweiten Kontaktanschlussschicht (126a) und des leitfähigen Materials (148), Ausbilden von zweiten Anschlussleitungen (130a) auf dem zweiten Fan-Out-Muster, wobei die zweiten Anschlussleitungen (130a) mit der korrespondierenden zweiten Kontaktanschlussschicht (126a) und korrespondierendem leitfähigem Material (148) gekoppelt sind, Entfernen der verbleibenden zweiten Fotolackschicht, Ausbilden einer zweiten Isolierschicht (132a) auf den zweiten Anschlussleitungen (130a) und der vierten Materialschicht (122a), Entfernen eines Teilgebietes der zweiten Isolierschicht (132a) auf den zweiten Anschlussleitungen (132a) zum Ausbilden von dritten Öffnungen, Härten der zweiten Isolierschicht (132a), und Schweißen von Lötkugeln (136) auf den dritten Öffnungen.
  5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass sich Oberflächen der dritten Materialschicht (120a) und der zweiten Vielzahl von Bausteinen (110, 112) auf derselben Höhe befinden, die zweite Vielzahl von Bausteinen (110, 112) mindestens zwei Typen von Bausteinen umfasst, Materialien der dritten Materialschicht (120a) und der vierten Materialschicht (122a) UV-härtendes Material, wärmehärtendes Material und Kombinationen derselben umfassen, die zweite Kontaktanschlussschicht (126a) Ti, Cu und Kombinationen derselben umfasst, die zweiten Anschlussleitungen (130a) Ni, Cu, Au und Kombinationen derselben umfassen, die zweite Kontaktanschlussschicht (126a) und die zweiten Anschlussleitungen (130a) durch ein Ausbildeverfahren ausgebildet werden, das ein physikalisches Verfahren, ein chemisches Verfahren und eine Kombination derselben umfasst, der Schritt des Schweißens der Lötkugeln (136) Plazieren der Lötkugeln (136) auf den dritten Öffnungen durch ein Siebdruckverfahren und Miteinanderverbinden der Lötkugeln (136) mit Oberflächen der zweiten Anschlussleitungen (130a) durch ein IR-Aufschmelzverfahren umfasst.
  6. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass es einen Schritt des Zersägens der Basis (100) zum Trennen von verpackten Bausteinen (110, 112) mit einem der ersten Vielzahl von Bausteinen und einem der zweiten Vielzahl von Bausteinen (110, 112) umfasst, ferner einen Schritt des Klebens einer zweiten Vielzahl von ersten passiven Komponenten (114, 142) an die isolierende Basis (100) zwischen der zweiten Vielzahl von Bausteinen auf der ersten Isolierschicht (132) vor dem Schritt des Ausbildens der dritten Materialschicht (120a) umfasst, ferner einen Schritt des Reinigens jeder Oberfläche der zweiten Pads (116) durch Verwendung von Plasmaätzen nach dem Schritt des Ätzens eines Teilgebietes der vierten Materialschicht (122a) umfasst.
  7. Wafer-Level-Package-Struktur vom Fan-Out-Typ, umfassend: eine isolierende Basis (100), einen ersten Baustein (110, 112), der an die isolierende Basis (100) geklebt ist, eine erste dielektrische Schicht, die auf der isolierenden Basis (100) ausgebildet und in einen Raum mit Ausnahme des ersten Bausteins auf der isolierenden Basis gefüllt ist, eine zweite dielektrische Schicht, die auf der ersten dielektrischen Schicht und dem ersten Baustein ausgebildet ist, wobei die zweite dielektrische Schicht erste Öffnungen (124) auf ersten Pads (116) des ersten Bausteins aufweist, eine erste Kontaktanschlussschicht (126), die auf den ersten Öffnungen (124) ausgebildet ist, um eine elektrische Kopplung jeweils mit den ersten Pads (116) herzustellen, erste Anschlussleitungen (130), die auf der zweiten dielektrischen Schicht und der korrespondierenden ersten Kontaktanschlussschicht (126) ausgebildet sind, wobei die ersten Anschlussleitungen (130) von der korrespondierenden ersten Kontaktanschlussschicht (126) zu korrespondierenden ersten Endpunkten erstreckt sind, wobei die korrespondierenden ersten Endpunkte sich innerhalb einer Oberfläche der zweiten dielektrischen Schicht befinden, eine erste Isolierschicht (132), die auf den ersten Anschlussleitungen (130) und der zweiten dielektrischen Schicht ausgebildet ist, wobei die erste isolierende Schicht zweite Öffnungen (134) auf den ersten Anschlussleitungen (130) aufweist, und Lötkugeln (136), die auf die zweiten Öffnungen (134) geschweißt sind und mit den jeweiligen ersten Anschlussleitungen (130) elektrisch gekoppelt sind.
  8. Struktur nach Anspruch 7, dadurch gekennzeichnet, dass sich die Oberflächen der ersten dielektrischen Schicht und des ersten Bausteins (110, 112) auf derselben Höhe befinden, der erste Baustein durch Zersägen einer bearbeiteten Basis (100) ausgebildet ist, die bearbeitete Basis rückgeläppt ist, um eine Dicke der bearbeiteten Basis von ungefähr 50 – 300 μm zu erhalten, Materialien der erste dielektrischen Schicht und der dielektrischen Schicht UV-härtendes Material, wärmehärtendes Material und Kombinationen derselben umfassen, die erste Kontaktanschlussschicht (126) Ti, Cu und Kombinationen derselben umfasst, die ersten Anschlussleitungen (130) Ni, Cu, Au und Kombinationen derselben umfassen, ein Material der isolierenden Basis (100) Glas, Silizium, Keramik oder Kristallmaterial ist, die Isolierschicht (132) Epoxydharz, Harz und eine Kombination derselben umfasst, sie ferner mindestens eine passive Komponente (142) auf der isolierenden Basis (100) umfasst, sie ferner einen zweiten Baustein (110, 112) auf der isolierenden Basis (100) umfasst und eine Epoxydharzschicht (140) auf der Rückseite der Basis (100) ausgebildet ist.
  9. Struktur nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass sie ferner umfasst: einen zweiten Baustein (110, 112), der zwischen der isolierenden Basis (100) und der ersten dielektrischen Schicht in der vertikalen Richtung des ersten Bausteins (110, 112) geklebt ist, eine dritte dielektrische Schicht, die zwischen der isolierenden Basis (100) und der ersten dielektrischen Schicht ausgebildet ist, eine vierte dielektrische Schicht, die zwischen der ersten dielektrischen Schicht, der dritten dielektrischen Schicht und dem zweiten Baustein (110, 112) ausgebildet ist, wobei die zweite dielektrische Schicht dritte Öffnungen auf zweiten Pads (116) des zweiten Bausteins (110, 112) aufweist, eine zweite Kontaktanschlussschicht (126a), die auf den dritten Öffnungen ausgebildet ist, um mit den jeweiligen zweiten Pads (116) elektrisch zu koppeln, zweite Anschlussleitungen (130a), die zwischen der ersten dielektrischen Schicht, der vierten dielektrischen Schicht und der korrespondierenden ersten Kontaktanschlussschicht (126) ausgebildet sind, wobei sich die zweiten Anschlussleitungen (130a) aus der korrespondierenden zweiten Kontaktanschlussschicht (126a) zu korrespondierenden zweiten Endpunkten erstrecken und sich die korrespondierenden zweiten Endpunkte innerhalb einer Oberfläche der vierten dielektrischen Schicht befinden, eine zweite Isolierschicht (132a), die zwischen den ersten Anschlussleitungen (130), der vierten dielektrischen Schicht und der ersten dielektrischen Schicht ausgebildet ist, vierte Öffnungen, die in der zweiten Isolierschicht, der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht auf den zweiten Anschlussleitungen (130a) ausgebildet sind, und leitfähiges Material, das in vierte Öffnungen gefüllt und jeweils mit den ersten Anschlussleitungen (130) und den zweiten Anschlussleitungen (130a) elektrisch gekoppelt ist.
  10. Struktur nach Anspruch 9, dadurch gekennzeichnet, dass sich die Oberflächen der dritten dielektrischen Schicht und des zweiten Bausteins (110, 112) auf derselben Höhe befinden, Materialien der dritten dielektrischen Schicht und des vierten dielektrischen Materials UV-härtendes Material, wärmehärtendes Material und eine Kombination derselben umfassen, die zweite Kontaktanschlussschicht (126a) Ti, Cu und eine Kombination derselben umfasst, die zweiten Anschlussleitungen (130a) Ni, Cu, Au und eine Kombination derselben umfassen und sie mindestens eine passive Komponente (114, 142) auf der isolierenden Basis (100) umfasst.
DE102004033057A 2003-12-03 2004-07-08 Wafer-Level-Package-Struktur vom Fan-Out-Typ und Verfahren zur Herstellung derselben Withdrawn DE102004033057A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/725,933 US7459781B2 (en) 2003-12-03 2003-12-03 Fan out type wafer level package structure and method of the same
US10/725,933 2003-12-03

Publications (1)

Publication Number Publication Date
DE102004033057A1 true DE102004033057A1 (de) 2005-06-30

Family

ID=34633314

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004033057A Withdrawn DE102004033057A1 (de) 2003-12-03 2004-07-08 Wafer-Level-Package-Struktur vom Fan-Out-Typ und Verfahren zur Herstellung derselben

Country Status (7)

Country Link
US (6) US7459781B2 (de)
JP (1) JP2005167191A (de)
KR (1) KR100824160B1 (de)
CN (1) CN1324667C (de)
DE (1) DE102004033057A1 (de)
SG (1) SG114665A1 (de)
TW (1) TWI244742B (de)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004058413B4 (de) * 2004-10-26 2006-10-19 Advanced Chip Engineering Technology Inc. Verfahren zur Herstellung einer Chipgroßen Packungsstruktur
DE102006019244A1 (de) * 2006-04-21 2007-10-25 Infineon Technologies Ag Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung desselben
DE102004063994B4 (de) * 2004-10-26 2009-01-02 Advanced Chip Engineering Technology Inc. Chipgroße Packungsstruktur
DE102007061161A1 (de) * 2007-12-17 2009-06-18 Advanced Chip Engineering Technology Inc. Elektronische 3D-Packungsstruktur mit einem leitenden Trägersubstrat
US9165841B2 (en) 2008-09-19 2015-10-20 Intel Corporation System and process for fabricating semiconductor packages
US9164404B2 (en) 2008-09-19 2015-10-20 Intel Corporation System and process for fabricating semiconductor packages

Families Citing this family (165)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7271489B2 (en) * 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
JP2006041438A (ja) * 2004-07-30 2006-02-09 Shinko Electric Ind Co Ltd 半導体チップ内蔵基板及びその製造方法
JP4207917B2 (ja) * 2005-04-01 2009-01-14 セイコーエプソン株式会社 多層構造基板の製造方法
TWI263313B (en) * 2005-08-15 2006-10-01 Phoenix Prec Technology Corp Stack structure of semiconductor component embedded in supporting board
TWI277133B (en) * 2005-09-05 2007-03-21 Au Optronics Corp Fan-out wire structure
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7615706B2 (en) * 2006-08-21 2009-11-10 Tpo Displays Corp. Layout of a printed circuit board
DE102006058068B4 (de) * 2006-12-07 2018-04-05 Infineon Technologies Ag Halbleiterbauelement mit Halbleiterchip und passivem Spulen-Bauelement sowie Verfahren zu dessen Herstellung
US20080169539A1 (en) * 2007-01-12 2008-07-17 Silicon Storage Tech., Inc. Under bump metallurgy structure of a package and method of making same
US20080197469A1 (en) * 2007-02-21 2008-08-21 Advanced Chip Engineering Technology Inc. Multi-chips package with reduced structure and method for forming the same
JP2008211125A (ja) 2007-02-28 2008-09-11 Spansion Llc 半導体装置およびその製造方法
US20080217761A1 (en) 2007-03-08 2008-09-11 Advanced Chip Engineering Technology Inc. Structure of semiconductor device package and method of the same
US8304923B2 (en) * 2007-03-29 2012-11-06 ADL Engineering Inc. Chip packaging structure
US7994622B2 (en) 2007-04-16 2011-08-09 Tessera, Inc. Microelectronic packages having cavities for receiving microelectric elements
DE102007018914B4 (de) * 2007-04-19 2019-01-17 Infineon Technologies Ag Halbleiterbauelement mit einem Halbleiterchipstapel und Verfahren zur Herstellung desselben
TWI353644B (en) * 2007-04-25 2011-12-01 Ind Tech Res Inst Wafer level packaging structure
CN101730918B (zh) * 2007-05-08 2013-03-27 斯卡尼梅特里科斯有限公司 超高速信号传送/接收
US7749810B2 (en) * 2007-06-08 2010-07-06 Analog Devices, Inc. Method of packaging a microchip having a footprint that is larger than that of the integrated circuit
JP2008306105A (ja) * 2007-06-11 2008-12-18 Oki Electric Ind Co Ltd 半導体装置の製造方法
US8237259B2 (en) * 2007-06-13 2012-08-07 Infineon Technologies Ag Embedded chip package
KR20090007120A (ko) * 2007-07-13 2009-01-16 삼성전자주식회사 봉지부를 통하여 재배선을 달성하는 웨이퍼 레벨 적층형패키지 및 그 제조방법
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
KR100885924B1 (ko) 2007-08-10 2009-02-26 삼성전자주식회사 묻혀진 도전성 포스트를 포함하는 반도체 패키지 및 그제조방법
US20110316117A1 (en) * 2007-08-14 2011-12-29 Agency For Science, Technology And Research Die package and a method for manufacturing the die package
TWI339865B (en) 2007-08-17 2011-04-01 Chipmos Technologies Inc A dice rearrangement package method
TWI360207B (en) 2007-10-22 2012-03-11 Advanced Semiconductor Eng Chip package structure and method of manufacturing
CN101436552B (zh) * 2007-11-16 2010-12-08 南茂科技股份有限公司 晶粒重新配置的封装结构中使用网状结构的制造方法
CN101436553B (zh) * 2007-11-16 2010-06-02 南茂科技股份有限公司 芯片重新配置的封装结构中使用金属凸块的制造方法
TWI364801B (en) * 2007-12-20 2012-05-21 Chipmos Technologies Inc Dice rearrangement package structure using layout process to form a compliant configuration
TWI345276B (en) * 2007-12-20 2011-07-11 Chipmos Technologies Inc Dice rearrangement package structure using layout process to form a compliant configuration
CN101477956B (zh) * 2008-01-04 2012-05-16 南茂科技股份有限公司 小片重新配置的封装结构及封装方法
CN101477955B (zh) * 2008-01-04 2013-04-10 南茂科技股份有限公司 小片重新配置的封装结构及封装方法
CN101488462B (zh) * 2008-01-15 2010-12-08 南茂科技股份有限公司 模块化的多晶粒封装结构及其方法
JP4504434B2 (ja) * 2008-02-14 2010-07-14 株式会社東芝 集積半導体装置
US20090230554A1 (en) * 2008-03-13 2009-09-17 Broadcom Corporation Wafer-level redistribution packaging with die-containing openings
TW200939407A (en) * 2008-03-13 2009-09-16 Chipmos Technologies Inc Multi-chip package structure and the method thereof
US20090236647A1 (en) * 2008-03-18 2009-09-24 Infineon Technologies Ag Semiconductor device with capacitor
TWI358808B (en) * 2008-03-20 2012-02-21 Chipmos Technologies Inc Chip package structure and the method thereof
KR101501739B1 (ko) 2008-03-21 2015-03-11 삼성전자주식회사 반도체 패키지 제조 방법
CN101567322B (zh) * 2008-04-21 2010-11-17 南茂科技股份有限公司 芯片的封装结构及其封装方法
US8318540B2 (en) * 2008-05-19 2012-11-27 Infineon Technologies Ag Method of manufacturing a semiconductor structure
TWI387074B (zh) * 2008-06-05 2013-02-21 Chipmos Technologies Inc 晶粒堆疊結構及其形成方法
TWI387014B (zh) * 2008-06-05 2013-02-21 Chipmos Technologies Inc 具有犧牲基板之晶粒重新配置結構及其封裝方法
TWI387077B (zh) * 2008-06-12 2013-02-21 Chipmos Technologies Inc 晶粒重新配置之封裝結構及其方法
CN101615584B (zh) * 2008-06-25 2011-06-15 南茂科技股份有限公司 芯片重新配置的封装方法
CN101615583B (zh) * 2008-06-25 2011-05-18 南茂科技股份有限公司 芯片堆栈结构的形成方法
CN101621041B (zh) * 2008-07-02 2011-03-23 南茂科技股份有限公司 芯片重新配置的封装结构及其方法
TWI453877B (zh) * 2008-11-07 2014-09-21 Advanced Semiconductor Eng 內埋晶片封裝的結構及製程
US7863096B2 (en) * 2008-07-17 2011-01-04 Fairchild Semiconductor Corporation Embedded die package and process flow using a pre-molded carrier
KR100999531B1 (ko) * 2008-10-20 2010-12-08 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US8183677B2 (en) * 2008-11-26 2012-05-22 Infineon Technologies Ag Device including a semiconductor chip
US8354304B2 (en) * 2008-12-05 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant
US20100167471A1 (en) 2008-12-30 2010-07-01 Stmicroelectronics Asia Pacific Pte. Ltd. Reducing warpage for fan-out wafer level packaging
JP2010219489A (ja) * 2009-02-20 2010-09-30 Toshiba Corp 半導体装置およびその製造方法
FR2946795B1 (fr) * 2009-06-12 2011-07-22 3D Plus Procede de positionnement des puces lors de la fabrication d'une plaque reconstituee
TWI456715B (zh) * 2009-06-19 2014-10-11 Advanced Semiconductor Eng 晶片封裝結構及其製造方法
CN101604638B (zh) * 2009-06-26 2010-10-06 江阴长电先进封装有限公司 圆片级扇出芯片封装方法
TWI466259B (zh) * 2009-07-21 2014-12-21 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體的製造方法
TWI405306B (zh) * 2009-07-23 2013-08-11 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體
US8003496B2 (en) 2009-08-14 2011-08-23 Stats Chippac, Ltd. Semiconductor device and method of mounting semiconductor die to heat spreader on temporary carrier and forming polymer layer and conductive layer over the die
TWI528514B (zh) * 2009-08-20 2016-04-01 精材科技股份有限公司 晶片封裝體及其製造方法
TWI501376B (zh) * 2009-10-07 2015-09-21 Xintec Inc 晶片封裝體及其製造方法
US20110084372A1 (en) 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
US8378466B2 (en) * 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding
TWI497679B (zh) * 2009-11-27 2015-08-21 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8435837B2 (en) 2009-12-15 2013-05-07 Silicon Storage Technology, Inc. Panel based lead frame packaging method and device
US20110156239A1 (en) * 2009-12-29 2011-06-30 Stmicroelectronics Asia Pacific Pte Ltd. Method for manufacturing a fan-out embedded panel level package
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8372689B2 (en) * 2010-01-21 2013-02-12 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with three-dimensional fan-out and manufacturing methods thereof
US8320134B2 (en) * 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
US8241952B2 (en) 2010-02-25 2012-08-14 Stats Chippac, Ltd. Semiconductor device and method of forming IPD in fan-out level chip scale package
JP5232185B2 (ja) * 2010-03-05 2013-07-10 株式会社東芝 半導体装置の製造方法
US8409926B2 (en) 2010-03-09 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming insulating layer around semiconductor die
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8278746B2 (en) 2010-04-02 2012-10-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including connecting elements
US8624374B2 (en) 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
CN102237330B (zh) * 2010-05-07 2015-08-05 三星电子株式会社 晶片级封装
CN102254834B (zh) * 2010-05-18 2016-04-27 异基因开发有限责任公司 半导体封装结构与方法
JP5469546B2 (ja) 2010-06-22 2014-04-16 株式会社ジェイデバイス 半導体装置の製造方法
JP2012009545A (ja) * 2010-06-23 2012-01-12 Toshiba Corp 半導体装置の製造方法
US8343810B2 (en) 2010-08-16 2013-01-01 Stats Chippac, Ltd. Semiconductor device and method of forming Fo-WLCSP having conductive layers and conductive vias separated by polymer layers
JP5606243B2 (ja) 2010-09-24 2014-10-15 株式会社ジェイデバイス 半導体装置の製造方法
US8502367B2 (en) 2010-09-29 2013-08-06 Stmicroelectronics Pte Ltd. Wafer-level packaging method using composite material as a base
DE102010046963A1 (de) * 2010-09-29 2012-03-29 Infineon Technologies Ag Multi-Chip Package
TWI501365B (zh) * 2010-10-13 2015-09-21 Ind Tech Res Inst 封裝單元及其堆疊結構與製造方法
US8941222B2 (en) 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
KR101195463B1 (ko) * 2011-02-15 2012-10-30 에스케이하이닉스 주식회사 반도체 패키지 및 그 형성방법
US9721872B1 (en) 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
US8487426B2 (en) 2011-03-15 2013-07-16 Advanced Semiconductor Engineering, Inc. Semiconductor package with embedded die and manufacturing methods thereof
WO2012126377A1 (en) 2011-03-22 2012-09-27 Nantong Fujitsu Microelectronics Co., Ltd. System-level packaging methods and structures
WO2012126374A1 (en) * 2011-03-22 2012-09-27 Nantong Fujitsu Microelectronics Co., Ltd. 3d system-level packaging methods and structures
US8597986B2 (en) * 2011-09-01 2013-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. System in package and method of fabricating same
US8698297B2 (en) * 2011-09-23 2014-04-15 Stats Chippac Ltd. Integrated circuit packaging system with stack device
EP2761653B1 (de) 2011-09-30 2016-05-04 Medtronic Inc. Rekonstituiertes wafer-paket mit einem diskreten hochspannungschip sowie integrierter feldplatte für leckstromstabilität bei hoher temperatur
US8664756B2 (en) * 2012-07-24 2014-03-04 Medtronic, Inc. Reconstituted wafer package with high voltage discrete active dice and integrated field plate for high temperature leakage current stability
US9117682B2 (en) 2011-10-11 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of packaging semiconductor devices and structures thereof
US8649820B2 (en) 2011-11-07 2014-02-11 Blackberry Limited Universal integrated circuit card apparatus and related methods
KR101831938B1 (ko) * 2011-12-09 2018-02-23 삼성전자주식회사 팬 아웃 웨이퍼 레벨 패키지의 제조 방법 및 이에 의해 제조된 팬 아웃 웨이퍼 레벨 패키지
US9691706B2 (en) * 2012-01-23 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip fan out package and methods of forming the same
US9111949B2 (en) * 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US8936199B2 (en) 2012-04-13 2015-01-20 Blackberry Limited UICC apparatus and related methods
USD703208S1 (en) 2012-04-13 2014-04-22 Blackberry Limited UICC apparatus
USD701864S1 (en) * 2012-04-23 2014-04-01 Blackberry Limited UICC apparatus
WO2013176662A1 (en) * 2012-05-23 2013-11-28 Intel Corporation Multi-stacked bbul package
US9345813B2 (en) * 2012-06-07 2016-05-24 Medos International S.A.R.L. Three dimensional packaging for medical implants
KR101452587B1 (ko) * 2012-06-28 2014-10-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 이종 집적 기술에 대한 웨이퍼 레벨 패키지의 방법 및 장치
KR101429344B1 (ko) 2012-08-08 2014-08-12 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
CN103681610B (zh) * 2012-09-04 2017-05-10 旺宏电子股份有限公司 芯片叠层结构及其制造方法
CN103681381B (zh) * 2012-09-07 2016-07-06 环旭电子股份有限公司 电路板系统及其制造方法
TWI552663B (zh) * 2012-09-07 2016-10-01 環旭電子股份有限公司 電路板系統及其製造方法
US9520323B2 (en) * 2012-09-11 2016-12-13 Freescale Semiconductor, Inc. Microelectronic packages having trench vias and methods for the manufacture thereof
KR101999262B1 (ko) 2012-09-12 2019-07-12 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
KR20140038116A (ko) * 2012-09-20 2014-03-28 제이앤제이 패밀리 주식회사 Ｌｅ ｄ 램프
US9013017B2 (en) 2012-10-15 2015-04-21 Stmicroelectronics Pte Ltd Method for making image sensors using wafer-level processing and associated devices
US9761553B2 (en) 2012-10-19 2017-09-12 Taiwan Semiconductor Manufacturing Company Limited Inductor with conductive trace
US10157876B2 (en) 2012-10-19 2018-12-18 Taiwan Semiconductor Manufacturing Company Limited Method of forming inductor with conductive trace
US9059058B2 (en) 2012-10-22 2015-06-16 Stmicroelectronics Pte Ltd Image sensor device with IR filter and related methods
KR101366461B1 (ko) 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9799592B2 (en) 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
US9431369B2 (en) * 2012-12-13 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Antenna apparatus and method
US9455160B2 (en) 2013-01-14 2016-09-27 Infineon Technologies Ag Method for fabricating a semiconductor chip panel
US9685350B2 (en) * 2013-03-08 2017-06-20 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming embedded conductive layer for power/ground planes in Fo-eWLB
KR101488590B1 (ko) 2013-03-29 2015-01-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US8822268B1 (en) * 2013-07-17 2014-09-02 Freescale Semiconductor, Inc. Redistributed chip packages containing multiple components and methods for the fabrication thereof
DE102013107862A1 (de) * 2013-07-23 2015-01-29 Osram Opto Semiconductors Gmbh Oberflächenmontierbares optoelektronisches Halbleiterbauteil und Verfahren zur Herstellung zumindest eines oberflächenmontierbaren optoelektronischen Halbleiterbauteils
JP2015056458A (ja) * 2013-09-10 2015-03-23 株式会社東芝 半導体装置
KR101607981B1 (ko) 2013-11-04 2016-03-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지
CN103904057B (zh) * 2014-04-02 2016-06-01 华进半导体封装先导技术研发中心有限公司 PoP封装结构及制造工艺
CN103904056A (zh) * 2014-04-02 2014-07-02 华进半导体封装先导技术研发中心有限公司 一种PoP封装结构及制造工艺
CN104157619B (zh) * 2014-08-22 2016-09-28 山东华芯半导体有限公司 一种新型PoP堆叠封装结构及其制造方法
TWI581690B (zh) * 2014-12-30 2017-05-01 恆勁科技股份有限公司 封裝裝置及其製作方法
CN104681456B (zh) * 2015-01-27 2017-07-14 华进半导体封装先导技术研发中心有限公司 一种扇出型晶圆级封装方法
CN104795380A (zh) * 2015-03-27 2015-07-22 江阴长电先进封装有限公司 一种三维封装结构
CN106298726A (zh) * 2015-05-27 2017-01-04 佳邦科技股份有限公司 半导体封装结构以及半导体封装方法
US9779940B2 (en) * 2015-07-01 2017-10-03 Zhuahai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Chip package
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
KR102420125B1 (ko) 2015-12-10 2022-07-13 삼성전자주식회사 반도체 패키지 및 이의 제조방법
CN105514071B (zh) * 2016-01-22 2019-01-25 中芯长电半导体（江阴）有限公司 一种扇出型芯片的封装方法及封装结构
US10062648B2 (en) 2016-02-26 2018-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
KR102049255B1 (ko) * 2016-06-20 2019-11-28 삼성전자주식회사 팬-아웃 반도체 패키지
US10269732B2 (en) * 2016-07-20 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Info package with integrated antennas or inductors
US10332841B2 (en) 2016-07-20 2019-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. System on integrated chips and methods of forming the same
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US9741690B1 (en) * 2016-09-09 2017-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution layers in semiconductor packages and methods of forming same
JP2018142611A (ja) 2017-02-27 2018-09-13 信越化学工業株式会社 半導体装置の製造方法
US10923417B2 (en) 2017-04-26 2021-02-16 Taiwan Semiconductor Manufacturing Company Limited Integrated fan-out package with 3D magnetic core inductor
US20180374717A1 (en) * 2017-06-23 2018-12-27 Powertech Technology Inc. Semiconductor package and method of forming the same
CN110875294B (zh) * 2018-08-29 2024-01-23 恒劲科技股份有限公司 半导体装置的封装结构及其制造方法
CN112011149A (zh) * 2019-06-01 2020-12-01 南京航空航天大学 一种高介电准晶体复合材料基板及其制备方法
TWI761897B (zh) 2019-07-29 2022-04-21 日商旭化成股份有限公司 負型感光性樹脂組合物、聚醯亞胺之製造方法、硬化浮凸圖案之製造方法、及半導體裝置
CN112349595A (zh) * 2019-08-09 2021-02-09 矽磐微电子(重庆)有限公司 芯片封装结构的制作方法
CN112349601A (zh) * 2019-08-09 2021-02-09 矽磐微电子(重庆)有限公司 芯片封装结构的制作方法
US20230110416A1 (en) 2020-01-30 2023-04-13 Asahi Kasei Kabushiki Kaisha Negative photosensitive resin composition and method for manufacturing cured relief pattern
US11482480B2 (en) * 2020-03-19 2022-10-25 Advanced Semiconductor Engineering, Inc. Package substrate including an optically-cured dielecetric layer and method for manufacturing the package substrate
US11791281B2 (en) 2020-03-19 2023-10-17 Advanced Semiconductor Engineering, Inc. Package substrate and method for manufacturing the same
TWI817316B (zh) 2021-01-12 2023-10-01 日商旭化成股份有限公司 聚醯亞胺前驅體樹脂組合物及其製造方法
JPWO2022158359A1 (de) 2021-01-22 2022-07-28
WO2022158358A1 (ja) 2021-01-22 2022-07-28 旭化成株式会社 感光性樹脂組成物、並びにこれを用いたポリイミド硬化膜の製造方法及びポリイミド硬化膜
CN115101427A (zh) * 2022-08-26 2022-09-23 成都奕斯伟系统集成电路有限公司 芯片封装结构的制造方法及芯片封装结构
JP7462089B1 (ja) 2023-03-13 2024-04-04 株式会社フジクラ 半導体パッケージ及びフェーズドアレイアンテナモジュール

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US153194A (en) * 1874-07-21 Improvement in respiring apparatus
US118501A (en) * 1871-08-29 Improvement in machines for undermining coal
JPH0834264B2 (ja) * 1987-04-21 1996-03-29 住友電気工業株式会社 半導体装置およびその製造方法
US5200362A (en) 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
US5323051A (en) 1991-12-16 1994-06-21 Motorola, Inc. Semiconductor wafer level package
US5353498A (en) 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5629835A (en) 1994-07-19 1997-05-13 Olin Corporation Metal ball grid array package with improved thermal conductivity
US5745984A (en) * 1995-07-10 1998-05-05 Martin Marietta Corporation Method for making an electronic module
US5808360A (en) * 1996-05-15 1998-09-15 Micron Technology, Inc. Microbump interconnect for bore semiconductor dice
US5841193A (en) * 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
KR100452661B1 (ko) * 1999-02-03 2004-10-14 가부시끼가이샤 도시바 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법
JP2000275693A (ja) 1999-03-20 2000-10-06 Natl Space Development Agency Of Japan 光機能素子
US6288905B1 (en) * 1999-04-15 2001-09-11 Amerasia International Technology Inc. Contact module, as for a smart card, and method for making same
KR100319624B1 (ko) * 1999-05-20 2002-01-09 김영환 반도체 칩 패키지 및 그 제조방법
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6154366A (en) * 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
US6555908B1 (en) * 2000-02-10 2003-04-29 Epic Technologies, Inc. Compliant, solderable input/output bump structures
US6396148B1 (en) * 2000-02-10 2002-05-28 Epic Technologies, Inc. Electroless metal connection structures and methods
KR100344833B1 (ko) * 2000-04-03 2002-07-20 주식회사 하이닉스반도체 반도체 패키지 및 그의 제조방법
JP2001320015A (ja) * 2000-05-12 2001-11-16 Sony Corp 半導体装置およびその製造方法
US6734534B1 (en) * 2000-08-16 2004-05-11 Intel Corporation Microelectronic substrate with integrated devices
JP2002076196A (ja) * 2000-08-25 2002-03-15 Nec Kansai Ltd チップ型半導体装置及びその製造方法
US6423570B1 (en) * 2000-10-18 2002-07-23 Intel Corporation Method to protect an encapsulated die package during back grinding with a solder metallization layer and devices formed thereby
US6417025B1 (en) * 2001-04-02 2002-07-09 Alien Technology Corporation Integrated circuit packages assembled utilizing fluidic self-assembly
US6888240B2 (en) * 2001-04-30 2005-05-03 Intel Corporation High performance, low cost microelectronic circuit package with interposer
DE10164800B4 (de) * 2001-11-02 2005-03-31 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauelements mit mehreren übereinander gestapelten und miteinander kontaktierten Chips
KR100435813B1 (ko) 2001-12-06 2004-06-12 삼성전자주식회사 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법
TW517361B (en) * 2001-12-31 2003-01-11 Megic Corp Chip package structure and its manufacture process
TW544882B (en) * 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
TW503496B (en) * 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
US6673698B1 (en) * 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
CN1230897C (zh) * 2002-01-10 2005-12-07 育霈科技股份有限公司 半导体封装结构及其制造方法
US6709897B2 (en) * 2002-01-15 2004-03-23 Unimicron Technology Corp. Method of forming IC package having upward-facing chip cavity
TW557521B (en) * 2002-01-16 2003-10-11 Via Tech Inc Integrated circuit package and its manufacturing process
CN1181525C (zh) * 2002-01-17 2004-12-22 裕沛科技股份有限公司 一种晶圆型态扩散型封装系统
US6680529B2 (en) 2002-02-15 2004-01-20 Advanced Semiconductor Engineering, Inc. Semiconductor build-up package
CN1215541C (zh) * 2002-03-20 2005-08-17 育霈科技股份有限公司 一种晶片型态封装及其制作方法
TW543125B (en) 2002-05-15 2003-07-21 Advanced Chip Eng Tech Inc Fan-out type wafer level package and the method of the same
TWI234253B (en) 2002-05-31 2005-06-11 Fujitsu Ltd Semiconductor device and manufacturing method thereof
US6770971B2 (en) * 2002-06-14 2004-08-03 Casio Computer Co., Ltd. Semiconductor device and method of fabricating the same
JP2004140037A (ja) 2002-10-15 2004-05-13 Oki Electric Ind Co Ltd 半導体装置、及びその製造方法
TWI221327B (en) 2003-08-08 2004-09-21 Via Tech Inc Multi-chip package and process for forming the same
TWI225670B (en) 2003-12-09 2004-12-21 Advanced Semiconductor Eng Packaging method of multi-chip module
JP4204989B2 (ja) 2004-01-30 2009-01-07 新光電気工業株式会社 半導体装置及びその製造方法
US7208344B2 (en) * 2004-03-31 2007-04-24 Aptos Corporation Wafer level mounting frame for ball grid array packaging, and method of making and using the same
JP2005332896A (ja) 2004-05-19 2005-12-02 Oki Electric Ind Co Ltd 半導体装置、チップサイズパッケージ、半導体装置の製造方法、及びチップサイズパッケージの製造方法
US7041576B2 (en) 2004-05-28 2006-05-09 Freescale Semiconductor, Inc. Separately strained N-channel and P-channel transistors
DE102004041888B4 (de) 2004-08-30 2007-03-08 Infineon Technologies Ag Herstellungsverfahren für eine Halbleitervorrichtung mit gestapelten Halbleiterbauelementen
JP2006173232A (ja) 2004-12-14 2006-06-29 Casio Comput Co Ltd 半導体装置およびその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004058413B4 (de) * 2004-10-26 2006-10-19 Advanced Chip Engineering Technology Inc. Verfahren zur Herstellung einer Chipgroßen Packungsstruktur
DE102004063994B4 (de) * 2004-10-26 2009-01-02 Advanced Chip Engineering Technology Inc. Chipgroße Packungsstruktur
DE102006019244A1 (de) * 2006-04-21 2007-10-25 Infineon Technologies Ag Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung desselben
DE102006019244B4 (de) * 2006-04-21 2008-07-03 Infineon Technologies Ag Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung desselben
DE102007061161A1 (de) * 2007-12-17 2009-06-18 Advanced Chip Engineering Technology Inc. Elektronische 3D-Packungsstruktur mit einem leitenden Trägersubstrat
US9165841B2 (en) 2008-09-19 2015-10-20 Intel Corporation System and process for fabricating semiconductor packages
US9164404B2 (en) 2008-09-19 2015-10-20 Intel Corporation System and process for fabricating semiconductor packages
US9874820B2 (en) 2008-09-19 2018-01-23 Intel Deutschland Gmbh System and process for fabricating semiconductor packages
DE102009041260B4 (de) 2008-09-19 2018-04-26 Intel Deutschland Gmbh System und Verfahren zum Verarbeiten von Halbleiterbauelementen

Also Published As

Publication number Publication date
US20070059866A1 (en) 2007-03-15
US7459781B2 (en) 2008-12-02
US7557437B2 (en) 2009-07-07
US20050236696A1 (en) 2005-10-27
TWI244742B (en) 2005-12-01
US20090051025A1 (en) 2009-02-26
US7262081B2 (en) 2007-08-28
KR20050053476A (ko) 2005-06-08
TW200520190A (en) 2005-06-16
KR100824160B1 (ko) 2008-04-21
SG114665A1 (en) 2005-09-28
US20060091514A1 (en) 2006-05-04
US7196408B2 (en) 2007-03-27
US20080105967A1 (en) 2008-05-08
JP2005167191A (ja) 2005-06-23
US20050124093A1 (en) 2005-06-09
US7667318B2 (en) 2010-02-23
CN1324667C (zh) 2007-07-04
CN1624888A (zh) 2005-06-08

Similar Documents

Publication Publication Date Title
DE102004033057A1 (de) Wafer-Level-Package-Struktur vom Fan-Out-Typ und Verfahren zur Herstellung derselben
DE102004034397B4 (de) Bildsensormodul mit einem Waferebenenpaket
DE112005001949B4 (de) Verfahren zum Bereitstellen von Stapelchipelementen
DE60101159T2 (de) Herstellungsmethode eines stapelchip-ic-gehäuses auf scheibenebene
DE102008039388B4 (de) Gestapelte Halbleiterchips und Herstellungsverfahren
DE60314969T2 (de) Hochleistungskontaktlöcher für vertikale Packung integrierter Schaltungen
DE2554965C2 (de)
DE69838849T2 (de) Mehrchip-Modulstruktur und deren Herstellung
DE102008032395B4 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE2359152C2 (de)
DE102007031966A1 (de) Struktur eines Bildsensormoduls und Herstellungsverfahren für ein Wafer-Level-Package
DE102019103993A1 (de) Dummy-dies zum reduzieren von wölbungen in pacakages
DE102008038175B4 (de) Halbleiteranordnung und Verfahren zur Herstellung von Halbleiteranordnungen
DE112004000564T5 (de) Leiterrahmenstruktur mit Öffnung oder Rille für einen Flipchip in a leaded molded package
DE102006032073B4 (de) Elektrisch leitfähiger Verbund aus einem Bauelement und einer Trägerplatte
DE10250636A1 (de) Übertragungsverkapselung auf Waferebene
DE102008008906A1 (de) Halbleiterpackage mit mehreren Dies und ein Verfahren zu dessen Herstellung
DE102004039906A1 (de) Verfahren zur Herstellung eines elektronischen Bauelements sowie ein elektronisches Bauelement mit mindestens zwei integrierten Bausteinen
DE10301432B4 (de) Zwischenverbindungsstruktur in einer Waferebenenpackung und Herstellungsverfahren
DE102008014736A1 (de) Halbleiterbausteinpackung mit Multi-Chips in einer Seite-an-Seite-Anordnung und das dazugehörige Verfahren
DE10142119B4 (de) Elektronisches Bauteil und Verfahren zu seiner Herstellung
DE10234951A1 (de) Halbleiterschaltungsmodul und Verfahren zur Herstellung von Halbleiterschaltungsmodulen
DE102008010098A1 (de) Halbleiterpackage mit einer ein Die aufnehmenden durchgehenden Ausnehmung und einer Verbindungsbohrung und ein Verfahren zu deren Herstellung
DE102019117199A1 (de) Fan-out-packages und verfahren zu deren herstellung
DE10103966B4 (de) Verfahren zum Anordnen eines Halbleiterchips auf einem Substrat und zum Anordnen auf einem Substrat angepaßte Halbleitervorrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8125 Change of the main classification

Ipc: H01L 23/02 AFI20051017BHDE

8139 Disposal/non-payment of the annual fee