CN112349601A - 芯片封装结构的制作方法 - Google Patents
芯片封装结构的制作方法 Download PDFInfo
- Publication number
- CN112349601A CN112349601A CN201910735880.XA CN201910735880A CN112349601A CN 112349601 A CN112349601 A CN 112349601A CN 201910735880 A CN201910735880 A CN 201910735880A CN 112349601 A CN112349601 A CN 112349601A
- Authority
- CN
- China
- Prior art keywords
- layer
- chip
- bonding pad
- conductive
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 75
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 57
- 239000010410 layer Substances 0.000 claims abstract description 349
- 239000013078 crystal Substances 0.000 claims abstract description 82
- 239000011241 protective layer Substances 0.000 claims abstract description 71
- 229920003023 plastic Polymers 0.000 claims abstract description 54
- 239000004033 plastic Substances 0.000 claims abstract description 54
- 238000000227 grinding Methods 0.000 claims abstract description 21
- 238000005520 cutting process Methods 0.000 claims abstract description 6
- 238000000465 moulding Methods 0.000 claims description 47
- 238000000034 method Methods 0.000 claims description 43
- 150000001875 compounds Chemical class 0.000 claims description 36
- 230000003064 anti-oxidating effect Effects 0.000 claims description 24
- 239000004020 conductor Substances 0.000 claims description 22
- 229910000679 solder Inorganic materials 0.000 claims description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 16
- 238000003466 welding Methods 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- 239000000377 silicon dioxide Substances 0.000 claims description 9
- 235000012239 silicon dioxide Nutrition 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 8
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 8
- 239000010931 gold Substances 0.000 claims description 8
- 229910052737 gold Inorganic materials 0.000 claims description 8
- 229910052759 nickel Inorganic materials 0.000 claims description 8
- 229920005989 resin Polymers 0.000 claims description 7
- 239000011347 resin Substances 0.000 claims description 7
- 229910010272 inorganic material Inorganic materials 0.000 claims description 5
- 239000011147 inorganic material Substances 0.000 claims description 5
- 239000011368 organic material Substances 0.000 claims description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 229910052763 palladium Inorganic materials 0.000 claims description 4
- 230000017525 heat dissipation Effects 0.000 abstract description 3
- 238000013021 overheating Methods 0.000 abstract description 3
- 229910052751 metal Inorganic materials 0.000 description 30
- 239000002184 metal Substances 0.000 description 30
- 229920002120 photoresistant polymer Polymers 0.000 description 28
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 15
- 229910052802 copper Inorganic materials 0.000 description 15
- 239000010949 copper Substances 0.000 description 15
- 239000007788 liquid Substances 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000005240 physical vapour deposition Methods 0.000 description 8
- 238000009713 electroplating Methods 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 239000007787 solid Substances 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 4
- 239000012785 packaging film Substances 0.000 description 4
- 229920006280 packaging film Polymers 0.000 description 4
- -1 polybutylene terephthalate Polymers 0.000 description 4
- 238000004380 ashing Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001746 injection moulding Methods 0.000 description 2
- 239000005022 packaging material Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 229920000098 polyolefin Polymers 0.000 description 2
- 229920002635 polyurethane Polymers 0.000 description 2
- 239000004814 polyurethane Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 241001133184 Colletotrichum agaves Species 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 206010063385 Intellectualisation Diseases 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 239000004695 Polyether sulfone Substances 0.000 description 1
- 239000004698 Polyethylene Substances 0.000 description 1
- 239000004743 Polypropylene Substances 0.000 description 1
- 239000004372 Polyvinyl alcohol Substances 0.000 description 1
- 239000002390 adhesive tape Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000748 compression moulding Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000005038 ethylene vinyl acetate Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920001200 poly(ethylene-vinyl acetate) Polymers 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229920002577 polybenzoxazole Polymers 0.000 description 1
- 229920001707 polybutylene terephthalate Polymers 0.000 description 1
- 229920000515 polycarbonate Polymers 0.000 description 1
- 239000004417 polycarbonate Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920006393 polyether sulfone Polymers 0.000 description 1
- 229920000573 polyethylene Polymers 0.000 description 1
- 229920000139 polyethylene terephthalate Polymers 0.000 description 1
- 239000005020 polyethylene terephthalate Substances 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229920001155 polypropylene Polymers 0.000 description 1
- 229920002451 polyvinyl alcohol Polymers 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本发明提供了一种芯片封装结构的制作方法,首先在每一晶粒的正面形成包埋内焊盘的保护层,接着将多个晶粒的背面固定于载板,在各个晶粒以及各个晶粒之间的载板表面形成包埋各个晶粒的第一塑封层,研磨第一塑封层直至保护层露出;再接着在每一晶粒的保护层内形成至少一个第一开口,第一开口暴露内焊盘;在各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上至少制作外焊盘与绝缘层以形成各个芯片,绝缘层的上表面与外焊盘的上表面齐平;之后去除载板,形成多芯片封装结构,切割多芯片封装结构形成多个芯片封装结构。各个芯片的背面暴露在封装结构外,利于提升芯片的散热性能,可保证芯片的持续高效运行及解决芯片过热导致的影响寿命问题。
Description
技术领域
本发明涉及芯片封装技术领域,尤其涉及一种芯片封装结构的制作方法。
背景技术
近年来,随着电路集成技术的不断发展,电子产品越来越向小型化、智能化、高性能以及高可靠性方向发展。封装技术不但影响产品的性能,而且还制约产品的小型化。
然而,现有芯片封装结构中芯片的性能有待提升、寿命有待延长。
有鉴于此,本发明提供一种新的芯片封装结构的制作方法,以解决上述技术问题。
发明内容
本发明的发明目的是提供一种芯片封装结构的制作方法,提升其中芯片的性能、延长寿命。
为实现上述目的,本发明一方面提供一种芯片封装结构的制作方法,包括:
提供载板和多个晶粒,每一所述晶粒包括相对的正面与背面,所述正面具有内焊盘以及包埋所述内焊盘的保护层;将所述多个晶粒的背面固定于所述载板;
在所述各个晶粒以及各个晶粒之间的载板表面形成包埋所述各个晶粒的第一塑封层;研磨所述第一塑封层直至所述保护层露出;
在所述每一晶粒的保护层内形成至少一个第一开口,所述第一开口暴露所述内焊盘;在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上至少制作外焊盘与绝缘层以形成各个芯片,所述绝缘层的上表面与所述外焊盘的上表面齐平;每一芯片至少包括晶粒以及晶粒上的外焊盘,每一芯片的所述外焊盘至少与一个所述内焊盘电连接;
去除所述载板,形成多芯片封装结构;
切割所述多芯片封装结构形成多个芯片封装结构,所述一个芯片封装结构中包含一个芯片。本方案中,去除载板后,各个芯片的背面暴露在封装结构外,利于提升芯片的散热性能,可保证芯片的持续高效运行以及解决芯片过热导致的影响寿命问题。此外,在形成第一塑封层以及研磨第一塑封层过程中,保护层保护了内焊盘以及晶粒内的电互连结构不受损坏。
可选地,所述保护层的材质为绝缘树脂材料、二氧化硅、氮化硅中的至少一种。保护层能起到绝缘作用,且在形成第一塑封层以及研磨第一塑封层过程中,硬度能满足保护内焊盘以及晶粒内的电互连结构不受损坏即可,本发明不限定保护层的具体材质。
可选地,在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上至少制作外焊盘包括:
在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上形成再布线层;
在所述再布线层上形成导电凸柱,所述导电凸柱为所述外焊盘。相对于芯片的外焊盘直接与内焊盘连接的方式,再布线层使得外焊盘能够重新布局到芯片封装结构表面间距更宽松的区域,换言之能使得外焊盘的设置更合理。
可选地,所述再布线层包括一层、两层或两层以上再布线层。多层再布线层相对于一层再布线层,能进一步提高外焊盘的设置灵活性,也能减小芯片面积。
可选地,在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上至少制作外焊盘与绝缘层包括:
在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上形成导电凸柱;
在所述导电凸柱上以及相邻导电凸柱之间形成第一介电层,所述第一介电层为无机材料;
研磨所述第一介电层直至暴露出所述导电凸柱。本方案中,导电凸柱为外焊盘。
可选地,研磨所述第一介电层直至暴露出所述导电凸柱后,还在所述导电凸柱上形成抗氧化层或焊球。本方案中,在外焊盘上形成抗氧化层或焊球。
可选地,在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上至少制作外焊盘与绝缘层包括:
在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上形成导电凸柱;
在相邻导电凸柱之间形成第一介电层,所述第一介电层的上表面与所述导电凸柱的上表面齐平,所述第一介电层为有机材料。本方案中,导电凸柱为外焊盘。
可选地,在相邻导电凸柱之间形成第一介电层后,还在所述导电凸柱上形成抗氧化层或焊球。本方案中,在外焊盘上形成抗氧化层或焊球。
可选地,在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上至少制作外焊盘与绝缘层包括:
在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上形成第一介电层;
在所述第一介电层内形成若干第二开口,所述第二开口暴露所述内焊盘;
在所述第一介电层上以及所述第二开口内形成导电材料层;
研磨所述导电材料层直至第一介电层露出,所述第二开口内的导电材料层形成导电凸柱。本方案中,导电凸柱为外焊盘。
可选地,研磨所述导电材料层直至第一介电层露出,所述第二开口内的导电材料层形成导电凸柱后,还在所述导电凸柱上形成抗氧化层或焊球。本方案中,在外焊盘上形成抗氧化层或焊球。
可选地,在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上至少制作外焊盘与绝缘层包括:
在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上形成导电凸柱以及包埋所述导电凸柱的第二塑封层;
研磨所述第二塑封层直至暴露出所述导电凸柱。本方案中,导电凸柱为外焊盘。
可选地,研磨所述第二塑封层直至暴露出所述导电凸柱后,还在所述导电凸柱上形成抗氧化层或焊球。本方案中,在外焊盘上形成抗氧化层或焊球。
可选地,所述抗氧化层包括:锡层、或自下而上堆叠的镍层与金层、或自下而上堆叠的镍层、钯层与金层。导电凸柱的材质可以为铜,上述抗氧化层可以防止铜氧化,进而防止铜氧化导致的电连接性能变差。
本发明另一方面提供另一种芯片封装结构的制作方法,包括:
提供载板和多个晶粒,每一所述晶粒包括相对的正面与背面,所述正面具有内焊盘以及包埋所述内焊盘的保护层;将所述多个晶粒的背面固定于所述载板;
在所述各个晶粒以及各个晶粒之间的载板表面形成包埋所述各个晶粒的第一塑封层;研磨所述第一塑封层直至所述保护层露出;
在所述每一晶粒的保护层内形成至少一个第一开口,所述第一开口暴露所述内焊盘;在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上至少制作外焊盘与绝缘层以形成各个芯片,所述绝缘层的上表面与所述外焊盘的上表面齐平;每一芯片至少包括晶粒以及晶粒上的外焊盘,每一芯片的所述外焊盘至少与一个所述内焊盘电连接;
去除所述载板,形成多芯片封装结构;
切割所述多芯片封装结构形成多个芯片封装结构,至少一个所述芯片封装结构中包含两个或两个以上芯片,且相邻芯片至少共用一个外焊盘。本方案中,除了去除载板后,各个芯片的背面暴露在封装结构外,利于提升芯片的散热性能,可保证芯片的持续高效运行以及解决芯片过热导致的影响寿命问题;以及在形成第一塑封层以及研磨第一塑封层过程中,保护层保护了内焊盘以及晶粒内的电互连结构不受损坏之外,还可将不同功能的芯片集成在一个封装结构中,相对于各个功能的芯片先封装,后集成封装结构的方案,具有体积小、可靠性高、性能高、和多功能化的好处。
可选地,所述保护层的材质为绝缘树脂材料、二氧化硅、氮化硅中的至少一种。保护层能起到绝缘作用,且在形成第一塑封层以及研磨第一塑封层过程中,硬度能满足保护内焊盘以及晶粒内的电互连结构不受损坏即可,本发明不限定保护层的具体材质。
可选地,在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上至少制作外焊盘包括:
在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上形成再布线层;
在所述再布线层上形成导电凸柱,所述导电凸柱为所述外焊盘。相对于芯片的外焊盘直接与内焊盘连接的方式,再布线层使得外焊盘能够重新布局到芯片封装结构表面间距更宽松的区域,换言之能使得外焊盘的设置更合理。
可选地,所述再布线层包括一层、两层或两层以上再布线层。多层再布线层相对于一层再布线层,能进一步提高外焊盘的设置灵活性,也能减小芯片面积。
可选地,在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上至少制作外焊盘与绝缘层包括:
在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上形成导电凸柱;
在所述导电凸柱上以及相邻导电凸柱之间形成第一介电层,所述第一介电层为无机材料;
研磨所述第一介电层直至暴露出所述导电凸柱。本方案中,导电凸柱为外焊盘。
可选地,研磨所述第一介电层直至暴露出所述导电凸柱后,还在所述导电凸柱上形成抗氧化层或焊球。本方案中,在外焊盘上形成抗氧化层或焊球。
可选地,在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上至少制作外焊盘与绝缘层包括:
在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上形成导电凸柱;
在相邻导电凸柱之间形成第一介电层,所述第一介电层的上表面与所述导电凸柱的上表面齐平,所述第一介电层为有机材料。本方案中,导电凸柱为外焊盘。
可选地,在相邻导电凸柱之间形成第一介电层后,还在所述导电凸柱上形成抗氧化层或焊球。本方案中,在外焊盘上形成抗氧化层或焊球。
可选地,在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上至少制作外焊盘与绝缘层包括:
在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上形成第一介电层;
在所述第一介电层内形成若干第二开口,所述第二开口暴露所述内焊盘;
在所述第一介电层上以及所述第二开口内形成导电材料层;
研磨所述导电材料层直至第一介电层露出,所述第二开口内的导电材料层形成导电凸柱。本方案中,导电凸柱为外焊盘。
可选地,研磨所述导电材料层直至第一介电层露出,所述第二开口内的导电材料层形成导电凸柱后,还在所述导电凸柱上形成抗氧化层或焊球。本方案中,在外焊盘上形成抗氧化层或焊球。
可选地,在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上至少制作外焊盘与绝缘层包括:
在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上形成导电凸柱以及包埋所述导电凸柱的第二塑封层;
研磨所述第二塑封层直至暴露出所述导电凸柱。本方案中,导电凸柱为外焊盘。
可选地,研磨所述第二塑封层直至暴露出所述导电凸柱后,还在所述导电凸柱上形成抗氧化层或焊球。本方案中,在外焊盘上形成抗氧化层或焊球。
可选地,所述抗氧化层包括:锡层、或自下而上堆叠的镍层与金层、或自下而上堆叠的镍层、钯层与金层。导电凸柱的材质可以为铜,上述抗氧化层可以防止铜氧化,进而防止铜氧化导致的电连接性能变差。
附图说明
图1是本发明第一实施例的芯片封装结构的制作方法的流程图;
图2至图15是图1中的流程对应的中间结构示意图;
图16是本发明第二实施例的芯片封装结构的制作方法对应的中间结构示意图;
图17是本发明第三实施例的芯片封装结构的制作方法对应的中间结构示意图;
图18是本发明第四实施例的芯片封装结构的制作方法对应的中间结构示意图;
图19是本发明第五实施例的芯片封装结构的制作方法的流程图;
图20与图21是图19中的流程对应的中间结构示意图。
为方便理解本发明,以下列出本发明中出现的所有附图标记:
载板2 晶粒101
晶粒正面101a 晶粒背面101b
内焊盘1010 保护层1011
第一塑封层100 第一开口1011a
外焊盘11 再布线层13
金属块13a 第二介电层13b
导电凸柱14 光刻胶层15、16
第二塑封层17 抗氧化层18
多芯片封装结构3 芯片封装结构3a
芯片1 芯片正面1a
芯片背面1b 第三塑封层300
第一介电层19 第三介电层13c
绝缘层12
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
图1是本发明第一实施例的芯片封装结构的制作方法的流程图。图2至图15是图1中的流程对应的中间结构示意图。
首先,参照图1中的步骤S1、图2与图3所示,提供载板2和多个晶粒101,每一晶粒101包括正面101a与背面101b,正面101a具有内焊盘1010以及包埋内焊盘1010的保护层1011;将多个晶粒101的背面101b固定于载板2。其中,
图2是载板和多个晶粒的俯视图;图3是沿着图2中的AA直线的剖视图。
晶粒101中可以包含形成于半导体衬底上的多种器件,以及与各个器件电连接的电互连结构。晶粒正面101a的内焊盘1010与电互连结构连接,用于将各个器件的电信号输入/输出。
需要说明的是,各个晶粒101的结构及功能可以相同,也可以不同。
保护层1011为绝缘材质,具体可以为绝缘树脂材料、二氧化硅、氮化硅中的至少一种。
绝缘树脂材料例如为聚酰亚胺、环氧树脂等,可以在内焊盘1010制作完毕后,通过a)层压工艺压合在内焊盘1010以及相邻内焊盘1010之间的绝缘层上,或b)先涂布在内焊盘1010以及相邻内焊盘1010之间的绝缘层上、后固化,或c)通过注塑工艺固化在内焊盘1010以及相邻内焊盘1010之间的绝缘层上。
保护层1011的材质为二氧化硅或氮化硅时,可通过沉积工艺形成在内焊盘1010以及相邻内焊盘1010之间的绝缘层上。
晶粒101的数目可以为两个、三个、一个晶圆切割后所有晶粒、甚至可以是多个晶圆切割后所有晶粒,本发明并不限定晶粒101的数目。
晶圆在切割前可以自背面减薄厚度,以降低晶粒101的厚度。
载板2为硬质板件,可以包括塑料板、玻璃板、陶瓷板或金属板等。
载板2与晶粒101之间可以设置粘结层,以此实现两者之间的固定。具体地,可以在载板2表面涂布一整面粘结层,将多个晶粒101置于该粘结层上。粘结层可以采用易剥离的材料,以便将载板2和晶粒101剥离开来,例如可以采用通过加热能够使其失去粘性的热分离材料。
接着,参照图1中的步骤S2、图4与图5所示,在各个晶粒101以及各个晶粒101之间的载板2表面形成包埋各个晶粒101的第一塑封层100;参照图6所示,研磨第一塑封层100直至保护层1011露出。其中,图4是第一塑封层的俯视图,且第一塑封层显示了透视效果;图5是沿着图4中的BB直线的剖视图。
第一塑封层100的材料可以为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂、聚苯并恶唑树脂、聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇等。对应地,封装可以采用在各晶粒101之间填充液态塑封料、后经塑封模具高温固化进行。
第一塑封层100可采用机械研磨,例如采用砂轮研磨。
在形成第一塑封层100以及研磨第一塑封层100过程中,保护层1011可以防止内焊盘1010以及晶粒101内的电互连结构受损坏。
之后,参照图1中的步骤S3与图7所示,在每一晶粒101的保护层1011内形成至少一个第一开口1011a,第一开口1011a暴露内焊盘1010;参照图8至图13所示,在各个晶粒101的内焊盘1010、保护层1011以及各个晶粒101之间的第一塑封层100上至少制作外焊盘11与绝缘层12以形成各个芯片1,绝缘层12的上表面与外焊盘11的上表面齐平;每一芯片1至少包括晶粒101以及晶粒101上的外焊盘11,每一芯片1的外焊盘11至少与一个内焊盘1010电连接。
形成第一开口1011a具体可以包括:
在保护层1011以及第一塑封层100上形成掩膜层(未图示);
对掩膜层进行图形化;
以图形化的掩膜层为掩膜,对保护层1011进行干法刻蚀形成第一开口1011a,以暴露出内焊盘1010;
去除剩余的掩膜层。
掩膜层材质可以为光刻胶,通过曝光显影工艺对光刻胶层进行图形化,使用灰化法去除剩余的光刻胶层。
参照图7所示,一个第一开口1011a可以暴露一个内焊盘1010,也可以暴露待电连接的两个及其以上数目的内焊盘1010。
一个可选方案中,参照图8至图13所示,先在各个晶粒101的内焊盘1010、保护层1011以及各个晶粒101之间的第一塑封层100上形成再布线层(RDL)13,之后在再布线层13上形成导电凸柱14。导电凸柱14为外焊盘11。
一个可选方案中,形成再布线层13的步骤S31包括步骤S310-S313。
步骤S310:参照图8所示,在各个晶粒101的内焊盘1010、保护层1011以及各个晶粒101之间的第一塑封层100上形成光刻胶层15。
本步骤S310中,一个可选方案中,形成的光刻胶层15可为感光膜。感光膜可以从胶带上撕下,贴敷在内焊盘1010、保护层1011以及第一塑封层100上。其它可选方案中,光刻胶层15也可以采用先涂布液体光刻胶,后加热固化形成。
步骤S311:仍参照图8所示,曝光显影光刻胶层15,保留第一预定区域的光刻胶层15,第一预定区域与待形成的再布线层13的金属块13a所在区域互补。
本步骤S311对光刻胶层15进行了图案化。其它可选方案中,也可以使用其它易去除的牺牲材质代替光刻胶层15。
步骤S312:继续参照图8所示,在第一预定区域的互补区域填充金属层以形成再布线层13的金属块13a。
一个可选方案中,本步骤S312采用电镀工艺完成。电镀铜或铝的工艺较为成熟。电镀铜或铝之前,还可以先电镀一层籽晶层(Seed Layer)。其它可选方案中,也可以物理气相沉积或化学气相沉积整面金属层后再去除光刻胶层15上的金属层。
步骤S313:参照图8与图9所示,灰化去除第一预定区域剩余的光刻胶层15。
再布线层13的金属块13a可以通过抛光工艺,例如化学机械研磨法实现上表面平整。
需要说明的是,本步骤S31中的再布线层13的金属块13a根据设计需要进行布置,各个晶粒101上的再布线层13的分布可以相同,也可以不同。
之后,在再布线层13上形成导电凸柱14。具体地,本步骤S32可以包括步骤S320-S325。
步骤S320:参照图10所示,在金属块13a以及保护层1011上形成光刻胶层16。
本步骤S320中,一个可选方案中,形成的光刻胶层16可为感光膜。感光膜可以从胶带上撕下,贴敷在金属块13a以及保护层1011上。其它可选方案中,光刻胶层16也可以采用先涂布液体光刻胶,后加热固化形成。
步骤S321:仍参照图10所示,曝光显影光刻胶层16,保留第二预定区域的光刻胶16。第二预定区域与待形成导电凸柱14的区域互补。
本步骤S321对光刻胶层16进行了图案化。其它可选方案中,也可以使用其它易去除的牺牲材质代替光刻胶层16。
步骤S322:继续参照图10所示,在第二预定区域的互补区域填充金属层以形成导电凸柱14。
一个可选方案中,本步骤S322采用电镀工艺完成。电镀铜或铝的工艺较为成熟。电镀铜或铝之前,还可以先电镀一层籽晶层(Seed Layer)。其它可选方案中,也可以物理气相沉积或化学气相沉积整面金属层后再去除光刻胶层16上的金属层。
步骤S323:参照图10与图11所示,灰化去除第二预定区域剩余的光刻胶层16。
导电凸柱14可以通过抛光工艺,例如化学机械研磨法实现上表面平整。
参照图11所示,步骤S310-S313以及步骤S320~S323形成了多个芯片1。每一芯片1包括一个晶粒101、该晶粒101上的再布线层13以及外焊盘11(导电凸柱14)。每一芯片1的一个外焊盘11可以与一个内焊盘1010电连接,也可以与两个或两个以上数目的内焊盘1010电连接。
步骤S324:参照图12所示,在导电凸柱14、金属块13a以及保护层1011上形成包埋导电凸柱14的第二塑封层17。
一个可选方案中,本步骤S324包括:首先,在导电凸柱14、金属块13a以及保护层1011上贴装半固态塑封膜;之后,将贴装有半固态塑封膜的待塑封结构置于下模体上,对合高温上模体;上模体热压塑封膜时,该半固态塑封膜变为液态塑封料,流动后,继续加热该塑封料由液态变为固态第二塑封层17;去除模具。
另一个可选方案中,本步骤S324形成的第二塑封层17采用注塑工艺形成。具体地,先将待塑封结构置于下模体上,对合高温上模体;向高温模具腔内注入常温液态塑封料;常温液态塑封料流动同时由于受热由液态变为固态第二塑封层17。
第二塑封层17为绝缘层12,相对于空气间隙,能提高相邻导电凸柱14、以及金属块13a之间的电绝缘性能。
步骤S325:仍参照图12所示,研磨第二塑封层17直至暴露出导电凸柱14。
第二塑封层17可采用机械研磨,例如采用砂轮研磨。
a)可选方案中,参照图12所示,导电凸柱14为外焊盘11。
b)可选方案中,参照图13所示,暴露出导电凸柱14后,还可以在导电凸柱14上形成抗氧化层18。
抗氧化层18可以包括:b1)锡层、或b2)自下而上堆叠的镍层与金层、或b3)自下而上堆叠的镍层、钯层与金层。抗氧化层18可以采用电镀工艺形成。导电凸柱14的材质可以为铜,上述抗氧化层18可以防止铜氧化,进而防止铜氧化导致的电连接性能变差。
c)可选方案中,暴露出导电凸柱14后,还可以在导电凸柱14上形成焊球,用于芯片封装结构3a(参见图15所示)的倒装。
其它可选方案中,外焊盘11也可以由导电凸柱14以外的其它导电块,例如再布线层13的金属块13a充当,本发明对此并不加以限制。
需要说明的是,再布线层13实现了将晶粒正面内焊盘1010之间的狭小间距扩张至外焊盘11之间的较大间距。在具体实施过程中,也可以省略再布线层13的制作步骤S31,直接在内焊盘1010上制作外焊盘11。相对于直接在内焊盘1010上制作外焊盘11的方式,再布线层13使得外焊盘11能够重新布局到芯片封装结构3a表面间距更宽松的区域,换言之,能使得外焊盘11的设置更合理。
本步骤S3中对多个晶粒101同时制作外焊盘11以及对外焊盘11封装,相对于各个晶粒101分别制作外焊盘11以及对外焊盘11封装的方案,能提高封装工艺中的生产效率。
以下步骤S4~S5在图13所示的b)可选方案中的结构基础上继续制作,可以理解的是,a)可选方案与c)可选方案也可以执行以下步骤S4~S5。
再接着,参照图1中的步骤S4与图14所示,去除载板2,形成多芯片封装结构3。
载板2的去除方式可以为激光剥离等现有去除方式。
之后,参照图1中的步骤S5、图14以及图15所示,切割多芯片封装结构3形成多个芯片封装结构3a,一个芯片封装结构3a中包含一个芯片1。
参照图14所示,本步骤切割过程中,沿相邻芯片1之间的切割道切割。
参照图15所示,芯片封装结构3a包括:
芯片1,芯片1包括正面1a与背面1b,正面1a具有外焊盘11;
包埋芯片1的第三塑封层300,外焊盘11暴露在第三塑封层300外。
图15所示实施例中,具体地,芯片1自下而上包括:晶粒101、再布线层13以及外焊盘11;第三塑封层300自下而上包括:第一塑封层100以及第二塑封层17。其它实施例中,芯片1也可以省略再布线层13。
参照图15所示,芯片封装结构3a中,各个芯片1的背面1b暴露在封装结构3a外,利于提升芯片1的散热性能,可保证芯片1的持续高效运行以及解决芯片1过热导致的影响寿命问题。
图16是本发明第二实施例的芯片封装结构的制作方法对应的中间结构示意图。参照图16所示,本实施例中的芯片封装结构的制作方法与图1至图15中的芯片封装结构的制作方法大致相同,区别仅在于:步骤S324与S325中,第一介电层19替换第二塑封层17。第一介电层19为绝缘层12。
一个可选方案中,步骤S324',在导电凸柱14、金属块13a以及保护层1011上形成第一介电层19,第一介电层19为无机材料。
第一介电层19的材质可以为二氧化硅或氮化硅等,采用物理气相沉积法或化学气相沉积法形成。
步骤S325',研磨第一介电层19直至暴露出导电凸柱14。
另一个可选方案中,步骤S320',在金属块13a、保护层1011以及第一塑封层100上形成第一介电层19。第一介电层19的材质可以为二氧化硅或氮化硅等,采用物理气相沉积法或化学气相沉积法形成。
步骤S321',在第一介电层19内形成若干第二开口,第二开口暴露金属块13a。第二开口为待形成导电凸柱14的区域。第二开口可以以图形化的光刻胶为掩膜,经干法刻蚀形成。
步骤S322',在第一介电层19上以及第二开口内形成导电材料层。导电材料层的材质可以为铜或铝等,采用物理气相沉积法或化学气相沉积法形成。
步骤S323',研磨导电材料层直至第一介电层19露出,第二开口内的导电材料层形成导电凸柱14。
再一个可选方案中,步骤S324",在导电凸柱14、金属块13a以及保护层1011上形成第一介电层19,第一介电层19的上表面与导电凸柱14的上表面齐平,第一介电层19为有机材料。有机材料可以为流动性好的聚酰亚胺,加热后固化。
图17是本发明第三实施例的芯片封装结构的制作方法对应的中间结构示意图。参照图17所示,本实施例中的芯片封装结构的制作方法与图1至图16中的芯片封装结构的制作方法大致相同,区别仅在于:步骤S31中,再布线层13还包括电绝缘相邻金属块13a的第二介电层13b,第二介电层13b与金属块13a的上表面齐平。
一个可选方案中,步骤S314,在金属块13a以及未设置金属块13a的保护层1011上形成第二介电层13b,第二介电层13b为无机材料。
第二介电层13b的材质可以为二氧化硅或氮化硅等,采用物理气相沉积法或化学气相沉积法形成。
步骤S315,研磨第二介电层13b直至暴露出金属块13a。
另一个可选方案中,步骤S310',在内焊盘1010、保护层1011以及第一塑封层100上形成第二介电层13b。第二介电层13b的材质可以为二氧化硅或氮化硅等,采用物理气相沉积法或化学气相沉积法形成。
步骤S311',在第二介电层13b内形成若干第三开口,第三开口暴露内焊盘1010。第三开口为待形成再布线层13的金属块13a的区域。第三开口可以以图形化的光刻胶为掩膜,经干法刻蚀形成。
步骤S312',在第二介电层13b上以及第三开口内形成导电材料层。导电材料层的材质可以为铜或铝等,采用物理气相沉积法或化学气相沉积法形成。
步骤S313',研磨导电材料层直至第二介电层13b露出,第三开口内的导电材料层形成金属块13a。
图18是本发明第四实施例的芯片封装结构的制作方法对应的中间结构示意图。参照图18所示,本实施例中的芯片封装结构的制作方法与图1至图17中的芯片封装结构的制作方法大致相同,区别仅在于:步骤S31中,形成两层再布线层13。
其它实施例中,还可以形成两层以上数目的再布线层13。除了最上层再布线层13,其它层的再布线层13可以采用第三介电层13c隔绝相邻金属块13a。
多层再布线层13相对于一层再布线层13,能进一步提高外焊盘11的设置灵活性。
图19是本发明第五实施例的芯片封装结构的制作方法的流程图;图20与图21是图19中的流程对应的中间结构示意图。参照图19与图21所示,本实施例中的芯片封装结构的制作方法与图1至图18中的芯片封装结构的制作方法大致相同,区别仅在于:步骤S5'中,切割多芯片封装结构3形成的多个芯片封装结构3a中,至少一个芯片封装结构3a包含两个芯片1,该两个芯片1至少共用一个外焊盘11。
其它实施例中,一个芯片封装结构3a中,还可以包含两个以上数目的芯片1。该两个以上数目的芯片1中,相邻芯片1至少共用一个外焊盘11。
该共用的外焊盘11可在步骤S3中制作完成。
本实施例可将不同功能的芯片1集成在一个封装结构3a中。相对于各个功能的芯片1先封装成封装结构3a,后集成封装结构3a的方案,本实施例具有体积小、可靠性高、性能高、和多功能化的好处。
本实施例中,可以所有数目的芯片封装结构3a包含两个或两个以上芯片1;也可以部分数目的芯片封装结构3a包含两个或两个以上芯片1,部分数目的芯片封装结构3a包含一个芯片1。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (14)
1.一种芯片封装结构的制作方法,其特征在于,包括:
提供载板和多个晶粒,每一所述晶粒包括相对的正面与背面,所述正面具有内焊盘以及包埋所述内焊盘的保护层;将所述多个晶粒的背面固定于所述载板;
在所述各个晶粒以及各个晶粒之间的载板表面形成包埋所述各个晶粒的第一塑封层;研磨所述第一塑封层直至所述保护层露出;
在所述每一晶粒的保护层内形成至少一个第一开口,所述第一开口暴露所述内焊盘;在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上至少制作外焊盘与绝缘层以形成各个芯片,所述绝缘层的上表面与所述外焊盘的上表面齐平;每一芯片至少包括晶粒以及晶粒上的外焊盘,每一芯片的所述外焊盘至少与一个所述内焊盘电连接;
去除所述载板,形成多芯片封装结构;
切割所述多芯片封装结构形成多个芯片封装结构,所述一个芯片封装结构中包含一个芯片。
2.一种芯片封装结构的制作方法,其特征在于,包括:
提供载板和多个晶粒,每一所述晶粒包括相对的正面与背面,所述正面具有内焊盘以及包埋所述内焊盘的保护层;将所述多个晶粒的背面固定于所述载板;
在所述各个晶粒以及各个晶粒之间的载板表面形成包埋所述各个晶粒的第一塑封层;研磨所述第一塑封层直至所述保护层露出;
在所述每一晶粒的保护层内形成至少一个第一开口,所述第一开口暴露所述内焊盘;在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上至少制作外焊盘与绝缘层以形成各个芯片,所述绝缘层的上表面与所述外焊盘的上表面齐平;每一芯片至少包括晶粒以及晶粒上的外焊盘,每一芯片的所述外焊盘至少与一个所述内焊盘电连接;
去除所述载板,形成多芯片封装结构;
切割所述多芯片封装结构形成多个芯片封装结构,至少一个所述芯片封装结构中包含两个或两个以上芯片,且相邻芯片至少共用一个外焊盘。
3.根据权利要求1或2所述的芯片封装结构的制作方法,其特征在于,所述保护层的材质为绝缘树脂材料、二氧化硅、氮化硅中的至少一种。
4.根据权利要求1或2所述的芯片封装结构的制作方法,其特征在于,在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上至少制作外焊盘包括:
在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上形成再布线层;
在所述再布线层上形成导电凸柱,所述导电凸柱为所述外焊盘。
5.根据权利要求4所述的芯片封装结构的制作方法,其特征在于,所述再布线层包括一层、两层或两层以上再布线层。
6.根据权利要求1或2所述的芯片封装结构的制作方法,其特征在于,在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上至少制作外焊盘与绝缘层包括:
在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上形成导电凸柱;
在所述导电凸柱上以及相邻导电凸柱之间形成第一介电层,所述第一介电层为无机材料;
研磨所述第一介电层直至暴露出所述导电凸柱。
7.根据权利要求6所述的芯片封装结构的制作方法,其特征在于,研磨所述第一介电层直至暴露出所述导电凸柱后,还在所述导电凸柱上形成抗氧化层或焊球。
8.根据权利要求1或2所述的芯片封装结构的制作方法,其特征在于,在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上至少制作外焊盘与绝缘层包括:
在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上形成导电凸柱;
在相邻导电凸柱之间形成第一介电层,所述第一介电层的上表面与所述导电凸柱的上表面齐平,所述第一介电层为有机材料。
9.根据权利要求8所述的芯片封装结构的制作方法,其特征在于,在相邻导电凸柱之间形成第一介电层后,还在所述导电凸柱上形成抗氧化层或焊球。
10.根据权利要求1或2所述的芯片封装结构的制作方法,其特征在于,在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上至少制作外焊盘与绝缘层包括:
在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上形成第一介电层;
在所述第一介电层内形成若干第二开口,所述第二开口暴露所述内焊盘;
在所述第一介电层上以及所述第二开口内形成导电材料层;
研磨所述导电材料层直至第一介电层露出,所述第二开口内的导电材料层形成导电凸柱。
11.根据权利要求10所述的芯片封装结构的制作方法,其特征在于,研磨所述导电材料层直至第一介电层露出,所述第二开口内的导电材料层形成导电凸柱后,还在所述导电凸柱上形成抗氧化层或焊球。
12.根据权利要求1或2所述的芯片封装结构的制作方法,其特征在于,在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上至少制作外焊盘与绝缘层包括:
在所述各个晶粒的内焊盘、保护层以及各个晶粒之间的第一塑封层上形成导电凸柱以及包埋所述导电凸柱的第二塑封层;
研磨所述第二塑封层直至暴露出所述导电凸柱。
13.根据权利要求12所述的芯片封装结构的制作方法,其特征在于,研磨所述第二塑封层直至暴露出所述导电凸柱后,还在所述导电凸柱上形成抗氧化层或焊球。
14.根据权利要求7或9或11或13所述的芯片封装结构的制作方法,其特征在于,所述抗氧化层包括:锡层、或自下而上堆叠的镍层与金层、或自下而上堆叠的镍层、钯层与金层。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910735880.XA CN112349601A (zh) | 2019-08-09 | 2019-08-09 | 芯片封装结构的制作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910735880.XA CN112349601A (zh) | 2019-08-09 | 2019-08-09 | 芯片封装结构的制作方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN112349601A true CN112349601A (zh) | 2021-02-09 |
Family
ID=74366956
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910735880.XA Pending CN112349601A (zh) | 2019-08-09 | 2019-08-09 | 芯片封装结构的制作方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN112349601A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115101427A (zh) * | 2022-08-26 | 2022-09-23 | 成都奕斯伟系统集成电路有限公司 | 芯片封装结构的制造方法及芯片封装结构 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1624888A (zh) * | 2003-12-03 | 2005-06-08 | 育霈科技股份有限公司 | 扩散式晶圆型态封装的结构与其形成方法 |
CN102347251A (zh) * | 2010-07-30 | 2012-02-08 | 台湾积体电路制造股份有限公司 | 嵌入式晶圆级接合方法 |
CN104681456A (zh) * | 2015-01-27 | 2015-06-03 | 华进半导体封装先导技术研发中心有限公司 | 一种扇出型晶圆级封装方法 |
US20180151393A1 (en) * | 2016-11-29 | 2018-05-31 | Pep Innovation Pte Ltd. | Method of packaging chip and chip package structure |
-
2019
- 2019-08-09 CN CN201910735880.XA patent/CN112349601A/zh active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1624888A (zh) * | 2003-12-03 | 2005-06-08 | 育霈科技股份有限公司 | 扩散式晶圆型态封装的结构与其形成方法 |
CN102347251A (zh) * | 2010-07-30 | 2012-02-08 | 台湾积体电路制造股份有限公司 | 嵌入式晶圆级接合方法 |
CN104681456A (zh) * | 2015-01-27 | 2015-06-03 | 华进半导体封装先导技术研发中心有限公司 | 一种扇出型晶圆级封装方法 |
US20180151393A1 (en) * | 2016-11-29 | 2018-05-31 | Pep Innovation Pte Ltd. | Method of packaging chip and chip package structure |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115101427A (zh) * | 2022-08-26 | 2022-09-23 | 成都奕斯伟系统集成电路有限公司 | 芯片封装结构的制造方法及芯片封装结构 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI697959B (zh) | 半導體封裝及封裝半導體裝置之方法 | |
KR101390628B1 (ko) | 반도체 패키지 및 반도체 소자 패키징 방법 | |
CN111883481B (zh) | 3d封装件结构及其形成方法 | |
TWI531018B (zh) | 半導體封裝及封裝半導體裝置之方法 | |
TW201822330A (zh) | 晶片封裝結構 | |
TWI694557B (zh) | 半導體基板、半導體封裝件及其製造方法 | |
CN111883521B (zh) | 多芯片3d封装结构及其制作方法 | |
US20200006274A1 (en) | Semiconductor package and manufacturing method thereof | |
CN112233986B (zh) | 芯片封装结构的制作方法及塑封模具 | |
CN112349608A (zh) | 芯片封装结构的制作方法 | |
CN112349595A (zh) | 芯片封装结构的制作方法 | |
CN112349601A (zh) | 芯片封装结构的制作方法 | |
CN115101424A (zh) | 一种有机中介层封装结构及制作方法 | |
CN113725088B (zh) | 芯片封装结构的制作方法 | |
CN114446918A (zh) | Mcm封装结构及其制作方法 | |
CN210182380U (zh) | 半导体封装结构 | |
CN113725087B (zh) | 芯片封装结构的制作方法 | |
CN113725086B (zh) | 芯片封装结构的制作方法 | |
CN112133695B (zh) | 系统级封装结构及其制作方法 | |
CN112233987B (zh) | 芯片封装结构的制作方法 | |
CN113725183B (zh) | 芯片封装结构及其制作方法 | |
CN112397460B (zh) | 多晶粒封装结构、芯片封装结构以及各自的制作方法 | |
CN113725180B (zh) | 芯片封装结构及其制作方法 | |
CN113725089B (zh) | 芯片封装结构的制作方法 | |
CN113725097B (zh) | 半导体封装方法及半导体封装结构 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20210209 |
|
RJ01 | Rejection of invention patent application after publication |