DE102009041260B4 - System und Verfahren zum Verarbeiten von Halbleiterbauelementen - Google Patents

System und Verfahren zum Verarbeiten von Halbleiterbauelementen Download PDF

Info

Publication number
DE102009041260B4
DE102009041260B4 DE102009041260.3A DE102009041260A DE102009041260B4 DE 102009041260 B4 DE102009041260 B4 DE 102009041260B4 DE 102009041260 A DE102009041260 A DE 102009041260A DE 102009041260 B4 DE102009041260 B4 DE 102009041260B4
Authority
DE
Germany
Prior art keywords
chips
processing
stepper
carrier
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102009041260.3A
Other languages
English (en)
Other versions
DE102009041260A1 (de
Inventor
Thorsten Meyer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Deutschland GmbH
Original Assignee
Intel Deutschland GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Deutschland GmbH filed Critical Intel Deutschland GmbH
Publication of DE102009041260A1 publication Critical patent/DE102009041260A1/de
Application granted granted Critical
Publication of DE102009041260B4 publication Critical patent/DE102009041260B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/708—Construction of apparatus, e.g. environment aspects, hygiene aspects or materials
    • G03F7/70991—Connection with other apparatus, e.g. multiple exposure stations, particular arrangement of exposure apparatus and pre-exposure and/or post-exposure apparatus; Shared apparatus, e.g. having shared radiation source, shared mask or workpiece stage, shared base-plate; Utilities, e.g. cable, pipe or wireless arrangements for data, power, fluids or vacuum
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7003—Alignment type or strategy, e.g. leveling, global alignment
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7003—Alignment type or strategy, e.g. leveling, global alignment
    • G03F9/7007—Alignment other than original with workpiece
    • G03F9/7011—Pre-exposure scan; original with original holder alignment; Prealignment, i.e. workpiece with workpiece holder
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H01L2224/05027—Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H01L2224/13027—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body the bump connector being offset with respect to the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H01L2224/82103—Forming a build-up interconnect by additive methods, e.g. direct writing using laser direct writing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Environmental & Geological Engineering (AREA)
  • Epidemiology (AREA)
  • Public Health (AREA)
  • Toxicology (AREA)
  • Optics & Photonics (AREA)
  • Electromagnetism (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

Verfahren zum Verarbeiten von Halbleiterbauelementen, wobei das Verfahren Folgendes umfasst:Messen von Orten von auf einem Träger platzierten Halbleiter-Chips mit einem Scanner, um Chip-Ortsinformationen zu erzeugen;Kommunizieren der Chip-Ortsinformationen an einen fotolithografischen Stepper;Ausrichten des fotolithografischen Steppers auf den Träger nur einmal undBearbeiten mindestens eines der Chips auf dem Träger mit dem fotolithografischen Stepper auf der Basis der von dem Scanner erzeugten Chip-Ortsinformationen.

Description

  • Halbleiterchips enthalten Kontaktpads auf einer oder mehreren Oberflächen. Halbleiter-Packages können einen oder mehrere der Chips enthalten, in ein elektrisch nichtleitendes Material gekapselt. Externe Kontaktelemente des Package sind elektrisch mit den Kontaktpads des Chips verbunden. Die Kontaktpads der Chips sind im Allgemeinen klein. Beispielsweise sind einige Kontaktpads quadratisch mit einer Seitenabmessung von etwa 60 Mikrometern. Die bekannten Verbindungstechnologien haben Grenzen, was es zeitraubend (und somit aufwändig) macht, die externen Kontaktelemente genau mit den Kontaktpads zu verbinden. Außerdem kann sich die Position oder der Ort der Kontaktpads für bestimmte Kapselungstechnologien verschieben, wenn die Chips aufgenommen/platziert und gekapselt werden, was das Potential hat, die elektrische Verbindung zwischen den externen Kontaktelementen des Package und den Kontaktpads zu beeinträchtigen.
  • Die Druckschrift DE 10 2004 033 057 A1 beschreibt eine Wafer-Level-Package-Struktur vom Fan-Out-Typ und ein Verfahren zur Herstellung einer solchen Struktur, um größere Abstände zwischen den Bausteinen zu erzielen.
  • Die Druckschrift DE 10 2006 032 251 A1 beschreibt ein Verfahren zum Herstellen von Chip-Packages sowie ein derartig hergestelltes Chip-Package.
  • Die Druckschrift DE 10 2004 055 037 A1 beschreibt ein Verfahren zum Auffinden von Justiermarken in einer ersten Strukturierungsebene eines Halbleiterwafers.
  • Es ist somit Aufgabe der vorliegenden Erfindung, ein Verfahren zum Verarbeiten von Halbleiterchips anzugeben, mit welchem eine effizientere und kostengünstigere Herstellung der elektrischen Verbindungen zwischen den externen Kontaktelementen und den Kontaktpads ermöglicht wird.
  • Ausführungsformen liefern ein Verfahren zum Verarbeiten von Halbleiterchips. Das Verfahren beinhaltet das Messen von Orten von auf einem Träger platzierten Halbleiter-Dies mit einem Scanner, um Die-Ortsinformationen zu erzeugen, und Kommunizieren der Die-Ortsinformationen an einen fotolithografischen Stepper. Das Verfahren beinhaltet das Ausrichten des fotolithografischen Steppers auf den Träger nur einmal und Exponieren mindestens eines der Dies auf dem Träger mit dem fotolithografischen Stepper auf der Basis der von dem Scanner erzeugten Die-Ortsinformationen.
  • Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis von Ausführungsformen zu vermitteln, und sind in diese Spezifikation aufgenommen und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der damit einhergehenden Vorteile von Ausführungsformen lassen sich ohne Weiteres verstehen, wenn sie unter Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
    • 1 ist eine Schemaansicht eines Prozesses zum Herstellen von Halbleiterchips gemäß einer Ausführungsform.
    • 2a-2e zeigen mehrere schematische Querschnittsansichten der Fabrikation von Halbleiter-Packages gemäß einer Ausführungsform.
    • 3 ist eine Draufsicht auf eine in einer dielektrischen Schicht über einem leitenden Pad eines Die gemäß einer Ausführungsform ausgebildete Öffnung.
    • 4 ist eine Schemaansicht eines Systems mit einem optischen Scanner und einem fotolithografischen Scanner, die dazu verwendet werden, Halbleiter-Packages gemäß einer Ausführungsform herzustellen.
    • 5 ist eine Schemaansicht von von dem in 4 gezeigten optischen Scanner ausgebildeten Stufenfeldern gemäß einer Ausführungsform.
    • 6 ist eine Querschnittsansicht von in ein geformtes Fan-Out-Material eingebetteten Dies und mit einem Dielektrikum, das geöffnet wurde, um elektrische Kompressionswege zu jedem Die gemäß einer Ausführungsform auszubilden.
    • 7A-7H zeigen mehrere schematische Querschnittsansichten von Ausführungsformen des in 4 gezeigten Systems, das verwendet wird, um Schichten in einem Halbleiter-Package zu strukturieren.
    • 8 ist eine Querschnittsansicht eines gemäß einer Ausführungsform hergestellten eingebetteten Wafer-Level-Package.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „Oberseite“, „Unterseite“, „Vorderseite“, „Rückseite“, „vorderer“, „hinterer“ usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
  • Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
  • Ausführungsformen liefern ein System und ein Verfahren zum Beschleunigen der Verarbeitung von Halbleiterchips. Das System und Verfahren verwenden einen Scanner, um Die-Ortsinformationen für auf einem Träger platzierte Halbleiter-Dies zu erzeugen und die Die-Ortsinformationen an einen fotolithografischen Stepper weiterzuleiten. Der fotolithografische Stepper wird nur einmal vor dem Exponieren der Halbleiter-Dies und dem Ausbilden von Öffnungen, die mit leitenden Abschnitten der Dies kommunizieren, auf den Träger ausgerichtet.
  • Ausführungsformen des Systems und von Verfahren, die in dieser Spezifikation bereitgestellt werden, lassen sich auf die Fabrikation jeder Art von Halbleiter-Package anwenden, einschließlich eWLB (embedded Wafer Level Ball Grid) Array-Packages, RCP (redistributed chip packages) oder andere Packagearten.
  • Ausführungsformen liefern einen Prozess zum schnellen Lokalisieren von Positionen von Halbleiter-Dies, die auf einen Träger umverdrahtet worden sind, und präzisen fotolithografischen Öffnen von Kontaktpads auf den Dies. Bei einer Ausführungsform werden die Halbleiter-Dies auf einem Wafer hergestellt, vereinzelt und danach auf einem Träger platziert, um elektrisch mit Formmaterial isoliert zu werden. Die umverdrahteten Halbleiter-Dies besitzen Variationen bei der Position ihrer Platzierungen, sodass ein Halbleiter-Die aus einer Ausrichtung auf einen benachbarten Halbleiter-Die heraus gedreht oder parallel verschoben werden könnte. Hierin bereitgestellte Ausführungsformen ermöglichen die Messung/Berechnung von Die-Orten für jeden der umverdrahteten Halbleiter-Dies. Die Die-Positionen werden an einen fotolithografischen Stepper kommuniziert, der sich selbst nur einmal vor dem fotolithografischen Exponieren von Bereichen über den Kontaktpads der Dies ausrichtet.
  • Das Herstellen von Halbleiter-Dies, wie etwa Dies in eingebetteten Wafer-Level-Packages, gemäß den hierin beschriebenen Ausführungsformen liefert eine verbesserte elektrische Verbindung mit einem höheren Durchsatz in weniger Verarbeitungszeit.
  • 1 ist eine Schemaansicht eines Prozesses 20 zum Herstellen von Halbleiter-Dies gemäß einer Ausführungsform. Der Prozess 20 beinhaltet bei 30 das Vereinzeln von Halbleiterchips 32 (oder Dies 32) von einem Wafer 34. Bei 40 werden die Dies 32 auf einem Träger 42 platziert, um einen rekonfigurierten Wafer 42 mit Dies 32 in einer Fan-Out-Struktur auszubilden, bei der ein Die 32 von einem benachbarten Die 32 beabstandet ist. Das Aufnehmen und Platzieren von Dies 32 auf dem Träger 42 besitzt das Potential, die Dies 32 aus einer gleichförmigen Ausrichtung heraus fehl auszurichten, fehl zu platzieren, zu drehen oder parallel zu verschieben. Die Variation bei der Ausrichtung kann klein sein, sogar in der Ordnung von mehreren Mikrometern, und doch die elektrische Verbindung und die elektrische Leistung der Dies auf unerwünschte Weise beeinflussen. Folglich ist es wünschenswert, die Position jedes Die oder jeder kleineren Gruppe von Dies vor dem Öffnen der Kontaktpads auf den Dies 32 für eine elektrische Verbindung zu bestimmen. Bei 50 wird der Ort jedes Die 32 auf dem Träger 42 gemessen. Bei einer Ausführungsform werden die Die-Orte optisch gemessen und in einem elektronischen oder digitalen Format gespeichert. Bei 60 wird ein fotolithografischer Stepper auf den Träger 42 nur zu einer Anfangszeit ausgerichtet auf der Basis des gemessenen Orts der Dies 32 oder Ausrichtungsmarken. Der fotolithografische Stepper exponiert die Dies 32, um Öffnungen zu Kontaktpads auf den Dies 32 auszubilden. Bei 70 sind die umverdrahteten Dies geöffnet worden und werden für die folgende elektrische Verbindung vorbereitet. Bei 80 werden eine oder mehrere Verbindungen oder andere Schichten, beispielsweise Umverdrahtungen, auf den Dies strukturiert. Bei einer Ausführungsform werden Lötkugel-Zwischenverbindungen elektrisch mit der einen oder den mehreren mit dem Scanner und dem fotolithografischen Stepper über den Dies strukturierten Umverdrahtungen verbunden.
  • 2a-2e liefern mehrere schematische Querschnittsansichten einer Ausführungsform von auf dem Träger 42 umverdrahteten Halbleiter-Dies.
  • 2a liefert eine Querschnittsansicht des Trägers 42 mit einer Klebeschicht 100. Bei einer Ausführungsform ist der Träger 42 ein wieder verwendbarer Metallträger in der Form einer kreisförmigen Platte mit einem Durchmesser von zwischen etwa 100 und 550 mm. Ein geeigneter Träger 42 ist eine 200-mm-Metallscheibe. Bei einer Ausführungsform ist die Klebeschicht 100 eine doppelseitige Klebeschicht, wenngleich auch andere Klebe- und/oder Anbringungsformen akzeptabel sind.
  • 2b zeigt Halbleiter-Dies 32, die aufgenommen und in Kontakt mit der Klebeschicht 100 auf dem Träger 42 platziert wurden. Das Aufnehmen und Platzieren von Dies 32 auf den Träger 42 besitzt begrenzte Genauigkeit, beispielsweise beträgt die Positionsvariation bei der Platzierung von Dies 32 manchmal plus/minus 15 Mikrometer.
  • 2c ist eine Querschnittsansicht von über Dies 32 gekapseltem Formmaterial 102. Bei einer Ausführungsform wird Formmaterial 102 in einem Spritzpressprozess über Halbleiter-Dies 32 gekapselt. Bei einer Ausführungsform wird Formmaterial 102 über Dies 32 in einem Formpressprozess gekapselt. Das Formmaterial 102 enthält Polymermaterial, Epoxide oder andere geeignete isolierende und/oder dielektrische Materialien. Das Kapseln von Dies 32 mit Formmaterial 102 wird dazu tendieren, den Ort der Dies 32 auf dem Träger 42 zu verschieben oder ungleichförmig zu versetzen.
  • 2d zeigt in Formmaterial 102 gekapselte Dies 32, vom Träger entlang der Grenzfläche der Klebeschicht 100 getrennt. Bei einer Ausführungsform wird der Träger 42 entfernt und wiederverwendet.
  • 2e zeigt die von den Dies 32 und dem Formmaterial 102 entfernte Klebeschicht 100, um einen geformten rekonfigurierten Wafer 104 bereitzustellen. Bei einer Ausführungsform ist der geformte rekonfigurierte Wafer 104 ein 200-mm-Wafer mit in Formmaterial 102 eingebetteten Dies 32 und geeignet zur Nachverarbeitung, um eine elektrische Umverdrahtung und Lötkugel-Zwischenverbindungen auf der zweiten Ebene zu enthalten.
  • 3 ist eine Draufsicht auf einen rekonfigurierten Wafer 104. Der Halbleiter-Die 32 ist in Formmaterial 102 eingebettet und enthält ein von dielektrischem Material 112 bedecktes Kontaktpad 110. Es ist wünschenswert, durch das dielektrische Material 112 eine Öffnung 114 auszubilden, um einen elektrischen Kommunikationsweg zum Kontaktpad 110 bereitzustellen. Bei einer Ausführungsform wird die Öffnung 114 mit einem fotolithografischen Masken- und Expositionsprozess ausgebildet.
  • Wie oben beschrieben besitzt der Die 32 das Potential, beim Platzieren auf dem Träger 42 (2b) oder beim Kapseln mit Formmaterial 102 (2c) fehlausgerichtet zu werden. Die Fehlausrichtung des Die 32 hat das Potential zu bewirken, dass die Öffnung 114 zumindest teilweise nicht auf das Kontaktpad 110 ausgerichtet ist. Beispielsweise wird bei einer Ausführungsform das Kontaktpad 110 als ein quadratisches Kontaktpad mit einer Abmessung von 64 Mikrometern auf einer Seite bereitgestellt, und die Öffnung 114 ist eine im Wesentlichen kreisförmige Öffnung mit einem Durchmesser von etwa 20 Mikrometern. Somit beträgt die maximale tolerierbare Verschiebung D für die gewünschte Öffnung 114' etwa 22 Mikrometer. Wenn sich die gewünschte Öffnung 114' außerhalb der maximalen tolerierbaren Verschiebung D befindet (d.h., die Öffnung 114' ist nicht ganz über dem Kontaktpad 110 positioniert), ist es möglich, dass die nachfolgende elektrische Verbindung zum Kontaktpad 110 nicht erreicht wird. Wenn alternativ die gewünschte Öffnung 114' die maximale tolerierbare Verschiebung D um mehrere Mikrometer übersteigt, wird eine unzureichende oder inakzeptable elektrische Verbindung zum Kontaktpad 110 ausgebildet. Somit ist es wünschenswert, alle Öffnungen 114 genau anzuordnen und über allen Kontaktpads 110 innerhalb des größten tolerierbaren Verschiebungsabstands D auszubilden.
  • 4 ist eine Schemaansicht eines Systems 120, das konfiguriert ist, die Verarbeitung von Halbleiter-Packages zu beschleunigen, gemäß einer Ausführungsform. Das System 120 enthält einen Scanner 122 in elektrischer Kommunikation mit einem fotolithografischen Stepper 126. Der Scanner 122 ist konfiguriert, die Positionen von Halbleiter-Dies 32 zu messen, eine Expositionsmatrix für einen rekonfigurierten Wafer 104 zu berechnen und diese Daten an den Stepper 126 zu liefern. Bei einer Ausführungsform steht der Scanner 122 in elektrischer Kommunikation mit einem optionalen Computer 124, auf dem Software läuft, die konfiguriert ist, die gemessenen Positionsdaten der Dies 32 zu speichern, die Expositionsmatrix und/oder den Ort für den Stepper 126 zu berechnen und diese Informationen an den Stepper 126 zu kommunizieren.
  • Bei einer Ausführungsform ist der Scanner 122 ein optischer Scanner Nikon VMR3020, erhältlich von der Firma Nikon USA Melville, NY, USA, und konfiguriert, eine Position jedes der Dies 32 zu messen. Bei einer Ausführungsform enthalten die Dies 32 Marken 125 (z.B. in zwei Ecken jedes Die 32 angeordnet), die vom Scanner 122 optisch gesehen werden können. Der Scanner 122 ist konfiguriert, das Ausmaß der Drehung oder Falschplatzierung jedes der Dies zu berechnen und insbesondere die relativen Positionen jedes Die 32 zu messen und zu berechnen. Bei einer Ausführungsform misst der Scanner 122 den relativen und individuellen Ort jedes Die 32 auf dem rekonfigurierten Wafer 104. Bei einer Ausführungsform misst der Scanner 122 den relativen Ort von mehreren Dies (beispielsweise zwischen 8-20 Dies) in einer Stufenfeldgruppe und zeichnet ihn auf. Nach dem Messen der relativen Position der Dies 32 berechnet der Scanner 122 bei einer Ausführungsform eine optimale Expositionsposition für jeden der Dies 32 in einem abgestuften Feld des Steppers und für alle abgestuften Positionen und überträgt diese Informationen an den Stepper 126.
  • Bei einer Ausführungsform enthält der Computer 124 Speicher und Software, die konfiguriert ist, die Ortsdaten zu empfangen und eine Expositionsmatrix für den Stepper 126 relativ zum rekonfigurierten Wafer 104 zu berechnen. Computer, die einen beliebigen geeigneten Speicher enthalten und konfiguriert sind, computerausführbare Funktionen zu betätigen, sind annehmbar.
  • Bei einer Ausführungsform ist der Stepper 126 ein fotolithografischer Stepper, der von der Firma Ultratech in San Jose, CA, USA, erhältlich ist. Es sind auch andere fotolithografische Stepper annehmbar. Die auf jedem der Dies auszubildende gewünschte Struktur nach Messung durch den Scanner 122 wird in eine Struktur aus transparenten und undurchsichtigen Bereichen auf einer Oberfläche einer Quartzplatte (Fotomaske oder Retikel) reproduziert. Der Stepper 126 schickt Licht durch das Retikel, um ein Bild der Retikelstruktur auf jedem der Dies 32 auszubilden. Das Bild wird von einer Linse fokussiert und verkleinert und auf die Oberfläche jedes der Dies 32 (oder das die Dies 32 bedeckende Dielektrikum 112) projiziert. Der Fachmann auf dem Gebiet der Fotolithografie erkennt, dass die Dies 32 mit einem dielektrischen Material eines geeigneten lichtempfindlichen Fotolacks bedeckt sind.
  • Nach der Exposition durch den Stepper 126 wird der rekonfigurierte Wafer 104 entwickelt, um den Fotolack zu entfernen und Öffnungen zu Kontaktpads 110 jedes Die 32 auszubilden. Bei einer Ausführungsform wird der Stepper 126 nur einmal relativ zum rekonfigurierten Wafer 104 ausgerichtet nach dem Empfangen der berechneten Daten von dem Scanner 122. Danach bewegt sich der Stepper 126 anschließend über jeden der Dies 32 oder exponiert alle Dies 32, ohne sich ein zweites Mal wieder auszurichten oder ohne ein zweites Mal wieder ausgerichtet zu werden. Auf diese Weise wird der Stepper 126 von dem System 120 in die Lage versetzt, jeden Die 32 auf dem Wafer 42 zu lokalisieren, auf den Wafer 104 zu einem anfänglichen Zeitpunkt auszurichten und die Dies 32 auf der Basis der gescannten Positionsdaten zu exponieren, selbst wenn die relative Position der Dies 32 möglicherweise falsch ausgerichtet ist.
  • Im Gegensatz dazu lokalisieren die bekannten fotolithografischen Stepper jeden Die oder kleine Gruppen von Dies separat für jeden Die oder kleine Gruppen auf einem Wafer, exponieren den Die oder kleine Gruppen von Dies und wiederholen dann diesen Prozess für jeden nachfolgenden Die oder nachfolgende kleine Gruppen von Dies, was zeitraubend ist und den Prozess begrenzt.
  • 5 ist eine Schemaansicht von vom Scanner 122 beim Messen von Orten für jeden der Dies 32 erzeugten beispielhaften Stufenfeldern 1-4. Bei einer Ausführungsform verwendet der Scanner 122 nicht gezeigte Software, die konfiguriert ist, den rekonfigurierten Wafer 104 in mehrere Stufenfelder zu unterteilen. Als ein Beispiel enthält das Stufenfeld 1 die Dies 1, 2, 3, 4 und 5; das Stufenfeld 2 enthält die Dies 6 und 7; das Stufenfeld 3 enthält die Dies 8, 9, 10 und 11; und das Stufenfeld 4 enthält die Dies 12, ..., n. Die Anzahl und Größe des oder der Stufenfelder ist nicht begrenzt. Bei einer Ausführungsform ist der rekonfigurierte Wafer 104 in mehrere Stufenfelder von jeweils etwa 8-24 Dies getrennt, wenngleich auch andere Stufenfeldgrößen annehmbar sind.
  • Der Scanner 122 erfasst/misst einen Ort jedes Die 32 optisch, beispielsweise durch Erkennen einer auf den Dies 32 angeordneten Marke 125, und erzeugt Die-Positionsortsinformationen X1, Y1; X2, Y2; ..., Xn, Yn, die in einem elektronisch zugänglichen Datenfeld 130 gespeichert werden. Bei einer Ausführungsform erfasst/misst der Scanner 122 optisch einen Ort jedes Die 32 im Stufenfeld 1, bevor er die Orte von Dies im Stufenfeld 2 erfasst/misst. Bei einer Ausführungsform erfasst/misst der Scanner 122 optisch einen Ort jedes Die 32 in allen Stufenfeldern 1-4.
  • Bei einer Ausführungsform erzeugt der Scanner 122 ein Datenfeld 130 und überträgt das Datenfeld 130 zum Computer 124 zur Berechnung des gewünschten Expositionsabstands für den Stepper 126 (4). Bei einer Ausführungsform erzeugt der Scanner 122 das Datenfeld 130 und berechnet einen Expositionsabstand zu dem rekonfigurierten Wafer 104, bevor diese Informationen zum Stepper 126 übertragen werden.
  • 6 ist eine Querschnittsansicht des rekonfigurierten Wafers 104 gemäß einer Ausführungsform. Die Dies 32 enthalten Kontaktpads 110 und Öffnungen 114, im Dielektrikum 112 ausgebildet und mit Kontaktpads 110 kommunizierend. Bei einer Ausführungsform wird das System 120 verwendet, um den Stepper 126 sequentiell von einem Die zum nächsten zu bewegen, um Öffnungen 114, die über Kontaktpads 110 innerhalb des größten tolerierbaren Verschiebungsabstands D angeordnet sind ( 3) fotolithografisch auszubilden.
  • Die 7A-7H zeigen mehrere schematische Querschnittsansichten von Ausführungsformen des in 4 gezeigten Systems 120, das verwendet wird, um Schichten in einem Halbleiter-Package zu strukturieren. Ausführungsformen beinhalten das Verwenden des Systems 120 zum Strukturieren einer Resistschicht über der dielektrischen Schicht 112 und Strukturieren einer Umverdrahtung in die Resistschicht, wie unten beschrieben. Ausführungsformen beinhalten zusätzlich das Verwenden des Systems 120 zum Strukturieren einer Lötresistschicht über der Umverdrahtung, um Öffnungen für Lötkugel-Zwischenverbindungen auszubilden, wie unten beschrieben.
  • 7A ist eine Querschnittsansicht des oben beschriebenen Systems 120, das verwendet wird, um einen Leiter 132 auf dem Dielektrikum 112 zu strukturieren und eine leitende Schicht 134 in die Öffnungen 114 zu strukturieren. Bei einer Ausführungsform werden der Leiter 132 und die leitende Schicht 134 gleichzeitig abgeschieden. Bei einer Ausführungsform wird kein Leiter 132 auf dem Dielektrikum 112 aufgebracht, wenn das Zwischenprodukt von 7A hergestellt wird, und die leitende Schicht 134 wird auf der ganzen oberen Oberfläche des Dielektrikums 112 ausgebildet, einschließlich in den Durchgangslöchern 114 zum elektrischen Kommunizieren mit Kontaktpads 110. Bei einer Ausführungsform wird der Leiter 132 von dem System 120 strukturiert, um ein Ziel zum Aufnehmen der leitenden Schicht 134 auszubilden.
  • 7B ist eine Querschnittsansicht des oben beschriebenen Systems 120, das verwendet wird, um eine Resistschicht 136 auf der oberen Oberfläche des Leiters 132 und in die Durchgangslochöffnungen 114 des Dielektrikums 112 zu strukturieren. Geeignete Resistschichten 136 enthalten einen trockenen Resist oder einen gesprühten Resist mit einer Dicke zwischen 10 µm - 30 µm. Beispielsweise besitzt die Resistschicht 136 bei einer Ausführungsform eine Dicke von etwa 15 µm. Bei einer Ausführungsform ist die Resistschicht 136 ein trockener Resist, der auf die Oberfläche des Leiters 132 laminiert wird.
  • 7C ist eine Querschnittsansicht des oben beschriebenen Systems 120, das verwendet wird, um die Resistschicht 136 zu strukturieren und fotolithografisch zu exponieren und zu entwickeln. Bei einer Ausführungsform wird die Resistschicht 136 mit einem Prozess der Laser-Direktabbildung (LDI - Laser Direct Imaging) oder einem anderen Abbildungsprozess exponiert, dessen Struktur auf dem von dem Scanner 122 erzeugten/gesammelten Die-Positionsdatenfeld 130 basiert (5). Nach dem Entwickeln der Resistschicht 136 wird ein vorbestimmter Abschnitt der Resistschicht 136, wie durch das Datenfeld 130 berechnet, entfernt, um elektrisch leitende Kontaktbereiche über dem Leiter 132 und der leitenden Schicht 134 zu öffnen.
  • 7D ist eine Querschnittsansicht des oben beschriebenen Systems 120, das verwendet wird, um Kontakte 138 in die verbleibenden Abschnitte der Durchgangslochöffnungen 114 und auf den Gebieten des Leiters 132 zu strukturieren. Bei einer Ausführungsform bilden die Kontakte 138 Teil einer Umverdrahtung 138 (RDL 138) zum elektrischen Umverdrahten der Kontaktpads 110 zu einer größeren Fläche. Bei einer Ausführungsform wird die RDL 138 beispielsweise durch Elektroplattieren in einem stark bewegten Elektrolyten hergestellt. Es sind auch andere geeignete Abscheidungsprozesse für die RDL 138 annehmbar, einschließlich galvanischer Plattierung oder chemischer Plattierung oder leitendem Drucken. Es versteht sich, dass sich die RDL 138 in einer Richtung senkrecht zu der Bildebene von 7 erstrecken kann.
  • 7E ist eine Querschnittsansicht eines Zwischenprodukts, hergestellt nach dem Ätzen der verbleibenden Abschnitte der Resistschicht 136 (7D), um die RDL 138 zurückzulassen.
  • 7F ist eine Querschnittsansicht eines weiteren Zwischenprodukts, das erhalten wird nach dem Wegätzen eines verbleibenden exponierten Abschnitts des Leiters 132 (7E), um die RDL 138 elektrisch in eine gewünschte Struktur über dem rekonfigurierten Wafer 104 zu trennen.
  • 7G ist eine Querschnittsansicht des oben beschriebenen Systems 120, das verwendet wird, um eine Lotresistschicht 140 über dem in 7F hergestellten Zwischenprodukt zu strukturieren. Bei einer Ausführungsform wird die Lotresistschicht 140 gemäß dem Die-Ortsdatenfeld 130 strukturiert, sodass Abschnitte der RDL 138 nicht von der Lotresistschicht 140 bedeckt sind.
  • 7H ist eine Querschnittsansicht eines Segments eines eWLB-Grid-Arrays 150 (embedded Wafer Level Ball), auf dem System 120 (4) hergestellt, gemäß einer Ausführungsform. Die Lötkugeln 142 (von denen in diesem Segment von eWLB nur eine gezeigt ist) sind in den Öffnungen der Lotresistschicht 140 angeordnet, sodass jede Lötkugel 142 elektrisch mit der RDL 138 und Kontaktpads 110 des Die 32 verbunden ist.
  • 8 ist eine Querschnittsansicht eines vom System 120 hergestellten eingebetteten Wafer-Level-Package 150 gemäß einer weiteren Ausführungsform. Der rekonfigurierte Wafer 104 (wie etwa in 6) wird in individuelle Packages 150 vereinzelt, die den in Formmaterial 102 eingebetteten Chip 32 enthalten (Fan-Out-Bereich). Bei einer Ausführungsform wird das System 120 verwendet, um die RDL 138' für eine Zwischenverbindung mit mehreren Lötkugeln 142 auf der zweiten Ebene zu strukturieren. Die RDL 138' bildet einen elektrischen Kommunikationsweg zum Die 32. Bei einer Ausführungsform werden Zwischenverbindungen auf der zweiten Ebene bereitgestellt, beispielsweise durch Lötkugeln 142, die elektrisch mit der RDL 138' verbunden sind, um eine vertikale Zwischenverbindung für den Chip 32 zu liefern.
  • Ausführungsformen stellen einen schnellen Lithografieprozess bereit, der einen optischen Scanner 122 enthält, der mit einem Stepper 126 kommuniziert, der es dem Stepper ermöglicht, sich relativ zum Wafer nur einmal auszurichten, um eine Die-Verschiebungskompensation innerhalb eines rekonfigurierten Wafers von Halbleiter-Dies zu berücksichtigen.
  • Wenngleich hierin spezifische Ausführungsformen dargestellt und beschrieben worden sind, versteht der Durchschnittsfachmann, dass eine Vielzahl alternativer und/oder äquivalenter Implementierungen für die gezeigten und beschriebenen spezifischen Implementierungen substituiert werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll alle Adaptationen oder Variationen der spezifischen Ausführungsformen eines Systems und Verfahrens zum Verarbeiten von Halbleiter-Packages abdecken. Deshalb soll die vorliegende Erfindung nur durch die Ansprüche und die Äquivalente davon beschränkt werden.

Claims (19)

  1. Verfahren zum Verarbeiten von Halbleiterbauelementen, wobei das Verfahren Folgendes umfasst: Messen von Orten von auf einem Träger platzierten Halbleiter-Chips mit einem Scanner, um Chip-Ortsinformationen zu erzeugen; Kommunizieren der Chip-Ortsinformationen an einen fotolithografischen Stepper; Ausrichten des fotolithografischen Steppers auf den Träger nur einmal und Bearbeiten mindestens eines der Chips auf dem Träger mit dem fotolithografischen Stepper auf der Basis der von dem Scanner erzeugten Chip-Ortsinformationen.
  2. Verfahren nach Anspruch 1, wobei der Träger einen rekonfigurierten Wafer aufweist, auf dem die Chips in einer Fan-Out-Konfiguration beabstandet sind.
  3. Verfahren nach Anspruch 1 oder 2, wobei mehrere Halbleiter-Chips einem Bearbeitungsfeld des Steppers zugeordnet sind und das Bearbeiten mindestens eines der Chips das Bearbeiten aller Halbleiter-Chips in dem Bearbeitungsfeld umfasst.
  4. Verfahren nach einem oder mehreren der vorherigen Ansprüche, wobei das Bearbeiten mindestens eines der Chips auf dem Träger das fotolithografische Öffnen einer über den Chips angeordneten dielektrischen Schicht zum Ausbilden eines Wegs umfasst, der durch die dielektrische Schicht mit Kontaktpads der Chips in Verbindung steht.
  5. Verfahren nach Anspruch 4, weiterhin umfassend: Anordnen einer Resistschicht über der dielektrischen Schicht; und Strukturieren einer Umverdrahtungsschicht in die Resistschicht mit einem System, das den Scanner und den fotolithografischen Stepper umfasst.
  6. Verfahren nach Anspruch 5, weiterhin umfassend: Anordnen einer Lötresistschicht über der Umverdrahtungsschicht; Strukturieren des Lötresists mit dem System; und Abscheiden eines Zwischenverbindungselements in einer in den Lötresist strukturierten Öffnung.
  7. Verfahren zum Verarbeiten von Halbleiterbauelementen, wobei das Verfahren Folgendes umfasst: Vereinzeln von Chips von einem Wafer und Umverdrahten der Chips auf einem Träger; Messen von Orten der auf dem Träger umverdrahteten Chips; Ausrichten eines fotolithografischen Steppers auf den Träger nur einmal; und fotolithografisches Bearbeiten mindestens eines der Chips auf der Basis des gemessenen Orts der auf dem Träger umverdrahteten Chips.
  8. Verfahren nach Anspruch 7, wobei das Messen von Orten der auf dem Träger umverdrahteten Chips das optische Scannen eines diskreten Orts jedes der Chips umfasst.
  9. Verfahren nach Anspruch 8, umfassend das optische Scannen eines diskreten Orts jedes der Chips in einem einzelnen optischen Scan.
  10. Verfahren nach einem oder mehreren der Ansprüche 7 bis 9, umfassend das Berechnen von separaten Bearbeitungspositionen für jeden der Chips auf der Basis des diskreten Orts jedes der Chips und Kommunizieren der berechneten separaten Bearbeitungspositionen für jeden der Chips an den fotolithografischen Stepper.
  11. Verfahren nach Anspruch 10, umfassend das sequentielle schrittweise Bewegen des fotolithografischen Steppers zu jeder der separaten Bearbeitungspositionen für jeden der Chips.
  12. Verfahren nach Anspruch 8, umfassend das Berechnen einer Belichtungsmatrix für den fotolithografischen Stepper auf der Basis des optisch gescannten diskreten Orts jedes der Chips.
  13. Verfahren nach einem oder mehreren der Ansprüche 7 bis 12, wobei die Chips in ein Dielektrikum eingebettet sind, das geöffnet wird durch fotolithografisches Bearbeiten mindestens eines der Chips zum Bereitstellen eines Wafer-Level-Ball-Grid-Arrays, welches eine Umverdrahtungsschicht aufweist, die eine selektive elektrische Verbindung zu mindestens einem der Chips liefert.
  14. Verfahren nach einem oder mehreren der Ansprüche 7 bis 13, wobei die Chips in ein umverdrahtetes Chip-Package eingebettet sind, umfassend mindestens zwei elektrisch leitende Umverdrahtungsschichten.
  15. Verfahren nach einem oder mehreren der Ansprüche 7 bis 14, wobei das fotolithografische Bearbeiten von mindestens einem der Chips das Öffnen einer ersten dielektrischen Schicht umfasst, um ein Kontaktpad jedes der Chips freizulegen.
  16. Verfahren nach Anspruch 15, weiterhin umfassend: Strukturieren einer Umverdrahtungsschicht auf der ersten dielektrischen Schicht, wobei die Umverdrahtungsschicht das Kontaktpad von mindestens einem der Chips kontaktiert.
  17. Verfahren nach Anspruch 16, wobei das Strukturieren einer Umverdrahtungsschicht Folgendes umfasst: Abscheiden einer Resistschicht auf der ersten dielektrischen Schicht; optisches Scannen der Resistschicht, um Positionsinformationen zu erzeugen; Kommunizieren der Positionsinformationen an den fotolithografischen Stepper; Ausrichten des fotolithografischen Steppers relativ zur Resistschicht nur einmal auf der Basis der Positionsinformationen; Belichten der Resistschicht mit dem fotolithografischen Stepper und Öffnen der Resistschicht und Abscheiden der Umverdrahtungsschicht in in der Resistschicht ausgebildeten Öffnungen.
  18. Verfahren nach Anspruch 17, weiterhin umfassend: Abscheiden eines Lötresists auf der Umverdrahtungsschicht; optisches Scannen des Lötresists, um Lötkugelpositionsinformationen zu erzeugen; Kommunizieren der Lötkugelpositionsinformationen an den fotolithografischen Stepper; Ausrichten des fotolithografischen Steppers relativ zu dem Lötresist nur einmal auf der Basis der Lötkugelpositionsinformationen; Belichten des Lötresists mit dem fotolithografischen Stepper und Öffnen des Lötresists und Abscheiden einer Lötkugel in in dem Lötresist ausgebildeten Öffnungen.
  19. System, das konfiguriert ist, die Bearbeitung von Halbleiterbauelementen zu beschleunigen, wobei das System Folgendes umfasst: einen Scanner, der konfiguriert ist, Chip-Ortsinformationen für auf einem Träger platzierte Halbleiter-Chips zu erzeugen und Bearbeitungsortsinformationen zu berechnen und einen fotolithografischen Stepper, der konfiguriert ist, die Bearbeitungsortsinformationen von dem Scanner zu empfangen.
DE102009041260.3A 2008-09-19 2009-09-11 System und Verfahren zum Verarbeiten von Halbleiterbauelementen Active DE102009041260B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/234,259 2008-09-19
US12/234,259 US9164404B2 (en) 2008-09-19 2008-09-19 System and process for fabricating semiconductor packages

Publications (2)

Publication Number Publication Date
DE102009041260A1 DE102009041260A1 (de) 2010-04-01
DE102009041260B4 true DE102009041260B4 (de) 2018-04-26

Family

ID=41720033

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102009041260.3A Active DE102009041260B4 (de) 2008-09-19 2009-09-11 System und Verfahren zum Verarbeiten von Halbleiterbauelementen

Country Status (2)

Country Link
US (2) US9164404B2 (de)
DE (1) DE102009041260B4 (de)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8460972B2 (en) 2009-11-05 2013-06-11 Freescale Semiconductor, Inc. Method of forming semiconductor package
US8421226B2 (en) * 2010-02-25 2013-04-16 Infineon Technologies Ag Device including an encapsulated semiconductor chip and manufacturing method thereof
US8258633B2 (en) * 2010-03-31 2012-09-04 Infineon Technologies Ag Semiconductor package and multichip arrangement having a polymer layer and an encapsulant
US9748154B1 (en) * 2010-11-04 2017-08-29 Amkor Technology, Inc. Wafer level fan out semiconductor device and manufacturing method thereof
US9030019B2 (en) 2010-12-14 2015-05-12 Infineon Technologies Ag Semiconductor device and method of manufacture thereof
US8461691B2 (en) 2011-04-29 2013-06-11 Infineon Technologies Ag Chip-packaging module for a chip and a method for forming a chip-packaging module
US20130256883A1 (en) * 2012-03-27 2013-10-03 Intel Mobile Communications GmbH Rotated semiconductor device fan-out wafer level packages and methods of manufacturing rotated semiconductor device fan-out wafer level packages
DE102015122282A1 (de) * 2015-12-18 2017-06-22 Infineon Technologies Ag Elektronisches Bauteil und Verfahren zu dessen Herstellung
CN107887324B (zh) 2016-09-30 2019-09-13 上海微电子装备（集团）股份有限公司 一种半导体重布线方法
JP2020529125A (ja) 2017-07-24 2020-10-01 コーニング インコーポレイテッド 精密構造ガラス物品、集積回路パッケージ、光学素子、マイクロ流体素子、及びそれらの製造方法
KR102426485B1 (ko) * 2017-09-29 2022-07-27 온투 이노베이션 아이엔씨. 리소그래피 노광 공정의 최적화를 위한 시스템 및 방법
KR20220143743A (ko) 2020-02-21 2022-10-25 온투 이노베이션 아이엔씨. 리소그래피 공정에서 오버레이 오류를 보정하기 위한 시스템 및 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004033057A1 (de) 2003-12-03 2005-06-30 Advanced Chip Engineering Technology Inc. Wafer-Level-Package-Struktur vom Fan-Out-Typ und Verfahren zur Herstellung derselben
DE102004055037A1 (de) 2004-11-15 2006-05-24 Infineon Technologies Ag Verfahren zum Auffinden von Justiermarken in einer ersten Strukturierungsebene eines Halbleiterwafers
DE102006032251A1 (de) 2006-07-12 2008-01-17 Infineon Technologies Ag Verfahren zum Herstellen von Chip-Packages sowie derartig hergestelltes Chip-Package

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5144747A (en) * 1991-03-27 1992-09-08 Integrated System Assemblies Corporation Apparatus and method for positioning an integrated circuit chip within a multichip module
JPH0786612A (ja) 1993-09-16 1995-03-31 Murata Mfg Co Ltd モノリシック半導体デバイス
US6307273B1 (en) * 1996-06-07 2001-10-23 Vanguard International Semiconductor Corporation High contrast, low noise alignment mark for laser trimming of redundant memory arrays
US5705320A (en) * 1996-11-12 1998-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Recovery of alignment marks and laser marks after chemical-mechanical-polishing
US6084778A (en) * 1997-04-29 2000-07-04 Texas Instruments Incorporated Three dimensional assembly using flexible wiring board
US5972798A (en) * 1998-05-29 1999-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Prevention of die loss to chemical mechanical polishing
EP1099246A1 (de) 1998-07-15 2001-05-16 Siemens Aktiengesellschaft Verfahren zur herstellung eines keramischen körpers mit einem integrierten passiven elektronischen bauelement, derartiger körper und verwendung des körpers
US20050004604A1 (en) * 1999-03-23 2005-01-06 Jerry Liebler Artificial larynx using coherent processing to remove stimulus artifacts
US6297562B1 (en) * 1999-09-20 2001-10-02 Telefonaktieboalget Lm Ericsson (Publ) Semiconductive chip having a bond pad located on an active device
US6356453B1 (en) * 2000-06-29 2002-03-12 Amkor Technology, Inc. Electronic package having flip chip integrated circuit and passive chip component
US6546620B1 (en) * 2000-06-29 2003-04-15 Amkor Technology, Inc. Flip chip integrated circuit and passive chip component package fabrication method
JP2002237568A (ja) * 2000-12-28 2002-08-23 Texas Instr Inc <Ti> 基板上垂直組立体用の折り曲げた相互接続体上にスタックしたチップスケールパッケージ
JP2002319658A (ja) * 2001-04-20 2002-10-31 Matsushita Electric Ind Co Ltd 半導体装置
US6930256B1 (en) * 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
US6495912B1 (en) * 2001-09-17 2002-12-17 Megic Corporation Structure of ceramic package with integrated passive devices
JP2003186173A (ja) * 2001-12-18 2003-07-03 Fujitsu Ltd パターン形成方法
JP4190269B2 (ja) * 2002-07-09 2008-12-03 新光電気工業株式会社 素子内蔵基板製造方法およびその装置
JP2004104103A (ja) * 2002-08-21 2004-04-02 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US7030481B2 (en) * 2002-12-09 2006-04-18 Internation Business Machines Corporation High density chip carrier with integrated passive devices
US6825559B2 (en) * 2003-01-02 2004-11-30 Cree, Inc. Group III nitride based flip-chip intergrated circuit and method for fabricating
JP3830473B2 (ja) * 2003-07-04 2006-10-04 沖電気工業株式会社 基準電圧発生回路
US6790759B1 (en) * 2003-07-31 2004-09-14 Freescale Semiconductor, Inc. Semiconductor device with strain relieving bump design
TWI247371B (en) * 2004-02-06 2006-01-11 Advanced Semiconductor Eng Semiconductor package and method for manufacturing the same
JP4343044B2 (ja) * 2004-06-30 2009-10-14 新光電気工業株式会社 インターポーザ及びその製造方法並びに半導体装置
KR100640335B1 (ko) * 2004-10-28 2006-10-30 삼성전자주식회사 랜드 그리드 어레이 모듈
US7202560B2 (en) * 2004-12-15 2007-04-10 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Wafer bonding of micro-electro mechanical systems to active circuitry
US7166917B2 (en) * 2005-01-05 2007-01-23 Advanced Semiconductor Engineering Inc. Semiconductor package having passive component disposed between semiconductor device and substrate
US20060160346A1 (en) * 2005-01-19 2006-07-20 Intel Corporation Substrate bump formation
US20060245308A1 (en) * 2005-02-15 2006-11-02 William Macropoulos Three dimensional packaging optimized for high frequency circuitry
US7355283B2 (en) * 2005-04-14 2008-04-08 Sandisk Corporation Rigid wave pattern design on chip carrier substrate and printed circuit board for semiconductor and electronic sub-system packaging
US7297972B2 (en) * 2005-08-26 2007-11-20 Electro Scientific Industries, Inc. Methods and systems for positioning a laser beam spot relative to a semiconductor integrated circuit using a processing target as a metrology target
US7733106B2 (en) * 2005-09-19 2010-06-08 Formfactor, Inc. Apparatus and method of testing singulated dies
US8759964B2 (en) * 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US8555494B2 (en) * 2007-10-01 2013-10-15 Intel Corporation Method of manufacturing coreless substrate

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004033057A1 (de) 2003-12-03 2005-06-30 Advanced Chip Engineering Technology Inc. Wafer-Level-Package-Struktur vom Fan-Out-Typ und Verfahren zur Herstellung derselben
DE102004055037A1 (de) 2004-11-15 2006-05-24 Infineon Technologies Ag Verfahren zum Auffinden von Justiermarken in einer ersten Strukturierungsebene eines Halbleiterwafers
DE102006032251A1 (de) 2006-07-12 2008-01-17 Infineon Technologies Ag Verfahren zum Herstellen von Chip-Packages sowie derartig hergestelltes Chip-Package

Also Published As

Publication number Publication date
US9164404B2 (en) 2015-10-20
US9874820B2 (en) 2018-01-23
US20100073663A1 (en) 2010-03-25
US20160048086A1 (en) 2016-02-18
DE102009041260A1 (de) 2010-04-01

Similar Documents

Publication Publication Date Title
DE102009041260B4 (de) System und Verfahren zum Verarbeiten von Halbleiterbauelementen
DE102010015903B4 (de) Ausrichtung eines rekonfigurierten Wafers
DE60127029T2 (de) Ausrichtungsverfahren, Verfahren zur Inspektion von Überlagerungsfehlern und Photomaske
DE102015105981B4 (de) Gehäuse und Verfahren zum Bilden von Gehäusen
DE102019116734A1 (de) Fan-out-package mit einem steuerbaren standoff-abstand
US9165841B2 (en) System and process for fabricating semiconductor packages
DE102019118492A1 (de) Eingebettete spannungsreglerstruktur undverfahren zum bilden derselben
DE102019103952A1 (de) Kreuzwafer-RDLs in konstruierten Wafern
DE112015007213T5 (de) Halbleiter-Package mit Durchgangsbrücken-Die-Verbindungen
DE102018111574A1 (de) Ausrichten von kontaktierhügeln in einem fan-out-häusungsprozes
DE102021100011B4 (de) Organischer interposer mit einer zweischichtigen induktorstruktur und verfahren zu dessen herstellung
DE102019114212A1 (de) Verfahren zum Herstellen einer Umverteilungsschaltkreisstruktur
DE112015007232T5 (de) Auf eplb/ewlb basierendes pop für hbm oder kundenspezifischer gehäusestapel
TWI742485B (zh) 半導體裝置製造中的移位控制方法
DE102019105356A1 (de) Verfahren zum Ausbilden von Kontakten zu einem eingebetteten Halbleiterchip und zugehörige Halbleiterpackungen
DE102021104194A1 (de) Mehrhöckerverbindung zu einer interconnect-struktur und verfahren zu ihrer herstellung
DE102018126129A1 (de) Verfahren zum Bilden von Umverteilungsleitungen, und darauf gebildeter Aufbau
DE102022120948A1 (de) Halbleiterbauelement mit lötfreier die-verbindung zur distributionsschicht
DE102019104015B4 (de) Ausrichten unter Verwendung von physischen und virtuellen Ausrichtungsmarkierungen
DE102013108876B4 (de) Fotolithografisches Verfahren zur Herstellung einer Struktur in einem Strahlung emittierenden Halbleiterbauelement
DE102018108932B4 (de) Package mit Info-Struktur und Verfahren zu dessen Ausbildung
DE112019003318T5 (de) In ein substrat eingebettete magnetkerninduktivitäten
DE102014105364B4 (de) Verfahren und system zum modifizieren einer schaltungsverdrahtungsanordnung auf der basis einer elektrischen messung
DE112012003318T5 (de) Dünnfilm-Struktur für hochdichte Induktivitäten und Umverdrahtung bei Wafer-Level Packaging
DE102020101974B4 (de) Packages mit vergrösserten durchkontaktierungen in verkapselung und verfahren zu deren herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R081 Change of applicant/patentee

Owner name: INTEL DEUTSCHLAND GMBH, DE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

Effective date: 20120301

Owner name: INTEL MOBILE COMMUNICATIONS GMBH, DE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

Effective date: 20120301

R082 Change of representative

Representative=s name: PATENTANWAELTE LAMBSDORFF & LANGE, DE

Effective date: 20120301

Representative=s name: LAMBSDORFF & LANGE PATENTANWAELTE PARTNERSCHAF, DE

Effective date: 20120301

R082 Change of representative

Representative=s name: PATENTANWAELTE LAMBSDORFF & LANGE, DE

R081 Change of applicant/patentee

Owner name: INTEL MOBILE COMMUNICATIONS GMBH, DE

Free format text: FORMER OWNER: INTEL MOBILE COMMUNICATIONS TECHNOLOGY GMBH, 85579 NEUBIBERG, DE

Effective date: 20120622

Owner name: INTEL DEUTSCHLAND GMBH, DE

Free format text: FORMER OWNER: INTEL MOBILE COMMUNICATIONS TECHNOLOGY GMBH, 85579 NEUBIBERG, DE

Effective date: 20120622

R082 Change of representative

Representative=s name: PATENTANWAELTE LAMBSDORFF & LANGE, DE

Effective date: 20120622

Representative=s name: LAMBSDORFF & LANGE PATENTANWAELTE PARTNERSCHAF, DE

Effective date: 20120622

R016 Response to examination communication
R081 Change of applicant/patentee

Owner name: INTEL DEUTSCHLAND GMBH, DE

Free format text: FORMER OWNER: INTEL MOBILE COMMUNICATIONS GMBH, 85579 NEUBIBERG, DE

R082 Change of representative

Representative=s name: PATENTANWAELTE LAMBSDORFF & LANGE, DE

Representative=s name: LAMBSDORFF & LANGE PATENTANWAELTE PARTNERSCHAF, DE

R018 Grant decision by examination section/examining division
R130 Divisional application to

Ref document number: 102009061808

Country of ref document: DE

R020 Patent grant now final
R082 Change of representative

Representative=s name: VIERING, JENTSCHURA & PARTNER MBB PATENT- UND , DE