DE10301432B4 - Zwischenverbindungsstruktur in einer Waferebenenpackung und Herstellungsverfahren - Google Patents

Zwischenverbindungsstruktur in einer Waferebenenpackung und Herstellungsverfahren Download PDF

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Abstract

Zwischenverbindungsstruktur in einer Waferebenenpackung mit
– einer elastischen Zwischenverbindung, die einen Metallverbindungskontaktfleck (130) beinhaltet, der sich teilweise über einem in einer hohlraumbildenden Schicht (110) vorgesehenen Hohlraum (120) erstreckt und nur in einem randseitigen Bereich auf der dielektrischen Schicht aufliegt,
dadurch gekennzeichnet, dass
– sich wenigstens ein Teil des Hohlraums (120) lateral über den Metallverbindungskontaktfleck (130) hinaus erstreckt.

Description

  • Die Erfindung bezieht sich auf eine Struktur in einer Waferebenenpackung mit einer Zwischenverbindung, die einen Metallverbindungskontaktfleck beinhaltet, und ein Verfahren zur Herstellung derselben.
  • Um Packungsanforderungen für neuere Generationen von elektronischen Produkten zu erfüllen, wurden Anstrengungen unternommen, zuverlässige, kosteneffektive, kleine Packungen hoher Leistungsfähigkeit zu erzeugen. Derartige Anforderungen sind zum Beispiel Verringerungen von Ausbreitungsverzögerungen elektrischer Signale, Verringerungen der Gesamtkomponentenfläche und ein größerer Spielraum bei der Platzierung von Eingangs-/Ausgangs(E/A)-Anschlüssen.
  • Um diesen Anforderungen zu genügen, wurde eine Waferebenenpackung WLP entwickelt, bei der ein Feld von externen E/A-Anschlüssen über die Halbleiterchipoberfläche verteilt ist, anstatt nur peripher an einer oder mehreren Chipkanten angeordnet zu sein, wie in einer herkömmlichen Leiterrahmenpackung. Typischerweise stellt ein Feld von Lotkugeln die oberflächenverteilten E/A-Anschlüsse für die WLP bereit.
  • Eine derartige Verteilung von Anschlussstellen reduziert die Notwendigkeit, Signalleitungen einzubetten, die elektrische Schaltkreisblöcke eines integrierten Schaltkreises (IC) mit an einer Kante angeordneten herkömmlichen E/A-Anschlüssen verbinden. Eine Eliminierung derartiger Signalleitungen verbessert die elektrische Leistungsfähigkeit des Bauelements, da derartige Leitungen typischerweise eine hohe zugehörige Kapazität aufweisen. Des Weiteren ist die Fläche, die von der WLP belegt wird, wenn sie durch die Lotkugeln auf einer Leiterplatte oder einem anderen Substrat angeordnet und mit dieser/diesem verbunden wird, lediglich die Abmessung des IC-Chips anstatt der Abmessung des gepackten Leiterrahmens. Somit kann die Abmessung der WLP sehr klein gemacht werden.
  • 1a stellt eine Querschnittansicht einer herkömmlichen Lötmittelzwischenverbindungsstruktur dar. Ein Chip 10 mit einer Verbindungskontaktstelle 20 ist mittels einer Lotkugel 40 an einem Substrat oder einer Leiterplatte (PCB) 50 angebracht. Ein signifikanter Nachteil eines derartigen Verbindungsmittels besteht jedoch darin, dass die metallischen Lotkugeln 40 nur minimal elastisch sind. Der Übergang zwischen der Verbindungskontaktstelle 20 und der Lotkugel 40 ist durch eine schraffierte Fläche 30 gezeigt und besteht aus dem gleichen Material wie die Lotkugel 40 und ist lediglich zu Erläuterungszwecken als gesondertes Element gezeigt, um die nachfolgenden Effekte von Rissen und unelastischen mechanischen Beanspruchungen zu zeigen, die aus divergenten Bewegungen zwischen dem Chip 10 und der PCB 50 resultieren können.
  • Die 1b und 1c stellen Querschnittansichten der in 1a gezeigten herkömmlichen Zwischenverbindungsstruktur während verschiedener Stufen eines thermischen Zyklus dar, d.h. Erwärmen beziehungsweise Abkühlen, um eine vertikale Bewegung und die Kräfte zu zeigen, die als Folge der Expansion und Kontraktion auf die Zwischenverbindungsstruktur wirken.
  • Bezugnehmend auf 1b kann bei thermischen Änderungen, die normalerweise mit einem typischen Betrieb eines elektronischen Bauelements verknüpft sind, eine signifikante Fehlanpassung des thermischen Ausdehnungskoeffizienten (CTE) zwischen dem Chip 10 aus Silicium und der PCB 50 aus Epoxidglas eine mechanische Beanspruchung der Lötmittelzwischenverbindung an dem Übergang 30 verursachen. Mit anderen Worten dehnen sich, wenn sich der Chip 10 während des Betriebs erwärmt, sowohl der Chip 10 als auch die PCB 50 mit unterschiedlichen Raten aus, was die in 1b gezeigte Verzerrung erzeugen kann. Wenn die Wärme abgeführt wird, schrumpfen sowohl der Chip 10 als auch die PCB 50 mit unterschiedlichen Raten, wie in 1c gezeigt. Die relativen Expansionen und Kontraktionen beanspruchen die starren Zwischenverbindungen, d.h. die Lotkugeln 40. Derartige Expansions-/Kontraktionsunterschiede werden für größere Chipabmessungen ausgeprägter, wobei die peripheren Gebiete des Chips eine signifikant größere Expansion als jene eines mittleren Bereichs des Chips zeigen.
  • Wie ohne Weiteres ersichtlich, wird, wenn sich die eine oder die andere der gegenüberliegenden Seiten der Lötmittelzwischenverbindung bewegt, wie während der zuvor erwähnten thermischen Expansion und Kontraktion, eine Dreh-/Kraftbelastung an der Lotkugel 40 und dem Übergang 30 erkennbar. Typischerweise kann bei wiederholter Expansion und Kontraktion bei Temperaturen, die unterhalb des Schmelzpunkts des Lötmittels liegen, der starre Übergang 30 so stark beansprucht werden, dass eine Separation oder ein Abreißen von der Kontaktstelle 20 verursacht wird, wie durch das mit 32 bezeichnete Gebiet in 1c angezeigt ist, wodurch die Zuverlässigkeit der Lötmittelzwischenverbindung geschädigt wird.
  • In der Patentschrift US 6,333,565 B1 ist ein Halbleiterbauelement offenbart, das ein Halbleiterelement mit mehreren Elektroden, einem auf der Oberfläche des Halbleiterelementes in einem wenigstens einen Teil jeder Elektrode freilassenden Bereich gebildeten Passivierungsfilm, einer mit einem gegebenen Abstand von der Oberfläche mit dem darauf gebildeten Passivierungsfilm vorgesehenen leitfähigen Folie, auf der leitfähigen Folie gebildeten externen Elektroden, einer Zwischenschicht zwischen dem Passivierungsfilm und der leitfähigen Folie zur Stützung der letzteren und Drähten zum elektrischen Verbinden der Elektroden mit der leitfähigen Folie aufweist. In der Zwischenschicht ist ein Hohlraum unter einem Teil der leitfähigen Folie ausgebildet, der zur Verbindung mit den externen Elektroden dient. Der Hohlraum wird von der leitfähigen Folie vollständig abgedeckt.
  • In der Offenlegungsschrift EP 0 529 503 A1 ist ein integrierter Schaltkreisaufbau mit einem Substrat offenbart, an dessen Oberseite ein oberer Hohlraum ausgebildet ist, über dem sich ein elektrisches Leiterelement auslegerartig erstreckt. Das elektrische Leiterelement wird mit einer Kontaktstelle eines Chips kontaktiert, wobei Stützmittel für diese elektrische Verbindung vorgesehen sind. Diese Stützmittel beinhalten eine sich ihrerseits über einem unteren Hohlraum erstreckende, biegefähige Membranschicht und einen Trägerstift, der auf der Membranschicht aufliegt und sich im oberen Hohlraum nach oben erstreckt, um das elektrische Leiterelement an seiner Kontaktierungsstelle mit der Chipkontaktstelle abzustützen.
  • Der Erfindung liegt als technisches Problem die Bereitstellung einer Zwischenverbindungsstruktur in einer Waferebenenpackung (WLP) mit einer ausgezeichneten Zuverlässigkeit und reduzierten Herstellungskosten sowie eines zugehörigen Herstellungsverfahrens zugrunde.
  • Die Erfindung löst dieses Problem durch die Bereitstellung einer Zwischenverbindungsstruktur mit den Merkmalen des Anspruchs 1 und eines Herstellungsverfahrens mit den Merkmalen des Anspruchs 8.
  • In erfindungsgemäßer Ausgestaltung ist unter einer Mehrzahl von oberflächenverteilten E/A-Anschlüssen ein Luftkissen vorgesehen. Der Aufbau des Luftkissens beinhaltet das Ätzen eines unregelmäßig geformten Hohlraums in einem Substrat, das Aufbringen einer aus einem löslichen Material bestehenden Interimträgerschicht in dem Hohlraum, das Aufbringen eines Metallverbindungskontaktflecks auf der Interimträgerschicht derart, dass sich wenigstens Teile des Metallverbindungskontaktflecks über den unregelmäßig geformten Hohlraum hinaus erstrecken und über einem Teil des benachbarten Substrats liegen, das anschließende Auflösen der Trägerschicht, um ein Luftkissen unterhalb des Metallverbindungskontaktflecks zu erzeugen, wobei der Metallverbindungskontaktfleck durch die zuvor erwähnten, darunterliegenden Substratteile getragen wird.
  • Das Luftkissen weist eine Trägerstruktur auf, bei der sich ein Luftraum lateral über den Metallverbindungskontaktfleck hinaus erstreckt. Um die Peripherie des Metallverbindungskontaktflecks herum ist ausreichend Raum für eine Entfernung des löslichen Interimträgermaterials, das bei der Deposition/Bildung der Metallverbindungskontaktflecken notwendig ist, und für eine allgemeine Freiheit für thermische und Vibrationsbewegungen, ohne dass dies zu einem Kontakt mit dem Substrat führt.
  • Bei Verwendung eines geringfügig dielektrischen Materials, wie Luft, das unter dem Verbindungskontaktfleck liegt, wird die Kapazität des Kontaktflecks reduziert, wodurch die Ausbreitungsgeschwindigkeit des zugehörigen elektrischen Signals verbessert wird. Durch Konfigurieren der Struktur derart, dass Kontaktfleckträger nur an einer begrenzten Anzahl von peripheren Kontaktfleckpunkten vorhanden sind, kann eine fertiggestellte Lötmittelzwischenverbindung mechanische Spannungen absorbieren, die mit einer divergenten Bewegung zwischen einem Halbleiterchip und einer Leiterplatte verknüpft sind.
  • Weitere vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand entsprechender weiterer Unteransprüche.
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung und das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, wobei gleichartige Bezugszeichen jeweils gleichartige strukturelle Elemente bezeichnen. Hierbei zeigen:
  • 1a eine Querschnittansicht einer herkömmlichen Lötmittelzwischenverbindungsstruktur;
  • 1b und 1c Querschnittansichten der in 1a gezeigten herkömmlichen Zwischenverbindungsstruktur während verschiedener Stufen eines thermischen Zyklus, d.h. Erwärmen und Abkühlen, um eine vertikale Bewegung und Kräfte zu zeigen, die als Folge von Expansion und Kontraktion auf die Zwischenverbindungsstruktur wirken;
  • 2a eine Draufsicht auf einen Luftkissenhohlraum gemäß einer bevorzugten Ausführungsform der Erfindung;
  • 2b eine Draufsicht auf eine Luftkissenstruktur nach Deposition einer Verbindungskontaktstelle über dem in 2a dargestellten Luftkissenhohlraum;
  • 3a eine Querschnittansicht entlang einer Linie A-A' der 2a und 2b;
  • 3b eine Querschnittansicht entlang der Linie B-B' der 2a und 2b;
  • 4a bis 4k Querschnittansichten in repräsentativen Schritten eines Prozesses zur Herstellung einer Luftkissenstruktur gemäß einer bevorzugten Ausführungsform der Erfindung;
  • 5a eine Draufsicht auf eine zweite Ausführungsform einer Luftkissenstruktur gemäß der Erfindung; und
  • 5b eine Draufsicht auf eine dritte Ausführungsform einer Luftkissenstruktur gemäß der Erfindung.
  • Gemäß der Erfindung hat eine elastische Luftkissenverbindungsstruktur in einem integrierten Schaltkreis (IC) in einer Waferebenenpackung (WLP) eine geringe dielektrische Kapazität, die eine Eingangs-/Ausgangs(E/A)-Metallverbindungskontaktstelle von einem darunter liegenden Substrat mit einem elektrischen Schaltungsaufbau trennt. Herkömmliche unelastische Luftkissenverbindungsstrukturen sind typischerweise eingekapselt und an allen Kanten durch angrenzende Schichten getragen. Derartige Strukturen werden allein dazu verwendet, die Kapazität eines Knotens mittels Ersetzen eines organischen oder auf Silicium basierenden dielektrischen Materials zwischen den elektrischen Platten der Kapazität (d.h. der Verbindungskontaktstelle und dem Substrat) durch Luft zu verringern, welche eine geringere Dielektrizi tätskonstante aufweist. Die Luftkissenstruktur der Erfindung stellt jedoch eine minimale Anzahl an Trägerpunkten bzw. elektrischen Kontakten an der Peripherie der Verbindungskontaktstelle bereit, um der Verbindungskontaktstelle ein maximales Maß an vertikaler und lateraler thermischer und/oder mechanischer Bewegung zu ermöglichen, während weiterhin die niedrige Kapazität bereitgestellt wird, welche das Luftmedium liefert. Dieser minimale Satz an Kontaktpunkten stellt eine Elastizität in dem Verbindungsübergang bereit, die destruktive mechanische Beanspruchungen bei einer Lötmittelverbindung reduzieren kann.
  • Ein derartiges Luftkissen kann unter Verwendung folgender Schritte hergestellt werden: 1) Erzeugen eines Hohlraums, der eine unregelmäßige Gestalt mit wenigen peripheren Kontaktfleckträgern aufweist und der größer als ein gewünschter Verbindungskontaktfleck ist, in einem IC-Substrat; 2) Füllen des Hohlraums mit einem löslichen Basismaterial, wie einem monomeren Material, einem polymeren Material oder einem elastomeren Material; 3) Aufbringen einer Metallkontaktfleckschicht auf der löslichen Basisschicht nach dem Härten des löslichen Basismaterials, wobei die Metallkontaktfleckschicht über den peripheren Kontaktfleckträgern liegt; und 4) Auflösen und Entfernen der löslichen Basisschicht, wobei ein Luftraum unter der Metallkontaktfleckschicht zurückbleibt, die von den peripheren Kontaktfleckträgern getragen und mit diesen in elektrischem Kontakt ist.
  • Die 2a und 2b stellen eine Draufsicht auf einen Luftkissenhohlraum 120 vor und nach der Deposition eines darüberliegenden Metallverbindungskontaktflecks 130 dar.
  • 2a zeigt den Luftkissenhohlraum 120, wie er in einer dielektrischen Schicht 110 ausgebildet ist, in einer Draufsicht. Die Tiefe des Hohlraums 120 ist so ausreichend bemessen, dass unter allen Umgebungsbedingungen und mechanischen Bedingungen ein Biegen des nachfolgenden, darüberliegenden Metallkontaktflecks (130 in 2b) keinen Kontakt mit dem Boden des Hohlraums 120 zur Folge hat. Die Form des Hohlraums 120 ist derart, dass vorstehende Paare 112 der dielektrischen Schicht 110 vorzugsweise Träger für den in einem folgenden Schritt aufzubringenden Metallverbindungskontaktfleck (130 in 2b) bereitstellen. Es ist zu erwähnen, dass ein Minimum von zwei derartigen gegenüberliegenden Trägern 112 erforderlich ist, wenngleich die meisten Anwendungen vorzugsweise drei oder vier derartige Träger 112 aufweisen. Für eine Anwendung, bei der eine maximale vertikale Bewegungsflexibilität während des Lötvorgangs erforderlich ist, werden lediglich zwei Träger verwendet, wodurch dem Metallverbindungskontaktfleck die Fähigkeit zum "Wanken" während des Lötens eines externen Verbindungsmittels, wie einer Lotkugel, verliehen wird. Alternative Ausführungsformen können Drähte als externes Verbindungsmittel für eine zusätzliche Verbindungselastizität und -zuverlässigkeit verwenden, während weiterhin die Abmessungs- und Raumvorteile der WLP-Technologie genutzt werden.
  • 2b stellt eine Luftkissenstruktur 100 nach der Deposition oder Platzierung des Metallverbindungskontaktflecks 130 über dem in 2a gezeigten Luftkissenhohlraum 120 dar. Wie aus den Draufsichten der 2a und 2b ersichtlich ist, ist der Luftkissenhohlraum 120 vorzugsweise größer als der Metallverbindungskontaktfleck 130 mit Ausnahme der Bereiche der Träger-/Verbindungspunktpaare 112, so dass Teile des Metallverbindungskontaktflecks 130, die nicht in Kontakt mit den Träger-/Verbindungspunkten 112 sind, frei schweben und eine begrenzte Freiheit in der vertikalen Bewegung in den Luftraum darunter haben. Die Überdimensionierung des Hohlraums 120 stellt außerdem ein freigelegtes Gebiet zwischen den Kanten des Hohlraums 120 und den Kanten des Kontaktflecks 130 bereit, über welches das auflösende Agens eingebracht und das lösliche Interimbasismaterial entfernt werden kann. Für den Metallverbindungskontaktfleck 130, der eine elektrische Signalverbindung bereitstellt, wird eine elektrische Verdrahtungsstruktur 140 auf der dielektrischen Schicht 110 gebildet und mit dem Metallverbindungskontaktfleck 130 an einem oder mehreren der Träger-/Verbindungspunkte 112 verbunden. Somit stellt die Verdrahtungsstruktur 140 eine direkte elektrische Verbindung zwischen dem Metallverbindungskontaktfleck 130 und integrierten Schaltkreisen des Chips her. Die gesamte Kontaktfläche der Metallverbindung zwischen der Verdrahtungsstruktur 140 und dem Kontaktfleck 130 muss gleich dem stromführenden Querschnitt der Verdrahtungsstruktur 140 sein. Dies ist als Verbreiterung der Verdrahtungsstruktur 140 am Punkt 142 gezeigt. Eine bevorzugte Form des Kontaktflecks 130 ist im Allgemeinen oval oder rechteckig mit einer Längsachse, die vorzugsweise in Richtung eines Mittelpunkts der WLP orientiert ist.
  • 3a stellt eine Querschnittansicht entlang der Linie A-A' der 2a und 2b dar, und 3b ist eine Querschnittansicht entlang der Linie B-B' der 2a und 2b. Bezugnehmend auf die 3a und 3b ist, um integrierte Schaltkreise des Chips vor dem Unterschied des CTE zwischen einer Passivierungsschicht 12, die den Chip mit Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid etc. bedeckt, und einem Metall, das in Verdrahtungs- und Verbindungsstrukturen verwendet wird, wie Silber (Ag) oder Kupfer (Cu), und vor mechanischer Schädigung zu schützen, dazwischen die erste dielektrische Schicht 110 angeordnet. Diese erste dielektrische Schicht 110 dient als mechanischer Spannungspuffer und verbessert die Antworteigenschaften des elektrischen Signals. Die erste dielektrische Schicht 110 besteht vorzugsweise aus einem Polyimidmaterial (Dielektrizitätskonstante: 2,8) mit einer Dicke von etwa 2 Mikrometern bis etwa 50 Mikrometern.
  • Auf der ersten dielektrischen Schicht 110 werden der Metallverbindungskontaktfleck 130 und die Verdrahtungsstruktur (140 in 2b) gebildet, die vorzugsweise aus einem Metall besteht, wie Silber (Ag) oder Kupfer (Cu). Der Metallverbindungskontaktfleck 130 kann unter Verwen dung von herkömmlichen Sputter-, Aufdampf-, Elektroplattierungs-, stromlosen Plattierungsverfahren oder Kombinationen dieser Verfahren erzeugt werden. Vor der Bildung des Metallverbindungskontaktflecks 130 kann zuvor eine Kristallkeimmetallschicht 132 gebildet werden. Die Dicke der Verdrahtungsstruktur ist vorzugsweise größer als jene einer Metallschicht eines herkömmlichen Fertigungsprozesses, d.h. ungefähr 15 μm bis ungefähr 50 μm.
  • Über den Verdrahtungsstrukturen liegend wird vorzugsweise eine zweite dielektrische Schicht 160 aus einem Polyimidmaterial mit einer Dicke von etwa 2 μm bis etwa 50 μm gebildet. Die zweite dielektrische Schicht 160 stellt einen lateralen mechanischen Schutz für eine Lotkugel 40 bereit, wodurch die Lotkugel 40 vor einem Versagen der Verbindung geschützt wird und eine potentielle mechanische Schädigung des Chips reduziert wird, ohne dass die elektrischen Eigenschaften beeinflusst werden. Das Material der zweiten dielektrischen Schicht 160 wird vorzugsweise hinsichtlich besserer mechanischer und chemischer Eigenschaften ausgewählt, die den Chip vor den externen Umgebungsbeanspruchungen schützen.
  • Ein Teil des Verbindungskontaktflecks 130, der durch die zweite dielektrische Schicht 160 freibleibt, wird mit einem Metall, wie Nickel (Ni) oder Gold (Au), elektroplattiert oder stromlos plattiert, wodurch eine Antikorrosions-Metallschutzschicht 134 gebildet wird. Die Lotkugel 40 wird auf dem Metallverbindungskontaktfleck 130 platziert.
  • Die 4a bis 4k stellen Querschnittansichten von Stufen eines beispielhaften Verfahrens zur Herstellung einer Luftkissenstruktur gemäß der Erfindung dar. Die Ansichten sind Schnitte längs der Linie B-B' der 2a und 2b. Wenngleich diese Ansichten das freigelegte Gebiet zwischen den Kanten des Hohlraums 120 und den Kanten des Metallverbindungskontakttlecks 130 nicht zeigen, über welches die Interimträger schicht entfernt wird, ist ein derartiges freigelegtes Gebiet Teil der Erfindung.
  • 4a stellt die Passivierungsschicht 12 dar, die auf dem Wafer gebildet wird, der im Allgemeinen eine große Anzahl von IC-Chips aufweist. Die Passivierungsschicht 12 wird unter Verwendung herkömmlicher Waferfertigungstechniken hergestellt. In 4b wird die erste dielektrische Schicht 110 durch Beschichten der Passivierungsschicht 12 mit Polyimidmaterial gebildet, das dann weich gehärtet, belichtet und entwickelt wird. Nach dem Ätzen zur Erzeugung des Luftkissenhohlraums 120 und der Trägerpunkte (112 in 2a) wird die erste dielektrische Schicht 110 hart ausgehärtet.
  • Wie in 4c gezeigt, wird ein Polymer 122, das in den sog. B-Zustand gebracht werden kann, vorzugsweise durch ein Aufschleuderverfahren aufgebracht. Dann wird, wie in 4d gezeigt, das Polymer 122 unter Verwendung eines Zurückätzverfahrens oder eines chemisch-mechanischen Polierverfahrens (CMP) planarisiert, um eine gleichmäßige Oberfläche bereitzustellen. Dann wird die Kristallkeimmetallschicht 132 gesputtert, wonach das in 4e dargestellte Stadium erreicht ist. Nach dem Drucken eines Photoresistes 150 auf die Kristallkeimmetallschicht 132 wird das Photoresist 150 strukturiert, wie in 4f gezeigt.
  • Wie aus 4f ersichtlich, wird Metall auf einen freigelegten Bereich der Kristallkeimmetallschicht 132 plattiert und das Photoresist 150 wird entfernt, wodurch der Metallverbindungskontaktfleck 130 gebildet wird, wie in 4g gezeigt. Wie in 4h gezeigt, wird ein Bereich der Kristallkeimmetallschicht 132 außerhalb des Umfangs des Verbindungskontaktflecks 130 durch Ätzen entfernt, wobei der Verbindungskontaktfleck 130 über der planaren Oberfläche verbleibt, wie in 4h gezeigt.
  • Bezugnehmend auf 4i wird das Polymer 122 über das zuvor erwähnte freigelegte Gebiet zwischen den Kanten des Hohlraums 120 und den Kanten des Metallverbindungsflecks 130 aus dem Luftkissenhohlraum 120 entfernt, indem es vorzugsweise mit einem nassätzenden chemischen Mittel aufgelöst wird. Dann wird die zweite dielektrische Schicht 160 gebildet, wie in 4j gezeigt, um den Metallverbindungskontaktfleck 130 lateral abzustützen. Der freigelegte Bereich des Verbindungskontaktflecks 130 wird dann mit der Antikorrosions-Metallschutzschicht 134 plattiert, wie Nickel (Ni) oder Gold (Au), vorzugsweise unter Verwendung eines stromlosen Plattierungsverfahrens. Schließlich wird die Lotkugel 40 gebildet oder platziert und mit einem Haftmittel auf dem Metallverbindungskontaktfleck 130 gehalten, wie in 4k gezeigt.
  • Wenngleich die Erfindung vorzugsweise Polymer, das in den B-Zustand versetzt werden kann, als zu zersetzendes Material unter dem Verbindungskontaktfleck 130 verwendet, kann das Polymer durch ein anderes Material, wie Polysiloxan etc., ersetzt werden.
  • Die Erfindung stellt eine WLP mit der Luftkissenstruktur bereit, bei der strukturierte (offene) Luftspalte unter dem Metallverbindungskontaktfleck 130 ausgebildet sind, wodurch die Zuverlässigkeit und die elektrischen Eigenschaften der WLP verbessert werden.
  • 5a veranschaulicht eine zweite Ausführungsform einer Luftkissenstruktur 200 gemäß der Erfindung. In dieser Ausführungsform weist ein im Wesentlichen ovaler Verbindungskontaktfleck 230 zwei Metallvorsprünge 236 auf, die sich bis zu zwei dielektrischen Trägern der ersten dielektrischen Schicht 110 erstrecken und auf diesen platziert sind. 5b veranschaulicht eine dritte Ausführungsform einer Luftkissenstruktur 300 gemäß der Erfindung, bei der ein Metallverbindungskontaktfleck 330 eine im Wesentlichen kreisförmige Gestalt anstelle der in 2b und
  • 5a gezeigten länglichen Verbindungskontaktflecke 130 bzw. 230 hat. Die Metallvorsprünge 236 des Verbindungskontaktflecks 230 oder 330 stellen einen Träger für den Verbindungskontaktfleck 230 oder 330 bereit, der auf dem Luftkissenhohlraum 120 schwebt, tragen jedoch nicht direkt die Lotkugel.

Claims (19)

  1. Zwischenverbindungsstruktur in einer Waferebenenpackung mit – einer elastischen Zwischenverbindung, die einen Metallverbindungskontaktfleck (130) beinhaltet, der sich teilweise über einem in einer hohlraumbildenden Schicht (110) vorgesehenen Hohlraum (120) erstreckt und nur in einem randseitigen Bereich auf der dielektrischen Schicht aufliegt, dadurch gekennzeichnet, dass – sich wenigstens ein Teil des Hohlraums (120) lateral über den Metallverbindungskontaktfleck (130) hinaus erstreckt.
  2. Struktur nach Anspruch 1, dadurch gekennzeichnet, dass der Hohlraum eine geometrische Struktur mit einer Mehrzahl von peripheren Kontaktfleckträgern (112) für den Metallverbindungskontaktfleck beinhaltet.
  3. Struktur nach Anspruch 2, dadurch gekennzeichnet, dass wenigstens einer der peripheren Kontaktfleckträger außerdem eine Verdrahtungsstruktur (140) trägt, die mit dem Metallverbindungskontaktfleck elektrisch verbunden ist.
  4. Struktur nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die hohlraumbildende Schicht eine erste dielektrische Schicht (110) ist.
  5. Struktur nach Anspruch 4, dadurch gekennzeichnet, dass die erste dielektrische Schicht Parre von vorstehenden peripheren Kontaktfleckträgern Für den Metallverbindungskontaktfleck beinhaltet.
  6. Struktur nach Anspruch 4 oder 5, weiter gekennzeichnet durch eine über der ersten dielektrischen Schicht gebildete zweite dielektrische Schicht (160), die einen Bereich des Metallverbindungskontaktflecks freilässt und den Metallverbindungskontaktfleck lateral abstützt.
  7. Struktur nach Anspruch 6, weiter gekennzeichnet durch eine auf dem freiliegenden Bereich des Metallverbindungskontaktflecks ausgebildete Metallschutzschicht (134).
  8. Verfahren zur Herstellung einer elastischen Zwischenverbindungsstruktur in einer Waferebenenpackung, mit den Schritten: – Bilden eines Hohlraums (120) in einer hohlraumbildenden Schicht (110) eines Halbleitersubstrats; – Füllen des Hohlraums mit einem entfernbaren Material (122); – Bilden einer Metallschicht über dem entfernbaren Material; – Strukturieren der Metallschicht, um einen Metallverbindungskontaktfleck (130) zu bilden, der sich teilweise über dem Hohlraum erstreckt und nur in einem randseitigen Bereich auf der hohlraumbildenden Schicht aufliegt, wobei sich wenigstens ein Teil des Hohlraums lateral über den Metallverbindungskontaktfleck hinaus erstreckt; – Entfernen des entfernbaren Materials aus dem Hohlraum; und – Bilden eines Zwischenverbindungsmaterials (40) auf dem Metallverbindungskontaktfleck.
  9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass das entfernbare Material vor der Bildung der Metallschicht planarisiert wird.
  10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass die Planarisierung entweder durch einen Zurückätzprozess oder einen CMP-Prozess ausgeführt wird.
  11. Verfahren nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass das entfernbare Material ein Material ist, das aus der Gruppe gewählt wird, die aus einem monomeren Material, einem polymeren Material und einem elastomeren Material besteht.
  12. Verfahren nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, dass das entfernbare Material ein Material ist, das in den B-Zustand gebracht werden kann.
  13. Verfahren nach einem der Ansprüche 8 bis 12, dadurch gekennzeichnet, dass der Hohlraum durch Aufbringen einer ersten dielektrischen Schicht und anschließendes Strukturieren der ersten dielektrischen Schicht gebildet wird.
  14. Verfahren nach einem der Ansprüche 8 bis 13, dadurch gekennzeichnet, dass das Entfernen des entfernbaren Materials durch Auflösen mit einem nassätzenden chemischen Mittel ausgeführt wird.
  15. Verfahren nach einem der Ansprüche 8 bis 14, dadurch gekennzeichnet, dass nach dem Bilden des Metallverbindungskontaktflecks eine zweite dielektrische Schicht (160) über der resultierenden Struktur derart aufgebracht wird, dass ein Bereich des Metallverbindungskontaktflecks von der zweiten dielektrischen Schicht freigelassen wird.
  16. Verfahren nach einem der Ansprüche 8 bis 15, dadurch gekennzeichnet, dass nach dem Bilden des Metallverbindungskontakt flecks eine Schutzschicht (134) auf dem Metallverbindungskontaktfleck aufgebracht wird.
  17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass das Aufbringen der Schutzschicht durch ein stromloses Plattierungsverfahren ausgeführt wird.
  18. Verfahren nach Anspruch 16 oder 17, dadurch gekennzeichnet, dass die Schutzschicht unter Verwendung eines Metalls gebildet wird.
  19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass das Metall aus der Gruppe gewählt wird, die aus Gold und Nickel besteht.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100726946B1 (ko) * 2004-12-24 2007-06-14 위니아만도 주식회사 다중 송풍구조를 갖는 에어컨 실내기
KR100596452B1 (ko) 2005-03-22 2006-07-04 삼성전자주식회사 볼 랜드와 솔더 볼 사이에 에어 갭을 갖는 웨이퍼 레벨 칩스케일 패키지와 그 제조 방법
KR100640659B1 (ko) * 2005-08-01 2006-11-01 삼성전자주식회사 가요성 인쇄회로 및 이의 제조방법
KR100699891B1 (ko) * 2006-01-14 2007-03-28 삼성전자주식회사 재배선을 갖는 웨이퍼 레벨 칩 사이즈 패키지 및 그제조방법
KR100712548B1 (ko) * 2006-01-27 2007-05-02 삼성전자주식회사 부양된 메탈라인을 갖는 웨이퍼 레벨 패키지 및 그 제조방법
JP2008159948A (ja) * 2006-12-25 2008-07-10 Rohm Co Ltd 半導体装置
KR100806350B1 (ko) * 2007-01-25 2008-03-06 삼성전자주식회사 반도체 소자 패키지 및 그 제조 방법
US8278748B2 (en) * 2010-02-17 2012-10-02 Maxim Integrated Products, Inc. Wafer-level packaged device having self-assembled resilient leads
US8420950B2 (en) * 2010-03-02 2013-04-16 Stats Chippac Ltd. Circuit system with leads and method of manufacture thereof
US8686560B2 (en) 2010-04-07 2014-04-01 Maxim Integrated Products, Inc. Wafer-level chip-scale package device having bump assemblies configured to mitigate failures due to stress
US8754338B2 (en) * 2011-05-28 2014-06-17 Banpil Photonics, Inc. On-chip interconnects with reduced capacitance and method of afbrication
US9093364B2 (en) 2011-06-22 2015-07-28 Stats Chippac Ltd. Integrated circuit packaging system with exposed vertical interconnects and method of manufacture thereof
US8815650B2 (en) 2011-09-23 2014-08-26 Stats Chippac Ltd. Integrated circuit packaging system with formed under-fill and method of manufacture thereof
KR102012935B1 (ko) 2012-06-13 2019-08-21 삼성전자주식회사 전기적 연결 구조 및 그의 제조방법
US9177931B2 (en) * 2014-02-27 2015-11-03 Globalfoundries U.S. 2 Llc Reducing thermal energy transfer during chip-join processing
JP6210922B2 (ja) 2014-04-04 2017-10-11 アルプス電気株式会社 電子部品
JP2015201495A (ja) 2014-04-04 2015-11-12 アルプス電気株式会社 電子部品
US10325860B2 (en) 2016-04-26 2019-06-18 Intel Corporation Microelectronic bond pads having integrated spring structures
KR20180069629A (ko) 2016-12-15 2018-06-25 삼성전자주식회사 반도체 장치
US10090271B1 (en) * 2017-06-28 2018-10-02 International Business Machines Corporation Metal pad modification

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0529503A1 (de) * 1991-08-22 1993-03-03 Hewlett-Packard Company Flip-chip-Vorrichtung mit flexibler Befestigung
US6221727B1 (en) * 1999-08-30 2001-04-24 Chartered Semiconductor Manufacturing Ltd. Method to trap air at the silicon substrate for improving the quality factor of RF inductors in CMOS technology
US6333565B1 (en) * 1998-03-23 2001-12-25 Seiko Epson Corporation Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52146558A (en) 1976-05-31 1977-12-06 Nec Corp Production of beam lead type semiconductor device
US5592025A (en) * 1992-08-06 1997-01-07 Motorola, Inc. Pad array semiconductor device
JP2638557B2 (ja) * 1995-03-30 1997-08-06 日本電気株式会社 半導体装置
JP2674567B2 (ja) 1995-05-31 1997-11-12 日本電気株式会社 半導体装置
JPH09298252A (ja) * 1996-05-01 1997-11-18 Shinko Electric Ind Co Ltd 半導体パッケージ及びこれを用いた半導体装置
JP3719806B2 (ja) * 1997-01-20 2005-11-24 日本特殊陶業株式会社 配線基板
AU736875B2 (en) 1997-01-21 2001-08-02 Georgia Tech Research Corporation Fabrication of a semiconductor device with air gaps for ultra-low capacitance interconnections
JP3371759B2 (ja) * 1997-06-16 2003-01-27 松下電器産業株式会社 導電性ボールの搭載方法
US6335222B1 (en) * 1997-09-18 2002-01-01 Tessera, Inc. Microelectronic packages with solder interconnections
JP2000091382A (ja) * 1998-09-14 2000-03-31 Shinko Electric Ind Co Ltd 多層配線基板への半導体チップの実装方法
JP2000133920A (ja) * 1998-10-23 2000-05-12 Toshiba Corp プリント配線板及び印刷ユニット構造
US6341071B1 (en) * 1999-03-19 2002-01-22 International Business Machines Corporation Stress relieved ball grid array package
JP3360723B2 (ja) * 1999-06-08 2002-12-24 日本電気株式会社 半導体素子のチップサイズパッケージ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0529503A1 (de) * 1991-08-22 1993-03-03 Hewlett-Packard Company Flip-chip-Vorrichtung mit flexibler Befestigung
US6333565B1 (en) * 1998-03-23 2001-12-25 Seiko Epson Corporation Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
US6221727B1 (en) * 1999-08-30 2001-04-24 Chartered Semiconductor Manufacturing Ltd. Method to trap air at the silicon substrate for improving the quality factor of RF inductors in CMOS technology

Also Published As

Publication number Publication date
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