DE102006019244A1 - Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung desselben - Google Patents

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Abstract

Die Erfindung betrifft einen Nutzen (1) und ein Halbleiterbauteil (30) aus einer Verbundplatte (2) mit Halbleiterchips (3) und Kunststoffgehäusemasse (4) sowie ein Verfahren zur Herstellung derselben. Der Nutzen (1) weist eine Verbundplatte (2) mit in Zeilen (24) und Spalten (25) angeordneten Halbleiterchips (3) in einer Kunststoffgehäusemasse (4) auf, wobei die aktive Oberseite (8) der Halbleiterchips (3) mit der Oberseite (6) der Verbundplatte (2) eine koplanare Fläche (9) bildet. Auf der Oberseite (6) der Verbundplatte (2) ist eine Verdrahtungsstruktur (17) mit Leiterbahnen (18) und Dielektrikumsschichten aus einem Low-k-Dielektrikum angeordnet, wobei die aktive Oberseite (8) jedes Halbleiterchips (3) von einer Rahmenfläche (31) aus Kunststoffgehäusemasse (4) umgeben ist und wobei auf der Rahmenfläche (31) Außenkontaktflächen (20) angeordnet sind, die mit zugeordneten Kontaktflächen (19) auf der aktiven Oberseite (8) des Halbleiterchips (3) elektrisch verbunden sind.

Description

  • Die Erfindung betrifft einen Nutzen und ein Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips. Diese Verbundplatte weist neben den Halbleiterchips auch eine Kunststoffgehäusemasse auf. Ferner betrifft die Erfindung ein Verfahren zur Herstellung eines Halbleiterbauteils.
  • Durch die zunehmende Miniaturisierung von Halbleiterchips mit der daraus folgenden Miniaturisierung von Strukturen wie beispielsweise Leiterbahnen und Dielektrikumsschichten treten zunehmend parasitäre induktive und kapazitive Störungen der Leitungen gegeneinander auf. Zu Reduzierung dieser Störungen werden zur Isolierung der Leiterbahnen gegeneinander Schichten mit möglichst niedrigen Dielektrizitätszahl eingesetzt, wobei das herkömmlich eingesetzte SiO2 eine Dielektrizitätszahl von etwa 4 aufweist und das Optimum von 1 einer Isolation durch Vakuum entspräche. Es werden gegenwärtig verschiedene Materialien mit verhältnismäßig kleinen Dielektrizitätszahlen eingesetzt, wie beispielsweise FSG (fluordotiertes SiO2 mit einer Dielektrizitätszahl zwischen 3,6 und 3,9), SiLK mit einer Dielektrizitätszahl von 2,6 oder poröses SiLK mit einer Dielektrizitätszahl von 2,1.
  • Diese sogenannten Low-k-Dielektrika sind allerdings alle porös und damit sehr empfindlich gegen mechanische Belastungen. Dies ist insbesondere dann kritisch, wenn die Kontaktflächen der Halbleiterchips über der aktiven Oberseite liegen. Beim Testen der Halbleiterchips, beim Kontaktieren mit Bonddrähten oder Lotkugeln oder bei anderen, ähnlichen Belastungen kann es daher zu Brüchen oder Rissen der low-k-Dielektrikumsschicht und somit zu unerwünscht viel Ausschuss bei der Produktion kommen.
  • Aufgabe der Erfindung ist es daher, einen Halbleiterchip und einen Nutzen mit Halbleiterchips mit low-k-Dielektrikumsschichten bereitzustellen, wobei die Halbleiterchips eine zufriedenstellende mechanische Belastbarkeit aufweisen.
  • Darüber hinaus ist es eine weitere Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung von Halbleiterchips mit low-k-Dielektrikumsschichten bereitzustellen, bei dem ohne Brüche der low-k-Dielektrikumsschichten bei der Produktion und damit ein hoher Anteil an Ausschuss vermieden werden.
  • Erfindungsgemäß wird diese Aufgabe mit dem Gegenstand der unabhängigen Patentansprüche gelöst. Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand der abhängigen Patentansprüche.
  • Ein erfindungsgemäßer Nutzen aus einer Verbundplatte aus einer Kunststoffgehäusemasse und in Zeilen und Spalten auf Halbleiterbauteilpositionen angeordneten Halbleiterchips weist pro Halbleiterbauteilposition mindestens ein Halbleiterchip mit einer aktiven Oberseite, einer Rückseite und Randseiten auf. Die Oberseite der Verbundplatte bildet mit den aktiven Oberseiten des Halbleiterchips eine koplanare Fläche. Die Kunststoffgehäusemasse bettet die Randseiten und die Rückseite des Halbleiterchips ein. Der Nutzen weist eine ein- oder mehrlagige Verdrahtungsstruktur mit Leiterbahnen und Dielektrikumsschichten aus einem low-k-Dielektrikum auf der Oberseite der Verbundplatte auf, wobei die aktive Oberseite jedes Halbleiterchips von einer Rahmenfläche aus Kunststoffgehäusemasse umgeben ist. Auf der Rahmenfläche sind Außenkontaktflächen angeordnet, die mit Kontaktflächen auf der aktiven Oberseite des Halbleiterchips elektrisch verbunden sind.
  • Einem Grundgedanken der Erfindung zufolge sind Brüche der low-k-Dielektrikumsschicht beim Testen oder Kontaktieren der Halbleiterchips darauf zurückzuführen, dass die mechanische Belastung durch eine Nadelkarte zum Testen oder durch das Kontaktieren, die direkt von oben auf die Kontaktflächen und damit auf die darunter liegende, poröse low-k-Dielektrikumsschicht wirkt, zu stark für die nicht sehr belastbare low-k-Dielektrikumsschicht ist. Eine direkte Belastung der Kontaktflächen sollte daher vermieden werden. Stattdessen sollten von der aktiven Chipfläche und von der low-k-Dielektrikumsschicht wegverlagerte Außenkontaktflächen, die mit den Kontaktflächen verbunden sind, stellvertretend für die Kontaktflächen testbar und kontaktierbar sein. Durch die Anordnung dieser Außenkontaktflächen auf dem die Chipfläche umgebenden Rahmen aus Kunststoffgehäusemasse sind die Außenkontaktflächen im Gegensatz zu den Kontaktflächen belastbar.
  • In einer Ausführungsform der Erfindung weist der Nutzen die Form und Abmessungen eines Halbleiterwafers auf. Er lässt sich damit besonders einfach mit der ohnehin vorhandenen Infrastruktur weiterverarbeiten.
  • Die Außenkontaktflächen können als Testflächen für Funktionstests ausgebildet sein. Sie können auch zunächst als Testflächen dienen und anschließend mit oberflächenmontierbaren Au ßenkontakten wie Lotkugeln oder auch mit Bonddrähten versehen werden.
  • Der erfindungsgemäße Nutzen hat den Vorteil, dass die einzelnen Halbleiterchips testbar und außerdem verhältnismäßig unempfindlich gegen mechanische Belastungen beim Kontaktieren der Kontaktflächen beim Bonden oder beim Aufsetzen von als Flip-Chip ausgebildeten, mit Lotkugeln versehenen Bauelementen sind. Es muss zwar eine zusätzliche Rahmenfläche außerdem der eigentlichen Chipfläche zum Anbringen der belastbaren Außenkontaktflächen bereitgestellt werden, jedoch ist diese zusätzlich benötigte Fläche verhältnismäßig klein und nutzt zudem die auf dem Kunststoffgehäuse ohnehin vorhandene Fläche.
  • Ein erfindungsgemäßes Halbleiterbauteil weist einen oder mehrere in eine Kunststoffgehäusemasse eingebettete Halbleiterchips mit einer aktiven Oberseite, einer Rückseite und Randseiten auf. Die aktive Oberseite des oder der Halbleiterchips bildet eine koplanare Fläche mit Teilen der Kunststoffgehäusemasse und die Randseiten sind in die Kunststoffgehäusemasse eingebettet. Auf der koplanaren Fläche ist eine Verdrahtungsstruktur mit Leiterbahnen und Dielektrikumsschichten aus einem Low-k-Dielektrikum angeordnet. Die aktive Oberseite jedes Halbleiterchips ist von einer Rahmenfläche aus Kunststoffgehäusemasse umgeben und auf der Rahmenfläche sind Außenkontaktflächen angeordnet, die mit Kontaktflächen auf der aktiven Oberseite des Halbleiterchips elektrisch verbunden sind.
  • Nach der vorliegenden Erfindung umfasst ein Verfahren zur Herstellung von Halbleiterbauteilen folgende Verfahrensschritte: Zunächst wird ein Halbleiterwafer mit einer Vielzahl in Zeilen und Spalten angeordneten Halbleiterchippositionen hergestellt und in eine Vielzahl von Halbleiterchips, die aktive Oberseiten, Randseiten und Rückseiten aufweisen, aufgetrennt. Anschließend wird ein Träger mit Halbleiterchips in Halbleiterbauteilpositionen bestückt, wobei die Halbleiterchips mit ihren aktiven Oberseiten auf dem Träger in Zeilen und Spalten fixiert werden. Auf den Träger wird eine Kunststoffgehäusemasse aufgebracht unter Einbetten der Halbleiterchips mit ihren Randseiten in die Kunststoffgehäusemasse und unter Ausbilden einer Verbundplatte mit einer Oberseite, die eine koplanare Fläche mit den Oberseiten der Halbleiterchips bildet. Die aktive Oberseite jedes Halbleiterchips ist von einer Rahmenfläche aus Kunststoffgehäusemasse umgeben. Nach dem Aushärten der Kunststoffgehäusemasse wir der Träger unter Ausbilden eines freitragenden verwölbungsfreien Nutzens entfernt.
  • Auf die damit zugängliche Oberseite der Verbundplatte und die aktiven Oberseiten der Halbleiterchips kann nun eine Verdrahtungsstruktur aufgebracht werden, die metallische Leiterbahnen und Dielektrikumsschichten aus einem low-k-Dielektrikum aufweist. Auf die aktive Oberseite der Halbleiterchips werden Kontaktflächen und auf die Rahmenflächen werden Außenkontaktflächen aufgebracht. Die Kontaktflächen werden mit jeweils zugeordneten Außenkontaktflächen elektrisch verbunden. Abschließend wird der Nutzen in einzelne Halbleiterbauteile aufgetrennt.
  • Vorteilhafterweise wird vor dem Auftrennen des Nutzens in einzelne Halbleiterbauteile ein Funktionstest der Halbleiterbauteile über die Außenkontaktflächen vorgenommen. Ebenfalls vor dem Auftrennen des Nutzens, jedoch zweckmäßigerweise nach dem Funktionstest, werden Außenkontakte wie beispielsweise Bonddrähte oder Lotkugeln auf den Außenkontaktflächen angebracht.
  • Das erfindungsgemäße Verfahren erlaubt die Herstellung von Halbleiterbauteilen mit einem low-k-Dielektrikum, die ohne die Erzeugung unerwünscht hohen Ausschusses testbar und bondbar sind.
  • Ausführungsbeispiele der Erfindung werden im folgenden anhand der beigefügten Figuren näher erläutert.
  • 1–7 zeigen schematische Querschnitte durch Fertigungsstufen eines Halbleiterbauteils gemäß einer Ausführungsform der Erfindung;
  • 1 zeigt einen schematischen Querschnitt durch einen Träger mit Halbleiterchips in Halbleiterbauteilpositionen;
  • 2 zeigt einen schematischen Querschnitt durch den Träger gemäß 1 nach Aufbringen einer Kunststoffgehäusemasse und Ausbilden einer koplanaren Oberseite einer Verbundplatte;
  • 3a zeigt einen schematischen Querschnitt durch die selbsttragende Verbundplatte nach Entfernen des Trägers von der Oberseite der Verbundplatte;
  • 3b zeigt eine Draufsicht auf die Verbundplatte gemäß 3a;
  • 4a zeigt einen schematischen Querschnitt durch die selbsttragende Verbundplatte gemäß 3 nach Aufbringen einer Verdrahtungsstruktur auf die koplanare Oberseite der Verbundplatte;
  • 4b zeigt eine Draufsicht auf die Verbundplatte gemäß 3a;
  • 5 zeigt einen schematischen Querschnitt durch die selbsttragende Verbundplatte gemäß 4 nach Aufbringen einer Lötstopplackschicht auf die koplanare Oberseite der Verbundplatte;
  • 6 zeigt einen schematischen Querschnitt durch einen Nutzen nach Aufbringen von Außenkontakten auf die koplanare Oberseite der Verbundplatte;
  • 7 zeigt einen schematischen Querschnitt durch ein Halbleiterbauteil nach Auftrennen des Nutzens gemäß 6 in einzelne Halbleiterbauteile.
  • Gleiche Teile sind in allen Figuren mit den gleichen Bezugszeichen versehen.
  • Einzelne Fertigungsstufen eines Halbleiterbauteils sind in den 1 bis 7 anhand schematischer Querschnitte dargestellt. Ein erster Verfahrensschritt, in dem zunächst ein Halbleiterwafer hergestellt und anschließend in Halbleiterchips vereinzelt wird, ist nicht dargestellt. 1 zeigt erst das Ergebnis des anschließenden Verfahrensschritts, bei dem die Halbleiterchips 3, beispielsweise nach einer vorherigen Funktionsprüfung, in Halbleiterbauteilpositionen 5 auf einen Träger 26 aufgesetzt werden.
  • Dabei werden sie jedoch nicht dicht nebeneinander angeordnet, sondern es werden Zwischenräume 11 zwischen den einzelnen Halbleiterchips 3 freigelassen, die später, mit Kunststoffgehäusemasse aufgefüllt, zu Gehäusewänden von Halbleiterbauteilen werden.
  • Die Halbleiterchips 3 sind mit ihren aktiven Oberseiten 8 und den darauf befindlichen Kontaktflächen 19 mit Hilfe einer doppelseitig klebenden Folie 27 auf der Oberseite 28 des Trägers 26 fixiert. Um die Halbleiterchips 3 in die Halbleiterbauteilpositionen 5 aufzubringen, wird ein nicht dargestellter Bestückungsautomat eingesetzt, der die in Halbleiterchips 3 getrennten Teile eines Halbleiterwafers aufnimmt und mit Hilfe der Folie 27 auf der Oberseite 28 des Trägers 26 exakt positioniert und fixiert.
  • Auf den Oberseiten 8 weisen die Halbleiterchips 3 über dem Halbleitermaterial eine nicht dargestellte Verdrahtungsstruktur mit metallischen Leiterbahnen und auf dem Halbleitermaterial und/oder zwischen den Leiterbahnen angeordneten Schichten aus einem low-k-Dielektrikum auf. Als low-k-Dielektrikum kommen verschiedene gängige Dielektrika mit Dielektrizitätszahlen kleiner als 4 in Betracht. Die Dielektrikumsschicht bzw. die Dielektrikumsschichten sind porös und somit mechanisch nicht stark belastbar. Somit sollten auch die Kontaktflächen 19, die auf der Dielektrikumsschicht angeordnet sind, keinen starken Belastungen ausgesetzt werden. Da aber auf das low-k-Material aufgrund seines Beitrags zur Vermeidung parasitärer Induktivitäten und Kapazitäten nicht verzichtet werden soll, muss ein anderer Weg zur Entlastung der empfindlichen Dielektrikumsschicht gefunden werden.
  • 2 zeigt einen schematischen Querschnitt durch den Träger 26 gemäß 1 nach Aufbringen einer Kunststoffgehäusemasse 4 mittels Compressionmolding, Spritzguss-, Laminier- oder Dispensionstechnik in die Zwischenräume 11 zwischen den Halbleiterchips 3 sowie auf ihre Rückseiten 10. Dabei bilden die aktiven Oberseiten 8 der Halbleiterchips 3 mit der Kunststoffgehäusemasse 4 eine koplanaren Fläche 9 der Verbundplatte 2.
  • In einem nächsten, nicht dargestellten Verfahrensschritt wird die Kunststoffgehäusemasse 4 ausgehärtet. Nach dem Aushärten hat sich eine stabile, selbsttragende Verbundplatte 2 mit in der Kunststoffgehäusemasse 4 eingebetteten Halbleiterchips 3 ausgebildet und der Träger 26 wird zusammen mit der Folie 27 entfernt. Das Entfernen des Trägers 26 kann durch Aufheizen der Verbundplatte 2 und des Trägers 26 erfolgen, wobei die doppelseitig klebende Folie 27 ihre Adhäsionswirkung verliert und der Träger 26 ohne erhebliche Krafteinwirkung auf die Verbundplatte 2 von der Oberseite 6 der Verbundplatte 2 abgezogen werden kann. Das Ergebnis dieses Verfahrensschrittes ist in 3a gezeigt.
  • Die Halbleiterchips 3 der Verbundplatte 2 weisen einen Abstand zueinander auf. Die Oberseite jedes Halbleiterchips 3 ist mit einer Rahmenfläche 31 aus Kunststoffgehäusemasse umgeben. Besonders deutlich sind die Rahmenflächen 31 in der Draufsicht in 3b zu erkennen, wobei die Darstellung nicht unbedingt maßstabsgetreu ist, sondern die Rahmenflächen 31 typischerweise, aber nicht zwingend, im Verhältnis zum Halbleiterchip 3 kleiner ausfallen als dargestellt.
  • Die aktive Oberseite 8 der Halbleiterchips 3 ist nach dem Entfernen des Trägers frei zugänglich, so dass sowohl die Kontaktflächen 19 als auch die übrige Oberfläche 8 der Halbleiterchips 3 sowie die Rahmenflächen 31 für photolithographische Verfahren zur Verfügung stehen.
  • 4a zeigt einen schematischen Querschnitt durch die selbsttragende Verbundplatte 2 nach Aufbringen einer Verdrahtungsstruktur 17 auf die koplanare Oberseite 6 der Verbundplatte 2. Diese Verdrahtungsstruktur 17 umfasst Leiterbahnen 18, die Außenkontaktflächen 20 auf der Rahmenfläche 31 mit Kontaktflächen 19 auf den aktiven Oberseiten 8 der Halbleiterchips 3 elektrisch miteinander verbinden. Diese Außenkontaktflächen 20 bilden gleichzeitig auch die Außenkontaktflächen der einzelnen Halbleiterbauteile in den einzelnen Halbleiterbauteilpositionen 5. Die Verdrahtungsstruktur 17 kann mehrere Lagen von Leiterbahnen 18 aufweisen.
  • Durch das Anbringen der Außenkontaktflächen 20 auf den Rahmenflächen 31 wird die mechanische Belastung beim Kontaktieren und/oder Testen der Halbleiterchips 3 sozusagen von der bruchempfindlichen, porösen Dielektrikumsschicht auf die stabilen Rahmenflächen 31 „umgeleitet". 4b zeigt eine Draufsicht auf den Nutzen 1 mit den in die Kunststoffgehäusemasse 4 eingebetteten Halbleiterchips 3. Auf den Rahmenflächen 31 sind Außenkontaktflächen 20 angeordnet, die durch Leiterbahnen 17 mit den Kontaktflächen 19 auf der aktiven Oberseite 8 der Halbleiterchips 3 verbunden sind. Dabei ist typischerweise jeder Kontaktfläche 19 eine Außenkontaktfläche 20 zugeordnet, die stellvertretend für die Kontaktfläche 19 getestet und/oder kontaktiert werden kann.
  • Auf die Verdrahtungsstruktur 17 kann, wie in 5 gezeigt, eine strukturierte Lötstopplackschicht 21 aufgebracht werden, die die Verdrahtungsstruktur 17 bedeckt, die Außenkontaktflächen 20 jedoch freilässt.
  • 6 zeigt einen schematischen Querschnitt durch einen Nutzen 1 nach Aufbringen von Außenkontakten 22 in Form von Lotkugeln 23 auf die Außenkontaktflächen 20 auf der Oberseite 6 der Verbundplatte 2. Mit diesem Schritt ist der Nutzen 1 fertiggestellt und zeigt in jeder der Halbleiterbauteilpositionen 5 ein komplettes Halbleiterbauteil gemäß der Erfindung. Durch einen letzten Verfahrensschritt wird lediglich entlang der gestrichelten Linien 32 der Nutzen 1 in Halbleiterbauteile 30, von denen eines in 7 gezeigt ist, aufgetrennt.
  • Das Halbleiterbauteil 30 gemäß 7 weist nur einen Halbleiterchip 3 auf. Es ist jedoch möglich, auch mehrere Halbleiterchips oder weitere diskrete Bauteile in einem erfindungsgemäßen Halbleiterbauteil 30 zu integrieren.
    • 1
    Nutzen
    2
    Verbundplatte
    3
    Halbleiterchip
    4
    Kunststoffgehäusemasse
    5
    Halbleiterbauteilposition
    6
    Oberseite der Verbundplatte
    7
    Rückseite der Verbundplatte
    8
    aktive Oberseite des Halbleiterchips
    9
    koplanare Fläche
    10
    Rückseite des Halbleiterchips
    11
    Zwischenraum
    12
    Randseite des Halbleiterchips
    13
    Randseite des Halbleiterchips
    14
    Randseite des Halbleiterchips
    15
    Randseite des Halbleiterchips
    16
    Dielektrikumsschicht
    17
    Verdrahtungsstruktur
    18
    Leiterbahn
    19
    Kontaktfläche
    20
    Außenkontaktfläche
    21
    Lötstopplackschicht
    22
    Außenkontakt
    23
    Lotkugeln
    24
    Zeile
    25
    Spalte
    26
    Träger
    27
    doppelseitig klebende Folie
    28
    Oberseite des Trägers
    30
    Halbleiterbauteil
    31
    Rahmenfläche
    32
    gestrichelte Linie
    32
    gestrichelte Linie

Claims (14)

  1. Nutzen (1) aus einer Verbundplatte (2) aus einer Kunststoffgehäusemasse (4) und in Zeilen (24) und Spalten (25) auf Halbleiterbauteilpositionen (5) angeordneten Halbleiterchips (3), wobei pro Halbleiterbauteilposition (5) mindestens ein Halbleiterchip (3) mit einer aktiven Oberseite (8), einer Rückseite (10) und Randseiten (12, 13, 14, 15) vorgesehen ist, wobei die Verbundplatte (2) eine Oberseite (6) aufweist, die mit den aktiven Oberseiten (8) des Halbleiterchips (3) eine koplanare Fläche (9) bildet und wobei die Kunststoffgehäusemasse (4) die Randseiten (12, 13, 14, 15) und die Rückseite (10) des Halbleiterchips (3) einbettet und wobei der Nutzen (1) eine ein- oder mehrlagige Verdrahtungsstruktur (17) mit Leiterbahnen (18) und Dielektrikumsschichten aus einem Low-k-Dielektrikum auf der Oberseite (6) der Verbundplatte (2) aufweist, wobei die aktive Oberseite (8) jedes Halbleiterchips (3) von einer Rahmenfläche (31) aus Kunststoffgehäusemasse (4) umgeben ist und wobei auf der Rahmenfläche (31) Außenkontaktflächen (20) angeordnet sind, die mit zugeordneten Kontaktflächen (19) auf der aktiven Oberseite (8) des Halbleiterchips (3) elektrisch verbunden sind.
  2. Nutzen (1) nach Anspruch 1, dadurch gekennzeichnet, dass der Nutzen (1) die Form und Abmessungen eines Halbleiterwafers aufweist.
  3. Nutzen (1) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Außenkontaktflächen (20) als Testflächen für Funktionstests ausgebildet sind.
  4. Nutzen (1) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Außenkontaktflächen (20) oberflächenmontierbare Außenkontakte (22) aufweisen.
  5. Nutzen nach Anspruch 4, dadurch gekennzeichnet, dass die oberflächenmontierbaren Außenkontakte (22) Lotkugeln (23) aufweisen.
  6. Nutzen nach Anspruch 4, dadurch gekennzeichnet, dass die oberflächenmontierbaren Außenkontakte (22) Bonddrähte aufweisen.
  7. Halbleiterbauteil (30), das einen oder mehrere in eine Kunststoffgehäusemasse (4) eingebettete Halbleiterchips (3) mit einer aktiven Oberseite (8), einer Rückseite (10) und Randseiten (12, 13, 14, 15) aufweist, wobei die aktive Oberseite (8) des oder der Halbleiterchips (3) eine koplanare Fläche (9) mit Teilen der Kunststoffgehäusemasse (4) bildet und die Randseiten (12, 13, 14, 15) in die Kunststoffgehäusemasse (4) eingebettet sind und wobei eine Verdrahtungsstruktur (17) mit Leiterbahnen (18) und Dielektrikumsschichten aus einem Low-k-Dielektrikum auf der koplanaren Fläche (9) angeordnet ist, wobei die aktive Oberseite (8) jedes Halbleiterchips (3) von einer Rahmenfläche (31) aus Kunststoffgehäusemasse (4) umgeben ist und wobei auf der Rahmenfläche (31) Außenkontaktflächen (20) angeordnet sind, die mit zugeordneten Kontaktflächen (19) auf der aktiven Oberseite (8) des Halbleiterchips (3) elektrisch verbunden sind.
  8. Nutzen (1) nach Anspruch 7, dadurch gekennzeichnet, dass die Außenkontaktflächen (20) als Testflächen für Funktionstests ausgebildet sind.
  9. Nutzen (1) nach Anspruch 7, dadurch gekennzeichnet, dass die Außenkontaktflächen (20) oberflächenmontierbare Außenkontakte (22) aufweisen.
  10. Nutzen nach Anspruch 9, dadurch gekennzeichnet, dass die oberflächenmontierbaren Außenkontakte (22) Lotkugeln (23) aufweisen.
  11. Nutzen nach Anspruch 9, dadurch gekennzeichnet, dass die oberflächenmontierbaren Außenkontakte (22) Bonddrähte aufweisen.
  12. Verfahren zur Herstellung von Halbleiterbauteilen (30), wobei das Verfahren folgende Verfahrensschritte aufweist: – Herstellen eines Halbleiterwafers mit einer Vielzahl in Zeilen und Spalten angeordneter Halbleiterchippositionen; – Auftrennen des Halbleiterwafers in eine Vielzahl von Halbleiterchips (3), die aktive Oberseiten (8), Randseiten (12, 13, 14, 15) und Rückseiten (10) aufweisen; – Bestücken eines Trägers (26) mit Halbleiterchips (3) in Halbleiterbauteilpositionen (5), wobei die Halbleiter chips (3) mit ihren aktiven Oberseiten (8) auf dem Träger (26) in Zeilen (24) und Spalten (25) fixiert werden; – Aufbringen einer Kunststoffgehäusemasse (4) auf den Träger (26) unter Einbetten der Halbleiterchips (3) mit ihren Randseiten (12, 13, 14, 15) in die Kunststoffgehäusemasse (4) und unter Ausbilden einer Verbundplatte (2) mit einer Oberseite (6), die eine koplanare Fläche (9) mit den Oberseiten (8) der Halbleiterchips (3) bildet, so dass die aktive Oberseite (8) jedes Halbleiterchips (3) von einer Rahmenfläche (31) aus Kunststoffgehäusemasse (4) umgeben ist; – Entfernen des Trägers (26) unter Ausbilden eines freitragenden verwölbungsfreien Nutzens (1); – Aufbringen einer Verdrahtungsstruktur (17) auf die nun zugängliche Oberseite (6) der Verbundplatte (2) und die aktiven Oberseiten (8) der Halbleiterchips (3), wobei die Verdrahtungsstruktur Dielektrikumsschichten (16) aus einem low-k-Dielektrikum aufweist; – Aufbringen von Kontaktflächen (19) auf die aktive Oberseite (8) der Halbleiterchips (3); – Aufbringen von Außenkontaktflächen (20) auf die Rahmenflächen (31); – elektrische Verbindung von Kontaktflächen (19) mit zugeordneten Außenkontaktflächen (20); – Auftrennen des Nutzens (1) in einzelne Halbleiterbauteile (30).
  13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass vor dem Auftrennen des Nutzens (1) in einzelne Halbleiterbauteile (30) ein Funktionstest der Halbleiterbauteile (30) über die Außenkontaktflächen (20) vorgenommen wird.
  14. Verfahren nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass vor dem Auftrennen des Nutzens (1) in einzelne Halbleiterbauteile (30) Außenkontakte (22) auf den Außenkontaktflächen (20) angebracht werden.
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