CN102867854B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明名称为半导体装置及其制造方法。所提供的是一种具有对于其目的而言必要的电特性并且使用氧化物半导体层的晶体管以及一种包括该晶体管的半导体装置。在底栅晶体管(其中至少一个栅电极层、栅绝缘膜和半导体层按照这种顺序堆叠)中，包括其能隙彼此不同的至少两个氧化物半导体层的氧化物半导体堆叠层用作半导体层。氧和/或掺杂剂可添加到氧化物半导体堆叠层。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置以及用于制造半导体装置的方法。
背景技术
在本说明书中，半导体装置一般表示能够通过利用半导体特性来起作用的任何装置，并且电子光学装置、半导体电路和电子设备都包含在半导体装置的类别中。
已经将注意力集中在用于借助于具有绝缘表面的衬底之上形成的半导体薄膜来形成晶体管的技术(该晶体管又称作薄膜晶体管(TFT))。晶体管已经应用于大范围的电子装置，例如集成电路(IC)或图像显示装置(显示装置)。硅半导体材料被广泛已知是用于可适用于晶体管的半导体薄膜的材料。作为另一种材料，氧化物半导体引起了关注。
例如，公开了其活性层包括包含铟(In)、镓(Ga)和锌(Zn)的非晶氧化物的晶体管(参见专利文献1)。
[参考文献]
专利文献1： 日本公布专利申请No. 2006-165528。
发明内容
晶体管的通态特性(例如通态电流和场效应迁移率)的改进引起对输入信号的高速响应以及半导体装置的高速操作；因此，能够实现具有较高性能的半导体装置。同时，需要晶体管的断态电流充分小，以便获得半导体装置的低功率消耗。如上所述，晶体管所必需的电特性根据其目的或目标而改变，并且以高精度来调整电特性是有用的。
本发明的一个实施例的一个目的是提供一种晶体管结构及其制造方法，其中将氧化物半导体用于其沟道形成区的晶体管的作为电特性之一的阈值电压能够取正值，从而提供所谓的常断类型的开关元件。
优选的是，沟道在晶体管中栅极电压是尽可能接近0 V的正阈值电压时的阈值电压下形成。如果晶体管的阈值电压为负，则晶体管趋向于作为所谓的常通类型，其中甚至在0 V的栅极电压下电流也在源电极与漏电极之间流动。电路中包含的晶体管的电特性在LSI、CPU或存储器中是重要的，并且支配半导体装置的功率消耗。具体来说，在晶体管的电性质中，阈值电压(Vth)是重要的。如果阈值电压值甚至在场效应迁移率高时也为负，则难以控制电路。其中沟道甚至在负电压下也形成以使得漏极电流流动的这种晶体管不适合作为半导体装置的集成电路中使用的晶体管。
此外，重要的是，取决于其材料或制造条件，晶体管的特性甚至在晶体管不是常断晶体管时也接近常断特性。本发明的一个实施例的目的是提供一种结构及其制造方法，其中晶体管的阈值电压甚至在阈值电压为负时、即甚至在晶体管是所谓的常通晶体管时也接近零。
此外，本发明的一个实施例的目的是提供一种结构及其制造方法，其中晶体管的通态特性(例如通态电流和场效应迁移率)增加，从而引起半导体装置的高速响应和高速操作以获得更高性能的半导体装置。
本发明的一个实施例的目的是提供一种具有其目的所必需的电特性并且使用氧化物半导体层的晶体管，以及提供一种包括该晶体管的半导体装置。
本发明的一个实施例的目的是实现上述目的中的至少一个。
在其中至少栅电极层、栅绝缘膜和半导体层按照这种顺序堆叠的底栅晶体管中，包括其能隙彼此不同的至少两个氧化物半导体层的氧化物半导体堆叠层用作半导体层。
氧化物半导体堆叠层可具有由第一氧化物半导体层和第二氧化物半导体层所组成的堆叠结构，在这种情况下，其堆叠顺序不受限制，只要其能隙彼此不同即可：其能隙较大的一个氧化物半导体层或者其能隙较小的另一个氧化物半导体层作为与栅绝缘膜相接触的氧化物半导体层来设置。
具体来说，氧化物半导体堆叠层中的一个氧化物半导体层的能隙大于或等于3eV，而另一个氧化物半导体层的能隙小于3 eV。术语“能隙”在本说明书中与“带隙”或“禁带宽度”是同义的。
氧化物半导体堆叠层可具有由三个或更多氧化物半导体层所组成的堆叠结构，在这种情况下，所有氧化物半导体层的能隙彼此不同，或者三个或更多氧化物半导体层之中的多个氧化物半导体层的能隙彼此基本上相同。
例如，氧化物半导体堆叠层具有由第一氧化物半导体层、第二氧化物半导体层和第三氧化物半导体层所组成的堆叠结构，其中第二氧化物半导体层的能隙比第一氧化物半导体层和第三氧化物半导体层的能隙要小，或者第二氧化物半导体层的电子亲合势比第一氧化物半导体层和第三氧化物半导体层的电子亲合势要大。在那种情况下，能隙和电子亲合势在第一氧化物半导体层与第三氧化物半导体层之间能够彼此相等。其中其能隙较小的第二氧化物半导体层由其能隙较大的第一氧化物半导体层和第三氧化物半导体层夹合的堆叠结构使晶体管的断态电流(泄漏电流)能够降低。电子亲合势表示氧化物半导体的真空级与导带之间的能量差。
使用氧化物半导体层的晶体管的电性质受到氧化物半导体层的能隙影响。例如，使用氧化物半导体层的晶体管的通态特性(例如通态电流和场效应迁移率)能够随氧化物半导体层的能隙变小而增加，而晶体管的断态电流能够随氧化物半导体层的能隙变大而降低。
难以通过单一氧化物半导体层来为晶体管提供适当电特性，这是因为晶体管的电特性主要由氧化物半导体层的能隙来确定。
通过使用采用具有不同能隙的多个氧化物半导体层的氧化物半导体堆叠层，晶体管的电特性能够以较高精度来调整，从而为晶体管提供适当电特性。
相应地，能够提供用于各种目的、例如高功能性、高可靠性和低功率消耗的半导体装置。
本说明书中公开的本发明的一个实施例是一种半导体装置，其中包括：栅电极层之上的栅绝缘膜；栅绝缘膜之上与栅电极层重叠的氧化物半导体堆叠层，氧化物半导体堆叠层包括其能隙彼此不同的第一氧化物半导体层和第二氧化物半导体层；以及氧化物半导体堆叠层之上的源电极层和漏电极层。
本说明书中公开的本发明的一个实施例是一种半导体装置，其中包括：栅电极层之上的栅绝缘膜；栅绝缘膜之上与栅电极层重叠的氧化物半导体堆叠层，包括按照如下顺序堆叠的第一氧化物半导体层、第二氧化物半导体层和第三氧化物半导体层；以及氧化物半导体堆叠层之上的源和漏电极层。第二氧化物半导体层的能隙比第一氧化物半导体层和第三氧化物半导体层的能隙要小。
本说明书中公开的本发明的一个实施例是一种半导体装置，其中包括：栅电极层之上的栅绝缘膜；栅绝缘膜之上的源和漏电极层；以及栅绝缘膜以及源和漏电极层之上与栅电极层重叠的氧化物半导体堆叠层，包括其能隙彼此不同的第一氧化物半导体层和第二氧化物半导体层。
本说明书中公开的本发明的一个实施例是一种半导体装置，其中包括：栅电极层之上的栅绝缘膜；栅绝缘膜之上的源和漏电极层；以及栅绝缘膜以及源和漏电极层之上与栅电极层重叠的氧化物半导体堆叠层，包括按照如下顺序堆叠的第一氧化物半导体层、第二氧化物半导体层和第三氧化物半导体层。第二氧化物半导体层的能隙比第一氧化物半导体层和第三氧化物半导体层的能隙要小。
在氧化物半导体堆叠层中，上氧化物半导体层可覆盖下氧化物半导体层的顶面和侧面。例如，在上述结构中，第二氧化物半导体层可覆盖第一氧化物半导体层的顶面和侧面，和/或第三氧化物半导体层可覆盖第二氧化物半导体层的顶面和第二氧化物半导体层的侧面(或者第一氧化物半导体层和第二氧化物半导体层的相应侧面)。
在氧化物半导体堆叠层中，既不与源电极层也不与漏电极层重叠的区域中的氧浓度可比与源电极层或漏电极层重叠的区域中的氧浓度要高。
在氧化物半导体堆叠层中，没有与栅电极层重叠的区域可包括掺杂剂以形成低电阻区。
本说明书中公开的本发明的一个实施例是一种用于制造半导体装置的方法，其中栅绝缘膜在栅电极层之上形成，包括其能隙彼此不同的第一氧化物半导体层和第二氧化物半导体层的氧化物半导体堆叠层在栅绝缘膜之上形成为与栅电极层重叠；以及源和漏电极层在氧化物半导体堆叠层之上形成。
本说明书中公开的本发明的一个实施例是一种用于制造半导体装置的方法，其中栅绝缘膜在栅电极层之上形成，氧化物半导体堆叠层通过将第一氧化物半导体层在栅绝缘膜之上形成为与栅电极层重叠、在第一氧化物半导体层之上形成其能隙比第一氧化物半导体层的能隙要小的第二氧化物半导体层并且形成其能隙比第二氧化物半导体层的能隙要大的第三氧化物半导体层来形成，以及源和漏电极层在氧化物半导体堆叠层之上形成。
本说明书中公开的本发明的一个实施例是一种用于制造半导体装置的方法，其中栅绝缘膜在栅电极层之上形成，源和漏电极层在栅绝缘膜之上形成，以及包括其能隙彼此不同的第一氧化物半导体层和第二氧化物半导体层的氧化物半导体堆叠层在栅绝缘膜以及源和漏电极层之上形成为与栅电极层重叠。
本说明书中公开的本发明的一个实施例是一种用于制造半导体装置的方法，其中栅绝缘膜在栅电极层之上形成，源和漏电极层在栅绝缘膜之上形成，以及氧化物半导体堆叠层通过将第一氧化物半导体层在栅绝缘膜以及源和漏电极层之上形成为与栅电极层重叠、在第一氧化物半导体层之上形成其能隙比第一氧化物半导体层的能隙要小的第二氧化物半导体层并且形成其能隙比第二氧化物半导体层的能隙要大的第三氧化物半导体层来形成。
掺杂剂可有选择地添加到氧化物半导体堆叠层，以便形成其电阻比沟道形成区的电阻要低并且包括掺杂剂的低电阻区，其中沟道形成区在氧化物半导体堆叠层中设置在它们之间。掺杂剂是用以改变氧化物半导体堆叠层的电导率的杂质。作为用于添加掺杂剂的方法，能够使用离子注入方法、离子掺杂方法、等离子体浸入离子注入方法等。
通过包括低电阻区的氧化物半导体堆叠层(这些低电阻区之间沿沟道长度方向设置沟道形成区)，晶体管的通态特性(例如通态电流和场效应迁移率)增加，这实现高速操作和高速响应。
此外，可对氧化物半导体层执行用以消除氢或水的热处理(脱水或脱氢处理)。脱水或脱氢处理能够用作用于形成混合区的热处理。此外，在晶体氧化物半导体层用作氧化物半导体层的情况下，用于形成混合区的热处理能够用作用于晶化的热处理。
脱水或脱氢处理可伴随作为氧化物半导体的主要构成材料的氧的消除，以便引起氧的降低。氧空位存在于氧化物半导体膜中的其中消除了氧的一部分中，这产生引起晶体管的电特性的变化的施主能级。
因此，在经过脱水或脱氢处理之后优选地将氧提供给氧化物半导体层。通过将氧提供给氧化物半导体层，能够修复膜中的氧空位。
例如，可设置用作氧的供应源、包括许多(过剩)氧的氧化物绝缘膜以便与氧化物半导体层相接触，由此能够将氧从氧化物绝缘膜提供给氧化物半导体层。在上述结构中，可在其中经过热处理之后的氧化物半导体层和氧化物绝缘膜至少部分相互接触以向氧化物半导体层提供氧的状态中执行热处理。
此外或备选地，氧(它包括氧基团、氧原子和氧离子中的至少一个)可添加到经过脱水或脱氢处理之后的氧化物半导体层，以便向氧化物半导体层提供氧。作为用于添加氧的方法，能够使用离子注入方法、离子掺杂方法、等离子体浸入离子注入方法、等离子体处理等。
此外，优选的是，晶体管中的氧化物半导体层包括其中氧含量比晶态下的氧化物半导体的化学计量组成比中的要高的区域。在那种情况下，该氧含量比氧化物半导体的化学计量组成比中要高。备选地，该氧含量比单晶态下的氧化物半导体的氧含量要高。在一些情况下，氧存在于氧化物半导体的晶格之间。
通过从氧化物半导体中去除氢或水以高度纯化氧化物半导体从而使得尽可能不包含杂质，并且提供氧以修复其中的氧空位，氧化物半导体能够变成i型(本征)氧化物半导体或者基本上i型(本征)氧化物半导体。相应地，氧化物半导体的费米能级(Ef)能够转变成与本征费米能级(Ei)相同的等级。因此，通过将氧化物半导体层用于晶体管，因氧空位引起的晶体管的阈值电压Vth和阈值的偏移ΔVth能够降低。
本发明的一个实施例涉及包括晶体管的半导体装置或者包括其中包含晶体管的电路的半导体装置。例如，本发明的一个实施例涉及包括其沟道形成区由氧化物半导体来形成的晶体管的半导体装置或者包括其中包含晶体管的电路的半导体装置。例如，本发明的一个实施例涉及电子设备，其中作为组件包括：LSI；CPU；安装在电源电路(powercircuit)中的电源装置(power device)；半导体集成电路，包括存储器、晶闸管、转换器、图像传感器等；电子光学装置，以液晶显示面板为代表；或者包括发光元件的发光显示装置。
通过使用采用其能隙彼此不同的多个氧化物半导体层的氧化物半导体堆叠层，晶体管的电特性能够以较高精度来调整，从而为晶体管提供适当电特性。
相应地，能够提供用于各种目的、例如高功能性、高可靠性和低功率消耗的半导体装置。
附图说明
附图包括：
图1A和图1B各示出半导体装置的一个实施例；
图2A至图2E示出半导体装置以及半导体装置的制造方法的一个实施例；
图3A至图3C各示出半导体装置的一个实施例；
图4A至图4C示出半导体装置的一个实施例；
图5A至图5D示出半导体装置以及半导体装置的制造方法的一个实施例；
图6A至图6C示出半导体装置以及半导体装置的制造方法的一个实施例；
图7A至图7D各示出半导体装置的一个实施例；
图8A至图8D各示出半导体装置的一个实施例；
图9A至图9C各示出半导体装置的一个实施例；
图10A至图10C各示出半导体装置的一个实施例；
图11A和图11B各示出半导体装置的一个实施例；
图12A至图12C各示出半导体装置的一个实施例；
图13A和图13B各示出半导体装置的一个实施例；
图14A和图14B示出半导体装置的一个实施例；
图15A至图15C示出半导体装置的一个实施例；
图16A至图16D各示出电子设备；
图17A是示意图，以及图17B和图17C是示例1中的样本的TEM图像；
图18A是示意图，以及图18B和图18C是示例1中的样本的TEM图像；
图19是示出电离电位的图表；
图20是示出能带图的图表；
图21是示出电离电位的图表；
图22是示出能带图的图表；
图23A和图23B是示出晶体管的断态电流的图表；
图24是示出晶体管的场效应迁移率的图表；
图25A和图25B是示出晶体管的断态电流的图表；
图26是示出晶体管的场效应迁移率的图表。
具体实施方式
下面将参照附图来描述本说明书中公开的本发明的实施例。本说明书中公开的本发明并不局限于以下描述，本领域的技术人员将易于理解，模式和细节能够以各种方式来变更，而没有背离本发明的精神和范围。因此，本说明书中公开的本发明不是被理解为局限于以下实施例的描述。本说明书中诸如“第一”和“第二”之类的序数是为了方便起见而使用，既不表示制造步骤的顺序也不标识层的堆叠顺序。本说明书中的序数没有构成规定本发明的特定名称。
(实施例1)
在这个实施例中，参照图1A和图1B以及图3A至图3C来描述半导体装置和半导体装置的制造方法的一个实施例。在这个实施例中，作为半导体装置的一个示例来描述包括氧化物半导体膜的晶体管。
晶体管可具有其中形成一个沟道形成区的单栅结构、其中形成两个沟道形成区的双栅结构或者其中形成三个沟道形成区的三栅结构。备选地，晶体管可具有双栅结构，其中包括定位在沟道形成区之上和之下的两个栅电极层，它们之间设置有栅绝缘膜。
图1A所示的晶体管440a以及图1B所示的晶体管440b是反交叠底栅晶体管的示例。
如图1A和图1B所示，晶体管440a和440b的每个包括：栅电极层401；栅绝缘膜402；氧化物半导体堆叠层403，包括其能隙彼此不同的第一氧化物半导体层101和第二氧化物半导体层102；源电极层405a；以及漏电极层405b；它们按照这种顺序设置在具有绝缘表面的衬底400之上。绝缘膜407在晶体管440a和440b的每个之上形成。
在图1A和图1B中，第一氧化物半导体层101与第二氧化物半导体层102之间的界面由虚线示出，由此示意示出氧化物半导体堆叠层403。第一氧化物半导体层101与第二氧化物半导体层102之间的界面不一定是清楚的，这取决于其材料、形成条件和热处理。在界面不清楚的情况下，可形成多个氧化物半导体层的混合区或混合层。这适用于本说明书的其它附图。
例如，包括第一氧化物半导体层101与第二氧化物半导体层102之间的混合区105的晶体管449如图3C所示。
在晶体管449中的氧化物半导体堆叠层403中，第一氧化物半导体层101与第二氧化物半导体层102之间的界面不清楚，并且混合区105在第一氧化物半导体层101与第二氧化物半导体层102之间形成。“不清楚的”界面表示例如如下界面：其中采用高分辨率透射电子显微镜在氧化物半导体叠层403的截面观测(TEM图像)中的堆叠氧化物半导体层之间无法观测到清楚的连续边界。
混合区105是其中混合堆叠的第一氧化物半导体层101和第二氧化物半导体层102中包含的元素的区域，并且混合区105中的至少构成元素的组成不同于第一氧化物半导体层101和第二氧化物半导体层102中的构成元素的相应组成的任一个。例如，当包括铟、锡和锌的第一氧化物半导体层以及包括铟、镓和锌的第二氧化物半导体层的堆叠层结构用作氧化物半导体叠层403时，在第一氧化物半导体层与第二氧化物半导体层之间形成的混合区105包含铟、锡、镓和锌。另外，甚至在其中第一氧化物半导体层101和第二氧化物半导体层102中包含的元素彼此相同的情况下，混合区105也能够具有与第一氧化物半导体层101和第二氧化物半导体层102中的每个氧化物半导体层的组成不同的组成(组成比)。因此，混合区105的能隙也不同于第一氧化物半导体层101的能隙和第二氧化物半导体层102的能隙，并且混合区105的能隙是第一氧化物半导体层101的能隙与第二氧化物半导体层102的能隙之间的值。
因此，混合区105使连续接合能够在氧化物半导体堆叠层403的能带图中形成，从而抑制第一氧化物半导体层101与第二氧化物半导体层102之间的界面中的散射。由于界面散射能够得到抑制，所以使用设置有混合区105的氧化物半导体堆叠层403的晶体管449能够具有较高场效应迁移率。
混合区105能够在能带图中形成第一氧化物半导体层101与第二氧化物半导体层102之间的梯度。梯度的形状可具有多个梯级。
第一氧化物半导体层101与混合区105之间以及第二氧化物半导体层102与混合区105之间的界面由虚线示出，由此示意示出氧化物半导体堆叠层403中的不清楚(不明显)界面。
能够通过对包括多个氧化物半导体层的氧化物半导体堆叠层403执行热处理，来形成混合区105。以氧化物半导体堆叠层中的元素能够通过热量来扩散的温度在如下条件下执行热处理：使得堆叠氧化物半导体层没有变成其组成(组成比)在氧化物半导体堆叠层之上完全是均匀的混合区。
氧化物半导体堆叠层403中的第一氧化物半导体层101和第二氧化物半导体层102的堆叠顺序不受限制，只要其能隙彼此不同即可。
具体来说，氧化物半导体堆叠层403中的一个氧化物半导体层的能隙大于或等于3eV，而另一个氧化物半导体层的能隙小于3 eV。
图1A所示的晶体管440a是其中第二氧化物半导体层102的能隙比第一氧化物半导体层101的能隙要大的示例。在这个实施例中，In-Sn-Zn基氧化物膜(能隙为2.6 eV至2.9eV，或者作为一个典型示例为2.8 eV)和In-Ga-Zn基氧化物膜(能隙为3.0 eV至3.4 eV，或者作为一个典型示例为3.2 eV)分别用作晶体管440a中的第一氧化物半导体层101和第二氧化物半导体层102。
另一方面，图1B所示的晶体管440b是其中第二氧化物半导体层102的能隙比第一氧化物半导体层101的能隙要小的示例。在这个实施例中，In-Ga-Zn基氧化物膜(能隙为3.2eV)和In-Sn-Zn基氧化物膜(能隙为2.8 eV)分别用作晶体管440b中的第一氧化物半导体层101和第二氧化物半导体层102。
这样，其能隙较大的一个或者其能隙较小的另一个设置为与栅绝缘膜402相接触的氧化物半导体层、氧化物半导体堆叠层403中的第一氧化物半导体层101或者第二氧化物半导体层102。
图4A示出晶体管480，其中由第一氧化物半导体层101、第二氧化物半导体层102和第三氧化物半导体层103所组成的堆叠层用于形成氧化物半导体堆叠层403。
晶体管480包括：栅电极层401；栅绝缘膜402；氧化物半导体堆叠层403，包括第一氧化物半导体层101、第二氧化物半导体层102和第三氧化物半导体层103；源电极层405a；以及漏电极层405b；它们按照这种顺序设置在具有绝缘表面的衬底400之上。绝缘膜407在晶体管408之上形成。
晶体管480的氧化物半导体堆叠层403中的第一氧化物半导体层101、第二氧化物半导体层102和第三氧化物半导体层103的相应能隙彼此不相同，而是取至少两个不同值。
在氧化物半导体堆叠层403具有由三个或更多氧化物半导体层所组成的堆叠结构的情况下，所有氧化物半导体层的相应能隙彼此不同，或者三个或更多氧化物半导体层之中的多个氧化物半导体层的能隙彼此基本上相同。
此外，晶体管410在图9A作为半导体装置的另一个实施例示出。晶体管410是称作沟道保护类型(又称作沟道阻止类型)的底栅晶体管之一，并且又称作反交叠晶体管。
如图9A所示，晶体管410包括：栅电极层401；栅绝缘膜402；氧化物半导体堆叠层403，包括其能隙彼此不同的第一氧化物半导体层101和第二氧化物半导体层102；绝缘膜427；源电极层405a；以及漏电极层405b；它们按照这种顺序设置在具有绝缘表面的衬底400之上。绝缘膜409在晶体管410之上形成。
绝缘膜427设置在氧化物半导体堆叠层403之上以便与栅电极层401重叠，并且用作沟道保护膜。
可使用与绝缘膜407的材料和方法相似的材料和方法来形成绝缘膜427；作为典型示例，能够使用采用诸如氧化硅膜、氧氮化硅膜、氧化铝膜、氧氮化铝膜、氧化铪膜、氧化镓膜、氮化硅膜、氮化铝膜、氮氧化硅膜、氮氧化铝膜和氧化铝膜之类的无机绝缘膜中的一个或多个的单层或堆叠层。
在与氧化物半导体堆叠层403相接触的绝缘膜427(或者与氧化物半导体堆叠层403相接触的绝缘膜427的堆叠层结构中的膜)包含许多氧，绝缘膜427(或者与氧化物半导体堆叠层403相接触的膜)能够有利地用作向氧化物半导体堆叠层403提供氧的供应源。
可使用与绝缘膜407相似的材料和方法来形成绝缘膜409。
此外，底栅晶体管430在图10A中作为半导体装置的另一个实施例示出。
如图10A所示，晶体管430包括：栅电极层401；栅绝缘膜402；源电极层405a，漏电极层405b；以及氧化物半导体堆叠层403，包括其能隙彼此不同的第一氧化物半导体层101和第二氧化物半导体层102；它们按照这种顺序设置在具有绝缘表面的衬底400之上。绝缘膜407在晶体管430之上形成。
在晶体管430中，包括其能隙彼此不同的第一氧化物半导体层101和第二氧化物半导体层102的氧化物半导体堆叠层403设置在源电极层405a和漏电极层405b之上。
优选的是，铟(In)或锌(Zn)包含在用于氧化物半导体堆叠层403(第一氧化物半导体层101、第二氧化物半导体层102、第三氧化物半导体层103)的氧化物半导体中。具体来说，优选地包含In和Zn。另外，作为用于降低使用氧化物的晶体管的电特性的变化的稳定剂，氧化物半导体优选地除了In和Zn之外还包含镓(Ga)。优选地包含锡(Sn)作为稳定剂。优选地包含铪(Hf)作为稳定剂。优选地包含铝(Al)作为稳定剂。优选地包含锆(Zr)作为稳定剂。
作为另一种稳定剂，可包含从镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)和镥(Lu)中选取的一种或多种镧系元素。
作为氧化物半导体，例如能够使用下列任一种：氧化铟；氧化锡；氧化锌；诸如In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物或In-Ga基氧化物之类的二成分金属氧化物；诸如In-Ga-Zn基氧化物、In-Al-Zn基氧化物、In-Sn-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物或In-Lu-Zn基氧化物之类的三成分金属氧化物；以及诸如In-Sn-Ga-Zn基氧化物、In-Hf-Ga-Zn基氧化物、In-Al-Ga-Zn基氧化物、In-Sn-Al-Zn基氧化物、In-Sn-Hf-Zn基氧化物或In-Hf-Al-Zn基氧化物之类的四成分金属氧化物。
例如，In-Ga-Zn基氧化物表示包含In、Ga和Zn作为其主要成分的氧化物，而对In:Ga:Zn的比率没有限制。In-Ga-Zn基氧化物还可包含除了In、Ga和Zn之外的金属元素。
备选地，由InMO3(ZnO)m(m>0，m不是整数)所表示的材料可用作氧化物半导体。在这里，M表示从Ga、Fe、Mn和Co中选取的一种或多种金属元素。备选地，作为氧化物半导体，可使用由In2SnO5(ZnO)n(n>0，n是整数)所表示的材料。
例如，能够使用原子比为In:Ga:Zn=1:1:1(=1/3:1/3:1/3)或2:2:1(=2/5:2/5:1/5)的In-Ga-Zn基氧化物或者其组成处于上述组成附近的任一种氧化物。备选地，能够使用原子比为In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、2:1:3(=1/3:1/6:1/2)或2:1:5(=1/4:1/8:5/8)的In-Sn-Zn基氧化物或者其组成处于上述组成附近的任一种氧化物。
但是，在没有对上述材料进行限制的情况下，根据必需的半导体特性(例如迁移率、阈值电压和变化)，可使用具有适当组成的任何材料。为了实现必需的半导体特性，优选的是，载流子密度、杂质浓度、缺陷密度、金属元素与氧之间的原子比、原子间距离、密度等等设置成适当值。
例如，采用In-Sn-Zn基氧化物能够比较容易得到高迁移率。但是，能够通过也采用In-Ga-Zn基氧化物来降低块体中的缺陷密度，来增加迁移率。
例如，在包含原子比为In:Ga:Zn = a:b:c(a+b+c=1)的In、Ga和Zn的氧化物的组成处于包含原子比为In:Ga:Zn = A:B:C(A+B+C=1)的In、Ga和Zn的氧化物的组成附近的情况下，a、b和c满足如下关系式：例如，，并且r可以为0.05。同样的情况适用于其它氧化物。
氧化物半导体可以是单晶体或非单晶体。在后一种情况下，氧化物半导体可以是非晶或多晶体。此外，氧化物半导体可具有包括具有结晶度的部分的非晶结构或者不是非晶的(non-amorphous)结构。
在非晶态下的氧化物半导体中，能够比较容易得到平坦表面；因此，包括非晶氧化物半导体的晶体管的界面散射能够降低，使得能够比较容易得到较高迁移率。
在具有结晶度的氧化物半导体中，能够再降低块体中的缺陷，并且比非晶氧化物半导体要高的迁移率能够通过改进表面平坦度来得到。为了改进表面平坦度，氧化物半导体优选地在平坦表面上形成。具体来说，氧化物半导体可在平均表面粗糙度(Ra)小于或等于1 nm、优选地小于或等于0.3 nm、进一步优选地小于或等于0.1 nm的表面上形成。
平均表面粗糙度Ra通过由JIS B 0601所定义的中心线平均粗糙度的三维扩展来得到以便应用于平面，并且能够表示为“从参考表面到特定表面的偏差的绝对值的平均值”，并且由下式来定义。
[公式1]
在上式中，S0表示测量表面的面积(由(x1,y1)、(x1,y2)、(x2,y1)和(x2,y2)所表示的四个点来定义的四边形区域)，并且Z0表示测量表面的平均高度。平均表面粗糙度Ra能够采用原子力显微镜(AFM)来测量。
作为氧化物半导体堆叠层403(第一氧化物半导体层101、第二氧化物半导体层102、第三氧化物半导体层103)，能够使用包括晶体并且具有结晶度(晶体氧化物半导体层)的氧化物半导体层。在晶体氧化物半导体堆叠层中的晶态中，晶轴无秩序地或者定向地来设置。
例如，包括具有与氧化物半导体层的表面基本上垂直的c轴的晶体的氧化物半导体层能够用作晶体氧化物半导体层。
包括具有与氧化物半导体层的表面基本上垂直的c轴的晶体的氧化物半导体层既没有单晶结构也没有非晶结构，而是具有c轴配向的晶体氧化物半导体(又称作c轴配向晶体氧化物半导体(CAAC))的膜。
CAAC-OS膜既不是完全单晶的也不完全是非晶的。CAAC-OS膜是具有晶体-非晶混合相结构的氧化物半导体膜，其中晶体部分包含在非晶相中。在大多数情况下，晶体部分契合(fix into)在其一边小于100 nm的立方体中。从采用透射电子显微镜(TEM)的观测图像，CAAC-OS膜中的非晶部分与晶体部分之间的边界不清楚。此外，采用TEM，也没有发现CAAC-OS膜中的晶界。因此，在CAAC-OS膜中，抑制了因晶界引起的电子迁移率的降低。
在包含于CAAS-OS膜中的每个晶体部分中，c轴沿与其中形成CAAC-OS膜的表面的法向矢量或者与CAAC-OS膜的表面的法向矢量平行的方向配向(align)，形成从垂直于a-b平面的方向来看的三角形或六边形原子排列，并且从垂直于c轴的方向来看时，金属原子按照分层方式来排列或者金属原子和氧原子按照分层方式来排列。在晶体部分之中，一个晶体部分的a轴和b轴的方向可与另一个晶体部分的a轴和b轴的方向不同。在本说明书中，术语“垂直”包含从80°至95°(包括两端)的范围。另外，术语“平行”包含从-5°至5°(包括两端)的范围。
在CAAC-OS膜中，晶体部分的分布不一定是均匀的。例如，在CAAC-OS膜的形成过程中，在晶体生长从氧化物半导体膜的顶面侧发生的情况下，在一些情况下，氧化物半导体膜的顶面附近的晶体部分的比例比形成氧化物半导体膜的表面附近要高。此外，在将杂质添加到CAAC-OS膜时，在一些情况下，添加了杂质的区域中的晶体部分变成非晶。
由于在CAAC-OS膜中包含的晶体部分的c轴沿与其中形成CAAC-OS膜的表面的法向矢量或者与CAAC-OS膜的顶面的法向矢量平行的方向排列，所以根据CAAC-OS膜的形状(其中形成CAAC-OS膜的表面的截面形状或者CAAC-OS膜的顶面的截面形状)，c轴的方向可以彼此不同。在沉积时，晶体部分的c轴的方向与其中形成CAAC-OS膜的表面的法向矢量或者CAAC-OS膜的表面的法向矢量平行。通过沉积或者通过在膜沉积之后执行晶化处理、诸如热处理，来形成晶体部分。
借助于晶体管中的CAAC-OS膜，因采用可见光或紫外光的照射引起的晶体管的电特性的改变能够降低。因此，晶体管具有高可靠性。
存在用于得到具有c轴配向的晶体氧化物半导体层的三种方法。第一种是如下方法，其中氧化物半导体层在高于或等于200℃但低于或等于500℃的温度下沉积，使得c轴基本上垂直于其顶面。第二种是如下方法，其中氧化物半导体膜沉积为薄的，并且经过在高于或等于200℃但低于或等于700℃的温度下的热处理，使得c轴基本上垂直于其顶面。第三种是如下方法，其中第一层氧化物半导体膜沉积为薄的，以及经过在高于或等于200℃但低于或等于700℃的温度下的热处理，并且第二层氧化物半导体膜沉积在其之上，使得c轴基本上垂直于其顶面。
第一氧化物半导体层101、第二氧化物半导体层102和第三氧化物半导体层103的厚度大于或等于1 nm但小于或等于10 nm(优选地大于或等于5 nm但小于或等于30 nm)，并且能够适当地通过溅射方法、分子束外延(MBE)方法、CVD方法、脉冲激光沉积方法、原子层沉积(ALD)方法等形成。第一氧化物半导体层101、第二氧化物半导体层102和第三氧化物半导体层103可使用溅射设备来形成，溅射设备对于设置成基本上垂直于溅射靶的顶面的多个衬底的顶面执行膜形成。
使用氧化物半导体层的晶体管的电性质受到氧化物半导体层的能隙影响。例如，使用氧化物半导体层的晶体管的通态性质(例如通态电流和场效应迁移率)能够随氧化物半导体层的能隙变小而增加，而晶体管的断态电流能够随氧化物半导体层的能隙变大而降低。
通过使用采用其能隙彼此不同的多个氧化物半导体层的氧化物半导体堆叠层403，晶体管440a、440b、480的电特性能够以较高精度来调整，从而为晶体管440a、440b、480提供适当电特性。
例如，在图4A所示的晶体管480的氧化物半导体堆叠层403中，第二氧化物半导体层102的能隙比第一氧化物半导体层101和第三半导体层氧化物103的能隙要小。在那种情况下，第一氧化物半导体层101和第三氧化物半导体层103的能隙能够基本上彼此相同。
沿厚度方向(E1-E2方向)的图4A的能带图如图4C所示。在晶体管480中优选的是，第一氧化物半导体层101、第二氧化物半导体层102和第三氧化物半导体层103的相应材料选择成使得与图4C所示的能带图兼容。但是，充分效果能够通过形成导带中的内埋沟道来提供；因此，能带图并不局限于如图4C所示在其导带侧和其价带(valence band)侧上具有梯级的能带图，而例如可以是仅在其导带侧上具有梯级的能带图。
例如，In-Ga-Zn基氧化物膜(能隙为3.2 eV)、In-Sn-Zn基氧化物膜(能隙为2.8eV)和In-Ga-Zn基氧化物膜(能隙为3.2 eV)分别用作晶体管480中的第一氧化物半导体层101、第二氧化物半导体层102和第三氧化物半导体层103。
此外，作为如同晶体管480中一样的由三个堆叠层所组成的氧化物半导体堆叠层403，例如能够使用下列叠层：用作第一氧化物半导体层101的In-Ga-Zn基氧化物膜、用作第二氧化物半导体层102的In-Zn基氧化物膜以及用作第三氧化物半导体层103的In-Ga-Zn基氧化物膜的叠层；用作第一氧化物半导体层101的Ga-Zn基氧化物膜、用作第二氧化物半导体层102的In-Sn-Zn基氧化物膜以及用作第三氧化物半导体层103的Ga-Zn基氧化物膜的叠层；用作第一氧化物半导体层101的Ga-Zn基氧化物膜、用作第二氧化物半导体层102的In-Zn基氧化物膜以及用作第三氧化物半导体层103的Ga-Zn基氧化物膜的叠层；用作第一氧化物半导体层101的In-Ga基氧化物膜、用作第二氧化物半导体层102的In-Ga-Zn基氧化物膜以及用作第三氧化物半导体层103的In-Ga基氧化物膜的叠层；或者用作第一氧化物半导体层101的In-Ga-Zn基氧化物膜、用作第二氧化物半导体层102的氧化铟(In基氧化物)膜以及用作第三氧化物半导体层103的In-Ga-Zn基氧化物膜的叠层。
其能隙较小的第二氧化物半导体层102由其能隙较大的第一氧化物半导体层101和第三氧化物半导体层103夹合的堆叠结构使晶体管480的断态电流(泄漏电流)能够降低。
图2A至图2E示出用于制造晶体管440a的方法示例。
首先，导电膜在具有绝缘表面的衬底400之上形成，并且然后栅电极层401通过第一光刻过程来形成。抗蚀剂掩模可通过喷墨方法来形成。通过喷墨方法来形成抗蚀剂掩模没有涉及光掩模；因此，制造成本能够降低。
对于能够用作具有绝缘表面的衬底400的衬底没有具体限制，只要它具有足以耐受以后执行的热处理的耐热性即可。例如，能够使用钡硼硅酸盐玻璃、铝硼硅酸盐玻璃等的玻璃衬底、陶瓷衬底、石英衬底或蓝宝石衬底。硅、碳化硅等的单晶半导体衬底或多晶半导体衬底、硅锗等的化合物半导体衬底、SOI衬底等能够用作衬底400，或者在其之上设置了半导体元件的这种衬底能够用作衬底400。
可将柔性衬底用作衬底400来制造半导体装置。为了制造柔性半导体装置，包括氧化物半导体堆叠层403的晶体管440a可在柔性衬底之上直接形成；或者包括氧化物半导体堆叠层403的晶体管440可在衬底之上形成，然后被分离并且转移到柔性衬底。为了将晶体管440a与衬底分离并且将其转移到柔性衬底，分离层可设置在衬底与包括氧化物半导体膜的晶体管440a之间。
用作基膜的绝缘膜可设置在衬底400与栅电极层401之间。基膜具有防止杂质元素从衬底400扩散的功能，并且能够由使用氮化硅膜、氧化硅膜、氮氧化硅膜和氧氮化硅膜中的一个或多个的单层结构或堆叠层结构来形成。基膜能够通过使用氧化铝、氧氮化铝、氧化铪、氧化镓或者它们的混合材料来形成。能够通过等离子体增强CVD方法、溅射方法等，来形成基膜。
栅电极层401能够通过等离子体增强CVD方法、溅射方法等，由使用诸如钼、钛、钽、钨、铝、铜、钕或钪之类的金属材料和/或包含这些材料的任一种作为主要成分的合金材料的单层结构或堆叠层结构形成。备选地，由掺杂有诸如磷之类的杂质元素的多晶硅膜或者诸如硅化镍膜之类的硅化物膜代表的半导体膜可用作栅电极层401。栅电极层401具有单层结构或者堆叠层结构。
也能够使用诸如氧化铟锡、包含氧化钨的氧化铟、包含氧化钨的氧化铟锌、包含氧化钛的氧化铟、包含氧化钛的氧化铟锡、氧化铟锌或者添加了氧化硅的氧化铟锡之类的导电材料来形成栅电极层401。还有可能的是，栅电极层401具有上述导电材料和上述金属材料的堆叠层结构。
栅电极层401可具有一种堆叠层结构，其中一层使用In-Sn基金属氧化物、In-Sn-Zn基金属氧化物、In-Al-Zn基金属氧化物、Sn-Ga-Zn基金属氧化物、Al-Ga-Zn基金属氧化物、Sn-Al-Zn基金属氧化物、In-Zn基金属氧化物、Sn-Zn基金属氧化物、Al-Zn基金属氧化物、In基金属氧化物、Sn基金属氧化物和Zn基金属氧化物来形成。
作为与栅绝缘膜402相接触的栅电极层401的一层，能够使用包含氮的金属氧化物，具体来说是包含氮的In-Ga-Zn-O膜、包含氮的In-Sn-O膜、包含氮的In-Ga-O膜、包含氮的In-Zn-O膜、包含氮的Sn-O膜、包含氮的In-O膜或者金属氮化物(InN、SnN等)膜。这些膜各具有5 eV或更高、优选地为5.5 eV或更高的功函数，这使晶体管的阈值电压能够在用作栅电极层时取正值，使得能够实现所谓的常闭类型的开关元件。
例如，优选的是，栅电极层401具有一种堆叠层结构，并且作为堆叠层结构中的一层，使用包含作为具有高功函数的材料的铟、镓和锌的氧氮化物膜。包含铟、镓和锌的氧氮化物膜在包含氩和氮的混合气体气氛中形成。
例如，栅电极层401能够具有一种堆叠层结构，其中铜膜、钨膜以及包含铟、镓和锌的氧氮化物膜从衬底400侧按照这种顺序堆叠，或者具有一种堆叠层结构，其中钨膜、氮化钨膜、铜膜和钛膜从衬底400侧按照这种顺序堆叠。
随后，栅绝缘膜402在栅电极层401之上形成(参见图2A)。优选的是，在考虑晶体管的大小以及用栅绝缘膜402的梯级覆盖的情况下来形成栅绝缘膜402。
栅绝缘膜402能够具有大于或等于1 nm但小于或等于20 nm的厚度，并且能够适当地通过溅射方法、MBE方法、CVD方法、脉冲激光沉积方法、ALD方法等等形成。栅绝缘膜402可使用溅射设备来形成，其中溅射设备对于设置成基本上垂直于溅射靶的顶面的多个衬底的顶面执行膜沉积。
栅绝缘膜402能够使用氧化硅膜、氧化镓膜、氧化铝膜、氮化硅膜、氧氮化硅膜、氧氮化铝膜或者氮氧化硅膜来形成。
栅绝缘膜402也能够使用诸如氧化铪、氧化钇、硅酸铪(HfSixOy(x>0，y>0))、添加了氮的硅酸铪(HfSiOxNy(x>0，y>0))、铝酸铪(HfAlxOy(x>0，y>0))或者氧化镧之类的高k材料来形成，由此能够降低栅极泄漏电流。
栅绝缘膜402具有单层结构或者堆叠层结构；但是，氧化物绝缘膜优选地用作将要与氧化物半导体堆叠层403相接触的膜。在这个实施例中，氧化硅膜用作栅绝缘膜402。
在栅绝缘膜402具有堆叠层结构的情况下，例如，氧化硅膜、In-Hf-Zn基氧化物膜和氧化物半导体堆叠层403可依次堆叠在栅电极层401之上；氧化硅膜、原子比为In:Zr:Zn=1:1:1的In-Zr-Zn基氧化物膜和氧化物半导体堆叠层403可依次堆叠在栅电极层401之上；或者氧化硅膜、原子比为In:Gd:Zn=1:1:1的In-Gd-Zn基氧化物膜和氧化物半导体堆叠层403可依次堆叠在栅电极层401之上。
随后，包括第一氧化物半导体膜191和第二氧化物半导体膜192的氧化物半导体膜的堆叠层493在栅绝缘膜402之上形成(图2B)。
与氧化物半导体膜的堆叠层493(氧化物半导体堆叠层403)相接触的栅绝缘膜402优选地包含至少超过该膜(块体)中的化学计量组成比的氧。例如，在氧化硅膜用作栅绝缘膜402的情况下，组成分子式为。通过作为栅绝缘膜402的这种膜，氧能够提供给氧化物半导体膜的堆叠层493(氧化物半导体堆叠层403)，从而引起有利的特性。通过将氧提供给氧化物半导体膜的堆叠层493(氧化物半导体堆叠层403)，能够补偿膜中的氧空位。
例如，作为氧的供应源的包含大量(过剩)氧的绝缘膜可设置为栅绝缘膜402以便与氧化物半导体膜的堆叠层493(氧化物半导体堆叠层403)相接触，由此氧能够从栅绝缘膜402提供给氧化物半导体膜的堆叠层493(氧化物半导体堆叠层403)。可在氧化物半导体膜的堆叠层493(氧化物半导体堆叠层403)和栅绝缘膜402至少部分相互接触以向氧化物半导体膜的堆叠层493(氧化物半导体堆叠层403)提供氧的状态下执行热处理。
为了在氧化物半导体膜的堆叠层493(第一氧化物半导体膜191和第二氧化物半导体膜192)的形成步骤中使氢或水尽可能地不会包含在氧化物半导体膜的堆叠层493(第一氧化物半导体膜191和第二氧化物半导体膜192)中，优选的是在溅射设备中的预热室中加热设置有栅绝缘膜402的衬底作为用于形成氧化物半导体膜的堆叠层493(第一氧化物半导体膜191和第二氧化物半导体膜192)的预处理，使得吸附到衬底和/或栅绝缘膜402的诸如氢和水之类的杂质被消除和排空。作为设置在预热室中的抽空单元，低温泵是优选的。
可对与氧化物半导体膜的堆叠层493(氧化物半导体膜堆叠层403)相接触的栅绝缘膜402的区域来执行平面化处理。作为平面化处理，能够使用抛光处理(例如化学机械抛光(CMP))、干式蚀刻处理或等离子体处理，但是对平面化处理没有具体限制。
作为等离子体处理，例如能够执行其中引入氩气体并且产生等离子体的反向溅射。反射溅射是一种方法，其中借助于RF电源在氩气氛中将电压施加到衬底侧，并且在衬底附近生成等离子体，使得衬底表面经过修正。代替氩气氛，可使用氮气氛、氦气氛、氧气氛等。反向溅射能够去除附于栅绝缘膜402的顶面的微粒物质(又称作微粒或灰尘)。
作为平面化处理，可多次和/或组合地执行抛光处理、干式蚀刻处理或等离子体处理。此外，这种组合的过程步骤的顺序没有具体限制，而是可按照栅绝缘膜402的顶面的粗糙度来适当地设置。
第一氧化物半导体膜191和第二氧化物半导体膜192各优选地在如下条件下沉积：使得包含许多氧(例如通过在100%氧的气氛中的溅射方法)以便成为包含许多氧的膜(与晶态下的氧化物半导体的化学计量组成比相比，优选地具有包含过剩氧的区域)。
作为在这个实施例中用于通过溅射方法来形成第一氧化物半导体膜191的靶，例如，组成比为In:Sn:Zn=1:2:2、2:1:3、1:1:1或20:45:35[摩尔比]的氧化物靶用于形成In-Sn-Zn-O膜。
此外，在这个实施例中，作为用于通过溅射方法来形成第二氧化物半导体膜192的靶，例如，组成比为In2O3:Ga2O3:ZnO=1:1:2[摩尔比]的氧化物靶用于形成In-Ga-Zn基氧化物膜。并非局限于上述材料和组成，例如，可使用组成比为In2O3:Ga2O3:ZnO=1:1:1[摩尔比]的金属氧化物靶。
金属氧化物靶的填充因数大于或等于90%但小于或等于100%，优选地大于或等于95%但小于或等于99.9%。具有高填充因数的这种金属氧化物靶实现密实氧化物半导体膜的沉积。
优选的是，从中去除了诸如氢、水、羟基或氢化物之类的杂质的高纯度气体用作用于沉积第一氧化物半导体膜191和第二氧化物半导体膜192的每个的溅射气体。
衬底被保存在保持在降低的压力下的沉积室中。然后，将其中去除了氢和水的溅射气体引入从中去除了剩余水的沉积室，使得氧化物半导体膜(第一氧化物半导体膜191和第二氧化物半导体膜192)的堆叠层493借助于靶在衬底400之上形成。为了去除沉积室中剩余的水，优选地使用诸如低温泵、离子泵或钛升华泵之类的捕集真空泵。作为抽空单元，可使用添加了冷阱的涡轮分子泵。在采用低温泵来排空的沉积室中，例如，去除氢原子、诸如水(H2O)之类的包含氢原子的化合物(更优选地，还有包含碳原子的化合物)等，由此能够降低氧化物半导体膜(第一氧化物半导体膜191和第二氧化物半导体膜192)的堆叠层493中的杂质浓度。
栅绝缘膜402和氧化物半导体膜(第一氧化物半导体膜191和第二氧化物半导体膜192)的堆叠层493优选地在没有暴露于空气的情况下接连形成。按照在没有暴露于空气的情况下的栅绝缘膜402和氧化物半导体膜(第一氧化物半导体膜191和第二氧化物半导体膜192)的堆叠层493的接连形成，能够防止诸如氢和水之类的杂质吸附到栅绝缘膜402的顶面。
例如，CAAC-OS膜通过采用多晶氧化物半导体膜溅射靶的溅射方法来形成。在离子与溅射靶碰撞时，溅射靶中包含的结晶区可沿a-b平面与靶分离；换言之，具有与a-b平面平行的溅射微粒(平板状溅射微粒或球状(pellet-like)溅射微粒)可从溅射靶剥落。在那种情况下，平板状溅射微粒在保持其晶态的同时到达衬底，由此能够形成CAAC-OS膜。
对于CAAC-OS膜的沉积，优选地使用下列条件。
通过降低沉积期间进入CAAC-OS膜的杂质量，能够防止晶态被杂质中断。例如，沉积室中存在的杂质(例如氢、水、二氧化碳或氮)的浓度可降低。此外，沉积气体中的杂质浓度可降低。具体来说，使用露点为-80℃或更低、优选地为-100℃或更低的沉积气体。
通过增加沉积期间的衬底加热温度，溅射微粒的迁移在溅射微粒到达衬底表面之后可能发生。具体来说，沉积期间的衬底加热温度高于或等于100℃但低于或等于740℃，优选地高于或等于200℃但低于或等于500℃。通过增加沉积期间的衬底加热温度，当平板状溅射微粒到达衬底时，迁移在衬底表面上发生，使得平板状溅射微粒的平坦平面附于衬底。
此外，优选的是，沉积气体中的氧的比例增加，并且功率经过优化，以便降低沉积时的等离子体损坏。沉积气体中氧的比例为30 vol%或更高，优选地为100 vol%。
作为溅射靶的示例，下面描述In-Ga-Zn-O化合物靶。
通过按照预定摩尔比混合InOx粉末、GaOy粉末和ZnOz粉末，施加压力，并且在高于或等于1000℃但低于或等于1500℃的温度下执行热处理，来制成多晶的In-Ga-Zn-O化合物靶。注意，给予X、Y和Z正数。在这里，InOx粉末与GaOy粉末和ZnOz粉末的预定摩尔比例如是2:2:1、8:4:3、3:1:1、1:1:1、4:2:3或3:1:2。粉末的种类以及用于混合粉末的摩尔比可根据预期溅射靶适当地确定。
氧化物半导体膜(第一氧化物半导体膜191和第二氧化物半导体膜192)的堆叠层493通过光刻过程来处理为岛状氧化物半导体堆叠层403(第一氧化物半导体层101和第二氧化物半导体层102)(参见图2C)。
用于形成岛状氧化物半导体堆叠层403的抗蚀剂掩模可通过喷墨方法来形成。通过喷墨方法来形成抗蚀剂掩模没有涉及光掩模；因此，制造成本能够降低。
氧化物半导体膜的蚀刻可以是干式蚀刻、湿式蚀刻或者干式蚀刻和湿式蚀刻两者。作为用于氧化物半导体膜的湿式蚀刻的蚀刻剂，例如，能够使用磷酸、醋酸和硝酸等的混合溶液。此外，也可使用ITO07N(由KANTO CHEMICAL CO., INC.生产)。
在这个实施例中，第一氧化物半导体膜191和第二氧化物半导体膜192采用同一掩模来蚀刻，由此第一氧化物半导体层101和第二氧化物半导体层102形成为使得其侧面的相应边缘相互对齐。在氧化物半导体堆叠层403中暴露第一氧化物半导体层101和第二氧化物半导体层102的侧面(边缘)。
在本发明的任何实施例中，氧化物半导体堆叠层被处理为岛状或者没有处理为岛状。
在栅绝缘膜402中形成接触孔的情况下，能够在处理第一氧化物半导体膜191和第二氧化物半导体膜192中执行形成接触孔的步骤。
如图3C所示的晶体管449所示，可对氧化物半导体堆叠层403执行热处理，使得混合区105可在第一氧化物半导体层101与第二氧化物半导体层102之间形成。可在第一氧化物半导体层101和第二氧化物半导体层102中的元素能够通过热量扩散的温度下在如下条件下执行热处理：使得第一氧化物半导体层101和第二氧化物半导体层102没有形成其组成在氧化物半导体叠层403的整个区域完全是均匀的混合区。
能够在降低的压力、氮气氛、氧气氛、空气(超干空气)、稀有气体气氛等之下执行热处理。可在不同条件(温度、气氛、时间等)下多次执行热处理。例如，热处理可在氮气氛下在605℃执行1小时，并且然后在氧气氛下执行1小时。
执行用于形成混合区105的热处理的步骤没有具体限制，只要它是在形成第一氧化物半导体膜191和第二氧化物半导体膜192之后；它可在其膜状态中对第一氧化物半导体膜191和第二氧化物半导体膜192执行，或者对岛状第一氧化物半导体层101和第二氧化物半导体层102执行，如同这个实施例中一样。另外，热处理也能够用作在晶体管的制造过程中执行的其它热处理，例如用于脱水或脱氢的热处理或者用于晶化的热处理。
此外，可对氧化物半导体堆叠层403(氧化物半导体膜的堆叠层493)执行热处理，以便去除过剩氢(包括水和羟基)(以便执行脱水或脱氢处理)。热处理的温度高于或等于300℃但低于或等于700℃，或者低于衬底的应变点。热处理能够在降低的压力、氮气氛等之下执行。例如，将衬底放入作为一种热处理设备的电炉，并且氧化物半导体堆叠层403(氧化物半导体膜的堆叠层493)在氮气氛中以450℃经过1小时热处理。
此外，热处理设备并不局限于电炉，而是也可使用用于通过来自诸如电阻加热元件之类的加热元件的热传导或热辐射来加热对象的任何装置。例如，能够使用诸如GRTA(气体快速热退火)设备或LRTA(灯快速热退火)设备之类的RTA(快速热退火)设备。LRTA设备是用于通过从诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或高压水银灯之类的灯泡所发射的光(电磁波)的辐射来加热对象的设备。GRTA设备是用于采用高温气体的热处理的设备。作为高温气体，使用不会通过热处理与对象发生反应的惰性气体，诸如氮或者例如氩等稀有气体。
例如，作为热处理，GRTA可按如下所述来执行：将衬底放入加热到650℃至700℃的高温的惰性气体，加热数分钟，以及从惰性气体中取出。
在热处理中，优选的是，水、氢等没有包含在氮或者诸如氦、氖或氩之类的稀有气体中。引入热处理设备中的氮或者诸如氦、氖或氩之类的稀有气体的纯度为6N(99.9999%)或更高、更优选地为7N(99.99999%)或更高(也就是说，杂质浓度优选地为1 ppm或更低，更优选地为0.1 ppm或更低)。
另外，在氧化物半导体堆叠层403(氧化物半导体膜的堆叠层493)通过热处理加热之后，可将高纯度氧气、高纯度N2O气体或者超干空气(按照采用腔衰荡激光光谱(CRDS)系统的露点计的测量，水含量小于或等于20 ppm(通过转换成露点为-55℃)，优选地小于或等于1 ppm，更优选地小于或等于10 ppb)引入同一炉中。优选的是，水、氢等没有包含在氧气或N2O气体中。引入热处理设备中的氧气或N2O气体的纯度优选地为6N或更高，更优选地为7N或更高(即，氧气或N2O气体的杂质浓度优选地为1 ppm或更低，更优选地为0.1 ppm或更低)。氧气体或N2O气体起作用以提供作为氧化物半导体的主要构成材料并且通过用于脱水或脱氢的去除杂质的步骤被降低的氧，使得氧化物半导体堆叠层403(氧化物半导体膜的堆叠层493)能够是高度纯化的i型(本征)氧化物半导体堆叠层。
用于脱水或脱氢的热处理能够在晶体管440a的制造过程中、在形成绝缘膜407之前形成氧化物半导体膜(第一氧化物半导体膜191和第二氧化物半导体膜192)的堆叠层493之后的任何时间来执行。例如，热处理能够在形成氧化物半导体膜(第一氧化物半导体膜191和第二氧化物半导体膜192)的堆叠层493之后或者在形成岛状氧化物半导体堆叠层403(第一氧化物半导体层101和第二氧化物半导体层102)之后执行。
用于脱水或脱氢的热处理可多次执行；并且还可用作另一种热处理。例如，热处理可执行两次；在形成第一氧化物半导体膜191之后以及形成第二氧化物半导体膜192之后。
用于脱水或脱氢的热处理优选地在氧化物半导体堆叠层处理为岛状以成为氧化物半导体堆叠层403(第一氧化物半导体层101和第二氧化物半导体层102)之前执行，同时氧化物半导体膜(第一氧化物半导体膜191和第二氧化物半导体膜192)的堆叠层493覆盖栅绝缘膜402，这是因为能够防止栅绝缘膜402中包含的氧通过热处理来释放。
随后，用于形成源电极层和漏电极层(包括由与源电极层和漏电极层相同的层所形成的布线)的导电膜在栅绝缘层402和氧化物半导体层403之上形成。导电膜由能够耐受后来执行的热处理的材料来形成。作为用于源电极层和漏电极层的导电膜，例如，能够使用包含从Al、Cr、Cu、Ta、Ti、Mo和W中选取的元素的金属膜、包含上述元素的任一种作为其成分的金属氮化物膜(氮化钛膜、氮化钼膜或氮化钨膜)等。由Ti、Mo、W等所制成的具有高熔点的金属膜或者由这些元素的任一种所制成的金属氮化物膜(氮化钛膜、氮化钼膜或氮化钨膜)可堆叠在由Al、Cu等所制成的金属膜的下侧和上侧之一或两者上。备选地，用于源电极层和漏电极层的导电膜可由导电金属氧化物来形成。作为导电金属氧化物，能够使用氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟-氧化锡(In2O3-SnO2)、氧化铟-氧化锌(In2O3-ZnO)或者其中包含氧化硅的这些金属氧化物材料的任一种。
抗蚀剂掩模通过光刻过程在导电膜之上形成，并且有选择地蚀刻，使得形成源电极层405a和漏电极层405b。然后，去除抗蚀剂掩模。
由于在氧化物半导体堆叠层403中暴露第一氧化物半导体层101和第二氧化物半导体层102的侧面(边缘)，所以源电极层405a和漏电极层405b形成为与第一氧化物半导体层101和第二氧化物半导体层102的侧面的相应部分相接触。
为了减少光刻过程中使用的光掩模的数量并且减少光刻过程的数量，蚀刻步骤可借助于作为通过其透射光线以具有多个强度的曝光掩模的多色调掩模来执行。借助于多色调掩模(multi-tone mask)所形成的抗蚀剂掩模具有多个厚度并且还能够通过蚀刻来改变形状，因此，抗蚀剂掩模能够在多个蚀刻步骤中用于处理为不同图案。因此，一个多色调掩模允许与至少两种不同图案对应的抗蚀剂掩模的形成。因此，曝光掩模的数量能够减少，并且光刻过程的数量能够相应地减少，由此引起制造过程的简化。
期望导电膜的蚀刻条件经过优化，以使得不会蚀刻和切割氧化物半导体堆叠层403。但是，难以得到其中仅蚀刻导电膜但根本不蚀刻氧化物半导体堆叠层403的蚀刻条件；在一些情况下，通过导电膜的蚀刻来蚀刻掉氧化物半导体堆叠层403的部分，使得凹槽(凹陷部分)在氧化物半导体堆叠层403中形成。
在这个实施例中，Ti膜用作导电膜，以及In-Ga-Zn基氧化物半导体用于氧化物半导体堆叠层403，氨过氧化氢混合物(氨、水和过氧化氢的混合物)用作蚀刻剂。
通过上述过程，能够制造这个实施例的晶体管440a(参见图2D)。通过使用采用其能隙彼此不同的多个氧化物半导体层(第一氧化物半导体层101和第二氧化物半导体层102)的氧化物半导体堆叠层403，晶体管440a、440b的电特性能够以高精度来调整，从而为晶体管440a、440b提供适当电特性。
随后，绝缘膜407形成为与氧化物半导体堆叠层403的一部分相接触(参见图2E)。
能够通过等离子体增强CVD方法、溅射方法、蒸发方法等，来形成绝缘膜407。作为绝缘膜407，作为典型示例，能够使用诸如氧化硅膜、氧氮化硅膜、氧氮化铝膜或氧化镓膜之类的无机绝缘膜。
备选地，作为绝缘膜407，能够使用氧化铝膜、氧化铪膜、氧化镁膜、氧化锆膜、氧化镧膜、氧化钡膜或金属氮化物膜(例如氮化铝膜)。
绝缘膜407具有单层结构或者堆叠层结构；例如，能够使用氧化硅膜和氧化铝膜的堆叠层。
能够用作设置在氧化物半导体堆叠层403之上的绝缘膜407的氧化铝膜具有用以防止氧以及诸如氢或水之类的杂质经过膜的高阻塞效应。
因此，在制造过程之中以及之后，氧化铝膜用作用于防止引起改变的诸如氢或水之类的杂质进入氧化物半导体堆叠层403以及作为氧化物半导体的主要构成材料的氧从氧化物半导体堆叠层403释放的保护膜。
绝缘膜407优选地通过诸如溅射方法之类的方法来形成，其中诸如水或氢之类的杂质没有进入绝缘膜407。优选的是，与氧化物半导体堆叠层403相接触的绝缘膜407中的绝缘膜包括过剩的氧，这是因为它用作对氧化物半导体堆叠层403的氧供应源。
在这个实施例中，厚度为100 nm的氧化硅膜通过溅射方法形成为绝缘膜407。氧化硅膜能够通过溅射方法在稀有气体(其典型示例为氩)气氛、氧气氛或者稀有气体和氧的混合气氛下形成。
备选地，在绝缘膜407具有堆叠层结构的情况下，例如，In-Hf-Zn基氧化物膜和氧化硅膜可按照这种顺序堆叠在氧化物半导体堆叠层403之上；其原子比为In:Zr:Zn=1:1:1的In-Zr-Zn基氧化物膜以及氧化硅膜可按照这种顺序堆叠在氧化物半导体堆叠层403之上；或者其原子比为In:Gd:Zn=1:1:1的In-Gd-Zn基氧化物膜以及氧化硅膜可按照这种顺序堆叠在氧化物半导体堆叠层403之上。
与氧化物半导体膜的形成相似，为了从用于绝缘膜407的沉积室中去除残余水，优选地使用捕集真空泵(例如低温泵)。通过在使用低温泵所排空的沉积室中沉积绝缘膜407，绝缘膜407的杂质浓度能够降低。作为用于去除用于绝缘膜407的沉积室中剩余的水的排空单元，也可使用设置有冷阱的涡轮分子泵。
从中去除了诸如氢、水、羟基和氢化物之类的杂质的高纯度气体优选地用作用于形成绝缘膜407的溅射气体。
此外，如图3A和图3B所示，平面化绝缘膜416可在晶体管440c、440d之上形成，以便降低因晶体管引起的表面粗糙度。作为平面化绝缘膜416，能够使用诸如聚酰亚胺、丙烯酸类树脂或苯并环丁烯基树脂之类的有机材料。除了这类有机材料之外，还有可能使用低介电常数材料(低k材料)等。平面化绝缘膜416可通过堆叠使用这些材料所形成的多个绝缘膜来形成。
此外，达到源电极层405a和漏电极层405b的相应开口可在绝缘膜407和平面化绝缘膜416中形成，并且电连接到源电极层405a和/或漏电极层405b的布线层可在开口中形成。布线层实现到另一个晶体管的连接，由此能够配置各种电路。
源电极层405a和漏电极层405b的部分可在用于形成达到源电极层405a和漏电极层405b的开口的蚀刻步骤被过度蚀刻。源电极层405a和漏电极层405b可具有堆叠层结构，其中包括也用作形成开口时的蚀刻阻止层的导电膜。
如图3A所示，晶体管440c是源电极层和漏电极层具有堆叠层结构的一个示例，其中源电极层404a和源电极层405a作为源电极层来堆叠，以及漏电极层404b和漏电极层405b作为漏电极层来堆叠。如晶体管440c中所示，达到源电极层404a和漏电极层404b的相应开口可在绝缘膜416、绝缘膜407和源电极层405a或漏电极层405b中形成，以及分别电连接源电极层404a和漏电极层404b的布线层465a和布线层465b可在其相应开口中形成。
在晶体管440c中，源电极层404a和漏电极层404b也各用作形成开口时的蚀刻阻止层。钨膜、氮化钽膜等能够用作源电极层404a和漏电极层404b的任一个，以及铜膜、铝膜等能够用作源电极层405a和漏电极层405b的任一个。
如图3B的晶体管440d中所示，源电极层405a和漏电极层405b可以仅直接设置在氧化物半导体堆叠层403上方，以便没有与氧化物半导体堆叠层403的侧面相接触。采用使用多色调掩模所形成的抗蚀剂掩模的蚀刻步骤使晶体管440d中所示的结构能够形成。这种结构引起晶体管440d的源电极层405a和漏电极层405b的泄漏电流(寄生沟道)的进一步降低。
布线层465a和布线层465b各能够使用与栅电极层401、源电极层405a或漏电极层405b相似的材料和方法来形成。例如，作为布线层465a和465b的任一个，能够使用氮化钽膜和铜膜的堆叠层、氮化钽膜和钨膜的堆叠层等。
在高度纯化并且其氧空位经过修复的氧化物半导体堆叠层403中，充分去除诸如氢和水之类的杂质；氧化物半导体堆叠层403中的氢浓度小于或等于5×1019 原子/cm3，优选地小于或等于5×1018 原子/cm3。氧化物半导体堆叠层403中的氢浓度通过二次离子质谱法(SIMS)来测量。
按照这个实施例，使用包含修复氧空位的过剩氧的高度纯化氧化物半导体堆叠层403的晶体管440a的断态中的电流值(断态电流值)在室温下小于或等于每微米沟道宽度100 zA(1 zA(仄普托安培)=1×10-21 A)，优选地小于或等于10 zA/μm，更优选地小于或等于100 yA/μm。
相应地，能够提供用于各种目的、例如高功能性、高可靠性和低功率消耗的半导体装置。
(实施例2)
在这个实施例中，参照图7A至图7D、图8A至图8D以及图11A和图11B来描述半导体装置和半导体装置的制造方法的另一个实施例。上述实施例能够应用于与上述实施例相同的部分、具有与上述实施例相似的功能的一部分或者与上述实施例相似的步骤；因此，省略重复描述。另外，也省略相同部分的详细描述。
这个实施例中描述的是其中上氧化物半导体层覆盖氧化物半导体堆叠层中的下氧化物半导体层的侧面的一个示例。
图7A至图7C所示的晶体管340是反交叠底栅晶体管的示例。图7A是平面图；图7B是沿图7A中的虚线X-Y的截面图；图7C是沿图7A中的虚线V-W的截面图。
如作为沿沟道长度方向的截面图的图7B所示，晶体管340包括：栅电极层401；栅绝缘膜402；氧化物半导体堆叠层403，包括其能隙彼此不同的第一氧化物半导体层101和第二氧化物半导体层102；源电极层405a；以及漏电极层405b；它们按照这种顺序设置在具有绝缘表面的衬底400之上。绝缘膜407在晶体管340之上形成。
第一氧化物半导体层101设置在栅绝缘膜402上并且与其相接触。第二氧化物半导体层102覆盖第一氧化物半导体层101的顶面和侧面，并且第二氧化物半导体层102的周边边缘与栅绝缘膜402相接触。其中第一氧化物半导体层101既没有与源电极层405a也没有与漏电极层405b相接触的结构引起晶体管340的源电极层405a和漏电极层405b的泄漏电流(寄生沟道)的发生率降低。
图7C是沿沟道宽度方向的截面图，其中与图7B相似，第一氧化物半导体层101的周边边缘(侧面)覆盖有第二氧化物半导体层102的周边边缘，并且第一氧化物半导体层101没有与绝缘膜407相接触。
第一氧化物半导体层101和第二氧化物半导体层102的相应能隙彼此不同。在这个实施例中描述的示例中，第一氧化物半导体层101和第二氧化物半导体层102的相应组成彼此不同，并且第二氧化物半导体层102的能隙比第一氧化物半导体层101要大。
图8A至图8C示出晶体管380a，其中由第一氧化物半导体层101、第二氧化物半导体层102和第三氧化物半导体层103所组成的堆叠层用于形成氧化物半导体堆叠层403。
图8A至图8C所示的晶体管380a是反交叠底栅晶体管的示例。图8A是平面图；图8B是沿图8A中的虚线X-Y的截面图；图8C是沿图8A中的虚线V-W的截面图。
如作为沿沟道长度方向的截面图的图8B所示，晶体管380a包括：栅电极层401；栅绝缘膜402；氧化物半导体堆叠层403，包括第一氧化物半导体层101、第二氧化物半导体层102和第三氧化物半导体层103；源电极层405a；以及漏电极层405b；它们按照这种顺序设置在具有绝缘表面的衬底400之上。绝缘膜407在晶体管380a之上形成。
第一氧化物半导体层101设置在栅绝缘膜402上并且与其相接触。第二氧化物半导体层102堆叠在第一氧化物半导体层101之上。第三氧化物半导体层103覆盖第一氧化物半导体层101的侧面以及第二氧化物半导体层102的顶面和侧面，以及第三氧化物半导体层103的周边边缘与栅绝缘膜402相接触。其中第一氧化物半导体层101和第二氧化物半导体层102中的每一个既没有与源电极层405a也没有与漏电极层405b相接触的结构引起晶体管380a的源电极层405a和漏电极层405b的泄漏电流(寄生沟道)的发生率降低。
图8C是沿沟道宽度方向的截面图，其中与图8B相似，第一氧化物半导体层101和第二氧化物半导体层102的周边边缘(侧面)覆盖有第三氧化物半导体层103的周边边缘，并且第一氧化物半导体层101和第二氧化物半导体层102均没有与绝缘膜407相接触。
第一氧化物半导体层101和第二氧化物半导体层102的相应能隙彼此不同。在这个实施例描述的示例中，第二氧化物半导体层的能隙比第一氧化物半导体层101的能隙要小。
第二氧化物半导体层102和第三氧化物半导体层103的相应能隙彼此不同。在这个实施例描述的示例中，第三氧化物半导体层103的能隙比第二氧化物半导体层102的能隙要小。
在这个实施例中，第三氧化物半导体层103的能隙与第一氧化物半导体层101的能隙基本上相同。
例如，In-Ga-Zn基氧化物膜(能隙为3.2 eV)、In-Sn-Zn基氧化物膜(能隙为2.8eV)和In-Ga-Zn基氧化物膜(能隙为3.2 eV)分别用作晶体管380a中的第一氧化物半导体层101、第二氧化物半导体层102和第三氧化物半导体层103。
此外，作为如同晶体管380a中一样的由三个堆叠层所组成的氧化物半导体堆叠层403，例如能够使用下列叠层：用作第一氧化物半导体层101的In-Ga-Zn基氧化物膜、用作第二氧化物半导体层102的In-Zn基氧化物膜以及用作第三氧化物半导体层103的In-Ga-Zn基氧化物膜的叠层；用作第一氧化物半导体层101的Ga-Zn基氧化物膜、用作第二氧化物半导体层102的In-Sn-Zn基氧化物膜以及用作第三氧化物半导体层103的Ga-Zn基膜的叠层；用作第一氧化物半导体层101的Ga-Zn基氧化物膜、用作第二氧化物半导体层102的In-Zn基氧化物膜以及用作第三氧化物半导体层103的Ga-Zn基氧化物膜的叠层；用作第一氧化物半导体层101的In-Ga基氧化物膜、用作第二氧化物半导体层102的In-Ga-Zn基氧化物膜以及用作第三氧化物半导体层103的In-Ga基氧化物膜的叠层；或者用作第一氧化物半导体层101的In-Ga-Zn基氧化物膜、用作第二氧化物半导体层102的氧化铟(In基氧化物)膜以及用作第三氧化物半导体层103的In-Ga-Zn基氧化物膜的叠层。
此外，第二氧化物半导体层102的周边可覆盖有第一氧化物半导体层101和第三氧化物半导体层103；由此能够抑制第二氧化物半导体层102中氧空位的增加，从而产生阈值电压接近零的晶体管380a的结构。又在那种情况下，由于第二氧化物半导体层102用作内埋沟道，沟道形成区能够远离任何绝缘膜的界面，由此降低载流子的界面散射，从而引起高场效应迁移率。
在图11A所示的晶体管380b中，采用与用于将第一氧化物半导体层101和第二氧化物半导体层102处理为岛状的掩模相同的掩模(或者采用被处理为岛状之后的第一氧化物半导体层101和第二氧化物半导体层102作为掩模)，将栅绝缘膜402的一部分蚀刻成薄的。在晶体管380b中，栅绝缘膜402在与岛状第一氧化物半导体层101或者岛状第二氧化物半导体层102重叠的区域中比在其它区域(没有与它们中的任一个重叠的区域)中要厚。通过在将第一氧化物半导体层101和第二氧化物半导体层102处理为岛状时蚀刻栅绝缘膜402的一部分，能够去除诸如第一氧化物半导体层101的残留物之类的蚀刻残留物，从而降低泄漏电流的发生率。
在图11B所示的晶体管380c中，氧化物半导体堆叠层403使用3个光刻过程来形成。晶体管380c中包含的氧化物半导体堆叠层403按如下所述来形成：第一氧化物半导体膜被沉积并且使用第一掩模来处理，以便形成岛状第一氧化物半导体层101；第二氧化物半导体膜沉积在岛状第一氧化物半导体层101之上，并且使用第二掩模来处理，以便形成岛状第二氧化物半导体层102；以及第三氧化物半导体膜沉积在岛状第一氧化物半导体层101和岛状第二氧化物半导体层102之上，并且使用第三掩模来处理，以便形成岛状第三氧化物半导体层103。
晶体管380c具有一种结构，其中第一氧化物半导体层101的侧面突出到第二氧化物半导体层102的侧面之外，并且是其中第三氧化物半导体层103与第一氧化物半导体层101的顶面的一部分相接触的示例。
此外，具有沟道保护类型的底栅结构的晶体管418在图9B中作为半导体装置的另一个实施例示出。
如作为沿沟道长度方向的截面图的图9B所示，晶体管418包括：栅电极层401；栅绝缘膜402；氧化物半导体堆叠层403，包括第一氧化物半导体层101、第二氧化物半导体层102和第三氧化物半导体层103；用作沟道保护膜的绝缘膜427；源电极层405a；以及漏电极层405b；它们按照这种顺序设置在具有绝缘表面的衬底400之上。绝缘膜409在晶体管418之上形成。
第一氧化物半导体层101设置在栅绝缘膜402上并且与其相接触。第二氧化物半导体层102堆叠在第一氧化物半导体层101之上。第三氧化物半导体层103覆盖第一氧化物半导体层101的侧面以及第二氧化物半导体层102的顶面和侧面，以及第三氧化物半导体层103的周边边缘与栅绝缘膜402相接触。其中第一氧化物半导体层101和第二氧化物半导体层102中的每一个既没有与源电极层405a也没有与漏电极层405b相接触的结构引起晶体管418的源电极层405a和漏电极层405b的泄漏电流(寄生沟道)的发生率降低。
此外，具有底栅结构的晶体管438在图10B中作为半导体装置的另一个实施例示出。
如图10B所示，晶体管438包括：栅电极层401；栅绝缘膜402；源电极层405a，漏电极层405b；以及氧化物半导体堆叠层403，包括第一氧化物半导体层101、第二氧化物半导体层102和第三氧化物半导体层103；它们按照这种顺序设置在具有绝缘表面的衬底400之上。绝缘膜407在晶体管438之上形成。
晶体管438具有如下结构，其中包括第一氧化物半导体层101、第二氧化物半导体层102和第三氧化物半导体层103的氧化物半导体堆叠层403设置在源电极层405a和漏电极层405b之上。第一氧化物半导体层101、第二氧化物半导体层102和第三氧化物半导体层103的相应能隙的至少一个与另一个不同。
第一氧化物半导体层101设置在源电极层405a和漏电极层405b上并且与其相接触。第二氧化物半导体层102堆叠在第一氧化物半导体层101之上。第三氧化物半导体层103覆盖第一氧化物半导体层101的侧面以及第二氧化物半导体层102的顶面和侧面，以及第三氧化物半导体层103的周边边缘与源电极层405a和漏电极层405b相接触。
如上所述，各堆叠氧化物半导体层的形状可根据氧化物半导体层而有所不同，并且氧化物半导体堆叠层能够具有各种形状和各种结构。
相应地，能够提供用于各种目的、例如高功能性、高可靠性和低功率消耗的半导体装置。
这个实施例能够适当地结合另一个实施例来实现。
(实施例3)
在这个实施例中，参照图5A至图5D来描述半导体装置以及用于制造半导体装置的方法的另一个实施例。上述实施例能够应用于与上述实施例相同的部分、具有与上述实施例相似功能的一部分或者与上述实施例相似的步骤；因此，省略重复描述。另外，也省略相同部分的详细描述。
这个实施例中描述的是一个示例，其中在用于制造按照本发明的一个实施例的半导体装置的方法中，将氧(它包含氧基团、氧原子和氧离子中的至少一个)添加到氧化物半导体堆叠层，以便在对氧化物半导体堆叠层进行脱水或脱氢之后向膜提供氧。
脱水或脱氢处理可伴随作为氧化物半导体的主要构成材料的氧的消除，从而引起氧的降低。氧空位存在于其中在氧化物半导体堆叠层中消除了氧的一部分中，并且引起晶体管的电特性改变的施主能级因氧空位而形成。
因此，氧优选地在经过脱水或脱氢处理之后提供给氧化物半导体堆叠层。通过将氧提供给氧化物半导体堆叠层，能够修复膜中的氧空位。相应地，氧化物半导体堆叠层用于晶体管能够引起因氧空位而引起的晶体管的阈值电压Vth的变化以及阈值电压的偏移ΔVth的降低。此外，晶体管的阈值电压能够沿正方向偏移，以便使晶体管成为常断晶体管。
图5A对应于图2C，其中栅电极层401、栅绝缘膜402以及包括其能隙彼此不同的第一氧化物半导体层101和第二氧化物半导体层102的氧化物半导体堆叠层403在具有绝缘表面的衬底400之上形成。
随后，将氧431(它包含氧基团、氧原子和氧离子中的至少一个)添加到氧化物半导体堆叠层403以提供氧，由此氧过剩区域111、112在包括第一氧化物半导体层101和第二氧化物半导体层102的氧化物半导体堆叠层403中形成(参见图5B)。
氧过剩区域111、112至少部分包括其中氧含量比在结晶态的氧化物半导体的化学计量组成比中要高的区域。提供给氧过剩区域111、112的氧431能够修复包括第一氧化物半导体层101和第二氧化物半导体层102的氧化物半导体堆叠层403中的氧空位。
源电极层405a和漏电极层405b在栅绝缘膜402以及包括氧过剩区域111和112的氧化物半导体堆叠层403之上形成。这样，制造了晶体管443a(参见图5C)。
氧431的添加也能够在形成源电极层405a和漏电极层405b之后执行。图5D示出作为一个示例的晶体管443b，其中在形成源电极层405a和漏电极层405b之后将氧添加到包括第一氧化物半导体层101和第二氧化物半导体层102的氧化物半导体堆叠层403。
如图5D所示，氧431有选择地添加到包括第一氧化物半导体层101和第二氧化物半导体层102的氧化物半导体堆叠层403中的沟道形成区，其中源电极层405a和漏电极层405b用作掩模。在晶体管443b的氧化物半导体堆叠层403中，既不与源电极层405a也不与漏电极层405b重叠的区域具有比与源电极层405a或漏电极层405b重叠的区域更高的氧浓度。
此外，其中将氧添加到氧化物半导体堆叠层403的具有底栅结构的晶体管483在图4B中作为半导体装置的另一个实施例示出。图4A示出晶体管480，其中由第一氧化物半导体层101、第二氧化物半导体层102和第三氧化物半导体层103所组成的堆叠层用于形成氧化物半导体堆叠层403。
晶体管483包括：栅电极层401；栅绝缘膜402；氧化物半导体堆叠层403，包括其中包含氧过剩区域111的第一氧化物半导体层101、其中包含氧过剩区域112的第二氧化物半导体层102和其中包含氧过剩区域113的第三氧化物半导体层103；源电极层405a；以及漏电极层405b；它们按照这种顺序设置在具有绝缘表面的衬底400之上。绝缘膜407在晶体管483之上形成。
晶体管483的氧化物半导体堆叠层403中的第一氧化物半导体层101、第二氧化物半导体层102和第三氧化物半导体层103的相应能隙彼此不相同，而是取至少两个不同值。
晶体管483是一个示例，其中将氧添加到整个氧化物半导体堆叠层403；氧过剩区域111、氧过剩区域112和氧过剩区域113分别在整个第一氧化物半导体层101、第二氧化物半导体层102和第三氧化物半导体层103中形成。
此外，具有沟道保护类型的底栅结构的晶体管413在图9C中作为半导体装置的另一个实施例示出。
晶体管413包括：栅电极层401；栅绝缘膜402；氧化物半导体堆叠层403，包括其中包含氧过剩区域111的第一氧化物半导体层101、其中包含氧过剩区域112的第二氧化物半导体层102和其中包含氧过剩区域113的第三氧化物半导体层103；用作沟道保护膜的绝缘膜427；源电极层405a；以及漏电极层405b；它们按照这种顺序设置在具有绝缘表面的衬底400之上。绝缘膜409在晶体管413之上形成。
第一氧化物半导体层101、第二氧化物半导体层102和第三氧化物半导体层103的相应能隙的至少一个与另一个不同。在描述为晶体管413的示例中，第二氧化物半导体层102的能隙比第一氧化物半导体层101和第三氧化物半导体层103的能隙要小。
晶体管413是一个示例，其中将氧添加到整个氧化物半导体堆叠层403；氧过剩区域111、氧过剩区域112和氧过剩区域113分别在整个第一氧化物半导体层101、第二氧化物半导体层102和第三氧化物半导体层103中形成。
在晶体管413中，第一氧化物半导体层101设置在栅绝缘膜402上并且与其相接触。第二氧化物半导体层102堆叠在第一氧化物半导体层101之上。第三氧化物半导体层103覆盖第一氧化物半导体层101的侧面以及第二氧化物半导体层102的顶面和侧面，以及第三氧化物半导体层103的周边边缘与栅绝缘膜402相接触。其中第一氧化物半导体层101和第二氧化物半导体层102既没有与源电极层405a也没有与漏电极层405b相接触的结构引起晶体管413的源电极层405a和漏电极层405b的泄漏电流(寄生沟道)的发生率降低。
此外，其中将氧添加到氧化物半导体堆叠层403的具有底栅结构的晶体管433在图10C中作为半导体装置的另一个实施例示出。
如图10C所示，晶体管433包括：栅电极层401；栅绝缘膜402；源电极层405a，漏电极层405b；以及氧化物半导体堆叠层403，包括其中包含氧过剩区域111的第一氧化物半导体层101、其中包含氧过剩区域112的第二氧化物半导体层102和其中包含氧过剩区域113的第三氧化物半导体层103；它们按照这种顺序设置在具有绝缘表面的衬底400之上。绝缘膜407在晶体管433之上形成。
晶体管433具有一种结构，其中包括第一氧化物半导体层101、第二氧化物半导体层102和第三氧化物半导体层103的氧化物半导体堆叠层403设置在源电极层405a和漏电极层405b之上。第一氧化物半导体层101、第二氧化物半导体层102和第三氧化物半导体层103的相应能隙的至少一个与另一个不同。在描述为晶体管433的示例中，第二氧化物半导体层102的能隙比第一氧化物半导体层101和第三氧化物半导体层103的能隙要小。
晶体管433是一个示例，其中将氧添加到整个氧化物半导体堆叠层403；氧过剩区域111、氧过剩区域112和氧过剩区域113分别在整个第一氧化物半导体层101、第二氧化物半导体层102和第三氧化物半导体层103中形成。
在晶体管433中，氧在其中暴露氧化物半导体堆叠层403的状态中直接添加到氧化物半导体堆叠层403，或者通过绝缘膜407来添加。
图7D和图8D示出示例，其中将氧添加到实施例2中描述的晶体管340、380a中的氧化物半导体堆叠层403，其中上氧化物半导体层覆盖下氧化物半导体层的侧面，使得形成氧过剩区域。
图7D所示的晶体管343包括：栅电极层401；栅绝缘膜402；氧化物半导体堆叠层403，包括其能隙彼此不同的第一氧化物半导体层101和第二氧化物半导体层102；源电极层405a；以及漏电极层405b；它们按照这种顺序设置在具有绝缘表面的衬底400之上。绝缘膜407在晶体管343之上形成。在晶体管343中，氧化物半导体堆叠层403包括其中包含氧过剩区域111的第一氧化物半导体层101以及其中包含氧过剩区域112的第二氧化物半导体层102。
图8D所示的晶体管383包括：栅电极层401；栅绝缘膜402；氧化物半导体堆叠层403，包括其能隙彼此不同的第一氧化物半导体层101、第二氧化物半导体层102和第三氧化物半导体层103；源电极层405a；以及漏电极层405b；它们按照这种顺序设置在具有绝缘表面的衬底400之上。绝缘膜407在晶体管383之上形成。在晶体管383中，氧化物半导体堆叠层403包括其中包含氧过剩区域111的第一氧化物半导体层101、其中包含氧过剩区域112的第二氧化物半导体层102以及其中包含氧过剩区域113的第三氧化物半导体层103。
其中具有比下氧化物半导体层更低能隙的上氧化物半导体层覆盖氧化物半导体堆叠层中的下氧化物半导体层的侧面的晶体管343和383所示的结构引起晶体管的源电极层和漏电极层的泄漏电流(寄生沟道)的发生率降低。
将氧添加到经脱水或脱氢的氧化物半导体堆叠层403以向膜提供氧能够高度纯化氧化物半导体堆叠层403，并且使膜成为电i型(本征)。包含高度纯化的电i型(本征)氧化物半导体堆叠层403的晶体管443a、443b、413、433、343、383的电特性的改变受到抑制，并且晶体管因而是电稳定的。
作为用于添加氧的方法，能够使用离子注入方法、离子掺杂方法、等离子体浸入离子注入方法、等离子体处理等。
在添加氧的步骤中，氧可直接添加到氧化物半导体堆叠层403，或者通过诸如绝缘膜407之类的另一个膜添加到氧化物半导体堆叠层403。离子注入方法、离子掺杂方法、等离子体浸入离子注入方法等可用于通过另一个膜来添加氧，而等离子体处理等也能够用于在其中暴露氧化物半导体堆叠层403的状态中将氧直接添加到氧化物半导体堆叠层403。
将氧添加到氧化物半导体堆叠层403能够在对其执行脱水或脱氢处理之后的任何时间执行。此外，可向经脱水或脱氢的氧化物半导体堆叠层403多次添加氧。
例如，在实施例1中，将氧添加到氧化物半导体堆叠层403能够在形成源电极层405a和漏电极层405b之后、在形成栅绝缘膜402之后、在形成栅电极层401之后或者在形成绝缘膜407之后，对外露氧化物半导体堆叠层493或者氧化物半导体堆叠层403执行。
此外，优选的是，氧化物半导体堆叠层403中的氧过剩区域111、112中通过氧添加的步骤来添加的氧的浓度大于或等于1×1018原子/cm3但小于或等于5×1021原子/cm3。
在氧化物半导体中，氧是其主要构成材料之一。因此，难以通过诸如二次离子质谱法(SIMS)之类的方法来准确估计氧化物半导体堆叠层403中的氧浓度。换言之，可以说，难以确定是否有意将氧添加到氧化物半导体堆叠层403。
已知的是，存在氧的同位素，例如17O和18O，并且17O和18O实际上分别占全部氧原子的大约0.037%和大约0.204%。也就是说，有可能通过诸如SIMS之类的方法来测量有意添加到氧化物半导体堆叠层403的这些同位素的浓度；因此，氧化物半导体堆叠层403中的氧浓度在一些情况下能够通过测量这些同位素的浓度更准确地估计。因此，可测量这些同位素的浓度，以便确定是否有意将氧添加到氧化物半导体堆叠层403。
优选地在将氧添加到氧化物半导体膜之后执行热处理。
在如这个实施例中的晶体管443a和443b中那样将氧直接添加到氧化物半导体堆叠层403的情况下，与氧化物半导体堆叠层403相接触的栅绝缘膜402和绝缘膜407不一定包含许多氧。优选的是，对氧以及诸如氢和水之类的杂质具有高屏蔽效应(阻塞效应)的膜可作为绝缘膜407来设置，使得添加到氧化物半导体堆叠层403的氧没有从氧化物半导体堆叠层403中消除，并且诸如氢和水之类的杂质没有进入氧化物半导体堆叠层403。例如，可使用对氧以及诸如氢和水之类的杂质具有高屏蔽效应(阻塞效应)的氧化铝膜等。
不用说，可通过多种方法来提供氧：例如，可将氧从作为与氧化物半导体膜相接触的栅绝缘膜402或绝缘膜407所设置的包含许多氧的膜中提供，并且通过将氧直接添加到氧化物半导体堆叠层403。
虽然在这个实施例中描述其中将氧添加到氧化物半导体堆叠层403的示例，但是氧可添加到与氧化物半导体堆叠层403相接触的栅绝缘膜402、绝缘膜407等。将氧添加到与氧化物半导体堆叠层403相接触的栅绝缘膜402或绝缘膜407以使膜成为氧过剩膜使得氧能够提供给氧化物半导体堆叠层403。
这样，能够提供使用其电特性稳定的氧化物半导体堆叠层的半导体装置。相应地，能够提供极可靠的半导体装置。
这个实施例能够适当地结合另一个实施例来实现。
(实施例4)
在这个实施例中，参照图6A至图6C来描述半导体装置以及用于制造半导体装置的方法的另一个实施例。上述实施例能够应用于与上述实施例相同的部分、具有与上述实施例相似的功能的一部分或者与上述实施例相似的步骤；因此，省略重复描述。另外，也省略相同部分的详细描述。
这个实施例中描述的是一个示例，其中在用于制造按照本发明的一个实施例的半导体装置的方法中，低电阻区在氧化物半导体堆叠层中形成。低电阻区能够通过向氧化物半导体堆叠层添加用于改变电导率的杂质(又称作掺杂剂)来形成。
在这个实施例中，作为示例来描述具有沟道保护类型的底栅结构的晶体管420。图6A至图6C示出用于制造晶体管420的方法的示例。
首先，在具有绝缘表面的衬底400之上形成栅电极层401。在栅电极层401之上形成栅绝缘膜402。
然后，包括其能隙彼此不同的第一氧化物半导体层101和第二氧化物半导体层102的氧化物半导体堆叠层403在栅绝缘膜402之上形成。
可如实施例2中所述将氧添加到氧化物半导体堆叠层403，使得氧化物半导体堆叠层403包括氧过剩区域。氧化物半导体堆叠层403可具有三层结构，并且具有其中上氧化物半导体层覆盖下氧化物半导体层的侧面的结构。
用作沟道保护膜的绝缘膜427在氧化物半导体堆叠层403之上形成，以便与栅电极层401重叠(参见图6A)。
随后，采用绝缘膜427作为掩模将掺杂剂421有选择地添加到氧化物半导体堆叠层403，使得形成低电阻区121a、121b、122a和122b(参见图6B)。
虽然在这个实施例中，用作沟道保护膜的绝缘膜427用作用于添加掺杂剂421的掩模，但是可形成用于有选择地添加掺杂剂421的抗蚀剂掩模。也在没有设置沟道保护膜的晶体管440a、430等中，可形成用于有选择地添加掺杂剂的抗蚀剂掩模。
根据掺杂剂421的添加条件，掺杂剂421可以仅添加到第一氧化物半导体层101或第二氧化物半导体层102，使得形成低电阻区，在这种情况下，掺杂剂浓度可不均匀地分布在第一氧化物半导体层101和第二氧化物半导体层102中。
掺杂剂421是用来改变氧化物半导体堆叠层403的电导率的杂质。从以下所选的一种或多种能够用作掺杂剂421：15族元素(其典型示例为磷(P)、砷(As)和锑(Sb))、硼(B)、铝(Al)、氮(N)、氩(Ar)、氦(He)、氖(Ne)、铟(In)、氟(F)、氯(Cl)、钛(Ti)和锌(Zn)。
掺杂剂421通过注入方法添加到氧化物半导体堆叠层403。作为用于添加掺杂剂421的方法，能够使用离子注入方法、离子掺杂方法、等离子体浸入离子注入方法等。在那种情况下，优选的是使用掺杂剂421的单离子或者其氢阴离子、氟离子或氯离子。
可通过适当地设置诸如加速电压和剂量之类的添加条件或者用作掩模的绝缘膜427的厚度来控制掺杂剂421的添加。在这个实施例中，硼用作掺杂剂421，其离子通过离子注入方法来添加。掺杂剂421的剂量优选地设置成大于或等于1×1013离子/cm2但小于或等于5×1016离子/cm2。
低电阻区中的掺杂剂421的浓度优选地为大于或等于5×1018原子/cm3但小于或等于1×1022原子/cm3。
在添加掺杂剂421时可加热衬底400。
向氧化物半导体堆叠层403添加掺杂剂421可多次执行，并且掺杂剂的种类数量可以是多个。
此外，可在添加掺杂剂421之后对其执行热处理。热处理优选地以高于或等于300℃但低于或等于700℃(更优选地高于或等于300℃但低于或等于450℃)的温度在氧气氛中执行一小时。热处理可在氮气氛、降低的压力或空气(超干空气)下执行。
在氧化物半导体堆叠层403是晶体氧化物半导体膜的情况下，可通过添加掺杂剂421来对氧化物半导体堆叠层403部分非晶化。在那种情况下，氧化物半导体堆叠层403的结晶度能够通过在添加掺杂剂421之后对其执行热处理来恢复。
这样，在氧化物半导体堆叠层403中，形成其中低电阻区121a和121b设置成夹合沟道形成区121c的第一氧化物半导体层101以及其中低电阻区122a和122b设置成夹合沟道形成区122c的第二氧化物半导体层102。
随后，源电极层405a和漏电极层405b形成为与低电阻区121a、121b、122a和122b相接触。
通过上述过程，制造这个实施例的晶体管420(参见图6C)。
通过包括其中低电阻区121a和121b设置成夹合沿沟道长度方向的沟道形成区121c的第一氧化物半导体层101以及其中低电阻区122a和122b设置成夹合沿沟道长度方向的沟道形成区122c的第二氧化物半导体层102的氧化物半导体堆叠层403，晶体管420的通态特性(例如通态电流和场效应迁移率)增加，这实现晶体管的高速操作和高速响应。
低电阻区121a、121b、122a和122b各能够用作晶体管420中的源区或漏区。通过低电阻区121a和121b、122a和122b，施加到低电阻区121a与121b、122a与122b之间形成的沟道形成区121c、122c的电场能够衰减(relax)。此外，低电阻区121a、121b、122a和122b中的氧化物半导体堆叠层403以及源电极层405a和漏电极层405b的每个之间的电连接能够降低氧化物半导体堆叠层403与源电极层405a和漏电极层405b的每个之间的接触电阻。因此，晶体管的电特性能够增加。
这个实施例能够适当地组合另一个实施例来实现。
(实施例5)
具有显示功能的半导体装置(又称作显示装置)能够使用晶体管来制造，其一个示例在实施例1至4的任一个中描述。此外，包括晶体管的驱动器电路的部分或全部能够在其中形成像素部分的衬底之上形成，由此能够形成面板上系统(system-on-panel)。
图12A中，设置密封剂4005以便包围设置在第一衬底4001之上的像素部分4002，并且像素部分4002采用第二衬底4006来密封。图12A中，各使用单晶半导体膜或多晶半导体膜在单独制备的衬底之上形成的扫描线驱动器电路4004和信号线驱动器电路4003安装在第一衬底4001之上与密封剂4005所包围的区域不同的区域中。各种信号和电位从柔性印刷电路(FPC)4018a和4018b提供给信号线驱动器电路4003、扫描线驱动器电路4004和像素部分4002。
图12B和图12C中，设置密封剂4005以便包围设置在第一衬底4001之上的像素部分4002和扫描线驱动器电路4004。第二衬底4006设置在像素部分4002和扫描线驱动器电路4004之上。因此，像素部分4002和扫描线驱动器电路4004连同显示元件一起由第一衬底4001、密封剂4005和第二衬底4006来密封。图12B和图12C中，使用单晶半导体膜或多晶半导体膜在单独制备的衬底之上形成的信号线驱动器电路4003安装在第一衬底4001之上与密封剂4005所包围的区域不同的区域中。图12B和图12C中，各种信号和电位从FPC 4018提供给信号线驱动器电路4003、扫描线驱动器电路4004和像素部分4002。
虽然图12B和图12C各示出其中信号线驱动器电路4003单独形成并且安装在第一衬底4001之上的示例，但是本发明的实施例并不局限于这种结构。扫描线驱动器电路可单独形成并且然后安装，或者只有信号线驱动器电路的一部分或者只有扫描线驱动器电路的一部分可单独形成并且然后安装。
这种单独形成的驱动器电路的连接方法不受具体限制；例如，能够使用玻璃上芯片(COG)方法、引线接合方法或者带式自动接合(TAB)方法。图12A示出其中信号线驱动器电路4003和扫描线驱动器电路4004通过COG方法来安装的示例；图12B示出其中信号线驱动器电路4003通过COG方法来安装的示例；以及图12C示出其中信号线驱动器电路4003通过TAB方法来安装的示例。
显示装置在其范畴内包括其中密封了显示元件的面板以及其中在面板上安装诸如控制器等的IC的模块。
本说明书中的显示装置表示图像显示装置、显示装置或光源(包括照明装置)。此外，显示装置在其范畴内还包括下列模块：诸如FPC、TAB带或TCP之类的连接器与其附连的模块；具有TAB带或TCP的模块，在其尖部设置了印刷布线板；以及其中通过COG方法直接在显示元件上安装集成电路(IC)的模块。
设置在第一衬底之上的像素部分和扫描线驱动器电路包括多个晶体管，对其能够应用实施例1至4中描述的晶体管的任一种。
作为设置在显示装置中的显示元件，能够使用液晶元件(又称作液晶显示元件)或发光元件(又称作发光显示元件)。发光元件在其范畴内包括其亮度通过电流或电压来控制的元件，并且具体地说包括无机电致发光(EL)元件、有机EL元件等。也能够使用其对比度通过电效应、诸如电子墨水来改变的显示介质。
参照图12A至图12C以及图13A和图13B来描述半导体装置的一个实施例。图13A和图13B是沿图12B的线条M-N的截面图。
如图13A和图13B所示，半导体装置包括连接端子电极4015和端子电极4016，并且连接端子电极4015和端子电极4016通过各向异性导电膜4019电连接到FPC 4018中包含的端口。
连接端子电极4015使用与第一电极层4030相同的导电膜来形成，并且端子电极4016使用与晶体管4010和4011的源和漏电极层相同的导电膜来形成。
设置在第一衬底4001之上的像素部分4002和扫描线驱动器电路4004各包括多个晶体管。图13A和图13B中，作为示例示出像素部分4002中包含的晶体管4010和扫描线驱动器电路4004中包含的晶体管4011。绝缘膜4020在图13A中设置在晶体管4010和4011之上，并且在图13B中进一步设置绝缘膜4021。绝缘膜4023是用作基膜的绝缘膜。
实施例1至4中描述的任一个晶体管都能够应用于晶体管4010和4011。在这个实施例中，描述其中使用具有与实施例1中描述的晶体管440相似的结构的晶体管的示例。
晶体管4010和4011各包括其中包含其能隙彼此不同的至少两个氧化物半导体层的氧化物半导体堆叠层。通过使用采用其能隙彼此不同的多个氧化物半导体层的氧化物半导体堆叠层，晶体管的电特性能够以较高精度来调整，从而为晶体管4010、4011提供适当电特性。
相应地，能够提供用于各种目的、例如高功能性、高可靠性和低功率消耗的半导体装置，作为这个实施例的半导体装置，如图12A至图12C以及图13A和图13C所示。
像素部分4002中包含的晶体管4010电连接到显示元件，以便构成显示面板的一部分。对显示元件的种类没有具体限制，只要能够执行显示即可；能够使用各种显示元件。
使用液晶元件作为显示元件的液晶显示装置的示例如图13A所示。图13A中，作为显示元件的液晶元件4013包括第一电极层4030、第二电极层4031和液晶显示层4008。用作取向膜的绝缘膜4032和4033设置成使得液晶层4008设置在它们之间。第二电极层4031设置在第二衬底4006侧上，并且堆叠第一电极层4030和第二电极层4031，在它们之间设置有液晶层4008。
参考标号4035所表示的柱状隔离件通过有选择地蚀刻绝缘膜来得到，并且被设置以便控制液晶层4008的厚度(单元间隙(cell gap))。备选地，可使用球形隔离件。
在液晶元件用作显示元件的情况下，能够使用热致液晶、低分子液晶、高分子液晶、聚合物扩散液晶、铁电液晶、反铁电液晶等。这种液晶材料(液晶成分)根据条件而呈现胆甾相、近晶相、立方相、手性向列相、各向同性相等。
备选地，没有涉及配向膜的呈现蓝相的液晶成分可用于液晶层4008。蓝相是就在胆甾型相当胆甾型液晶的温度增加的同时转变成各向同性相之前生成的液晶相之一。能够使用作为液晶和手性试剂的混合物的液晶成分来呈现蓝相。为了增加呈现蓝相的温度范围，可通过将可聚合单体、聚合引发剂等添加到呈现蓝相的液晶成分并且通过执行聚合物稳定处理，来形成液晶层。呈现蓝相的液晶成分具有短响应时间，并且具有光学各向同性，使得配向过程不是必要的，并且视角相关性小。另外，由于无需设置配向膜并且因而研磨处理不是必要的，所以能够防止研磨处理所引起的静电放电损坏，并且能够降低制造过程中的液晶显示装置的缺陷和损坏。因此，液晶显示装置的产率能够得到提高。使用氧化物半导体膜的晶体管具有如下可能性：晶体管的电特性可通过静电的影响而明显波动，并且偏离设计范围。因此，更有效的是将呈现蓝相的液晶成分用于包括使用氧化物半导体膜的晶体管的液晶显示装置。
液晶材料的比电阻大于或等于1×109 Ω·cm，优选地大于或等于1×1011 Ω·cm，更优选地大于或等于1×1012 Ω·cm。在本说明书中的比电阻是在20℃测量的。
在考虑像素部分中的晶体管的泄漏电流等的情况下，来设置液晶显示装置中的存储电容器的幅值，使得电荷能够保持预定时段。可在考虑晶体管的断态电流等的情况下设置存储电容器的幅值。通过使用包括本说明书中公开的氧化物半导体膜的晶体管，各像素的液晶电容的1/3或更小、优选地为1/5或更小的电容作为存储电容器的幅值是足够的。
在使用本说明书中公开的氧化物半导体膜的晶体管中，断态的电流(断态电流)能够抑制为小的。相应地，诸如图像信号之类的电信号能够保持较长时段，并且写入间隔能够在通态中设置为较长。刷新操作的频率能够相应地降低，这引起抑制功率消耗的效果。
此外，使用本说明书中公开的氧化物半导体膜的晶体管能够呈现高场效应迁移率，并且因而能够以高速度操作。例如，通过能够以高速度进行操作的用于液晶显示装置的这种晶体管，像素部分中的开关晶体管和驱动器电路部分中的驱动器晶体管能够在一个衬底之上形成。也就是说，不会另外需要作为驱动器电路的使用硅晶圆等所形成的半导体装置，由此能够减少半导体装置的组件的数量。另外，能够以高速度进行操作的晶体管也能够用于像素部分中，由此能够提供高质量图像。相应地，半导体装置的可靠性也能够提高。
对于液晶显示装置，能够使用扭转向列(TN)模式、共面转换(IPS)模式、边缘场转换(FFS)模式、轴向对称配向微单元(ASM)模式、光学补偿双折射(OCB)模式、铁电液晶(FLC)模式、反铁电液晶(AFLC)模式等。
可使用常黑型液晶显示装置，例如利用垂直配向(VA)模式的透射液晶显示装置。给出作为垂直配向模式的一些示例；例如，能够使用多域垂直配向(MVA)模式、图案垂直配向(PVA)模式或高级超视图(ASV)模式。此外，这个实施例能够应用于VA液晶显示装置。VA液晶显示装置具有一种形式，其中控制液晶显示面板的液晶分子的配向。在VA液晶显示装置中，液晶分子在没有施加电压时相对于面板表面沿垂直方向配向。此外，有可能使用称作域乘法或多域设计的方法，其中像素分为一些区域(子像素)，并且分子在其相应区域中沿不同方向配向。
在显示装置中，适当地设置黑色矩阵(挡光层)、诸如起偏振构件之类的光学构件(光学衬底)、推迟构件或者抗反射构件等。例如，可通过起偏振衬底和推迟衬底来提供圆偏振。另外，背光、侧光等可用作光源。
作为像素部分中的显示方法，能够采用渐进式方法(progressive method)、隔行扫描方法等。此外，在彩色显示时的像素中控制的彩色元件并不局限于三种颜色：R、G和B(R、G和B分别对应于红色、绿色和蓝色)。例如，能够使用R、G、B和W(W对应于白色)，R、G、B和黄色、青色、品红等中的一个或多个，等等。此外，显示区的大小在彩色元件的相应点之间可以是不同的。所公开的本发明的实施例并不局限于用于彩色显示的显示装置；所公开的本发明也能够应用于供单色显示的显示装置。
备选地，作为显示装置中包含的显示元件，能够使用利用电致发光的发光元件。利用电致发光的发光元件按照发光材料是有机化合物还是无机化合物来分类。一般来说，前者称作有机EL元件，而后者称作无机EL元件。
在有机EL元件中，通过向发光元件施加电压，电子和空穴从一反电极分开注入包含发光有机化合物的层，并且电流流动。载流子(即电子和空穴)重新组合，并且因而激发发光有机化合物。发光有机化合物从激发状态返回到基态，由此发光。在这种机制之后，这种发光元件称作电流激发发光元件。
无机EL元件按照其元件结构分为扩散类型无机EL元件和薄膜无机EL元件。扩散类型无机EL元件具有发光层，其中发光材料的微粒在接合部分(binder)中扩散，并且其光发射机制是利用施主能级和受主能级的施主-受主重组类型光发射。薄膜无机EL元件具有一种结构，其中发光层夹合在介电层之间，并且其光发射机制是利用金属离子的内壳电子过渡的局部类型光发射，其中介电层又夹合在电极之间。为了此处的描述，将有机EL元件用作发光元件。
为了提取从发光元件所发射的光，需要这些电极对中的至少一对具有透光性质。晶体管和发光元件在衬底之上形成。发光元件能够具有：顶部发光结构，其中光发射通过与衬底相对的表面来提取；底部发光结构，其中光发射通过衬底侧上的表面来提取；或者双重发光结构，其中光发射通过与衬底相对的表面和衬底侧上的表面来提取；能够使用具有这些发光结构的任一种发光结构的发光元件。
其中发光元件用作显示元件的发光装置的示例如图13B所示。作为显示元件的发光元件4513电连接到设置在像素部分4002中的晶体管4010。发光元件4513的结构并不局限于所示堆叠层结构，它是包括第一电极层4030、电致发光层4511和第二电极层4031的堆叠层结构。发光元件4513的结构能够根据从发光元件4513提取光线所沿的方向等适当地改变。
间隔壁4510使用有机绝缘材料或无机绝缘材料来形成。优选的是，间隔壁4510使用光敏树脂材料来形成，并且在第一电极层4030之上具有开口，使得开口的侧壁作为具有连续曲率的斜面来形成。
电致发光层4511由单层或者堆叠的多层组成。
保护膜可在第二电极层4031和间隔壁4510之上形成，以便防止氧、氢、水分、二氧化碳等进入发光元件4513。作为保护膜，能够形成氮化硅膜、氮氧化硅膜、DLC膜等。另外，在采用第一衬底4001、第二衬底4006和密封剂4005来形成的空间中，设置填充剂4514以用于密封。优选的是，按照这种方式，面板采用保护膜(例如层压膜或紫外线固化树脂膜)或者具有高气密和极小除气的覆盖材料来封装(密封)，使得面板没有暴露于外部空气。
作为填充剂4514，能够使用紫外线固化树脂或热固树脂以及例如氮或氩等惰性气体。例如，能够使用聚氯乙烯(PVC)、丙烯酸类树脂、聚酰亚胺、环氧树脂、硅树脂、聚乙烯醇缩丁醛(PVB)或乙烯醋酸乙烯酯(EVA)。例如，氮用作填充剂。
另外，根据需要，诸如起偏振片、圆偏振片(包括椭圆偏振片)、推迟板(四分之一波片或半波片)和滤色器之类的光学膜可适当地设置在发光元件的发光表面上。此外，起偏振片或圆偏振片可设置有抗反射膜。例如，能够执行防眩光处理，通过该处理，反射光能够被表面上的凸出部分和/或凹陷部分来扩散，以便降低眩光。
此外，其中驱动电子墨水的电子纸能够作为显示装置来提供。电子纸又称作电泳显示装置(电泳显示器)，并且其优点在于，它呈现与普通纸张相同等级的可读性，具有比其它显示装置更小的功率消耗，并且可使它薄且轻便。
虽然电泳显示装置能够具有各种模式，但是电泳显示装置包含扩散在溶剂或溶解物中的多个微胶囊，每个微胶囊包含带正电的第一粒子和带负电的第二粒子。通过将电场施加到微胶囊，微胶囊中的粒子沿彼此相反的方向移动，并且仅显示在一侧所采集的粒子的颜色。第一粒子和第二粒子各包含着色剂，并且在没有电场时不移动。此外，第一粒子和第二粒子具有不同颜色(它们可以是无色的)。
因此，电泳显示装置是利用所谓的介电泳效应的显示装置，通过介电泳效应，具有高介电常数的物质移动到高电场区域。
其中上述微胶囊散布于溶剂中的溶液称作电子墨水。电子墨水能够印刷到玻璃、塑料、布匹、纸张等的表面上。此外，通过滤色器或者具有着色剂的粒子，也能够执行彩色显示。
微胶囊中的第一粒子和第二粒子可以各由从导电材料、绝缘材料、半导体材料、磁性材料、液晶材料、铁电材料、电致发光材料、电致变色材料和磁泳材料中选取的单一材料来形成，或者由这些材料的任一种的合成材料来形成。
作为电子纸，能够使用采用扭转球显示系统的显示装置。扭转球显示系统指的是一种方法，其中，各以黑色和白色着色的球形粒子设置在作为用于显示元件的电极层的第一电极层与第二电极层之间，并且电位差在第一电极层与第二电极层之间生成，以便控制球形粒子的取向，从而执行显示。
在图12A至12C以及图13A和图13B中，柔性衬底以及玻璃衬底能够用作第一衬底4001和第二衬底4006中的任一个。例如，能够使用具有透光性质的塑料衬底等。作为塑料，能够使用玻璃纤维增强塑料(FRP)板、聚氟乙烯(PVF)膜、聚酯膜或丙烯酸类树脂膜。在透光性质不是必要的情况下，可使用铝、不锈钢等的金属衬底(金属膜)。例如，能够使用具有其中铝箔夹入PVF膜或聚酯膜之间的结构的薄片。
在这个实施例中，氧化铝膜用作绝缘膜4020。
作为绝缘膜4020设置在氧化物半导体膜之上的氧化铝膜具有高阻塞效应，由此防止氧以及诸如氢或水之类的杂质经过膜。
因此，在制造过程之中以及之后，氧化铝膜用作保护膜，用于防止引起改变的诸如氢或水之类的杂质进入氧化物半导体膜以及作为氧化物半导体的主要构成材料的氧从氧化物半导体膜释放。
用作平面化绝缘膜的绝缘膜4021能够使用诸如丙烯酸类树脂、聚酰亚胺、苯并环丁烯基树脂、聚酰胺或环氧树脂之类的具有耐热性的有机材料来形成。除了这类有机材料之外，还有可能使用低介电常数材料(低k材料)、硅氧烷基树脂、磷硅酸盐玻璃(PSG)、硼磷硅玻璃(BPSG)等。绝缘膜可通过堆叠由这些材料所形成的多个绝缘膜来形成。
对于形成绝缘膜4021的方法没有具体限制，并且根据材料能够使用下列方法或工具(设备)：溅射方法、SOG方法、旋涂、浸渍、喷涂、微滴排放方法(例如喷墨方法)、印刷方法(例如丝网印刷或胶印)、刮刀、辊涂机、幕涂机、刮刀式涂层机等。
显示装置通过透射来自光源或显示元件的光线来显示图像。因此，衬底和薄膜、例如设置用于透射光线的像素部分的绝缘膜和导电膜相对于可见光波长范围中的光线具有透光性质。
用于将电压施加到显示元件的第一电极层和第二电极层(又称作像素电极层、公共电极层、反电极层等)具有透光性质或反光性质，这取决于提取光线的方向、设置电极层的位置、电极层的图案结构等。
能够使用诸如包含氧化钨的氧化铟、包含氧化钨的氧化铟锌、包含氧化钛的氧化铟、包含氧化钛的氧化铟锡、氧化铟锡、氧化铟锌、添加了氧化硅的氧化铟锡或石墨烯之类的透光导电材料来形成第一电极层4030和第二电极层4031。
第一电极层4030和第二电极层4031能够使用从诸如钨(W)、钼(Mo)、锆(Zr)、铪(Ht)、钒(V)、钕(Nd)、钽(Ta)、铬(Cr)、钴(Co)、镍(Ni)、钛(Ti)、铂(Pt)、铝(Al)、铜(Cu)或银(Ag)之类的金属、它们的合金以及它们的氮化物中选取的一种或多种来形成。
包含导电高分子(又称作导电聚合物)的导电组成能够用于第一电极层4030和第二电极层4031。作为导电高分子，可使用所谓的π电子共轭导电聚合物。例如，能够给出聚苯胺或者其衍生物、聚吡咯或者其衍生物、聚噻吩或者其衍生物、苯胺、吡咯和噻吩中的两种或更多的共聚物或者其衍生物。
由于晶体管可能被静电等破坏，所以优选地设置用于保护驱动器电路的保护电路。保护电路优选地使用非线性元件来形成。
实施例1至4中描述的任一种晶体管都使具有各种功能的半导体装置能够如上所述地设置。
(实施例6)
实施例1至4中描述的任一种晶体管使具有读取关于对象的数据的图像传感器功能的半导体装置能够被制造。
图14A示出具有图像传感器功能的半导体装置的示例。图14A是光电传感器的等效电路图，以及图14B是光电传感器的一部分的截面图。
光电二极管602的一个电极电连接到光电二极管复位信号线658，而光电二极管602的另一个电极电连接到晶体管640的栅极。晶体管640的源极和漏极其中之一电连接到光电传感器参考信号线672，而晶体管640的源极和漏极中的另一个电连接到晶体管656的源极和漏极其中之一。晶体管656的栅极电连接到栅极信号线659，而其源极和漏极中的另一个电连接到光电传感器输出信号线671。
在本说明书的电路图中，符号“OS”书写在使用氧化物半导体膜的晶体管的标记下，使得它能够清楚地识别为使用氧化物半导体膜的晶体管。图14A中，晶体管640和晶体管656是各使用氧化物半导体层的晶体管，对其能够应用实施例1至4中描述的任一种晶体管。这个实施例中描述的是其中使用具有与实施例1中描述的晶体管440a相似的结构的晶体管的示例。
图14B是光电传感器中的光电二极管602和晶体管640的截面图。用作传感器和晶体管640的光电二极管602设置在具有绝缘表面的衬底601(TFT衬底)之上。衬底613借助于粘合层608设置在光电二极管602和晶体管640之上。
绝缘膜631、绝缘膜362、层间绝缘膜633和层间绝缘膜634设置在晶体管640之上。光电二极管602设置在层间绝缘膜633之上。在光电二极管602中，第一半导体膜606a、第二半导体膜606b和第三半导体膜606c从层间绝缘膜633侧依次堆叠在层间绝缘膜633之上形成的电极层641与层间绝缘膜634之上形成的电极层642之间。
电极层641电连接到在层间绝缘膜634之上形成的导电层643，以及电极层642通过电极层641电连接到导电层645。导电层645电连接到晶体管640的栅电极层，以及光电二极管602电连接到晶体管640。
在这里，作为一个示例示出其中堆叠作为第一半导体膜606a的具有p型电导性的半导体膜、作为第二半导体膜606b的高电阻半导体膜(i型半导体膜)以及作为第三半导体膜606c的具有n型电导性的半导体膜的pin光电二极管。
第一半导体膜606a是p型半导体膜，并且能够使用包含赋予p型电导性的杂质元素的非晶硅膜来形成。第一半导体膜606a通过借助于包含属于周期表中的13族的杂质元素(例如硼(B))的半导体源气体的等离子体增强CVD方法来形成。作为半导体源气体，可使用硅烷(SiH4)。备选地，可使用Si2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4等。进一步备选地，可形成没有包含杂质元素的非晶硅膜，并且然后杂质元素可通过扩散方法或离子注入方法添加到非晶硅膜。加热等可在杂质元素通过离子注入方法等添加之后执行，以便扩散杂质元素。在那种情况下，作为形成非晶硅膜的方法，可使用LPCVD方法、汽相沉积方法、溅射方法等。第一半导体膜606a优选地形成为具有大于或等于10 nm但小于或等于50 nm的厚度。
第二半导体膜606b是i型半导体膜(本征半导体膜)，并且使用非晶硅膜来形成。对于形成第二半导体膜606b，非晶硅膜通过借助于半导体源气体的等离子体增强CVD方法来形成。作为半导体源气体，可使用硅烷(SiH4)。备选地，可使用Si2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4等。可通过LPCVD方法、汽相沉积方法、溅射方法等，来形成第二半导体膜606b。第二半导体膜606b优选地形成为具有大于或等于200 nm但小于或等于1000 nm的厚度。
第三半导体膜606c是n型半导体膜，并且使用包含赋予n型电导性的杂质元素的非晶硅膜来形成。第三半导体膜606c通过借助于包含属于15族的杂质元素(例如磷(P))的半导体源气体的等离子体增强CVD方法来形成。作为半导体源气体，可使用硅烷(SiH4)。备选地，可使用Si2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4等。进一步备选地，可形成没有包含杂质元素的非晶硅膜，并且然后杂质元素可通过扩散方法或离子注入方法添加到非晶硅膜。加热等可在杂质元素通过离子注入方法等添加之后执行，以便扩散杂质元素。在那种情况下，作为形成非晶硅膜的方法，可使用LPCVD方法、化学汽相沉积方法、溅射方法等。第三半导体膜606c优选地形成为具有大于或等于20 nm但小于或等于200 nm的厚度。
第一半导体膜606a、第二半导体膜606b和第三半导体膜606c不一定使用非晶半导体来形成，而是可使用多晶半导体或微晶半导体(半非晶半导体: SAS)来形成。
在考虑吉布斯自由能的情况下，微晶半导体处于作为非晶状态与单晶状态之间的中间状态的亚稳状态。也就是说，微晶半导体是具有第三状态的半导体，它在自由能方面是稳定的，并且具有短程有序和晶格失真。柱状或针状晶体沿相对于衬底表面的法线方向生长。作为微晶半导体的典型示例的微晶硅的拉曼谱位于比表示单晶硅的拉曼谱的峰值的520 cm-1更低的波数。也就是说，微晶硅的拉曼谱的峰值存在于表示单晶硅的520 cm-1与表示非晶硅的480 cm-1之间。另外，微晶硅包含至少1原子百分比的氢或卤素，以便端接悬空键。此外，微晶硅包含诸如氦、氩、氪或氖之类的稀有气体元素以进一步促进晶格失真，使得稳定性增加，并且因而能够得到有利的微晶半导体膜。
这种微晶半导体膜能够通过频率大于或等于数十兆赫兹但小于或等于数百兆赫兹的射频等离子体增强CVD方法或者频率大于或等于1 GHz的微波等离子体增强CVD设备来形成。作为一个典型示例，微晶半导体能够使用采用氢稀释的诸如SiH4、Si2H6、SiH2Cl2、SiHCl3、SiCl4或SiF4之类的包含硅的化合物来形成。除了包含硅的化合物(例如硅氢化物)和氢之外，微晶半导体膜还能够通过采用从氦、氩、氪和氖中选取的一种或多种稀有气体元素的稀释来形成。在那些情况下，氢与包含硅的化合物(例如硅氢化物)的流量比为5:1至200:1，优选地为50:1至150:1，更优选地为100:1。此外，诸如CH4或C2H6之类的碳化物气体、诸如GeH4或GeF4之类的锗气体、F2等可混合到包含硅的气体中。
由光电效应所生成的空穴的迁移率低于电子的迁移率。因此，当p型半导体膜侧上的表面用作光接收平面时，pin光电二极管具有更好的特性。在这里，描述其中由光电二极管602从衬底601的、在其之上形成pin光电二极管的表面所接收的光线转换为电信号的示例。此外，来自具有与光接收平面上的半导体膜相反的导电类型的半导体膜的光线是干扰光(disturbance light)；因此，电极层优选地使用光阻塞导电膜来形成。n型半导体膜侧上的表面备选地能够用作光接收平面。
借助于绝缘材料，取决于材料，绝缘膜632、层间绝缘膜633和层间绝缘膜634能够通过诸如溅射方法、等离子体增强CVD方法、SOG方法、旋涂、浸渍、喷涂、微滴排放方法(例如喷墨方法)、印刷方法(例如丝网印刷或胶印)、刮刀、辊涂机、幕涂机、刮刀式涂层机之类的方法或工具(设备)来形成。
在这个实施例中，氧化铝膜用作绝缘膜631。绝缘膜631能够通过溅射方法或等离子体增强CVD方法来形成。
作为绝缘膜631设置在氧化物半导体膜之上的氧化铝膜具有高阻塞效应，由此防止氧以及诸如氢或水之类的杂质经过膜。
因此，在制造过程之中以及之后，氧化铝膜用作保护膜，用于防止引起改变的诸如氢或水之类的杂质进入氧化物半导体膜以及作为氧化物半导体的主要构成材料的氧从氧化物半导体膜释放。
绝缘膜632能够使用无机绝缘材料来形成，以便具有包括诸如氧化硅层、氧氮化硅层、氧化铝层和氧氮化铝层之类的氧化物绝缘膜以及诸如氮化硅层、氮氧化硅层、氮化铝层和氮氧化铝层之类的氮化物绝缘膜中的任一个的单层结构或者堆叠层结构。
为了降低表面粗糙度，用作平面化绝缘膜的绝缘膜优选地用作层间绝缘膜633和634的每个。对于层间绝缘膜633和634，例如，能够使用诸如聚酰亚胺、丙烯酸类树脂、苯并环丁烯基树脂、聚酰胺或环氧树脂之类的具有耐热性的有机绝缘材料。除了这类有机绝缘材料之外，有可能使用低介电常数材料(低k材料)、硅氧烷基树脂、磷硅酸盐玻璃(PSG)、硼磷硅玻璃(BPSG)等的单层或者堆叠层。
通过检测进入光电二极管602的光线，能够读取关于待检测对象的数据。在读取关于对象的数据时能够使用诸如背光之类的光源。
通过使用包括如上所述具有不同能隙的多个氧化物半导体层的氧化物半导体堆叠层作为半导体层，晶体管的电特性能够以较高精度来调整，从而为晶体管提供适当电特性。相应地，晶体管使用于各种目的、例如高功能性、高可靠性和低功率消耗的半导体装置能够被提供。
这个实施例能够适当地结合另一个实施例来实现。
(实施例7)
在实施例1至4的任一个中描述其示例的晶体管能够有利地用于包括其中堆叠多个晶体管的集成电路的半导体装置。在这个实施例中，作为半导体装置的示例，描述存储器介质(存储器元件)。
在这个实施例中制造的是一种半导体装置，其包括作为使用单晶半导体衬底所形成的第一晶体管的晶体管140以及作为使用半导体膜所形成并且设置在晶体管140上方的第二晶体管的晶体管162，其中在晶体管140与晶体管162之间设置有绝缘膜。在实施例1至3的任一个中描述其示例的晶体管能够有利地用作晶体管162。这个实施例中描述的是其中将具有与实施例1中描述的晶体管440a相似的结构的晶体管用作晶体管162的示例。
堆叠的晶体管140和晶体管162的半导体材料和结构可以彼此相同或不同。在这个实施例中，描述其中适合于存储器介质(存储器元件)的电路的材料和结构用于晶体管的示例。
图15A至图15C中，示出半导体装置的结构的示例。图15A示出半导体装置的截面，以及图15B是半导体装置的平面图。在这里，图15A对应于沿图15B的线条C1-C2和线条D1-D2的截面。另外，图15C是使用半导体装置作为存储器元件的电路图的示例。图15A和图15B所示的半导体装置在其下部包括使用第一半导体材料的晶体管140以及在其上部包括使用第二半导体材料的晶体管162。在这个实施例中，第一半导体材料是除了氧化物半导体之外的半导体材料，而第二半导体材料是氧化物半导体。作为除了氧化物半导体之外的半导体材料，例如，能够使用硅、锗、硅锗、碳化硅或砷化镓；优选地使用单晶半导体。备选地，可使用有机半导体材料等。使用这种半导体材料的晶体管能够易于以高速度进行操作。另一方面，使用氧化物半导体的晶体管因其特性而使电荷能够保持长时间。
参照图15A至图15C来描述图15A至图15C所示的半导体装置。
晶体管140包括：沟道形成区116，设置在包含半导体材料(例如硅)的衬底185中；杂质区120，设置成使得沟道形成区116定位在它们之间；金属化合物区124，与杂质区120相接触；栅绝缘膜108，设置在沟道形成区116之上；以及栅电极110，设置在栅绝缘膜108之上。
作为包含半导体材料的衬底185，能够使用硅、碳化硅等的单晶半导体衬底或多晶半导体衬底、硅锗等的化合物半导体衬底、SOI衬底等。虽然“SOI衬底”一般表示其中硅半导体膜设置在绝缘表面上的衬底，但是本说明书等中的“SOI衬底”在其范畴内也包括其中使用除了硅之外的材料所形成的半导体膜设置在绝缘表面上的衬底。也就是说，“SOI衬底”中包含的半导体膜并不局限于硅半导体膜。此外，SOI衬底能够具有一种结构，其中半导体膜设置在诸如玻璃衬底之类的绝缘衬底之上，它们之间设置有绝缘层。
作为形成SOI衬底的方法，能够使用下列方法的任一种：一种方法，其中将氧离子添加到镜面抛光晶圆，并且然后以高温对其执行加热，由此在离晶圆的顶面某个深度处形成氧化物层，并且消除了表面层中引起的缺陷；一种方法，其中通过利用氢离子照射、热处理所形成的微孔的生长来分离半导体衬底；一种方法，其中通过晶体生长在绝缘表面之上形成单晶半导体膜；等等。
例如，通过单晶半导体衬底的一个表面来添加离子，使得在离单晶半导体衬底的表面某个深度处形成脆化层，并且绝缘膜在单晶半导体衬底的表面和元件衬底的表面之一之上形成。在单晶半导体衬底和元件衬底相互接合并且它们之间设置有绝缘膜的状态下执行热处理，使得裂纹在脆化层中生成，并且沿脆化层分离单晶半导体衬底。相应地，从单晶半导体衬底分离的单晶半导体层作为半导体层在元件衬底之上形成。也能够有利地使用通过上述方法所形成的SOI衬底。
元件隔离绝缘层106设置在衬底185之上，以便包围晶体管140。对于高度集成，优选的是，如同图15A至图15C中那样，晶体管140没有侧壁绝缘层。另一方面，在晶体管140的特性具有优先级的情况下，侧壁绝缘层可设置在栅电极110的侧面上，并且可设置包括具有不同杂质浓度的区域的杂质区120。
使用单晶半导体衬底所形成的晶体管140能够以高速度进行操作。因此，晶体管用作读取晶体管使数据能够以高速度被读取。形成两个绝缘膜以便覆盖晶体管140。作为形成晶体管162和电容器164之前的处理，对两个绝缘膜执行CMP处理，使得绝缘膜128和绝缘膜130形成为平面化的，并且暴露栅电极110的上表面。
作为绝缘膜128和绝缘膜130的每个，作为典型示例，有可能使用诸如氧化硅膜、氧氮化硅膜、氧化铝膜、氧氮化铝膜、氮化硅膜、氮化铝膜、氮氧化硅膜或氮氧化铝膜之类的无机绝缘膜。绝缘膜128和绝缘膜130能够通过等离子体增强CVD方法、溅射方法等形成。
备选地，能够使用诸如聚酰亚胺、丙烯酸类树脂或苯并环丁烯基树脂之类的有机材料。除了这类有机材料之外，还有可能使用低介电常数材料(低k材料)等。在使用有机材料的情况下，绝缘膜128和绝缘膜130可通过湿式方法、例如旋涂方法或印刷方法来形成。
在绝缘膜130中，氧化硅膜用作要与半导体膜相接触的膜。
在这个实施例中，50 nm厚的氧氮化硅膜通过溅射方法作为绝缘膜128来形成，以及550 nm厚的氧化硅膜通过溅射方法作为绝缘膜130来形成。
栅电极层148在通过CMP充分平面化的绝缘膜130之上形成。能够通过形成导电层，并且有选择地蚀刻导电层，来形成栅电极层148。
栅绝缘膜146在栅电极层148之上形成。
对于栅绝缘膜146，氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜、氧化铝膜、氮化铝膜、氧氮化铝膜、氮氧化铝膜、氧化铪膜或者氧化镓膜能够通过等离子体增强CVD方法、溅射方法等形成。
其能隙彼此不同的氧化物半导体膜堆叠在栅绝缘膜146之上。在这个实施例中，In-Sn-Zn基氧化物层和In-Ga-Zn基氧化物层按照这种顺序堆叠在栅绝缘膜146之上。
随后，有选择地蚀刻氧化物半导体膜的堆叠层，以便形成岛状氧化物半导体堆叠层144。
在氧化物半导体膜堆叠层144之上，形成源电极和漏电极142a、142b。
能够用于栅电极层148以及源和漏电极142a、142b的导电层能够通过诸如溅射方法之类的PVD方法或者诸如等离子体增强CVD方法之类的CVD方法来形成。此外，作为导电层的材料，能够使用从Al、Cr、Cu、Ta、Ti、Mo和W中选取的元素、包含上述元素的任一种作为成分的合金等。可使用Mn、Mg、Zr、Be、Nd和Sc的任一种或者组合地包含其任一种的材料。
导电层具有单层结构或者两层或更多层的堆叠层结构。例如，导电层能够具有钛膜或氮化钛膜的单层结构、包含硅的铝膜的单层结构、其中钛膜堆叠在铝膜之上的二层结构、其中钛膜堆叠在氮化钛膜之上的二层结构或者其中钛膜、铝膜和钛膜按照这种顺序堆叠的三层结构。具有钛膜或氮化钛膜的单层结构的导电层的优点在于，它能够易于被处理为具有锥形形状的源电极142a和漏电极142b。
随后，绝缘膜150在栅电极层148、栅绝缘膜146和氧化物半导体膜堆叠层144之上形成。氧化铝膜在这个实施例中作为绝缘膜150来形成。
作为膜150设置在氧化物半导体堆叠层144之上的氧化铝膜具有高阻塞效应，由此防止氧以及诸如氢或水之类的杂质经过膜。
因此，在制造过程之中以及之后，氧化铝膜用作保护膜，用于防止引起改变的诸如氢或水之类的杂质进入氧化物半导体堆叠层144以及作为氧化物半导体的主要构成材料的氧从氧化物半导体堆叠层144释放。
还可将绝缘膜堆叠在绝缘膜150之上。
作为绝缘膜，氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜、氮化铝膜、氧化铝膜、氧氮化铝膜、氮氧化铝膜、氧化铪膜和氧化镓膜通过等离子体增强CVD方法、溅射方法等形成。
在绝缘膜150之上，电极层153在与源电极或漏电极142a重叠的区域中形成。
随后，绝缘膜152在晶体管162和电极层153之上形成。能够通过溅射方法、CVD方法等，形成绝缘膜152。绝缘膜152能够使用包括诸如氧化硅、氧氮化硅、氮化硅、氧化铪或氧化铝之类的无机绝缘材料的材料来形成。备选地，能够使用诸如聚酰亚胺、丙烯酸类树脂或苯并环丁烯基树脂之类的有机材料，能够对其应用诸如涂层方法、印刷方法或喷墨方法之类的湿式过程。
随后，在栅绝缘膜146、绝缘膜150和绝缘膜152中形成达到源或漏电极142b的开口。开口通过借助于掩模等的选择性蚀刻来形成。
此后，布线156在开口中形成为与源电极或漏电极142b相接触。源或漏电极142b和布线156的连接点在图15A至图15C中未示出。
布线156按照如下方式来形成：使得导电层通过诸如溅射方法之类的PVD方法或者诸如等离子体增强CVD方法之类的CVD方法来形成，并且然后蚀刻导电层。此外，作为导电层的材料，能够使用从Al、Cr、Cu、Ta、Ti、Mo和W中选取的元素、包含上述元素作为其成分的合金等。可使用Mn、Mg、Zr、Be、Nd和Sc的任一种或者组合地包含其任一种的材料。细节与源电极或漏电极142a的细节相同。
通过上述过程，完成晶体管162和电容器164。在这个实施例中，晶体管162包括其中包含其能隙彼此不同的至少两个氧化物半导体层的氧化物半导体堆叠层144。通过使用采用其能隙彼此不同的多个氧化物半导体层的氧化物半导体堆叠层144，晶体管162的电特性能够以高精度来调整，从而为晶体管162提供适当电特性。此外，在这个实施例中，氧化物半导体堆叠层144经过高度纯化，并且包含修复氧空位的过剩氧。因此，晶体管162具有较小断态电流以及电特性的较小改变，并且因而是电稳定的。电容器164包括源电极或漏电极142a、绝缘膜150和电极层153。
进一步备选地，在电容器不是必要的情况下，可省略电容器164。
图15C是使用半导体装置作为存储器元件的电路图的示例。图15C中，晶体管162的源电极和漏电极其中之一、电容器164的一个电极和晶体管140的栅电极相互电连接。第一布线(第一条线，又称作源线)电连接到晶体管140的源电极。第二布线(第二条线，又称作位线)电连接到晶体管140的漏电极。第三布线(第三条线，又称作第一信号线)电连接到晶体管162的源电极和漏电极中的另一个。第四布线(第四条线，又称作第二信号线)电连接到晶体管162的栅电极。第五布线(第五条线，又称作字线)和电容器164的另一个电极相互电连接。
使用氧化物半导体的晶体管162具有极小的断态电流；因此，通过使晶体管162截止，其中晶体管162的源电极和漏电极其中之一、电容器164的一个电极以及晶体管140的栅电极相互电连接的结点(以下称作结点FG)的电位能够保持极长时间。电容器164促进给予结点FG的电荷的保存以及所保存数据的读取。
为了将数据存储在半导体装置中(在数据写入时)，第四布线的电位设置成使晶体管162导通的电位，由此晶体管162导通。因此，第三布线的电位提供给结点FG，使得预定量的电荷在结点FG中积聚。在这里，将用于提供两个不同电位电平的任一个的电荷(以下称作低电平电荷和高电平电荷)给予结点FG。此后，第四布线的电位设置成使晶体管162截止的电位，由此晶体管162截止。这使结点FG浮动，并且保持将预定量的电荷保存在结点FG中。因此，预定量的电荷被积聚，并且保存在结点FG中，由此存储器单元能够存储数据。
由于晶体管162的断态电流极小，所以保持将提供给结点FG的电荷保存长时段。因此，刷新操作不是必要的，或者刷新操作的频率能够极大地降低，这引起功率消耗的充分降低。此外，也能够使得已存储数据甚至在没有提供电力时保存长时间。
为了读出已存储数据(在读取数据时)，当预定电位(固定电位)被提供给第一布线时，将适当电位(读出电位)提供给第五布线，由此晶体管140根据结点FG中保存的电荷量来改变其状态。这是因为一般来说，当晶体管140是n沟道晶体管时，在高电平电荷保存在结点FG中的情况下晶体管140的阈值电压Vth_H小于低电平电荷保存在结点FG中的情况下晶体管140的阈值Vth_L。在这里，各阈值电压指的是第五布线的电位，它是使晶体管140导通所必要的。因此，通过将第五布线的电位设置成处于Vth_H与Vth_L之间的电位V0，能够确定结点FG中保存的电荷。例如，在数据写入中给予高电平电荷的情况下，当第五布线的电位为V0(>Vth_H)时，晶体管140导通。在写入时给予低电平电荷的情况下，甚至当第五布线的电位为V0(<Vth_L)时，晶体管140也保持在其截止状态。因此，通过控制第五布线的电位并且确定晶体管140是处于导通状态还是截止状态(读出第二布线的电位)，能够读出已存储数据。
此外，为了改写已存储数据，将下一个电位提供给保存上述数据写入时给予的预定量电荷的结点FG，使得下一个数据的电荷保存在结点FG中。具体来说，第四布线的电位设置成使晶体管162导通的电位，由此晶体管162导通。将第三布线的电位(下一个数据的电位)提供给结点FG，并且预定量的电荷在结点FG中积聚。此后，第四布线的电位设置成使晶体管162截止的电位，由此晶体管162截止，保持将下一个数据的电荷保存在结点FG中。换言之，在保持将第一写入时给予的预定量电荷保存在结点FG中时，操作(第二写入)按照与第一写入相同的方式来执行，由此能够重写(overwrite)数据以便存储。
这个实施例中描述的晶体管162的断态电流能够通过使用包括其能隙彼此不同的至少两个氧化物半导体层的氧化物半导体堆叠层来充分降低。因此，通过使用这种晶体管，能够提供其中能够保持将已存储数据保存极长时间的半导体装置。
如上所述，通过使用包括具有不同能隙的多个氧化物半导体层的氧化物半导体堆叠层，晶体管的电特性能够以较高精度来调整，从而为晶体管提供适当电特性。相应地，能够提供用于各种目的、例如高功能性、高可靠性和低功率消耗的半导体装置。
这个实施例中描述的结构、方法等能够与其它实施例中描述的结构、方法等的任一个适当地组合。
(实施例8)
本说明书中公开的任何半导体装置能够应用于各种电子设备(包括游戏机)。电子设备的示例是电视机(又称作电视或电视接收器)、计算机等的监视器、诸如数码相机或数码摄像机之类的相机、数码相框、移动电话手机(又称作移动电话或移动电话装置)、便携游戏机、便携信息终端、音频再现装置、诸如弹球盘机之类的大型游戏机等。描述各包括以上实施例中描述的半导体装置的电子设备的示例。上述半导体装置晶体管使具有用于各种目的、例如高功能性、高可靠性和低功率消耗的质量的电子设备能够被提供。
图16A示出具有显示部分的台架9000。在台架9000中，显示部分9003结合在壳体9001中。按照本发明的一个实施例所制造的半导体装置能够用于显示部分9003，并且图像能够在显示部分9003上显示。壳体9001由在这里的4个支脚部分9002来支撑。此外，为壳体9001提供用于供应电力的电源线9005。
显示部分9003具有触摸输入功能，使得用户能够通过用其手指等触摸台架9000的显示部分9003上显示的显示按钮9004来操作屏幕或输入数据；这允许与另一个家用电器的通信或者对其的控制，由此显示部分9003能够用作用于通过屏幕操作来控制另一个家用电器的控制装置。例如，通过使用具有实施例6中描述的图像传感器功能的半导体装置，显示部分9003能够设置有触摸输入功能。
此外，能够采用为壳体9001所提供的铰链与地板垂直地放置显示部分9003的屏幕；因此，台架9000也能够用作电视装置。具有大屏幕的电视装置减少小房间中的开放空间；相比之下，结合在台架中的显示部分引起对房间空间的有效使用。
图16B示出电视机9100。在电视机9100中，显示部分9103结合在壳体9101中。按照本发明的一个实施例所制造的半导体装置能够用于显示部分9103中，使得能够在显示部分9103上显示图像。在这里，壳体9101由支架(stand)9105来支撑。
能够采用壳体9101的操作开关或者单独遥控器9110来操作电视机9100。能够采用遥控器9110的操作键9109来控制频道和音量，使得能够控制显示部分9103上显示的图像。此外，遥控器9110可设置有显示部分9107，用于显示从遥控器9110输出的数据。
图16B所示的电视机9100设置有接收器、调制解调器等。通过接收器，电视机9100能够接收一般电视广播。此外，电视机9100能够经由调制解调器通过有线或无线连接来连接到通信网络，使得能够执行单向(从发送方到接收方)或双向(在发送方与接收器之间或者在接收器之间)数据通信。
实施例1至7中的任一个实施例中描述的半导体装置能够应用于显示部分9103，由此能够提供较高性能、极可靠的电视机。
图16C示出一种计算机，其中包括主体9201、壳体9202、显示部分9203、键盘9204、外部连接端口9205、指示装置(pointing device)9206等。在将按照本发明的一个实施例制造的半导体装置用于显示部分9203的情况下制造该计算机。
实施例1至7的任一个中所述的半导体装置能够应用于显示部分9203，由此能够提供较高性能、极可靠的计算机。
图16D示出移动电话的一个示例。移动电话9500设置有结合在壳体9501中的显示部分9502、操作按钮9503、外部连接端口9504、扬声器9505、话筒9506等。实施例1至7的任一个实施例中所述的半导体装置能够应用于显示部分9502，由此能够提供较高性能、极可靠的移动电话。
用户能够通过用其手指等触摸图16D所示的移动电话9500的显示部分9502来输入数据、进行呼叫或者以文本方式传递信息。
主要存在显示部分9502的三种屏幕模式。第一模式是主要用于显示图像的显示模式。第二模式是主要用于输入诸如文本之类的数据的输入模式。第三模式是显示和输入模式，其中结合了显示模式和输入模式的两种模式。
例如，在进行呼叫或者文本消息传递的情况下，对显示部分9502选择主要用于输入文本的文本输入模式，使得能够输入屏幕上显示的字符。在这种情况下，优选的是在显示部分9502的几乎整个屏幕上显示键盘或数字按钮。
通过在移动电话9500内部设置包括诸如陀螺仪或加速传感器之类的用于检测倾斜度的传感器的检测装置，确定移动电话9500的方向(移动电话9500对于风景模式或肖像模式是水平还是垂直放置)，使得显示部分9502的屏幕上的显示能够自动切换。
另外，屏幕模式通过触摸显示部分9502或者操作壳体9501的操作按钮9503来切换。备选地，屏幕模式能够根据显示部分9502上显示的图像的种类来切换。例如，当显示部分上显示的图像的信号是运动图像数据的信号时，屏幕模式切换到显示模式；当信号是文本数据的信号时，屏幕模式切换到输入模式。
此外，在输入模式中，可检测由显示部分9502中的光学传感器所检测的信号，使得屏幕模式可被控制以便在通过触摸显示部分9502进行的输入在所指定时间段之内没有执行时从输入模式切换到显示模式。
显示部分9502也能够用作图像传感器。例如通过用手掌或手指触摸显示部分9502来取得掌纹、指纹等的图像，由此能够执行个人鉴别。此外，可为显示部分提供背光或者发射近红外光的感测光源，由此能够取得指静脉、掌静脉等的图像。
这个实施例中描述的结构、方法等能够与其它实施例中描述的结构、方法等的任一个适当地组合。
[示例1]
在这个示例中，制造了样本(样本1A、样本1B、样本2A和样本2B)，其中其能隙比第一氧化物半导体层要小的第二氧化物半导体层在第一氧化物半导体层之上形成，第三氧化物半导体层在第二氧化物半导体层之上形成，并且观察样本1A、样本1B、样本2A和样本2B的截面结构。此外，测量样本1A和2A的电离电位，基于此，通过计算来得到能带图。在本申请文件中，电离电位是带隙和电子亲合势之和，并且通过椭圆光度法对由其材料所形成的单膜测量带隙。
5 nm厚的In-Ga-Zn基氧化物膜、5 nm厚的In-Sn-Zn基氧化物膜和5 nm厚的In-Ga-Zn基氧化物膜堆叠在作为衬底1000的石英衬底之上，分别作为第一氧化物半导体层1001、第二氧化物半导体层1002和第三氧化物半导体层1003，以便形成样本1A。各层通过溅射方法在氧气氛(100%氧)下以300℃的衬底温度来沉积。In:Ga:Zn=1:1:1(原子比)的氧化物靶用于沉积每个In-Ga-Zn基氧化物膜；In:Sn:Zn=2:1:3(原子比)的氧化物靶用于沉积In-Sn-Zn基氧化物膜。
按照与样本1A相似的方式形成的氧化物半导体堆叠层经过热处理，使得形成包括混合区的氧化物半导体堆叠层，以便形成样本1B。热处理在氮气氛下以650℃执行一小时，并且然后在氧气氛下以650℃执行一小时。
5 nm厚的In-Ga-Zn基氧化物膜、5 nm厚的In-Zn基氧化物膜和5 nm厚的In-Ga-Zn基氧化物膜堆叠在作为衬底1000的石英衬底之上，分别作为第一氧化物半导体层1001、第二氧化物半导体层1002和第三氧化物半导体层1003，以便形成样本2A。各层通过溅射方法在氧气氛(100%氧)下以300℃的衬底温度来沉积。In:Ga:Zn=1:1:1(原子比)的氧化物靶用于沉积每个In-Ga-Zn基氧化物膜；In:Zn=2:1(原子比)的氧化物靶用于沉积In-Zn基氧化物膜。
按照与样本2A相似的方式形成的氧化物半导体堆叠层经过热处理，使得形成了包括混合区的氧化物半导体堆叠层，以便形成样本2B。热处理在氮气氛下以650℃执行一小时，并且然后在氧气氛下以650℃执行一小时。
从样本1A、1B、2A和2B切割相应边缘部分，并且采用高分辨率透射电子显微镜(“H9000-NAR”：Hitachi High-Technologies Corporation制造的TEM)以300 kV的加速电压来观察其截面。图17B是样本1A的TEM图像；图17C是样本1B的TEM图像；图18B是样本2A的TEM图像；图18C是样本2B的TEM图像。样本1A的示意图和样本2A的示意图分别是图17A和图18A。堆叠氧化物半导体层之间的各界面在示意示出的图17A和图18A中由虚线示出。
图17B和图17C中的样本1A和1B的TEM图像属于氧化物半导体堆叠层，其中第一5nm厚的In-Ga-Zn基氧化物膜、5 nm厚的In-Sn-Zn基氧化物膜和第二5 nm厚的In-Ga-Zn基氧化物膜堆叠在衬底1000之上，分别作为第一氧化物半导体层1001、第二氧化物半导体层1002和第三氧化物半导体层1003。堆叠氧化物半导体层之间的各界面能够在图17B中样本1A的TEM图像中识别。另一方面，在对氧化物半导体堆叠层执行了热处理的样本1B的TEM图像中，在图17C所示的堆叠氧化物半导体层之间没有识别清楚界面，并且形成混合区域。
图18B和图18C中样本2A和2B的TEM图像属于氧化物半导体堆叠层，其中第一5 nm厚的In-Ga-Zn基氧化物膜、5 nm厚的In-Zn基氧化物膜和第二5 nm厚的In-Ga-Zn基氧化物膜堆叠在衬底1000之上，分别作为第一氧化物半导体层1001、第二氧化物半导体层1002和第三氧化物半导体层1003。堆叠氧化物半导体层之间的各界面能够在图18B中样本2A的TEM图像中识别。另一方面，在对氧化物半导体堆叠层执行了热处理的样本2B的TEM图像中，在图18C所示的堆叠氧化物半导体层之间没有识别清楚界面，并且形成混合区域。
如图17B、图17C、图18B和图18C所示，能够识别，在样本1A、1B、2A和2B中，作为第一氧化物半导体层1001的第一In-Ga-Zn基氧化物膜、各为第二氧化物半导体层1002的In-Sn-Zn基氧化物膜和In-Zn基氧化物膜以及作为第三氧化物半导体层1003的第二In-Ga-Zn基氧化物膜各包括晶体，并且是具有c轴配向的晶体氧化物半导体(CAAC-OS)膜。作为第一氧化物半导体层1001的第一In-Ga-Zn基氧化物膜也包括非晶结构。
氧化物半导体堆叠层中的各氧化物半导体层的晶态不受具体限制；每一个氧化物半导体层可具有晶体结构或者可具有非晶结构，或者具有晶体结构的氧化物半导体层以及具有非晶结构的氧化物半导体层均可包含在氧化物半导体堆叠层中。
相应堆叠层在与样本1A和样本2A的相应沉积条件相同的沉积条件下形成，除了单晶硅衬底用作衬底，并且其电离电位在溅射其顶面的同时通过紫外光电子谱(UPS)来测量，其结果如图19和图21所示。
图19和图21中，水平轴表示自样本的顶面起所花费的溅射时间，以及垂直轴表示电离电位。在如下假设下表示各界面：溅射速率在In-Ga-Zn基氧化物膜与In-Sn-Zn基氧化物膜之间彼此相等，以及溅射速率在In-Ga-Zn基氧化物膜与In-Zn基氧化物膜之间彼此相等。
从图19能够看到，电离电位在设置于In-Ga-Zn基氧化物膜之间的In-Sn-Zn基氧化物膜中降低。电离电位表示从真空级到价带的能量差。
从电离电位中减去按照椭圆光度法测量的带隙，使得得到导带的能量，从而绘制堆叠层的带结构。In-Ga-Zn基氧化物膜的带隙和In-Sn-Zn基氧化物膜的带隙分别设置在3.2 eV和2.8 eV。这样，得到图20。发现内埋沟道在图20中如图4C所示能带图所示来形成。
从图21能够看到，电离电位在设置于In-Ga-Zn基氧化物膜之间的In-Zn基氧化物膜中降低。电离电位表示从真空级到价带的能量差。
从电离电位中减去按照椭圆光度法测量的带隙，使得得到导带的能量，从而绘制堆叠层的带结构。In-Ga-Zn基氧化物膜的带隙和In-Zn基氧化物膜的带隙分别设置在3.2eV和2.6 eV。这样，得到图22。发现内埋沟道在图22中如图4C所示能带图所示来形成。
在这个示例中，其中In-Ga-Zn基氧化物膜用作第一氧化物半导体层和第三氧化物半导体层中的每个并且In-Sn-Zn基氧化物膜或In-Zn基氧化物膜用作第二氧化物半导体层的堆叠层无疑地(surely)通过图20、图22或者图4C中所示能带图来描述，其中第二氧化物半导体层的电离电位和能隙比第一氧化物半导体层和第三氧化物半导体层要小。第一氧化物半导体层、第二氧化物半导体层和第三氧化物半导体层的材料的组合不受具体限制；材料可适当地用于图20、图22或者图4C所示的能带图(考虑其能隙)。
[示例2]
在这个示例中，计算各包括由第一氧化物半导体层和第二氧化物半导体层的堆叠组成的氧化物半导体堆叠层、在实施例1中描述为晶体管440a、440b和430的晶体管(示例晶体管1至4和比较晶体管1至4)的特性。
对于这个示例中的计算，使用了Synopsys, Inc.制造的仿真软件技术计算机辅助设计(TCAD)。
作为示例晶体管1和2以及比较晶体管1和2，使用底栅(沟道蚀刻类型)晶体管，其中的每个晶体管中，其中第一氧化物半导体层和第二氧化物半导体层按照这种顺序堆叠的氧化物半导体堆叠层设置在100 nm厚的栅绝缘膜之上，栅绝缘膜设置于栅电极层之上，以及源和漏电极层设置在氧化物半导体堆叠层之上，如实施例1中对于晶体管440a和440b描述的那样。
作为示例晶体管3和4以及比较晶体管3和4，使用底栅晶体管，其中的每个晶体管中，源和漏电极设置在100 nm厚的栅绝缘膜之上，该栅绝缘膜设置于栅电极层之上，以及其中第一氧化物半导体层和第二氧化物半导体层按照这种顺序堆叠的氧化物半导体堆叠层设置在源和漏电极层之上，如实施例1中对于晶体管430描述的那样。
通过在示例晶体管1至4和比较晶体管1至4中将沟道长度(L)和沟道宽度(W)设置在10 μm，并且将漏极电压(Vd)设置在1 V，来执行计算。
示例晶体管1至4的各氧化物半导体堆叠层包括具有相互不同能隙的第一氧化物半导体层和第二氧化物半导体层。5 nm厚的In-Sn-Zn基氧化物膜和5 nm厚的In-Ga-Zn基氧化物膜分别作为第一氧化物半导体层和第二氧化物半导体层包含在示例晶体管1和3中；5nm厚的In-Ga-Zn基氧化物膜和5 nm厚的In-Sn-Zn基氧化物膜分别作为第一氧化物半导体层和第二氧化物半导体层包含在示例晶体管2和4中。
另一方面，作为比较示例的比较晶体管1至4的各氧化物半导体堆叠层包括具有相同能隙的第一氧化物半导体层和第二氧化物半导体层。5 nm厚的In-Ga-Zn基氧化物膜和5nm厚的In-Ga-Zn基氧化物膜分别作为第一氧化物半导体层和第二氧化物半导体层(即，氧化物半导体堆叠层由In-Ga-Zn基氧化物膜组成)包含在比较晶体管1和3中；5 nm厚的In-Sn-Zn基氧化物膜和5 nm厚的In-Sn-Zn基氧化物膜分别作为第一氧化物半导体层和第二氧化物半导体层(即，氧化物半导体堆叠层由ITGO膜组成)包含在比较晶体管2和4中。
对于计算，在示例晶体管1至4和比较晶体管1至4中，In-Ga-Zn基氧化物膜的带隙、载流子生存时间、体迁移率和电子亲合势分别设置在3.15 eV、1 nsec、10 cm2/Vs和4.6eV；In-Sn-Zn基氧化物膜的带隙、载流子生存时间、体迁移率和电子亲合势分别设置在2.8eV、1 nsec、35 cm2/Vs和4.6 eV。
通过示例晶体管1和2以及比较晶体管1和2的计算所得到的断态电流如图23A和图23B所示；通过示例晶体管3和4以及比较晶体管3和4的计算所得到的断态电流如图25A和图25B所示。图23B和图25B是分别在图23A和图25A中的从1.0×10-35 A至1.0×10-25 A的范围的漏极电流的放大图表。在图23A和图23B以及图25A和图25B中，垂直轴表示漏极电流(A)，以及水平轴表示栅极电压(V)。
通过示例晶体管1和2以及比较晶体管1和2的计算所得到的场效应迁移率如图24所示；通过示例晶体管3和4以及比较晶体管3和4的计算所得到的场效应迁移率如图26所示。在图24和图26中，垂直轴表示场效应迁移率(cm2/Vs)，以及水平轴表示栅极电压(V)。
在具有相同结构的示例晶体管1和2以及比较晶体管1和2中，断态电流如图23A和图23B所示是不同的，并且场效应迁移率如图24所示也是不同的。
同样，在具有相同结构的示例晶体管3和4以及比较晶体管3和4中，断态电流如图25A和图25B所示是不同的，并且场效应迁移率如图26所示也是不同的。
在这个示例中，具体来说，如图24和图26所示的场效应迁移率的差根据氧化物半导体材料以及氧化物半导体堆叠层的层堆叠顺序而变得显著。
上述结果证明，晶体管的电特性(在这个示例中为场效应迁移率和断态电流)能够通过其带隙彼此不同的氧化物半导体的堆叠层以不同方式来改变，而无需改变晶体管的结构。
因此，通过使用氧化物半导体堆叠层，晶体管的电特性能够以高精度来调整，从而为晶体管提供适当电特性。
本申请基于2011年7月8日向日本专利局提交的日本专利申请序号2011-152099，通过引用将其完整内容结合于此。

Claims (26)

1.一种半导体装置，包括：
栅电极；
所述栅电极之上的栅绝缘膜；
所述栅绝缘膜之上的氧化物半导体堆叠层，所述氧化物半导体堆叠层包括：
所述栅绝缘膜之上的第一氧化物半导体层；以及
所述第一氧化物半导体层之上的第二氧化物半导体层；以及
所述氧化物半导体堆叠层之上的源电极和漏电极，
其中，所述第一氧化物半导体层的能隙与所述第二氧化物半导体层的能隙彼此不同，以及
所述氧化物半导体堆叠层包括其中氧含量比晶态下的氧化物半导体的化学计量组成比中的氧含量要高的区域。
2.如权利要求1所述的半导体装置，
其中，所述第二氧化物半导体层覆盖所述第一氧化物半导体层的顶面和侧面。
3.如权利要求1所述的半导体装置，其中，所述氧化物半导体堆叠层包括其中包含掺杂剂的低电阻区。
4.如权利要求1所述的半导体装置，
其中，所述氧化物半导体堆叠层在所述第一氧化物半导体层与所述第二氧化物半导体层之间包括混合区，
其中，所述第一氧化物半导体层包括第一元素，
其中，所述第二氧化物半导体层包括第二元素，以及
其中，所述混合区包括所述第一元素和所述第二元素。
5.如权利要求1所述的半导体装置，
其中，所述氧化物半导体堆叠层在所述第二氧化物半导体层之上包括第三氧化物半导体层；以及
其中，所述第二氧化物半导体层的能隙小于所述第三氧化物半导体层的能隙。
6.如权利要求5所述的半导体装置，
其中，所述第三氧化物半导体层覆盖所述第一氧化物半导体层的侧面以及所述第二氧化物半导体层的顶面和侧面。
7.如权利要求1所述的半导体装置，
其中，所述氧化物半导体堆叠层包括其中包含c轴配向的晶体。
8.一种半导体装置，包括：
栅电极；
所述栅电极之上的栅绝缘膜；
所述栅绝缘膜之上的源电极和漏电极；以及
所述源电极和所述漏电极之上的氧化物半导体堆叠层，所述氧化物半导体堆叠层包括：
第一氧化物半导体层；以及
所述第一氧化物半导体层之上的第二氧化物半导体层，
其中，所述第一氧化物半导体层的能隙与所述第二氧化物半导体层的能隙彼此不同，以及
所述氧化物半导体堆叠层包括其中氧含量比晶态下的氧化物半导体的化学计量组成比中的氧含量要高的区域。
9.如权利要求8所述的半导体装置，
其中，所述第二氧化物半导体层覆盖所述第一氧化物半导体层的顶面和侧面。
10.如权利要求8所述的半导体装置，其中，所述氧化物半导体堆叠层包括其中包含掺杂剂的低电阻区。
11.如权利要求8所述的半导体装置，
其中，所述氧化物半导体堆叠层包括所述第一氧化物半导体层与所述第二氧化物半导体层之间的混合区，
其中，所述第一氧化物半导体层包括第一元素，
其中，所述第二氧化物半导体层包括第二元素，以及
其中，所述混合区包括所述第一元素和所述第二元素。
12.如权利要求8所述的半导体装置，
其中，所述氧化物半导体堆叠层在所述第二氧化物半导体层之上包括第三氧化物半导体层，
其中，所述第二氧化物半导体层的能隙小于所述第三氧化物半导体层的能隙。
13.如权利要求12所述的半导体装置，
其中，所述第三氧化物半导体层覆盖所述第一氧化物半导体层的侧面以及所述第二氧化物半导体层的顶面和侧面。
14.如权利要求8所述的半导体装置，
其中，所述氧化物半导体堆叠层包括其中包含c轴配向的晶体。
15.一种用于制造半导体装置的方法，包括：
在栅电极之上形成栅绝缘膜；
在所述栅绝缘膜之上形成氧化物半导体堆叠层；以及
在所述氧化物半导体堆叠层之上形成源电极和漏电极，
其中，所述氧化物半导体堆叠层包括第一氧化物半导体层以及所述第一氧化物半导体层之上的第二氧化物半导体层，以及
其中，所述第一氧化物半导体层的能隙与所述第二氧化物半导体层的能隙彼此不同，以及
所述氧化物半导体堆叠层包括其中氧含量比晶态下的氧化物半导体的化学计量组成比中的氧含量要高的区域。
16.如权利要求15所述的用于制造半导体装置的方法，还包括：
对所述氧化物半导体堆叠层执行热处理。
17.如权利要求15所述的用于制造半导体装置的方法，还包括：
将掺杂剂有选择地添加到所述氧化物半导体堆叠层。
18.如权利要求15所述的用于制造半导体装置的方法，还包括：
在形成所述氧化物半导体层堆叠层之后执行热处理，以便在所述第一氧化物半导体层与所述第二氧化物半导体层之间形成混合区。
19.如权利要求15所述的用于制造半导体装置的方法，
其中，所述氧化物半导体堆叠层包括第三氧化物半导体层，以及
其中，所述第二氧化物半导体层的能隙小于所述第三氧化物半导体层的能隙。
20.如权利要求15所述的用于制造半导体装置的方法，
其中，所述氧化物半导体堆叠层包括其中包含c轴配向的晶体。
21.一种用于制造半导体装置的方法，包括：
在栅电极之上形成栅绝缘膜；
在所述栅绝缘膜之上形成源电极和漏电极；以及
在所述源电极和所述漏电极之上形成氧化物半导体堆叠层，
其中，所述氧化物半导体堆叠层包括第一氧化物半导体层以及所述第一氧化物半导体层之上的第二氧化物半导体层，以及
其中，所述第一氧化物半导体层的能隙与所述第二氧化物半导体层的能隙彼此不同，以及
所述氧化物半导体堆叠层包括其中氧含量比晶态下的氧化物半导体的化学计量组成比中的氧含量要高的区域。
22.如权利要求21所述的用于制造半导体装置的方法，还包括：
对所述氧化物半导体堆叠层执行热处理。
23.如权利要求21所述的用于制造半导体装置的方法，还包括：
将掺杂剂有选择地添加到所述氧化物半导体堆叠层。
24.如权利要求21所述的用于制造半导体装置的方法，还包括：
在形成所述氧化物半导体层堆叠层之后执行热处理，以便在所述第一氧化物半导体层与所述第二氧化物半导体层之间形成混合区。
25.如权利要求21所述的用于制造半导体装置的方法，
其中，所述氧化物半导体堆叠层在所述第二氧化物半导体层之上包括第三氧化物半导体层，
其中，所述第二氧化物半导体层的能隙小于所述第三氧化物半导体层的能隙。
26.如权利要求21所述的用于制造半导体装置的方法，
其中，所述氧化物半导体堆叠层包括其中包含c轴配向的晶体。
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US (9) US8952377B2 (zh)
JP (10) JP6148829B2 (zh)
KR (5) KR20130006344A (zh)
CN (2) CN102867854B (zh)

Families Citing this family (110)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9214474B2 (en) 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TW201901972A (zh) 2012-01-26 2019-01-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP6175740B2 (ja) * 2012-03-30 2017-08-09 株式会社Ｊｏｌｅｄ 薄膜トランジスタおよびその製造方法並びに表示装置および電子機器
KR102278505B1 (ko) * 2013-09-10 2021-07-16 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판 및 박막 트랜지스터의 제조 방법
KR20230004930A (ko) 2012-04-13 2023-01-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6076612B2 (ja) * 2012-04-17 2017-02-08 株式会社半導体エネルギー研究所 半導体装置
US9362313B2 (en) 2012-05-09 2016-06-07 Kobe Steel, Ltd. Thin film transistor and display device
WO2013168687A1 (en) 2012-05-10 2013-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2013179922A1 (en) 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102113160B1 (ko) 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9059219B2 (en) 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8865551B2 (en) * 2012-06-28 2014-10-21 International Business Machines Corporation Reducing the inversion oxide thickness of a high-k stack fabricated on high mobility semiconductor material
JP6134598B2 (ja) 2012-08-02 2017-05-24 株式会社半導体エネルギー研究所 半導体装置
KR102243843B1 (ko) 2012-08-03 2021-04-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체 적층막 및 반도체 장치
US9929276B2 (en) 2012-08-10 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9245958B2 (en) 2012-08-10 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101483026B1 (ko) * 2012-08-31 2015-01-15 엘지디스플레이 주식회사 산화물 박막트랜지스터를 포함하는 기판 및 이의 제조방법, 이를 이용한 액정표시장치용 구동회로
KR102102589B1 (ko) 2012-10-17 2020-04-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그램 가능한 논리 장치
KR102220279B1 (ko) * 2012-10-19 2021-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법
JP6300489B2 (ja) 2012-10-24 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9569992B2 (en) 2012-11-15 2017-02-14 Semiconductor Energy Laboratory Co., Ltd. Method for driving information processing device, program, and information processing device
TWI620323B (zh) 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
US9246011B2 (en) * 2012-11-30 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014135478A (ja) 2012-12-03 2014-07-24 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
DE112013006219T5 (de) 2012-12-25 2015-09-24 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und deren Herstellungsverfahren
KR102370239B1 (ko) 2012-12-28 2022-03-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6329762B2 (ja) 2012-12-28 2018-05-23 株式会社半導体エネルギー研究所 半導体装置
US9231111B2 (en) 2013-02-13 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6141777B2 (ja) * 2013-02-28 2017-06-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6193786B2 (ja) * 2013-03-14 2017-09-06 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US10566455B2 (en) 2013-03-28 2020-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102196949B1 (ko) * 2013-03-29 2020-12-30 엘지디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치
US10304859B2 (en) 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
KR102376226B1 (ko) * 2013-05-20 2022-03-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
DE102014208859B4 (de) * 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
TWI520348B (zh) * 2013-06-24 2016-02-01 緯創資通股份有限公司 薄膜電晶體結構、其製造方法，以及薄膜電晶體發光元件結構
US20150008428A1 (en) * 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102225594B1 (ko) * 2013-09-12 2021-03-09 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
TWI646690B (zh) 2013-09-13 2019-01-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6386323B2 (ja) * 2013-10-04 2018-09-05 株式会社半導体エネルギー研究所 半導体装置
WO2015060318A1 (en) * 2013-10-22 2015-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP2015109424A (ja) * 2013-10-22 2015-06-11 株式会社半導体エネルギー研究所 半導体装置、該半導体装置の作製方法、及び該半導体装置に用いるエッチング溶液
CN105874524B (zh) * 2013-12-02 2019-05-28 株式会社半导体能源研究所 显示装置
US9991392B2 (en) * 2013-12-03 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9349751B2 (en) 2013-12-12 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI642186B (zh) * 2013-12-18 2018-11-21 日商半導體能源研究所股份有限公司 半導體裝置
TWI721409B (zh) 2013-12-19 2021-03-11 日商半導體能源研究所股份有限公司 半導體裝置
JP6444714B2 (ja) * 2013-12-20 2018-12-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN103730346B (zh) 2013-12-24 2016-08-31 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板、显示装置
WO2015097596A1 (en) * 2013-12-26 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20150187958A1 (en) * 2013-12-26 2015-07-02 Intermolecular Inc. IGZO Devices with Reduced Electrode Contact Resistivity and Methods for Forming the Same
JP2015188062A (ja) 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
TWI675004B (zh) * 2014-02-21 2019-10-21 日商半導體能源研究所股份有限公司 半導體膜、電晶體、半導體裝置、顯示裝置以及電子裝置
JP6537341B2 (ja) 2014-05-07 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
JP6446204B2 (ja) * 2014-08-27 2018-12-26 株式会社ジャパンディスプレイ 表示装置
US10700210B2 (en) 2014-11-28 2020-06-30 Sharp Kabushiki Kaisha Semiconductor device, and manufacturing method for same
CN105845545A (zh) * 2015-01-14 2016-08-10 南京瀚宇彩欣科技有限责任公司 半导体装置及其制造方法
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9842938B2 (en) * 2015-03-24 2017-12-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including semiconductor device
US10096715B2 (en) 2015-03-26 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and electronic device
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20160308067A1 (en) * 2015-04-17 2016-10-20 Ishiang Shih Metal oxynitride transistor devices
CN104916703B (zh) * 2015-05-07 2018-07-31 京东方科技集团股份有限公司 一种氧化物薄膜晶体管、阵列基板和显示装置
KR20240014632A (ko) 2015-05-22 2024-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치
TWI578546B (zh) * 2015-05-28 2017-04-11 鴻海精密工業股份有限公司 薄膜電晶體的製造方法
WO2017065199A1 (ja) 2015-10-14 2017-04-20 シャープ株式会社 半導体装置およびその製造方法
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
JP2017123427A (ja) * 2016-01-08 2017-07-13 株式会社ジャパンディスプレイ 薄膜トランジスタ
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
CN115241045A (zh) * 2016-03-22 2022-10-25 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
US10388738B2 (en) 2016-04-01 2019-08-20 Semiconductor Energy Laboratory Co., Ltd. Composite oxide semiconductor and method for manufacturing the same
US10043659B2 (en) 2016-05-20 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or display device including the same
CN109075209B (zh) 2016-05-20 2022-05-27 株式会社半导体能源研究所 半导体装置或包括该半导体装置的显示装置
CN109196656B (zh) 2016-06-03 2022-04-19 株式会社半导体能源研究所 金属氧化物及场效应晶体管
CN105895534B (zh) * 2016-06-15 2018-10-19 武汉华星光电技术有限公司 薄膜晶体管的制备方法
KR102330605B1 (ko) * 2016-06-22 2021-11-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2018002764A1 (ja) * 2016-06-27 2018-01-04 株式会社半導体エネルギー研究所 スパッタリング装置を用いた金属酸化物の作製方法
US20170373194A1 (en) * 2016-06-27 2017-12-28 Semiconductor Energy Laboratory Co., Ltd. Transistor
US20170373195A1 (en) * 2016-06-27 2017-12-28 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
TWI737665B (zh) 2016-07-01 2021-09-01 日商半導體能源硏究所股份有限公司 半導體裝置以及半導體裝置的製造方法
TW202343784A (zh) * 2016-07-11 2023-11-01 日商半導體能源研究所股份有限公司 金屬氧化物及半導體裝置
TWI771281B (zh) * 2016-07-11 2022-07-21 日商半導體能源硏究所股份有限公司 金屬氧化物及包括該金屬氧化物的半導體裝置
TWI754542B (zh) 2016-07-11 2022-02-01 日商半導體能源研究所股份有限公司 濺射靶材及金屬氧化物
KR20180011713A (ko) * 2016-07-25 2018-02-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치의 제작 방법
US10741696B2 (en) 2016-09-27 2020-08-11 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing same
US9806191B1 (en) * 2016-10-11 2017-10-31 United Microelectronics Corp. Vertical channel oxide semiconductor field effect transistor and method for fabricating the same
CN108122759B (zh) * 2016-11-30 2021-01-26 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板及显示装置
JP7060367B2 (ja) * 2017-02-21 2022-04-26 日本放送協会 薄膜デバイス
US11545581B2 (en) * 2019-08-02 2023-01-03 South China University Of Technology Metal oxide (MO) semiconductor and thin-film transistor and application thereof
CN107146816B (zh) * 2017-04-10 2020-05-15 华南理工大学 一种氧化物半导体薄膜及由其制备的薄膜晶体管
CN108987482B (zh) 2017-05-31 2022-05-17 乐金显示有限公司 薄膜晶体管、包括其的栅极驱动器、以及包括该栅极驱动器的显示装置
KR20240007728A (ko) * 2017-06-05 2024-01-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN109148592B (zh) 2017-06-27 2022-03-11 乐金显示有限公司 包括氧化物半导体层的薄膜晶体管，其制造方法和包括其的显示设备
KR102034767B1 (ko) * 2017-11-07 2019-10-21 순천대학교 산학협력단 산화물 박막 트랜지스터 제조방법 및 산화물 박막 트랜지스터
US11545580B2 (en) * 2017-11-15 2023-01-03 South China University Of Technology Metal oxide (MO semiconductor and thin-film transistor and application thereof
CN107978560B (zh) * 2017-11-21 2019-12-03 深圳市华星光电半导体显示技术有限公司 背沟道蚀刻型tft基板及其制作方法
CN113434051B (zh) * 2017-12-13 2024-01-19 上海耕岩智能科技有限公司 一种生理特征侦测识别方法和光侦测装置
JP7228564B2 (ja) 2018-03-12 2023-02-24 株式会社半導体エネルギー研究所 金属酸化物
CN108878264B (zh) * 2018-06-29 2020-12-25 云南大学 一种金属氧化物叠层场效应材料的制备方法
WO2020150895A1 (zh) * 2019-01-22 2020-07-30 深圳市柔宇科技有限公司 阵列基板及oled显示装置
CN110972508B (zh) * 2019-03-04 2022-05-03 京东方科技集团股份有限公司 薄膜晶体管及薄膜晶体管的制造方法
CN109785797B (zh) * 2019-03-14 2020-11-17 电子科技大学 一种amoled像素电路
US20210280719A1 (en) * 2019-06-04 2021-09-09 Applied Materials, Inc. High mobility semiconductor channel based thin-film transistors and manufacturing methods
CN110458036B (zh) * 2019-07-17 2022-04-05 武汉华星光电技术有限公司 指纹识别模组及其制备方法、相关装置
CN110718467B (zh) * 2019-09-24 2021-12-03 Tcl华星光电技术有限公司 一种tft阵列基板的制作方法
US20220416059A1 (en) * 2019-10-11 2022-12-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPWO2022080382A1 (zh) 2020-10-15 2022-04-21
TWI813217B (zh) * 2021-12-09 2023-08-21 友達光電股份有限公司 半導體裝置及其製造方法
CN115249617B (zh) * 2022-09-22 2023-02-10 广州粤芯半导体技术有限公司 半导体器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101630692A (zh) * 2008-07-14 2010-01-20 三星电子株式会社 沟道层和包括该沟道层的晶体管
CN101752428A (zh) * 2008-12-12 2010-06-23 佳能株式会社 场效应晶体管、场效应晶体管的制造方法和显示装置

Family Cites Families (183)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60160173A (ja) 1984-01-30 1985-08-21 Sharp Corp 薄膜トランジスタ
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH1012889A (ja) 1996-06-18 1998-01-16 Semiconductor Energy Lab Co Ltd 半導体薄膜および半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
BRPI0517560B8 (pt) 2004-11-10 2018-12-11 Canon Kk transistor de efeito de campo
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4981283B2 (ja) * 2005-09-06 2012-07-18 キヤノン株式会社 アモルファス酸化物層を用いた薄膜トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
JP5250929B2 (ja) 2005-11-30 2013-07-31 凸版印刷株式会社 トランジスタおよびその製造方法
WO2007063966A1 (ja) 2005-12-02 2007-06-07 Idemitsu Kosan Co., Ltd. Ｔｆｔ基板及びｔｆｔ基板の製造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015470B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
WO2007142167A1 (en) 2006-06-02 2007-12-13 Kochi Industrial Promotion Center Semiconductor device including an oxide semiconductor thin film layer of zinc oxide and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR100787455B1 (ko) 2006-08-09 2007-12-26 삼성에스디아이 주식회사 투명 박막 트랜지스터의 제조방법
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140984A (ja) * 2006-12-01 2008-06-19 Sharp Corp 半導体素子、半導体素子の製造方法、及び表示装置
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100858088B1 (ko) 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5244331B2 (ja) 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
JP4727684B2 (ja) 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2008276212A (ja) 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
WO2009028453A1 (ja) * 2007-08-31 2009-03-05 Konica Minolta Holdings, Inc. 薄膜トランジスタ
JPWO2009034953A1 (ja) 2007-09-10 2010-12-24 出光興産株式会社 薄膜トランジスタ
US8319214B2 (en) * 2007-11-15 2012-11-27 Fujifilm Corporation Thin film field effect transistor with amorphous oxide active layer and display using the same
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US7812348B2 (en) * 2008-02-29 2010-10-12 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor and display device
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5325446B2 (ja) 2008-04-16 2013-10-23 株式会社日立製作所 半導体装置及びその製造方法
JP5430248B2 (ja) * 2008-06-24 2014-02-26 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963104B1 (ko) 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5250322B2 (ja) 2008-07-10 2013-07-31 富士フイルム株式会社 金属酸化物膜とその製造方法、及び半導体装置
EP2146379B1 (en) 2008-07-14 2015-01-28 Samsung Electronics Co., Ltd. Transistor comprising ZnO based channel layer
TWI450399B (zh) 2008-07-31 2014-08-21 Semiconductor Energy Lab 半導體裝置及其製造方法
JP2010040552A (ja) * 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
CN102132414B (zh) 2008-08-27 2013-05-22 出光兴产株式会社 场效应型晶体管、其制造方法和溅射靶
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5345359B2 (ja) 2008-09-18 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8383470B2 (en) 2008-12-25 2013-02-26 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor (TFT) having a protective layer and manufacturing method thereof
TWI540647B (zh) 2008-12-26 2016-07-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR101034686B1 (ko) * 2009-01-12 2011-05-16 삼성모바일디스플레이주식회사 유기전계발광 표시 장치 및 그의 제조 방법
KR101648927B1 (ko) * 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP5371467B2 (ja) 2009-02-12 2013-12-18 富士フイルム株式会社 電界効果型トランジスタ及び電界効果型トランジスタの製造方法
JP5328414B2 (ja) * 2009-02-25 2013-10-30 富士フイルム株式会社 トップゲート型の電界効果型トランジスタ及びその製造方法並びにそれを備えた表示装置
US8704216B2 (en) 2009-02-27 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5504008B2 (ja) * 2009-03-06 2014-05-28 株式会社半導体エネルギー研究所 半導体装置
TWI476917B (zh) * 2009-04-16 2015-03-11 Semiconductor Energy Lab 半導體裝置和其製造方法
JP5322787B2 (ja) * 2009-06-11 2013-10-23 富士フイルム株式会社 薄膜トランジスタ及びその製造方法、電気光学装置、並びにセンサー
CN105097946B (zh) 2009-07-31 2018-05-08 株式会社半导体能源研究所 半导体装置及其制造方法
EP3540772A1 (en) 2009-09-16 2019-09-18 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
WO2011034012A1 (en) 2009-09-16 2011-03-24 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, light emitting device, semiconductor device, and electronic device
KR102321565B1 (ko) 2009-09-24 2021-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
JP2011077450A (ja) * 2009-10-01 2011-04-14 Fujifilm Corp 薄膜トランジスタ及び薄膜トランジスタの製造方法
KR102246127B1 (ko) 2009-10-08 2021-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101877149B1 (ko) * 2009-10-08 2018-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체층, 반도체 장치 및 그 제조 방법
KR101779349B1 (ko) 2009-10-14 2017-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101969279B1 (ko) 2009-10-29 2019-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102128972B1 (ko) * 2009-11-06 2020-07-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR101763126B1 (ko) 2009-11-06 2017-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101895561B1 (ko) * 2009-11-13 2018-09-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US20120280227A1 (en) 2009-11-27 2012-11-08 Hironori Wakana Oxide semiconductor device and method of manufacturing the same
KR101895080B1 (ko) 2009-11-28 2018-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101825345B1 (ko) * 2009-11-28 2018-02-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 적층 산화물 재료, 반도체 장치 및 반도체 장치의 제작 방법
KR101803553B1 (ko) 2009-11-28 2017-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011065210A1 (en) * 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
KR101833198B1 (ko) * 2009-12-04 2018-03-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 이를 포함하는 전자 기기
KR102250803B1 (ko) 2009-12-04 2021-05-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101470303B1 (ko) * 2009-12-08 2014-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR101436120B1 (ko) * 2009-12-28 2014-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101603246B1 (ko) 2009-12-31 2016-03-15 엘지디스플레이 주식회사 박막 트랜지스터
KR101701208B1 (ko) * 2010-01-15 2017-02-02 삼성디스플레이 주식회사 표시 기판
KR20130009978A (ko) * 2010-02-26 2013-01-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 소자의 제조 방법 및 성막 장치
WO2011122364A1 (en) * 2010-04-02 2011-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5606787B2 (ja) 2010-05-18 2014-10-15 富士フイルム株式会社 薄膜トランジスタの製造方法、並びに、薄膜トランジスタ、イメージセンサー、ｘ線センサー及びｘ線デジタル撮影装置
JP5626978B2 (ja) 2010-09-08 2014-11-19 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
US8912536B2 (en) * 2010-11-19 2014-12-16 Samsung Electronics Co., Ltd. Transistors, methods of manufacturing the same and electronic devices including transistors
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
JP5615744B2 (ja) 2011-03-14 2014-10-29 富士フイルム株式会社 電界効果型トランジスタ、表示装置、センサ及び電界効果型トランジスタの製造方法
KR20190039345A (ko) 2011-06-17 2019-04-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그의 제조 방법
US9166055B2 (en) 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20130007426A (ko) 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9214474B2 (en) 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8748886B2 (en) 2011-07-08 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101630692A (zh) * 2008-07-14 2010-01-20 三星电子株式会社 沟道层和包括该沟道层的晶体管
CN101752428A (zh) * 2008-12-12 2010-06-23 佳能株式会社 场效应晶体管、场效应晶体管的制造方法和显示装置

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