KR102256797B1 - 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

용도에 맞춰서 요구되는 전기적 특성을 구비한 산화물 반도체층을 사용한 트랜지스터, 및 상기 트랜지스터를 갖는 반도체 장치를 제공한다.
적어도 게이트 전극층, 게이트 절연막, 및 반도체층이 순차적으로 적층된 보텀 게이트형의 트랜지스터에 있어서, 상기 반도체층으로서 에너지 갭이 상이한 적어도 2층의 산화물 반도체층을 포함하는 산화물 반도체 적층을 사용한다. 산화물 반도체 적층에는, 산소 또는/및 도펀트를 도입해도 좋다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(박막 트랜지스터(TFT)라고도 한다)를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 밖의 재료로서 산화물 반도체가 주목받고 있다.
예를 들면, 트랜지스터의 활성층으로서, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 비정질 산화물을 사용한 트랜지스터가 개시되어 있다(특허문헌 1 참조).
일본 공개특허공보 제2006-165528호
트랜지스터의 온 특성(예를 들면, 온 전류나 전계 효과 이동도)이 향상되면, 반도체 장치에 있어서 입력 신호에 대한 고속 응답, 고속 구동이 가능하게 되어 보다 고성능의 반도체 장치를 실현할 수 있다. 한편, 반도체 장치의 저소비 전력화에는, 트랜지스터의 오프 전류가 충분히 낮은 것이 요구된다. 이와 같이, 트랜지스터에 요구되는 전기 특성은 용도나 목적에 맞추어 다양하며, 상기 전기 특성을 보다 정밀하게 제어하는 것은 유익하다.
산화물 반도체를 채널 형성 영역에 사용한 트랜지스터의 전기 특성의 임계값 전압을 플러스로 할 수 있고, 소위 노멀리 오프의 스위칭 소자를 실현하는 트랜지스터 구조 및 그 제작 방법을 과제의 하나로 한다.
트랜지스터는, 게이트 전압이 0V에 가능한 한 가까운 양의 임계값 전압에서 채널이 형성되는 것이 바람직하다. 트랜지스터의 임계값 전압값이 마이너스이면, 게이트 전압이 0V라도 소스 전극과 드레인 전극 사이에 전류가 흐르는, 소위 노멀리 온이 되기 쉽다. LSI나 CPU나 메모리에 있어서는, 회로를 구성하는 트랜지스터의 전기 특성이 중요하고, 이 전기 특성이 반도체 장치의 소비 전력을 좌우한다. 특히, 트랜지스터의 전기 특성 중, 임계값 전압(Vth)이 중요하다. 전계 효과 이동도가 높더라도, 임계값 전압값이 마이너스이면, 회로로서 제어하는 것이 곤란하다. 음의 전압 상태에서도 채널이 형성되어 드레인 전류가 흐르는 트랜지스터는, 반도체 장치의 집적 회로에 사용하는 트랜지스터로서는 적합하지 않다.
또한, 재료나 제작 조건에 따라서는, 제작된 트랜지스터가 노멀리 오프가 되지 않는 경우라도, 노멀리 오프의 특성에 근접하는 것이 중요하며, 임계값 전압값이 마이너스인, 소위 노멀리 온이라도, 트랜지스터의 임계값을 제로에 가깝게 하는 구성 및 그 제작 방법을 제공하는 것도 과제의 하나로 한다.
또한, 보다 고성능의 반도체 장치를 실현하기 위해서, 트랜지스터의 온 특성(예를 들면, 온 전류나 전계 효과 이동도)을 향상시켜 반도체 장치의 고속 응답, 고속 구동을 실현하는 구성 및 그 제작 방법을 제공하는 것도 과제의 하나로 한다.
상기한 바와 같이, 용도에 맞추어 요구되는 전기적 특성을 구비한 산화물 반도체층을 사용한 트랜지스터, 및 상기 트랜지스터를 갖는 반도체 장치를 제공하는 것을 과제의 하나로 한다.
상기 과제 중, 적어도 어느 하나를 해결하는 것을 과제로 한다.
적어도 게이트 전극층, 게이트 절연막, 및 반도체층이 순차적으로 적층된 보텀 게이트 구조의 트랜지스터에 있어서, 상기 반도체층으로서 에너지 갭이 상이한 적어도 2층의 산화물 반도체층을 포함하는 산화물 반도체 적층을 사용한다.
산화물 반도체 적층을 제 1 산화물 반도체층 및 제 2 산화물 반도체층의 적층 구조로 하는 경우, 제 1 산화물 반도체층 및 제 2 산화물 반도체층은, 각각이 갖는 에너지 갭이 상이하면 좋고, 그 적층순은 한정되지 않으며, 게이트 절연막과 접하는 쪽을 에너지 갭이 큰 층으로 해도 좋고, 에너지 갭이 작은 층으로 해도 좋다.
구체적으로는, 산화물 반도체 적층에 있어서, 한쪽의 산화물 반도체층의 에너지 갭을 3eV 이상으로 하고, 다른쪽의 산화물 반도체층의 에너지 갭을 3eV 미만으로 한다. 또한, 본 명세서에 있어서, 「에너지 갭」이라는 용어는, 「밴드 갭」이나, 「금제대폭」과 동일한 의미로 사용하고 있다.
산화물 반도체 적층을 3층 이상의 적층 구조로 하는 경우, 모든 산화물 반도체층끼리가 상이한 에너지 갭을 갖는 구조라도 좋고, 거의 동일한 에너지 갭을 갖는 산화물 반도체층을 복수 산화물 반도체 적층 중에 사용해도 좋다.
예를 들면, 산화물 반도체 적층을 제 1 산화물 반도체층, 제 2 산화물 반도체층, 및 제 3 산화물 반도체층의 적층 구조에 있어서, 제 2 산화물 반도체층의 에너지 갭을 제 1 산화물 반도체층 및 제 3 산화물 반도체층의 에너지 갭보다 작게 한다. 또는, 제 2 산화물 반도체층의 전자 친화력을, 제 1 산화물 반도체층 및 제 3 산화물 반도체층의 전자 친화력보다도 크게 한다. 이 경우, 제 1 산화물 반도체층 및 제 3 산화물 반도체층의 에너지 갭과 전자 친화력은 동등하다고 할 수 있다. 에너지 갭이 작은 제 2 산화물 반도체층을, 에너지 갭이 큰 제 1 산화물 반도체층 및 제 3 산화물 반도체층에 의해 사이에 개재하는 구조로 함으로써, 보다 트랜지스터의 오프 전류(리크 전류)를 저감시키는 효과가 얻어진다. 여기에서, 전자 친화력이란 진공 준위와 산화물 반도체의 전도대의 에너지차를 나타낸다.
산화물 반도체층을 사용한 트랜지스터에 있어서, 상기 산화물 반도체층의 에너지 갭은, 트랜지스터의 전기 특성에 영향을 준다. 예를 들면, 산화물 반도체층을 사용한 트랜지스터에 있어서, 산화물 반도체층의 에너지 갭이 작으면, 온 특성(예를 들면, 온 전류나 전계 효과 이동도)이 향상되고, 한편, 산화물 반도체층의 에너지 갭이 크면, 오프 전류를 저감시킬 수 있다.
단층의 산화물 반도체층에서는 상기 산화물 반도체층의 에너지 갭의 크기로, 트랜지스터의 전기 특성은 거의 결정되어 버리기 때문에, 원하는 전기적 특성을 트랜지스터에 부여하는 것은 어렵다.
상이한 에너지 갭을 갖는 복수의 산화물 반도체층을 사용한 산화물 반도체 적층을 사용함으로써, 트랜지스터의 전기 특성을 보다 정밀하게 제어할 수 있고, 원하는 전기 특성을 트랜지스터에 부여하는 것이 가능해진다.
따라서, 고기능, 고신뢰성, 또는 저소비 전력 등, 여러 가지 목적에 따른 반도체 장치를 제공할 수 있다.
본 명세서에서 개시하는 발명의 구성의 일 형태는, 게이트 전극층 위에 게이트 절연막과, 게이트 전극층과 중첩되는 게이트 절연막 위에 에너지 갭이 상이한 제 1 산화물 반도체층 및 제 2 산화물 반도체층을 포함하는 산화물 반도체 적층과, 산화물 반도체 적층 위에 소스 전극층 및 드레인 전극층을 갖는 반도체 장치이다.
본 명세서에서 개시하는 발명의 구성의 일 형태는, 게이트 전극층 위에 게이트 절연막과, 게이트 전극층과 중첩되는 게이트 절연막 위에 제 1 산화물 반도체층, 제 2 산화물 반도체층, 및 제 3 산화물 반도체층을 순차적으로 포함하는 산화물 반도체 적층과, 산화물 반도체 적층 위에 소스 전극층 및 드레인 전극층을 가지며, 제 2 산화물 반도체층은, 제 1 산화물 반도체층 및 제 3 산화물 반도체층의 에너지 갭보다 작은 에너지 갭을 갖는 반도체 장치이다.
본 명세서에서 개시하는 발명의 구성의 일 형태는, 게이트 전극층 위에 게이트 절연막과, 게이트 절연막 위에 소스 전극층 및 드레인 전극층과, 게이트 절연막, 소스 전극층, 및 드레인 전극층 위에 게이트 전극층과 중첩되고, 에너지 갭이 상이한 제 1 산화물 반도체층 및 제 2 산화물 반도체층을 포함하는 산화물 반도체 적층을 갖는 반도체 장치이다.
본 명세서에서 개시하는 발명의 구성의 일 형태는, 게이트 전극층 위에 게이트 절연막과, 게이트 절연막 위에 소스 전극층 및 드레인 전극층과, 게이트 전극층과 중첩되는 게이트 절연막, 소스 전극층, 및 드레인 전극층 위에 제 1 산화물 반도체층, 제 2 산화물 반도체층, 및 제 3 산화물 반도체층을 순차적으로 포함하는 산화물 반도체 적층을 가지며, 제 2 산화물 반도체층은, 제 1 산화물 반도체층 및 제 3 산화물 반도체층의 에너지 갭보다 작은 에너지 갭을 갖는 반도체 장치이다.
산화물 반도체 적층에 있어서, 상층의 산화물 반도체층이 하층의 산화물 반도체층의 상면 및 측면을 덮는 구조로 해도 좋다. 예를 들면 상기 구성에 있어서, 제 2 산화물 반도체층에 의해 제 1 산화물 반도체층의 상면 및 측면을 덮는 구조, 또는 제 3 산화물 반도체층에 의해 제 2 산화물 반도체층의 상면, 및 제 2 산화물 반도체층(또는 제 1 산화물 반도체층 및 제 2 산화물 반도체층)의 측면을 덮는 구조로 할 수 있다.
또한, 산화물 반도체 적층에 있어서, 소스 전극층 또는 드레인 전극층과 중첩되지 않는 영역은, 소스 전극층 또는 드레인 전극층과 중첩되는 영역보다도 높은 산소 농도를 갖는 구성으로 해도 좋다.
또한, 산화물 반도체 적층에 있어서, 게이트 전극층과 중첩되지 않는 영역은, 도펀트를 포함하는 구성으로 하고, 저저항 영역을 가져도 좋다.
본 명세서에서 개시하는 발명의 구성의 일 형태는, 게이트 전극층 위에 게이트 절연막을 형성하고, 게이트 전극층과 중첩되는 게이트 절연막 위에 에너지 갭이 상이한 제 1 산화물 반도체층 및 제 2 산화물 반도체층을 포함하는 산화물 반도체 적층을 형성하고, 산화물 반도체 적층 위에 소스 전극층 및 드레인 전극층을 형성하는 반도체 장치의 제작 방법이다.
본 명세서에서 개시하는 발명의 구성의 일 형태는, 게이트 전극층 위에 게이트 절연막을 형성하고, 게이트 전극층과 중첩되는 게이트 절연막 위에 제 1 산화물 반도체층을 형성하고, 제 1 산화물 반도체층 위에 제 1 산화물 반도체층보다 에너지 갭이 작은 제 2 산화물 반도체층을 형성하고, 제 2 산화물 반도체층보다 에너지 갭이 큰 제 3 산화물 반도체층을 성막하여 산화물 반도체 적층을 형성하고, 산화물 반도체 적층 위에 소스 전극층 및 드레인 전극층을 형성하는 반도체 장치의 제작 방법이다.
본 명세서에서 개시하는 발명의 구성의 일 형태는, 게이트 전극층 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 소스 전극층 및 드레인 전극층을 형성하고, 게이트 전극층과 중첩되는 게이트 절연막, 소스 전극층, 및 드레인 전극층 위에 에너지 갭이 상이한 제 1 산화물 반도체층 및 제 2 산화물 반도체층을 포함하는 산화물 반도체 적층을 형성하는 반도체 장치의 제작 방법이다.
본 명세서에서 개시하는 발명의 구성의 일 형태는, 게이트 전극층 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 소스 전극층 및 드레인 전극층을 형성하고, 게이트 전극층과 중첩되는 게이트 절연막, 소스 전극층, 및 드레인 전극층 위에 제 1 산화물 반도체층을 형성하고, 제 1 산화물 반도체층 위에 제 1 산화물 반도체층보다 에너지 갭이 작은 제 2 산화물 반도체층을 형성하고, 제 2 산화물 반도체층보다 에너지 갭이 큰 제 3 산화물 반도체층을 성막하여 산화물 반도체 적층을 형성하는 반도체 장치의 제작 방법이다.
또한, 산화물 반도체 적층에 선택적으로 도펀트를 도입하고, 산화물 반도체 적층에 있어서 채널 형성 영역을 사이에 개재하여 채널 형성 영역보다 저항이 낮고, 도펀트를 포함하는 저저항 영역을 형성해도 좋다. 도펀트는, 산화물 반도체 적층의 도전율을 변화시키는 불순물이다. 도펀트의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 침지 이온 주입법 등을 사용할 수 있다.
채널 길이 방향으로 채널 형성 영역을 사이에 개재하여 저저항 영역을 포함하는 산화물 반도체 적층을 가짐으로써, 상기 트랜지스터는 온 특성(예를 들면, 온 전류 및 전계 효과 이동도)이 높고, 고속 동작, 고속 응답이 가능해진다.
또한, 산화물 반도체층에 수소 또는 물을 방출시키는 가열 처리(탈수화 또는 탈수소화 처리)를 행해도 좋다. 탈수화 또는 탈수소화 처리는, 혼합 영역을 형성하는 가열 처리와 겸할 수 있다. 또한, 산화물 반도체층으로서 결정성 산화물 반도체층을 사용하는 경우, 혼합 영역을 형성하는 가열 처리를, 결정화를 위한 가열 처리와 겸할 수 있다.
또한, 탈수화 또는 탈수소화 처리에 의해, 산화물 반도체를 구성하는 주성분 재료인 산소가 동시에 탈리하여 감소되어 버릴 우려가 있다. 산화물 반도체막에 있어서, 산소가 탈리한 개소에서는 산소 결손이 존재하고, 상기 산소 결손에 기인하여 트랜지스터의 전기적 특성 변동을 초래하는 도너 준위가 발생해 버린다.
따라서, 탈수화 또는 탈수소화 처리를 행한 산화물 반도체층에, 산소를 공급하는 것이 바람직하다. 산화물 반도체층에 산소를 공급함으로써, 막중의 산소 결손을 보충할 수 있다.
예를 들면, 산소의 공급원이 되는 산소를 많이(과잉으로) 포함하는 산화물 절연막을 산화물 반도체층과 접하여 형성함으로써, 상기 산화물 절연막으로부터 산화물 반도체층으로 산소를 공급할 수 있다. 상기 구성에 있어서, 탈수화 또는 탈수소화 처리로서 가열 처리를 행한 산화물 반도체층 및 산화물 절연막을 적어도 일부가 접한 상태에서 가열 처리를 행함으로써 산화물 반도체층으로의 산소의 공급을 행해도 좋다.
또한, 탈수화 또는 탈수소화 처리를 행한 산화물 반도체층에, 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온, 중 어느 하나를 포함한다)를 도입하여 막중에 산소를 공급해도 좋다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 침지 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
또한, 바람직하게는 트랜지스터에 형성되는 산화물 반도체층은, 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역이 포함되어 있는 막으로 하면 좋다. 이 경우, 산소의 함유량은, 산화물 반도체의 화학량론적 조성비에 있어서의 함유량을 초과하는 정도로 한다. 또는, 산소의 함유량은, 단결정인 경우의 산소의 양을 초과하는 정도로 한다. 산화물 반도체의 격자간에 산소가 존재하는 경우도 있다.
수소 또는 물을 산화물 반도체로부터 제거하여, 불순물이 최대한 함유되지 않도록 고순도화하고, 산소를 공급하여 산소 결손을 보충함으로써 I형(진성)의 산화물 반도체, 또는 I형(진성)에 매우 가까운 산화물 반도체로 할 수 있다. 그와 같이 함으로써, 산화물 반도체의 페르미 준위(Ef)를 진성 페르미 준위(Ei)와 동일한 레벨로까지 할 수 있다. 따라서, 상기 산화물 반도체층을 트랜지스터에 사용함으로써, 산소 결손에 기인하는 트랜지스터의 임계값 전압(Vth)의 편차, 임계값 전압의 시프트(ΔVth)를 저감시킬 수 있다.
본 발명의 일 형태는, 트랜지스터 또는 트랜지스터를 포함하여 구성되는 회로를 갖는 반도체 장치에 관한 것이다. 예를 들면, 산화물 반도체로 채널 형성 영역이 형성되는, 트랜지스터 또는 트랜지스터를 포함하여 구성되는 회로를 갖는 반도체 장치에 관한 것이다. 예를 들면, LSI나, CPU나, 전원 회로에 탑재되는 파워 디바이스나, 메모리, 사이리스터, 컨버터, 이미지 센서 등을 포함하는 반도체 집적 회로, 액정 표시 패널로 대표되는 전기 광학 장치나, 발광 소자를 갖는 발광 표시 장치를 부품으로서 탑재한 전자 기기에 관한 것이다.
상이한 에너지 갭을 갖는 복수의 산화물 반도체층을 사용한 산화물 반도체 적층을 사용함으로써, 트랜지스터의 전기 특성을 보다 정밀하게 제어할 수 있고, 원하는 전기 특성을 트랜지스터에 부여하는 것이 가능해진다.
따라서, 고기능, 고신뢰성, 또는 저소비 전력 등, 여러 가지 목적에 따른 반도체 장치를 제공할 수 있다.
도 1a 및 도 1b는 반도체 장치의 일 형태를 설명하는 도면.
도 2a 내지 도 2e는 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를 설명하는 도면.
도 3a 내지 도 3c는 반도체 장치의 일 형태를 설명하는 도면.
도 4a 내지 도 4c는 반도체 장치의 일 형태를 설명하는 도면.
도 5a 내지 도 5d는 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를 설명하는 도면.
도 6a 내지 도 6c는 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를 설명하는 도면.
도 7a 내지 도 7d는 반도체 장치의 일 형태를 설명하는 도면.
도 8a 내지 도 8d는 반도체 장치의 일 형태를 설명하는 도면.
도 9a 내지 도 9c는 반도체 장치의 일 형태를 설명하는 도면.
도 10a 내지 도 10c는 반도체 장치의 일 형태를 설명하는 도면.
도 11a 및 도 11b는 반도체 장치의 일 형태를 설명하는 도면.
도 12a 내지 도 12c는 반도체 장치의 일 형태를 설명하는 도면.
도 13a 및 도 13b는 반도체 장치의 일 형태를 설명하는 도면.
도 14a 및 도 14b는 반도체 장치의 일 형태를 설명하는 도면.
도 15a 내지 도 15c는 반도체 장치의 일 형태를 설명하는 도면.
도 16a 내지 도 16d는 전자 기기를 도시하는 도면.
도 17a는 모식도이고 도 17b 및 도 17c는 실시예 1에 있어서의 시료의 TEM 사진도.
도 18a는 모식도이고 도 18b 및 도 18c는 실시예 1에 있어서의 시료의 TEM 사진도.
도 19는 이온화 포텐셜을 도시하는 도면.
도 20은 에너지 밴드도를 도시하는 도면.
도 21은 이온화 포텐셜을 도시하는 도면.
도 22는 에너지 밴드도를 도시하는 도면.
도 23a 및 도 23b는 트랜지스터의 오프 전류값을 도시하는 도면.
도 24는 트랜지스터의 전계 효과 이동도를 도시하는 도면.
도 25a 및 도 25b는 트랜지스터의 오프 전류값을 도시하는 도면.
도 26은 트랜지스터의 전계 효과 이동도를 도시하는 도면.
이하에서는, 본 명세서에 개시하는 발명의 실시형태에 관해서 도면을 사용하여 상세하게 설명한다. 단, 본 명세서에 개시하는 발명은 이하의 설명으로 한정되지 않고, 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해할 수 있다. 또한, 본 명세서에 개시하는 발명은 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다. 또한, 제 1, 제 2로서 붙이는 서수사는 편의상 사용하는 것이며, 공정순 또는 적층순을 나타내는 것이 아니다. 또한, 본 명세서에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것이 아니다.
(실시형태 1)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를, 도 1a 및 도 1b 및 도 3a 내지 도 3c를 사용하여 설명한다. 본 실시형태에서는, 반도체 장치의 일례로서 산화물 반도체막을 갖는 트랜지스터를 나타낸다.
트랜지스터는 채널 형성 영역이 1개 형성되는 싱글 게이트 구조라도, 2개 형성되는 더블 게이트 구조 또는 3개 형성되는 트리플 게이트 구조라도 좋다. 또한, 채널 형성 영역의 상하에 게이트 절연막을 개재하여 배치된 2개의 게이트 전극층을 갖는, 듀얼 게이트형이라도 좋다.
도 1a 및 도 1b에 도시하는 트랜지스터(440a), 트랜지스터(440b)는, 보텀 게이트 구조를 갖는 역스태거형의 트랜지스터의 예이다.
도 1a 및 도 1b에 도시하는 바와 같이, 트랜지스터(440a), 트랜지스터(440b)는, 절연 표면을 갖는 기판(400) 위에 순차적으로 형성된, 게이트 전극층(401), 게이트 절연막(402), 에너지 갭이 상이한 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)을 포함하는 산화물 반도체 적층(403), 소스 전극층(405a), 드레인 전극층(405b)을 가진다. 트랜지스터(440a), 트랜지스터(440b) 위에는, 절연막(407)이 형성되어 있다.
또한, 도 1a 및 도 1b에 있어서, 제 1 산화물 반도체층(101)과 제 2 산화물 반도체층(102)의 계면을 점선으로 도시하고 있지만, 이것은 산화물 반도체 적층(403)을 모식적으로 도시한 것이다. 재료나 성막 조건이나 가열 처리에 따라서는, 제 1 산화물 반도체층(101)과 제 2 산화물 반도체층(102)의 계면이 불명확해지는 경우도 있다. 불명확해지는 경우, 상이한 복수의 산화물 반도체층의 혼합 영역 또는 혼합층이라고 부를 수 있는 개소가 형성되는 경우도 있다. 이것은 본 명세서의 다른 도면에 있어서도 마찬가지이다.
예를 들면, 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102) 사이에 혼합 영역(105)을 갖는 트랜지스터(449)를 도 3c에 도시한다.
트랜지스터(449)의 산화물 반도체 적층(403)에 있어서, 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)의 계면은 불명확하며, 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102) 사이에 혼합 영역(105)을 가진다. 또한, 계면이 불명확하다란, 예를 들면 고분해능 투과 전자현미경을 사용한 산화물 반도체 적층(403)의 단면 관찰(TEM상)에 있어서, 적층하는 산화물 반도체층 사이에 명확하고 연속적인 선상의 계면을 확인할 수 없는 경우를 가리킨다.
혼합 영역(105)은, 적층하는 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)에 포함되는 원소가 혼합되는 영역이며, 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)은 적어도 구성하는 원소의 조성이 상이하다. 예를 들면, 산화물 반도체 적층(403)을 인듐, 주석, 및 아연을 포함하는 제 1 산화물 반도체층 및 인듐, 갈륨, 및 아연을 포함하는 제 2 산화물 반도체층의 적층 구조로 하는 경우, 제 1 산화물 반도체층과 제 2 산화물 반도체층 사이에, 인듐, 주석, 갈륨, 및 아연을 포함하는 혼합 영역(105)을 형성할 수 있다. 또한, 제 1 산화물 반도체층(101)과 제 2 산화물 반도체층(102)에 포함되는 원소는 동일해도, 그 조성(조성비)이 상이한 혼합 영역(105)을 형성할 수 있다. 따라서, 혼합 영역(105)이 갖는 에너지 갭도, 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)의 에너지 갭과는 상이하며, 혼합 영역(105)의 에너지 갭은, 제 1 산화물 반도체층(101)의 에너지 갭 및 제 2 산화물 반도체층(102)의 에너지 갭 사이의 값이 된다.
따라서, 혼합 영역(105)을 형성함으로써, 산화물 반도체 적층(403)은 에너지 밴드도에 있어서 연속 접합이 되고, 적층하는 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)의 계면에 있어서의 산란을 억제할 수 있다. 계면 산란을 억제할 수 있기 때문에, 혼합 영역(105)이 형성된 산화물 반도체 적층(403)을 사용한 트랜지스터(449)는, 전계 효과 이동도를 향상시킬 수 있다.
혼합 영역(105)을 형성함으로써 에너지 밴드도에 있어서, 제 1 산화물 반도체층(101)과 제 2 산화물 반도체층(102) 사이에 구배(句配)를 형성할 수 있다. 상기 구배는, 복수단의 계단상이라도 좋다.
또한, 제 1 산화물 반도체층(101), 혼합 영역(105), 및 제 2 산화물 반도체층(102)의 계면을 점선으로 나타내고 있지만, 이것은 산화물 반도체 적층(403)에 있어서 계면이 불명확(불명료)한 것을 모식적으로 도시한 것이다.
혼합 영역(105)은, 복수의 산화물 반도체층을 포함하는 산화물 반도체 적층(403)에 가열 처리를 행함으로써 형성할 수 있다. 가열 처리는, 적층하는 산화물 반도체층 중의 원소를 열에 의해 확산시킬 수 있는 온도로 하고, 또한 적층하는 산화물 반도체층이 산화물 반도체 적층 전영역에 있어서, 조성(조성비)이 균일한 혼합 영역이 되지 않는 조건으로 행한다.
산화물 반도체 적층(403)에 있어서, 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)은, 각각이 갖는 에너지 갭이 상이하면 좋고, 그 적층순은 한정되지 않는다.
구체적으로는, 산화물 반도체 적층(403)에 있어서, 한쪽의 산화물 반도체층의 에너지 갭을 3eV 이상으로 하고, 다른쪽의 산화물 반도체층의 에너지 갭을 3eV 미만으로 한다.
도 1a에 도시하는 트랜지스터(440a)는, 제 1 산화물 반도체층(101)보다 제 2 산화물 반도체층(102)쪽이, 상기 에너지 갭이 큰 예이다. 본 실시형태에서는, 트랜지스터(440a)에 있어서의 제 1 산화물 반도체층(101)으로서 In-Sn-Zn계 산화물막(에너지 갭 2.6eV 내지 2.9eV, 대표적으로는 2.8eV), 제 2 산화물 반도체층(102)으로서는 In-Ga-Zn계 산화물막(에너지 갭 3.0eV 내지 3.4eV, 대표적으로는 3.2eV)을 사용한다.
한편, 도 1b에 도시하는 트랜지스터(440b)는, 제 1 산화물 반도체층(101)보다 제 2 산화물 반도체층(102)쪽이, 상기 에너지 갭이 작은 예이다. 본 실시형태에서는, 트랜지스터(440b)에 있어서의 제 1 산화물 반도체층(101)으로서 In-Ga-Zn계 산화물막(에너지 갭 3.2eV), 제 2 산화물 반도체층(102)으로서는 In-Sn-Zn계 산화물막(에너지 갭 2.8eV)을 사용한다.
이와 같이, 산화물 반도체 적층(403)에 있어서, 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)은, 게이트 절연막(402)과 접하는 쪽을 에너지 갭이 큰 층으로 해도 좋고, 에너지 갭이 작은 층으로 해도 좋다.
도 4a에 산화물 반도체 적층(403)으로서 제 1 산화물 반도체층(101), 제 2 산화물 반도체층(102), 및 제 3 산화물 반도체층(103)의 3층 구조의 적층을 사용한 트랜지스터(480)를 도시한다.
트랜지스터(480)는, 절연 표면을 갖는 기판(400) 위에 순차적으로 형성된, 게이트 전극층(401), 게이트 절연막(402), 제 1 산화물 반도체층(101), 제 2 산화물 반도체층(102), 및 제 3 산화물 반도체층(103)을 포함하는 산화물 반도체 적층(403), 소스 전극층(405a), 드레인 전극층(405b)을 가진다. 트랜지스터(480) 위에는, 절연막(407)이 형성되어 있다.
트랜지스터(480)의 산화물 반도체 적층(403)에 있어서, 제 1 산화물 반도체층(101), 제 2 산화물 반도체층(102), 및 제 3 산화물 반도체층(103)의 에너지 갭은 모두 동일하지 않으며, 적어도 2종류의 상이한 값의 에너지 갭을 포함한다.
산화물 반도체 적층(403)을 3층 이상의 적층 구조로 하는 경우, 모든 산화물 반도체층끼리가 상이한 에너지 갭을 갖는 구조라도 좋고, 거의 동일한 에너지 갭을 갖는 산화물 반도체층을 복수 산화물 반도체 적층(403) 중에 사용해도 좋다.
또한, 반도체 장치의 다른 일 형태로서 도 9a에 트랜지스터(410)를 나타낸다. 트랜지스터(410)는, 채널 보호형(채널 스톱형이라고도 한다)이라고 불리는 보텀 게이트 구조의 하나이며 역스태거형 트랜지스터라고도 한다.
도 9a에 도시하는 바와 같이, 트랜지스터(410)는, 절연 표면을 갖는 기판(400) 위에 순차적으로 형성된, 게이트 전극층(401), 게이트 절연막(402), 에너지 갭이 상이한 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)을 포함하는 산화물 반도체 적층(403), 절연막(427), 소스 전극층(405a), 드레인 전극층(405b)을 가진다. 트랜지스터(410) 위에는, 절연막(409)이 형성되어 있다.
절연막(427)은, 게이트 전극층(401)과 중첩되는 산화물 반도체 적층(403) 위에 형성되어 있고, 채널 보호막으로서 기능한다.
절연막(427)은 절연막(407)과 같은 재료 및 방법으로 형성하면 좋고, 대표적으로는 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 산화질화알루미늄막, 산화하프늄막, 또는 산화갈륨막, 질화실리콘막, 질화알루미늄막, 질화산화실리콘막, 질화산화알루미늄막, 산화알루미늄막 등의 무기 절연막의 단층 또는 적층을 사용할 수 있다.
산화물 반도체 적층(403)과 접하는 절연막(427)(절연막(427)이 적층 구조인 경우, 산화물 반도체 적층(403)과 접하는 막)을, 산소를 많이 포함하는 상태로 하면, 산화물 반도체 적층(403)으로 산소를 공급하는 공급원으로서 적합하게 기능시킬 수 있다.
또한, 절연막(409)은 절연막(407)과 같은 재료 및 방법을 사용하여 형성할 수 있다.
또한, 반도체 장치의 다른 일 형태로서 도 10a에 보텀 게이트 구조의 트랜지스터(430)를 도시한다.
도 10a에 도시하는 바와 같이, 트랜지스터(430)는, 절연 표면을 갖는 기판(400) 위에 순차적으로 형성된 게이트 전극층(401), 게이트 절연막(402), 소스 전극층(405a), 드레인 전극층(405b), 에너지 갭이 상이한 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)을 포함하는 산화물 반도체 적층(403)을 가진다. 트랜지스터(430) 위에는, 절연막(407)이 형성되어 있다.
트랜지스터(430)는, 소스 전극층(405a) 및 드레인 전극층(405b) 위에 에너지 갭이 상이한 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)을 포함하는 산화물 반도체 적층(403)이 형성되는 구조이다.
산화물 반도체 적층(403)(제 1 산화물 반도체층(101), 제 2 산화물 반도체층(102), 제 3 산화물 반도체층(103))에 사용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물을 사용한 트랜지스터의 전기 특성의 편차를 감소시키기 위한 스태빌라이저로서, 이들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 지르코늄(Zr)을 갖는 것이 바람직하다.
또한, 기타 스태빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수종을 가져도 좋다.
예를 들면, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물,In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기에서, 예를 들면, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관하지 않는다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 좋다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한, m은 정수가 아니다)로 표기되는 재료를 사용해도 좋다. 또한, M은, Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In2SnO5(ZnO)n(n>0, 또한, n은 정수)로 표기되는 재료를 사용해도 좋다.
예를 들면, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 사용하면 좋다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들면, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도, 벌크내 결함 밀도를 낮게 함으로써 이동도를 높일 수 있다.
또한, 예를 들면, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성의 r만큼 근방이다란, a, b, c가, (a-A)2+(b-B)2+(c-C)2≤r2을 만족시키는 것을 말한다. r로서는, 예를 들면, 0.05로 하면 좋다. 다른 산화물에서도 마찬가지이다.
산화물 반도체는 단결정이라도, 비단결정이라도 좋다. 후자의 경우, 비정질이라도, 다결정이라도 좋다. 또한, 비정질 중에 결정성을 갖는 부분을 포함하는 구조라도, 비비정질이라도 좋다.
비정질 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용하여 트랜지스터를 제작했을 때의 계면 산란을 저감시킬 수 있어 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 보다 벌크내 결함을 저감시킬 수 있고, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하며, 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.
또한, Ra는, JIS B0601에서 정의되어 있는 중심선 평균 거칠기를 면에 대해 적용할 수 있도록 삼차원으로 확장한 것이며, 「기준면에서 지정면까지의 편차의 절대값을 평균한 값」이라고 표현할 수 있고, 이하의 식에서 정의된다.
Figure 112020087340457-pat00001
또한, 상기에 있어서, S0는, 측정면(좌표(x1,y1)(x1,y2)(x2,y1)(x2,y2)의 4점으로 표현되는 사각형의 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 평가 가능하다.
산화물 반도체 적층(403)(제 1 산화물 반도체층(101), 제 2 산화물 반도체층(102), 제 3 산화물 반도체층(103))으로서, 결정을 포함하고, 결정성을 갖는 산화물 반도체층(결정성 산화물 반도체층)을 사용할 수 있다. 결정성 산화물 반도체층에 있어서의 결정 상태는, 결정 축의 방향이 무질서한 상태에서도, 일정한 배향성을 갖는 상태라도 좋다.
예를 들면, 결정성 산화물 반도체층으로서, 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 산화물 반도체층을 사용할 수 있다.
표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 산화물 반도체층은, 단결정 구조가 아니며, 비정질 구조도 아닌 구조이며, c축 배향을 가진 결정성 산화물 반도체(C Axis Aligned Crystalline Oxide Semiconductor; CAAC-OS라고도 한다)막이다.
CAAC-OS막은, 완전한 단결정이 아니며, 완전한 비정질도 아니다. CAAC-OS막은, 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는, 1변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는, CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리라고도 한다.)는 확인할 수 없다. 이로 인해, CAAC-OS막은, 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직한 방향에서 볼 때 삼각 형상 또는 육각 형상의 원자 배열을 가지고, c축에 수직한 방향에서 볼 때 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부간에, 각각 a축 및 b축의 방향이 상이해도 좋다. 본 명세서에 있어서, 단순히 수직이라고 기재하는 경우, 85°이상 95°이하의 범위도 포함되는 것으로 한다. 또한, 단순히 평행이라고 기재하는 경우, -5°이상 5°이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 일정하지 않아도 좋다. 예를 들면, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측으로부터 결정 성장시키는 경우, 피형성면의 근방에 대해 표면 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써, 상기 불순물 첨가 영역에 있어서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은, CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는, 성막함으로써, 또는 성막후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동을 저감시키는 것이 가능하다. 따라서, 상기 트랜지스터는, 신뢰성이 높다.
c축 배향을 가진 결정성 산화물 반도체층을 얻는 방법으로서는, 3개를 들 수 있다. 첫째는, 성막 온도를 200℃ 이상 500℃ 이하로 하여 산화물 반도체층의 성막을 행하고, 표면에 개략 수직하게 c축 배향시키는 방법이다. 두번째는, 막 두께를 얇게 성막한 후, 200℃ 이상 700℃ 이하의 가열 처리를 행하고, 표면에 개략 수직하게 c축 배향시키는 방법이다. 세번째는, 1번째 층의 막 두께를 얇게 성막한 후, 200℃ 이상 700℃ 이하의 가열 처리를 행하여 2번째 층의 성막을 행하고, 표면에 개략 수직하게 c축 배향시키는 방법이다.
제 1 산화물 반도체층(101), 제 2 산화물 반도체층(102), 제 3 산화물 반도체층(103)의 막 두께는, 1nm 이상 10nm 이하(바람직하게는 5nm 이상 30nm 이하)로 하고, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 사용할 수 있다. 또한, 제 1 산화물 반도체층(101), 제 2 산화물 반도체층(102), 제 3 산화물 반도체층(103)은, 스퍼터링 타깃 표면에 대해, 개략 수직하게 복수의 기판 표면이 세트된 상태에서 성막을 행하는 스퍼터링 장치를 사용하여 성막해도 좋다.
산화물 반도체층을 사용한 트랜지스터에 있어서, 상기 산화물 반도체층의 에너지 갭은, 트랜지스터의 전기 특성에 영향을 준다. 예를 들면, 산화물 반도체층을 사용한 트랜지스터에 있어서, 산화물 반도체층의 에너지 갭이 작으면, 온 특성(예를 들면, 온 전류나 전계 효과 이동도)이 향상되고, 한편, 산화물 반도체층의 에너지 갭이 크면, 오프 전류를 저감시킬 수 있다.
상이한 에너지 갭을 갖는 복수의 산화물 반도체층을 사용한 산화물 반도체 적층(403)을 사용함으로써, 트랜지스터(440a), 트랜지스터(440b), 트랜지스터(480)의 전기 특성을 보다 정밀하게 제어할 수 있고, 원하는 전기 특성을 트랜지스터(440a), 트랜지스터(440b), 트랜지스터(480)에 부여하는 것이 가능해진다.
예를 들면, 도 4a에 도시하는 트랜지스터(480)의 산화물 반도체 적층(403)에 있어서, 제 2 산화물 반도체층(102)의 에너지 갭을 제 1 산화물 반도체층(101) 및 제 3 산화물 반도체층(103)의 에너지 갭보다 작게 한다. 이 경우, 제 1 산화물 반도체층(101) 및 제 3 산화물 반도체층(103)의 에너지 갭은 거의 동일하다고 할 수 있다.
도 4c에, 도 4a에 있어서의 막 두께 방향(E1-E2 사이)의 에너지 밴드도를 도시한다. 트랜지스터(480)에서는, 도 4c에 도시하는 에너지 밴드도가 되도록, 제 1 산화물 반도체층(101), 제 2 산화물 반도체층(102), 및 제 3 산화물 반도체층(103)의 재료를 선택하는 것이 바람직하다. 단, 전도대에 매립 채널이 형성되면 충분한 효과가 얻어지기 때문에, 반드시 도 4c와 같이 전도대와 가전자대의 양쪽에 오목부를 갖는 에너지 밴드도로 한정하지 않아도 좋으며, 예를 들면 전도대에만 오목부를 갖는 에너지 밴드도가 얻어지는 구성으로 해도 좋다.
예를 들면, 트랜지스터(480)에 있어서의 제 1 산화물 반도체층(101)으로서 In-Ga-Zn계 산화물막(에너지 갭 3.2eV), 제 2 산화물 반도체층(102)으로서는 In-Sn-Zn계 산화물막(에너지 갭 2.8eV), 제 3 산화물 반도체층(103)으로서 In-Ga-Zn계 산화물막(에너지 갭 3.2eV)을 사용한다.
또한, 트랜지스터(480)에 있어서와 같은 3층 적층의 산화물 반도체 적층(403)으로서는, 제 1 산화물 반도체층(101)으로서 In-Ga-Zn계 산화물막, 제 2 산화물 반도체층(102)으로서는 In-Zn계 산화물막, 제 3 산화물 반도체층(103)으로서 In-Ga-Zn계 산화물막의 적층, 제 1 산화물 반도체층(101)으로서 Ga-Zn계 산화물막, 제 2 산화물 반도체층(102)으로서는 In-Sn-Zn계 산화물막, 제 3 산화물 반도체층(103)으로서 Ga-Zn계 산화물막의 적층, 제 1 산화물 반도체층(101)으로서 Ga-Zn계 산화물막, 제 2 산화물 반도체층(102)으로서는 In-Zn계 산화물막, 제 3 산화물 반도체층(103)으로서 Ga-Zn계 산화물막의 적층, 제 1 산화물 반도체층(101)으로서 In-Ga계 산화물막, 제 2 산화물 반도체층(102)으로서는 In-Ga-Zn계 산화물막, 제 3 산화물 반도체층(103)으로서 In-Ga계 산화물막의 적층, 또는 제 1 산화물 반도체층(101)으로서 In-Ga-Zn계 산화물막, 제 2 산화물 반도체층(102)으로서는 산화인듐(In계 산화물)막, 제 3 산화물 반도체층(103)으로서 In-Ga-Zn계 산화물막의 적층 등을 사용할 수 있다.
에너지 갭이 작은 제 2 산화물 반도체층(102)을, 에너지 갭이 큰 제 1 산화물 반도체층(101) 및 제 3 산화물 반도체층(103)에 의해 사이에 개재하는 구조로 함으로써, 보다 트랜지스터(480)의 오프 전류(리크 전류)를 저감시키는 효과가 얻어진다.
도 2a 내지 도 2e에 트랜지스터(440a)를 사용하여, 제작 방법의 일례를 도시한다.
우선, 절연 표면을 갖는 기판(400) 위에 도전막을 형성한 후, 제 1 포토리소그래피 공정에 의해 게이트 전극층(401)을 형성한다. 또한, 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감시킬 수 있다.
절연 표면을 갖는 기판(400)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 나중의 열처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 필요해진다. 예를 들면, 바륨보로실리케이트 유리나 알루미노보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 형성된 것을, 기판(400)으로서 사용해도 좋다.
또한, 기판(400)으로서, 가요성 기판을 사용하여 반도체 장치를 제작해도 좋다. 가요성을 갖는 반도체 장치를 제작하기 위해서는, 가요성 기판 위에 산화물 반도체 적층(403)을 포함하는 트랜지스터(440a)를 직접 제작해도 좋고, 다른 제작 기판에 산화물 반도체 적층(403)을 포함하는 트랜지스터(440a)를 제작하고, 그 후 가요성 기판으로 박리, 전치해도 좋다. 또한, 제작 기판으로부터 가요성 기판으로 박리, 전치하기 위해서, 제작 기판과 산화물 반도체막을 포함하는 트랜지스터(440a) 사이에 박리층을 형성하면 좋다.
하지막이 되는 절연막을 기판(400)과 게이트 전극층(401) 사이에 형성해도 좋다. 하지막은, 기판(400)으로부터의 불순물 원소의 확산을 방지하는 기능이 있고, 질화실리콘막, 산화실리콘막, 질화산화실리콘막, 또는 산화질화실리콘막으로부터 선택된 하나 또는 복수의 막에 의한 적층 구조에 의해 형성할 수 있다. 또한, 하지막으로서, 산화알루미늄, 산화질화알루미늄, 산화하프늄, 산화갈륨, 또는 이들의 혼합 재료를 사용하여 형성할 수 있다. 하지막은 플라즈마 CVD법 또는 스퍼터링법 등에 의해 형성하면 좋다.
또한, 게이트 전극층(401)의 재료는, 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여, 단층으로 또는 적층하여 형성할 수 있다. 또한, 게이트 전극층(401)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈실리사이드 등의 실리사이드막을 사용해도 좋다. 게이트 전극층(401)은, 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
또한, 게이트 전극층(401)의 재료는, 인듐주석 산화물, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐주석 산화물, 인듐아연 산화물, 산화규소를 첨가한 인듐주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와, 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 게이트 전극층(401)을 적층 구조로 하고, 그 1층으로서, In-Sn계, In-Sn-Zn계, In-Al-Zn계, Sn-Ga-Zn계, Al-Ga-Zn계, Sn-Al-Zn계, In-Zn계, Sn-Zn계, Al-Zn계, In계, Sn계, Zn계의 금속 산화물을 사용해도 좋다.
또한, 게이트 절연막(402)과 접하는 게이트 전극층(401)의 1층으로서, 질소를 포함하는 금속 산화물, 구체적으로는, 질소를 포함하는 In-Ga-Zn-O막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 Sn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN, SnN 등)을 사용할 수 있다. 이들 막은 5eV(전자 볼트), 바람직하게는 5.5eV(전자 볼트) 이상의 일함수를 가지고, 게이트 전극층으로서 사용한 경우, 트랜지스터의 전기 특성의 임계값 전압을 플러스로 할 수 있어, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다.
예를 들면, 게이트 전극층(401)을 적층 구조로 하고, 그 1층으로서 특히 일함수가 큰 재료인 인듐, 갈륨, 및 아연을 포함하는 산질화물막을 사용하는 것이 바람직하다. 인듐, 갈륨, 및 아연을 포함하는 산질화물막은, 아르곤 및 질소의 혼합 가스 분위기 하에서 성막함으로써 얻어진다.
예를 들면, 게이트 전극층(401)으로서 기판(400)측에서부터 구리막과, 텅스텐막과, 인듐, 갈륨, 및 아연을 포함하는 산질화물막의 적층 구조, 텅스텐막과, 질화텅스텐막과, 구리막과, 티타늄막의 적층 구조 등을 사용할 수 있다.
이어서, 게이트 전극층(401) 위에 게이트 절연막(402)을 형성한다(도 2a 참조). 게이트 절연막(402)은, 제작하는 트랜지스터의 사이즈나 게이트 절연막(402)의 단차 피복성을 고려하여 형성하는 것이 바람직하다.
게이트 절연막(402)의 막 두께는, 1nm 이상 20nm 이하로 하고, 스퍼터링법, MBE법, CVD법, 펄스레이저 퇴적법, ALD법 등을 적절히 사용할 수 있다. 또한, 게이트 절연막(402)은, 스퍼터링 타깃 표면에 대해, 개략 수직하게 복수의 기판 표면이 세트된 상태에서 성막을 행하는 스퍼터링 장치를 사용하여 성막해도 좋다.
게이트 절연막(402)의 재료로서는, 산화실리콘막, 산화갈륨막, 산화알루미늄막, 질화실리콘막, 산화질화실리콘막, 산화질화알루미늄막, 또는 질화산화실리콘막을 사용하여 형성할 수 있다.
또한, 게이트 절연막(402)의 재료로서 산화하프늄, 산화이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x>0, y>0)), 하프늄 알루미네이트(HfAlxOy(x>0, y>0)), 산화란탄 등의 high-k 재료를 사용함으로써 게이트 리크 전류를 저감시킬 수 있다.
게이트 절연막(402)은 단층이라도 적층이라도 좋지만, 산화물 반도체 적층(403)에 접하는 막으로서는, 산화물 절연막이 바람직하다. 본 실시형태에서는, 게이트 절연막(402)으로서 산화실리콘막을 사용한다.
또한, 게이트 절연막(402)을 적층으로 하는 경우, 예를 들면, 게이트 전극층(401) 위에 산화실리콘막, In-Hf-Zn계 산화물막, 산화물 반도체 적층(403)을 순차적으로 적층해도 좋고, 게이트 전극층(401) 위에 산화실리콘막, In:Zr:Zn=1:1:1의 원자비의 In-Zr-Zn계 산화물막, 산화물 반도체 적층(403)을 순차적으로 적층해도 좋고, 게이트 전극층(401) 위에 산화실리콘막, In:Gd:Zn=1:1:1의 원자비의 In-Gd-Zn계 산화물막, 산화물 반도체 적층(403)을 순차적으로 적층해도 좋다.
다음에, 게이트 절연막(402) 위에 제 1 산화물 반도체막(191) 및 제 2 산화물 반도체막(192)으로 이루어지는 산화물 반도체막의 적층(493)을 형성한다(도 2b 참조).
게이트 절연막(402)은, 산화물 반도체막의 적층(493)(산화물 반도체 적층(403))과 접하기 때문에, 막중(벌크중)에 적어도 화학량론비를 초과하는 양의 산소가 존재하는 것이 바람직하다. 예를 들면, 게이트 절연막(402)으로서, 산화실리콘막을 사용하는 경우에는, SiO2+α(단, α>0)이라고 한다. 이러한 게이트 절연막(402)을 사용함으로써, 산화물 반도체막의 적층(493)(산화물 반도체 적층(403))에 산소를 공급할 수 있어 특성을 양호하게 할 수 있다. 산화물 반도체막의 적층(493)(산화물 반도체 적층(403))으로 산소를 공급함으로써, 막중의 산소 결손을 보충할 수 있다.
예를 들면, 산소의 공급원이 되는 산소를 많이(과잉으로) 포함하는 게이트 절연막(402)을 산화물 반도체막의 적층(493)(산화물 반도체 적층(403))과 접하여 형성함으로써, 상기 게이트 절연막(402)으로부터 산화물 반도체막의 적층(493)(산화물 반도체 적층(403))으로 산소를 공급할 수 있다. 산화물 반도체막의 적층(493)(산화물 반도체 적층(403)) 및 게이트 절연막(402)을 적어도 일부가 접한 상태에서 가열 처리를 행함으로써 산화물 반도체막의 적층(493)(산화물 반도체 적층(403))으로 산소를 공급해도 좋다.
산화물 반도체막의 적층(493)(제 1 산화물 반도체막(191) 및 제 2 산화물 반도체막(192))의 형성 공정에 있어서, 산화물 반도체막의 적층(493)(제 1 산화물 반도체막(191) 및 제 2 산화물 반도체막(192))에 수소, 또는 물이 가능한 한 포함되지 않도록 하기 위해서, 산화물 반도체막의 적층(493)(제 1 산화물 반도체막(191) 및 제 2 산화물 반도체막(192))의 성막의 전처리로서, 스퍼터링 장치의 예비 가열실에서 게이트 절연막(402)이 형성된 기판을 예비 가열하고, 기판 및 게이트 절연막(402)에 흡착된 수소, 물 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 또한, 예비 가열실에 설치하는 배기 수단은 크라이오 펌프가 바람직하다.
게이트 절연막(402)에 있어서 산화물 반도체막의 적층(493)(산화물 반도체 적층(403))이 접하여 형성되는 영역에, 평탄화 처리를 행해도 좋다. 평탄화 처리로서는, 특별히 한정되지 않지만, 연마 처리(예를 들면, 화학적 기계 연마(Chemical Mechanical Polishing: CMP)법), 드라이 에칭 처리, 플라즈마 처리를 사용할 수 있다.
플라즈마 처리로서는, 예를 들면, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행할 수 있다. 역스퍼터링이란, 아르곤 분위기 하에서 기판측에 RF 전원을 사용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용해도 좋다. 역스퍼터링을 행하면, 게이트 절연막(402)의 표면에 부착되어 있는 분말상 물질(파티클, 먼지라고도 한다)을 제거할 수 있다.
평탄화 처리로서, 연마 처리, 드라이 에칭 처리, 플라즈마 처리는 복수회 행해도 좋고, 이들을 조합하여 행해도 좋다. 또한, 조합하여 행하는 경우, 공정 순서도 특별히 한정되지 않으며, 게이트 절연막(402) 표면의 요철 상태에 맞추어 적절히 설정하면 좋다.
또한, 제 1 산화물 반도체막(191) 및 제 2 산화물 반도체막(192)은, 성막시에 산소가 많이 포함되는 조건(예를 들면, 산소 100%의 분위기 하에서 스퍼터링법에 의해 성막을 행하는 등)으로 성막하고, 산소를 많이 포함하는(바람직하게는 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역이 포함되어 있다) 막으로 하는 것이 바람직하다.
또한, 본 실시형태에 있어서, 제 1 산화물 반도체막(191)을, 스퍼터링법으로 제작하기 위한 타깃으로서는, 예를 들면, 조성비로서, In:Sn:Zn이 원자수비로, 1:2:2, 2:1:3, 1:1:1, 또는 20:45:35 등이 되는 산화물 타깃을 사용하여, In-Sn-Zn-O막을 성막한다.
또한, 본 실시형태에 있어서, 제 2 산화물 반도체막(192)을, 스퍼터링법으로 제작하기 위한 타깃으로서는, 예를 들면, 조성비로서, In2O3:Ga2O3:ZnO=1:1:2[mol비]의 산화물 타깃을 사용하여, In-Ga-Zn계 산화물막을 성막한다. 또한, 이 타깃 재료 및 조성으로 한정되지 않으며, 예를 들면, In2O3:Ga2O3:ZnO=1:1:1[mol비]의 금속 산화물 타깃을 사용해도 좋다.
또한, 금속 산화물 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 충전율이 높은 금속 산화물 타깃을 사용함으로써, 성막한 산화물 반도체막은 치밀한 막으로 할 수 있다.
제 1 산화물 반도체막(191) 및 제 2 산화물 반도체막(192)을, 성막할 때에 사용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
감압 상태로 유지된 성막실 내에 기판을 유지한다. 그리고, 성막실 내의 잔류 수분을 제거하면서 수소 및 물이 제거된 스퍼터링 가스를 도입하여, 상기 타깃을 사용하여 기판(400) 위에 산화물 반도체막의 적층(493)(제 1 산화물 반도체막(191) 및 제 2 산화물 반도체막(192))을 성막한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들면, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩을 첨가한 것이라도 좋다. 크라이오 펌프를 사용하여 배기한 성막실은, 예를 들면, 수소 원자, 물(H20) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 상기 성막실에서 성막한 산화물 반도체막의 적층(493)(제 1 산화물 반도체막(191) 및 제 2 산화물 반도체막(192))에 포함되는 불순물의 농도를 저감시킬 수 있다.
또한, 게이트 절연막(402)과 산화물 반도체막의 적층(493)(제 1 산화물 반도체막(191) 및 제 2 산화물 반도체막(192))을 대기로 해방하지 않고 연속적으로 형성하는 것이 바람직하다. 게이트 절연막(402)과 산화물 반도체막의 적층(493)(제 1 산화물 반도체막(191) 및 제 2 산화물 반도체막(192))을 대기에 폭로하지 않고 연속적으로 형성하면, 게이트 절연막(402) 표면에 수소나 물 등의 불순물이 흡착되는 것을 방지할 수 있다.
CAAC-OS막은, 예를 들면, 다결정인 산화물 반도체 스퍼터링용 타깃을 사용하고, 스퍼터링법에 의해 성막한다. 상기 스퍼터링용 타깃에 이온이 충돌하면, 스퍼터링용 타깃에 포함되는 결정 영역이 a-b면으로부터 벽개하고, a-b면에 평행한 면을 갖는 평판상 또는 펠렛상의 스퍼터링 입자로서 박리되는 경우가 있다. 이 경우, 상기 평판상의 스퍼터링 입자가, 결정 상태를 유지한 채 기판에 도달함으로써, CAAC-OS막을 성막할 수 있다.
또한, CAAC-OS막을 성막하기 위해서, 이하의 조건을 적용하는 것이 바람직하다.
성막시의 불순물 혼입을 저감시킴으로써, 불순물에 의해 결정 상태가 붕괴되는 것을 억제할 수 있다. 예를 들면, 성막실 내에 존재하는 불순물 농도(수소, 수, 이산화탄소 및 질소 등)를 저감시키면 좋다. 또한, 성막 가스 중의 불순물 농도를 저감시키면 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 성막시의 기판 가열 온도를 높임으로써, 기판 도달후에 스퍼터링 입자의 마이그레이션이 일어난다. 구체적으로는, 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 성막한다. 성막시의 기판 가열 온도를 높임으로써, 평판상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 마이그레이션이 일어나고, 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소 비율을 높이고, 전력을 최적화함으로써 성막시의 플라즈마 대미지를 경감시키면 바람직하다. 성막 가스 중의 산소 비율은, 30체적% 이상, 바람직하게는 100체적%로 한다.
스퍼터링용 타깃의 일례로서, In-Ga-Zn-O 화합물 타깃에 관해서 이하에 나타낸다.
InOX 분말, GaOY 분말 및 ZnOZ 분말을 소정의 mol수비로 혼합하고, 가압 처리후, 1000℃ 이상 1500℃ 이하의 온도로 가열 처리를 함으로써 다결정인 In-Ga-Zn-O화합물 타깃으로 한다. 또한, X, Y 및 Z는 임의인 양수이다. 여기에서, 소정의 mol수비는, 예를 들면, InOX 분말, GaOY 분말 및 ZnOZ 분말이, 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3 또는 3:1:2이다. 또한, 분말의 종류, 및 그 혼합하는 mol수비는, 제작하는 스퍼터링용 타깃에 따라 적절히 변경하면 좋다.
산화물 반도체막의 적층(493)(제 1 산화물 반도체막(191) 및 제 2 산화물 반도체막(192))을 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체 적층(403)(제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102))으로 가공한다(도 2c 참조).
또한, 섬 형상의 산화물 반도체 적층(403)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감시킬 수 있다.
또한, 산화물 반도체막의 에칭은, 드라이 에칭이라도 웨트 에칭이라도 좋으며, 양자를 사용해도 좋다. 예를 들면, 산화물 반도체막의 웨트 에칭에 사용하는 에칭액으로서는, 인산과 아세트산과 질산을 혼합한 용액 등을 사용할 수 있다. 또한, ITO07N(칸토가가쿠사 제조)을 사용해도 좋다.
본 실시형태에서는, 제 1 산화물 반도체막(191) 및 제 2 산화물 반도체막(192)을 동일한 마스크에 의해 에칭 가공하여 형성하기 때문에, 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)은 측면의 단부가 일치한 동 형상의 산화물 반도체층이 된다. 산화물 반도체 적층(403)에 있어서, 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)의 측면(단부)은 노출되어 있다.
또한, 개시하는 발명의 일 형태에 있어서, 산화물 반도체 적층은, 본 실시형태에서 도시하는 바와 같이 섬 형상으로 가공해도 좋고, 형상을 가공하지 않고, 막 형상인 채로 해도 좋다.
또한, 게이트 절연막(402)에 컨택트 홀을 형성하는 경우, 그 공정은 제 1 산화물 반도체막(191) 및 제 2 산화물 반도체막(192)의 가공시에 동시에 행할 수 있다.
또한, 도 3c의 트랜지스터(449)와 같이, 산화물 반도체 적층(403)에 가열 처리를 행하여 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102) 사이에 혼합 영역(105)을 형성해도 좋다. 가열 처리는, 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102) 중의 원소가 열에 의해 확산되는 온도로 하고, 또한 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)이 산화물 반도체 적층(403) 전영역에 있어서, 조성이 균일한 혼합 영역이 되지 않는 조건으로 행하면 좋다.
가열 처리는 감압하, 질소 분위기하, 산소 분위기하, 또는 대기(초건조 에어)하, 희가스 분위기하 등에서 행할 수 있다. 또한, 가열 처리는 조건(온도, 분위기, 시간 등)을 바꾸어 복수회 행해도 좋다. 예를 들면, 상기 가열 처리로서, 온도를 650℃로 하고, 질소 분위기하에서 1시간 가열한 후, 산소 분위기하에서 1시간 가열하면 좋다.
혼합 영역(105)을 형성하기 위한 가열 처리를 행하는 공정은, 제 1 산화물 반도체막(191) 및 제 2 산화물 반도체막(192)을 형성한 후이면 특별히 한정되지 않고, 막 형상의 제 1 산화물 반도체막(191) 및 제 2 산화물 반도체막(192)에 행해도 좋고, 본 실시형태와 같이 섬 형상의 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)에 행해도 좋다. 또한, 가열 처리는 트랜지스터의 제작 공정중에서 행하는 다른 가열 처리(예를 들면, 탈수화 또는 탈수소화하기 위한 가열 처리, 또는 결정화를 위한 가열 처리 등)와 겸해도 좋다.
또한, 산화물 반도체 적층(403)(산화물 반도체막의 적층(493))에, 과잉의 수소(물이나 수산기를 포함한다)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행해도 좋다. 가열 처리의 온도는, 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 가열 처리는 감압하 또는 질소 분위기하 등에서 행할 수 있다. 예를 들면, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체 적층(403)(산화물 반도체막의 적층(493))에 대해 질소 분위기하 450℃에 있어서 1시간의 가열 처리를 행한다.
또한, 가열 처리 장치는 전기로로 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 사용해도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 고온의 가스에는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들면, 가열 처리로서, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 넣고, 수분간 가열한 후, 기판을 불활성 가스 중에서 꺼내는 GRTA를 행해도 좋다.
또한, 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 가열 처리로 산화물 반도체 적층(403)(산화물 반도체막의 적층(493))을 가열한 후, 동일한 로에 고순도의 산소 가스, 고순도의 이질화산소 가스, 또는 초건조 에어(CRDS(캐비티 링다운 레이저 분광법) 방식의 이슬점계를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하의 공기)를 도입해도 좋다. 산소 가스 또는 이질화산소 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 산소 가스 또는 이질화산소 가스의 순도를, 6N 이상 바람직하게는 7N 이상(즉, 산소 가스 또는 이질화산소 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 이질화산소 가스의 작용에 의해, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정에 의해 동시에 감소되어 버린 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 산화물 반도체 적층(403)(산화물 반도체막의 적층(493))을 고순도화 및 I형(진성)화할 수 있다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는, 산화물 반도체막의 적층(493)(제 1 산화물 반도체막(191) 및 제 2 산화물 반도체막(192))의 형성 후, 절연막(407)의 형성전이면, 트랜지스터(440a)의 제작 공정에 있어서 어느 타이밍으로 행해도 좋다. 예를 들면, 산화물 반도체막의 적층(493)(제 1 산화물 반도체막(191) 및 제 2 산화물 반도체막(192)) 형성후, 또는 섬 형상의 산화물 반도체 적층(403)(제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)) 형성 후에 행할 수 있다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는, 복수회 행해도 좋고, 다른 가열 처리와 겸해도 좋다. 예를 들면, 제 1 산화물 반도체막(191) 형성후와, 제 2 산화물 반도체막(192) 형성후에 2회 가열 처리를 행해도 좋다.
탈수화 또는 탈수소화를 위한 가열 처리를, 산화물 반도체 적층(403)(제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102))으로서 섬 형상으로 가공되기 전, 산화물 반도체막의 적층(493)(제 1 산화물 반도체막(191) 및 제 2 산화물 반도체막(192))이 게이트 절연막(402)을 덮은 상태에서 행하면, 게이트 절연막(402)에 포함되는 산소가 가열 처리에 의해 방출되는 것을 방지할 수 있기 때문에 바람직하다.
이어서 게이트 절연막(402), 산화물 반도체 적층(403) 위에, 소스 전극층 및 드레인 전극층(이것과 동일한 층에서 형성되는 배선을 포함한다)이 되는 도전막을 형성한다. 상기 도전막은 나중의 가열 처리에 견딜 수 있는 재료를 사용한다. 소스 전극층, 및 드레인 전극층에 사용하는 도전막으로서는, 예를 들면, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 포함하는 금속막, 또는 상기한 원소를 성분으로 하는 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막의 하측 또는 상측의 한쪽 또는 쌍방에 Ti, Mo, W 등의 고융점 금속막 또는 이들의 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막)을 적층시킨 구성으로 해도 좋다. 또한, 소스 전극층, 및 드레인 전극층에 사용하는 도전막으로서는, 도전성의 금속 산화물로 형성해도 좋다. 도전성의 금속 산화물로서는 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐산화주석(In2O3-SnO2), 산화인듐산화아연(In2O3-ZnO) 또는 이들의 금속 산화물 재료에 산화실리콘을 포함시킨 것을 사용할 수 있다.
포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극층(405a), 드레인 전극층(405b)을 형성한 후, 레지스트 마스크를 제거한다.
산화물 반도체 적층(403)에 있어서, 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)의 측면(단부)은 노출되어 있기 때문에, 소스 전극층(405a), 드레인 전극층(405b)은, 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)의 측면의 일부에 접하도록 형성된다.
또한, 포토리소그래피 공정에서 사용하는 포토마스크수 및 공정수를 삭감하기 위해서, 투과한 광이 복수의 강도가 되는 노광 마스크인 다계조 마스크에 의해 형성된 레지스트 마스크를 사용하여 에칭 공정을 행해도 좋다. 다계조 마스크를 사용하여 형성한 레지스트 마스크는 복수의 막 두께를 갖는 형상이 되고, 에칭을 행함으로써 또한 형상을 변형할 수 있기 때문에서, 상이한 패턴으로 가공하는 복수의 에칭 공정에 사용할 수 있다. 따라서, 1장의 다계조 마스크에 의해, 적어도 2종류 이상의 상이한 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서 노광 마스크수를 삭감할 수 있고, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에, 공정의 간략화가 가능해진다.
또한, 도전막의 에칭시에, 산화물 반도체 적층(403)이 에칭되어 분단되지 않도록 에칭 조건을 최적화하는 것이 요망된다. 그러나, 도전막만을 에칭하고, 산화물 반도체 적층(403)을 전혀 에칭하지 않는다고 하는 조건을 얻는 것은 어려우며, 도전막의 에칭시에 산화물 반도체 적층(403)은 일부만이 에칭되어 홈부(오목부)를 갖는 산화물 반도체 적층(403)이 되는 경우도 있다.
본 실시형태에서는, 도전막으로서 Ti막을 사용하고, 산화물 반도체 적층(403)에는 In-Ga-Zn계 산화물 반도체를 사용했기 때문에, 에칭액으로서 암모니아과수(암모니아, 물, 과산화수소수의 혼합액)를 사용한다.
이상의 공정으로, 본 실시형태의 트랜지스터(440a)가 제작된다(도 2d 참조). 상이한 에너지 갭을 갖는 복수의 산화물 반도체층(제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102))을 사용한 산화물 반도체 적층(403)을 사용함으로써, 트랜지스터(440a, 440b)의 전기 특성을 보다 정밀하게 제어할 수 있고, 원하는 전기 특성을 트랜지스터(440a, 440b)에 부여하는 것이 가능해진다.
이어서, 산화물 반도체 적층(403)의 일부에 접하는 절연막(407)을 형성한다(도 2e 참조).
절연막(407)은, 플라즈마 CVD법, 스퍼터링법, 또는 증착법 등에 의해 성막할 수 있다. 절연막(407)은, 대표적으로는 산화실리콘막, 산화질화실리콘막, 산화질화알루미늄막, 또는 산화갈륨막 등의 무기 절연막 등을 사용할 수 있다.
또한, 절연막(407)으로서, 산화알루미늄막, 산화하프늄막, 산화마그네슘막, 산화지르코늄막, 산화란탄막, 산화바륨막, 또는 금속 질화물막(예를 들면, 질화알루미늄막)도 사용할 수 있다.
절연막(407)은, 단층이라도 적층이라도 좋으며, 예를 들면 산화실리콘막 및 산화알루미늄막의 적층을 사용할 수 있다.
산화물 반도체 적층(403) 위에 형성되는 절연막(407)으로서 사용할 수 있는 산화알루미늄막은, 수소, 물 등의 불순물, 및 산소의 양자에 대해 막을 통과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화알루미늄막은, 제작 공정중 및 제작후에 있어서, 변동 요인이 되는 수소, 물 등의 불순물의 산화물 반도체 적층(403)으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체 적층(403)으로부터의 방출을 방지하는 보호막으로서 기능한다.
절연막(407)은, 스퍼터링법 등, 절연막(407)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 사용하여 형성하는 것이 바람직하다. 또한, 절연막(407)에 있어서, 산화물 반도체 적층(403)에 접하는 절연막은, 산소를 과잉으로 포함하는 막으로 하면, 산화물 반도체 적층(403)으로의 산소의 공급원이 되기 때문에 바람직하다.
본 실시형태에서는, 절연막(407)으로서 막 두께 100nm의 산화실리콘막을, 스퍼터링법을 사용하여 성막한다. 산화실리콘막의 스퍼터링법에 의한 성막은, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기 하에서 행할 수 있다.
또한, 절연막(407)을 적층으로 하는 경우, 예를 들면, 산화물 반도체 적층(403) 위에 In-Hf-Zn계 산화물막, 산화실리콘막을 순차적으로 적층해도 좋고, 산화물 반도체 적층(403) 위에 In:Zr:Zn=1:1:1의 원자비의 In-Zr-Zn계 산화물막, 산화실리콘막을 순차적으로 적층해도 좋고, 산화물 반도체 적층(403) 위에 In:Gd:Zn=l:1:1의 원자비의 In-Gd-Zn계 산화물막, 산화실리콘막을 순차적으로 적층해도 좋다.
산화물 반도체막의 성막시와 같이, 절연막(407)의 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프(크라이오 펌프 등)를 사용하는 것이 바람직하다. 크라이오 펌프를 사용하여 배기한 성막실에서 성막한 절연막(407)에 포함되는 불순물의 농도를 저감시킬 수 있다. 또한, 절연막(407)의 성막실 내의 잔류 수분을 제거하기 위한 배기 수단으로서는, 터보 분자 펌프에 콜드트랩을 첨가한 것이라도 좋다.
절연막(407)을, 성막할 때에 사용하는 스퍼터링 가스로서는, 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
또한, 도 3a 및 도 3b에 도시하는 바와 같이, 트랜지스터(440c, 440d) 위에 층간 절연막으로서, 트랜지스터 기인의 표면 요철을 저감시키기 위해서 평탄화 절연막(416)을 형성해도 좋다. 평탄화 절연막(416)으로서는, 폴리이미드, 아크릴 수지, 벤조사이클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 이외에, 저유전율 재료(low-k재료) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막(416)을 형성해도 좋다.
또한, 절연막(407), 및 평탄화 절연막(416)에 소스 전극층(405a), 드레인 전극층(405b)에 이르는 개구를 형성하고, 개구에 소스 전극층(405a), 드레인 전극층(405b)과 전기적으로 접속하는 배선층을 형성해도 좋다. 배선층을 사용하여 다른 트랜지스터와 접속시켜 여러 가지 회로를 구성할 수 있다.
소스 전극층(405a), 드레인 전극층(405b)은 소스 전극층(405a), 드레인 전극층(405b)에 이르는 개구를 형성할 때의 에칭 공정에 의해, 일부 오버 에칭되어 제거되는 경우가 있다. 소스 전극층 및 드레인 전극층을 적층 구조로 하고, 개구형성시의 에칭 스톱퍼로서도 기능하는 도전막을 소스 전극층 및 드레인 전극층으로서 형성할 수 있다.
도 3a에서 도시하는 바와 같이, 트랜지스터(440c)는 소스 전극층 및 드레인 전극층을 적층 구조로 하는 예이며, 소스 전극층으로서 소스 전극층(404a) 및 소스 전극층(405a), 드레인 전극층으로서 드레인 전극층(404b) 및 드레인 전극층(405b)이 적층되어 있다. 트랜지스터(440c)와 같이, 절연막(416), 절연막(407), 및 소스 전극층(405a), 드레인 전극층(405b)에 소스 전극층(404a), 드레인 전극층(404b)에 이르는 개구를 형성하고, 개구에 소스 전극층(404a), 드레인 전극층(404b)과 전기적으로 접속하는 배선층(465a), 배선층(465b)을 형성해도 좋다.
트랜지스터(440c)에 있어서, 소스 전극층(404a), 드레인 전극층(404b)은 개구 형성시에 있어서 에칭 스톱퍼로서도 기능한다. 소스 전극층(404a), 드레인 전극층(404b)으로서는 텅스텐막이나 질화탄탈막 등, 소스 전극층(405a), 드레인 전극층(405b)으로서는 구리막이나 알루미늄막 등을 각각 사용할 수 있다.
또한, 도 3b의 트랜지스터(440d)에서 도시하는 바와 같이, 소스 전극층(405a), 드레인 전극층(405b)을 산화물 반도체 적층(403)위에만 형성하고, 산화물 반도체 적층(403)의 측면에 접하지 않는 구성으로 해도 좋다. 트랜지스터(440d)에서 나타내는 구성은, 다계조 마스크에 의해 형성된 레지스트 마스크를 사용하여 에칭 공정을 행함으로써도 제작할 수 있다. 이러한 구성으로 함으로써, 트랜지스터(440d)의 소스 전극층(405a) 및 드레인 전극층(405b)의 리크 전류(기생 채널)를 더욱 저감시킬 수 있다.
배선층(465a), 배선층(465b)은 게이트 전극층(401), 소스 전극층(405a), 드레인 전극층(405b)과 같은 재료 및 방법을 사용하여 형성할 수 있다. 예를 들면, 배선층(465a), 배선층(465b)으로서 질화탄탈막과 구리막의 적층, 또는 질화탄탈막과 텅스텐막의 적층 등을 사용할 수 있다.
고순도화되어, 산소 결손이 보충된 산화물 반도체 적층(403)은, 수소, 물 등의 불순물이 충분히 제거되어 있고, 산화물 반도체 적층(403) 중의 수소 농도는 5×1019atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이하이다. 또한, 산화물 반도체 적층(403) 중의 수소 농도는, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)로 측정되는 것이다.
본 실시형태를 사용하여 제작한, 고순도화되고, 산소 결손을 보충하는 산소를 과잉으로 포함하는 산화물 반도체 적층(403)을 사용한 트랜지스터(440a)는, 오프 상태에 있어서의 전류값(오프 전류값)을, 채널 폭 1㎛당 실온에서 100zA/㎛(1zA(젭토암페어)은 1×10-21A) 이하, 바람직하게는 10zA/㎛ 이하, 보다 바람직하게는 1zA/㎛ 이하, 더욱 바람직하게는 100yA/㎛ 이하 레벨로까지 낮게 할 수 있다.
이상과 같이, 고기능, 고신뢰성, 또는 저소비 전력 등, 여러 가지 목적에 따른 반도체 장치를 제공할 수 있다.
(실시형태 2)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 다른 일 형태를, 도 7a 내지 도 7d, 도 8a 내지 도 8d, 및 도 11a 및 도 11b를 사용하여 설명한다. 상기 실시형태와 동일 부분 또는 같은 기능을 갖는 부분, 및 공정은, 상기 실시형태와 같이 행할 수 있고, 반복 설명은 생략한다. 또한 동일한 개소의 상세한 설명은 생략한다.
본 실시형태에서는 산화물 반도체 적층에 있어서, 상층의 산화물 반도체층이 하층의 산화물 반도체층의 측면을 덮는 구조로 하는 예를 나타낸다.
도 7a 내지 도 7c에 도시하는 트랜지스터(340)는, 보텀 게이트 구조를 갖는 역스태거형의 트랜지스터의 일례이다. 도 7a는 평면도이며, 도 7a 중의 일점 쇄선 X-Y에서 절단한 단면이 도 7b에 상당하고, 도 7a 중의 일점 쇄선 V-W에서 절단한 단면이 도 7c에 상당한다.
채널 길이 방향의 단면도인 도 7b에 도시하는 바와 같이, 트랜지스터(340)는, 절연 표면을 갖는 기판(400) 위에 순차적으로 형성된, 게이트 전극층(401), 게이트 절연막(402), 에너지 갭이 상이한 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)을 포함하는 산화물 반도체 적층(403), 소스 전극층(405a), 드레인 전극층(405b)을 가진다. 또한, 트랜지스터(340) 위에는, 절연막(407)이 형성되어 있다.
제 1 산화물 반도체층(101)은, 게이트 절연막(402) 위에 접하여 형성되고, 제 2 산화물 반도체층(102)은, 제 1 산화물 반도체층(101)의 상면 및 측면을 덮고 형성되며, 제 2 산화물 반도체층(102)의 주연부는, 게이트 절연막(402)과 접하는 구조로 하고 있다. 제 1 산화물 반도체층(101)이 소스 전극층(405a) 또는 드레인 전극층(405b)과 접하고 있지 않은 구조로 함으로써, 트랜지스터(340)의 소스 전극층(405a) 및 드레인 전극층(405b)의 리크 전류(기생 채널)의 발생을 저감시키고 있다.
도 7c는, 채널 폭 방향의 단면도이며, 도 7b와 같이 제 1 산화물 반도체층(101)의 단부(측면)가 제 2 산화물 반도체층(102)의 단부로 덮이고, 제 1 산화물 반도체층(101)이 절연막(407)과 접하고 있지 않은 구조로 하고 있다.
제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)은 에너지 갭이 상이하다. 본 실시형태에서는, 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)은 조성이 상이하며, 제 2 산화물 반도체층(102)의 에너지 갭이 제 1 산화물 반도체층(101)보다 에너지 갭이 큰 예이다.
도 8a 내지 도 8c에 산화물 반도체 적층(403)으로서 제 1 산화물 반도체층(101), 제 2 산화물 반도체층(102), 및 제 3 산화물 반도체층(103)의 3층 구조의 적층을 사용한 트랜지스터(380a)를 도시한다.
도 8a 내지 도 8c에 도시하는 트랜지스터(380a)는, 보텀 게이트 구조를 갖는 역스태거형의 트랜지스터의 일례이다. 도 8a는 평면도이며, 도 8a 중의 일점 쇄선 X-Y에서 절단한 단면이 도 8b에 상당하고, 도 8a 중의 일점 쇄선 V-W에서 절단한 단면이 도 8c에 상당한다.
채널 길이 방향의 단면도인 도 8b에 도시하는 바와 같이, 트랜지스터(380a)는, 절연 표면을 갖는 기판(400) 위에 순차적으로 형성된, 게이트 전극층(401), 게이트 절연막(402), 제 1 산화물 반도체층(101), 제 2 산화물 반도체층(102), 및 제 3 산화물 반도체층(103)을 포함하는 산화물 반도체 적층(403), 소스 전극층(405a), 드레인 전극층(405b)을 가진다. 트랜지스터(380a) 위에는, 절연막(407)이 형성되어 있다.
제 1 산화물 반도체층(101)은, 게이트 절연막(402) 위에 접하여 형성되고, 제 1 산화물 반도체층(101) 위에 제 2 산화물 반도체층(102)이 적층된다. 제 3 산화물 반도체층(103)은, 제 1 산화물 반도체층(101)의 측면 및 제 2 산화물 반도체층(102)의 상면 및 측면을 덮고 형성되며, 제 3 산화물 반도체층(103)의 주연부는, 게이트 절연막(402)과 접하는 구조로 하고 있다. 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)을 소스 전극층(405a) 또는 드레인 전극층(405b)과 접하고 있지 않은 구조로 함으로써, 트랜지스터(380a)의 소스 전극층(405a) 및 드레인 전극층(405b)의 리크 전류(기생 채널)의 발생을 저감시키고 있다.
도 8c는, 채널 폭방향의 단면도이며, 도 8b와 같이 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)의 단부(측면)가 제 3 산화물 반도체층(103)의 단부로 덮이고, 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)이 절연막(407)과 접하고 있지 않은 구조로 하고 있다.
제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)은 에너지 갭이 상이하다. 본 실시형태에서는 제 2 산화물 반도체층(102)의 에너지 갭이 제 1 산화물 반도체층(101)보다 에너지 갭이 작은 예이다.
또한, 제 2 산화물 반도체층(102) 및 제 3 산화물 반도체층(103)은 에너지 갭이 상이하다. 본 실시형태에서는 제 3 산화물 반도체층(103)의 에너지 갭이 제 2 산화물 반도체층(102)보다 에너지 갭이 큰 예이다.
또한, 본 실시형태에 있어서는, 제 3 산화물 반도체층(103)의 에너지 갭은, 제 1 산화물 반도체층(101)의 에너지 갭과 거의 동일하다.
예를 들면, 트랜지스터(380a)에 있어서의 제 1 산화물 반도체층(101)으로서 In-Ga-Zn계 산화물막(에너지 갭 3.2eV), 제 2 산화물 반도체층(102)으로서는 In-Sn-Zn계 산화물막(에너지 갭 2.8eV), 제 3 산화물 반도체층(103)으로서 In-Ga-Zn계 산화물막(에너지 갭 3.2eV)을 사용한다.
또한, 트랜지스터(380a)와 같은 3층 적층의 산화물 반도체 적층(403)으로서는, 제 1 산화물 반도체층(101)으로서 In-Ga-Zn계 산화물막, 제 2 산화물 반도체층(102)으로서는 In-Zn계 산화물막, 제 3 산화물 반도체층(103)으로서 In-Ga-Zn계 산화물막의 적층, 제 1 산화물 반도체층(101)으로서 Ga-Zn계 산화물막, 제 2 산화물 반도체층(102)으로서는 In-Sn-Zn계 산화물막, 제 3 산화물 반도체층(103)으로서 Ga-Zn계 산화물막의 적층, 제 1 산화물 반도체층(101)으로서 Ga-Zn계 산화물막, 제 2 산화물 반도체층(102)으로서는 In-Zn계 산화물막, 제 3 산화물 반도체층(103)으로서 Ga-Zn계 산화물막의 적층, 제 1 산화물 반도체층(101)으로서 In-Ga계 산화물막, 제 2 산화물 반도체층(102)으로서는 In-Ga-Zn계 산화물막, 제 3 산화물 반도체층(103)으로서 In-Ga계 산화물막의 적층, 또는 제 1 산화물 반도체층(101)으로서 In-Ga-Zn계 산화물막, 제 2 산화물 반도체층(102)으로서는 산화인듐(In계 산화물)막, 제 3 산화물 반도체층(103)으로서 In-Ga-Zn계 산화물막의 적층 등을 사용할 수 있다.
또한, 제 2 산화물 반도체층(102)의 주위를 제 1 산화물 반도체층(101)과 제 3 산화물 반도체층(103)으로 덮음으로써, 제 2 산화물 반도체층(102)의 산소 결손의 증가를 억제하고, 트랜지스터(380a)의 임계값 전압을 제로에 가깝게 하는 구성으로 할 수 있다. 또한, 제 2 산화물 반도체층(102)이 매립 채널이 됨으로써 채널 형성 영역을 절연막 계면으로부터 멀리 할 수 있고, 이것에 의해 캐리어의 계면 산란이 저감되어 높은 전계 효과 이동도를 실현할 수 있다.
도 11a에 도시하는 트랜지스터(380b)는, 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)을 섬 형상으로 가공할 때에, 동일한 마스크를 사용하여(또는, 가공에 의해 제작한 섬 형상의 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)을 마스크로 하여) 게이트 절연막(402)의 일부를 에칭하여 얇게 한 구성이다. 트랜지스터(380b)에 있어서 게이트 절연막(402)은, 섬 형상의 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)과 중첩되는 영역은, 그 밖의 영역(중첩되지 않는 영역)과 비교하여 두꺼운 막 두께를 가지고 있다. 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)의 섬 형상으로의 가공시에, 게이트 절연막(402)의 일부까지 에칭함으로써 제 1 산화물 반도체층(101)의 잔사 등의 에칭 나머지를 제거하여, 리크 전류의 발생을 저감시킬 수 있다.
또한, 도 11b에 도시하는 트랜지스터(380c)는, 3회의 포토리소그래피 공정에 의해, 산화물 반도체 적층(403)을 형성한 구성이다. 트랜지스터(380c)에 포함되는 산화물 반도체 적층(403)은, 제 1 산화물 반도체막을 성막후, 제 1 마스크를 사용하여 섬 형상의 제 1 산화물 반도체층(101)을 형성하고, 섬 형상의 제 1 산화물 반도체층(101) 위에 제 2 산화물 반도체막을 성막후, 제 2 마스크를 사용하여 섬 형상의 제 2 산화물 반도체층(102)을 형성하고, 섬 형상의 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102) 위에 제 3 산화물 반도체막을 성막후, 제 3 마스크를 사용하여 섬 형상의 제 3 산화물 반도체층(103)으로 가공함으로써, 형성된다.
또한, 트랜지스터(380c)는, 제 1 산화물 반도체층(101)의 단면이, 제 2 산화물 반도체층(102)의 측면으로부터 돌출된 구조이며, 제 3 산화물 반도체층(103)이 제 1 산화물 반도체층(101)의 상면의 일부와 접하는 구성으로 한 예이다.
또한, 반도체 장치의 다른 일 형태로서 도 9b에 보텀 게이트 구조를 갖는 채널 보호형의 트랜지스터(418)를 도시한다.
채널 길이 방향의 단면도인 도 9b에 도시하는 바와 같이, 트랜지스터(418)는, 절연 표면을 갖는 기판(400) 위에 순차적으로 형성된, 게이트 전극층(401), 게이트 절연막(402), 제 1 산화물 반도체층(101), 제 2 산화물 반도체층(102), 및 제 3 산화물 반도체층(103)을 포함하는 산화물 반도체 적층(403), 채널 보호막으로서 기능하는 절연막(427), 소스 전극층(405a), 드레인 전극층(405b)을 가진다. 트랜지스터(418) 위에는, 절연막(409)이 형성되어 있다.
제 1 산화물 반도체층(101)은, 게이트 절연막(402) 위에 접하여 형성되고, 제 1 산화물 반도체층(101) 위에 제 2 산화물 반도체층(102)이 적층된다. 제 3 산화물 반도체층(103)은, 제 1 산화물 반도체층(101)의 측면 및 제 2 산화물 반도체층(102)의 상면 및 측면을 덮고 형성되며, 제 3 산화물 반도체층(103)의 주연부는, 게이트 절연막(402)과 접하는 구조로 하고 있다. 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)을 소스 전극층(405a) 또는 드레인 전극층(405b)과 접하고 있지 않은 구조로 함으로써, 트랜지스터(418)의 소스 전극층(405a) 및 드레인 전극층(405b)의 리크 전류(기생 채널)의 발생을 저감시키고 있다.
또한, 반도체 장치의 다른 일 형태로서 도 10b에 보텀 게이트 구조의 트랜지스터(438)를 도시한다.
도 10b에 도시하는 바와 같이, 트랜지스터(438)는, 절연 표면을 갖는 기판(400) 위에 순차적으로 형성된 게이트 전극층(401), 게이트 절연막(402), 소스 전극층(405a), 드레인 전극층(405b), 제 1 산화물 반도체층(101), 제 2 산화물 반도체층(102), 및 제 3 산화물 반도체층(103)을 포함하는 산화물 반도체 적층(403)을 가진다. 트랜지스터(438) 위에는, 절연막(407)이 형성되어 있다.
트랜지스터(438)는, 소스 전극층(405a) 및 드레인 전극층(405b) 위에 제 1 산화물 반도체층(101), 제 2 산화물 반도체층(102), 및 제 3 산화물 반도체층(103)을 포함하는 산화물 반도체 적층(403)이 형성되는 구조이다. 제 1 산화물 반도체층(101), 제 2 산화물 반도체층(102), 및 제 3 산화물 반도체층(103) 중 적어도 하나는 상기 에너지 갭이 상이하다.
트랜지스터(438)에 있어서, 제 1 산화물 반도체층(101)은, 소스 전극층(405a) 및 드레인 전극층(405b) 위에 접하여 형성되고, 제 1 산화물 반도체층(101) 위에 제 2 산화물 반도체층(102)이 적층된다. 제 3 산화물 반도체층(103)은, 제 1 산화물 반도체층(101)의 측면 및 제 2 산화물 반도체층(102)의 상면 및 측면을 덮고 형성되고, 제 3 산화물 반도체층(103)의 주연부는, 소스 전극층(405a) 및 드레인 전극층(405b)과 접하는 구조로 하고 있다.
이와 같이, 적층하는 산화물 반도체층의 형상은, 산화물 반도체층별로 상이한 형상으로 해도 좋고, 산화물 반도체 적층은 다양한 형상 및 구조를 선택할 수 있다.
이상과 같이, 고기능, 고신뢰성, 또는 저소비 전력 등, 여러 가지 목적에 따른 반도체 장치를 제공할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 3)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 다른 일 형태를, 도 5a 내지 도 5d를 사용하여 설명한다. 상기 실시형태와 동일 부분 또는 같은 기능을 갖는 부분, 및 공정은, 상기 실시형태와 같이 행할 수 있고, 반복 설명은 생략한다. 또한 동일한 개소의 상세한 설명은 생략한다.
본 실시형태에서는, 개시하는 발명에 따르는 반도체 장치의 제작 방법에 있어서, 탈수화 또는 탈수소화 처리를 행한 산화물 반도체 적층에, 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온, 중 어느 하나를 포함한다)를 도입하여 막중에 산소를 공급하는 예를 나타낸다.
탈수화 또는 탈수소화 처리에 의해, 산화물 반도체를 구성하는 주성분 재료인 산소가 동시에 탈리되어 감소되어 버릴 우려가 있다. 산화물 반도체 적층에 있어서, 산소가 탈리된 개소에서는 산소 결손이 존재하고, 상기 산소 결손에 기인하여 트랜지스터의 전기 특성 변동을 초래하는 도너 준위가 발생해 버린다.
따라서, 탈수화 또는 탈수소화 처리를 행한 산화물 반도체 적층에, 산소를 공급하는 것이 바람직하다. 산화물 반도체 적층으로 산소를 공급함으로써, 막중의 산소 결손을 보충할 수 있다. 상기 산화물 반도체 적층을 트랜지스터에 사용함으로써, 산소 결손에 기인하는 트랜지스터의 임계값 전압(Vth)의 편차, 임계값 전압의 시프트(ΔVth)를 저감시킬 수 있다. 또한, 임계값 전압을 플러스 시프트시켜 트랜지스터를 노멀리 오프화할 수도 있다.
도 5a는, 도 2c와 대응하고 있으며, 절연 표면을 갖는 기판(400) 위에, 게이트 전극층(401), 게이트 절연막(402), 에너지 갭이 상이한 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)을 포함하는 산화물 반도체 적층(403)이 형성되어 있다.
다음에, 산화물 반도체 적층(403)에 산소(431)(적어도, 산소 라디칼, 산소 원자, 산소 이온, 중 어느 하나를 포함한다)를 도입하고, 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)을 포함하는 산화물 반도체 적층(403)에, 산소 과잉 영역(111, 112)을 형성하고, 산소의 공급을 행한다(도 5b 참조).
또한, 산소 과잉 영역(111, 112)은, 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역이, 적어도 일부 포함되어 있는 영역으로 한다. 산소 과잉 영역(111, 112)에 공급된 산소(431)에 의해, 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)을 포함하는 산화물 반도체 적층(403) 중에 존재하는 산소 결손을 보충할 수 있다.
게이트 절연막(402), 산소 과잉 영역(111, 112)을 갖는 산화물 반도체 적층(403) 위에 소스 전극층(405a), 드레인 전극층(405b)을 형성하고, 트랜지스터(443a)를 제작한다(도 5c 참조).
또한, 산소(431)의 도입 공정은, 소스 전극층(405a), 드레인 전극층(405b)의 형성 후에 행할 수도 있다. 도 5d에 소스 전극층(405a), 드레인 전극층(405b)의 형성후, 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)을 포함하는 산화물 반도체 적층(403)에 산소를 도입하여 제작하는 예로서 트랜지스터(443b)를 도시한다.
도 5d에 도시하는 바와 같이, 산소(431)는 소스 전극층(405a), 드레인 전극층(405b)이 마스크가 되고, 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)을 포함하는 산화물 반도체 적층(403)의 채널 형성 영역에 선택적으로 도입된다. 트랜지스터(443b)의 산화물 반도체 적층(403)에 있어서, 소스 전극층(405a) 또는 드레인 전극층(405b)과 중첩되지 않는 영역은, 소스 전극층(405a) 또는 드레인 전극층(405b)과 중첩되는 영역보다도 높은 산소 농도를 갖는 구성이 된다.
또한, 반도체 장치의 다른 일 형태로서 도 4b에 산화물 반도체 적층(403)에 산소를 도입한 보텀 게이트 구조를 갖는 트랜지스터(483)를 도시한다. 도 4a에 산화물 반도체 적층(403)으로서 제 1 산화물 반도체층(101), 제 2 산화물 반도체층(102), 및 제 3 산화물 반도체층(103)의 3층 구조의 적층을 사용한 트랜지스터(480)를 도시한다.
트랜지스터(483)는, 절연 표면을 갖는 기판(400) 위에 순차적으로 형성된, 게이트 전극층(401), 게이트 절연막(402), 산소 과잉 영역(111)을 갖는 제 1 산화물 반도체층(101), 산소 과잉 영역(112)을 포함하는 제 2 산화물 반도체층(102), 및 산소 과잉 영역(113)을 포함하는 제 3 산화물 반도체층(103)을 포함하는 산화물 반도체 적층(403), 소스 전극층(405a), 드레인 전극층(405b)을 가진다. 트랜지스터(483) 위에는, 절연막(407)이 형성되어 있다.
트랜지스터(483)의 산화물 반도체 적층(403)에 있어서, 제 1 산화물 반도체층(101), 제 2 산화물 반도체층(102), 및 제 3 산화물 반도체층(103)의 에너지 갭은 모두 동일하지 않으며, 적어도 2종류의 상이한 값의 에너지 갭을 포함한다.
트랜지스터(483)는, 산화물 반도체 적층(403) 전체에 산소가 도입된 예이며, 제 1 산화물 반도체층(101), 제 2 산화물 반도체층(102), 제 3 산화물 반도체층(103)에 있어서, 각각 상기 전체에 산소 과잉 영역(111), 산소 과잉 영역(112) 또는 산소 과잉 영역(113)이 형성되어 있다.
또한, 반도체 장치의 다른 일 형태로서 도 9c에 산화물 반도체 적층(403)에 산소를 도입한 보텀 게이트 구조를 갖는 채널 보호형의 트랜지스터(413)를 도시한다.
트랜지스터(413)는, 절연 표면을 갖는 기판(400) 위에 순차적으로 형성된, 게이트 전극층(401), 게이트 절연막(402), 산소 과잉 영역(111)을 포함하는 제 1 산화물 반도체층(101), 산소 과잉 영역(112)을 포함하는 제 2 산화물 반도체층(102), 및 산소 과잉 영역(113)을 포함하는 제 3 산화물 반도체층(103)을 포함하는 산화물 반도체 적층(403), 채널 보호막으로서 기능하는 절연막(427), 소스 전극층(405a), 드레인 전극층(405b)을 가진다. 트랜지스터(413) 위에는, 절연막(409)이 형성되어 있다.
제 1 산화물 반도체층(101), 제 2 산화물 반도체층(102), 및 제 3 산화물 반도체층(103) 중 적어도 하나는, 다른 산화물 반도체층과 에너지 갭이 상이하다. 트랜지스터(413)에 있어서는, 제 2 산화물 반도체층(102)의 에너지 갭이 제 1 산화물 반도체층(101) 및 제 3 산화물 반도체층(103)보다 작은 예이다.
트랜지스터(413)는, 산화물 반도체 적층(403) 전체에 산소가 도입된 예이며, 제 1 산화물 반도체층(101), 제 2 산화물 반도체층(102), 제 3 산화물 반도체층(103)에 있어서, 각각 상기 전체에 산소 과잉 영역(111), 산소 과잉 영역(112), 또는 산소 과잉 영역(113)이 형성되어 있다.
또한, 트랜지스터(413)에 있어서, 제 1 산화물 반도체층(101)은, 게이트 절연막(402) 위에 접하여 형성되고, 제 1 산화물 반도체층(101) 위에 제 2 산화물 반도체층(102)이 적층된다. 제 3 산화물 반도체층(103)은, 제 1 산화물 반도체층(101)의 측면 및 제 2 산화물 반도체층(102)의 상면 및 측면을 덮고 형성되며, 제 3 산화물 반도체층(103)의 주연부는, 게이트 절연막(402)과 접하는 구조로 하고 있다. 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)을 소스 전극층(405a) 또는 드레인 전극층(405b)과 접하고 있지 않은 구조로 함으로써, 트랜지스터(413)의 소스 전극층(405a) 및 드레인 전극층(405b)의 리크 전류(기생 채널)의 발생을 저감시키고 있다.
또한, 반도체 장치의 다른 일 형태로서 도 10c에 산화물 반도체 적층(403)에 산소를 도입한 보텀 게이트 구조의 트랜지스터(433)를 도시한다.
도 10c에 도시하는 바와 같이, 트랜지스터(433)는, 절연 표면을 갖는 기판(400) 위에 순차적으로 형성된 게이트 전극층(401), 게이트 절연막(402), 소스 전극층(405a), 드레인 전극층(405b), 산소 과잉 영역(111)을 포함하는 제 1 산화물 반도체층(101), 산소 과잉 영역(112)을 포함하는 제 2 산화물 반도체층(102), 및 산소 과잉 영역(113)을 포함하는 제 3 산화물 반도체층(103)을 포함하는 산화물 반도체 적층(403)을 가진다. 트랜지스터(433) 위에는, 절연막(407)이 형성되어 있다.
트랜지스터(433)는, 소스 전극층(405a) 및 드레인 전극층(405b) 위에 제 1 산화물 반도체층(101), 제 2 산화물 반도체층(102), 및 제 3 산화물 반도체층을 포함하는 산화물 반도체 적층(403)이 형성되는 구조이다. 제 1 산화물 반도체층(101), 제 2 산화물 반도체층(102), 및 제 3 산화물 반도체층(103) 중 적어도 하나는 에너지 갭이 다른 산화물 반도체층과 상이하며, 트랜지스터(433)는 제 2 산화물 반도체층(102)의 에너지 갭이 제 1 산화물 반도체층(101) 및 제 3 산화물 반도체층(103)보다 작은 예이다.
트랜지스터(433)는, 산화물 반도체 적층(403) 전체에 산소가 도입된 예이며, 제 1 산화물 반도체층(101), 제 2 산화물 반도체층(102), 제 3 산화물 반도체층(103)에 있어서, 각각 상기 전체에 산소 과잉 영역(111), 산소 과잉 영역(112), 또는 산소 과잉 영역(113)이 형성되어 있다.
트랜지스터(433)에 있어서, 산소의 도입은, 노출된 산화물 반도체 적층(403)에 직접 행해도 좋고, 절연막(407)을 통과시켜 행해도 좋다.
또한, 실시형태 2에서 나타낸 상층의 산화물 반도체층이 하층의 산화물 반도체층의 측면을 덮는 구조로 하는 트랜지스터(340)와 트랜지스터(380a)에 있어서, 산화물 반도체 적층(403)에 산소를 도입하여 산소 과잉 영역을 형성하는 예를 도 7d, 도 8d에 도시한다.
도 7d에 있어서의 트랜지스터(343)는, 절연 표면을 갖는 기판(400) 위에 순차적으로 형성된, 게이트 전극층(401), 게이트 절연막(402), 에너지 갭이 상이한 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)을 포함하는 산화물 반도체 적층(403), 소스 전극층(405a), 드레인 전극층(405b)을 가진다. 트랜지스터(343) 위에는, 절연막(407)이 형성되어 있다. 트랜지스터(343)에 있어서, 산화물 반도체 적층(403)은, 산소 과잉 영역(111)을 포함하는 제 1 산화물 반도체층(101), 및 산소 과잉 영역(112)을 포함하는 제 2 산화물 반도체층(102)을 가진다.
도 8d에 있어서의 트랜지스터(383)는, 절연 표면을 갖는 기판(400) 위에 순차적으로 형성된, 게이트 전극층(401), 게이트 절연막(402), 에너지 갭이 상이한 제 1 산화물 반도체층(101), 제 2 산화물 반도체층(102), 및 제 3 산화물 반도체층(103)을 포함하는 산화물 반도체 적층(403), 소스 전극층(405a), 드레인 전극층(405b)을 가진다. 트랜지스터(383) 위에는, 절연막(407)이 형성되어 있다. 트랜지스터(383)에 있어서, 산화물 반도체 적층(403)은, 산소 과잉 영역(111)을 포함하는 제 1 산화물 반도체층(101), 산소 과잉 영역(112)을 포함하는 제 2 산화물 반도체층(102), 및 산소 과잉 영역(113)을 포함하는 제 3 산화물 반도체층(103)을 가진다.
또한, 트랜지스터(343) 및 트랜지스터(383)에 나타내는 바와 같은, 하층의 산화물 반도체층보다 에너지 갭이 큰 산화물 반도체층을 상층에 적층하는 산화물 반도체 적층에 있어서, 상층의 산화물 반도체층이 하층의 산화물 반도체층의 측면을 덮는 구조로 함으로써, 트랜지스터의 소스 전극층 및 드레인 전극층의 리크 전류(기생 채널)의 발생을 저감시킬 수 있다.
탈수화 또는 탈수소화 처리를 행한 산화물 반도체 적층(403)에, 산소를 도입하여 막중에 산소를 공급함으로써, 산화물 반도체 적층(403)을 고순도화, 및 I형(진성)화할 수 있다. 고순도화하여 I형(진성)화한 산화물 반도체 적층(403)을 갖는 트랜지스터(443a), 트랜지스터(443b), 트랜지스터(413), 트랜지스터(433), 트랜지스터(343), 트랜지스터(383)는, 전기 특성 변동이 억제되어 있어 전기적으로 안정적이다.
산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 침지 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
산소의 도입 공정은, 산화물 반도체 적층(403)에 산소 도입하는 경우, 산화물 반도체 적층(403)에 직접 도입해도 좋고, 절연막(407) 등의 다른 막을 통과하여 산화물 반도체 적층(403)으로 도입해도 좋다. 산소를 다른 막을 통과하여 도입하는 경우에는, 이온 주입법, 이온 도핑법, 플라즈마 침지 이온 주입법 등을 사용하면 좋지만, 산소를 노출된 산화물 반도체 적층(403)으로 직접 도입하는 경우에는, 플라즈마 처리 등도 사용할 수 있다.
산화물 반도체 적층(403)으로의 산소의 도입은, 탈수화 또는 탈수소화 처리를 행한 후이면 좋고, 특별히 한정되지 않는다. 또한, 상기 탈수화 또는 탈수소화 처리를 행한 산화물 반도체 적층(403)으로의 산소의 도입은 복수회 행해도 좋다.
예를 들면, 실시형태 1에 있어서, 산화물 반도체 적층(403)으로의 산소의 도입은, 노출된 산화물 반도체막의 적층(493), 또는 산화물 반도체 적층(403)에 대해, 소스 전극층(405a), 드레인 전극층(405b) 형성후, 게이트 절연막(402) 형성후, 게이트 전극층(401) 형성후, 절연막(407) 형성후에 행할 수 있다.
또한, 산화물 반도체 적층(403) 중의 산소 과잉 영역(111, 112)에 있어서, 산소의 도입 공정에 의해 도입된 산소 농도를 1×1018atoms/㎤ 이상 5×1021atoms/㎤ 이하로 하는 것이 바람직하다.
또한, 산화물 반도체에 있어서, 산소는 주된 성분 재료의 하나이다. 이로 인해, 산화물 반도체 적층(403) 중의 산소 농도를, SIMS(Secondary Ion Mass Spectrometry) 등의 방법을 사용하여, 정확하게 추산하는 것은 어렵다. 즉, 산화물 반도체 적층(403)에 산소가 의도적으로 첨가되었는지 여부를 판별하는 것은 곤란하다고 할 수 있다.
그런데, 산소에는 17O나 18O와 같은 동위체가 존재하고, 자연계에 있어서의 이들의 존재 비율은 각각 산소 원자 전체의 0.037%, 0.204% 정도인 것이 알려져 있다. 즉, 산화물 반도체 적층(403) 중에 이들 동위체를 의도적으로 첨가한 경우, 이들 동위체의 농도는, SIMS 등의 방법에 의해 추산할 수 있고, 이들 농도를 측정함으로써, 산화물 반도체 적층(403) 중의 산소 농도를 보다 정확하게 추산하는 것이 가능한 경우가 있다. 따라서, 이들 농도를 측정함으로써, 산화물 반도체 적층(403)에 의도적으로 산소가 첨가되었는지 여부를 판별해도 좋다.
또한, 산화물 반도체막으로 산소를 도입한 후, 가열 처리를 행하는 것이 바람직하다.
본 실시형태의 트랜지스터(443a), 트랜지스터(443b)와 같이, 산소를 직접 산화물 반도체 적층(403)으로 도입하는 경우에는, 산화물 반도체 적층(403)과 접하는 게이트 절연막(402), 절연막(407)을, 반드시 산소를 많이 포함하는 막으로 할 필요는 없다. 도입한 산소가 다시 산화물 반도체 적층(403)으로부터 탈리하지 않도록, 또한, 수소, 물 등의 불순물이 산화물 반도체 적층(403)으로 다시 혼입되지 않도록, 산소, 수소, 물 등의 불순물에 대해 차단 효과(블록 효과)가 높은 막을 절연막(407)으로서 형성하는 것이 바람직하다. 예를 들면, 수소, 물 등의 불순물, 및 산소의 양자에 대해 차단 효과(블록 효과)가 높은 산화알루미늄막 등을 사용하면 좋다.
물론, 산화물 반도체막과 접하는 게이트 절연막(402), 절연막(407)을, 산소를 많이 포함하는 막으로 하고, 추가로 산소를 직접 산화물 반도체 적층(403)에 도입하고, 복수의 산소 공급 방법을 행해도 좋다.
또한, 본 실시형태에서는 산화물 반도체 적층(403)으로의 산소 도입을 예로서 설명하지만, 산소의 도입은 산화물 반도체 적층(403)과 접하는 게이트 절연막(402), 절연막(407) 등에 행해도 좋다. 산화물 반도체 적층(403)과 접하는 게이트 절연막(402), 절연막(407)에 산소를 도입하고, 산소 과잉으로 함으로써, 산화물 반도체 적층(403)으로의 산소의 공급을 행할 수 있다.
이상과 같이, 안정된 전기 특성을 갖는 산화물 반도체 적층을 사용한 반도체 장치를 제공할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하고 실시하는 것이 가능하다.
(실시형태 4)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 다른 일 형태를, 도 6a 내지 도 6c를 사용하여 설명한다. 상기 실시형태와 동일 부분 또는 같은 기능을 갖는 부분, 및 공정은, 상기 실시형태와 같이 행할 수 있고, 반복 설명은 생략한다. 또한 동일한 개소의 상세한 설명은 생략한다.
본 실시형태에서는, 개시하는 발명에 따르는 반도체 장치의 제작 방법에 있어서, 산화물 반도체 적층에 저저항 영역을 형성하는 예이다. 저저항 영역은, 산화물 반도체 적층으로 도전율을 변화시키는 불순물(도펀트라고도 한다)을 도입하여 형성할 수 있다.
본 실시형태에서는, 보텀 게이트 구조를 갖는 채널 보호형의 트랜지스터(420)의 예를 나타낸다. 도 6a 내지 6c에 트랜지스터(420)의 제작 방법의 일례를 도시한다.
우선, 절연 표면을 갖는 기판(400) 위에 게이트 전극층(401)을 형성하고, 게이트 전극층(401) 위에 게이트 절연막(402)을 형성한다.
그리고, 게이트 절연막(402) 위에 에너지 갭이 상이한 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)을 포함하는 산화물 반도체 적층(403)을 형성한다.
또한, 산화물 반도체 적층(403)에는 실시형태 2에서 나타낸 바와 같이, 산소를 도입하여, 산소 과잉 영역을 포함하는 산화물 반도체 적층(403)으로 해도 좋다. 또한, 산화물 반도체 적층(403)이 3층 구조라도 좋고, 상층의 산화물 반도체층이 하층의 산화물 반도체층의 측면을 덮는 구조라도 좋다.
게이트 전극층(401)과 중첩되는 산화물 반도체 적층(403) 위에 채널 보호막으로서 기능하는 절연막(427)을 형성한다(도 6a 참조).
다음에, 절연막(427)을 마스크로 하여, 산화물 반도체 적층(403)에, 도펀트(421)를 선택적으로 도입하고, 저저항 영역(121a, 121b, 122a, 122b)을 형성한다(도 6b 참조).
본 실시형태에서는, 채널 보호막으로서 기능하는 절연막(427)을 도펀트(421)도입 공정에 있어서의 마스크로서 사용하지만, 별도 레지스트 마스크를 형성하여 도펀트(421)를 선택적으로 도입해도 좋다. 또한, 채널 보호막을 형성하지 않는 트랜지스터(440a), 트랜지스터(430) 등의 경우에는, 별도 레지스트 마스크를 형성하여 도펀트를 선택적으로 도입하면 좋다.
도펀트(421)의 도입 조건에 따라서는, 제 1 산화물 반도체층(101)만, 제 2 산화물 반도체층(102)에만 도펀트(421)가 도입되고, 저저항 영역이 형성되는 경우, 제 1 산화물 반도체층(101) 및 제 2 산화물 반도체층(102)에 있어서 도펀트의 농도분포가 존재하는 경우가 있다.
도펀트(421)는, 산화물 반도체 적층(403)의 도전율을 변화시키는 불순물이다. 도펀트(421)로서는, 15족 원소(대표적으로는 인(P), 비소(As), 및 안티몬(Sb)), 붕소(B), 알루미늄(Al), 질소(N), 아르곤(Ar), 헬륨(He), 네온(Ne), 인듐(In), 불소(F), 염소(C1), 티타늄(Ti), 및 아연(Zn) 중 어느 하나로부터 선택되는 하나 이상을 사용할 수 있다.
도펀트(421)는, 주입법에 의해, 산화물 반도체 적층(403)에 도입한다. 도펀트(421)의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 침지 이온 주입법 등을 사용할 수 있다. 그 때에는, 도펀트(421)의 단체 이온 또는 불화물, 염화물의 이온을 사용하면 바람직하다.
도펀트(421)의 도입 공정은, 가속 전압, 도즈량 등의 주입 조건, 또한 마스크가 되는 절연막(427)의 막 두께를 적절히 설정하여 제어하면 좋다. 본 실시형태에서는, 도펀트(421)로서 붕소를 사용하고, 이온 주입법으로 붕소 이온의 주입을 행한다. 또한, 도펀트(421)의 도즈량은 1×1013ions/㎠ 이상 5×1016ions/㎠ 이하로 하면 좋다.
저저항 영역에 있어서의 도펀트(421)의 농도는, 5×1018atoms/㎤ 이상 1×1022atoms/㎤ 이하인 것이 바람직하다.
도펀트(421)를 도입할 때에, 기판(400)을 가열하면서 행해도 좋다.
또한, 산화물 반도체 적층(403)에 도펀트(421)를 도입하는 처리는, 복수회 행해도 좋고, 도펀트의 종류도 복수종 사용해도 좋다.
또한, 도펀트(421)의 도입 처리후, 가열 처리를 행해도 좋다. 가열 조건으로서는, 온도 300℃ 이상 700℃ 이하, 바람직하게는 300℃ 이상 450℃ 이하에서 1시간, 산소 분위기 하에서 행하는 것이 바람직하다. 또한, 질소 분위기하, 감압하, 대기(초건조 에어)하에서 가열 처리를 행해도 좋다.
산화물 반도체 적층(403)을 결정성 산화물 반도체막으로 한 경우, 도펀트(421)의 도입에 의해, 일부 비정질화되는 경우가 있다. 이 경우, 도펀트(421)의 도입후에 가열 처리를 행함으로써, 산화물 반도체 적층(403)의 결정성을 회복할 수 있다.
따라서 산화물 반도체 적층(403)에 있어서, 채널 형성 영역(121c)을 사이에 개재하여 저저항 영역(121a, 121b)이 형성된 제 1 산화물 반도체층(101)과, 채널 형성 영역(122c)을 사이에 개재하여 저저항 영역(122a, 122b)이 형성된 제 2 산화물 반도체층(102)이 형성된다.
다음에, 저저항 영역(121a, 121b, 122a, 122b)과 접하여 소스 전극층(405a), 드레인 전극층(405b)을 형성한다.
이상의 공정으로, 본 실시형태의 트랜지스터(420)가 제작된다(도 6c 참조).
채널 길이 방향에 채널 형성 영역(121c)을 사이에 개재하여 저저항 영역(121a, 121b)이 형성된 제 1 산화물 반도체층(101)과, 채널 형성 영역(122c)을 사이에 개재하여 저저항 영역(122a, 122b)이 형성된 제 2 산화물 반도체층(102)을 포함하는 산화물 반도체 적층(403)을 가짐으로써, 트랜지스터(420)는 온 특성(예를 들면, 온 전류 및 전계 효과 이동도)이 높고, 고속 동작, 고속 응답이 가능해진다.
트랜지스터(420)에 있어서, 저저항 영역(121a, 121b, 122a, 122b)은 소스 영역, 또는 드레인 영역으로서 기능시킬 수 있다. 저저항 영역(121a, 121b, 122a, 122b)을 형성함으로써, 저저항 영역(121a, 121b, 122a, 122b) 사이에 형성되는 채널 형성 영역(121c, 122c)에 가해지는 전계를 완화시킬 수 있다. 또한, 저저항 영역(121a, 121b, 122a, 122b)에 있어서 산화물 반도체 적층(403)과 소스 전극층(405a) 및 드레인 전극층(405b)을 전기적으로 접속시킴으로써, 산화물 반도체 적층(403)과 소스 전극층(405a) 및 드레인 전극층(405b)의 접촉 저항을 저감시킬 수 있다. 따라서, 트랜지스터의 전기 특성을 향상시킬 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 5)
실시형태 1 내지 4 중의 어느 하나에서 일례를 나타낸 트랜지스터를 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 한다)를 제작할 수 있다. 또한, 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를, 화소부와 동일한 기판 위에 일체 형성하고, 시스템 온 패널을 형성할 수 있다.
도 12a에 있어서, 제 1 기판(4001) 위에 형성된 화소부(4002)를 둘러싸도록 하여 씰재(4005)가 형성되고, 제 2 기판(4006)에 의해 봉지되어 있다. 도 12a에 있어서는, 제 1 기판(4001) 위의 씰재(4005)에 의해 둘러싸여 있는 영역과는 상이한 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 주사선 구동 회로(4004), 신호선 구동 회로(4003)가 실장되어 있다. 또한 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 주어지는 각종 신호 및 전위는, FPC(Flexible printed circuit)(4018a, 4018b)로부터 공급되고 있다.
도 12b 및 도 12c에 있어서, 제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 하여, 씰재(4005)가 형성되어 있다. 또한 화소부(4002)와, 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 형성되어 있다. 따라서 화소부(4002)와, 주사선 구동 회로(4004)는, 제 1 기판(4001)과 씰재(4005)와 제 2 기판(4006)에 의해, 표시 소자와 함께 봉지되어 있다. 도 12b 및 도 12c에 있어서는, 제 1 기판(4001) 위의 씰재(4005)에 의해 둘러싸여 있는 영역과는 상이한 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다. 도 12b 및 도 12c에 있어서는, 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 주어지는 각종 신호 및 전위는, FPC(4018)로부터 공급되고 있다.
또한 도 12b 및 도 12c에 있어서는, 신호선 구동 회로(4003)를 별도 형성하고, 제 1 기판(4001)에 실장되어 있는 예를 도시하고 있지만, 이 구성으로 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장해도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장해도 좋다.
또한, 별도 형성한 구동 회로의 접속 방법은, 특별히 한정되는 것이 아니고, COG(Chip On Glass) 방법, 와이어 본딩 방법, 또는 TAB(Tape Automated Bonding) 방법 등을 사용할 수 있다. 도 12a는, COG 방법에 의해 신호선 구동 회로(4003), 주사선 구동 회로(4004)를 실장하는 예이며, 도 12b는, COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이며, 도 12c는, TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 표시 장치는, 표시 소자가 봉지된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한, 본 명세서 중에 있어서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치 포함한다)을 가리킨다. 또한, 커넥터, 예를 들면 FPC 또는 TAB 테이프 또는 TCP가 장착된 모듈, TAB 테이프나 TCP의 선단에 프린트 배선판이 형성된 모듈, 또는 표시 소자에 COG 방식에 의해 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
또한 제 1 기판 위에 형성된 화소부 및 주사선 구동 회로는, 트랜지스터를 복수 가지고 있으며, 실시형태 1 내지 4 중의 어느 하나에서 일례를 나타낸 트랜지스터를 적용할 수 있다.
표시 장치에 형성되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 한다), 발광 소자(발광 표시 소자라고도 한다)를 사용할 수 있다. 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있으며, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화되는 표시 매체도 적용할 수 있다.
반도체 장치의 일 형태에 관해서, 도 12a 내지 도 12c와 도 13a 및 도 13b를 사용하여 설명한다. 도 13a 및 도 13b는, 도 12b의 M-N에 있어서의 단면도에 상당한다.
도 13a 및 도 13b에서 도시하는 바와 같이, 반도체 장치는 접속 단자 전극(4015) 및 단자 전극(4016)을 가지고 있으며, 접속 단자 전극(4015) 및 단자 전극(4016)은 FPC(4018)가 갖는 단자와 이방성 도전막(4019)을 개재하여, 전기적으로 접속되어 있다.
접속 단자 전극(4015)은, 제 1 전극층(4030)과 동일한 도전막으로 형성되고, 단자 전극(4016)은, 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 동일한 도전막으로 형성되어 있다.
또한 제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)는, 트랜지스터를 복수 가지고 있으며, 도 13a 및 도 13b에서는, 화소부(4002)에 포함되는 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 예시하고 있다. 도 13a에서는, 트랜지스터(4010), 4011) 위에는 절연막(4020)이 형성되고, 도 13b에서는 또한, 절연막(4021)이 형성되어 있다. 또한, 절연막(4023)은 하지막으로서 기능하는 절연막이다.
트랜지스터(4010), 트랜지스터(4011)로서는, 실시형태 1 내지 4 중 어느 하나에서 나타낸 트랜지스터를 적용할 수 있다. 본 실시형태에서는, 실시형태 1에서 나타낸 트랜지스터(440a)와 같은 구조를 갖는 트랜지스터를 적용하는 예를 나타낸다.
트랜지스터(4010) 및 트랜지스터(4011)는, 에너지 갭이 상이한 적어도 2층의 산화물 반도체층을 포함하는 산화물 반도체 적층을 갖는 트랜지스터이다. 상이한 에너지 갭을 갖는 복수의 산화물 반도체층을 사용한 산화물 반도체 적층을 사용함으로써, 트랜지스터의 전기 특성을 보다 정밀하게 제어할 수 있고, 원하는 전기 특성을 트랜지스터(4010) 및 트랜지스터(4011)에 부여하는 것이 가능해진다.
따라서, 도 12a 내지 도 12c와 도 13a 및 도 13b에서 도시하는 본 실시형태의 반도체 장치로서, 고기능, 고신뢰성, 또는 저소비 전력 등, 여러 가지 목적에 따른 반도체 장치를 제공할 수 있다.
화소부(4002)에 형성된 트랜지스터(4010)는 표시 소자와 전기적으로 접속하여 표시 패널을 구성한다. 표시 소자는 표시를 행할 수 있으면 특별히 한정되지 않으며, 여러 가지 표시 소자를 사용할 수 있다.
도 13a에 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 도시한다. 도 13a에 있어서, 표시 소자인 액정 소자(4013)는, 제 1 전극층(4030), 제 2 전극층(4031), 및 액정층(4008)을 포함한다. 또한, 액정층(4008)을 협지하도록 배향막으로서 기능하는 절연막(4032, 4033)이 형성되어 있다. 제 2 전극층(4031)은 제 2 기판(4006)측에 형성되고, 제 1 전극층(4030)과 제 2 전극층(4031)은 액정층(4008)을 개재하여 적층하는 구성으로 되어 있다.
또한 4035은 절연막을 선택적으로 에칭함으로써 얻어지는 기둥상의 스페이서이며, 액정층(4008)의 막 두께(셀 갭)를 제어하기 위해서 형성되어 있다. 또한 구 형상의 스페이서를 사용하고 있어도 좋다.
표시 소자로서, 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료(액정 조성물)는, 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅상, 키랄네마틱상, 등방상 등을 나타낸다.
또한, 액정층(4008)에, 배향막을 사용하지 않는 블루상을 발현하는 액정 조성물을 사용해도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온시켜 가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은, 액정 및 키랄제를 혼합시킨 액정 조성물을 사용하여 발현시킬 수 있다. 또한, 블루상이 발현되는 온도 범위를 넓히기 위해서, 블루상을 발현하는 액정 조성물에 중합성 단량체 및 중합 개시제 등을 첨가하고, 고분자 안정화시키는 처리를 행하여 액정층을 형성할 수도 있다. 블루상을 발현하는 액정 조성물은, 응답 속도가 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다. 또한 배향막을 형성하지 않아도 되기 때문에 러빙 처리도 불필요해지기 때문에, 러빙 처리에 의해 야기되는 정전 파괴를 방지할 수 있고, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감시킬 수 있다. 따라서 액정 표시 장치의 생산성을 향상시키는 것이 가능해진다. 산화물 반도체막을 사용하는 트랜지스터는, 정전기의 영향에 의해 트랜지스터의 전기적인 특성이 현저하게 변동되어 설계 범위를 일탈할 우려가 있다. 따라서 산화물 반도체막을 사용하는 트랜지스터를 갖는 액정 표시 장치에 블루상을 발현하는 액정 조성물을 사용하는 것은 보다 효과적이다.
또한, 액정 재료의 고유 저항은, 1×109Ω·cm 이상이며, 바람직하게는 1×1011Ω·cm 이상이며, 더욱 바람직하게는 1×1012Ω·cm 이상이다. 또한, 본 명세서에 있어서의 고유 저항의 값은, 20℃에서 측정한 값으로 한다.
액정 표시 장치에 형성되는 저장 용량의 크기는, 화소부에 배치되는 트랜지스터의 리크 전류 등을 고려하여, 소정 기간 동안 전하를 유지할 수 있도록 설정된다. 유지 용량의 크기는, 트랜지스터의 오프 전류 등을 고려하여 설정하면 좋다. 본 명세서에 개시하는 산화물 반도체막을 갖는 트랜지스터를 사용함으로써, 각 화소에 있어서의 액정 용량에 대해 1/3 이하, 바람직하게는 1/5 이하의 용량의 크기를 갖는 유지 용량을 형성하면 충분하다.
본 명세서에 개시하는 산화물 반도체막을 사용한 트랜지스터는, 오프 상태에 있어서의 전류값(오프 전류값)을 낮게 제어할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기록 간격도 길게 설정할 수 있다. 따라서, 리프레쉬 동작의 빈도를 적게 할 수 있기 때문에, 소비 전력을 억제하는 효과를 나타낸다.
또한, 본 명세서에 개시하는 산화물 반도체막을 사용한 트랜지스터는, 전계 효과 이동도를 높게 제어할 수 있기 때문에, 고속 구동이 가능하다. 예를 들면, 이러한 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도 구동 회로로서, 실리콘 웨이퍼 등에 의해 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품수를 삭감할 수 있다. 또한, 화소부에 있어서도, 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다. 따라서, 반도체 장치로서 고신뢰화도 달성할 수 있다.
액정 표시 장치에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(Anti Ferroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리 블랙형의 액정 표시 장치, 예를 들면 수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치로 해도 좋다. 수직 배향 모드로서는, 몇가지 들 수 있지만, 예를 들면, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드 등을 사용할 수 있다. 또한, VA형의 액정 표시 장치에도 적용할 수 있다. VA형의 액정 표시 장치란, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 일종이다. VA형의 액정 표시 장치는, 전압이 인가되어 있지 않을 때에 패널면에 대해 액정 분자가 수직 방향을 향하는 방식이다. 또한, 화소(픽셀)를 몇개의 영역(서브 픽셀)으로 나누고, 각각 다른 방향으로 분자를 쓰러뜨리도록 고안되어 있는 멀티 도메인화 또는 멀티 도메인 설계라고 하는 방법을 사용할 수 있다.
또한, 표시 장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 형성한다. 예를 들면, 편광 기판 및 위상차 기판에 의한 원편광을 사용해도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용해도 좋다.
또한, 화소부에 있어서의 표시 방식은, 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때에 화소로 제어하는 색 요소로서는, RGB(R은 적색, G는 녹색, B는 청색을 나타낸다)의 3색으로 한정되지 않는다. 예를 들면, RGBW(W는 백색을 나타낸다), 또는 RGB에, 옐로우, 시안, 마젠타 등을 1색 이상 추가한 것이 있다. 또한, 색 요소의 도트별로 그 표시 영역의 크기가 상이해도 좋다. 단, 개시하는 발명은 컬러 표시의 표시 장치로 한정되는 것이 아니고, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한, 표시 장치에 포함되는 표시 소자로서, 일렉트로루미네선스를 이용하는 발광 소자를 적용할 수 있다. 일렉트로루미네선스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 의해 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불리고 있다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되고, 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아올 때에 발광한다. 이러한 메커니즘으로부터, 이러한 발광 소자는 전류 여기형의 발광 소자로 불린다.
무기 EL 소자는, 그 소자 구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층 사이에 개재하고, 또한 그것을 전극 사이에 개재한 구조이며, 발광 메커니즘은 금속 이온의 내각 전자 천이를 이용하는 국재형 발광이다. 또한, 여기에서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
발광 소자는 발광을 추출하기 위해서 적어도 한 쌍의 전극의 한쪽이 투광성이면 좋다. 그리고, 기판 위에 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측 면으로부터 발광을 추출하는 상면 사출이나, 기판측의 면으로부터 발광을 추출하는 하면 사출이나, 기판측 및 기판과는 반대측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있으며, 어느 사출 구조의 발광 소자도 적용할 수 있다.
도 13b에 표시 소자로서 발광 소자를 사용한 발광 장치의 예를 도시한다. 표시 소자인 발광 소자(4513)는, 화소부(4002)에 형성된 트랜지스터(4010)와 전기적으로 접속하고 있다. 또한 발광 소자(4513)의 구성은, 제 1 전극층(4030), 전계 발광층(4511), 제 2 전극층(4031)의 적층 구조이지만, 도시한 구성으로 한정되지 않는다. 발광 소자(4513)로부터 추출하는 광의 방향 등에 맞추어, 발광 소자(4513)의 구성은 적절히 변경할 수 있다.
격벽(4510)은, 유기 절연 재료, 또는 무기 절연 재료를 사용하여 형성한다. 특히 감광성의 수지 재료를 사용하여, 제 1 전극층(4030) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률을 가지고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4511)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느 쪽이라도 좋다.
발광 소자(4513)에 산소, 수소, 물, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(4031) 및 격벽(4510) 위에 보호막을 형성해도 좋다. 보호막으로서는, 질화실리콘막, 질화산화실리콘막, DLC막 등을 형성할 수 있다. 또한, 제 1 기판(4001), 제 2 기판(4006), 및 씰재(4005)에 의해 봉지된 공간에는 충전재(4514)가 형성되어 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(첩합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
충전재(4514)로서는 질소나 아르곤 등의 불활성 기체 이외에, 자외선 경화 수지 또는 열경화 수지를 사용할 수 있고, PVC(폴리비닐클로라이드), 아크릴 수지, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테이트)를 사용할 수 있다. 예를 들면 충전재로서 질소를 사용하면 좋다.
또한, 필요하면, 발광 소자의 사출면에 편광판, 또는 원 편광판(타원 편광판을 포함한다), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절히 형성해도 좋다. 또한, 편광판 또는 원 편광판에 반사 방지막을 형성해도 좋다. 예를 들면, 표면의 요철에 의해 반사광을 확산시키고, 비침(glare)을 저감시킬 수 있는 안티글레어 처리를 가할 수 있다.
또한, 표시 장치로서, 전자 잉크를 구동시키는 전자 페이퍼를 제공하는 것도 가능하다. 전자 페이퍼는, 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리고 있으며, 종이와 같이 읽기 쉽고, 다른 표시 장치에 비해 저소비 전력, 얇고 가벼운 형상으로 하는 것이 가능하다는 이점을 가지고 있다.
전기 영동 표시 장치는, 여러 가지 형태를 생각할 수 있지만, 플러스의 전하를 갖는 제 1 입자와, 마이너스의 전하를 갖는 제 2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것이며, 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한쪽 측에 집합한 입자의 색만을 표시하는 것이다. 또한, 제 1 입자 또는 제 2 입자는 염료를 포함하고, 전계가 없는 경우에 있어서 이동하지 않는 것이다. 또한, 제 1 입자의 색과 제 2 입자의 색은 상이한 것(무색을 포함한다)으로 한다.
이와 같이, 전기 영동 표시 장치는, 유전 상수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 천, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 사용함으로써 컬러 표시도 가능하다.
또한, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 전계발광 재료, 일렉트로크로믹 재료, 자기 영동 재료로부터 선택된 1종의 재료, 또는 이들의 복합 재료를 사용하면 좋다.
또한, 전자 페이퍼로서, 트위스트 볼 표시 방식을 사용하는 표시 장치도 적용할 수 있다. 트위스트 볼 표시 방식이란, 백색과 흑색으로 분할 채색된 구형 입자를 표시 소자에 사용하는 전극층인 제 1 전극층 및 제 2 전극층 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
또한, 도 12a 내지 도 12c와 도 13a 및 도 13b에 있어서, 제 1 기판(4001), 제 2 기판(4006)으로서는, 유리 기판 외에, 가요성을 갖는 기판도 사용할 수 있고, 예를 들면 투광성을 갖는 플라스틱 기판 등을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics) 판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 사용할 수 있다. 또한, 투광성이 필요하지 않으면, 알루미늄이나 스테인리스 등의 금속 기판(금속 필름)을 사용해도 좋다. 예를 들면, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름 사이에 개재한 구조의 시트를 사용할 수도 있다.
본 실시형태에서는, 절연막(4020)으로서 산화알루미늄막을 사용한다.
산화물 반도체막 위에 절연막(4020)으로서 형성된 산화알루미늄막은, 수소, 물 등의 불순물, 및 산소의 양자에 대해 막을 투과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화알루미늄막은, 제작 공정중 및 제작후에 있어서, 변동 요인이 되는 수소, 물 등의 불순물의 산화물 반도체막으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막으로부터의 방출을 방지하는 보호막으로서 기능한다.
또한, 평탄화 절연막으로서 기능하는 절연막(4021)은, 아크릴 수지, 폴리이미드, 벤조사이클로부텐계 수지, 폴리아미드, 에폭시 등의, 내열성을 갖는 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등을 사용할 수 있다. 또한, 이들의 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연막을 형성해도 좋다.
절연막(4021)의 형성법은, 특별히 한정되지 않으며, 그 재료에 따라, 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다.
표시 장치는 광원 또는 표시 소자로부터의 광을 투과시켜 표시를 행한다. 따라서 광이 투과하는 화소부에 형성되는 기판, 절연막, 도전막 등의 박막은 모두 가시광의 파장 영역의 광에 대해 투광성으로 한다.
표시 소자에 전압을 인가하는 제 1 전극층 및 제 2 전극층(화소 전극층, 공통 전극층, 대향 전극층 등이라고도 한다)에 있어서는, 추출하는 광의 방향, 전극층이 형성되는 장소, 및 전극층의 패턴 구조에 의해 투광성, 반사성을 선택하면 좋다.
제 1 전극층(4030), 제 2 전극층(4031)은, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐주석 산화물, 인듐주석 산화물, 인듐아연 산화물, 산화규소를 첨가한 인듐주석 산화물, 그라핀 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 제 1 전극층(4030), 제 2 전극층(4031)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 또는 그 금속 질화물로부터 하나, 또는 복수종을 사용하여 형성할 수 있다.
또한, 제 1 전극층(4030), 제 2 전극층(4031)으로서, 도전성 고분자(도전성 중합체라고도 한다)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 고분자로서는, 소위 π전자 공액계 도전성 고분자가 사용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 아닐린, 피롤 및 티오펜의 2종 이상으로 이루어지는 공중합체 또는 그 유도체 등을 들 수 있다.
또한, 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 구동 회로 보호용의 보호 회로를 형성하는 것이 바람직하다. 보호 회로는, 비선형 소자를 사용하여 구성하는 것이 바람직하다.
이상과 같이 실시형태 1 내지 4 중 어느 하나에서 나타낸 트랜지스터를 적용함으로써, 여러 가지 기능을 갖는 반도체 장치를 제공할 수 있다.
(실시형태 6)
실시형태 1 내지 4 중 어느 하나에서 일례를 나타낸 트랜지스터를 사용하여, 대상물의 정보를 판독하는 이미지 센서 기능을 갖는 반도체 장치를 제작할 수 있다.
도 14a에, 이미지 센서 기능을 갖는 반도체 장치의 일례를 도시한다. 도 14a는 포토센서의 등가 회로이며, 도 14b는 포토센서의 일부를 도시하는 단면도이다.
포토다이오드(602)는, 한쪽의 전극이 포토다이오드 리셋 신호선(658)에, 다른쪽의 전극이 트랜지스터(640)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(640)는, 소스 또는 드레인의 한쪽이 포토센서 기준 신호선(672)에, 소스 또는 드레인의 다른쪽이 트랜지스터(656)의 소스 또는 드레인의 한쪽에 전기적으로 접속되어 있다. 트랜지스터(656)는, 게이트가 게이트 신호선(659)에, 소스 또는 드레인의 다른쪽이 포토센서 출력 신호선(671)에 전기적으로 접속되어 있다.
또한, 본 명세서에 있어서의 회로도에 있어서, 산화물 반도체막을 사용하는 트랜지스터와 명확하게 판명할 수 있도록, 산화물 반도체막을 사용하는 트랜지스터의 기호에는 「OS」라고 기재하고 있다. 도 14a에 있어서, 트랜지스터(640), 트랜지스터(656)는 실시형태 1 내지 4에 나타낸 트랜지스터를 적용할 수 있고, 산화물 반도체막을 사용하는 트랜지스터이다. 본 실시형태에서는, 실시형태 1에서 나타낸 트랜지스터(440a)와 같은 구조를 갖는 트랜지스터를 적용하는 예를 나타낸다.
도 14b는, 포토센서에 있어서의 포토다이오드(602) 및 트랜지스터(640)에 도시하는 단면도이며, 절연 표면을 갖는 기판(601)(TFT 기판) 위에, 센서로서 기능하는 포토다이오드(602) 및 트랜지스터(640)가 형성되어 있다. 포토다이오드(602), 트랜지스터(640) 위에는 접착층(608)을 사용하여 기판(613)이 형성되어 있다.
트랜지스터(640) 위에는 절연막(631), 절연막(632), 층간 절연막(633), 층간 절연막(634)이 형성되어 있다. 포토다이오드(602)는, 층간 절연막(633) 위에 형성되고, 층간 절연막(633) 위에 형성된 전극층(641)과, 층간 절연막(634) 위에 형성된 전극층(642) 사이에, 층간 절연막(633)측에서부터 순차적으로 제 1 반도체막(606a), 제 2 반도체막(606b), 및 제 3 반도체막(606c)을 적층한 구조를 가지고 있다.
전극층(641)은, 층간 절연막(634)에 형성된 도전층(643)과 전기적으로 접속하고, 전극층(642)은 전극층(641)을 개재하여 도전층(645)과 전기적으로 접속하고 있다. 도전층(645)은, 트랜지스터(640)의 게이트 전극층과 전기적으로 접속하고 있고, 포토다이오드(602)는 트랜지스터(640)와 전기적으로 접속하고 있다.
여기에서는, 제 1 반도체막(606a)으로서 p형의 도전형을 갖는 반도체막과, 제 2 반도체막(606b)으로서 고저항의 반도체막(I형 반도체막), 제 3 반도체막(606c)으로서 n형의 도전형을 갖는 반도체막을 적층하는 pin형의 포토다이오드를 예시하고 있다.
제 1 반도체막(606a)은 p형 반도체막이며, p형을 부여하는 불순물 원소를 포함하는 비정질 실리콘막에 의해 형성할 수 있다. 제 1 반도체막(606a)의 형성에는 13족의 불순물 원소(예를 들면 보론(B))를 포함하는 반도체 재료 가스를 사용하고, 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용해도 좋다. 또한, 불순물 원소를 포함하지 않는 비정질 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 사용하여 상기 비정질 실리콘막에 불순물 원소를 도입해도 좋다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 행함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 비정질 실리콘막을 형성하는 방법으로서는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 사용하면 좋다. 제 1 반도체막(606a)의 막 두께는 10nm 이상 50nm 이하가 되도록 형성하는 것이 바람직하다.
제 2 반도체막(606b)은, I형 반도체막(진성 반도체막)이며, 비정질 실리콘막에 의해 형성한다. 제 2 반도체막(606b)의 형성에는, 반도체 재료 가스를 사용하고, 비정질 실리콘막을 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는, 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용해도 좋다. 제 2 반도체막(606b)의 형성은, LPCVD법, 기상 성장법, 스퍼터링법 등에 의해 행해도 좋다. 제 2 반도체막(606b)의 막 두께는 200nm 이상 1000nm 이하가 되도록 형성하는 것이 바람직하다.
제 3 반도체막(606c)은, n형 반도체막이며, n형을 부여하는 불순물 원소를 포함하는 비정질 실리콘막에 의해 형성한다. 제 3 반도체막(606c)의 형성에는, 15족의 불순물 원소(예를 들면 인(P))를 포함하는 반도체 재료 가스를 사용하고, 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용해도 좋다. 또한, 불순물 원소를 포함하지 않는 비정질 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 사용하여 상기 비정질 실리콘막에 불순물 원소를 도입해도 좋다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 행함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 비정질 실리콘막을 형성하는 방법으로서는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 사용하면 좋다. 제 3 반도체막(606c)의 막 두께는 20nm 이상 200nm 이하가 되도록 형성하는 것이 바람직하다.
또한, 제 1 반도체막(606a), 제 2 반도체막(606b), 및 제 3 반도체막(606c)은, 비정질 반도체가 아니며, 다결정 반도체를 사용하여 형성해도 좋고, 미결정(세미 비정질(Semi Amorphous Semiconductor: SAS)) 반도체를 사용하여 형성해도 좋다.
미결정 반도체는, 깁스의 자유 에너지를 고려하면 비정질과 단결정의 중간적인 준안정 상태에 속하는 것이다. 즉, 자유 에너지적으로 안정된 제 3 상태를 갖는 반도체로서, 단거리 질서를 가지고 격자 변형을 가진다. 기둥상 또는 침상 결정이 기판 표면에 대해 법선 방향으로 성장하고 있다. 미결정 반도체의 대표예인 미결정 실리콘은, 그 라만 스펙트럼이 단결정 실리콘을 나타내는 520cm-1보다도 저파수측으로 시프트하고 있다. 즉, 단결정 실리콘을 나타내는 520cm-1과 비정질 실리콘을 나타내는 480cm-1 사이에 미결정 실리콘의 라만 스펙트럼의 피크가 있다. 또한, 미결합수(댕글링 본드)를 종단하기 위해서 수소 또는 할로겐을 적어도 1원자% 또는 그 이상 포함시키고 있다. 또한, 헬륨, 아르곤, 크립톤, 네온 등의 희가스 원소를 포함시켜 격자 변형을 더욱 조장시킴으로써, 안정성이 증가하여 양호한 미결정 반도체막이 얻어진다.
이 미결정 반도체막은, 주파수가 수십 MHz 내지 수백 MHz의 고주파 플라즈마 CVD법, 또는 주파수가 1GHz 이상의 마이크로파 플라즈마 CVD 장치에 의해 형성할 수 있다. 대표적으로는, SiH4, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등의 규소를 포함하는 화합물을 수소로 희석하여 형성할 수 있다. 또한, 규소를 포함하는 화합물(예를 들면 수소화규소) 및 수소에 더하여, 헬륨, 아르곤, 크립톤, 네온으로부터 선택된 1종 또는 복수종의 희가스 원소로 희석하여 미결정 반도체막을 형성할 수 있다. 이 때의 규소를 포함하는 화합물(예를 들면 수소화규소)에 대해 수소의 유량비를 5배 이상 200배 이하, 바람직하게는 50배 이상 150배 이하, 더욱 바람직하게는 100배로 한다. 또한, 실리콘을 포함하는 기체 중에, CH4, C2H6 등의 탄화물 기체, GeH4, GeF4 등의 게르마늄화 기체, F2 등을 혼입시켜도 좋다.
또한, 광전 효과에서 발생한 정공의 이동도는 전자의 이동도에 비해 작기 때문에, pin형의 포토다이오드는 p형의 반도체막측을 수광면으로 하는 것이 양호한 특성을 나타낸다. 여기에서는, pin형의 포토다이오드가 형성되어 있는 기판(601)의 면으로부터 포토다이오드(602)가 받는 광을 전기 신호로 변환하는 예를 나타낸다. 또한, 수광면으로 한 반도체막측과는 반대의 도전형을 갖는 반도체막측에서부터의 광은 외란광이 되기 때문에, 전극층은 차광성을 갖는 도전막을 사용하면 좋다. 또한, n형의 반도체막측을 수광면으로서 사용할 수도 있다.
절연막(632), 층간 절연막(633), 층간 절연막(634)으로서는, 절연성 재료를 사용하고, 그 재료에 따라, 스퍼터링법, 플라즈마 CVD법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용하여 형성할 수 있다.
본 실시형태에서는, 절연막(631)으로서 산화알루미늄막을 사용한다. 절연막(631)은 스퍼터링법이나 플라즈마 CVD법에 의해 형성할 수 있다.
산화물 반도체막 위에 절연막(631)으로서 형성된 산화알루미늄막은, 수소, 물 등의 불순물, 및 산소의 양자에 대해 막을 투과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화알루미늄막은, 제작 공정중 및 제작후에 있어서, 변동 요인이 되는 수소, 물 등의 불순물의 산화물 반도체막으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막으로부터의 방출을 방지하는 보호막으로서 기능한다.
절연막(632)으로서는, 무기 절연 재료로서는, 산화실리콘층, 산화질화실리콘층, 산화알루미늄층, 또는 산화질화알루미늄층 등의 산화물 절연막, 질화실리콘층, 질화산화실리콘층, 질화알루미늄층, 또는 질화산화알루미늄층 등의 질화물절연막의 단층, 또는 적층을 사용할 수 있다.
층간 절연막(633, 634)으로서는, 표면 요철을 저감시키기 위해서 평탄화 절연막으로서 기능하는 절연막이 바람직하다. 층간 절연막(633, 634)으로서는, 예를 들면 폴리이미드, 아크릴 수지, 벤조사이클로부텐계 수지, 폴리아미드, 에폭시 수지 등의, 내열성을 갖는 유기 절연 재료를 사용할 수 있다. 또한 상기 유기 절연 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등의 단층, 또는 적층을 사용할 수 있다.
포토다이오드(602)에 입사하는 광을 검출함으로써, 피검출물의 정보를 판독할 수 있다. 또한, 피검출물의 정보를 판독할 때에 백 라이트 등의 광원을 사용할 수 있다.
이상과 같이, 반도체층으로서 상이한 에너지 갭을 갖는 복수의 산화물 반도체층을 포함하는 산화물 반도체 적층을 사용함으로써, 트랜지스터의 전기 특성을 보다 정밀하게 제어할 수 있고, 원하는 전기 특성을 트랜지스터에 부여하는 것이 가능해진다. 따라서, 상기 트랜지스터를 사용함으로써, 고기능, 고신뢰성, 또는 저소비 전력 등, 여러 가지 목적에 따른 반도체 장치를 제공할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 7)
실시형태 1 내지 4 중의 어느 하나에서 일례를 나타낸 트랜지스터는, 복수의 트랜지스터를 적층하는 집적 회로를 갖는 반도체 장치에 적합하게 사용할 수 있다. 본 실시형태에서는, 반도체 장치의 일례로서, 기억 매체(메모리 소자)의 예를 나타낸다.
실시형태에서는, 단결정 반도체 기판에 제작된 제 1 트랜지스터인 트랜지스터(140)와 절연막을 개재하여 트랜지스터(140)의 상방에 반도체막을 사용하여 제작된 제 2 트랜지스터인 트랜지스터(162)를 포함하는 반도체 장치를 제작한다. 실시형태 1 내지 3 중의 어느 하나에서 일례를 나타낸 트랜지스터는, 트랜지스터(162)에 적합하게 사용할 수 있다. 본 실시형태에서는, 트랜지스터(162)로서 실시형태 1에서 나타낸 트랜지스터(440a)와 같은 구조를 갖는 트랜지스터를 사용하는 예를 나타낸다.
적층하는 트랜지스터(140), 트랜지스터(162)의 반도체 재료, 및 구조는, 동일해도 좋고 상이해도 좋다. 본 실시형태는, 기억 매체(메모리 소자)의 회로에 적합한 재료 및 구조의 트랜지스터를 각각 사용하는 예이다.
도 15a 내지 도 15c는, 반도체 장치의 구성의 일례이다. 도 15a에는, 반도체 장치의 단면을, 도 15b에는, 반도체 장치의 평면을, 각각 도시한다. 여기에서, 도 15a는, 도 15b의 C1-C2 및 D1-D2에 있어서의 단면에 상당한다. 또한, 도 15c에는, 상기 반도체 장치를 메모리 소자로서 사용하는 경우의 회로도의 일례를 도시한다. 도 15a 및 도 15b에 도시되는 반도체 장치는, 하부에 제 1 반도체 재료를 사용한 트랜지스터(140)를 가지며, 상부에 제 2 반도체 재료를 사용한 트랜지스터(162)를 가진다. 본 실시형태에서는, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료로 하고, 제 2 반도체 재료를 산화물 반도체로 한다. 산화물 반도체 이외의 반도체 재료로서는, 예를 들면, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화실리콘, 또는 갈륨비소 등의 화합물 반도체 재료 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이외에, 유기 반도체 재료 등을 사용해도 좋다. 이러한 반도체 재료를 사용한 트랜지스터는, 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는, 그 특성에 의해 장시간의 전하 유지를 가능하게 한다.
도 15에 있어서의 반도체 장치를 도 15a 내지 도 15c를 사용하여 설명한다.
트랜지스터(140)는, 반도체 재료(예를 들면, 실리콘 등)를 포함하는 기판(185)에 형성된 채널 형성 영역(116)과, 채널 형성 영역(116)을 사이에 개재하도록 형성된 불순물 영역(120)과, 불순물 영역(120)에 접하는 금속 화합물 영역(124)과, 채널 형성 영역(116) 위에 형성된 게이트 절연막(108)과, 게이트 절연막(108) 위에 형성된 게이트 전극(110)을 가진다.
반도체 재료를 포함하는 기판(185)은, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있다. 또한, 일반적으로 「SOI 기판」은, 절연 표면 위에 실리콘 반도체막이 형성된 구성의 기판을 말하지만, 본 명세서 등에 있어서는, 절연 표면 위에 실리콘 이외의 재료로 이루어지는 반도체막이 형성된 구성의 기판도 포함한다. 즉, 「SOI 기판」이 갖는 반도체막은, 실리콘 반도체막으로 한정되지 않는다. 또한, SOI 기판에는, 유리 기판 등의 절연 기판 위에 절연막을 개재하여 반도체막이 형성된 구성의 것이 포함되는 것으로 한다.
SOI 기판의 제작 방법으로서는, 경면 연마 웨이퍼에 산소 이온을 주입한 후, 고온 가열함으로써, 표면으로부터 일정한 깊이에 산화층을 형성시키는 동시에, 표면층에 발생한 결함을 소멸시켜 만드는 방법, 수소 이온 조사에 의해 형성된 미소 보이드의 열처리에 의한 성장을 이용하여 반도체 기판을 벽개하는 방법이나, 절연 표면 위에 결정 성장에 의해 단결정 반도체막을 형성하는 방법 등을 사용할 수 있다.
예를 들면, 단결정 반도체 기판의 하나의 면으로부터 이온을 첨가하여, 단결정 반도체 기판의 하나의 면으로부터 일정한 깊이에 취약화층을 형성하고, 단결정 반도체 기판의 하나의 면 위, 또는 소자 기판 위의 어느 한쪽에 절연막을 형성한다. 단결정 반도체 기판과 소자 기판을, 절연막을 사이에 개재하여 중첩한 상태에서, 취약화층에 균열을 발생시키고, 단결정 반도체 기판을 취약화층에서 분리하는 열처리를 행하여, 단결정 반도체 기판으로부터 반도체막으로서 단결정 반도체막을 소자 기판 위에 형성한다. 상기 방법을 사용하여 제작된 SOI 기판도 적합하게 사용할 수 있다.
기판(185) 위에는 트랜지스터(140)를 둘러싸도록 소자 분리 절연층(106)이 형성되어 있다. 또한, 고집적화를 실현하기 위해서는, 도 15a 내지 도 15c에 도시하는 바와 같이, 트랜지스터(140)가 사이드월이 되는 측벽 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(140)의 특성을 중시하는 경우에는, 게이트 전극(110)의 측면에 사이드월이 되는 측벽 절연층을 형성하고, 불순물 농도가 상이한 영역을 포함하는 불순물 영역(120)을 형성해도 좋다.
단결정 반도체 기판을 사용한 트랜지스터(140)는, 고속 동작이 가능하다. 이로 인해, 상기 트랜지스터를 판독용의 트랜지스터로서 사용함으로써, 정보의 판독을 고속으로 행할 수 있다. 트랜지스터(140)를 덮도록 절연막을 2층 형성한다. 트랜지스터(162) 및 용량 소자(164)의 형성전의 처리로서, 상기 절연막 2층에 CMP 처리를 가하여, 평탄화한 절연막(128), 절연막(130)을 형성하고, 동시에 게이트 전극(110)의 상면을 노출시킨다.
절연막(128), 절연막(130)은, 대표적으로는 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 산화질화알루미늄막, 질화실리콘막, 질화알루미늄막, 질화산화실리콘막, 질화산화알루미늄막 등의 무기 절연막을 사용할 수 있다. 절연막(128), 절연막(130)은, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 형성할 수 있다.
또한, 폴리이미드, 아크릴 수지, 벤조사이클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 이외에, 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 유기 재료를 사용하는 경우, 스핀 코트법, 인쇄법 등의 습식법에 의해 절연막(128), 절연막(130)을 형성해도 좋다.
또한, 절연막(130)에 있어서, 반도체막과 접하는 막은 산화실리콘막을 사용한다.
본 실시형태에서는, 절연막(128)으로서 스퍼터링법에 의해 막 두께 50nm의 산화질화실리콘막을 형성하고, 절연막(130)으로서 스퍼터링법에 의해 막 두께 550nm의 산화실리콘막을 형성한다.
CMP 처리에 의해 충분히 평탄화된 절연막(130) 위에 게이트 전극층(148)을 형성한다. 게이트 전극층(148)은, 도전층을 형성한 후에, 상기 도전층을 선택적으로 에칭함으로써 형성할 수 있다.
게이트 전극층(148) 위에 게이트 절연막(146)을 형성한다.
게이트 절연막(146)으로서, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여, 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 질화산화알루미늄막, 산화하프늄막, 또는 산화갈륨막을 형성할 수 있다.
게이트 절연막(146) 위에 에너지 갭이 상이한 산화물 반도체막을 적층한다. 본 실시형태에서는, 산화물 반도체막의 적층으로서 스퍼터링법에 의해, 게이트 절연막(146) 위에 In-Sn-Zn계 산화물층 및 In-Ga-Zn계 산화물층을 순차적으로 적층 한다.
다음에 산화물 반도체막의 적층을 선택적으로 에칭하여 섬 형상의 산화물 반도체 적층(144)을 형성한다.
산화물 반도체 적층(144) 위에 소스 전극 또는 드레인 전극(142a), 소스 전극 또는 드레인 전극(142b)을 형성한다.
게이트 전극층(148), 소스 전극 또는 드레인 전극(142a), 소스 전극 또는 드레인 전극(142b)에 사용할 수 있는 도전층은, 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 형성할 수 있다. 또한, 도전층의 재료로서는, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소나, 상기한 원소를 성분으로 하는 합금 등을 사용할 수 있다. Mn, Mg, Zr, Be, Nd, Sc 중 어느 하나, 또는 이들을 복수 조합한 재료를 사용해도 좋다.
도전층은, 단층 구조라도 좋고, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 티타늄막이나 질화티타늄막의 단층 구조, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 질화티타늄막 위에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 적층된 3층 구조 등을 들 수 있다. 또한, 도전층을, 티타늄막이나 질화티타늄막의 단층 구조로 하는 경우에는, 테이퍼 형상을 갖는 소스 전극 또는 드레인 전극(142a), 및 소스 전극 또는 드레인 전극(142b)으로의 가공이 용이하다고 하는 메리트가 있다.
다음에, 게이트 전극층(148), 게이트 절연막(146), 산화물 반도체 적층(144) 위에, 절연막(150)을 형성한다. 본 실시형태에서는, 절연막(150)으로서 산화알루미늄막을 형성한다.
산화물 반도체 적층(144) 위에 절연막(150)으로서 형성된 산화알루미늄막은, 수소, 물 등의 불순물, 및 산소의 양자에 대해 막을 통과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화알루미늄막은, 제작 공정중 및 제작후에 있어서, 변동 요인이 되는 수소, 물 등의 불순물의 산화물 반도체 적층(144)으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체 적층(144)으로부터의 방출을 방지하는 보호막으로서 기능한다.
또한, 절연막(150) 위에 적층하여 별도 절연막을 형성해도 좋다.
절연막으로서는, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여, 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 질화알루미늄막, 산화알루미늄막, 산화질화알루미늄막, 질화산화알루미늄막, 산화하프늄막, 또는 산화갈륨막을 사용할 수 있다.
절연막(150) 위에 있어서, 소스 전극 또는 드레인 전극(142a)과 중첩되는 영역에 전극층(153)을 형성한다.
다음에 트랜지스터(162), 및 전극층(153) 위에, 절연막(152)을 형성한다. 절연막(152)은, 스퍼터링법이나 CVD법 등을 사용하여 형성할 수 있다. 또한, 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용하여 형성할 수 있다. 또한, 폴리이미드, 아크릴, 벤조사이클로부텐계 수지 등의 유기 재료를 사용할 수 있고, 상기 유기 재료에는 도포법, 인쇄법, 잉크젯법 등의 습식법을 사용할 수 있다.
다음에, 게이트 절연막(146), 절연막(150), 및 절연막(152)에, 소스 전극 또는 드레인 전극(142b)에까지 이르는 개구를 형성한다. 상기 개구의 형성은, 마스크 등을 사용한 선택적인 에칭에 의해 행해진다.
그 후, 상기 개구에 소스 전극 또는 드레인 전극(142b)에 접하는 배선(156)을 형성한다. 또한, 도 15a 내지 도 15c에는 소스 전극 또는 드레인 전극(142b)과 배선(156)의 접속 개소는 도시하고 있지 않다.
배선(156)은, 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 도전층을 형성한 후, 상기 도전층을 에칭 가공함으로써 형성된다. 또한, 도전층의 재료로서는, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소나, 상기한 원소를 성분으로 하는 합금 등을 사용할 수 있다. Mn, Mg, Zr, Be, Nd, Sc 중 어느 하나, 또는 이들을 복수 조합한 재료를 사용해도 좋다. 상세한 것은, 소스 전극 또는 드레인 전극(142a) 등과 같다.
이상의 공정으로 트랜지스터(162) 및 용량 소자(164)가 형성된다. 본 실시형태에서는, 트랜지스터(162)는, 에너지 갭이 상이한 적어도 2층의 산화물 반도체층을 포함하는 산화물 반도체 적층(144)을 갖는 트랜지스터이다. 반도체층으로서 상이한 에너지 갭을 갖는 복수의 산화물 반도체층을 사용한 산화물 반도체 적층(144)을 사용함으로써, 트랜지스터(162)의 전기 특성을 보다 정밀하게 제어할 수 있고, 원하는 전기 특성을 트랜지스터(162)에 부여하는 것이 가능해진다. 또한, 본 실시형태에 있어서는, 산화물 반도체 적층(144)을 고순도화하고, 산소 결손을 보충하는 산소를 과잉으로 포함하는 산화물 반도체 적층으로 한다. 따라서, 트랜지스터(162)는, 오프 전류가 저감되고, 전기 특성 변동이 억제되고 있어 전기적으로 안정적이다. 용량 소자(164)는, 소스 전극 또는 드레인 전극(142a), 절연막(150) 및 전극층(153)으로 구성된다.
용량이 불필요한 경우에는, 용량 소자(164)를 형성하지 않는 구성으로 하는 것도 가능하다.
도 15c에는, 상기 반도체 장치를 메모리 소자로서 사용하는 경우의 회로도의 일례를 도시한다. 도 15c에 있어서, 트랜지스터(162)의 소스 전극 또는 드레인 전극의 한쪽과, 용량 소자(164)의 전극의 한쪽과, 트랜지스터(140)의 게이트 전극은 전기적으로 접속되어 있다. 또한, 제 1 배선(1st Line: 소스선이라고도 한다)과 트랜지스터(140)의 소스 전극은, 전기적으로 접속되고, 제 2 배선(2nd Line: 비트선이라고도 한다)과 트랜지스터(140)의 드레인 전극은, 전기적으로 접속되어 있다. 또한, 제 3 배선(3rd Line: 제 1 신호선이라고도 한다)과 트랜지스터(162)의 소스 전극 또는 드레인 전극의 다른쪽은, 전기적으로 접속되고, 제 4 배선(4th Line: 제 2 신호선이라고도 한다)과, 트랜지스터(162)의 게이트 전극은, 전기적으로 접속되어 있다. 그리고, 제 5 배선(5th Line: 워드선이라고도 한다)과, 용량 소자(164)의 전극의 다른쪽은 전기적으로 접속되어 있다.
산화물 반도체를 사용한 트랜지스터(162)는, 오프 전류가 매우 작다고 하는 특징을 가지고 있기 때문에, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(162)의 소스 전극 또는 드레인 전극의 한쪽과, 용량 소자(164)의 전극의 한쪽과, 트랜지스터(140)의 게이트 전극이 전기적으로 접속된 노드(이하, 노드 FG)의 전위를 매우 장시간에 걸쳐 유지하는 것이 가능하다. 그리고, 용량 소자(164)를 가짐으로써, 노드 FG에 주어진 전하의 유지가 용이해지고, 또한, 유지된 정보의 판독이 용이해진다.
반도체 장치에 정보를 기억시키는 경우(기록)에는, 우선, 제 4 배선의 전위를, 트랜지스터(162)가 온 상태가 되는 전위로 하고, 트랜지스터(162)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위가 노드 FG에 공급되고, 노드 FG에 소정량의 전하가 축적된다. 여기에서는, 상이한 두개의 전위 레벨을 주는 전하(이하, 로우(Low) 레벨 전하, 하이(High) 레벨 전하라고 한다) 중 어느 하나가 주어지는 것으로 한다. 그 후, 제 4 배선의 전위를, 트랜지스터(162)가 오프 상태가 되는 전위로 하고, 트랜지스터(162)를 오프 상태로 함으로써, 노드 FG가 부유 상태가 되기 때문에, 노드 FG에는 소정의 전하가 유지된 상태 그대로가 된다. 이상과 같이, 노드 FG에 소정량의 전하를 축적 및 유지시킴으로써, 메모리 셀에 정보를 기억시킬 수 있다.
트랜지스터(162)의 오프 전류는 매우 작게 제어되어 있기 때문에, 노드 FG에 공급된 전하는 장시간에 걸쳐 유지된다. 따라서, 리프레쉬 동작이 불필요해지거나, 또는, 리프레쉬 동작의 빈도를 매우 낮게 하는 것이 가능해져 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력의 공급이 없는 경우라도, 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다.
기억된 정보를 판독하는 경우(판독)는, 제 1 배선에 소정의 전위(정전위)를 준 상태에서, 제 5 배선에 적절한 전위(판독 전위)를 주면, 노드 FG에 유지된 전하량에 따라, 트랜지스터(140)는 상이한 상태를 취한다. 일반적으로, 트랜지스터(140)를 n채널형으로 하면, 노드 FG에 High 레벨 전하가 유지되고 있는 경우의 트랜지스터(140)의 겉보기의 임계값(Vth_H)은, 노드 FG에 Low 레벨 전하가 유지되고 있는 경우의 트랜지스터(140)의 겉보기의 임계값(Vth_L)보다 낮아지기 때문이다. 여기에서, 겉보기의 임계값이란, 트랜지스터(140)를 「온 상태」로 하기 위해서 필요한 제 5 배선의 전위를 말하는 것으로 한다. 따라서, 제 5 배선의 전위를 Vth_H와 Vth_L 사이의 전위(V0)로 함으로써, 노드 FG에 유지된 전하를 판별할 수 있다. 예를 들면, 기록에 있어서, High 레벨 전하가 주어져 있던 경우에는, 제 5 배선의 전위가 V0(>Vth_H)이 되면, 트랜지스터(140)는 「온 상태」가 된다. Low 레벨 전하가 주어져 있는 경우에는, 제 5 배선의 전위가 V0(<Vth_L)이 되어도, 트랜지스터(140)는 「오프 상태」 그대로이다. 이로 인해, 제 5 배선의 전위를 제어하여 트랜지스터(140)의 온 상태 또는 오프 상태를 판독(제 2 배선의 전위를 판독)함으로써, 기억된 정보를 판독할 수 있다.
또한, 기억시킨 정보를 재기록하는 경우에 있어서는, 상기의 기록에 의해 소정량의 전하를 유지한 노드 FG에, 새로운 전위를 공급함으로써, 노드 FG에 새로운 정보에 따르는 전하를 유지시킨다. 구체적으로는, 제 4 배선의 전위를, 트랜지스터(162)가 온 상태가 되는 전위로 하고, 트랜지스터(162)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위(새로운 정보에 관계되는 전위)가, 노드 FG에 공급되고, 노드 FG에 소정량의 전하가 축적된다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하고, 트랜지스터(162)를 오프 상태로 함으로써, 노드 FG에는, 새로운 정보에 따르는 전하가 유지된 상태가 된다. 즉, 노드 FG에 제 1 기록에 의해 소정량의 전하가 유지된 상태에서, 제 1 기록과 같은 동작(제 2 기록)을 행함으로써, 기억시킨 정보를 덮어 쓰기 하는 것이 가능하다.
본 실시형태에서 나타내는 트랜지스터(162)는, 에너지 갭이 상이한 적어도 2층의 산화물 반도체층을 포함하는 산화물 반도체 적층을 가지고, 오프 전류가 충분히 낮아지도록 제어된 트랜지스터이다. 이러한 트랜지스터를 사용함으로써, 매우 장기간에 걸쳐 기억 내용을 유지하는 것이 가능한 반도체 장치가 얻어진다.
이상과 같이, 상이한 에너지 갭을 갖는 복수의 산화물 반도체층을 포함하는 산화물 반도체 적층을 사용함으로써, 트랜지스터의 전기 특성을 보다 정밀하게 제어할 수 있고, 원하는 전기 특성을 트랜지스터에 부여하는 것이 가능해진다. 따라서, 고기능, 고신뢰성, 또는 저소비 전력 등, 여러 가지 목적에 따른 반도체 장치를 제공할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 8)
본 명세서에 개시하는 반도체 장치는, 여러 가지 전자 기기(게임기도 포함한다)에 적용할 수 있다. 전자 기기로서는, 예를 들면, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 한다), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다. 상기 실시형태에서 설명한 반도체 장치를 구비하는 전자 기기의 예에 관해서 설명한다. 상기 실시형태에서 설명한 반도체 장치를 구비함으로써, 고기능, 고신뢰성, 또는 저소비 전력 등, 여러 가지 목적에 따른 품질이 부여된 전자 기기를 제공할 수 있다.
도 16a는, 표시부를 갖는 테이블(9000)을 도시하고 있다. 테이블(9000)은, 하우징(9001)에 표시부(9003)가 내장되어 있다. 본 발명의 일 형태를 사용하여 제작되는 반도체 장치는, 표시부(9003)에 사용하는 것이 가능하고, 표시부(9003)에 의해 영상을 표시하는 것이 가능하다. 또한, 4개의 래그부(9002)에 의해 하우징(9001)을 지지한 구성을 나타내고 있다. 또한, 전력 공급을 위한 전원 코드(9005)를 하우징(9001)에 가지고 있다.
표시부(9003)는, 터치 입력 기능을 가지고 있으며, 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 터치함으로써, 화면 조작이나, 정보를 입력할 수 있고, 또한 다른 가전 제품과의 통신을 가능하게 하거나, 또는 제어를 가능하게 함으로써, 화면 조작에 의해 다른 가전 제품을 컨트롤하는 제어 장치로 해도 좋다. 예를 들면, 실시형태 6에 나타낸 이미지 센서 기능을 갖는 반도체 장치를 사용하면, 표시부(9003)에 터치 입력 기능을 갖게 할 수 있다.
또한, 하우징(9001)에 형성된 힌지에 의해, 표시부(9003)의 화면을 바닥에 대해 수직으로 세울 수도 있어 텔레비전 장치로서도 이용할 수 있다. 좁은 방에 있어서는, 큰 화면의 텔레비전 장치는 설치하면 자유 공간이 좁아져 버리지만, 테이블에 표시부가 내장되어 있으면, 방의 공간을 유효하게 이용할 수 있다.
도 16b는, 텔레비전 장치(9100)를 도시하고 있다. 텔레비전 장치(9100)는, 하우징(9101)에 표시부(9103)가 내장되어 있다. 본 발명의 일 형태를 사용하여 제작되는 반도체 장치는, 표시부(9103)에 사용하는 것이 가능하고, 표시부(9103)에 의해 영상을 표시하는 것이 가능하다. 또한, 여기에서는 스탠드(9105)에 의해 하우징(9101)을 지지한 구성을 나타내고 있다.
텔레비전 장치(9100)의 조작은, 하우징(9101)이 구비하는 조작 스위치나, 별체의 리모트 컨트롤 조작기(9110)에 의해 행할 수 있다. 리모트 컨트롤 조작기(9110)가 구비하는 조작 키(9109)에 의해, 채널이나 음량의 조작을 행할 수 있고, 표시부(9103)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤 조작기(9110)에, 상기 리모트 컨트롤 조작기(9110)로부터 출력되는 정보를 표시하는 표시부(9107)를 설치하는 구성으로 해도 좋다.
도 16b에 도시하는 텔레비전 장치(9100)는, 수신기나 모뎀 등을 구비하고 있다. 텔레비전 장치(9100)는, 수신기에 의해 일반 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 개재하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자에게서 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리 등)의 정보 통신을 행하는 것도 가능하다.
실시형태 1 내지 7 중 어느 하나에서 나타낸 반도체 장치를 표시부(9103)에 적용함으로써, 보다 고성능 및 고신뢰성의 텔레비전 장치로 할 수 있다.
도 16c는 컴퓨터이며, 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다. 컴퓨터는, 본 발명의 일 형태를 사용하여 제작되는 반도체 장치를 그 표시부(9203)에 사용함으로써 제작된다.
실시형태 1 내지 7 중 어느 하나에서 나타낸 반도체 장치를 표시부(9203)에 적용함으로써, 보다 고성능 및 고신뢰성의 컴퓨터로 할 수 있다.
도 16d는, 휴대 전화기의 일례를 도시하고 있다. 휴대 전화기(9500)는, 하우징(9501)에 내장된 표시부(9502) 외에, 조작 버튼(9503), 외부 접속 포트(9504), 스피커(9505), 마이크(9506), 조작 버튼(9507) 등을 구비하고 있다. 실시형태 1 내지 7 중의 어느 하나에서 나타낸 반도체 장치를 표시부(9502)에 적용함으로써, 보다 고성능 및 고신뢰성의 휴대 전화기로 할 수 있다.
도 16d에 도시하는 휴대 전화기(9500)는, 표시부(9502)를 손가락 등으로 터치함으로써, 정보를 입력하거나, 전화를 걸거나, 또는 메일을 작성하는 등의 조작을 행할 수 있다.
표시부(9502)의 화면은, 주로 3개의 모드가 있다. 제 1은, 화상의 표시를 주로 하는 표시 모드이며, 제 2는, 문자 등의 정보의 입력을 주로 하는 입력 모드다. 제 3은 표시 모드와 입력 모드의 2개의 모드가 혼합된 것이다.
예를 들면, 전화를 걸거나, 또는 메일을 작성하는 경우에는, 표시부(9502)를 문자의 입력을 주로 하는 입력 모드로 하고, 화면에 표시시킨 문자의 입력 조작을 행하면 좋다. 이 경우, 표시부(9502)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대 전화기(9500) 내부에, 자이로스코프, 가속도 센서 등의 기울기를 검출하는 센서를 갖는 검출 장치를 형성함으로써, 휴대 전화기(9500)의 방향(세로 방향인지 가로 방향인지)을 판단하고, 표시부(9502)의 화면 표시를 자동적으로 전환하도록 할 수 있다.
또한, 화면 모드의 전환은, 표시부(9502)를 접촉하거나, 또는 하우징(9501)의 조작 버튼(9503)의 조작에 의해 행해진다. 또한, 표시부(9502)에 표시되는 화상의 종류에 의해 전환하도록 할 수도 있다. 예를 들면, 표시부에 표시하는 화상신호가 동영상의 데이터이면 표시 모드, 텍스트 데이터이면 입력 모드로 전환한다.
또한, 입력 모드에 있어서, 표시부(9502)의 광센서에서 검출되는 신호를 검지하고, 표시부(9502)의 터치 조작에 의한 입력이 일정 기간 없는 경우에는, 화면의 모드를 입력 모드에서 표시 모드로 전환하도록 제어해도 좋다.
또한, 표시부(9502)는, 이미지 센서로서 기능시킬 수도 있다. 예를 들면, 표시부(9502)에 손바닥이나 손가락을 터치하여 장문, 지문 등을 촬상함으로써, 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백 라이트 또는 근적외광을 발광하는 센싱용 광원을 사용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는, 제 1 산화물 반도체층 위에, 제 1 산화물 반도체층의 에너지 갭보다도 작은 제 2 산화물 반도체층을 형성하고, 또한 제 2 산화물 반도체층 위에 제 3 산화물 반도체층을 형성한 샘플(시료 1A, 시료 1B, 시료 2A, 및 시료 2B)을 제작하고, 시료 1A, 시료 1B, 시료 2A, 및 시료 2B의 단면 구조를 관찰하였다. 또한, 시료 1A 및 시료 2A의 이온화 포텐셜의 측정을 행하고, 그 결과에 기초하여 에너지 밴드도를 계산하였다. 본 명세서에 있어서, 이온화 포텐셜의 값은, 밴드 갭과 전자 친화력을 가산한 값이며, 밴드 갭의 값은, 재료의 단막의 타원계측법(ellipsometry)으로 측정하여 얻어지는 값을 사용한다.
시료 1A로서, 기판(1000)인 석영 기판 위에 제 1 산화물 반도체층(1001)으로서 막 두께 5nm의 In-Ga-Zn계 산화물막, 제 2 산화물 반도체층(1002)으로서 막 두께 5nm의 In-Sn-Zn계 산화물막, 제 3 산화물 반도체층(1003)으로서 막 두께 5nm의 In-Ga-Zn계 산화물막을 적층 성막하였다. 각각의 성막 조건은, 스퍼터링법을 사용하여 기판 온도 300℃, 산소 분위기(산소 100%) 하에서 성막을 행하였다. 타깃은, In:Ga:Zn=1:1:1[원자수비]의 산화물 타깃을 사용하고, In-Ga-Zn계 산화물막을 성막한다. 또한, In-Sn-Zn계 산화물막은, In:Sn:Zn=2:1:3[원자수비]의 산화물 타깃을 사용한다.
시료 1B는, 시료 1A와 같이 성막한 산화물 반도체 적층에 가열 처리를 행하고, 혼합 영역을 갖는 산화물 반도체 적층을 제작하고, 시료 1B로 하였다. 가열 처리는, 온도 650℃, 질소 분위기하에서 1시간 행한 후, 온도 650℃, 산소 분위기하에서 1시간 행하였다.
시료 2A로서, 기판(1000)인 석영 기판 위에 제 1 산화물 반도체층(1001)으로서 막 두께 5nm의 In-Ga-Zn계 산화물막, 제 2 산화물 반도체층(1002)으로서 막 두께 5nm의 In-Zn계 산화물막, 제 3 산화물 반도체층(1003)으로서 막 두께 5nm의 In-Ga-Zn계 산화물막을 적층 성막하였다. 각각의 성막 조건은, 스퍼터링법을 사용하여 기판 온도 300℃, 산소 분위기(산소 100%)하에서 성막을 행하였다. 타깃은, In:Ga:Zn=1:1:1[원자수비]의 산화물 타깃을 사용하고, In-Ga-Zn계 산화물막을 성막한다. 또한, In-Zn계 산화물막은, In:Zn=2:1[원자수비]의 산화물 타깃을 사용한다.
시료 2B는, 시료 2A와 같이 성막한 산화물 반도체 적층에 가열 처리를 행하여 혼합 영역을 갖는 산화물 반도체 적층을 제작하고, 시료 2B로 하였다. 가열 처리는, 온도 650℃, 질소 분위기하에서 1시간 행한 후, 온도 650℃, 산소 분위기하에서 1시간 행하였다.
시료 1A, 시료 1B, 시료 2A, 및 시료 2B에 있어서, 단면을 잘라 내고, 고분해능 투과 전자현미경(히타치하이테크놀로지 제조 「H9000-NAR」: TEM)으로 가속 전압을 300kV로 하고, 시료 1A, 시료 1B, 시료 2A, 및 시료 2B의 단면 관찰을 행하였다. 도 17b에 시료 1A, 도 17c에 시료 1B, 도 18b에 시료 2A, 도 18c에 시료 2B의 TEM상을 도시한다. 또한, 시료 1A 및 시료 2A의 모식도를 도 17a 및 도 18a에 도시한다. 도 17a 및 도 18a에 있어서, 적층하는 산화물 반도체층의 계면을 점선으로 도시하고 있지만, 모식적으로 도시한 것이다.
도 17b 및 도 17c에 도시하는 시료 1A 및 시료 1B의 TEM상은, 기판(1000) 위에 제 1 산화물 반도체층(1001)인 막 두께 5nm의 제 1 In-Ga-Zn계 산화물막, 제 2 산화물 반도체층(1002)인 막 두께 5nm의 In-Sn-Zn계 산화물막, 제 3 산화물 반도체층(1003)인 막 두께 5nm의 제 2 In-Ga-Zn계 산화물막을 적층 성막한 산화물 반도체 적층이다. 도 17b의 시료 1A의 TEM상은, 적층하는 산화물 반도체층간에 계면을 확인할 수 있다. 한편, 산화물 반도체 적층을 형성후, 가열 처리를 행한 시료 1B의 TEM상은, 도 17c에 도시하는 바와 같이, 적층하는 산화물 반도체층 사이는 명확한 계면은 확인할 수 없고, 혼합 영역으로 되어 있다.
도 18b 및 도 18c에 도시하는 시료 2A 및 시료 2B의 TEM상은, 기판(1000) 위에 제 1 산화물 반도체층(1001)인 막 두께 5nm의 제 1 In-Ga-Zn계 산화물막, 제 2 산화물 반도체층(1002)인 막 두께 5nm의 In-Zn계 산화물막, 제 3 산화물 반도체층(1003)인 막 두께 5nm의 제 2 In-Ga-Zn계 산화물막을 적층 성막한 산화물 반도체 적층이다. 도 18b의 시료 2A의 TEM상은, 적층하는 산화물 반도체층간에 계면을 확인할 수 있다. 한편, 산화물 반도체 적층을 형성후, 가열 처리를 행한 시료 2B의 TEM상은, 도 18c에 도시하는 바와 같이 적층하는 산화물 반도체층의 사이는 명확한 계면은 확인할 수 없고, 혼합 영역으로 되어 있다.
또한, 도 17b 및 도 17c 및 도 18b 및 도 18c에 도시하는 바와 같이, 시료 1A, 시료 1B, 시료 2A, 및 시료 2B는, 제 1 산화물 반도체층(1001)인 제 1 In-Ga-Zn계 산화물막, 제 2 산화물 반도체층(1002)인 In-Sn-Zn계 산화물막 및 In-Zn계 산화물막, 및 제 3 산화물 반도체층(1003)인 제 2 In-Ga-Zn계 산화물막은, 결정을 포함하고 있고, c축 배향을 가진 결정성 산화물 반도체(CAAC-OS)막인 것을 확인할 수 있다. 또한, 제 1 산화물 반도체층(1001)인 제 1 In-Ga-Zn계 산화물막은 비정질 구조도 포함하고 있다.
또한, 산화물 반도체 적층에 있어서, 각각의 산화물 반도체층의 결정 상태는 특별히 한정되지 않으며, 모두 결정 구조를 가지고 있는 산화물 반도체층이라도 좋고, 모두 비정질 구조라도 좋고, 결정 구조를 갖는 산화물 반도체층과 비정질 구조인 산화물 반도체층이 혼재해도 좋다.
또한, 기판을 단결정 실리콘 기판으로 하고, 동일한 성막 조건으로 적층 성막하여 얻어진 시료 1A 및 시료 2A의 표면으로부터 스퍼터링하면서 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy)에 의한 이온화 포텐셜을 측정한 결과를 도 19 및 도 21에 도시한다.
도 19 및 도 21에 있어서, 가로축은 샘플 표면으로부터의 스퍼터링 시간을 나타내고, 세로축은 이온화 포텐셜을 나타내고 있다. 또한, In-Ga-Zn계 산화물막과 In-Sn-Zn계 산화물막의 스퍼터링 레이트, In-Ga-Zn계 산화물막과 In-Zn계 산화물막의 스퍼터링 레이트는 동일하다고 가정하고 시료의 경계를 표시하고 있다.
도 19로부터, In-Ga-Zn계 산화물막 사이에 개재된 In-Sn-Zn계 산화물막에서 이온화 포텐셜이 저하되는 것을 알 수 있다. 또한, 이온화 포텐셜은 진공 준위로부터 가전자대까지의 에너지차를 나타낸다.
이온화 포텐셜의 값으로부터 타원계측법으로 측정한 밴드 갭을 뺌으로써 전도대의 에너지를 산출하고, 이 적층막의 밴드 구조를 작성하였다. 단, In-Ga-Zn계 산화물막과 In-Sn-Zn계 산화물막의 밴드 갭은 각각 3.2eV, 2.8eV로 하였다. 그 결과가 도 20이 된다. 도 20에는, 도 4c에 도시한 에너지 밴드도와 같이 매립 채널이 형성되어 있는 것을 알 수 있다.
도 21로부터, In-Ga-Zn계 산화물막 사이에 개재된 In-Zn계 산화물막에서 이온화 포텐셜이 저하되는 것을 알 수 있다. 또한, 이온화 포텐셜은 진공 준위로부터 가전자대까지의 에너지차를 의미한다.
이온화 포텐셜의 값으로부터 타원계측법에서 측정한 밴드 갭을 뺌으로써 전도대의 에너지를 산출하고, 이 적층막의 밴드 구조를 작성하였다. 단, In-Ga-Zn계 산화물막과 In-Zn계 산화물막의 밴드 갭은 각각 3.2eV, 2.6eV로 하였다. 그 결과가 도 22가 된다. 도 22에는, 도 4c에 도시한 에너지 밴드도와 같이 매립 채널이 형성되어 있는 것을 알 수 있다.
본 실시예에 있어서, 제 1 산화물 반도체층 및 제 3 산화물 반도체층으로서 In-Ga-Zn계 산화물막을 사용하고, 제 1 산화물 반도체층 및 제 3 산화물 반도체층보다도 작은 이온화 포텐셜을 가지며, 또한, 작은 에너지 갭을 갖는 제 2 산화물 반도체층으로서 In-Sn-Zn계 산화물막, 또는 In-Zn계 산화물막을 사용한 적층은, 도 20, 도 22, 또는 도 4c에 도시하는 에너지 밴드도로 도시할 수 있는 것을 확인하였다. 제 1 산화물 반도체층, 제 2 산화물 반도체층, 및 제 3 산화물 반도체층의 재료의 조합은, 특별히 한정되지 않으며, 도 20, 도 22, 또는 도 4c에 도시하는 에너지 밴드도가 되도록, 실시자가 사용하는 재료의 에너지 갭을 고려하여 적절히 재료를 선택하고, 조합하면 좋다.
(실시예 2)
본 실시예에서는, 실시형태 1에 있어서 트랜지스터(440a, 440b, 430)로서 나타낸, 제 1 산화물 반도체층과 제 2 산화물 반도체층의 적층으로 이루어지는 산화물 반도체 적층을 갖는 트랜지스터(실시예 트랜지스터 1 내지 4, 및 비교예 트랜지스터 1 내지 4)의 특성에 관해서 계산을 행하였다.
본 실시예의 계산에는, 시놉시스사 제조의 시뮬레이션 소프트TCAD(Technology Computer-Aided Design)을 사용하였다.
실시예 트랜지스터 1, 실시예 트랜지스터 2, 비교예 트랜지스터 1, 및 비교예 트랜지스터 2로서, 실시형태 1에 있어서 트랜지스터(440a, 440b)에서 나타낸 바와 같은, 게이트 전극층 위에 형성된 막 두께 100nm 게이트 절연막 위에, 제 1 산화물 반도체층 및 제 2 산화물 반도체층이 순차적으로 적층된 산화물 반도체 적층과, 산화물 반도체 적층 위에 형성된 소스 전극층 및 드레인 전극층을 갖는 보텀 게이트 구조(채널 에칭형)의 트랜지스터를 사용하였다.
실시예 트랜지스터 3, 실시예 트랜지스터 4, 비교예 트랜지스터 3, 및 비교예 트랜지스터 4로서, 실시형태 1에 있어서 트랜지스터(430)에서 나타낸 바와 같은, 게이트 전극층 위에 형성된 막 두께 100nm의 게이트 절연막 위에, 소스 전극층 및 드레인 전극층과, 상기 소스 전극층 및 드레인 전극층 위에 제 1 산화물 반도체층 및 제 2 산화물 반도체층이 순차적으로 적층된 산화물 반도체 적층을 갖는 보텀 게이트 구조의 트랜지스터를 사용하였다.
실시예 트랜지스터 1 내지 4, 및 비교예 트랜지스터 1 내지 4에 있어서, 또한, 채널 길이(L) 및 채널 폭(W)을 모두 10㎛으로 하고, 드레인 전압(Vd)을 1V로 하여 계산하였다.
또한, 실시예 트랜지스터 1 내지 4에 포함되는 산화물 반도체 적층의 구성은, 에너지 갭이 상이한 제 1 산화물 반도체층 및 제 2 산화물 반도체층을 가지며, 제 1 산화물 반도체층으로서 막 두께 5nm의 In-Sn-Zn계 산화물막, 제 2 산화물 반도체층으로서 막 두께 5nm의 In-Ga-Zn계 산화물막을 갖는 실시예 트랜지스터 1 및 실시예 트랜지스터 3과, 제 1 산화물 반도체층으로서 막 두께 5nm의 In-Ga-Zn계 산화물막, 제 2 산화물 반도체층으로서 막 두께 5nm의 In-Sn-Zn계 산화물막을 갖는 실시예 트랜지스터 2 및 실시예 트랜지스터 4로 하였다.
한편, 비교예가 되는 비교예 트랜지스터 1 내지 4에 포함되는 산화물 반도체 적층의 구성은, 에너지 갭이 동일한 제 1 산화물 반도체층 및 제 2 산화물 반도체층을 가지며, 제 1 산화물 반도체층으로서 막 두께 5nm의 In-Ga-Zn계 산화물막, 제 2 산화물 반도체층으로서 막 두께 5nm의 In-Ga-Zn계 산화물막을 갖는(즉, 산화물 반도체 적층이 In-Ga-Zn계 산화물막의 단층으로 이루어진다) 비교예 트랜지스터 1 및 비교예 트랜지스터 3과, 제 1 산화물 반도체층으로서 막 두께 5nm의 In-Sn-Zn계 산화물막, 제 2 산화물 반도체층으로서 막 두께 5nm의 In-Sn-Zn계 산화물막을 갖는(즉, 산화물 반도체층이 ITGO막의 단층으로 이루어진다) 비교예 트랜지스터 2 및 비교예 트랜지스터 4로 하였다.
실시예 트랜지스터 1 내지 4, 및 비교예 트랜지스터 1 내지 4에 포함되는 In-Ga-Zn계 산화물막은, 밴드 갭을 3.15eV, 캐리어 라이프 타임을 1nsec, 벌크 이동도를 10㎠/Vs, 전자 친화력을 4.6eV로 하여 계산하고, In-Sn-Zn계 산화물막은, 밴드 갭을 2.8eV, 캐리어 라이프 타임을 1nsec, 벌크 이동도를 35㎠/Vs, 전자 친화력을 4.6eV로 하여 계산하였다.
계산에 의해 얻어진 실시예 트랜지스터 1, 실시예 트랜지스터 2, 비교예 트랜지스터 1, 및 비교예 트랜지스터 2의 오프 전류값을 도 23a 및 도 23b에, 실시예 트랜지스터 3, 실시예 트랜지스터 4, 비교예 트랜지스터 3, 및 비교예 트랜지스터 4의 오프 전류값을 도 25a 및 도 25b에 각각 도시한다. 또한, 도 23b 및 도 25b는, 도 23a 또는 도 25a에 있어서 드레인 전류가 1.0×10-35A 내지 1.0×10-25A의 범위를 확대하여 도시한 그래프이다. 도 23a 및 도 23b 및 도 25a 및 도 25b에 있어서, 세로축은 드레인 전류(A), 가로축은 게이트 전압(V)을 나타낸다.
또한, 계산에 의해 얻어진 실시예 트랜지스터 1, 실시예 트랜지스터 2, 비교예 트랜지스터 1, 및 비교예 트랜지스터 2의 전계 효과 이동도를 도 24에, 실시예 트랜지스터 3, 실시예 트랜지스터 4, 비교예 트랜지스터 3, 및 비교예 트랜지스터 4의 전계 효과 이동도를 도 26에 각각 도시한다. 도 24 및 도 26에 있어서, 세로축은 전계 효과 이동도(㎠/Vs), 가로축은 게이트 전압(V)을 나타낸다.
동일한 구조의 트랜지스터인 실시예 트랜지스터 1, 실시예 트랜지스터 2, 비교예 트랜지스터 1, 및 비교예 트랜지스터 2에 있어서, 도 23a 및 도 23b에 도시하는 바와 같이, 오프 전류값이 상이하고, 도 24에 도시하는 바와 같이, 전계 효과 이동도도 상이한 값을 나타내었다.
마찬가지로, 동일한 구조의 트랜지스터인 실시예 트랜지스터 3, 실시예 트랜지스터 4, 비교예 트랜지스터 3, 및 비교예 트랜지스터 4에 있어서, 도 25a 및 도 25b에 도시하는 바와 같이, 오프 전류값이 상이하며, 도 26에 도시하는 바와 같이 전계 효과 이동도도 상이한 값을 나타내었다.
특히 본 실시예에서는, 도 24 및 도 26에서 도시하는 전계 효과 이동도에 있어서, 산화물 반도체 적층에 사용하는 산화물 반도체 재료 및 상기 적층순에 의해, 상기 값의 차이는 현저하였다.
이상의 결과로부터, 동일한 구조의 트랜지스터이면서, 밴드 갭이 상이한 산화물 반도체층을 적층시킴으로써, 트랜지스터의 전기 특성(본 실시예에서는 전계 효과 이동도 및 오프 전류 특성)을 다양하게 변경할 수 있는 것이 나타났다.
따라서 산화물 반도체 적층을 사용함으로써, 트랜지스터의 전기 특성을 보다 정밀하게 제어할 수 있고, 원하는 전기 특성을 트랜지스터에 부여하는 것이 가능해진다.
101 : 산화물 반도체층 102 : 산화물 반도체층
103 : 산화물 반도체층 105 : 혼합 영역
106 : 소자 분리 절연층 108 : 게이트 절연막
110 : 게이트 전극 111 : 산소 과잉 영역
112 : 산소 과잉 영역 113 : 산소 과잉 영역
116 : 채널 형성 영역 120 : 불순물 영역
121a : 저저항 영역 121b : 저저항 영역
121c : 채널 형성 영역 122a : 저저항 영역
122b : 저저항 영역 122c : 채널 형성 영역
124 : 금속 화합물 영역 128 : 절연막
130 : 절연막 140 : 트랜지스터
142a : 드레인 전극 142b : 드레인 전극
144 : 산화물 반도체 적층 146 : 게이트 절연막
148 : 게이트 전극층 150 : 절연막
152 : 절연막 153 : 전극층
156 : 배선 162 : 트랜지스터
164 : 용량 소자 185 : 기판
191 : 산화물 반도체막 192 : 산화물 반도체막
340 : 트랜지스터 343 : 트랜지스터
380a : 트랜지스터 380b : 트랜지스터
380c : 트랜지스터 383 : 트랜지스터
400 : 기판 401 : 게이트 전극층
402 : 게이트 절연막 403 : 산화물 반도체 적층
404a : 소스 전극층 404b : 드레인 전극층
405a : 소스 전극층 405b : 드레인 전극층
407 : 절연막 409 : 절연막
410 : 트랜지스터 413 : 트랜지스터
416 : 평탄화 절연막 418 : 트랜지스터
420 : 트랜지스터 421 : 도펀트
427 : 절연막 430 : 트랜지스터
431 : 산소 433 : 트랜지스터
438 : 트랜지스터 440a : 트랜지스터
440b : 트랜지스터 440c : 트랜지스터
440d : 트랜지스터 443a : 트랜지스터
443b : 트랜지스터 449 : 트랜지스터
465a : 배선층 465b : 배선층
480 : 트랜지스터 493 : 적층
601 : 기판 602 : 포토다이오드
606a : 반도체막 606b : 반도체막
606c : 반도체막 608 : 접착층
613 : 기판 631 : 절연막
632 : 절연막 633 : 층간 절연막
634 : 층간 절연막 640 : 트랜지스터
641 : 전극층 642 : 전극층
643 : 도전층 645 : 도전층
656 : 트랜지스터
658 : 포토다이오드 리셋 신호선
659 : 게이트 신호선 671 : 포토센서 출력 신호선
672 : 포토센서 기준 신호선 1000 : 기판
1001 : 산화물 반도체층 1002 : 산화물 반도체층
1003 : 산화물 반도체층 4001 : 기판
4002 : 화소부 4003 : 신호선 구동 회로
4004 : 주사선 구동 회로 4005 : 씰재
4006 : 기판 4008 : 액정층
4010 : 트랜지스터 4011 : 트랜지스터
4013 : 액정 소자 4015 : 접속 단자 전극
4016 : 단자 전극 4018 : FPC
4019 : 이방성 도전막 4020 : 절연막
4021 : 절연막 4023 : 절연막
4030 : 전극층 4031 : 전극층
4032 : 절연막 4033 : 절연막
4510 : 격벽 4511 : 전계 발광층
4513 : 발광 소자 4514 : 충전재
9000 : 테이블 9001 : 하우징
9002 : 래그부 9003 : 표시부
9004 : 표시 버튼 9005 : 전원 코드
9100 : 텔레비전 장치 9101 : 하우징
9103 : 표시부 9105 : 스탠드
9107 : 표시부 9109 : 조작키
9110 : 리모트 컨트롤 조작기 9201 : 본체
9202 : 하우징 9203 : 표시부
9204 : 키보드 9205 : 외부 접속 포트
9206 : 포인팅 디바이스 9500 : 휴대 전화기
9501 : 하우징 9502 : 표시부
9503 : 조작 버튼 9504 : 외부 접속 포트
9505 : 스피커 9506 : 마이크
9507 : 조작 버튼

Claims (3)

  1. 게이트 전극과,
    상기 게이트 전극 위의 게이트 절연막과,
    상기 게이트 절연막 위의 제 1 산화물 반도체층과,
    상기 제 1 산화물 반도체층의 제 2 산화물 반도체층과,
    상기 제 2 산화물 반도체층 위에 접하는 영역을 갖는 소스 전극과,
    상기 제 2 산화물 반도체층 위에 접하는 영역을 갖는 드레인 전극과,
    상기 소스 전극 및 상기 드레인 전극 위의 산화물 절연층을 갖고,
    상기 소스 전극과 상기 드레인 전극 사이에서, 상기 산화물 절연층은 상기 제 2 산화물 반도체층과 접하는 영역을 갖고,
    상기 제 1 산화물 반도체층은 In과, Ga과, Zn을 갖고,
    상기 제 2 산화물 반도체층은 In과, Ga과, Zn을 갖고,
    상기 제 1 산화물 반도체층의 에너지 갭은 상기 제 2 산화물 반도체층의 에너지 갭보다 작고, 상기 제 1 산화물 반도체층은 결정성을 갖고,
    상기 제 2 산화물 반도체층은 c축 배향한 결정을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 게이트 전극과,
    상기 게이트 전극 위의 게이트 절연막과,
    상기 게이트 절연막 위의 제 1 산화물 반도체층과,
    상기 제 1 산화물 반도체층 위의 제 2 산화물 반도체층과,
    상기 제 2 산화물 반도체층 위에 접하는 영역을 갖는 소스 전극과,
    상기 제 2 산화물 반도체층 위에 접하는 영역을 갖는 드레인 전극과,
    상기 소스 전극 및 상기 드레인 전극 위의 산화물 절연층을 갖고,
    상기 소스 전극과 상기 드레인 전극 사이에서, 상기 산화물 절연층은 상기 제 2 산화물 반도체층과 접하는 영역을 갖고,
    상기 제 1 산화물 반도체층은 In과, Sn과, Zn을 갖고,
    상기 제 2 산화물 반도체층은 In과, Ga과, Zn을 갖고,
    상기 제 1 산화물 반도체층의 에너지 갭은 상기 제 2 산화물 반도체층의 에너지 갭보다 작고, 상기 제 1 산화물 반도체층은 결정성을 갖고,
    상기 제 2 산화물 반도체층은 c축 배향한 결정을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 산화물 반도체층은 상기 제 1 산화물 반도체층의 상면 및 측면을 덮는 것을 특징으로 하는 반도체 장치.
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