WO2018002764A1 - スパッタリング装置を用いた金属酸化物の作製方法 - Google Patents

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WO2018002764A1
WO2018002764A1 PCT/IB2017/053580 IB2017053580W WO2018002764A1 WO 2018002764 A1 WO2018002764 A1 WO 2018002764A1 IB 2017053580 W IB2017053580 W IB 2017053580W WO 2018002764 A1 WO2018002764 A1 WO 2018002764A1
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oxide
insulator
conductor
transistor
band gap
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PCT/IB2017/053580
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English (en)
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Inventor
山崎舜平
中島基
馬場晴之
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株式会社半導体エネルギー研究所
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    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • the present invention relates to an object, a method, or a manufacturing method. Or this invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • one embodiment of the present invention relates to a metal oxide, a metal oxide manufacturing apparatus, or a method for manufacturing the metal oxide.
  • One embodiment of the present invention relates to a semiconductor device, a display device, a liquid crystal display device, a light-emitting device, a power storage device, a memory device, a driving method thereof, or a manufacturing method thereof.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor element such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are one embodiment of the semiconductor device.
  • An imaging device, a display device, a liquid crystal display device, a light emitting device, an electro-optical device, a power generation device (including a thin film solar cell, an organic thin film solar cell, and the like) and an electronic device may include a semiconductor device.
  • a field effect transistor including an amorphous oxide which is any one of a —Ga—O-based oxide and a Sn—In—Zn—O-based oxide is disclosed (for example, see Patent Document 1). .
  • Non-Patent Document 1 a structure including a two-layer metal oxide of an In—Zn—O-based oxide and an In—Ga—Zn—O-based oxide as a semiconductor layer of a transistor is studied. Yes.
  • Patent Document 1 In—Zn—Ga—O-based oxide, In—Zn—Ga—Mg—O-based oxide, In—Zn—O-based oxide, In—Sn—O-based oxide, In—O
  • a semiconductor layer of the transistor is formed using an amorphous oxide which is one of a series oxide, an In—Ga—O series oxide, and a Sn—In—Zn—O series oxide.
  • the semiconductor layer of the transistor includes any one of the above oxides.
  • on-state current which is one of the electrical characteristics of the transistor, is reduced.
  • the semiconductor layer of the transistor is formed using any one of the above amorphous oxides, there is a problem in that the reliability of the transistor is deteriorated.
  • Non-Patent Document 1 in a channel protective bottom-gate transistor, a two-layer stack of an In—Zn oxide and an In—Ga—Zn oxide is formed as a semiconductor layer of a transistor, and a channel is formed.
  • an S value also referred to as Subthreshold Swing, SS
  • SS Subthreshold Swing
  • SS Subthreshold Swing
  • a threshold voltage also referred to as Vth
  • Vth which is one of transistor characteristics is ⁇ 2.9 V, which is a so-called normally-on transistor characteristic.
  • an object of one embodiment of the present invention is to provide a novel metal oxide. Another object of one embodiment of the present invention is to provide a novel sputtering apparatus. Another object of one embodiment of the present invention is to impart favorable electrical characteristics to a semiconductor device. Another object is to provide a highly reliable semiconductor device. Another object is to provide a semiconductor device with a novel structure.
  • One embodiment of the present invention includes a first sputtering target, a second sputtering target, a shutter, and a substrate holder, and the first sputtering target is formed using an oxide material having a first band gap.
  • the second sputtering target includes an oxide material having a second band gap, and a film is formed using the first sputtering target and a film using the second sputtering target using a shutter.
  • a metal oxide manufacturing method using a sputtering apparatus includes a first sputtering target, a first power source connected to the first sputtering target, and a first sputtering.
  • a first shutter provided to face the target, a first drive unit connected to the first sputtering shutter, a second sputtering target, and a second power source connected to the second sputtering target;
  • a second shutter provided opposite to the second sputtering target, a second driving unit connected to the second shutter, and a substrate holder, wherein the first sputtering target is the first And the second sputtering target has a second band gap.
  • a third step and a fourth step of operating the second drive unit and opening the second shutter, and the third step and the fourth step are performed by metal oxidation performed alternately. This is a manufacturing method of an object.
  • the shutter can be rotated about an axis perpendicular to the shutter as a rotation axis.
  • the first sputtering target and the second sputtering target can be rotated about an axis perpendicular to the shutter as a rotation axis.
  • a shutter that blocks the space between the substrate and the target by sliding the metal plate may be used.
  • a plurality of shutters may be provided, or one shutter may be provided, and the shutter may have a notch or an opening.
  • Another embodiment of the present invention is a method for manufacturing a metal oxide using a sputtering apparatus, and the sputtering apparatus includes a first sputtering target, a second sputtering target, a shutter, and a substrate holder.
  • the first sputtering target includes an oxide material having a first band gap
  • the second sputtering target includes an oxide material having a second band gap
  • the shutter has an opening.
  • the first step and the second step are: This is a method for producing metal oxides alternately.
  • the oxide material having the first band gap preferably has one or both of indium oxide and zinc oxide.
  • the oxide material having the second band gap is element M (element M is aluminum, gallium, silicon, boron, yttrium, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium) , Molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, or magnesium).
  • the first band gap is smaller than the second band gap, and the difference between the second band gap and the first band gap is 0.1 eV or more and 2.5 eV or less, or 0.3 eV or more and 1.3 eV or less. It is.
  • the number of sputtering targets is not limited to two, and is not particularly limited as long as it is two or more.
  • a third sputtering target may be used.
  • a novel metal oxide can be provided.
  • a novel sputtering apparatus can be provided.
  • favorable electrical characteristics can be imparted to a semiconductor device.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device with a novel structure can be provided.
  • FIG. 11 is a perspective view illustrating a film formation chamber included in a sputtering apparatus.
  • substrate. 6 is a flowchart illustrating a method for manufacturing a metal oxide.
  • 10A and 10B illustrate a top view and a cross-sectional view structure of a transistor.
  • 3A and 3B illustrate a cross-sectional structure of a transistor.
  • 4A and 4B illustrate a top view and a cross-sectional structure of a transistor.
  • FIG. 6 is a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a band diagram of an oxide stack structure according to one embodiment of the present invention.
  • 6 is a band diagram of an oxide stack structure according to one embodiment of the present invention.
  • 6A and 6B illustrate a cross-sectional structure of a transistor according to one embodiment of the present invention.
  • 6A and 6B illustrate a cross-sectional structure of a transistor according to one embodiment of the present invention.
  • 3A and 3B illustrate a band structure of an oxide.
  • “electrically connected” includes a case of being connected via “something having an electric action”.
  • the “thing having some electric action” is not particularly limited as long as it can exchange electric signals between connection targets.
  • “thing having some electric action” includes electrodes, wiring, switching elements such as transistors, resistance elements, inductors, capacitors, and other elements having various functions.
  • a silicon oxynitride film refers to a film having a higher oxygen content than nitrogen as the composition, and a silicon nitride oxide film has a nitrogen content as compared to oxygen as a composition. Refers to membranes with a lot of
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° to 10 °. Therefore, the case of ⁇ 5 ° to 5 ° is also included.
  • substantially parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 ° to 30 °.
  • Vertical refers to a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included.
  • substantially vertical means a state in which two straight lines are arranged at an angle of 60 ° to 120 °.
  • the terms “film” and “layer” can be interchanged with each other depending on circumstances.
  • the term “conductive layer” may be changed to the term “conductive film”.
  • the term “insulating film” may be changed to the term “insulating layer” in some cases.
  • the semiconductor device may have characteristics as an “insulator”.
  • the boundary between “semiconductor” and “insulator” is ambiguous and may not be strictly discriminated. Therefore, a “semiconductor” in this specification can be called an “insulator” in some cases.
  • an “insulator” in this specification can be called a “semiconductor” in some cases.
  • a metal oxide is a metal oxide in a broad expression.
  • Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like.
  • oxide semiconductors also referred to as oxide semiconductors or simply OS
  • the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide has at least one of an amplifying function, a rectifying function, and a switching function, the metal oxide can be referred to as a metal oxide semiconductor, or OS for short.
  • OS FET it can be said to be a transistor including a metal oxide or an oxide semiconductor.
  • CAAC c-axis aligned crystal
  • CAC cloud aligned complementary
  • a CAC-OS or a CAC-metal oxide has a conductive function in part of a material and a dielectric (or insulating) function in part of the material. As a whole, it functions as a semiconductor. Note that in the case where a CAC-OS or a CAC-metal oxide is used for a semiconductor layer of a transistor, a conductive region has a function of flowing electrons (or holes) serving as carriers, and a dielectric region serves as a carrier. Has the function of not passing electrons. A function of switching (a function of turning on / off) can be imparted to CAC-OS or CAC-metal oxide by causing the function as conductivity and the function as dielectric to act complementarily. In CAC-OS or CAC-metal oxide, by separating each function, both functions can be maximized.
  • CAC-OS or CAC-metal oxide has a conductive region and a dielectric region.
  • the conductive region has the above-described conductive function
  • the dielectric region has the above-described dielectric function.
  • the conductive region and the dielectric region may be separated at the nanoparticle level.
  • the conductive region and the dielectric region may be unevenly distributed in the material, respectively.
  • the conductive region may be observed with the periphery blurred and connected in a cloud shape.
  • CAC-OS or CAC-metal oxide can also be called a matrix composite material (metal matrix composite) or a metal matrix composite material (metal matrix composite).
  • the conductive region and the dielectric region are dispersed in the material with a size of 0.5 nm to 10 nm, preferably 0.5 nm to 3 nm, respectively. There is.
  • the metal oxide described in this embodiment preferably contains at least indium. In particular, it is preferable to contain indium and zinc.
  • element M element M is aluminum, gallium, silicon, boron, yttrium, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, Any one or more of tantalum, tungsten, or magnesium).
  • the metal oxide 35 has a multilayer structure in which layers 001 and 002 are alternately stacked.
  • the multilayer structure may be a structure such as a superlattice structure.
  • the multilayer structure described above is formed during the film formation, that is, during the flight of the sputtered particles, by alternately performing film formation by switching one of the targets provided in one film formation chamber with a shutter. Since a mixed region can be created, the boundary may be unclear.
  • the layer 001 functions as a conductive region
  • the layer 002 functions as an insulating region.
  • the layer 001 contains indium as a main component
  • the layer 002 contains the element M as a main component.
  • the metal oxide according to one embodiment of the present invention is a kind of matrix composite material or metal matrix composite material in which materials having different physical properties are mixed.
  • the metal oxide which is one embodiment of the present invention includes a region having a conductive function and a region having an insulating function, and the material as a whole functions as a semiconductor.
  • it can also be referred to as CAC (Cloud Aligned Complementary) -OS (Oxide Semiconductor) or CAC-metal oxide.
  • the boundary between the layer 001 and the layer 002 is indicated by a dotted line, and it is shown that a mixed region that is not clear exists near the boundary between the layer 001 and the layer 002.
  • FIGS. 2A and 2B are perspective views illustrating a sputtering target, a shutter, and a substrate in a film formation chamber of the sputtering apparatus.
  • the film forming chamber includes at least an exhaust unit, a transport unit, and a substrate holder transfer machine.
  • the evacuation means it is preferable to use a turbo molecular pump or an adsorption-type vacuum pump such as a cryopump, an ion pump, or a titanium sublimation pump.
  • the exhaust means may be a turbo molecular pump provided with a cold trap.
  • a compound containing a hydrogen atom (more preferably a compound containing a carbon atom) such as a hydrogen atom or water (H 2 O) is exhausted.
  • the back pressure (degree of ultimate vacuum: degree of vacuum before introducing the reaction gas) in the film formation chamber which can reduce the concentration of impurities contained in the film formed in the chamber, is 5 ⁇ 10 ⁇ 3 Pa or less, preferably 6 ⁇ and 10 -5 Pa, less than 2Pa pressure during film formation, preferably not more than 0.4 Pa. Impurities in the deposition chamber are reduced by lowering the back pressure.
  • FIG. 2A shows a state where the first target 42a is sputtered (a state where the shutter is opened), and the second target 42b is a state where the second shutter 43b is overlaid ( The shutter is closed).
  • FIG. 2B shows a state in which the second target 42b is sputtered (a state in which the shutter is opened).
  • the first target 42a has the first shutter 43a overlaid thereon.
  • a state (a state where the shutter is closed) is shown.
  • a means for moving the center position of the substrate 48 by moving the substrate stage 46 so that the center of the second target 42b and the center of the substrate overlap each other may be provided.
  • first target 42a a first target 42a, a first shutter 43a provided to face the first target 42a, and a first connected to the first shutter 43a.
  • the first drive unit 61a, the second target 42b, the second shutter 43b provided to face the second target 42b, and the second drive unit 61b connected to the second shutter 43b are clearly shown. Has been.
  • a substrate 48 is provided above the first target 42a.
  • the formation surface of the substrate 48 is a surface facing the first target 42a and the second target 42b. Further, in FIG. 2, some components are not shown for the sake of clarity.
  • the sputtering apparatus of one embodiment of the present invention may have at least two targets and may have three or more targets.
  • FIG. 3 a cross section inside the film formation chamber 26b is schematically shown.
  • the substrate stage 46, the substrate 48, the first shutter 43a, the second shutter 43b, the first target 42a, and the second target. 42b, the first backing plate 60a, the second backing plate 60b, etc. are clearly shown.
  • FIG. 3 shows a state in which both the first shutter 43a and the second shutter 43b are closed.
  • 3 shows an example in which the substrate 48 does not overlap with the second target 42b, the sputtered particles fly in the film formation chamber during film formation regardless of whether the substrate and the target overlap. Therefore, film formation is performed on the surface of the substrate 48.
  • a target holder 64a and a target holder 64b are attached to the first backing plate 60a, and a magnet unit 62 is provided in an area surrounded by the first backing plate 60a, the target holder 64a, and the target holder 64b. Has been placed.
  • the second backing plate 60b also illustrates a configuration in which a pair of target holders and a magnet unit are arranged in the same manner as the first backing plate 60a.
  • the functions of the pair of target holders and the magnet unit have the same functions as the target holder 64a, the target holder 64b, and the magnet unit 62, explanations of reference numerals and the like are omitted.
  • the target 42a is disposed on the backing plate 60a.
  • the backing plate 60a is disposed on the target holder 64a.
  • the magnet unit 62 is arrange
  • the magnet unit 62 includes a magnet 68N1, a magnet 68N2, a magnet 68S, and a magnet holder 70.
  • the magnet 68N1, the magnet 68N2, and the magnet 68S are disposed on the magnet holder 70a.
  • the magnet 68N1 and the magnet 68N2 are disposed with a gap from the magnet 68S.
  • the target holder 64a and the backing plate 60a are fixed using screws (bolts or the like) and are equipotential.
  • the target holder 64a has a function of supporting the target 42a via the backing plate 60a.
  • the target holder 64b and the backing plate 60a are fixed using screws (bolts or the like) and are equipotential.
  • the target holder 64b has a function of supporting the target 42a via the backing plate 60a.
  • the backing plate 60a has a function of fixing the target 42a.
  • terminal V0 is electrically connected to the substrate stage 46
  • terminal V1a is electrically connected to the target holder 64a
  • terminal V1c is electrically connected to the target holder 64b
  • magnet holder 70 is connected.
  • magnetic lines of force 72a and 72b formed by the magnet unit 62 are clearly shown.
  • the magnet unit 62 has a function of swinging left and right or a function of rotating.
  • the magnet unit 62 may be swung with a beat of 0.1 Hz to 1 kHz.
  • the magnetic field on the target 42a changes as the magnet unit 62a swings or rotates. Since the region having a strong magnetic field is a high-density plasma region, the sputtering phenomenon of the target 42a is likely to occur in the vicinity thereof.
  • the magnet unit 62 has a function of swinging or rotating so that the film thickness or film quality distribution of the metal oxide film can be increased. Therefore, a method for manufacturing a metal oxide with high yield can be provided.
  • FIG. 3 shows an example of a parallel plate type sputtering apparatus
  • the sputtering apparatus according to the present embodiment is not limited to this.
  • the configuration shown in FIG. 3 may be used in a facing target type sputtering apparatus.
  • ⁇ Modification of Sputtering Apparatus> 2 and 3 show an example in which a plurality of shutters are used.
  • the present invention is not particularly limited, and a configuration example in which notches and openings are provided in the shutter will be described with reference to FIG.
  • the sputtering apparatus described in this embodiment includes a sputtering target 11 a, a sputtering target 11 b, and a shutter 66 provided with a notch portion 67 (or a slit portion).
  • the substrate 60 can be arranged so that the substrate surface is parallel to the plane of the sputtering target 11a and the plane of the sputtering target 11b.
  • the sputtering target 11a is disposed on the backing plate 50a.
  • the sputtering target 11b is disposed on the backing plate 50b.
  • the shutter 66 is preferably configured to be rotatable about an axis perpendicular to the upper or lower surface of the shutter 66 (hereinafter sometimes referred to as an axis perpendicular to the shutter 66) as a rotation axis.
  • a support for supporting the shutter 66 may be provided from above or below the shutter 66, and a mechanism for rotating the shutter 66 may be provided on the support.
  • the shutter 66 can be rotated relative to each sputtering target.
  • a mechanism may be provided in which the shutter 66 is fixed and the sputtering target 11a and the sputtering target 11b are rotated about an axis perpendicular to the shutter 66 as a rotation axis.
  • the shutter 66 is provided with a substantially fan-shaped notch 67, but the shutter 66 shown in the present embodiment is not limited to this shape.
  • the target shape is circular
  • a plurality of rectangular targets may be arranged side by side, and one shutter may be provided to face the plurality of targets.
  • a voltage is applied to the target holder 64a and the target holder 64b in the film forming chamber 26b shown in FIG.
  • the potential applied to the terminal V1a connected to the target holder 64a may be lower than the potential applied to the terminal V0 connected to the substrate stage 46.
  • the potential applied to the terminal V1c connected to the target holder 64b may be set lower than the potential applied to the terminal V0 connected to the substrate stage 46.
  • the potential applied to the terminal V0 connected to the substrate stage 46 may be the ground potential.
  • the potential applied to the terminal V1b connected to the magnet holder 70 may be the ground potential.
  • the potential applied to the terminal V0, the terminal V1a, the terminal V1b, and the terminal V1c is not limited to the above-described potential.
  • a power supply (first power supply V1) capable of controlling the potential to be applied is electrically connected to the terminal V1a and the terminal V1c.
  • a power source a DC power source, an AC power source, or an RF power source may be used.
  • the second step voltages are applied to the terminal V0, the terminal V2a, the terminal V2b, and the terminal V2c in the film formation chamber 26b shown in FIG.
  • the potential applied to the terminal V0, the terminal V2a, the terminal V2b, and the terminal V2c may be the same as the potential applied to the terminal V0, the terminal V1a, the terminal V1b, and the terminal V1c described above, respectively.
  • the first power source and the second power source can be independently controlled. By independently controlling the first power source and the second power source, it is possible to adjust the film formation rate and the like of the first target and the second target.
  • the crystallinity of the metal oxide can be increased by increasing the proportion of oxygen gas (also referred to as oxygen flow ratio) in the entire gas to be introduced Can be increased.
  • oxygen flow ratio also referred to as oxygen flow ratio
  • the crystallinity of the metal oxide can be lowered and a metal oxide with high carrier mobility can be formed.
  • the first shutter 43a is operated in the film forming chamber 26b shown in FIG.
  • the state in which the first shutter 43a is opened may be, for example, the state shown in FIG. Note that when the first shutter 43a is operated, the first drive unit 61a connected to the first shutter 43a may be rotated.
  • the second shutter 43b is operated in the film forming chamber 26b shown in FIG.
  • the state in which the second shutter 43b is opened may be, for example, the state shown in FIG. Note that when the second shutter 43b is operated, the second drive unit 61b connected to the second shutter 43b may be rotated.
  • the metal oxide shown in FIG. 1 is obtained by alternately performing the third step and the fourth step.
  • the first shutter 43a may be closed and the fourth step may be performed.
  • the third step and the fourth step are alternately performed continuously, in the third step, after the first shutter 43a is opened, the first shutter 43a is closed, and the fourth step.
  • the second shutter 43b may be closed and the third step may be performed.
  • the metal oxide 35 according to one embodiment of the present invention has a multilayer structure in which layers 001 and 002 are alternately stacked.
  • the multilayer structure may have a structure such as a superlattice structure.
  • the layer 001 has a smaller band gap than the layer 002.
  • the layer 001 functions as a conductive region
  • the layer 002 functions as an insulating region.
  • the thickness of the layer 001 is preferably 0.1 nm to 5.0 nm, and more preferably 0.5 nm to 2.0 nm.
  • the thickness of the layer 002 is preferably 0.1 nm or more and 5.0 nm or less, and more preferably 0.1 nm or more and 3.0 nm or less.
  • the layer 001 preferably contains indium and / or zinc.
  • the layer 001 preferably contains indium oxide, indium zinc oxide, or the like.
  • the layer 002 includes an element M (the element M is Al, Ga, Si, B, Y, Ti, Fe, Ni, Ge, Zr, Mo, La, Ce, Nd, Hf, Ta, W, Mg, V, and Be. Or any one or more of Cu) and / or an oxide of element M.
  • the layer 002 preferably contains gallium oxide, gallium zinc oxide, indium gallium zinc oxide, or the like.
  • the layer 001 may include the element M that is the main component of the layer 002.
  • the layer 002 may contain indium or zinc which is a main component of the layer 001.
  • the metal oxide 35 has a multilayer structure in which the layers 001 and 002 are alternately stacked.
  • the layer 001 and the layer 002 electrically interact with each other; At the same time as electrons flow as a simple conduction path, electrons also flow in the layer 002. Therefore, a high current driving capability, that is, a large on current and a high field effect mobility can be obtained in the on state of the transistor.
  • the carrier density of the layer 001 is 6 ⁇ 10 18 cm ⁇ 3 or more and 5 ⁇ 10 20 cm ⁇ 3 or less. Further, the layer 001 may be degenerated.
  • the layer 002 behaves so as to exhibit dielectric properties (insulating properties), so that the conduction path in the layer 002 is cut off.
  • the layer 001 is in contact with the layer 002 on the top and bottom.
  • Layer 002 electrically interacts with layer 001 in addition to itself and blocks even the conduction path in layer 001.
  • the entire metal oxide 35 is turned off, and the transistor is turned off.
  • the conductivity caused by the layer 001 and the insulating property caused by the layer 002 act in a complementary manner, that is, the metal oxide has switching characteristics. Therefore, a high on-state current (I on ), a high field effect mobility ( ⁇ ), and a low off-state current (I off ) can be realized.
  • FIG. 6A is a top view of a transistor which is one embodiment of the present invention.
  • FIG. 6B is a cross-sectional view taken along the dashed-dotted line A3-A4 in FIG. That is, a cross-sectional view in the channel width direction in the channel formation region of the transistor is shown.
  • FIG. 6C is a cross-sectional view taken along the dashed-dotted line A1-A2 in FIG. That is, a cross-sectional view of the transistor in the channel length direction is shown.
  • some elements are omitted for clarity of illustration.
  • the transistor is disposed on the insulator 401b over the substrate 400.
  • the insulator 401b is provided over the substrate 400 with the insulator 401a interposed therebetween.
  • the insulator 301, the insulator 301 has an opening, the conductor 310 is disposed in the opening, the conductor 310 and the insulator 302 over the insulator 301, and the insulator 302 over the insulator 302
  • the conductor 416a2, the oxide 406c having a region in contact with the side surface of the conductor 416a1, the side surface of the conductor 416a2, and the top surface of the oxide 406b, the insulator 412 over the oxide 406
  • a barrier film 417a1, a barrier film 417a2, an insulator 408a, an insulator 408b, and an insulator 410 are provided over the transistor.
  • a metal oxide can be used for the oxide 406a, the oxide 406b, and the oxide 406c.
  • the conductor 404 has a function as a first gate electrode.
  • the conductor 404 can have a stacked structure with a conductor having a function of suppressing permeation of oxygen. For example, an increase in electric resistance due to oxidation of the conductor 404 can be prevented by forming a conductor having a function of suppressing oxygen permeation as a lower layer.
  • the insulator 412 functions as a first gate insulator.
  • the conductor 416a1 and the conductor 416a2 have a function as a source electrode or a drain electrode.
  • the conductors 416a1 and 416a2 can have a stacked structure with a conductor having a function of suppressing permeation of oxygen. For example, by forming a conductor having a function of suppressing permeation of oxygen as an upper layer, an increase in electrical resistance due to oxidation of the conductors 416a1 and 416a2 can be prevented. Note that the electrical resistance value of the conductor can be measured using a two-terminal method or the like.
  • the barrier film 417a1 and the barrier film 417a2 have a function of suppressing permeation of impurities such as hydrogen and water and oxygen.
  • the barrier film 417a1 is on the conductor 416a1 and prevents oxygen from diffusing into the conductor 416a1.
  • the barrier film 417a2 is on the conductor 416a2 and prevents diffusion of oxygen into the conductor 416a2.
  • FIG. 7A shows an enlarged view of the portion 100b surrounded by the alternate long and short dash line in FIG. 6B.
  • FIG. 7B is an enlarged cross-sectional view of the portion 100a surrounded by the alternate long and short dash line in FIG. 7A is a cross-sectional view in the channel width direction of the transistor, and
  • FIG. 7B is a cross-sectional view in the channel length direction of the transistor.
  • a part of the configuration is omitted.
  • the oxide 406b has a multilayer structure in which oxides 406bn having a first band gap and oxides 406bw having a second band gap are alternately stacked.
  • the first band gap is smaller than the second band gap.
  • the oxide 406b corresponds to the metal oxide 35 described in the above embodiment.
  • the oxide 406bn having the first band gap corresponds to the layer 001 described in the above embodiment, and the oxide 406bw having the second band gap corresponds to the layer 002 described in the above embodiment. is doing.
  • the first band gap is smaller than the second band gap, and the difference between the first band gap and the second band gap is 0.1 eV or more and 2.5 eV or less, or 0.3 eV or more and 1.3 eV.
  • the carrier density of the oxide 406bn having the first band gap is higher than the carrier density of the oxide 406bw having the second band gap.
  • the difference in energy level at the lower end of the conduction band between the oxide 406bn having the first band gap and the oxide 406bw having the second band gap is 0.1 eV or more and 1.3 eV or less, or 0.3 eV It is 1.3 eV or less.
  • the oxide 406bn_1 is disposed so as to be in contact with the upper surface of the oxide 406a, and the oxide 406bw_1 is disposed so as to be in contact with the upper surface of the oxide 406bn_1.
  • the oxide 406bn_2 having the first band gap and the oxide 406bw_2 having the second band gap are stacked in this order, and the oxide 406bn_n having the first band gap is arranged on the top of the oxide 406b.
  • the oxide 406b has a stacked structure of 2 ⁇ n ⁇ 1 layers (n is a natural number).
  • the thickness of the oxide 406bn having the first band gap has a region of 0.1 nm to 5.0 nm, preferably 0.5 nm to 2.0 nm.
  • the thickness of the oxide 406 bw having the second band gap has a region of 0.1 nm to 5.0 nm, preferably a region of 0.1 nm to 3.0 nm.
  • the oxide 406c is arranged so as to cover the entire oxide 406b.
  • the conductor 404 functioning as a first gate electrode is provided so as to cover the entire oxide 406b with the insulator 412 functioning as a first gate insulator interposed therebetween.
  • the distance between the end portion of the conductor 416a1 and the end portion of the conductor 416a2, that is, the channel length of the transistor has a region of 10 nm to 300 nm, typically has a region of 20 nm to 180 nm. Shall.
  • the width of the conductor 404 functioning as the first gate electrode has a region of 10 nm to 300 nm. Typically, the region has a region of 20 nm to 180 nm.
  • indium gallium zinc oxide or an element M (the element M is Al, Ga, Si, B, Y, Ti, Fe, Ni, Ge, Zr, Mo, La, Ce, Nd, Hf, Ta, W, Mg, V, Be, or Cu).
  • the element M is Al, Ga, Si, B, Y, Ti, Fe, Ni, Ge, Zr, Mo, La, Ce, Nd, Hf, Ta, W, Mg, V, Be, or Cu.
  • gallium oxide, boron oxide, or the like can be used.
  • the oxide 406bn having the first band gap preferably contains indium, zinc, or the like. Further, nitrogen may be included.
  • indium oxide, indium zinc oxide, indium zinc oxide containing nitrogen, indium zinc nitride, indium gallium zinc oxide containing nitrogen, or the like can be used.
  • gallium zinc oxide, indium gallium zinc oxide, or an element M are preferably included.
  • the element M is Al, Ga, Si, B, Y, Ti, Fe, Ni, Ge, Zr, Mo, La, Ce, Nd, Hf, Ta, W, Mg, V, Be, or Cu are preferably included.
  • gallium oxide, boron oxide, or the like can be used.
  • the transistor can control the resistance of the oxide 406b by a potential applied to the conductor 404 functioning as the first gate electrode. That is, conduction (transistor is on) / non-conduction (transistor is off) between the conductor 416a1 and the conductor 416a2 having a function as a source electrode or a drain electrode is controlled by a potential applied to the conductor 404. can do.
  • the oxide 406bn_n which is the uppermost layer of the oxide 406b, and the conductors 416a1 and 416a2 each functioning as a source electrode or a drain electrode are in contact with part of the top surface and side surfaces of the oxide 406bn_n. Each layer other than the oxide 406bn_n is in contact with part of the side surface of each layer. Therefore, the conductor 416a1, the conductor 416a2, and the layers of the oxide 406b each functioning as a source electrode or a drain electrode are electrically connected.
  • FIG. 7 is a band diagram in the vicinity of a conduction band lower end (hereinafter referred to as an Ec end) in a structure in which an oxide 406bn having a first band gap and an oxide 406bw having a second band gap are alternately stacked.
  • FIG. 15 and FIG. FIG. 15 illustrates an example in which the band gap of the oxide 406c is larger than the first band gap and smaller than the second band gap.
  • FIG. 16 illustrates an example in which the band gap of the oxide 406c is larger than the first band gap and the second band gap.
  • FIG. 19 illustrates an example of an energy band of an oxide used for the transistor of one embodiment of the present invention.
  • the energy level at the Ec end can be obtained from the ionization potential Ip and the band gap Eg, which are the difference between the vacuum level and the energy level at the top of the valence band.
  • the band gap Eg can be measured using a spectroscopic ellipsometer (HORIBA JOBIN YVON UT-300).
  • the ionization potential Ip can be measured using an ultraviolet photoelectron spectroscopy (UPS: Ultraelectron Spectroscopy) apparatus (PHI VersaProbe).
  • UPS ultraviolet photoelectron spectroscopy
  • the oxide 406bn having the first band gap has a relatively narrow band gap than the oxide 406bn having the second band gap.
  • the energy level at the Ec end exists at a position relatively lower than the energy level at the Ec end of the oxide 406 bw having the second band gap.
  • the energy level at the Ec end of the oxide 406c is Ec of the oxide 406bn having the first band gap. It exists between the energy level of the edge and the energy level of the Ec edge of the oxide 406bw having the second band gap.
  • the energy level at the Ec end of the oxide 406c is higher than that of the oxide 406bn having the first band gap because the band gap of the oxide 406c is larger than the first band gap and the second band gap. It exists in the position relatively higher than the energy level of the Ec edge of the oxide 406bw having the second band gap and the energy level of the Ec edge.
  • the junction between the oxide 406bn having the first band gap and the oxide 406bw having the second band gap has fluctuations in the aggregated form and composition of the oxide, or Since a part of the oxide 406bw having the second band gap is included in the oxide 406bn having the first band gap, the energy level at the Ec end and the energy level at the Ev end are not discontinuous, respectively. It changes continuously as shown in FIGS.
  • the oxide 406bn having the first band gap and the oxide 406bw having the second band gap interact electrically, so that the transistor is turned on.
  • the oxide 406bn having a low energy level at the Ec end and having the first band gap serves as a main conduction path, and electrons flow.
  • electrons flow through the oxide 406bw having the second band gap. This is because the energy level at the Ec end of the oxide 406bw having the second band gap is significantly lower than the energy level at the Ec end of the oxide 406bn having the first band gap. Therefore, a high current driving capability, that is, a large on-state current and a high field-effect mobility can be obtained in the on-state of the transistor.
  • the oxide 406bn having the first band gap for example, a metal oxide having high mobility mainly containing indium zinc oxide is preferably used.
  • the carrier density is 6 ⁇ 10 18 cm ⁇ 3 or more and 5 ⁇ 10 20 cm ⁇ 3 or less.
  • the oxide 406bn may be degenerated.
  • oxide 406bw having the second band gap for example, an oxide containing gallium oxide, gallium zinc oxide, or the like is preferably used.
  • the oxide 406 bw having the second band gap behaves as a dielectric (an oxide having an insulating property). , The conduction path in the oxide 406bw is blocked.
  • the oxide 406bn having the first band gap is in contact with the oxide 406bw having the second band gap vertically.
  • the oxide 406bw having the second band gap electrically interacts with the oxide 406bn having the first band gap in addition to itself, and even the conduction path in the oxide 406bn having the first band gap is obtained. Also shuts off.
  • the top surface and the side surface of the oxide 406b have regions in contact with the conductor 416a1 and the conductor 416a2.
  • the oxide 406c is provided so as to cover the entire oxide 406b.
  • the conductor 404 having a function of the first gate electrode is provided so as to cover the entire oxide 406b with the insulator 412 having a function of the first gate insulator interposed therebetween. Therefore, the entire oxide 406b can be electrically surrounded by the electric field of the conductor 404 functioning as the first gate electrode.
  • a transistor structure that electrically surrounds the channel formation region by an electric field of the first gate electrode is referred to as a surrounded channel (s-channel) structure.
  • a channel can be formed in the entire oxide 406bn having the first band gap of the oxide 406b, a large current can be passed between the source and the drain by the above-described mechanism, and a current during conduction ( ON current) can be increased.
  • the entire oxide 406bw having the second band gap of the oxide 406b is surrounded by the electric field of the conductor 404, the non-conducting current (off-state current) can be reduced by the above-described mechanism. it can.
  • the transistor 404 includes a region where the conductor 404 functioning as a first gate electrode overlaps with the conductors 416a1 and 416a2 functions as a source electrode or a drain electrode. And a parasitic capacitance formed by the conductor 416a1 and a parasitic capacitance formed by the conductor 404 and the conductor 416a2.
  • the transistor has a structure in which a barrier film 417a1 is provided between the conductor 404 and the conductor 416a1 in addition to the insulator 412 and the oxide 406c, so that the parasitic capacitance can be reduced. it can.
  • the parasitic capacitance can be reduced. Therefore, the transistor has excellent frequency characteristics.
  • the transistor when the transistor has the above structure, when the transistor operates, for example, when a potential difference is generated between the conductor 404 and the conductor 416a1 or 416a2, the conductor 404 and the conductor 416a1 or Leakage current between the conductor 416a2 can be reduced or prevented.
  • the conductor 310 has a function as a second gate electrode.
  • the conductor 310 can be a multilayer film including a conductor having a function of suppressing permeation of oxygen. By using a multilayer film including a conductor having a function of suppressing oxygen permeation, a decrease in conductivity due to oxidation of the conductor 310 can be prevented.
  • the insulator 302, the insulator 303, and the insulator 402 function as a second gate insulating film.
  • the threshold voltage of the transistor can be controlled by the potential applied to the conductor 310.
  • an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a single semiconductor substrate such as silicon or germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide.
  • there is a semiconductor substrate having an insulator region inside the semiconductor substrate for example, an SOI (Silicon On Insulator) substrate.
  • the conductor substrate examples include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate having a metal nitride examples include a substrate having a metal oxide, and the like.
  • a substrate in which a conductor or a semiconductor is provided on an insulator substrate examples include a substrate in which a conductor or an insulator is provided on a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided on a conductor substrate, and the like.
  • a substrate in which an element is provided may be used.
  • the element provided on the substrate include a capacitor element, a resistor element, a switch element, a light emitting element, and a memory element.
  • a flexible substrate may be used as the substrate 400.
  • a method for providing a transistor over a flexible substrate there is a method in which after a transistor is manufactured over a non-flexible substrate, the transistor is peeled off and transferred to the substrate 400 which is a flexible substrate.
  • a separation layer is preferably provided between the non-flexible substrate and the transistor.
  • a sheet, a film, a foil, or the like in which fibers are knitted may be used as the substrate 400.
  • the substrate 400 may have elasticity. Further, the substrate 400 may have a property of returning to the original shape when bending or pulling is stopped. Or you may have a property which does not return to an original shape.
  • the substrate 400 has a region having a thickness of, for example, 5 ⁇ m to 700 ⁇ m, preferably 10 ⁇ m to 500 ⁇ m, and more preferably 15 ⁇ m to 300 ⁇ m.
  • a semiconductor device including a transistor can be reduced in weight.
  • the substrate 400 may have elasticity even when glass or the like is used, or may have a property of returning to its original shape when bending or pulling is stopped. Therefore, an impact applied to the semiconductor device on the substrate 400 due to a drop or the like can be reduced. That is, a durable semiconductor device can be provided.
  • the substrate 400 which is a flexible substrate
  • a metal, an alloy, a resin, glass, or fiber thereof can be used as the substrate 400 which is a flexible substrate.
  • the substrate 400, which is a flexible substrate is preferable because the deformation due to the environment is suppressed as the linear expansion coefficient is lower.
  • a material having a linear expansion coefficient of 1 ⁇ 10 ⁇ 3 / K or less, 5 ⁇ 10 ⁇ 5 / K or less, or 1 ⁇ 10 ⁇ 5 / K or less is used as the substrate 400 that is a flexible substrate.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
  • aramid has a low coefficient of linear expansion, it is suitable as the substrate 400 that is a flexible substrate.
  • ⁇ Insulator> electrical characteristics of the transistor can be stabilized by surrounding the transistor with an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen can be used as the insulator 401a, the insulator 401b, the insulator 408a, and the insulator 408b.
  • Examples of the insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • An insulator containing lanthanum, neodymium, hafnium, or tantalum may be used as a single layer or a stacked layer.
  • the insulator 401a, the insulator 401b, the insulator 408a, and the insulator 408b include aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, or oxide
  • a metal oxide such as tantalum, silicon nitride oxide, silicon nitride, or the like may be used.
  • the insulator 401a, the insulator 401b, the insulator 408a, and the insulator 408b preferably include aluminum oxide.
  • oxygen can be added to the insulator 412 serving as a base layer.
  • the added oxygen becomes excess oxygen in the insulator 412, and by performing heat treatment or the like, the excess oxygen passes through the insulator 412, and is added to the oxide 406a, the oxide 406b, and the oxide 406c.
  • the oxygen defect in the oxide 406b, the oxide 406b, and the oxide 406c can be repaired.
  • the insulator 401a, the insulator 401b, the insulator 408a, and the insulator 408b include aluminum oxide, entry of impurities such as hydrogen into the oxide 406a, the oxide 406b, and the oxide 406c can be suppressed.
  • the insulator 401a, the insulator 401b, the insulator 408a, and the insulator 408b include aluminum oxide, outward diffusion of excess oxygen added to the oxide 406a, the oxide 406b, and the oxide 406c is performed. Can be reduced.
  • the insulator 301, the insulator 302, the insulator 303, the insulator 402, and the insulator 412 for example, boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium,
  • An insulator containing yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum may be used as a single layer or a stacked layer.
  • the insulator 301, the insulator 302, the insulator 303, the insulator 402, and the insulator 412 preferably include silicon oxide or silicon oxynitride.
  • the insulator 302, the insulator 303, the insulator 402, and the insulator 412 preferably have an insulator with a high relative dielectric constant.
  • the insulator 302, the insulator 303, the insulator 402, and the insulator 412 include gallium oxide, hafnium oxide, an oxide including aluminum and hafnium, an oxynitride including aluminum and hafnium, an oxide including silicon and hafnium, Alternatively, it preferably includes oxynitride including silicon and hafnium.
  • the insulator 302, the insulator 303, the insulator 402, and the insulator 412 preferably have a stacked structure of silicon oxide or silicon oxynitride and an insulator with a high relative dielectric constant. Since silicon oxide and silicon oxynitride are thermally stable, a stacked structure having high thermal stability and high relative dielectric constant can be obtained by combining with an insulator having high relative dielectric constant. For example, when aluminum oxide, gallium oxide, or hafnium oxide is provided on the oxide 406c side, entry of silicon contained in silicon oxide or silicon oxynitride into the oxide 406b can be suppressed.
  • a trap center may be formed at the interface between aluminum oxide, gallium oxide, or hafnium oxide and silicon oxide or silicon oxynitride. .
  • the trap center can change the threshold voltage of the transistor in the positive direction by capturing electrons.
  • the insulator 410 preferably includes an insulator having a low relative dielectric constant.
  • the insulator 410 includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and silicon oxide having a hole Or it is preferable to have resin etc.
  • the insulator 410 is formed using silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, or silicon oxide having a hole And a laminated structure of resin.
  • silicon oxide and silicon oxynitride are thermally stable, a laminated structure having a low thermal stability and a low relative dielectric constant can be obtained by combining with silicon.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen may be used as the barrier film 417a1 and the barrier film 417a2.
  • the barrier film 417a1 and the barrier film 417a2 can prevent excess oxygen in the insulator 410 from diffusing into the conductor 416a1 and the conductor 416a2.
  • barrier film 417a1 and the barrier film 417a2 examples include metal oxides such as aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and tantalum oxide, and silicon nitride oxide Alternatively, silicon nitride or the like may be used. Note that the barrier film 417a1 and the barrier film 417a2 preferably include aluminum oxide.
  • Conductor 404 As the conductor 404, the conductor 310, the conductor 416a1, and the conductor 416a2, aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, A material containing one or more metal elements selected from zirconium, beryllium, indium, and the like can be used. Alternatively, a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • the above-described conductive material containing the metal element and oxygen may be used.
  • the above-described conductive material containing a metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • Indium tin oxide (ITO: Indium Tin Oxide) indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc Indium tin oxide to which oxide or silicon is added may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • a plurality of conductive layers formed of the above materials may be stacked.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen may be combined.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing nitrogen are combined may be employed.
  • a stacked structure of a combination of the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen may be employed.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen are used as a gate electrode is preferably used.
  • a conductive material containing oxygen is preferably provided on the channel formation region side.
  • FIG. 8A is a top view of the transistor.
  • FIG. 8B is a cross-sectional view taken along the dashed-dotted line A3-A4 in FIG. That is, a cross-sectional view in the channel width direction in the channel formation region of the transistor is shown.
  • FIG. 8C is a cross-sectional view taken along the dashed-dotted line A1-A2 in FIG. That is, a cross-sectional view of the transistor in the channel length direction is shown.
  • FIG. 8A some elements are omitted for clarity.
  • Transistor configuration 3 differs from transistor configuration 1 and configuration 2 in at least the gate electrode structure. 8B and 8C, the transistor is disposed in the insulator 401b over the substrate 400. Note that the insulator 401b is provided over the substrate 400 with the insulator 401a interposed therebetween.
  • the insulator 301, the insulator 301 has an opening
  • the conductor 310 is disposed in the opening
  • the conductor 416a2, the oxide 406c having a region in contact with the side surface of the conductor 416a1, the side surface of the conductor 416a2, and the top surface of the oxide 406b, the insulator 412 over the oxide 406c, the oxide 406c, and the insulator 412
  • the insulator 410 has an opening, and the side surface of the opening and the oxide 406c and Having a region in contact with the conductive
  • a barrier film 417a1 is provided over the conductor 416a
  • a barrier film 417a2 is provided over the conductor 416a2.
  • An insulator 408a and an insulator 408b are provided in this order over the insulator 410, the conductor 404, the oxide 406c, and the insulator 412.
  • the conductor 404 has a function as a first gate electrode.
  • the conductor 404 can have a stacked structure with a conductor having a function of suppressing permeation of oxygen. For example, an increase in electric resistance due to oxidation of the conductor 404 can be prevented by forming a conductor having a function of suppressing oxygen permeation as a lower layer.
  • the insulator 412 functions as a first gate insulator.
  • the conductor 416a1 and the conductor 416a2 have a function as a source electrode or a drain electrode.
  • the conductors 416a1 and 416a2 can have a stacked structure with a conductor having a function of suppressing permeation of oxygen. For example, by forming a conductor having a function of suppressing permeation of oxygen as an upper layer, an increase in electrical resistance due to oxidation of the conductors 416a1 and 416a2 can be prevented. Note that the electrical resistance value of the conductor can be measured using a two-terminal method or the like.
  • the barrier film 417a1 and the barrier film 417a2 have a function of suppressing permeation of impurities such as hydrogen and water and oxygen.
  • the barrier film 417a1 is on the conductor 416a1 and prevents oxygen from diffusing into the conductor 416a1.
  • the barrier film 417a2 is on the conductor 416a2 and prevents diffusion of oxygen into the conductor 416a2.
  • the region functioning as a gate electrode is formed in a self-aligned manner so as to fill the opening formed by the insulator 410 or the like, so that a TGSA s-channel FET (Trench Gate Self Aligns) is formed.
  • TGSA s-channel FET Trench Gate Self Aligns
  • the length of a region where the bottom surface of the conductor 404 functioning as a gate electrode faces in parallel with the top surface of the oxide 406b with the insulator 412 and the oxide 406c interposed therebetween is expressed as a gate line width. It is defined as The gate line width can be smaller than the opening reaching the oxide 406b of the insulator 410. That is, the gate line width can be made smaller than the minimum processing dimension. Specifically, the gate line width can have a region of 10 nm to 300 nm. Typically, it can have a region of 20 nm to 180 nm.
  • transistor configuration 1 For other configurations and effects, refer to transistor configuration 1.
  • FIG. 17A is a top view of the transistor 100 which is a semiconductor device of one embodiment of the present invention
  • FIG. 17B is a cross-sectional view taken along the dashed-dotted line X1-X2 in FIG.
  • FIG. 17C corresponds to a drawing
  • FIG. 17C corresponds to a cross-sectional view of a cross section taken along the dashed-dotted line Y1-Y2 in FIG.
  • some components such as an insulator functioning as a gate insulator
  • the direction of the alternate long and short dash line X1-X2 may be referred to as a channel length direction, and the direction of the alternate long and short dash line Y1-Y2 may be referred to as a channel width direction. Note that in the top view of the transistor, some components may be omitted in the following drawings as in FIG. 17A.
  • 17A, 17B, and 17C are so-called top-gate transistors.
  • the transistor 100 includes a conductor 106 over a substrate 102, an insulator 104 over the conductor 106, an oxide 108 over the insulator 104, an insulator 110 over the oxide 108, and a conductor over the insulator 110. 112, the insulator 104, the oxide 108, and the insulator 116 over the conductor 112.
  • the oxide 108 has a region 108n in a region where the conductor 112 does not overlap and the insulator 116 is in contact with the oxide 108.
  • the region 108n is a region in which the oxide 108 described above is n-type. Note that the region 108n is in contact with the insulator 116, and the insulator 116 contains nitrogen or hydrogen. Therefore, when nitrogen or hydrogen in the insulator 116 is added to the region 108n, the carrier density is increased to be n-type.
  • the transistor 100 includes a conductor 120a electrically connected to the region 108n through an opening 141a provided in the insulators 116 and 118. And a conductor 120b electrically connected to the region 108n through an opening 141b provided in the insulators 116 and 118.
  • the conductor 112 has a function as a first gate electrode (also referred to as a top gate electrode), and the conductor 106 has a function as a second gate electrode (also referred to as a bottom gate electrode).
  • the insulator 110 has a function as a first gate insulator, and the insulator 104 has a function as a second gate insulator.
  • the conductor 120a has a function as a source electrode, and the conductor 120b has a function as a drain electrode.
  • the conductor 106 is electrically connected to the conductor 112 through an opening 143 provided in the insulator 104 and the insulator 110. Accordingly, the same potential is applied to the conductor 106 and the conductor 112. Note that different potentials may be applied to the conductor 106 and the conductor 112 without providing the opening 143.
  • the entire channel width direction of the oxide 108 is covered with the conductor 112 with the insulator 110 interposed therebetween.
  • One of the side surfaces of the oxide 108 in the channel width direction is opposed to the conductor 112 with the insulator 110 interposed therebetween.
  • the oxide 108 included in the transistor 100 is electrically surrounded by the electric field of the conductor 112 functioning as the first gate electrode and the conductor 106 functioning as the second gate electrode. Can do.
  • the transistor 100 an electric field for inducing a channel by the conductor 106 or the conductor 112 can be effectively applied to the oxide 108, so that the current driving capability of the transistor 100 is improved and high on-current characteristics are obtained. It becomes possible. Further, since the on-state current can be increased, the transistor 100 can be miniaturized.
  • the insulator 110 has an excess oxygen region.
  • excess oxygen can be supplied into the oxide 108. Accordingly, oxygen vacancies that can be formed in the oxide 108 can be filled with excess oxygen, so that a highly reliable semiconductor device can be provided.
  • excess oxygen may be supplied to the insulator 104 formed below the oxide 108.
  • excess oxygen contained in the insulator 104 can be supplied also to the region 108n.
  • excess oxygen is supplied into the region 108n, the resistance in the region 108n increases, which is not preferable.
  • excess oxygen can be selectively supplied only to a region overlapping with the conductor 112.
  • the details of the substrate 102 may be referred to the description of the substrate 400 of Embodiment 1.
  • the material described in the insulator 402 of Embodiment 1 can be used.
  • a stacked structure of a silicon nitride film and a silicon oxynitride film is used as the insulator 104.
  • oxygen can be efficiently introduced into the oxide 108 by using the insulator 104 as a stacked structure and using a silicon nitride film on the lower layer side and a silicon oxynitride film on the upper layer side.
  • the thickness of the insulator 104 can be greater than or equal to 50 nm, or greater than or equal to 100 nm and less than or equal to 3000 nm, or greater than or equal to 200 nm and less than or equal to 1000 nm.
  • the thickness of the insulator 104 By increasing the thickness of the insulator 104, the amount of oxygen released from the insulator 104 can be increased, and the interface states at the interface between the insulator 104 and the oxide 108 and oxygen vacancies contained in the oxide 108 can be reduced. Is possible.
  • the same material as that of the conductor 404 in Embodiment 1 can be used.
  • the conductor 106 the same material as that of the conductor 310 in Embodiment 1 can be used.
  • Cr chromium
  • Cu copper
  • Al aluminum
  • gold Au
  • silver Ag
  • Zn molybdenum
  • Ta tantalum
  • titanium A metal element selected from Ti), tungsten (W), manganese (Mn), nickel (Ni), iron (Fe), cobalt (Co), or an alloy containing the above-described metal element as a component, or the above-described metal element
  • the conductors 112, 106, 120a, and 120b include oxides containing indium and tin (In-Sn oxide), oxides containing indium and tungsten (In-W oxide), indium and tungsten, and the like.
  • An oxide conductor or a metal oxide such as (—Ga—Zn oxide) can also be used.
  • the oxide conductor will be described.
  • the oxide conductor may be referred to as OC (Oxide Conductor).
  • Oxide Conductor As an oxide conductor, for example, when an oxygen vacancy is formed in a metal oxide and hydrogen is added to the oxygen vacancy, a donor level is formed in the vicinity of the conduction band. As a result, the metal oxide becomes highly conductive and becomes a conductor.
  • the conductive metal oxide can be referred to as an oxide conductor.
  • a metal oxide has a large energy gap and thus has a light-transmitting property with respect to visible light.
  • an oxide conductor is a metal oxide having a donor level near the conduction band. Therefore, the oxide conductor is less affected by the absorption due to the donor level and has a light-transmitting property similar to that of the metal oxide with respect to visible light.
  • the same material as the insulator 412 described in Embodiment 1 can be used. Note that the insulator 110 may have a two-layer structure or a three-layer structure.
  • the insulator 110 preferably has few defects. Typically, it is preferable that the number of signals observed by an electron spin resonance method (ESR) be small.
  • the signal described above includes the E ′ center where the g value is observed at 2.001.
  • the E ′ center is caused by silicon dangling bonds.
  • As the insulator 110 a silicon oxide film or a silicon oxynitride film whose spin density due to the E ′ center is 3 ⁇ 10 17 spins / cm 3 or less, preferably 5 ⁇ 10 16 spins / cm 3 or less is used. Good.
  • FIG. 17 illustrates an example in which the oxide 108 is formed by stacking three layers of oxides 108a, 108b, and 108c in order from the bottom.
  • the oxide 108a and the oxide 108c may be the oxide having the first band gap described in Embodiment 1, and the oxide 108b may be the oxide having the second band gap described in Embodiment 1.
  • the oxide 108a and the oxide 108c may be oxides having the second band gap described in Embodiment 1
  • the oxide 108b may be an oxide having the first band gap described in Embodiment 1.
  • the insulator 116 includes nitrogen or hydrogen.
  • Examples of the insulator 116 include a nitride insulator.
  • the nitride insulator can be formed using silicon nitride, silicon nitride oxide, silicon oxynitride, or the like.
  • the concentration of hydrogen contained in the insulator 116 is preferably 1 ⁇ 10 22 atoms / cm 3 or more.
  • the insulator 116 is in contact with the region 108n of the oxide 108. Therefore, the impurity (nitrogen or hydrogen) concentration in the region 108n in contact with the insulator 116 is increased, and the carrier density in the region 108n can be increased.
  • an oxide insulator can be used.
  • a stacked film of an oxide insulator and a nitride insulator can be used.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, aluminum oxide, hafnium oxide, gallium oxide, or Ga—Zn oxide may be used.
  • the insulator 118 is preferably a film that functions as a barrier film of hydrogen, water, etc. from the outside.
  • the thickness of the insulator 118 can be greater than or equal to 30 nm and less than or equal to 500 nm, or greater than or equal to 100 nm and less than or equal to 400 nm.
  • ⁇ Structure 4 of transistor> 18A is a top view of the transistor 500, and FIG. 18B corresponds to a cross-sectional view taken along the dashed-dotted line X1-X2 in FIG. 18A. Corresponds to a cross-sectional view of a cut surface taken along the alternate long and short dash line Y1-Y2 shown in FIG.
  • the 18 includes a conductor 504 over a substrate 502, an insulator 506 over the substrate 502 and the conductor 504, an insulator 507 over the insulator 506, an oxide 508 over the insulator 507,
  • the upper insulator 518 and the conductors 520a and 520b on the insulator 518 are included.
  • the insulators 506 and 507 function as the first gate insulator of the transistor 500, and the insulators 514, 516, and 518 function as the second gate insulator of the transistor 500.
  • the conductor 504 functions as a first gate electrode
  • the conductor 520a functions as a second gate electrode
  • the conductor 520b is a pixel used for a display device. It has a function as an electrode.
  • the conductor 512a has a function as a source electrode
  • the conductor 512b has a function as a drain electrode.
  • the conductor 520a is connected to the conductor 504 through openings 542b and 542c provided in the insulators 506, 507, 514, 516, and 518.
  • the same potential is applied to the conductor 520a and the conductor 504.
  • the conductor 520b is connected to the conductor 512b through an opening 542a provided in the insulators 514, 516, and 518.
  • FIG. 18 illustrates an example in which the oxide 508 is formed by stacking three layers of oxides 508a, 508b, and 508c in order from the bottom.
  • the oxide 108a and the oxide 108c may be the oxide having the first band gap described in Embodiment 1, and the oxide 108b may be the oxide having the second band gap described in Embodiment 1.
  • the oxide 108a and the oxide 108c may be oxides having the second band gap described in Embodiment 1
  • the oxide 108b may be an oxide having the first band gap described in Embodiment 1.
  • the oxide 508 has a region 508n in a region where the conductor 512a and the conductor 512b are in contact with each other.
  • the region 508n is a region where the oxide 508 is n-type.
  • the contact resistance between the conductors 512a and 512b can be reduced.
  • the region 508n is formed when the conductors 512a and 512b extract oxygen from the oxide 508. The extraction of oxygen is more likely to occur as the temperature is higher. Since there are several heating steps in the manufacturing process of the transistor, oxygen vacancies are formed in the region 508n.
  • hydrogen enters the oxygen deficient site by heating, and the carrier concentration contained in the region 508n increases. As a result, the resistance of the region 508n is reduced.
  • the entire channel width direction of the oxide 508 is covered with the conductor 520a with the insulators 516 and 514 interposed therebetween.
  • One of side surfaces of the oxide 508 in the channel width direction is opposed to the conductor 520a with the insulators 516 and 514 interposed therebetween.
  • the oxide 508 included in the transistor 500 can be electrically surrounded by the electric fields of the conductor 504 and the conductor 520a.
  • the transistor 500 an electric field for inducing a channel by the conductor 504 or the conductor 520a can be effectively applied to the oxide 508, so that the current driving capability of the transistor 500 is improved and high on-state current characteristics are obtained. It becomes possible. Further, since the on-state current can be increased, the transistor 500 can be miniaturized.
  • FIGS. 6A and 6B A method for manufacturing the transistor illustrated in FIGS. 6A and 6B according to the present invention will be described below with reference to FIGS. 6 and 9 to 12, (A) in each drawing is a top view, and (B) in each drawing is a cross-sectional view corresponding to the alternate long and short dash line A1-A2 shown in (A). (C) of each figure is sectional drawing corresponding to the dashed-dotted line A3-A4 shown to (A).
  • the substrate 400 is prepared.
  • an insulator 401a is formed.
  • the insulator 401a is formed by a sputtering method, a chemical vapor deposition (CVD) method, a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD: Pulsed Laser Deposition) method, or an atomic layer.
  • the deposition can be performed using an ALD (Atomic Layer Deposition) method or the like.
  • the CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, a photo CVD (Photo CVD) method using light, and the like.
  • PECVD Plasma Enhanced CVD
  • TCVD Thermal CVD
  • Photo CVD Photo CVD
  • MCVD Metal CVD
  • MOCVD Metal Organic CVD
  • the plasma CVD method can obtain a high-quality film at a relatively low temperature.
  • the thermal CVD method is a film formation method that can reduce plasma damage to an object to be processed because plasma is not used.
  • a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in the semiconductor device may be charged up by receiving electric charge from plasma.
  • a wiring, an electrode, an element, or the like included in the semiconductor device may be destroyed by the accumulated charge.
  • plasma damage during film formation does not occur, so that a film with few defects can be obtained.
  • the ALD method is also a film forming method that can reduce plasma damage to the object to be processed.
  • the ALD method does not cause plasma damage during film formation, a film with few defects can be obtained.
  • the CVD method and the ALD method are film forming methods in which a film is formed by reaction on the surface of an object to be processed, unlike a film forming method in which particles emitted from a target or the like are deposited. Therefore, it is a film forming method that is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and thus is suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively low film formation rate, it may be preferable to use it in combination with another film formation method such as a CVD method with a high film formation rate.
  • the composition of the obtained film can be controlled by the flow rate ratio of the source gases.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the source gases.
  • a film whose composition is continuously changed can be formed by changing the flow rate ratio of the source gas while forming the film.
  • an insulator 401b is formed over the insulator 401a.
  • the insulator 401b can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulator 301 is formed over the insulator 401b.
  • the insulator 301 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a groove reaching the insulator 401b is formed in the insulator 301.
  • the groove includes, for example, a hole and an opening.
  • the groove may be formed by wet etching, but dry etching is preferable for fine processing.
  • an insulator that functions as an etching stopper film when the insulator 301 is etched to form a groove is preferably selected.
  • a silicon oxide film is used for the insulator 301 that forms the groove
  • a silicon nitride film, an aluminum oxide film, or a hafnium oxide film is preferably used as the insulator 401b.
  • an aluminum oxide film is formed by an ALD method as the insulator 401a, and an aluminum oxide film is formed by a sputtering method as the insulator 401b.
  • the conductor to be the conductor 310 preferably includes a conductor having a function of suppressing permeation of oxygen.
  • a conductor having a function of suppressing permeation of oxygen For example, tantalum nitride, tungsten nitride, titanium nitride, or the like can be used. Alternatively, a stacked film of tantalum, tungsten, titanium, molybdenum, aluminum, copper, or molybdenum tungsten alloy can be used.
  • the conductor to be the conductor 310 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • tantalum nitride is formed by a sputtering method as a conductor to be the conductor 310
  • titanium nitride is formed by a CVD method on the tantalum nitride
  • tungsten is formed by a CVD method on the titanium nitride.
  • a conductor that becomes the conductor 310 on the insulator 301 is removed by performing chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • the insulator 302 is formed on the insulator 301 and the conductor 310.
  • the insulator 302 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulator 303 is formed over the insulator 302.
  • the insulator 303 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulator 402 is formed over the insulator 303.
  • the insulator 402 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the first heat treatment may be performed at 250 ° C to 650 ° C, preferably 450 ° C to 600 ° C, more preferably 520 ° C to 570 ° C.
  • the first heat treatment is performed in an inert gas atmosphere or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more.
  • the first heat treatment may be performed in a reduced pressure state.
  • the first heat treatment may be performed in an atmosphere containing an oxidizing gas of 10 ppm or more, 1% or more, or 10% or more to supplement the desorbed oxygen after the heat treatment in an inert gas atmosphere. Good.
  • the first heat treatment impurities such as hydrogen and water contained in the insulator 402 can be removed.
  • plasma treatment containing oxygen may be performed in a reduced pressure state.
  • the plasma treatment including oxygen it is preferable to use an apparatus having a power source that generates high-density plasma using microwaves, for example.
  • a power source for applying RF (Radio Frequency) may be provided on the substrate side.
  • High-density oxygen radicals can be generated by using high-density plasma, and oxygen radicals generated by high-density plasma can be efficiently guided into the insulator 402 by applying RF to the substrate side.
  • plasma treatment containing oxygen may be performed to supplement oxygen that has been desorbed after performing plasma treatment containing an inert gas using this apparatus. Note that the first heat treatment may not be performed.
  • an oxide 406 a 1 is formed over the insulator 402.
  • the oxide 406a1 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • treatment for adding oxygen to the oxide 406a1 may be performed.
  • the treatment for adding oxygen include an ion implantation method and a plasma treatment method. Note that oxygen added to the oxide 406a1 becomes excess oxygen.
  • an oxide 406b1 is formed over the oxide 406a1 (see FIGS. 9A to 9C).
  • the oxide 406b1 is preferably formed by a sputtering method.
  • the thickness of the oxide 406b1n having the first band gap and the thickness of the oxide 406b1w having the second band gap are set to 1 nm, and ten layers of the oxide 406b1n having the first band gap are formed.
  • Form a film. Therefore, the oxide 406b1 is a stacked film of 19 layers, and the total film thickness is 19 nm. Note that the description in Embodiment 1 can be referred to for a method for forming the oxide 406b1.
  • the first heat treatment condition can be used for the heat treatment.
  • the crystallinity of the oxide 406b1 can be increased, impurities such as hydrogen and water can be removed, and the like.
  • the treatment is performed at a temperature of 400 ° C. for 1 hour in a nitrogen atmosphere, and then the treatment is continuously performed at a temperature of 400 ° C. for 1 hour in an oxygen atmosphere.
  • a resist mask is formed over the oxide 406b1 by a lithography method, and the oxide 406b1 and the oxide 406a1 are etched.
  • the oxide 406b1 and the oxide 406a1 can be etched by a dry etching method.
  • the oxide 406b1 has a multilayer structure in which oxides having a first band gap and oxides having a second band gap are alternately stacked.
  • a dry etching apparatus in which the etching conditions for the oxide having the first band gap and the etching conditions for the oxide having the second band gap can be appropriately switched according to the stacked structure is used. preferable. In some cases, the oxide having the first band gap and the oxide having the second band gap can be etched under the same conditions.
  • the oxide 406a1 is etched to form the oxide 406b and the oxide 406a (see FIGS. 10A to 10C).
  • a resist is exposed through a mask.
  • a resist mask is formed by removing or leaving the exposed region using a developer.
  • a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape by etching through the resist mask.
  • the resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • an immersion technique may be used in which exposure is performed by filling a liquid (for example, water) between the substrate and the projection lens.
  • an electron beam or an ion beam may be used.
  • a mask is not necessary when an electron beam or an ion beam is used.
  • the resist mask can be removed by performing a dry etching process such as ashing, performing a wet etching process, performing a wet etching process after the dry etching process, or performing a dry etching process after the wet etching process.
  • a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used as the dry etching apparatus.
  • the capacitively coupled plasma etching apparatus having parallel plate electrodes may be configured to apply a high frequency power source to one of the parallel plate electrodes.
  • a configuration in which a plurality of different high-frequency power sources are applied to one electrode of the parallel plate electrode may be employed.
  • mold electrode may be sufficient.
  • mold electrode may be sufficient.
  • a dry etching apparatus having a high-density plasma source can be used.
  • an inductively coupled plasma (ICP) etching apparatus can be used as the dry etching apparatus having a high-density plasma source.
  • a conductor to be a conductor 416a1 and a conductor 416a2 is formed over the oxide 406b1.
  • the conductors to be the conductors 416a1 and 416a2 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a conductive oxide for example, indium tin oxide (ITO), indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide
  • ITO indium tin oxide
  • a film of indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, indium tin oxide added with silicon, or indium gallium zinc oxide containing nitrogen is formed on the oxide;
  • one or more metal elements selected from aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, etc.
  • Materials, including Is typified by polycrystalline silicon which contains an impurity element such as phosphorus, high electric conductivity semiconductor film may be formed a silicide such as nickel silicide.
  • the oxide may have a function of absorbing hydrogen in the oxide 406a and the oxide 406b and capturing hydrogen diffused from the outside, which may improve electrical characteristics and reliability of the transistor.
  • the same function may be obtained even when titanium is used instead of the oxide.
  • barrier films to be the barrier films 417a1 and 417a2 are formed over the conductors to be the conductors 416a1 and 416a2.
  • the barrier films to be the barrier films 417a1 and 417a2 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • aluminum oxide is formed as a barrier film to be the barrier film 417a1 and the barrier film 417a2.
  • a conductor 416a1, a conductor 416a2, a barrier film 417a1, and a barrier film 417a2 are formed by a lithography method. (See FIGS. 11A to 11C.)
  • a cleaning treatment may be performed using an aqueous solution (diluted hydrofluoric acid solution) obtained by diluting hydrofluoric acid with pure water.
  • the diluted hydrofluoric acid solution is a solution in which hydrofluoric acid is mixed with pure water at a concentration of about 70 ppm.
  • a third heat treatment is performed.
  • the first heat treatment condition described above can be used as the heat treatment condition.
  • the treatment is performed at a temperature of 400 ° C. for 1 hour in a nitrogen atmosphere, and then the treatment is continuously performed at a temperature of 400 ° C. for 1 hour in an oxygen atmosphere.
  • impurities due to the etching gas may adhere or diffuse on the surface or inside of the oxide 406a and the oxide 406b.
  • impurities include fluorine and chlorine.
  • the impurity concentration can be reduced by performing the above-described treatment. Further, the moisture concentration and the hydrogen concentration in the oxide 406a film and the oxide 406b film can be reduced.
  • the oxide film to be the oxide 406c can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. In particular, it is preferable to form a film using a sputtering method.
  • a mixed gas of oxygen and argon is used, preferably a condition having a high oxygen partial pressure, more preferably a condition using 100% oxygen, and is room temperature or higher or 100 ° C. or higher and 200 ° C. or lower.
  • the film is formed at a temperature.
  • an oxide to be the oxide 406c under the above conditions so that excess oxygen can be injected into the oxide 406a, the oxide 406b, and the insulator 402.
  • an insulator to be the insulator 412 is formed over the oxide to be the oxide 406c.
  • the insulator to be the insulator 412 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the fourth heat treatment can be performed.
  • the first heat treatment condition can be used for the heat treatment.
  • the treatment is performed at a temperature of 400 ° C. for 1 hour in a nitrogen atmosphere, and then the treatment is continuously performed at a temperature of 400 ° C. for 1 hour in an oxygen atmosphere.
  • the moisture concentration and the hydrogen concentration in the insulator to be the insulator 412 can be reduced.
  • the conductor to be the conductor 404 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductor to be the conductor 404 may be a multilayer film.
  • oxygen can be added to the insulator to be the insulator 412 by forming an oxide film under the same conditions as the oxide to be the oxide 406c.
  • the oxygen added to the insulator to be the insulator 412 becomes excess oxygen.
  • the electrical resistance value of the oxide can be lowered by forming a conductor on the oxide by a sputtering method.
  • a conductor to be the conductor 404 is processed by a lithography method to form the conductor 404.
  • the oxide to be the oxide 406c and the insulator to be the insulator 412 are processed by a lithography method to form the oxide 406c and the insulator 412 (see FIGS. 12A to 12C). Note that although an example in which the oxide 406c and the insulator 412 are formed after the conductor 404 is formed is described in this embodiment, the conductor 404 is formed after the oxide 406c and the insulator 412 are formed. It doesn't matter.
  • the insulator 408a is formed, and the insulator 408b is formed over the insulator 408a.
  • the insulator 408a and the insulator 408b can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • As the insulator 408b an aluminum oxide film formed using an ALD method is formed, so that there are few pinholes and the film thickness can be uniformly formed on the top and side surfaces of the insulator 408a. Can be prevented.
  • the insulator 410 is formed over the insulator 408b.
  • the insulator 410 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a spin coating method, a dip method, a droplet discharge method (such as an ink jet method), a printing method (such as screen printing or offset printing), a doctor knife method, a roll coater method, or a curtain coater method can be used.
  • the insulator 410 is preferably formed by a CVD method. More preferably, the film is formed using a plasma CVD method. In film formation by the plasma CVD method, step 1 for forming an insulator and step 2 for performing plasma treatment with oxygen may be repeated. By repeating Step 1 and Step 2 a plurality of times, the insulator 410 containing excess oxygen can be formed.
  • the insulator 410 may be formed so that the upper surface has flatness.
  • the insulator 410 may have a flat upper surface immediately after film formation.
  • the insulator 410 may have flatness by removing the insulator and the like from the upper surface so as to be parallel to a reference surface such as the back surface of the substrate after film formation. Such a process is called a flattening process.
  • the planarization process include a CMP process and a dry etching process.
  • the upper surface of the insulator 410 may not have flatness.
  • the first heat treatment condition can be used for the heat treatment.
  • the treatment is performed at a temperature of 400 ° C. for 1 hour in a nitrogen atmosphere, and then the treatment is continuously performed at a temperature of 400 ° C. for 1 hour in an oxygen atmosphere.
  • the moisture concentration and the hydrogen concentration in the insulator 410 can be reduced.
  • FIGS. 1-10 An example of a memory device using the semiconductor device which is one embodiment of the present invention is illustrated in FIGS.
  • the memory device illustrated in FIGS. 13 and 14 includes a transistor 900, a transistor 800, a transistor 700, and a capacitor 600.
  • the transistor 700 is a transistor similar to that described in the above embodiment. 13 and 14, the insulator 712 is the insulator 401a, the insulator 714 is the insulator 401b, the insulator 716 is the insulator 301, the insulator 720 is the insulator 302, and the insulator 722 is the insulator 722.
  • the insulator 303 corresponds to the insulator 402
  • the insulator 772 corresponds to the insulator 408a
  • the insulator 774 corresponds to the insulator 408b
  • the insulator 780 corresponds to the insulator 410.
  • the transistor 700 is a transistor in which a channel is formed in a metal oxide. Since the transistor 700 has a small off-state current, stored data can be held for a long time by using the transistor 700 for a memory device. That is, the refresh operation is not required or the frequency of the refresh operation is extremely low, so that the power consumption of the storage device can be sufficiently reduced.
  • the off-state current of the transistor 700 can be further reduced.
  • the structure in which the back gate voltage of the transistor 700 can be maintained makes it possible to hold data for a long time without supplying power.
  • the transistor 900 is formed in the same layer as the transistor 700 and can be manufactured in parallel.
  • the insulator 716 has an opening, and the conductor 310a, the conductor 310b, and the conductor 310c are disposed in the opening, and the conductor 310a, the conductor 310b, the conductor 310c, and the insulator 716 are provided over the opening.
  • the insulator 720, the insulator 722, and the insulator 724, the oxide 406d over the insulator 724, the insulator 412a over the oxide 406d, and the conductor 404a over the insulator 412a are included.
  • the conductor 310a, the conductor 310b, and the conductor 310c are the same layer as the conductor 310
  • the oxide 406d is the same layer as the oxide 406c
  • the insulator 412a is the same layer as the insulator 412
  • the conductor 404a Is formed of the same layer as the conductor 404.
  • the conductor 310a and the conductor 310c are in contact with the oxide 406d through openings formed in the insulators 720, 722, and 724.
  • the conductor 310a or the conductor 310c can function as either a source electrode or a drain electrode.
  • One of the conductor 404a and the conductor 310b can function as a gate electrode, and the other can function as a back gate electrode.
  • the threshold voltage of the transistor 900 can be made higher than 0 V, the off current can be reduced, and Icut can be made extremely small.
  • Icut refers to the drain current when the back gate voltage and the top gate voltage are 0V.
  • the back gate voltage of the transistor 700 is controlled by the transistor 900.
  • the top gate and the back gate of the transistor 900 are diode-connected to the source, and the source of the transistor 900 and the back gate of the transistor 700 are connected to each other.
  • the voltage between the top gate and the source of the transistor 900 and the voltage between the back gate and the source are 0V. Since Icut of the transistor 900 is very small, by using this structure, the negative potential of the back gate of the transistor 700 can be maintained for a long time without supplying power to the transistor 700 and the transistor 900.
  • the memory device including the transistor 700 and the transistor 900 can hold stored data for a long time.
  • the wiring 3001 is electrically connected to the source of the transistor 800, and the wiring 3002 is electrically connected to the drain of the transistor 800.
  • the wiring 3003 is electrically connected to one of a source and a drain of the transistor 700, the wiring 3004 is electrically connected to the gate of the transistor 700, and the wiring 3006 is electrically connected to the back gate of the transistor 700.
  • the gate of the transistor 800 and the other of the source and the drain of the transistor 700 are electrically connected to one of the electrodes of the capacitor 600, and the wiring 3005 is electrically connected to the other of the electrodes of the capacitor 600. .
  • the wiring 3007 is electrically connected to the source of the transistor 900
  • the wiring 3008 is electrically connected to the gate of the transistor 900
  • the wiring 3009 is electrically connected to the back gate of the transistor 900
  • the wiring 3010 is connected to the drain of the transistor 900. And are electrically connected.
  • the wiring 3006, the wiring 3007, the wiring 3008, and the wiring 3009 are electrically connected.
  • the memory device illustrated in FIGS. 13 and 14 has a characteristic that the potential of the gate of the transistor 800 can be held, so that information can be written, held, and read as described below.
  • the potential of the wiring 3004 is set to a potential at which the transistor 700 is turned on, so that the transistor 700 is turned on. Accordingly, the potential of the wiring 3003 is supplied to the node FG that is electrically connected to one of the gate of the transistor 800 and the electrode of the capacitor 600. That is, predetermined charge is given to the gate of the transistor 800 (writing).
  • predetermined charge is given to the gate of the transistor 800 (writing).
  • the potential of the wiring 3004 is set to a potential at which the transistor 700 is turned off and the transistor 700 is turned off, whereby charge is held at the node FG (holding).
  • the wiring 3002 takes a potential corresponding to the amount of charge held in the node FG.
  • the apparent threshold voltage V th_H in the case where a high level charge is applied to the gate of the transistor 800 is a low level charge applied to the gate of the transistor 800.
  • the apparent threshold voltage refers to the potential of the wiring 3005 necessary for bringing the transistor 800 into a “conductive state”.
  • the potential of the wiring 3005 when the potential of the wiring 3005 is set to the potential V 0 between V th_H and V th_L , the charge given to the node FG can be determined. For example, in writing, when a high-level charge is applied to the node FG, the transistor 800 is turned “on” when the potential of the wiring 3005 is V 0 (> V th_H ). On the other hand, in the case where a low-level charge is supplied to the node FG, the transistor 800 remains in a “non-conduction state” even when the potential of the wiring 3005 becomes V 0 ( ⁇ V th_L ). Therefore, by determining the potential of the wiring 3002, information held in the node FG can be read.
  • a memory cell array can be configured by arranging the storage devices shown in FIGS. 13 and 14 in a matrix.
  • a desired potential can be obtained by applying to the wiring 3005 a potential at which the transistor 800 becomes “non-conductive” regardless of the charge applied to the node FG, that is, a potential lower than V th_H. Only the memory cell information can be read out.
  • the transistor 800 is an n-channel transistor, the memory cell has a NAND structure.
  • a potential that allows the transistor 800 to be “conductive” regardless of the charge applied to the node FG, that is, a potential higher than V th_L is applied to the wiring 3005. Only memory cell information can be read.
  • the memory device illustrated in FIGS. 13 and 14 may not have the transistor 800. Even in the case where the transistor 800 is not provided, information writing and holding operations can be performed by operations similar to those of the memory device described above.
  • the charge is The potential of the wiring 3003 after the redistribution is (CB ⁇ VB0 + CV) / (CB + C).
  • the potential of one of the electrodes of the capacitor 600 takes two states of V1 and V0 (V1> V0) as the state of the memory cell
  • information can be read by comparing the potential of the wiring 3003 with a predetermined potential.
  • a transistor to which silicon is applied is used as a driver circuit for driving a memory cell, and a transistor to which a metal oxide is applied is stacked over the driver circuit as the transistor 700. And it is sufficient.
  • the memory device described above can hold stored data for a long time by using a transistor with a small off-state current using a metal oxide. That is, a refresh operation is not necessary or the frequency of the refresh operation can be extremely low, so that a memory device with low power consumption can be realized.
  • stored data can be held for a long time even when power is not supplied (note that a potential is preferably fixed).
  • the storage device does not require a high voltage for writing information, the element hardly deteriorates.
  • the memory device unlike the conventional nonvolatile memory, since electrons are not injected into the floating gate and electrons are not extracted from the floating gate, there is no problem of deterioration of the insulator. That is, the memory device according to one embodiment of the present invention is a memory device in which the number of rewritable times is not limited and the reliability is drastically improved unlike a conventional nonvolatile memory. Further, since data is written depending on the conductive state and non-conductive state of the transistor, high-speed operation is possible.
  • the transistor 700 uses a metal oxide having a multilayer structure as a semiconductor layer, and can obtain a large on-state current. As a result, the information writing speed is further improved, and high-speed operation becomes possible.
  • FIG. 1 An example of a memory device of one embodiment of the present invention is illustrated in FIG.
  • the memory device includes a transistor 900, a transistor 800, a transistor 700, and a capacitor 600.
  • the transistor 700 is provided above the transistor 800
  • the capacitor 600 is provided above the transistor 800 and the transistor 700.
  • the transistor 800 is provided over a substrate 811, and includes a conductor 816, an insulator 814, a semiconductor region 812 including a part of the substrate 811, a low resistance region 818 a functioning as a source region or a drain region, and a low resistance region 818 b. Have.
  • the transistor 800 may be either a p-channel type or an n-channel type.
  • a region where a channel of the semiconductor region 812 is formed, a region in the vicinity thereof, a low resistance region 818a which serves as a source region or a drain region, a low resistance region 818b, and the like preferably include a semiconductor such as a silicon-based semiconductor. It preferably contains crystalline silicon. Alternatively, a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like may be used. A structure using silicon in which effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be employed. Alternatively, the transistor 800 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
  • HEMT High Electron Mobility Transistor
  • the low-resistance region 818a and the low-resistance region 818b provide an n-type conductivity element such as arsenic or phosphorus, or a p-type conductivity property such as boron, in addition to the semiconductor material used for the semiconductor region 812. Containing elements.
  • the conductor 816 functioning as a gate electrode includes a semiconductor material such as silicon, a metal material, an alloy containing an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron.
  • a conductive material such as a material or a metal oxide material can be used.
  • the threshold voltage can be adjusted by determining the work function depending on the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embeddability, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and tungsten is particularly preferable from the viewpoint of heat resistance.
  • transistor 800 illustrated in FIGS. 1A and 1B is an example and is not limited to the structure, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • An insulator 820, an insulator 822, an insulator 824, and an insulator 826 are stacked in this order so as to cover the transistor 800.
  • the insulator 820, the insulator 822, the insulator 824, and the insulator 826 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, or the like is used. That's fine.
  • the insulator 822 may function as a planarization film that planarizes a step generated by the transistor 800 or the like provided below the insulator 822.
  • the top surface of the insulator 822 may be planarized by a planarization process using a CMP method or the like to improve planarity.
  • the insulator 824 is preferably formed using a film having a barrier property such that hydrogen and impurities do not diffuse from the substrate 811 or the transistor 800 to a region where the transistor 700 and the transistor 900 are provided.
  • the barrier property is a function of suppressing diffusion of impurities typified by hydrogen and water.
  • the diffusion distance of hydrogen per hour in a film having a barrier property may be 50 nm or less in an atmosphere of 350 ° C. or 400 ° C.
  • the diffusion distance of hydrogen per hour in the film having a barrier property in an atmosphere of 350 ° C. or 400 ° C. is 30 nm or less, more preferably 20 nm or less.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by a CVD method can be used.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element such as the transistor 700, characteristics of the semiconductor element may be deteriorated. Therefore, a film for suppressing hydrogen diffusion is preferably used between the transistor 700 and the transistor 900 and the transistor 800.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
  • the amount of hydrogen desorption can be analyzed using, for example, TDS.
  • the amount of hydrogen desorbed from the insulator 824 is 2 ⁇ 10 in terms of the amount of desorption converted into hydrogen molecules in the range of 50 ° C. to 500 ° C. in terms of TDS analysis. It may be 15 molecules / cm 2 or less, preferably 1 ⁇ 10 15 molecules / cm 2 or less, more preferably 5 ⁇ 10 14 molecules / cm 2 or less.
  • the insulator 826 preferably has a lower dielectric constant than the insulator 824.
  • the dielectric constant of the insulator 826 is preferably less than 4, and more preferably less than 3.
  • the relative dielectric constant of the insulator 824 is preferably equal to or less than 0.7 times that of the insulator 826, and more preferably equal to or less than 0.6 times.
  • the insulator 820, the insulator 822, the insulator 824, and the insulator 826 are embedded with a conductor 828 that is electrically connected to the capacitor 600 or the transistor 700, a conductor 830, and the like.
  • the conductor 828 and the conductor 830 function as plugs or wirings.
  • a conductor having a function as a plug or a wiring may be given the same reference numeral by collecting a plurality of structures.
  • the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is formed in a single layer or stacked layers.
  • a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten.
  • a low-resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low-resistance conductive material.
  • a wiring layer may be provided over the insulator 826 and the conductor 830.
  • an insulator 850, an insulator 852, and an insulator 854 are sequentially stacked.
  • the insulator 850, the insulator 852, and the insulator 854 are formed with a conductor 856.
  • the conductor 856 functions as a plug or a wiring. Note that the conductor 856 can be provided using a material similar to that of the conductor 828 and the conductor 830.
  • an insulator having a barrier property against hydrogen is preferably used as the insulator 850.
  • the conductor 856 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 850 having a barrier property against hydrogen.
  • tantalum nitride may be used as the conductor having a barrier property against hydrogen. Further, by stacking tantalum nitride and tungsten having high conductivity, diffusion of hydrogen from the transistor 800 can be suppressed while maintaining conductivity as a wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen be in contact with the insulator 850 having a barrier property against hydrogen.
  • An insulator 858, an insulator 710, an insulator 712, an insulator 714, and an insulator 716 are sequentially stacked over the insulator 854. Any of the insulator 858, the insulator 710, the insulator 712, the insulator 714, and the insulator 716 is preferably formed using a substance having a barrier property against oxygen or hydrogen.
  • the insulator 858, the insulator 712, and the insulator 714 include barriers that prevent diffusion of hydrogen and impurities from the region where the substrate 811 or the transistor 800 is provided to the region where the transistor 700 and the transistor 900 are provided. It is preferable to use a film having a property. Therefore, a material similar to that of the insulator 824 can be used.
  • silicon nitride formed by a CVD method can be used as an example of a film having a barrier property against hydrogen.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element such as the transistor 700, characteristics of the semiconductor element may be deteriorated. Therefore, a film for suppressing hydrogen diffusion is preferably used between the transistor 700 and the transistor 900 and the transistor 800.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide is preferably used for the insulator 712 and the insulator 714.
  • aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 700 and the transistor 900 during and after the manufacturing process of the transistor. In addition, release of oxygen from the oxide included in the transistor 700 can be suppressed. Therefore, the transistor 700 and the transistor 900 are suitable for use as a protective film.
  • the insulator 710 and the insulator 716 can be formed using the same material as the insulator 820.
  • a material having a relatively low dielectric constant for the insulating film as an interlayer film, parasitic capacitance generated between wirings can be reduced.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 716.
  • the insulator 858, the insulator 710, the insulator 712, the insulator 714, and the insulator 716 include a conductor 718 and a conductor included in the transistor 700 and the transistor 900 (the conductor 705, the conductor 405, and the conductor The body 403, the conductor 407) and the like are embedded.
  • the conductor 718 functions as a plug or a wiring electrically connected to the capacitor 600 or the transistor 800.
  • the conductor 718 can be provided using a material similar to that of the conductor 828 and the conductor 830.
  • the insulator 858, the insulator 712, and the conductor 718 in a region in contact with the insulator 714 are preferably conductors having a barrier property against oxygen, hydrogen, and water.
  • the transistor 800 and the transistor 700 are layers having a barrier property against oxygen, hydrogen, and water and can be completely separated, so that diffusion of hydrogen from the transistor 800 to the transistor 700 and the transistor 900 is suppressed. can do.
  • a transistor 700 and a transistor 900 are provided above the insulator 716.
  • An insulator 782 and an insulator 784 are provided above the transistor 700 and the transistor 900.
  • the insulator 782 and the insulator 784 can be formed using a material similar to that of the insulator 824.
  • the insulator 784 functions as a protective film for the transistor 700 and the transistor 900.
  • openings be formed in the insulators 716, 720, 722, 724, 772, 774, and 780 so that the insulator 714 and the insulator 782 are in contact with each other. With such a structure, the transistor 700 and the transistor 900 can be sealed with the insulator 714 and the insulator 782, and intrusion of impurities such as hydrogen or water can be prevented.
  • An insulator 610 is provided on the insulator 784.
  • the insulator 610 can be formed using a material similar to that of the insulator 820.
  • a material having a relatively low dielectric constant for the insulating film as an interlayer film, parasitic capacitance generated between wirings can be reduced.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 610.
  • a conductor 785 or the like is embedded in the insulator 720, the insulator 722, the insulator 724, the insulator 772, the insulator 774, and the insulator 610.
  • the conductor 785 functions as a plug or a wiring electrically connected to the capacitor 600, the transistor 700, or the transistor 800.
  • the conductor 785 can be provided using a material similar to that of the conductor 828 and the conductor 830.
  • the conductor 785 in the case where the conductor 785 is provided as a stacked structure, it is preferable to include a conductor that is not easily oxidized (highly resistant to oxidation).
  • a conductor having high oxidation resistance is preferably provided in a region in contact with the insulator 724 having an excess oxygen region. With this structure, the conductor 785 can suppress absorption of excess oxygen from the insulator 724.
  • the conductor 785 preferably includes a conductor having a barrier property against hydrogen.
  • impurities in the conductor 785 and part of the conductor 785 are diffused or externally It can be suppressed that it becomes a diffusion path of impurities from.
  • the conductor 787, the capacitor 600, and the like are provided over the insulator 610 and the conductor 785.
  • the capacitor 600 includes a conductor 612, an insulator 630, an insulator 632, an insulator 634, and a conductor 616.
  • the conductor 612 and the conductor 616 function as electrodes of the capacitor 600, and the insulator 630, the insulator 632, and the insulator 634 function as dielectrics of the capacitor 600.
  • the conductor 787 functions as a plug or a wiring electrically connected to the capacitor 600, the transistor 700, or the transistor 800.
  • the conductor 612 functions as one of the electrodes of the capacitor 600. Note that the conductor 787 and the conductor 612 can be formed at the same time.
  • the conductor 787 and the conductor 612 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-described element as a component.
  • a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium or a metal nitride film containing the above-described element as a component.
  • titanium nitride film, molybdenum nitride film, tungsten nitride film or the like can be used.
  • indium tin oxide indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, silicon oxide added It is also possible to apply a conductive material such as indium tin oxide.
  • the insulator 630, the insulator 632, and the insulator 634 include, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, Nitride hafnium oxide, hafnium nitride, or the like may be used, and a stacked layer or a single layer can be used.
  • the capacitor 600 can increase the capacitance per unit area.
  • the insulator 630 and the insulator 634 may be formed using a material having high dielectric strength such as silicon oxynitride. By sandwiching a high dielectric with an insulator having a high dielectric strength, electrostatic breakdown of the capacitor 600 can be suppressed and a capacitor having a large capacitance can be obtained.
  • the conductor 616 is provided so as to cover a side surface and an upper surface of the conductor 612 with the insulator 630, the insulator 632, and the insulator 634 interposed therebetween.
  • the side surface of the conductor 612 is surrounded by the conductor 616 with an insulator interposed therebetween.
  • a capacitor is formed also on the side surface of the conductor 612, so that the capacitance per projected area of the capacitor can be increased. Accordingly, the memory device can be reduced in area, highly integrated, and miniaturized.
  • the conductor 616 can be formed using a conductive material such as a metal material, an alloy material, or a metal oxide material. It is preferable to use a high-melting-point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten. In the case of forming simultaneously with other structures such as a conductor, Cu (copper), Al (aluminum), or the like, which is a low resistance metal material, may be used.
  • An insulator 650 is provided over the conductor 616 and the insulator 634.
  • the insulator 650 can be provided using a material similar to that of the insulator 820.
  • the insulator 650 may function as a planarization film that covers the concave and convex shapes below the insulator 650.
  • FIG. 14 differs from FIG. 13 in the structure of the transistor 800, the shapes of the insulator 772, the insulator 774, and the like.
  • a semiconductor region 812 (a part of the substrate 811) where a channel is formed has a convex shape.
  • a conductor 816 is provided so as to cover a side surface and an upper surface of the semiconductor region 812 with an insulator 814 interposed therebetween.
  • the conductor 816 may be formed using a material that adjusts a work function.
  • Such a transistor 800 is also called a FIN-type transistor because it uses a convex portion of a semiconductor substrate.
  • an insulator functioning as a mask for forming the convex portion may be provided in contact with the upper portion of the convex portion.
  • the area can be reduced, the integration can be increased, and the size can be reduced.
  • a transistor including a metal oxide By using this structure, in a memory device using a transistor including a metal oxide, variation in electrical characteristics can be suppressed and reliability can be improved. Alternatively, a transistor including a metal oxide with high on-state current can be provided. Alternatively, a transistor including a metal oxide with low off-state current can be provided. Alternatively, a memory device with reduced power consumption can be provided.

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Abstract

要約書 新規な金属酸化物を提供する。 第１のスパッタリングターゲットと、 第２のスパッタリングターゲットと、 シャッタと、 基板ホルダ と、を有し、第１のスパッタリングターゲットは、第１のバンドギャップを有する酸化物材料を含み、 第２のスパッタリングターゲットは、 第２のバンドギャップを有する酸化物材料を含み、 シャッタを 用いて、 第１のスパッタリングターゲットを用いた成膜と、 第２のスパッタリングターゲットを用い た成膜と、交互に行い金属酸化物を成膜する。第２のバンドギャップと第１のバンドギャップの差は、 ０．３ｅＶ以上１．３ｅＶ以下である。

Description

スパッタリング装置を用いた金属酸化物の作製方法
　本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、金属酸化物、金属酸化物の製造装置または当該金属酸化物の製造方法に関する。または、本発明の一態様は、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する。
　なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、半導体装置を有している場合がある。
　Ｉｎ−Ｚｎ−Ｇａ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｏ系酸化物、Ｉｎ−Ｏ系酸化物、Ｉｎ−Ｇａ−Ｏ系酸化物、及びＳｎ−Ｉｎ−Ｚｎ−Ｏ系酸化物のうちのいずれかである非晶質酸化物を有する電界効果型トランジスタが開示されている（例えば、特許文献１参照）。
　また、非特許文献１では、トランジスタの半導体層として、Ｉｎ−Ｚｎ−Ｏ系酸化物と、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物との２層積層の金属酸化物を有する構造が検討されている。
特許第５１１８８１０号公報
Ｊｏｈｎ　Ｆ．　Ｗａｇｅｒ、「Ｏｘｉｄｅ　ＴＦＴｓ：Ａ　Ｐｒｏｇｒｅｓｓ　Ｒｅｐｏｒｔ」、Ｉｎｆｏｒｍａｔｉｏｎ　Ｄｉｓｐｌａｙ　１／１６、ＳＩＤ　２０１６、　Ｊａｎ／Ｆｅｂ　２０１６、Ｖｏｌ．３２，Ｎｏ．１，　ｐ．１６−２１
　特許文献１では、Ｉｎ−Ｚｎ−Ｇａ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｏ系酸化物、Ｉｎ−Ｏ系酸化物、Ｉｎ−Ｇａ−Ｏ系酸化物、及びＳｎ−Ｉｎ−Ｚｎ−Ｏ系酸化物のうちのいずれかである非晶質酸化物を用いて、トランジスタの半導体層を形成している。言い換えると、トランジスタの半導体層は、上記酸化物のいずれか１つ非晶質酸化物を有している。トランジスタの半導体層が、上記非晶質酸化物のいずれか１つから構成された場合、トランジスタの電気特性の１つであるオン電流が低くなるといった問題がある。または、トランジスタの半導体層が、上記非晶質酸化物のいずれか１つから構成された場合、トランジスタの信頼性が悪くなるといった問題がある。
　また、非特許文献１では、チャネル保護型のボトムゲート型のトランジスタにおいて、トランジスタの半導体層として、Ｉｎ−Ｚｎ酸化物と、Ｉｎ−Ｇａ−Ｚｎ酸化物との２層積層とし、チャネルが形成されるＩｎ−Ｚｎ酸化物の膜厚を１０ｎｍとすることで、高い電界効果移動度（μ＝６２ｃｍ２Ｖ−１ｓ−１）を実現している。一方で、トランジスタ特性の一つであるＳ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ　Ｓｗｉｎｇ、ＳＳともいう）が０．４１Ｖ／ｄｅｃａｄｅと大きい。また、トランジスタ特性の一つである、しきい値電圧（Ｖｔｈともいう）が−２．９Ｖであり、所謂ノーマリーオンのトランジスタ特性である。
　上述の問題に鑑み、本発明の一態様は、新規な金属酸化物を提供することを課題の一とする。または、本発明の一態様は、新規なスパッタリング装置を提供することも課題の一とする。または、本発明の一態様は、半導体装置に良好な電気特性を付与することを課題の一とする。または、信頼性の高い半導体装置を提供することを課題の一とする。または、新規な構成の半導体装置を提供することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、第１のスパッタリングターゲットと、第２のスパッタリングターゲットと、シャッタと、基板ホルダと、を有し、第１のスパッタリングターゲットは、第１のバンドギャップを有する酸化物材料を含み、第２のスパッタリングターゲットは、第２のバンドギャップを有する酸化物材料を含み、シャッタを用いて、第１のスパッタリングターゲットを用いた成膜と、第２のスパッタリングターゲットを用いた成膜とを、交互に行い金属酸化物を成膜する。
　具体的には、スパッタリング装置を用いた金属酸化物の作製方法であって、スパッタリング装置は、第１のスパッタリングターゲットと、第１のスパッタリングターゲットに接続される第１の電源と、第１のスパッタリングターゲットに対向して設けられる第１のシャッタと、第１のスパッタリングシャッタに接続される第１の駆動部と、第２のスパッタリングターゲットと、第２のスパッタリングターゲットに接続される第２の電源と、第２のスパッタリングターゲットに対向して設けられる第２のシャッタと、第２のシャッタに接続される第２の駆動部と、基板ホルダと、を有し、第１のスパッタリングターゲットは、第１のバンドギャップを有する酸化物材料を含み、第２のスパッタリングターゲットは、第２のバンドギャップを有する酸化物材料を含み、第１の電源をオンにする第１の工程と、第２の電源をオンにする第２の工程と、第１の駆動部を動作させ、第１のシャッタを開く第３の工程と、第２の駆動部を動作させ、第２のシャッタを開く第４の工程と、を有し、第３の工程と、第４の工程とは、交互に行われる金属酸化物の作製方法である。
　上記構成において、シャッタは、シャッタに垂直な軸を回転軸として、回転させることができることが好ましい。また、上記構成において、第１のスパッタリングターゲット及び第２のスパッタリングターゲットは、シャッタに垂直な軸を回転軸として、回転させることができることが好ましい。また、回転軸を利用するのではなく、金属版をスライドすることによって基板とターゲットとの空間を遮断するシャッタを用いてもよい。
　また、シャッタは複数設けてもよく、一つとしてもよく、またシャッタは切欠き部や開口部を有していてもよい。本発明の他の一態様は、スパッタリング装置を用いた金属酸化物の作製方法であって、スパッタリング装置は、第１のスパッタリングターゲットと、第２のスパッタリングターゲットと、シャッタと、基板ホルダと、を有し、第１のスパッタリングターゲットは、第１のバンドギャップを有する酸化物材料を含み、第２のスパッタリングターゲットは、第２のバンドギャップを有する酸化物材料を含み、シャッタは開口部を有し、該開口部が第１のスパッタリングターゲットと重なる第１の工程と、開口部が第２のスパッタリングターゲットと重なる第２の工程と、を有し、第１の工程と、第２の工程とは、交互に行われる金属酸化物の作製方法である。
　上記構成において、第１のバンドギャップを有する酸化物材料は、インジウムの酸化物および亜鉛の酸化物のいずれか一方または双方を有することが好ましい。また、上記構成において、第２のバンドギャップを有する酸化物材料は、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、シリコン、ホウ素、イットリウム、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムのいずれか一つ、または複数）の酸化物を有することが好ましい。
　即ち、第１のバンドギャップは、第２のバンドギャップより小さく、第２のバンドギャップと第１のバンドギャップの差は、０．１ｅＶ以上２．５ｅＶ以下、または０．３ｅＶ以上１．３ｅＶ以下である。
　また、スパッタリングターゲットは２つ用いることに限定されず、２つ以上であれば特に限定されず、例えば第３のスパッタリングターゲットを用いてもよい。
　本発明の一態様により、新規な金属酸化物を提供することができる。または、本発明の一態様により、新規なスパッタリング装置を提供することができる。または、本発明の一態様により、半導体装置に良好な電気特性を付与することができる。または、信頼性の高い半導体装置を提供することができる。または、新規な構成の半導体装置を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
金属酸化物の模式図。 スパッタリング装置が有する成膜室を説明する斜視図。 スパッタリング装置の成膜室を説明する断面図。 スパッタリングターゲット、シャッタ及び基板を示す模式図。 金属酸化物の作製方法を説明するフローチャート。 トランジスタの上面図および断面図構造を説明する図。 トランジスタの断面構造を説明する図。 トランジスタの上面図および断面構造を説明する図。 トランジスタの作製方法を示す上面図および断面図。 トランジスタの作製方法を示す上面図および断面図。 トランジスタの作製方法を示す上面図および断面図。 トランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る酸化物の積層構造のバンド図。 本発明の一態様に係る酸化物の積層構造のバンド図。 本発明の一態様に係るトランジスタの断面構造を説明する図。 本発明の一態様に係るトランジスタの断面構造を説明する図。 酸化物のバンド構造を説明する図。
　以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
　また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
　また、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
　また、本明細書等において、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる場合がある。
　また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　また、本明細書等において、「膜」という用語と、「層」という用語とは、場合によっては、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ　ＦＥＴと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）、及びＣＡＣ（ｃｌｏｕｄ　ａｌｉｇｎｅｄ　ｃｏｍｐｌｅｍｅｎｔａｒｙ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
　また、本明細書等において、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、材料の一部では導電性の機能と、材料の一部では誘電性（または絶縁性）の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの半導体層に用いる場合、導電性の領域は、キャリアとなる電子（またはホール）を流す機能を有し、誘電性の領域は、キャリアとなる電子を流さない機能を有する。導電性としての機能と、誘電性としての機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
　また、本明細書等において、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、及び誘電性領域を有する。導電性領域は、上述の導電性の機能を有し、誘電性領域は、上述の誘電性の機能を有する。また、材料中において、導電性領域と、誘電性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、誘電性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
　すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、誘電性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
（実施の形態１）
　本実施の形態では、本発明の一態様に係る金属酸化物、及びそれらを成膜するためのターゲットについて説明する。
　本実施の形態に示す金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、シリコン、ホウ素、イットリウム、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムのいずれか一つ、または複数）が含まれている。
　図１に示すように、本実施の形態に係る金属酸化物３５は、層００１と層００２が交互に積層された多層構造を有している。または、該多層構造は、超格子構造のような構造でもよい。上述の多層構造は、一つの成膜室内に設けられる複数のターゲットのうち、１つをシャッタで切り替えて用いて交互に成膜を行うことで、成膜中、即ち、スパッタリング粒子の飛翔途中において混合領域を作りうるため、境界が不明瞭となる場合がある。金属酸化物３５において、層００１は導電性領域として機能し、層００２は絶縁性領域として機能する。層００１には主成分としてインジウムが含まれ、層００２には主成分として元素Ｍが含まれる。
　言い換えると、本発明の一態様に係る金属酸化物は、物理特性が異なる材料が混合した、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）の一種である。
　ここで、本明細書等において、本発明の一態様である金属酸化物が、導電性の機能を有する領域と、絶縁性の機能を有する領域とを有し、材料の全体では半導体としての機能する場合、ＣＡＣ（Ｃｌｏｕｄ　Ａｌｉｇｎｅｄ　Ｃｏｍｐｌｅｍｅｎｔａｒｙ）−ＯＳ（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、またはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅということもできる。
　また、図１においては、層００１と層００２の境界を点線で示しており、層００１と層００２の境界付近には、明確になっていない混合領域が存在していることを示している。
＜スパッタリング装置＞
　まず、図２及び図３を用いて、金属酸化物を成膜するためのスパッタリング装置の成膜室の構成の一部について説明する。図２（Ａ）及び図２（Ｂ）は、スパッタリング装置の成膜室における、スパッタリングターゲット、シャッタ及び基板を示す斜視図である。なお、図２及び図３に図示していないが、成膜室には少なくとも排気手段と、搬送手段と、基板ホルダ移載機を備えている。排気手段としては、ターボ分子ポンプ、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した膜に含まれる不純物の濃度を低減できる、成膜室内の背圧（到達真空度：反応ガスを導入する前の真空度）を５×１０−３Ｐａ以下、好ましくは６×１０−５Ｐａとし、成膜時の圧力を２Ｐａ未満、好ましくは０．４Ｐａ以下とする。背圧を低くすることで成膜室内の不純物を低減する。
　図２（Ａ）においては、第１のターゲット４２ａがスパッタリングされる状態（シャッタが開いた状態）を示しており、第２のターゲット４２ｂは第２のシャッタ４３ｂが上方に重ねられている状態（シャッタが閉じた状態）を示している。
　また、図２（Ｂ）においては、第２のターゲット４２ｂがスパッタリングされる状態（シャッタが開いた状態）を示しており、第１のターゲット４２ａは第１のシャッタ４３ａが上方に重ねられている状態（シャッタが閉じた状態）を示している。また、図２（Ｂ）において、さらに第２のターゲット４２ｂの中心と基板の中心が重なるように基板ステージ４６を移動させ基板４８の中心位置を移動する手段を設けてもよい。
　第１のシャッタ４３ａ及び第２のシャッタ４３ｂの開閉を制御することにより、交互に成膜を行うことができ、図１に示すような金属酸化物３５を得ることができる。
　図２（Ａ）及び図２（Ｂ）には、第１のターゲット４２ａと、第１のターゲット４２ａに対向して設けられる第１のシャッタ４３ａと、第１のシャッタ４３ａに接続される第１の駆動部６１ａと、第２のターゲット４２ｂと、第２のターゲット４２ｂに対向して設けられる第２のシャッタ４３ｂと、第２のシャッタ４３ｂに接続される第２の駆動部６１ｂと、が明示されている。
　また、図２（Ａ）及び図２（Ｂ）には、第１のターゲット４２ａの上方に基板４８が設けられる。なお、基板４８の被形成面としては、第１のターゲット４２ａ、及び第２のターゲット４２ｂと対向する面となる。また、図２において、図面の明瞭化のため、構成要素の一部を省略して図示している。
　また、図２においては、スパッタリング装置が有する成膜室がターゲットを２つ有する構成について例示したが、これに限定されない。本発明の一態様のスパッタリング装置においては、少なくとも２つのターゲットを有していればよく、３つ以上のターゲットを有する構成としてもよい。
　次に、図３を用いて成膜室２６ｂについて説明する。
　図３では、成膜室２６ｂの内部の断面が模式的に表されており、基板ステージ４６、基板４８、第１のシャッタ４３ａ、第２のシャッタ４３ｂ、第１のターゲット４２ａ、第２のターゲット４２ｂ、第１のバッキングプレート６０ａ、第２のバッキングプレート６０ｂ等が明示されている。図３では第１のシャッタ４３ａ、第２のシャッタ４３ｂが両方閉じた状態が図示されている。また、図３において基板４８は、第２のターゲット４２ｂと重なっていない例を示しているが、基板とターゲットが重なっているいないにかかわらず、成膜中にスパッタリング粒子は成膜室内を飛翔するため、基板４８表面に成膜が行われる。
　第１のバッキングプレート６０ａには、ターゲットホルダ６４ａ、及びターゲットホルダ６４ｂが取り付けられており、第１のバッキングプレート６０ａ、ターゲットホルダ６４ａ、及びターゲットホルダ６４ｂに囲まれた領域には、マグネットユニット６２が配置されている。
　なお、第２のバッキングプレート６０ｂにおいても、第１のバッキングプレート６０ａと同様に一対のターゲットホルダ、及びマグネットユニットが配置されている構成を例示している。ただし、一対のターゲットホルダ、及びマグネットユニットの機能は、ターゲットホルダ６４ａ、ターゲットホルダ６４ｂ、及びマグネットユニット６２と同様の機能を有するため符号の説明等は省略している。
　また、ターゲット４２ａは、バッキングプレート６０ａ上に配置される。また、バッキングプレート６０ａは、ターゲットホルダ６４ａ上に配置される。また、マグネットユニット６２は、バッキングプレート６０ａを介してターゲット４２ａ下に配置される。
　また、図３に示すように、マグネットユニット６２は、マグネット６８Ｎ１と、マグネット６８Ｎ２と、マグネット６８Ｓと、マグネットホルダ７０と、を有する。なお、マグネットユニット６２において、マグネット６８Ｎ１、マグネット６８Ｎ２及びマグネット６８Ｓは、マグネットホルダ７０ａ上に配置される。また、マグネット６８Ｎ１及びマグネット６８Ｎ２は、マグネット６８Ｓと間隔を空けて配置される。なお、成膜室２６ｂに基板４８を搬入する場合、基板４８は基板ステージ４６に接して配置される。
　ターゲットホルダ６４ａとバッキングプレート６０ａとは、ネジ（ボルトなど）を用いて固定されており、等電位となる。また、ターゲットホルダ６４ａは、バッキングプレート６０ａを介してターゲット４２ａを支持する機能を有する。また、ターゲットホルダ６４ｂとバッキングプレート６０ａとは、ネジ（ボルトなど）を用いて固定されており、等電位となる。また、ターゲットホルダ６４ｂは、バッキングプレート６０ａを介してターゲット４２ａを支持する機能を有する。また、バッキングプレート６０ａは、ターゲット４２ａを固定する機能を有する。
　また、基板ステージ４６には端子Ｖ０が電気的に接続され、ターゲットホルダ６４ａには、端子Ｖ１ａが電気的に接続され、ターゲットホルダ６４ｂには、端子Ｖ１ｃが電気的に接続され、マグネットホルダ７０には、端子Ｖ１ｂが電気的に接続されている。
　また、図３には、マグネットユニット６２によって形成される磁力線７２ａ、７２ｂが明示されている。例えば、マグネットユニット６２は、左右に揺動する機能、または回転する機能を有する。例えば、マグネットユニット６２が左右に揺動する機能を有する場合、０．１Ｈｚ以上１ｋＨｚ以下のビートで揺動させればよい。ターゲット４２ａ上の磁場は、マグネットユニット６２ａの揺動または回転とともに変化する。磁場の強い領域は高密度プラズマ領域となるため、その近傍においてターゲット４２ａのスパッタリング現象が起こりやすい。
　マグネットユニット６２が揺動する機能、または回転する機能を有することで、成膜される金属酸化物の膜厚または膜質の分布を高めることができる。したがって、歩留まりが高い金属酸化物の作製方法を提供できる。
　なお、図３では、平行平板型のスパッタリング装置の例について示したが、本実施の形態に係るスパッタリング装置はこれに限られるものではない。例えば、対向ターゲット型のスパッタリング装置に図３に示す構成を用いてもよい。
＜スパッタリング装置の変形例＞
　図２及び図３では複数のシャッタを用いる例を示したが、特に限定されず、シャッタに切欠き部や開口部を設けた構成例について、図４を用いて説明する。
　図４に示すように、本実施の形態に示すスパッタリング装置は、スパッタリングターゲット１１ａと、スパッタリングターゲット１１ｂと、切欠き部６７（またはスリット部ということもできる。）が設けられたシャッタ６６と、を有している。また、スパッタリングターゲット１１ａの平面及びスパッタリングターゲット１１ｂの平面に対向して基板面が平行となるように基板６０を配置することができる。スパッタリングターゲット１１ａは、バッキングプレート５０ａ上に配置される。同様に、スパッタリングターゲット１１ｂはバッキングプレート５０ｂ上に配置される。
　シャッタ６６は、シャッタ６６上面または下面に垂直な軸（以下、シャッタ６６に垂直な軸という場合がある。）を回転軸として、回転させることができる構成とすることが好ましい。例えば、シャッタ６６の上または下からシャッタ６６を支持する支柱を設け、当該支柱にシャッタ６６を回転させる機構を設ければよい。
　また、本実施の形態に示すスパッタリング装置では、シャッタ６６が各スパッタリングターゲットに対して相対的に、回転させることができればよい。例えば、シャッタ６６を固定して、スパッタリングターゲット１１ａ及びスパッタリングターゲット１１ｂを、シャッタ６６に垂直な軸を回転軸として回転させる機構を設けてもよい。
　また、図４などに示すように、シャッタ６６には略扇形状の切欠き部６７が設けられているが、本実施の形態に示すシャッタ６６はこの形状に限られるものではない。例えば、円形状のシャッタの円周部分がつながっており、略扇形状の開口部が設けられたシャッタを有する構成としてもよい。また、例えば、開口部の形状が三角形、多角形、円形または略円形状の開口部が設けられたシャッタを有する構成としてもよい。また、ターゲット形状を円形とする例を示しているが、矩形状のターゲットを複数並べて配置し、複数のターゲットに対向して一つのシャッタを設けてもよい。
＜金属酸化物の作製方法を説明する工程フロー＞
　次に、図２及び図３に示すスパッタリング装置を用いた金属酸化物の作製方法について、図５を用いて説明を行う。なお、図３に示す成膜室２６ｂにおいては、全てのシャッタが閉じられている。
［第１の工程］
　まず、第１の電源をオンにする（図５、ステップＳ１０１参照）。
　第１の工程としては、例えば、図３に示す成膜室２６ｂにおいて、ターゲットホルダ６４ａ、及びターゲットホルダ６４ｂに電圧を印加する。一例としては、ターゲットホルダ６４ａに接続する端子Ｖ１ａに印加される電位を、基板ステージ４６に接続する端子Ｖ０に印加される電位よりも低い電位とすればよい。また、ターゲットホルダ６４ｂに接続する端子Ｖ１ｃに印加される電位を、基板ステージ４６に接続する端子Ｖ０に印加される電位よりも低い電位とすればよい。また、基板ステージ４６に接続する端子Ｖ０に印加される電位を、接地電位とすればよい。また、マグネットホルダ７０に接続する端子Ｖ１ｂに印加される電位を、接地電位とすればよい。
　なお、端子Ｖ０、端子Ｖ１ａ、端子Ｖ１ｂ、及び端子Ｖ１ｃに印加される電位は上記の電位に限定されない。なお、端子Ｖ１ａ及び端子Ｖ１ｃには、印加する電位の制御が可能な電源（第１の電源Ｖ１）が電気的に接続されているものとする。電源には、ＤＣ電源、ＡＣ電源、またはＲＦ電源を用いればよい。
［第２の工程］
　次に、第２の電源をオンにする（図５、ステップＳ２０１参照）。
　第２の工程としては、例えば、図３に示す成膜室２６ｂにおいて、端子Ｖ０、端子Ｖ２ａ、端子Ｖ２ｂ、及び端子Ｖ２ｃにそれぞれ電圧を印加する。端子Ｖ０、端子Ｖ２ａ、端子Ｖ２ｂ、及び端子Ｖ２ｃに印加する電位は、それぞれ先に説明の端子Ｖ０、端子Ｖ１ａ、端子Ｖ１ｂ、及び端子Ｖ１ｃに印加される電位と同様とすればよい。
　ただし、第１の電源及び第２の電源は、それぞれ独立に制御できると好適である。第１の電源及び第２の電源を、それぞれ独立に制御することで、第１のターゲットと、第２のターゲットとの成膜速度等を調整することが可能となる。
　また、第１の工程及び第２の工程において、成膜ガスとして酸素ガスを用いる場合、導入するガス全体に占める酸素ガスの割合（酸素流量比ともいう）を高めると、金属酸化物の結晶性を高めることができる。一方で、酸素流量比を低くすると、金属酸化物の結晶性を低めて、且つキャリア移動度の高い金属酸化物を形成することができる。
［第３の工程］
　次に、第１のシャッタを開く（図５、ステップＳ３０１参照）。
　第３の工程としては、例えば、図３に示す成膜室２６ｂにおいて、第１のシャッタ４３ａを動作させ、開いた状態とする。第１のシャッタ４３ａが開いた状態とは、例えば、図２（Ａ）に示す状態とすればよい。なお、第１のシャッタ４３ａを動作させる際には、第１のシャッタ４３ａに接続される第１の駆動部６１ａを回転させればよい。
［第４の工程］
　次に、第２のシャッタを開く（図５、ステップＳ４０１参照）。
　第４の工程としては、例えば、図３に示す成膜室２６ｂにおいて、第２のシャッタ４３ｂを動作させ、開いた状態とする。第２のシャッタ４３ｂが開いた状態とは、例えば、図２（Ｂ）に示す状態とすればよい。なお、第２のシャッタ４３ｂを動作させる際には、第２のシャッタ４３ｂに接続される第２の駆動部６１ｂを回転させればよい。
　第３の工程と、第４の工程とを交互に行うことで図１に示す金属酸化物が得られる。
　なお、第３の工程において、第１のシャッタ４３ａを開いた状態の後、第１のシャッタ４３ａを閉じ、第４の工程を行ってもよい。また、第３の工程と第４の工程を交互に連続的に行う場合、第３の工程において、第１のシャッタ４３ａを開いた状態の後、第１のシャッタ４３ａを閉じ、第４の工程において、第２のシャッタ４３ｂを開いた状態の後、第２のシャッタ４３ｂを閉じ、第３の工程を行ってもよい。
＜金属酸化物の構成＞
　次に、本発明の一態様に係る金属酸化物３５について図１を用いて説明する。図１に示すように、本実施の形態に係る金属酸化物３５は、層００１と層００２が交互に積層された多層構造を有している。また、該多層構造は、超格子構造のような構造を有していてもよい。ここで、層００１は層００２よりバンドギャップが小さい。金属酸化物３５において、層００１は導電性領域として機能し、層００２は絶縁性領域として機能する。
　金属酸化物３５において、少なくとも層００１と層００２が一層以上ずつ設けられる。また、層００１の膜厚は、０．１ｎｍ以上５．０ｎｍ以下とすることが好ましく、０．５ｎｍ以上２．０ｎｍ以下とすることがより好ましい。また、層００２の膜厚は、０．１ｎｍ以上５．０ｎｍ以下とすることが好ましく、０．１ｎｍ以上３．０ｎｍ以下とすることがより好ましい。
　層００１は、インジウムおよび／または亜鉛などを含むことが好ましい。例えば、層００１は、インジウム酸化物、インジウム亜鉛酸化物などを含むことが好ましい。
　層００２は、元素Ｍ（元素Ｍは、Ａｌ、Ｇａ、Ｓｉ、Ｂ、Ｙ、Ｔｉ、Ｆｅ、Ｎｉ、Ｇｅ、Ｚｒ、Ｍｏ、Ｌａ、Ｃｅ、Ｎｄ、Ｈｆ、Ｔａ、Ｗ、Ｍｇ、Ｖ、Ｂｅ、またはＣｕのいずれか一つ、または複数）、および／または元素Ｍの酸化物を含むことが好ましい。例えば、層００２はガリウム酸化物、ガリウム亜鉛酸化物、インジウムガリウム亜鉛酸化物などを含むことが好ましい。
　なお、上記のように、層００１に層００２の主成分である元素Ｍが含まれる場合もある。また、層００２に層００１の主成分であるインジウム、または亜鉛が含まれる場合もある。
　金属酸化物３５は、層００１と層００２が交互に積層された多層構造を有する。金属酸化物３５をトランジスタの半導体層として用いる場合、層００１と層００２とが電気的に相互作用を及ぼすため、トランジスタをオン状態にする方向の電位がゲートに印加されると、層００１が主な伝導経路となって電子が流れると同時に、層００２にも電子が流れる。このためトランジスタのオン状態において高い電流駆動力、つまり大きなオン電流および高い電界効果移動度を得ることができる。
　層００１のキャリア密度は、６×１０１８ｃｍ−３以上５×１０２０ｃｍ−３以下とする。また、層００１は縮退していてもよい。
　次に、ゲートににしきい値電圧未満の電圧を印加することで、層００２は、誘電性（絶縁性）を示して振る舞うので、層００２中の伝導経路は遮断される。また、層００１は上下に層００２が接している。層００２は、自らに加えて層００１へ電気的に相互作用を及ぼし、層００１中の伝導経路すらも遮断する。これで金属酸化物３５全体が非導通状態となり、トランジスタはオフ状態となる。
　従って、本発明の一態様の金属酸化物をトランジスタに用いた場合、層００１に起因する導電性と、層００２に起因する絶縁性とが、相補的に作用する、即ち金属酸化物がスイッチ特性を有することにより、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および、低いオフ電流（Ｉｏｆｆ）を実現することができる。
　以上、本実施の形態に示す構成は、他の実施の形態または他の実施例に示す構成と適宜、組み合わせて用いることができる。
（実施の形態２）
　本実施の形態では、先の実施の形態に示す金属酸化物を半導体層に用いたトランジスタの構成について図６乃至図８を用いて説明する。
＜トランジスタの構成１＞
　図６（Ａ）は、本発明の一態様であるトランジスタの上面図である。また、図６（Ｂ）は、図６（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図である。つまりトランジスタのチャネル形成領域におけるチャネル幅方向の断面図を示す。図６（Ｃ）は、図６（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図である。つまりトランジスタのチャネル長方向の断面図を示す。図６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　図６（Ｂ）および（Ｃ）において、トランジスタは、基板４００上の絶縁体４０１ｂに配置される。なお、絶縁体４０１ｂは、絶縁体４０１ａを介して基板４００に設けられる。トランジスタは、絶縁体３０１と、絶縁体３０１が開口部を有していて、開口部内に導電体３１０が配置され、導電体３１０および絶縁体３０１上の絶縁体３０２と、絶縁体３０２上の絶縁体３０３と、絶縁体３０３上の絶縁体４０２と、絶縁体４０２上の酸化物４０６ａと、酸化物４０６ａ上の酸化物４０６ｂと、酸化物４０６ｂの上面および側面と接する領域を有する導電体４１６ａ１および導電体４１６ａ２と、導電体４１６ａ１の側面、導電体４１６ａ２の側面および酸化物４０６ｂの上面と接する領域を有する酸化物４０６ｃと、酸化物４０６ｃ上の絶縁体４１２と、酸化物４０６ｃと絶縁体４１２を介して互いに重なる領域を有する導電体４０４と、を有する。酸化物４０６ｂとして先の実施の形態に示す金属酸化物３５を用いるものとする。
　また、バリア膜４１７ａ１、バリア膜４１７ａ２、絶縁体４０８ａ、絶縁体４０８ｂおよび絶縁体４１０が、トランジスタ上に設けられる。
　なお、酸化物４０６ａ、酸化物４０６ｂおよび酸化物４０６ｃは、金属酸化物を用いることができる。
　トランジスタにおいて、導電体４０４は第１のゲート電極としての機能を有する。また、導電体４０４は、酸素の透過を抑制する機能を有する導電体と積層構造とすることができる。例えば酸素の透過を抑制する機能を有する導電体を下層に成膜することで導電体４０４の酸化による電気抵抗値の増加を防ぐことができる。絶縁体４１２は第１のゲート絶縁体としての機能を有する。
　また、導電体４１６ａ１および導電体４１６ａ２は、ソース電極またはドレイン電極としての機能を有する。また、導電体４１６ａ１および導電体４１６ａ２は、酸素の透過を抑制する機能を有する導電体と積層構造とすることができる。例えば酸素の透過を抑制する機能を有する導電体を上層に成膜することで導電体４１６ａ１および導電体４１６ａ２の酸化による電気抵抗値の増加を防ぐことができる。なお、導電体の電気抵抗値の測定は、２端子法などを用いて測定することができる。
　また、バリア膜４１７ａ１およびバリア膜４１７ａ２は、水素や水などの不純物および酸素の透過を抑制する機能を有する。バリア膜４１７ａ１は、導電体４１６ａ１上にあって、導電体４１６ａ１への酸素の拡散を防止する。バリア膜４１７ａ２は、導電体４１６ａ２上にあって、導電体４１６ａ２への酸素の拡散を防止する。
　また、酸化物４０６ｂの構造について、図７を用いて説明する。図６（Ｂ）中の一点鎖線で囲まれた部分１００ｂを拡大した図を図７（Ａ）に示す。また、図６（Ｃ）中の一点鎖線で囲まれた部分１００ａを拡大した断面図を図７（Ｂ）に示す。尚、図７（Ａ）はトランジスタのチャネル幅方向の断面図、図７（ｂ）は、トランジスタのチャネル長方向の断面図である。尚、図７では一部の構成を省略して示す。
　図７に示すように酸化物４０６ｂは、第１のバンドギャップを有する酸化物４０６ｂｎと、第２のバンドギャップを有する酸化物４０６ｂｗと、を交互に積層する多層構造を有している。第１のバンドギャップは、第２のバンドギャップよりも小さい。ここで、酸化物４０６ｂは、先の実施の形態に示す金属酸化物３５と対応している。第１のバンドギャップを有する酸化物４０６ｂｎは、先の実施の形態に示す層００１に対応しており、第２のバンドギャップを有する酸化物４０６ｂｗは、先の実施の形態に示す層００２に対応している。また、第１のバンドギャップは、第２のバンドギャップよりも小さく、第１のバンドギャップと第２のバンドギャップの差は、０．１ｅＶ以上２．５ｅＶ以下、または０．３ｅＶ以上１．３ｅＶ以下である。また、第１のバンドギャップを有する酸化物４０６ｂｎが有するキャリア密度は、第２のバンドギャップを有する酸化物４０６ｂｗが有するキャリア密度よりも大きい。また、第１のバンドギャップを有する酸化物４０６ｂｎと、第２のバンドギャップを有する酸化物４０６ｂｗとの伝導帯下端のエネルギー準位の差は、０．１ｅＶ以上１．３ｅＶ以下、または０．３ｅＶ以上１．３ｅＶ以下である。
　具体的には酸化物４０６ａの上面に接するように、酸化物４０６ｂｎ＿１が配され、酸化物４０６ｂｎ＿１の上面に接するように酸化物４０６ｂｗ＿１が配される。同様に、第１のバンドギャップを有する酸化物４０６ｂｎ＿２、第２のバンドギャップを有する酸化物４０６ｂｗ＿２が順に積層され、酸化物４０６ｂの最上部は第１のバンドギャップを有する酸化物４０６ｂｎ＿ｎが配される。つまり酸化物４０６ｂは、２×ｎ−１層（ｎは自然数）の積層構造を有する。
　第１のバンドギャップを有する酸化物４０６ｂｎの膜厚は、０．１ｎｍ以上５．０ｎｍ以下の領域を有する、好ましくは０．５ｎｍ以上２．０ｎｍ以下の領域を有する。また、第２のバンドギャップを有する酸化物４０６ｂｗの膜厚は、０．１ｎｍ以上５．０ｎｍ以下の領域を有する、好ましくは０．１ｎｍ以上３．０ｎｍ以下の領域を有する。
　また、図７（Ａ）に示すように、酸化物４０６ｃは、酸化物４０６ｂの全体を覆うように配される。さらに、第１のゲート電極としての機能を有する導電体４０４は、第１のゲート絶縁体としての機能を有する絶縁体４１２を介して酸化物４０６ｂの全体を覆うように配される。
　導電体４１６ａ１の端部と導電体４１６ａ２の端部との互いに向かい合う距離、即ちトランジスタのチャネル長は、１０ｎｍ以上３００ｎｍ以下の領域を有するものとする、代表的には２０ｎｍ以上１８０ｎｍ以下の領域を有するものとする。また、第１のゲート電極としての機能を有する導電体４０４の幅は、１０ｎｍ以上３００ｎｍ以下の領域を有するものとする。代表的には２０ｎｍ以上１８０ｎｍ以下の領域を有する。
　酸化物４０６ａおよび酸化物４０６ｃとしては、インジウムガリウム亜鉛酸化物または、元素Ｍ（元素Ｍは、Ａｌ、Ｇａ、Ｓｉ、Ｂ、Ｙ、Ｔｉ、Ｆｅ、Ｎｉ、Ｇｅ、Ｚｒ、Ｍｏ、Ｌａ、Ｃｅ、Ｎｄ、Ｈｆ、Ｔａ、Ｗ、Ｍｇ、Ｖ、Ｂｅ、またはＣｕのいずれか一つ、または複数）を含む酸化物であり、例えば、酸化ガリウム、酸化ホウ素などを用いることができる。
　第１のバンドギャップを有する酸化物４０６ｂｎとしては、インジウムまたは亜鉛などを含むことが好ましい。また、窒素が含まれる構成としてもよい。例えば、インジウム酸化物、インジウム亜鉛酸化物、窒素を含むインジウム亜鉛酸化物、インジウム亜鉛窒化物、窒素を含むインジウムガリウム亜鉛酸化物などを用いることができる。
　第２のバンドギャップを有する酸化物４０６ｂｗとしては、ガリウム亜鉛酸化物、インジウムガリウム亜鉛酸化物または、元素Ｍ（元素Ｍは、Ａｌ、Ｇａ、Ｓｉ、Ｂ、Ｙ、Ｔｉ、Ｆｅ、Ｎｉ、Ｇｅ、Ｚｒ、Ｍｏ、Ｌａ、Ｃｅ、Ｎｄ、Ｈｆ、Ｔａ、Ｗ、Ｍｇ、Ｖ、Ｂｅ、またはＣｕのいずれか一つ、または複数）を含むことが好ましい。例えば、酸化ガリウム、酸化ホウ素などを用いることができる。
　トランジスタは、第１のゲート電極としての機能を有する導電体４０４に印加する電位によって、酸化物４０６ｂの抵抗を制御することができる。即ち、導電体４０４に印加する電位によって、ソース電極またはドレイン電極としての機能を有する導電体４１６ａ１と導電体４１６ａ２との間の導通（トランジスタがオン状態）・非導通（トランジスタがオフ状態）を制御することができる。
　また、酸化物４０６ｂの最上層である酸化物４０６ｂｎ＿ｎと、ソース電極またはドレイン電極としての機能を有する導電体４１６ａ１と導電体４１６ａ２とは、酸化物４０６ｂｎ＿ｎの上面および側面の一部と接している。酸化物４０６ｂｎ＿ｎ以外の各層は、該各層の側面の一部と接している。従って、ソース電極またはドレイン電極としての機能を有する導電体４１６ａ１と導電体４１６ａ２と酸化物４０６ｂの各層とは、電気的に接続されている。
　チャネル形成領域を有する酸化物４０６ｂが第１のバンドギャップを有する酸化物４０６ｂｎと、第２のバンドギャップを有する酸化物４０６ｂｗとが、交互に積層されている構造の、トランジスタのオン状態について、説明する。
　第１のバンドギャップを有する酸化物４０６ｂｎと、第２のバンドギャップを有する酸化物４０６ｂｗとが、交互に積層された構造における伝導帯下端部（以下、Ｅｃ端と表記する）近傍のバンド図を図１５および図１６に示す。図１５は、酸化物４０６ｃのバンドギャップが第１のバンドギャップより大きく、第２のバンドギャップより小さい一例を示す。図１６は、酸化物４０６ｃのバンドギャップが第１のバンドギャップおよび第２のバンドギャップより大きい一例を示す。
　ここで本発明の一態様のトランジスタに用いる酸化物のＥｃ端のエネルギー準位の測定について説明する。図１９に本発明の一態様のトランジスタに用いる酸化物のエネルギーバンドの一例を示す。図１９に示すように、真空準位と価電子帯上端のエネルギー準位との差であるイオン化ポテンシャルＩｐおよびバンドギャップＥｇからＥｃ端のエネルギー準位を求めることができる。バンドギャップＥｇは、分光エリプソメータ（ＨＯＲＩＢＡ　ＪＯＢＩＮ　ＹＶＯＮ社　ＵＴ−３００）を用いて測定できる。また、イオン化ポテンシャルＩｐは、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社　ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
　図１５に示すように、第１のバンドギャップを有する酸化物４０６ｂｎは、第２のバンドギャップを有する酸化物４０６ｂｗよりバンドギャップが相対的に狭いので、第１のバンドギャップを有する酸化物４０６ｂｎのＥｃ端のエネルギー準位は、第２のバンドギャップを有する酸化物４０６ｂｗのＥｃ端のエネルギー準位よりも相対的に低い位置に存在する。また、酸化物４０６ｃのバンドギャップは第１のバンドギャップより大きく、第２のバンドギャップより小さいので、酸化物４０６ｃのＥｃ端のエネルギー準位は、第１のバンドギャップを有する酸化物４０６ｂｎのＥｃ端のエネルギー準位と第２のバンドギャップを有する酸化物４０６ｂｗのＥｃ端のエネルギー準位との間に存在する。また、図１６は、酸化物４０６ｃのバンドギャップが第１のバンドギャップおよび第２のバンドギャップより大きいので、酸化物４０６ｃのＥｃ端のエネルギー準位は、第１のバンドギャップを有する酸化物４０６ｂｎのＥｃ端のエネルギー準位及び第２のバンドギャップを有する酸化物４０６ｂｗのＥｃ端のエネルギー準位より相対的に高い位置に存在する。
　実際の積層構造では、第１のバンドギャップを有する酸化物４０６ｂｎと第２のバンドギャップを有する酸化物４０６ｂｗとの接合部は、酸化物の凝集形態や組成に揺らぎが生じていること、または、第２のバンドギャップを有する酸化物４０６ｂｗの一部が、第１のバンドギャップを有する酸化物４０６ｂｎ中に含まれるので、Ｅｃ端のエネルギー準位及びＥｖ端のエネルギー準位はそれぞれ不連続ではなく図１５および図１６のように連続的に変化している。
　このような積層構造をチャネル形成領域にもつトランジスタは、第１のバンドギャップを有する酸化物４０６ｂｎと第２のバンドギャップを有する酸化物４０６ｂｗとが電気的に相互作用を及ぼすため、トランジスタをオン状態にする方向の電位が第１のゲート電極の機能を有する導電体４０４に印加されるとＥｃ端のエネルギー準位が低い第１のバンドギャップを有する酸化物４０６ｂｎが主な伝導経路となり電子が流れると同時に、第２のバンドギャップを有する酸化物４０６ｂｗにも電子が流れる。これは、第２のバンドギャップを有する酸化物４０６ｂｗのＥｃ端のエネルギー準位が、第１のバンドギャップを有する酸化物４０６ｂｎのＥｃ端のエネルギー準位よりも大きく下方に下がるためである。よって、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流および高い電界効果移動度を得ることができる。
　第１のバンドギャップを有する酸化物４０６ｂｎとしては、例えば、インジウム亜鉛酸化物を主成分とした移動度の高い金属酸化物を用いることが好ましい。キャリア密度は、６×１０１８ｃｍ−３以上５×１０２０ｃｍ−３以下とする。また、酸化物４０６ｂｎは縮退していてもよい。
　第２のバンドギャップを有する酸化物４０６ｂｗとしては、例えば、酸化ガリウム、ガリウム亜鉛酸化物など含む酸化物を用いることが好ましい。
　第１のゲート電極の機能を有する導電体４０４にしきい値電圧未満の電圧を印加することで、第２のバンドギャップを有する酸化物４０６ｂｗは、誘電体（絶縁性を有する酸化物）として振る舞うので、酸化物４０６ｂｗ中の伝導経路は遮断される。また、第１のバンドギャップを有する酸化物４０６ｂｎは、上下に第２のバンドギャップを有する酸化物４０６ｂｗが接している。第２のバンドギャップを有する酸化物４０６ｂｗは、自らに加えて第１のバンドギャップを有する酸化物４０６ｂｎへ電気的に相互作用を及ぼし、第１のバンドギャップを有する酸化物４０６ｂｎ中の伝導経路すらも遮断する。これは、第２のバンドギャップを有する酸化物４０６ｂｗのＥｃ端のエネルギー準位が、第１のバンドギャップを有する酸化物４０６ｂｎのＥｃ端のエネルギー準位よりも大きく上方に上がるためである。これで酸化物４０６ｂ全体が非導通状態となり、トランジスタはオフ状態となる。
　図６（Ｃ）に示すように、酸化物４０６ｂの上面および側面は、導電体４１６ａ１および導電体４１６ａ２と接する領域を有する。また、図７（Ａ）に示すように、酸化物４０６ｃは、酸化物４０６ｂの全体を覆うように配される。さらに、第１のゲート電極の機能を有する導電体４０４は、第１のゲート絶縁体の機能を有する絶縁体４１２を介して酸化物４０６ｂの全体を覆うように配される。従って、第１のゲート電極としての機能を有する導電体４０４の電界によって、酸化物４０６ｂ全体を電気的に取り囲むことができる。第１のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、酸化物４０６ｂの第１のバンドギャップを有する酸化物４０６ｂｎ全体にチャネルを形成することができるので、上述の機構により、ソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を大きくすることができる。また、酸化物４０６ｂの第２のバンドギャップを有する酸化物４０６ｂｗ全体が、導電体４０４の電界によって取り囲まれていることから、上述の機構により非導通時の電流（オフ電流）を小さくすることができる。
　また、トランジスタは、第１のゲート電極としての機能を有する導電体４０４と、ソース電極またはドレイン電極としての機能を有する導電体４１６ａ１および導電体４１６ａ２と、は重なる領域を有することで、導電体４０４と、導電体４１６ａ１と、で形成される寄生容量および、導電体４０４と、導電体４１６ａ２と、で形成される寄生容量を有する。
　トランジスタの構成は、導電体４０４と、導電体４１６ａ１と、の間には、絶縁体４１２、酸化物４０６ｃに加えて、バリア膜４１７ａ１を有していることで、該寄生容量を小さくすることができる。同様に、導電体４０４と、導電体４１６ａ２と、の間には、絶縁体４１２、酸化物４０６ｃに加えて、バリア膜４１７ａ２を有していることで、該寄生容量を小さくすることができる。よって、トランジスタは、周波数特性に優れたトランジスタとなる。
　また、トランジスタを上記の構成とすることで、トランジスタの動作時、例えば、導電体４０４と、導電体４１６ａ１または導電体４１６ａ２との間に電位差が生じた時に、導電体４０４と、導電体４１６ａ１または導電体４１６ａ２と、の間のリーク電流を低減または防止することができる。
　また、導電体３１０は、第２のゲート電極としての機能を有する。また、導電体３１０は、酸素の透過を抑制する機能を有する導電体を含む多層膜とすることもできる。酸素の透過を抑制する機能を有する導電体を含む多層膜とすることで導電体３１０の酸化による導電率の低下を防ぐことができる。
　絶縁体３０２、絶縁体３０３および絶縁体４０２は第２のゲート絶縁膜としての機能を有する。導電体３１０へ印加する電位によって、トランジスタのしきい値電圧を制御することができる。
＜基板＞
　基板４００としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
　また、基板４００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板４００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板４００として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板４００が伸縮性を有してもよい。また、基板４００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板４００は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板４００を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板４００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板４００上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
　可とう性基板である基板４００としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板４００は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板４００としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板４００として好適である。
＜絶縁体＞
　なお、トランジスタを、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば絶縁体４０１ａ、絶縁体４０１ｂ、絶縁体４０８ａおよび絶縁体４０８ｂとして、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
　水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
　また、例えば、絶縁体４０１ａ、絶縁体４０１ｂ、絶縁体４０８ａおよび絶縁体４０８ｂとしては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、絶縁体４０１ａ、絶縁体４０１ｂ、絶縁体４０８ａおよび絶縁体４０８ｂは、酸化アルミニウムを有することが好ましい。
　また、例えば、絶縁体４０８ａは酸素を有するプラズマを用いて成膜すると下地層となる絶縁体４１２へ酸素を添加することができる。添加された酸素は絶縁体４１２で過剰酸素となり、加熱処理などを行うことで、該過剰酸素は絶縁体４１２を通り、酸化物４０６ａ、酸化物４０６ｂおよび酸化物４０６ｃへ添加されることによって、酸化物４０６ａ中、酸化物４０６ｂ中および酸化物４０６ｃ中の酸素欠陥を修復することができる。
　絶縁体４０１ａ、絶縁体４０１ｂ、絶縁体４０８ａおよび絶縁体４０８ｂが酸化アルミニウムを有することで、酸化物４０６ａ、酸化物４０６ｂおよび酸化物４０６ｃに水素などの不純物が混入することを抑制することができる。また、例えば、絶縁体４０１ａ、絶縁体４０１ｂ、絶縁体４０８ａおよび絶縁体４０８ｂが酸化アルミニウムを有することで、上述の酸化物４０６ａ、酸化物４０６ｂおよび酸化物４０６ｃへ添加された過剰酸素の外方拡散を低減することができる。
　絶縁体３０１、絶縁体３０２、絶縁体３０３、絶縁体４０２および絶縁体４１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体３０１、絶縁体３０２、絶縁体３０３、絶縁体４０２および絶縁体４１２としては、酸化シリコンまたは酸化窒化シリコンを有することが好ましい。
　特に絶縁体３０２、絶縁体３０３、絶縁体４０２および絶縁体４１２は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体３０２、絶縁体３０３、絶縁体４０２および絶縁体４１２は、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などを有することが好ましい。または、絶縁体３０２、絶縁体３０３、絶縁体４０２および絶縁体４１２は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを酸化物４０６ｃ側に有することで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、酸化物４０６ｂに混入することを抑制することができる。また、例えば、酸化シリコンまたは酸化窒化シリコンを酸化物４０６ｃ側に有することで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
　絶縁体４１０は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体４１０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体４１０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
　バリア膜４１７ａ１およびバリア膜４１７ａ２としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。バリア膜４１７ａ１およびバリア膜４１７ａ２によって絶縁体４１０中の過剰酸素が、導電体４１６ａ１および導電体４１６ａ２への拡散することを防止することができる。
　バリア膜４１７ａ１およびバリア膜４１７ａ２としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、バリア膜４１７ａ１およびバリア膜４１７ａ２は、酸化アルミニウムを有することが好ましい。
＜導電体＞
　導電体４０４、導電体３１０、導電体４１６ａ１、導電体４１６ａ２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、前述した金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
＜トランジスタの構成２＞
　図６に示すトランジスタと異なる構成のトランジスタを図８に示す。図８（Ａ）はトランジスタの上面図である。また、図８（Ｂ）は、図８（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図である。つまりトランジスタのチャネル形成領域におけるチャネル幅方向の断面図を示す。図８（Ｃ）は、図８（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図である。つまりトランジスタのチャネル長方向の断面図を示す。図８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　トランジスタの構成３は、トランジスタの構成１及び構成２と比較して、少なくともゲート電極の構造が異なる。図８（Ｂ）および（Ｃ）において、トランジスタは、基板４００上の絶縁体４０１ｂに配置される。なお、絶縁体４０１ｂは、絶縁体４０１ａを介して基板４００に設けられる。トランジスタは、絶縁体３０１と、絶縁体３０１が開口部を有していて、開口部内に導電体３１０が配置され、導電体３１０および絶縁体３０１上の絶縁体３０２と、絶縁体３０２上の絶縁体３０３と、絶縁体３０３上の絶縁体４０２と、絶縁体４０２上の酸化物４０６ａと、酸化物４０６ａ上の酸化物４０６ｂと、酸化物４０６ｂの上面および側面と接する領域を有する導電体４１６ａ１および導電体４１６ａ２と、導電体４１６ａ１の側面、導電体４１６ａ２の側面および酸化物４０６ｂの上面と接する領域を有する酸化物４０６ｃと、酸化物４０６ｃ上の絶縁体４１２と、酸化物４０６ｃと絶縁体４１２を介して互いに重なる領域を有する導電体４０４と、絶縁体４１０は開口部を有していて、該開口部の側面と酸化物４０６ｃおよび絶縁体４１２を介して導電体４０４と接する領域と、を有する。
　また、導電体４１６ａ上にバリア膜４１７ａ１が設けられ、導電体４１６ａ２上にバリア膜４１７ａ２が設けられる。また、絶縁体４１０上、導電体４０４上、酸化物４０６ｃ上および絶縁体４１２上に絶縁体４０８ａおよび絶縁体４０８ｂが順に設けられる。
　トランジスタにおいて、導電体４０４は第１のゲート電極としての機能を有する。また、導電体４０４は、酸素の透過を抑制する機能を有する導電体と積層構造とすることができる。例えば酸素の透過を抑制する機能を有する導電体を下層に成膜することで導電体４０４の酸化による電気抵抗値の増加を防ぐことができる。絶縁体４１２は第１のゲート絶縁体としての機能を有する。
　また、導電体４１６ａ１および導電体４１６ａ２は、ソース電極またはドレイン電極としての機能を有する。また、導電体４１６ａ１および導電体４１６ａ２は、酸素の透過を抑制する機能を有する導電体と積層構造とすることができる。例えば酸素の透過を抑制する機能を有する導電体を上層に成膜することで導電体４１６ａ１および導電体４１６ａ２の酸化による電気抵抗値の増加を防ぐことができる。なお、導電体の電気抵抗値の測定は、２端子法などを用いて測定することができる。
　また、バリア膜４１７ａ１およびバリア膜４１７ａ２は、水素や水などの不純物および酸素の透過を抑制する機能を有する。バリア膜４１７ａ１は、導電体４１６ａ１上にあって、導電体４１６ａ１への酸素の拡散を防止する。バリア膜４１７ａ２は、導電体４１６ａ２上にあって、導電体４１６ａ２への酸素の拡散を防止する。
　本トランジスタは、ゲート電極として機能する領域が、絶縁体４１０などによって形成される開口部を埋めるように自己整合（ｓｅｌｆ　ａｌｉｇｎ）的に形成されるので、ＴＧＳＡ　ｓ−ｃｈａｎｎｅｌ　ＦＥＴ（Ｔｒｅｎｃｈ　Ｇａｔｅ　Ｓｅｌｆ　Ａｌｉｇｎ　ｓ−ｃｈａｎｎｅｌ　ＦＥＴ）と呼ぶこともできる。
　図８（Ｃ）において、ゲート電極としての機能を有する導電体４０４の底面が、絶縁体４１２および酸化物４０６ｃを介して、酸化物４０６ｂの上面と平行に面する領域の長さをゲート線幅と定義する。該ゲート線幅は、絶縁体４１０の酸化物４０６ｂに達する開口部よりも小さくすることができる。即ち、ゲート線幅を最小加工寸法よりも小さくすることができる。具体的には、ゲート線幅は、１０ｎｍ以上３００ｎｍ以下の領域を有することができる。代表的には２０ｎｍ以上１８０ｎｍ以下の領域を有することができる。
　その他の構成、効果については、トランジスタの構成１を参酌する。
＜トランジスタの構成３＞
　図１７（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１００の上面図であり、図１７（Ｂ）は、図１７（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図１７（Ｃ）は、図１７（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。なお、図１７（Ａ）において、煩雑になることを避けるため、トランジスタ１００の構成要素の一部（ゲート絶縁体として機能する絶縁体等）を省略して図示している。また、一点鎖線Ｘ１−Ｘ２方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅方向と呼称する場合がある。なお、トランジスタの上面図においては、以降の図面においても図１７（Ａ）と同様に、構成要素の一部を省略して図示する場合がある。
　図１７（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００は、所謂トップゲート構造のトランジスタである。
　トランジスタ１００は、基板１０２上の導電体１０６と、導電体１０６上の絶縁体１０４と、絶縁体１０４上の酸化物１０８と、酸化物１０８上の絶縁体１１０と、絶縁体１１０上の導電体１１２と、絶縁体１０４、酸化物１０８、及び導電体１１２上の絶縁体１１６と、を有する。
　また、酸化物１０８は、導電体１１２が重畳せずに、且つ絶縁体１１６が接する領域において、領域１０８ｎを有する。領域１０８ｎは、先に説明した酸化物１０８が、ｎ型化した領域である。なお、領域１０８ｎは、絶縁体１１６と接し、絶縁体１１６は、窒素または水素を有する。そのため、絶縁体１１６中の窒素または水素が領域１０８ｎに添加されることで、キャリア密度が高くなりｎ型となる。
　また、図１７（Ａ）（Ｂ）（Ｃ）に示すように、トランジスタ１００は、絶縁体１１６、１１８に設けられた開口部１４１ａを介して、領域１０８ｎに電気的に接続される導電体１２０ａと、絶縁体１１６、１１８に設けられた開口部１４１ｂを介して、領域１０８ｎに電気的に接続される導電体１２０ｂと、を有していてもよい。
　導電体１１２は、第１のゲート電極（トップゲート電極ともいう）としての機能を有し、導電体１０６は、第２のゲート電極（ボトムゲート電極ともいう）としての機能を有する。また、絶縁体１１０は、第１のゲート絶縁体としての機能を有し、絶縁体１０４は、第２のゲート絶縁体としての機能を有する。また、導電体１２０ａは、ソース電極としての機能を有し、導電体１２０ｂは、ドレイン電極としての機能を有する。
　導電体１０６は、絶縁体１０４および絶縁体１１０に設けられた開口部１４３を介して、導電体１１２に電気的に接続されている。従って、導電体１０６と導電体１１２には、同じ電位が与えられる。なお、開口部１４３を設けずに、導電体１０６と、導電体１１２と、に異なる電位を与えてもよい。
　酸化物１０８のチャネル幅方向全体は、絶縁体１１０を間に挟んで導電体１１２に覆われている。また、酸化物１０８のチャネル幅方向の側面の一方は、絶縁体１１０を間に挟んで導電体１１２と対向している。このような構成を有することで、トランジスタ１００に含まれる酸化物１０８を、第１のゲート電極として機能する導電体１１２及び第２のゲート電極として機能する導電体１０６の電界によって電気的に取り囲むことができる。
　トランジスタ１００は、導電体１０６または導電体１１２によってチャネルを誘起させるための電界を効果的に酸化物１０８に印加することができるため、トランジスタ１００の電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタ１００を微細化することが可能となる。
　絶縁体１１０は、過剰酸素領域を有する。絶縁体１１０が過剰酸素領域を有することで、酸化物１０８中に過剰酸素を供給することができる。よって、酸化物１０８中に形成されうる酸素欠損を過剰酸素により補填することができるため、信頼性の高い半導体装置を提供することができる。
　なお、酸化物１０８中に過剰酸素を供給させるためには、酸化物１０８の下方に形成される絶縁体１０４に過剰酸素を供給してもよい。この場合、絶縁体１０４中に含まれる過剰酸素は、領域１０８ｎにも供給されうる。領域１０８ｎ中に過剰酸素が供給されると、領域１０８ｎ中の抵抗が高くなり、好ましくない。一方で、酸化物１０８の上方に形成される絶縁体１１０に過剰酸素を有する構成とすることで、導電体１１２と重畳する領域にのみ選択的に過剰酸素を供給させることが可能となる。
　次に、トランジスタ１００の構成要素について説明を行う。
　基板１０２の詳細は実施の形態１の基板４００の記載を参照すればよい。
　絶縁体１０４としては、実施の形態１の絶縁体４０２に記載の材料を用いることができる。本実施の形態では、絶縁体１０４として、窒化シリコン膜と、酸化窒化シリコン膜との積層構造を用いる。このように、絶縁体１０４を積層構造として、下層側に窒化シリコン膜を用い、上層側に酸化窒化シリコン膜を用いることで、酸化物１０８中に効率よく酸素を導入することができる。
　絶縁体１０４の厚さは、５０ｎｍ以上、または１００ｎｍ以上３０００ｎｍ以下、または２００ｎｍ以上１０００ｎｍ以下とすることができる。絶縁体１０４を厚くすることで、絶縁体１０４の酸素放出量を増加させることができると共に、絶縁体１０４と酸化物１０８との界面における界面準位、並びに酸化物１０８に含まれる酸素欠損を低減することが可能である。
　導電体１１２としては、実施の形態１の導電体４０４と同じ材料を用いることができる。導電体１０６としては、実施の形態１の導電体３１０と同じ材料を用いることができる。
　導電体１２０ａ、１２０ｂとしては、クロム（Ｃｒ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）から選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成することができる。
　また、導電体１１２、１０６、１２０ａ、１２０ｂには、インジウムと錫とを有する酸化物（Ｉｎ−Ｓｎ酸化物）、インジウムとタングステンとを有する酸化物（Ｉｎ−Ｗ酸化物）、インジウムとタングステンと亜鉛とを有する酸化物（Ｉｎ−Ｗ−Ｚｎ酸化物）、インジウムとチタンとを有する酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムとチタンと錫とを有する酸化物（Ｉｎ−Ｔｉ−Ｓｎ酸化物）、インジウムと亜鉛とを有する酸化物（Ｉｎ−Ｚｎ酸化物）、インジウムと錫とシリコンとを有する酸化物（Ｉｎ−Ｓｎ−Ｓｉ酸化物）、インジウムとガリウムと亜鉛とを有する酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物）等の酸化物導電体または金属酸化物を適用することもできる。
　ここで、酸化物導電体について説明を行う。本明細書等において、酸化物導電体をＯＣ（ＯｘｉｄｅＣｏｎｄｕｃｔｏｒ）と呼称してもよい。酸化物導電体としては、例えば、金属酸化物に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、金属酸化物は、導電性が高くなり導電体化する。導電体化された金属酸化物を、酸化物導電体ということができる。一般に、金属酸化物は、エネルギーギャップが大きいため、可視光に対して透光性を有する。一方、酸化物導電体は、伝導帯近傍にドナー準位を有する金属酸化物である。したがって、酸化物導電体は、ドナー準位による吸収の影響は小さく、可視光に対して金属酸化物と同程度の透光性を有する。
　特に、導電体１１２に上述の酸化物導電体を用いると、絶縁体１１０中に過剰酸素を添加することができるので好適である。
　絶縁体１１０としては、実施の形態１に示す絶縁体４１２と同じ材料を用いることができる。なお、絶縁体１１０を、２層の積層構造または３層以上の積層構造としてもよい。
　また、絶縁体１１０は、欠陥が少ないことが好ましく、代表的には、電子スピン共鳴法（ＥＳＲ：ＥｌｅｃｔｒｏｎＳｐｉｎＲｅｓｏｎａｎｃｅ）で観察されるシグナルが少ない方が好ましい。例えば、上述のシグナルとしては、ｇ値が２．００１に観察されるＥ’センターが挙げられる。なお、Ｅ’センターは、シリコンのダングリングボンドに起因する。絶縁体１１０としては、Ｅ’センター起因のスピン密度が、３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン膜、または酸化窒化シリコン膜を用いればよい。
　酸化物１０８としては、実施の形態１に示す酸化物４０６ｂを用いることができる。図１７は、酸化物１０８が、下から順に、酸化物１０８ａ、１０８ｂ、１０８ｃの３層の積層からなる例を示しいている。酸化物１０８ａおよび酸化物１０８ｃを実施の形態１に示す第１のバンドギャップを有する酸化物とし、酸化物１０８ｂを実施の形態１に示す第２のバンドギャップを有する酸化物としてもよい。または、酸化物１０８ａおよび酸化物１０８ｃを実施の形態１に示す第２のバンドギャップを有する酸化物とし、酸化物１０８ｂを実施の形態１に示す第１のバンドギャップを有する酸化物としてもよい。
　絶縁体１１６は、窒素または水素を有する。絶縁体１１６としては、例えば、窒化物絶縁体が挙げられる。該窒化物絶縁体としては、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン等を用いて形成することができる。絶縁体１１６に含まれる水素濃度は、１×１０２２ａｔｏｍｓ／ｃｍ３以上であると好ましい。また、絶縁体１１６は、酸化物１０８の領域１０８ｎと接する。したがって、絶縁体１１６と接する領域１０８ｎ中の不純物（窒素または水素）濃度が高くなり、領域１０８ｎのキャリア密度を高めることができる。
　絶縁体１１８としては、酸化物絶縁体を用いることができる。また、絶縁体１１８としては、酸化物絶縁体と、窒化物絶縁体との積層膜を用いることができる。絶縁体１１８として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いればよい。
　また、絶縁体１１８としては、外部からの水素、水等のバリア膜として機能する膜であることが好ましい。
　絶縁体１１８の厚さは、３０ｎｍ以上５００ｎｍ以下、または１００ｎｍ以上４００ｎｍ以下とすることができる。
＜トランジスタの構成４＞
　図１８（Ａ）は、トランジスタ５００の上面図であり、図１８（Ｂ）は、図１８（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図１８（Ｃ）は、図１８（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
　図１８に示すトランジスタ５００は、基板５０２上の導電体５０４と、基板５０２及び導電体５０４上の絶縁体５０６と、絶縁体５０６上の絶縁体５０７と、絶縁体５０７上の酸化物５０８と、酸化物５０８上の導電体５１２ａと、酸化物５０８上の導電体５１２ｂと、酸化物５０８、及び導電体５１２ａ、５１２ｂ上の絶縁体５１４と、絶縁体５１４上の絶縁体５１６と、絶縁体５１６上の絶縁体５１８と、絶縁体５１８上の導電体５２０ａ、５２０ｂと、を有する。
　なお、トランジスタ５００において、絶縁体５０６、５０７は、トランジスタ５００の第１のゲート絶縁体としての機能を有し、絶縁体５１４、５１６、５１８は、トランジスタ５００の第２のゲート絶縁体としての機能を有する。また、トランジスタ５００において、導電体５０４は、第１のゲート電極としての機能を有し、導電体５２０ａは、第２のゲート電極としての機能を有し、導電体５２０ｂは、表示装置に用いる画素電極としての機能を有する。また、導電体５１２ａは、ソース電極としての機能を有し、導電体５１２ｂは、ドレイン電極としての機能を有する。
　また、図１８（Ｃ）に示すように導電体５２０ａは、絶縁体５０６、５０７、５１４、５１６、５１８に設けられる開口部５４２ｂ、５４２ｃにおいて、導電体５０４に接続される。よって、導電体５２０ａと導電体５０４とは、同じ電位が与えられる。
　また、導電体５２０ｂは、絶縁体５１４、５１６、５１８に設けられる開口部５４２ａを介して、導電体５１２ｂと接続される。
　酸化物５０８としては、実施の形態１に示す酸化物４０６ｂを用いることができる。図１８は、酸化物５０８が、下から順に、酸化物５０８ａ、５０８ｂ、５０８ｃの３層の積層からなる例を示しいている。酸化物１０８ａおよび酸化物１０８ｃを実施の形態１に示す第１のバンドギャップを有する酸化物とし、酸化物１０８ｂを実施の形態１に示す第２のバンドギャップを有する酸化物としてもよい。または、酸化物１０８ａおよび酸化物１０８ｃを実施の形態１に示す第２のバンドギャップを有する酸化物とし、酸化物１０８ｂを実施の形態１に示す第１のバンドギャップを有する酸化物としてもよい。
　酸化物５０８は、導電体５１２ａおよび導電体５１２ｂが接する領域において、領域５０８ｎを有する。領域５０８ｎは、酸化物５０８が、ｎ型化した領域である。酸化物５０８は、領域５０８ｎを有することで、導電体５１２ａ、５１２ｂとの間のコンタクト抵抗を低減させることが可能になる。領域５０８ｎは、導電体５１２ａ、５１２ｂが、酸化物５０８の酸素を引き抜くことで形成される。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタの作製工程には、いくつかの加熱工程があることから、領域５０８ｎには酸素欠損が形成される。また、加熱により該酸素欠損のサイトに水素が入りこみ、領域５０８ｎに含まれるキャリア濃度が増加する。その結果、領域５０８ｎが低抵抗化する。
　酸化物５０８のチャネル幅方向全体は、絶縁体５１６、５１４を間に挟んで導電体５２０ａに覆われている。また、酸化物５０８のチャネル幅方向の側面の一方は、絶縁体５１６、５１４を間に挟んで導電体５２０ａと対向している。このような構成を有することで、トランジスタ５００に含まれる酸化物５０８を、導電体５０４及び導電体５２０ａの電界によって電気的に取り囲むことができる。
　トランジスタ５００は、導電体５０４または導電体５２０ａによってチャネルを誘起させるための電界を効果的に酸化物５０８に印加することができるため、トランジスタ５００の電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタ５００を微細化することが可能となる。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
＜トランジスタの作製方法＞
　以下では、本発明に係る図６に示すトランジスタの作製方法を図６および図９乃至図１２を用いて説明する。図６および図９乃至図１２において、各図の（Ａ）は上面図であり、各図の（Ｂ）は、（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図である。各図の（Ｃ）は、（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。
　まず、基板４００を準備する。
　次に、絶縁体４０１ａを成膜する。絶縁体４０１ａの成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　次に絶縁体４０１ａ上に絶縁体４０１ｂを成膜する。絶縁体４０１ｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。次に絶縁体４０１ｂ上に絶縁体３０１を成膜する。絶縁体３０１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　次に、絶縁体３０１に絶縁体４０１ｂに達する溝を形成する。溝とは、たとえば穴や開口部なども含まれる。溝の形成はウエットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体４０１ｂは、絶縁体３０１をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体３０１に酸化シリコン膜を用いた場合は、絶縁体４０１ｂは窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。
　本実施の形態では、絶縁体４０１ａとして、ＡＬＤ法によって酸化アルミニウムを成膜し、絶縁体４０１ｂとして、スパッタリング法を用いて酸化アルミニウムを成膜する。
　溝の形成後に、導電体３１０となる導電体を成膜する。導電体３１０となる導電体は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体３１０となる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　本実施の形態では、導電体３１０となる導電体として、スパッタリング法によって窒化タンタルを成膜し、該窒化タンタル上にＣＶＤ法によって窒化チタンを成膜し、該窒化チタン上にＣＶＤ法によってタングステンを成膜する。
　次に、化学的機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を行うことで、絶縁体３０１上の導電体３１０となる導電体を除去する。その結果、溝部のみに、導電体３１０となる導電体が残存することで上面が平坦な導電体３１０を形成することができる。
　次に、絶縁体３０１上および導電体３１０に絶縁体３０２を成膜する。絶縁体３０２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　次に、絶縁体３０２上に絶縁体３０３を成膜する。絶縁体３０３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　次に、絶縁体３０３上に絶縁体４０２を成膜する。絶縁体４０２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、絶縁体４０２に含まれる水素や水などの不純物を除去することなどができる。または、第１の加熱処理において、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることより高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体４０２内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。尚、第１の加熱処理は行わなくても良い場合がある。
　次に、絶縁体４０２上に酸化物４０６ａ１を成膜する。酸化物４０６ａ１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　次に、酸化物４０６ａ１に酸素を添加する処理を行っても構わない。酸素を添加する処理としては、例えば、イオン注入法、プラズマ処理法などがある。なお、酸化物４０６ａ１に添加された酸素は、過剰酸素となる。
　次に酸化物４０６ａ１上に酸化物４０６ｂ１を成膜する（図９（Ａ）乃至（Ｃ）参照。）。酸化物４０６ｂ１の成膜は、スパッタリング法を用いることが好ましい。本実施の形態では、第１のバンドギャップを有する酸化物４０６ｂ１ｎの膜厚および第２のバンドギャップを有する酸化物４０６ｂ１ｗの膜厚を１ｎｍとし、第１のバンドギャップを有する酸化物４０６ｂ１ｎを１０層成膜する。従って酸化物４０６ｂ１は、１９層の積層膜となり、合計の膜厚は、１９ｎｍとなる。なお、酸化物４０６ｂ１の成膜方法については、実施の形態１の記載を参酌することができる。
　次に、第２の加熱処理を行ってもよい。加熱処理は、第１の加熱処理条件を用いることができる。第２の加熱処理によって、酸化物４０６ｂ１の結晶性を高めることや、水素や水などの不純物を除去することなどができる。好ましくは、窒素雰囲気にて４００℃の温度で１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
　次に、酸化物４０６ｂ１上にリソグラフィー法によって、レジストマスクを形成し、酸化物４０６ｂ１および酸化物４０６ａ１をエッチングする。酸化物４０６ｂ１および酸化物４０６ａ１のエッチングは、ドライエッチング法を用いることができる。酸化物４０６ｂ１は、第１のバンドギャップを有する酸化物と第２のバンドギャップを有する酸化物とが、交互に積層された多層構造を有する。第１のバンドギャップを有する酸化物のエッチング条件と第２のバンドギャップを有する酸化物のエッチング条件と、を積層構造に合わせて、適宜エッチング条件を切り替えることが容易なドライエッチング装置を用いることが好ましい。また、第１のバンドギャップを有する酸化物と第２のバンドギャップを有する酸化物とを同一条件でエッチング出来る場合がある。酸化物４０６ｂ１のエッチングに続けて、酸化物４０６ａ１のエッチングを行ない、酸化物４０６ｂおよび酸化物４０６ａを形成する（図１０（Ａ）乃至（Ｃ）参照。）。
　なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウエットエッチング処理を行う、ドライエッチング処理後にウエットエッチング処理を行う、またはウエットエッチング処理後にドライエッチング処理を行うことができる。
　ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
　次に、酸化物４０６ｂ１上に導電体４１６ａ１および導電体４１６ａ２となる導電体を成膜する。導電体４１６ａ１および導電体４１６ａ２となる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。導電体４１６ａ１および導電体４１６ａ２となる導電体として、導電性を有する酸化物、例えば、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物、または窒素を含むインジウムガリウム亜鉛酸化物を成膜し、該酸化物上に、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を１種以上含む材料、または、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを成膜してもよい。
　該酸化物は、酸化物４０６ａおよび酸化物４０６ｂ中の水素を吸収および外方から拡散してくる水素を捕獲する機能を有する場合があり、トランジスタの電気特性および信頼性が向上することがある。または、該酸化物の代わりにチタンを用いても同様の機能を有する場合がある。
　次に、導電体４１６ａ１および導電体４１６ａ２となる導電体上にバリア膜４１７ａ１およびバリア膜４１７ａ２となるバリア膜を成膜する。バリア膜４１７ａ１およびバリア膜４１７ａ２となるバリア膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、バリア膜４１７ａ１およびバリア膜４１７ａ２となるバリア膜として、酸化アルミニウムを成膜する。
　次に、リソグラフィー法によって、導電体４１６ａ１および導電体４１６ａ２、バリア膜４１７ａ１およびバリア膜４１７ａ２を形成する。（図１１（Ａ）乃至（Ｃ）参照。）。
　次に、フッ化水素酸を純水で希釈した水溶液（希釈フッ酸液）を用いて洗浄処理を行ってもよい。希釈フッ酸液とは、純水にフッ化水素酸を約７０ｐｐｍの濃度で混合させた溶液のことである。次に、第３の加熱処理を行う。加熱処理の条件は、上述の第１の加熱処理の条件を用いることができる。好ましくは、窒素雰囲気にて４００℃の温度で１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
　これまでのドライエッチングを行うことによって、エッチングガスに起因した不純物が酸化物４０６ａおよび酸化物４０６ｂなどの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。
　上述の処理を行うことで、これらの不純物濃度を低減することができる。さらに、酸化物４０６ａ膜中および酸化物４０６ｂ膜中の水分濃度および水素濃度を低減することができる。
　次に、酸化物４０６ｃとなる酸化物を成膜する。酸化物４０６ｃとなる酸化物の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。特にスパッタリング法を用いて成膜することが好ましい。また、スパッタリング条件としては、酸素とアルゴンの混合ガスを用いて、好ましくは酸素分圧の高い条件、より好ましくは酸素１００％を用いた条件を用いて、室温以上または１００℃以上２００℃以下の温度で成膜する。
　酸化物４０６ｃとなる酸化物を上記のような条件にて成膜することによって酸化物４０６ａ、酸化物４０６ｂおよび絶縁体４０２に過剰酸素を注入することができて好ましい。
　次に、酸化物４０６ｃとなる酸化物上に絶縁体４１２となる絶縁体を成膜する。絶縁体４１２となる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　ここで、第４の加熱処理を行うことができる。加熱処理は、第１の加熱処理条件を用いることができる。好ましくは、窒素雰囲気にて４００℃の温度で１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。該加熱処理によって、絶縁体４１２となる絶縁体中の水分濃度および水素濃度を低減させることができる。
　次に、導電体４０４となる導電体を成膜する。導電体４０４となる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　導電体４０４となる導電体は、多層膜であってもよい。例えば、酸化物を上述の酸化物４０６ｃとなる酸化物と同様の条件を用いて成膜することで絶縁体４１２となる絶縁体へ酸素を添加することができる。絶縁体４１２となる絶縁体に添加された酸素は過剰酸素となる。
　次に、該酸化物上に、導電体をスパッタリング法によって成膜することによって、該酸化物の電気抵抗値を低下させることができる。
　導電体４０４となる導電体をリソグラフィー法によって加工し、導電体４０４を形成する。次に、酸化物４０６ｃとなる酸化物および絶縁体４１２となる絶縁体をリソグラフィー法によって、加工し、酸化物４０６ｃおよび絶縁体４１２を形成する（図１２（Ａ）乃至（Ｃ）参照。）。尚、本実施の形態では、導電体４０４を形成した後に酸化物４０６ｃおよび絶縁体４１２を形成する一例を示しているが、酸化物４０６ｃおよび絶縁体４１２を形成した後に、導電体４０４を形成しても構わない。
　次に、絶縁体４０８ａを成膜し、絶縁体４０８ａ上に絶縁体４０８ｂを成膜する。絶縁体４０８ａおよび絶縁体４０８ｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。絶縁体４０８ｂとしては、ＡＬＤ法を用いた酸化アルミニウムを成膜することで、絶縁体４０８ａの上面および側面に、ピンホールが少なく、かつ膜厚が均一に成膜できるので、導電体４０４の酸化を防止することができる。
　次に、絶縁体４０８ｂ上に絶縁体４１０を成膜する。絶縁体４１０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。または、スピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法などを用いて行うことができる。
　絶縁体４１０の成膜は、好ましくはＣＶＤ法を用いる。より好ましくはプラズマＣＶＤ法を用いて成膜する。プラズマＣＶＤ法による成膜では、絶縁体を成膜するステップ１と酸素を有するプラズマ処理を行うステップ２と、を繰り返し行ってもよい。ステップ１とステップ２と、を複数回繰り返すことで過剰酸素を含む絶縁体４１０を形成することができる。
　絶縁体４１０は、上面が平坦性を有するように形成してもよい。例えば、絶縁体４１０は、成膜直後に上面が平坦性を有していてもよい。または、例えば、絶縁体４１０は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、ＣＭＰ処理、ドライエッチング処理などがある。ただし、絶縁体４１０の上面が平坦性を有さなくても構わない。
　次に、第５の加熱処理を行ってもよい。加熱処理は、第１の加熱処理条件を用いることができる。好ましくは、窒素雰囲気にて４００℃の温度で１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。該加熱処理を行うことによって、絶縁体４１０中の水分濃度および水素濃度を低減させることができる。以上により、図６に示すトランジスタを作製することができる（図６（Ａ）乃至（Ｃ）参照。）。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、半導体装置の一形態を、図１３および図１４を用いて説明する。
［記憶装置］
　本発明の一態様である半導体装置を使用した、記憶装置の一例を図１３および図１４に示す。
　図１３および図１４に示す記憶装置は、トランジスタ９００、トランジスタ８００、トランジスタ７００、および容量素子６００を有している。
　ここで、トランジスタ７００は先の実施の形態において記載したものと同様のトランジスタである。ここで図１３および図１４に示す、絶縁体７１２は絶縁体４０１ａに、絶縁体７１４は絶縁体４０１ｂに、絶縁体７１６は絶縁体３０１に、絶縁体７２０は絶縁体３０２に、絶縁体７２２は絶縁体３０３に、絶縁体７２４は絶縁体４０２に、絶縁体７７２は絶縁体４０８ａに、絶縁体７７４は絶縁体４０８ｂに、絶縁体７８０は絶縁体４１０に対応する。
　トランジスタ７００は、金属酸化物にチャネルが形成されるトランジスタである。トランジスタ７００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
　さらにトランジスタ７００のバックゲートに負の電位を印加することで、トランジスタ７００のオフ電流をより小さくすることができる。この場合、トランジスタ７００のバックゲート電圧を維持できる構成とすることにより、電源の供給なしで長期間の記憶保持が可能となる。
　トランジスタ９００は、トランジスタ７００と同じ層に形成されており、並行して作製することができるトランジスタである。トランジスタ９００は、絶縁体７１６が開口部を有していて、開口部内に導電体３１０ａ、導電体３１０ｂ、導電体３１０ｃが配置され、導電体３１０ａ、導電体３１０ｂ、導電体３１０ｃおよび絶縁体７１６上の、絶縁体７２０、絶縁体７２２および絶縁体７２４と、絶縁体７２４上の酸化物４０６ｄと、酸化物４０６ｄ上の絶縁体４１２ａと、絶縁体４１２ａ上の導電体４０４ａと、を有する。ここで、導電体３１０ａ、導電体３１０ｂおよび導電体３１０ｃは導電体３１０と同じ層で、酸化物４０６ｄは酸化物４０６ｃと同じ層で、絶縁体４１２ａは絶縁体４１２と同じ層で、導電体４０４ａは導電体４０４と同じ層で形成される。
　導電体３１０ａおよび導電体３１０ｃは、絶縁体７２０、７２２、７２４に形成された開口を介して酸化物４０６ｄと接している。よって、導電体３１０ａまたは導電体３１０ｃは、ソース電極又はドレイン電極のいずれかとして機能できる。また、導電体４０４ａまたは導電体３１０ｂの一方は、ゲート電極として機能でき、他方はバックゲート電極として機能できる。
　トランジスタ９００の半導体層として機能する酸化物４０６ｄは、酸化物４０６ｃなどと同様に、酸素欠損が低減され、水素または水などの不純物が低減されている。これにより、トランジスタ９００のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、Ｉｃｕｔを非常に小さくすることができる。ここで、Ｉｃｕｔとは、バックゲート電圧及びトップゲート電圧が０Ｖのときのドレイン電流のことを指す。
　トランジスタ７００のバックゲート電圧を、トランジスタ９００によって制御する。例えば、トランジスタ９００のトップゲート及びバックゲートをソースとダイオード接続し、トランジスタ９００のソースとトランジスタ７００のバックゲートを接続する構成とする。この構成でトランジスタ７００のバックゲートの負電位を保持するとき、トランジスタ９００のトップゲートーソース間の電圧および、バックゲートーソース間の電圧は、０Ｖになる。トランジスタ９００のＩｃｕｔは非常に小さいので、この構成とすることにより、トランジスタ７００およびトランジスタ９００に電源供給をしなくてもトランジスタ７００のバックゲートの負電位を長時間維持することができる。これにより、トランジスタ７００及びトランジスタ９００を有する記憶装置は、長期にわたり記憶内容を保持することが可能である。
　図１３、および図１４において、配線３００１はトランジスタ８００のソースと電気的に接続され、配線３００２はトランジスタ８００のドレインと電気的に接続されている。また、配線３００３はトランジスタ７００のソースおよびドレインの一方と電気的に接続され、配線３００４はトランジスタ７００のゲートと電気的に接続され、配線３００６はトランジスタ７００のバックゲートと電気的に接続されている。そして、トランジスタ８００のゲート、およびトランジスタ７００のソースおよびドレインの他方は、容量素子６００の電極の一方と電気的に接続され、配線３００５は容量素子６００の電極の他方と電気的に接続されている。配線３００７はトランジスタ９００のソースと電気的に接続され、配線３００８はトランジスタ９００のゲートと電気的に接続され、配線３００９はトランジスタ９００のバックゲートと電気的に接続され、配線３０１０はトランジスタ９００のドレインと電気的に接続されている。ここで、配線３００６、配線３００７、配線３００８、及び配線３００９が電気的に接続されている。
＜記憶装置の構成１＞
　図１３、および図１４に示す記憶装置は、トランジスタ８００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
　情報の書き込みおよび保持について説明する。まず、配線３００４の電位を、トランジスタ７００が導通状態となる電位にして、トランジスタ７００を導通状態とする。これにより、配線３００３の電位が、トランジスタ８００のゲート、および容量素子６００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トランジスタ８００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、配線３００４の電位を、トランジスタ７００が非導通状態となる電位にして、トランジスタ７００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
　トランジスタ７００のオフ電流が小さい場合、ノードＦＧの電荷は長期間にわたって保持される。
　次に情報の読み出しについて説明する。配線３００１に所定の電位（定電位）を与えた状態で、配線３００５に適切な電位（読み出し電位）を与えると、配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ８００をｎチャネル型とすると、トランジスタ８００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ８００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ８００を「導通状態」とするために必要な配線３００５の電位をいうものとする。したがって、配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ８００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ８００は「非導通状態」のままである。このため、配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
　また、図１３、および図１４に示す記憶装置をマトリクス状に配置することで、メモリセルアレイを構成することができる。
　なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。例えば、トランジスタ８００をｐチャネル型とした場合、メモリセルはＮＯＲ型の構成となる。従って、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷によらずトランジスタ８００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を配線３００５に与えることで所望のメモリセルの情報のみを読み出すことができる。または、トランジスタ８００をｎチャネル型とした場合、メモリセルはＮＡＮＤ型の構成となる。従って、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷によらずトランジスタ８００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を配線３００５に与えることで所望のメモリセルの情報のみを読み出すことができる。
＜記憶装置の構成２＞
　図１３、および図１４に示す記憶装置は、トランジスタ８００を有さない構成としてもよい。トランジスタ８００を有さない場合も、先に述べた記憶装置と同様の動作により情報の書き込みおよび保持動作が可能である。
　例えば、トランジスタ８００を有さない場合における、情報の読み出しについて説明する。トランジスタ７００が導通状態になると、浮遊状態である配線３００３と容量素子６００とが導通し、配線３００３と容量素子６００の間で電荷が再分配される。その結果、配線３００３の電位が変化する。配線３００３の電位の変化量は、容量素子６００の電極の一方の電位（または容量素子６００に蓄積された電荷）によって、異なる値をとる。
　例えば、容量素子６００の電極の一方の電位をＶ、容量素子６００の容量をＣ、配線３００３が有する容量成分をＣＢ、電荷が再分配される前の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の配線３００３の電位は、（ＣＢ×ＶＢ０＋ＣＶ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子６００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
　そして、配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
　本構成とする場合、例えば、メモリセルを駆動させるための駆動回路にシリコンが適用されたトランジスタを用い、トランジスタ７００として、金属酸化物が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。
　以上に示した記憶装置は、金属酸化物を用いたオフ電流の小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い記憶装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
　また、該記憶装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。即ち、本発明の一態様に係る記憶装置は、従来の不揮発性メモリとは異なり書き換え可能回数に制限はなく、信頼性が飛躍的に向上した記憶装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
　さらに、トランジスタ７００は、先の実施の形態に記載の通り、多層構造の金属酸化物を半導体層として用いており、大きいオン電流を得ることができる。これにより、さらに情報の書き込み速度を向上させ、高速な動作が可能となる。
＜記憶装置の構造１＞
　本発明の一態様の記憶装置の一例を、図１３に示す。記憶装置は、トランジスタ９００、トランジスタ８００、トランジスタ７００、容量素子６００を有する。トランジスタ７００はトランジスタ８００の上方に設けられ、容量素子６００はトランジスタ８００、およびトランジスタ７００の上方に設けられている。
　トランジスタ８００は、基板８１１上に設けられ、導電体８１６、絶縁体８１４、基板８１１の一部からなる半導体領域８１２、およびソース領域またはドレイン領域として機能する低抵抗領域８１８ａ、および低抵抗領域８１８ｂを有する。
　トランジスタ８００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域８１２のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域８１８ａ、および低抵抗領域８１８ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ８００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域８１８ａ、および低抵抗領域８１８ｂは、半導体領域８１２に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体８１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　なお、図１に示すトランジスタ８００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　トランジスタ８００を覆って、絶縁体８２０、絶縁体８２２、絶縁体８２４、および絶縁体８２６が順に積層して設けられている。
　絶縁体８２０、絶縁体８２２、絶縁体８２４、および絶縁体８２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　絶縁体８２２は、その下方に設けられるトランジスタ８００などによって生じる段差を平坦化する平坦化膜として機能を有していてもよい。例えば、絶縁体８２２の上面は、平坦性を高めるためにＣＭＰ法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体８２４には、基板８１１、またはトランジスタ８００などから、トランジスタ７００及びトランジスタ９００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。ここで、バリア性とは、水素、および水に代表される不純物の拡散を抑制する機能とする。例えば、３５０℃または４００℃の雰囲気下において、バリア性を有する膜中の一時間当たりの水素の拡散距離が５０ｎｍ以下であればよい。好ましくは、３５０℃または４００℃の雰囲気下において、バリア性を有する膜中における一時間当たりの水素の拡散距離が３０ｎｍ以下、さらに好ましくは２０ｎｍ以下であるとよい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ７００等の半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ７００及びトランジスタ９００と、トランジスタ８００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、ＴＤＳなどを用いて分析することができる。例えば、絶縁体８２４の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体８２４の面積当たりに換算して、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、好ましくは１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であればよい。
　なお、絶縁体８２６は、絶縁体８２４よりも誘電率が低いことが好ましい。例えば、絶縁体８２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体８２４の比誘電率は、絶縁体８２６の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体８２０、絶縁体８２２、絶縁体８２４、および絶縁体８２６には容量素子６００、またはトランジスタ７００と電気的に接続する導電体８２８、および導電体８３０等が埋め込まれている。なお、導電体８２８、および導電体８３０はプラグ、または配線として機能を有する。また、後述するが、プラグまたは配線として機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　各プラグ、および配線（導電体８２８、および導電体８３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体８２６、および導電体８３０上に、配線層を設けてもよい。例えば、図１３において、絶縁体８５０、絶縁体８５２、及び絶縁体８５４が順に積層して設けられている。また、絶縁体８５０、絶縁体８５２、及び絶縁体８５４には、導電体８５６が形成されている。導電体８５６は、プラグ、または配線として機能を有する。なお導電体８５６は、導電体８２８、および導電体８３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体８５０は、絶縁体８２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体８５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体８５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ８００とトランジスタ７００及びトランジスタ９００とは、バリア層により分離することができ、トランジスタ８００からトランジスタ７００及びトランジスタ９００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ８００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体８５０と接する構造であることが好ましい。
　絶縁体８５４上には、絶縁体８５８、絶縁体７１０、絶縁体７１２、絶縁体７１４、および絶縁体７１６が、順に積層して設けられている。絶縁体８５８、絶縁体７１０、絶縁体７１２、絶縁体７１４、および絶縁体７１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体８５８、絶縁体７１２、および絶縁体７１４には、例えば、基板８１１、またはトランジスタ８００を設ける領域などから、トランジスタ７００及びトランジスタ９００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体８２４と同様の材料を用いることができる。
　また、水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ７００等の半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ７００及びトランジスタ９００と、トランジスタ８００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体７１２、および絶縁体７１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ７００及びトランジスタ９００への混入を防止することができる。また、トランジスタ７００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ７００及びトランジスタ９００に対する保護膜として用いることに適している。
　また、例えば、絶縁体７１０、および絶縁体７１６には、絶縁体８２０と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体７１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体８５８、絶縁体７１０、絶縁体７１２、絶縁体７１４、および絶縁体７１６には、導電体７１８、及びトランジスタ７００及びトランジスタ９００を構成する導電体（導電体７０５、導電体４０５、導電体４０３、および導電体４０７）等が埋め込まれている。なお、導電体７１８は、容量素子６００、またはトランジスタ８００と電気的に接続するプラグ、または配線としての機能を有する。導電体７１８は、導電体８２８、および導電体８３０と同様の材料を用いて設けることができる。
　特に、絶縁体８５８、絶縁体７１２、および絶縁体７１４と接する領域の導電体７１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ８００とトランジスタ７００とは、酸素、水素、および水に対するバリア性を有する層であり、完全に分離することができ、トランジスタ８００からトランジスタ７００及びトランジスタ９００への水素の拡散を抑制することができる。
　絶縁体７１６の上方には、トランジスタ７００及びトランジスタ９００が設けられている。トランジスタ７００及びトランジスタ９００の上方には、絶縁体７８２および絶縁体７８４が設けられている。絶縁体７８２および絶縁体７８４は、絶縁体８２４と同様の材料を用いることができる。これにより、絶縁体７８４は、トランジスタ７００及びトランジスタ９００に対する保護膜として機能する。さらに、図１３に示すように、絶縁体７１６、７２０、７２２、７２４、７７２、７７４、７８０に開口を形成して絶縁体７１４と絶縁体７８２が接する構成とすることが好ましい。このような構成とすることにより、絶縁体７１４と絶縁体７８２でトランジスタ７００、トランジスタ９００を封止することができ、水素または水などの不純物の浸入を防ぐことができる。
　絶縁体７８４の上には、絶縁体６１０が設けられている。絶縁体６１０は、絶縁体８２０と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体６１０として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体７２０、絶縁体７２２、絶縁体７２４、絶縁体７７２、絶縁体７７４、および絶縁体６１０には、導電体７８５等が埋め込まれている。
　導電体７８５は、容量素子６００、トランジスタ７００、またはトランジスタ８００と電気的に接続するプラグ、または配線として機能を有する。導電体７８５は、導電体８２８、および導電体８３０と同様の材料を用いて設けることができる。
　例えば、導電体７８５を積層構造として設ける場合、酸化しにくい（耐酸化性が高い）導電体を含むことが好ましい。特に、過剰酸素領域を有する絶縁体７２４と接する領域に、耐酸化性が高い導電体を設けることが好ましい。当該構成により、絶縁体７２４から過剰な酸素を、導電体７８５が吸収することを抑制することができる。また、導電体７８５は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、過剰酸素領域を有する絶縁体７２４と接する領域に、水素などの不純物に対するバリア性を有する導電体を設けることで、導電体７８５中の不純物、および導電体７８５の一部の拡散や、外部からの不純物の拡散経路となることを抑制することができる。
　また、絶縁体６１０、および導電体７８５上に、導電体７８７、および容量素子６００などを設ける。なお、容量素子６００は、導電体６１２と、絶縁体６３０、絶縁体６３２、絶縁体６３４、および導電体６１６とを有する。導電体６１２、および導電体６１６は、容量素子６００の電極として機能を有し、絶縁体６３０、絶縁体６３２、および絶縁体６３４は容量素子６００の誘電体として機能を有する。
　導電体７８７は、容量素子６００、トランジスタ７００、またはトランジスタ８００と電気的に接続するプラグ、または配線として機能を有する。また、導電体６１２は、容量素子６００の電極の一方として機能を有する。なお、導電体７８７、および導電体６１２は、同時に形成することができる。
　導電体７８７、および導電体６１２には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　絶縁体６３０、絶縁体６３２および絶縁体６３４は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
　例えば、絶縁体６３２に、酸化アルミニウムなどの高誘電率（ｈｉｇｈ−ｋ）材料を用いた場合、容量素子６００は、単位面積当たりの容量を大きくすることができる。また、絶縁体６３０、および絶縁体６３４には、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いるとよい。絶縁耐力が大きい絶縁体により、高誘電体を挟むことで、容量素子６００の静電破壊を抑制し、かつ容量の大きな容量素子とすることができる。
　また、導電体６１６は、絶縁体６３０、絶縁体６３２および絶縁体６３４を介して、導電体６１２の側面、および上面を覆うように設ける。当該構成により、導電体６１２の側面は、絶縁体を介して、導電体６１６に包まれる。当該構成とすることで、導電体６１２の側面でも容量が形成されるため、容量素子の投影面積当たりの容量を増加させることができる。従って、記憶装置の小面積化、高集積化、および微細化が可能となる。
　なお、導電体６１６は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
　導電体６１６、および絶縁体６３４上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体８２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
　以上が構成例についての説明である。本構成を用いることで、金属酸化物を有するトランジスタを用いた記憶装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい金属酸化物を有するトランジスタを提供することができる。または、オフ電流が小さい金属酸化物を有するトランジスタを提供することができる。または、消費電力が低減された記憶装置を提供することができる。
＜変形例＞
　記憶装置の変形例の一例を、図１４に示す。図１４は、図１３と、トランジスタ８００の構成、および絶縁体７７２、および絶縁体７７４の形状などが異なる。
　図１４に示すトランジスタ８００はチャネルが形成される半導体領域８１２（基板８１１の一部）が凸形状を有する。また、半導体領域８１２の側面および上面を、絶縁体８１４を介して、導電体８１６が覆うように設けられている。なお、導電体８１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ８００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　当該構成のトランジスタ８００と、トランジスタ７００を組み合わせて用いることで、小面積化、高集積化、微細化が可能となる。
　本構成を用いることで、金属酸化物を有するトランジスタを用いた記憶装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい金属酸化物を有するトランジスタを提供することができる。または、オフ電流が小さい金属酸化物を有するトランジスタを提供することができる。または、消費電力が低減された記憶装置を提供することができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
　１１ａ　　スパッタリングターゲット
１１ｂ　　スパッタリングターゲット
２６ｂ　　成膜室
３５　　金属酸化物
４２ａ　　ターゲット
４２ｂ　　ターゲット
４３ａ　　シャッタ
４３ｂ　　シャッタ
４６　　基板ステージ
４８　　基板
５０ａ　　バッキングプレート
５０ｂ　　バッキングプレート
６０　　基板
６０ａ　　バッキングプレート
６０ｂ　　バッキングプレート
６１ａ　　駆動部
６１ｂ　　駆動部
６２　　マグネットユニット
６２ａ　　マグネットユニット
６４ａ　　ターゲットホルダ
６４ｂ　　ターゲットホルダ
６６　　シャッタ
６７　　切欠き部
６８Ｎ１　　マグネット
６８Ｎ２　　マグネット
６８Ｓ　　マグネット
７０　　マグネットホルダ
７０ａ　　マグネットホルダ
７２ａ　　磁力線
７２ｂ　　磁力線
１００　　トランジスタ
１００ａ　　部分
１００ｂ　　部分
１０２　　基板
１０４　　絶縁体
１０６　　導電体
１０８　　酸化物
１０８ａ　　酸化物
１０８ｂ　　酸化物
１０８ｃ　　酸化物
１０８ｎ　　領域
１１０　　絶縁体
１１２　　導電体
１１６　　絶縁体
１１８　　絶縁体
１２０ａ　　導電体
１２０ｂ　　導電体
１４１ａ　　開口部
１４１ｂ　　開口部
１４３　　開口部
３０１　　絶縁体
３０２　　絶縁体
３０３　　絶縁体
３１０　　導電体
３１０ａ　　導電体
３１０ｂ　　導電体
３１０ｃ　　導電体
４００　　基板
４０１ａ　　絶縁体
４０１ｂ　　絶縁体
４０２　　絶縁体
４０３　　導電体
４０４　　導電体
４０４ａ　　導電体
４０５　　導電体
４０６ａ　　酸化物
４０６ａ１　　酸化物
４０６ｂ　　酸化物
４０６ｂ１　　酸化物
４０６ｂ１ｎ　　酸化物
４０６ｂ１ｗ　　酸化物
４０６ｂｎ　　酸化物
４０６ｂｎ＿ｎ　　酸化物
４０６ｂｎ＿１　　酸化物
４０６ｂｎ＿２　　酸化物
４０６ｂｗ　　酸化物
４０６ｂｗ＿１　　酸化物
４０６ｂｗ＿２　　酸化物
４０６ｃ　　酸化物
４０６ｄ　　酸化物
４０７　　導電体
４０８ａ　　絶縁体
４０８ｂ　　絶縁体
４１０　　絶縁体
４１２　　絶縁体
４１２ａ　　絶縁体
４１６ａ　　導電体
４１６ａ１　　導電体
４１６ａ２　　導電体
４１７ａ１　　バリア膜
４１７ａ２　　バリア膜
５００　　トランジスタ
５０２　　基板
５０４　　導電体
５０６　　絶縁体
５０７　　絶縁体
５０８　　酸化物
５０８ａ　　酸化物
５０８ｂ　　酸化物
５０８ｃ　　酸化物
５０８ｎ　　領域
５１２ａ　　導電体
５１２ｂ　　導電体
５１４　　絶縁体
５１６　　絶縁体
５１８　　絶縁体
５２０ａ　　導電体
５２０ｂ　　導電体
５４２ａ　　開口部
５４２ｂ　　開口部
５４２ｃ　　開口部
６００　　容量素子
６１０　　絶縁体
６１２　　導電体
６１６　　導電体
６３０　　絶縁体
６３２　　絶縁体
６３４　　絶縁体
６５０　　絶縁体
７００　　トランジスタ
７０５　　導電体
７１０　　絶縁体
７１２　　絶縁体
７１４　　絶縁体
７１６　　絶縁体
７１８　　導電体
７２０　　絶縁体
７２２　　絶縁体
７２４　　絶縁体
７７２　　絶縁体
７７４　　絶縁体
７８０　　絶縁体
７８２　　絶縁体
７８４　　絶縁体
７８５　　導電体
７８７　　導電体
８００　　トランジスタ
８１１　　基板
８１２　　半導体領域
８１４　　絶縁体
８１６　　導電体
８１８ａ　　低抵抗領域
８１８ｂ　　低抵抗領域
８２０　　絶縁体
８２２　　絶縁体
８２４　　絶縁体
８２６　　絶縁体
８２８　　導電体
８３０　　導電体
８５０　　絶縁体
８５２　　絶縁体
８５４　　絶縁体
８５６　　導電体
８５８　　絶縁体
９００　　トランジスタ
３００１　　配線
３００２　　配線
３００３　　配線
３００４　　配線
３００５　　配線
３００６　　配線
３００７　　配線
３００８　　配線
３００９　　配線
３０１０　　配線

Claims (6)

  1. 　スパッタリング装置を用いた金属酸化物の作製方法であって、
    前記スパッタリング装置は、
    　第１のスパッタリングターゲットと、
    　前記第１のスパッタリングターゲットに接続される第１の電源と、
    　前記第１のスパッタリングターゲットに対向して設けられる第１のシャッタと、
    　前記第１のスパッタリングシャッタに接続される第１の駆動部と、
    　第２のスパッタリングターゲットと、
    　前記第２のスパッタリングターゲットに接続される第２の電源と、
    　前記第２のスパッタリングターゲットに対向して設けられる第２のシャッタと、
    　前記第２のシャッタに接続される第２の駆動部と、
    基板ホルダと、を有し、
    　前記第１のスパッタリングターゲットは、第１のバンドギャップを有する酸化物材料を含み、
    　前記第２のスパッタリングターゲットは、第２のバンドギャップを有する酸化物の材料を含み、
    　前記第１のバンドギャップは、前記第２のバンドギャップより小さく、
    　前記第１の電源をオンにする第１の工程と、
    　前記第２の電源をオンにする第２の工程と、
    　前記第１の駆動部を動作させ、前記第１のシャッタを開く第３の工程と、
    　前記第２の駆動部を動作させ、前記第２のシャッタを開く第４の工程と、を有し、
    前記第３の工程と、前記第４の工程とは、交互に行われることを特徴とする金属酸化物の作製方法。
  2. 　請求項１において、前記第１のスパッタリングターゲットは、酸化インジウム及び酸化亜鉛のいずれか一方または双方を有し、
    　前記第２のスパッタリングターゲットは、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、シリコン、ホウ素、イットリウム、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）の酸化物を有する金属酸化物の作製方法。
  3. 　請求項１において、前記第２のバンドギャップと前記第１のバンドギャップの差は、０．３ｅＶ以上１．３ｅＶ以下である金属酸化物の作製方法。
  4. 　スパッタリング装置を用いた金属酸化物の作製方法であって、
    前記スパッタリング装置は、
    　第１のスパッタリングターゲットと、第２のスパッタリングターゲットと、シャッタと、基板ホルダと、を有し、
    　前記第１のスパッタリングターゲットは、第１のバンドギャップを有する酸化物材料を含み、
    　前記第２のスパッタリングターゲットは、第２のバンドギャップを有する酸化物を含み、
    　前記シャッタは開口部を有し、該開口部が前記第１のスパッタリングターゲットと重なる第１の工程と、
    　前記開口部が第２のスパッタリングターゲットと重なる第２の工程と、を有し、
    前記第１の工程と、前記第２の工程とは、交互に行われることを特徴とする金属酸化物の作製方法。
  5. 　請求項４において、前記第１のスパッタリングターゲットは、酸化インジウム及び酸化亜鉛のいずれか一方または双方を有し、
    　前記第２のスパッタリングターゲットは、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、シリコン、ホウ素、イットリウム、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）の酸化物を有する金属酸化物の作製方法。
  6. 　請求項４において、前記第２のバンドギャップと前記第１のバンドギャップの差は、０．３ｅＶ以上１．３ｅＶ以下である金属酸化物の作製方法。
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JP2013038399A (ja) * 2011-07-08 2013-02-21 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法

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