WO1999021224A1 - Substrat d'un boitier - Google Patents

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WO1999021224A1
WO1999021224A1 PCT/JP1998/004350 JP9804350W WO9921224A1 WO 1999021224 A1 WO1999021224 A1 WO 1999021224A1 JP 9804350 W JP9804350 W JP 9804350W WO 9921224 A1 WO9921224 A1 WO 9921224A1
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substrate
package substrate
conductor circuit
solder
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Motoo Asai
Yoji Mori
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Ibiden Co., Ltd.
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Definitions

  • the present invention relates to a package substrate on which an IC chip is mounted, and more specifically, a solder pad for connection to an IC chip, and a mother board, a sub board, etc.
  • the present invention relates to a package substrate on which solder pads for connection are formed.
  • the highly integrated IC chip is mounted on a package substrate and connected to a motherboard, subboard, or other substrate.
  • the configuration of this package substrate will be described with reference to FIG. 23 which is a cross-sectional view showing a state where the IC chip 80 is mounted on the package substrate 600 and attached to the motherboard 90. I do.
  • the package substrate 600 has conductor circuits 658 A, 658 B formed on both sides of the core substrate 630, and an interlayer resin insulation layer is formed above the conductor circuits 658 A, 658 B.
  • solder bump 6776 U for connection with the pad 82 on the IC chip 80 side is formed, and on the surface (lower surface) on the sub board 90 side.
  • solder bumps 676D for connection to the pads 92 on the motherboard 90 side.
  • the solder bump 675U is formed on the solder pad 675U, and the solder bump 675D is formed on the solder pad 675D.
  • Resin 84 is sealed between the IC chip 80 and the package substrate 600 in order to increase the connection reliability of the 6 7 6 D, and similarly, the package substrate 600 and the mother board 90 Between them, resin 94 is sealed.
  • the package substrate 600 is used to connect the highly integrated IC chip 80 and the motherboard 90. That is, the pad of IC chip 80 8 2 is as small as 13 3 to 17 0; m; and the pad 92 on the motherboard 90 is as large as 600 m in diameter, so the IC chip cannot be directly attached to the motherboard.
  • the relay is performed on the package substrate.
  • the solder pad 675 U on the IC chip side and the solder pad 675 D on the mother board are set to the size of the pad 82 on the IC chip and the pad 92 on the mother board, respectively. It is formed correspondingly. Therefore, the ratio of the area of the solder pad 675 U occupying the surface of the package substrate 600 on the IC chip side to the ratio of the area of the solder pad 675 D occupying the surface of the mother board side is Are different.
  • the interlayer resin insulation layer 650 and the core substrate 630 are formed of resin
  • the solder pads 675 U and 675 D are formed of a metal such as nickel. .
  • the solder pads 675 U occupying the surface on the IC chip side described above are reduced. Due to the difference between the area ratio and the area ratio of the solder pad 675 D occupying the motherboard surface, the package substrate sometimes warped to the IC chip side. Furthermore, even when the IC chip is mounted and actually used, when the IC chip repeatedly shrinks due to heat generated from the IC chip, the difference in shrinkage ratio between the resin portion and the solder pad, which is a metal portion, causes Warpage was sometimes caused.
  • a multilayer board used as a package board one of the conductor circuits of a plurality of layers is used as a ground layer or a power supply layer.
  • the purpose is to reduce power noise.
  • the connection from the ground layer (or the power supply layer) to the external terminal is performed via wiring. That is, wirings 658 A and 658 B (conductor circuits) serving as ground layers are formed on the upper layer of the substrate 63.
  • the wiring (ground layer) 658 B is connected to the wiring 658 DS via the via hole 660 B, and the wiring 658 DS is connected via the via hole 660 D. Connected to solder bump 676 U.
  • connection between the ground layer 658D and the solder bump 6776U is performed via the wiring 6558D-1S, noise is easily applied to the wiring 6558D-S, and the noise is reduced. This has caused a malfunction of an electronic element connected to a multilayer wiring board such as an integrated chip. In addition, a space for routing the wiring in the multilayer wiring board is required, which hinders high density.
  • a capacitor is generally formed inside the package substrate to reduce the noise of the signal between the IC chip and the mother board.
  • the inner conductor circuits 658 B and 658 A provided on both sides of the core substrate 630 are formed as a power supply layer and a ground layer, so that the core substrate 630 is interposed. This forms a capacitor.
  • FIG. 24 (A) is a plan view of an inner-layer conductor circuit 658 B formed on the upper surface of the core substrate 630.
  • a ground layer 638G and a land-pad 640 for connection between an upper layer and a lower layer are formed on the inner layer conductor circuit 658B.
  • An insulating buffer band 642 is formed on the inner layer conductor circuit 658B.
  • the land-pad 640 is provided with a through-hole 630a of the through-hole 636 penetrating the core substrate 630 shown in FIG. 23 and a via-hole 630 penetrating the upper interlayer resin insulation layer 650. 6 OA, a pad 640b connected to the OA, and a wiring 640c connecting the land 64a and the pad 640b.
  • FIG. 24 (B) shows the via hole 660 D and the solder bath in FIG. In this figure, the state of the lamp 6775D viewed from the C side is enlarged.
  • the solder bump 675 on which the solder bump 676D is placed is formed in a circular shape, and is connected to the via hole 660D formed in a circular shape as described above via the wiring 678.
  • the IC chip 80 repeats a heat cycle of a high temperature state during operation and cooling to room temperature upon completion of the operation.
  • the IC chip 80 made of silicon and the package substrate 600 made of resin have significantly different coefficients of thermal expansion, stress is generated in the package substrate 600 in the heat cycle, and the package substrate 600 is produced.
  • Cracks L 2 are generated in the sealing resin 94 between 0 and the mother port 90.
  • the crack L2 when the crack L2 occurs in the resin 94, the crack L2 expands, and the connection between the via hole 660D of the package substrate 600 and the solder bump 675D may be cut off. there were. That is, as shown in FIG. 24 (C), the via hole 660 D and the solder bump 675 in FIG.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a warped package substrate having solder bumps.
  • An object of the present invention is to provide a multilayer wiring board and a multilayer printed wiring board which are hardly affected by noise.
  • An object of the present invention is to provide a package substrate capable of shortening a transmission path between an upper conductor wiring and a lower conductor wiring.
  • An object of the present invention is to provide a package substrate that does not cause disconnection between a solder bump and a via hole. Disclosure of the invention
  • the solder pads are small on the IC chip side of the package substrate, the proportion of the metal portion occupied by the solder pads is small, and on the substrate side such as a mother board, the solder pads are large. The proportion of parts is large.
  • a dummy pattern is placed between the conductor circuit patterns on the IC chip side of the package substrate. By forming, the metal part is increased, the ratio of the metal part on the IC chip side and the metal part on the mother board side is adjusted, and the package substrate is prevented from warping.
  • the dummy pattern has no meaning such as an electrical connection or a capacitor, but refers to a pattern formed simply with a mechanical meaning.
  • the solder pads are small on the IC chip side of the package substrate, the proportion of the metal portion occupied by the solder pads is small, and on the substrate side such as a mother board, the solder pads are large, The proportion of parts is large.
  • the number of metal portions is increased, and the ratio of the metal portion between the IC chip side and the mother board side is adjusted.
  • the metal dummy pattern enhances the mechanical strength of the outer periphery of the package substrate so that the package substrate does not warp.
  • the second conductor circuit provided under the second interlayer resin insulation layer supporting the outermost conductor circuit is a power supply layer and / or a ground layer, and the second conductor circuit is Since the via holes are directly connected and the solder bumps are formed in the via holes, there is no wiring for connecting the power supply layer or the ground layer to the solder bumps. Therefore, it is not affected by the noise superimposed on the wiring.
  • the land and the pads are integrated and the lands and the pads are connected without interposing the wiring, the land and the pads are connected between the upper conductor layer and the lower conductor layer.
  • the transmission line can be shortened, and the resistance value can be reduced.
  • the land and the pad are connected without passing through the wiring, stress is not concentrated at the connection between the wiring and the land and between the wiring and the pad, and the wire is broken due to a crack generated by the stress concentration. Is not generated in the package substrate.
  • the solder bumps are formed in the via holes, the solder bumps and the via holes are directly connected to each other. Even if a crack occurs in the substrate, no disconnection occurs between the solder bump and the via hole. That is, in a package substrate in which a solder pad is connected to a via hole via a wiring and a solder bump is placed on the solder pad, when a crack is formed inside, the wiring connects the via hole and the solder pad by the crack. In some cases, the connection between the solder bump and the via hole is broken, but in the package substrate of claim 7, the crack does not cause the disconnection.
  • solder bumps are formed in the via holes, the solder bumps and the via holes are directly connected, so that even if a crack occurs in the package substrate, there is a break between the solder bumps and the via holes. Does not occur. Also, since the solder bumps are formed in a plurality of via holes, even if one of the plurality of via holes is not connected internally, the connection with the solder bump can be obtained in another via hole, so that fail-safe Can be realized. Further, since the solder bumps are formed in a plurality of via holes, the solder bumps can be formed larger than the via holes.
  • the dummy pattern may be electrically connected to a power supply or a ground layer, or the dummy pattern itself may be a power supply ground layer. This is because noise on the signal line can be prevented.
  • FIG. 1 is a sectional view showing a package substrate according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the package substrate shown in FIG. 1 along X1-X1.
  • FIG. 3 to FIG. 9 are views showing a manufacturing process of the package substrate according to the first embodiment of the present invention.
  • FIG. 10 is a sectional view showing a package substrate according to a second embodiment of the present invention.
  • FIG. 11 (A) is a plan view of a package substrate according to a second embodiment
  • FIG. 11 (B) is a bottom view of an IC chip.
  • FIG. 12 is a cross-sectional view showing a state where an IC chip is mounted on the package substrate shown in FIG. 10 and attached to a motherboard.
  • FIG. 13 is a sectional view showing a multilayer printed wiring board according to a third embodiment of the present invention.
  • FIG. 14 is a cross-sectional view showing a configuration of a multilayer printed wiring board according to a modification of the third embodiment of the present invention.
  • FIG. 15 is a sectional view showing a package substrate according to a fourth embodiment of the present invention.
  • FIG. 16 (A) is a plan view of a core substrate on which an inner layer copper pattern of a package substrate according to a fourth embodiment is formed
  • FIG. 16 (B) is a plan view of FIG. 16 (A). It is a top view which expands and shows a part.
  • FIG. 17 is a cross-sectional view showing a package substrate according to a modification of the fourth embodiment of the present invention.
  • FIG. 18 (A) is a plan view of a conductor circuit formed on a package substrate according to a modification of the fourth embodiment
  • FIG. 18 (B) is a plan view of FIG. 18 (A). It is a top view which expands and shows a part.
  • FIG. 19 is a sectional view showing a package substrate according to a fifth embodiment of the present invention.
  • FIG. 20 is a cross-sectional view showing a state where an IC chip is mounted on the package substrate shown in FIG. 19 and attached to a motherboard.
  • FIG. 21 is a cross-sectional view showing a package substrate according to a modification of the fifth embodiment of the present invention.
  • FIG. 22 is an X5-X5 cross-sectional view of the package substrate of FIG.
  • FIG. 23 is a cross-sectional view of a package substrate according to the related art.
  • FIG. 24 (A) is a plan view of the inner layer conductor circuit of FIG. 23,
  • FIG. 24 (B) is a view of arrow C in FIG. 23, and
  • FIG. ) Is a view on arrow D in FIG. 23.
  • the configuration of the package substrate according to the first embodiment of the present invention will be described with reference to FIG.
  • the package substrate of the first embodiment whose cross section is shown in FIG. 1, is mounted on a motherboard (not shown) with an integrated circuit (not shown) placed on the top surface.
  • a so-called integrated circuit package A so-called integrated circuit package.
  • the package substrate is provided with solder bumps 76 U for connection to the bump side of the integrated circuit on the upper surface and solder bumps 76 D for connection to the bumps of the mother board on the lower surface side. It plays a role of transferring signals between the integrated circuit and the mother board, and relaying power supply from the mother board side.
  • Inner layer copper patterns 34 U and 34 D serving as ground layers are formed on the upper and lower surfaces of the core substrate 30 of the package substrate.
  • a conductor circuit 58 U and a dummy pattern 58 M for forming a signal line with an interlayer resin insulating layer 50 interposed therebetween, and the interlayer resin insulating layer 50 U 6 OUs are formed through the vials.
  • the outermost conductor circuit 158 U and the via hole 1 penetrating the interlayer resin insulation layer 150 via the interlayer resin insulation layer 150 are provided.
  • solder pad 75 U for supporting a solder bump 76 U is formed in the conductive circuit 158 U and the via hole 160 U.
  • the solder pad 75 U on the IC chip side is formed to have a diameter of 133 to 170 zm.
  • the ground layer (inner copper pattern) 34 D on the lower surface side of the core substrate 30 (the upper layer means the upper side with respect to the substrate 30 and the lower side with respect to the lower surface of the substrate). 2), a conductor circuit 58D for forming a signal line via an interlayer resin insulating layer 50 is formed.
  • a conductor circuit 58D for forming a signal line via an interlayer resin insulating layer 50 is formed in the upper layer of the conductor circuit 58D.
  • an outermost conductor circuit 158D and a via hole 160D penetrating the interlayer resin insulation layer 150 are formed via an interlayer resin insulation layer 150.
  • a solder pad 75D for supporting the solder bump 76D is formed in the conductive circuit 158D and the via hole 160D.
  • the solder pad 75D on the motherboard side is formed to have a diameter of 600.
  • FIG. 2 shows a section taken along line XI-XI in Fig. 1. That is, FIG. 2 shows a cross section of the package substrate, and a XI-XI vertical cross section in FIG. 2 corresponds to FIG.
  • a dummy pattern 58M is formed between the conductor circuit 58U constituting the signal line and the conductor circuit 58U.
  • the dummy pattern has no meaning such as an electrical connection or a capacitor, and is simply a pattern formed in a mechanical sense.
  • the surface (upper surface) on the IC chip side has a small solder pad (diameter).
  • the proportion of the metal part occupied by the solder pads is small.
  • the surface (lower surface) of the mother board has a large proportion of metal pads due to the large solder pad (diameter 600 um).
  • the dummy pattern 58M is formed between the conductor circuits 58U and 58U forming the signal lines on the IC chip side of the package substrate, so that the package substrate on the IC chip side is formed.
  • the number of metal parts is increased, and the ratio of the metal parts on the IC chip side and the mother board side is adjusted so that warpage does not occur during the manufacturing process of the package substrate described later and during use.
  • PES polyether sulfone
  • epoxy resin particles manufactured by Sanyo Chemical Industries, polymer pole
  • [Resin composition 1] 35 parts by weight of a resin solution prepared by dissolving a 25% acrylated product of cresol nopolak type epoxy resin (manufactured by Nippon Kayaku Co., Ltd., molecular weight 2500) at a concentration of 80 wt% in DMDG, photosensitive monomer (Toa Gosei Co., Aronix M315) 4 parts by weight, 0.5 parts by weight of an antifoaming agent (manufactured by San Nopco, S-65) and 3.6 parts by weight of NMP were obtained by stirring and mixing.
  • a resin solution prepared by dissolving a 25% acrylated product of cresol nopolak type epoxy resin (manufactured by Nippon Kayaku Co., Ltd., molecular weight 2500) at a concentration of 80 wt% in DMDG, photosensitive monomer (Toa Gosei Co., Aronix M315) 4 parts by weight, 0.5 parts by weight of an antifoaming agent (man
  • Bisphenol F-type epoxy monomer (manufactured by Yuka Shell, molecular weight 310, YL983U) 100 parts by weight, Si_ ⁇ 2 spherical particles having an average particle diameter of 1.6 m to a silane coupling agent on the surface is co one coating (Admatechs Ltd., CRS 1101 -CE, where the maximum particle size is 170 parts by weight of the inner copper pattern thickness (15 / im) or less described later) and 1.5 parts by weight of a leveling agent (manufactured by San Nopco, Perenol S4) By doing so, the viscosity of the mixture was adjusted to 45,000-49, OOOcps at 23 ⁇ 1 ° C and obtained.
  • Imidazole curing agent (Shikoku Chemicals, 2E4MZ-CN) 6.5 parts by weight.
  • a solder resist composition adjusted to OPa ⁇ s was obtained.
  • the viscosity was measured using a B-type viscometer (Tokyo Keiki, DVL-B type) using No.4 on the mouth at 60 ⁇ ⁇ ⁇ , and No.3 on the mouth at 6 rpm.
  • Step (A) in Fig. 3 (1) Starting from a copper-clad laminate 3 OA in which 18 xm copper foil 32 is laminated on both sides of a substrate 30 made of glass epoxy resin or BT (bismaleimide triazine) resin with a thickness of lmm (Step (A) in Fig. 3). First, this copper-clad laminate 3OA is drilled, subjected to electroless plating, and etched in a pattern to form inner layer copper patterns 34U, 34D and through holes 36 on both sides of the substrate 30. (Step (B) in FIG. 3).
  • the surface layer of the resin filler 40 filled in the through-holes 36 and the like and the roughened layer 38 on the upper surface of the inner conductor circuits 34 U and 34 D are removed to smooth both surfaces of the substrate 30, and then the resin A wiring in which the filler 40 and the side surface of the inner conductor circuit 34 are firmly adhered to each other through the roughened layer 38, and the inner wall surface of the through hole 36 and the resin filler 40 are firmly adhered to each other through the roughened layer 38.
  • a substrate was obtained. That is, by this step, the surface of the resin filler 40 and the surface of the inner layer copper pattern 34 are flush with each other.
  • the substrate 30 on which the conductor circuits 34U and 34D are formed is alkali-degreased and soft-etched, and then treated with a catalyst solution comprising palladium chloride and an organic acid to provide a Pd catalyst and activate the catalyst.
  • a catalyst solution comprising palladium chloride and an organic acid to provide a Pd catalyst and activate the catalyst.
  • Electroless consisting of lg / l, PH 9 Immersion in the plating liquid, 1 minute after immersion, once every 4 seconds, vertical and horizontal vibrations are applied to the surface of the land 36 a of the conductor circuit 34 and the through hole 36 Cu—N i— A coating layer of a needle-shaped alloy made of P and a roughened layer 42 were provided (see step (F) in FIG. 4).
  • the raw material composition for preparing the interlayer resin insulating agent of B was mixed with stirring and adjusted to a viscosity of 1.5 Pa * s to obtain an interlayer resin insulating agent (for lower layer).
  • the raw material composition for preparing an electroless plating adhesive of A was stirred and mixed, and the viscosity was adjusted to 7 Pa-s to obtain an electroless plating adhesive solution (for upper layer).
  • a photomask film (not shown) on which a black circle of 85 / ⁇ is printed is brought into close contact with both surfaces of the substrate 30 on which the adhesive layer is formed in the above (8), and is 500 mJ / cm by an ultra-high pressure mercury lamp. Exposure at z . This was spray-developed with DMT G solution, further, the skilled substrate 30 exposed by 3000MJZcm 2 by an ultrahigh pressure mercury lamp, for 1 hour at 100 ° C, 1 hour, then heated for 3 hours at 0.99 ° C at 120 ° C By processing (post bake), an aperture of 85 ⁇ with excellent dimensional accuracy equivalent to a photomask film
  • a 35 m thick interlayer resin insulating layer (two-layer structure) 50 having (via hole forming openings) 48 was formed (see step (H) in FIG. 5). Note that a tin plating layer (not shown) was partially exposed in the opening 48 serving as a via hole.
  • the substrate 30 in which the openings 48 are formed is immersed in chromic acid for 19 minutes to dissolve and remove the epoxy resin particles present on the surface of the interlayer resin insulating layer 50, thereby obtaining the surface of the interlayer resin insulating layer 50.
  • was roughened see step (I) in FIG. 5
  • a neutralizing solution manufactured by Shipley
  • the surface of the interlayer resin insulating layer 50 and the inner wall surface of the via hole opening 48 are formed.
  • a palladium catalyst manufactured by Atotech
  • the substrate was immersed in an electroless copper plating aqueous solution having the following composition to form a 0.6 m-thick electroless copper plating film 52 on the entire rough surface (step (J) in FIG. 5). ).
  • a commercially available photosensitive dry film is adhered on the electroless copper plating film 52 formed in the above (11), a mask is placed, exposed at 100 mJ / cm 2 , and exposed to 0.8% sodium carbonate. After developing, a plating resist 54 having a thickness of 15 im was provided (step shown in FIG. 6).
  • a conductor circuit of a further upper layer is formed. That is, an interlayer resin insulating agent (for the lower layer) is applied to both surfaces of the substrate 30 with a roller to form an insulating layer 144. Also, a photosensitive adhesive (for the upper layer) is applied on the insulating layer 144 using a roller to form an adhesive layer 146 (see step (0) in FIG. 7). Form insulating layer 144 and adhesive layer 146 A photomask film is brought into close contact with both sides of the substrate 30, exposed and developed to form an interlayer resin insulating layer 150 having an opening (opening 148 for forming a via hole). Make the surface rough (see step (P) in Fig. 7).
  • an electroless copper plating film 152 is formed on the surface of the substrate 30 subjected to the surface roughening treatment (see step (Q) in FIG. 8).
  • a plating resist 154 is provided on the electroless copper-plated film 152
  • an electrolytic copper-plated film 156 is formed on a portion where no resist is formed (see step (R) in FIG. 8).
  • the plating resist 154 is stripped and removed with KOH
  • the electroless plating film 152 under the plating resist 54 is dissolved and removed to form conductor circuits 158U and 158D and via holes 160U and 160D. (See step (S) in Fig. 8).
  • a roughened layer 162 is formed on the surface of the roughened surface 162 formed on the surfaces of the conductor circuit 158 and the via hole 160 (Step 9 (T) in FIG. 9).
  • Sn substitution was not performed on the roughened surface 162 formed on the surfaces of the conductor circuit 158 and the via hole 160.
  • the solder resist composition 70 ⁇ described in the above D. was applied in a thickness of 45.
  • a 5mm-thick photomask film (not shown) on which a circular pattern (mask pattern) is drawn is placed in close contact. It was exposed to ultraviolet light of 100 mJZ cm 2 and subjected to DMTG development processing. Further, heat treatment is performed at 80 ° C for 1 hour, at 100 ° C for 1 hour, at 120 ° C for 1 hour, and at 150 ° C for 3 hours, and the solder pad portion (including the via hole and its land portion) is opened.
  • a solder resist layer (thickness: 20 mm) 70 having (opening diameter 200 ⁇ m) 71 was formed (see step (U) in FIG. 9).
  • the substrate is converted to cyanide-coated lithium power 4.1 X10 " 2 mo 1 / ammonium chloride 1.87 Xl (r'mo 1/1, sodium citrate 1.16X10—'mo 1/1, sodium hypophosphite 1 1 ⁇
  • solder paste is printed on the opening 71 of the solder resist layer 70 and reflowed at 200 to form solder bumps (solder bodies) 76 U and 76 D, and the package substrate is formed. 10 was formed (see FIG. 1).
  • the package substrate formed by the semi-additive method has been exemplified.
  • the configuration of the present invention can be applied to a package substrate formed by a full-additive method.
  • the dummy pattern 58M is formed between the conductor circuits 58U formed between the interlayer resin insulation layer 50 and the interlayer resin insulation layer 150. It is also possible to form a dummy pattern 58M between the inner layer copper pattern 34D formed on the substrate 30 or the outermost conductor circuit 1558U.
  • a dummy pattern is formed between the conductor circuits forming the signal lines on the IC chip side of the package substrate, and the metal part on the IC chip side of the package substrate is increased. Since the ratio of the metal portion between the IC chip side and the mother board side is adjusted, no warpage occurs during the manufacturing process of the package substrate and during use.
  • FIG. 10 shows a cross section of the package substrate of the second embodiment
  • FIG. 11 (A) shows a plan view of the package substrate
  • FIG. 11 (B) shows an IC mounted on the package substrate
  • FIG. 12 shows a bottom surface of the chip
  • FIG. 12 shows a cross section of a state where the IC chip 80 is mounted on the upper surface of the package substrate shown in FIG.
  • the package substrate is provided with solder bumps 76 U for connection to the bumps 82 of the IC chip 80 on the upper surface and bumps 9 of the mother board 90 on the lower surface as shown in FIG.
  • Solder bumps 76D for connection to 2 are provided to transfer signals and the like between the IC chip 80 and the motherboard 90 and to relay power supply from the motherboard side. Play a role.
  • Inner layer copper patterns 34U and 34D serving as ground layers are formed.
  • a conductor circuit 58U for forming a signal line with an interlayer resin insulating layer 50 interposed, and a via hole 60U penetrating the interlayer resin insulating layer 50 are formed.
  • an outermost conductor circuit 158U, a dummy pattern 159, and a via hole 160U penetrating the interlayer resin insulation layer 150 are formed via an interlayer resin insulation layer 150.
  • the dummy pattern 159 is formed along the outer periphery of the conductor circuit 158U, that is, along the periphery of the package substrate.
  • solder pads (75U) supporting solder bumps (76U) are formed on the conductor circuit (158U) and via hole (160U).
  • solder pad 75U on the IC chip side is formed with a diameter of 120 to 170 m.
  • a conductor circuit 58D for forming a signal line via an interlayer resin insulating layer 50 is formed above the ground layer (inner copper pattern) 34D on the lower surface side of the core substrate 30.
  • a via hole 160D penetrating the outermost conductor circuit 158D and the interlayer resin insulation layer 150 via the interlayer resin insulation layer 150 is formed, and the conductor circuit 158D and the via hole 160D are formed.
  • a solder pad 75D for supporting the solder bump 76D is formed on the substrate.
  • the solder pads 75D on the motherboard side are formed to have a diameter of 600 to 700 / xm.
  • FIG. 11 (A) is a plan view of the package substrate 200, that is, a view taken in the direction of arrow A in FIG.
  • FIG. 10 corresponds to the X2-X2 longitudinal section of FIG. 11 (A).
  • a dummy pattern 159 having a width of 1 Omm is formed below the solder resist 70 on the outer periphery of the conductor circuit 158 U constituting the signal line. ing.
  • the dummy pattern has no meaning such as an electrical connection or a capacitor, and is a pattern formed simply with a mechanical meaning.
  • the surface (upper surface) on the IC chip 80 side has a small solder pad 76U (having a diameter of 120 to 120 mm). 170 zm), the ratio of the solder pad to the metal part is small.
  • the surface (lower surface) of the mother board 90 side has a large solder pad 75D (600-700 m in diameter), so the percentage of metal parts Is big.
  • the metal on the IC chip side of the package substrate is formed.
  • the mechanical strength of the peripheral portion of the package board is increased by the metal dummy pattern 159, and the package board Warpage is not generated during the manufacturing process and during use.
  • Fig. 11 (A) shows a plan view of the completed package substrate (viewed from arrow A in Fig. 10), and Fig. 11 (B) shows a bottom view of the IC chip.
  • the IC chip 80 placed on the package substrate 100, the IC chip 80 is passed through a reflow furnace, and the IC chip is attached via solder bumps 76U as shown in FIG. After that, the package substrate 100 incorporating the IC chip is placed on the mother board 90 and passed through a riff opening furnace, whereby the package substrate 100 is attached to the mother board 90.
  • the manufacturing method of the package substrate according to the second embodiment to the fifth embodiment to be described later is the same as that of the first embodiment described above with reference to FIGS. 3 to 9, and therefore the description is omitted.
  • the dummy pattern 159 is formed around the outermost conductive circuit 158 U on the interlayer resin insulating layer 150, but instead of the core substrate 30, It is also possible to form a dummy pattern 15 9 around the conductor circuit 58 U between the inner copper pattern 34 D formed on the upper layer or the interlayer resin insulation layer 50-interlayer resin insulation layer 150. is there.
  • a dummy pattern is formed around the conductor circuit on the IC chip side of the package substrate, and the metal part on the IC chip side of the package substrate is increased. Since the ratio of metal parts on the chip side and the mother board side is adjusted, no warpage occurs during the manufacturing process of the package substrate and during use.
  • an inner copper pattern 34U serving as a signal line is formed, and on the lower surface, an inner copper pattern 34D serving as a signal line is formed.
  • a conductor circuit 58U for forming a power supply layer with an interlayer resin insulating layer 50 interposed is formed above the inner layer copper pattern 34U.
  • a via hole 160U penetrating the outermost conductor circuit 158U and the interlayer resin insulation layer 150 via the interlayer resin insulation layer 150 is formed, In the via hole 160 U, a solder bump 76 U is formed.
  • a solder bump 76U is formed in a via hole 160U attached to a conductor circuit 58U forming a power supply layer, and the power supply is directly applied to an external bump (not shown). It is configured so that the layers can be connected.
  • a conductor circuit 58D serving as a ground layer is formed above the signal line (inner layer copper pattern) 34D on the lower surface side of the core substrate 30 via an interlayer resin insulating layer 50.
  • an outermost conductor circuit 158D and a via hole 160D penetrating the interlayer resin insulation layer 150 are formed via an interlayer resin insulation layer 150.
  • a solder bump 76D is formed in the via hole 160D. That is, in the present embodiment, the solder bump 76 D is formed in the via hole 160 D attached to the conductor circuit 58 D forming the ground layer, and the ground is directly connected to an external bump (not shown). It is configured so that the layers can be connected.
  • the conductor circuits 58 U and 58 D disposed below the inter-layer resin insulation layer 150 supporting the outermost conductor circuits The power supply layer and ground layer are used, via holes 160 U and 160 D are directly connected to the conductor circuits 58 U and 58 D, and solder bumps 76 U and 76 D are formed in the via holes. Therefore, there is no wiring connecting the power supply layer or the ground layer and the solder bump. This eliminates the effects of noise superimposed on the wiring, and reduces the effects of noise when passing signals between the integrated circuit and the motherboard and relaying power supply from the motherboard. be able to. Also, since there is no wiring, the density of the multilayer printed wiring board can be increased.
  • the conductor circuit 58 U is used for the power supply layer and the conductor circuit 58 D is used for the ground layer, but the conductor circuit 58 U or the conductor circuit 58 D is not used.
  • a conductor circuit functioning as a power supply layer and a conductor circuit functioning as a ground layer are formed side by side in the same layer. You may.
  • FIG. 14 is a cross-sectional view showing a configuration of the multilayer printed wiring board according to the second embodiment of the present invention.
  • inner layer copper patterns 234U and 234D serving as ground layers are formed. That is, a capacitor is formed by the ground layer (inner copper pattern) 234U and the ground layer (inner copper pattern) 234D that face each other with the substrate 230 interposed therebetween.
  • a conductor circuit 258U for forming a signal line is formed above the inner layer copper pattern 234U with an interlayer resin insulating layer 250 interposed therebetween.
  • a via hole 360 U penetrating the interlayer resin insulating layer 350 is formed on the upper layer of the conductor circuit 255 U, and a solder bump 3776 U is formed in the via hole 360 U. I have.
  • a conductor circuit 258 D serving as a signal line is formed on an upper layer of the ground (inner copper pattern) 234 D on the lower surface side of the substrate 230 through an interlayer resin insulating layer 250.
  • a conductor circuit 388D serving as a power supply layer is formed via an interlayer resin insulating layer 350.
  • a via hole 380D penetrating the interlayer resin insulating layer 390 is formed, and a solder bump 376D is formed in the via hole 380D.
  • solder bumps 376D are formed in the via holes 380D attached to the conductor circuits 388D forming the power supply layer, and the power supply is directly applied to external bumps (not shown). It is configured so that the layers can be connected.
  • a via hole 380 D is directly connected to the conductor circuit 388 D constituting the power supply layer, and a solder bump 376 D is formed in the via hole. There is no wiring connecting the layer and the solder bumps. Therefore, it is not affected by the noise superimposed on the wiring.
  • the inner conductor circuit under the insulating layer supporting the outermost conductor circuit is a power supply layer and a Z or ground layer
  • the second conductor circuit has a via hole.
  • solder bumps are formed in the via holes, so that there is no wiring connecting the power supply layer or the ground layer to the solder bumps. Therefore, it is not affected by the noise superimposed on the wiring Become.
  • the wiring can be eliminated, it is possible to increase the density of the multilayer wiring board.
  • the second conductor circuit provided below the second interlayer resin insulation layer supporting the outermost conductor circuit is a power supply layer and a Z or ground layer, and the second conductor circuit Since the via hole is directly connected to the circuit and the solder bump is formed on the via hole, there is no wiring for connecting the power supply layer or the ground layer to the solder bump. Therefore, it is not affected by the noise superimposed on the wiring. Also, since the wiring can be eliminated, it is possible to increase the density of the multilayer printed wiring board.
  • inner layer copper patterns 34U and 34D serving as ground layers are formed.
  • a conductor circuit 58 U for forming a signal line with an interlayer resin insulation layer 50 interposed, and a via hole 6 OU penetrating the interlayer resin insulation layer 50. are formed.
  • an outermost conductive circuit 158U and a via hole 160U penetrating the interlayer resin insulating layer 150 are formed via the interlayer resin insulating layer 150.
  • a solder pad 75U for supporting the solder bump 76U is formed in the conductor circuit 158U and the via hole 160U.
  • the solder pad 75 U on the IC chip side is formed with a diameter of 133 to 170 m.
  • a conductor circuit 58 D for forming a signal line is formed via an interlayer resin insulating layer 50.
  • an outermost conductor circuit 158D and a via hole 160D penetrating the interlayer resin insulation layer 150 are formed via an interlayer resin insulation layer 150.
  • a solder pad 75D for supporting the solder bump 76D is formed in the conductive circuit 158D and the via hole 160D.
  • the solder pad 75D on the motherboard side is formed to have a diameter of 600.
  • FIG. 16 (A) is a plan view of the inner layer copper pattern 34U formed on the upper surface of the core substrate 30.
  • the inner layer copper pattern 34U is formed with a ground layer 34G and a land pad 41 for connecting the upper layer side and the lower layer side.
  • the land pad 41 in the area indicated by B in FIG. 16 (A) is enlarged and shown in FIG. 16 (B).
  • the X3-X3 section in FIG. 16 (B) corresponds to the X3-X3 section in FIG.
  • the land-pad 41 is a pad connected to the land 4 la of the through hole 36 shown in FIG. 15 and the via hole 60 U penetrating the upper interlayer resin insulation layer 50.
  • An insulation buffer band 43 having a width of about 200 // m is provided around the land pad 41.
  • the lands 41a and the pads 41b are integrated, and the lands 41a and the pads 41b are connected without passing through wiring.
  • the transmission path between the lower layer (the lower conductor circuit 58D of the core substrate 30) and the upper conductor wiring 58U of the upper layer (the interlayer resin insulation layer 50) is shortened, and the signal transmission speed is increased.
  • the resistance value can be reduced. Further, since the land 41a and the pad 41b are connected without passing through the wiring, the land 41a and the pad 41b are connected between the wiring and the land as in the conventional package board described above with reference to FIG. Stress is not concentrated at the connection between the wiring and the pad, and breakage due to cracks caused by the stress concentration is not caused in the package substrate.
  • the upper inner copper pattern 34U of the core substrate 30 has been illustrated and described, but the lower inner copper pattern 34D is similarly configured. Subsequently, a package substrate according to a modification of the fourth embodiment of the present invention will be described with reference to FIG. 17 and FIG. In the fourth embodiment described above with reference to FIG.
  • the ground layers (electrode layers) 34G and the land pads 41 are formed on the inner copper patterns 34U and 34D formed on both surfaces of the core substrate 30.
  • the conductor layers 58U and 58D formed on the interlayer resin insulation layer 50 have power supply layers (electrode layers) 58G and 58G as in FIG. 16 (A).
  • the land pad 61 is formed.
  • FIG. 17 is a sectional view of a package substrate according to a modification of the fourth embodiment.
  • FIG. 18 (A) is a plan view of a conductor circuit 58U formed on the upper surface of the interlayer resin insulating layer 50.
  • FIG. In the conductor circuit 58U a power supply layer 58G and a land pad 61 for connecting the upper layer side and the lower layer side are formed.
  • the land pad 61 in the area indicated by B in FIG. 18 (A) is enlarged and shown in FIG. 18 (B).
  • the X4-X4 cross section in FIG. 18 (B) corresponds to the X4-X4 cross section in FIG.
  • the land pad 61 penetrates the land 61 a of the via hole 60 U connected to the inner copper pattern 34 U and the upper interlayer resin insulation layer 150.
  • the pad 61 b connected to the via hole 160 U is integrated with the pad 61 b.
  • the land-pad 61 is surrounded by a pad having a width of about 200 m as shown in FIG. 18 (B).
  • An insulation buffer zone 63 is provided.
  • the land 6 la and the pad 61 b are integrated, and the land 61 a and the pad 61 b are connected without interposing the wiring. Therefore, the transmission path between the lower layer (the inner copper pattern 34 U on the upper layer side of the core substrate 30) and the one conductor wiring 158 U on the upper layer (the interlayer resin insulating layer 150) is shortened. The signal transmission speed can be increased and the resistance value can be reduced. Further, since the land 61a and the pad 61b are connected without interposing the wiring, the wiring and the land are connected to each other as in the conventional package board described above with reference to FIG. The stress is not concentrated at the connection between the wiring and the connection between the wiring and the pad, and the disconnection due to the crack generated by the stress concentration is not generated in the package substrate.
  • the land and the pad formed in a circular shape are integrated, but in the present invention, the land and the pad having various shapes such as an ellipse and a polygon can be integrated.
  • the lands and the pads are connected without passing through the wiring, the transmission path between the lower and upper conductor wirings (conductor layers) is reduced. In addition, the signal transmission speed can be increased and the resistance value can be reduced. Further, since the land and the pad are connected without passing through the wiring, stress is not concentrated at the connection between the wiring and the land and at the connection between the wiring and the pad, and the wire is disconnected due to a crack generated due to the stress concentration. Is not generated in the package substrate.
  • FIG. 19 shows a package of the fifth embodiment in cross section.
  • the substrate 500 forms a so-called integrated circuit package for mounting on the motherboard 90 with the IC chip 80 mounted on the upper surface as shown in FIG.
  • Inner layer copper patterns 34 U and 34 D serving as ground layers are formed on the upper and lower surfaces of the core substrate 30 of the package substrate.
  • a conductor circuit 58 U for forming a signal line with an interlayer resin insulation layer 50 interposed is provided, and a via hole 6 penetrating through the interlayer resin insulation layer 50. 0 U is formed.
  • an outermost conductor circuit 1 58 U and a via hole 1 60 U penetrating the interlayer resin insulation layer 150 via the interlayer resin insulation layer 150 are formed, Solder pads 75U for supporting the solder bumps 76U are formed in the conductor circuit 158U and the via holes 160U.
  • the solder pad 75 U on the IC chip side is formed to have a diameter of 133 to 170 tm.
  • a conductor circuit 58 D for forming a signal line via an interlayer resin insulating layer 50 is formed on the ground layer (inner copper pattern) 34 D on the lower surface side of the core substrate 30. .
  • an outermost conductor circuit 158D and a via hole 160D penetrating the interlayer resin insulation layer 150 are formed via an interlayer resin insulation layer 150.
  • a solder pad 75D for supporting the solder bump 76D is formed in the via hole 160D.
  • the solder pad 75D on the motherboard side is formed to have a diameter of 600.
  • the solder bumps 76 D on the motherboard 60 are formed in the via holes 160 D, the solder bumps and the via holes are directly connected, so that the package No break occurs between the solder bump 76 D and the via hole 160 D even if a crack is formed in the substrate. That is, the solder pad 375 D is connected to the via hole 360 according to the conventional technique described above with reference to FIG.
  • the solder pad 375 D is connected to the via hole 360 according to the conventional technique described above with reference to FIG.
  • the solder pad 375 D is connected to the via hole 360 according to the conventional technique described above with reference to FIG.
  • the solder pad 375 D is connected to the via hole 360 according to the conventional technique described above with reference to FIG.
  • the solder pad 375 D is connected to the via hole 360 according to the conventional technique described above with reference to FIG.
  • the solder pad 375 D is connected to the via hole 360 according to the conventional technique described above with reference to FIG.
  • the solder pad 375 D is connected to the via hole 360 according to
  • the IC chip 80 is placed on the solder bumps 76 U of the package substrate 500 so that the solder pads 82 of the IC chip correspond to each other.
  • the solder pads 76 U of the package substrate 500 are fused to the solder pads 82 of the IC chip 80, so that the connection between the package substrate 500 and the IC chip 80 is established.
  • the solder flux that has exuded when the solder bumps 76 U are fused and solidified to the solder pads 82 by heating is purified.
  • an organic solvent such as black iron is poured into a gap between the IC chip 80 and the package substrate 500 to remove solder flux. Thereafter, a resin is filled in a gap between the IC chip 80 and the package substrate 500, and resin sealing is performed. Although not shown, the resin is molded over the entirety of the IC chip 80 at the same time, whereby the mounting of the IC chip 80 is completed.
  • the package substrate 500 is mounted on the motherboard 90.
  • the solder bumps 76 D of the package substrate 500 are placed so as to correspond to the solder pads 92 of the mother board, and are passed through a heating furnace, so that the solder pads 76 D of the package substrate 500 are
  • the package substrate 500 and the mother board 90 are connected by fusing to the solder pads 92 of the board 90.
  • a resin 94 is filled in a gap between the package substrate 500 and the mother board 90, and the resin is sealed.
  • one solder bump 76D was mounted on one via hole 160D.
  • one (1) solder bump is provided for a plurality of (three) via holes 260, 260, 260. Place 2 7 6. That is, as shown in FIG. 22 corresponding to the X5-X5 cross section of FIG. 21 (the X6-X6 line in FIG. 22 corresponds to the X5-X5 line in FIG. 21).
  • three via holes 260 are formed in close proximity to each other, and the three via holes 260
  • One large land 275 is formed by forming a nickel plating layer 72 and a gold plating layer 74 on the common land portion 260 a of the first embodiment.
  • a large solder bump 276 is placed on the large land 275.
  • the solder bump 276 is formed in the via hole 260 to directly connect the solder bump 276 to the via hole 260. Therefore, even if a crack occurs in the package substrate 501, no disconnection occurs between the solder bump 276 and the via hole 260.
  • the solder bumps 276 are formed in the plurality of via holes 260, 260, 260, one of the plurality of via holes can be connected to the conductor circuit 58D in the inner layer. If not, the solder bump 27 and the inner conductor circuit 58D can be connected in another via hole, so that phase safety can be realized.
  • the solder pad 75 U on the IC chip 80 side is formed with a diameter of 133 to 170, and the solder pad 75 D on the motherboard side has a diameter of 600 m. It is difficult to form a large solder pad 75D on the motherboard side in one via hole.
  • the solder bumps 276 are formed in a plurality of via holes 260, 260, 260, so that Solder bumps are formed.
  • one solder bump is formed in three via holes, but one solder bump is formed in two via holes, and one solder bump is formed in four or more via holes. It is also possible.
  • the solder bump is formed in the via hole, the solder bump and the via hole are directly connected, so that even if the package substrate is cracked, the solder bump and the via hole are formed. There is no disconnection between them.
  • the solder bumps are formed in a plurality of via holes, even if one of the plurality of via holes is not connected internally, the connection with the solder bump can be obtained in the other via hole, so that the phase safety is improved. Can be embodied. Further, since the solder bumps are formed in the plurality of via holes, the solder bumps can be formed larger than the via holes.
  • the package substrate is directly attached to the motherboard.
  • the package substrate is connected to the motherboard via a sub board or the like.
  • the package substrate of the present invention can be suitably used.

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Description

明細書 パッケージ基板
技術分野
この発明は、 I Cチップを載置させるためのパッケージ基板に関し、 更に詳 細には、 上面及び下面に、 I Cチップへの接続用の半田パッドと、 マザ一ポー ド、 サブボード等の基板への接続用の半田パッドとが形成されたパッケージ基 板に関するものである。
高集積 I Cチップは、 パッケージ基板に載置され、 マザ一ボード、 サブボ一 ド等の基板へ接続されている。 このパッケージ基板の構成について、 パッケ一 ジ基板 6 0 0に I Cチップ 8 0を載置して、 マザ一ボード 9 0へ取り付けた状 態を示す断面図である第 2 3図を参照して説明する。 該パッケージ基板 6 0 0 は、 コア基板 6 3 0の両面に導体回路 6 5 8 A、 6 5 8 Bを形成し、 該導体回 路 6 5 8 A、 6 5 8 Bの上層に層間樹脂絶縁層 6 5 0を介在させて導体回路 6
5 8 C、 6 5 8 Dを形成し、 該導体回路 6 5 8 C、 6 5 8 Dの上層に層間樹脂 絶縁層 7 5 0を配設してなる。 そして、 該層間樹脂絶縁層 6 5 0には、 バイァ ホール 6 6 0 B、 6 6 0 Aが形成され、 層間樹脂絶縁層 7 5 0には、 バイァホ —ル 6 6 0 D , 6 6 0 Cが形成されている。一方、 I Cチップ 8 0側の表面（上 面） には、 I Cチップ 8 0側のパッド 8 2と接続するための半田バンプ 6 7 6 Uが形成され、 サブボード 9 0側の表面 （下面） には、 マザ一ボード 9 0側の パッド 9 2と接続するための半田バンプ 6 7 6 Dが形成されている。 該半田バ ンプ 6 7 6 Uは、 半田パッド 6 7 5 U上に形成され、 又、 半田バンプ 6 7 6 D は、 半田パッド 6 7 5 D上に形成されている。 ここで、 半田バンプ 6 7 6 U、
6 7 6 Dの接続信頼を高めるために、 I Cチップ 8 0とパッケージ基板 6 0 0 の間には、 樹脂 8 4が封止され、 同様に、 パッケージ基板 6 0 0とマザ一ボー ド 9 0との間には、 樹脂 9 4が封止されている。
上述したようにパッケージ基板 6 0 0は、 高集積 I Cチップ 8 0とマザーボ ード 9 0とを接続するために用いられている。 即ち、 I Cチップ 8 0のパッド 8 2は直径 1 3 3〜 1 7 0； mと小さく、 マザ一ボード 9 0側のパッド 9 2は 直径 6 0 0 mと大きいので、 I Cチップをマザ一ボードへ直接取り付けるこ とができないため、 パッケージ基板にて中継を行っている。
パッケージ基板は、 I Cチップ側半田パッド 6 7 5 U及びマザ一ボード側半 田パッド 6 7 5 Dを、 それぞれ上述した I Cチップ側のパッド 8 2及びマザ一 ボード側のパッド 9 2の大きさに対応させて形成してある。 このため、 パッケ ージ基板 6 0 0の I Cチップ側の表面に占める半田パッド 6 7 5 Uの面積の割 合と、 マザ一ボード側の表面に占める半田パッド 6 7 5 Dの面積の割合とが異 なっている。 ここで、 層間樹脂絶縁層 6 5 0及びコア基板 6 3 0は、 樹脂によ り形成されており、 半田パッド 6 7 5 U、 6 7 5 Dは、 ニッケル等の金属で形 成されている。 このため、 製造工程において、 層間樹脂絶縁層 6 5 0、 7 5 0 の硬化、 乾燥等により当該樹脂部分を収縮させた際に、 上述した I Cチップ側 の表面に占める半田パッド 6 7 5 Uの面積の割合と、 マザ一ボード側の表面に 占める半田パッド 6 7 5 Dの面積の割合との差から、 パッケージ基板に、 I C チップ側への反りを発生させることがあった。 更に、 I Cチップを載置させて 実際に使用される際にも、 I Cチップに発生する熱により収縮を繰り返した際 に、 該樹脂部分と金属部分である半田パッドとの収縮率の差から、 反りを生じ させることがあった。
—方、 パッケージ基板として用いられる多層基板においては、 複数層の導体 回路の内の 1層分の導体回路をグランド層、 或いは、 電源層として用いること 力 ノイズの低減等の目的で行われている。 しかしながら、 第 2 3図に示すよ うに従来技術に係る多層配線板では、 該グランド層 （或いは電源層） から外部 端子への接続は、 配線を介して行っていた。 即ち、 基板 6 3 0の上層にグラン ド層となる配線 6 5 8 A、 6 5 8 B (導体回路） が形成されている。該配線（グ ランド層） 6 5 8 Bは、 バイァホール 6 6 0 Bを介して配線 6 5 8 D— Sに接 続され、 該配線 6 5 8 D— Sがバイァホール 6 6 0 Dを介して半田バンプ 6 7 6 Uへ接続されている。
ここで、 グランド層 6 5 8 Dと半田バンプ 6 7 6 Uとの接続を配線 6 5 8 D 一 Sを介して行うため、 該配線 6 5 8 D— Sにノイズが乗り易く、 該ノイズが 集積チップ等の多層配線板に接続される電子素子の誤動作の原因となっていた。 また、 該配線を多層配線板内に引き回すためのスペースが必要となり、 高密度 化を阻害していた。
他方、 パッケージ基板には、 一般的に I Cチップとマザ一ボード間の信号の ノイズの低減等を行うコンデンサが内部に形成されている。 第 2 3図に示す例 では、 コア基板 6 3 0の両面に設けられる内層導体回路 6 5 8 B， 6 5 8 Aを 電源層及びグランド層として形成することで、 コア基板 6 3 0を介在させてコ ンデンサを形成している。
第 2 4図 （A) は、 コア基板 6 3 0の上面に形成された内層導体回路 6 5 8 Bの平面図である。 該内層導体回路 6 5 8 Bには、 グランド層 6 3 8 Gと、 上 層と下層との接続用のランド—パッド 6 4 0とが形成され、 該ランド一パッド 6 4 0の周囲には絶縁緩衝帯 6 4 2が形成されている。
ランド—パッド 6 4 0は、 第 2 3図に示すコア基板 6 3 0を貫通するスルー ホール 6 3 6のランド 6 4 0 aと、 上層の層間樹脂絶縁層 6 5 0を貫通するバ ィァホール 6 6 O Aへ接続するパッド 6 4 0 bと、 該ランド 6 4◦ aとパッド 6 4 0 bとを接続する配線 6 4 0 cとから構成されている。
ここで、 従来技術のパッケージ基板においては、 ランド 6 4 0 aとパッド 6 4 0 bとを配線 6 4 0 cを介して接続していたため、 上層の導体層と下層の導 体層との間の伝送路が長くなり、 信号の伝達が遅れると共に、 接続抵抗が高く なっていた。
また、 第 2 4の （A) に示すように、 該ランド—パッド 6 4 0において、 配 線 6 4 0 cとランド 6 4 0 aとの間及び配線 6 4 0 cとパッド 6 4 0 bとの間 の接続部に角部 Kができる。 パッケージ基板のヒートサイクルにおいて、 樹脂 製のコア基板 6 3 0及び層間樹脂絶縁層 6 5 0と銅等の金属製のランドーパッ ド 6 4 0との熱膨張率の違いから、 該角部 Kにて応力が集中し、 第 2 3図に示 すようにクラック L 1を層間樹脂絶縁層 6 5 0に発生させ、 該層間樹脂絶縁層 6 5 0上の導体回路 6 5 8 D或いはバイァホール 6 6 0 Dに断線を生ぜしめる ことがあった。
一方、 マザ一ボード 9 0側の半田バンプ 6 7 6 Dは、 内層の導体回路 6 5 8 Cと、 バイァホール 6 6 0 D—配線 6 7 8—半田パッド 6 7 5を介して接続さ れている。 第 2 4図 （B ) は、 第 2 3図中のバイァホール 6 6 0 D及び半田バ ンプ 6 7 5 Dを C側から見た状態を拡大して示している。 半田バンプ 6 7 6 D を載置する半田バンプ 6 7 5は円形に形成され、 上述したように円形に形成さ れたバイァホール 6 6 0 Dへ配線 6 7 8を介して接続されている。
I Cチップ 8 0は、 動作中の高温状態と、 動作の終了に伴う常温まで冷却と のヒートサイクルを繰り返す。 ここで、 シリコンから成る I Cチップ 8 0と、 樹脂製のパッケージ基板 6 0 0とは、 熱膨張率が大きく異なるため、 該ヒート サイクルにおいてパッケージ基板 6 0 0に応力が発生し、 パッケージ基板 6 0 0とマザ一ポ一ド 9 0との間の封止樹脂 9 4にクラック L 2を発生させる。 こ こで、 該樹脂 9 4にクラック L 2が発生すると、 該クラック L 2が伸張し、 パ ッケージ基板 6 0 0のバイァホール 6 6 0 Dと半田バンプ 6 7 5 Dとの接続を 断つことがあった。 即ち、 第 2 3図中のバイァホ一ル 6 6 0 D及び半田バンプ 6 7 5を D側から見た状態を拡大して示す第 2 4図 （C ) のように、 半田バン プ 6マ 6 Dを載置する半田バンプ 6 7 5 Dとバイァホール 6 6 0 Dとを接続す る配線 6 7 8力 クラック L 2により断線されることがあった。 本発明は、 上述した課題を解決するためになされたものであり、 その目的と するところは、 半田バンプを有する反りのないパッケージ基板を提供すること ある
本発明の目的とするところは、 ノイズからの影響を受け難い多層配線板及び 多層プリント配線板を提供することにある。
本発明の目的とするところは、 上層の導体配線と下層の導体配線との間の伝 送路を短縮できるパッケージ基板を提供することにある。
本発明の目的とするところは、 半田バンプとバイァホールとの間に断線を生 じしめないパッケ一ジ基板を提供することにある。 発明の開示
請求項 1の発明においては、 パッケージ基板の I Cチップ側は、 半田パッド が小さいため、 半田パッドによる金属部分の占める割合が小さく、 マザ一ボー ド等の基板側は、 半田パッドが大きいため、 金属部分の割合が大きい。 ここで、 パッケージ基板の I Cチップ側の導体回路のパターン間に、 ダミーパターンを 形成することで、 金属部分を増やし、 該 I Cチップ側とマザ一ボード側との金 属部分の比率を調整し、パッケージ基板に反りを発生させないようにしている。 ここで、 ダミーパターンとは、 電気接続或いはコンデンサ等の意味を持たず、 単に機械的な意味合いで形成されるパターンを言う。
請求項 2の発明においては、 パッケージ基板の I Cチップ側は、 半田パッド が小さいため、 半田パッドによる金属部分の占める割合が小さく、 マザ一ボー ド等の基板側は、 半田パッドが大きいため、 金属部分の割合が大きい。 ここで、 パッケージ基板の I Cチップ側の導体回路の外周に、 ダミーパターンを形成す ることで、 金属部分を増やし、 該 I Cチップ側とマザ一ボード側との金属部分 の比率を調整すると共に、 金属製のダミーパターンにてパッケージ基板の外周 部の機械的強度を高め、パッケージ基板に反りを発生させないようにしている。 請求項 3のパッケージ基板においては、 最外層の導体回路を支持する絶縁層 の下層の内層導体回路を電源層および Zまたはグランド層とし、 該第 2導体回 路にバイァホールを直接接続し、 該バイァホールに半田バンプを形成してある ので、 電源層或いはグランド層と半田バンプとを接続する配線が無くなる。 こ のため、 配線に重畳するノイズによる影響を受けなくなる。
請求項 4のパッケージ基板においては、 最外層導体回路を支持する第 2層間 樹脂絶縁層の下側に配設される第 2導体回路を電源層および/またはグランド 層とし、 該第 2導体回路にバイァホールを直接接続し、 該バイァホールに半田 バンプを形成してあるので、 電源層或いはグランド層と半田バンプとを接続す る配線が無くなる。 このため、 配線に重畳するノイズによる影響を受けなくな る。
請求項 5及び 6のパッケージ基板においては、ランドとパッドとを一体化し、 該ランドとパッドとを配線を介さずに接続してあるため、 上層の導体層と下層 の導体層との間での伝送路を短縮すると共に、抵抗値を低減することができる。 また、 該ランドとパッドとを配線を介さずに接続してあるので、 配線とランド との間及び配線とパッドの間の接続部で応力が集中せず、 応力集中によって発 生するクラックによる断線をパッケージ基板内に生じさせない。
請求項 7のパッケージ基板においては、 半田バンプをバイァホールに形成す ることで、 半田バンプとバイァホールとを直接接続しているため、 パッケージ 基板にクラックが入っても半田バンプとバイァホールとの間に断線が生じない。 即ち、 バイァホールに配線を介して半田パッドを接続し、 該半田パッドに半田 バンプを載置したパッケージ基板においては、 内部にクラックが入った際に、 該クラックによってバイァホールと半田パッドとを接続する配線が断線し、 半 田バンプとバイァホールとの接続が断たれることがあつたが、 請求項 7のパッ ケージ基板では、 クラックにより当該断線が生じることがない。
請求項 8のパッケージ基板においては、 半田バンプをバイァホールに形成す ることで、 半田バンプとバイァホールとを直接接続しているため、 パッケージ 基板にクラックが入っても半田バンプとバイァホールとの間に断線が生じない。 また、 半田バンプを複数のバイァホールに形成してあるので、 複数のバイァホ ールの内の 1つが例え内部で接続が取れていなくとも、 他のバイァホールにて 半田バンプとの接続が取れるため、 フェールセィフを具現化できる。 また、 半 田バンプを複数のバイァホールに形成するため、 バイァホールに対して半田バ ンプを大きく形成することができる。
なお、 本発明においてはダミーパターンが電源あるいはグランド層に電気的 に接続されていてもよく、 又は、 ダミーパターン自体が電源グランド層であつ てもよい。 信号線のノイズを防止できるからである。
図面の簡単な説明
第 1図は、本発明の第 1実施形態に係るパッケージ基板を示す断面図である。 第 2図は、 第 1図に示すパッケージ基板の X 1— X 1横断面図である。
第 3図〜第 9図は、 本発明の第 1実施形態に係るパッケージ基板の製造工程 を示す図である。
第 1 0図は、 本発明の第 2実施形態に係るパッケージ基板を示す断面図であ る。
第 1 1図 （A) は、 第 2実施形態に係るパッケージ基板の平面図であり、 第 1 1図 （B ) は I Cチップの底面図である。
第 1 2図は、 第 1 0図に示すパッケージ基板に I Cチップを載置し、 マザ一 ボードへ取り付けた状態を示す断面図である。
第 1 3図は、 本発明の第 3実施形態に係る多層プリント配線板を示す断面図 である。 第 1 4図は、 本発明の第 3実施形態の改変例に係る多層プリント配線板の構 成を示す断面図である。
第 1 5図は、 本発明の第 4実施形態に係るパッケージ基板を示す断面図であ る。
第 1 6図 （A) は、 第 4実施形態に係るパッケージ基板の内層銅パターンの 形成されたコア基板の平面図であり、 第 1 6図 （B ) は、 第 1 6図 （A) の一 部を拡大して示す平面図である。
第 1 7図は、 本発明の第 4実施形態の改変例に係るパッケージ基板を示す断 面図である。
第 1 8図 （A) は、 第 4実施形態の改変例に係るパッケージ基板に形成され た導体回路の平面図であり、 第 1 8図 （B ) は、 第 1 8図 （A) の一部を拡大 して示す平面図である。
第 1 9図は、 本発明の第 5実施形態に係るパッケージ基板を示す断面図であ る。
第 2 0図は、 第 1 9図に示すパッケージ基板に I Cチップを載置し、 マザ一 ボードへ取り付けた状態を示す断面図である。
第 2 1図は、 本発明の第 5実施形態の改変例に係るパッケージ基板を示す断 面図である。
第 2 2図は、 第 2 1図のパッケージ基板の X 5— X 5横断面図である。
第 2 3図は、 従来技術に係るパッケージ基板の断面図である。
第 2 4図 （A) は、 第 2 3図の内層導体回路の平面図であり、 第 2 4図 （B ) は、 第 2 3図の C矢視図であり、 第 2 4図 （C ) は、 第 2 3図の D矢視図であ る。
発明を実施するための最良の形態
(第 1実施形態）
本発明の第 1実施形態に係るパッケージ基板の構成について第 1図を参照し て説明する。 第 1図に断面を示す第 1実施形態のパッケージ基板は、 上面に集 積回路 （図示せず） を載置した状態で、 マザ一ボード （図示せず） に取り付け るためのいわゆる集積回路パッケージを構成するものである。 該パッケージ基 板は、 上面に集積回路のバンプ側に接続するための半田バンプ 7 6 Uが設けら れ、 下面側にマザ一ボードのバンプに接続するための半田バンプ 7 6 Dが配設 され、 該集積回路一マザ一ボード間の信号等の受け渡し、 及び、 マザ一ボード 側からの電源供給を中継する役割を果たしている。
パッケージ基板のコア基板 3 0の上面及び下面には、 グランド層となる内層 銅パターン 3 4 U、 3 4 Dが形成されている。 また、 内層銅パターン 3 4 Uの 上層には、 層間樹脂絶縁層 5 0を介在させて信号線を形成する導体回路 5 8 U 及びダミーパターン 5 8 Mが、 又、 該層間樹脂絶縁層 5 0を貫通してバイァホ ール 6 O U形成されている。 導体回路 5 8 U及びダミーパターン 5 8 Mの上層 には、 層間樹脂絶縁層 1 5 0を介して最外層の導体回路 1 5 8 U及び該層間樹 脂絶縁層 1 5 0を貫通するバイァホール 1 6 0 Uが形成され、 該導体回路 1 5 8 U、 バイァホール 1 6 0 Uには半田バンプ 7 6 Uを支持する半田パッド 7 5 Uが形成されている。 ここで、 I Cチップ側の半田パッド 7 5 Uは、 直径 1 3 3〜 1 7 0 z mに形成されている。
一方、 コア基板 3 0の下面側のグランド層 （内層銅パターン） 3 4 Dの上層 (ここで、 上層とは基板 3 0を中心として上面については上側を、 基板の下面 については下側を意味する） には、 層間樹脂絶縁層 5 0を介して信号線を形成 する導体回路 5 8 Dが形成されている。 該導体回路 5 8 Dの上層には、 層間樹 脂絶縁層 1 5 0を介して最外層の導体回路 1 5 8 D及び該層間樹脂絶縁層 1 5 0を貫通するバイァホール 1 6 0 Dが形成され、 該導体回路 1 5 8 D、 バイァ ホール 1 6 0 Dには半田バンプ 7 6 Dを支持する半田パッド 7 5 Dが形成され ている。 ここで、 マザ一ボード側の半田パッド 7 5 Dは、 直径 6 0 0 に形 成されている。
第 1図の X I— X I断面を第 2図に示す。 即ち、 第 2図は、 パッケージ基板 の横断面を示し、 第 2図中の X I— X I縦断面が第 1図に相当する。 第 2図中 に示すように、 信号線を構成する導体回路 5 8 U—導体回路 5 8 U間には、 ダ ミ一パターン 5 8 Mが形成されている。 ここで、 ダミーパターンとは、 電気接 続或いはコンデンサ等の意味を持たず、 単に機械的な意味合いで形成されるパ ターンを言う。 第 2 3図を参照して上述した従来技術のパッケージ基板と同様に、 第 1実施 形態に係るパッケージ基板において、 I Cチップ側の表面 （上面） は、 配設さ れる半田パッドが小さいため （直径 1 3 3〜 1 7 0 xm) 、 半田パッドによる 金属部分の占める割合が小さい。 一方、 マザ一ボード等の表面 （下面） は、 半 田パッドが大きいため （直径 6 0 0 um) 、 金属部分の割合が大きい。 ここで、 本実施形態のパッケージ基板では、 パッケージ基板の I Cチップ側の信号線を 形成する導体回路 5 8U、 5 8U間に、 ダミーパターン 5 8Mを形成すること で、 パッケージ基板の I Cチップ側の金属部分を増やし、 該 I Cチップ側とマ ザ一ボード側との金属部分の比率を調整し、 後述するパッケージ基板の製造ェ 程、 及び、 使用中において反りを発生させないようにしてある。
引き続き、 図 1に示すパッケージ基板を製造する方法について一例を挙げて 具体的に説明する。 まず、 A. 無電解めつき用接着剤、 B. 層間樹脂絶縁剤、 C. 樹脂充填剤、 D. ソルダーレジス卜の組成について説明する。
A. 無電解めつき用接着剤調製用の原料組成物 （上層用接着剤）
〔樹脂組成物①〕
クレゾ一ルノボラック型エポキシ樹脂 （日本化薬製、 分子量 2500) の 25%ァ クリル化物を 80wt%の濃度で DMDGに溶解させた樹脂液を 35重量部、 感光性 モノマー （東亜合成製、 ァロニックス M315 ) 3.15重量部、 消泡剤 （サンノブ コ製、 S— 65) 0.5 重量部、 NMP 3.6重量部を攪拌混合して得た。
〔樹脂組成物②〕
ポリエーテルスルフォン （PES) 12重量部、 エポキシ樹脂粒子 （三洋化成 製、 ポリマーポール） の平均粒径 1.0 111のものを 7.2重量部、 平均粒径 0.5 mのものを 3.09重量部、 を混合した後、 さらに NMP30重量部を添加し、 ビ ーズミルで攪拌混合して得た。
〔硬化剤組成物③〕
イミダゾール硬化剤 （四国化成製、 2E4MZ-CN) 2重量部、 光開始剤 （チパガ ィギー製、ィルガキュア I 一 907 ) 2重量部、光増感剤（日本化薬製、 DETX-S) 0.2 重量部、 NMP 1.5重量部を攪拌混合して得た。
B. 層間樹脂絶縁剤調製用の原料組成物 （下層用接着剤）
〔樹脂組成物①〕 クレゾールノポラック型エポキシ樹脂 （日本化薬製、 分子量 2500) の 25%ァ クリル化物を 80wt%の濃度で DMDGに溶解させた樹脂液を 35重量部、 感光性 モノマー （東亜合成製、 ァロニックス M315 ) 4重量部、 消泡剤 （サンノプコ 製、 S— 65) 0.5 重量部、 NMP 3.6重量部を攪拌混合して得た。
〔樹脂組成物②〕
ポリエーテルスルフォン （PES) 12重量部、 エポキシ樹脂粒子 （三洋化成 製、 ポリマーポール） の平均粒径 0.5 mのものを 14.49重量部、 を混合した 後、 さらに NMP30重量部を添加し、 ビーズミルで攪拌混合して得た。
〔硬化剤組成物③〕
イミダゾール硬化剤 （四国化成製、 2E4MZ-CN) 2重量部、 光開始剤 （チパガ ィギー製、 ィルガキュア I一 907 ) 2重量部、光増感剤（日本化薬製、 DETX-S) 0.2 重量部、 NMP1.5 重量部を攪拌混合して得た。
C. 樹脂充填剤調製用の原料組成物
〔樹脂組成物①〕
ビスフエノール F型エポキシモノマー （油化シェル製、 分子量 310、 YL983U) 100重量部、 表面にシランカップリング剤がコ一ティングされた平均粒径 1.6 mの Si〇2 球状粒子 （アドマテック製、 CRS 1101-CE, ここで、 最大粒子の 大きさは後述する内層銅パターンの厚み （15/im) 以下とする） 170重量部、 レべリング剤 （サンノプコ製、 ペレノール S 4) 1.5 重量部を攪拌混合するこ とにより、その混合物の粘度を 23± 1°Cで 45, 000〜49, OOOcpsに調整して得た。
〔硬化剤組成物②〕
ィミダゾール硬化剤 （四国化成製、 2E4MZ-CN) 6.5 重量部。
D. ソルダ一レジスト組成物
DMDGに溶解させた 60重量％のクレゾ一ルノボラック型エポキシ樹脂 （日 本化薬製） のエポキシ基 50%をアクリル化した感光性付与のオリゴマー （分子 量 4000) を 46.67 g、 メチルェチルケトンに溶解させた 80重量％のビスフエノ ール A型エポキシ樹脂 （油化シェル製、 ェピコート 1001) 15.0g、 イミダゾー ル硬化剤 （四国化成製、 2E4MZ-CN) 1.6 g、 感光性モノマーである多価ァクリ ルモノマー （日本化薬製、 R604 ) 3 g、 同じく多価アクリルモノマー （共栄 社化学製、 DPE6A ) 1.5g、 分散系消泡剤 （サンノプコ社製、 S— 65) 0.71 g を混合し、 さらにこの混合物に対して光開始剤としてのベンゾフエノン （関東 化学製） を 2 g、 光増感剤としてのミヒラーケトン （関東化学製） を 0.2g加 えて、 粘度を 25°Cで 1. OPa · sに調整したソルダ一レジスト組成物を得た。 なお、 粘度測定は、 B型粘度計 （東京計器、 DVL-B型） で 60ι·ρπιの場合は口 一夕一 No.4、 6 rpm の場合は口一夕一 No, 3によった。
引き続き、 第 3図〜第 9図を参照してパッケージ基板 1 00の製造方法を説 明する。
E. パッケージ基板の製造
(1) 厚さ lmmのガラスエポキシ樹脂または BT (ビスマレイミドトリアジン） 樹脂からなる基板 3 0の両面に 18 xmの銅箔 3 2がラミネートされている銅張 積層板 3 OAを出発材料とした （第 3図の工程 （A) 参照） 。 まず、 この銅張 積層板 3 OAをドリル削孔し、 無電解めつき処理を施し、 パターン状にエッチ ングすることにより、 基板 3 0の両面に内層銅パターン 34U、 34Dとスル 一ホール 3 6を形成した （第 3図の工程 （B) ) 。
(2) 内層銅パターン 3 4U、 34Dおよびスルーホール 3 6を形成した基板 3 0を水洗いし、 乾燥した後、 酸化浴 （黒化浴） として、 N'aOH (lOg/ 1 ) ， aCIO , (40g / 1 ) , a3 P04 (6 g/ 1 ) 、 還元浴として、 NaOH (10g/ 1 ) ， aBH4 (6 g/ 1 ) を用いた酸化—還元処理により、 内層銅パターン 3 4U、 34Dおよびスルーホール 3 6の表面に粗化層 3 8を設けた （第 3図の 工程 （C) 参照） 。
(3) Cの樹脂充填剤調製用の原料組成物を混合混練して樹脂充填剤を得た。 (4) 前記（3) で得た樹脂充填剤 40を、 調製後 24時間以内に基板 3 0の両面に ロールコ一夕を用いて塗布することにより、 導体回路 （内層銅パターン） 34 Uと導体回路 34Uとの間、 及び、 スルーホール 3 6内に充填し、 70°C， 20分 間で乾燥させ、 他方の面についても同様にして樹脂充填剤 40を導体回路 34 間あるいはスルーホール 3 6内に充填し、 70で， 20分間で加熱乾燥させた （第 3図の工程 （D) 参照） 。
(5) 前記（4) の処理を終えた基板 3 0の片面を、 #600 のベルト研磨紙 （三 共理化学製） を用いたベルトサンダー研磨により、 内層銅パターン 34 U、 3 4 Dの表面やスルーホール 36のランド 36 a表面に樹脂充填剤 40が残らな いように研磨し、 次いで、 前記ベルトサンダー研磨による傷を取り除くための パフ研磨を行った。 このような一連の研磨を基板の他方の面についても同様に 行った （第 4図の工程 （E) 参照） 。
次いで、 100 °Cで 1時間、 120 °Cで 3時間、 150°Cで 1時間、 180°Cで 7時 間の加熱処理を行って樹脂充填剤 40を硬化した。
このようにして、 スルーホール 36等に充填された樹脂充填剤 40の表層部 および内層導体回路 34 U、 34 D上面の粗化層 38を除去して基板 30両面 を平滑化した上で、 樹脂充填剤 40と内層導体回路 34の側面とが粗化層 38 を介して強固に密着し、 またスルーホール 36の内壁面と樹脂充填剤 40とが 粗^層 38を介して強固に密着した配線基板を得た。 即ち、 この工程により、 樹脂充填剤 40の表面と内層銅パターン 34の表面が同一平面となる。
(6) 導体回路 34U、 34Dを形成した基板 30にアルカリ脱脂してソフト エッチングして、 次いで、 塩化パラジゥゥムと有機酸からなる触媒溶液で処理 して、 Pd触媒を付与し、 この触媒を活性化した後、 硫酸銅 3. 2 X 10 -2m o l /し 硫酸ニッケル 3. 9 X 1 0—3mo 1 / 1、 錯化剤 5. 4X 10 "2m o 1 Z 1、 次亜りん酸ナトリウム 3. 3 X 1 O mo 1 / 1、 ホウ酸 5. 0 X 1 O-'mo 1 / 界面活性剤 （日信化学工業製、 サーフィール 465) 0. l g/ l、 PH=9からなる無電解めつき液に浸積し、 浸漬 1分後に、 4秒当 たり 1回に割合で縦、 および、 横振動させて、 導体回路 34およびスルーホー ル 36のランド 36 aの表面に Cu— N i— Pからなる針状合金の被覆層と粗 化層 42を設けた （第 4図の工程 （F) 参照） 。
さらに、 ホウフっ化スズ 0. lmo 1 1、 チォ尿素 1. Omo i Z l、 温 度 35で、 PH= 1. 2の条件で Cu— Sn置換反応させ、 粗化層の表面に厚 さ 0. 3 mS n層 （図示せず） を設けた。
(7) Bの層間樹脂絶縁剤調製用の原料組成物を攪拌混合し、 粘度 1.5 Pa * s に調整して層間樹脂絶縁剤 （下層用） を得た。
次いで、 Aの無電解めつき用接着剤調製用の原料組成物を攪拌混合し、 粘度 7Pa - sに調整して無電解めつき用接着剤溶液 （上層用） を得た。
(8) 前記（6) の基板の両面に、 前記（7) で得られた粘度 1.5Pa * sの層間樹 脂絶縁剤 （下層用） 44を調製後 24時間以内にロールコ一夕で塗布し、 水平状 態で 20分間放置してから、 60 で 30分の乾燥 （プリべーク） を行い、 次いで、 前記 (7) で得られた粘度 7Pa * sの感光性の接着剤溶液 （上層用） 46を調製 後 24時間以内に塗布し、水平状態で 20分間放置してから、 60°Cで 30分の乾燥（プ リベ一ク）を行い、厚さ 35^mの接着剤層 5 0 αを形成した（第 4図の工程（G) 参照） 。
(9) 前記（8) で接着剤層を形成した基板 30の両面に、 85/ζπιφの黒円が印 刷されたフォトマスクフィルム （図示せず） を密着させ、 超高圧水銀灯により 500mJ/cmz で露光した。 これを DMT G溶液でスプレー現像し、 さらに、 当 該基板 30を超高圧水銀灯により 3000mJZcm2 で露光し、 100 °Cで 1時間、 120 °Cで 1時間、 その後 150°Cで 3時間の加熱処理 （ポストべーク） をするこ とにより、 フォトマスクフィルムに相当する寸法精度に優れた 85 ΐηφの開口
(バイァホール形成用開口） 48を有する厚さ 35 mの層間樹脂絶縁層 （2層 構造） 50を形成した （第 5図の工程 （H) 参照） 。 なお、 バイァホールとな る開口 48には、 スズめっき層 （図示せず） を部分的に露出させた。
(10)開口 48が形成された基板 30を、 クロム酸に 19分間浸漬し、 層間樹脂 絶縁層 50の表面に存在するエポキシ樹脂粒子を溶解除去することにより、 当 該層間樹脂絶縁層 50の表面を粗化し （第 5図の工程 （I) 参照） 、 その後、 中和溶液 （シプレイ社製） に浸漬してから水洗いした。
さらに、 粗面化処理 （粗化深さ 6 m) した該基板の表面に、 パラジウム触 媒 （アトテック製） を付与することにより、 層間樹脂絶縁層 5 0の表面および バイァホール用開口 48の内壁面に触媒核を付けた。
(11)以下に示す組成の無電解銅めつき水溶液中に基板を浸潰して、 粗面全体 に厚さ 0.6 mの無電解銅めつき膜 52を形成した （第 5図の工程 （J) ) 。
〔無電解めつき水溶液〕
EDTA 150 g/
硫酸銅 20 g/
HCHO 30 ml/
N aOH 40 g/
a, a' —ビピリジル 80 mg/
PEG 0.1 g/ 〔無電解めつき条件〕
70°Cの液温度で 30分
(12)前記（11)で形成した無電解銅めつき膜 52上に市販の感光性ドライフィ ルムを張り付け、 マスクを載置して、 100 mJ/cm2 で露光、 0.8 %炭酸ナトリ ゥムで現像処理し、 厚さ 15 imのめつきレジスト 54を設けた （第 6図の工程
(K) 参照） 。
(13)ついで、 レジスト非形成部分に以下の条件で電解銅めつきを施し、厚さ 15 zmの電解銅めつき膜 56を形成した （第 6図の工程 （L) 参照） 。
〔電解めつき水溶液〕
硫酸 180 gZ l
硫酸銅 80 g/ 1
添加剤 （アトテックジャパン製、 カバラシド GL)
1 ml/ 1
〔電解めつき条件〕
1 A/dm2
時間 30分
ί皿度 至 ί皿
(14)めっきレジスト 54を 5 %ΚΟΗで剥離除去した後、 そのめつきレジス ト下の無電解めつき膜 52を硫酸と過酸化水素の混合液でェッチング処理して 溶解除去し、 無電解銅めつき膜 52と電解銅めつき膜 56からなる厚さ 18 m の導体回路 58U、 58 D及びバイァホール 60 U、 60Dを形成した （第 6 図の工程 （M) ) 。
(15) (6) と同様の処理を行い、 導体回路 58 U、 58 D及びバイァホール 6 0U、 60 Dの表面に Cu-Ni- P からなる粗化面 62を形成し、 さらにその表面 に Sn置換を行った （第 7図の工程 （N) 参照） 。
(16)前記（7) 〜（15)の工程を繰り返すことにより、 さらに上層の導体回路を形 成する。 即ち、 基板 30の両面に、 層間樹脂絶縁剤 （下層用） をロールコ一夕 で塗布し、 絶縁剤層 144を形成する。 また、 この絶縁剤層 144の上に感光 性接着剤 （上層用） をロールコ一夕を用いて塗布し、 接着剤層 146を形成す る （第 7図の工程 （0) 参照） 。 絶縁剤層 144および接着剤層 146を形成 した基板 30の両面に、 フォトマスクフィルムを密着させ、 露光，現像し、 開 口 （バイァホール形成用開口 148) を有する層間樹脂絶縁層 1 50を形成し た後、 該層間樹脂絶縁層 1 50の表面を粗面とする （第 7図の工程（P)参照）。 その後、 該粗面化処理した該基板 30の表面に、 無電解銅めつき膜 1 52を形 成する （第 8図の工程 （Q) 参照） 。 引き続き、 無電解銅めつき膜 1 52上に めっきレジス卜 1 54を設けた後、 レジス卜非形成部分に電解銅めつき膜 1 5 6を形成する （第 8図の工程 （R) 参照） 。 そして、 めっきレジスト 154を KOHで剥離除去した後、 そのめつきレジスト 54下の無電解めつき膜 1 52 を溶解除去し導体回路 1 58 U、 1 58D及びバイァホール 160U、 160 Dを形成する （第 8図の工程 （S) 参照） 。 そして、 導体回路 1 58及びバイ ァホール 1 60の表面に形成した粗化面 162の表面に粗化層 1 62を形成す る （第 9図の工程 9 (T) ) 。 但し、 該導体回路 1 58及びバイァホール 1 6 0の表面に形成した粗化面 162では、 Sn置換を行わなかった。
(17)前記（16)で得られた基板 30両面に、 上記 D. にて説明したソルダーレ ジスト組成物 70 αを 45 の厚さで塗布した。次いで、 70°Cで 20分間、 70 で 30分間の乾燥処理を行った後、 円パターン （マスクパターン） が描画された 厚さ 5mmのフォトマスクフィルム （図示せず） を密着させて載置し、 lOOOmJZ cm2の紫外線で露光し、 DMTG現像処理した。そしてさらに、 80°Cで 1時間、 100°C で 1時間、 120 で 1時間、 150°Cで 3時間の条件で加熱処理し、 はんだパッ ド部分 （バイァホールとそのランド部分を含む） に開口 （開口径 200 ^m) 7 1を有するソルダーレジスト層 （厚み 20 ΙΤΙ) 70を形成した （第 9図の工程 (U) 参照） 。
(18)次に、 塩ィ匕ニッケル 2. βΙΧΙΟ—'ιηο 1 Ζし 次亜リン酸ナトリウム 2.8 X 10— 'mo 1 Z 1、 クェン酸ナ卜リゥム 1.85X10-'mo 1 Z 1、 からなる pH = 4. 5の無電解ニッケルめっき液に該基板 30を 20分間浸漬して、 開口部 7 1に厚さ 5 mのニッケルめっき層 72を形成した。 さらに、 その基板を、 シ アン化金力リゥム 4.1 X10"2mo 1 /し 塩化アンモニゥム 1.87Xl(r'mo 1 / 1、 クェン酸ナトリゥム 1.16X10— 'mo 1 / 1 , 次亜リン酸ナトリゥム 1· 7 X ΙΟ-'mo 1 / 1からなる無電解金めつき液に 80°Cの条件で 7分 20秒間浸漬し て、 ニッケルめっき層上に厚さ 0. の金めつき層 74を形成することで、 バイァホール 1 6 0 U、 1 6 0 D及び導体回路 1 5 8 U、 1 5 8 Dに半田パッ ド 7 5 U、 7 5 Dを形成した （第 1図参照） 。
(19)そして、 ソルダーレジスト層 7 0の開口部 7 1に、 半田ペーストを印刷 して 200ででリフローすることにより、 半田バンプ （半田体） 7 6 U、 7 6 D を形成し、 パッケージ基板 1 0を形成した （第 1図参照） 。
なお、 上述した実施形態では、 セミアディティブ法により形成するパッケ一 ジ基板を例示したが、 本発明の構成は、 フルアディティブ法により形成するパ ッケージ基板にも適用し得ることは言うまでもない。
第 1実施形態では、 層間樹脂絶縁層 5 0と層間樹脂絶縁層 1 5 0との間に形 成される導体回路 5 8 U間にダミーパターン 5 8 Mを形成したが、 この代わり に、 コア基板 3 0上に形成される内層銅パターン 3 4 D、 或いは、 最外層の導 体回路 1 5 8 U間にダミーパターン 5 8 Mを形成することも可能である。
以上説明したように第 1実施形態のパッケージ基板においては、 パッケージ 基板の I Cチップ側の信号線を形成する導体回路間に、 ダミーパターンを形成 し、 パッケージ基板の I Cチップ側の金属部分を増やし、 該 I Cチップ側とマ ザ一ボード側との金属部分の比率を調整してあるため、 パッケージ基板の製造 工程、 及び、 使用中において反りを発生させることがない。
(第 2実施形態）
本発明の第 2実施形態に係るパッケージ基板の構成について第 1 0図〜第 1 2図を参照して説明する。 第 1 0図は、 第 2実施形態のパッケージ基板の断面 を示し、 第 1 1図 （A) は、 パッケージ基板の平面を示し、 第 1 1図 （B ) は、 該パッケージ基板に取り付けられる I Cチップの底面を示し、 第 1 2図は、 第 1 0図に示すパッケージ基板の上面に I Cチップ 8 0を載置した状態で、 マザ 一ボード 9 0に取り付けた状態の断面を示している。 該パッケージ基板は、 第 1 2図に示すように上面に I Cチップ 8 0のバンプ 8 2側に接続するための半 田バンプ 7 6 Uが設けられ、 下面側にマザ一ボード 9 0のバンプ 9 2に接続す るための半田バンプ 7 6 Dが配設され、 該 I Cチップ 8 0—マザ一ポ一ド 9 0 間の信号等の受け渡し、 及び、 マザ一ボード側からの電源供給を中継する役割 を果たす。
第 1 0図に示すように、パッケージ基板のコア基板 3 0の上面及び下面には、 グランド層となる内層銅パターン 34U、 34 Dが形成されている。 また、 内 層銅パターン 34 Uの上層には、 層間樹脂絶縁層 50を介在させて信号線を形 成する導体回路 58U、 又、 該層間樹脂絶縁層 50を貫通してバイァホール 6 0Uが形成されている。 導体回路 58 Uの上層には、 層間樹脂絶縁層 150を 介して最外層の導体回路 158U、 ダミーパターン 159及び該層間樹脂絶縁 層 150を貫通するバイァホール 160Uが形成されている。 該ダミ一パター ン 159は、 第 1 1図に示すように導体回路 1 58Uの外周、 即ち、 パッケ一 ジ基板の周縁部に沿って形成されている。 上記導体回路 158U、 バイァホー ル 160Uには半田バンプ 76 Uを支持する半田パッド 75 Uが形成されてい る。 ここで、 I Cチップ側の半田パッド 75Uは、 直径 120〜 170 mに 形成されている。
一方、 コア基板 30の下面側のグランド層 （内層銅パターン） 34 Dの上層 には、 層間樹脂絶縁層 50を介して信号線を形成する導体回路 58 Dが形成さ れている。 該導体回路 58 Dの上層には、 層間樹脂絶縁層 150を介して最外 層の導体回路 158 D及び該層間樹脂絶縁層 150を貫通するバイァホール 1 60Dが形成され、 該導体回路 158D、 バイァホール 160Dには半田バン プ 76Dを支持する半田パッド 75Dが形成されている。 ここで、 マザ一ボー ド側の半田パッド 75Dは、 直径 600〜700 /xmに形成されている。
第 1 1図 （A) は、 パッケージ基板 200の平面図、 即ち、 第 10図の A矢 視図である。 ここで、 第 10図は、 第 1 1図 （A) の X 2— X 2縦断面に相当 する。 第 1 1図 （A) 及び第 10図中に示すように、 信号線を構成する導体回 路 158 Uの外周には、 幅 1 Ommのダミーパターン 159がソルダ—レジス ト 70の下層に形成されている。 ここで、 ダミーパターンとは、 電気接続或い はコンデンサ等の意味を持たず、 単に機械的な意味合いで形成されるパターン を言う。
第 23図を参照して上述した従来技術のパッケージ基板と同様に、 第 2実施 形態に係るパッケージ基板において、 I Cチップ 80側の表面 （上面） は、 半 田パッド 76Uが小さいため （直径 120〜 170 zm) 、 半田パッドによる 金属部分の占める割合が小さい。 一方、 マザ一ボード 90側の表面 （下面） は、 半田パッド 75 Dが大きいため （直径 600〜 700 m) 、 金属部分の割合 が大きい。 ここで、 本実施形態のパッケージ基板では、 パッケージ基板の I C チップ側の最外層導体回路 1 5 8 Uの外周に、 ダミーパターン 1 5 9を形成す ることで、 パッケージ基板の I Cチップ側の金属部分を増やし、 該 I Cチップ 側とマザ一ボード側との金属部分の比率を調整すると共に、 金属製のダミーパ ターン 1 5 9によりパッケージ基板の周縁部の機械強度を高め、 後述するパッ ケージ基板の製造工程、 及び、 使用中において反りを発生させないようにして ある。
完成したパッケージ基板の平面図 （第 1 0図の A矢視図） を第 1 1図 （A) に示し、 第 1 1図 （B ) に I Cチップの底面図を示す。 該パッケージ基板 1 0 0に I Cチップ 8 0を載置させた状態でリフロー炉を通過させて、 第 1 2図に 示すように、 半田バンプ 7 6 Uを介して該 I Cチップを取り付ける。 その後、 I Cチップを組み込んだパッケージ基板 1 0 0を、マザ一ボード 9 0に載置し、 リフ口一炉を通過させることで、 該パッケージ基板 1 0 0のマザ一ボード 9 0 への取り付けを行う。
この第 2実施形態〜後述する第 5実施形態のパッケージ基板の製造方法は、 第 3図〜第 9図を参照して上述した第 1実施例と同様であるため説明を省略す る。
なお、 上述した第 2実施形態では、 層間樹脂絶縁層 1 5 0上の最外層の導体 回路 1 5 8 Uの周囲にダミーパターン 1 5 9を形成したが、 この代わりに、 コ ァ基板 3 0上に形成される内層銅パターン 3 4 D、 或いは、 層間樹脂絶縁層 5 0—層間樹脂絶縁層 1 5 0間の導体回路 5 8 Uの周囲にダミーパターン 1 5 9 を形成することも可能である。
以上説明したように第 2実施形態のパッケージ基板においては、 パッケージ 基板の I Cチップ側の導体回路の周囲に、 ダミーパターンを形成し、 パッケ一 ジ基板の I Cチップ側の金属部分を増やし、 該 I Cチップ側とマザ一ボード側 との金属部分の比率を調整してあるため、 パッケージ基板の製造工程、 及び、 使用中において反りを発生させることがない。
(第 3実施形態）
本発明の第 3実施形態に係るパッケージ基板の構成について第 1 3図を参照 して説明する。 パッケージ基板 3 0 0のコア基板 3 0の上面には、 信号線となる内層銅パ夕 ーン 3 4 Uが、 下面には信号線となる内層銅パターン 3 4 D形成されている。 また、 内層銅パターン 3 4 Uの上層には、 層間樹脂絶縁層 5 0を介在させて電 源層を形成する導体回路 5 8 Uが形成されている。導体回路 5 8 Uの上層には、 層間樹脂絶縁層 1 5 0を介して最外層の導体回路 1 5 8 U及び該層間樹脂絶縁 層 1 5 0を貫通するバイァホール 1 6 0 Uが形成され、 該バイァホール 1 6 0 Uには半田バンプ 7 6 Uが形成されている。 即ち、 第 3実施形態では、 電源層 を形成する導体回路 5 8 Uに取り付けられたバイァホール 1 6 0 Uに半田バン プ 7 6 Uが形成され、 外部のバンプ （図示せず） へ直接該電源層を接続できる ように構成されている。
一方、 コア基板 3 0の下面側の信号線 （内層銅パターン） 3 4 Dの上層に は、 層間樹脂絶縁層 5 0を介してグランド層となる導体回路 5 8 Dが形成され ている。 該導体回路 5 8 Dの上層には、 層間樹脂絶縁層 1 5 0を介して最外層 の導体回路 1 5 8 D及び該層間樹脂絶縁層 1 5 0を貫通するバイァホール 1 6 0 Dが形成され、 該バイァホール 1 6 0 Dには半田バンプ 7 6 Dが形成されて いる。 即ち、 本実施形態では、 グランド層を形成する導体回路 5 8 Dに取り付 けられたバイァホール 1 6 0 Dに半田バンプ 7 6 Dが形成され、 外部のバンプ (図示せず） へ直接該グランド層を接続できるように構成されている。
本実施形態の構成では、 最外層の導体回路 1 5 8 U、 1 5 8 Dを支持する層 間樹脂絶縁層 1 5 0の下側に配設される導体回路 5 8 U、 5 8 Dを電源層、 グ ランド層とし、 該導体回路 5 8 U、 5 8 Dにバイァホール 1 6 0 U、 1 6 0 D を直接接続し、 該バイァホールに半田バンプ 7 6 U、 7 6 Dを形成してあるの で、 電源層或いはグランド層と半田バンプとを接続する配線が無くなる。 この ため、 配線に重畳するノイズによる影響を受けなくなり、 集積回路—マザ一ボ ード間の信号等の受け渡し、 及び、 マザ一ボード側からの電源供給を中継する 際におけるノイズの影響を低減することができる。 また、 配線がない分、 多層 プリント配線板の高密度化を図れる。 なお、 本実施形態の多層プリント配線板 においては、 導体回路 5 8 Uを電源層に、 導体回路 5 8 Dをグランド層にそれ ぞれしたが、 導体回路 5 8 U又は導体回路 5 8 Dは、 同一層内に電源層として 機能する導体回路と、 グランド層として機能する導体回路とを併設して形成し てもよい。
引き続き、 第 3実施形態の改変例に係る多層プリント配線板について第 1 4 図を参照して説明する。
第 1 4図は、 本発明の第 2実施形態に係る多層プリント配線板の構成を示す 断面図である。 コア基板 2 3 0の上面及び下面には、 グランド層となる内層銅 パターン 2 3 4 U、 2 3 4 Dが形成されている。 即ち、 基板 2 3 0を介在させ て対向するグランド層 （内層銅パターン） 2 3 4 U及びグランド層 （内層銅パ ターン） 2 3 4 Dによりコンデンサが形成されている。
また、 内層銅パターン 2 3 4 Uの上層には、 層間樹脂絶縁層 2 5 0を介在 させて信号線を形成する導体回路 2 5 8 Uが形成されている。 該導体回路 2 5 8 Uの上層には、 層間樹脂絶縁層 3 5 0を貫通するバイァホール 3 6 0 Uが形 成され、 該バイァホール 3 6 0 Uには半田バンプ 3 7 6 Uが形成されている。
一方、 基板 2 3 0の下面側のグランド （内層銅パターン） 2 3 4 Dの上層 には、 層間樹脂絶縁層 2 5 0を介して信号線となる導体回路 2 5 8 Dが形成さ れている。 該導体回路 2 5 8 Dの上層には、 層間樹脂絶縁層 3 5 0を介して電 源層となる導体回路 3 8 8 Dが形成されている。 該導体回路 3 8 8 Dの上層に は、 層間樹脂絶縁層 3 9 0を貫通するバイァホール 3 8 0 Dが形成され、 該バ ィァホール 3 8 0 Dには半田バンプ 3 7 6 Dが形成されている。 即ち、 本実施 形態では、 電源層を形成する導体回路 3 8 8 Dに取り付けられたバイァホール 3 8 0 Dに半田バンプ 3 7 6 Dが形成され、 外部のバンプ （図示せず） に直接 該電源層を接続できるように構成されている。
第 3実施形態の改変例の構成では、 電源層を構成する導体回路 3 8 8 Dに バイァホール 3 8 0 Dを直接接続し、 該バイァホールに半田バンプ 3 7 6 Dを 形成してあるので、 電源層と半田バンプとを接続する配線が無くなる。 このた め、 配線に重畳するノイズによる影響を受けなくなる。
以上説明したように第 3実施形態のパッケージ基板においては、 最外層の導 体回路を支持する絶縁層の下層の内層導体回路を電源層および Zまたはグラン ド層とし、 該第 2導体回路にバイァホールを直接接続し、 該バイァホールに半 田バンプを形成してあるので、 電源層或いはグランド層と半田バンプとを接続 する配線が無くなる。 このため、 配線に重畳するノイズによる影響を受けなく なる。 また、 配線を無くし得る分、 多層配線板の高密度化を図ることが可能と なる。
また第 3実施形態のパッケージ基板においては、 最外層導体回路を支持する 第 2層間樹脂絶縁層の下側に配設される第 2導体回路を電源層および Zまたは グランド層とし、 該第 2導体回路にバイァホールを直接接続し、 該バイァホ一 ルに半田バンプを形成してあるので、 電源層或いはグランド層と半田バンプと を接続する配線が無くなる。 このため、 配線に重畳するノイズによる影響を受 けなくなる。 また、 配線を無くし得る分、 多層プリント配線板の高密度化を図 ることが可能となる。
(第 4実施形態）
本発明の第 4実施形態に係るパッケージ基板の構成について第 1 5図を参照 して説明する。 パッケージ基板 4 0 0のコア基板 3 0の上面及び下面には、 グ ランド層となる内層銅パターン 3 4 U、 3 4 Dが形成されている。 また、 内層 銅パターン 3 4 Uの上層には、 層間樹脂絶縁層 5 0を介在させて信号線を形成 する導体回路 5 8 U、 及び、 該層間樹脂絶縁層 5 0を貫通してバイァホール 6 O Uが形成されている。 導体回路 5 8 Uの上層には、 層間樹脂絶縁層 1 5 0を 介して最外層の導体回路 1 5 8 U及び該層間樹脂絶縁層 1 5 0を貫通するバイ ァホール 1 6 0 Uが形成され、 該導体回路 1 5 8 U、 バイァホール 1 6 0 Uに は半田バンプ 7 6 Uを支持する半田パッド 7 5 Uが形成されている。 ここで、 I Cチップ側の半田パッド 7 5 Uは、 直径 1 3 3〜 1 7 0 mに形成されてい る。
一方、 コア基板 3 0の下面側の内層銅パターン 3 4 Dの上層には、 層間樹脂 絶縁層 5 0を介して信号線を形成する導体回路 5 8 Dが形成されている。 該導 体回路 5 8 Dの上層には、 層間樹脂絶縁層 1 5 0を介して最外層の導体回路 1 5 8 D及び該層間樹脂絶縁層 1 5 0を貫通するバイァホール 1 6 0 Dが形成さ れ、 該導体回路 1 5 8 D、 バイァホール 1 6 0 Dには半田バンプ 7 6 Dを支持 する半田パッド 7 5 Dが形成されている。 このマザーボ一ド側の半田パッド 7 5 Dは、 直径 6 0 0 に形成されている。 また、 コア基板 3 0を介在させて 対向する内層銅パターン 3 4 U、 3 4 Dには、 グランド （電極） 層が配設され ており、両内層銅パターン 3 4 U、 3 4 Dによりコンデンサが形成されている。 第 16図 （A) は、 コア基板 30の上面に形成された内層銅パターン 34U の平面図である。 この内層銅パターン 34Uには、 グランド層 34Gと、 上層 側と下層側とを接続するためのランドーパッド 41とが形成されている。 この 第 16図 （A) 中の Bで示す領域内のランドーパッド 41を拡大して第 16図 (B) に示す。 第 16図 （B) の X3— X3断面が第 15図の X 3—X 3断面 に相当する。
第 16図 （B) に示すように該ランド—パッド 41は、 第 15図に示すスル 一ホール 36のランド 4 l aと、 上層の層間樹脂絶縁層 50を貫通するバイァ ホール 60 Uへ接続するパッド 41 bとを一体にしたものであり、 該ランド一 パッド 41の周囲には、 約 200 //m幅の絶縁緩衝帯 43が配設されている。 ここで、 本実施形態のパッケージ基板においては、 第 16図 （B) に示すよ うにランド 41 aとパッド 41 bとを一体化し、 該ランド 41 aとパッド 41 bとを配線を介さずに接続してあるため、 下層 （コア基板 30の下層側の導体 回路 58D) と上層 （層間樹脂絶縁層 50) の上側の導体配線 58 Uとの間の 伝送路を短縮し、 信号の伝送速度を高めると共に、 抵抗値を低減することがで きる。 また、 該ランド 41 aとパッド 41 bとを配線を介さずに接続してある ので、 第 24図 （A) を参照して上述した従来技術のパッケージ基板のように 配線とランドとの間及び配線とパッドとの間の接続部で応力が集中せず、 応力 集中によって発生するクラックによる断線をパッケージ基板内に生じさせない。 ここでは、 コア基板 30の上側の内層銅パターン 34Uについて図示及び説明 を行ったが、 下側の内層銅パターン 34Dについても同様に構成されている。 引き続き、 本発明の第 4実施形態の改変例に係るパッケージ基板について第 17図及び第 18図を参照して説明する。 第 1 5図を参照して上述した第 4実 施形態においては、 コア基板 30の両面に形成される内層銅パターン 34 U、 34Dにグランド層 （電極層） 34G及びランド—パッド 41が形成された。 これに対して、 第 2実施形態では、 層間樹脂絶縁層 50の上層に形成される導 体回路 58U、 58Dに第 16図 （A) を参照したと同様に電源層 （電極層） 58 G及びランドーパッド 61が形成される。
第 17図は、 第 4実施形態の改変例のパッケージ基板の断面図であり、 第 1 8図 （A) は、 層間樹脂絶縁層 50の上面に形成された導体回路 58 Uの平面 図である。 この導体回路 5 8 Uには、 電源層 5 8 Gと、 上層側と下層側とを接 続するためのランド—パッド 6 1とが形成されている。 第 1 8図 （A) 中の B で示す領域内のランド一パッド 6 1を拡大して第 1 8図 （B ) に示す。 第 1 8 図 （B ) の X 4— X 4断面が第 1 7図の X 4— X 4断面に相当する。
第 1 7図に示すように該ランド—パッド 6 1は、 内層銅パターン 3 4 Uに接 続されたバイァホール 6 0 Uのランド 6 1 aと、 上層の層間樹脂絶縁層 1 5 0 を貫通するバイァホール 1 6 0 Uへ接続するパッド 6 1 bとを一体にしたもの であり、 該ランド—パッド 6 1の周囲には、 第 1 8図 （B ) に示すように約 2 0 0 m幅の絶縁緩衝帯 6 3が配設されている。
この第 4実施形態の改変例のパッケージ基板においても、 ランド 6 l aとパ ッド 6 1 bとを一体化し、 該ランド 6 1 aとパッド 6 1 bとを配線を介さずに 接続してあるため、 下層 （コア基板 3 0の上層側の内層銅パターン 3 4 U) と 上層 （層間樹脂絶縁層 1 5 0 ) の上側の 1導体配線 1 5 8 Uとの間での伝送路 を短縮し、 信号の伝送速度を高めると共に、 抵抗値を低減することができる。 また、 該ランド 6 1 aとパッド 6 1 bとを配線を介さずに接続してあるので、 第 2 4図 （A) を参照して上述した従来技術のパッケージ基板のように配線と ランドとの間及び配線とパッドとの間の接続部で応力が集中せず、 応力集中に よって発生するクラックによる断線をパッケージ基板内に生じさせない。
なお、 上述した実施形態では、 円形に形成されたランドとパッドとを一体に したが、 本発明では、 楕円、 多角形等の種々の形状のランドとパッドとを一体 にすることができる。
以上説明したように第 4実施形態のパッケージ基板においては、 ランドとパ ッドとを配線を介さずに接続してあるため、 下層と上層の導体配線 （導体層） 間での伝送路を短縮し、 信号の伝送速度を高めると共に、 抵抗値を低減するこ とができる。 また、 該ランドとパッドとを配線を介さずに接続してあるので、 配線とランドとの間及び配線とパッドとの間の接続部で応力が集中せず、 応力 集中によって発生するクラックによる断線をパッケージ基板内に生じさせない。
(第 5実施形態）
本発明の第 5実施形態に係るパッケージ基板の構成について第 1 9図及び第 2 0図を参照して説明する。 第 1 9図に断面を示す第 5実施形態のパッケージ 基板 5 0 0は、第 2 0図に示すように上面に I Cチップ 8 0を載置した状態で、 マザーボ一ド 9 0に取り付けるためのいわゆる集積回路パッケージを構成する ものである。
パッケージ基板のコア基板 3 0の上面及び下面には、 グランド層となる内層 銅パターン 3 4 U、 3 4 Dが形成されている。 また、 内層銅パターン 3 4 Uの 上層には、 層間樹脂絶縁層 5 0を介在させて信号線を形成する導体回路 5 8 U が、 又、 該層間樹脂絶縁層 5 0を貫通してバイァホール 6 0 Uが形成されてい る。 導体回路 5 8 Uの上層には、 層間樹脂絶縁層 1 5 0を介して最外層の導体 回路 1 5 8 U及び該層間樹脂絶縁層 1 5 0を貫通するバイァホール 1 6 0 Uが 形成され、 該導体回路 1 5 8 U、 バイァホール 1 6 0 Uには半田バンプ 7 6 U を支持する半田パッド 7 5 Uが形成されている。 ここで、 I Cチップ側の半田 パッド 7 5 Uは、 直径 1 3 3〜 1 7 0 t mに形成されている。
一方、 コア基板 3 0の下面側のグランド層 （内層銅パターン） 3 4 Dの上層 には、 層間樹脂絶縁層 5 0を介して信号線を形成する導体回路 5 8 Dが形成さ れている。 該導体回路 5 8 Dの上層には、 層間樹脂絶縁層 1 5 0を介して最外 層の導体回路 1 5 8 D及び該層間樹脂絶縁層 1 5 0を貫通するバイァホール 1 6 0 Dが形成され、 該バイァホール 1 6 0 Dには半田バンプ 7 6 Dを支持する 半田パッド 7 5 Dが形成されている。 ここで、 マザ一ボード側の半田パッド 7 5 Dは、 直径 6 0 0 に形成されている。
この第 5実施形態のパッケージ基板においては、 マザ一ボード 6 0側の半田 バンプ 7 6 Dをバイァホール 1 6 0 Dに形成することで、 半田バンプとバイァ ホールとを直接接続しているため、 パッケージ基板にクラックが入っても半田 バンプ 7 6 Dとバイァホール 1 6 0 Dとの間に断線が生じない。 即ち、 第 2 3 図 （B ) を参照して上述した従来技術に係るバイァホール 3 6 0に配線 3 7 8 を介して半田パッド 3 7 5 Dを接続し、 該半田パッド 3 7 5 Dに半田バンプ 3 7 6 Dを載置したパッケージ基板 6 0 0においては、 内部にクラック L 2が入 つた際に、 該クラック L 2によってバイァホール 3 7 6 Dと半田パッド 3 7 6 Dとを接続する配線 3 7 8が断線し、 半田バンプ 3 7 6 Dとバイァホール 3 6 ◦ Dとの接続が断たれることがあった。 これに対して、 第 5実施形態のパッケ ージ基板では、 例えクラックが発生しても、 クラックにより半田バンプ 7 6 D とバイァホール 1 6 0 Dとの間に断線が生じることがない。
引き続き、 第 1 9図に示す第 5実施形態に係るパッケージ基板 5 0 0への I Cチップ 8 0を取り付けについて説明する。 第 2 0図に示すように、 パッケ一 ジ基板 5 0 0の半田バンプ 7 6 Uに、 I Cチップ 8 0を、 該 I Cチップの半田 パッド 8 2が対応するように載置し、 加熱炉を通過させることにより、 パッケ ージ基板 5 0 0の半田パッド 7 6 Uを I Cチップ 8 0の半田パッド 8 2に融着 させることによって、パッケージ基板 5 0 0と I Cチップ 8 0との接続を取る。 その後、 加熱により半田バンプ 7 6 Uを半田パッド 8 2に融着及び固化させ る際に染み出した半田フラックスの浄化を行う。 ここでは、 クロ口センなどの 有機溶剤を、 I Cチップ 8 0とパッケージ基板 5 0 0との隙間に流し込み、 半 田フラックスを除去する。 その後、 I Cチップ 8 0とパッケージ基板 5 0 0と の隙間に樹脂を充填して、 樹脂封止を行う。 図示しないが、 同時に I Cチップ 8 0全体に樹脂をモールド することにより、 I Cチップ 8 0の取り付けが完 了する。
引き続き、 マザ一ボード 9 0へのパッケージ基板 5 0 0の取り付けを行う。 マザ一ボードの半田パッド 9 2にパッケージ基板 5 0 0の半田バンプ 7 6 Dが 対応するように載置し、 加熱炉を通過させることにより、 パッケージ基板 5 0 0の半田パッド 7 6 Dをマザ一ボード 9 0の半田パッド 9 2に融着させること によって、パッケージ基板 5 0 0とマザ一ボード 9 0との接続を取る。その後、 第 2 0図に示すようにパッケージ基板 5 0 0とマザ一ボード 9 0との隙間に樹 脂 9 4を充填して、 樹脂封止を行い、 取り付けが完了する。
引き続き、 本発明の第 5実施形態の改変例に係るパッケージ基板 5 0 1につ いて、 第 2 0図及び第 2 1図を参照して説明する。
第 1 9図を参照して上述した第 5実施形態のパッケージ基板 5 0 0において は、 1つのバイァホール 1 6 0 Dに 1つの半田バンプ 7 6 Dを載置した。 これ に対して、 第 5実施形態のパッケージ基板 5 0 1においては、 第 2 1図に示す ように複数 （3つ） のバイァホール 2 6 0、 2 6 0、 2 6 0に 1つの半田バン プ 2 7 6を載置する。即ち、第 2 1図の X 5— X 5断面に相当する第 2 2図（第 2 2図中の X 6— X 6ラインが第 2 1図の X 5—X 5ラインに相当）のように、 バイァホール 2 6 0は、 3つ近接して構成され、 該 3つのバイァホール 2 6 0 の共通のランド部 2 6 0 aに、 ニッケルめっき層 7 2及び金めつき層 7 4が形 成されることで、 1つの大きなランド 2 7 5が形成されている。 そして、 該大 きなランド 2 7 5に大きな半田バンプ 2 7 6が載置されている。
この第 5実施形態の改変例パッケージ基板 5 0 1においては、 半田バンプ 2 7 6をバイァホール 2 6 0に形成することで、 半田バンプ 2 7 6とバイァホー ル 2 6 0とを直接接続しているため、 例えパッケージ基板 5 0 1にクラックが 入っても半田バンプ 2 7 6とバイァホール 2 6 0との間に断線が生じない。 ま た、 半田バンプ 2 7 6を、 複数のバイァホール 2 6 0、 2 6 0、 2 6 0に形成 してあるので、 複数のバイァホールの内の 1つが内層の導体回路 5 8 Dと接続 が取れていなくとも、 他のバイァホールにて半田バンプ 2 7及び内層導体回路 5 8 Dの接続が取れるため、 フェーズセィフを具現化できる。
また、 上述したように、 I Cチップ 8 0側の半田パッド 7 5 Uは、 直径 1 3 3〜 1 7 0 に形成され、 マザ一ボード側の半田パッド 7 5 Dは、 直径 6 0 0 mに形成され、 4〜 5倍大きさが異なり、 1つのバイァホールにマザーボ ード側の大きな半田パッド 7 5 Dを形成し難い。 このため、 第 5実施形態の改 変例に係るパッケージ基板 5 0 1においては、 半田バンプ 2 7 6を、 複数のバ ィァホール 2 6 0、 2 6 0、 2 6 0に形成することで、 大きな半田バンプを形 成している。 ここで、 上述した改変例においては、 3個のバイァホールに 1つ の半田バンプを形成したが、 2つのバイァホールに 1つの半田バンプを、 また、 4つ以上のバイァホールに 1つの半田バンプを形成することも可能である。 以上説明したように第 5実施形態のパッケージ基板においては、 半田バンプ をバイァホールに形成することで、 半田バンプとバイァホールとを直接接続し てあるため、 パッケージ基板にクラックが入っても半田バンプとバイァホール との間に断線が生じない。 また、 半田バンプを複数のバイァホールに形成して あるので、 複数のバイァホールの内の 1つが例え内部で接続が取れていなくと も、 他のバイァホールにて半田バンプとの接続が取れるため、 フェーズセィフ を具現化できる。 また、 半田バンプを複数のバイァホールに形成するため、 ノ ィァホールに対して半田バンプを大きく形成することができる。
上述した実施形態では、 パッケージ基板をマザーボ一ドに直接取り付ける例 を挙げたが、 パッケージ基板をサブボード等を介してマザ一ボードに接続する 場合にも、 本発明のパッケージ基板を好適に使用することができる。

Claims

請求の範囲
1 . コア基板の両面に、 層間樹脂絶縁層を介在させて導体回路を形成して成 り、 I Cチップの搭載される側の表面に半田パッドが形成され、 他の基板に接 続される側の表面に、 前記 I Cチップ搭載側の半田パッドよりも相対的に大き な半田パッドが形成されたパッケージ基板であつて、
前記コア基板の I Cチップが搭載される側に形成される導体回路のパターン 間に、 ダミーパターンを形成したことを特徴とするパッケ一ジ基板。
2 . コア基板の両面に、 層間樹脂絶縁層を介在させて導体回路を形成して成 り、 I Cチップの搭載される側の表面に半田パッドが形成され、 他の基板に接 続される側の表面に、 前記 I Cチップ搭載側の半田パッドよりも相対的に大き な半田パッドが形成されたパッケージ基板であつて、
前記コア基板の I Cチップが搭載される側に形成される導体回路の外周に、 ダミーパターンを形成したことを特徴とするパッケージ基板。
3 . 最外層の導体回路と、
該最外層の導体回路を支持する絶縁層と、
該絶縁層の下側に設けられる内層導体回路と、を備える多層配線板であって、 前記内層導体回路は、 電源層およびノまたはグランド層であり、
前記絶縁層を貫通し、 前記内層導体回路に接続されたバイァホールに、 半 田バンプが形成されていることを特徴とするパッケージ基板。
4 . 内層の第 1導体回路と、
該第 1内層導体回路上に形成された第 1層間樹脂絶縁層と、
該第 1層間樹脂絶縁層上に形成された内層の第 2導体回路と、
該第 2導体回路上に形成された第 2層間樹脂絶縁層と、
該第 2層間樹脂絶縁層上に形成された最外層の導体回路と、 を備える多層プ リント配線板であって、
前記内層の第 2導体回路は、 電源層および Zまたはグランド層であり、 前記第 2層間樹脂絶縁層を貫通し、 前記第 2の導体回路に接続されたバイァ ホールに、 半田バンプが形成されていることを特徴とするパッケージ基板。
5 . コア基板の両面に導体層を形成し、 層間樹脂絶縁層を介在させて更に導 体層を形成して成り、 前記コア基板のいずれかの面の導体層を電極層として用 いるパッケージ基板であって、
前記電極層を形成する導体層に配設する、 コア基板貫通用のスルーホールの ランドと、 上面側の層間樹脂絶縁層を貫通するバイァホールとの接続用のパッ ドとを一体化したことを特徴とするパッケージ基板。
6 . コア基板の両面に導体層を形成し、 層間樹脂絶縁層を介在させて更に導 体層を形成して成り、 前記いずれかの層間樹脂絶縁層の上面の導体層を電極層 として用いるパッケージ基板であって、
前記電極層を形成する導体層に配設する、 下面層間樹脂絶縁層を貫通するバ ィァホールのランドと、 上面側の層間樹脂絶縁層を貫通するバイァホールとの 接続用のパッドとを一体化したことを特徴とするパッケ一ジ基板。
7 . 複数の層間樹脂絶縁層を介在させて多層の導体回路を形成して成り、 I Cチップの搭載される側の表面、 及び、 他の基板へ接続される側の表面に半田 バンプが形成され、 該他の基板に接続される側の表面と当該他の基板との間が 樹脂封止されるパッケージ基板であって、
該他の基板へ接続される側表面の半田バンプを、 バイァホールに形成したこ とを特徴とするパッケージ基板。
8 . 複数の層間樹脂絶縁層を介在させて多層の導体回路を形成して成り、 I Cチップの搭載される側の表面、 及び、 他の基板へ接続される側の表面に半田 バンプが形成され、 該他の基板に接続される側の表面と当該他の基板との間が 樹脂封止されるパッケ一ジ基板であって、
該他の基板へ接続される側表面の半田バンプを、 複数のバイァホールに形成 したことを特徴とするパッケージ基板。
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