KR100744140B1 - 더미 패턴을 갖는 인쇄회로기판 - Google Patents
더미 패턴을 갖는 인쇄회로기판 Download PDFInfo
- Publication number
- KR100744140B1 KR100744140B1 KR1020060065872A KR20060065872A KR100744140B1 KR 100744140 B1 KR100744140 B1 KR 100744140B1 KR 1020060065872 A KR1020060065872 A KR 1020060065872A KR 20060065872 A KR20060065872 A KR 20060065872A KR 100744140 B1 KR100744140 B1 KR 100744140B1
- Authority
- KR
- South Korea
- Prior art keywords
- dummy
- peripheral region
- peripheral
- area
- circuit board
- Prior art date
Links
- 230000002093 peripheral effect Effects 0.000 claims abstract description 112
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000011159 matrix material Substances 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 abstract description 14
- 229910000679 solder Inorganic materials 0.000 description 11
- 230000000052 comparative effect Effects 0.000 description 7
- 238000005452 bending Methods 0.000 description 5
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012778 molding material Substances 0.000 description 1
- 238000011946 reduction process Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
- H05K3/0052—Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Structure Of Printed Boards (AREA)
Abstract
더미 패턴을 갖는 인쇄회로기판을 제공한다. 상기 인쇄회로기판은 회로영역(circuit region) 및 주변영역(periperial region)을 갖는 베이스 기판을 구비한다. 상기 회로영역은 매트릭스 형태로 배열된 복수 개의 단위 셀들을 구비하고, 상기 주변영역은 상기 회로영역의 주변에 배치된다. 상기 회로영역 상에 배선들이 위치한다. 상기 주변영역 상에 상기 주변영역을 횡단하는 제1 더미 바(dummy bar) 및 상기 제1 더미 바를 가로지르는 복수 개의 제1 더미 립(dummy rib)들이 배치된다.
Description
도 1a 내지 도 1c는 인쇄회로기판의 휨을 나타내는 사진들이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 인쇄회로기판의 상면 및 하면을 각각 나타낸 평면도들이다.
도 3a 및 도 3b는 도 2a의 U1 및 도 2b의 U2를 확대하여 나타낸 평면도들로서 단위 셀(C)의 상면과 하면을 나타낸다.
도 4a 및 도 4b는 도 2a 및 도 2b에 도시된 인쇄회로기판의 상면 및 하면을 더미 패턴에 한정하여 나타낸 평면도들이다.
도 5는 도 3a의 절단선 Ⅴ-Ⅴ'를 따라 취해진 단면도이다.
도 6은 도 2a의 절단선 Ⅵ-Ⅵ'를 따라 취해진 단면도이다.
도 7은 본 발명의 일 실시예에 따른 인쇄회로기판을 사용하여 반도체 패키지를 제조하는 방법을 나타낸 단면도이다.
도 8a 및 도 8b는 본 발명의 다른 실시예에 따른 인쇄회로기판의 상면 및 하면을 각각 나타낸 평면도들이다.
도 9는 도 8a의 절단선 Ⅸ-Ⅸ'를 따라 취해진 단면도이다.
도 10은 비교예에 따른 인쇄회로기판의 더미 패턴을 나타낸 평면도이다.
도 11은 도 2a 및 도 2b에 나타난 인쇄회로기판과 비교예에 따른 인쇄회로기판의 휨 정도를 나타낸 그래프이다.
(도면의 주요 부위에 대한 부호의 설명)
100 : 인쇄회로기판 101 : 베이스 기판
110 : 회로영역 C : 단위 셀
120-U, 120-B, 120-L, 120-R : 주변영역
121 : 제1 더미 바 122 : 제1 더미 립
123 : 제2 더미 바 124 : 제2 더미 립
125, 126 : 보조 더미 바 112 : 배선
본 발명은 인쇄회로기판에 관한 것으로, 보다 구체적으로는 더미 패턴을 구비하는 인쇄회로기판에 관한 것이다.
반도체 제품에 대한 소형화가 가속화됨에 따라, 반도체 칩 자체의 고집적화와 더불어, 반도체 패키지의 경박단소화가 요구되고 있다. 이를 위해, 패키지의 실장 수단으로서 솔더볼을 사용하는 솔더볼 패키지, 예를 들어 볼 그리드 어레이(Ball Grid Array; 이하, BGA라 한다) 패키지의 개발이 진행되고 있다.
이러한 BGA 패키지는 반도체 조립공정 즉, 인쇄회로기판의 일면 상에 칩을 배치한 후, 상기 인쇄회로기판의 다른 일면 상에 솔더볼을 배치함으로써 제조된다. 이러한 패키지 제조과정에서 상기 인쇄회로기판에는 온도변화에 기인하는 휨(warpage)이 발생할 수 있다.
도 1a 내지 도 1c는 인쇄회로기판(10)의 휨을 나타내는 사진들이다.
도 1a를 참조하면, 인쇄회로기판의 하면(bottom surface)이 상면(top surface)에 비해 더 팽창하여 상기 인쇄회로기판의 양측 끝단부가 중앙부에 비해 상부로 들려 올라간 것을 나타낸다. 도 1b를 참조하면, 인쇄회로기판의 상면이 하면에 비해 더 팽창하여 상기 인쇄회로기판의 양측 끝단부가 중앙부에 비해 하부로 쳐진 것을 타나낸다. 또한, 도 1c를 참조하면, 인쇄회로기판에 부분적인 팽창과 수축이 발생하여 상기 인쇄회로기판의 중앙부 및 양측 끝단부가 다른 부분에 비해 들려 올라간 것을 나타낸다.
이러한 휨으로 인해, 상기 반도체 조립공정에서 공정설비 내로 상기 인쇄회로기판을 원활하게 공급할 수 없고, 또한, 상기 설비 내에서 상기 인쇄회로기판이 동일 평면적으로(coplanarly) 안착되지 않아 작업진행이 불가능하게 될 수 있다. 또한, 상기 패키지를 모듈 기판 상에 실장할 때, 상기 솔더볼과 상기 모듈 기판 상의 볼 패드 사이의 접속 신뢰성 즉, 실장 신뢰성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 휨 발생을 억제할 수 있는 인쇄회로기판을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 인쇄회로기판을 제 공한다. 상기 인쇄회로기판은 회로영역(circuit region) 및 주변영역(periperial region)을 갖는 베이스 기판을 구비한다. 상기 회로영역은 매트릭스 형태로 배열된 복수 개의 단위 셀들을 구비하고, 상기 주변영역은 상기 회로영역의 주변에 배치된다. 상기 회로영역 상에 배선들이 위치한다. 상기 주변영역 상에 상기 주변영역을 횡단하는 제1 더미 바(dummy bar) 및 상기 제1 더미 바를 가로지르는 복수 개의 제1 더미 립(dummy rib)들이 배치된다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 다른 인쇄회로기판을 제공한다. 상기 인쇄회로기판은 회로영역 및 주변영역을 갖는 베이스 기판을 구비한다. 상기 회로영역은 매트릭스 형태로 배열된 복수 개의 단위 셀들을 구비하고, 상기 주변영역은 상기 회로영역의 주변에 배치된다. 상기 주변영역은 상기 회로영역의 상부(upper part), 하부(lower part), 좌측부(left part) 및 우측부(right part)에 각각 위치한 상부 주변영역(upper peripheral region), 하부 주변영역(lower peripheral region), 좌측 주변영역(left peripheral region) 및 우측 주변영역(right peripheral region)을 구비한다. 상기 회로영역 상에 배선들이 위치한다. 상기 상부 주변영역 및 상기 하부 주변영역 각각의 상면(top surface) 상에 상기 각 주변영역을 횡단하는 제1 더미 바 및 상기 제1 더미 바를 가로지르는 복수 개의 제1 더미 립들이 위치한다. 상기 상부 주변영역 및 상기 하부 주변영역 각각의 하면(bottom surface) 상에 상기 제1 더미 바에 대응하여 위치하는 제2 더미 바 및 상기 제2 더미 바를 가로지르는 복수 개의 제2 더미 립들이 배치된다. 상기 좌측 주변영역 및 상기 우측 주변영역 각각의 상면 또는 하면 상에 상기 제1 더미 바와 평행한 제1 보조 더미 바가 위치한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
제1
실시예
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 인쇄회로기판의 상면 및 하면을 각각 나타낸 평면도들이고, 도 3a 및 도 3b는 도 2a의 U1 및 도 2b의 U2를 확대하여 나타낸 평면도들로서 단위 셀(C)의 상면과 하면을 나타내며, 도 4a 및 도 4b는 도 2a 및 도 2b에 도시된 인쇄회로기판의 상면 및 하면을 나타내되, 더미 패턴에 한정하여 나타낸 평면도들이다. 도 5는 도 3a의 절단선 Ⅴ-Ⅴ' 를 따라 취해진 단면도이고, 도 6은 도 2a의 절단선 Ⅵ-Ⅵ' 를 따라 취해진 단면도이다.
도 2a 및 도 2b를 참조하면, 인쇄회로기판(100)은 베이스 기판(101)을 구비한다. 상기 베이스 기판(101)은 회로영역(110) 및 상기 회로영역(110)의 주변에 위치하는 주변영역(120-U, 120-B, 120-L, 120-R)을 구비한다. 상기 회로영역(110) 은 매트릭스 형태로 배열된 복수 개의 단위 셀들(C)을 구비한다. 상기 단위 셀(C)은 하나의 반도체 패키지에 구비되는 단위 인쇄회로기판이다.
도 3a, 도 3b 및 도 5를 참조하면, 상기 단위 셀(C)은 상기 베이스 기판(101)의 상기 회로영역(110)의 상면 상에 위치하는 배선들(112)을 구비한다. 구체적으로, 상기 베이스 기판(101)은 그를 관통하는 관통홀(TH)을 구비하고, 상기 관통홀(TH)에 인접하여 상기 배선들(112)이 배열된다. 상기 배선들(112) 상에 솔더 레지스트(130)가 위치한다. 상기 솔더 레지스트(130)는 상기 배선(112)의 일부영역들을 노출시키는 개구부들을 구비하는데, 일 개구부 내에 상기 배선(112)의 와이어 본딩영역(112a)이 노출되며, 다른 개구부 내에 상기 배선(112)의 볼 패드 영역(112b)이 노출될 수 있다.
반면, 상기 회로영역(110)의 하면 상에는 배선들이 위치하지 않고, 상기 솔더 레지스트(130)가 상기 회로영역(110)의 하면을 덮을 수 있다.
도 4a, 도 4b 및 도 6을 참조하면, 상기 주변영역(120-U, 120-B, 120-L, 120-R)은 상기 회로영역(110)의 상부, 하부, 좌측 및 우측에 각각 위치한 상부 주변영역(120-U), 하부 주변영역(120-B), 좌측 주변영역(120-L) 및 우측 주변영역(120-R)을 구비한다. 이러한 주변영역들 중 적어도 어느 하나의 주변영역 상에 상기 주변영역을 횡단하는 제1 더미 바(dummy bar; 121) 및 상기 제1 더미 바(121)로부터 돌출된 복수 개의 제1 더미 립들(dummy rib; 122)이 위치한다.
상기 제1 더미 립들(112)은 상기 제1 더미 바(121)를 가로지른다. 나아가, 상기 제1 더미 립들(112)은 상기 주변영역을 종단한다. 이와 같이, 하나의 주변영 역 상에 상기 비교적 두꺼운 하나의 제1 더미 바(121)가 위치하고, 상기 하나의 제1 더미 바(121)를 가로지르는 복수 개의 제1 더미 립들(122)이 위치하여 상기 베이스 기판(101)을 받쳐줌으로써, 상기 베이스 기판, 즉 상기 인쇄회로기판(100)의 강성도(stiffness)를 효과적으로 증대시킬 수 있다. 따라서, 상기 인쇄회로기판(100)의 휨을 감소시킬 수 있다. 상기 제1 더미 립들(122) 사이의 간격은 일정할 수 있다.
구체적으로, 상기 제1 더미 바(121) 및 상기 제1 더미 립들(122)은 상기 주변영역들 중 상기 상부 주변영역(120-U) 및 상기 하부 주변영역(120-B) 각각 상에 위치할 수 있다. 이 경우, 상기 상부 주변영역(120-U) 또는 상기 하부 주변영역(120-B)의 길이(L1)는 상기 좌측 주변영역(120-L) 또는 상기 우측 주변영역(120-R)의 길이(L2)에 비해 길 수 있다. 따라서, 장축에 해당하는 상기 상부 주변영역 및 상기 하부 주변영역 각각에 상기 제1 더미 바(121) 및 상기 제1 더미 립들(122)이 위치함으로써, 장축에서 더 많이 발생하는 휨을 효과적으로 방지할 수 있다.
한편, 상기 제1 더미 바(121) 및 상기 제1 더미 립들(122)은 상기 회로영역(110) 상에 형성된 배선들(112)과 동일한 물질을 사용하여 형성될 수 있다. 구체적으로, 상기 제1 더미 바(121) 및 상기 제1 더미 립들(122)은 구리를 사용하여 형성될 수 있다. 상기 제1 더미 바(121) 및 상기 제1 더미 립들(122) 상에 솔더 레지스트(130)가 형성된다.
상기 상하부 주변영역(120-U, 120-B)의 하면 상에는 상기 제1 더미 바(121)에 대응하여 제2 더미 바(123)가 위치할 수 있다. 따라서, 상기 주변영역에서 상 기 베이스 기판(101)의 상면와 하면에 서로 대응하여 위치하는 제1 더미 바(121) 및 상기 제2 더미 바(123)는 상기 인쇄회로기판(100)의 강성도(stiffness)를 더욱 증대시켜, 상기 인쇄회로기판(100)의 휨을 더 효과적으로 감소시킬 수 있다. 나아가, 상기 제1 더미 바의 폭(w_121)과 상기 제2 더미 바의 폭(w_123)은 서로 같을 수 있다.
나아가, 상기 상부 주변영역(120-U) 및 상기 하부 주변영역(120-B) 각각의 하면 상에 상기 제2 더미 바(123)를 가로지르는 복수 개의 제2 더미 립들(124)이 위치할 수 있다. 상기 제2 더미 립들(124) 사이의 간격은 일정할 수 있다. 또한, 상기 제2 더미 립의 폭(w_124)과 상기 제1 더미 립의 폭(w_122)은 서로 다를 수 있다. 상기 제2 더미 립의 폭(w_124)과 상기 제1 더미 립의 폭(w_122)을 설정하는 것은 상기 더미 바들(121, 123) 및 상기 더미 립들(122, 124)을 형성하지 않았을 때 상기 인쇄회로기판(100)이 휘는 방향에 따라 다르게 설정될 수 있다. 만약, 상기 인쇄회로기판(100)의 상면이 하면에 비해 더 팽창되어 중앙부가 양측 단부들에 비해 위로 볼록하게 휘는 경우, 상기 상면 상에 위치한 제1 더미 립(122)의 폭을 상기 하면 상에 위치한 제2 더미 립(124)의 폭에 비해 크게 할 수 있다. 그러나, 상기 인쇄회로기판(100)의 하면이 상면에 비해 더 팽창되어 중앙부가 양측 단부들에 비해 아래로 볼록하게 휘는 경우, 상기 하면 상에 위치한 제2 더미 립(124)의 폭을 상기 상면 상에 위치한 제1 더미 립(122)의 폭에 비해 크게 할 수 있다.
상기 좌측 주변영역(120-L) 및 상기 우측 주변영역(120-R) 각각의 상면 또는 하면 상에 상기 제1 더미 바(121)와 평행한 제1 보조 더미 바(125)가 위치할 수 있 다. 구체적으로, 상기 좌측 주변영역(120-L) 및 상기 우측 주변영역(120-R) 각각의 상면 상에 상기 제1 보조 더미 바(125)가 위치하고, 상기 좌측 주변영역(120-L) 및 상기 우측 주변영역(120-R) 각각의 하면 상에 상기 제1 보조 더미 바(125)에 대응하는 위치에 제2 보조 더미 바(126)가 위치할 수 있다.
도 7은 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b, 도 5 및 도 6을 참조하여 설명한 인쇄회로기판을 사용하여 반도체 패키지를 조립하는 과정을 설명하기 위한 단면도로서, 단위 셀에 한정하여 나타낸다.
도 7을 참조하면, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b, 도 5 및 도 6을 참조하여 설명한 인쇄회로기판의 하면 상에 절연 접착제(145)를 사용하여 반도체 칩(140)을 부착하되, 하나의 반도체 칩(140)은 하나의 단위 셀(C)에 대응하여 부착된다. 이어서, 상기 관통홀(TH) 내에 노출된 상기 반도체 칩(140)의 단자 패드(141)와 상기 단위 셀(C)의 와이어 본딩 패드(112a)를 도전성 와이어(147)를 사용하여 전기적으로 연결한다. 상기 도전성 와이어(147) 연결 부위 상에 인캡슐레이션층(155)을 형성한다. 이 후, 상기 반도체 칩(140)을 몰딩재(150)를 사용하여 몰딩한다. 이어서, 상기 인쇄회로기판의 상면 상에 다수 개의 솔더볼들(160)을 배치한 후, 열처리하여 상기 솔더볼들(160)과 볼 패드(112b)를 전기적으로 접속시킨다.
이러한 과정에서, 인쇄회로기판에 열을 가하거나 또는 열을 식히게 되는데, 이러한 가온과 감온 과정에서 인쇄회로기판의 휨이 축적될 수 있다. 그러나, 상기 주변영역 상에 형성된 더미 바(121) 및 더미 립들(122)이 상기 인쇄회로기판(100)의 강성도(stiffness)를 증대시켜 상기 인쇄회로기판(100)의 휨이 감소될 수 있다.
이어서, 상기 인쇄회로기판(100)을 절단(saw)하여 상기 반도체 칩(140)과 상기 솔더볼(160)이 실장된 단위 셀(U)들을 서로 분리시킨다. 상기 인쇄회로기판(100)을 절단할 때, 상기 주변영역들(120-U, 120-B, 120-L, 120-R)은 제거된다.
제2
실시예
도 8a 및 도 8b는 본 발명의 다른 실시예에 따른 인쇄회로기판의 상면 및 하면을 각각 나타낸 평면도들이고, 도 9는 도 8a의 절단선 Ⅸ-Ⅸ'를 따라 취해진 단면도이다. 본 실시예에 따른 인쇄회로기판은 후술하는 것을 제외하고는 제1 실시예에 따른 인쇄회로기판과 유사하다.
도 8a, 도 8b 및 도 9를 참조하면, 상기 주변영역(120-U, 120-B, 120-L, 120-R), 예를 들어 상부 주변영역(120-U) 및 하부 주변영역(120-B) 각각의 상부면 상에 상기 각 주변영역(120-U, 120-B)을 횡단하는 제1 더미 바(dummy bar; 121) 및 상기 제1 더미 바(121)로부터 돌출된 복수 개의 제1 더미 립들(dummy rib; 122)이 위치한다.
상기 상부 주변영역(120-U) 및 하부 주변영역(120-B) 각각의 하면 상에는 상기 제1 더미 바(121)에 대응하여 제2 더미 바(123)가 위치하고, 상기 제2 더미 바(123)를 가로지르는 복수 개의 제2 더미 립들(124)이 위치한다. 상기 제2 더미 립(124)은 상기 제1 더미 립들(122) 사이의 영역에 대응하여 위치한다. 따라서, 상기 주변영역의 상면 상에 상기 제1 더미 립(122)이 위치하는 경우, 이에 대응하는 주변영역의 하면 상에는 상기 제2 더미 립(124)이 위치하지 않고, 상기 주변영역의 상면 상에 상기 제1 더미 립(122)이 위치하지 않는 경우, 이에 대응하는 주변영역의 하면 상에는 상기 제2 더미 립(124)이 위치한다. 따라서, 상기 인쇄회로기판(100)에 열이 가해지거나 감해질 때 상기 더미 립들(122, 124) 자체의 열변형이 서로 상쇄될 수 있다. 따라서, 상기 인쇄회로기판(100)의 휨이 더욱 효과적으로 방지될 수 있다.
이하, 상기 제1 실시예에 따른 인쇄회로기판의 휨 개선 정도를 비교예에 따른 인쇄회로기판의 휨 정도와 비교하여 설명한다.
도 10은 비교예에 따른 인쇄회로기판의 상면을 나타낸 평면도이다.
도 10을 참조하면, 회로영역의 상하좌우에 위치한 모든 주변영역들 상에 블락 타입(block type)의 더미 패턴(15)이 위치한다. 구체적으로, 사각형 형태의 구리패턴들(15)이 열과 행으로 배열된다. 또한, 도시하지는 않았지만 인쇄회로기판의 하면 상의 주변영역들 상에도 상면과 같은 블락 타입의 더미 패턴이 위치한다.
도 11은 제1 실시예에 나타난 인쇄회로기판과 비교예에 따른 인쇄회로기판의 휨 정도를 나타낸 그래프이다.
도 11을 참조하면, 비교예에 따른 인쇄회로기판의 휨 정도가 1이라고 할 때, 제1 실시예에 따른 인쇄회로기판의 휨 정도는 0.25 내지 0.5로 비교예에 따른 인쇄 회로기판에 비해 휨 정도가 50% 내지 75.5% 감소한 것을 알 수 있다.
상술한 바와 같이 본 발명에 따르면, 하나의 주변영역 상에 상기 주변영역을 횡단하는 더미 바가 위치하고, 상기 더미 바를 가로지르는 복수 개의 더미 립들이 위치하여 베이스 기판을 받쳐줌으로써, 상기 베이스 기판, 즉 상기 인쇄회로기판의 강성도를 효과적으로 증대시킬 수 있다. 따라서, 상기 인쇄회로기판의 휨을 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (16)
- 매트릭스 형태로 배열된 복수 개의 단위 셀들을 구비하는 회로영역 및 상기 회로영역의 주변에 배치된 주변영역을 구비하는 베이스 기판;상기 회로영역 상에 위치하는 배선들; 및상기 주변영역 상에 위치하고, 상기 주변영역을 횡단하는 제1 더미 바(dummy bar) 및 상기 제1 더미 바를 가로지르는 복수 개의 제1 더미 립(dummy rib)들을 구비하는 것을 특징으로 하는 인쇄회로기판.
- 제 1 항에 있어서,상기 제1 더미 바 및 상기 제1 더미 립들은 상기 주변영역의 상면(top surface) 상에 위치하고,상기 주변영역의 하면(bottom surface) 상에 상기 제1 더미 바에 대응하여 위치하는 제2 더미 바를 더 포함하는 것을 특징으로 하는 인쇄회로기판.
- 제 2 항에 있어서,상기 주변영역의 하면 상에 상기 제2 더미 바를 가로지르는 복수 개의 제2 더미 립들을 더 포함하는 것을 특징으로 하는 인쇄회로기판.
- 제 3 항에 있어서,상기 제1 더미 립의 폭과 상기 제2 더미 립의 폭은 서로 다른 것을 특징으로 하는 인쇄회로기판.
- 제 3 항에 있어서,상기 제2 더미 립은 상기 제1 더미 립들 사이의 영역에 대응하여 위치하는 것을 특징으로 하는 인쇄회로기판.
- 제 1 항에 있어서,상기 주변영역은 상기 회로영역의 상부(upper part), 하부(lower part), 좌측부(left part) 및 우측부(right part)에 각각 위치한 상부 주변영역(upper peripheral region), 하부 주변영역(lower peripheral region), 좌측 주변영역(left peripheral region) 및 우측 주변영역(right peripheral region)을 구비하고,상기 상부 주변영역 및 상기 하부 주변영역 각각 상에 상기 제1 더미 바 및 상기 제1 더미 립들이 위치하는 것을 특징으로 하는 인쇄회로기판.
- 제 6 항에 있어서,상기 상부 주변영역 또는 상기 하부 주변영역의 길이는 상기 좌측 주변영역또는 상기 우측 주변영역의 길이에 비해 긴 것을 특징으로 하는 인쇄회로기판.
- 제 6 항에 있어서,상기 제1 더미 바 및 상기 제1 더미 립들은 상기 상부 주변영역 및 상기 하부 주변영역 각각의 상면(top surface) 상에 위치하고,상기 상부 주변영역 및 상기 하부 주변영역 각각의 하면(bottom surface) 상에 상기 제1 더미 바에 대응하여 위치하는 제2 더미 바를 더 포함하는 것을 특징으로 하는 인쇄회로기판.
- 제 8 항에 있어서,상기 상부 주변영역 및 상기 하부 주변영역 각각의 하면 상에 상기 제2 더미 바를 가로지르는 복수 개의 제2 더미 립들을 더 포함하는 것을 특징으로 하는 인쇄회로기판.
- 제 9 항에 있어서,상기 제1 더미 립의 폭과 상기 제2 더미 립의 폭은 서로 다른 것을 특징으로 하는 인쇄회로기판.
- 제 9 항에 있어서,상기 제2 더미 립은 상기 제1 더미 립들 사이의 영역에 대응하여 위치하는 것을 특징으로 하는 인쇄회로기판.
- 제 6 항에 있어서,상기 좌측 주변영역 및 상기 우측 주변영역 각각의 상면 또는 하면 상에 위치하고, 상기 제1 더미 바와 평행한 제1 보조 더미 바를 더 포함하는 것을 특징으로 하는 인쇄회로기판.
- 매트릭스 형태로 배열된 복수 개의 단위 셀들을 구비하는 회로영역 및 상기 회로영역의 주변에 배치된 주변영역을 구비하는 베이스 기판, 상기 주변영역은 상기 회로영역의 상부, 하부, 좌측부 및 우측부에 각각 위치한 상부 주변영역, 하부 주변영역, 좌측 주변영역 및 우측 주변영역을 구비하고;상기 회로영역 상에 위치하는 배선들;상기 상부 주변영역 및 상기 하부 주변영역 각각의 상면 상에 위치하고, 상기 각 주변영역을 횡단하는 제1 더미 바 및 상기 제1 더미 바를 가로지르는 복수 개의 제1 더미 립들;상기 상부 주변영역 및 상기 하부 주변영역 각각의 하면 상에 상기 제1 더미 바에 대응하여 위치하는 제2 더미 바 및 상기 제2 더미 바를 가로지르는 복수 개의 제2 더미 립들; 및상기 좌측 주변영역 및 상기 우측 주변영역 각각의 상면 또는 하면 상에 위치하고, 상기 제1 더미 바와 평행한 제1 보조 더미 바를 포함하는 것을 특징으로 하는 인쇄회로기판.
- 제 13 항에 있어서,상기 상부 주변영역 또는 상기 하부 주변영역의 길이는 상기 좌측 주변영역또는 상기 우측 주변영역의 길이에 비해 긴 것을 특징으로 하는 인쇄회로기판.
- 제 13 항에 있어서,상기 제1 더미 립의 폭과 상기 제2 더미 립의 폭은 서로 다른 것을 특징으로 하는 인쇄회로기판.
- 제 13 항에 있어서,상기 제2 더미 립은 상기 제1 더미 립들 사이의 영역에 대응하여 위치하는 것을 특징으로 하는 인쇄회로기판.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060065872A KR100744140B1 (ko) | 2006-07-13 | 2006-07-13 | 더미 패턴을 갖는 인쇄회로기판 |
US11/775,148 US20080049402A1 (en) | 2006-07-13 | 2007-07-09 | Printed circuit board having supporting patterns |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060065872A KR100744140B1 (ko) | 2006-07-13 | 2006-07-13 | 더미 패턴을 갖는 인쇄회로기판 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR100744140B1 true KR100744140B1 (ko) | 2007-08-01 |
Family
ID=38601381
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020060065872A KR100744140B1 (ko) | 2006-07-13 | 2006-07-13 | 더미 패턴을 갖는 인쇄회로기판 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20080049402A1 (ko) |
KR (1) | KR100744140B1 (ko) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB201507363D0 (en) | 2015-04-30 | 2015-06-17 | Micromass Uk Ltd And Leco Corp | Multi-reflecting TOF mass spectrometer |
GB201520134D0 (en) | 2015-11-16 | 2015-12-30 | Micromass Uk Ltd And Leco Corp | Imaging mass spectrometer |
GB201520130D0 (en) | 2015-11-16 | 2015-12-30 | Micromass Uk Ltd And Leco Corp | Imaging mass spectrometer |
GB201520540D0 (en) | 2015-11-23 | 2016-01-06 | Micromass Uk Ltd And Leco Corp | Improved ion mirror and ion-optical lens for imaging |
GB201613988D0 (en) | 2016-08-16 | 2016-09-28 | Micromass Uk Ltd And Leco Corp | Mass analyser having extended flight path |
GB2567794B (en) | 2017-05-05 | 2023-03-08 | Micromass Ltd | Multi-reflecting time-of-flight mass spectrometers |
GB2563571B (en) | 2017-05-26 | 2023-05-24 | Micromass Ltd | Time of flight mass analyser with spatial focussing |
EP3662502A1 (en) * | 2017-08-06 | 2020-06-10 | Micromass UK Limited | Printed circuit ion mirror with compensation |
US11211238B2 (en) | 2017-08-06 | 2021-12-28 | Micromass Uk Limited | Multi-pass mass spectrometer |
CN111164731B (zh) | 2017-08-06 | 2022-11-18 | 英国质谱公司 | 进入多通道质谱分析仪的离子注入 |
EP3662501A1 (en) | 2017-08-06 | 2020-06-10 | Micromass UK Limited | Ion mirror for multi-reflecting mass spectrometers |
US11817303B2 (en) | 2017-08-06 | 2023-11-14 | Micromass Uk Limited | Accelerator for multi-pass mass spectrometers |
US11081332B2 (en) | 2017-08-06 | 2021-08-03 | Micromass Uk Limited | Ion guide within pulsed converters |
US11049712B2 (en) | 2017-08-06 | 2021-06-29 | Micromass Uk Limited | Fields for multi-reflecting TOF MS |
GB201806507D0 (en) | 2018-04-20 | 2018-06-06 | Verenchikov Anatoly | Gridless ion mirrors with smooth fields |
GB201807605D0 (en) | 2018-05-10 | 2018-06-27 | Micromass Ltd | Multi-reflecting time of flight mass analyser |
GB201807626D0 (en) | 2018-05-10 | 2018-06-27 | Micromass Ltd | Multi-reflecting time of flight mass analyser |
GB201808530D0 (en) | 2018-05-24 | 2018-07-11 | Verenchikov Anatoly | TOF MS detection system with improved dynamic range |
GB201810573D0 (en) | 2018-06-28 | 2018-08-15 | Verenchikov Anatoly | Multi-pass mass spectrometer with improved duty cycle |
GB201901411D0 (en) | 2019-02-01 | 2019-03-20 | Micromass Ltd | Electrode assembly for mass spectrometer |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR200176574Y1 (ko) * | 1999-08-28 | 2000-03-15 | 삼성전자주식회사 | 인쇄회로기판 |
KR20010019763A (ko) | 1999-08-30 | 2001-03-15 | 윤종용 | 인쇄회로기판 |
JP2004200265A (ja) * | 2002-12-17 | 2004-07-15 | Nikon Corp | プリント配線板 |
KR20060065245A (ko) | 2004-12-10 | 2006-06-14 | 삼성테크윈 주식회사 | 반도체 팩키지용 기판 스트립 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3878438A (en) * | 1973-09-28 | 1975-04-15 | William Jacobs A K A Calmark | Printed circuit card guide |
JPH0734382B2 (ja) * | 1992-05-01 | 1995-04-12 | 山一電機株式会社 | 電気部品用ソケットにおける接触保持装置 |
WO1999021224A1 (fr) * | 1997-10-17 | 1999-04-29 | Ibiden Co., Ltd. | Substrat d'un boitier |
JP2001044734A (ja) * | 1999-07-26 | 2001-02-16 | Matsushita Electric Ind Co Ltd | 路側無線装置 |
US6692280B2 (en) * | 2001-09-28 | 2004-02-17 | Intel Corporation | Socket warpage reduction apparatus and method |
US6710264B2 (en) * | 2001-11-16 | 2004-03-23 | Hewlett-Packard Development Company, L.P. | Method and apparatus for supporting a circuit component having solder column interconnects using external support |
US6953891B2 (en) * | 2003-09-16 | 2005-10-11 | Micron Technology, Inc. | Moisture-resistant electronic device package and methods of assembly |
US7040919B2 (en) * | 2004-08-18 | 2006-05-09 | Li-Ho Yao | USB plug with two sides alternately connectable to a USB port |
-
2006
- 2006-07-13 KR KR1020060065872A patent/KR100744140B1/ko not_active IP Right Cessation
-
2007
- 2007-07-09 US US11/775,148 patent/US20080049402A1/en not_active Abandoned
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR200176574Y1 (ko) * | 1999-08-28 | 2000-03-15 | 삼성전자주식회사 | 인쇄회로기판 |
KR20010019763A (ko) | 1999-08-30 | 2001-03-15 | 윤종용 | 인쇄회로기판 |
JP2004200265A (ja) * | 2002-12-17 | 2004-07-15 | Nikon Corp | プリント配線板 |
KR20060065245A (ko) | 2004-12-10 | 2006-06-14 | 삼성테크윈 주식회사 | 반도체 팩키지용 기판 스트립 |
Also Published As
Publication number | Publication date |
---|---|
US20080049402A1 (en) | 2008-02-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100744140B1 (ko) | 더미 패턴을 갖는 인쇄회로기판 | |
CN103109367B (zh) | 可堆叠的模塑微电子封装 | |
KR100723529B1 (ko) | 홀을 갖는 솔더볼 랜드를 구비하는 회로기판 및 이를구비하는 반도체 패키지 | |
US8013443B2 (en) | Electronic carrier board and package structure thereof | |
US8524531B2 (en) | System and method for improving solder joint reliability in an integrated circuit package | |
US7064431B2 (en) | Electronic assembly having select spacing of rows and columns of contacts to allow for routing of traces to the contacts | |
US7880289B2 (en) | Semiconductor package and method of fabricating the same and semiconductor module and method of fabricating the same | |
JP3108856B2 (ja) | 樹脂パッケージ型半導体装置およびこれを実装した電子回路基板 | |
JP2881029B2 (ja) | プリント配線板 | |
US7928535B2 (en) | Semiconductor device and semiconductor package having the same | |
JP7194542B2 (ja) | モジュール及びプリント基板 | |
JP2001326429A (ja) | プリント配線基板 | |
JP4759716B2 (ja) | パワー半導体モジュール | |
KR20150055438A (ko) | 인쇄회로기판, 이를 포함하는 반도체 패키지 및 인쇄회로기판 제조 방법 | |
KR20100093359A (ko) | 반도체 모듈의 제조 방법 | |
JP3707926B2 (ja) | リードフレーム、半導体装置および半導体装置の製造方法 | |
KR101826763B1 (ko) | 더미 영역을 구비한 반도체 패키지기판 | |
US8383954B2 (en) | Warpage preventing substrates | |
JP2010153751A (ja) | 半導体パッケージ | |
JP2004071888A (ja) | 半導体装置用回路基板及び半導体装置 | |
KR100639947B1 (ko) | 인쇄회로기판과 그 제조 방법 | |
JP2685024B2 (ja) | Lsiパッケージの実装構造 | |
KR100218631B1 (ko) | 볼 그리드 어레이 반도체 패키지용 인쇄 회로 기판 저면의 열 변형 방지형 방열판 | |
JP2005347711A (ja) | プリント配線板 | |
JP2010098226A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120706 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20130701 Year of fee payment: 7 |
|
LAPS | Lapse due to unpaid annual fee |