KR20010031155A - 패키지기판 - Google Patents

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KR20010031155A
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layer
substrate
package substrate
conductor circuit
interlayer resin
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아사이모토오
모리요우지
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엔도 마사루
이비덴 가부시키가이샤
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Priority claimed from JP34381597A external-priority patent/JP3378185B2/ja
Priority claimed from JP36194797A external-priority patent/JP3188863B2/ja
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Abstract

패키지기판에 있어서,ⅠC칩 측의 표면(상면)은, 납땜패드가 작기 때문에(직경 133 ~ 170 μm), 납땜패드에 따른 금속부분이 차지하는 비율이 작다. 한편, 마더보드 등의 표면(하면)은, 납땜패드가 크기 때문에(직경 600 μm), 금속부분의 비율이 크다. 여기에서, 본 패키지기판에서는, 패키지기판의 ⅠC칩 측의 신호선을 형성하는 도체회로(58U,58U) 사이에, 더미패턴(58M)을 형성하는 것으로, 패키지기판의 ⅠC칩 측의 금속부분을 증가시키고, 그ⅠC칩 측과 마더보드 측과의 금속부분의 비율을 조정하며, 패키지기판의 제조 공정 및, 사용 중에 있어서 휘어짐이 생기지 않도록 한다.

Description

패키지기판{Package substrate}
고집적ⅠC칩은 패키지기판에 탑재되어 있으며, 마더보드, 서브보드 등의 기판에로 접속되어 있다. 이 패키지기판의 구성에 대해서, 패키지기판(600)에 ⅠC칩(80)을 탑재하여 마더보드(90)에로 부착한 상태를 나타내는 단면도인 제23도를 참조하여 설명하겠다. 패키지기판(600)은, 코어기판(630)의 양면에 도체회로(658A,658B)를 형성하고, 그 도체회로(658A,658B)의 상층에 층간수지절연층(650)을 개재시켜 도체회로(658C,658D)를 형성하고, 그 도체회로(658C,658D)의 상층에 층간수지절연층(750)을 배설하여 이루어진다. 그리고, 층간수지절연층(650)에는, 바이어홀(Via hole:660B,660A)이 형성되어 있고, 층간수지절연층(750)에는 바이어홀(660D,660C)이 형성되어져 있다. 한편, ⅠC칩(80)측의 표면(상면)에는, ⅠC칩(80) 측의 패드(82)와 접속하기 위한 납땜범프(676U)가 형성되고, 서브보드(90) 측의 표면(하면)에는, 마더보드(90) 측의 패드(92)와 접속하기 위한 납땜범프(676D)가 형성된다. 그 납땜범프(676U)는 납땜패드(675U)의 위에 형성되어 있으며, 또한 납땜범프(676D)는 납땜패드(675D)의 위에 형성되어 있다. 여기에서, 납땜범프(676U,676D)의 접속신뢰를 높이기 위해, ⅠC칩(80)과 패키지기판(600)의 사이에는, 수지(84)가 봉입되고, 마찬가지로 패키지기판(600)과 마더보드(90)와의 사이에는 수지(94)가 봉입되어 있다.
상술한 바와 같이, 패키지기판(600)은 고집적의 ⅠC칩(80)과 마더보드(90)를 접속하기 위해 사용되어진다. 즉,ⅠC칩(80)의 패드(82)는 직경 133~170μm 으로 작고, 마더보드(90)측의 패드(92)는 직경 600 μm 으로 크기 때문에, ⅠC칩을 마더보드에 직접 취부하는 것이 가능하므로, 패키지기판에서 중계역활을 행하고 있다.
패키지기판은, ⅠC칩 측 납땜패드(675U) 및 마더보드측 납땜패드(675D)를 각각 상술한 ⅠC칩 측의 패드(82) 및 마더보드 측의 패드(92)의 크기에 대응시켜 형성하고 있다. 이로 인하여, 패키지기판(600)의 ⅠC칩 측의 표면을 점하는 납땜패드(675U)의 면적 비율과, 마더보드 측의 표면을 차지하는 납땜패드(675D)의 면적 비율이 상이하게 된다.
여기에서, 층간수지절연층(650) 및 코어기판(630)은 수지에 의해 형성되어 있고, 납땜패드(675U,675D)는 니켈 등의 금속으로 형성되어져 있다. 이 때문에, 제조공정에 있어서, 층간수지절연층(650,750)의 경화, 건조 등에 의해 해당 수지부분을 수축시켰을 때, 상술한 ⅠC칩 측의 표면을 차지하는 납땜패드(675U)의 면적 비율과, 마더보드 측 표면을 점하는 납땜패드(675D)의 면적 비율과의 차이로 인해, 패키지기판에 ⅠC칩 측으로의 휘어짐 현상이 생기게 되었다. 또한, ⅠC칩을 탑재시켜 실제로 사용될 때에도, ⅠC칩에 발생하는 열에 의해 수축을 반복할 때에, 그 수지부분과 금속부분인 납땜패드와의 수축률의 차이로부터 휘어짐 일이 있었다.
한편, 패키지기판으로 사용되어지는 다층기판에 있어서는, 복수 층의 도체회로내의 1층분의 도체회로를 그랜드층, 혹은, 전원층으로 해서 사용하는 것이 노이즈저감 등의 목적으로 행해지고 있다. 하지만, 제23도에 도시하는 바와 같이, 종래기술에 관계되는 다층배선판에서는, 그 그랜드층(혹은 전원층)으로부터 외부단자로의 접속은 배선을 개재하여 행하였다. 즉, 기판(630)의 상층에 그랜드층으로 되는 배선(658A,658B)(도체회로)이 형성되어 있다.
그 배선(그랜드층)(658B)은, 바이어홀(660B)을 개재시켜 배선(658D-S)에 접속되고, 배선(658D-S)이 바이어홀(660D)을 개재하여 납땜범프(676U)로 접속되어 있다.
여기에서, 그랜드 층(658D)과 납땜범프(676U)의 접속을 배선(658D-S)을 개재하여 행하기 때문에 배선(658D-S)에 노이즈가 발생하기 쉽고, 그 노이즈가 집적 칩 등의 다층배선판에 접속되는 전자소자의 오동작 원인이 되었다. 또한, 상기 배선을 다층배선판 내로 끌어오기 위한 스페이스가 필요하게 되어 고밀도화를 저해하였다.
또한, 패키지기판에는, 일반적으로 ⅠC칩과 마더보드 사이의 신호노이즈의 저감 등을 행하는 컨덴서가 내부에 형성되어 있다. 제23도에 도시하는 예에서는, 코어 기판(630)의 양측에 설치되는 내층도체회로(658B,658A)를 전원층 및 그랜드층으로 형성하는 것으로, 코어 기판(630)을 개재시켜 컨덴서를 형성하고 있다.
제24도(A)는, 코어 기판(630)의 상면에 형성된 내층도체회로(658B)의 평면도이다. 상기 내층도체회로(658B)에는, 그랜드층(638G)과, 상층과 하층과의 접속용 랜드패드(640)가 형성되며, 랜드패드(640)의 주위에는 절연완충대(絶緣緩衝帶:642)가 형성되어 있다.
랜드패드(640)는, 제23도에 도시하는 코어기판(630)을 관통하는 스루홀(636)의 랜드(640a)와, 상층의 층간수지절연층(650)을 관통하는 바이어홀(660A)로 접속하는 패드(640a)와, 상기 패드(640a)와 패드(640b)를 접속하는 배선(640c)으로 구성되어 있다.
여기에서, 종래기술의 패키지기판에 있어서는, 랜드(640a)와 패드(640b)를 배선(640c)을 개재하여 접속하고 있기 때문에, 상층의 도체층과 하층의 도체층 사이의 전송로가 길게 되고, 신호의 전달이 늦어짐과 동시에 접속저항이 높게 된다.
또한, 제24도의(A)에 도시하는 바와 같이, 랜드패드(640)에 있어서, 배선(640c)과 랜드(640a)와의 사이 및 배선(640c)과 패드(640b)와의 사이의 접속부에 다리부(K)가 생긴다. 패키지기판의 열사이클에 있어서, 수지제의 코어기판(630) 및 층간수지절연층(650)과 구리 등의 금속제의 랜드패드(640)의 열팽창률이 다르기 때문에 그 다리부(K)에 있어서 응력이 집중하고, 제23도에 도시하는 바와 같이, 크랙(L1)을 층간수지절연층(650)에 발생시켜, 그 층간수지절연층(650) 위의 도체회로(658D) 혹은 바이어홀(660D)에 단선이 유발되는 일이 있었다.
한편, 마더보드(90) 측의 납땜범프(676D)는, 내층의 도체회로(658C)와 바이어홀(660D)-배선(678)-납땜패드(675)를 개재하여 접속되어 있다. 제24도(B)는, 제23도 중의 바이어홀(660D) 및 납땜패드(675D)를 "C" 측으로부터 본 상태를 확대해서 도시하고 있다. 납땜범프(676D)를 재치하는 납땜패드(675)는 원형으로 형성되며, 상술한 것과 같이 원형으로 형성된 바이어홀(660D)로 배선(678)을 개재하여 접속되어 있다.
ⅠC칩(80)은, 동작중의 고온상태와, 동작의 종료에 따른 상온까지의 냉각의 열 사이클을 반복한다. 여기에서 실리콘으로 이루어진 ⅠC칩(80)과 수지제의 패키지기판(600)은, 열팽창률이 크게 다르기 때문에, 열사이클에 있어서 패키지기판(600)에 응력이 발생하고, 패키지기판(600)과 마더보드(90)와의 사이의 봉지 수지(94)에 크랙(L2)을 발생시킨다. 여기에서, 수지(94)에 크랙(L2)이 발생하면, 이 크랙(L2)이 신장하고, 패키지기판(600)의 바이어홀(660D)과 납땜패드(675D)와의 접속을 단절시키게 된다. 즉, 제23도 중의 바이어홀(660D) 및 납땜패드(675)를 "D" 측으로부터 본 상태를 확대해서 도시하는 제24도(C)와 같이, 납땜범프(676D)를 재치하는 납땜패드(675D)와 바이어홀(660D)을 접속하는 배선(678)이, 크랙(L2)에 의해 단선이 유발된다.
본 발명은, 상술했던 과제를 해결하기 위해 행해지는 것으로, 납땜범프를 가지는 휘어짐 없는 패키지기판을 제공하는 것을 그 목적으로 한다.
본 발명이 목적으로 하는 것은, 노이즈의 영향을 받기 어려운 다층배선판 및 다층프린트배선판을 제공하려는 것이다.
본 발명이 목적으로 하는 것은, 상층의 도체배선과 하층의 도체배선과의 사이의 전송로를 단축가능한 패키지기판을 제공하려는 것이다.
본 발명이 목적으로 하는 것은, 납땜범프와 바이어홀과의 사이에 단선이 생기지 않게 하는 패키지기판을 제공하는 것이다.
본 발명은ⅠC칩을 재치시키기 위한 패키지기판에 관한 것이며, 더욱 상세하게는 상면 및 하면에 ⅠC칩으로의 접속용 납땜패드와, 마더보드, 서브보드 등의 기판으로의 접속용 납땜패드가 형성된 패키지기판에 관한 것이다.
제 1 도는 본 발명의 제 1 실시형태에 관계되는 패키지기판을 나타내는 단면도이다.
제 2 도는, 제 1 도 에 나타내는 패키지기판의 X1 - X1 횡단면도이다.
제 3 도 ~ 제 9 도는, 본 발명의 제 1 실시형태에 관계되는 패키지기판의 제조공정을 도시한다.
제 10 도는 본 발명의 제 2 실시형태에 관계되는 패키지기판을 나타내는 단면도이다.
제 11(A) 도는, 제 2 실시형태에 관계되는 패키지기판의 평면도이며, 제 11 도 (B)는 ⅠC칩의 저면도이다.
제 12 도는, 제 10 도에 도시하는 패키지기판에 ⅠC칩을 재치하고, 마더보드에 취부한 상태를 도시하는 단면도이다.
제 13 도는, 본 발명의 제 3 실시형태에 관계되는 다층 프린트배선판을 나타내는 단면도이다.
제 14 도는, 본 발명의 제 3 실시형태의 다른 변형예에 관계되는 다층 프린트 배선판의 구성을 나타내는 단면도이다.
제 15 도는, 본 발명의 제 4 실시형태에 관계되는 패키지기판을 나타내는 단면도이다.
제 16 도(A)는, 제 4 실시형태에 관계되는 패키지기판의 내층 동패턴이 형성된 코어 기판의 평면도이며, 제 16 도(B)는, 제 16 도(A)의 일부를 확대해서 나타내는 평면도이다.
제 17 도는, 본 발명의 제 4 실시형태의 다른 변형예에 관계되는 패키지기판을 나타내는 단면도이다.
제 18 도(A)는, 제 4 실시형태의 다른 변형예에 관계되는 패키지기판에 형성된 도체 회로의 평면도이며, 제 18 도(B)는, 제 18 도(A)의 일부를 확대해서 나타내는 평면도이다.
제 19 도는, 본 발명의 제 5 실시형태에 관계되는 패키지기판을 나타내는 단면도이다.
제 20 도는, 제 19 도에 도시하는 패키지기판에 ⅠC칩을 재치하고, 마더보드에 취부한 상태를 나타내는 단면도이다.
제 21 도는, 본 발명의 제 5 실시형태의 다른 변형예에 관계되는 패키지기판을 나타내는 단면도이다.
제 22 도는, 제 21 도의 패키지기판의 X5 - X5 횡단면도이다.
제 23 도는, 종래 기술에 관계되는 패키지기판의 단면도이다.
제 24 도(A)는, 제 23 도의 내층 도체회로의 평면도이며, 제 24 도(B)는, 제 23 도 C의 화살표방향에서 본 도면이며, 제 24 도(C)는, 제 23도 D의 화살표방향에서 본 도면이다.
청구항 제 1 항의 발명에 있어서, 패키지기판의 ⅠC칩 측은, 납땜패드가 작기 때문에 납땜패드에 의한 금속부분이 차지하는 비율이 작고, 마더보드 등의 기판 측은, 납땜패드가 크기 때문에 금속부분의 비율이 크다. 여기에서, 패키지기판의 ⅠC칩 측의 도체회로의 패턴 사이에, 더미패턴(dummy pattern)을 형성하는 것으로, 금속부분을 증가시키고, 그 ⅠC칩 측과 마더보드 측과의 금속부분의 비율을 조정하며, 패키지기판에 휘어짐이 생기지 않도록 하고 있다. 여기에서, 더미패턴이라는 것은, 전기접속 혹은 콘덴서 등의 의미를 가지지 않고, 단순히 기계적인 의미 따위로 형성되는 패턴을 말한다.
청구항 제 2 항의 발명에 있어서, 패키지기판의 ⅠC칩 측은, 납땜패드가 작기 때문에, 납땜패드에 의한 금속부분이 차지하는 비율이 작고, 마더보드 등의 기판측은, 납땜패드가 크기 때문에, 금속부분의 비율이 크다. 여기에서, 패키지기판의 ⅠC칩 측의 도체회로의 외주에 더미패턴을 형성하는 것으로, 금속부분을 증가시키고, 상기 ⅠC칩 측과 마더보드 측과의 금속부분의 비율을 조정함과 동시에, 금속제의 더미패턴에 있어서 패키지기판의 외주부의 기계적 강도를 높이고, 패키지기판에 휘어짐이 생기지 않도록 하고 있다.
청구항 제 3 항의 패키지기판에 있어서는, 최외층의 도체회로를 지지하는 절연층 하층의 내층 도체회로를 전원층 및/ 또는 그랜드층으로 하고, 그 제 2 도체회로에 바이어홀을 직접 접속하며, 그 바이어홀에 납땜범프를 형성하고 있기 때문에, 전원층 혹은 그랜드층과 납땜범프를 접속하는 배선이 없어지게 된다. 이 때문에, 배선에 인가되는 노이즈에 따른 영향을 받지 않게 된다.
청구항 제 4 항의 패키지기판에 있어서는, 최외층의 도체회로를 지지하는 제2층간의 수지절연층의 하측에 배설되는 제 2 도체회로를 전원층 및/ 또는 그랜드층으로 하고, 그 제 2 도체회로에 바이어홀을 직접 접속하며, 그 바이어홀에 납땜범프를 형성하고 있음으로 인해, 전원층 혹은 그랜드층과 납땜범프를 접속하는 배선이 없어지게 된다. 이 때문에, 배선에 인가되는 노이즈에 따른 영향을 받지 않게 된다.
청구항 제 5 항 및 6항의 패키지기판에 있어서는, 랜드와 패드를 일체화하고, 그 랜드와 패드를 배선을 개재하지 않은 채로 접속하고 있기 때문에, 상층의 도체층과 하층의 도체층과의 사이에서의 전송로를 단축함과 동시에, 저항치를 저감하는 것이 가능하다. 또한, 그 랜드와 패드를 배선을 개재하지 않고 접속하기 때문에, 배선과 랜드와의 사이 및 배선과 패드 사이의 접속부에 응력이 집중하지 않고, 응력집중에 의해 발생하는 크랙에 따른 단선이 패키지기판내에 생기지 않게 한다.
청구항 제 7 항의 패키지기판에 있어서는, 납땜범프를 바이어홀에 형성하는 것으로, 납땜범프와 바이어홀을 직접 접속하고 있기 때문에, 패키지기판에 크랙이 진입하여도 납땜범프와 바이어홀과의 사이에 단선이 생기지 않는다. 즉, 바이어홀에 배선을 개재하여 납땜패드를 접속하고, 그 납땜패드에 납땜범프를 재치한 패키지기판에 있어서는, 내부에 크랙이 진입할 때에, 그 크랙에 의해 바이어홀과 납땜패드를 접속하는 배선이 단선되고, 납땜범프와 바이어홀과의 접속이 끊어지는 일이 있었지만, 청구항 제 7 항의 패키지기판에서는 크랙에 의해 해당 단선이 생기지 않는다.
청구항 제 8 항의 패키지기판에 있어서는, 납땜범프를 바이어홀에 형성하는 것으로 납땜범프와 바이어홀을 직접 접속하고 있기 때문에, 패키지기판에 크랙이 진입하여도 납땜범프와 바이어홀과의 사이에 단선이 생기지 않는다. 또한, 납땜범프를 복수의 바이어홀에 형성하고 있기 때문에, 복수의 바이어홀 내의 하나가 예를 들어, 내부에서 접속이 행해지지 않고 있어도, 다른 바이어홀에 있어서 납땜범프와의 접속이 행해지기 때문에, 소위, 페이즈세이프를 구현할 수 있다. 또한, 납땜범프를 복수의 바이어홀에 형성하기 때문에, 바이어홀에 대해서 납땜범프를 크게 형성하는 것이 가능하다.
또한, 본 발명에 있어서는 더미패턴이 전원 혹은 그랜드층에 전기적으로 접속되어 있어도 좋고, 혹은 더미패턴 자체가 전원 그랜드층이어도 좋다. 신호선의 노이즈를 방지하는 것이 가능하기 때문이다.
( 제 1 실시형태)
본 발명의 제 1 실시형태에 관계되는 패키지기판의 구성에 대해서 제 1 도를 참조해서 설명하겠다. 제 1 도에 단면을 나타내는 제 1 실시형태의 패키지기판은, 상면에 집적 회로(도시하지 않음)를 탑재한 상태로서, 마더보드(도시하지 않음)에 장치하기 위한, 소위 집적회로 패키지를 구성하는 것이다. 그 패키지기판은, 상면에 집적회로의 범프 측에 접속하기 위해 납땜범프(76U)가 설치되어져 있고, 하면 측에 마더보드의 범프에 접속하기 위한 납땜범프(76D)가 설치되어, 그 집적회로 - 마더보드 사이의 신 호등을 교환하고 마더보드 측으로부터의 전원 공급을 중계하는 역할을 수행한다.
패키지기판의 코어기판(30)의 상면 및 하면에는, 그랜드층이 되는 내층동패턴(34U,34D)이 형성되어 있다. 그리고, 내층동패턴(34U)의 상층에는, 층간수지절연층(50)을 개재시켜 신호선을 형성하는 도체회로(58U) 및 더미패턴(58M)이, 또한 그 층간수지절연층(50)을 관통하여 바이어홀(60U)이 형성되어 있다. 도체회로(58U) 및 더미패턴(58M)의 상층에는, 층간수지절연층(150)을 개재하여 최외층의 도체회로(158U) 및 그 층간수지절연층(150)을 관통하는 바이어홀(160U)이 형성되고, 도체회로(158U), 바이어홀(160U)에는 납땜범프(76U)를 지지하는 납땜패드(75U)가 형성되어져 있다. 여기에서, ⅠC칩 측의 납땜패드(75U)는 직경 133 ~ 170 μm 로 형성되어 있다.
한편, 코어기판(30)의 하면 측의 그랜드층(내층동패턴)(34D)의 상층(여기에서, 상층이라는 것은 기판(30)을 중심으로 해서 상면에 대해서는 상측을, 기판의 하면에 대해서는 하측을 의미한다)에는, 층간수지절연층(50)을 개재하여 신호선을 형성하는 도체회로(58D)가 형성되어 있다. 그 도체회로(58D)의 상층에는, 층간수지절연층(150)을 개재하여 최 외층의 도체회로(158D) 및 그 층간수지절연층(150)을 관통하는 바이어홀(160D)이 형성되어 있고, 그 도체회로(158D), 바이어홀(160D)에는 납땜범프(76D)를 지지하는 납땜패드(75D)가 형성되어 있다. 여기에서, 마더보드 측의 납땜패드(75D)는 직경 600 μm으로 형성되어 있다.
제 1 도의 X1 - X1 단면을 제 2 도에 도시한다. 즉, 제 2 도는, 패키지기판의 횡단면을 나타내고, 제 2 도 중의 X1 -X1 횡단면이 제 1 도에 상당한다. 제 2 도 중에 도시하는 바와 같이, 신호선을 구성하는 도체회로(58U) - 도체회로(58U) 사이에는, 더미패턴(58M)이 형성되어 있다. 여기에서, 더미패턴이라는 것은, 전기접속 혹은 콘덴서 등의 의미를 가지지 않고, 단순히 기계적인 의미 따위로 형성되는 패턴을 말한다.
제 23 도를 참조해서 상술한 종래기술의 패키지기판과 같이, 제 1 실시 형태에 관계하는 패키지기판에 있어서, ⅠC칩 측의 표면(상면)은, 배설되는 납땜패드가 작기 때문에(직경 133 ~ 170 μm), 납땜패드에 따른 금속부분이 차지하는 비율이 작다. 한편, 마더보드 등의 표면(하면)은, 납땜패드가 크기 때문에(직경 600 μm), 금속부분의 비율이 크다. 여기에서, 본 실시형태의 패키지기판에서는, 패키지기판의 ⅠC칩 측의 신호선을 형성하는 도체회로(58U,58U) 사이에, 더미패턴(58M)을 형성하는 것으로, 패키지기판의 ⅠC칩 측의 금속부분을 증가시키고, 그 ⅠC칩 측과 마더보드 측과의 금속부분의 비율을 조정하며, 후술하는 패키지기판의 제조 공정 및, 사용 중에 있어서 휘어짐이 생기지 않도록 한다.
계속해서, 도 1 에 도시하는 패키지기판을 제조하는 방법에 대해서 일례를 들어서 구체적으로 설명하겠다. 우선, A. 무전해 도금용 접착제, B. 층간수지절연제, C. 수지충전제, D. 솔더레지스터의 조성에 대해서 설명하겠다.
A. 무전해 도금용 접착제 조제용의 원료조성물(상층용접착제)
[수지조성물①]
크레졸 노볼락형 에폭시수지(일본화약(니뽄카야꾸)제, 분자량2500)의 25 % 아크릴화물을 80 wt % 의 농도로 DMDG 에 용해시킨 수지액을 35 중량부, 감광성 모노머(동아합성(토아고세이)제, 아로닉스M315) 3.15 중량부, 소포제(산놉코제, S-65) 0.5 중량부, NMP 3.6 중량부를 교반 혼합하여 얻는다.
[수지조성물②]
폴리에텔술폰(PES) 12 중량부, 에폭시수지입자(삼양화성(산요케미칼인더스트리)제, 폴리머 폴)의 평균입경 1.0 μm 의 것을 7.2 중량부, 평균입경 0.5 μm 의 것을 3.09 중량부를 혼합한 후, 이어서 NMP30 중량부를 첨가하고, 비즈밀로 교반 혼합하여 얻는다.
[경화제조성물③]
이미다졸경화제(서국화성(시코쿠케미칼)제, 2E4MZ-CN) 2 중량부, 광개시제(시바가이기제, 이라큐어 I-907) 2 중량부, 광증감제(일본화약제,DETX-S) 0.2 중량부, NMP 1.5 중량부를 교반 혼합하여 얻는다.
B. 층간수지절연 제조제용의 원료조성물(하층용접착제)
[수지조성물①]
크레졸 노블락형 에폭시수지(일본화약제, 분자량2500)의 25 % 아크릴화물을 80 wt % 의 농도로 DMDG로 용해시킨 수지액을 35 중량부, 감광성모노머(동아합성제, 아로닉스M315) 4 중량부, 소포제(산놉코제, S-65) 0.5 중량부, NMP 3.6 중량부를 교반 혼합하여 얻는다.
[수지조성물②]
폴리에텔 술폰(PES) 12 중량부, 에폭시수지입자(삼양화성제, 폴리머 폴)의 평균입경 0.5 μm 의 것을 14.49 중량부를 혼합한 후, 이어서 NMP30 중량부를 첨가하고, 비즈밀로 교반 혼합하여 얻는다.
[경화제조성물③]
이미다졸 경화제(서국화성제, 2E4MZ-CN) 2 중량부, 광개시제(시바가이기제, 이라큐어 I-907) 2 중량부, 광증감제(일본화약제,DETX-S) 0.2 중량부, NMP 1.5 중량부를 교반 혼합하여 얻는다.
C. 수지충전제 조제용의 원료조성물
[수지조성물①]
비스페놀 F형 에폭시모노머(유화(유카)셸제, 분자량 310, YL983U) 100 중량부, 표면에 시란커플링제가 코팅되어진 평균입경 1.6 μm의 SiO2구상입자(어드머택제, CRS 1101-CE, 여기에서 최대 입자의 크기는 후술하는 내층 동패턴의 두께(15μm)이하로 한다) 170 중량부, 레벨링제(산놉코제, 페레놀S4) 1.5 중량부를 교반 혼합하는 것에 의해, 그 혼합물의 점도를 23±1℃ 에서 45,000 ~ 49,000 cps 로 조정하여 얻는다.
[경화제조성물②]
이미다졸 경화제(서국화성제, 2E4MZ-CN) 6.5 중량부.
D. 솔더레지스터 조성물
DMDG로 용해시킨 60 중량 % 의 크레졸노볼락형 에폭시수지(일본화약제)의 에폭시기 50 % 을 아크릴화 한 감광성 부여의 올리고머(분자량4000)를 46.67 g, 메틸에틸케톤에 용해시킨 80 중량 % 의 비스페놀A 형 에폭시수지(유화셸제,에피코트1001) 15.0g, 이미다졸 경화제(서국화성제, 2E4MZ-CN) 1.6 g, 감광성 모노머인 다가(多價)아크릴모노머(일본화약제, R604) 3 g, 동일하게 다가 아크릴모노머(공영사화학(쿄에이사 케미칼)제, DPE6A) 1.5 g, 분산계소포제(산놉코사제, S-65) 0.71 g 를 혼합하고, 거기에 이 혼합물에 대해 광개시제로서의 벤조페논(관동화학(칸토케미칼)제)을 2 g, 광증감제로서의 미히라케톤(관동화학제)을 0.2 g 더해서, 점도를 25℃ 에서 2.0 Pa·s 로 조정한 솔더레지스터 조성물을 얻는다.
또한, 점도측정은 B형점도계(동경(토꾜)계기, DVL-B형)로 60 rpm 의 경우는 로터 No.4, 6 rpm의 경우는 로터 No.3 을 따랐다.
이어서, 제 3 도 ~ 제 9 도를 참조해서 패키지기판(100)의 제조방법을 설명하겠다.
E. 패키지기판의 제조
(1) 두께 1mm 의 글래스 에폭시수지 또는 BT(비스머레이미드트리아진) 수지로부터 이루어지는 기판(30)의 양면에 18 μm 의 동박(32)이 라미네이트되어 있는 동장(copper-clad:銅張)적층판(30A)을 출발재료로 하였다. (제 3 도의 공정(A)참조) 우선, 이 동장적층판(30A)을 드릴천공하고, 무전해 도금처리를 실시하고, 패턴형상으로 에칭하는 것에 의해, 기판(30)의 양면에 내층동패턴(34U,34D)과 스루홀(36)을 형성하였다. (제 3 도의 공정(B))
(2) 내층 동 패턴(34U,34D) 및 스루홀(36)을 형성한 기판(30)을 물로 씻고, 건조시킨 후, 산화욕(흑화욕)으로써, NaOH(10g/1), NaCIO2(40g/1), Na3PO4(6g/1), 환원욕으로써, NaOH(10g/1), NaBH4(6g/1)를 사용한 산화 - 환원 처리에 의해, 내층동패턴(34U,34D) 및 스루홀(36)의 표면에 조화(粗化)층(38)을 형성한다.(제 3 도의 공정(C)참조)
(3) C 의 수지충전제 조제용의 원료조성물을 혼합,혼련해서 수지충전제를 얻는다.
(4) 상기(3)에서 얻은 수지충전제(40)를 조제 후 24시간 이내에 기판(30)의 양면에 롤코팅기를 사용해서 도포하는 것에 의해, 도체회로(내층동패턴)(34U)와 도체회로(34U)와의 사이 및 스루홀(36)내에 충전하고, 70℃에서 20분간 건조시키고, 타면에 대해서도 동일하게 수지충전제(40)를 도체회로(34)사이 혹은 스루홀(36)내에 충전시키고, 70℃, 20분간 가열,건조시켰다.(제 3 도의 공정(D)참조)
(5) 상기(4)의 처리를 끝낸 기판(30)의 편면을, # 600의 벨트연마지(삼공리화학(산꾜리카가구)제를 사용한 밸트샌더 연마에 의해, 내층동패턴(34U,34D)의 표면과 스루홀(36)의 랜드(36a) 표면에 수지충전제(40)가 남지 않도록 연마하고, 계속해서 상기 밸트 샌더연마에 의한 흔적을 없애기 위한 버프연마를 행하였다. 이러한 일련의 연마를 기판의 타면에 대해서도 같이 행하였다. (제 4 도의 공정(E)참조)
계속해서, 100℃ 에서 1시간, 120℃ 에서 3시간, 150℃ 에서 1시간, 180℃ 에서 7시간의 가열처리를 행하고 수지충전제(40)를 경화하였다.
이같이 해서, 스루홀(36) 등에 충전된 수지충전제(40)의 표층부 및 내층도체회로(34U,34D) 상면의 조화층(38)을 제거해서 기판(30) 양면을 평활화함에 의하여, 수지충전제(40)와 내층도체회로(34)의 양면이 조화층(38)을 개재하여 강고하게 밀착되고, 또는 스루홀(36)의 내벽면과 수지충전제(40)가 조화층(38)을 개재하여 강고하게 밀착한 배선기판을 얻었다. 즉, 이 공정에 따라, 수지충전제(40)의 표면과 내층동패턴(34)의 표면이 동일 평면으로 된다. (6) 도체회로(34U,34D)를 형성한 기판(30)에 알카리탈지해서, 소프트에칭하고, 이어서 염화팔라듐과 유기산으로 이루어지는 촉매용액으로 처리해서, Pd촉매를 부여하고 이 촉매를 활성화한 후, 유산동 3.2×10-2mo1/1, 유산 니켈 3.9×10-3mo1/1, 착화(錯化)제 5.4×10-2mo1/1, 차아인산나트륨 3.3×10-1mo1/1, 호우산 5.0×10-1mo1/1, 계면활성제(일신화학(니씬케미칼)공업제, 서피놀 465)) 0.1g/1, PH = 9 으로 된 무전해 도금액에 침지하고, 침지 1분후에, 4초당 1회의 비율로 종 및, 횡 진동시켜, 도체회로(34) 및 스루홀(36)의 랜드(36a)의 표면에 Cu - Ni _ P 로 된 침상합금의 피복층과 조화층(42)을 형성하였다.(제 4 도의 공정(F)참조)
거기에, 호픽화주석 0.1mo1/1, 치오 뇨소 1.0mo1/1, 온도 35℃, PH = 1.2 의 조건으로 Cu - Su 치환반응시켜, 조화층의 표면에 두께 0.3 μm Sn층(도시하지 않음)을 설치했다.
(7) B의 층간수지절연 제조제용의 원료조성물을 교반 혼합하고, 점액 1.5 Pa·s 로 조정해서 층간수지절연제(하층용)를 얻는다.
이어서, A 의 무전해 도금용 접착제조제용의 원료조성물을 교반 혼합하고, 점도 7 Pa·s 로 조정해서 무전해 도금용 접착제용액(상층용)을 얻는다.
(8) 상기(6)의 기판의 양면에, 상기(7)에서 얻어진 점도 1.5 Pa·s 의 층간수지절연제(하층용)(44)를 조제 후, 24 시간이내에 롤코팅기로 도포하고, 수평상태에서 20분간 방치하고 나서, 60℃ 로 30분의 건조(프리베이크)를 행하고 계속해서, 상기(7)에서 얻어진 점도 7 Pa·s 의 감광성의 접착제용액(상층용)(46)을 조제 후 24시간이내에 도포하고, 수평상태에서 20분간 방치하고 나서, 60℃ 에서 30분 건조(프리베이크)를 행하여, 두께 35 μm 의 접착제층 (50d)을 형성하였다.(제 4 도의 공정(G)참조)
(9) 상기(8)에서 접착제층을 형성한 기판(30)의 양면에, 85 μm?? 의 흑색원이 인쇄된 포토마스크 필름(도시하지 않음)을 밀착시켜, 초고압수은등에 의해 500 mJ/㎠ 로 노광했다. 이를 DMTG 용액으로 스프레이 현상하고, 거기에 해당 기판(30)을 초고압수은등에 의해 3000 mJ/㎠ 로 노광하고, 100℃ 에서 1시간, 120℃ 에서 1시간, 그 후 150℃ 로 3시간의 가열처리(포스트베이크)를 하는 것에 의해, 포토 마스크 필름에 상당하는 치수 정도로 우수한 85 μm?? 의 개구(바이어홀 형성개구)(48)를 가지는 두께 35 μm 의 층간수지절연층(2층구조)(50)을 형성하였다.(제 5 도의 공정(H)참조) 그리고, 바이어홀이 되는 개구(48)에는 주석도금층(도시하지 않음)을 부분적으로 노출시켰다.
(10) 개구(48)가 형성된 기판(30)을 크롬산에 19분간 침지하고, 층간수지절연층(50)의 표면에 존재하는 에폭시 수지입자를 용해 제거하는 것에 따라, 해당 층간수지절연층(50)의 표면을 조화하고(제 5 도의 공정(1)참조), 그 후, 중화용액(시프레이社제)에 침지하고 나서 물로 씻어내었다.
거기에다가, 조면화처리(조화 깊이 6μm)한 해당 기판의 표면에 팔라듐촉용매(어토택제)를 부여하는 것에 의해, 층간수지절연층(50)의 표면 및 바이어홀용 개구(48)의 내벽면에 촉매핵을 형성하였다.
(11) 이하에 도시하는 조성의 무전해 동 도금수용액 중에 기판을 침지하고, 조면 전체에 두께 0.6 μm 의 무전해 동도금막(52)을 형성하였다. (제 5 도의 공정(J))
[무전해 도금 수용액]
EDTA 150 g/1
유산동 20 g/1
HCHO 30 ㎖/1
NaOH 40 g/1
α, α'-비피리딜 80 ㎎/1
PEG 0.1 g/1
[무전해 도금 조건]
70℃ 의 액온도로 30분
(12) 상기(11)에서 형성한 무전해 동도금막(52)위에 시중판매의 감광성드라이필름을 붙이고, 마스크를 재치해서 100 mJ/㎠ 로 노광, 0.8 % 탄산나트륨으로 현상처리하며, 두께 15 μm 의 도금 레지스터(54)를 설치하였다.(제 6 도의 공정(K)참조)
(13) 뒤이어, 레지스터 비형성부분에 이하의 조건으로 전해 동도금을 설치하고, 두께 15 μm 의 전해 동도금막(56)을 형성하였다. ( 제 6 도의 공정(L)참조)
[전해 도금 수용액]
유산 180 g/1
유산동 80 g/1
첨가제(아토텍 제팬제, 카파라시드 GL) 1 ㎖/1
[전해 도금 조건]
전류밀도 1 A/dm2
시간 30 분
온도 실온
(14) 도금 레지스터(54)를 5% KOH 로 박리제거 한 후, 그 도금레지스터 아래의 무전해 금막(52)을 유산과 과산화수소의 혼합액으로 에칭 처리해서 용해제거하고, 무전해 동도금막(52)과 전해 동도금막(56)으로 형성되는 두께 18 μm 의 도체회로(58U,58D) 및 바이어홀(60U,60D)을 형성하였다. (제 6 도의 공정(M))
(15) (6)과 같은 처리를 행하고, 도체회로(58U,58D) 및 바이어홀(60U,60D)의 표면에 Cu-Ni-P 로 형성되는 조화면(62)을 형성하고, 거기에 그 표면에 Sn치환을 행하였다. ( 제 7 도의 공정(N)참조)
(16) 상기(7) ~ (15)의 공정을 반복하는 것에 의해, 또한 상층의 도체회로를 형성한다. 즉, 기판(30)의 양면에 층간수지절연제(하층용)를 롤코팅기로 도포하고, 절연제층(144)을 형성한다. 또한, 이 절연제층(144) 위에 감광성접착제(상층용)를 롤코팅기를 사용하여 도포하고, 접착제층(146)을 형성한다. (제 7 도의 공정(O)참조) 절연제층(144) 및 접착제층(146)을 형성한 기판(30)의 양면에, 포토마스크 필름을 밀착시켜, 노광·현상하고, 개구(바이어홀 형성용 개구(148))를 가지는 층간수지절연층(150)을 형성한 후, 그 층간수지절연층(150)의 표면을 조면으로 한다.(제 7도의 공정(P)참조) 그 후, 조면화처리를 한 기판(30)의 표면에, 무전해 동도금막(152)을 형성한다.( 도 8 도의 공정(Q)참조) 계속해서, 무전해 동도금막(152) 위에 도금레지스터(154)를 설치한 후, 레지스터 비형성 부분에 전해 동도금막(156)을 형성한다.( 제 8 도의 공정(R)참조) 그리고, 도금 레지스터(154)를 KOH 로 박리 제거한 후, 그 도금 레지스터(54) 아래의 무전해 도금막(152)을 용해제거하고 도체회로(158U,158D) 및 바이어홀(160U,160D)을 형성한다. (제8도의 공정(S)참조) 또한, 도체회로(158) 및 바이어홀(160)의 표면에 형성한 조화면(162)의 표면에 조화층(162)을 형성한다. (제 9 도의 공정9(T)) 단, 해당 도체회로(158) 및 바이어홀(160)의 표면에 형성한 조화면(162)에는, Sn 치환을 행하지 않았다.
(17) 상기(16)에서 얻어진 기판(30) 양면에, 상기 D 에서 설명했던 솔더레지스터 조성물(70??)를 45 μm 의 두께로 도포했다. 이어서, 70℃ 에서 20분간, 70℃ 에서 30분간의 건조처리를 행한 후, 원패턴(마스크 패턴)이 그려진 두께 5mm 의 포토마스크 필름(도시하지 않음)을 밀착시켜 재치하고, 1000 mJ/㎠ 의 자외선에서 노광하고, DMTG 현상처리 하였다. 그리고나서, 80℃ 에서 1시간, 100℃ 에서 1시간, 120℃ 에서 1시간, 150℃ 에서 3시간의 조건으로 가열처리하고, 납땜패드 부분(바이어홀과 그랜드부분을 포함한다)에 개구(개구지름 200 μm)(71)를 가지는 솔더레지스터층(두께 20 μm)(70)을 형성했다. (제 9 도의 공정(U)참조)
(18) 다음으로, 염화니켈 2.31×10-1mo1/1, 차아인산나트륨 2.8×10-1mo1/1, 구연산나트륨 1.85×10-1mo1/1 로부터 이루어지는 pH = 4.5 의 무전해 니켈도금액에 그 기판(30)을 20분간 침지해서, 개구부(71)에 두께 5 μm 의 니켈도금층(72)을 형성했다. 거기에, 그 기판을 시안화금칼륨 4.1×10-2mo1/1, 염화암모늄 1.87×10-1mo1/1, 구연산나트륨 1.16×10-1mo1/1, 차아인산나트륨 1.7×10-1mo1/1 로 된 무전해 금도금액에 80℃ 의 조건으로 7분 20초간 침지해서, 니켈 도금층상에 두께 0.03 μm 의 금도금층(74)을 형성하는 것으로서, 바이어홀(160U,160D) 및 도체회로(158U,158D)에 납땜패드(75U,75D)를 형성하였다. (제 2 도 참조)
(19) 그리고, 솔더레지스터층(70)의 개구부(71)에, 납땜 페이스트를 인쇄해서 200℃ 에서 리프로하는 것에 의해, 납땜범프(납땜체)(76U,76D)를 형성하고, 패키지기판(10)을 형성했다. ( 제 1 도 참조)
게다가, 상술했던 실시형태에서는, 세미-아디티브 법에 따라 형성하는 패키지기판을 예시했지만, 본 발명의 구성은 풀-아디티브법에 따라 형성하는 패키지기판에도 적용하여 얻을 수 있다는 것은 말할 것도 없다.
제 1 실시형태에서는, 층간수지절연층(50)과 층간수지절연층(150)과의 사이에 형성되는 도체회로(58U) 사이에 더미패턴(58M)을 형성했지만, 그 대신에 코어기판(30)위에 형성되는 내층동패턴(34D), 혹은 최 외층의 도체회로(158U) 사이에 더미패턴(58M)을 형성하는 것도 가능하다.
이상 설명한 바와 같이, 제 1 실시형태의 패키지기판에 있어서는, 패키지기판의 ⅠC칩 측의 신호선을 형성하는 도체회로 사이에 더미패턴을 형성하고, 패키지기판의 ⅠC칩 측의 금속부분을 증가시키며, 그 ⅠC칩 측과 마더보드 측과의 금속부분의 비율을 조정하고 있기 때문에, 패키지기판의 제조 공정 및 사용중에 있어서 휘어짐이 생기지 않는다.
(제 2 실시형태)
본 발명의 제 2 실시형태에 관계하는 패키지기판의 구성에 대해서 제 10 도 ~ 제 12 도를 참조해서 설명하겠다. 제 10 도는, 제 2 실시형태의 패키지기판의 단면을 도시하며, 제 11 도(A)는 패키지기판의 평면을 도시하고, 제 11 도(B)는 그 패키지기판에 장치되어 있는 ⅠC칩의 저면을 도시하며, 제 12 도는 제 10 도에 도시하는 패키지기판의 상면에 ⅠC칩(80)을 재치한 상태에서, 마더보드(90)에 부착한 상태의 단면을 도시하고 있다. 패키지기판은 제 12 도에서 도시하는 바와 같이, ⅠC칩(80)의 범프(82) 측에 접속하기 위한 납땜범프(76U)가 설치되어져 있고, 하면 측에 마더보드(90)의 범프(92)에 접속하기 위한 납땜범프(76D)가 배설되어, 그 ⅠC칩(80)-마더보드(90)사이의 신호 등의 교환 및, 마더보드 측으로부터의 전원 공급을 중계하는 역할을 수행하고 있다.
제 10 도에서 도시하는 바와 같이, 패키지기판의 코어기판(30)의 상면 및 하면에는, 그랜드층으로 되는 내층동패턴(34U,34D)이 형성되어져 있다. 그리고 내층동패턴(34U)의 상층에는 층간수지절연층(50)을 개재시켜 신호선을 형성하는 도체회로(58U), 또한 그 층간수지절연층(50)을 관통하여 바이어홀(60U)이 형성되어 있다. 도체회로(58U)의 상층에는, 층간수지절연층(150)을 개재하여 최외층의 도체회로(158U), 더미패턴(159) 및 그 층간수지절연층(150)을 관통하는 바이어홀(160U)이 형성되어 있다. 더미패턴(159)은 제 11 도에 도시하는 바와 같이, 도체회로(158U)의 외주연, 즉 패키지기판의 주연부를 따라서 형성되어 있다.
상기 도체회로(158U), 바이어홀(160U)에는 납땜범프(76U)를 지지하는 납땜패드(75U)가 형성되어 있다. 여기에서, ⅠC칩 측의 납땜패드(75U)는 직경 120 ~ 170 μm 으로 형성되어 있다.
한편, 코어기판(30)의 하면 측의 그랜드층(내층동패턴)(34D)의 상층에는, 층간수지절연층(50)을 개재하여 신호선을 형성하는 도체회로(58D)가 형성되어져 있다. 도체회로(58D)의 상층에는, 층간수지절연층(150)을 개재하여 최 외층의 도체회로(158D) 및 그 층간수지절연층(150)을 관통하는 바이어홀(160D)이 형성되며, 그 도체회로(158D), 바이어홀(160D)에는 납땜범프(76D)를 지지하는 납땜패드(75D)가 형성되어 있다. 여기에서, 마더보드 측의 납땜패드(75D)는 직경 600 ~ 700 μm 으로 형성되어져 있다.
제 11 도(A)는, 패키지기판(200)의 평면도, 즉 제 10 도의 A 의 화살표방향에서 본 도면이다. 여기에서, 제 10 도는 제 11 도(A)의 X2 - X2 종단면에 상당한다. 제 11 도(A) 및 제 10 도 중에 도시하는 바와 같이, 신호선을 구성하는 도체회로 158(U)의 외주에는, 폭 10 mm 의 더미패턴(159)이 솔더레지스터(70)의 하층에 형성되어 있다. 여기에서, 더미패턴이라는 것은, 전기접속 혹은 콘덴서 등의 의미를 가지지 않고, 단순히 기계적인 의미 따위로 형성되는 패턴을 말한다.
제 23 도를 참조로 해서 상술한 종래 기술의 패키지기판과 같이, 제 2 실시 형태에 관계하는 패키지기판에 있어서, ⅠC칩(80) 측의 표면(상면)은, 납땜패드(76U)가 작기 때문에(직경 120 ~ 170 μm), 납땜패드에 따른 금속부분이 차지하는 비율이 작다. 한편, 마더보드(90) 측의 표면(하면)은, 납땜패드(75D)가 크기 때문에(직경 600 ~ 700 μm), 금속부분의 비율이 크다. 여기에서, 본 실시형태의 패키지기판에서는, 패키지기판의 ⅠC칩 측의 최 외층 도체회로(158U)의 외주에, 더미패턴(159)을 형성하는 것으로, 패키지기판의 ⅠC칩 측의 금속부분을 증가시키고, 그 ⅠC칩 측과 마더보드 측과의 금속부분의 비율을 조정함과 동시에, 금속제의 더미패턴(159)에 의해 패키지기판의 주연부의 기계강도를 높이며, 후술하는 패키지기판의 제조 공정 및, 사용 중에 있어서 휘어짐이 생기지 않도록 한다.
완성한 패키지기판의 평면도(제 10 도의 A 실시도)를 제 11 도(A)에 도시하고, 제 11 도(B)에 ⅠC칩의 저면도를 도시한다. 그 패키지기판(100)에 ⅠC칩(80)을 재치시킨 상태에서 리프로로(爐)를 통과시켜, 제 12 도에 도시하는 바와 같이, 납땜범프(76U)를 개재하여 해당 ⅠC칩을 취부한다. 그 후, ⅠC칩을 짜 넣은 패키지기판(100)을 마더보드(90)에 재치하고, 리프로로를 통과시키는 것으로 그 패키지기판(100)의 마더보드(90)로의 장착을 행한다.
이 제 2 실시형태내지 후술하는 제 5 실시형태의 패키지기판의 제조방법은, 제 3 도 ~ 제 9 도를 참조해서 상술한 제 1 실시예와 같기 때문에 설명을 생략하겠다.
이어서, 상술한 제 2 실시형태에서는, 층간수지절연층(150) 위의 최 외층의 도체회로(158U)의 주위에 더미패턴(159)을 형성했지만, 이 대신에 코어기판(30) 위에 형성되는 내층동패턴(34D), 혹은 층간수지절연층(50)-층간수지절연층(150)사이의 도체회로(58U)의 주위에 더미패턴(159)을 형성하는 것도 가능하다.
이상 설명한 바와 같이, 제 2 실시형태의 패키지기판에 있어서는, 패키지기판 ⅠC칩 측의 도체회로의 주위에, 더미패턴을 형성하고 패키지기판의 ⅠC칩 측의 금속부분을 증가시키며, 그 ⅠC칩 측과 마더보드 측과의 금속부분의 비율을 조정하고 있기 때문에, 패키지기판의 제조 공정 및 사용 중에 있어서 휘어짐이 생기지 않는다.
(제 3 실시형태)
본 발명의 제 3 실시형태에 관계하는 패키지기판의 구성에 대해서 제 13 도를 참조해서 설명하겠다.
패키지기판(300)의 코어 기판(30)의 상면에는, 신호선으로 되는 내층동패턴(34U)이, 하면에는 신호선으로 되는 내층동패턴(34D)이 형성되어 있다. 또한, 내층동패턴(34U)의 상층에는, 층간수지절연층(50)을 개재시켜서 전원층을 형성하는 도체회로(58U)가 형성되어 있다. 도체회로(58U)의 상층에는, 층간수지절연층(150)을 개재하여 최 외층의 도체회로(158U) 및 그 층간수지절연층(150)을 관통하는 바이어홀(160U)이 형성되어져 있고, 그 바이어홀(160U)에는 납땜범프(76U)가 형성되어져 있다. 즉, 제 3 실시형태에서는, 전원층을 형성하는 도체회로(58U)에 장치된 바이어홀(160U)에 납땜범프(76U)가 형성되어져, 외부의 범프(도시하지 않음)로 직접 그 전원층의 접속이 가능하도록 구성되어져 있다.
한편, 코어기판(30)의 하면 측의 신호선(내층동패턴)(34D)의 상층에는, 층간수지절연층(50)을 개재하여 그랜드층으로 되는 도체회로(58D)가 형성되어져 있다. 그 도체회로(58D)의 상층에는, 층간수지절연층(150)을 개재하여 최외 층의 도체회로(158D) 및 그 층간수지절연층(150)을 관통하는 바이어홀(160D)이 형성되며, 그 바이어홀(160D)에는 납땜범프(76D)가 형성되어 있다. 즉, 본 실시형태에서는 그랜드층을 형성하는 도체회로(58D)에 장치된 바이어홀(160D)에 납땜범프(76D)가 형성되어, 외부의 범프(도시하지 않음)로 직접 그 그랜드층의 접속이 가능하도록 구성되어져 있다.
본 실시형태의 구성에서는 최 외층의 도체회로(158U,158D)를 지지하는 층간수지절연층(150)의 하측에 배설되는 도체회로(58U,58D)를 전원층, 그랜드층으로 하고, 그 도체회로(58U,58D)에 바이어홀(160U,160D)을 직접 접속하며, 그 바이어홀에 납땜범프(76U,76D)를 형성하고 있기 때문에 전원층 혹은 그랜드층과 납땜범프를 접속하는 배선이 없어진다. 이에 따라,배선에 인가되는 노이즈에 따른 영향을 받지 않게 되고, 집적회로-마더보드 사이의 신호 등의 교환 및 마더보드 측으로부터의 전원공급을 중계할 때에 노이즈의 영향을 저감하는 것이 가능하다. 또한, 배선이 없을 경우 다층 프린트배선판의 고밀도화를 도모할 수 있다. 이어서, 본 실시형태의 다층 프린트배선판에 있어서는, 도체회로(58U)를 전원층으로, 도체회로(58D)를 그랜드층으로 각각 했지만, 도체회로(58U) 또는 도체회로(58D)는, 동일 층내에 전원층으로서 기능하는 도체회로와, 그랜드층으로서 기능하는 도체회로를 병설하여 형성해도 좋다.
계속해서, 제 3 실시형태의 변형 실시예에 관계하는 다층 프린트배선판에 대해서 제 14 도를 참조로 해서 설명하겠다.
제 14 도는, 본 발명의 제 3 실시형태에 관계하는 다층 프린트 배선판의 구성을 도시하는 단면도이다. 코어기판(230)의 상면 및 하면에는, 그랜드층으로 되는 내층동패턴(234U,234D)이 형성되어 있다. 즉, 기판(230)을 개재시켜 대향하는 그랜드층(내층동패턴)(234U) 및 그랜드층(내층동패턴)(234D)에 의해 콘덴서가 형성되어 있다.
또한, 내층동패턴(234U)의 상층에는, 층간수지절연층(250)을 개재시켜 신호선을 형성하는 도체회로(258U)가 형성되어 있다. 그 도체회로(258U)의 상층에는, 층간수지절연층(350)을 관통하는 바이어홀(360U)이 형성되며, 그 바이어홀(360U)에는 납땜범프(376U)가 형성되어 있다.
한편, 기판(230)의 하면 측의 그랜드(내층동패턴)(234D)의 상층에는, 층간수지절연층(250)을 개재하여 신호선으로 되는 도체회로(258D)가 형성되어 있다. 그 도체회로(258D)의 상층에는, 층간수지절연층(350)을 개재하여 전원층으로 되는 도체회로(388D)가 형성되어 있다. 그 도체회로(388D)의 상층에는 층간수지절연층(390)을 관통하는 바이어홀(380D)이 형성되며, 그 바이어홀(380D)에는 납땜범프(376D)가 형성되어져 있다. 즉, 본 실시형태에서는, 전원층을 형성하는 도체회로(388D)에 장착된 바이어홀(380D)에 납땜범프(376D)가 형성되어, 외부의 범프(도시하지 않음)로 직접 그 전원층의 접속이 가능하도록 구성되어 있다.
제 3 실시형태의 변형 실시예의 구성에서는, 전원층을 구성하는 도체회로(388D)에 바이어홀(380D)를 직접 접속하고, 그 바이어홀에 납땜범프(376D)를 형성하고 있기 때문에, 전원층과 납땜범프를 접속하는 배선이 없어진다. 이 때문에, 배선에 인가되는 노이즈에 따른 영향을 받지 않게 된다.
이상 설명한 바와 같이, 제 3 실시형태의 패키지기판에 있어서는, 최외층의 도체회로를 지지하는 절연층의 하층의 내층도체회로를 전원층 및/ 또는 그랜드층으로 하고, 그 제 2 도체회로에 바이어홀을 직접 접속하며, 그 바이어홀에 납땜범프를 형성하고 있음으로 인해, 전원층 혹은 그랜드층과 납땜범프를 접속하는 배선이 없어지게 된다. 이 때문에, 배선에 인가되는 노이즈에 따른 영향을 받지 않게 된다. 또한, 배선을 없애는 경우, 다층 배선판의 고밀도화를 도모할 수 있다.
또한 제 3 실시형태의 패키지기판에 있어서는, 최 외층의 도체회로를 지지하는 제2층간수지절연층의 하측에 배설되는 제2도체회로를 전원층 및/ 또는 그랜드층으로 하고, 그 제2도체회로에 바이어홀을 직접 접속하며, 그 바이어홀에 납땜범프를 형성하고 있음으로 인해, 전원층 혹은 그랜드층과 납땜범프를 접속하는 배선이 없어지게 된다. 이 때문에, 배선에 인가되는 노이즈에 따른 영향을 받지 않게 된다. 또한, 배선을 없애는 경우, 다층 배선판의 고밀도화를 도모할 수 있다.
(제 4 실시형태)
본 발명의 제 4 실시형태에 관계하는 패키지기판의 구성에 대해서 제 15 도를 참조로 해서 설명하겠다. 패키지기판(400)의 코어기판(30)의 상면 및 하면에는, 그랜드층으로 되는 내층동패턴(34U,34D)이 형성되어 있다. 또한, 내층동패턴(34U)의 상층에는, 층간수지절연층(50)을 개재시켜서 신호선을 형성하는 도체회로(58U) 및 그 층간수지절연층(50)을 관통해서 바이어홀(60U)이 형성되어 있다. 도체회로(58U)의 상층에는 층간수지절연층(150)을 개재하여 최 외층의 도체회로(158U) 및 그 층간수지절연층(150)을 관통하는 바이어홀(160U)이 형성되며, 그 도체회로(158U), 바이어홀(160U)에는 납땜범프(76U)를 지지하는 납땜범프(75U)가 형성되어 있다. 여기에서, 1C칩 측의 납땜범프(75U)는 직경 133 ~170 μm 으로 이루어져 있다.
한편, 코어기판(30)의 하면 측의 내층동패턴(34D)의 상층에는, 층간수지절연층(50)을 개재하여 신호선을 형성하는 도체회로(58D)가 형성되어 있다. 그 도체회로(58D)의 상층에는, 층간수지절연층(150)을 개재하여 최외층의 도체회로(158D) 및 그 층간수지절연층(150)을 관통하는 바이어홀(160D)이 형성되며, 그 도체회로(158D), 바이어홀(160D)에는 납땜범프(76D)를 지지하는 납땜패드(75D)가 형성되어 있다. 이 마더보드측의 납땜패드(75D)는 직경 600 μm 으로 형성되어 있다. 또한, 코어기판(30)을 개재시켜 대향하는 내층동패턴(34U,34D)에는, 그랜드(전극)층이 배설되어져 있고, 양 내층동패턴(34U,34D)에 의해 콘덴서가 형성되어 있다.
제 16 도(A)는, 코어 기판(30)의 상면에 형성된 내층동패턴(34U)의 평면도이다. 이 내층동패턴(34U)에는, 그랜드층(34G)과, 상층 측과 하층 측을 접속하기 위한 랜드패드(41)가 형성되어 있다. 이 제 16도(A) 중의 B 로 도시하는 영역내의 랜드패드(41)을 확대해서 제 16 도(B)에 도시한다. 제 16 도(B)의 X3 - X3 단면이 제 15 도의 X3 - X3 단면에 상당한다.
제 16 도(B)에서 도시하는 바와 같이, 랜드패드(41)는 제 15 도에 도시하는 스루홀(36)의 랜드(41a)와, 상층의 층간수지절연층(50)을 관통하는 바이어홀(60U)에 접속하는 패드(41b)를 일체로 한 것이며, 그 랜드패드(41)의 주위에는, 약 200 μm 폭의 절연완충대(43)가 배설되어 있다.
여기에서, 본 실시형태의 패키지기판에 있어서는, 제 16 도(B)에서 도시하는 바와 같이 랜드(41a)와 패드(41b)를 일체화하고, 그 랜드(41a)와 패드(41b)를 배선을 개재하지 않은 채 접속하고 있기 때문에, 하층(코어기판(30)의 하층 측의 도체회로(58D))과 상층(층간수지절연층(50))의 상측에 도체배선(58U)과의 사이의 전송로를 단축하고, 신호의 전달속도를 높임과 동시에 저항치를 저감하는 것이 가능하다. 또한, 랜드(41a)와 패드(41b)를 배선을 개재하지 않은 채 접속하고 있기 때문에, 제 24 도(A)를 참조해서 상술한 종래 기술의 패키지기판과 같이, 배선과 랜드와의 사이 및 배선과 패드와의 사이의 접속부에서 응력이 집중하지 않고, 응력집중에 의해 발생하는 크랙에 따른 단선이 패키지기판 내에 생기지 않게 한다. 여기에서는, 코어기판(30)의 상측의 내층동패턴(34U)에 대해서 도시 및 설명을 하였지만, 하측의 내층동패턴(34D)에 대해서도 동일하게 구성되어 있다.
계속해서, 본 발명의 제 4 실시형태의 변형 실시예에 관계하는 패키지기판에 대해서 제 17 도 및 제 18 도를 참조해서 설명하겠다. 제 15 도를 참조해서 상술한 제 4 실시형태에 있어서는, 코어기판(30)의 양면에 형성되는 내층동패턴(34U,34D)에 그랜드층(전극층)(34G) 및 랜드패드(41)가 형성되었다. 이에 대해, 제 2 실시형태에서는, 층간수지절연층(50)의 상층에 형성되는 도체회로(58U,58D)에 제 16 도(A)를 참조함과 동일하게 전원층(전극층)(58G) 및 랜드패드(61)가 형성되었다.
제 17 도는, 제 4 실시형태의 변형 실시예의 패키지기판의 단면도이며, 제 18 도(A)는 층간수지절연층(50)의 상면에 형성된 도체회로(58U)의 평면도이다. 이 도체회로(58U)에는, 전원층(58G)과 상층 측과 하층 측을 접속하기 위한 랜드패드(61)가 형성되어 있다. 제 18 도(A) 중의 B 로 도시하는 영역내의 랜드패드(61)를 확대해서 제 18 도(B)에 도시한다. 제 18 도(B)의 X4 - X4 단면이 제 17 도의 X4 - X4 단면에 상당한다.
제 17 도에서 도시하는 바와 같이, 랜드패드(61)는 내층동패턴(34U)에 접속된 바이어홀(60U)의 랜드(61a)와, 상층의 층간수지절연층(150)을 관통하는 바이어홀(160U)에 접속하는 패드(61b)를 일체로 한 것이며, 그 랜드패드(61)의 주위에는, 제 18 도(B)에서 도시하는 바와 같이, 약 200 μm 폭의 절연완충대(63)가 배설되어 있다.
이러한 제 4 실시형태의 변형 실시예의 패키지기판에 있어서도, 랜드(61a)와 패드(61b)를 일체화하고, 그 랜드(61a)와 패드(61b)를 배선을 개재하지 않은 채 접속하고 있기 때문에, 하층(코어기판(30)의 상층 측의 내층동패턴(34U))과 상층(층간수지절연층(150))의 상측에 도체배선(158U)과의 사이의 전송로를 단축하고, 신호의 전달속도를 높임과 동시에 저항치를 저감하는 것이 가능하다. 또한, 랜드(61a)와 패드(61b)를 배선을 개재하지 않은 채 접속하고 있기 때문에, 제 24 도(A)를 참조해서 상술한 종래 기술의 패키지기판과 같이 배선과 랜드와의 사이 및 배선과 패드와의 사이의 접속부에서 응력이 집중하지 않고, 응력집중에 의해 발생하는 크랙에 따른 단선이 패키지기판 내에 생기지 않게 한다.
그리고, 상술한 실시형태에서는, 원형으로 형성된 랜드와 패드를 일체로 했지만, 본 발명에서는 타원, 다각형 등의 각종의 형상 랜드와 패드를 일체로 하는 것이 가능하다.
이상 설명했던 바와 같이, 제 4 실시형태의 패키지기판에 있어서는, 랜드와 패드를 배선을 개재하지 않은 채 접속하고 있기 때문에, 하층과 상층의 도체배선(도체층) 사이에서의 전송로를 단축하고, 신호의 전달속도를 높임과 동시에 저항치를 저감하는 것이 가능하다. 또한, 랜드와 패드를 배선을 개재하지 않은 채 접속하고 있기 때문에, 배선과 랜드와의 사이 및 배선과 패드와의 사이의 접속부에서 응력이 집중하지 않고, 응력집중에 의해 발생하는 크랙에 따른 단선이 패키지기판 내에 생기지 않게 한다.
(제 5 실시형태)
본 발명의 제 5 실시형태에 관계하는 패키지기판의 구성에 대해서 제 19 도 및 제 20 도를 참조해서 설명하겠다. 제 19 도에 단면을 나타내는 제 5 실시형태의 패키지기판(500)은, 제 20 도에 도시하는 바와 같이, 상면에 1C칩(80)을 재치한 상태에서 마더보드(90)에 장치하기 위한, 소위 집적회로 패키지를 구성하는 것이다.
패키지기판의 코어기판(30)의 상면 및 하면에는, 그랜드층으로 되는 내층동패턴(34U,34D)이 형성되어 있다. 또한, 내층동패턴(34U)의 상층에는, 층간수지절연층(50)을 개재시켜 신호선을 형성하는 도체회로(58U)와, 그 층간수지절연층(50)을 관통하여 바이어홀(60U)이 형성되어 있다. 도체회로(58U)의 상층에는, 층간수지절연층(150)을 개재하여 최 외층의 도체회로(158U) 및 그 층간수지절연층(150)을 관통하는 바이어홀(160U)이 형성되며, 그 도체회로(158U), 바이어홀(160U)에는 납땜범프(76U)를 지지하는 납땜패드(75U)가 형성되어져 있다. 여기에서, ⅠC칩 측의 납땜패드(75U)는 직경 133 ~ 170 μm 으로 형성되어져 있다.
한편, 코어기판(30)의 하면 측의 그랜드층(내층동패턴)(34D)의 상층에는, 층간수지절연층(50)을 개재하여 신호선을 형성하는 도체회로(58D)가 형성되어 있다. 그 도체회로(58D)의 상층에는, 층간수지절연층(150)을 개재하여 최 외층의 도체회로(158D) 및 그 층간수지절연층(150)을 관통하는 바이어홀(160D)이 형성되며, 그 도체회로(158D), 바이어홀(160D)에는 납땜범프(76D)를 지지하는 납땜패드(75D)가 형성되어져 있다. 여기에서, 마더보드 측의 납땜패드(75D)는 직경 600 μm으로 형성되어져 있다.
이러한 제 5 실시형태의 패키지기판에 있어서는, 마더보드(60) 측의 납땜범프(76D)를 바이어홀(160D)에 형성하는 것으로, 납땜범프와 바이어홀을 직접 접속하고 있기 때문에, 패키지기판에 크랙이 진입하여도 납땜범프(76D)와 바이어홀(160D)과의 사이에 단선이 생기지 않는다. 즉, 제 23 도(B)를 참조로 해서 상술한 종래기술에 관계하는 바이어홀(360)에 배선(378)을 끼워서 납땜패드(375D)를 접속하고, 그 납땜패드(375D)에 납땜범프(376D)를 재치한 패키지기판(600)에 있어서는, 내부에 크랙(L2)이 진입하여 들어왔을 때에, 그 크랙(L2)에 의해 바이어홀(376D)과 납땜패드(376D)를 접속하는 배선(378)이 단선하고, 납땜범프(376D)와 바이어홀(360D)과의 접속이 끊어지는 일이 있었다. 이에 대해, 제 5 실시형태의 패키지기판에서는, 예를 들어 크랙이 발생해도 크랙에 의해 납땜범프(76D)와 바이어홀(160D)과의 사이에 단선이 생기지 않는다.
계속해서, 제 19 도에서 도시하는 제 5 실시형태에 관계하는 패키지기판(500)으로의 1C칩(80)의 장착에 대해서 설명하겠다. 제 20 도에서 도시하는 바와 같이, 패키지기판(500)의 납땜범프(76U)에 1C칩(80)을, 이 1C칩의 납땜패드(82)가 대응하도록 재치하고, 가열로를 통과시키는 것에 의해, 패키지기판(500)의 납땜패드(76U)를 1C칩(80)의 납땜패드(82)에 융착시켜 패키지기판(500)과 1C칩(80)과의 접속을 행한다.
그 후, 가열에 의해 납땜범프(76U)를 납땜패드(82)에 융착 및 고화시킬 때에 물들게 된 납땜플럭스의 정화를 행한다. 여기에서는, 클로로센등의 유기 용제를 1C칩(80)과 패키지기판(500)과의 간극 사이에 흘려 보내어, 납땜 플럭스를 제거한다. 그 후, 1C칩(80)과 패키지기판(500)과의 간극 사이에 수지를 충전해서 수지 봉지를 행한다. 도시하지 않았지만, 동시에 1C칩(80) 전체에 수지를 몰드하는 것에 의해 1C칩(80)의 장착이 완료된다.
이어서, 마더보드(90)로의 패키지기판(500)의 장착을 행한다 마더보드의 납땜패드(92)에 패키지기판(500)의 납땜범프(76D)가 대응하도록 재치하고, 가열로를 통과시킴에 의해, 패키지기판(500)의 납땜패드(76D)를 마더보드(90)의 납땜패드(92)에 융착시켜, 패키지기판(500)과 마더보드(90)의 접속을 행한다. 그 후, 제 20 도에 도시하는 바와 같이, 패키지기판(500)과 마더보드(90)와의 간극 사이에 수지(94)를 충전해서 수지봉지를 행하여 장착이 완료된다.
계속해서, 본 발명의 제 5 실시형태의 변형 실시예에 관계하는 패키지기판(501)에 대해서 제 20 도 및 제 21 도를 참조해서 설명하겠다.
제 19 도를 참조로 해서 상술하 제 5 실시형태의 패키지기판(500)에 있어서는, 하나의 바이어홀(160D)에 하나의 납땜범프(76D)를 재치하였다. 이에 대해, 제 5 실시형태의 패키지기판(501)에 있어서는, 제 21 도에서 도시하는 바와 같이, 복수(3개)의 바이어홀(260,260,260)에 하나의 납땜범프(276)을 재치한다. 즉, 제 21 도의 X5 - X5 단면에 상당하는 제 22 도(제 22도중의 X6 -X6 선이 제 21 도의 X5 - X5 선에 상당)와 같이, 바이어홀(260)은 3개 근접해서 구성되며, 이 3개의 바이어홀(260)의 공통 랜드부(260a)에, 니켈층(72) 및 금도금층(74)이 형성되어 있는 것으로, 하나의 큰 랜드(275)가 형성되어 있다. 그리고, 이 큰 랜드(275)에 큰 납땜범프(276)가 재치되어져 있다.
이러한 제 5 실시형태의 개변예의 패키지기판(501)에 있어서는, 납땜범프(276D)를 바이어홀(260)에 형성하는 것으로, 납땜범프(276)와 바이어홀(270)을 직접 접속하고 있기 때문에, 예를 들어 패키지기판(501)에 크랙이 진입하여 들어와도 납땜범프(276)와 바이어홀(260)과의 사이에 단선이 생기지 않는다. 또한, 납땜범프(276)를 복수의 바이어홀(260,260,260)에 형성하고 있기 때문에, 복수의 바이어홀 내의 하나가 내층의 도체회로(58D)와 접속이 되지 않아도, 다른 바이어홀에서 납땜범프(27) 및 내층 도체회로(58D)의 접속이 되기 때문에, 페이즈세이프를 구현화 할 수 있다.
또한, 상술했던 바와 같이, 1C칩(80) 측의 납땜범프(75U)는, 직경 133~170 μm 으로 형성되어 있고, 마더보드 측의 납땜패드(75D)는 직경 600 μm 으로 형성되어 있어, 4 ~ 5 배 크기가 달라지고, 하나의 바이어홀에 마더보드 측의 큰 납땜패드(75D)를 형성하기 어렵다. 이 때문에, 제 5 실시형태의 변형 실시예에 관계하는 패키지기판(501)에 있어서는, 납땜범프(276)를, 복수의 바이어홀(260,260,260)에 형성하는 것으로, 큰 납땜범프를 형성하고 있다. 여기에서 상술한 변형 실시예에 있어서는, 3개의 바이어홀에 하나의 납땜범프를 형성하였지만, 2개의 바이어홀에 하나의 납땜범프를, 또는 4개 이상의 바이어홀에 하나의 납땜범프를 형성하는 것도 가능하다.
이상 설명한 바와 같이, 제 5 실시형태의 패키지기판에 있어서는, 납땜범프를 바이어홀에 형성하는 것으로, 납땜범프와 바이어홀을 직접 접속하고 있기 때문에, 패키지기판에 크랙이 진입하여 들어와도 납땜범프와 바이어홀과의 사이에 단선이 생기지 않는다. 또한, 납땜범프를 복수의 바이어홀에 형성하고 있기 때문에, 복수의 바이어홀 내의 하나가 예를 들어 내부에서 접속이 되지 않아도, 다른 바이어홀에서 납땜범프와의 접속이 되기 때문에, 페이즈세이프를 구현할 수 있다. 또한, 납땜범프를 복수의 바이어홀에 형성하기 위해, 바이어홀에 대해 납땜범프를 크게 형성하는 것이 가능하다.
상술한 실시형태에서는, 패키지기판을 마더보드에 직접 장치하는 예를 들었지만, 패키지기판을 서브보드등을 개재하여 마더보드에 접속하는 경우에도, 본 발명의 패키지기판을 호적하게 사용하는 것이 가능하다.

Claims (8)

  1. 코어기판의 양면에, 층간수지절연층을 개재시켜 도체회로를 형성하여 되고, 1C칩이 탑재되는 측의 표면에 납땜패드가 형성되며, 다른 기판에 접속되는 측의 표면에 상기 1C칩 탑재 측의 납땜패드보다도 상대적으로 큰 납땜패드가 형성된 패키지기판으로서,
    상기 코어기판의 1C칩이 탑재되는 측에 형성되는 도체회로의 패턴 사이에 더미패턴을 형성한 것을 특징으로 하는 패키지기판.
  2. 코어 기판의 양면에, 층간수지절연층을 개재시켜 도체회로를 형성하여 되고, 1C칩이 탑재되는 측의 표면에 납땜패드가 형성되며, 다른 기판에 접속되는 측의 표면에 상기 1C칩 탑재 측의 납땜패드보다도 상대적으로 큰 납땜패드가 형성된 패키지기판으로서,
    상기 코어기판의 1C칩이 탑재되는 측에 형성되는 도체회로의 외주에 더미패턴을 형성한 것을 특징으로 하는 패키지기판.
  3. 최외층의 도체회로와,
    상기 최외층의 도체회로를 지지하는 절연층과,
    상기 절연층의 하측에 설치되는 내층도체회로를 구비하는 다층배선판으로서,
    상기 내층도체회로는 전원층 및/ 또는 그랜드층이며,
    상기 절연층을 관통하고, 상기 내층도체회로에 접속된 바이어홀에 납땜범프가 형성되는 것을 특징으로 하는 패키지기판.
  4. 내층의 제 1 도체회로와,
    상기 제 1 내층도체회로 위에 형성된 제 1 층간수지절연층과,
    상기 제 1 층간수지절연층 위에 형성된 내층의 제 2 도체회로와,
    상기 제 2 도체회로 위에 형성된 제 2 층간수지절연층과,
    상기 제 2 층간수지절연층 위에 형성된 최 외층의 도체회로를 구비하는 다층 프린트배선판이며,
    상기 내층의 제 2 도체회로는 전원층 및/ 또는 그랜드층이며,
    상기 제 2 층간수지절연층을 관통하고, 상기 제 2 의 도체회로에 접속된 바이어홀에 납땜범프가 형성되어져 있는 것을 특징으로 하는 패키지기판.
  5. 코어기판의 양면에 도체층을 형성하고, 층간수지절연층을 개재시켜 그 위에 도체층을 형성하며, 상기 코어기판의 어느 한쪽 면의 도체층을 전극층으로 해서 사용하는 패키지기판으로서,
    상기 전원층을 형성하는 도체층에 배설하는, 코어기판 관통용의 스루홀의 랜드와, 상면 측의 층간수지절연층을 관통하는 바이어홀과의 접속용 패드를 일체화 한 것을 특징으로 하는 패키지기판.
  6. 코어기판의 양면에 도체층을 형성하고, 층간수지절연층을 개재시켜 그 위에 도체층을 형성하여 돠고, 상기 어느 한쪽의 층간수지절연층의 상면의 도체층을 전극층으로 사용하는 패키지기판으로서,
    상기 전극층을 형성하는 도체층에 배설하는, 하면 층간수지절연층을 관통하는 바이어홀의 랜드와, 상면 측의 층간수지절연층을 관통하는 바이어홀과의 접속용 패드를 일체화 한 것을 특징으로 하는 패키지기판.
  7. 복수의 층간수지절연층을 개재시켜 다층의 도체회로를 형성하여 되고, 1C칩이 탑재되는 측의 표면, 및 다른 기판으로 접속되는 측의 표면에 납땜범프가 형성되며, 상기 다른 기판에 접속되는 측의 표면과 해당 다른 기판과의 사이가 수지 봉지되는 패키지기판으로서,
    상기 다른 기판으로 접속되는 측 표면의 납땜범프를 바이어홀에 형성한 것을 특징으로 하는 패키지기판.
  8. 복수의 층간수지절연층을 개재시켜 다층의 도체회로를 형성하여 되고, 1C칩이 탑재되는 측의 표면 및 다른 기판으로 접속되는 측의 표면에 납땜범프가 형성되며, 상기 다른 기판에 접속되는 측의 표면과 해당하는 다른 기판과의 사이가 수지 봉지되는 패키지기판으로서,
    상기 다른 기판으로 접속되는 측 표면의 납땜범프를 복수의 바이어홀에 형성한 것을 특징으로 하는 패키지기판.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771359B1 (ko) * 2006-10-31 2007-10-29 삼성전기주식회사 코어 스티프너를 구비한 기판

Families Citing this family (123)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6826827B1 (en) 1994-12-29 2004-12-07 Tessera, Inc. Forming conductive posts by selective removal of conductive material
WO1999021224A1 (fr) 1997-10-17 1999-04-29 Ibiden Co., Ltd. Substrat d'un boitier
MY120077A (en) * 1998-06-26 2005-08-30 Ibiden Co Ltd Multilayer printed wiring board having a roughened inner conductor layer and production method thereof
US6613986B1 (en) * 1998-09-17 2003-09-02 Ibiden Co., Ltd. Multilayer build-up wiring board
MY139405A (en) * 1998-09-28 2009-09-30 Ibiden Co Ltd Printed circuit board and method for its production
US20020017855A1 (en) * 1998-10-01 2002-02-14 Complete Substrate Solutions Limited Visual display
EP1030366B1 (en) * 1999-02-15 2005-10-19 Mitsubishi Gas Chemical Company, Inc. Printed wiring board for semiconductor plastic package
JP2000294921A (ja) * 1999-04-01 2000-10-20 Victor Co Of Japan Ltd プリンス基板及びその製造方法
JP2001210744A (ja) * 2000-01-25 2001-08-03 Nec Corp 回路基板
KR100333627B1 (ko) * 2000-04-11 2002-04-22 구자홍 다층 인쇄회로기판 및 그 제조방법
JP2001320171A (ja) * 2000-05-08 2001-11-16 Shinko Electric Ind Co Ltd 多層配線基板及び半導体装置
JP3903701B2 (ja) * 2000-08-17 2007-04-11 松下電器産業株式会社 多層回路基板とその製造方法
JP2002111222A (ja) * 2000-10-02 2002-04-12 Matsushita Electric Ind Co Ltd 多層基板
JP3857042B2 (ja) * 2000-11-27 2006-12-13 富士通テン株式会社 基板構造
US7371974B2 (en) 2001-03-14 2008-05-13 Ibiden Co., Ltd. Multilayer printed wiring board
JP4626919B2 (ja) * 2001-03-27 2011-02-09 ルネサスエレクトロニクス株式会社 半導体装置
JP2003007921A (ja) * 2001-06-19 2003-01-10 Sanyo Electric Co Ltd 回路装置およびその製造方法
US6847527B2 (en) * 2001-08-24 2005-01-25 3M Innovative Properties Company Interconnect module with reduced power distribution impedance
JP3860000B2 (ja) * 2001-09-07 2006-12-20 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
US7129158B2 (en) * 2001-09-28 2006-10-31 Ibiden Co., Ltd. Printed wiring board and production method for printed wiring board
JP3812392B2 (ja) * 2001-10-01 2006-08-23 日本ビクター株式会社 プリント配線基板構造及びその製造方法
US7202556B2 (en) * 2001-12-20 2007-04-10 Micron Technology, Inc. Semiconductor package having substrate with multi-layer metal bumps
CN1323435C (zh) * 2002-07-19 2007-06-27 松下电器产业株式会社 模块部件
CA2464078C (en) * 2002-08-09 2010-01-26 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
JP4243117B2 (ja) * 2002-08-27 2009-03-25 新光電気工業株式会社 半導体パッケージとその製造方法および半導体装置
TW564533B (en) * 2002-10-08 2003-12-01 Siliconware Precision Industries Co Ltd Warpage-preventing substrate
US7250330B2 (en) * 2002-10-29 2007-07-31 International Business Machines Corporation Method of making an electronic package
KR20050086725A (ko) * 2002-11-18 2005-08-30 허니웰 인터내셔날 인코포레이티드 솔더 구체, 분말 및 예비성형품용 코팅 조성물, 이의제조방법 및 용도
US7282647B2 (en) * 2002-12-23 2007-10-16 Intel Corporation Apparatus for improving coupling across plane discontinuities on circuit boards
US20040129453A1 (en) * 2003-01-07 2004-07-08 Boggs David W. Electronic substrate with direct inner layer component interconnection
JP2004235420A (ja) * 2003-01-30 2004-08-19 Seiko Epson Corp 電子素子、電子素子の製造方法、回路基板、回路基板の製造方法、電子装置及び電子装置の製造方法
FI119583B (fi) * 2003-02-26 2008-12-31 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
TWI284967B (en) * 2003-03-20 2007-08-01 Endicott Interconnect Tech Inc Electronic package with strengthened conductive pad
EP1473977A3 (en) * 2003-04-28 2007-12-19 Endicott Interconnect Technologies, Inc. Electronic package with strengthened conductive pad
US20050087877A1 (en) * 2003-10-22 2005-04-28 Dong-Ho Han Differential signal traces coupled with high permittivity material
US7214886B2 (en) * 2003-11-25 2007-05-08 International Business Machines Corporation High performance chip carrier substrate
US7326859B2 (en) * 2003-12-16 2008-02-05 Intel Corporation Printed circuit boards having pads for solder balls and methods for the implementation thereof
EP1713314A4 (en) 2004-02-04 2010-06-02 Ibiden Co Ltd MULTILAYER PRINTED BOARD
TWI249978B (en) * 2004-05-11 2006-02-21 Via Tech Inc Circuit substrate and manufacturing method of plated through slot thereof
US7382629B2 (en) * 2004-05-11 2008-06-03 Via Technologies, Inc. Circuit substrate and method of manufacturing plated through slot thereon
US7453157B2 (en) * 2004-06-25 2008-11-18 Tessera, Inc. Microelectronic packages and methods therefor
US7317255B2 (en) * 2004-09-30 2008-01-08 Kyocera Wireless Corp. Reliable printed wiring board assembly employing packages with solder joints
KR100584971B1 (ko) 2004-11-03 2006-05-29 삼성전기주식회사 플립칩 패키지 기판의 제조 방법
JP2006216711A (ja) * 2005-02-02 2006-08-17 Ibiden Co Ltd 多層プリント配線板
JP4768994B2 (ja) * 2005-02-07 2011-09-07 ルネサスエレクトロニクス株式会社 配線基板および半導体装置
US20060244124A1 (en) * 2005-04-27 2006-11-02 Teradyne, Inc. Reduced cost printed circuit board
US7352061B2 (en) * 2005-05-20 2008-04-01 Intel Corporation Flexible core for enhancement of package interconnect reliability
JP2007059485A (ja) * 2005-08-22 2007-03-08 Rohm Co Ltd 半導体装置、基板及び半導体装置の製造方法
US7687925B2 (en) 2005-09-07 2010-03-30 Infineon Technologies Ag Alignment marks for polarized light lithography and method for use thereof
US7718904B2 (en) * 2005-11-15 2010-05-18 Intel Corporation Enhancing shock resistance in semiconductor packages
KR100730077B1 (ko) * 2005-11-25 2007-06-19 삼성전기주식회사 이미지센서 모듈과 카메라모듈 패키지
US7659193B2 (en) * 2005-12-23 2010-02-09 Phoenix Precision Technology Corporation Conductive structures for electrically conductive pads of circuit board and fabrication method thereof
JP2008016630A (ja) * 2006-07-06 2008-01-24 Matsushita Electric Ind Co Ltd プリント配線板およびその製造方法
KR100744140B1 (ko) * 2006-07-13 2007-08-01 삼성전자주식회사 더미 패턴을 갖는 인쇄회로기판
US7538429B2 (en) * 2006-08-21 2009-05-26 Intel Corporation Method of enabling solder deposition on a substrate and electronic package formed thereby
TWI304719B (en) * 2006-10-25 2008-12-21 Phoenix Prec Technology Corp Circuit board structure having embedded compacitor and fabrication method thereof
JPWO2008053833A1 (ja) * 2006-11-03 2010-02-25 イビデン株式会社 多層プリント配線板
US20080150101A1 (en) * 2006-12-20 2008-06-26 Tessera, Inc. Microelectronic packages having improved input/output connections and methods therefor
JP4870584B2 (ja) * 2007-01-19 2012-02-08 ルネサスエレクトロニクス株式会社 半導体装置
JP2008262989A (ja) * 2007-04-10 2008-10-30 Toshiba Corp 高周波回路基板
US7759787B2 (en) * 2007-11-06 2010-07-20 International Business Machines Corporation Packaging substrate having pattern-matched metal layers
JP5144222B2 (ja) * 2007-11-14 2013-02-13 新光電気工業株式会社 配線基板及びその製造方法
TWI382502B (zh) * 2007-12-02 2013-01-11 Univ Lunghwa Sci & Technology 晶片封裝之結構改良
US7872346B1 (en) * 2007-12-03 2011-01-18 Xilinx, Inc. Power plane and land pad feature to prevent human metal electrostatic discharge damage
JP4542587B2 (ja) * 2008-02-04 2010-09-15 日本特殊陶業株式会社 電子部品検査装置用配線基板
US8730647B2 (en) * 2008-02-07 2014-05-20 Ibiden Co., Ltd. Printed wiring board with capacitor
TWI432121B (zh) * 2008-02-18 2014-03-21 Princo Corp 平衡多層基板應力之方法及多層基板結構
US20110212307A1 (en) * 2008-02-18 2011-09-01 Princo Corp. Method to decrease warpage of a multi-layer substrate and structure thereof
US20110212257A1 (en) * 2008-02-18 2011-09-01 Princo Corp. Method to decrease warpage of a multi-layer substrate and structure thereof
US20090251878A1 (en) * 2008-04-02 2009-10-08 Tsung-Hsien Hsu Electronic Assembly and Method for Making Electronic Devices
KR100990618B1 (ko) * 2008-04-15 2010-10-29 삼성전기주식회사 랜드리스 비아홀을 갖는 인쇄회로기판 및 그 제조방법
JP5188256B2 (ja) * 2008-04-30 2013-04-24 新光電気工業株式会社 キャパシタ部品の製造方法
US20090321119A1 (en) * 2008-06-30 2009-12-31 Yasuhiro Kohara Device mounting board, semiconductor module, mobile device, and manufacturing method of device mounting board
CN101310631B (zh) * 2008-06-30 2010-06-02 宋拯澳 一种用于提高香烟品质的处理液
CN101621894B (zh) * 2008-07-04 2011-12-21 富葵精密组件(深圳)有限公司 电路板组装方法及电路板预制品
US20100006334A1 (en) * 2008-07-07 2010-01-14 Ibiden Co., Ltd Printed wiring board and method for manufacturing the same
JP2010045134A (ja) * 2008-08-11 2010-02-25 Shinko Electric Ind Co Ltd 多層配線基板、半導体パッケージ及び製造方法
JP2010062475A (ja) * 2008-09-05 2010-03-18 Nec Electronics Corp レイアウトパターン生成方法、半導体装置の製造方法、プログラム、レイアウトパターン生成装置
JP5203108B2 (ja) * 2008-09-12 2013-06-05 新光電気工業株式会社 配線基板及びその製造方法
JP5306789B2 (ja) * 2008-12-03 2013-10-02 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP5142967B2 (ja) * 2008-12-10 2013-02-13 ルネサスエレクトロニクス株式会社 半導体装置
JP2010171414A (ja) * 2008-12-26 2010-08-05 Ngk Spark Plug Co Ltd 部品内蔵配線基板の製造方法
JP2010171413A (ja) * 2008-12-26 2010-08-05 Ngk Spark Plug Co Ltd 部品内蔵配線基板の製造方法
US8188380B2 (en) * 2008-12-29 2012-05-29 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
TWI389604B (zh) * 2008-12-29 2013-03-11 Au Optronics Corp 電路板結構與其製造方法及液晶顯示器
JP5339928B2 (ja) * 2009-01-15 2013-11-13 新光電気工業株式会社 配線基板及びその製造方法
JP4833307B2 (ja) * 2009-02-24 2011-12-07 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体モジュール、端子板、端子板の製造方法および半導体モジュールの製造方法
US20100270061A1 (en) * 2009-04-22 2010-10-28 Qualcomm Incorporated Floating Metal Elements in a Package Substrate
US8426959B2 (en) * 2009-08-19 2013-04-23 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same
TW201110839A (en) * 2009-09-04 2011-03-16 Advanced Semiconductor Eng Substrate structure and method for manufacturing the same
US20110076472A1 (en) * 2009-09-29 2011-03-31 Jin Ho Kim Package substrate
JP5603600B2 (ja) * 2010-01-13 2014-10-08 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体パッケージ
US9137903B2 (en) 2010-12-21 2015-09-15 Tessera, Inc. Semiconductor chip assembly and method for making same
US8810025B2 (en) * 2011-03-17 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Reinforcement structure for flip-chip packaging
JP5741975B2 (ja) * 2011-03-17 2015-07-01 株式会社村田製作所 樹脂多層基板
US8654541B2 (en) * 2011-03-24 2014-02-18 Toyota Motor Engineering & Manufacturing North America, Inc. Three-dimensional power electronics packages
KR101167805B1 (ko) * 2011-04-25 2012-07-25 삼성전기주식회사 패키지 기판 및 이의 제조방법
TWI463925B (zh) 2011-07-08 2014-12-01 Unimicron Technology Corp 封裝基板及其製法
US20130168132A1 (en) * 2011-12-29 2013-07-04 Sumsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same
KR101366934B1 (ko) * 2012-02-03 2014-02-25 삼성전기주식회사 회로기판
JP5941735B2 (ja) * 2012-04-10 2016-06-29 新光電気工業株式会社 配線基板の製造方法及び配線基板
US9552977B2 (en) * 2012-12-10 2017-01-24 Intel Corporation Landside stiffening capacitors to enable ultrathin and other low-Z products
JP6247006B2 (ja) * 2013-01-23 2017-12-13 セイコーインスツル株式会社 電子デバイス、発振器及び電子デバイスの製造方法
TWI487440B (zh) * 2013-02-05 2015-06-01 Nan Ya Printed Circuit Board 印刷電路板及其製作方法
JP6266907B2 (ja) * 2013-07-03 2018-01-24 新光電気工業株式会社 配線基板及び配線基板の製造方法
CN104349609A (zh) * 2013-08-08 2015-02-11 北大方正集团有限公司 印刷线路板及其制作方法
US10070547B2 (en) * 2014-02-26 2018-09-04 Sparton Corporation Control of electric field effects in a printed circuit board assembly using embedded nickel-metal composite materials
JP5880802B1 (ja) * 2014-02-26 2016-03-09 株式会社村田製作所 多層基板の製造方法、及び多層基板
US9691686B2 (en) 2014-05-28 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Contact pad for semiconductor device
JP2016051847A (ja) * 2014-09-01 2016-04-11 イビデン株式会社 プリント配線板、その製造方法及び半導体装置
CN104392934A (zh) * 2014-10-31 2015-03-04 华进半导体封装先导技术研发中心有限公司 封装基板的阻焊制作方法
US9614542B2 (en) * 2014-12-17 2017-04-04 Stmicroelectronics, Inc. DAC with sub-DACs and related methods
US9837484B2 (en) * 2015-05-27 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming substrate including embedded component with symmetrical structure
US11527454B2 (en) * 2016-11-14 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US10204889B2 (en) * 2016-11-28 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming thereof
US9805972B1 (en) 2017-02-20 2017-10-31 Globalfoundries Inc. Skip via structures
US10026687B1 (en) 2017-02-20 2018-07-17 Globalfoundries Inc. Metal interconnects for super (skip) via integration
US10074919B1 (en) * 2017-06-16 2018-09-11 Intel Corporation Board integrated interconnect
US11257748B2 (en) 2017-06-30 2022-02-22 Intel Corporation Semiconductor package having polymeric interlayer disposed between conductive elements and dielectric layer
TWI665948B (zh) * 2018-07-04 2019-07-11 欣興電子股份有限公司 電路板元件及其製作方法
TWI701979B (zh) * 2019-05-17 2020-08-11 欣興電子股份有限公司 線路板及其製作方法
WO2022131142A1 (ja) * 2020-12-16 2022-06-23 ローム株式会社 半導体装置
US20220312591A1 (en) * 2021-03-26 2022-09-29 Juniper Networks, Inc. Substrate with conductive pads and conductive layers

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2642922B2 (ja) 1984-07-02 1997-08-20 ソニー株式会社 プリント配線基板
US4866507A (en) 1986-05-19 1989-09-12 International Business Machines Corporation Module for packaging semiconductor integrated circuit chips on a base substrate
US4963697A (en) 1988-02-12 1990-10-16 Texas Instruments Incorporated Advanced polymers on metal printed wiring board
DE3913966B4 (de) * 1988-04-28 2005-06-02 Ibiden Co., Ltd., Ogaki Klebstoffdispersion zum stromlosen Plattieren, sowie Verwendung zur Herstellung einer gedruckten Schaltung
JPH0748502B2 (ja) 1988-05-13 1995-05-24 三菱電機株式会社 半導体装置の製造方法
JPH01300590A (ja) * 1988-05-30 1989-12-05 Fujitsu Ltd 多層プリント基板のパターン布線方法
JPH01316989A (ja) * 1988-06-15 1989-12-21 Matsushita Electric Works Ltd 両面プリント配線板の反り防止方法
US5220199A (en) 1988-09-13 1993-06-15 Hitachi, Ltd. Semiconductor integrated circuit device in which a semiconductor chip is mounted with solder bumps for mounting to a wiring substrate
EP0368262B1 (en) 1988-11-09 2001-02-14 Nitto Denko Corporation Wiring substrate, film carrier, semiconductor device made by using the film carrier, and mounting structure comprising the semiconductor device
JPH0345398A (ja) 1989-07-14 1991-02-26 Sumitomo Bakelite Co Ltd Ｉｃカード用回路基板
JP2881029B2 (ja) * 1990-11-22 1999-04-12 イビデン株式会社 プリント配線板
JPH0513418A (ja) * 1991-07-04 1993-01-22 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5315072A (en) * 1992-01-27 1994-05-24 Hitachi Seiko, Ltd. Printed wiring board having blind holes
US5535101A (en) * 1992-11-03 1996-07-09 Motorola, Inc. Leadless integrated circuit package
JPH0766552A (ja) 1993-08-23 1995-03-10 Hitachi Ltd 配線基板の製造方法
JPH07263865A (ja) * 1994-03-25 1995-10-13 Oki Electric Ind Co Ltd 薄膜多層配線基板
KR100194130B1 (ko) * 1994-03-30 1999-06-15 니시무로 타이죠 반도체 패키지
JP3496273B2 (ja) * 1994-05-13 2004-02-09 株式会社日立製作所 多層配線基板とそれを用いた半導体装置および多層配線基板の製造方法
JPH088359A (ja) 1994-06-21 1996-01-12 Hitachi Ltd 半導体集積回路装置
US5924006A (en) 1994-11-28 1999-07-13 United Microelectronics Corp. Trench surrounded metal pattern
JPH08236654A (ja) 1995-02-23 1996-09-13 Matsushita Electric Ind Co Ltd チップキャリアとその製造方法
JP3202525B2 (ja) 1995-03-27 2001-08-27 キヤノン株式会社 電気回路基板及びそれを備えた表示装置
JP2763020B2 (ja) 1995-04-27 1998-06-11 日本電気株式会社 半導体パッケージ及び半導体装置
TW323432B (ko) * 1995-04-28 1997-12-21 Victor Company Of Japan
KR0157284B1 (ko) * 1995-05-31 1999-02-18 김광호 솔더 볼 장착홈을 갖는 인쇄 회로 기판과 이를 사용한 볼 그리드 어레이 패키지
CN1080981C (zh) * 1995-06-06 2002-03-13 揖斐电株式会社 印刷电路板
JP3181194B2 (ja) * 1995-06-19 2001-07-03 イビデン株式会社 電子部品搭載用基板
US5699613A (en) * 1995-09-25 1997-12-23 International Business Machines Corporation Fine dimension stacked vias for a multiple layer circuit board structure
JP3229919B2 (ja) * 1995-10-03 2001-11-19 イビデン株式会社 多層プリント配線板
JP3261314B2 (ja) 1995-11-10 2002-02-25 イビデン株式会社 多層プリント配線板の製造方法および多層プリント配線板
JPH09162320A (ja) * 1995-12-08 1997-06-20 Shinko Electric Ind Co Ltd 半導体パッケージおよび半導体装置
JP3407172B2 (ja) * 1995-12-26 2003-05-19 株式会社トッパンエヌイーシー・サーキットソリューションズ プリント配線板の製造方法
EP1981317A3 (en) 1996-01-11 2008-10-29 Ibiden Co., Ltd. Multilayer printed wiring board and manufacturing method thereof
JPH09199855A (ja) * 1996-01-17 1997-07-31 Sony Corp 多層配線基板の製造方法
JP3202936B2 (ja) * 1996-03-04 2001-08-27 イビデン株式会社 多層プリント配線板
JP2765567B2 (ja) 1996-06-11 1998-06-18 日本電気株式会社 半導体装置
US5764489A (en) 1996-07-18 1998-06-09 Compaq Computer Corporation Apparatus for controlling the impedance of high speed signals on a printed circuit board
US5790417A (en) 1996-09-25 1998-08-04 Taiwan Semiconductor Manufacturing Company Ltd. Method of automatic dummy layout generation
DE19642929A1 (de) 1996-10-17 1997-07-17 Siemens Ag Kontaktierung wenigstens eines Bauelementes auf einer mehrlagigen Leiterplatte
US6128633A (en) * 1997-03-25 2000-10-03 Microsoft Corporation Method and system for manipulating page-breaks in an electronic document
WO1999021224A1 (fr) 1997-10-17 1999-04-29 Ibiden Co., Ltd. Substrat d'un boitier
US6118180A (en) 1997-11-03 2000-09-12 Lsi Logic Corporation Semiconductor die metal layout for flip chip packaging
JPH11307886A (ja) * 1998-04-21 1999-11-05 Matsushita Electric Ind Co Ltd フリップチップ接合ランドうねり防止パターン
US6303977B1 (en) * 1998-12-03 2001-10-16 Texas Instruments Incorporated Fully hermetic semiconductor chip, including sealed edge sides
US6232560B1 (en) 1998-12-08 2001-05-15 Hon Hai Precision Ind. Co., Ltd. Arrangement of printed circuit traces

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771359B1 (ko) * 2006-10-31 2007-10-29 삼성전기주식회사 코어 스티프너를 구비한 기판

Also Published As

Publication number Publication date
EP1895589A3 (en) 2013-04-03
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EP1895587A3 (en) 2013-04-03
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US20010054513A1 (en) 2001-12-27
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KR100691296B1 (ko) 2007-03-12
US6487088B2 (en) 2002-11-26
EP1895587A2 (en) 2008-03-05
CN1971899A (zh) 2007-05-30
US6392898B1 (en) 2002-05-21
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US6490170B2 (en) 2002-12-03

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