KR20130102085A - 비휘발성 메모리 셀을 포함하는 집적 회로 및 비휘발성 메모리 셀 형성 방법 - Google Patents

비휘발성 메모리 셀을 포함하는 집적 회로 및 비휘발성 메모리 셀 형성 방법 Download PDF

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Abstract

집적 회로는 제 1 전극, 제 2 전극, 그리고, 그 사이에 이온 전도 물질을 포함하는 비휘발성 메모리 셀을 갖는다. 제 1 전극 및 제 2 전극 중 적어도 하나는 이온 전도 물질에 맞닿도록 수용되는 전기화학적 활성 표면을 갖는다. 제 2 전극은 제 1 전극의 높이 방향 외측에 위치한다. 제 1 전극은 제 1 방향으로 횡방향으로 연장되고, 이온 전도 물질은 상기 제 1 방향과는 다른, 그리고 상기 제 1 방향과 교차하는, 제 2 방향으로 연장된다. 상기 제 1 전극은 이온 전도 물질에 맞닿도록 수용되며, 여기에서만, 상기 제 1 방향 및 제 2 방향이 교차한다. 방법 실시예를 포함한, 다른 실시예가 개시된다.

Description

비휘발성 메모리 셀을 포함하는 집적 회로 및 비휘발성 메모리 셀 형성 방법{INTEGRATED CIRCUITRY COMPRISING NONVOLATILE MEMORY CELLS AND METHODS OF FORMING A NONVOLATILE MEMORY CELL}
여기서 개시되는 실시예는 집적 회로의 메모리 셀과, 메모리 셀 형성 방법에 관한 것이다.
메모리는 집적 회로의 일 종류이고, 데이터를 저장하기 위해 컴퓨터 시스템에 사용된다. 이는 통상적으로 개별 메모리 셀들의 하나 이상의 어레이로 제조된다. 메모리 셀은 휘발성, 반-휘발성, 또는 비휘발성일 수 있다. 비휘발성 메모리 셀은 컴퓨터가 꺼질 때를 포함한 많은 경우에, 연장된 시간 주기동안 데이터를 저장할 수 있다. 휘발성 메모리는 소멸되어, 많은 경우에 초당 복수회로, 리프레시/재기록되어야 한다. 이와 관계없이, 각 어레이 내 최소 유닛은 메모리 셀로 불려지고, 적어도 2개의 서로 다른 선택가능한 상태로 메모리를 보유 또는 저장하도록 구성된다. 이진 시스템에서, 이 상태는 "0" 또는 "1"로 간주된다. 다른 시스템에서, 적어도 일부의 개별 메모리 셀들이 3개 이상의 정보 상태 또는 정보 레벨을 저장하도록 구성될 수 있다.
집적 회로 제조는 더 소형이고 더 고밀도의 집적 회로를 생산하기 위해 계속 노력하고 있다. 따라서, 개별 회로 소자에 구성요소들의 수가 적을수록, 최종 소자의 구조가 소형화될 수 있다. 마찬가지로, 최소형의 가장 간단한 메모리 셀은 프로그래머블 물질을 사이에 수용하는 2개의 전류 전도 전극으로 구성될 것이다. 프로그래머블 물질은 개별 메모리 셀에 의해 정보를 저장할 수 있도록 적어도 2개의 서로 다른 저항 상태 중 선택된 하나의 상태로 구성되도록 선택 또는 설계된다. 셀의 판독은 프로그래머블 물질이 어느 상태에 있는지의 결정하는 단계를 포함하고, 셀에 대한 정보 기록은 프로그래머블 물질을 지정 저항 상태로 배치하는 단계를 포함한다. 일부 프로그래머블 물질은 리프레시없이 저항 상태를 유지하며, 따라서, 비휘발성 메모리 셀에 포함될 수 있다.
일례의 메모리 소자는 프로그래머블 금속화 셀(PMC)이다. 이는 또한 전도성 브리징 RAM(CBRAM), 나노브리지 메모리, 또는 전해질 메모리로 불릴 수 있다. PMC는 한 쌍의 전극 사이에 삽입되는 이온 전도성 물질(예를 들어, 적절한 칼코게나이드 또는 다양한 적정 옥사이드 중 임의의 것)을 이용한다. 전극 사이에 인가되는 적절한 전압은 전류 전도성 수퍼-이온 클러스터 또는 필라멘트를 발생시킨다. 이는 일 전극(캐소드)으로부터 이온 전도성 물질을 통해 다른 전극(캐소드)으로 클러스터/필라멘트를 성장시키는 이온 전도 물질을 통한 이온 전달에 기인한다. 클러스터 또는 필라멘트는 전극 사이에 전류 전도성 경로를 생성한다. 전극 사이에 인가되는 대향 전압은 프로세스를 본질적으로 역전시키고 따라서 전류 전도 경로를 제거한다. 따라서, PMC는 (전극들 사이의 전류 전도 필라멘트 또는 클러스터가 결여된 상태에 대응하는) 고저항 상태 및 (전극 사이에 전류 전도 필라멘트 또는 클러스터를 갖는 상태에 대응하는) 저저항 상태를 포함하고, 이러한 상태들은 서로 가역적으로 상호교환가능하다.
도 1은 발명의 일 실시예에 따른 집적 회로의 일부분의 개략적이고 부분적인 하이브리드 구조도다.
도 2는 도 1의 라인(2-2)을 따라 취한 도 1의 부분 단면도다.
도 3은 도 1의 라인(3-3)을 따라 취한 도 1의 부분 단면도다.
도 4는 도 1의 라인(4-4)을 따라 취한 도 1의 부분 단면도다.
도 5는 발명의 일 형태에 따라 대안의 실시예의 집적 회로의 일부분의 개략적이고 부분적인 하이브리드 구조도다.
도 6은 발명의 일 실시예에 따른 프로세스의 기판 조각의 개략적 단면도다.
도 7은 도 6에 의해 도시되는 공정 단계에 후속하는 공정 단계에서 도 6의 기판의 도면이다.
도 8은 도 7에 의해 도시되는 공정 단계에 후속하는 공정 단계에서 도 7의 단면도에 90도 상태에서 도 7의 기판의 도면이다.
도 9는 도 8의 기판의 개략적인 평면도다.
도 10은 도 8에 의해 도시되는 공정 단계에 후속하는 공정 단계에서 도 8의 기판의 도면이다.
발명의 실시예는 비휘발성 메모리 셀을 포함하는 집적 회로와, 비휘발성 메모리 셀의 형성 방법을 포괄한다. 최초에 도 1 내지 도 4를 참조하면, 예시적인 집적 회로(10)는 메모리 어레이(12) 내에 형성되는 복수의 비휘발성 메모리 셀(14)을 포함한다. 개별 메모리 셀(14)은 제 1 전류 전도 전극(16), 이로부터 높이 방향으로 외측에 형성되는 제 2 전류 전도 전극(18), 그리고, 이 전극들 사이에 수용되는 이온 전도 물질(20)을 포함한다. 균질 또는 비-균질일 수 있는, 물질(22)은 구성요소(16, 18, 20)를 둘러쌀 수 있다. 물질(22)은 작동가능한 구성요소를 묘사함에 있어서 명료성을 위해 도 1에 도시되지 않는다. 물질(22)은 도면에서 적어도 구성요소(16, 18, 20)와 접촉하는 부분에서 절연성이기 쉽고, 도핑된 실리콘 다이옥사이드가 일례에 해당한다.
구성요소(16, 18, 20) 및 물질(22)은 적절한 베이스 기판(도시되지 않음)(예를 들어, 단결정 실리콘 및/또는 다른 반도성 물질을 포함할 수 있는 반도체 기판)에 대해/의해 제조/지지될 수 있다. "반도체 기판"이라는 용어는 반도체 웨이퍼와 같은 벌크 반도성 물질(단독으로 또는 다른 물질을 포함하는 조립체로)과, 반도성 물질층(단독으로 또는 다른 물질을 포함하는 조립체로)을 포함하는, 그러나 이에 제한되지 않는, 반도체 물질을 포함하는 임의의 구조물을 의미한다. "기판"이라는 용어는 앞서 설명한 반도체 기판을 포함하는, 그러나 이에 제한되지 않는, 임의의 지지 구조물을 의미한다.
전극(16, 18)은 임의의 적절한 전류 전도 물질을 포함할 수 있고, 균질 또는 비-균질일 수 있다. 이 문서의 범주에서, "전류 전도 물질"은 전류 흐름이 주로 이온 운동에 의해서가 아니라 주로 서브원자급 양전하 및/또는 음전하의 운동에 의해 내재적으로 발생하는 조성물이다. 제 1 전극(16) 및 제 2 전극(18) 중 적어도 하나는 이온 전도 물질(20)에 맞닿도록 수용되는 전기화학적으로 활성인 표면을 갖는다. 본 문서에서, 언급되는 물질 또는 구조물들이 서로에 대해 적어도 소정의 물리적으로 접촉할 때 물질 또는 구조물이 타 물질 또는 구조물에 대해 "맞닿는다"고 한다. 이에 반해, "위에"는 "맞닿는" 경우와 함께, 명시되는 물질 또는 구조물들이 서로에 대해 물리적으로 접촉하지 않도록 사이에 물질 또는 구조물이 삽입되는 구조물을 포괄한다. 단지 예로서, 적절한 전류 전도 및 전기화학적 활성 물질은 구리 및 은과, 구리 및 은 중 적어도 하나를 포함하는 합금을 포함한다. 적절한 예시의 전류 전도 및 전기화학적 비활성 물질은 티타늄 나이트라이드, 금, 텅스텐, 백금, 그리고, 금, 텅스텐, 또는 백금 중 적어도 하나를 포함하는 합금을 포함한다.
이온 전도 물질(20)은 고체, 겔, 또는 다른 적절한 상일 수 있고, 균일 또는 비-균질일 수 있다. 적절한 예시의 물질은 칼코게나이드-타입(예를 들어, 게르마늄, 셀레륨, 안티모니, 텔루륨, 황, 구리, 등 중 하나 이상을 포함하는 물질 칼코게나이드-타입 물질의 예시는 Ge2Sb2Te5, GeS2, GeSe2, CuS2, and CuTe), 및/또는 지르코늄 옥사이드, 하프늄 옥사이드, 텅스텐 옥사이드, 실리콘 옥사이드(구체적으로, 실리콘 다이옥사이드), 가돌리늄 옥사이드, 등과 같은 옥사이드를 포함한다. 이는 미국특허 제7,405,967호 및 미국특허공개번호 제2010/0193758호에 개시된 구조물과 유사하게, 이온 전도를 위해 내부에서 확산되는 은 이온 또는 다른 적절한 이온을 가질 수 있다.
일 실시예에서, 제 2 전극(18)은 횡방향 외측 측벽(21)(도 2 및 도 3)을 갖는 것으로 간주될 수 있고, 이온 전도 물질(20)은 이러한 제 2 전극 측벽(21)에 맞닿도록 수용되는, 다른 횡방향 외측 측벽(24)(도 2)을 갖는 것으로 간주될 수 있다. 일 실시예에서, 이는 적어도 각각이 타와 맞닿도록 수용되도록 수직으로 배향될 수 있다. 본 문서에서, 수직은 제조 중 기판이 처리될 때의 주 표면(대체로 수평 방향을 형성한다고 간주될 수 있음)에 대해 대체로 수직인 방향이다. 더욱이, 여기서 사용되는 "수직" 및 "수평"은 3차원 공간에서 기판의 배향에 독립적으로 서로에 대해 대체로 수직인 방향이다. 더욱이, 본 문서에서, "높이 방향으로 외측의"는 회로가 제조되는 베이스 기판으로부터 수직 방향을 참조한다.
일 실시예에서, 제 1 전극(16)은 제 1 방향(26)으로 횡방향으로 연장될 수 있고, 이온 전도 물질(20)은 제 1 방향(26)과는 다른, 그리고 제 1 방향(26)과 교차하는, 제 2 방향(28)으로 횡방향으로 연장될 수 있다. 따라서, "각도"와 관련하여, 서로 에 대한 이러한 각도는, 직선 각도와는 다른 각도를 의미한다. 일 실시예에서, 제 1 및 제 2 방향(26, 28)은 약 45도 내지 90도의 각도로 교차하고, 일 실시예에서, 80도 내지 90도의 각도로 교차한다. 이는 일례로서 90도 각도(29)(도 4)로 교차하는 것으로 도 1 내지 도 4에서 도시된다. 제 1 방향(26) 및 제 2 방향(28)은 수평 방향에 대해 평행할 수 있다.
이에 관계없이 도 4를 참조하면, 일 실시예에서, 이온 전도 물질(20) 및 제 1 전극(16)이 최대 접촉 면적(30)에서 서로 접촉하는 것으로 간주될 수 있다. 이는 이온 전도 물질(20)의 횡방향 두께(32)와 제 1 전극(16)의 횡방향 두께(34)에 의해 형성되며, 이 때, 방향(26, 28)의 교차 각도(29)에서 교차가 이루어진다. 이는 저저항 상태로 프로그래밍될 때 물질(20)을 통한 전도 채널이 개시될 위치를 더욱 정확하게 형성하는 장점을 제공할 수 있다. 이는 단일 전도 채널만의 형성을 보장하는 장점을 또한 제공할 수 있고, 이는 바람직하다. 일 실시예에서, 제 1 전극(16) 및 이온 전도 물질(20) 중 적어도 하나는 F보다 작은, 교차가 이루어지는, 각자의 횡방향 두께를 갖고, 이때, F는 기판의 리소그래피-형성 특징부의 최소 특징부 치수다(리소그래피 방식으로 형성되는 모든 특징부 치수의 최소값을 의미한다). 이에 관계없이, 이온 전도 물질(20)에 대한 예시적인 두께 범위(32)는 약 2 내지 30 나노미터이고, 제 1 전극(16)의 예시적인 두께 범위는 약 2 내지 20 나노미터다(두께(34)). 일 실시예에서, 제 1 전극(16) 및 이온 전도 물질(20) 각각은 각자 균일한 횡방향 두께를 가질 수 있고, 이는 서로 동일할 수도, 다를 수도 있으며, 서로 다른 두께가 도시된다.
제 1 전극(16)은 높이 방향으로 외측의 표면(36)을 갖는 것으로 간주될 수 있고, 일 실시예에서, 그 적어도 일부분이 이온 전도 물질(20)과 맞닿도록 수용된다. 마찬가지로, 제 2 전극 측벽(21)은 이온 전도 물질(20)과 맞닿도록 수용되는 표면을 포함하는 것으로 간주될 수 있다. 이온 전도 물질(20)에 맞닿도록 수용되는 측벽(21) 또는 표면(36) 중 적어도 하나의 적어도 일부분은 전기화학적으로 활성이다. 따라서, 제 2 전극(18) 및/또는 제 1 전극(16)은 이온 전도 물질(20)에 맞닿도록 수용되는 소정의 전기화학적으로 활성인 표면을 갖는다.
일 실시예에서, 적어도 제 2 전극(18)은 전기화학적으로 활성인 표면을 포함한다. 예를 들어, 제 2 전극(18)은 전류 전도 물질(40) 및 전류 전도 물질(42)의 복합체를 포함하는 것으로 도시되고, 일 실시예에서 물질(42)은 이온 전도 물질(20)에 맞닿도록 수용되는 표면(21)을 갖는 전기화학적으로 활성인 물질을 또한 구성한다. 물질(40) 및 물질(42)은 각각 균질 또는 비-균질일 수 있다. 전류 전도 및 전기화학적으로 활성인 물질(42)의 예시적인 두께 범위는 약 2 내지 30 나노미터이고, 전류 전도 물질(40)의 예시적인 두께 범위는 약 10 내지 80 나노미터다. 전류 전도 물질(40)은 전기화학적으로 활성일 수도 있고, 아닐 수도 있으며, 일 실시예에서, 전기화학적으로 비활성이고, 예를 들어, 원소 텅스텐을 포함한다. 일 실시예에서, 제 1 전극(16)의 전류 전도 물질은 전기화학적으로 비활성일 수 있고, 원소 텅스텐이 또한 하나의 구체적 예에 해당한다.
어레이(12) 내에서, 물질(42) 및/또는 물질(40)은 개별적인 칼럼/로우 라인에서 연속적으로 연장될/이어질 수 있고, 또는 제 1 전극(16)은 개별적인 칼럼/로우 라인에서 연속적으로 이어질 수 있다. 이에 관계없이, 이온 전도 물질(20)은 일 라인으로 연속적으로 연장될/이어질 수 있고, 어레이 전체를 통해 연속적일 수 있으며, 또는, 개별 메모리 셀에 대해 규정된 에지를 갖도록 패턴처리될 수 있다. 단지 예로서, 도 1 내지 도 4는 각자의 연속 라인을 따라 연장되는 물질(40) 및 이온 전도성 물질(20)을 보여주며, 물질(42) 및 제 1 전극(16)은 각각의 메모리 셀(14)에 대해 분리된 구조다.
일 실시예에서, 적어도 제 2 전극이 이온 전도 물질과 맞닿는 표면을 갖는 전기화학적으로 활성인 물질을 포함하는 경우에, 이온 전도 물질은 전기화학적으로 활성인 물질의 높이 방향으로 최외측의 표면의 높이 방향 외측에 놓이는 높이 방향으로 최외측 표면을 갖는다. 예를 들어, 도 1 내지 도 4의 실시예에서, 전기화학적으로 활성인 물질(42)은 높이 방향 최외측 표면(46)을 갖는 것으로 간주될 수 있고, 이온 전도 물질(20)은 높이 방향 최외측 표면(48)을 갖는 것으로 간주될 수 있다. 표면(48)은 표면(46)의 높이 방향 외측에 놓인다. 일 실시예에서, 제 2 전극은 제 2 전극의 전기화학적으로 활성인 물질의 높이 방향 외측에 수용되는 전기화학적 비활성 물질을 포함할 수 있다. 전기화학적 비활성 물질은 이온 전도 물질의 높이 방향 최외측 표면과 높이 방향으로 일치하는 높이 방향 최외측 표면을 포함한다. 예를 들어 도 1 내지 도 4의 실시예에서, 물질(42)이 전기화학적으로 활성이고 물질(40)이 전기화학적으로 비활성인 경우에, 물질(40)은 이온 전도 물질(20)의 표면(48)과 높이 방향으로 일치하는 높이 방향 최외측 표면(50)을 포함한다.
일 실시예에서, 제 1 전극, 제 2 전극, 및 이온 전도 물질 각각은 판상형이고, 서로에 대해 수직으로 배향된다. 본 문서의 범주에서, "판상형"은 길이 및 폭에 대해 수직인 구조물의 최대 횡방향 두께/깊이보다 각각 적어도 2.5배 큰 길이 및 폭 치수를 갖는 구조물을 규정한다. 도 1은 전극(16, 18) 및 이온 전도 물질(20) 각각이 판상형(에지 표면을 갖는)이고 서로에 대해 수직으로 배향되는 구조물을 묘사한다. 그외 다른 속성은 앞서 설명한 바와 같이 적용될 수 있다. 예를 들어, 제 2 판상형 전극은 판상형 이온 전도 물질에 맞닿도록 수용되는 전기화학적 활성 표면을 포함할 수 있다. 더욱이 일례로서, 판상형 이온 전도 물질은 도 5의 실시예에 도시되는 바와 같이, 맞닿도록 수용되는 제 2 전극을 갖는 높이 방향으로 최외측 표면을 포함할 수 있다. 도 1 및 도 5의 실시예의 전극 및 이온 전도 물질은 그 중 하나 이상이 개별 라인으로 연속적으로 연장되거나 이어지거나 그렇지 않을 경우 일부 형태에서, 도시되는 것과 달리 연속적임에도 불구하고, 개별 메모리 셀(14/14a)을 포함하는 볼륨 공간에서 판상형인 것으로 각자 고려될 수 있다.
도 2 및 도 3은 저-전기저항/전류 전도 경로(44)가 이온 전도 물질(20)을 통해 형성되는 일례의 저저항 "1" 상태에서 프로그래밍되는 것으로 메모리 셀(14)을 개략적으로 도시한다. 전도 경로(44)는 이온 전도 물질(20)에 맞닿도록 각각 수용되는, 전류 전도 물질(42)의 측벽(21)과 제 1 전극(16)의 표면(36) 사이로부터 연장된다. 전도 경로(44)는 서로 맞닿을 수도 있고, 맞닿지 않을 수도 있는 전류 전도 입자들의 경로 형태일 수 있고, 단일 이온 및 수퍼-이온 클러스터가 그 예다. 일부 실시예에서, 전도 경로는, 예를 들어, 미국특허공보번호 제2010/01100759호에 기술된 바와 같이, 필라멘트일 수 있다. 전도 경로(44)는 이온 전도 물질(20)을 통해 적절한 전기장을 인가함으로써 형성되어, 이온을 일 전극의 전기화학적 활성 표면으로부터 대향 전극을 향해 이동시킬 수 있고, 그리고, 이러한 대향 전극으로부터 이온 전도 물질(20)을 통해 전도 경로(44)를 성장시킬 수 있다. 이는 전극(16, 18)에 적절한 전압차를 제공함으로써 달성될 수 있다. 메모리 셀(14)은 프로세스를 역전시키기 위해 전압차의 극성을 적어도 역전시킴으로써 일례의 고저항 "0" 상태로 프로그래밍될 수 있어서, 전도 경로(44)를 제거할 수 있다. 메모리 셀(14)은, 따라서, 프로그래밍 상태들 사이에서 이동하도록 적절한 전압차의 인가에 의해 적어도 2개의 프로그래밍 상태 사이에서 반복적으로 프로그래밍될 수 있다.
도 1은 집적 회로(10)의 어레이(12)용의 예시적인 구조물을 도시한다. 이와 같이, 메모리 셀(14)은 개략적으로 도시되는 전계 효과 트랜지스터(100) 및 개략적으로 도시되는 데이터/감지 라인(102)(즉, 비트 라인) 사이에서 또는 그 일부분으로 연결된다. 제 1 전극(16)은 일례로서, 트랜지스터(100)의 일 소스/드레인 영역과 연결되거나 상기 일 소스/드레인 영역을 포함하며, 다른 소스/드레인 영역은 도 1에서 접지부로 도시되는 적절한 전위에 연결된다. 전계 효과 트랜지스터(100)의 게이트는 메모리 셀(14)의 로우 라인 또는 칼럼 라인의 제어 라인(104)(즉, 워드 라인)을 포함할 수 있다. 비트 라인(102)은 메모리 셀(14)의 로우 라인 또는 칼럼 라인 중 대응하는 다른 것을 포함할 수 있다.
개별 데이터/감지 라인(102) 내 제 2 전극(18)들 전부 또는 일부는 이러한 데이터/감지 라인을 따라 연속적으로 연장될 수 있다. 일례의 대안의 실시예로서, 이 구조가 역전될 수 있다. 예를 들어, 제 1 전극(16)들 중 전부 또는 일부가 개별 제어 라인을 따라 연속적으로 연장될 수 있고, 개별 제 2 전극(18)은 대응하는 데이터/감지 라인을 따라 서로에 대해 분리된 구조일 수 있다. 더욱이, 이에 관계없이, 데이터/감지 및 제어 라인의 역할이 역전될 수 있다.
대안의 실시예로서 도 1의 단일 메모리 셀(14)에 비교되도록, 비휘발성 메모리 셀(14a)이 도 5에 도시된다. 상술한 메모리 셀(14)에서의 유사한 도면 부호가, 적절하다면, 사용되며, 일부 구조적 차이는 첨자 "a"로 표시된다. 메모리 셀(14a)에서, 제 2 전극(18a)은 이온 전도 물질(20)의 높이 방향 최외측 표면(48)에 맞닿도록 수용된다. 앞서 설명한 바와 같은 그외 다른 속성이, 도 5의 비휘발성 메모리 셀 구조(14a)에 적용될 수 있다. 대안의 예로서, 일 실시예에서, 제 2 전극(18/18a)이 모서리를 밖으로 향하도록(edgewise) 배향될 수 있어서(도시되지 않음), 제 1 전극(16)처럼, 예를 들어, 제 1 전극(16) 바로 위에 평행하게, 제 1 전극 바로 위는 아니지만 평행하게, 제 1 전극 바로 위에 또는 제 1 전극 바로 위는 아니지만 경사지게, 배향되게 된다.
발명의 실시예는 비휘발성 메모리 셀을 형성하는 방법을 포괄한다. 이러한 방법의 예시는 도 1 내지 도 4의 실시예의 비휘발성 메모리 셀 제조 시 기판 조각(60)과 관련하여 도 6 내지 도 10을 참조하여 설명된다. 당 업자는 도 5 또는 다른 비휘발성 메모리 셀이 또한, 또는 대안으로, 제조될 수 있음을 이해할 것이다. 더욱이, 이에 관계없이, 여기서 개시되는 제조 방법은 상술한 구조적 형태에 의해 반드시 제한되는 것이 아니며, 상술한 구조적 형태가, 그와 같이 청구되지 않는 한, 제조 방법에 의해 반드시 제한되는 것도 아니다.
도 6을 참조하면, 기판(60)은 반도체 기판을 포함할 수 있고, 제 1 측벽(64)을 갖는 물질(62)을 포함하는 형태로 도시된다. 물질(62)은 임의의 조성의 물질일 수 있고, 균질 또는 비-균질일 수 있으며, 측벽(64)은 수직으로 배향될 수 있다. 일례의 물질(62)은 상술한 실시예의 물질(22)의 일부분이다.
도 7을 참조하면, 제 1 전류 전도 전극 물질(66)이 제 1 측벽(64) 위에 형성되어 있다. 일 실시예에서, 물질(66)은 F보다 작은 횡방향 두께(측벽(64)에 직교하는 두께)를 갖도록 형성된다. 물질(66) 형성을 위한 예시적인 기술은 물질(62) 위에 물질(66)의 임의의 적절한 등각 증착에 이어, 물질(62)의 외측 표면으로부터 물질(66)을 제거하기 위한 이방성 에칭으로 이루어진다. 이는 마스킹을 이용하여 또는 마스킹없이 수행될 수 있다. 이에 관계없이, 대안의 또는 추가적인 기술이 사용될 수 있다. 제 1 전류 전도 전극 물질(66)은 임의의 속성을 가질 수 있고, 상술한 제 1 전극(16)의 "형상"을 포함하지만, 이에 제한되지 않는다. 따라서, 제 1 전류 전도 전극 물질(66)은 도 1 내지 도 4의 실시예의 제 1 전극(16)일 수 있다.
도 8 및 도 9를 참조하면, 제 2 측벽(68)이 제 1 전류 전도 물질(66)의 높이 방향 외측에 형성되고 있고, 제 1 및 제 2 측벽(64, 68)이 서로에 대해 소정 각도(65)로 형성되어 있다. 일 실시예에서, 이 각도는 약 45도 내지 90이고, 일 실시예에서, 80도 내지 90도이며, 도면에는 90도의 각도가 도시된다. 측벽(64)은 수직으로 배향될 수 있다. 도 8 및 도 9의 실시예에서, 물질(63)은 물질(62) 위에 형성되어 있고, 제 1 전류 전도 전극 물질(66) 및 제 2 전류 전도 전극 물질(18)이 이에 대해 상대적으로 제공되어 있다. 물질(63)은 물질(62)과 동일 조성의 물질일 수 있다. 물질(62, 63)은 도 1 내지 도 4의 실시예의 물질(22)의 복합체로 간주될 수 있다.
도 10을 참조하면, 이온 전도 물질(70)은 제 1 전류 전도 물질(66)의 높이 방향 외측 표면(36)에 맞닿도록, 제 2 측벽(68) 위에 형성되어 있다. 예시적인 물질 및 속성은 이온 전도 물질(20)과 관련하여 앞서 설명한 바와 같다. 따라서, 이온 전도 물질(70)은 기술된 제 1 실시예에서의 이온 전도 물질(20)일 수 있다. 이온 전도 물질(70)을 형성하기 위한 예시적인 기술은 물질(40, 63, 62) 위에 물질(70)의 임의의 적절한 등각 증착과, 이어서, 물질(40, 63, 62)의 외측 표면으로부터 물질(70)을 제거하기 위한 이방성 에칭으로 이루어진다. 이온 전도 물질(70) 및 제 1 전류 전도 물질(66)은 이온 전도 물질의 횡방향 두께와 제 1 전류 전도 물질의 횡방향 두께에 의해 형성되는 최대 접촉 영역에서 서로 접촉하고, 예를 들어, 도 4와 관련하여 상술한 것과 도시된 것과 유사하게, 교차 각도에서 교차가 이루어진다.
이와 관계없이, 제 2 전류 전도 전극이 이온 전도 물질에 맞닿도록 제공되고, 제 1 전류 전도 전극 및 제 2 전류 전도 전극 중 적어도 하나는 이온 전도 물질에 맞닿는 전기화학적 활성 표면을 갖는다. 제 2 전극은 상술한 바와 같은 임의의 속성을 가질 수 있다. 더욱이, 이온 전도 물질은 제 2 전류 전도 전극 형성 이전 또는 이후에 형성될 수 있다. 도 6 내지 도 10의 실시예는 제 2 전류 전도 전극 형성 후 이온 전도 물질이 형성되는 예다. 대안의 예로서, 도 5는 제 2 전류 전도 전극 형성 이전에 이온 전도 물질을 형성하도록 더욱 전도성인 실시예를 묘사한다.
발명의 실시예는 제 1 및 제 2 전극을 형성하는 단계를 포함하는 비휘발성 메모리 셀 형성 방법을 포함하며, 제 1 전극 및 제 2 전극 중 적어도 하나는 앞서 설명한 다른 속성에 관계없이(이는 본 실시예에 사용될 수 있는 일례의 속성들이지만), 전기화학적 활성 표면을 갖는다. 예를 들어, 본 실시예에 따른 제 1 전극 및 제 2 전극의 이러한 형성은 서로에 대해 전극의 높이 방향 또는 다른 배향에 대해 독립적이다. 이에 관계없이, 제 1 및 제 2 전극 형성 후, 이온 전도 물질이 전기화학적 활성 표면에 맞닿도록 증착된다. 여기까지, 이러한 전극 모두가 형성된 후 제 1 전극 및/또는 제 2 전극의 전기화학적 활성 표면에 맞닿도록 이온 전도 물질을 어디에 증착시킬지에 대해 종래 기술은 이해하는 바가 없다.
일 실시예에서, 유전체가 제 1 전극과 제 2 전극 사이에 제공될 수 있고, 횡방향 측벽을 가질 수 있다. 이온 전도 물질은 유전체 횡방향 측벽에 맞닿도록 도한 증착될 수 있다. 예를 들어, 물질(63)이 유전체를 포함하는 도 8과 관련하여, 측벽(68)의 일부분(즉, 물질(42) 아래에 있는 부분)이, 예를 들어, 도 10에 도시되는 바와 같이, 이온 전도 물질(70)이 맞닿도록 증착되는 유전체 횡방향 측벽이다. 다른 속성이, 상술한 바와 같이 사용될 수 있다.

Claims (48)

  1. 비휘발성 메모리 셀을 포함하는 집적 회로에 있어서,
    상기 비휘발성 메모리 셀은, 제 1 전극, 제 2 전극, 및 상기 제 1 전극과 상기 제 2 전극 사이의 이온 전도 물질을 포함하고, 상기 제 1 전극 및 제 2 전극 중 적어도 하나는 상기 이온 전도 물질에 맞닿는 전기화학적 활성 표면을 가지며, 상기 제 2 전극은 상기 제 1 전극의 높이 방향 외측에 놓이고,
    상기 제 1 전극은 제 1 방향으로 횡방향으로 연장되고, 상기 이온 전도 물질은 상기 제 1 방향과는 다른 제 2 방향으로 상기 제 1 방향과 교차하면서 횡방향으로 연장되며, 상기 제 1 전극 및 상기 제 2 전극이 교차하는 경우에만 상기 제 1 전극은 상기 이온 전도 물질에 맞닿는
    비휘발성 메모리 셀을 포함하는 집적 회로.
  2. 청구항 1에 있어서,
    상기 제 2 전극은 상기 이온 전도 물질에 맞닿는 전기화학적 활성 표면을 갖는
    비휘발성 메모리 셀을 포함하는 집적 회로.
  3. 청구항 1에 있어서,
    상기 제 1 전극은 상기 이온 전도 물질과 맞닿는 전기화학적 활성 표면을 갖는
    비휘발성 메모리 셀을 포함하는 집적 회로.
  4. 청구항 1에 있어서,
    상기 제 2 전극은 횡방향 최외측 측벽을 갖고, 상기 이온 전도 물질은 상기 제 2 전극의 횡방향 최외측 측벽에 맞닿는, 다른 횡방향 최외측 측벽을 갖는 비휘발성 메모리 셀을 포함하는 집적 회로.
  5. 청구항 4에 있어서,
    상기 횡방향 최외측 측벽 및 상기 다른 횡방향 최외측 측벽은 수직으로 배향되는 비휘발성 메모리 셀을 포함하는 집적 회로.
  6. 청구항 1에 있어서,
    상기 이온 전도 물질은 높이 방향 최외측 표면을 포함하고, 상기 제 2 전극은 상기 이온 전도 물질의 높이 방향 최외측 표면에 맞닿는 비휘발성 메모리 셀을 포함하는 집적 회로.
  7. 청구항 1에 있어서,
    상기 제 1 전극 및 이온 전도 물질 중 적어도 하나는 상기 제 1 전극 또는 이온 전도 물질 중 다른 하나에 맞닿도록 수용되는 횡방향 두께를 갖고, 상기 횡방향 두께는 F보다 작으며, F는 리소그래피 방식으로 형성되는 특징부의 최소 특징부 치수인 비휘발성 메모리 셀을 포함하는 집적 회로.
  8. 청구항 1에 있어서,
    상기 제 1 전극 및 이온 전도 물질 각각은 상기 제 1 전극 또는 이온 전도 물질 중 다른 하나에 맞닿도록 수용되는 횡방향 두께를 갖고, 상기 횡방향 두께는 F보다 작으며, F는 리소그래피 방식으로 형성되는 특징부의 최소 특징부 치수인 비휘발성 메모리 셀을 포함하는 집적 회로.
  9. 청구항 1에 있어서, 상기 제 1 및 제 2 방향은 약 45도 내지 90도의 각도로 교차하는 비휘발성 메모리 셀을 포함하는 집적 회로.
  10. 청구항 9에 있어서, 상기 제 1 및 제 2 방향은 80도 내지 90도의 각도로 교차하는 비휘발성 메모리 셀을 포함하는 집적 회로.
  11. 청구항 1에 있어서,
    상기 제 1 전극 및 이온 전도 물질 각각은 판상형인 비휘발성 메모리 셀을 포함하는 집적 회로.
  12. 청구항 1에 있어서,
    상기 제 1 전극 및 이온 전도 물질 각각은 판상형이고 약 90도로 교차하는 비휘발성 메모리 셀을 포함하는 집적 회로.
  13. 청구항 1에 있어서,
    메모리 어레이 내에 복수의 상기 비휘발성 메모리 셀을 포함하는 비휘발성 메모리 셀을 포함하는 집적 회로.
  14. 비휘발성 메모리 셀을 포함하는 집적 회로에 있어서,
    상기 비휘발성 메모리 셀은, 제 1 판상형 전극, 제 2 판상형 전극 및 상기 제1 및 제 2 판상형 전극 사이의 판상형 이온 전도 물질을 포함하고, 상기 제 1 및 제 2 판상형 전극 중 적어도 하나는 상기 판상형 이온 전도 물질에 맞닿는 전기화학적 활성 표면을 갖고, 상기 제 2 판상형 전극은 상기 제 1 판상형 전극의 높이 방향 외측에 놓이며,
    상기 제 1 판상형 전극, 제 2 판상형 전극, 및 판상형 이온 전도 물질은 서로에 대해 수직으로 배향되는 비휘발성 메모리 셀을 포함하는 집적 회로.
  15. 청구항 14에 있어서,
    상기 제 2 판상형 전극은 상기 판상형 이온 전도 물질에 맞닿는 전기화학적 활성 표면을 포함하는 비휘발성 메모리 셀을 포함하는 집적 회로.
  16. 청구항 14에 있어서,
    상기 제 2 판상형 전극은 상기 판상형 이온 전도 물질에 맞닿는 전기화학적 활성 표면을 갖는 전기화학적 활성 물질을 포함하고, 상기 제 2 판상형 전극의 전기화학적 활성 물질은 상기 판상형 이온 전도 물질에 맞닿도록 수용되지 않는 높이 방향 최외측 표면을 갖는 비휘발성 메모리 셀을 포함하는 집적 회로.
  17. 청구항 16에 있어서,
    상기 이온 전도 물질은 상기 제 2 판상형 전극의 전기화학적 활성 물질의 높이 방향 최외측 표면의 높이 방향 외측에 놓이는 높이 방향 최외측 표면을 갖는 비휘발성 메모리 셀을 포함하는 집적 회로.
  18. 청구항 14에 있어서,
    상기 판상형 이온 전도 물질은 높이 방향 최외측 표면을 포함하고, 상기 판상형 제 2 전극은 상기 판상형 이온 전도 물질의 높이 방향 최외측 표면에 맞닿는 비휘발성 메모리 셀을 포함하는 집적 회로.
  19. 청구항 14에 있어서,
    상기 제 1 판상형 전극 및 판상형 이온 전도 물질 각각은 각자의 균일한 횡방향 두께를 갖는 비휘발성 메모리 셀을 포함하는 집적 회로.
  20. 청구항 14에 있어서,
    상기 제 1 판상형 전극 및 판상형 이온 전도 물질 각각은 F보다 작은 각자의 균일한 횡방향 두께를 갖고, F는 리소그래피 방식으로 형성되는 특징부의 최소 특징부 치수인 비휘발성 메모리 셀을 포함하는 집적 회로.
  21. 비휘발성 메모리 셀을 포함하는 집적 회로에 있어서,
    상기 비휘발성 메모리 셀은, 제 1 전극, 제 2 전극, 상기 제 1 전극과 제 2 전극 사이의 이온 전도 물질을 포함하고, 적어도 상기 제 2 전극은 상기 이온 전도 물질에 맞닿는 표면을 갖는 전기화학적 활성 물질을 포함하며, 상기 제 2 전극은 상기 제 1 전극의 높이 방향 외측에 놓이고,
    상기 전기화학적 활성 물질은 높이 방향 최외측 표면을 갖고, 상기 이온 전도 물질은 상기 전기화학적 활성 물질의 높이 방향 최외측 표면의 높이 방향 외측에 놓이는 높이 방향 최외측 표면을 갖는 비휘발성 메모리 셀을 포함하는 집적 회로.
  22. 청구항 21에 있어서,
    상기 제 2 전극은 상기 제 2 전극의 전기화학적 활성 물질의 높이 방향 외측으로 수용되는 전기화학적 비활성 물질을 포함하고, 상기 전기화학적 비활성 물질은 상기 이온 전도 물질의 높이 방향 최외측 표면과 높이가 일치하는 높이 방향 최외측 표면을 포함하는 비휘발성 메모리 셀을 포함하는 집적 회로.
  23. 청구항 21에 있어서,
    상기 제 1 전극은 제 1 방향으로 횡방향으로 연장되고, 상기 이온 전도 물질은 상기 제 1 방향과는 다른, 그리고, 상기 제 1 방향과 교차하는, 제 2 방향으로 횡방향으로 연장되며, 상기 제 1 전극은 상기 제 1 방향 및 제 2 방향이 교차하는 경우에만 이온 전도 물질과 맞닿는 비휘발성 메모리 셀을 포함하는 집적 회로.
  24. 청구항 21에 있어서,
    상기 제 1 전극, 제 2 전극, 및 이온 전도 물질 각각이 판상형인 비휘발성 메모리 셀을 포함하는 집적 회로.
  25. 청구항 24에 있어서,
    상기 판상형 제 1 전극, 판상형 제 2 전극, 및 판상형 이온 전도 물질 각각은 서로에 대해 수직으로 배향되는 비휘발성 메모리 셀을 포함하는 집적 회로.
  26. 청구항 21에 있어서,
    상기 제 2 전극은 횡방향 최외측 측벽을 갖고, 상기 이온 전도 물질은 상기 제 2 전극의 횡방향 최외측 측벽에 맞닿는 횡방향 최외측 측벽을 갖는 비휘발성 메모리 셀을 포함하는 집적 회로.
  27. 비휘발성 메모리 셀을 포함하는 집적 회로에 있어서,
    상기 비휘발성 메모리 셀은, 제 1 전극, 제 2 전극, 및 상기 제 1 전극과 제 2 전극 사이의 이온 전도성 물질을 포함하고, 상기 제 1 전극 및 제 2 전극 중 적어도 하나는 상기 이온 전도 물질과 맞닿는 전기화학적 활성 표면을 갖고, 상기 제 2 전극은 상기 제 1 전극의 높이 방향 외측에 놓이고 횡방향 최외측 측벽을 가지며,
    상기 이온 전도 물질은 상기 제 2 전극의 다른 횡방향 최외측 측벽에 맞닿는 횡방향 최외측 측벽을 포함하는 비휘발성 메모리 셀을 포함하는 집적 회로.
  28. 청구항 27에 있어서,
    상기 제 1 전극, 제 2 전극, 및 이온 전도 물질 각각은 판상형인 비휘발성 메모리 셀을 포함하는 집적 회로.
  29. 청구항 28에 있어서,
    상기 판상형 제 1 전극, 판상형 제 2 전극, 및 판상형 이온 전도 물질 각각은 서로에 대해 수직으로 배향되는 비휘발성 메모리 셀을 포함하는 집적 회로.
  30. 청구항 27에 있어서,
    상기 횡방향 최외측 측벽 및 상기 다른 횡방향 최외측 측벽은 수직으로 배향되는 비휘발성 메모리 셀을 포함하는 집적 회로.
  31. 비휘발성 메모리 셀의 형성 방법에 있어서,
    제 1 전극 및 제 2 전극을 형성하는 단계 - 상기 제 1 전극 및 제 2 전극 중 적어도 하나는 전기화학적 활성 표면을 가짐 - 와,
    상기 제 1 및 제 2 전극 형성 후, 상기 전기화학적 활성 표면에 맞닿도록 이온 전도 물질을 증착하는 단계를 포함하는 비휘발성 메모리 셀 형성 방법.
  32. 청구항 31에 있어서,
    상기 제 1 전극 및 제 2 전극 사이에 유전체를 제공하는 단계 - 상기 유전체는 횡방향 측벽을 갖고, 상기 이온 전도 물질은 상기 유전체 횡방향 측벽에 맞닿도록 증착됨 - 를 포함하는 비휘발성 메모리 셀 형성 방법.
  33. 청구항 31에 있어서,
    상기 제 2 전극은 상기 제 1 전극의 높이 방향 외측에 놓이고 상기 제 2 전극은 횡방향 최외측 표면을 가지며, 상기 이온 전도 물질은 상기 제 2 전극의 횡방향 최외측 표면에 맞닿도록 증착되는 비휘발성 메모리 셀 형성 방법.
  34. 청구항 33에 있어서,
    상기 제 2 전극의 횡방향 최외측 표면은 전기화학적 활성 표면으로서, 상기 전기화학적 활성 표면에 맞닿도록 상기 이온 전도 물질이 증착되는 비휘발성 메모리 셀 형성 방법.
  35. 청구항 31에 있어서,
    상기 제 2 전극은 상기 제 1 전극의 높이 방향 외측에 놓이고, 상기 제 1 전극은 판상형 구조를 포함하며, 상기 이온 전도 물질은 상기 제 1 전극의 판상형 구조의 에지 표면에 맞닿도록 증착되는 비휘발성 메모리 셀 형성 방법.
  36. 청구항 35에 있어서,
    상기 에지 표면은 전기화학적으로 비활성인 비휘발성 메모리 셀 형성 방법.
  37. 비휘발성 메모리 셀 형성 방법에 있어서,
    제 1 측벽을 형성하는 단계와,
    상기 제 1 측벽 위에 제 1 전류 전도 전극 물질을 형성하는 단계와,
    상기 제 1 전류 전도 물질의 높이 방향 외측으로 제 2 측벽을 형성하는 단계 - 상기 제 1 및 제 2 측벽은 서로에 대해 소정 각도로 형성됨 - 와,
    상기 제 1 전류 전도 물질의 높이 방향 외측 표면에 맞닿도록 상기 제 2 측벽 위에 이온 전도 물질을 형성하는 단계 - 상기 이온 전도 물질 및 제 1 전류 전도 물질은 상기 각도에서 교차가 이루어지는 제 1 전류 전도 전극의 횡방향 두께와 이온 전도 물질의 횡방향 두께에 의해 형성되는 최대 접촉 영역에서 서로
    접촉함 - 와,
    상기 이온 전도 물질에 맞닿도록 제 2 전류 전도 전극을 제공하는 단계 - 상기 제 1 전류 전도 전극 및 제 2 전류 전도 전극 중 적어도 하나는 상기 이온 전도 물질에 맞닿는 전기화학적 활성 표면을 가짐 - 를 포함하는 비휘발성 메모리 셀 형성 방법.
  38. 청구항 37에 있어서,
    상기 각도가 약 45도 내지 90도 사이인 비휘발성 메모리 셀 형성 방법.
  39. 청구항 38에 있어서,
    상기 각도가 80도 내지 90도 사이인 비휘발성 메모리 셀 형성 방법.
  40. 청구항 37에 있어서,
    상기 제 1 측벽이 수직으로 배향되는 비휘발성 메모리 셀 형성 방법.
  41. 청구항 37에 있어서,
    상기 제 2 측벽이 수직으로 배향되는 비휘발성 메모리 셀 형성 방법.
  42. 청구항 37에 있어서,
    상기 제 1 및 제 2 측벽이 수직으로 배향되는 비휘발성 메모리 셀 형성 방법.
  43. 청구항 37에 있어서,
    상기 제 2 전류 전도 전극 형성 후 상기 이온 전도 물질을 형성하는 단계를 포함하는 비휘발성 메모리 셀 형성 방법.
  44. 청구항 37에 있어서,
    상기 제 2 전류 전도 전극 형선 전에 상기 이온 전도 물질을 형성하는 단계를 포함하는 비휘발성 메모리 셀 형성 방법.
  45. 청구항 37에 있어서,
    상기 제 2 전극의 횡방향 측벽에 맞닿는 상기 이온 전도 물질의 횡방향 측벽을 제공하는 단계를 포함하는 비휘발성 메모리 셀 형성 방법.
  46. 청구항 37에 있어서,
    F보다 작은, 교차가 이루어지는 횡방향 두께로, 상기 이온 전도 물질을 형성하는 단계를 포함하고, F는 리소그래피 방식으로 형성되는 특징부의 최소 특징부 치수인
    비휘발성 메모리 셀 형성 방법.
  47. 청구항 37에 있어서,
    F보다 작은, 교차가 이루어지는 횡방향 두께로, 상기 제 1 전류 전도 전극을 형성하는 단계를 포함하고, F는 리소그래피 방식으로 형성되는 특징부의 최소 특징부 치수인 비휘발성 메모리 셀 형성 방법.
  48. 청구항 37에 있어서,
    F보다 작은, 교차가 이루어지는 각자의 횡방향 두께로, 상기 제 1 전류 전도 전극 및 이온 전도 물질을 형성하는 단계를 포함하고, F는 리소그래피 방식으로 형성되는 특징부의 최소 특징부 치수인 비휘발성 메모리 셀 형성 방법.
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