KR20130006582A - 반도체 장치 - Google Patents

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준이치로 사카타
타쿠야 히로하시
히데유키 키시다
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

안정한 전기 특성을 갖는 박막 트랜지스터를 갖는 신뢰성이 좋은 반도체 장치를 제공하는 것이 과제의 하나가 된다. 반도체층을 산화물 반도체층으로 하는 역 스태거형 박막 트랜지스터를 포함하는 반도체 장치에 있어서, 산화물 반도체층 위에 버퍼층을 갖는다. 버퍼층은 반도체층의 채널 형성 영역과, 소스 전극층 및 드레인 전극층에 접한다. 버퍼층은 막 내에 저항 분포를 갖고, 반도체층의 채널 형성 영역 위에 형성되는 영역의 전기 전도도(傳導度)는 반도체층의 채널 형성 영역의 전기 전도도보다 낮고, 소스 전극층 및 드레인 전극층과 접하는 영역의 전기 전도도는 반도체층의 채널 형성 영역의 전기 전도도보다 높다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
산화물 반도체를 사용하는 반도체 장치 및 그 제작 방법에 관한 것이다.
금속 산화물은 다양하게 존재하고, 다양한 용도로 사용된다. 산화인듐은 잘 알려지는 재료이고, 액정 디스플레이 등에서 필요로 하는 투명 전극 재료로서 사용된다.
금속 산화물 중에서는, 반도체 특성을 나타내는 것이 있다. 반도체 특성을 나타내는 금속 산화물로서는, 예를 들어, 산화텅스텐, 산화주석, 산화인듐, 산화아연 등이 있고, 이러한 반도체 특성을 나타내는 금속 산화물을 채널 형성 영역으로 하는 박막 트랜지스터가 이미 알려져 있다(특허 문헌 1 내지 특허 문헌 4, 및 비특허 문헌 1 참조).
그런데, 금속 산화물은 일원계 산화물뿐만 아니라, 다원계 산화물도 알려져 있다. 예를 들어, 동족 계열(Homologous Series)을 갖는 InGaO3(ZnO)m(m은 자연수)는, In, Ga, 및 Zn을 갖는 다원계 산화물 반도체로서 알려져 있다(비특허 문헌 2 내지 비특허 문헌 4 참조).
그리고, 상기와 같은 In-Ga-Zn계 산화물로 구성되는 산화물 반도체를 박막 트랜지스터의 채널층으로서 적용할 수 있는 것이 확인된다(특허 문헌 5, 비특허 문헌 5, 및 비특허 문헌 6 참조).
특개소60-198861호 공보 특개평8-264794호 공보 특표평11-505377호 공보 특개2000-150900호 공보 특개2004-103957호 공보
M. W. Prins, K. O. Grosse-Holz, G. Muller, J. F. M. Cillessen, J. B. Giesbers, R. P. Weening, and R. M. Wolf, "A ferroelectric transparent thin-film transistor", Appl. Phys. Lett., 17 June 1996, Vol.68, p.3650-p.3652 M. Nakamura, N. Kimizuka, and T. Mohri, "The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃", J. Solid State Chem., 1991, Vol.93, p.298-p.315 N. Kimizuka, M. Isobe, and M. Nakamura, "Syntheses and Single-Crystal Data of Homologous Compounds, In2O3(ZnO)m(m=3, 4, and 5), InGaO3(ZnO)3, and Ga2O3(ZnO)m(m=7, 8, 9, and 16), in the In2O3-ZnGa2O4-ZnO System", J. Solid State Chem., 1995, Vol. 116, p.170-p178 M. Nakamura, N. Kimizuka, T. Mohri, M. Isobe, "동족 계열, InFeO3(ZnO)m(m=자연수)와 그 동형 화합물의 합성 및 결정 구조", 고체 물리, 1993, Vol. 28, No. 5, p.317-p.327 K. Nomura, H. Ohta, K. Ueda, T. Kamiya, M. Hirano, and H. Hosono, "Thin-film transistor fabricated in single-crystalline transparent oxide semiconductor", SCIENCE, 2003, Vol. 300, p.1269-p.1272 K. Nomura, H. Ohta, A. Takagi, T. Kamiya, M. Hirano, and H. Hosono, "Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors", NATURE, 2004, Vol. 432, p.488-p.492
안정한 전기 특성을 갖는 박막 트랜지스터를 갖는 신뢰성이 좋은 반도체 장치를 제공하는 것을 과제의 하나로 한다.
반도체층을 산화물 반도체층으로 하는 역 스태거형 박막 트랜지스터를 포함하는 반도체 장치에 있어서, 산화물 반도체층 위에 버퍼층을 갖는다. 버퍼층은, 반도체층의 채널 형성 영역과, 소스 전극층 및 드레인 전극층에 접한다. 버퍼층은 막 내에 저항 분포를 갖고, 반도체층의 채널 형성 영역 위에 형성되는 영역의 전기 전도도(전기 전도율)는 반도체층의 채널 형성 영역의 전기 전도도(전기 전도율)보다 낮고, 소스 전극층 및 드레인 전극층과 접하는 영역의 전기 전도도(전기 전도율)는 반도체층의 채널 형성 영역의 전기 전도도(전기 전도율)보다 높다. 또한, 버퍼층 및 반도체층은 게이트 절연층보다 전기 전도도(전기 전도율)가 높다(저항이 낮다). 따라서, 전기 전도도(전기 전도율)가 높은 순서로, 버퍼층의 저저항 영역(소스 전극층 및 드레인 전극층과 접하는 영역), 반도체층의 채널 형성 영역, 버퍼층의 고저항 영역(채널 형성 영역 위에 형성되는 영역), 게이트 절연층으로 된다.
채널 형성 영역과 접하는 영역의 버퍼층은 고저항화 영역이기 때문에, 박막 트랜지스터의 전기 특성은 안정화되고, 오프 전류의 증가 등을 방지할 수 있다. 한편, 소스 전극층 및 드레인 전극층과 접하는 영역의 버퍼층은 저저항 영역이기 때문에, 콘택트 저항이 낮고, 온 전류를 높게 할 수 있다. 따라서, 전기 특성이 높고 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 장치로 할 수 있다.
버퍼층은, 티타늄, 몰리브덴, 또는 망간을 포함하는 산화물 반도체층을 사용할 수 있다. 산화물 반도체층에 티타늄, 몰리브덴, 또는 망간의 금속 원소를 포함시키면, 산화물 반도체층은 고저항화한다.
또한, 본 명세서 중에 있어서, 버퍼층에 포함하는 티타늄, 몰리브덴, 또는 망간의 원소는, 버퍼층의 성막시에 포함시킨다. 예를 들어, 티타늄, 몰리브덴, 또는 망간을 포함하는 타깃을 사용하여 스퍼터법에 의하여 버퍼층을 형성한다.
버퍼층에 사용하는 산화물 반도체층으로서는, 반도체 특성을 갖는 산화물 재료를 사용하면 좋다. 예를 들어, InMO3(ZnO)m(m>0)로 표기되는 구조의 산화물 반도체를 사용할 수 있고, 특히, In-Ga-Zn-O계 산화물 반도체를 사용하는 것이 바람직하다. 또한, M은 갈륨(Ga), 철(Fe), 니켈(Ni), 망간(Mn) 및 코발트(Co) 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서, Ga가 포함되는 경우 이외에, Ga와 Ni 또는 Ga와 Fe 등, Ga 이외의 상기 금속 원소가 포함되는 경우가 있다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소 이외에, 불순물 원소로서 Fe, Ni 그 이외의 천이 금속 원소, 또는 상기 천이 금속의 산화물이 포함되는 것이 있다. 본 명세서에 있어서는, InMO3(ZnO)m(m>0)로 표기되는 구조의 산화물 반도체 중, M으로서 적어도 Ga를 포함하는 구조의 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체라고 부르고, 상기 박막을 In-Ga-Zn-O계 비단결정막이라고도 부른다.
또한, 버퍼층에 사용하는 산화물 반도체층에 적용하는 산화물 반도체로서 상기 외에도, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 산화물 반도체를 적용할 수 있다.
또한, 버퍼층으로서 저저항의 금속 영역, 및 고저항의 금속 산화 영역을 갖는 막을 사용할 수도 있다. 이 경우, 금속막을 형성한 후, 그 금속막에 선택적으로 산화 처리를 행함으로써, 버퍼층 중에 고저항의 금속 산화 영역을 형성할 수 있다.
본 명세서에서 개시하는 발명의 구성의 일 형태는, 절연 표면을 갖는 기판 위에 게이트 전극층과, 게이트 전극층 위에 게이트 절연층과, 게이트 절연층 위에 채널 형성 영역을 포함하는 산화물 반도체층과, 산화물 반도체층 위에 버퍼층과, 버퍼층 위에 소스 전극층 및 드레인 전극층을 갖고, 버퍼층에 있어서 소스 전극층 또는 드레인 전극층과 접하는 제 1 영역은 산화물 반도체층의 채널 형성 영역과 접하는 제 2 영역보다 전기 전도도가 높다.
본 명세서에서 개시하는 발명의 구성의 다른 일 형태는, 절연 표면을 갖는 기판 위에 게이트 전극층과, 게이트 전극층 위에 게이트 절연층과, 게이트 절연층 위에 채널 형성 영역을 포함하는 제 1 산화물 반도체층과, 제 1 산화물 반도체층 위에 버퍼층과, 버퍼층 위에 소스 전극층 및 드레인 전극층을 갖고, 버퍼층은 티타늄, 몰리브덴, 또는 망간을 포함하는 제 2 산화물 반도체층이며, 버퍼층에 있어서, 소스 전극층 또는 드레인 전극층과 접하는 제 1 영역은 상기 제 1 산화물 반도체층의 채널 형성 영역과 접하는 제 2 영역보다 전기 전도도가 높다.
또한, 버퍼층으로서 티타늄, 몰리브덴, 또는 망간을 포함하는 산화물 반도체층을 사용하는 경우, 소스 전극층 및 드레인 전극층에 산소 친화성이 높은 금속을 함유하는 재료를 사용하는 것이 바람직하다. 또한, 상기 산소 친화성이 높은 금속은 티타늄, 알루미늄, 망간, 마그네슘, 지르코늄, 베릴륨, 토륨 중 어느 하나 또는 복수 중에서 선택된 재료인 것이 바람직하다. 이 경우, 버퍼층에 있어서, 산화물 반도체층의 채널 형성 영역과 접하는 제 2 영역보다 소스 전극층 또는 드레인 전극층과 접하는 제 1 영역에 포함되는 산소의 조성 비율이 낮은(산소 농도가 낮은) 것이 바람직하다.
본 명세서에서 개시하는 발명의 구성의 다른 일 형태는, 절연 표면을 갖는 기판 위에 게이트 전극층과, 게이트 전극층 위에 게이트 절연층과, 게이트 절연층 위에 채널 형성 영역을 포함하는 산화물 반도체층과, 산화물 반도체층 위에 버퍼층과, 버퍼층 위에 소스 전극층 및 드레인 전극층을 갖고, 버퍼층에 있어서 소스 전극층 또는 드레인 전극층과 접하는 제 1 영역은 금속 영역이고, 산화물 반도체층의 채널 형성 영역과 접하는 제 2 영역은 금속 산화 영역이고, 금속 산화 영역은 산화물 반도체층의 채널 형성 영역보다 전기 전도도가 낮다.
본 명세서에서 개시하는 발명의 구성의 다른 일 형태는, 절연 표면을 갖는 기판 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 채널 형성 영역을 포함하는 제 1 산화물 반도체층을 형성하고, 제 1 산화물 반도체층 위에 티타늄, 몰리브덴, 또는 망간을 포함하는 제 2 산화물 반도체층을 형성하고, 제 2 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하고, 티타늄, 몰리브덴, 또는 망간을 포함하는 제 2 산화물 반도체층 및 소스 전극층 및 드레인 전극층에 가열 처리를 행하고, 제 2 산화물 반도체층에 있어서 소스 전극층 또는 드레인 전극층과 접하는 제 1 영역은 제 1 산화물 반도체층의 채널 형성 영역과 접하는 제 2 영역보다 전기 전도도가 높아진다. 상기 가열 처리에 의하여 제 2 영역보다 제 1 영역에 포함되는 산소 농도를 낮게 할 수 있다.
본 명세서에서 개시하는 발명의 구성의 다른 일 형태는, 절연 표면을 갖는 기판 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 채널 형성 영역을 포함하는 산화물 반도체층을 형성하고, 산화물 반도체층 위에 금속막을 형성하고, 금속막의 제 1 영역 위에 소스 전극층 및 드레인 전극층을 형성하고, 금속막에 있어서, 산화물 반도체층의 채널 형성 영역에 접하는 제 2 영역에 산화 처리를 행하고, 금속 산화 영역을 형성한다. 상기 산화 처리로서는, 산소 플라즈마 처리를 행할 수 있다.
채널 형성 영역을 포함하는 산화물 반도체층, 버퍼층, 소스 전극층 및 드레인 전극층을 포함하는 박막 트랜지스터를 덮고, 또 채널 형성 영역을 포함하는 산화물 반도체층에 접하는 절연막을 형성하여도 좋다.
또한, 박막 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 게이트선 또는 소스선에 대하여, 구동 회로 보호용의 보호 회로를 동일 기판 위에 형성하는 것이 바람직하다. 보호 회로는 산화물 반도체를 사용한 비선형 소자를 사용하여 구성하는 것이 바람직하다.
또한, “제 1”, “제 2”라고 붙여지는 서수사는 편의상 사용하는 것이고, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한, 본 명세서에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것이 아니다.
또한, 구동 회로를 갖는 표시 장치로서는, 액정 표시 장치 외에, 발광 소자를 사용한 발광 표시 장치나, 전기 영동 표시 소자를 사용한 전자 페이퍼라고도 칭해지는 표시 장치를 들 수 있다.
발광 소자를 사용한 발광 표시 장치에 있어서는, 화소부에 복수의 박막 트랜지스터를 갖고, 화소부에 있어서도 어느 박막 트랜지스터의 게이트 전극과 다른 트랜지스터의 소스 배선, 또는 드레인 배선을 접속시키는 개소를 갖는다. 또한, 발광 소자를 이용한 발광 표시 장치의 구동 회로에 있어서는, 박막 트랜지스터의 게이트 전극과 그 박막 트랜지스터의 소스 배선, 또는 드레인 배선을 접속시키는 개소를 갖는다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
안정한 전기 특성을 갖는 박막 트랜지스터를 얻을 수 있고, 양호한 동 특성(dynamic characteristics)을 갖는 박막 트랜지스터를 제작할 수 있다. 따라서, 전기 특성이 높고, 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 장치를 제공할 수 있다.
도 1a 및 도 1b는 반도체 장치를 설명하는 도면.
도 2a 내지 도 2e는 반도체 장치의 제작 방법을 설명하는 도면.
도 3a 및 도 3b는 반도체 장치를 설명하는 도면.
도 4a 내지 도 4e는 반도체 장치의 제작 방법을 설명하는 도면.
도 5a 및 도 5b는 반도체 장치를 설명하는 도면.
도 6a 내지 도 6e는 반도체 장치의 제작 방법을 설명하는 도면.
도 7a 및 도 7b는 반도체 장치를 설명하는 도면.
도 8a 내지 도 8e는 반도체 장치의 제작 방법을 설명하는 도면.
도 9a 내지 도 9c는 반도체 장치의 제작 방법을 설명하는 도면.
도 10a 내지 도 10c는 반도체 장치의 제작 방법을 설명하는 도면.
도 11은 반도체 장치의 제작 방법을 설명하는 도면.
도 12는 반도체 장치의 제작 방법을 설명하는 도면.
도 13은 반도체 장치의 제작 방법을 설명하는 도면.
도 14는 반도체 장치를 설명하는 도면.
도 15a1, 도 15a2, 도 15b1, 및 도 15b2는 반도체 장치를 설명하는 도면.
도 16은 반도체 장치를 설명하는 도면.
도 17은 반도체 장치를 설명하는 도면.
도 18a1, 도 18a2, 및 도 18b는 반도체 장치를 설명하는 도면.
도 19a 및 도 19b는 반도체 장치를 설명하는 도면.
도 20은 반도체 장치의 화소 등가 회로를 설명하는 도면.
도 21a 내지 도 21c는 반도체 장치를 설명하는 도면.
도 22는 반도체 장치를 설명하는 도면.
도 23a 및 도 23b는 전자 페이퍼의 사용 형태의 예를 설명하는 도면.
도 24는 전자 서적의 일례를 도시하는 외관도.
도 25a 및 도 25b는 텔레비전 장치 및 디지털 포토 프레임의 예를 도시하는 외관도.
도 26a 및 도 26b는 오락기의 예를 도시하는 외관도.
도 27a 및 도 27b는 휴대형 컴퓨터 및 휴대 전화기의 일례를 도시하는 외관도.
도 28은 계산에 의한 구조를 도시하는 도면.
도 29는 계산에 의한 구조를 도시하는 도면.
도 30a 내지 도 30c는 계산에 의한 상태 밀도를 도시하는 도면.
도 31a 내지 도 31d는 계산에 의한 상태 밀도를 도시하는 도면.
도 32a 내지 도 32d는 계산에 의한 상태 밀도를 도시하는 도면.
도 33a 및 도 33b는 계산에 의한 상태 밀도를 도시하는 도면.
도 34a 및 도 34b는 계산에 의한 구조를 도시하는 도면.
도 35는 계산 전후에 있어서의 원자의 밀도를 도시하는 도면.
실시형태에 대하여, 도면을 이용하여 상세하게 설명한다. 다만, 이하의 설명에 한정되지 않고, 취지 및 그 범위에서 벗어남이 없이, 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 이하에 제시하는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면간에 공통적으로 사용하고, 그 반복 설명은 생략한다.
(실시형태 1)
반도체 장치 및 반도체 장치의 제작 방법을 도 1a 내지 도 2e를 사용하여 설명한다.
도 1a는 반도체 장치가 갖는 박막 트랜지스터(470)의 평면도이며, 도 1b는 도 1a의 선 C1-C2에 있어서의 단면도이다. 박막 트랜지스터(470)는 역 스태거형의 박막 트랜지스터이며, 절연 표면을 갖는 기판인 기판(400) 위에 게이트 전극층(401), 게이트 절연층(402), 반도체층(403), 버퍼층(404), 소스 전극층 또는 드레인 전극층(405a, 405b)을 포함한다. 또한, 박막 트랜지스터(470)를 덮어 버퍼층(404)에 접하는 절연막(407)이 형성된다.
버퍼층(404)은, 소스 전극층 또는 드레인 전극층(405a, 405b)과 접하는 저저항 영역인 제 1 영역(409a, 409b), 및 반도체층(403)의 채널 형성 영역과 접하는 고저항 영역인 제 2 영역(408)을 갖는다. 또한, 명세서의 도면에 있어서, 버퍼층(404), 반도체층(403)의 그늘(shaded region)의 영역을 저저항 영역인 제 1 영역(409a, 409b), 저저항 영역(435a, 435b)으로서 도시한다.
버퍼층(404)은 막 내에 저항 분포를 갖고, 반도체층(403)의 채널 형성 영역 위에 형성되는 제 2 영역(408)의 전기 전도도는 반도체층(403)의 채널 형성 영역의 전기 전도도보다 낮고, 소스 전극층 또는 드레인 전극층(405a, 405b)과 접하는 제 1 영역(409a, 409b)의 전기 전도도는 반도체층(403)의 채널 형성 영역의 전기 전도도보다 높다. 또한, 버퍼층(404) 및 반도체층(403)은, 게이트 절연층(402)보다 전기 전도도가 높다(저항이 낮다). 따라서, 전기 전도도가 높은 순서로, 버퍼층(404)의 저저항 영역(제 1 저항 영역(409a, 409b)), 반도체층(403)의 채널 형성 영역, 버퍼층(404)의 고저항 영역(제 2 영역(408)), 게이트 절연층(402)이 된다.
채널 형성 영역과 접하는 영역의 버퍼층은 고저항화 영역이기 때문에, 박막 트랜지스터의 전기 특성은 안정화되고, 오프 전류의 증가 등을 방지할 수 있다. 한편, 소스 전극층 및 드레인 전극층과 접하는 영역의 버퍼층은 저저항 영역이기 때문에, 콘택트 저항이 낮고, 온 전류는 높게 할 수 있다. 따라서, 전기 특성이 높고, 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 장치로 할 수 있다.
버퍼층(404)은 티타늄, 몰리브덴, 또는 망간을 포함하는 산화물 반도체층을 사용할 수 있다. 산화물 반도체층에 티타늄, 몰리브덴, 또는 망간의 금속 원소를 포함시키면, 산화물 반도체층은 고저항화한다.
버퍼층(404)의 예로서, In-Ga-Zn-O계 산화물 반도체에 티타늄(Ti), 또는 몰리브덴(Mo)을 포함시킨 구조의 전자 상태에 대해서 계산하였다. 계산 방법을 이하에 나타낸다.
Ti를 포함하는 In-Ga-Zn-O계 산화물 반도체 구조, Mo를 포함하는 In-Ga-Zn-O계 산화물 반도체 구조 양쪽 모두의 밀도는 비정질 In-Ga-Zn-O계 산화물 반도체의 실험값 5.9g/cm3로 고정하였다. 이들의 2개의 구조에 대해서 이하의 계산 조건으로 계산하였다. 또한, 고전 분자 동력학(古典分子動力學)(MD) 계산은 Fujitsu Limited 제조의 계산 소프트웨어, “Materials Explorer 5.0”을 사용하고, 제 1 원리 계산은 Accelrys Software Inc. 제조의 제 1 원리 계산 소프트웨어 “CASTEP”를 사용하였다.
우선, 고전 분자 동력학(MD) 계산과 제 1 원리 계산에 의하여 제작한 In-Ga-Zn-O계 산화물 반도체에 Ti 또는 Mo를 포함시켰다. 다음에, 제 1 원리 MD 계산에 의하여 온도 3000K로부터 1500K, 300K가 되도록 순차로 강온(降溫)시키면서, 입자수(N), 체적(V), 온도(T)가 일정한 조건(앙상블NVT)으로 시간 간격의 폭은 1fsec, 각 온도에서의 스텝 수 2000step, 전자의 컷 오프 에너지 260eV, 역 격자의 메쉬(k점)가 1×1×1로 계산하고, 마지막으로 제 1 원리 계산에 의하여 전자의 컷 오프 에너지 420eV, 역 격자의 메쉬(k점)가 2×2×2로 구조 최적화하였다.
계산에 의하여 얻어진 Ti 또는 Mo를 포함하는 In-Ga-Zn-O계 산화물 반도체의 구조를 도 28 및 도 29에 도시한다. 검은 동그라미 마크가 금속 원자를 나타내고, 흰 동그라미 마크가 산소 원자를 나타낸다. 큰 검은 동그라미 마크가 Ti 또는 Mo이다. 원자수는, 도 28의 Ti를 포함하는 In-Ga-Zn-O계 산화물 반도체 구조에 있어서, In, Ga, Zn가 각각 12개, O가 50개, Ti가 1개이며, 도 29의 Mo를 포함하는 In-Ga-Zn-O계 산화물 반도체 구조에 있어서, In, Ga, Zn가 각각 12개, O가 51개, Mo가 1개이다.
도 28 및 도 29의 Ti를 포함하는 In-Ga-Zn-O계 산화물 반도체 구조 및 Mo를 포함하는 In-Ga-Zn-O계 산화물 반도체 구조에 대해서 제 1 원리 계산에 의하여 전자의 컷 오프 에너지 420eV, 역 격자의 메쉬(k점)가 3×3×3의 조건으로 전자의 상태 밀도를 계산하였다.
도 30a에 In-Ga-Zn-O계 산화물 반도체 구조, 도 30b에 Ti를 포함하는 In-Ga-Zn-O계 산화물 반도체 구조, 도 30c에 Mo를 포함하는 In-Ga-Zn-O계 산화물 반도체 구조 각각에 있어서의 전체의 상태 밀도를 도시한다. 도 30a 내지 도 30c는, 페르미 에너지를 가로축의 기준점으로 한다. 도 30a의 In-Ga-Zn-O계 산화물 반도체 구조, 도 30b의 Ti를 포함하는 In-Ga-Zn-O계 산화물 반도체 구조, 도 30c의 Mo를 포함하는 In-Ga-Zn-O계 산화물 반도체 구조 모두에 있어서 밴드 갭이 있고, 가전자 대역 상단, 전도 대역 하단이 도면 중에 도시하도록 위치한다. 페르미 에너지는 가전자 대역 상단에 있다.
도 31a 내지 도 31c에 Ti를 포함하는 In-Ga-Zn-O계 산화물 반도체 구조의 (a)In, (b)Ga, (c)Zn의 1원자당의 부분 상태 밀도, 도 32a 내지 도 32c에 Mo를 포함하는 In-Ga-Zn-O계 산화물 반도체 구조의 (a)In, (b)Ga, (c)Zn의 1원자당의 부분 상태 밀도를 각각 도시한다. 이들은 각각 계(系) 내에 12원자가 있지만, 그 평균을 구하였다. 도 31a 내지 도 31c 및 도 32a 내지 도 32c의 결과를 보면, n형 캐리어가 들어가는 전도 대역 하단 근방의 준위는, 주로 In, Ga, Zn의 s궤도로 형성되는 것을 알 수 있다.
한편, 도 31d에 Ti를 포함하는 In-Ga-Zn-O계 산화물 반도체 구조의 Ti, 도 32d에 Mo를 포함하는 In-Ga-Zn-O계 산화물 반도체 구조의 Mo 부분 상태 밀도를 각각 도시한다. 도 31d 및 도 32d의 결과를 보면, 가장 기여하는 것은 s궤도가 아니라, d궤도이다. Ti나 Mo의 농도를 높이면, 전도 대역 하단의 준위가 In, Ga, Zn의 s궤도보다 Ti나 Mo의 d궤도에 의하여 구성된다. d궤도는 s궤도보다 이방성이 강하고, 비정질 구조에서는 n형 캐리어를 전도하기 어렵고, 이동도는 저하한다.
상술한 것에 의하여 Ti나 Mo를 In-Ga-Zn-O계 산화물 반도체에 포함시키면, 고농도가 될수록 n형 캐리어를 흘리기 어려운, 전기 전도도가 작은 막이 되는 것을 알 수 있다. 따라서, d궤도나 f궤도가 비는 천이 금속 원소인 Ti나 Mo를 산화물 반도체층에 포함시킴으로써, 전기 전도도를 작게(고저항화) 할 수 있다.
또한, 소스 전극층 또는 드레인 전극층(405a, 405b)에 산소 친화성이 높은 금속을 함유하는 재료를 사용하는 것이 바람직하다. 또한, 상기 산소 친화성이 높은 금속은, 티타늄, 알루미늄, 망간, 마그네슘, 지르코늄, 베릴륨, 토륨 중 어느 하나 또는 복수 중에서 선택된 재료인 것이 바람직하다.
버퍼층(404)에 접하는 소스 전극층 또는 드레인 전극층(405a, 405b)은, 산소 친화성이 높은 금속을 사용한 것으로 하는 것이 바람직하다. 산소 친화성이 높은 금속으로서는, 예를 들어, 티타늄, 알루미늄, 망간, 마그네슘, 지르코늄, 베릴륨, 토륨 등의 아연과 비교하여 표준 전극 전위가 작은 금속을 들 수 있다. 또한, 구리 등을 사용하여도 좋다. 이와 같이, 산소 친화성이 높은 금속과 산화물 반도체층이 접하는 구성으로 하여 열 처리 등을 행함으로써, 산화물 반도체층인 버퍼층(404)의 소스 전극층 또는 드레인 전극층(405a, 405b)과 접하는 영역의 산소의 조성 비율은 다른 영역의 조성 비율과 비교하여 작게 된다. 상기 저산소 영역에 있어서는, 도전성이 향상하는 경향이 있기 때문에, 저저항 영역이 된다. 또한, 산소 친화성이 높은 금속은 상기 재료에 한정되지 않는다.
상기 현상은, 산소 친화성이 높은 금속이 산화물 반도체층에서 산소를 뽑은 것에 기인하는 것이기 때문에, 전극층의 산화물 반도체층과 접하는 영역의 산소의 조성 비율은 다른 영역의 조성 비율과 비교하여 크게 된다고 생각할 수 있다(즉, 상기 영역에 있어서, 전극층은 산화된다). 이것을 고려하면, 산화물 반도체층과 접하는 영역의 전극층에 있어서 형성되는 금속 산화물은, 도전성을 갖는 것이 바람직하다. 예를 들어, 산소 친화성이 높은 금속으로서 티타늄을 사용하는 경우라면, 일산화물에 비슷한 조성 비율(예를 들어, TiOx로 한 경우에 0.5<x<1.5 정도)의 산화물이 형성되는 조건으로 각종 처리를 행하면 좋다. 이것은, 티타늄의 일산화물은 도전성을 갖지만, 티타늄의 이산화물은 절연성을 갖기 때문이다.
여기서, 산소 친화성이 높은 금속을 전극층으로서 사용하는 경우의 효과에 대해서, 계산기 시뮬레이션에 의거하여 설명한다. 여기서는, 산소 친화성이 높은 금속으로서 티타늄을 사용하고, 산화물 반도체층으로서, In-Ga-Zn-O계의 산화물 반도체 재료를 사용하는 경우에 대해서 계산하지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 또한, 계산에 있어서, In-Ga-Zn-O계의 산화물 반도체 재료의 조성은 In:Ga:Zn:O=1:1:1:4로 하였다.
먼저, 비정질 상태의 산화물 반도체로부터 산소가 손실되는 것에 의한 효과를 검증하였다.
우선, 고전 MD(분자 동력학) 계산을 사용한 melt-quench법으로 In-Ga-Zn-O계 산화물 반도체의 비정질 구조를 준비하였다. 여기서는, 총 원자수가 84개, 밀도가 5.9g/cm3의 구조에 대해서 계산한다. 금속-산소간 및 산소-산소간에 대해서는, Born-Mayer-Huggins형의 포텐셜을 금속-금속간에 대해서는 Lennard-Jones형의 포텐셜을 사용하여 NVT앙상블로 계산하였다. 계산 프로그램으로서는, Materials Explorer를 사용하였다.
그 후, 상기 고전 MD 계산으로 얻어진 구조에 대해서 밀도 범함수 이론(DFT)에 의거하는 평면파-의(擬)포텐셜법을 사용한 제 1 원리 계산(양자 MD 계산)으로 구조를 최적화하고, 상태 밀도를 구하였다. 또한, 임의의 산소 원자를 1개 제외한 구조에 대해서도 구조 최적화를 행하고, 상태 밀도를 계산하였다. 계산 프로그램으로서는, CASTEP를 교환 상관 범함수(交換相關汎函數)로서는 GGA-PBE를 사용하였다.
도 33a 및 도 33b에 상기 계산 결과에 의거하여 얻어진 구조의 상태 밀도를 도시한다. 도 33a는 산소 결손이 없는 구조의 상태 밀도이며, 도 33b는 산소 결손이 있는 구조의 상태 밀도이다. 여기서, 0(eV)은 페르미 준위에 대응하는 에너지를 나타낸다. 도 33a 및 도 33b를 보면, 산소 결손이 없는 구조에서는, 페르미 준위는 가전자 대역의 상단에 존재하는 것에 대해서, 산소 결손이 있는 구조에서는, 페르미 준위는 전도 대역 중에 존재하는 것을 알 수 있다. 산소 결손이 있는 구조에서는, 페르미 준위가 전도 대역 중에 존재하기 때문에, 전도에 기여하는 전자수가 증가하고, 저항이 낮은(도전율이 높은) 구조가 얻어진다.
다음에, 전극층으로서 산소 친화성이 높은 금속을 사용함으로써, 비정질 상태의 산화물 반도체로부터 산소 친화성이 높은 금속으로 산소가 이동하는 상태를 확인하였다.
여기서는, 상술한 제 1 원리 계산으로 얻어진 In-Ga-Zn-O계의 비정질 구조 위에 티타늄 결정을 적층하고, 상기 구조에 대해서 NVT앙상블로 양자 MD 계산하였다. 계산 프로그램으로서는, CASTEP를 교환 상관 범함수로서는, GGA-PBE을 사용하였다. 또한, 온도 조건은 623K(350℃)로 하였다.
도 34a 및 도 34b에 양자 MD 계산 전후의 구조를 도시한다. 도 34a는, 양자 MD 계산 전의 구조이며, 도 34b는 양자 MD 계산 후의 구조이다. 양자 MD 계산 후의 구조는, 양자 MD 계산 전과 비교하여 티타늄과 결합한 산소의 수가 증가한다. 상기 구조의 변화는, 비정질 상태의 산화물 반도체층으로부터 산소 친화성이 높은 금속층에 산소 원자가 이동하는 것을 시사(示唆)한다.
도 35에 양자 MD 계산 전후에 있어서의 티타늄 및 산소의 밀도를 도시한다. 각 곡선은 각각, 양자 MD 계산 전의 티타늄의 밀도(Ti_before), 양자 MD 계산 후의 티타늄의 밀도(Ti_after), 양자 MD 계산 전의 산소의 밀도(O_before), 양자 MD 계산 후의 산소의 밀도(O_after)를 나타낸다. 도 35를 보면, 산소 친화성이 높은 금속에 산소 원자가 이동하는 것을 알 수 있다.
이와 같이, 산화물 반도체층과, 산소 친화성이 높은 금속층을 접촉시켜 열 처리를 행함으로써, 산화물 반도체층으로부터 금속층에 산소 원자가 이동하고, 계면 부근에 있어서 캐리어 밀도가 증가하는 것이 확인되었다. 이것은, 계면 부근에 있어서 저저항의 영역이 형성되는 것을 시사하는 것이며, 반도체층과 전극층의 콘택트 저항을 저감시키는 효과를 초래한다고 말할 수 있다.
채널 형성 영역을 포함하는 반도체층(403)으로서는, 반도체 특성을 갖는 산화물 재료를 사용하면 좋다. 예를 들어, InMO3(ZnO)m(m>0)로 표기되는 구조의 산화물 반도체를 사용할 수 있고, 특히, In-Ga-Zn-O계 산화물 반도체를 사용하는 것이 바람직하다. 또한, M은 갈륨(Ga), 철(Fe), 니켈(Ni), 망간(Mn) 및 코발트(Co) 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서, Ga의 경우가 있는 외에도 Ga와 Ni, 또는 Ga와 Fe 등, Ga 이외의 상기 금속 원소가 포함되는 경우가 있다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소 외에 불순물 원소로서 Fe, Ni, 그 외의 천이 금속 원소, 또는 상기 천이 금속의 산화물이 포함되는 것이 있다. 본 명세서로서는, InMO3(ZnO)m(m>0)로 표기되는 구조의 산화물 반도체층 중, M으로서 적어도 Ga를 포함하는 구조의 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체라고 부르고, 상기 박막을 In-Ga-Zn-O계 비단결정막이라고도 부른다.
또한, 산화물 반도체층에 적용하는 산화물반도체로서 상기 외에도, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 산화물 반도체를 적용할 수 있다.
도 2a 내지 도 2e는 박막 트랜지스터(470)의 제작 공정을 도시하는 단면도에 상당한다.
도 2a에 있어서, 절연 표면을 갖는 기판인 기판(400) 위에 게이트 전극층(401)을 형성한다. 하지막이 되는 절연막을 기판(400)과 게이트 전극층(401)의 사이에 형성하여도 좋다. 하지막에는 기판(400)으로부터의 불순물 원소의 확산을 방지하는 기능이 있고, 질화실리콘막, 산화실리콘막, 질화산화실리콘막, 또는 산화질화실리콘막으로부터 선택된 하나 또는 복수의 막에 의한 적층 구조에 의하여 형성할 수 있다. 게이트 전극층(401)의 재료는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 사용하여, 단층 또는 적층하여 형성할 수 있다.
예를 들어, 게이트 전극층(401)의 2층의 적층 구조로서는, 알루미늄층 위에 몰리브덴층이 적층된 2층의 적층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층 구조, 또는 구리층 위에 질화티타늄층 또는 질화탄탈층을 적층한 2층 구조, 질화티타늄층과 몰리브덴층을 적층한 2층 구조로 하는 것이 바람직하다. 3층의 적층 구조로서는, 텅스텐층 또는 질화텅스텐층과, 알루미늄과 실리콘의 합금 또는 알루미늄과 티타늄의 합금과, 질화티타늄 또는 티타늄층을 적층한 구조로 하는 것이 바람직하다.
게이트 전극층(401) 위에 게이트 절연층(402)을 형성한다.
게이트 절연층(402)은, 플라즈마 CVD법 또는 스퍼터법 등을 사용하고, 산화실리콘층, 질화실리콘층, 산화질화실리콘층 또는 질화산화실리콘층을 단층 또는 적층하여 형성할 수 있다. 또한, 게이트 절연층(402)으로서, 유기 실란 가스를 사용한 CVD법으로 산화실리콘층을 형성할 수도 있다. 유기 실란 가스로서는, 규산에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
게이트 절연층(402) 위에, 제 1 산화물 반도체막(433), 제 2 산화물 반도체막(434)을 순차로 적층한다(도 2a 참조).
또한, 제 1 산화물 반도체막(433)을 스퍼터법으로 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터를 행하고, 게이트 절연층(402)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역 스퍼터는, 타깃 측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판 측에 RF 전원을 사용하여 전압을 인가하여 기판에 플라즈마를 형성하여 표면을 개질하는 방법이다.
또한, 아르곤 분위기 대신에 질소, 헬륨 등을 사용하여도 좋다. 또한, 아르곤 분위기에 산소, 수소, N2O 등을 첨가한 분위기에서 행하여도 좋다. 또한, 아르곤 분위기에 Cl2, CF4 등을 첨가한 분위기에서 행하여도 좋다.
제 1 산화물 반도체막(433)으로서 In-Ga-Zn-O계 비단결정막을 사용한다. 제 1 산화물 반도체막(433)은, In-Ga-Zn-O계 산화물 반도체 타깃을 사용하여 스퍼터법으로 형성한다.
제 2 산화물 반도체막(434)으로서 티타늄을 포함하는 In-Ga-Zn-O계 비단결정막을 사용한다. 제 2 산화물 반도체막(434)은 산화티타늄을 포함하는 In-Ga-Zn-O 타깃을 사용하여 스퍼터법으로 형성한다.
게이트 절연층(402), 제 1 산화물 반도체막(433), 제 2 산화물 반도체막(434)을 대기에 노출시키지 않고 연속적으로 형성하여도 좋다. 대기에 노출시키지 않고 연속 성막함으로써, 대기 성분이나 대기 중에 부유하는 불순물 원소에 오염되는 일 없이 각 적층 계면을 형성할 수 있기 때문에, 박막 트랜지스터의 특성의 편차를 저감할 수 있다.
제 1 산화물 반도체막(433), 제 2 산화물 반도체막(434)을 포토리소그래피 공정으로 섬 형상의 산화물 반도체층인 반도체층(403), 산화물 반도체층(431)으로 가공한다.
게이트 절연층(402), 반도체층(403) 및 산화물 반도체층(431) 위에 도전막(432)을 형성한다(도 2b 참조).
도전막(432)의 재료로서는, 산소 친화성이 높은 금속인 티타늄막을 사용한다. 또한, 티타늄막 위에 Al, Cr, Ta, Mo, W 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금 또는 상술한 원소를 조합한 합금막 등을 적층하여도 좋다.
산화물 반도체층(431), 도전막(432)을 에칭 공정으로 에칭하여 버퍼층(404), 소스 전극층 또는 드레인 전극층(405a, 405b)을 형성한다(도 2c 참조). 또한, 버퍼층(404)은 일부만이 에칭되고, 홈부(오목부)를 갖는 버퍼층(404)이 된다.
다음에, 산화물 반도체층인 버퍼층(404) 및 소스 전극층 또는 드레인 전극층(405a, 405b)에 가열 처리를 행한다. 가열 처리에 의하여 산화물 반도체층으로부터 금속층에 산소 원자가 이동하기 때문에, 소스 전극층 또는 드레인 전극층(405a, 405b)과 접하는 제 1 영역(409a, 409b)은 저저항화한다. 한편, 반도체층(403)의 채널 형성 영역과 접하는 제 2 영역(408)은 계속해서 고저항이다. 따라서, 버퍼층(404)에 저저항 영역인 제 1 영역(409a, 409b) 및 고저항 영역인 제 2 영역(408)이 형성된다(도 2d 참조). 또한, 이 가열 처리에 의하여 반도체층(403)의 소스 전극층 또는 드레인 전극층(405a, 405b)과 접하는 영역도 마찬가지로 산화물 반도체층으로부터 금속층에 산소 원자가 이동하여 저저항 영역(435a, 435b)이 형성된다.
가열 처리는, 200℃ 내지 600℃, 대표적으로는, 300℃ 내지 500℃에서 행하면 좋다. 예를 들어, 질소 분위기하에서 350℃, 1시간의 열 처리를 행한다.
상술한 공정으로 도 2e에 도시하는 역 스태거형의 박막 트랜지스터(470)를 제작할 수 있다. 또한, 박막 트랜지스터(470)를 덮어 버퍼층(404)에 접하는 절연막(407)을 형성한다.
채널 형성 영역과 접하는 영역의 버퍼층은 고저항화 영역이기 때문에, 박막 트랜지스터의 전기 특성은 안정화되고, 오프 전류의 증가 등을 방지할 수 있다. 한편, 소스 전극층 및 드레인 전극층과 접하는 영역의 버퍼층은 저저항 영역이기 때문에, 콘택트 저항이 낮고, 온 전류는 높게 할 수 있다. 따라서, 전기 특성이 높고, 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 장치로 할 수 있다.
(실시형태 2)
여기서는, 실시형태 1에 있어서, 채널 형성 영역을 갖는 산화물 반도체층과 버퍼층이 상이한 에칭 공정으로 가공된 박막 트랜지스터를 갖는 반도체 장치의 예를 도 3a 내지 도 4e에 도시한다. 따라서, 그 이외는 실시형태 1과 마찬가지로 행할 수 있고, 실시형태 1과 동일한 부분 또는 같은 기능을 갖는 부분, 및 공정의 반복 설명은 생략한다.
도 3a는 반도체 장치가 갖는 박막 트랜지스터(471)의 평면도이며, 도 3b는 도 3a의 선 C3-C4에 있어서의 단면도이다. 박막 트랜지스터(471)는 역 스태거형의 박막 트랜지스터이고, 절연 표면을 갖는 기판인 기판(400) 위에 게이트 전극층(401), 게이트 절연층(402), 반도체층(403), 버퍼층(404), 소스 전극층 또는 드레인 전극층(405a, 405b)을 포함한다. 또한, 박막 트랜지스터(471)를 덮어, 버퍼층(404)에 접하는 절연막(407)이 형성된다.
버퍼층(404)은, 소스 전극층 또는 드레인 전극층(405a, 405b)과 접하는 저저항 영역인 제 1 영역(409a, 409b) 및 반도체층(403)의 채널 형성 영역과 접하는 고저항 영역인 제 2 영역(408)을 갖는다.
박막 트랜지스터(471)에 있어서는, 버퍼층(404)은 반도체층(403)의 단부를 덮어 소스 전극층 또는 드레인 전극층(405a, 405b)의 아래에 연장하여 형성된다.
도 4a 내지 도 4e는 박막 트랜지스터(471)의 제작 공정을 도시하는 단면도에 상당한다.
절연 표면을 갖는 기판(400) 위에 게이트 전극층(401)을 형성하고, 게이트 전극층(401) 위에 게이트 절연층(402)을 형성한다.
게이트 절연층(402) 위에 산화물 반도체막을 형성하고, 섬 형상으로 에칭 가공하여 반도체층(403)을 형성한다(도 4a 참조).
섬 형상으로 가공된 반도체층(403) 위를 덮도록 산화물 반도체막(436)을 형성하고, 산화물 반도체막(436) 위에 도전막(432)을 적층한다(도 4b 참조). 산화물 반도체막(436)은, 실시형태 1에 있어서의 제 2 산화물 반도체막(434)과 같은 막이고, 티타늄을 포함하는 In-Ga-Zn-O계 비단결정막을 사용한다. 산화물 반도체막(436)은 산화티타늄을 포함하는 In-Ga-Zn-O 타깃을 사용하여 스퍼터법으로 형성한다.
도전막(432)의 재료로서는, 산소 친화성이 높은 금속인 티타늄막을 사용한다.
산화물 반도체막(436), 도전막(432)을 에칭 공정으로 에칭하여, 버퍼층(404), 소스 전극층 또는 드레인 전극층(405a, 405b)을 형성한다(도 4c 참조). 또한, 버퍼층(404)은 일부만이 에칭되고, 홈부(오목부)를 갖는 버퍼층(404)이 된다.
다음에, 산화물 반도체층인 버퍼층(404) 및 소스 전극층 또는 드레인 전극층(405a, 405b)에 가열 처리를 행한다. 가열 처리에 의하여 산화물 반도체층으로부터 금속층에 산소 원자가 이동하기 때문에, 소스 전극층 또는 드레인 전극층(405a, 405b)과 접하는 제 1 영역(409a, 409b)은 저저항화한다. 한편, 반도체층(403)의 채널 형성 영역과 접하는 제 2 영역(408)은 계속해서 고저항이다. 따라서, 버퍼층(404)에 저저항 영역인 제 1 영역(409a, 409b) 및 고저항 영역인 제 2 영역(408)이 형성된다(도 4d 참조).
가열 처리는, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃에서 행하면 좋다. 예를 들어, 질소 분위기하에서 350℃, 1시간의 열 처리를 행한다.
상술한 공정으로 도 4e에 도시하는 역 스태거형 박막 트랜지스터(471)를 제작할 수 있다. 또한, 박막 트랜지스터(471)를 덮어 버퍼층(404)에 접하는 절연막(407)을 형성한다.
이와 같이, 박막 트랜지스터의 제작 공정에 있어서, 에칭 가공의 공정 순서를 변화시킴으로써, 형상이 다른 박막 트랜지스터를 다양하게 제작할 수 있다.
채널 형성 영역과 접하는 영역의 버퍼층은 고저항화 영역이기 때문에, 박막 트랜지스터의 전기 특성은 안정화되고, 오프 전류의 증가 등을 방지할 수 있다. 한편, 소스 전극층 및 드레인 전극층과 접하는 영역의 버퍼층은 저저항 영역이기 때문에, 콘택트 저항이 낮고, 온 전류는 높게 할 수 있다. 따라서, 전기 특성이 높고, 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 장치로 할 수 있다.
(실시형태 3)
반도체 장치 및 반도체 장치의 제작 방법의 다른 예를 도 5a 내지 도 6e를 사용하여 설명한다. 본 실시형태는, 실시형태 1 및 실시형태 2에 있어서, 버퍼층의 재료 및 제작 방법이 다른 예이다. 따라서, 그 이외는 실시형태 1 및 실시형태 2와 마찬가지로 행할 수 있고, 실시형태 1 및 실시형태 2와 동일한 부분 또는 같은 기능을 갖는 부분, 및 공정의 반복 설명은 생략한다.
도 5a는 반도체 장치가 갖는 박막 트랜지스터(460)의 평면도이고, 도 5b는 도 5a의 선 D1-D2에 있어서의 단면도이다. 박막 트랜지스터(460)는 역 스태거형 박막 트랜지스터이고, 절연 표면을 갖는 기판(450) 위에 게이트 전극층(451), 게이트 절연층(452), 반도체층(453), 버퍼층(454), 소스 전극층 또는 드레인 전극층(455a, 455b)을 포함한다. 또한, 박막 트랜지스터(460)를 덮어 버퍼층(454)에 접하는 절연막(457)이 형성된다.
버퍼층(454)은, 소스 전극층 또는 드레인 전극층(455a, 455b)과 접하는 저저항 영역인 제 1 영역(459a, 459b) 및 반도체층(453)의 채널 형성 영역과 접하는 고저항 영역인 제 2 영역(458)을 갖는다.
버퍼층(454)은 막 내에 저항 분포를 갖고, 반도체층(453)의 채널 형성 영역 위에 형성되는 제 2 영역(458)의 전기 전도도는 반도체층(453)의 채널 형성 영역의 전기 전도도보다 낮고, 소스 전극층 또는 드레인 전극층(455a, 455b)과 접하는 제 1 영역(459a, 459b)의 전기 전도도는 반도체층(453)의 채널 형성 영역의 전기 전도도보다 높다. 또한, 버퍼층(454) 및 반도체층(453)은, 게이트 절연층(452)보다 전기 전도도가 높다(저항이 낮다). 따라서, 전기 전도도가 높은 순서로부터, 버퍼층(454)의 저저항 영역(제 1 영역(459a, 459b)), 반도체층(453)의 채널 형성 영역, 버퍼층(454)의 고저항 영역(제 2 영역(458)), 게이트 절연층(452)이 된다.
버퍼층(454)은, 저저항의 제 1 영역(459a, 459b)을 금속 영역, 및 고저항의 제 2 영역(458)을 금속 산화 영역으로 구성한 막이다. 이러한 버퍼층(454)은, 금속막을 형성한 후, 그 금속막에 선택적으로 산화 처리를 행함으로써 형성할 수 있다.
도 6a 내지 도 6e는, 박막 트랜지스터(460)의 제작 공정을 도시하는 단면도이다.
기판(450) 위에 게이트 전극층(451)을 형성하고, 게이트 전극층(451) 위에 게이트 절연층(452)을 형성한다.
게이트 절연층(452) 위에 산화물 반도체막(463)을 형성하고, 산화물 반도체막(463) 위에 금속막(464)을 순차로 적층한다(도 6a 참조).
산화물 반도체막(463)으로서 In-Ga-Zn-O계 비단결정막을 사용한다. 산화물 반도체막(463)은, In-Ga-Zn-O계 산화물 반도체 타깃을 사용하여 스퍼터법으로 형성한다.
금속막(464)은, 고저항 영역을 형성하기 위해서 제작 공정에 있어서 선택적으로 산화 처리가 가능한 재료라면 좋고, 탄탈(Ta)이나 알루미늄(Al)을 사용할 수 있다. 금속막(464)으로서 탄탈막을 형성한다.
산화물 반도체막(463), 금속막(464)을 포토리소그래피 공정으로 섬 형상의 산화물 반도체층인 반도체층(453) 및 버퍼층(454)으로 가공한다.
게이트 절연층(452), 반도체층(453), 및 버퍼층(454) 위에 도전막(462)을 형성한다(도 6b 참조).
도전막(462)을 에칭 공정으로 에칭하여, 소스 전극층 또는 드레인 전극층(455a, 455b)을 형성한다(도 6c 참조).
다음에, 버퍼층(454)에 선택적으로 산화 처리를 행한다. 산화 처리로서는, 플라즈마 처리나 약액에 의한 개질 처리를 행하면 좋다. 버퍼층(454)의 소스 전극층 또는 드레인 전극층(455a, 455b)으로 덮이지 않는 영역에 산화 처리로서 산소 플라즈마 처리를 행하여 고저항의 금속 산화 영역을 형성한다. 이 금속 산화 영역은 버퍼층(454)에 있어서 반도체층(453)의 채널 형성 영역과 접하는 제 2 영역(458)이다. 한편, 소스 전극층 또는 드레인 전극층(455a, 455b)과 접하는 제 1 영역(459a, 459b)은 산화 처리되지 않기 때문에, 계속해서 저저항의 금속 영역이다. 따라서, 버퍼층(454)에 저저항 영역인 제 1 영역(459a, 459b) 및 고저항 영역인 제 2 영역(458)이 형성된다(도 6d 참조).
그 후, 200℃ 내지 600℃, 대표적으로는, 300℃ 내지 500℃의 열 처리를 행하면 좋다. 예를 들어, 질소 분위기하에서 350℃, 1시간의 열 처리를 행한다. 이 열 처리에 의하여 반도체층(453)을 구성하는 In-Ga-Zn-O계 산화물 반도체의 원자 레벨의 재배열이 행해진다. 이 열 처리(광 어닐 등도 포함한다)는, 반도체층(453) 중에 있어서의 캐리어의 이동을 저해하는 변형을 해방할 수 있다. 또한, 상기 열 처리를 행하는 타이밍은, 산화물 반도체막(463)의 형성 후라면 특히 한정되지 않는다.
또한, 소스 전극층 또는 드레인 전극층(455a, 455b)에 산소 친화성이 높은 금속인 티타늄막을 사용하기 때문에, 이 가열 처리에 의하여 반도체층(453)의 소스 전극층 또는 드레인 전극층(455a, 455b)과 접하는 영역에서는, 실시형태 1 및 실시형태 2와 마찬가지로 산화물 반도체층으로부터 금속층에 산소 원자가 이동하여, 저저항 영역(465a, 465b)이 형성된다.
상술한 공정으로, 도 6e에 도시하는 반도체층(453)을 채널 형성 영역으로 하는 역 스태거형의 박막 트랜지스터(460)를 제작할 수 있다. 또한, 박막 트랜지스터(460)를 덮어 버퍼층(454)에 접하는 절연막(457)을 형성한다.
채널 형성 영역과 접하는 영역의 버퍼층은 고저항화 영역이기 때문에, 박막 트랜지스터의 전기 특성은 안정화되고, 오프 전류의 증가 등을 방지할 수 있다. 한편, 소스 전극층 및 드레인 전극층과 접하는 영역의 버퍼층은 저저항 영역이기 때문에, 콘택트 저항이 낮고, 온 전류는 높게 할 수 있다. 따라서, 전기 특성이 높고 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 장치로 할 수 있다.
(실시형태 4)
여기서는, 실시형태 3에 있어서 채널 형성 영역을 갖는 산화물 반도체층과 버퍼층이 상이한 에칭 공정으로 가공된 박막 트랜지스터를 갖는 반도체 장치의 예를 도 7a 내지 도 8e에 도시한다. 따라서, 그 이외는 실시형태 3과 마찬가지로 행할 수 있고, 실시형태 3과 동일한 부분 또는 같은 기능을 갖는 부분, 및 공정의 반복 설명은 생략한다.
도 7a는 반도체 장치가 갖는 박막 트랜지스터(480)의 평면도이며, 도 7b는 도 7a의 선 D3-D4에 있어서의 단면도이다. 박막 트랜지스터(480)는, 역 스태거형의 박막 트랜지스터이며, 절연 표면을 갖는 기판인 기판(450) 위에 게이트 전극층(451), 게이트 절연층(452), 반도체층(453), 버퍼층(454), 소스 전극층 또는 드레인 전극층(455a, 455b)을 포함한다. 또한, 박막 트랜지스터(480)를 덮어, 버퍼층(454)에 접하는 절연막(457)이 형성된다.
버퍼층(454)은, 소스 전극층 또는 드레인 전극층(455a, 455b)과 접하는 저저항 영역인 제 1 영역(459a, 459b), 및 반도체층(453)의 채널 형성 영역과 접하는 고저항 영역인 제 2 영역(458)을 갖는다.
버퍼층(454)은 반도체층(453) 위의 채널 형성 영역 및 근방을 선택적으로 덮도록 형성된다. 반도체층(453)에 있어서, 버퍼층(454)으로 덮이지 않는 노출 영역은 소스 전극층 또는 드레인 전극층(455a, 455b)과 직접 접하고, 소스 전극층 또는 드레인 전극층(455a, 455b)과 접하는 영역은 저저항 영역(465a, 465b)이 된다.
버퍼층(454)은, 저저항의 제 1 영역(459a, 459b)을 금속 영역, 및 고저항의 제 2 영역(458)을 금속 산화 영역으로 구성한 막이다. 이러한 버퍼층(454)은, 금속막을 형성한 후, 그 금속막에 선택적으로 산화 처리를 행함으로써 형성할 수 있다.
도 8a 내지 도 8e는 박막 트랜지스터(480)의 제작 공정을 도시하는 단면도이다.
기판(450) 위에 게이트 전극층(451)을 형성하고, 게이트 전극층(451) 위에 게이트 절연층(452)을 형성한다.
게이트 절연층(452) 위에 산화물 반도체막을 형성하고, 포토리소그래피 공정에 의하여 섬 형상으로 가공하여 반도체층(453)을 형성한다. 반도체층(453) 위에 금속막(464)을 형성한다(도 8a 참조). 금속막(464)으로서 탄탈막을 형성한다.
금속막(464)을 포토리소그래피 공정으로 가공하여 반도체층(453)을 선택적으로 덮는 버퍼층(454)을 형성한다. 버퍼층(454)은 반도체층(453)의 채널 형성 영역 및 그 근방을 덮도록 선택적으로 형성된다.
게이트 절연층(452), 반도체층(453), 및 버퍼층(454) 위에 도전막(462)을 형성한다(도 8b 참조).
도전막(462)을 에칭 공정으로 에칭하여 소스 전극층 또는 드레인 전극층(455a, 455b)을 형성한다(도 8c 참조).
다음에, 버퍼층(454)에 선택적으로 절연화 처리를 행한다. 버퍼층(454)의 소스 전극층 또는 드레인 전극층(455a, 455b)에 덮이지 않는 영역에 산화 처리로서 산소 플라즈마 처리를 행하고, 고저항의 금속 산화 영역을 형성한다. 이 금속 산화 영역은 버퍼층(454)에 있어서 반도체층(453)의 채널 형성 영역과 접하는 제 2 영역(458)이다. 한편, 소스 전극층 또는 드레인 전극층(455a, 455b)과 접하는 제 1 영역(459a, 459b)은 산화 처리되지 않기 때문에, 계속해서 저저항의 금속 영역이다. 따라서, 버퍼층(454)에 저저항 영역인 제 1 영역(459a, 459b) 및 고저항 영역인 제 2 영역(458)이 형성된다(도 8d 참조).
그 후, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃의 열 처리를 행하면 좋다. 예를 들어, 질소 분위기하에서 350℃, 1시간의 열 처리를 행한다.
또한, 소스 전극층 또는 드레인 전극층(455a, 455b)에 산소 친화성이 높은 금속인 티타늄막을 사용하기 때문에, 이 가열 처리에 의하여 반도체층(453)의 소스 전극층 또는 드레인 전극층(455a, 455b)과 접하는 영역에서는, 실시형태 1 및 실시형태 2와 마찬가지로 산화물 반도체층으로부터 금속층에 산소 원자가 이동하여 저저항 영역(465a, 465b)이 형성된다.
상술한 공정으로 도 8e에 도시하는 반도체층(453)을 채널 형성 영역으로 하는 역 스태거형의 박막 트랜지스터(480)를 제작할 수 있다. 또한, 박막 트랜지스터(480)를 덮어 버퍼층(454)에 접하는 절연막(457)을 형성한다.
이와 같이, 박막 트랜지스터의 제작 공정에 있어서, 에칭 가공의 공정 순서를 변화시킴으로써, 형상이 다른 박막 트랜지스터를 다양하게 제작할 수 있다.
채널 형성 영역과 접하는 영역의 버퍼층은 고저항화 영역이기 때문에, 박막 트랜지스터의 전기 특성은 안정화되고, 오프 전류의 증가 등을 방지할 수 있다. 한편, 소스 전극층 및 드레인 전극층과 접하는 영역의 버퍼층은 저저항 영역이기 때문에, 콘택트 저항이 낮고, 온 전류는 높게 할 수 있다. 따라서, 전기 특성이 높고, 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 장치로 할 수 있다.
(실시형태 5)
박막 트랜지스터를 포함하는 반도체 장치의 제작 공정에 대해서 도 9a 내지 도 16을 사용하여 설명한다.
도 9a에 있어서, 투광성을 갖는 기판(100)에는 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판을 사용할 수 있다.
다음에, 도전층을 기판(100)의 전체 면에 형성한 후, 제 1 포토리소그래피 공정을 행하고, 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 배선 및 전극(게이트 전극층(101)을 포함하는 게이트 배선, 용량 배선(108), 및 제 1 단자(121))을 형성한다. 이 때, 적어도 게이트 전극층(101)의 단부에 테이퍼 형상이 형성되도록 에칭한다. 이 단계에서의 단면도를 도 9a에 도시한다. 또한, 이 단계에서의 평면도가 도 11에 상당한다.
게이트 전극층(101)을 포함하는 게이트 배선과 용량 배선(108), 단자부의 제 1 단자(121)는, 내열성 도전성 재료로서는 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc) 중에서 선택된 원소 또는 상술한 원소를 성분으로 하는 합금 또는 상술한 원소를 조합한 합금막, 또는 상술한 원소를 성분으로 하는 질화물로 형성하는 것이 바람직하다. 또한, 알루미늄(Al)이나 구리(Cu) 등의 저저항 도전성 재료로 형성하는 경우는, Al 단체로는 내열성이 떨어지고, 또한 부식하기 쉽다는 등의 문제점이 있기 때문에, 상기 내열성 도전성 재료와 조합하여 형성한다.
다음에, 게이트 전극층(101) 위에 게이트 절연층(102)을 전체 면에 형성한다. 게이트 절연층(102)은 스퍼터법 등을 사용하여 막 두께를 50nm 내지 250nm로 한다.
예를 들어, 게이트 절연층(102)으로서 스퍼터법으로 산화실리콘막을 사용하여 100nm의 두께로 형성한다. 물론, 게이트 절연층(102)은 이러한 산화실리콘막에 한정되지 않고, 산화질화실리콘막, 질화실리콘막, 산화알루미늄막, 산화탄탈막 등의 다른 절연막을 사용하여 이들의 재료로 이루어지는 단층 또는 적층 구조로 형성하여도 좋다.
다음에, 게이트 절연층(102) 위에 제 1 산화물 반도체막(133)(제 1 In-Ga-Zn-O계 비단결정막)을 형성한다. 플라즈마 처리 후, 대기에 노출시키지 않고, 제 1 In-Ga-Zn-O계 비단결정막을 형성하는 것은, 게이트 절연층과 반도체막의 계면에 분말 상태 물질(파티클(particle), 먼지라고도 한다)을 부착시키지 않는 점에서 유용하다. 여기서는, 직경 8인치의 In, Ga, 및 Zn을 포함하는 산화물 반도체 타깃(In2O3:Ga2O3:ZnO=1:1:1)을 사용하여 기판과 타깃 사이의 거리를 170mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 아르곤 또는 산소 분위기하에서 형성한다. 또한, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. 제 1 In-Ga-Zn-O계 비단결정막의 막 두께는, 5nm 내지 200nm로 한다. 제 1 In-Ga-Zn-O계 비단결정막의 막 두께는 100nm로 한다.
다음에, 대기에 노출시키지 않고, 티타늄을 포함하는 제 2 산화물 반도체막(134)(티타늄을 포함하는 In-Ga-Zn-O계 비단결정막)을 스퍼터법으로 형성한다(도 9b 참조). 제 2 산화물 반도체막(134)은, 티타늄을 포함하는 In-Ga-Zn-O계 산화물 반도체 타깃을 사용하여 스퍼터법으로 형성한다.
스퍼터법에는 스퍼터용 전원에 고주파 전원을 사용하는 RF 스퍼터법과, DC스퍼터법이 있고, 펄스적으로 바이어스를 주는 펄스 DC 스퍼터법도 더 있다. RF 스퍼터법은 주로 절연막을 형성하는 경우에 사용되고, DC 스퍼터법은 주로 금속막을 형성하는 경우에 사용된다.
또한, 재료가 상이한 타깃을 복수 설치할 수 있는 다원 스퍼터 장치도 있다. 다원 스퍼터 장치는, 동일한 챔버에서 상이한 재료막을 적층 성막하는 것도, 동일한 챔버에서 복수 종류의 재료를 동시에 방전시켜 성막할 수도 있다.
또한, 챔버 내부에 자석 기구를 구비한 마그네트론 스퍼터법을 사용하는 스퍼터 장치나, 글로우 방전을 사용하지 않고 마이크로파를 사용하여 발생시킨 플라즈마를 사용하는 ECR 스퍼터법을 사용하는 스퍼터 장치가 있다.
또한, 스퍼터법을 사용하는 성막 방법으로서, 성막 중에 타깃 물질과 스퍼터 가스 성분을 화학 반응시켜 그들의 화합물 박막을 형성하는 리액티브 스퍼터법이나, 성막 중에 기판에도 전압을 인가하는 바이어스 스퍼터법도 있다.
다음에, 제 2 포토리소그래피 공정을 행하고, 레지스트 마스크를 형성하고, 제 1 산화물 반도체막(133) 및 제 2 산화물 반도체막(134)을 에칭한다. 예를 들어, 인산과 아세트산과 질산을 혼합한 용액을 사용한 웨트 에칭에 의하여 불필요한 부분을 제거하여 반도체층(103), 산화물 반도체층(111)을 형성한다. 또한, 여기서의 에칭은, 웨트 에칭에 한정되지 않고, 드라이 에칭을 사용하여도 좋다. 또한, 이 단계에서의 평면도가 도 12에 상당한다.
드라이 에칭에 사용하는 에칭 가스로서는, 염소를 포함하는 가스(염소계 가스, 예를 들어, 염소(Cl2), 염화붕소(BCl3), 염화실리콘(SiCl4), 사염화탄소(CCl4) 등)가 바람직하다.
또한, 불소를 포함하는 가스(불소계 가스, 예를 들어, 사불화탄소(CF4), 불화유황(SF6), 불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화 수소(HBr), 산소(O2), 이들의 가스에 헬륨(He)이나 아르곤(Ar) 등의 희 가스를 첨가한 가스 등을 사용할 수 있다.
드라이 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용할 수 있다. 원하는 가공 형상으로 에칭할 수 있도록 에칭 조건(코일형의 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절히 조절한다.
웨트 에칭에 사용하는 에칭 액으로서는, 인산과 아세트산과 질산을 혼합한 용액, 암모니아과수(과산화수소:암모니아:물=5:2:2) 등을 사용할 수 있다. 또한, ITO07N(KANTO CHEMICAL CO.,INC 제)를 사용하여도 좋다.
또한, 웨트 에칭 후의 에칭 액은, 에칭된 재료와 함께 세정함으로써 제거된다. 그 제거된 재료를 포함하는 에칭 액의 폐액을 정제(精製)하고, 포함되는 재료를 재이용하여도 좋다. 상기 에칭 후의 폐액으로부터 산화물 반도체층에 포함되는 인듐 등의 재료를 회수하여 재이용함으로써, 자원(資源)을 효과적으로 활용하여 저비용화할 수 있다.
원하는 가공 형상으로 에칭할 수 있도록 재료에 맞추어 에칭 조건(에칭 액, 에칭 시간, 온도 등)을 적절히 조절한다.
다음에, 제 3 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 에칭으로 불필요한 부분을 제거하여 게이트 전극층과 같은 재료의 배선이나 전극층에 도달하는 콘택트 홀을 형성한다. 이 콘택트 홀은 후에 형성하는 도전막과 직접 접속하기 위해서 형성한다. 예를 들어, 구동 회로부에 있어서, 게이트 전극층과 소스 전극층 또는 드레인 전극층과 직접 접하는 박막 트랜지스터나, 단자부의 게이트 배선과 전기적으로 접속하는 단자를 형성하는 경우에 콘택트 홀을 형성한다.
다음에, 반도체층(103) 및 산화물 반도체층(111) 위에 금속 재료로 이루어지는 도전막(132)을 스퍼터법이나 진공 증착법으로 형성한다(도 9c 참조).
도전막(132)의 재료로서는, 산소 친화성이 높은 금속인 티타늄막을 사용한다. 또한, 티타늄막 위에 Al, Cr, Ta, Mo, W 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금 또는 상술한 원소를 조합한 합금막 등을 적층하여도 좋다.
다음에, 제 4 포토리소그래피 공정을 행하여 레지스트 마스크(131)를 형성하고, 에칭으로 불필요한 부분을 제거하여 소스 전극층 또는 드레인 전극층(105a, 105b), 버퍼층(104), 및 제 2 단자(122)를 형성한다(도 10a 참조). 이 때의 에칭 방법으로서 웨트 에칭 또는 드라이 에칭을 사용한다. 예를 들어, 도전막(132)으로서 알루미늄막, 또는 알루미늄 합금막을 사용하는 경우는, 인산과 아세트산과 질산을 혼합한 용액을 사용한 웨트 에칭을 행할 수 있다. 여기서는, 암모니아과수(과산화수소:암모니아:물=5:2:2)를 사용한 웨트 에칭에 의하여 Ti막의 도전막(132)을 에칭하여 소스 전극층 또는 드레인 전극층(105a, 105b)을 형성한다. 이 에칭 공정에 있어서 산화물 반도체층(111)의 노출 영역도 일부 에칭되어 버퍼층(104)이 된다. 따라서, 소스 전극층 또는 드레인 전극층(105a, 105b)의 사이이고, 또 반도체층(103)의 채널 형성 영역 위의 버퍼층(104)의 제 2 영역은 막 두께가 얇은 영역이 된다. 도 10a에 있어서는, 소스 전극층 또는 드레인 전극층(105a, 105b), 버퍼층(104)의 에칭을 암모니아과수의 에칭제에 의하여 한번으로 행하기 때문에, 소스 전극층 또는 드레인 전극층(105a, 105b) 및 버퍼층(104)의 단부는 일치하여 연속적인 구조가 된다. 또한, 웨트 에칭을 사용하기 때문에, 에칭이 등방적으로 행해지고, 소스 전극층 또는 드레인 전극층(105a, 105b)의 단부는 레지스트 마스크(131)로부터 후퇴한다.
다음에, 레지스트 마스크(131)을 제거하고, 산화물 반도체층인 버퍼층(104) 및 소스 전극층 또는 드레인 전극층(105a, 105b)에 가열 처리를 행한다. 가열 처리에 의하여 산화물 반도체층으로부터 산소 원자가 이동하기 때문에, 소스 전극층 또는 드레인 전극층(105a, 105b)과 접하는 제 1 영역(109a, 109b)은 저저항화한다. 한편, 반도체층(103)의 채널 형성 영역과 접하는 제 2 영역(112)은 계속해서 고저항 상태이다. 따라서, 버퍼층(104)에 저저항 영역인 제 1 영역(109a, 109b) 및 고저항 영역인 제 2 영역(112)이 형성된다(도 10b 참조). 또한, 이 가열 처리에 의하여 반도체층(103)의 소스 전극층 또는 드레인 전극층(105a, 105b)과 접하는 영역도 마찬가지로 산화물 반도체층으로부터 금속층에 산소 원자가 이동하여 저저항 영역이 형성된다.
가열 처리는, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃로 행하면 좋다. 예를 들어, 질소 분위기하에서 350℃, 1시간의 열 처리를 행한다.
상술한 공정으로 박막 트랜지스터(170)를 제작할 수 있다. 또한, 이 단계에서의 평면도가 도 13에 상당한다.
또한, 이 제 4 포토리소그래피 공정에서, 소스 전극층 또는 드레인 전극층(105a, 105b)과 같은 재료인 제 2 단자(122)를 단자부에 남긴다. 또한, 제 2 단자(122)는 소스 배선(소스 전극층 또는 드레인 전극층(105a, 105b)을 포함하는 소스 배선)과 전기적으로 접속된다.
또한, 다계조 마스크에 의하여 형성한 복수(대표적으로는 2종류)의 두께의 영역을 갖는 레지스트 마스크를 사용하면, 레지스트 마스크의 수를 줄일 수 있기 때문에, 공정 간략화, 저비용화를 도모할 수 있다.
다음에, 박막 트랜지스터(170)를 덮는 보호 절연층(107)을 형성한다. 보호 절연층(107)은, 스퍼터법 등을 사용하여 얻어지는 질화실리콘막, 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 산화탄탈막 등을 사용할 수 있다.
다음에, 제 5 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 보호 절연층(107)의 에칭에 의하여 소스 전극층 또는 드레인 전극층(105b)에 도달하는 콘택트 홀(125)을 형성한다. 또한, 여기서의 에칭에 의하여 제 2 단자(122)에 도달하는 콘택트 홀(127), 제 1 단자(121)에 도달하는 콘택트 홀(126)도 형성한다. 이 단계에서의 단면도를 도 10b에 도시한다.
다음에, 레지스트 마스크를 제거한 후, 투명 도전막을 성막한다. 투명 도전막의 재료로서는, 산화인듐(In2O3)이나 산화인듐 산화주석 합금(In2O3-SnO2, ITO라고 약기한다) 등을 스퍼터법이나 진공 증착법 등을 사용하여 형성한다. 이와 같은 재료의 에칭 처리는 염산계의 용액에 의해 행한다. 그러나, 특히 ITO의 에칭은 잔사(殘渣)가 발생하기 쉽기 때문에, 에칭 가공성을 개선하기 위해 산화인듐 산화아연 합금(In2O3-ZnO)을 사용하여도 좋다.
다음에, 제 6 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 화소 전극층(110)을 형성한다.
또한, 이 제 6 포토리소그래피 공정에서, 용량부에 있어서의 게이트 절연층(102) 및 보호 절연층(107)을 유전체로 하여, 용량 배선(108)과 화소 전극층(110)으로 유지 용량이 형성된다.
또한, 이 제 6 포토리소그래피 공정에서, 제 1 단자(121) 및 제 2 단자(122)를 레지스트 마스크로 덮어 단자부에 형성된 투명 도전막(128, 129)을 남긴다. 투명 도전막(128, 129)은 FPC와의 접속에 사용되는 전극 또는 배선이 된다. 제 1 단자(121) 위에 형성된 투명 도전막(128)은, 게이트 배선의 입력 단자로서 기능하는 접속용의 단자 전극이 된다. 제 2 단자(122) 위에 형성된 투명 도전막(129)은 소스 배선의 입력 단자로서 기능하는 접속용의 단자 전극이다.
다음에, 레지스트 마스크를 제거하고, 이 단계에서의 단면도를 도 10c에 도시한다. 또한, 이 단계에서의 평면도가 도 14에 상당한다.
또한, 도 15a1, 도 15a2는, 이 단계에서의 게이트 배선 단자부의 단면도 및 평면도를 각각 도시한다. 도 15a1은 도 15a2 중의 E1-E2선에 따른 단면도에 상당한다. 도 15a1에 있어서, 보호 절연막(154) 위에 형성되는 투명 도전막(155)은, 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 15a1에 있어서, 단자부에서는 게이트 배선과 같은 재료로 형성되는 제 1 단자(151)와, 소스 배선과 같은 재료로 형성되는 접속 전극층(153)이 게이트 절연층(152)을 통하여 중첩되어 투명 도전막으로 도통시킨다. 또한, 도 10c에 도시한 투명 도전막(128)과 제 1 단자(121)가 접촉하는 부분이, 도 15a1의 투명 도전막(155)과 제 1 단자(151)가 접촉하는 부분에 대응한다.
또한, 도 15b1, 도 15b2는, 도 10c에 도시하는 소스 배선 단자부와 다른 소스 배선 단자부의 평면도 및 단면도를 각각 도시한다. 도 15b1은 도 15b2 중의 F1-F2선에 따른 단면도에 상당한다. 도 15b1에 있어서, 보호 절연막(154) 위에 형성되는 투명 도전막(155)은, 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 15b1에 있어서, 단자부에서는 게이트 배선과 같은 재료로 형성되는 전극층(156)이 소스 배선과 전기적으로 접속되는 제 2 단자(150)의 하방에 게이트 절연층(152)을 통하여 중첩한다. 전극층(156)은, 제 2 단자(150)와 전기적으로 접속하지 않고, 전극층(156)을 제 2 단자(150)와 다른 전위, 예를 들어, 플로팅, GND, 0V 등으로 설정하면, 노이즈 대책을 위한 용량 또는 정전기 대책을 위한 용량을 형성할 수 있다. 또한, 제 2 단자(150)는, 보호 절연막(154)을 통하여 투명 도전막(155)과 전기적으로 접속한다.
게이트 배선, 소스 배선, 및 용량 배선은 화소 밀도에 따라 복수개 설치되는 것이다. 또한, 단자부에서는, 게이트 배선과 동전위의 제 1 단자, 소스 배선과 동전위의 제 2 단자, 용량 배선과 동전위의 제 3 단자 등이 복수 나열되어 배치된다. 각각의 단자의 수는, 각각 임의의 수로 형성하면 되는 것으로 하고, 실시자가 적절히 결정하면 좋다.
이와 같은 6회의 포토리소그래피 공정에 의하여 6장의 포토마스크를 사용하여, 보텀 게이트형의 n채널형 박막 트랜지스터인 박막 트랜지스터(170)를 갖는 화소 박막 트랜지스터부, 유지 용량을 완성시킬 수 있다. 그리고, 이것들을 개개의 화소에 대응하여 매트릭스 형상으로 배치하여 화소부를 구성함으로써 액티브 매트릭스형의 표시 장치를 제작하기 위한 한쪽의 기판으로 할 수 있다. 본 명세서에서는 편의상 이와 같은 기판을 액티브 매트릭스 기판이라고 부른다.
액티브 매트릭스형의 액정 표시 장치를 제작하는 경우에는, 액티브 매트릭스 기판과 대향 전극이 형성된 대향 기판과의 사이에 액정층을 형성하여, 액티브 매트릭스 기판과 대향 기판을 고정한다. 또한, 대향 기판에 형성된 대향 전극과 전기적으로 접속하는 공통 전극을 액티브 매트릭스 기판 위에 형성하고, 공통 전극과 전기적으로 접속하는 제 4 단자를 단자부에 형성한다. 이 제 4 단자는 공통 전극을 고정 전위, 예를 들어, GND, 0V 등으로 설정하기 위한 단자이다.
또한, 본 발명은, 도 14의 화소 구성에 한정되지 않고, 도 14와 다른 평면도의 예를 도 16에 도시한다. 도 16에서는 용량 배선을 형성하지 않고, 화소 전극을 서로 인접하는 화소의 게이트 배선과 보호 절연막 및 게이트 절연층을 통하여 중첩하여 유지 용량을 형성하는 예이며, 이 경우, 용량 배선 및 용량 배선과 접속하는 제 3 단자는 생략할 수 있다. 또한, 도 14에 있어서, 도 16과 동일한 부분에는 동일한 부호를 사용하여 설명한다.
액티브 매트릭스형의 액정 표시 장치에서는, 매트릭스 형상으로 배치된 화소 전극을 구동함으로써, 화면상에 표시 패턴이 형성된다. 자세히 설명하면, 선택된 화소 전극과 상기 화소 전극에 대응한 대향 전극의 사이에 전압이 인가됨으로써, 화소 전극과 대향 전극의 사이에 배치된 액정층의 광학 변조가 행해지고, 이 광학 변조가 표시 패턴으로서 관찰자에게 인식된다.
액정 표시 장치의 동영상 표시에 있어서, 액정 분자 자체의 응답이 늦기 때문에, 잔상이 생기거나, 또는 동영상이 흐릿해진다는 문제가 있다. 액정 표시 장치의 동영상 특성을 개선하기 위해, 전체면 흑색 표시를 1프레임 간격으로 행하는, 소위, 흑색 삽입이라고 불리는 구동 기술이 있다.
또한, 보통의 수직 동기 주파수를 1.5배 또는 2배 이상으로 함으로써 동작 특성을 개선하는, 소위, 배속 구동이라고 불리는 구동 기술도 있다.
또한, 액정 표시 장치의 동영상 특성을 개선하기 위해, 백 라이트로서 복수의 LED(발광 다이오드) 광원 또는 복수의 EL 광원 등을 사용하여 면광원을 구성하고, 면광원을 구성하고 있는 각 광원을 독립하여 1프레임 기간 내에서 간헐 점등 구동하는 구동 기술도 있다. 면광원으로서, 3종류 이상의 LED를 사용하여도 좋고, 백색 발광의 LED를 사용하여도 좋다. 독립적으로 복수의 LED를 제어할 수 있기 때문에, 액정층의 광학 변조의 전환 타이밍에 맞추어 LED의 발광 타이밍을 동기시킬 수도 있다. 이 구동 기술은, LED를 부분적으로 소등할 수 있기 때문에, 특히 한 화면을 차지하는 검은 표시 영역의 비율이 많은 영상 표시의 경우에는, 소비 전력의 저감 효과를 도모할 수 있다.
이들 구동 기술을 조합함으로써, 액정 표시 장치의 동영상 특성 등의 표시 특성을 종래보다 개선할 수 있다.
본 명세서에 개시하는 n채널형 트랜지스터는, 산화물 반도체막을 채널 형성 영역에 사용하고, 양호한 동 특성을 갖기 때문에, 이들의 구동 기술을 조합할 수 있다.
또한, 발광 표시 장치를 제작하는 경우, 유기 발광 소자의 한쪽 전극(캐소드라고도 부른다)은, 저전원 전위, 예를 들어, GND, 0V 등으로 설정하기 때문에, 단자부에 캐소드를 저전원 전위, 예를 들어, GND, 0V 등으로 설정하기 위한 제 4 단자가 설치된다. 또한, 발광 표시 장치를 제작하는 경우에는, 소스 배선, 및 게이트 배선에 더하여 전원 공급선을 형성한다. 따라서, 단자부에는, 전원 공급선과 전기적으로 접속하는 제 5 단자를 형성한다.
산화물 반도체를 사용한 박막 트랜지스터로 형성함으로써, 제조 비용을 저감할 수 있다.
채널 형성 영역과 접하는 영역의 버퍼층은 고저항화 영역이기 때문에, 박막 트랜지스터의 전기 특성은 안정화되고, 오프 전류의 증가 등을 방지할 수 있다. 한편, 소스 전극층 및 드레인 전극층과 접하는 영역의 버퍼층은 저저항 영역이기 때문에, 콘택트 저항이 낮고, 온 전류를 높게 할 수 있다. 따라서, 전기 특성이 높고, 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 장치로 할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
상기 실시형태 1, 실시형태 2, 및 실시형태 5에 있어서, 버퍼층으로서 사용하는 산화물 반도체층으로서 In-Ga-Zn-O계 비단결정막 대신에 다른 산화물 반도체막을 사용하여도 좋다.
예를 들어, M을 다른 금속 원소로 하는 InMO3(ZnO)m(m>0)막을 사용하여도 좋다. 또한, M은 철(Fe), 니켈(Ni), 망간(Mn) 및 코발트(Co) 중에서 선택된 하나의 금속 원소 또는 갈륨(Ga), 철(Fe), 니켈(Ni), 망간(Mn) 및 코발트(Co) 중에서 선택된 복수의 금속 원소를 나타낸다. 예를 들어, M으로서, Ga와 Ni 또는 Ga와 Fe 등, Ga 이외의 상기 금속 원소가 포함되는 경우가 있다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소 외에, 불순물 원소로서 철(Fe), 니켈(Ni), 그 이외의 천이 금속 원소, 또는 상기 천이 금속의 산화물이 포함되는 것이 있다. 또한, M으로 표기하는 금속 원소, 및 상기 불순물 원소는 산화물 반도체막의 형성시에 포함되고, InMO3(ZnO)m(m>0)막이 된다.
또한, 산화물 반도체층에 적용하는 산화물 반도체로서 상기 이외에도, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 산화물 반도체막을 적용하여도 좋다.
상기 산화물 반도체층에 티타늄, 몰리브덴, 또는 망간의 금속 원소를 포함시키면, 산화물 반도체층은 고저항화하여 버퍼층에 사용할 수 있다.
또한, 본 명세서 중에 있어서, 버퍼층에 포함하는, 티타늄, 몰리브덴, 또는 망간의 원소는, 버퍼층의 성막시에 포함하는 것으로 한다. 예를 들어, 티타늄, 몰리브덴, 또는 망간을 포함하는 타깃을 사용하여 스퍼터법으로 버퍼층을 형성한다.
상기와 같은 고저항 영역 및 저저항 영역을 갖는 버퍼층을 형성하면, 채널 형성 영역과 접하는 영역의 버퍼층은 고저항화 영역이기 때문에, 박막 트랜지스터의 전기 특성은 안정화되고, 오프 전류의 증가 등을 방지할 수 있다. 한편, 소스 전극층 및 드레인 전극층과 접하는 영역의 버퍼층은 저저항 영역이기 때문에, 콘택트 저항이 낮고, 온 전류는 높게 할 수 있다. 따라서, 전기 특성이 높고, 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 장치로 할 수 있다.
상술한 공정으로 반도체 장치로서 신뢰성이 높은 반도체 장치를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 7)
박막 트랜지스터를 제작하고, 상기 박막 트랜지스터를 화소부, 또는 구동 회로에 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 한다)를 제작할 수 있다. 또한, 박막 트랜지스터를 사용하여 구동 회로의 일부 또는 전체를, 화소부와 같은 기판 위에 일체 형성하여 시스템 온 패널을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는, 액정 소자(액정 표시 소자라고도 한다), 발광 소자(발광 표시 소자라고도 한다)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의하여 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
또한, 표시 장치는 표시 소자가 밀봉된 상태인 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 또한, 상기 표시 장치를 제작하는 과정에 있어서의 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관하여 상기 소자 기판은 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은, 구체적으로는 표시 소자의 화소 전극만이 형성된 상태라도 좋고, 화소 전극이 되는 도전막을 성막한 후이며 에칭하여 화소 전극을 형성하기 전의 상태라도 좋고, 다양한 형태가 적합하다.
또한, 본 명세서 중에 있어서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치를 포함한다)을 가리킨다. 또한, 커넥터, 예를 들어, FPC(Flexible Printed Circuit) 또는 TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)가 장착된 모듈, TAB 테이프나 TCP의 선단에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의하여 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
반도체 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대해서 도 18a1, 도 18a2, 및 도 18b를 사용하여 설명한다. 도 18a1, 도 18a2는, 실시형태 5에서 설명한 제 1 기판(4001) 위에 형성된 버퍼층 및 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터(4010, 4011), 및 액정 소자(4013)를 제 2 기판(4006)과의 사이에 씰재(4005)로 밀봉한 패널의 평면도이며, 도 18b는, 도 18a1, 도 18a2의 M-N에 있어서의 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록, 씰재(4005)가 형성된다. 또한, 화소부(4002)와, 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 형성되어 있다. 따라서, 화소부(4002)와, 주사선 구동 회로(4004)는, 제 1 기판(4001)과 씰재(4005)와 제 2 기판(4006)에 의하여, 액정(4008)과 함께 밀봉된다. 또한, 제 1 기판(4001) 위의 씰재(4005)에 의하여 둘러싸인 영역과는 상이한 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장된다.
또한, 별도 형성한 구동 회로의 접속 방법은, 특히 한정되지 않고, COG 방법, 와이어 본딩 방법, 또는 TAB 방법 등을 사용할 수 있다. 도 18a1은 COG 방법에 의하여 신호선 구동 회로(4003)를 실장하는 예이며, 도 18a2는 TAB 방법에 의하여 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)는, 박막 트랜지스터를 복수 갖고, 도 18b에서는 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시한다. 박막 트랜지스터(4010, 4011) 위에는 절연층(4020, 4021)이 형성된다.
박막 트랜지스터(4010, 4011)는 실시형태 5에서 설명한 버퍼층 및 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터를 적용할 수 있다. 또한, 실시형태 1 내지 실시형태 4, 및 실시형태 6에 제시하는 박막 트랜지스터를 적용하여도 좋다. 본 실시형태에 있어서, 박막 트랜지스터(4010, 4011)는, n채널형 박막 트랜지스터이다.
또한, 액정 소자(4013)가 갖는 화소 전극층(4030)은 박막 트랜지스터(4010)와 전기적으로 접속된다. 그리고 액정 소자(4013)의 대향 전극층(4031)은 제 2 기판(4006) 위에 형성된다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 중첩하는 부분이 액정 소자(4013)에 상당한다. 또한, 화소 전극층(4030), 대향 전극층(4031)은 각각 배향막으로서 기능하는 절연층(4032, 4033)이 형성되고, 절연층(4032, 4033)을 통하여 액정층(4008)을 협지한다.
또한, 제 1 기판(4001), 제 2 기판(4006)으로서는, 유리, 금속(대표적으로는 스테인리스), 세라믹스, 플라스틱을 사용할 수 있다. 플라스틱으로서는 FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐 플로라이드) 필름, 폴리에스테르 필름, 또는 아크릴 수지 필름을 사용할 수 있다. 또한, 알루미늄 포일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 사용할 수도 있다.
또한, 도면부호 4035는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이며, 화소 전극층(4030)과 대향 전극층(4031)의 사이의 거리(셀 갭)를 제어하기 위하여 형성된다. 또한, 구 형상의 스페이서를 사용하여도 좋다. 또한, 대향 전극층(4031)은 박막 트랜지스터(4010)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 사용하여, 한 쌍의 기판간에 배치되는 도전성 입자를 통해서 대향 전극층(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 또한, 도전성 입자는 씰재(4005)에 함유시킨다.
또한, 배향막을 사용하지 않는 블루상(blue phase)을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭(cholesteric) 액정을 승온하면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 불루상은 좁은 온도 범위에서만 발현되기 때문에, 온도 범위를 개선하기 위해서 5중량% 이상의 키랄제를 혼합시킨 액정 조성물을 사용하여 액정층(4008)에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 응답 속도가 10μs 내지 100μs이며 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다.
또한, 투과형 액정 표시 장치 이외에, 반사형 액정 표시 장치라도 적용할 수 있고, 반투과형 액정 표시 장치라도 적용할 수 있다.
또한, 액정 표시 장치에서는, 기판의 외측(시인 측)에 편광판을 형성하고, 내측에 착색층, 표시 소자에 사용하는 전극층과 같은 순서대로 형성하는 예를 나타내지만, 편광판은 기판의 내측에 설치하여도 좋다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 따라 적절하게 설정하면 좋다. 또한, 블랙 매트릭스로서 기능하는 차광막을 형성하여도 좋다.
또한, 박막 트랜지스터의 표면 요철을 저감하기 위해서, 및 박막 트랜지스터의 신뢰성을 향상시키기 위해서, 상기 실시형태에서 얻어진 박막 트랜지스터를 보호막이나 평탄화 절연막으로서 기능하는 절연층(절연층(4020), 절연층(4021))으로 덮는 구성으로 된다. 또한, 보호막은, 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 막기 위한 것이며, 치밀한 막이 바람직하다. 보호막은, 스퍼터법을 사용하여, 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 또는 질화산화알루미늄막의 단층, 또는 적층으로 형성하면 좋다. 보호막을 스퍼터법으로 형성하는 예를 나타내지만, 특히 한정되지 않고 다양한 방법으로 형성하면 좋다.
여기서는, 보호막으로서 적층 구조의 절연층(4020)을 형성한다. 여기서는, 절연층(4020)의 1층째로서, 스퍼터법을 사용하여 산화실리콘막을 형성한다. 보호막으로서 산화실리콘막을 사용하면, 소스 전극층 및 드레인 전극층으로서 사용하는 알루미늄막의 힐록(hillock) 방지에 효과적이다.
또한, 보호막의 2층째로서 절연층을 형성한다. 여기서는, 절연층(4020)의 2층째로서, 스퍼터법을 사용하여 질화실리콘막을 형성한다. 보호막으로서 질화실리콘막을 사용하면, 나트륨 등의 가동 이온이 반도체 영역 중에 침입하여, TFT의 전기 특성을 변화시키는 것을 억제할 수 있다.
또한, 보호막을 형성한 후에, 반도체층의 어닐링(300℃ 내지 400℃)을 행하여도 좋다.
또한, 평탄화 절연막으로서 절연층(4021)을 형성한다. 절연층(4021)으로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의, 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인붕소 유리) 등을 사용할 수 있다. 또한, 이들의 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연층(4021)을 형성하여도 좋다.
또한, 실록산계 수지는 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서는 유기기(예를 들어 알킬기나 아릴기)나 플루오로기를 사용하여도 좋다. 또한, 유기기는 플루오로기를 가져도 좋다.
절연층(4021)의 형성법은, 특히 한정되지 않고, 그 재료에 따라, 스퍼터법, SOG법, 스핀코팅, 디핑, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다. 절연층(4021)을 재료액을 사용하여 형성하는 경우, 베이크하는 공정에 있어서 동시에 반도체층의 어닐링(300℃ 내지 400℃)을 행하여도 좋다. 절연층(4021)의 소성 공정과 반도체층의 어닐링을 겸함으로써 효율적으로 반도체 장치를 제작할 수 있다.
화소 전극층(4030), 대향 전극층(4031)은 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐주석산화물(이하, ITO라고 기재한다), 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 화소 전극층(4030), 대향 전극층(4031)으로서, 도전성 고분자(도전성 폴리머라고도 한다)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 사용하여 형성한 화소 전극은 시트 저항이 10000Ω/□ 이하, 파장 550nm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π전자공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
또한, 별도로 형성된 신호선 구동회로(4003)와, 주사선 구동회로(4004) 또는 화소부(4002)에 주어지는 각종 신호 및 전위는 FPC(4018)로부터 공급된다.
접속 단자 전극(4015)이, 액정 소자(4013)가 갖는 화소 전극층(4030)과 같은 도전막으로 형성되고, 단자 전극(4016)은, 박막 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된다.
접속 단자 전극(4015)은 FPC(4018)가 갖는 단자와, 이방성 도전막(4019)을 통하여 전기적으로 접속된다.
또한, 도 18a1, 도 18a2, 및 도 18b에 있어서는, 신호선 구동 회로(4003)를 별도로 형성하여 제 1 기판(4001)에 실장하는 예를 나타내지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부분 또는 주사선 구동 회로의 일부분만을 별도로 형성하여 실장하여도 좋다.
도 22는 본 명세서에 개시하는 제작 방법으로 제작되는 TFT 기판(2600)을 사용하여 반도체 장치로서 액정 표시 모듈을 구성하는 일례를 도시하고 있다.
도 22는 액정 표시 모듈의 일례이며, TFT 기판(2600)과 대향 기판(2601)이 씰재(2602)에 의하여 고착되고, 그 사이에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 착색층(2605)이 형성되어 표시 영역을 형성한다. 착색층(2605)은 컬러 표시를 행하는 경우에 필요하고, RGB 방식의 경우는, 빨강, 초록, 파랑의 각 색에 대응한 착색층이 각 화소에 대응하여 형성된다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606, 2607), 확산판(2613)이 설치된다. 광원은 냉음극관(2610)과 반사판(2611)에 의하여 구성되고, 회로 기판(2612)은, 플렉시블 배선 기판(2609)에 의하여 TFT 기판(2600)의 배선 회로부(2608)와 접속되고, 컨트롤 회로나 전원회로 등의 외부 회로가 내장된다. 또한, 편광판과 액정층의 사이에 위상차판을 가진 상태로 적층하여도 좋다.
액정 표시 모듈에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
상술한 공정으로 반도체 장치로서 신뢰성이 높은 액정 표시 패널을 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 8)
반도체 장치로서 전자 페이퍼의 예를 나타낸다.
실시형태 1 내지 실시형태 6에 기재한 산화물 반도체층을 사용한 박막 트랜지스터는 스위칭 소자와 전기적으로 접속하는 전자 잉크를 포함하는 소자를 이용하여 전자 잉크를 구동시키는 전자 페이퍼에 적용할 수 있다.
전자 페이퍼는, 전기 영동 표시장치(전기 영동 디스플레이)라고도 불리고, 종이와 같이 읽기 쉽고, 다른 표시장치와 비교하여 저소비 전력이며, 얇고 가벼운 형상으로 하는 것이 가능하다는 이점을 갖는다.
전기 영동 디스플레이는 다양한 형태를 고려할 수 있지만, 양 전하를 갖는 제 1 입자와 음 전하를 갖는 제 2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것이고, 마이크로 캡슐에 전계를 인가함으로써 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한쪽에 모인 입자의 색만을 표시하는 것이다. 또한, 제 1 입자 또는 제 2 입자는 염료를 포함하여, 전계가 없는 경우에 있어서, 이동하지 않는 것이다. 또한, 제 1 입자의 색과 제 2 입자의 색은 다른 것(무색을 포함한다)으로 한다.
상술한 바와 같이, 전기 영동 디스플레이는 유전 상수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다. 전기 영동 디스플레이는, 액정 표시 장치에는 필요한 편광판이 필요가 없고, 두께나 무게가 반감된다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 피륙, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 사용함으로써, 컬러 표시도 가능하다.
또한, 액티브 매트릭스 기판 위에 적절히 2개의 전극 사이에 끼워지도록 상기 마이크로 캡슐을 복수 배치하면, 액티브 매트릭스형의 표시 장치가 완성되어, 마이크로 캡슐에 전계를 인가하면 표시할 수 있다. 예를 들어, 실시형태 1 내지 실시형태 6의 박막 트랜지스터에 의하여 얻어지는 액티브 매트릭스 기판을 사용할 수 있다.
또한, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성(磁性) 재료, 액정 재료, 강유전성 재료, 일렉트로 루미네센트 재료, 일렉트로크로믹(electrochromic) 재료, 자기 영동 재료 중에서 선택된 일종의 재료, 또는 이들의 복합 재료를 사용하면 좋다.
도 17은 반도체 장치의 예로서 액티브 매트릭스형의 전자 페이퍼를 도시한다. 반도체 장치에 사용되는 박막 트랜지스터(581)로서는, 실시형태 5에서 설명하는 박막 트랜지스터와 마찬가지로 제작할 수 있고, 버퍼층 및 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터이다. 또한, 실시형태 1 내지 실시형태 4, 및 실시형태 6에서 설명하는 박막 트랜지스터도 본 실시형태의 박막 트랜지스터(581)로서 적용할 수도 있다.
도 17의 전자 페이퍼는 트위스트 볼 표시 방식을 사용한 표시 장치의 예이다. 트위스트 볼 표시 방식이란, 백색과 흑색으로 나누어 칠해진 구형 입자를 표시 소자에 사용하는 전극층인 제 1 전극층 및 제 2 전극층의 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
기판580과 기판596의 사이에 밀봉되는 박막 트랜지스터(581)는, 보텀 게이트 구조의 박막 트랜지스터이고, 소스 전극층 또는 드레인 전극층에 의하여 제 1 전극층(587)과, 절연층(583, 584, 585)에 형성되는 개구에서 접하여 전기적으로 접속된다. 제 1 전극층(587)과 제 2 전극층(588) 사이에는 흑색 영역(590a) 및 백색 영역(590b)을 갖고, 주위가 액체로 채워져 있는 캐비티(594)를 포함하는 구형 입자(589)가 형성되고, 구형 입자(589)의 주위는 수지 등의 충전재(595)로 충전된다(도 17 참조). 제 1 전극층(587)이 화소 전극에 상당하고, 제 2 전극층(588)이 공통 전극에 상당한다. 제 2 전극층(588)은, 박막 트랜지스터(58l)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 사용하여, 한 쌍의 기판간에 배치되는 도전성 입자를 통하여 제 2 전극층(588)과 공통 전위선을 전기적으로 접속할 수 있다.
또한, 트위스트 볼 대신에, 전기 영동 소자를 사용할 수도 있다. 투명한 액체와, 양으로 대전한 흰 미립자와 음으로 대전한 검은 미립자를 봉입한 직경 10μm 내지 200μm 정도의 마이크로 캡슐을 사용한다. 제 1 전극층과 제 2 전극층의 사이에 형성되는 마이크로 캡슐은 제 1 전극층과 제 2 전극층에 의해서, 전장이 주어지면, 흰 미립자와, 검은 미립자가 반대의 방향으로 이동하고, 백 또는 흑을 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기 영동 표시 소자이고, 일반적으로 전자 페이퍼라고 불리고 있다. 전기 영동 소자는 액정 표시 소자와 비교하여 반사율이 높기 때문에, 보조 라이트는 불필요하고, 또한, 소비전력이 작고, 어두컴컴한 장소에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않은 경우라도, 한번 표시한 상을 유지하는 것이 가능하기 때문에, 전파 발신원으로부터 표시 기능이 딸린 반도체 장치(단순히 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고도 한다)를 멀리한 경우라도, 표시된 상을 보존해 두는 것이 가능해진다.
상술한 공정으로 반도체 장치로서 신뢰성이 높은 전자 페이퍼를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 9)
반도체 장치로서 발광 표시 장치의 예를 나타낸다. 표시 장치가 갖는 표시 소자로서는, 여기서는 일렉트로루미네센스를 이용하는 발광 소자를 사용하여 나타낸다. 일렉트로루미네센스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 일반적으로, 전자(前者)는 유기 EL 소자, 후자는 무기 EL 소자라고 불린다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 함유하는 층에 주입되어, 전류가 흐른다. 그리고, 그들의 캐리어(전자 및 정공)들이 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태(基底狀態)로 되돌아갈 때에 발광한다. 이러한 메카니즘으로부터, 이러한 발광 소자는 전류 여기형의 발광 소자라고 불린다.
무기 EL소자는 그 소자 구조에 따라 분산형 무기 EL소자나 박막형 무기 EL소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이고, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층으로 끼우고 그것을 전극으로 더 끼운 구조이고, 발광 메커니즘은 금속 이온의 내각(內殼) 전자 천이를 이용하는 국재형 발광이다. 또한, 여기서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
도 20은 반도체 장치의 예로서 디지털 시간 계조 구동을 적용 가능한 화소 구성의 일례를 도시하는 도면이다.
디지털 시간 계조 구동을 적용할 수 있는 화소의 구성 및 화소의 동작에 대해서 설명한다. 여기서는, 산화물 반도체층을 채널 형성 영역에 사용하는 n채널형 트랜지스터를 하나의 화소에 대하여 2개 사용하는 예를 나타낸다.
화소(6400)는 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404) 및 용량 소자(6403)를 갖는다. 스위칭용 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극의 다른 쪽)이 구동용 트랜지스터(6402)의 게이트에 접속된다. 구동용 트랜지스터(6402)는 게이트가 용량 소자(6403)를 통하여 전원선(6407)에 접속되고, 제 1 전극이 전원선(6407)에 접속되고, 제 2 전극이 발광 소자(6404)의 제 1 전극(화소 전극)에 접속된다. 발광 소자(6404)의 제 2 전극은 공통 전극(6408)에 상당한다. 공통 전극(6408)은 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
또한, 발광 소자(6404)의 제 2 전극(공통 전극(6408))에는 저전원 전위가 설정된다. 또한, 저전원 전위란, 전원선(6407)에 설정되는 고전원 전위를 기준으로 하여 저전원 전위<고전원 전위를 만족시키는 전위이고, 저전원 전위로서는 예를 들어 GND, 0V 등이 설정되어도 좋다. 이 고전원 전위와 저전원 전위의 전위차를 발광 소자(6404)에 인가하여, 발광 소자(6404)에 전류를 흘려 발광 소자(6404)를 발광시키기 위해서, 고전원 전위와 저전원 전위의 전위차가 발광 소자(6404)의 순방향 임계값 전압 이상이 되도록 각각의 전위를 설정한다.
또한, 용량 소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용하여 생략할 수도 있다. 구동용 트랜지스터(6402)의 게이트 용량에 대해서는, 채널 영역과 게이트 전극 사이에서 용량이 형성되어도 좋다.
여기서, 전압 입력 전압 구동 방식의 경우에는, 구동용 트랜지스터(6402)의 게이트에는, 구동용 트랜지스터(6402)가 충분히 온하는지, 오프하는지의 2가지의 상태가 되는 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작시킨다. 구동용 트랜지스터(6402)는 선형 영역에서 동작시키기 때문에, 전원선(6407)의 전압보다 높은 전압을 구동용 트랜지스터(6402)의 게이트에 가한다. 또한, 신호선(6405)에는, (전원선 전압+구동용 트랜지스터(6402)의 Vth) 이상의 전압을 가한다.
또한, 디지털 시간 계조 구동 대신에, 아날로그 계조 구동을 행하는 경우, 신호의 입력을 상이하게 함으로써, 도 20과 같은 화소 구성을 사용할 수 있다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(6402)의 게이트에 발광 소자(6404)의 순방향 전압+구동용 트랜지스터(6402)의 Vth 이상의 전압을 가한다. 발광 소자(6404)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키고, 적어도 순방향 임계값 전압을 포함한다. 또한, 구동용 트랜지스터(6402)가 포화 영역에서 동작하는 비디오 신호를 입력함으로써, 발광 소자(6404)에 전류를 흘릴 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위하여, 전원선(6407)의 전위는 구동용 트랜지스터(6402)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(6404)에 비디오 신호에 따른 전류를 흘리고, 아날로그 계조 구동을 행할 수 있다.
또한, 도 20에 도시하는 화소 구성은 이것에 한정되지 않는다. 예를 들어, 도 20에 도시하는 화소에 새롭게 스위치, 저항 소자, 용량 소자, 트랜지스터 또는 논리 회로 등을 추가하여도 좋다.
다음, 발광 소자의 구성에 대해서 도 21a 내지 도 21c를 사용하여 설명한다. 여기서는, 구동용 TFT가 n형의 경우를 예로 들어, 화소의 단면 구조에 대하여 설명한다. 도 21a 내지 도 21c의 반도체 장치에 사용되는 구동용 TFT인, TFT(7001, 7011, 7021)는, 실시형태 5에서 설명하는 박막 트랜지스터와 마찬가지로 제작할 수 있고, 버퍼층 및 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터이다. 또한, 실시형태 1 내지 실시형태 4, 및 실시형태 6에서 설명하는 박막 트랜지스터를 TFT(7001, 7011, 7021)로서 적용할 수도 있다.
발광 소자는 발광을 추출하기 위해 양극과 음극 중의 적어도 한쪽이 투명하면 좋다. 그리고, 기판 위에 박막 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대 측의 면으로부터 발광을 추출하는 상면 사출이나, 기판 측의 면으로부터 발광을 추출하는 하면 사출이나, 기판 측 및 기판과는 반대 측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 화소 구성은 어떠한 사출 구조의 발광 소자에도 적용할 수 있다.
상면 사출 구조의 발광 소자에 대하여 도 21a를 사용하여 설명한다.
도 21a에, 구동용 TFT(7001)가 n형이며, 발광 소자(7002)로부터 방출되는 광이 양극(7005) 측으로 방출되는 경우의, 화소의 단면도를 도시한다. 도 21a에서는, 발광 소자(7002)의 음극(7003)과 구동용 TFT인 TFT(7001)가 전기적으로 접속되고, 음극(7003) 위에 발광층(7004), 양극(7005)이 순서대로 적층된다. 음극(7003)은 일 함수가 작고, 또 광을 반사하는 도전막이라면 다양한 재료를 사용할 수 있다. 예를 들어, Ca, Al, MgAg, AlLi 등이 바람직하다. 그리고, 발광층(7004)은 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 복수층으로 구성되는 경우, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층한다. 또한, 이들 층을 모두 형성할 필요는 없다. 양극(7005)은 광을 투과하는 투광성을 갖는 도전성 재료를 사용하여 형성하고, 예를 들어 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐주석산화물(이하, ITO라고 기재한다), 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의 투광성을 갖는 도전성 도전막을 사용하여도 좋다.
음극(7003)과 양극(7005) 사이에 발광층(7004)을 끼우고 있는 영역이 발광 소자(7002)에 상당한다. 도 21a에 도시한 화소의 경우, 발광 소자(7002)로부터 방출되는 광은 화살표로 도시하는 바와 같이, 양극(7005) 측으로 사출된다.
다음에, 하면 사출 구조의 발광 소자에 대하여 도 21b를 사용하여 설명한다. 구동용 TFT(7011)가 n형이고, 발광 소자(7012)로부터 방출되는 광이 음극(7013) 측으로 사출되는 경우의 화소의 단면도를 도시한다. 도 21b에서는, 구동용 TFT(7011)와 전기적으로 접속된 투광성을 갖는 도전막(7017) 위에, 발광 소자(7012)의 음극(7013)이 형성되고, 음극(7013) 위에 발광층(7014) 및 양극(7015)이 순차로 적층된다. 또한, 양극(7015)이 투광성을 갖는 경우, 양극 위를 덮도록, 광을 반사 또는 차폐하기 위한 차폐막(7016)이 성막되어도 좋다. 음극(7013)은, 도 21a의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 다양한 재료를 사용할 수 있다. 다만, 그 막 두께는 광을 투과하는 정도(바람직하게는, 5nm 내지 30nm 정도)로 한다. 예를 들어, 20nm의 막 두께를 갖는 알루미늄막을 음극(7013)으로서 사용할 수 있다. 그리고, 발광층(7014)은, 도 21a와 마찬가지로, 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 양극(7015)은 광을 투과할 필요는 없지만, 도 21a와 마찬가지로, 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다. 그리고 차폐막(7016)은 예를 들어 광을 반사하는 금속 등을 사용할 수 있지만, 금속막에 한정되지 않는다. 예를 들어 흑색 안료를 첨가한 수지 등을 사용할 수도 있다.
음극(7013)과 양극(7015) 사이에 발광층(7014)을 끼우고 있는 영역이 발광 소자(7012)에 상당한다. 도 21b에 도시한 화소의 경우, 발광 소자(7012)로부터 방출되는 광은, 화살표로 도시하는 바와 같이 음극(7013) 측으로 사출한다.
다음에, 양면 사출 구조의 발광 소자에 대해서, 도 21c를 사용하여 설명한다. 도 21c에서는, 구동용 TFT(7021)와 전기적으로 접속된 투광성을 갖는 도전막(7027) 위에, 발광 소자(7022)의 음극(7023)이 형성되고, 음극(7023) 위에 발광층(7024), 양극(7025)이 순차로 적층된다. 음극(7023)은, 도 21a의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 다양한 재료를 사용할 수 있다. 다만, 그 막 두께는, 광을 투과하는 정도로 한다. 예를 들어, 20nm의 막 두께를 갖는 Al을, 음극(7023)으로서 사용할 수 있다. 그리고, 발광층(7024)은, 도 21a와 마찬가지로, 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 양극(7025)은, 도 21a와 마찬가지로, 광을 투과하는 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다.
음극(7023)과, 발광층(7024)과, 양극(7025)이 중첩하는 부분이 발광 소자(7022)에 상당한다. 도 21c에 도시한 화소의 경우, 발광 소자(7022)로부터 방출되는 광은 화살표로 도시하는 바와 같이, 양극(7025) 측과 음극(7023) 측의 양쪽으로 사출한다.
또한, 여기서는, 발광 소자로서 유기 EL 소자에 대하여 설명했지만, 발광 소자로서 무기 EL 소자를 형성할 수도 있다.
또한, 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광 소자가 전기적으로 접속되는 예를 나타냈지만, 구동용 TFT와 발광 소자의 사이에 전류 제어용 TFT가 접속되는 구성이라도 좋다.
또한, 반도체 장치는 도 21a 내지 도 21c에 도시한 구성에 한정되지 않고, 본 명세서에 개시하는 기술적 사상에 의거하는 각종 변경이 가능하다.
다음에, 반도체 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 한다)의 외관 및 단면에 대해서, 도 19a 및 도 19b를 사용하여 설명한다. 도 19a는, 제 1 기판 위에 형성된 박막 트랜지스터 및 발광 소자를, 제 2 기판과의 사이에 씰재에 의하여 밀봉한, 패널의 평면도이고, 도 19b는 도 19a의 H-I에 있어서의 단면도에 상당한다.
제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b)를 둘러싸도록, 씰재(4505)가 형성된다. 또한, 화소부(4502), 신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b) 위에 제 2 기판(4506)이 형성된다. 따라서, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 제 1 기판(4501)과 씰재(4505)와 제 2 기판(4506)에 의하여 충전재(4507)와 함께 밀봉된다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고, 탈 가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(밀봉)하는 것이 바람직하다.
또한, 제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 박막 트랜지스터를 복수 갖고, 도 19b에서는 화소부(4502)에 포함되는 박막 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시한다.
박막 트랜지스터(4509, 4510)는, 실시형태 5에서 설명한 버퍼층 및 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터를 적용할 수 있다. 또한, 실시형태 1 내지 실시형태 4, 및 실시형태 6에서 설명하는 박막 트랜지스터를 적용하여도 좋다. 박막 트랜지스터(4509, 4510)는, n채널형 박막 트랜지스터이다.
또한, 도면부호 4511은 발광 소자에 상당하고, 발광 소자(4511)가 갖는 화소 전극인 제 1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속된다. 또한, 발광소자(4511)의 구성은, 제 1 전극층(4517), 전계발광층(4512), 제2 전극층(4513)의 적층 구조이지만, 나타낸 구성에 한정되지 않는다. 발광 소자(4511)로부터 추출하는 광의 방향 등에 맞추어 발광 소자(4511)의 구성은 적절히 변화시킬 수 있다.
격벽(4520)은, 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 사용하여 형성한다. 특히 감광성의 재료를 사용하여, 제 1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 갖고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(45l2)은, 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다.
발광 소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성하여도 좋다. 보호막으로서는, 질화실리콘막, 질화산화실리콘막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 주어지는 각종 신호 및 전위는, FPC(4518a, 4518b)로부터 공급된다.
접속 단자 전극(4515)이, 발광 소자(4511)가 갖는 제 1 전극층(4517)과 같은 도전막으로 형성되고, 단자 전극(4516)은, 박막 트랜지스터(4509, 4510)가 갖는 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된다.
접속 단자 전극(4515)은 FPC(4518a)가 갖는 단자와, 이방성 도전막(4519)을 통하여 전기적으로 접속된다.
발광 소자(4511)로부터의 광의 추출 방향에 위치하는 제 2 기판은 투광성이 아니면 안 된다. 그 경우에는, 유리 기판, 플라스틱 기판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성을 갖는 재료를 사용한다.
또한, 충전재(4507)로서는 질소나 아르곤 등의 불활성 기체 이외에, 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘(silicone) 수지, PVB(폴리비닐 부티랄) 또는 EVA(에틸렌비닐 아세테이트)를 사용할 수 있다. 예를 들어, 충전재로서 질소를 사용하면 좋다.
또한, 필요하면, 발광 소자의 사출 면에 편광판, 또는 원형 편광판(타원형 편광판을 포함한다), 위상차판(1/4 파장판 또는 1/2 파장판), 컬러 필터 등의 광학 필름을 적절히 형성하여도 좋다. 또한, 편광판 또는 원편광판에 반사 방지막을 설치하여도 좋다. 예를 들어, 표면의 요철에 의하여 반사광을 확산시켜 글레어(glare)를 저감할 수 있는 안티 글레어(anti-glare) 처리를 실시할 수 있다.
신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막에 의하여 형성된 구동 회로로 실장되어도 좋다. 또한, 신호선 구동 회로만, 또는 일부, 또는 주사선 구동 회로만, 또는 일부만을 별도 형성하여 실장하여도 좋고, 도 19a 및 도 19b의 구성에 한정되지 않는다.
이상의 공정으로, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(표시 패널)를 제작할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 10)
본 명세서에 개시하는 반도체 장치는, 전자 페이퍼로서 적용할 수 있다. 전자 페이퍼는, 정보를 표시하는 것이라면 다양한 분야의 전자 기기에 사용할 수 있다. 예를 들어, 전자 페이퍼를 사용하여 전자 서적(전자 북), 포스터, 전차 등의 탈 것류의 차내 광고, 신용 카드 등의 각종 카드에 있어서의 표시 등에 적용할 수 있다. 전자 기기의 일례를 도 23a 내지 도 24에 도시한다.
도 23a는 전자 페이퍼로 제작된 포스터(2631)를 도시한다. 광고 매체가 종이 인쇄물인 경우에는, 광고의 교환은 사람들의 손으로 행해지지만, 본 명세서에서 개시하는 전자 페이퍼를 사용하면, 단시간에 광고 표시를 바꿀 수 있다. 또한, 표시도 흐트러지지 않고, 안정된 화상을 얻을 수 있다. 또한, 포스터는 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다.
또한, 도 23b는 전차 등의 탈 것류의 차내 광고(2632)를 도시한다. 광고 매체가 종이 인쇄물인 경우는, 광고의 교환은 사람들의 손으로 행해지지만, 본 명세서에서 개시하는 전자 페이퍼를 사용하면, 사람들을 많이 필요로 하지 않고, 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시도 흐트러지지 않고, 안정된 화상을 얻을 수 있다. 또한, 차내 광고는 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다.
또한, 도 24는 전자 서적(2700)의 일례를 도시한다. 예를 들어, 전자 서적(2700)은 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성된다. 케이스(2701) 및 케이스(2703)는 축(軸)부(2711)에 의하여 일체화되어, 상기 축부(2711)를 축으로 하여 개폐(開閉) 동작을 행할 수 있다. 이러한 구성에 의하여 종이로 이루어진 서적과 같은 동작을 행할 수 있다.
케이스(2701)에는 표시부(2705)가 내장되고, 케이스(2703)에는 표시부(2707)가 내장된다. 표시부(2705) 및 표시부(2707)는, 연속된 화면을 표시하는 구성으로 하여도 좋고, 상이한 화면을 표시하는 구성으로 하여도 좋다. 상이한 화면을 표시하는 구성으로 함으로써, 예를 들어, 오른쪽의 표시부(도 24에서는 표시부(2705))에 문장을 표시하고 왼쪽의 표시부(도 24에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 24에서는, 케이스(2701)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 케이스(2701)에 있어서, 전원(2721), 조작키(2723), 스피커(2725) 등을 구비한다. 조작키(2723)에 의하여 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일 면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 케이스의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적(2700)은, 전자 사전으로서의 기능을 구비한 구성으로 하여도 좋다.
또한, 전자 서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고, 다운 로드하는 구성으로 할 수도 있다.
(실시형태 11)
본 명세서에서 개시하는 반도체 장치는, 다양한 전자 기기(오락기도 포함한다)에 적용할 수 있다. 전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 한다), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코기 등의 대형 게임기 등을 들 수 있다.
도 25a는 텔레비전 장치(9600)의 일례를 도시한다. 텔레비전 장치(9600)는 케이스(9601)에 표시부(9603)가 내장된다. 표시부(9603)에 의하여 영상을 표시할 수 있다. 또한, 여기서는, 스탠드(9605)에 의하여 케이스(9601)를 지지한 구성을 도시한다.
텔레비전 장치(9600)의 조작은 케이스(9601)가 구비하는 조작 스위치나, 별체의 리모콘 조작기(9610)에 의하여 행할 수 있다. 리모콘 조작기(9610)가 구비하는 조작키(9609)에 의하여 채널이나 음량을 조작할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(9610)에 상기 리모콘 조작기(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의하여 일반 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리 등)의 정보 통신을 행하는 것도 가능하다.
도 25b는 디지털 포토 프레임(9700)의 일례를 도시한 것이다. 예를 들어, 디지털 포토 프레임(9700)은, 케이스(9701)에 표시부(9703)가 내장된다. 표시부(9703)는 각종 화상을 표시할 수 있고, 예를 들어, 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 일반적인 포토 프레임과 마찬가지로 기능시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이들 구성은 표시부와 동일 면에 내장되어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들어, 디지털 포토 프레임의 기록 매체 삽입부에, 디지털 카메라를 사용하여 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 취득하고, 취득한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 원하는 화상의 데이터를 취득하여 표시시키는 구성으로 할 수도 있다.
도 26a는 휴대형 오락기이며, 케이스(9881)와 케이스(9891)의 2개의 케이스로 구성되고, 연결부(9893)에 의하여 개폐(開閉)가 가능하도록 연결된다. 케이스(9881)에는, 표시부(9882)가 내장되고, 케이스(9891)에는 표시부(9883)가 내장된다. 또한, 도 26a에 도시하는 휴대형 오락기는, 그 외에 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함한 것), 마이크로폰(9889)) 등을 구비한다. 물론, 휴대형 오락기의 구성은 상술한 내용에 한정되지 않고, 적어도 본 명세서에 개시하는 반도체 장치를 구비한 구성이면 좋고, 그 이외 부속 설비가 적절히 설치된 구성으로 할 수 있다. 도 26a에 도시하는 휴대형 오락기는 기록 매체에 기록되는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 오락기와 무선 통신을 행하여 정보를 공유하는 기능을 갖는다. 또한, 도 26a에 도시하는 휴대형 오락기가 갖는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 26b는, 대형 오락기인 슬롯 머신(9900)의 일례를 도시한다. 슬롯 머신(9900)은, 케이스(9901)에 표시부(9903)가 내장된다. 또한, 슬롯 머신(9900)은, 그 외에 스타트 레버(lever)나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 구비한다. 물론, 슬롯 머신(9900)의 구성은, 상술한 내용에 한정되지 않고, 적어도 본 명세서에 개시하는 반도체 장치를 구비한 구성이면 좋고, 그 이외 부속 설비가 적절히 설치된 구성으로 할 수 있다.
도 27a는 휴대형의 컴퓨터의 일례를 도시하는 사시도이다.
도 27a의 휴대형 컴퓨터는, 상부 케이스(9301)와 하부 케이스(9302)를 접속하는 힌지(hinge) 유닛이 닫힌 상태로 하여 표시부(9303)를 갖는 상부 케이스(9301)와 키 보드(9304)을 갖는 하부 케이스(9302)를 중첩한 상태로 할 수 있고, 운반하기 쉽고, 또 사용자가 키 보드로 입력하는 경우에는, 힌지 유닛이 열린 상태로 하여 표시부(9303)를 보면서 입력 조작을 행할 수 있다.
또한, 하부 케이스(9302)는 키 보드(9304) 이외에 입력 조작을 행하는 포인팅 디바이스(9306)를 갖는다. 또한, 표시부(9303)를 터치 입력 패널로 하면, 표시부의 일부에 터치함으로써 입력 조작을 행할 수도 있다. 또한, 하부 케이스(9302)는 CPU나 하드 디스크 등의 연산 기능부를 갖는다. 또한, 하부 케이스(9302)는 다른 기기, 예를 들어, USB의 통신 규격에 준거한, 통신 케이블을 꽂은 외부 접속 포트(9305)를 갖는다.
상부 케이스(9301)에는 상부 케이스(9301) 내부에 슬라이드시켜 수납할 수 있는 표시부(9307)를 더 구비하여 넓은 표시 화면을 실현할 수 있다. 또한, 수납할 수 있는 표시부(9307)의 화면의 방향을 사용자는 조절할 수 있다. 또한, 수납할 수 있는 표시부(9307)를 터치 입력 패널로 하면, 수납할 수 있는 표시부의 일부에 터치함으로써 입력 조작을 행할 수도 있다.
표시부(9303) 또는 수납할 수 있는 표시부(9307)는, 액정 표시 패널, 유기 발광 소자, 또는 무기 발광 소자 등의 발광 표시 패널 등의 영상 표시 장치를 사용한다.
또한, 도 27a의 휴대형 컴퓨터는, 수신기 등을 구비한 구성으로서, 텔레비전 방송을 수신하여 영상을 표시부에 표시할 수 있다. 또한, 상부 케이스(9301)와 하부 케이스(9302)를 접속하는 힌지 유닛이 닫힌 상태일 때 표시부(9307)를 슬라이드시켜 화면 전체 면을 노출시켜 화면 각도를 조절하여 사용자가 텔레비전 방송을 볼 수도 있다. 이 경우는, 힌지 유닛이 열린 상태로 하여 표시부(9303)를 표시시키지 않고, 또한 텔레비전 방송을 표시하는 회로의 기동만을 행하기 때문에, 최소한의 소비 전력으로 할 수 있고, 배터리 용량이 한정되는 휴대형 컴퓨터에 있어서 유용하다.
또한, 도 27b는 팔 시계와 같이, 사용자의 팔에 장착할 수 있는 형태를 갖는 휴대 전화의 일례를 도시하는 사시도이다.
이 휴대 전화는 적어도 전화 기능을 갖는 통신 장치 및 배터리를 갖는 본체, 본체를 팔에 장착하기 위한 밴드(band)부, 팔에 대한 밴드부의 고정 상태를 조절하는 조절부(9205), 표시부(9201), 스피커(9207), 및 마이크(9208)로 구성된다.
또한, 본체는 조작 스위치(9203)를 갖고, 전원 입력 스위치나, 표시 전환 스위치나, 촬상 개시 지시 스위치 외에, 예를 들어, 누르면 인터넷용의 프로그램이 기동되는 스위치 등, 조작 스위치(9203)를 사용하여 각 기능을 대응시킬 수 있다.
이 휴대 전화의 입력 조작은, 표시부(9201)에 손가락이나 입력 펜 등을 사용하여 터치하는 것, 또는 조작 스위치(9203)의 조작, 또는 마이크(9208)로의 음성 입력에 의하여 행해진다. 또한, 도 27b에서는, 표시부(9201)에 표시된 표시 버튼(9202)을 도시하고, 손가락 등으로 터치함으로써 입력할 수 있다.
또한, 본체는, 촬영 렌즈를 통하여 결상되는 피사체상(被寫體像)을 전자 화상 신호로 변환하는 촬상 수단을 갖는 카메라부(9206)를 갖는다. 또한, 특히 카메라부는 설치하지 않아도 좋다.
또한, 도 27b에 도시하는 휴대 전화는, 텔레비전 방송의 수신기 등을 구비한 구성으로서, 텔레비전 방송을 수신하여 영상을 표시부(9201)에 표시할 수 있고, 또한 메모리 등의 기억 장치 등을 구비한 구성으로서, 텔레비전 방송을 메모리에 녹화할 수 있다. 또한, 도 27b에 도시하는 휴대 전화는, GPS 등의 위치 정보를 수집할 수 있는 기능을 가져도 좋다.
표시부(9201)는, 액정 표시 패널, 유기 발광 소자 또는 무기 발광 소자 등의 발광 표시 패널 등의 영상 표시 장치를 사용한다. 도 27b에 도시하는 휴대 전화는 소형 및 경량(輕量)이기 때문에, 배터리 용량이 한정되고, 표시부(9201)에 사용하는 표시 장치는 저소비 전력으로 구동할 수 있는 패널을 사용하는 것이 바람직하다.
또한, 도 27b에서는, “팔”에 장착하는 형태의 전자 기기를 도시하지만, 이것에 특히 한정되지 않고, 휴대할 수 있는 형상을 갖는 것이라면 좋다.
400: 기판 401: 게이트 전극층
402: 게이트 절연층 403: 반도체층
404: 버퍼층 405a: 소스 전극층 또는 드레인 전극층
405b: 소스 전극층 또는 드레인 전극층
407: 절연막 408: 제 2 영역
409a: 제 1 영역 409b: 제 1 영역
435a: 저저항 영역 435b: 저저항 영역

Claims (10)

  1. 트랜지스터를 포함하는 반도체 장치로서, 상기 트랜지스터는,
    제 1 산화물 반도체층과,
    상기 제 1 산화물 반도체층 위의 제 2 산화물 반도체층과,
    상기 제 2 산화물 반도체층 위의 소스 전극과,
    상기 제 2 산화물 반도체층 위의 드레인 전극을 포함하고,
    상기 제 1 산화물 반도체층은 채널 형성 영역으로서 제 1 영역을 포함하고,
    상기 제 2 산화물 반도체층은 상기 제 1 영역과 중첩하는 제 2 영역을 포함하고,
    상기 제 2 산화물 반도체층은 상기 소스 전극과 접하는 제 3 영역을 포함하고,
    상기 제 2 산화물 반도체층은 상기 드레인 전극과 접하는 제 4 영역을 포함하고,
    상기 제 1 영역은 제 1 전기 전도도를 갖고,
    상기 제 2 영역은 제 2 전기 전도도를 갖고,
    상기 제 3 영역은 제 3 전기 전도도를 갖고,
    상기 제 4 영역은 제 4 전기 전도도를 갖고,
    상기 제 2 전기 전도도는 상기 제 1 전기 전도도보다 낮고,
    상기 제 3 전기 전도도는 상기 제 2 전기 전도도보다 높고,
    상기 제 4 전기 전도도는 상기 제 2 전기 전도도보다 높은, 반도체 장치.
  2. 트랜지스터를 포함하는 반도체 장치로서, 상기 트랜지스터는,
    제 1 산화물 반도체층과,
    상기 제 1 산화물 반도체층 위의 제 2 산화물 반도체층과,
    상기 제 2 산화물 반도체층 위의 소스 전극과,
    상기 제 2 산화물 반도체층 위의 드레인 전극을 포함하고,
    상기 제 1 산화물 반도체층은 채널 형성 영역으로서 제 1 영역을 포함하고,
    상기 제 2 산화물 반도체층은 상기 제 1 영역과 중첩하는 제 2 영역을 포함하고,
    상기 제 2 산화물 반도체층은 상기 소스 전극과 접하는 제 3 영역을 포함하고,
    상기 제 2 산화물 반도체층은 상기 드레인 전극과 접하는 제 4 영역을 포함하고,
    상기 제 1 영역은 제 1 전기 전도도를 갖고,
    상기 제 2 영역은 제 2 전기 전도도를 갖고,
    상기 제 3 영역은 제 3 전기 전도도를 갖고,
    상기 제 4 영역은 제 4 전기 전도도를 갖고,
    상기 제 2 전기 전도도는 상기 제 1 전기 전도도보다 낮고,
    상기 제 3 전기 전도도는 상기 제 2 전기 전도도보다 높고,
    상기 제 4 전기 전도도는 상기 제 2 전기 전도도보다 높고,
    상기 제 2 영역은 상기 제 3 영역 및 상기 제 4 영역보다 높은 농도의 산소를 함유하는, 반도체 장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 제 2 산화물 반도체층은 티타늄을 포함하는, 반도체 장치.
  4. 제 1항 또는 제 2항에 있어서,
    상기 제 2 산화물 반도체층은 몰리브덴을 포함하는, 반도체 장치.
  5. 제 1항 또는 제 2항에 있어서,
    상기 제 2 산화물 반도체층은 망간을 포함하는, 반도체 장치.
  6. 제 1항 또는 제 2항에 있어서,
    상기 소스 및 드레인 전극 각각은 티타늄 막을 포함하고,
    상기 티타늄 막은 상기 제 3 영역 및 상기 제 4 영역에 접하는, 반도체 장치.
  7. 제 1항 또는 제 2항에 있어서,
    상기 제 2 산화물 반도체층의 상면은 상기 소스 및 드레인 전극에 직접 접하는, 반도체 장치.
  8. 제 1항 또는 제 2항에 있어서,
    상기 반도체 장치는 컴퓨터, 휴대 정보 단말, 휴대 전화기, 카메라 및 텔레비전 장치로 이루어진 그룹으로부터 선택된 1개의 내부에 포함되는, 반도체 장치.
  9. 청구항 1 또는 2에 기재된 반도체 장치를 포함하는 표시 모듈로서, FPC를 포함하는, 표시 모듈.
  10. 청구항 1 또는 2에 기재된 반도체 장치를 포함하는 전자 기기로서, 스피커, 배터리 및 조작키 중에서 적어도 1개를 포함하는, 전자 기기.
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