KR20010006970A - 반도체 장치 및 그의 제작방법 - Google Patents

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야마자끼 순페이
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Abstract

본 발명은 동일 기판상에서의 표시 영역에 제공된 화소 TFT 및 상기 표시 영역 부근에 제공된 구동기 회로 TFT를 포함하는 반도체 장치를 구성하는 본 발명의 목적을 달성하기 위해 액티브 매트릭스형 표시 장치에 대해 대형 화면을 허용하는 게이트 전극 및 게이트 배선을 제공하며, 여기서 화소 TFT와 구동기 회로 TFT의 게이트 전극은 제 1 전도층으로부터 형성되며, 게이트 전극은 제 2 전도층으로부터 형성된 게이트 배선과 연결부를 통해 전기적으로 접촉하게 되며, 연결부는 화소 TFT 및 구동기 회로 TFT의 채널 형성 영역 외측으로 제공된다.

Description

반도체 장치 및 그의 제작방법{Semiconductor device and method for fabricating the same}
본 발명은 절연면이 있는 기판상에 박막 트랜지스터(이하 "TFT"라 칭함)를 포함하는 활성 회로가 제공되는 반도체 장치에 관한 것이다. 본 발명은 일반적인 것으로 동일 기판상에 화상 표시영역이 있는 액정 표시 장치 및 그의 구동기 회로가 형성된 전기-광학 장치, 및 전기-광학 장치가 장착된 전자 장치에 특히 유용하게 사용될 수 있다. 본 명세서 전면의, "반도체 장치"는 반도체 특성을 기초로 동작하는 일반적 장치, 및 상기 전기-광학 장치 및 전기-광학 장치가 장착된 전자 장치 범위에 속하는 것으로 간주할 수 있다.
결정성 규소막에 형성된 반도체층을 갖는 TFT(이하 "결정성 규소 TFT"라 칭함)는 높은 전계효과 이동도를 갖고, 다양한 기능을 갖는 회로를 형성할 수 있다. 결정성 규소 TFT를 사용하는 액티브 매트릭스형 액정 표시 장치는 동일 기판에 형성된 화상 표시 영역을 갖는다. 화상 표시 영역에는 n-채널 TFT, 및 저장 캐패시터로 형성된 화소 TFT가 제공되며, 구동기 회로에는 CMOS회로를 기초로 형성되는 시프트 레지스터 회로, 레벨 시프터 회로, 버퍼 회로, 샘플링 회로 등으로 구성된다.
그러나, 화소 TFT에 대한 동작 조건과 구동기 회로 TFT에 대한 동작 조건이 달라, 상이한 특성의 TFT가 요구된다. 예를 들어, 화소 TFT는 스위치 소자로서 기능하고 액정으로의 전압 인가에 의해 구동된다. 액정은 교류에 의해 구동되기 때문에, 프레임 반전 구동 시스템 방식으로 알려진 것을 사용하는 것이 가장 일반적이다. 이러한 시스템에서, 화소 TFT는 전력 소모를 최소로 하기 위해 충분히 낮은 오프-상태 전류값(드레인이 오프될 때 흐르는 드레인 전류)의 특성을 갖는 것이 요구된다. 한편, 높은 구동 전압이 구동기 회로의 버퍼 회로에 인가되기 때문에, 높은 전압의 인가에 따른 파손을 방지하기 위해 내압(voltage resistance)을 증가시켜야 한다. 증가된 전류 구동력은 온-상태 전류값(TFT가 온일 때 흐르는 드레인 전류)을 충분히 보존하는 것이 요구된다.
저농도 드레인(LDD) 구조는 감소된 오프-상태 전류값을 나타내는 TFT 구조로 공지되어 있다. 이 구조는 채널 형성 영역과 고농도로 불순물 원소를 첨가함으로써 형성된 소스 영역과 드레인 영역 사이에 저농도로 첨가된 불순물 영역을 갖는 영역으로 제공되며, 이 영역을 "LDD 영역"이라 부른다. 핫 캐리어로 인한 온-상태 전류값의 열화(deterioration)를 방지하기 위해 공지된 방법중 하나는 게이트 절연막 사이에 게이트 전극 위로 LDD 영역이 배치된, GOLD(게이트-드레인이 중첩된 LDD)로 공지된 구조가 있다. 상기 형태의 구조는 드레인 부근에 높은 전압의 감쇠로 인한 핫 캐리어(hot carrier)의 주입을 방지하여, 열화 현상을 방지하는데 효과적인 것으로 알려져 있다.
동시에, 액티브 매트릭스형 액정 표시장치를 대형 제품으로 얻기 위해, 보다 크고 세분화된 스크린에 대한 수요가 증가되고 있다. 그러나, 보다 크고 보다 세분화된 스크린은 주사선(게이트 배선)의 수와 길이를 증가시켜, 게이트 배선의 낮은 저항을 강화시킬 필요가 있다. 즉, 주사선 수의 증가에 따라, 결정에 대한 충전 시간이 짧아져, 게이트 배선에 대한 시간 상수(저항×캐패시턴스)를 보다 빠른 응답을 위해 감소시켜야 한다. 예를 들어, 게이트 배선을 형성하는 물질의 저항력이 100 μΩcm 인 경우, 스크린 크기의 범위는 6인치이고, 3μΩcm에 대해서는 27인치에 해당하는 표시가 가능하다.
또한, 화소 매트릭스 회로의 화소 TFT 및 시프트 레지스터 회로 또는 버퍼 회로와 같은 구동기 회로의 TFT에 대해 요구되는 특성이 항상 동일한 것은 아니다. 예를 들어, 화소 TFT에서는, 큰 역 바이어스(n-채널 TFT의 경우에 음전압)가 게이트에 인가되나, 구동기 회로 TFT는 기본적으로 역 바이어스 상태에서 작동하지 않는다. 또한 화소 TFT의 작동 속도는 구동기 회로 TFT의 속도보다 1/100 이하이다.
추가로, GOLD 구조는 온-상태 전류값의 열화를 방지하는데 큰 효과를 제공하나, 보통의 LDD 구조에 비해 오프-상태 전류값이 크다는 문제점이 있다. 따라서, 화소 TFT에 적용하는데 바람직한 구조는 아니다. 반대로, 보통의 LDD 구조는 오프-상태 전류값을 최소화시키는데 큰 효과가 있으나, 드레인 부근의 전계의 감쇠로 인한 핫 캐리어 주입으로 인한 열화를 방지하는데 비효과적이다. 결과적으로, 액티브 매트릭스형 액정 표시장치와 같은, 상이한 동작 조건을 갖는 다수의 집적 회로를 포함하는 반도체 장치에서 동일한 구조를 갖는 TFT를 전체적으로 형성하는 것이 항상 바람직한 것은 아니다. 이러한 문제점들은 보다 높은 특성을 갖는 결정성 규소 TFT에서 그리고, 액티브 매트릭스형 액정 표시장치에 대해 요구되는 수행력이 클수록 특히 두드러진다.
배선 재료로서 알루미늄(Al)과 구리(Cu)의 사용은 대형 액티브 매트릭스형 액정 표시장치의 현실화를 위해 사용되나, 이는 미약한 부식 방지 및 내열성과 같은 단점이 있다. 결과적으로, 상기 재료들은 TFT 게이트 전극의 형성을 위해 반드시 바람직한 것은 아니며, TFT 제작 공정에 상기 재료들을 쉽게 사용할 수 있는 것은 아니다. 물론 배선을 다른 전도성 재료로 형성할 수 있으나, 알루미늄(Al) 및 구리(Cu)와 같은 낮은 저항성을 갖는 재료는 대형 표시장치의 제작을 방해한다.
상기 문제점을 해결하기 위한, 본 발명은 동일 기판상에 표시영역에 제공된 화소 TFT 및 상기 표시영역 부근에 제공된 구동기 회로 TFT를 포함하는 반도체 장치가 상기 화소 TFT 및 상기 구동기 회로 TFT가 제 1 전도층으로부터 형성되고 제 2 전도층으로부터 형성된 게이트 배선과 상기 화소 TFT와 상기 구동기 회로 TFT의 채널-형성 영역 외측에 제공된 연결부를 통해 전기적으로 접촉되는 게이트 전극을 포함하는 구성을 특징으로 한다.
본 발명의 또다른 구성은 동일 기판상에서 표시영역에 제공된 화소 TFT 및 표시 영역 부근에 제공된 구동기 회로 TFT를 포함하는 반도체 장치로서 화소 TFT 및 구동기 회로 TFT가 제 1 전도층으로부터 형성되고, 화소 TFT 및 구동기 회로 TFT의 채널 형성 영역 외측으로 제공된 연결부를 통해 제 2 전도층으로부터 형성된 게이트 배선과 전기적으로 접촉되는 게이트 전극을 포함하고, 화소 TFT의 LDD 영역은 화소 TFT의 게이트 전극과 중첩되지 않게 배치되고, 구동기 회로의 제 1 n-채널 TFT의 LDD 영역은 제 1 n-채널 TFT의 게이트 전극과 중첩되도록 배치되고, 구동기 회로의 제 2 n-채널 TFT의 LDD 영역은 제 1 n-채널 TFT의 게이트 전극과 적어도 일부가 중첩되도록 배치된 구성을 특징으로 한다.
발명의 본 구성에서, 제 1 전도층은 질소 및 탄탈, 텅스텐, 티타늄 및 몰리브덴에서 선택된 1개 이상을 포함하는 전도층(A), 상기 전도층(A)에 형성되고 탄탈, 텅스텐, 티타늄 및 몰리브덴에서 선택된 1개 이상을 주성분으로 하여 구성된 전도층(B) 및 전도층(B)과 전도층(A)이 접촉되지 않는 영역에 형성되고 질소 및 탄탈, 텅스텐, 티타늄 및 몰리브덴에서 선택된 1개 이상을 포함하는 전도층(C)을 포함하며,
제 2 전도층은 알루미늄 또는 구리를 주성분으로 하여 구성된 전도층(D) 및 탄탈, 텅스텐, 티타늄, 모리브덴에서 선택된 1개 이상을 주성분으로 하여 구성된 전도층(E)을 포함하며, 전도층(C)과 전도층(D)은 연결부에서 접촉된다. 전도층(B)은 첨가 원소로서 아르곤을 포함하며, 전도층(B)에서의 산소농도는 30ppm 이하이다.
상기 문제를 해결하기 위해, 동일 기판상에서 표시 영역에 제공된 화소 TFT 및 상기 표시 영역 부근에 제공된 구동기 회로 TFT를 포함하는 반도체 장치를 제작하는 방법으로서, 제 1 전도층으로부터 화소 TFT 및 구동기 회로 TFT의 게이트 전극을 형성하는 단계, 제 2 전도층으로부터 게이트 전극에 연결된 게이트 배선을 형성하는 단계를 포함하며, 여기서 게이트 전극과 게이트 배선은 화소 TFT 및 구동기 회로 TFT의 채널 형성 영역 외측으로 제공된 연결부를 통해 연결된다.
또한, 본 발명에 따른 반도체 장치 제작 방법은, 동일 기판상에서 표시 영역에 제공된 화소 TFT 및 상기 표시 영역 부근에 제공된 구동기 회로 TFT를 포함하는 반도체 장치 제작 방법으로서, 2×1016내지 5×1019atoms/㎤ 의 농도 범위로 구동기 회로를 형성하는 제 1 및 제 2 n-채널 TFT 반도체층에 n-형 불순물 원소를 선택적으로 첨가하는 제 1 단계, 제 1 반도체층으로부터 화소 TFT 및 구동기 회로 TFT의 게이트 전극을 형성하는 제 2 단계, 3×1020내지 3×1021atoms/㎤ 의 농도 범위로 구동기 회로를 형성하는 p-채널 TFT 반도체층에 p-채널 불순물 원소를 선택적으로 첨가하는 제 3 단계, 1×1020내지 1×1021atoms/㎤ 의 농도 범위로 구동기 회로를 형성하는 제 1 및 제 2 n-채널 TFT 반도체층과 화소 TFT의 반도체층에 n-형 불순물 원소를 선택적으로 첨가하는 제 4 단계, 마스크로서 적어도 상기 n-채널 TFT의 게이트 전극을 사용하여, 1×1016내지 5×1018atoms/㎤ 의 농도 범위로 화소 TFT의 반도체층에 n-형 불순물 원소를 선택적으로 첨가하는 제 5 단계, 및 제 2 전도층으로부터 화소 TFT 및 구동기 회로 TFT의 게이트 배선을 형성하는 제 6 단계를 포함하며, 여기서 게이트 전극과 게이트 배선은 화소 TFT와 구동기 회로 TFT의 채널 형성 영역 외측으로 제공된 연결부를 통해 연결된다.
본 발명에 따른 반도체 장치의 제작 방법에서, 제 1 전도층이 질소 및 탄탈, 텅스텐, 티타늄 및 몰리브덴에서 선택된 1개 이상을 포함하는 전도층(A)을 형성하는 단계, 전도층(A)에 형성되고 탄탈, 텅스텐, 티타늄 및 몰리브덴에서 선택된 1개 이상을 주성분으로 하여 구성된 전도층(B)을 형성하는 단계, 전도층(B)이 전도층(A)과 접촉하지 않는 영역에 형성되고 질소 및 탄탈, 텅스텐, 티타늄 및 몰리브덴에서 선택된 1개 이상을 포함하는 전도층(C)을 형성하는 단계에 의해 형성되고, 제 2 전도층은 알루미늄 또는 구리를 주성분으로 하여 구성된 전도층(D)을 형성하는 단계 및 탄탈, 텅스텐, 티타늄 및 몰리브덴 중에서 선택된 1개 이상을 주성분으로 하여 구성된 전도층(E)을 형성하는 단계에 의해 형성되며, 전도층(C)과 전도층(D)은 연결부에서 접촉된다. 전도층(A)은 아르곤 및 질소 또는 암모늄의 혼합 분위기에서, 탄탈, 텅스텐, 티타늄 및 몰리브덴에서 선택된 1개 이상을 주성분으로 하여 구성된 타겟을 사용하는 스퍼터링법에 의해 형성될 수 있고, 전도층(C)은 1ppm 이하의 산소 농도로 질소 분위기에서 전도층(B)을 가열 처리함으로써 형성하는 것이 바람직하다. 전도층(C)은 1ppm 이하의 산소농도로 질소 플라즈마 분위기에서 전도층(B)을 가열처리함으로써 형성될 수 있다.
도 1A 내지 1D는 화소 TFT, 저장 캐패시터 및 구동기 회로 TFT 제작 단계의 단면도;
도 2A 내지 2D는 화소 TFT, 저장 캐패시터 및 구동기 회로 TFT의 제작 단계의 단면도;
도 3A 내지 3D는 화소 TFT, 저장 캐패시터 및 구동기 회로 TFT의 제작 단계의 단면도;
도 4A 내지 4C는 화소 TFT, 저장 캐패시터 및 구동기 회로 TFT의 제작 단계의 단면도;
도 5는 화소 TFT, 저장 캐패시터 및 구동기 회로 TFT의 단면도;
도 6A 내지 6C는 화소 TFT, 저장 캐패시터 및 구동기 회로 TFT의 상부도;
도 7A 내지 7C는 화소 TFT, 저장 캐패시터 및 구동기 회로 TFT의 제작 단계의 단면도;
도 8A 내지 8C는 구동기 회로 TFT의 제작 단계의 상부도;
도 9A 내지 9C는 화소 TFT의 제작 단계의 상부도;
도 10은 I/O 단자 상부도 및 액정 표시장치의 배선 회로 배치도;
도 11은 액정 표시장치 구성의 단면도;
도 12는 액정 표시장치 구성의 투시도;
도 13은 표시 영역에서의 화소 상부도;
도 14는 액정 표시장치의 블록도;
도 15A 내지 15C는 게이트 전극과 LDD 영역간의 위치 관계를 나타내는 도면;
도 16A 내지 16C는 게이트 전극과 게이트 배선간의 관계를 나타내는 도면;
도 17A 내지 17E는 반도체 장치의 예를 나타내는 도면;
도 18A 및 18B는 각각 EL 표시장치의 상부도 및 단면도;
도 19A 및 19B는 EL 표시장치의 화소부의 단면도;
도 20A 및 20B는 EL 표시장치의 상부도 및 회로도;
도 21A 내지 21C는 EL 표시장치의 화소부의 회로도;
도 22는 투과형 전자 현미경으로 본 게이트 전극과 게이트 배선의 접촉부의 단면 사진;
도 23은 투과형 전자 현미경으로 본 게이트 전극(Ta)과 게이트 배선(Al-Nd)의 경계면의 단면 사진;
도 24A 및 24B는 TFT의 바이어스-열 스트레스 시험의 VG-ID 특성 및 결과도.
도 25A 및 25B는 신호 입력부와 단자부간의 파형차를 나타내며, 도 25A는 파형이 상승하는 것을 나타내며 도 25B는 파형이 떨어지는 것을 나타낸다;
도 26A 및 26B는 게이트 전극과 게이트 배석에서의 접촉 저항의 계산상 시뮬레이션을 나타낸 것이다.
[실시형태 1]
본 발명의 실시예는 도 1 내지 5를 참조로 설명한다. 표시 영역에 화소 TFT 및 표시 영역 주변에 형성된 구동기 회로가 동일 기판 상에 제작되는 공정 단계를 이하 상세히 설명한다. 그러나, 설명을 간단히 하기 위해, 구동기 회로는 기본 회로로서 버퍼 회로와 같은, 시프트 레지스터 회로, CMOS 회로, 및 샘플링 회로를 형성하는 n-채널 TFT로 나타낸다.
도 1A에서, 저알칼리성 유리 기판 또는 석영 기판이 기판(101)으로서 사용될 수 있다. 본 실시예에서는, 저알칼리성 유리 기판을 사용한다. 유리 변형 온도(glass strain temperature) 보다 낮은 약 10-20℃ 온도에서 미리 가열처리할 수 있다. TFT가 형성되는 기판(101) 표면상에, 산화 규소막, 질화 규소막 또는 산화질화(oxynitride) 규소막과 같은 하지막(102)을 형성하여, 기판(101)으로 불순물의 확산을 방지한다. 예를 들어, SiH4, NH3및 N2O로 구성된 10nm두께의 산화질화 규소막 및 SiH4및 N2O로 구성된 200nm 두께의 산화질화 규소막의 적층을 형성하는데 플라즈마 CVD법이 사용된다.
다음, 20-150 nm(바람직하게는 30-80nm) 두께를 갖는 비정질 구조의 반도체막(103a)이 플라즈마 CVD 또는 스퍼터링과 같은 공지된 방법으로 형성된다. 본 실시예에서는, 55nm 두께의 비정질 규소막을 플라즈마 CVD로 형성한다. 비정질 구조를 갖는 반도체막은 비정질 반도체막과 미세한 결정성 반도체막을 포함하고, 비정질 규소-게르마늄막과 같은 비정질 구조를 갖는 화합물 반도체막이 사용될 수 있다. 하지막(102)과 비정질 규소막(103a)은 동일한 막형성 방법으로 형성할 수 있고, 이들은 연속적으로 형성될 수 있다. 하지막을 형성한 후, 대기 분위기를 일단 제거함으로써 표면 오염을 방지할 수 있고, 따라서 TFT 특성의 변화 및 제작된 TFT의 쓰레숄드 전압 변화를 감소시킨다(도 1A).
다음 비정질 규소막(103a)을 결정성 규소막(103b)으로 형성하기 위해 공지된 결정화 방법이 사용된다. 예를 들어, 레이저 결정화 또는 열 결정화 방법(고체상 성장방법)이 사용될 수 있고, 본 명세서에서는 일본 특허 공보 No.7-130652호에 공개된 방법에 따라, 촉매 원소를 사용하는 결정화 방법으로 결정성 규소막(103b)을 형성한다. 결정화 단계 전에는, 비정질 규소막의 수분 함량을 따르지만, 결정화 전에 5atom% 이하로 수분함량을 감소시키도록 400-500℃에서 약 1시간 동안 가열처리를 행하는 것이 바람직하다. 비정질 규소막의 결정화는 보다더 조밀한 형태로 원자를 재배열시켜, 제작된 결정성 규소막의 두께를 원래의 비정질 규소막 두께(본 실시예에서는 55nm)의 1-15%로 감소시킨다(도 1B).
다음 결정성 규소막(103b)이 섬형 반도체층(104-107)을 형성하도록 섬형부로 분리된다. 다음 50-100nm 두께의 산화 규소막의 마스크층(108)을 플라즈마 CVD 또는 스퍼터링으로 형성한다(도 1C).
레지스트 마스크(109)가 제공되고, n-채널 TFT를 형성하는 섬형 반도체층(105-107)의 쓰레숄드 전압을 제한하기 위해 약 1×1016내지 5×1017atoms/cm3의 농도로 p-형 불순물 원소로서 붕소(B)가 첨가된다. 붕소(B)의 첨가는 이온 도핑법으로 달성될 수 있고, 또는 비정질 규소막의 형성과 동시에 첨가될 수 있다. 붕소(B)의 첨가는 반드시 필요한 것은 아니지만, 정해진 범위내에 n-채널 TFT의 쓰레숄드 전압을 유지하기 위해 붕소(B)를 첨가하여 반도체층(110-112)을 형성하는 것이 바람직하다(도 1D).
구동기 회로의 n-채널 TFT의 LDD 영역을 형성하기 위해서, n-형 불순물 원소를 섬형 반도체층(110, 111)에 선택적으로 첨가한다. 상기 목적에 앞서 레지스트 마스크(113-116)를 형성한다. 사용되는 n-형 불순물 원소는 인(P) 또는 비소(As)일 수 있고, 이 경우에는 인 도핑법이 인(P)의 첨가를 위해 포스핀(PH3)을 사용하여 행해진다. 형성된 불순물 영역(117, 118)의 인(P) 농도는 2×1016내지 5×1019atoms/cm3일 수 있다. 본 명세서 전반에 걸쳐, 형성된 불순물 영역(117-119)의 n-형 불순물 원소의 농도는 (n-)로 표시한다. 불순물 영역(119)은 화소 매트릭스 회로의 저장 캐패시터를 형성하기 위한 반도체층이고, 또한 이 영역에 동일한 농도의 인(P)이 첨가된다(도 2A).
이는 불화수소산 등에 의해 마스크층(108)을 제거하고, 도 1D 및 도 2A에 첨가된 불순물 원소를 활성화시키는 단계에 의해 행해진다. 활성화는 질소 분위기에서 500-600℃의 온도에서 1-4시간 동안의 가열처리, 또는 레이저 활성화 방법에 의해 실시될 수 있다. 이들의 조합으로 행해질 수도 있다.
본 실시예에서는, 레이저 활성화 방법으로 선형 빔을 형성하기 위해 KrF 엑시머 레이저광(248nm파장)을 사용하며, 5-50Hz의 발진 주파수 및 100-500mJ/㎠의 에너지 밀도에서 주사하기 위해 선형빔의 80-98%를 중첩시켜 전체 기판에 형성되는 섬형 반도체층을 처리한다. 레이저 광조사 조건에 어떤 특별한 제한이 있는 것은 아니며, 작업자에 의해 적절히 설정할 수 있다.
다음 10-150nm 두께의 게이트 절연막(120)을 플라즈마 CVD 또는 스퍼터링을 사용하여 규소를 함유한 절연막으로 형성한다. 예를 들어, 산화질화 규소막은 120nm 두께로 형성된다. 게이트 절연막은 단층 또는 다른 규소를 함유한 절연막의 다층 구조일 수 있다(도 2B).
다음 제 1 전도층이 게이트 전극을 형성하도록 제작된다. 이 제 1 전도층은 단층으로서 형성될 수 있으나, 필요하다면 2 또는 3층의 적층 구조일 수 있다. 본 실시예에서는, 전도성 금속 질화막으로 구성된 전도층(A)(121)과 금속막으로 구성된 전도층(B)(122)이 적층된다. 전도층(B)(122)은 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo) 및 텅스텐(W) 중에서 선택된 원소, 또는 이들 원소중 하나를 주성분으로 하여 구성된 합금, 또는 이들 원소의 조합을 포함하는 합금막(일반적으로 Mo-W 합금막 또는 Mo-Ta 합금막)으로 구성될 수 있고, 전도층(A)(121)은 질화 탄탈(TaN), 질화 텅스텐(WN), 질화 티타늄(TiN) 또는 질화 몰리브덴(MoN)으로 형성될 수 있다. 전도층(A)(121)에 대한 다른 물질로서 텅스텐 실리사이드, 티타늄 실리사이드 또는 몰리브덴 실리사이드가 사용될 수 있다. 전도층(B)은 저항을 낮추기 위해 감소된 불순물 농도를 갖고, 특히 산소 농도는 30ppm 이하가 바람직하다. 예를 들어, 30ppm 이하의 산소 농도를 갖는 텅스텐(W)은 20μΩ㎝의 저항력을 실현시킨다.
전도층(A)(121)은 10-50nm(바람직하게20-30nm) 및 전도층(B)(122)은 200-400 (바람직하게 250-350nm)일 수 있다. 본 실시예에서는, 30nm 두께의 질화 탄탈막이 전도층(A)(121)으로서 사용되고 350nm의 Ta막이 전도층(B)(122)으로 사용되며, 모두 스퍼터링으로 형성된다. 스퍼터링에 의한 상기 막 형성시에, Ar 스퍼터링 가스에 Xe 또는 Kr의 적절량 첨가로 형성된 막의 내부 스트레스를 경감시켜 막이 벗겨지는 것을 방지한다. 도시되지 않았지만, 전도층(A)(121) 아래에 약 2-20nm 두께의 인(P)이 첨가된 규소막을 형성하는 것이 효과적이다. 이는 부착력을 개선시키고 그위에 형성된 전도막의 산화를 방지하며, 또한 게이트 절연막(120)으로 전도층(A) 또는 전도층(B)에 남아있는 알칼리성 금속 원소의 확산을 방지할 수 있다(도 2C).
다음 레지스트 마스크(123-127)를 형성하고, 전도층(A)(121) 및 전도층(B)(122)을 게이트 전극(128-131) 및 캐패시터 배선(132) 형성을 위해 서로 에칭한다. 게이트 전극(128-131) 및 캐패시터 배선(132)은 전도층(A)으로 구성된 일체식으로 형성된 부분(128a-132a)과 전도층(B)으로 구성된 부분(128b-132b)을 포함한다. 여기서, 구동기 회로에 형성된 게이트 전극(129, 130)은 게이트 절연층(120)을 경유하여 불순물 영역(117, 118)의 부분과 중첩되도록 형성된다(도 2D).
이는 p-채널 TFT 소스 영역 및 구동기 회로의 드레인 영역을 형성하도록 p-형 불순물 원소를 첨가하는 단계에 의해 행해진다. 여기서, 게이트 전극(128)은 자기-정렬 불순물 영역을 형성하도록 마스크로서 사용된다. 이때 n-채널 TFT가 형성된 영역은 레지스트 마스크(133)로 덮인다. 불순물 영역(134)은 디보란(B2H6)을 사용하는 이온 도핑법으로 형성된다. 본 명세서 전면에, 여기서 형성된 불순물 영역(134)에서의 p-형 불순물 원소의 농도는 (p+)로 나타낸다(도 3A).
다음, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역이 n-채널 TFT에 형성된다. 레지스트 마스크(135-137)가 형성되고, 불순물 영역(138-142)을 형성하도록 n-형 불순물 원소가 첨가된다. 이는 포스핀(PH3)을 사용하는 인 도핑 방법에 의해 달성되며, 영역에서 인(P) 농도는 1×1020내지 1×1021atoms/cm3범위에 있다. 본 명세서 전면에서, 여기서 형성된 불순물 영역(138-142)에서의 n-형 불순물 원소의 농도를 (n+)로 나타낸다(도 3B).
이미 불순물 영역(138-142)은 이전 단계에서 첨가된 인(P) 또는 붕소(B)를 함유하고 있으나, 비교해 볼 때 첨가된 인(P)의 농도가 충분히 높기 때문에, 이전 단계에서 첨가된 인(P) 또는 붕소(B)의 영향력은 무시할 수 있다. 불순물 영역(138)에 첨가된 인(P)의 농도는 도 3A에서 첨가된 붕소(B) 농도의 1/2 내지 1/3이기 때문에, p-형 전도율은 TFT의 특성에 어떠한 영향도 미치지 않도록 할 수 있다.
이는 화소 매트릭스 회로의 n-채널 TFT에 LDD 영역을 형성하도록 n-형 불순물을 첨가하는 단계에 의해 행해진다. 여기서, 게이트 전극(131)은 이온 도핑법에 의해 n-형 불순물 원소의 자기 정렬 첨가를 위해 마스크로서 사용된다. 첨가된 인(P)의 농도는 1×1016내지 5×1018atoms/cm3이고, 도 2A, 도 3A 및 도 3B에 첨가된 불순물 원소의 농도보다 낮은 농도의 첨가로 불순물 영역(143, 144)만을 형성한다. 본 명세서 전면에서, 상기 인 영역(143, 144)에서의 n-형 불순물 원소의 농도는 (n-)로 나타낸다(도 3C).
이는 대표 농도로 첨가된 n-형 또는 p-형 불순물 원소의 활성화를 위한 가열 처리 단계에 의해 행해진다. 상기 단계는 노 어닐법, 레이저 어닐법 또는 급속열 어닐법(RTA법)으로 달성될 수 있다. 여기서, 활성화 단계는 노 어닐법으로 달성된다. 가열처리는 400-800℃ 및 전형적으로 500-600℃로, 1ppm 이하 및 바람직하게는 0.1ppm이하의 산소 농도로 질소 분위기에서 행해지며, 본 실시예에서의 가열처리는 4시간 동안 550℃로 행해진다. 석영 기판과 같은 내열성 물질을 기판(101)으로 사용할 때, 가열처리는 1시간동안 800℃로 행해질 수 있고, 이는 불순물 원소의 활성화 및 불순물 원소가 첨가된 불순물 영역과 채널 형성 영역간의 만족스런 결합 형성을 허용한다.
가열 처리에서, 전도층(C)(128c-132c)은 게이트 전극(128-131) 및 캐패시터 배선(132)을 형성하는 금속막(128b-132b)의 표면으로부터 5-80nm 두께로 형성된다. 예를 들어, 텅스텐(W), 질화 텅스텐(WN)의 전도층(B)(128b-132b)이 형성된 경우, 탄탈(Ta)이 사용될 때, 질화 탄탈(TaN)이 형성될 수 있다. 전도층(C)(128c-132c)이 질소 또는 암모니아를 사용하여, 질소를 함유한 플라즈마 분위기에 게이트 전극(128-131)을 노출시킴으로써 동일한 방법으로 형성될 수 있다. 3-100% 수소를 함유하는 분위기에서 1-12시간 동안 300-450℃에서의 가열처리에 의해 섬형 반도체층의 수소첨가가 행해진다. 이 단계는 열적으로 여기된(excited) 수소에 의해 반도체층의 댕글링(dangling) 결합을 종결시키는 단계이다. 플라즈마 수소첨가(여기된 플라즈마 수소)는 수소첨가를 위한 또다른 수단으로서 사용될 수 있다.
섬형 반도체층이 촉매 원소를 사용하여 비정질 규소막으로부터 결정화의 방법으로 제작되는 경우, 촉매 원소가 섬형 반도체층에 소량 남아있게 된다. 물론 TFT가 이 상태에서 완성되지만, 나머지 촉매 원소를 적어도 채널 형성 영역에서 제거하는 것이 바람직하다. 촉매 원소를 소거시키기 위해 사용되는 방법중 하나는 인(P)에 의한 게더링 효과를 활용하는 것이다. 게더링에 필요한 인(P) 농도는 도 3B에서 형성된 불순물 영역(n+)과 동일한 레벨이며, 여기서 행해지는 활성화 단계를 위한 가열 처리는 n-채널 TFT 및 p-채널 TFT의 채널 형성 영역으로부터 촉매 원소를 게더링을 허용한다(도 3D).
도 6A 및 도 7A는 이 단계까지의 TFT의 상부도로, 단면 A-A' 및 단면 C-C'는 도 3D에서의 A-A' 및 C-C'에 해당한다. 단면 B-B' 및 단면 D-D'는 도 8A 및 도 9A의 단면에 해당한다. 도 6A 내지 6C 및 도 7A 내지 7C의 상부도는 게이트 전극막들을 생략했으나, 이 단계까지의 적어도 게이트 전극(128-131) 및 캐패시터 배선(132)은 도시된 것처럼, 섬형 반도체층(104-107)에 형성된다.
활성화 및 수소첨가 단계가 종결된 후, 게이트 배선의 역할을 하는 제 2 전도층이 형성된다. 상기 제 2 전도층은 낮은 저항성 물질로서 주로 알루미늄(Al) 또는 구리(Cu)로 구성된 전도층(D)과, 티타늄(Ti), 탄탈(Ta), 텅스텐(W) 또는 몰리브덴(Mo)으로 구성된 전도층(E)으로 형성된다. 본 실시예에서, 전도층(D)(145)은 0.2wt% 티타늄(Ti)를 함유하는 알루미늄(Al)막이며, 전도층(E)(146)은 티타늄(Ti)막이다. 전도층(D)(145)은 200-400nm(바람직하게 250-350nm)로 형성되며, 전도층(E)(146)은 50-200nm(바람직하게 100-150nm)로 형성될 수 있다.(도 4A).
전도층(E)(146) 및 전도층(D)(145)은 게이트 전극을 연결하는 게이트 배선을 형성하도록 에칭 처리되어, 게이트 배선(147, 148) 및 캐패시터 배선(149)을 형성한다.
에칭 처리는 전도층(E)의 표면으로부터 먼저 SiCl4, Cl2및 BCl3의 혼합 가스를 사용하는 건식 에칭법에 의해 전도층(E)의 표면으로부터 전도층(D)을 어느정도 제거하고, 다음 전도층(D)을 제거하기 위해 인을 함유한 산-기초 에칭액으로 습식 에칭을 행하여, 기본층을 선택적으로 유지하면서 게이트 배선을 형성한다.
이 상태를 상부에서 본 도 6B 및 도 7B는, 단면 A-A' 및 단면 C-C'가 도 4B의 A-A' 및 C-C'와 대응한다. 단면 B-B' 및 단면 D-D'는 도 8B 및 도 9B의 B-B' 및 D-D'와 대응한다. 도 6B 및 도 7B에서, 게이트 배선(147, 148)의 일부는 게이트 전극(128, 129, 131)의 일부와 중첩되어 전기적으로 접촉하게된다. 이 상태는 단면 B-B' 및 단면 D-D'와 상응하는 도 8B 및 도 9B의 단면 구조도에 확실히 도시되었으며, 여기서 제 1 전도층을 형성하는 전도층(C)과 제 2 전도층을 형성하는 전도층(D)은 전기적으로 접촉된다.
500-1500nm 두께의 제 1 층간절연막(150)이 산화규소막 또는 산화질화 규소막으로 형성되고, 콘택홀이 각 섬형 반도체층에 형성된 소스 영역 또는 드레인 영역에 이르게 형성된 후, 소스 배선(151-154) 및 드레인 배선(155-158)이 형성된다. 여기서는 도시되지 않았지만, 본 실시예에서 전극은 스퍼터링에 의해 100nm 두께의 Ti 막, 300nm 두께의 Ti 함유 알루미늄막 및 150nm 두께의 Ti막이 연속적으로 형성된 3-층 적층 구조를 갖는다.
다음, 질화 규소막, 산화 규소막 또는 산화질화 규소막이 보호막(159)으로서 50-500nm 두께(바람직하게는 100-300nm)로 형성된다. 이 단계에서 수소첨가 처리는 TFT 특성을 강화시키는 결과를 나타낸다. 예를 들어, 가열처리를 3-100% 수소를 함유한 분위기에서 300-450℃로 1-12시간 동안 행할 수 있고, 또는 플라즈마 수소첨가법을 사용하여 유사한 효과를 달성할 수 있다. 여기서, 콘택홀이 화소 전극 및 드레인 배선의 연결을 위해 형성되는 위치에서 보호막(159)에 개구부가 형성될 수 있다(도 4C).
도 6C 및 도 7C는 이 상태를 위에서 본 것으로, 단면 A-A' 및 단면 C-C'는 도 4C에서 A-A' 및 C-C'와 상응한다. 단면 B-B' 및 단면 D-D'는 도 8C 및 도 9C의 B-B' 및 D-D'와 상응한다. 도 6C 및 도 7C는 제 1 층간 절연막을 도시하지 않았지만, 섬형 반도체층(104, 105, 107)의 소스배선(151,152,154) 및 드레인 배선(155,156,158)(도시되지 않음)은 제 1 층간 절연막에 형성된 콘택홀을 경유하여 연결된다.
다음, 유기성 수지로 구성된 제 2 층간 절연막(160)이 1.0-1.5㎛ 두께로 형성된다. 사용되는 유기성 수지는 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, BCB(benzocyclobutene)등일 수 있다. 여기서, 기판상에 코팅된 후, 열 중합(polymerization)형 폴리이미드를 300℃에서 점화(firing)에 의해 형성하는데 사용된다. 다음 드레인(158)에 이르는 콘택홀이 제 2 층간 절연막(160)에 형성되고, 화소 전극(161, 162)이 형성된다. 사용되는 화소 전극은 투과형 액정 표시장치의 경우에 투명 전도막일 수 있고, 또는 반사형 액정 표시 장치의 경우에는 금속막일 수 있다. 본 실시에에서는, 투과형 액정표시 장치가 사용되며, 100nm 두께의 인듐-주석 산화물(ITO)막이 스퍼터링에 의해 형성된다(도 5).
동일 기판상에 구동기 회로 TFT 및 화소 영역 화소 TFT가 있는 기판이 이 방식으로 완성된다. p-채널 TFT(201), 제 1 n-채널 TFT(202) 및 제 2 n-채널 TFT(203)가 구동기 회로에 형성되고 화소 TFT(204) 및 저장 캐패시터(205)가 표시 영역에 형성된다. 본 명세서 전면에, 상기 기판을 편하게 액티브 매트릭스 기판이라 칭한다.
구동기 회로의 p-채널 TFT(201)는 섬형 반도체층(104)에 채널형성 영역(206), 소스영역(207a, 207b) 및 드레인 영역(208a, 208b)을 포함한다. 제 1 n-채널 TFT(202)는 섬형 반도체층(105)에 채널 형성 영역(209), 게이트 전극(129)과 중첩되는 LDD 영역(210)(이하 이러한 형태의 LDD 영역을 Lov라 한다), 소스 영역(211) 및 드레인 영역(212)을 포함한다. 채널 길이 방향으로 상기 Lov 영역의 길이는 0.5-3.0㎛이고, 바람직하게는 1.0-1.5㎛이다. 제 2 n-채널 TFT(203)는 섬형 반도체층(106)에 채널 형성영역(213), 게이트전극(130)과 중첩되지 않는 LDD 영역(이하 이러한 형태의 LDD 영역을 Loff라 한다)을 포함하고, 채널 길이 방향으로 상기 Loff 영역의 길이는 0.3-2.0㎛, 바람직하게는 0.5-1.5㎛이다. 화소 TFT(204)는 섬형 반도체층(107)에 채널 형성 영역(218, 219), Loff 영역(220-223) 및 소스 또는 드레인 영역(224-226)을 포함한다. 채널 길이 방향으로 Loff 영역의 길이는 0.5-3.0㎛, 바람직하게는 1.5-2.5㎛이다. 캐패시터 배선(132, 149) 및 게이트 절연막과 동일한 물질로 구성된 절연막이 화소 TFT(204)의 드레인 영역(226)에 연결되고, 저장 캐패시터(205)가 n-형 불순물 원소가 첨가된 반도체층(227)에 형성된다. 도 5에서 화소 TFT(204)는 이중 게이트 구조이나, 단일 게이트 구조일 수 있고, 다중 게이트 전극이 제공된 다중-게이트 구조라도 문제는 없다.
따라서, 본 발명은 화소TFT 및 구동기 회로에 대해 요구되는 명세서에 따른 각 회로의 TFT 구조를 최적화시켜, 반도체 장치의 개선된 작동 수행력 및 신뢰성을 허용한다. 추가로, 내열성 전도성 물질로 게이트 전극을 형성함으로써, LDD 영역 및 소스 및 드레인 영역의 활성화를 용이하게 하여, 낮은 저항성 물질로 게이트 배성을 형성함으로써 배선 저항력을 적절히 감소시킬 수 있다. 이는 4인치 이상의 표시 영역(스크린 크기)을 갖는 표시 장치에 적용할 수 있다.
[실시형태 2]
도 16A 내지 16C는 게이트 전극 및 게이트 배선의 또다른 실시예를 나타낸다. 도 16에서 게이트 전극 및 게이트 배선은 실시예 1에서 사용된 단계들과 동일한 방법으로 형성되며, 섬형 반도체층(901)과 게이트 절연막(902) 위로 형성된다.
도 16A에서, 게이트 전극으로서 제 1 전도층은 질화 탄탈(TaN), 질화 텅스텐(WN), 질화 티타늄(TiN) 또는 질화 몰리브덴(MoN)으로 형성된 전도층(A)(903)이다. 전도층(B)(904)은 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo) 및 텅스텐(W) 사이에서 선택된 원소, 또는 이를 주성분으로 구성된 합금 또는 이들 원소의 조합을 포함하는 합금막으로 형성되며, 반면에 전도층(C)(905)은 실시예 1과 동일한 방법으로 표면에 형성된다. 전도층(A)(903)의 두께는 10-50nm(바람직하게 20-30nm)이고 전도층(B)(904)은 200-400 (바람직하게 250-350nm)이다. 게이트 배선으로서 제 2 전도층은 낮은 저항성 물질로서 주로 알루미늄(Al) 또는 구리(Cu)로 구성된 전도층(D)(906)을 적층함으로써 형성되며 그위에 전도층(E)(907)이 티타늄(Ti) 또는 탄탈(Ta)로 형성된다. 알루미늄(Al) 및 구리(Cu)가 스트레스 이동(stress migration) 또는 전기이동(electromigration)에 의해 쉽게 확산되기 때문에, 질화 규소막(908)은 제 2 전도층을 덮도록 50-150nm 두께로 형성되어야 한다.
도 16B는 실시예 1과 동일한 방식으로 제작된 게이트 전극 및 게이트 배선을 나타내며, 인(P)이 첨가된 규소막(909)이 게이트 전극 아래 형성된다. 인(P)이 첨가된 규소막(909)은 게이트 절연막속으로 게이트 전극에서 남아있는 알카리성 금속 원소가 확산되는 것을 방지하는 효과가 있고, TFT의 신뢰성을 보증하는데 유용하다.
도 16C는 인(P)이 첨가된 규소막(910)이 있는, 게이트 전극을 형성하는 제 1 전도층 형성예이다. 인(P)이 첨가된 규소막은 다른 전도성 금속 물질보다 저항성이 높으나, 알루미늄(Al) 또는 구리(Cu)로 게이트 배선을 포함하는 제 2 전도층을 형성함으로써, 대형 액정 표시 장치에 적용할 수 있다. 여기서, 게이트 배선은 100nm 두께의 Ti막(911), 300nm 두께의 Ti-함유 알루미늄(Al)막(912) 및 150nm 두께의 Ti막(913)의 형성으로 3층 구조로 구성될 수 있고, 알루미늄(Al)막과 인(P)이 첨가된 규소막 사이에 직접적 접촉을 피하여 내열성을 제공한다.
[실시형태 3]
도 15A 내지 15C는 본 발명에 따른 TFT 구조예로, 반도체층 채널 형성 영역, LDD 영역, 반도체층상에 게이트 절연막 및 게이트 절연막상에 게이트 전극을 갖는 TFT에서 게이트 전극과 LDD 영역 사이의 전위 관계를 나타낸다.
도 15A는 채널 형성 영역(209), LDD 영역(210) 및 드레인 영역(212), 및 게이트 절연막(120) 및 그 위에 형성된 게이트 전극(129)을 갖는 반도체층이 제공되는 구조를 나타낸다. LDD 영역(210)은 게이트 절연막(120)에 거쳐 게이트 전극(129)과 중첩되어 제공된 Lov이다. Lov는 드레인 부근에서 발생되는 고전계를 경감시키는 기능이 있고 반면에 핫 캐리어에 의한 열화를 방지하여, 시프트 레지스터 회로, 레벨 시프터 회로, 버퍼 회로등을 포함하는 구동기 회로의 n-채널 TFT에 바람직하게 사용할 수 있다.
도 15B는 채널 형성 영역(213), LDD 영역(215a,215b) 및 드레인 영역(217), 및 게이트 절연막(120)이 있는 반도체 층 및 반도체 층에 형성된 게이트 전극(130)이 제공된 구조를 나타낸다. LDD 영역(215a)은 게이트 절연막(120)을 경유하여 게이트 전극(130)과 중첩되어 제공된다. 또한, LDD 영역(215b)은 게이트 전극(130)과 중첩됨이 없이 제공된 Loff이다. Loff는 오프 전류값을 감소시키는 기능이 있어, Lov 및 Loff가 제공된 구조는 오프 전류값을 감소시키면서 핫 캐리어에 의한 열화를 방지할 수 있어, 구동기 회로의 샘플링 회로의 n-채널 TFT에 바람직하게 사용할 수 있다.
도 15C는 채널 형성 영역(219), LDD 영역(223) 및 드레인 영역(226)이 제공된 반도체층을 나타낸다. LDD 영역(223)은 게이트 절연막(120)을 경유하여 게이트 전극(131)과 중첩됨이 없이 제공된 Loff이고, 오프 전류값을 효과적으로 감소시킬 수 있어 화소 TFT에 사용하기에 적합하다. 화소 TFT의 LDD 영역(223)에서 n-형 불순물 원소의 농도는 구동기 회로의 LDD 영역(210, 2154)에서의 농도의 1/2 내지 1/10 정도가 바람직하다.
[실시형태 4]
본 실시예에서는, 액티브 매트릭스 기판으로부터 액티브 매트릭스형 액정 표시 장치를 제작하는 단계를 설명한다. 도 11에 도시된 것처럼, 정렬막(601)이 실시형태 1에서 제작된 도 5에 도시된 상태의 액티브 매트릭스 기판에 형성된다. 대부분의 액정 표시 장치 소자에 대해 정렬막으로서 폴리이미드 수지가 종종 사용된다. 대립 측면의 대립 기판(602)에는 광 차폐막(603), 투명 전도막(604) 및 정렬막(605)이 형성된다. 정렬막이 형성된 후, 액정 분자가 일정한 예비틸트(pretilt) 각도로 배향되도록 연마 처리된다. 화소 매트릭스 회로 및 CMOS 회로가 형성된 액티브 매트릭스 기판 대립 기판은 공지된 셀 접합 단계에 의해 실링 물질 또는 스페이서(둘다도시되지 않음)를 통해 서로 부착된다. 다음, 액정 물질(606)이 양쪽 기판 사이에 주입되고 밀봉재(sealant)(도시되지 않음)로 완벽한 밀봉이 달성된다. 사용되는 액정 물질은 어떠한 공지된 액정 물질이라도 가능하다. 이는 도 11에 도시된 액티브 매트릭스형 액정 표시 장치를 완성한다.
상기 액티브 매트릭스형 표시 장치의 구조를 도 12의 투시도 및 도 13의 상부도를 참조로 설명한다. 도 12 및 도 13는 도 1 내지 5 및 도 11의 단면 구조도와 상응하여 동일한 부호가 사용된다. 도 13에서 E-E'선을 따른 단면 구조는 도 5에 도시된 화소 매트릭스 회로의 단면구조와 상응한다.
도 12에서, 액티브 매트릭스 기판은 유리 기판(101)에 형성된 표시 영역(306), 주사 신호 구동기 회로(304) 및 화상 신호 구동기 회로(305)로 구성된다. 화소 TFT(204)는 표시 영역에 제공되고, 구동기 회로는 CMOS 회로를 기초로 구성된 그 주변에 제공된다. 주사 신호 구동기 회로(304) 및 화상 신호 구동기 회로(305)는 각각 게이트 배선(148)과 소스 배선(154)으로 화소 TFT(204)에 연결된다. 또한, FPC 731이 외부 I/O 단자(734)에 연결되고 입력 배선(302, 303)으로 각각 구동기 회로에 연결된다.
도 13은 표시 영역(306)의 1개 화소부를 상부에서 본 것이다. 게이트 배선(148)은 게이트 절연막(도시되지 않음)을 경유하여 그 아래 반도체층(107)과 교차된다. 또한 도시되지 않은 반도체층에 소스 영역, 드레인 영역 및 n-영역의 Loff 영역이 있다. 연결부(163)가 소스 배선(154)과 소스 영역(224) 사이에 존재하고, 연결부(164)는 드레인 배선(158)과 드레인 영역(226) 사이에 있고, 연결부(165)는 드레인 배선(158)과 화소 전극(161) 사이에 존재한다. 저장 캐패시터(205)는 화소 TFT(204)의 드레인 영역(226)으로부터 연장되는 반도체층(227)이 게이트 전극막을 경유하여 캐패시터 배선(132, 149)과 중첩되는 영역에 형성된다.
본 실시예의 액티브 매트릭스형 액정 표시장치는 실시형태 1의 구조로 설명하나, 액티브 매트릭스형 액정 표시 장치는 실시형태 2의 구조와 조합한 것을 사용해서 제작할 수 있다.
[실시형태 5]
도 10은 액정 표시 장치의 I/O 단자, 표시 영역 및 구동기 회로의 배열을 나타낸 것이다. 표시 영역(306)은 m개 게이트 배선 및 n개 소스 배선이 매트릭스 형으로 교차한다. 예를 들어, 화소 밀도가 VGA(Video Graphics Array)인 경우, 480개의 게이트 배선과 640개의 소스 배선이 형성되고, XGA(eXtended Graphics Array)인 경우 768개 게이트 배선과 1024개의 소스 배선이 형성된다. 표시 영역의 스크린 크기는 13-인치 등급(class) 표시의 경우에 사선길이가 340mm이고, 18-인치 등급 표시의 경우에 사선 길이는 460mm이다. 이러한 액정 표시 장치를 실현시키기 위해서는 실시형태 1과 실시형태 2에 설명된 저 저항성 물질로 게이트 배선을 형성해야 한다.
주사 신호 구동기 회로(304) 및 화상 신호 구동기 회로(305)가 표시영역(306) 부근에 제공된다. 이들 구동기 회로 게이트 배선의 길이는 표시 영역의 스크린 크기가 길게 증가시켜야 하기 때문에, 대화면 스크린을 실현시키기 위해서, 실시형태 1과 실시형태 2에서 설명된 저 저항성 물질로 형성하는 것이 바람직하다.
본 발명에 따라, 입력 단자(301)로부터 각각의 구동기 회로로 연결되는 입력 배선(302, 303)은 게이트 배선과 동일한 물질로 형성될 수 있고, 낮은 배선 저항성에 기여할 수 있다.
[실시형태 6]
도 14는 직시형(direct-view) 표시장치 회로 구성에 대해, 실시형태 1 및 실시형태 2에 도시된 액티브 매트릭스 기판의 구성을 나타낸 것이다. 본 실시예의 액티브 매트릭스 기판은 화상 신호 구동기 회로(1001), 주사 신호 구동기 회로(A)(1007), 주사 신호 구동기 회로(B)(1011), 예비충전 회로(1012) 및 표시 영역(1006)을 포함한다. 본 명세서 전면에서, "구동기 회로"란 용어는 화상 신호 구동기 회로(1001) 및 주사 신호 구동기 회로(A)(1007)를 포함한다.
화상 신호 구동기 회로(1001)는 시프트 레지스터 회로(1002), 레벨 시프터 회로(1003), 버퍼 회로(1004) 및 샘플링 회로(1005)가 제공된다. 주사 신호 구동기 회로(A)(1007)는 시프트 레지스터 회로(1008), 레벨 시프터 회로(1009) 및 버퍼 회로(1010)가 제공된다. 주사 신호 구동기 회로(B)(1011) 또한 동일한 구성이 제공된다.
시프트 레지스터 회로(1002, 1008)는 구동 전압이 5-16V(일반적으로 10V)이고, 이 회로를 적절히 형성하는 CMOS 회로의 n-채널 TFT는 도 5에 202로 표시된 구조를 갖는다. 레벨 시프터 회로(1003, 1009) 및 버퍼 회로(1004, 1010)는 구동 전압이 14-16V로 높고, 도 5에서 n-채널 TFT(202)를 포함하는 CMOS가 시프트 레지스터 회로에 대해서 적합하다. 이들 회로에서, 다중 게이트 구조를 갖는 게이트 형성은 내압을 상승시키고 회로 신뢰성을 향상시키는데 효과적이다.
샘플링 회로(1005)는 14-16V의 구동 전압을 갖으나, 극성이 번갈아 역전되어 구동이 이루어질 때 오프-전류 값을 감소시켜야 하기 때문에, 도 5에서의 n-채널 TFT(203)를 함유한 CMOS 회로가 바람직하다. 도 5는 n-채널 TFT만을 나타냈으나, 실제로는 샘플링 회로가 p-채널 TFT와 조합되어 형성된다. 여기서, p-채널 TFT는 동일한 도면에서 201로 표시된 구조가 적합하다.
화소 TFT(204)는 구동 전압이 14-16V이고, 감소된 전력 소모의 관점에서 볼 때, 샘플링 회로와 비교하여 더 감소된 오프 전류값이 요구되어, 화소 TFT(204)의 방식으로 게이트 전극이 중첩됨이 없이 제공되는 LDD(Loff)영역을 갖는 구조가 바람직하다.
본 실시예의 구성은 실시형태 1에서의 단계에 따라 TFT를 제작함으로써 쉽게 실현될 수 있다. 본 실시예에서는 표시 영역 및 구동기 회로에 대한 구성만을 나타냈으나, 실시형태 1에 대한 단계를 행함으로써 동일 기판에, 신호 스플리팅(splitting) 회로, 서브-하모닉(sub-harmonic) 회로, D/A 컨버터, γ-보정 회로, 운영 증폭기 회로, 메모리 회로 또는 컴퓨터 처리 회로와 같은 신호 처리 회로 또는, 논리 회로를 형성할 수 있다. 따라서, 본 발명은 동일 기판에 화소 매트릭스 회로 및 그의 구동기 회로를 포함하는 반도체 장치, 예를 들어 신호 구동기 회로 및 화소 매트릭스 회로가 설치된 반도체 장치를 실현시킬 수 있다.
[실시형태 7]
본 발명에 따라 제작된 액티브 매트릭스 기판 및 액정 표시 장치는 다양한 전기광학 장치에 사용할 수 있다. 또한 본 발명은 전기 광학장치와 같은 표시 매체가 통합되는 어떠한 전자 장치에도 적용가능하다. 전자 장치로서 퍼스널 컴퓨터, 디지털 카메라, 비디오 카메라, 휴대용 정보 단말기(모빌 컴퓨터, 셀률러 폰, 전자 수첩등), 항해 시스템 등을 열거할 수 있다. 이들의 예를 도 17A 내지 17E에 나타냈다.
도 17A는 마이크로프로세서 또는 메모리가 제공된 본체(2001), 화상 입력 장치(2002), 표시 장치(2003) 및 키보드(2004)로 구성된 퍼스널 컴퓨터이다. 본 발명에 따라, 표시 장치(2003) 또는 다른 신호 처리 장치가 형성될 수 있다.
도 17B는 본체(2101), 표시 장치(2102), 음성 입력 장치(2103), 작동 스위치(2104), 배터리(2105) 및 화상 수신 장치(2106)로 구성된 비디오 카메라이다. 본 발명은 표시 장치(2102) 또는 다른 신호 구동기 회로에 적용할 수 있다.
도 17C는 본체(2201), 화상 입력 장치(2202), 화상 수신 장치(2203), 작동 스위치(2204) 및 표시 장치(2205)로 구성된 휴대용 데이터 단말기이다. 본 발명은 표시 장치(2205) 또는 다른 신호 구동기 회로에 적용할 수 있다.
도 17D는 프로그램을 기록한 기록 매체(이하 기록 매체로 칭함)를 사용하는 플레이어를 나타낸 것으로, 본체(2401), 표시장치(2402), 스피커(2403), 기록 매체(2404), 및 작동 스위치(2405)를 포함한다. 또한, 사용되는 기록 매체는 DVD(Digital Versatile Disc),또는 컴팩트 디스크(CD)일 수 있고, 이는 음악 프로그램 재생 및 화상 표시, 뿐만 아니라 비디오 게임(또는 TV 게임) 표시 및 인터넷 연결을 허용한다. 본 발명은 표시 장치(2402) 또는 다른 신호 구동기 회로에 사용될 수 있다.
도 17E는 본체(2501), 표시 장치(2502), 접안부(2503), 작동 스위치(2504) 및 화상 수신기(도시되지 않음)로 구성된 디지털 카메라이다. 본 발명은 표시 장치(2502) 또는 다른 신호 구동기 회로에 적용가능하다.
따라서 본 발명의 범주는 폭넓고, 다양한 분야의 전자 장치에 적용할 수 있다. 또한, 이들 실시예에 따른 전자 장치는 실시형태 1 내지 6중 어떠한 조합으로 이루어진 구성을 사용하더라도 실현가능하다.
[실시형태 8]
실시형태 1과 유사하게 액티브 매트릭스 기판으로부터 전기-루미네선스(EL) 물질을 사용하는 자발적 광 방출형 표시 패널(이하 EL 표시 장치라함)을 제작하는 예를 본 실시형태에서 설명한다. 도 18A는 EL 표시 패널의 상부를 본 것이다. 도 18A에서 참조 부호 10은 기판, 11은 화소부, 12는 소스측 구동기 회로, 및 13은 게이트측 구동기 회로를 나타내고; 각 구동기 회로는 배선(14-16)을 통해 FPC(170에 이르러, 외부 장치에 연결된다.
도 18B는 도 18A의 A-A'선에 해당하는 단면이다. 여기서 대립판(80)은 적어도 화소부, 바람직하게는 구동기 회로 및 화소부 위로 위치된다. 대립판(80)은 EL 물질을 사용하여 TFT 및 자발적 광방출 층이 형성된 액티브 매트릭스 기판에 실링 물질(19)이 부착된다. 충전재(filler)(도시되지 않음)가 실링 물질(19)과 혼합되어 2개 기판이 상기 충전재에 의해 거의 일정한 간격을 두고 서로 부착된다. 또한, 장치는 실링 물질(19)의 외측 및 상부 및 FPC(17) 주변이 밀봉재(sealant)(81)로 빈틈없이 밀폐되는 구조를 갖는다. 밀봉재(81)는 실리콘 수지, 에폭시 수지, 페놀 수지, 또는 부틸 고무 등과 같은 물질을 사용한다.
액티브 매트릭스 기판(10)과 대립 기판(80)이 실링 물질(19)로 서로 부착될 때 안쪽에 공간이 형성된다. 필링(filling)(83)이 공간에 채워진다. 또한 상기 필링(83)은 대립판(80)을 부착시키는 효과가 있다. PVC(Poly Vinyl Chloride), 에폭시 수지, 실리콘 수지, PVB(Poly Vinyl Butyral) 또는 EVA(ethylene vinyl acetate)이 필링(83)으로서 사용될 수 있다. 자발적 광 방출층은 수분에 약하고 열화되기 쉽기 때문에, 수분 흡수 효과를 유지할 수 있도록 산화 바륨과 같은 건조제를 필링(83) 안쪽에 형성하는 것이 바람직하다. 또한 장치는 필링(83)에 포함된 알칼리성 원소 등에 의한 부식을 방지하도록 산화 규소막 또는 질산화 규소막 등으로부터 자발적 광방출층 위로 보호막(82)을 형성하도록 구성된다.
유리판, 알루미늄판, 스테인레스 강철판, FRP(fiberglass-reinforced plastic)판 , PVF(poly vinyl fluoride)막, Myler막(I.E. du pont de Nemours and company 상표), 폴리에스터막, 아크릴막 또는 아크릴 판이 대립판(80)으로 사용될 수 있다. 또한 PVF 필름 또는 Myler FilmTM으로 수십 ㎛의 알루미늄 포일이 개재된 구조를 갖는 시트를 사용함으로써 수분 저항력을 증가시킬 수 있다. 이 방법으로, EL 소자는 빈틈없이 밀폐되고 외부 공기로부터 보호된다.
도 18B에서, 구동기 회로(22)(n-채널 TFT 및 p-채널 TFT를 조합하는 CMOS 회로를 도면에 도시했다) 및 화소부(EL 소자에서 전류를 제어하는 TFT를 도시했다)(23)는 기판(10)과 하지막(21) 위에 형성된다. 특히, 이들 TFT 사이에서 n-채널 TFT는 핫 캐리어 효과에 따른 온 전류의 감소 및 Vth 이동 또는 바이어스 스트레스에 따른 특성 열화를 방지하기 위해 본 실시형태에 도시된 구조를 갖는 LDD 영역이 제공된다.
이를테면, 도 5에 도시된 p-채널 TFT(201) 및 n-채널 TFT(202)를 구동기 회로 TFT(22)로 사용할 수 있다. 이는 구동 전압에 의해 좌우되지만, 구동 전압이 10V이상이면, 도 5의 제 1 n-채널 TFT(204) 또는 유사한 구조를 갖는 p-채널 TFT는 화소부로 사용될 수 있다. 제 1 n-채널 TFT(202)의 LDD가 드레인측에서 게이트 전극과 중첩되게 배치되도록 구조된 경우, 구동 전압이 10V 이하일 때 핫 캐리어 현상에 따른 TFT의 열화를 거의 무시할 수 있기 때문에 반드시 그렇게 배치하지 않아도 된다.
도 1A 내지 1D의 상태에서 액티브 매트릭스 기판으로부터 EL 표시장치를 제작하기 위해서, 수지 물질을 포함하는 층간 절연막(평탄화막)(26)이 소스배선 및 드레인 배선위로 형성되고, 화소부 TFT(23)의 드레인에 전기적으로 연결되는 투명 전도막을 포함하는 화소 전극(27)이 그위에 형성된다. 산화 인듐과 산화 주석의 화합물(이하 ITO라함) 또는 산화 인듐과 산화 아연의 화합물을 투명 전도막에 사용할 수 있다. 화소 전극(27)을 형성한 후, 절연막(28)을 형성하고, 화소 전극(27) 위로 개구부를 형성한다.
다음, 자발적 광방출층(29)을 형성한다. 자발적 광방출층(29)(홀 주입층, 홀 전송층, 광 방출층, 전자 전송층 또는 전자 주입층)은 공지된 EL 물질이 자유롭게 조합될 수 있는, 적층 구조 또는 단층 구조일 수 있다. 퍼블릭 도메인(public domain) 기술을 구조화 방법에 대해 활용할 수 있다. 또한, EL 물질로 작은 분자 물질 및 폴리머 물질이 있다. 작은 분자 물질을 사용하는 경우에는 증발법이 사용되고, 폴리머 물질을 사용하는 경우에는 스핀 코팅, 프린팅 또는 잉크 제트 방법 등과 같은 간단한 방법이 사용될 수 있다.
자발적 광 방출층이 음영(shadow) 마스크를 사용하는 증발법, 또는 잉크 제트 방법 또는 디스펜서 방법에 의해 형성될 수 있다. 모든 방법에서, 화소당 상이한 파장의 광을 방출할 수 있는 루미네선스층(적색광 방출층, 녹색광 방출층 및 청색광 방출층)을 형성함으로써 칼라 표시가 가능하다. 칼라 필터가 있는 칼라 변화층(CCM)을 조합, 및 칼라 필터가 있는 백색광 방출층 조합과 같은, 다른 어떠한 형태라도 사용가능하다. 물론, 단일 칼라 방출 EL 표시장치도 사용가능하다.
자발적 광방출층(29)을 형성한 후, 음극(30)을 상부에 형성한다. 음극(30)과 자발적 광방출층(29) 사이의 계면에 존재하는 수분 및 산소를 가능한 제거하는 것이 바람직하다. 따라서, 연속적인 막 증착에 의해 자발적 광방출층(29)과 음극(30) 안쪽으로 진공을 형성하거나, 또는 불활성 분위기에서 자발적 광방출층(29)을 형성하고, 대기중에 노출시키지 않고 음극(30)을 형성하는 방법을 취하는 것이 요구된다. 본 실시예에서 상기 막 증착은 다중-챔버 시스템(클러스터 툴 시스템) 증착 장치를 사용함으로써 행할 수 있다.
주목할 것은 LiF(lithium fluoride)막 및 Al(알루미늄)막의 적층 구조가 실시형태 8에서 음극(30)으로 사용된다는 것이다. 특히, 1nm 두께의 LiF(lithium fluoride)막은 증발에 의해 자발적 광방출층(29)에 형성되며, 300nm 두께의 알루미늄막이 그 위에 형성된다. 물론, MgAg 전극, 공지된 음극 물질을 사용될 수 있다. 음극(30)은 참조부호 31로 표시된 영역에서 배선(16)으로 연결된다. 배선(16)은 음극(30)에 미리조절한 전압을 공급하기 위한 전원선으로 이방성 전도성 페이스트 물질(32)을 통해 FPC(17)에 연결된다. 또한 수지층(80)이 FPC(17)에 형성되어 이 부분에서의 흡착력이 강화된다.
참조 부호 31로 표시된 영역에서의 음극(30)과 배선(16)을 전기적으로 연결하기 위해서, 층간 절연막(26)과 절연막(28)에 콘택홀을 형성해야 한다. 콘택홀은 층간 절연막(26)을 에칭하는 동안(화소 전극 콘택홀을 형성할 때) 그리고 절연막(28)을 에칭하는 동안(자발적 광방출층을 형성하기 전에 개구부를 형성할 때) 형성될 수 있다. 또한, 에칭은 절연막(28)을 에칭할 때 층간절연막(26) 전체를 원 샷(one shot)으로 처리할 수 있다. 이 경우에 콘택홀은 층간 절연막(26)과 절연막(28)이 동일 수지 물질로 제공된 양호한 형상을 나타낼 수 있다.
배선(16)은 실링 물질(19)과 기판(10) 사이에 공간을 통과함으로써 FPC(17)에 전기적으로 연결된다(밀봉재(81)에 인접하게 제공된다). 주목할 것은 본 명세서는 배선(16)에 대해 설명했지만, 다른 배선들(14, 15)도 유사한 방식으로 실링 물질 하부를 통과하여 FPC(17)에 전기적으로 연결된다.
화소부의 보다 상세한 단면 구조는 도 19A 및 19B에 나타냈고 도 20A는 상부에서 본 것이며 도 20B는 회로도이다. 도 19A에서, 기판(2401)에 제공된 스위칭 TFT(2402)는 실시형태 1의 도 5의 화소 TFT(204)와 동일한 구조로 형성된다. 이중 게이트 구조를 선택함으로써 2개 TFT가 일렬로 연결된 구조가 되고, 오프 전류값은 게이트 전극과 중첩되지 않게 배치되는 옵셋 영역에 LDD 영역을 형성함으로써 감소될 수 있다. 본 실시예는 이중 게이트 구조를 사용하나, 3중 게이트 구조 또는 게이트 수가 많은 다중-게이트 구조일 수 있다.
또한, 전류 제어 TFT(2403)는 도 5에 도시된 제 1 n-채널 TFT(202)를 사용함으로써 형성된다. 상기 TFT 구조는 게이트 전극과 중첩되는 LDD가 드레인 측면에만 배치되는 구조로, 기생 캐패시턴스를 감소시킴으로써 전류 구동기 캐패시티 및 게이트와 드레인간의 직렬 저항을 증가시킨다. 또한 다른 견해에서 볼 때, 이러한 구조의 응용은 매우 중요한 의미를 갖는다. 전류 제어 TFT는 EL 소자에서 흐르는 전류량을 제어하는 소자이기 때문에, 많은 전류가 흐름으로써, 열에 의한 열화 및 핫 캐리어에 의한 열화의 위험성이 높은 소자이다. 게이트 전극과 부분적으로 중첩되는 LDD 영역을 제공함으로써, 전류 제어 TFT의 열화를 방지할 수 있고, 동작 안정성을 증가시킬 수 있다. 이 경우에, 스위칭 TFT(2402)의 드레인 배선(35)이 배선(36)을 통해 전류 제어 TFT의 게이트 전극(37)에 전기적으로 연결된다. 참조 부호 38로 표시된 배선은 스위치 TFT(2402)의 게이트 전극(39a, 39b)이 전기적으로 연결되는 게이트 배선이다.
또한, 본 실시예는 전류 TFT(2403)에 대해 단일 게이트 구조를 나타냈으나, 일련의 다수의 TFT를 연결하는 다중-게이트 구조일 수 있다. 또한, 사실상 채널 형성 영역이 평행하게 분할되어 다수의 TFT가 연결되고, 고효율로 이용가능한 열 방사 구조일 수 있다. 이러한 구조는 열로 인한 열화에 대한 대응책으로서 효과적이다.
도 20A에 도시된 것처럼, 전류 제어 TFT(2403)의 게이트 전극(37)이 되는 배선은 참조부호 2404로 표시된 영역에 절연막을 삽입시킴으로써(interposing) 전류 제어 TFT(2403)의 드레인 배선(40)과 중첩된다. 참조부호 2404로 표시된 영역에 캐패시터가 형성된다. 상기 캐패시터(2404)는 전류 제어 TFT(2403)에 인가된 전압을 보유하는 캐패시터 역할을 한다. 드레인 배선(40)은 전류 공급선(전원 공급선)(2501)과 연결되어 항상 일정한 전압이 여기에 인가된다.
제 1 보호막(41)이 스위치 TFT(2402)와 전류 제어 TFT(2403)에 형성되고, 수지 절연막을 포함하는 평탄화막(42)이 그위에 형성된다. 평탄화막(42)을 사용함으로써 TFT에 따른 수평차를 평탄하게 하는 것이 매우 중요하다. 나중에 형성되는 자발적 광 방출층은 너무 얇아 수평차의 존재로 광 방출시에 때때로 문제가 발생할 수 있다. 따라서, 가능한 표면상에 자발적 광 방출층이 평탄하게 형성되도록 화소 전극을 형성하기 전에 평탄화를 행하는 것이 바람직하다.
43으로 표시된 것은 전류 제어 TFT(2403)의 드레인에 전기적으로 연결된, 고 반사력을 갖는 전도막으로 구성된 화소 전극(EL 소자의 음극)이다. 화소 전극(43)에 바람직한 물질로는 알루미늄 합금, 구리 합금 및 은 합금과 같은 저 저항성 전도막, 또는 이들 막의 적층막이 있다. 물론, 이들 막들은 다른 전도막들과의 적층 구조를 형성하여 사용될 수 있다.
절연막(바람직하게는 수지)으로 구성된 뱅크(bank)(44a, 44b)는 그루브에 광방출층(44)을 형성하도록 그사이에 그루브를 형성한다. 1개 화소만을 나타냈지만, 각각 R(적색), G(녹색) 및 B(청색)에 해당하는 광방출층이 형성될 수 있다. 광방출층을 형성하기 위한 유기성 EL 물질로서, π 공액(conjugate) 폴리머 물질이 사용된다. 대표적인 폴리머 물질은 폴리파라페닐렌 비닐(PPV; polyparaphenylene)-, 폴리비닐 카르바조올(PVK)-, 및 폴리플루오렌(polyfluore)- 기초 물질 등을 포함한다. 다양한 형태의 PPV-기초 유기성 EL 물질중에, 사용가능한 물질은 예를 들어, H.Shenk, H.Becker, O.Gelsen, E.Kluge, W.Kreuder, 및 H.Spreitzer의 "Polymers for Light Emitting Diodes", Euro Display, Proceedings, 1999, pp.33-37, 또는 일본 특허 출원 공보 No. Hei 10-92576호에 개시된 것 중 하나이다.
특히, 시아노폴리페닐렌 비닐렌(cyanopolyphenylene vinylene)이 적색광 방출을 위한 광방출층으로 사용되고, 폴리페닐렌 비닐렌은 녹색광 방출을 위한 광방출층으로 사용되고, 폴리페닐렌 비닐렌 또는 폴리알킬페닐렌은 청색광 방출을 위한 광방출층으로 사용된다. 이의 바람직한 막 두께는 30 내지 150nm(바람직하게 40 내지 100nm)이다. 그러나, 상기 설명은 광방출층으로서 바람직한 유기성 EL 물질에 관한 예로 본 발명을 여기에 제한을 둘 필요는 없다. 자발적 광방출층(광을 방출하기 위해 광방출 및 캐리어를 이동시키기 위한 층)은 광방출층, 전하 수소층 및 전하 주입층을 자유롭게 조합함으로써 형성할 수 있다. 본 실시예에 도시된 예에서 광 방출층으로서 사용되는 폴리머 물질 대신에, 이를테면, 작은 분자 유기성 EL 물질이 사용될 수 있다. 또한 전하 수송층 및 전하 주입층에 실리콘 카바이드와 같은 무기성 물질을 사용할 수 있다. 공지된 물질은 이들 유기성 EL 물질 및 무기성 물질에 대해 사용할 수 있다.
본 실시예에서 광방출층은 PEDOT(polytiophene) 또는 PAni(polyaniline)을 포함하는 홀 주입층(46)이 광방출층(45)과 층을 이룬 적층구조이다. 본 실시예에서, 광 방출층(45)에서 생성된 광은 상부면(TFT 너머로 위를 향한다)을 향해 방출되고, 이는 광 투과율을 갖는 양극을 필요로 한다. 투명 전도막은 산화인듐과 산화주석 화합물 또는 산화 인듐과 산화아연 화합물로 형성될 있고, 바람직한 물질은 내열성이 낮은 광 방출층과 홀 주입층을 형성한 투명 전도층이 형성되기 때문에 가능한한 낮은 온도로 막을 형성할 수 있는 것이 바람직하다.
자발적 광방출 소자(2045)는 양극(47)의 형성에 따라 완성된다. 여기서 자발적 광방출 소자(2045)는 화소 전극(음극)(43), 광방출층(45), 홀주입층(46) 및 양극(47)을 구성하는 캐패시터라 칭한다. 도 20A에 도시된 것처럼, 화소 전극(43)은 화소 영역 거의 전체로 연장되어, 전체 화소는 자발적 광방출 소자로서의 역할을 한다. 따라서, 광방출 효율이 매우 높아, 밝은 화상 표시를 나타낸다.
본 실시예에서, 제 2 보호막(48)이 양극(47)에 형성된다. 바람직한 제 2 보호막(48)은 질화 규소막 또는 산화 질화 규소막이다. 제 2 보호막의 목적은 유기성 EL 물질의 산화에 따른 열화 방지 뿐만 아니라 유기성 EL 물질로부터 가스제거를 억제하기 위해 외부로부터 자발적 광방출 소자를 보호하는 것이다. 이는 EL 표시 장치의 신뢰성을 증가시킨다.
상술된 것처럼, 본 실시예의 EL 표시 패널은 도 20A에 도시된 구조를 갖는 화소, 오프 전류가 충분히 낮은 스위치 TFT, 및 핫 캐리어 주입에 대해 우세한 전류 제어 TFT를 포함하는 화소부를 포함한다. 따라서 형성된 EL 표시 패널은 신뢰성이 높고 뛰어난 화상 표시가 가능하다.
도 19B는 자발적 광방출층의 구조를 반전시킨 것이다. 전류 제어 TFT(2601)는 도 5의 n-채널 TFT(201)와 동일한 구조로 형성된다. 실시형태 1의 제작 방법을 참조할 수 있다. 투명 전도막은 본 실시예에서 화소 전극(양극)(50)으로서 사용된다. 특히, 산화 인듐 및 산화 아연 화물로 구성된 전도막이 사용된다. 물론, 산화 인듐과 산화 주석의 화합물로 구성된 전도막이 역시 사용될 수 있다.
절연막으로 구성된 형성 뱅크(51a, 51b)를 형성한 후, 폴리비닐 카르바조올을 포함하는 광방출층(52)이 용액을 도포함으로써 형성된다. 아세틸아세토네이트(acetylacetonate)(acacK로 표시)를 포함하는 전자 주입층(53) 및 알루미늄 합금으로 구성된 음극(54)이 여기에 형성된다. 이 경우에, 음극(54)은 보호막으로서의 역할을 한다. 따라서 EL 소자(2602)가 형성된다. 본 실시예에서, 광방출층(52)에서 생성된 광이 도면에 화살표로 표시된 것처럼 방출되어 기판에 형성된 TFT를 향한다. 본 예의 구조를 적용하는 경우에 p-채널 TFT에 의해 전류 제어 TFT(2601)를 형성하는 것이 바람직하다.
본 실시예에서 도시된 EL 표시 장치는 실시형태 7의 전기 장치의 표시부로서 활용할 수 있다.
[실시형태 9]
본 실시예를 도 21A 내지 21C를 나타내며, 이는 화소가 도 20B의 회로도에 도시된 것과 상이한 구조를 갖는 예를 나타낸다. 본 실시예에서, 참조부호 2701은 스위칭 TFT(2702)의 소스 배선을 나타내고; 2703은 스위칭 TFT(2702)의 게이트 배선을 나타내고; 2704는 전류 제어 TFT를 나타내고; 2705는 캐패시터; 2706 및 2708은 전류 공급선; 2707은 EL 소자를 나타낸다.
도 21A는 전류 공급선(2706)이 2개 화소로 나뉜 예를 나타낸다. 다른말로, 본 예는 2개 화소가 전류 공급선(2706)을 중심으로 선대칭이되도록 형성되는 것을 특징으로 한다. 이 경우에, 전류 공급선의 수를 감소시킬 수 있고, 또한 화소부의 해상도(definition)를 높일 수 있다.
도 21B는 전류 공급선(2708)이 게이트 배선(2703)과 평행하게 배치된 예를 나타낸다. 전류 공급선이 도 21B에서 게이트 배선(2703)과 중첩되지 않게 배치되었지만, 이 둘은 만약 선들이 상이한 층에 형성되는 경우 절연막을 통해 서로 중첩될 수 있다. 이 경우에, 전류 공급선(2708)과 게이트 배선(2703)은 이들의 점유 영역을 공유할 수 있고, 화소부의 해상도를 높일 수 있다.
도 21C에 도시된 예는 전류 공급선(2708)이 도 21B의 구조와 유사하게 게이트 배선(2703)과 평행하게 배치되고, 또한 2개 화소가 전류 공급선(2708)을 중심으로 축대칭으로 형성되는 것을 특징으로 한다. 전류 공급선(2708)이 게이트 배선(2703)중 하나와 중첩되도록 배치시키는 것이 효과적이다. 이 경우에, 전류 공급선의 수는 감소될 수 있고, 또한 화소부의 해상도를 높일 수 있다. 캐패시터(2705)가 도 21A 및 21B의 전류 제어 TFT(2704)의 게이트에 인가된 전압을 보유하도록 제공되지만, 캐패시터(2705)를 생략할 수 있다.
도 19A에 도시된 것처럼 본 발명의 n-채널 TFT가 전류 제어 TFT(2704)로서 사용되기 때문에, 게이트 절연막을 개재시킴으로써 LDD 영역이 게이트 전극과 중첩되도록 제공된다. 일반적으로 게이트 캐패시턴스라 불리는 기생 캐패시턴스가 이 중첩 영역에 형성되고, 본 실시예는 캐패시터(2705)의 위치에 기생 캐패시턴스를 사용하는 것을 특징으로 한다. 상기 기생 캐패시턴스의 캐패시턴스는 게이트 전극과 LDD 영역의 중첩 영역에 의해 변화되기 때문에, 중첩 영역에 포함된 LDD 영역의 길이에 따라 결정된다. 또한, 유사하게 도 21A 내지 21C의 구조에서 캐패시터(2705)를 생략할 수 있다.
주목할 것은 본 실시형태에 도시된 EL 표시장치의 회로 구조는 도 21A 내지 21C에 도시된 회로를 형성하는 실시형태 1에 도시된 TFT 구조로부터 선택될 수 있다. 실시형태 7의 전자 장치의 표시부로서 본 실시예의 EL 표시 패널을 사용하는 것이 가능하다.
[실시예]
[실시예 1]
실시형태 1에 도시된 것처럼, TFT의 게이트 전극과 게이트 배선은 콘택홀을 개재시키지 않고 섬형 반도체층의 외측에서 접촉된다. 이러한 구조의 게이트 전극과 게이트 배선의 저항성을 계산 결과를 표 1 및 2에 나타냈다. 표 1은 게이트 전극과 게이트 배선을 형성하는 물질의 시트 저항을 나타냈다.
표 1: 게이트 및 게이트 버스 라인용 금속의 다양한 시트 저항
금속성 물질 막두께(Å) 시트저항(Ω/?)
Ta/N 500＼3500 1.58
W 4000 0.36
Al-Nd 2500 0.19
TaN＼Ta＼Al-Nd 500＼3500＼2500 0.16
W＼Al-Nd 4000＼2500 0.12
표 2는 게이트 전극과 게이트 배선의 콘택 저항을 계산하기 위해 제작된, 콘택 체인으로부터 측정된 값(콘택수는 100내지 200)으로부터 콘택부당 콘택 저항을 측정한 결과를 나타낸다. 각각의 콘택부 영역은 4㎛×10㎛ 또는 6㎛×10㎛로 설정된다.
표 2: 게이트 금속과 게이트 버스 라인 간의 콘택 체인당 콘태 저항
마스크 디자인(폭×길이×콘택수) TaN＼Ta 게이트 전극 W 게이트 전극
저항(Ω) 저항(Ω) 저항(Ω) 저항(Ω)
4㎛×10㎛×100 162.7 158.5 0.09 0.08
4㎛×10㎛×200 162.2 156.4 0.06 0.06
6㎛×10㎛×100 183.7 175.1 0.05 0.05
6㎛×10㎛×200 172.0 168.3 0.04 0.04
게이트 전극에 대해, 2종류의 막, 즉, TaN막과 Ta막의 적층막, 및 W막이 제작된다. 게이트 배선은 Al로 형성된다. 주목할 것은 Nd가 Al에 중량당 1% 첨가된다(이하 Al-Nd막이라 표시한다). 게이트 전극과 게이트 배선의 중첩 영역을 40μ㎡이라 가정할 때, 콘택저항은 TaN막과 Ta막의 적층막에 대해 약 200Ω, W막에 대해 약 0.1Ω이다.
도 22는 투과형 전자 현미경(TEM)으로 TaN막과 Ta막의 적층으로 형성된 게이트 전극과, Al-Nd막의 중첩 영역 관찰 결과이다. 도 23은 Ta막과 Al-Nd막 사이의 계면을 확대한 것으로, 성분들은 도면에서 *1 내지 *4로 표시된 지점에서 에너지 분산 X-레이 분광기(EDX)에 의해 검출되었다. 결과적으로, Al은 *1로 Ta는 *4로 검출되었으나, Al 및 산소가 *2로, Ta 및 산소가 *3으로 검출되기 때문에 형성된 산소를 포함하는 층이 발견되었다. 이는 Ta막 표면이 게이트 전극으로서 Ta막을 형성한 후 행해지는 불순물 원소 활성화를 위한 가열처리 공정에서 산화된다는 것으로 추정된다. Al-Nd막이 또 형성되는 경우, Ta막의 표면에서 산소가 Al-Nd막을 산화시킬 것이다. 이는 Ta를 사용하는 경우 콘택 저항이 두드러지게 증가되는 현상을 나타낸다.
그러나, 콘택 저항이 신호 파형에 미치는 영향력을 시뮬레이션한 결과에 따르면, 약 200Ω 콘택 저항에서는 크게 영향을 미치지 못하는 것을 추정된다. 도 26A 및 26B는 파형의 상승시와 파형의 하락시에 저항차를 나타냈다. 계산을 위해 사용된 등가 회로를 도면에 나타냈다. 시뮬레이션은 콘택 저항 1Ω 내지 1MΩ에 해당하는 R2를 변화시킴으로써 이루어졌고 대략 10kΩ에서 콘택홀에 따른 영향력은 거의 없는 것으로 추정된다.
또한, 콘택부의 신뢰도 테스트로서 전도 테스트를 행했고, 콘택 저항 차를 실험했다. 40μ㎡ 콘택부 영역과 200개의 콘택을 갖는 테스트 샘플을 제작하여, 1mA 전류를 180℃에서 대기중에 1시간 동안 전도시켰다. 콘택 저항 차를 상기 2종류의 게이트 전극 물질에 대해 시험되었으나, 거의 관찰되지 않았다.
[실시예 2]
제작된 TFT의 신뢰도를 바이어스-열 스트레스 테스트(이하 BT 테스트라함)에 의해 조사했다. TFT의 크기는 채널길이 8㎛ 채널폭 8㎛이다. 테스트 조건은 게이트 전압 +20V 및 게이트 전압 0V를 n-채널 TFT에 인가하고 1시간 동안 150℃ 이하를 유지하는 것이다. 도 24A 및 24B는 각각 n-채널 TFT 및 p-채널 TFT에 대한 결과를 나타내나 바이어스 스트레스에 따른 열화는 양쪽에서 거의 관찰되지 않았다.
[실시예 3]
게이트 배선 물질의 차이에 따른 신호 지연의 영향력을 관찰했다. 도 25A 및 25B는 신호 입력부와 단자부사이의 파형차를 나타내며, 여기서 도 25A는 파형의 상승을 나타내고 도 25B는 파형의 하락을 나타낸다. 입력부와 단자부간의 차이는 83mm이다. 도 25A 및 25B는 J2로 표시된 TaN막과 Ta막의 적층으로부터 형성된 게이트 배선과, J4로 표시된 샘플이 Al-Nd막의 게이트 배선으로 형성된 샘플이라는 것을 특징으로 한다. 게이트 배선의 폭은 10㎛이다. 전자(former) 샘플은 상승 및 하락 시간 동안 입력부와 단자부간의 큰 차이 있으나, 후자의 샘플은 매우 작은 차이가 있다. J2 샘플의 지연 시간은 J4 샘플의 대략 10배로, 표 1에 도시된 시트 저항에서 알 수 있듯이 지연 시간이 배선 물질의 저항에 영향을 미친다는 것을 추정할 수 있다.
표 3 단위: nsec
상승 하강
J4 구조 J2 구조 J4 구조 J2 구조
입력부 115 26 51 27
단자부 170 506 74 292
지연차 55 480 23 265
상기 결과로부터, 표시 크기가 4인치 이상인 경우 본 발명에서처럼 저 저항성 물질로 게이트 전극에 연결된 게이트 배선을 형성하는 것이 필요하다는 것을 알수 있다.
본 발명을 사용함으로써 동일 기판상에 형성된 다수의 기능성 회로를 갖는 반도체 장치(특히 본 명세서에서는 전기-광학 장치)내의 기능성 회로에서 요구되는 것에 적합한 성능을 갖는 TFT를 배치시킬 수 있어, 동작 특성 및 신뢰성을 크게 개선시킬 수 있다. 특히, n- 농도의 화소 매트릭스 회로의 n-채널 TFT의 LDD 영역을 형성함으로써 오프-전류를 크게 감소시킬 수 있어 Loff 만으로써, 화소 매트릭스 회로의 전력소모를 낮출 수 있다. 또한, n- 농도를 갖는 구동기 회로의 n-채널 TFT의 LDD 영역을 형성함으로써, 핫 캐리어에 의한 열화 방지 및 전류 구동 용량을 크기 증가시킬 수 있어 Lov 만으로써, 온전류 값의 열화를 감소시킬 수 있다. 따라서 이들의 표시 매체로서 전기 광학 장치를 갖는 반도체 장치의 작동 수행력 및 신뢰성을 개선시킬 수 있다.
또한, 높은 내열성, 전도성 물질로 화소 TFT 및 구동기 회로 TFT의 게이트 전극을 형성하고, 알루미늄(Al)과 같은 저 저항성 물질로 게이트 전극을 연결하는 게이트 배선을 형성함으로써, 상술된 안전한 TFT 특성을 실현시키고 이러한 TFT를 사용하여 4인치 이상의 대형 표시 장치를 실현시킬 수 있다.

Claims (63)

  1. 동일 기판상에 표시영역에 제공된 화소 TFT 및 상기 표시영역 부근에 제공된 구동기 회로 TFT를 포함하는 반도체 장치로서,
    상기 화소 TFT 및 상기 구동기 회로 TFT가 제 1 전도층으로 형성되고 제 2 전도층으로 형성된 게이트 배선과 상기 화소 TFT와 상기 구동기 회로 TFT의 채널-형성 영역 외측에 제공된 연결부를 통해 전기적으로 접촉되는 게이트 전극을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 저장 캐패시터가 상기 화소 TFT의 소스 또는 드레인 영역에 연결된 반도체층에 의해 표시 영역에 형성되고, 단일 전도성 불순물 원소, 캐패시터 배선 및 상기 반도체층과 상기 캐패시터 배선사이의 절연막을 포함하며, 상기 캐패시터 배선이 상기 제 1 전도층과 상기 제 2 전도층에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 제 1 전도층이 주로 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성되고, 상기 제 2 전도층은 주로 Al 또는 Cu를 주성분으로 하여 구성되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 제 1 전도층이 질소 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 포함하는 전도층(A), 상기 전도층(A)에 형성되고 주로 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 전도층(B), 상기 전도층(B)이 상기 전도층(A)과 접하지 않는 영역에 형성되고 질소 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 포함하는 전도층(C)을 포함하며,
    상기 제 2 전도층은 Al 또는 Cu을 주성분으로 하여 구성된 전도층(D)과 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 구성된 전도층(E)을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서, 상기 전도층(B)이 첨가 원소로서 아르곤을 포함하고, 상기 전도층(B)에서의 산소 농도가 30ppm 이하인 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 제 1 전도층이 질소 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상 선택된 것을 포함하는 전도층(A), 상기 전도층(A)에 형성되고 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 전도층(B) 및 상기 전도층(B)이 상기 전도층(A)과 접촉하지 않는 영역에 형성되고 질소 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 포함하는 전도층(C)을 포함하고,
    상기 제 2 전도층은 Al 또는 Cu을 주성분으로 하여 구성된 전도층(D) 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 전도층(E)을 포함하고,
    상기 전도층(C)과 상기 전도층(D)은 상기 연결부에서 접촉되는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 전도층(B)이 첨가 원소로서 아르곤을 포함하고, 상기 전도층(B)에서 산소 농도가 30ppm 이하인 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서, 상기 반도체 장치가 EL 표시 장치인 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서, 상기 반도체 장치가 퍼스널 컴퓨터, 비디오 카메라, 휴대용 정보 단말기, 디지털 카메라 및 디지털 비디오 디스크 플레이어로 구성된 그룹에서 선택되는 것을 특징으로 하는 반도체 장치.
  10. 동일 기판상에 표시 영역에 제공된 화소 TFT 및 상기 표시 영역 부근에 제공된 구동기 회로 TFT를 포함하는 반도체 장치로서,
    상기 화소 TFT의 게이트 전극과 중첩되지 않도록 배치된 1개 이상의 저농도 영역을 포함하는 상기 화소 TFT;
    제 1 n-채널 TFT의 상기 게이트 전극과 중첩되지 않도록 배치된 1개 이상의 저농도 영역을 포함하는 상기 구동기 회로의 제 1 n-채널 TFT;
    n-채널 TFT의 상기 게이트 전극과 적어도 일부가 중첩되도록 배치된 1개 이상의 저농도 영역을 포함하는 상기 구동기 회로의 제 2 n-채널 TFT;
    제 1 전도층으로부터 형성된 상기 화소 TFT 및 상기 구동기 회로 TFT의 게이트 전극을 포함하며,
    상기 게이트 전극은 상기 화소 TFT 및 상기 구동기 회로 TFT의 채널 형성 영역 외측으로 제공된 연결부를 통해 제 2 전도층으로부터 형성된 게이트 배선과 전기적으로 접촉되는 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서, 저장 캐패시터가 상기 화소 TFT의 소스 또는 드레인 영역에 연결된 반도체 층에 의해 상기 표시 영역에 형성되고 단일 전도성 불순물 원소, 캐패시터 배선 및 상기 반도체층과 상기 캐패시터 배선 사이의 절연막을 포함하며, 상기 캐패시터 배선은 상기 제 1 전도층과 상기 제 2 전도층에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  12. 제 10 항에 있어서, 상기 제 1 전도층은 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성되고 상기 제 2 전도층은 Al 또는 Cu을 주성분으로 하여 구성되는 것을 특징으로 하는 반도체 장치.
  13. 제 10 항에 있어서, 상기 전도층이 질소 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 포함하는 전도층(A), 상기 전도층(A)에 형성되고 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 전도층(B), 및 상기 전도층(B)이 상기 전도층(A)과 접촉하지 않는 영역에 형성되고 질소 및 Ta, W, ti 및 Mo로부터 선택된 1개 이상을 포함하는 전도층(C)을 포함하고,
    상기 제 2 전도층은 Al 또는 Cu를 주성분으로 하여 구성된 전도층(D) 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 전도층(E)을 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서, 상기 전도층(A)은 첨가 원소로서 아르곤을 포함하고, 상기 전도층(B)의 산소 농도는 30ppm 이하인 것을 특징으로 하는 반도체 장치.
  15. 제 10 항에 있어서, 상기 제 1 전도층이 질소 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 포함하는 전도층(A), 상기 전도층(A)에 형성되고 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 전도층(B) 및 상기 전도층(B)이 상기 전도층(A)과 접촉하지 않는 영역에 형성되고 질소 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 포함하는 전도층(C)을 포함하고,
    상기 제 2 전도층은 Al 또는 Cu을 주성분으로 하여 구성된 전도층(D)과 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 전도층(E)을 포함하고,
    상기 전도층(C) 및 상기 전도층(D)은 상기 연결부에서 접촉되는 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서, 상기 전도층(B)이 첨가 원소로서 아르곤을 포함하고, 상기 전도층(B)에서의 산소 농도가 30ppm 이하인 것을 특징으로 하는 반도체 장치.
  17. 제 10 항에 있어서, 상기 반도체 장치가 EL 표시 장치인 것을 특징으로 하는 반도체 장치.
  18. 제 10 항에 있어서, 상기 반도체 장치가 퍼스널 컴퓨터, 비디오 카메라, 휴대용 정보 단말기, 디지털 카메라 및 디지털 비디오 디스크 플레이어로 구성된 그룹에서 선택된 것을 특징으로 하는 반도체 장치.
  19. 동일 기판상에 표시 영역에 제공된 화소 TFT와 상기 표시 영역 부근에 제공된 구동기 회로를 포함하는 반도체 장치로서,
    상기 화소 TFT의 게이트 전극과 중첩되지 않는 저농도 영역이 제공된 화소 TFT를 포함하는 상기 표시 영역; 및
    제 1 n-채널 TFT의 게이트 전극과 전체 중첩되는 저농도 영역이 제공된 제 1 n-채널 TFT 및 상기 제 1 n-채널 TFT의 게이트 전극과 일부가 중첩되는 저농도 영역이 제공된 제 2 n-채널 TFT를 포함하는 상기 구동기 회로를 포함하고,
    적어도 상기 화소 TFT의 상기 게이트 전극과 상기 제 1 및 제 2 n-채널 TFT가 제 1 전도층으로부터 형성되고, 상기 게이트 전극에 연결된 게이트 배선이 제 2 전도층으로부터 형성되고,
    상기 게이트 전극과 상기 게이트 배선이 상기 화소 TFT 및 상기 구동기 회로 TFT의 채널 형성 영역 외측의 연결부를 통해 전기적으로 연결되는 것을 특징으로 하는 반도체 장치.
  20. 제 19 항에 있어서, 저장 캐패시터가 상기 화소 TFT의 소스 또는 드레인 영역에 연결된 반도체층에 의해 상기 표시 영역에 형성되고 단일 전도성 불순물 원소, 캐패시터 배선 및 상기 반도체층과 상기 캐패시터 배선 사이의 절연막을 포함하고, 상기 캐패시터 배선은 상기 제 1 전도층과 상기 제 2 전도층에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  21. 제 19 항에 있어서, 상기 제 1 전도층은 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성되고 상기 제 2 전도층은 Al 또는 Cu을 주성분으로 하여 구성되는 것을 특징으로 하는 반도체 장치.
  22. 제 19 항에 있어서, 상기 제 1 전도층이 질소 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 포함하는 전도층(A), 상기 전도층(A)에 형성되고 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 전도층(B), 및 상기 전도층(B)이 상기 전도층(A)과 접촉하지 않는 영역에 형성되고 질소 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 포함하는 전도층(C)을 포함하고,
    상기 제 2 전도층이 Al 또는 Cu를 주성분으로 하여 구성된 전도층(D)과 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 전도층(E)를 포함하는 것을 특징으로 하는 반도체 장치.
  23. 제 22 항에 있어서, 상기 반도체층(B)이 첨가 원소로서 아르곤을 포함하고, 상기 전도층(B)의 산소 농도가 30ppm 이하인 것을 특징으로 하는 반도체 장치.
  24. 제 19 항에 있어서, 상기 제 1 전도층이 질소 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 포함하는 전도층(A), 상기 전도층(A)에 형성되고 주로 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 전도층(B) 및 상기 전도층(B)이 상기 전도층(A)과 접하지 않는 영역에 형성되고 질소 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 포함하는 전도층(C)을 포함하고,
    상기 제 2 전도층이 Al 또는 Cu를 주성분으로 하여 구성된 전도층(D)과 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 전도층(E)을 포함하고,
    상기 전도층(C) 및 상기 전도층(D)이 서로 연결부에서 접촉하는 것을 특징으로 하는 반도체 장치.
  25. 제 24 항에 있어서, 상기 전도층(B)이 첨가 원소로서 아르곤을 포함하고, 상기 전도층(B)의 산소 농도가 30ppm 이하인 것을 특징으로 하는 반도체 장치.
  26. 제 19 항에 있어서, 상기 반도체 장치가 EL 표시 장치인 것을 특징으로 하는 반도체 장치.
  27. 제 19 항에 있어서, 상기 반도체 장치가 퍼스널 컴퓨터, 비디오 카메라, 휴대용 정보 단말기, 디지털 카메라 및 디지털 비디오 디스크 플레이어로 구성된 그룹에서 선택되는 것을 특징으로 하는 반도체 장치.
  28. 동일 기판상에 표시 영역에 제공된 화소 TFT 및 상기 표시 영역 부근에 제공된 구동기 회로 TFT를 포함하는 반도체 장치를 제작하는 방법으로서,
    제 1 전도층으로부터 상기 화소 TFT 및 상기 구동기 회로 TFT의 게이트 전극을 형성하는 단계; 및
    제 2 전도층으로부터 상기 게이트 전극에 연결된 게이트 배선을 형성하는 단계를 포함하며,
    상기 게이트 전극 및 상기 게이트 배선이 상기 화소 TFT 및 상기 구동기 회로 TFT의 채널 형성 영역 외측으로 제공된 연결부를 통해 연결되는 것을 특징으로 하는 반도체 장치.
  29. 제 28 항에 있어서, 상기 제 1 전도층은 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 형성되고 상기 제 2 전도층은 Al 또는 Cu를 주성분으로 하여형성되는 것을 특징으로 하는 반도체 장치 제작 방법.
  30. 제 28 항에 있어서, 상기 제 1 전도층이 질소 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 포함하는 전도층(A), 상기 전도층(A)에 형성되고 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 전도층(B), 및 상기 전도층(B)이 상기 전도층(A)과 접촉하지 않는 영역에 형성되고 질소 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 포함하는 전도층(C)을 포함하고,
    상기 제 2 전도층이 Al 또는 Cu를 주성분으로 하여 구성된 전도층(D) 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 전도층(E)을 포함하는 것을 특징으로 하는 반도체 장치제작 방법.
  31. 제 30 항에 있어서, 상기 전도층(A)이 아르곤 및 질소 또는 암모니아의 혼합 분위기에서, Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 타겟을 사용하는 스퍼터링법에 의해 형성되는 것을 특징으로 하는 반도체 장치 제작 방법.
  32. 제 30 항에 있어서, 상기 전도층(A)이 1ppm 이하의 산소 농도로 질소 분위기에서 상기 전도층(B)의 가열처리에 의해 형성되는 것을 특징으로 하는 반도체 장치 제작 방법.
  33. 제 30 항에 있어서, 상기 전도층(C)이 1ppm 이하의 산소 농도로 질소 플라즈마 분위기에서 상기 전도층(B)의 가열처리에 의해 형성되는 것을 특징으로 하는 반도체 장치 제작 방법.
  34. 제 28 항에 있어서, 상기 제 1 전도층이 질소 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 포함하는 전도층(A), 상기 전도층(A)에 형성되고 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 전도층(B), 및 상기 전도층(B)이 상기 전도층(A)과 접촉하지 않는 영역에 형성되고 질소 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 포함하는 전도층(C)을 포함하고,
    상기 제 2 전도층은 Al 또는 Cu를 주성분으로 하여 구성된 전도층(D)과 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 전도층(E)을 포함하고,
    상기 전도층(C)과 상기 전도층(D)이 상기 연결부에서 접촉되는 것을 특징으로 하는 반도체 장치 제작방법.
  35. 제 34 항에 있어서, 상기 전도층(A)이 아르곤 및 질소 또는 암모니아의 혼합 분위기에서, Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 타켓을 사용하는 스퍼터링 방법에 의해 형성되는 것을 특징으로 하는 반도체 장치 제작 방법.
  36. 제 34 항에 있어서, 상기 전도층(C)이 1ppm 이하의 산소 농도로 질소 분위기에서 상기 전도층(B)을 가열 처리함으로써 형성되는 것을 특징으로 하는 반도체 장치 제작 방법.
  37. 제 34 항에 있어서, 상기 전도층(C)이 1ppm 이하의 산소 농도로 질소 플라즈마 분위기에서 상기 전도층(B)을 가열 처리함으로써 형성되는 것을 특징으로 하는 반도체 장치 제작 방법.
  38. 제 28 항에 있어서, 상기 반도체 장치가 EL 표시 장치인 것을 특징으로 하는 반도체 장치 제작 방법.
  39. 제 28 항에 있어서, 상기 반도체 장치가 퍼스널 컴퓨터, 비디오 카메라, 휴대용 정보 단말기, 디지털 카메라 및 디지털 비디오 디스크 플레이어로 구성된 그룹에서 선택되는 것을 특징으로 하는 반도체 장치 제작 방법.
  40. 동일 기판상에서 표시 영역에 제공된 화소 TFT 및 상기 표시 영역 부근에 제공된 구동기 회로 TFT를 포함하는 반도체 장치를 제작하는 방법으로서,
    2×1016내지 5×1019atoms/㎤의 농도로 상기 구동기 회로의 제 1 및 제 2 n-채널 TFT의 반도체층에 n-형 불순물 원소를 선택적으로 주입하는 단계;
    제 1 전도층으로부터 상기 화소 TFT 및 상기 구동기 회로 TFT의 게이트 전극을 형성하는 단계;
    3×1026내지 3×1021atoms/㎤의 농도로 상기 구동기 회로의 p-채널 TFT의 반도체층에 p-형 불순물 원소를 선택적으로 주입하는 단계;
    1×1026내지 1×1021atoms/㎤의 농도로 상기 구동기 회로의 상기 제 1 및 제 2 n-채널 TFT의 상기 반도체층과 상기 화소 TFT의 상기 반도체층에 n-형 불순물 원소를 선택적으로 주입하는 단계;
    마스크로서 적어도 상기 n-채널 TFT의 상기 게이트 전극을 사용하여, 1×1016내지 5×1018atoms/㎤의 농도 범위로 상기 화소 TFT의 반도체층에 n-형 불순물 원소를 선택적으로 주입하는 단계; 및
    제 2 전도층으로부터 상기 화소 TFT 및 상기 구동기 회로 TFT의 게이트 배선을 형성하는 단계를 포함하며,
    상기 게이트 전극과 상기 게이트 배선이 상기 화소 TFT 및 상기 구동기 회로 TFT의 채널-형성 영역 외측으로 제공된 연결부를 통해 연결되는 것을 특징으로 하는 반도체 장치 제작 방법.
  41. 제 40 항에 있어서, 상기 제 1 전도층이 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 형성되고, 상기 제 2 전도층이 Al 또는 Cu를 주성분으로 하여 형성되는 것을 특징으로 하는 반도체 장치 제작 방법.
  42. 제 40 항에 있어서, 상기 제 1 전도층이 질소 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 포함하는 전도층(A), 상기 전도층(A)에 형성되고 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 전도층(B), 및 상기 전도층(B)이 상기 전도층(A)과 접촉하지 않는 영역에 형성되고 질소 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 포함하는 전도층(C)을 포함하고,
    상기 제 2 전도층은 Al 또는 Cu를 주성분으로 하여 구성된 전도층(D)과 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 전도층(E)을 포함하는 것을 특징으로 하는 반도체 장치 제작 방법.
  43. 제 42 항에 있어서, 상기 전도층(A)이 아르곤 및 질소 또는 암모니아의 혼합 분위기에서, Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 타겟을 사용하는 스퍼터링법으로 형성되는 것을 특징으로 하는 반도체 장치 제작 방법.
  44. 제 42 항에 있어서, 상기 전도층(C)이 1ppm 이하의 산소 농도로 질소 분위기에서 상기 전도층(B)을 가열처리함으로써 형성되는 것을 특징으로 하는 반도체 제작 방법.
  45. 제 42 항에 있어서, 상기 전도층(C)이 1ppm 이하의 산소 농도로 질소 플라즈마 분위기에서 상기 전도층(B)을 가열처리함으로써 형성되는 것을 특징으로 하는 반도체 장치 제작 방법.
  46. 제 40 항에 있어서, 상기 제 1 전도층이 질소 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 포함하는 전도층(A), 상기 전도층(A)에 형성되고 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 전도층(B), 및 상기 전도층(B)이 상기 전도층(A)과 접촉하지 않는 영역에 형성되고 질소 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 포함하는 전도층(C)을 포함하고,
    상기 제 2 전도층은 Al 또는 Cu를 주성분으로 하여 구성된 전도층(D)과 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 전도층(E)을 포함하고,
    상기 전도층(C)과 상기 전도층(D)이 상기 연결부에서 접촉되는 것을 특징으로 하는 반도체 장치 제작 방법.
  47. 제 46 항에 있어서, 상기 전도층(A)이 아르곤 및 질소 또는 암모니아의 혼합 분위기에서, Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 타겟을 사용하는 스퍼터링법으로 형성되는 것을 특징으로 하는 반도체 장치 제작 방법.
  48. 제 46 항에 있어서, 상기 전도층(C)이 1ppm 이하의 산소 농도로 질소 분위기에서 상기 전도층(B)을 가열처리 함으로써 형성되는 것을 특징으로 하는 반도체 장치 제작 방법.
  49. 제 46 항에 있어서, 상기 전도층(C)이 1ppm 이하의 산소 농도로 질소 플라즈마 분위기에서 상기 전도층(B)을 가열처리함으로써 형성되는 것을 특징으로 하는 반도체 장치 제작 방법.
  50. 제 40 항에 있어서, 상기 반도체 장치가 EL 표시 장치인 것을 특징으로 하는
  51. 제 40 항에 있어서, 상기 반도체 장치가 퍼스널 컴퓨터, 비디오 카메라, 휴대용 정보 단말기, 디지털 카메라 및 디지털 비디오 디스크 플레이어로 구성된 그룹에서 선택된 것을 특징으로 하는 반도체 장치 제작 방법.
  52. 동일 기판상에서 표시 영역에 제공된 화소 TFT 및 상기 표시영역 부근에 제공된 구동기 회로 TFT를 포함하는 반도체 장치를 제작하는 방법으로서,
    2×1016내지 5×1019atoms/㎤의 농도로 상기 구동기 회로의 제 1 및 제 2 n-채널 TFT의 반도체층 및 상기 표시 영역에 저장 캐패시터의 반도체층에 n-형 불순물 원소를 선택적으로 주입하는 단계;
    제 1 전도층으로부터 상기 화소 TFT 및 상기 구동기 회로 TFT의 게이트 전극을 형성하는 단계;
    3×1026내지 3×1021atoms/㎤의 농도로 상기 구동기 회로의 p-채널 TFT의 반도체층에 p-형 불순물 원소를 선택적으로 주입하는 단계;
    1×1026내지 1×1021atoms/㎤의 농도로 상기 구동기 회로의 상기 제 1 및 제 2 n-채널 TFT의 상기 반도체층과 상기 화소 TFT의 상기 반도체층에 n-형 불순물 원소를 선택적으로 주입하는 단계;
    마스크로서 적어도 상기 n-채널 TFT의 상기 게이트 전극을 사용하여, 1×1016내지 5×1018atoms/㎤의 농도 범위로 상기 화소 TFT의 반도체층에 n-형 불순물 원소를 선택적으로 주입하는 단계; 및
    제 2 전도층으로부터 상기 화소 TFT 및 상기 구동기 회로 TFT의 게이트 배선을 형성하는 단계를 포함하며,
    상기 게이트 전극과 상기 게이트 배선이 상기 화소 TFT 및 상기 구동기 회로 TFT의 채널-형성 영역 외측으로 제공된 연결부를 통해 연결되는 것을 특징으로 하는 반도체 장치 제작 방법.
  53. 제 52 항에 있어서, 상기 제 1 전도층이 Ta, W, Ti 및 Mo에서 선택된 1개 이상을 주성분으로 하여 형성되고, 상기 제 2 전도층이 Al 또는 Cu를 주성분으로 하여형성되는 것을 특징으로 하는 반도체 장치 제작 방법.
  54. 제 52 항에 있어서, 상기 제 1 전도층은 질소 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 포함하는 전도층(A), 상기 전도층(A)에 형성되고 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 전도층(B), 및 상기 전도층(B)과 상기 전도층(A)이 중첩되지 않는 영역에 형성되고 질소 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 포함하는 전도층(C)을 포함하고,
    상기 제 2 전도층은 Al 또는 Cu를 주성분으로 하여 구성된 전도층(D)과 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 전도층(E)을 포함하는 것을 특징으로 하는 반도체 장치 제작 방법.
  55. 제 54 항에 있어서, 상기 전도층(A)이 아르곤 및 질소 또는 암모니아의 혼합 분위기에서, Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 타겟을 사용하는 스퍼터링법으로 형성되는 것을 특징으로 하는 반도체 장치 제작 방법.
  56. 제 54 항에 있어서, 상기 전도층(C)이 1ppm 이하의 산소 농도로 질소 분위기에서 상기 전도층(B)을 가열처리함으로써 형성되는 것을 특징으로 하는 반도체 장치 제작 방법.
  57. 제 54 항에 있어서, 상기 전도층(C)이 1ppm 이하의 산소 농도로 질소 플라즈마 분위기에서 상기 전도층(B)을 가열처리함으로써 형성되는 것을 특징으로 하는 반도체 장치 제작 방법.
  58. 제 52 항에 있어서, 상기 제 1 전도층이 질소 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 포함하는 전도층(A), 상기 전도층(A)에 형성되고 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 전도층(B), 및 상기 전도층(B)이 상기 전도층(A)과 접촉하지 않는 영역에 형성되고 질소 및 Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 포함하는 전도층(C)을 포함하고,
    상기 제 2 전도층은 Al 또는 Cu를 주성분으로 하여 구성된 전도층(D)과 Ta, W, Ti 및 Mo로부터 선택된 것을 주성분으로 하여 구성된 전도층(E)을 포함하고,
    상기 전도층(C)과 상기 전도층(D)이 상기 연결부에서 접촉되는 것을 특징으로 하는 반도체 장치 제작 방법.
  59. 제 58 항에 있어서, 상기 전도층(A)이 아르곤 및 질소 또는 암모니아의 혼합 분위기에서, Ta, W, Ti 및 Mo로부터 선택된 1개 이상을 주성분으로 하여 구성된 타겟을 사용하는 스퍼터링법으로 형성되는 것을 특징으로 하는 반도체 장치 제작 방법.
  60. 제 58 항에 있어서, 상기 전도층(C)이 1ppm 이하의 산소 농도로 질소 분위기에서 상기 전도층(B)을 가열처리함으로써 형성되는 것을 특징으로 하는 반도체 장치 제작 방법.
  61. 제 58 항에 있어서, 상기 전도층(C)이 1ppm 이하의 산소 농도로 질소 플라즈마 분위기에서 상기 전도층(B)을 가열처리함으로써 형성되는 것을 특징으로 하는 반도체 장치 제작 방법.
  62. 제 52 항에 있어서, 상기 반도체 장치가 EL 표시 장치인 것을 특징으로 하는 반도체 장치 제작 방법.
  63. 제 52 항에 있어서, 상기 반도체 장치가 퍼스널 컴퓨터, 비디오 카메라, 휴대용 정보 단말기, 디지털 카메라 및 디지털 비디오 디스크 플레이어로 구성된 그룹에서 선택된 것을 특징으로 하는 반도체 장치 제작 방법.
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