JP3369811B2 - 半導体装置、およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブマトリ
クス型液晶表示装置に用いられる薄膜トランジスタに関
する。

【０００２】

【従来の技術】エレクトロ・ルミネッセンス、発光ダイ
オード、プラズマ、蛍光表示、および液晶等の表示デバ
イスは、表示部の薄膜化が可能であるため、事務機器や
コンピュータ等の表示素子、または特殊な表示素子への
用途として要求が高まりつつある。

【０００３】このような表示素子のなかでも、薄膜トラ
ンジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏ
ｒ：ＴＦＴ）を画素スイッチングとして用いたアクティ
ブマトリクス型液晶ディスプレイ（Ａｃｔｉｖｅ Ｍａ
ｔｒｉｘ−Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌ
ａｙ：ＡＭ−ＬＣＤ）は、高画質・高品位・低消費電力
のディスプレイとして期待され、各社で研究開発が行な
われている。

【０００４】ＡＭ−ＬＣＤ用ＴＦＴのチャネル活性層と
して多結晶シリコン（ｐｏｌｙ−Ｓｉ）を用いたｐｏｌ
ｙ−ＳｉＴＦＴは、移動度が高く、画素ＴＦＴに適用し
た場合、精細化が可能である。しかも、ｐｏｌｙ−Ｓｉ
ＴＦＴは、画素スイッチング素子のみならず、画素ＴＦ
Ｔを制御するための周辺駆動回路としても用いることが
できる。このため、ｐｏｌｙ−ＳｉＴＦＴを用いて、周
辺駆動回路部と画素部とを同時に形成した駆動回路一体
型ＬＣＤを得ることが可能であり、これによって、駆動
回路チップの実装コストを削減し、狭額縁化を図ること
ができる。

【０００５】なお、現在、市販されている駆動回路一体
型ＬＣＤは、プロジェクション型ディスプレイやビュー
ファインダーに用いられる中小型ディスプレイである。
このようなＬＣＤの製造に当たっては、ｐｏｌｙ−Ｓｉ
膜を形成するために固相成長法（６００℃程度のプロセ
ス）や、熱酸化膜（９００℃以上のプロセス）を用いる
ため高温プロセスを用いることになるため、高価な石英
基板や高耐熱基板を使用しなければならない。一方、α
−Ｓｉ（アモルファスシリコン）ＴＦＴ−ＬＣＤにおい
ては、低コスト大面積ガラス基板を用いて、このガラス
基板が耐える温度である４５０℃以下の低温プロセスで
製造されている。そこで、低コスト大面積ガラス基板を
使用可能な低温プロセスにおいて、前述の高温プロセス
と同等のｐｏｌｙ−Ｓｉ膜およびゲート酸化膜の形成
や、不純物活性化工程が可能となれば、ＬＣＤパネル多
面取りなどコストダウンにつながるとともに、スループ
ット向上等の効果も得られる。

【０００６】低温プロセスにおけるｐｏｌｙ−Ｓｉ膜の
形成技術および不純物活性化技術としては、エキシマレ
ーザーアニール（Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ａｎｎ
ｅａｌ：ＥＬＡ）を用いたものが研究されている。ＥＬ
Ａを用いると、α−Ｓｉ膜が瞬時に溶融して結晶化する
ために基板の熱損傷が少ない。したがって、前述の低コ
ストガラス基板の使用が可能である。

【０００７】一般的なｐｏｌｙ−ＳｉＴＦＴを用いた液
晶表示装置の断面構造の一部を、図１１を用いて説明す
る。図１１に示すように、透明な絶縁膜１００１がコー
トされた透明絶縁性基板１０００上には、チャネル領域
となる高抵抗半導体層１００２、およびこの高抵抗半導
体層に接して、低抵抗半導体層１００３、１００４およ
び１００５が形成されている。なお、高抵抗半導体層１
００２は、例えば、次のような工程で形成することがで
きる。すなわち、まず、絶縁膜１００１の上に、プラズ
マＣＶＤ法によってα−Ｓｉ：Ｈ膜を５０ｎｍの膜厚で
形成する。続いて、このα−Ｓｉ：Ｈ膜に熱アニールを
施して脱水素を行ない、ＥＬＡによりｐｏｌｙ−Ｓｉ化
する。一方、低抵抗半導体層は、この多結晶シリコン膜
にＰなどの不純物を注入した後、熱などによって活性化
することによって形成されたものであり、各低抵抗半導
体層１００３、１００４および１００５は、それぞれソ
ース領域、ドレイン領域、および補助容量を形成するた
めの下部電極として作用する。

【０００８】高抵抗半導体層１００２の上には、ゲート
絶縁膜１００６を介してゲート電極１００８が形成され
ており、前述のソース領域１００３およびドレイン領域
１００４には、それぞれソース電極１００９およびドレ
イン電極１０１０が接続されている。ゲート絶縁膜１０
０６は、ＡＰＣＶＤ、ＰＥＣＶＤ、およびＥＣＲ−ＰＥ
ＣＶＤ等を用いて、７０〜１００ｎｍの膜厚で形成され
る。また、ゲート電極１００８は、層間絶縁膜１０１１
によってソース電極１００９およびドレイン電極１０１
０と絶縁されており、ドレイン電極にはＩＴＯ等の透明
導電性膜からなる画素電極１０１３が接続されている。

【０００９】一方、補助容量電極となる低抵抗半導体層
１００５の上には、コンデンサーの容量部を形成するた
めの絶縁膜１００７（膜厚：７０〜１００ｎｍ）を介し
て、コンデンサーの上部電極１０１２が形成されてい
る。

【００１０】このような構造のｐｏｌｙ−ＳｉＴＦＴの
場合には、次の点が問題とされている。一般的に、ゲー
ト電極１００８と第２の補助容量電極１０１２とは、同
時に形成される。そのため、図１２（ａ）に示すよう
に、まず、多結晶シリコン膜上に形成されたレジストパ
ターン１０１４をマスクとして用いて、多結晶シリコン
膜に不純物１０１５を注入して第１の補助容量電極１０
０５を形成する。次いで、図１２（ｂ）に示すように、
ゲート電極１００８および第２の補助容量電極１０１２
を形成した後、これらの電極をマスクとして用いて、再
度多結晶シリコン膜に不純物を注入し、ソース領域１０
０３およびドレイン領域１００４を形成する。このよう
に、補助容量電極を形成するための不純物注入工程と、
ソース・ドレイン領域を形成するための不純物注入工程
との２回の不純物注入工程を行なわなければならず、工
程数が増加してしまう。

【００１１】図１３に示すように、絶縁膜１００６およ
び１００７上にゲート電極１００８を形成した後、この
ゲート電極をマスクとして用いて多結晶シリコン膜に不
純物１０１５を注入すれば、ソース領域１００３および
ドレイン領域１００４と、補助容量電極１００５とを同
時に形成することができる。しかしながら、この場合に
は、補助容量電極１００５を形成するために、補助容量
となる絶縁膜１００７を通して多結晶シリコン膜に不純
物を注入することになるので、この絶縁膜が劣化してし
まい、所望の補助容量を形成することができない。

【００１２】また、トランジスタのＶ_thを制御するため
にチャネル部のみに注入を行なう場合には、図１４
（ａ）に示すように、ｐｏｌｙ−Ｓｉ膜１０１６に形成
されたレジストパターン１０１８をマスクとして用い
て、チャネル形成予定領域１０１９に不純物１０２０を
注入することが考えられる。しかし、レジストパターン
１０１８は、次の工程で剥離してしまうため、不純物を
注入した領域を特定できなくなってしまう。一方、図１
４（ｂ）に示すように、ｐｏｌｙ−Ｓｉ膜を予めパター
ニングしてチャネル形成予定領域を形成した後、この領
域に不純物を注入する場合には、ＥＬＡ不純物活性化に
よって、このｐｏｌｙ−Ｓｉ膜１００２が変形してしま
う。

【００１３】このように、ｐｏｌｙ−ＳｉＴＦＴの製造
工程において、不純物注入工程数の削減と、絶縁膜の劣
化防止とを両立させることは、極めて困難であった。ま
た、チャネルドープを行なう際には、レジスト膜を剥離
した後にドープされた領域を特定できるように、合わせ
マークを形成しなければならず、工程数の増加を引き起
こしていた。

【００１４】

【発明が解決しようとする課題】そこで、本発明は、不
純物注入工程を増やさずに製造可能であって、かつ、補
助容量用の絶縁膜に劣化の生じない半導体装置を提供す
ることを目的とする。

【００１５】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、透明絶縁性基板、前記基板上に形成され
たコンデンサーを構成するための第１の電極、前記第１
の電極上に形成されたコンデンサーの容量部となるキャ
パシタ絶縁膜、前記キャパシタ絶縁膜上に形成されたコ
ンデンサーを構成するための第２の電極、前記第２の電
極の直上に接し電気的に接続して形成された画素電極、
前記画素電極に接続された低抵抗半導体領域および高抵
抗半導体領域からなる不純物拡散領域と、この不純物拡
散領域上に形成され、前記キャパシタ絶縁膜の一部と同
一層からなるゲート絶縁膜と、このゲート絶縁膜上に前
記コンデンサーの第２の電極と同一材料で形成され、前
記第２の電極と同一層にあるゲート電極とを含むスイッ
チング素子、および、前記基板上の前記第１の電極と同
一の層に、前記第１の電極と同一材料で形成された合わ
せマークを具備する半導体装置を提供する。

【００１６】また、本発明は、画素電極に接続されたス
イッチング素子とコンデンサーとを有する半導体装置の
製造方法において、透明絶縁性基板上の同一層に、コン
デンサーを構成するための第１の電極と合わせマークと
を同一材料により形成する工程、前記第１の電極および
前記合わせマーク上に、前記コンデンサーのキャパシタ
絶縁膜の一部を構成する絶縁膜を形成する工程、前記絶
縁膜上の前記スイッチング素子の領域に多結晶半導体層
を形成する工程、前記合わせマークから前記スイッチン
グ素子のチャネル形成予定領域を特定し、このチャネル
形成予定領域に不純物を導入して高抵抗半導体領域を前
記多結晶半導体層に形成する工程、前記高抵抗半導体領
域が形成された前記多結晶半導体層上に前記スイッチン
グ素子のゲート絶縁膜を形成するとともに、前記コンデ
ンサーの前記キャパシタ絶縁膜の一部の上に、このキャ
パシタ絶縁膜の残りとなる絶縁膜を形成する工程、前記
ゲート絶縁膜上および前記キャパシタ絶縁膜上に、ゲー
ト電極および前記コンデンサーの第２の電極を同一材料
によりそれぞれ形成する工程、前記ゲート電極をマスク
として用いて前記多結晶半導体層に不純物を導入して、
低抵抗半導体領域を形成する工程、前記コンデンサーの
前記第２の電極の直上に接して電気的に接続された前記
画素電極を形成する工程、および、前記スイッチング素
子の前記低抵抗半導体領域と前記画素電極とを接続する
工程を具備する半導体装置の製造方法を提供する。

【００１７】

【００１８】

【００１９】本発明の半導体装置においては、補助容量
用の下部電極と、スイッチング素子の高抵抗半導体領域
に不純物を導入する際に用いられる合わせマークとが、
絶縁膜を介して透明絶縁性基板上に形成されており、そ
の上に補助容量用の絶縁膜が形成されている。したがっ
て、多結晶シリコン膜に不純物を注入する工程は、ＴＦ
Ｔの低抵抗半導体層を形成する際の１回のみでよい。し
かも、補助容量用の絶縁膜は不純物に曝されないので、
劣化を避けることができる。このため、不純物注入工程
におけるスループットの低下を防止して、信頼性の高い
半導体装置を得ることができる。

【００２０】

【発明の実施の形態】以下、図面を参照して、本発明を
より詳細に説明する。 （実施例１）図１に、本発明の半導体装置の一例の断面
図を示す。

【００２１】図１に示すように、第１の実施例の半導体
装置１１７においては、透明な絶縁膜１０１がコートさ
れた透明絶縁性基板１００上に、コンデンサーの下部電
極となる金属膜１０５および合わせマーク１０５ａが形
成されている。なお、この下部電極１０５と、合わせマ
ーク１０５ａとは、同一の工程で、同一材料により形成
されたものである。具体的にはスパッタ法等を用いて、
Ｍｏ，Ｔａ，Ａｌ，Ｗ，およびそれらの合金等を、５０
〜２５０ｎｍの膜厚で形成することができる。

【００２２】下部電極１０５、合わせマーク１０５ａお
よび絶縁膜１０１の上には、コンデンサーの容量部の一
部を形成する絶縁膜１０７ａが形成されており、この絶
縁膜１０７ａ上のスイッチング素子の領域には、チャネ
ル領域となる高抵抗半導体層１０２が形成されている。
この高抵抗半導体層は、例えば、次のような工程で形成
することができる。すなわち、まず、絶縁膜１０７ａの
上に、プラズマＣＶＤ法によって、５０〜７０ｎｍの膜
厚でα−Ｓｉ：Ｈ膜を形成する。次に、このα−Ｓｉ：
Ｈ膜に熱アニールを施すことによって、例えば４３０℃
で１時間、脱水素を行なった後、例えば、単位面積当た
りの照射パワー２５０ｍＪ／ｍ² 程度のＸｅＣｌを用い
て、ＥＬＡによりｐｏｌｙ−Ｓｉ化する。

【００２３】この高抵抗半導体層１０２に接して、ソー
ス領域１０３およびドレイン領域１０４となる低抵抗半
導体層が形成されている。これらの低抵抗半導体層は、
Ｐなどの不純物を注入した後、熱、ＥＬＡなどによって
活性化されている。

【００２４】また、高抵抗半導体層１０２の上にはゲー
ト絶縁膜１０６を介してゲ−ト電極１０８が形成されて
おり、さきのソース領域１０３およびドレイン領域１０
４には、Ａｌ，Ｍｏ，ＷＳｉ，およびその積層膜等から
なるソース電極１０９およびドレイン電極１１０がそれ
ぞれ接続されている。なお、ゲート絶縁膜１０６は、Ａ
ＰＣＶＤやＰＥＣＶＤ，ＥＣＲ−ＰＥＣＶＤ等を用い
て、７０〜１００ｎｍの膜厚で形成することができる。
ゲート電極１０８は、Ｍｏ，Ｃｕ，Ａｌ，Ｗ，ＴＴａお
よびそれらの合金等の金属で構成することができ、層間
絶縁膜１１１によって、ソース電極１０９およびドレイ
ン電極１１０と絶縁されている。さらに、ドレイン電極
１１０には、ＩＴＯ等の透明導電膜からなる画素電極１
１３が接続されている。

【００２５】一方、コンデンサーの容量部の一部である
絶縁膜１０７ａの上には、容量形成のための絶縁膜１０
７ｂが７０ｎｍ〜１００ｎｍの膜厚で形成されている。
なお、この絶縁膜は、前述のゲート絶縁膜１０８と同一
の工程で、ＡＰＣＶＤやＰＥＣＶＤ，ＥＣＲ−ＰＥＣＶ
Ｄ等によって形成されたものである。この絶縁膜１０７
ｂの上には、前述のゲート電極１０８と同一の工程で得
られた、コンデンサーの上部電極１１２が形成されてい
る。

【００２６】このように、コンデンサーを形成するため
の下部電極１０５が、絶縁膜１０１を介して透明絶縁性
基板１００上に形成されているので、本実施例の半導体
装置の製造に当たっては、不純物を注入する工程は、低
抵抗半導体層１０３および１０４を形成する際の一回の
みでよい。しかも、下部電極１０５が既に形成されてい
るので、コンデンサーの容量部を形成する絶縁膜１０７
をスルーして多結晶シリコン膜に不純物を注入すること
は避けられる。

【００２７】以上のように、本発明の半導体装置は、１
回の不純物注入工程で製造することができ、かつ、補助
容量用の絶縁膜に劣化を起こさせない。したがって、不
純物注入工程におけるスループットの低下を防止すると
ともに、信頼性の高いデバイスを効率よく得ることがで
きる。

【００２８】また、本実施例の半導体装置１１７におい
ては、合わせマーク１０５ａが、補助容量用の下部電極
１０５とともに、絶縁膜１０１を介して基板１００上に
製造の初期段階において形成されている。このため、ト
ランジスタのＶ_thを制御するためのチャネルドープの際
に、改めて、チャネルドープ用の合わせマークを形成す
る必要がない。

【００２９】図２に、本発明の半導体装置の製造におけ
るチャネルドープの工程を示す。図２（ａ）に示すよう
に、透明な絶縁膜１０１がコートされた透明絶縁性基板
１には、コンデンサーの下部電極となる金属膜１０５お
よび合わせマーク１０５ａが形成されている。さらにそ
の上には、コンデンサーの容量部の一部を形成する絶縁
膜１０７ａおよび多結晶半導体層１１４が順次形成され
ている。この多結晶半導体層１１４のチャネル形成予定
領域以外をレジスト膜１１５により保護して、チャネル
領域に不純物１１６を注入する。

【００３０】その後、図２（ｂ）に示すように、レジス
ト膜１１５を剥離しても、本発明の半導体装置において
は、基板上の所定の位置に合わせマーク１０５ａが形成
されているので、合わせマーク１０５ａの位置からチャ
ネルドープされた場所を特定することができる。

【００３１】図３には、本実施例の半導体装置をアレイ
基板として用いた液晶表示装置の断面図を示す。本発明
の液晶表示装置は、透明電極１１９が表面に形成された
透明基板１１８を、本実施例の半導体装置に離間・対向
して配置し、その間隙に液晶材料１２０を注入した後、
シール剤（図示せず）により封止することによって製造
することができる。

【００３２】なお、ここで注入される液晶材料は、特に
限定されず、任意の液晶材料を使用することができる。
かかる液晶表示装置は、前述のようにアレイ基板に形成
されたコンデンサーの絶縁膜が劣化しないので、リーク
電流を低減することができる。したがって、十分な補助
容量を有し、高品位な画像を達成することが可能であ
る。 （実施例２）図４に、第２の実施例の半導体装置の断面
図を示す。

【００３３】図４に示す半導体装置２１７は、コンデン
サーの上部電極が、スイッチング素子の低抵抗半導体領
域２０４の一部によって構成されている点が、さきの図
１に示した半導体装置と異なる。かかる構成とすること
によって、コンデンサーを形成する絶縁膜の膜厚を、実
施例１の場合よりも薄くすることができるので、同一の
容量を得るための電極面積を低減することができる。

【００３４】すなわち、図４に示すように、本実施例の
半導体装置２１７においては、透明な絶縁膜２０１がコ
ートされた透明絶縁性基板２００上に、コンデンサーの
下部電極となる金属膜２０５および合わせマーク２０５
ａが形成されている。なお、この下部電極２０５と合わ
せマーク２０５ａとは、同一の工程で、同一材料により
形成されたものである。

【００３５】下部電極２０５、合わせマーク２０５ａお
よび絶縁膜２０１の上には、コンデンサーの容量部の一
部を形成する絶縁膜２０７が形成されており、この絶縁
膜２０７上のスイッチング素子の領域には、チャネル領
域となる高抵抗半導体層２０２が形成されている。この
高抵抗半導体層は、例えば、実施例１と同様の工程で形
成することができる。すなわち、まず、絶縁膜２０７の
上に、プラズマＣＶＤ法によって、５０ｎｍの膜厚でα
−Ｓｉ：Ｈ膜を形成する。次いで、このα−Ｓｉ：Ｈ膜
に熱アニールを施すことによって脱水素を行なった後、
ＥＬＡによりｐｏｌｙ−Ｓｉ化する。

【００３６】この高抵抗半導体層２０２に接して、ソー
ス領域２０３およびドレイン領域２０４となる低抵抗半
導体層が形成されている。これらの低抵抗半導体層は、
Ｐなどの不純物を注入した後、熱などによって活性化さ
れている。

【００３７】また、高抵抗半導体層２０２の上にはゲー
ト絶縁膜２０６を介してゲ−ト電極２０８が形成されて
おり、さきのソース領域２０３およびドレイン領域２０
４には、ソース電極２０９およびドレイン電極２１０が
それぞれ接続されている。なお、ゲート絶縁膜２０６
は、ＡＰＣＶＤやＰＥＣＶＤ，ＥＣＲ−ＰＥＣＶＤ等に
よって７０〜１００ｎｍの膜厚で形成することができ
る。このソース電極２０９およびドレイン電極２１０
は、層間絶縁膜２１１によって、ゲート電極２０８と絶
縁されており、ドレイン電極２１０には、ＩＴＯ等の透
明導電膜からなる画素電極２１３が接続されている。

【００３８】一方、コンデンサーの絶縁膜２０７の上に
は、補助容量用電極２０５に対向するように低抵抗半導
体層２０４が延びており、この低抵抗半導体層２０４の
一部が、補助容量用の上部電極として作用する。さら
に、この低抵抗半導体層の上には、前述の絶縁膜２０６
および２１１と同一の工程で形成された絶縁膜が積層さ
れている。

【００３９】実施例１の場合と同様に、コンデンサーを
形成するための下部電極２０５が、絶縁膜２０１を介し
て透明絶縁性基板２００上に形成されているので、本実
施例の半導体装置の製造に当たっては、不純物を注入す
る工程は、低抵抗半導体層２０３および２０４を形成す
る際の１回のみでよい。しかも、下部電極２０５が既に
形成されているので、コンデンサーの容量部を形成する
絶縁膜２０７をスルーして不純物を注入することは避け
られる。

【００４０】さらに、本実施例の半導体装置２１７にお
いては、合わせマーク２０５ａが、補助容量用の下部電
極２０５とともに、絶縁膜２０１を介して基板２００上
に製造の初期段階において形成されている。このため、
トランジスタのＶ_thを制御するためのチャネルドープの
際に、改めて、チャネルドープ用の合わせマークを形成
する必要がない。 （実施例３）図５に、第３の実施例の半導体装置の断面
図、および一部平面図を示す。

【００４１】図５に示す半導体装置３１７は、コンタク
トホールを形成する際にエッチングストッパーとして作
用する金属膜３０５ｂおよび３０５ｃが絶縁膜３０１上
に形成されている点が、図４の半導体装置と異なる。

【００４２】すなわち、図５に示すように、本実施例の
半導体装置３１７においては、透明な絶縁膜３０１がコ
ートされた透明絶縁性基板３００上に、コンデンサーの
下部電極となる金属膜３０５、合わせマーク３０５ａ、
エッチングストッパーとなる金属膜３０５ｂおよび３０
５ｃが形成されている。これらの金属膜は、全て同一の
工程で同一材料により形成されたものである。

【００４３】なお、エッチングストッパーとなる金属膜
３０５ｂは、図５に同時に示した平面図のように、ソー
ス・ドレイン電極を接続するための開口するコンタクト
ホール３１４より１〜１０μｍ程度大きく形成すること
が好ましい。

【００４４】下部電極３０５、合わせマーク３０５ａ、
エッチングストッパー３０５ｂ・３０５ｃ、および絶縁
膜３０１の上には、コンデンサーの容量部の一部を形成
する絶縁膜３０７が形成されており、この絶縁膜３０７
上のスイッチング素子の領域には、チャネル領域となる
高抵抗半導体層３０２が形成されている。この高抵抗半
導体層は、実施例１と同様の工程で形成することができ
る。すなわち、まず、絶縁膜３０７の上に、プラズマＣ
ＶＤ法によって、５０〜７０ｎｍの膜厚でα−Ｓｉ：Ｈ
膜を形成する。次いで、このα−Ｓｉ：Ｈ膜に熱アニー
ルを施して脱水素を行なった後、ＥＬＡによりｐｏｌｙ
−Ｓｉ化する。

【００４５】この高抵抗半導体層３０２に接して、ソー
ス領域３０３およびドレイン領域３０４となる低抵抗半
導体層が形成されている。これらの低抵抗半導体層は、
Ｐなどの不純物を注入した後、熱などによって活性化さ
れている。

【００４６】また、高抵抗半導体層３０２の上にはゲー
ト絶縁膜３０６を介してゲ−ト電極３０８が形成されて
おり、ソース領域３０３およびドレイン領域３０４に
は、ソース電極３０９およびドレイン電極３１０がそれ
ぞれ接続されている。なお、ゲート絶縁膜３０６は、Ａ
ＰＣＶＤやＰＥＣＶＤ，ＥＣＲ−ＰＥＣＶＤ等によって
７０〜１００ｎｍの膜厚で形成することができる。ソー
ス電極３０９およびドレイン電極３１０は、層間絶縁膜
３１１によってゲート電極３０８から絶縁されており、
ドレイン電極３１０には、ＩＴＯ等の透明導電膜からな
る画素電極３１３が接続されている。

【００４７】一方、コンデンサーの絶縁膜３０７の上に
は、補助容量用電極３０５に対向するように低抵抗半導
体層３０４が延びており、この低抵抗半導体層３０４の
一部が、補助容量用の上部電極として作用する。さら
に、この低抵抗半導体層の上には、前述の絶縁膜３０６
および３１１と同一の工程で形成された絶縁膜が積層さ
れている。

【００４８】前述の実施例の場合と同様に、コンデンサ
ーを形成するための下部電極３０５が、絶縁膜３０１を
介して透明絶縁性基板３００上に形成されているので、
本実施例の半導体装置の製造に当たっては、不純物を注
入する工程は、低抵抗半導体層３０３および３０４を形
成する際の１回のみでよい。しかも、下部電極３０５が
既に形成されているので、コンデンサーの容量部を形成
する絶縁膜３０７をスルーして不純物を注入することは
避けられる。

【００４９】さらに、本実施例の半導体装置３１７にお
いては、合わせマーク３０５ａが、補助容量用の下部電
極３０５とともに、絶縁膜３０１を介して基板３００上
に製造の初期段階において形成されている。このため、
トランジスタのＶ_thを制御するためのチャネルドープの
際に、改めて、チャネルドープ用の合わせマークを形成
する必要がない。

【００５０】以上の利点に加えて、この構造は、以下の
ような理由により有利である。高精細ＴＦＴ−ＬＣＤの
コプラナ型多結晶シリコンＴＦＴにおいて、高精細化の
要求から、ドライプロセス（ＲＩＥ）は必須とされてい
るものの、ｐｏｌｙ−Ｓｉ／ＳｉＯ_x 膜構造のＲＩＥに
よる選択エッチングは、プロセス開発上、極めて困難で
ある。

【００５１】すなわち、低抵抗半導体層であるドープさ
れた多結晶シリコン膜の上には、層間絶縁膜・ゲート絶
縁膜等のＳｉＯ_x 膜が形成されているので、低抵抗半導
体層と、ソース電極やドレイン電極とを接続するための
コンタクトホールを開口するためには、多結晶シリコン
膜とＳｉＯ_x 膜とを選択的にエッチングしなければなら
ない。あるいは、低抵抗半導体層とソース電極等を接続
するために、これに代わるデバイス構造が必要とされ
る。

【００５２】本実施例では、エッチングストッパーとし
て作用する金属膜３０５ｂおよび３０５ｃを、絶縁膜３
０１を介して基板３００上に形成しているので、多結晶
シリコン膜とＳｉＯ_x 膜とのＲＩＥによる選択性が得ら
れなくても、容易にコンタクトホールを形成することが
できる。 （実施例４）図６に、第４の実施例の半導体装置の断面
図を示す。

【００５３】図６に示す半導体装置４１７は、エッチン
グストッパーとして作用する金属膜４０５ｂおよび４０
５ｃが、低抵抗半導体層４０３および４０４と直接、面
で接触している点で、図５の半導体装置と異なる。

【００５４】このような構成は、透明絶縁性基板４００
上に、透明絶縁膜４０１を介して、金属膜４０５、合わ
せマーク４０５ａ、エッチングストッパーとなる金属膜
４０５ｂおよび４０５ｃを形成した後、絶縁膜４０７を
堆積し、エッチングストッパー膜４０５ｂおよび４０５
ｃの表面が露出するように、この絶縁膜をエッチングに
より除去する以外は、前述の実施例４と同様にして形成
することができる。

【００５５】本実施例の構成とすることによって、実施
例３で説明した利点に加えて、さらに、ソース電極４０
９と低抵抗半導体層４０３との間の接触抵抗、およびド
レイン電極４１０と低抵抗半導体層４０４との間の接触
抵抗を減少させるという効果が得られる。 （実施例５）図７に、第５の実施例の半導体装置の断面
図を示す。

【００５６】本実施例においては、低抵抗半導体層５０
３および５０４を形成する方法が、前述の実施例と異な
る。すなわち、堆積された多結晶シリコン膜に不純物を
注入することによって、低抵抗半導体層５０３および５
０４を形成するのではなく、成膜しつつ不純物をドーピ
ングすることによって、低抵抗半導体層を形成する。

【００５７】図７に示すように、本実施例の半導体装置
５１７においては、透明な絶縁膜５０１がコートされた
透明絶縁性基板５００上に、コンデンサーの下部電極と
なる金属膜５０５、合わせマーク５０５ａ、エッチング
ストッパーとなる金属膜５０５ｂおよび５０５ｃが形成
されている。

【００５８】下部電極５０５の上には、コンデンサーの
容量部を形成する絶縁膜５０７が形成されており、この
絶縁膜５０７、およびエッチングストッパー５０５ｂ、
５０５ｃの上には、低抵抗半導体層５０３、５０４が形
成されている。なお、これらの低抵抗半導体層は、成膜
の際に不純物をドーピングすることによって低抵抗半導
体層とすることができ、熱などにより活性化されてい
る。具体的には、ＳｉＨ₄ とＰＨ₃ とＨ₂ ガスとを原料
ガスとして成膜することができる。低抵抗半導体層５０
３および５０４の上には、高抵抗半導体層５０２が形成
されている。この高抵抗半導体層は、実施例１と同様の
工程で形成することができる。すなわち、まず、絶縁膜
５０１および低抵抗半導体層５０３・５０４の上に、α
−Ｓｉ：Ｈ膜をプラズマＣＶＤ法等によって５０ｎｍの
膜厚で形成する。次いで、このα−Ｓｉ：Ｈ膜に熱アニ
ールを施すことによって、そのα−Ｓｉ：Ｈ膜から脱水
素を行なった後、ＥＬＡにより多結晶化する。あるい
は、ＬＰＣＶＤなどにより多結晶シリコンを堆積して、
高抵抗半導体層５０２を形成してもよい。

【００５９】この高抵抗半導体層５０２の上には、ゲー
ト絶縁膜５０６を介して、ゲート電極５０８が形成され
ており、ソース領域５０３およびドレイン領域５０４に
は、ソース電極５０９およびドレイン電極５１０がそれ
ぞれ接続されている。なお、ゲート絶縁膜５０６は、前
述の実施例と同様に、ＡＰＣＶＤ、ＰＥＣＶＤ、または
ＥＣＲ−ＰＥＣＶＤ等を用いて形成することができる。
ソース電極５０９およびドレイン電極５１０は、層間絶
縁膜５１１によってゲート電極５０８と絶縁されてお
り、ドレイン電極５１０には、ＩＴＯ等の透明導電膜か
らなる画素電極５１３が接続されている。

【００６０】一方、コンデンサーの絶縁膜５０７の上に
は、補助容量用の下部電極となる金属膜５０５に対向す
るように、低抵抗半導体層５０４が延びており、この低
抵抗半導体層５０４の一部が、補助容量用の上部電極と
して作用する。さらに、この低抵抗半導体層５０４の上
には、前述の高抵抗半導体層５０２と同一の工程で形成
された多結晶シリコン膜と、絶縁膜５０６および５１１
と同一の工程で形成された絶縁膜とが積層されている。

【００６１】前述の実施例の場合と同様に、コンデンサ
ーを形成するための下部電極５０５が、絶縁膜５０１を
介して透明絶縁性基板５００上に形成されているので、
本実施例の半導体装置の製造に当たっては、不純物を注
入する工程は、低抵抗半導体層５０３および５０４を形
成する際の１回のみでよい。しかも、下部電極５０５が
既に形成されているので、コンデンサーの容量部を形成
する絶縁膜５０７をスルーして不純物を注入することは
避けられる。

【００６２】また、本実施例の半導体装置５１７におい
ては、合わせマーク５０５ａが、補助容量用の下部電極
５０５とともに、絶縁膜５０１を介して基板５００上に
製造の初期段階において形成されている。このため、ト
ランジスタのＶ_thを制御するためのチャネルドープの際
に、改めて、チャネルドープ用の合わせマークを形成す
る必要がない。

【００６３】さらに、本実施例の構造は、エッチングス
トッパーとして作用する金属膜５０５ｂおよび５０５ｃ
を形成しているので、実施例３と同様の効果が得られ
る。すなわち、多結晶シリコン膜とＳｉＯ_x 膜とのＲＩ
Ｅによる選択性が得られなくても、容易にコンタクトホ
ールを形成することができる。

【００６４】加えて、本実施例においては、ゲート電極
５０８のセルフアラインによって低抵抗半導体層５０３
および５０４を形成していないため、チャネル領域と、
ソース領域およびドレイン領域との間には、マイクロオ
フセット領域が形成される。このマイクロオフセットに
よって、リーク電流をよりいっそう低減することができ
る。 （実施例６）図８に、第６の実施例の半導体装置の断面
図を示す。

【００６５】図８に示す半導体装置６１７は、前述の実
施例３と実施例５とを合成した構造である。すなわち、
図８に示すように、本実施例の半導体装置６１７におい
ては、透明な絶縁膜６０１がコートされた透明絶縁性基
板６００上に、コンデンサーの下部電極となる金属膜６
０５、合わせマーク６０５ａ、エッチングストッパーと
なる金属膜６０５ｂおよび６０５ｃが形成されており、
絶縁膜６０７が、下部電極の上のみならず、合わせマー
ク６０５ａおよびエッチングストッパー６０５ｂ、６０
５ｃを全て覆うように形成されている点が、前述の図７
の半導体装置と異なる。

【００６６】したがって、この絶縁膜６０７を全面に形
成する工程以外は、前述と同様にして、実施例６の半導
体装置を製造することができる。本実施例においても、
実施例５と同様の効果が得られる。すなわち、コンデン
サーを形成するための下部電極６０５が、絶縁膜６０１
を介して透明絶縁性基板６００上に形成されているの
で、本実施例の半導体装置の製造に当たっては、不純物
を注入する工程は、低抵抗半導体層６０３および６０４
を形成する際の１回のみでよい。しかも、下部電極６０
５が既に形成されているので、コンデンサーの容量部を
形成する絶縁膜６０７をスルーして不純物を注入するこ
とは避けられる。

【００６７】また、合わせマーク６０５ａが、補助容量
用の下部電極６０５とともに、絶縁膜６０１を介して基
板６００上に、製造の初期段階において形成されてい
る。このため、トランジスタのＶ_thを制御するためのチ
ャネルドープの際に、改めて、チャネルドープ用の合わ
せマークを形成する必要がない。

【００６８】さらに、本実施例の構造は、エッチングス
トッパーとして作用する金属膜６０５ｂおよび６０５ｃ
を形成しているので、実施例３と同様の効果が得られ
る。すなわち、多結晶シリコン膜とＳｉＯ_x 膜とのＲＩ
Ｅによる選択性が得られなくても、容易にコンタクトホ
ールを形成することができる。

【００６９】加えて、本実施例においては、ゲート電極
６０８のセルフアラインによって低抵抗半導体層６０３
および６０４を形成していないため、チャネル領域と、
ソース領域およびドレイン領域との間には、マイクロオ
フセット領域が形成される。このマイクロオフセットに
よって、リーク電流をよりいっそう低減することができ
る。 （実施例７）本発明の半導体装置は、駆動回路一体型Ｔ
ＦＴ−ＬＣＤのアレイ基板に適用することもできる。

【００７０】図９に、かかる構造の半導体装置の断面図
を示す。図９に示すように、本実施例の半導体装置７１
７においては、透明な絶縁膜７０１がコートされた透明
絶縁性基板７００に、補助容量Ｃ_s の下部電極となる金
属膜７０５、および合わせマーク７０５ａが形成されて
おり、さらに、画素ＴＦＴの下に遮光膜となる金属膜７
０５ｄが形成されている。遮光膜７０５ｄは、下部電極
７０５および合わせマーク７０５ａと、同一の工程で同
一材料により形成されたものであり、光リーク電流に起
因した画素ＴＦＴの保持の能力低下による画質低下を防
止する。

【００７１】下部電極７０５、合わせマーク７０５ａお
よび遮光膜７０５ｄの上には、補助容量Ｃ_s を形成する
絶縁膜７０７が形成されている。絶縁膜７０７上には、
画素ＴＦＴ部と補助容量とを有する画素部、および駆動
回路ｎ−ｃｈＴＦＴ部と駆動回路ｐ−ｃｈＴＦＴ部とを
有する駆動部が設けられている。

【００７２】画素ＴＦＴ部においては、チャネル領域と
なる高抵抗半導体層７０２ａが絶縁膜７０７上に形成さ
れ、この高抵抗半導体層７０２ａの両側には、リーク電
流を抑える目的でＬＤＤ領域７２３ａおよび７２４ａが
形成されており、さらに、このＬＤＤ領域に接して、低
抵抗半導体層７０３ａおよび７０４ａが形成されてい
る。これらの低抵抗半導体層７０３ａおよび７０４ａ
は、Ｐなどの不純物が注入された後、熱などによって活
性化されている。また、ＬＤＤ領域７２３ａおよび７２
４ａは、Ｐ等の不純物を、低抵抗半導体層よりも低濃度
で注入することによって形成することができる。

【００７３】なお、低抵抗半導体層７０４ａの一部は、
絶縁膜７０７を介して補助容量Ｃ_sの下部電極となる金
属膜７０５とともにコンデンサーを形成し、さらに、Ｉ
ＴＯのような透明導電膜からなる画素電極７１３が、こ
の低抵抗半導体層７０４ａに電気的に接続されている。
一方、低抵抗半導体層７０３ａには、信号線電極７０９
ａが接続されており、この信号線電極７０９ａの一部
は、画素ＴＦＴを覆うように延びて上部からの光に対し
て遮光層として作用する。

【００７４】駆動回路ｎ−ｃｈＴＦＴ部においては、チ
ャネルとなる高抵抗半導体層７０２ｂが形成されてお
り、この高抵抗半導体層７０２ｂの両側には、前述と同
様のＬＤＤ領域７２３ｂおよび７２４ｂ、さらに、低抵
抗半導体層７０３ｂおよび７０４ｂが形成されている。
これらの低抵抗半導体層は、Ｐなどの不純物が注入され
た後、熱などによって活性化されている。低抵抗半導体
層７０３ｂおよび７０４ｂには、それぞれ、ソース電極
７０９ｂおよびドレイン電極７１０ｂが接続されてい
る。

【００７５】また、駆動回路ｐ−ｃｈＴＦＴ部には、チ
ャネルとなる高抵抗半導体層７０２ｃが形成されてお
り、この両側には、Ｂなどの不純物が注入された後、熱
などにより活性化された低抵抗半導体層７０３ｃおよび
７０４ｃが形成されている。低抵抗半導体層７０３ｃお
よび７０４ｃには、それぞれ、ソース電極７０９ｃおよ
びドレイン電極７１０ｃが接続されている。

【００７６】なお、各ＴＦＴにおける高抵抗半導体層７
０２ａ，７０２ｂおよび７０２ｃは、例えば、α−Ｓ
ｉ：Ｈ膜をプラズマＣＶＤ法等によって５０〜７０ｎｍ
の膜厚で形成した後、その膜に熱アニールを施すことに
よってα−Ｓｉ：Ｈから脱水素を行ない、次いでＥＬＡ
により多結晶化して形成することができる。あるいは、
ＬＰＣＶＤなどにより多結晶シリコン膜を形成してもよ
い。

【００７７】さらに、各高抵抗半導体層７０２ａ、７０
２ｂおよび７０２ｃの上には、ゲート絶縁膜７０６ａ、
７０６ｂおよび７０６ｃを介して、ゲート電極７０８
ａ、７０８ｂおよび７０８ｃが、それぞれ形成されてい
る。ゲート絶縁膜は、ＡＰＣＶＤやＡＰＣＶＤ、ＥＣＲ
−ＰＥＣＶＤなどにより形成することができ、ゲート電
極は、例えば、ＭｏＴａ合金やＭｏＷ合金やアルミニウ
ムなどから構成することができる。

【００７８】上述のゲート電極７０８ａ、７０８ｂおよ
び７０８ｃ、ソース電極７０９ａおよび７０９ｃ、信号
線電極７０９ａ、ドレイン電極７１０ｂおよび７１０
ｃ、画素電極７１３は、それらの間に形成された層間絶
縁膜７１１ａおよび７１１ｂによって絶縁されている。

【００７９】本実施例においても、前述と同様の効果が
得られる。すなわち、コンデンサーを形成するための下
部電極７０５が、絶縁膜７０１を介して透明絶縁性基板
７００上に形成されているので、本実施例の半導体装置
の製造に当たっては、不純物を注入する工程は、低抵抗
半導体層７０３および７０４を形成する際の１回のみで
よい。しかも、下部電極７０５が既に形成されているの
で、コンデンサーの容量部を形成する絶縁膜７０７をス
ルーして不純物を注入することは避けられる。

【００８０】また、合わせマーク７０５ａが、補助容量
用の下部電極６０５とともに、絶縁膜７０１を介して基
板７００上に製造の初期段階において形成されている。
このため、トランジスタのＶ_thを制御するためのチャネ
ルドープの際に、改めて、チャネルドープ用の合わせマ
ークを形成する必要がない。

【００８１】さらに、本実施例の構造とすることによ
り、以下のような効果が得られる。すなわち、Ｃ_s 絶縁
膜厚を独立に制御できるので、Ｃ_s 大容量化による高開
口率化が可能となり、また、Ｃ_s 、ゲート線別層による
同層ショートが低減される。さらに、ＩＴＯ等の画素電
極を接続するドレイン電極の形成場所の設計の自由度
が、著しく向上する。しかも、画素ＴＦＴの下に遮光膜
が設けられているので、光リークを低減することができ
る。

【００８２】なお、従来のｐｏｌｙ−ＳｉＴＦＴにおい
ては、図１１に示したように、トランジスタと画素電極
とを接続するためのコンタクトホールは、補助容量電極
１０１２を避けて設けなければならず、設計上の制約が
大きかった。コンタクトホールが補助容量電極に接近し
て形成された場合には、ドレイン電極１０１０と補助容
量電極１０１２とのショートが起こりやすく、場合によ
っては、画像部の液晶に電位が印加されないという状態
が生じていた。

【００８３】さらに、かかる構造のｐｏｌｙ−ＳｉＴＦ
Ｔを、対向基板側から投射光が導入されるプロジェクシ
ョンＴＶへ応用した場合には、以下のような問題が生じ
ていた。対向基板側あるいはＴＦＴ直上には、遮光膜と
して作用するブラックマトリックスが形成されている
が、アレイ基板の裏側には、何等遮光膜として作用する
ものが存在しない。このため、投射光がアレイ基板の表
側から透過した後、偏向板等で反射し、この反射光がＴ
ＦＴのチャネル部に到達して、光リーク電流が生じてい
た。

【００８４】前述のように、本実施例においては、ＩＴ
Ｏ電極を接続するドレイン電極の形成場所の自由度が増
加したので、ドレイン電極と補助容量電極とのショート
を防止することができる。さらに、画素ＴＦＴの下に
は、遮光膜として作用する金属膜７０５ｄが形成されて
いるので、偏光板等からの反射光はＴＦＴのチャネル領
域に到達することがなく、光リークを低減することがで
きる。したがって、従来のドレイン電極と補助容量用電
極とのショートや光リーク電流の問題を、同時に解決す
ることが可能である。

【００８５】加えて、本実施例によれば、駆動回路をｎ
チャネルＴＦＴとｐチャネルＴＦＴとで形成されるＣＭ
ＯＳにより構成しているので、低消費電力の液晶表示装
置が得られる。 （実施例８）図１０に、第８の実施例の半導体装置の断
面図を示す。

【００８６】図１０に示すように、本実施例の半導体装
置８１７においては、エッチングストッパーとして作用
する金属膜８０５ｃが、ソース電極８０９およびドレイ
ン電極８１０の下に形成されている点が、図９の半導体
装置と異なる。

【００８７】かかる構成の本実施例の半導体装置の製造
に当たっては、不純物注入工程は１回のみでよく、しか
も、コンデンサーの容量部を構成する絶縁膜８０７をス
ルーして不純物を注入することは避けられる。また、チ
ャネルドープの際に、改めて合わせマークを形成する必
要がない。

【００８８】さらに、実施例７の場合と同様に、ＩＴＯ
電極を接続するドレイン電極の形成場所の自由度が増加
したので、ドレイン電極と補助容量電極とのショートを
防止することができる。さらに、画素ＴＦＴの下には、
遮光膜として作用する金属膜８０５ｄが形成されている
ので、偏光板等からの反射光はＴＦＴのチャネル領域に
到達することがなく、光リークを低減することができ
る。

【００８９】加えて、本実施例によれば、駆動回路をｎ
チャネルＴＦＴとｐチャネルＴＦＴとで形成されるＣＭ
ＯＳにより構成しているので、低消費電力の液相表示装
置が得られる。

【００９０】またさらに、本実施例では、エッチングス
トッパーとして作用する金属膜８０５ｃを、絶縁膜８０
１を介して基板８００上に形成しているので、多結晶シ
リコン膜とＳｉＯ_x 膜とのＲＩＥによる選択性が得られ
なくても、容易にコンタクトホールを形成することがで
きる。

【００９１】以上、実施例１〜実施例８において、コプ
ラナ型の半導体装置の例を挙げて本発明を説明したが、
本発明はこれに限定されるものではなく、本発明の趣旨
を逸脱しない範囲において種々の変形が可能であり、ス
タガ型、または逆スタガ型等の任意の構造とすることが
できる。

【００９２】さらに、必要に応じて、デバイス保護膜を
基板全面、または画素ＩＴＯ上以外の全面上に形成して
もよい。また、実施例７および実施例８で示したよう
に、画素ＴＦＴにＬＤＤ構造を設けてリーク電流を低減
したり、場合によっては、複数のゲート電極を形成した
マルチゲート（ダブルゲート）ＴＦＴとしてリーク電流
の低減を図ることもできる。

【００９３】

【発明の効果】以上詳述したように、本発明によれば、
多結晶シリコン膜への不純物注入工程を１回に減少する
とともに、補助容量用の絶縁膜に劣化を引き起こさない
半導体装置を提供することができる。このため、不純物
注入工程におけるスループットの低下を防止して、信頼
性の高いデバイスを効率よく得ることができ、かかる半
導体装置は、アクティブマトリクス型液晶表示装置のア
レイ基板として有用である。

【図面の簡単な説明】

【図１】第１の発明の半導体装置の一例の断面図。

【図２】本発明の半導体装置の製造工程の一例を示す断
面図。

【図３】本発明の液晶表示装置の一例を示す断面図。

【図４】本発明の半導体装置の他の例の断面を示す図。

【図５】本発明の半導体装置の他の例を表わす断面図。

【図６】本発明の半導体装置の他の例を表わす断面図。

【図７】本発明の半導体装置の他の例を表わす断面図。

【図８】本発明の半導体装置の他の例を表わす断面図。

【図９】本発明の半導体装置の他の例を表わす断面図。

【図１０】本発明の半導体装置の他の例を表わす断面
図。

【図１１】従来の薄膜トランジスタを表わす断面図。

【図１２】従来の薄膜トランジスタの製造工程を示す断
面図。

【図１３】従来の薄膜トランジスタの製造工程を示す断
面図。

【図１４】従来の薄膜トランジスタの製造工程を示す断
面図。

【符号の説明】

１００，２００，３００，４００，５００，６００，７
００，８００…透明絶縁性基板 １０１，２０１，３０１，４０１，５０１，６０１，７
０１，８０１…基板保護膜 １０２，２０２，３０２，４０２，５０２，６０２，７
０２，８０２…チャネル領域 １０３，２０３，３０３，４０３，５０３，６０３，７
０３，８０３…ソース領域 １０４，２０４，３０４，４０４，５０４，６０４，７
０４，８０４…ドレイン領域 １０５，２０５，３０５，４０５，５０５，６０５，７
０５，８０５…下側の補助容量電極 １０６，２０６，３０６，４０６，５０６，６０６，７
０６，８０６…ゲート絶縁膜 １０７，２０７，３０７，４０７，５０７，６０７，７
０７，８０７…補助容量を形成する絶縁膜 １０８，２０８，３０８，４０８，５０８，６０８，７
０８，８０８…ゲート電極 １０９，２０９，３０９，４０９，５０９，６０９，７
０９，８０９…ソース電極 １１０，２１０，３１０，４１０，５１０，６１０，７
１０，８１０…ドレイン電極 １１１，２１１，３１１，４１１，５１１，６１１，７
１１，８１１…層間絶縁膜 １１２…上側の補助容量電極 １１３，２１３，３１３，４１３，５１３，６１３，７
１３，８１３…画素電極 １１４…多結晶半導体層，１１５…レジスト膜，１１６
…不純物 １１７，２１７，３１７，４１７，５１７，６１７，７
１７，８１７…半導体装置 １１８…対向基板，１１９…透明電極，１２０…液晶材
料 １０００…透明絶縁性基板，１００１…基板保護膜，１
００２…チャネル領域 １００３…ソース領域，１００４…ドレイン領域 １００５…下側の補助容量電極，１００６…ゲート絶縁
膜 １００７…補助容量を形成する絶縁膜，１００８…ゲー
ト電極 １００９…ソース電極，１１００…ドレイン電極，１０
１１…層間絶縁膜 １０１２…上側の補助容量電極，１０１４…レジストパ
ターン １０１５…不純物，１０１６…多結晶シリコン膜 １０１７…薄膜トランジスタ，１０１８…レジストパタ
ーン １０１９…チャネル形成予定領域，１０２０…不純物。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−208134（ＪＰ，Ａ) 特開 平４−294329（ＪＰ，Ａ) 特開 平１−154124（ＪＰ，Ａ) 特開 平１−116526（ＪＰ，Ａ) 特開 平６−82834（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/1362 G02F 1/1343 H01L 29/78

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 透明絶縁性基板、 前記基板上に形成されたコンデンサーを構成するための
   第１の電極、 前記第１の電極上に形成されたコンデンサーの容量部と
   なるキャパシタ絶縁膜、 前記キャパシタ絶縁膜上に形成されたコンデンサーを構
   成するための第２の電極、 前記第２の電極の直上に接し電気的に接続して形成され
   た画素電極、 前記画素電極に接続された低抵抗半導体領域および高抵
   抗半導体領域からなる不純物拡散領域と、この不純物拡
   散領域上に形成され、前記キャパシタ絶縁膜の一部と同
   一層からなるゲート絶縁膜と、このゲート絶縁膜上に前
   記コンデンサーの第２の電極と同一材料で形成され、前
   記第２の電極と同一層にあるゲート電極とを含むスイッ
   チング素子、および前記基板上の前記第１の電極と同一
   の層に、前記第１の電極と同一材料で形成された合わせ
   マークを具備する半導体装置。
2. 【請求項２】 画素電極に接続されたスイッチング素子
   とコンデンサーとを有する半導体装置の製造方法におい
   て、 透明絶縁性基板上の同一層に、コンデンサーを構成する
   ための第１の電極と合わせマークとを同一材料により形
   成する工程、 前記第１の電極および前記合わせマーク上に、前記コン
   デンサーのキャパシタ絶縁膜の一部を構成する絶縁膜を
   形成する工程、 前記絶縁膜上の前記スイッチング素子の領域に多結晶半
   導体層を形成する工程、 前記合わせマークから前記スイッチング素子のチャネル
   形成予定領域を特定し、このチャネル形成予定領域に不
   純物を導入して高抵抗半導体領域を前記多結晶半導体層
   に形成する工程、 前記高抵抗半導体領域が形成された前記多結晶半導体層
   上に前記スイッチング素子のゲート絶縁膜を形成すると
   ともに、前記コンデンサーの前記キャパシタ絶縁膜の一
   部の上に、このキャパシタ絶縁膜の残りとなる絶縁膜を
   形成する工程、 前記ゲート絶縁膜上および前記キャパシタ絶縁膜上に、
   ゲート電極および前記コンデンサーの第２の電極を同一
   材料によりそれぞれ形成する工程、 前記ゲート電極をマスクとして用いて前記多結晶半導体
   層に不純物を導入して、低抵抗半導体領域を形成する工
   程、 前記コンデンサーの前記第２の電極の直上に接して電気
   的に接続された前記画素電極を形成する工程、および前
   記スイッチング素子の前記低抵抗半導体領域と前記画素
   電極とを接続する工程を具備する半導体装置の製造方
   法。