KR19980018994A - 반도체 디바이스 제조 방법 및 연마액(Fabrication Method of Semiconductor Device and Abrasive Liquid Used Therein) - Google Patents

반도체 디바이스 제조 방법 및 연마액(Fabrication Method of Semiconductor Device and Abrasive Liquid Used Therein) Download PDF

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요시오 오까야마
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다까노 야스아끼
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Abstract

본 발명은 절연막의 폴리싱 속도가 개선되고 폴리싱 동안 결함의 발생 가능성이 낮은 반도체 디바이스 제조 방법에 관한 것이다. 이 반도체 디바이스 제조 방법에서는 제1 절연막내로 불순물을 도입한 다음에 제1 절연막의 표면을 폴리싱하는 것에 의해 평면화를 수행한다. 이렇게 함으로써, 불순물이 도입되는 제1 절연막 부분의 폴리싱 속도가 개선되고 또한 결함도 쉽게 발생하지 않는다.

Description

반도체 디바이스 제조 방법 및 연마액
본 발명은 반도체 디바이스 제조 방법 및 이 방법에 사용되는 연마액에 관한 것으로서, 특히 절연막을 평면화하는 단계를 포함하는 반도체 디바이스 제조 방법 및 이 방법에 사용되는 연마액에 관한 것이다.
반도체 집적 회로 디바이스의 집적 밀도를 더 증가시키기 위해서는 상호접속 수단의 크기를 감소시키고 다층을 제공해야 한다. 상호접속 수단들간에 층간 절연막을 제공하여 상호접속 수단의 다층 구조를 얻는다. 이 층간 절연막의 표면이 평탄하지 않으면 층간 절연막 위에 형성된 상호접속 수단에서 단차 부분이 생길 것이다. 이로 인해 분리와 같은 결함이 발생한다.
그러므로, 층간 절연막의 표면(디바이스의 표면)은 가능한 평탄해야만 한다. 디바이스의 표면을 평면화하는 기법은 평면화로 지칭된다. 이 평면화 기법은 상호접속 수단의 크기를 감소시키고 다층을 제공하는데 있어 중요하다.
다음의 두가지 방법은 통상의 평면화 기법으로서 알려져 있다. 제1 평면화 방법으로서는 SOG(Spin On Glass) 막을 사용하는 것이 알려져 있다. SOG 막을 사용하는 평면화 기법에 대해서는 후술하겠다.
SOG 막은 평면화 분야에서 가장 흔하게 사용되는 층간 절연막이다. 근래, 층간 절연막 물질의 유동성의 장점을 취하는 평면화 기법이 특히 눈부시게 발전해왔다.
실리콘 화합물을 유기질 용제에 용해시킨 용액과 이 용액으로부터 형성한 실리콘 이산화물로 주로 이루어진 막의 일반적인 용어이다. SOG 막을 형성함에 있어서는 먼저 기판을 회전시키면서 실리콘 화합물이 유기질 용제에 용해된 용액의 작은 방울들을 도포한다. 이같은 회전에 의해 용액이 피복되어 상호접속 수단에 대응하는 기판상의 단차 부분이 완화된다. 구체적으로 말해서, 그 피복물은 기판 상의 오목한 부분에는 두껍게 볼록한 부분에는 얇게 형성된다. 따라서, 그같은 용액 피복에 의해 표면이 평면화된다.
다음, 유기질 용제의 기화를 위해 열처리를 적용한다. 또한, 중합화에 의해 표면에서 SOG 막을 평면화한다.
SOG 막은 전형적으로 다음의 일반 수학식 1로 표현되는 바와 같이 실리콘 화합물내에 어떠한 유기질 성분도 포함하지 않는 유기질 SOG 막과 다음의 일반 수학식 2로 표현되는 바와 같이 실리콘 화합물내에 유기질 성분을 포함하지 않는 유기질 SOG 막으로 분류된다.
[수학식 1]
[수학식 2]
(n,X,Y: 정수; R : 알킬 그룹 또는 아릴 그룹)
무기질 SOG 막은 높은 하이드로스코픽 성질외에도 CVD(화학 증착)에 의래 형성된 실리콘 TEOS 산화물막의 취성이 더 크다는 단점을 갖는다. 예를 들어, 0.5㎛보다 두꺼운 경우 유기질 SOG 막에서의 열처리 동안 균열이 쉽게 발생된다.
이와는 달리, 유기질 SOG 막은 높은 하이드로스코픽 성질을 갖는다고 할 지라도, 열처리 동안 균열 발생이 억제될 수 있다. 그러므로, 유기질 SOG 막은 대략 0.5-1.0㎛의 두께로 형성될 수 있다. 즉, 유기질 SOG 막을 사용하면 층간 절연막을 더 두껍게 할 수 있다. 그러므로, 기판상의 단차 부분까지도 충분히 평면화시킬 수 있다.
평면화의 제2 방법에서는 화학 기계적 폴리싱(이후, CMP라 함)이 이용된다.
CMP 방법은 기계적 폴리싱외에도 화학적 작용을 포함하는 프로세스이다. 예를 들어, 실리콘 산화물과 같은 두꺼운 절연막을 플라즈마 CVD등에 의해 기판 상에 형성한 후에, 절연막을 CMP에 의해 사전설정된 막 두께로 하향 폴리싱한다. 이 CMP 방법에서는 주성분으로서 콜로이드성 실리콘을 가진 연마제를 적용하면서 폴리싱을 수행한다.
SOG 막을 사용하는 평면화는 양호한 평면화가 얻어진다는 점에서 CVD에 의해서만 침적되는 절연막을 사용하는 평면화보다 유리하다. 완전한 평면화를 얻을 수 없는 현수준의 평면화는 SOG 막이 액으로부터 형성되기 때문에 미소제조가 진행되고 집적 규모가 증가함에 따라 층간 절연막에 대한 잠재성이 큰 표준을 충분하게 충족시키지 못한다. 따라서, 디바이스의 미세제조 및 고집적에 완전하게 대응시키는 것이 어렵다.
CMP에 따른 평면화는 SOG 막을 이용하는 평면화보다는 높은 수준의 평면화를 얻을 수 있다는 점에서 유리하다. 그러나, CVD에 의해 형성된 절연막(예를 들어 실리콘 산화물막)만이 통상의 경우에서와 같이 층간 절연막으로서 사용되기 때문에 어떠한 갭도 없이 초소형화된 상호접속 수단에 절연막을 매설하는 것이 어렵다. 또한 공극이 발생될 수도 있다. 상호접속 수단이 어떠한 갭도 없이 절연막으로 충진되는 경우에서 조차도 상호접속 수단들간의 캐패시턴스가 더욱 커질 것인데 이는 CVD에 의해 형성된 절연막이 높은 상대적 유전상수를 갖기 때문이다. 이로 인해 LSI의 동작 속도가 RC 지연으로 인해 저하되는 문제점이 발생한다.
SOG 막을 사용하여 평면화한 다음에 그 평면화된 표면을 CMP에 의해 폴리싱하여 더욱 평면화시켜 적당한 레벨의 양호하게 평면화된 표면을 얻는 방법은 종래부터 알려져 있다.
그러나, CMP에 의해 SOG 막을 폴리싱하는 프로세스는 후술하는 바와 같다. CMP에 의한 SOG 막의 폴리싱 속도는 CVD에 의해 형성한 절연막을 CMP에 의해 폴리싱하는 경우의 것보다 낮다. 따라서, 처리량이 감소되어 제조 비용이 증가된다. 또한 (폴리싱 동안 발생되는) 긁힘과 같은 결함이 SOG 막의 표면에서 쉽게 발생된다.
본 발명의 목적은 절연막의 평면화 및 폴리싱 속도를 향상시킬 수 있는 반도체 디바이스 제조 방법을 제공하고자 하는 것이다.
본 발명의 다른 목적은 절연막의 폴리싱 작업 동안 결함이 효과적으로 발생되지 못하도록 할 수 있는 반도체 디바이스 제조 방법을 제공하고자 하는 것이다.
도 1 내지 7은 본 발명의 제1 실시예에 따른 반도체 디바이스 제조 방법을 설명하기 위한 반도체 디바이스의 단면도.
도 8은 본 발명의 제2 실시예에 따른 반도체 디바이스 제조 방법을 설명하기 위한 반도체 디바이스의 단면도.
도 9 내지 14는 본 발명의 제3 실시예에 따른 반도체 디바이스 제조 방법을 설명하기 위한 반도체 디바이스의 단면도.
도 15 내지 19는 본 발명의 제4 실시예에 따른 반도체 디바이스 제조 방법을 설명하기 위한 반도체 디바이스의 단면도.
도 20 내지 23은 본 발명의 일 실시예에 대한 특성을 설명하기 위한 도면.
도 24는 본 발명의 일 실시예를 설명하기 위한 개략도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기판
2 : 실리콘 산화물막
3 : 금속 상호접속 수단
4, 8, 9 : 플라즈마 TEOS 산화물막
5 : 유기질 SOG 막
6 : 이온
7 : SOG 막
본 발명에 일 실시태양에 따른 반도체 디바이스 제조 방법은 다음의 단계들을 포함한다. 제1 절연막내로 불순물을 도입한다. 그 다음, 불순물이 도입된 제1 절연막의 표면을 폴리싱하는 것에 의해 평면화를 행한다. 제1 절연막내로의 불순물 도입 후에 폴리싱을 행하는 것에 의해, CMP에 의한 제1 절연막의 폴리싱 속도는 CVD에 의해 형성된 실리콘 산화물막의 폴리싱과 동일한 수준으로 향상된다. 따라서, 폴리싱 작업성이 향상된다. 제1 절연막의 폴리싱이 불순물의 도입에 의해 촉진되기 때문에 제1 절연막의 폴리싱 동안 긁힘과 같은 결함의 발생이 효과적으로 방지될 수 있다.
본 발명의 다른 실시태양에 따른 반도체 디바이스 제조 방법은 다음과 같은 단계를 포함한다. 기판 상에 제1 절연막을 형성한다. 그 다음, 제1 절연막 상에 제2 절연막을 형성한다. 그 다음, 제2 절연막의 형성 전이나 후에 적어도 제1 절연막의 표면에 불순물을 도입한다. 그 다음, 적어도 제2 절연막을 폴리싱하는 것에 의해 평면화를 행한다. 적어도 제1 절연막의 표면에 불순물을 도입하는 것에 의해, 불순물이 도입되는 부분은 CVD에 의해 형성된 실리콘 산화물막의 것과 같이 높은 CMP에 의한 폴리싱 속도를 갖는다. 그 결과, 제1 절연막의 폴리싱 작업성이 향상된다. 또한, 긁힘과 같은 결함이 쉽게 발생되지 않는다. 이 실시태양의 제조 방법에서는 제1 및 제2 절연막을 폴리싱하는 것에 의해 평면화 단계가 수행될 수 있다. 제2 절연막은 플라즈마 CVD에 의해 형성된 실리콘 산화물막을 포함할 수 있다. 또한, 제1 절연막에 불순물을 도입하기 전에 디바이스의 표면상에 포토레지스트막을 형성할 수 있으며 이 포토레지스트막을 통해 제1 절연막에 불순물을 도입할 수 있다. 그 결과, 도입되는 불순물의 깊이는 대체적으로 균일하게 되는데 이는 불순물이 표면이 극히 평탄한 포토레지스트를 통해 도입되기 때문이다. 이렇게 함으로써, 불순물이 도입되는 제1 절연막부분과 불순물이 도입되지 않는 부분간의 경계 깊이가 균일하게 되어 폴리싱의 종료점이 그 폴리싱에 대한 스토퍼로서 작용하는 도입된 불순물이 없는 부분 때문에 쉽게 검출될 수 있게된다는 장점이 제공된다. 이 실시태양의 제조 방법에서는, 제3 절연막을 폴리싱 후에 디바이스의 표면상에 형성할 수 있고 제4 절연막을 제1 절연막의 형성 전에 디바이스의 표면상에 형성할 수 있다. 제3 및 제4 절연막의 형성에 의해 절연막의 기계적 강도가 증가되는 장점이 제공된다. 또한, 제1 절연막은 이 실시태양의 제조 방법에서 적어도 1%의 탄소를 함유하는 실리콘 산화물을 포함할 수 있다. 또한, 제1 절연막은 그에 대한 순정수의 접촉각도가 30°이하인 물질을 포함할 수 있다. 제1 절연막은 무기질 SOG 막을 또한 포함할 수 있다. 상기한 폴리싱은 화학 기계적 폴리싱에 의해 수행할 수 있다. 이 경우, 폴리싱 단계에서는 바람직하게 계면활성제를 사용한다. 또한, 주입에 의해 제1 절연막내로 불순물을 도입하는 것이 바람직하다. 이 경우, 불순물은 바람직하게 아르곤, 붕소, 질소 및 인으로 이루어진 그룹으로부터 선택된 적어도 하나의 원소를 포함한다.
본 발명의 다른 실시태양에 따른 반도체 디바이스는 다음의 단계를 포함한다. 기판 상에 제1 절연막을 형성한다. 적어도 상기 제1 절연막의 표면에 불순물을 도입한다. 제1 절연막을 폴리싱하는 것에 의해 평면화를 행한다. 적어도 제1 절연막의 표면에 불순물을 도입하면, 불순물이 도입되는 제1 절연막부분의 폴리싱 속도가 개선된다는 장점이 제공된다. 또한, 폴리싱 동안 긁힘과 같은 결함의 발생이 효과적으로 방지될 수 있다. 이 실시태양에 따르면, 제1 절연막의 표면에만 불순물을 도입할 수 있다. 또한, 폴리싱 후에 디바이스의 표면상에 제3 절연막을 형성할 수 있고 제1 절연막의 형성 전에 디바이스의 표면상에 제4 절연막을 형성할 수 있다. 제3 및 제4 절연막의 형성에 의해 전체 절연막의 기계적 강도가 개선되는 장점이 제공된다. 제1 절연막은 적어도 1%의 탄소를 함유하는 실리콘 산화물을 포함할 수 있다. 제1 절연막은 그에 대한 순정수의 접촉각도가 30°이하인 물질을 포함할 수 있다. 제1 절연막은 무기질 SOG 막을 포함할 수 있다. 또한, 상기한 폴리싱은 화학 기계적 폴리싱에 의해 수행할 수 있다. 이 경우, 계면활성제를 포함하는 연마액을 사용하는 것이 바람직하다. 주입에 의해 제1 절연막내로 불순물을 도입할 수 있다. 이 경우, 불순물은 바람직하게 아르곤, 붕소, 질소 및 인으로 이루어진 그룹으로부터 선택된 적어도 하나의 원소를 포함한다.
본 발명의 또다른 실시태양에 따른 반도체 디바이스는 다음의 단계를 포함한다. 기판 상에 제1 절연막을 형성한다. 제1 절연막 상에 제2 절연막을 형성한다. 계면활성제를 포함하는 연마액을 사용하여 화학 기계적 폴리싱에 의해서 적어도 제2 절연막을 폴리싱하는 것에 의해 평면화를 행한다. 화학 기계적 폴리싱에 계면활성제를 포함하는 연마액을 사용하는 것에 의해, 가습성이 양호한 연마액이 얻어져 폴리싱 작업을 더욱 양호하게 수행할 수 있다. 이 경우, 계면활성제는 지방산 화합물인 것이 바람직하다. 불순물은 폴리싱 단계 후에 제1 절연막내로 도입할 수 있다.
본 발명의 또다른 실시태양에 따른 연마액은 화학 기계적 폴리싱에 사용되는 계면활성제를 포함한다.
본 발명의 상기 및 다른 목적, 특징, 양상 및 장점은 도면을 참조한 다음의 설명으로부터 더욱 명백해 질 것이다.
[실시예 1]
도 1 내지 7을 참조하여 본 발명의 제1 실시예에 따른 반도체 제조 방법(제1 내지 제7 단계)을 설명하겠다.
도 1의 제1 단계에서, 실리콘 기판(1)의 표면에는 실리콘 산화물막(2)을 대략 300-800nm의 두께로 형성한다. 실리콘 산화물막(2)은 실리콘 기판(1)상의 게이트 전극(도시 안함)등을 덮도록 형성한다. 실리콘 산화물막(2)은 산화, CVD 및 PVD와 같은 임의의 방법에 따라 형성할 수 있다.
실리콘 산화물막(2)상에는 마그네트론 스퍼터링에 의해 금속막(도시 안함)을 형성한다. 이 금속막을 패턴화하여 금속 상호접속 수단(3)을 형성한다. 금속 상호접속 수단(3)은 상부층으로부터 하부층의 순서로 배치되는 TiN(막 두께 20nm)/Ti(막 두께 30nm)/AlSiCu 합금(막 두께 550nm)/TiN(막 두께 100nm)/Ti(막 두께 50nm)의 층구조를 갖는다.
도 2의 제2 단계에서는 TEOS(Tetra-ethoxy Silane:Si(OC2H5)4) 및 산소를 사용하여 플라즈마 CVD을 수행해서 금속 상호접속 수단(3)상에 대략 200nm의 두께로 플라즈마 TEOS 산화물막(4)을 형성한다. 플라즈마 TEOS 산화물막(4)의 막두께는 하측 단차 부분에 따라 조정한다. 플라즈마 TEOS 산화물막(4)을 큰 하측 단차 부분에서는 두껍게 형성하고 작은 하측 단차 부분에서는 얇게 형성한다.
도 3의 제3 단계에서는 플라즈마 TEOS 산화물막(4)상에 유기질 SOG 막(5)을 형성한다. 유기질 SOG 막(5)은 〔CH3Si(OH)3〕의 조성을 갖는다. 패턴이 없을 때 유기질 SOG 막(5)의 총 두께는 대략 400nm이다.
유기질 SOG 막(5)은 후술하는 바와 같이 형성한다. 먼저, 2300rpm의 회전 속도로 20초 동안 기판을 회전시키면서 기판(1)상에 전술한 조성의 실리콘 화합물의 알콜계 용액(예를 들어 IPA+아세톤)을 도포한다. 그 결과, 이 용액의 피복물이 기판(1)상에 형성된다. 이 알콜계 용액 피복물은 오목한 부분에 두껍게 볼록한 부분에 얇게 형성됨으로써 기판상의 단차 부분을 완화시킨다. 그 결과 알콜계 용액 피복물의 표면이 평면화된다.
다음, 질소 분위기 중에서 100℃로 1분, 200℃로 1분, 300℃로 1분, 22℃로 1분, 300℃로 2분 동안 열처리를 순차적으로 수행한다. 이 순차적인 열처리에 의해 알콜계 용액이 기화되고 중합화가 진행되어 표면이 평면화된 대략 200nm 두께의 유기질 SOG 막(5)이 형성된다. 피복 단계로부터 열처리 단계에 이르는 프로세스를 한번 더 반복하여 대략 400nm 두께의 유기질 SOG 막(5)을 얻는다. 이 유기질 SOG 막(5)은 적어도 1%의 탄소를 함유하는 실리콘 산화물이다.
도 4의 제4 단계에서 아르곤 이온(Ar+)(6)을 이온 주입에 의해 유기질 SOG 막(5)내로 도핑한다. 이 이온 주입은 140Kev의 가속 에너지로 1×1015원자/㎠의 조건하에서 수행한다. 그 결과 이온이 유기질 SOG 막(5)의 표면으로부터 대략 300nm의 깊이로 도입된다.
유기질 SOG 막(5)내로의 이온 주입에 의해 유기질 SOG 막(5)의 층내의 유기질 성분이 분해되고 그 막내에 포함된 수분 및 수산기 그룹이 감소된다. 그 결과 이온이 주입된 유기질 SOG 막(5) 부분이 어떠한 유기질 성분도 포함하지 않으며 미소한 양의 수분 및 수산기 그룹만을 포함하는 SOG 막(7)으로 변형된다(SOG 막(7)은 차후 변형 SOG 막(7)으로 언급함).
도 20에는 유기질 SOG 막(5)(처리되지 않음:이온 주입되지 않음) 및 변형 SOG 막(7)(이온 주입 처리됨:Ar+주입됨)을 TDS(Thermal Desorption Spectroscopy)에 따라 질소 분위기 중에서 30분 동안 열처리하여 평가한 결과가 도시된다. 이 경우 이온 주입을 140Kev의 가속 에너지로 1×1015원자/㎠의 조건하에서 수행한다. 도 20은 H2O의 방출량(m/e=18)을 나타낸다. 도 20으로부터 변형 SOG 막(7)의 경우에 H2O의 방출량이 적음을 알 수 있다. 이것은 유기질 SOG 막(5)에 포함된 수분 및 수산기 그룹이 이온 주입에 의해 유기질 SOG 막(5)이 변형 유기질 SOG 막(5)으로 변환됨으로써 감소되는 것을 의미한다.
도 21에는 유기질 SOG 막(5) 및 변형 SOG 막(7)의 하이드로스코픽 성질을 검출할 목적으로 막내의 수분을 평가한 결과가 도시된다. 클린 룸의 분위기 중에 남겨진 유기질 SOG 막(5)(처리되지 않음), 산소 플라즈마(O2플라즈마)에 노출된 유기질 SOG 막(5) 및 변형 SOG 막(7)(Ar+)을 대상물로서 취했다. 각 막내의 수분의 양은 FT-IR 방법(Fourier Transform Infrared Spectroscopy)을 사용하여 적외선 흡수 스펙트럼에서 O-H 그룹의 (3500㎝-1부근에서) 흡수 밀도에 의해 표시했다. 이온 주입은 140Kev의 가속 에너지로 1×1015원자/㎠의 조건하에서 수행했다.
도 21로부터 수분은 열처리 전후뿐만 아니라 산소 플라즈마에 노출된 하루 후까지도 증가함을 알 수 있다. 이와는 반대로 변형 SOG 막(7)은 이온 주입 후에는 어떠한 수분의 증가도 보이지 않는다. 이 수분 증가는 클린 룸의 분위기 중에서도 유기질 SOG 막(5)의 것 보다 적다. 달리 말해서 변형 SOG 막(7)은 유기질 SOG 막(5) 보다 하이드로스코픽 성질이 적다.
도 22에는 변형 SOG 막(7) 및 유기질 SOG 막(5)의 수분 침투성을 검출할 목적으로 수행한 압력 쿠커 테스트(pressure cooker test:PCT)의 결과가 도시된다. 압력 쿠커 테스트는 본 실시예의 경우 2기압, 120℃ 및 포화 수분 분위기에서 수행한다. 유기질 SOG 막(5)내의 O-H 그룹의 (3500㎝-1부근에서) 흡수 피크의 세기를 FT-IR 방법을 사용하여 획득해서 PCT 시간에 걸쳐 작도했다.
이온 주입에 의해 변형된 표면만을 가진 스펙트럼(AR+20Kev)을 준비하여 완전하게 변형된 막을 가진 스펙트럼(AR+20Kev) 및 변형되지 않은 스펙트럼(유기질 SOG 막(5):처리되지 않음)과 비교했다. 변형되지 않은 유기질 SOG 막(5)에 대해 압력 쿠커 테스트를 수행한 경우 (O-H 그룹의) 35000㎝-1부근에서의 흡수 세기는 상당한 증가를 보인다. 변형된 SOG 막(7)의 경우 (O-H 그룹의) 35000㎝-1부근에서 흡수 세기의 증가는 작다. 단지 표면이 변형된 막에서의 증가는 완전히 변형된 막의 것과 대체적으로 동등하다.
상기한 결과로부터 수분 침투성이 억제된 층은 이온 주입에 의해 형성될 수 있다고 이해된다.
도 5의 제 5 단계에서는 플라즈마 TEOS 산화물막(8)을 플라즈마 TEOS 산화물막(4)의 것과 유사한 절차에 따라 변형 SOG 막(7)상에 대략 1-2㎛의 두께로 형성한다.
도 6의 제6 단계에서는 제1 내지 5 단계에 따라 형성된 디바이스의 표면을 CMP에 의해 폴리싱한다. 여기서, 연마액으로서는 칼륨 수산화물 수성 용액 또는 암모니아 수성 용액내에 실리카를 부유시킨 것과 같은 연마제를 사용한다.
도 23은 CMP에 의해 변형 SOG 막(7), 유기질 SOG 막(5) 및 플라즈마 TEOS 산화물막(8)(P-TEOS)을 제각기 폴리싱하는 경우의 폴리싱 속도를 도시한 것이다. 도 23으로부터 알 수 있듯이, 변형 SOG 막(7) 및 플라즈마 TEOS 산화물막(8)은 대체로 동일한 수준의 폴리싱 속도를 가지며 유기질 SOG 막(5)은 변형 SOG 막(7) 및 플라즈마 TEOS 산화물막(4)의 폴리싱 속도 보다 수배 작은 폴리싱 속도를 갖는다. 그러므로, 플라즈마 TEOS 산화물막(8)을 CMP에 의해서 변형 SOG 막(7)의 노출을 위해 폴리싱하는 경우, 플라즈마 TEOS 산화물막(8) 및 변형 SOG 막(7) 모두는 균일하게 변형되는데 이는 폴리싱 속도가 대체로 동일하기 때문이다. 따라서, 폴리싱된 표면은 아주 평면화된다. 또한, 이온이 도입되지 않은 SOG 막의 폴리싱시에 야기되는 긁힘과 같은 결함이 변형 SOG 막(7)에 쉽게 생기지 않게 된다.
CMP에 의한 폴리싱은 플라즈마 TEOS 산화물막(4)이 도 6에 도시된 바와 같이 노출될 때까지 수행하거나 노출 전에 종료할 수 있다(도시 안함).
제7 단계를 도 7을 참조하여 설명한다. 도 6의 제6 단계 후에 남겨진 변형 SOG 막(7) 위에는 절연막을 제공할 필요가 없다고 생각할 수도 있는데 이는 수분 함유 성질 및 하이드로스코픽 성질이 극히 낮기 때문이다. 그러나, 대기 중에 포함된 수분으로부터의 어떠한 영향도 방지하고 층간 절연막의 기계적 강도를 증가시키기 위해 플라즈마 TEOS 산화물막(9)을 플라즈마 TEOS 산화물막(4)의 것과 유사한 과정에 따라 CMP에 의해서 평면화한 막상에 대략 200nm의 두께로 형성한다. 플라즈마 TEOS 산화물막(9)은 하면이 평탄하기 때문에 양호한 평면성을 나타낸다.
플라즈마 TEOS 산화물막(9)상에는 접점홀(비아홀(via hole))을 통해 금속 상호접속 수단(3)에 접속되는 도시하지 않은 상부 상호접속 수단을 형성한다. 플라즈마 TEOS 산화물막(4), 유기질 SOG 막(5), 변형 SOG 막(7), 플라즈마 TEOS 산화물막(8) 및 플라즈마 TEOS 산화물막(9)으로 형성된 층간 절연막(10)의 평면화는 극히 양호하기 때문에 상부 상호접속 수단을 형성하기 위한 프로세스는 더욱 용이하게 수행될 수 있다. 또한 상부 상호접속 수단이 분리될 가능성도 상당히 감소된다.
[실시예 2]
본 발명의 제2 실시예에 따른 반도체 디바이스 제조 방법은 본 발명의 제1 실시예에 따른 반도체 디바이스 제조 방법과는 도 6에 도시된 제1 실시예의 제6 단계에 대응하는 단계만이 다르다. 제1 실시예의 제1 내지 제 5 단계 및 제7 단계에 대응하는 제2 실시예의 단계들은 동일하다. 그러므로, 제2 실시예에 대해서는 다른 단계만을 설명하고 나머지 동일한 단계들에 대한 설명은 반복하지 않겠다.
본 발명의 제2 실시예에 따르면, 제1 실시예의 제1 내지 제 5 단계의 것들과 유사한 단계들에 따라 형성되는 디바이스의 표면은 도 8에 도시된 바와 같이 CMP에 의해 폴리싱한다. 폴리싱 작업을 변형 SOG 막(7)의 노출 전에 종료하여 플라즈마 TEOS 산화물막(8)이 모두 디바이스 위에 남겨지도록 한다. 그 결과 도 7에 도시된 제1 실시예의 제7 단계에 대응하는 단계(플라즈마 TEOS 산화물막(9)을 침적하는 단계)를 생략할 수 있다.
변형 SOG 막(7)은 제2 실시예에서 CMP에 의해 디바이스의 표면을 폴리싱할 시에 노출되지 않을 것이므로 변형 SOG 막(7)에 대한 고속 폴리싱의 장점을 이용할 수 없다. 그러나, 폴리싱 에러로 인한 유기질 SOG 막(8)의 노출 가능성을 고려하여 그 SOG 막을 변형 SOG 막(7)으로 변경시켜야 한다. 또한 비아홀 내에 전극을 형성할 때에 접촉불량이 생길 가능성이 있는데 이같은 접촉불량은 이후의 단계에서 형성하는 비아홀의 측벽에서 SOG 막이 노출되는 때에 그 SOG 막으로부터의 가스가 비아홀 내에 존재하는 경우에 생기게 된다. 이러한 단점을 방지하기 위해서는 유기질 SOG 막(5)을 SOG 막(7)으로 변형시켜야 한다.
[실시예 3]
본 발명의 제3 실시예에 따른 반도체 디바이스 제조 방법은 도 9-14를 참조하여 설명한다. 제1 실시예의 것들에 대응하는 구성요소들은 동일한 도면 부호를 가지며 이들에 대한 상세한 설명은 반복하지 않겠다.
도 9에 도시한 제1 단계에서 실리콘 기판(1)의 표면에 실리콘 산화물막(2)을 형성한다. 실리콘 산화물막(2)상에는 금속 상호접속 수단(3)을 형성한다.
도 10의 제2 단계에서는 금속 상호접속 수단(3)상에 플라즈마 TEOS 산화물막(4)을 형성한다.
도 11의 제3 단계에서는 플라즈마 TEOS 산화물막(4)상에 유기질 SOG 막(5)을 형성한다. 여기서는 유기질 SOG 막(5)을 도 3에 도시된 제1 실시예의 제조 방법에서 보다 더 두껍게 형성한다. 더 구체적으로 말해서 유기질 SOG 막(5)을 300nm의 두께로 도포한 다음에 도 3에 도시한 제3 단계의 것과 유사한 열처리를 수행한다. 이 프로세스를 4 내지 5회 반복하여 어떠한 패턴도 없을 때 유기질 SOG 막(5)이 대략 1.2㎛의 총 막 두께를 갖게 형성한다.
도 12의 제4 단계에서 아르곤 이온(Ar+)(6)을 이온 주입에 의해 유기질 SOG 막(5)내로 도입한다. 이 막의 특성은 변형되어 변형 SOG 막(7)이 생긴다.
도 13의 제 5 단계에서는 CMP에 의해 변형 SOG 막(7)의 표면을 폴리싱한다. 이 CMP에 의한 변형 SOG 막(7)의 폴리싱은 플라즈마 TEOS 산화물막의 것과 대체적으로 동일한 폴리싱 속도로 수행한다. 변형 SOG 막(7)은 하이드로스코피티(hydroscopity)가 극히 낮기 때문에 CMP에 의한 폴리싱에 다량의 연마액을 사용할 시에도 어떠한 악영향도 없다.
도 14를 참조하여 제6 단계를 설명하겠다. 변형 SOG 막(7) 위에는 절연막을 제공할 필요가 없다고 생각할 수도 있는데 이는 도 13에 도시된 제 5 단계 후에 남겨진 변형 SOG 막(7)은 수분 함유 성질 및 하이드로스코픽 성질이 극히 낮기 때문이다. 그러나, 대기 중에 포함된 수분으로부터의 어떠한 악영향도 방지하고 층간 절연막의 기계적 강도를 증가시키기 위해 플라즈마 TEOS 산화물막(9)을 플라즈마 TEOS 산화물막(4)의 것과 유사한 과정에 따라 CMP에 의해서 평면화한 변형 SOG 막(7)상에 형성한다.
플라즈마 TEOS 산화물막(9)상에는 접점홀(비아홀(via hole))을 통해 금속 상호접속 수단(3)에 접속되는 도시하지 않은 상부 상호접속 수단을 형성한다. 플라즈마 TEOS 산화물막(4), 유기질 SOG 막(5), 변형 SOG 막(7), 플라즈마 TEOS 산화물막(8) 및 플라즈마 TEOS 산화물막(9)으로 형성된 층간 절연막(10)의 평면화는 극히 양호하기 때문에 상부 상호접속 수단을 형성하기 위한 프로세스는 더욱 용이하게 수행될 수 있다. 또한 상부 상호접속 수단이 분리될 가능성도 상당히 감소된다.
[실시예 4]
본 발명의 제4 실시예에 따른 반도체 디바이스 제조 방법을 도 15-19를 참조하여 설명하겠다. 제4 실시예에 따른 반도체 디바이스 제조 방법은 제1 실시예에 따른 반도체 디바이스 제조 방법과는 도 4-7에 도시된 제1 실시예의 제4 내지 7 단계에 대응하는 단계만이 다르다. 제1 내지 제3 단계에 대응하는 이전 단계들은 동일하다. 그러므로, 다른 단계만을 설명하고 나머지 동일한 단계들에 대한 설명은 반복하지 않겠다.
도 3에 도시된 구조를 도 1-3에 도시된 제1 실시예의 것과 유사한 프로세스에 따라 완성한다. 다음 유기질 SOG 막(5)상에 포토레지스트 막(11)을 도 15에 도시한 바와 같이 도포한다. 포토레지스트 막(11)은 유기질 SOG 막(5)과 유사하게 기판상의 단차 부분이 완화되도록 형성한다. 더 구체적으로 말해서 포토레지스트 막(11)은 오목한 부분에 두껍게 볼록한 부분에 얇게 형성한다. 그러므로 포토레지스트 막(11)의 표면이 아주 평탄하게 된다.
다음 아르곤 이온(Ar+)(6)을 이온 주입에 의해 도 16에 도시한 바와 같이 유기질 SOG 막(5)내로 도입한다. 이 이온 주입은 포토레지스트 막(11)의 표면층(플라즈마 TEOS 산화물막(4)의 최상측 부분)을 통해 수행한다. 이온 주입된 부분은 SOG 막(7)으로 변형된다.
이온 주입 깊이는 포토레지스트 막(11)의 표면이 아주 평탄하기 때문에 포토레지스트 막(11)을 통해 이온 주입을 수행하는 경우 대체로 균일하다. 그러므로 유기질 SOG 막(5)의 변형된 영역의 하면은 평탄화된다. 포토레지스트 막(11)은 유기질 SOG 막(5)의 것과 대체적으로 동일한 이온 주입 범위를 가진 재료로 형성하는 것이 바람직하다.
상기한 이온 주입 다음에 포토레지스트 막(11)을 애싱(ashing)에 의해 제거한다. 다음 플라즈마 TEOS 산화물막(8)을 도 17에 도시한 바와 같이 변형 SOG 막(7)(유기질 SOG 막(5))상에 형성한다.
플라즈마 TEOS 산화물막(4)이 CMP에 의해 노출될 때까지 상기한 단계들에 의해 형성한 디바이스의 표면을 폴리싱함으로써 도 18의 구조를 얻는다. 변형 SOG 막(7)의 하면은 극히 평탄하기 때문에 변형되지 않은 유기질 SOG 막(5)은 플라즈마 TEOS 산화물막(4)의 노출과 동시에 그의 낮은 폴리싱 속도로 인해 노출된다. 유기질 SOG 막(5)은 폴리싱의 종점이 용이하게 검출될 수 있게 폴리싱 스토퍼(stopper)로서 작용한다.
다음. 플라즈마 TEOS 산화물막(9)은 도 19에 도시된 바와 같이 폴리싱 디바이스의 표면상에 형성한다. 플라즈마 TEOS 산화물막(9)상에는 점접홀을 통해 도시되지 않은 상부 상호접속 수단을 형성한다.
변형 SOG 막(7) 및 플라즈마 TEOS 산화물막(8)이 상기한 실시예들에서 대체로 동일한 폴리싱 속도를 갖도록 조정이 행해지나 본 발명의 예상되는 목적은 유기질 SOG 막(5)의 폴리싱을 용이하게 하고자 하는 것이다. 본 발명의 발명자들은 유기질 SOG 막(5)의 가습성(wettability)과 실험에 따른 CMP에 의한 폴리싱 속도간의 관계를 확인했다. 유기질 SOG 막의 가습성을 나타내기 위해 유기질 SOG 에 대한 (25℃에서 18㏁·㎝의 고유저항을 가진) 순정수의 접촉각도 θ를 측정했다. 이 접촉각도는 유기질 SOG 막과 하부막(SOG 막)간의 순정수 방울의 각도 θ이다.
도 25는 접촉각도가 서로 다른 5개 유기질 SOG 막의 폴리싱 속도(속이 찬 원)와 동일한 조건하에서 각 유기질 SOG 막내로 이온을 주입할 때 각 막의 폴리싱 속도(속이 빈 원)를 도시한 것이다.
접촉각도가 30°로부터 더욱 작아짐에 따라 폴리싱 속도가 증가됨을 알 수 있다. 이같은 현상은 가습성을 낮게 하는 유기질 SOG 막내의 다량의 메틸 그룹이 이온 주입에 의해 분해되어 더욱 양호한 가습성을 제공한다는 사실에 기인하는 것으로 보인다. 더욱 구체적으로 말해서 높은 폴리싱 속도는 유기질 SOG 막내로의 이온 주입에 의해 얻어져 접촉각도가 30°이하로 설정될 수 있게 한다.
유기질 SOG 막(변형 SOG 막)의 가습성은 주입량의 변경에 의해 조정될 수 있다. 예를 들어, 접촉각도를 25°로 설정함으로써 플라즈마 TEOS 산화물막(PE-TEOS) 및 열적 산화물막(th-SiO2)의 것과 동일한 레벨의 폴리싱 속도를 얻을 수 있다.
[실시예 5]
제1 내지 4 실시예에서 유기질 SOG 막(5)(변형 SOG 막(7))의 폴리싱 속도는 유기질 SOG 막(5)에 대한 이온 주입에 의해 증가될 수 있다. 본 발명의 제4 실시예에서 유기질 SOG 막(5)의 폴리싱 속도는 유기질 SOG 막(5)에 대해 이용되는 연마액 자체의 가습성을 향상시키는 것에 의해 증가될 수 있다. 유기질 SOG 막(5)에 대한 연마액 자체의 가습성을 향상시키기 위해서는 유기질 SOG 막(5)에 낙하되는 때 작은 접촉각도를 갖는 연마액을 사용한다.
양호한 가습성의 연마액은 제1 내지 4 실시예에서 사용한 연마액(칼륨 수산화물 수성 용액 또는 암모니아 용액 중에 실리카를 부유시킨 연마제)내에 0.1-0.5㏖/ℓ의 계면활성제(예를 들어, 포름산(formic acid), 초산(acetic acid), 프로피온산(propionic acid) 및 낙산(butyric acid)과 같은 지방산(fatty acid) 화합물)를 가하여 얻을 수 있다.
변형 SOG 막(7)은 폴리싱 속도의 증가 외에도 그 막의 하이드로스코픽 성질이 낮게되며 그로부터 수분이 제거되는 장점이 있다. 그러므로, 상기한 장점을 향유하기 위해서는 CMP 후에 유기질 SOG 막(5)내로 이온을 주입해야만 한다.
[실시예 6]
본 발명의 제6 실시예에 따른 반도체 디바이스 제조 방법을 도 26-32를 참조하여 설명하겠다. 제6 실시예에 따른 반도체 디바이스 제조 방법은 제1 내지 5 실시예에 따른 반도체 디바이스 제조 방법과는 CMP에 의한 폴리싱 작업 후에 이온을 주입하는 점에서 다르다. 제1 실시예의 것들과 동일한 구성요소에는 동일한 도면 부호를 붙이고 그에 대한 상세한 설명은 반복하지 않겠다.
도 26에서 실리콘 기판(1)의 표면에 실리콘 산화물막(2)을 형성한다. 실리콘 산화물막(2)상에는 금속 상호접속 수단(3)을 형성한다.
도 27에서는 금속 상호접속 수단(3)상에 플라즈마 TEOS 산화물막(4)을 형성한다.
도 28에서는 플라즈마 TEOS 산화물막(4)상에 유기질 SOG 막(5)을 형성한다.
도 29에서 플라즈마 TEOS 산화물막(8)을 플라즈마 TEOS 산화물막(4)의 것과 유사한 과정에 따라 1-2㎛의 두께로 유기질 SOG 막(5)상에 형성한다.
도 30에서는 상기한 단계들에 따라 형성된 디바이스의 표면을 CMP에 의해 폴리싱한다. 여기서, 계면활성제를 포함하는 슬러리를 연마액으로서 사용한다. 이 CMP에 의한 폴리싱 작업은 플라즈마 TEOS 산화물막(4)이 도 30에 도시된 바와 같이 노출되기 전에 종료한다.
도 31에서, 아르곤 이온(Ar+)을 이온 주입에 의해 유기질 SOG 막(5)의 표면에 도핑한다. 이 이온 주입은 이온들이 적어도 비아홀의 형성 시에 노출되는 부분에 주입되도록 하는 조건하에서 수행한다. 비아홀의 형성 시에 노출될 부분에 이온을 주입시켜 유기질 SOG 막(5)을 변형시키면, 비아홀 내에 전극을 형성할 때에 접촉불량―이같은 접촉불량은 이후의 단계에서 형성하는 비아홀의 측벽에서 SOG 막이 노출되는 때에 그 SOG 막으로부터의 가스로 인해서 생김―이 생기지 않는다는 장점이 제공된다.
도 32를 참조하면, 대기 중에 포함된 수분으로부터의 어떠한 악영향도 방지하고 층간 절연막의 기계적 강도를 증가시키기 위해 플라즈마 TEOS 산화물막(9)을 플라즈마 TEOS 산화물막(4)의 것과 유사한 과정에 따라 CMP에 의해서 평면화한 막상에 대략 200nm의 두께로 형성한다.
플라즈마 TEOS 산화물막(9)상에는 접점홀(비아홀(via hole))을 통해 금속 상호접속 수단(3)에 접속되는 도시하지 않은 상부 상호접속 수단을 형성한다.
플라즈마 TEOS 산화물막(4), 유기질 SOG 막(5), 변형 SOG 막(7), 플라즈마 TEOS 산화물막(8) 및 플라즈마 TEOS 산화물막(9)으로 형성된 층간 절연막(10)의 평면화는 극히 양호하기 때문에 상부 상호접속 수단을 형성하기 위한 프로세스는 더욱 용이하게 수행될 수 있다. 또한 상부 상호접속 수단이 분리될 가능성도 상당히 감소된다.
본 발명은 상기한 실시예들에 국한되지 않는다. 유사 장점들은 후술하는 바와 같이 얻을 수 있다.
(1)유기질 SOG 막(5) 대신에 폴리이미드나 폴리이미드와 실록산의 조성물을 사용할 수 있다.
(2)이온 주입이 수행되는 유기질 SOG 막(5) 대신에 무기질 SOG 막을 사용할 수 있다. 이렇게 하면 무기질 SOG 막에 포함된 수분 및 수산기 그룹이 감소될 수 있다.
(3)플라즈마 TEOS 산화물막(4,8,9)의 실리콘 산화물막 대신에 플라즈마 CVD가 아닌 다른 방법(예를 들어, 대기 CVD, 저압 CVD, ECR 플라즈마 CVD, 광여기 CVD, TEOS-CVD, PVD)을 사용할 수 있다. 이 경우, 대기압 CVD 방법에서 사용되는 가스는 모노실란 및 산소(SiH4＋O2)이다. 막 성장 온도는 400℃이하이다. 저압 CVD에서 사용되는 가스는 모노실란 및 질소 산화물(SiH4＋N2O)이다. 막 성장 온도는 900℃이하이다.
(4)각각의 플라즈마 TEOS 산화물막(4,8,9) 대신에 수분 및 수소 그룹을 차단하는 성질외에도 높은 기계적 강도를 가진 다른 절연막(예를 들어, 실리콘 질화물막 및 실리케이트 유리막)을 사용할 수 있다. 이 절연막은 CVD 및 PVD와 같은 임의의 방법에 의해 형성할 수 있다.
(5)상기한 실시예들에서는 유기질 SOG 막(5)내로의 이온 주입을 위해 아르곤을 사용하나, 유기질 SOG 막(5)의 성질을 변형시킬 수 있는 이온이면 어떠한 것도 사용할 수 있다. 더 구체적으로 말해서, 아르곤, 붕소, 질소 및 인과 같은 비교적 작은 질량의 이온이 적합하다. 또한, 충분한 효과를 제공할 것으로 예상되는 이온으로서는 다음과 같은 것들이 있다.
① 아르곤이 아닌 불활성 가스 이온(예를 들어, 헬륨 이온, 네온 이온, 크립톤 이온, 크세논 이온 및 라돈 이온)을 사용할 수 있다. 불활성 가스는 유기질 SOG 막과 반응하지 않으므로 이온 주입에 의해 악영향을 받을 가능성은 없다.
② 붕소 및 질소가 아닌 Ⅲb, Ⅳb,Ⅴb,Ⅵb 및 Ⅶb족의 원소 단위 이온들 및 이들의 화합물 이온을 사용할 수 있다. 특히, 산소, 알루미늄, 유황, 염소, 갈륨, 게르마늄, 비소, 셀레늄, 브롬, 안티몬, 옥소, 인듐, 주석, 텔륨, 납 및 비스머스의 원소 단위 이온 및 화합물 이온들을 바람직하게 사용할 수 있다.
특히, 금속 원소 이온들은 이온 주입이 행해지는 유기질 SOG 막(5)에 대해 유전체를 낮은 레벨로 일정하게 억압한다.
③ Ⅳa 및 Ⅴa족의 원소 단위 이온들 및 이들의 화합물 이온을 사용할 수 있다. 특히, 티타늄, 바나듐, 니오븀, 하프늄 및 탄탈의 원소 단위 이온 및 이들의 화합물 이온이 바람직하다. Ⅳa 및 Ⅴa족 원소의 산화물의 유전상수가 높기 때문에 이온 주입이 행해지는 유기질 SOG 막(5)의 유전상수가 증가한다. 그러나, 낮은 유전상수의 층간 절연막이 필요한 경우를 제외하고는 실제로 어떠한 특별한 문제도 없다.
④ 이온 주입에는 다수 유형의 상기한 이온들을 사용할 수 있다. 이 경우, 각 이온의 상승작용에 의해 더욱 우수한 효과를 얻을 수 있다.
(6)변형 SOG 막(7)을 열처리할 수 있다. 이 경우, 변형 SOG 막(7)에서의 댕글링 결합(dangling bond)의 수가 감소되어 하이드로스코픽 성질이 더 낮아진다. 그러므로, 수분 침투성이 더욱 감소된다.
(7)상기한 실시예들에서는 유기질 SOG 막(5)에 이온을 주입한다. 본 발명은 이온에 국한되지 않고 전자, 원자, 분자 또는 미립자를 도입할 수 있다. 본 발명에서 이들은 일반적으로 불순물로서 언급된다.
(8)변형 SOG 막(7)은 하이드로스코픽 성질, 물 저항 및 기계적 강도면에서 유기질 SOG 막(5)보다 상당히 우수하다. 그러므로, 플라즈마 TEOS 산화물막(9)은 상기한 실시예들의 각각에서 적절하게 생략할 수 있다.
본 발명을 상세하게 설명하고 도시했으나 이는 단지 설명예에 불과한 것으로서 이에 제한하고자 하는 것은 아니며 본 발명의 사상 및 범주는 특허청구범위에 의해서만 제한된다.
본 발명에 따르면, 절연막의 평면화 및 폴리싱 속도가 향상될 수 있으며, 절연막의 폴리싱 작업 동안 결함이 효과적으로 방지될 수 있다.

Claims (30)

  1. 반도체 디바이스 제조 방법에 있어서, 제1 절연막내로 불순물을 도입하는 단계와 상기 불순물의 도입 후에 상기 제1 절연막의 표면을 폴리싱하는 것에 의해 평면화를 행하는 단계를 포함하는 반도체 디바이스 제조 방법.
  2. 반도체 디바이스 제조 방법에 있어서, 기판 상에 제1 절연막을 형성하는 단계와 상기 제1 절연막 상에 제2 절연막을 형성하는 단계와 상기 제2 절연막의 형성 전이나 후에 적어도 상기 제1 절연막의 표면에 불순물을 도입하는 단계와 적어도 상기 제2 절연막을 폴리싱하는 것에 의해 평면화를 행하는 단계를 포함하는 반도체 디바이스 제조 방법.
  3. 제2 항에 있어서, 상기 평면화 단계는 상기 제1 및 제2 절연막을 폴리싱하는 것에 의해 평면화를 행하는 단계를 포함하는 반도체 디바이스 제조 방법.
  4. 제2 항에 있어서, 상기 절연막은 플라즈마 CVD에 의해 형성된 실리콘 산화물막을 포함하는 반도체 디바이스 제조 방법.
  5. 제2 항에 있어서, 상기 불순물을 도입하는 단계는 상기 제1 절연막에 불순물을 도입하기 전에 디바이스의 표면에 포토레지스트를 형성하는 단계와 상기 포토레지스트를 통해 상기 제1 절연막내로 불순물을 도입하는 단계를 포함하는 반도체 디바이스 제조 방법.
  6. 제2 항에 있어서, 상기 폴리싱 후에 디바이스의 표면상에 제3 절연막을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  7. 제2 항에 있어서, 상기 제1 절연막의 형성 전에 디바이스의 표면상에 제4 절연막을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  8. 제2 항에 있어서, 상기 제1 절연막은 적어도 1%의 탄소를 함유하는 실리콘 산화물을 포함하는 반도체 디바이스 제조 방법.
  9. 제2 항에 있어서, 상기 제1 절연막은 그에 대한 순정수의 접촉각도가 30°이하인 물질을 포함하는 반도체 디바이스 제조 방법.
  10. 제2 항에 있어서, 상기 제1 절연막은 무기질 SOG 막을 포함하는 반도체 디바이스 제조 방법.
  11. 제2 항에 있어서, 상기 폴리싱을 화학 기계적 폴리싱에 의해 수행하는 반도체 디바이스 제조 방법.
  12. 제11 항에 있어서, 상기 폴리싱 단계에 계면활성제를 사용하는 반도체 디바이스 제조 방법.
  13. 제2 항에 있어서, 상기 불순물을 도입하는 단계는 주입에 의해 상기 제1 절연막내로 불순물을 도입하는 단계를 포함하는 반도체 디바이스 제조 방법.
  14. 제13 항에 있어서, 상기 불순물은 아르곤, 붕소, 질소 및 인으로 이루어진 그룹으로부터 선택된 적어도 하나의 원소를 포함하는 반도체 디바이스 제조 방법.
  15. 반도체 디바이스 제조 방법에 있어서, 기판 상에 제1 절연막을 형성하는 단계와 적어도 상기 제1 절연막의 표면에 불순물을 도입하는 단계와 상기 제1 절연막을 폴리싱하는 것에 의해 평면화를 행하는 단계를 포함하는 반도체 디바이스 제조 방법.
  16. 제15 항에 있어서, 상기 불순물을 도입하는 단계는 상기 제1 절연막의 표면에만 불순물을 도입하는 단계를 포함하는 반도체 디바이스 제조 방법.
  17. 제15 항에 있어서, 상기 폴리싱 후에 디바이스의 표면상에 제3 절연막을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  18. 제15 항에 있어서, 상기 제1 절연막의 형성 전에 디바이스의 표면상에 제4 절연막을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  19. 제15 항에 있어서, 상기 제1 절연막은 적어도 1%의 탄소를 함유하는 실리콘 산화물을 포함하는 반도체 디바이스 제조 방법.
  20. 제15 항에 있어서, 상기 제1 절연막은 그에 대한 순정수의 접촉각도가 30°이하인 물질을 포함하는 반도체 디바이스 제조 방법.
  21. 제15 항에 있어서, 상기 제1 절연막은 무기질 SOG 막을 포함하는 반도체 디바이스 제조 방법.
  22. 제15 항에 있어서, 상기 폴리싱을 화학 기계적 폴리싱에 의해 수행하는 반도체 디바이스 제조 방법.
  23. 제15 항에 있어서, 상기 폴리싱 단계에 계면활성제를 사용하는 반도체 디바이스 제조 방법.
  24. 제15항에 있어서, 상기 불순물을 도입하는 단계는 주입에 의해 상기 제1 절연막내로 불순물을 도입하는 단계를 포함하는 반도체 디바이스 제조 방법.
  25. 제15 항에 있어서, 상기 불순물은 아르곤, 붕소, 질소 및 인으로 이루어진 그룹으로부터 선택된 적어도 하나의 원소를 포함하는 반도체 디바이스 제조 방법.
  26. 반도체 디바이스 제조 방법에 있어서, 기판 상에 제1 절연막을 형성하는 단계와 상기 제1 절연막 상에 제2 절연막을 형성하는 단계와 계면활성제를 포함하는 연마액을 사용하여 화학 기계적 폴리싱에 의해서 적어도 상기 제2 절연막을 폴리싱하는 것에 의해 평면화를 행하는 단계를 포함하는 반도체 디바이스 제조 방법.
  27. 제26 항에 있어서, 상기 계면활성제는 지방산 화합물을 포함하는 반도체 디바이스 제조 방법.
  28. 제26 항에 있어서, 상기 폴리싱 단계 후에 상기 제1 절연막내로 불순물을 도입하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  29. 적어도 화학 기계적 폴리싱을 위해 사용되는 계면활성제를 포함하는 연마액.
  30. 제29 항에 있어서, 상기 계면활성제는 지방산 화합물을 포함하는 연마액.
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