KR20110044046A - 균일한 토폴로지를 갖는 반도체 소자 제조 방법 - Google Patents

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Abstract

개시되는 반도체 소자 제조 방법은 반도체 기판 상에 층간 절연막을 형성하는 단계, 층간 절연막의 높이 프로파일에 따라 이온주입량을 변화시켜 이온주입 공정을 수행하는 단계 및 층간 절연막을 평탄화하는 단계를 포함한다.
층간 절연막, 단차

Description

균일한 토폴로지를 갖는 반도체 소자 제조 방법{Fabrication Method of Semiconductor Device with Uniform Topology}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 구체적으로는 균일한 토폴로지를 갖는 반도체 소자 제조 방법에 관한 것이다.
반도체 메모리 소자를 높은 집적도로 제조하기 위해, 최근에는 다이오드, 트랜지스터 등과 같은 스위칭 소자를 수직 형태로 형성한다. 특히, 플래쉬 메모리를 대체할 유망한 메모리 소자인 상변화 메모리 소자에 적용되는 다이오드는 수직 형태 스위칭 소자의 대표적인 예이다.
이와 같이 스위칭 소자를 수직 형태로 형성함에 따라 스위칭 소자 간의 절연을 위해 형성하는 층간 절연막의 높이가 증가하게 된다. 그런데, 넓은 영역에 걸쳐 지정된 높이 이상으로 층간 절연막을 형성함에 따라 층간 절연막의 높이가 불균일하게 형성될 수 있다.
이에 따라, 후속 공정으로 형성되는 스위칭 소자의 동작 전류 등 전기적 특성이 불균일해 질 수 있고, 결과적으로 반도체 소자의 신뢰성이 저하된다.
도 1 내지 도 3은 일반적인 반도체 소자 제조 방법을 설명하기 위한 단면도 이다.
도 1은 하부구조가 형성된 반도체 기판(10) 상에 층간 절연막(12)이 형성된 상태를 나타낸다.
넓은 면적에 걸쳐 높은 높이의 층간 절연막(12)을 형성함에 따라, 웨이퍼 즉, 반도체 기판(10)의 에지(edge) 부분에서는 층간 절연막(12)이 높게 형성되는 반면, 반도체 기판(10)의 중앙(center) 부분에서는 층간 절연막(12)이 상대적으로 낮게 형성된다. 이러한 현상을 이른바 웨이퍼 내 데이터 균일도(Uniformity Within Wafer; WiW) 편차라 하며, 도 1에서는 에지 부분과 중앙 부분에서 ΔD 만큼의 WiW 편차가 발생한 것을 알 수 있다.
도 2는 반도체 기판(10) 표면이 노출되도록 층간 절연막(12)의 예정된 부분을 패터닝하여 홀을 형성한 상태를 나타낸다. 이후에는 도 3에 도시한 것과 같이 홀 내에 스위칭 소자로 사용될 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG)층(14)을 형성한다.
층간 절연막(12)의 단차(ΔD)로 인해 SEG층(14)의 높이 또한 불균일하게 형성되는 것을 알 수 있다. 즉, 에지 부분에 형성된 SEG층의 높이(D1)에 비해, 중간 부분에 형성된 SEG층의 높이(D2)가 상대적으로 낮으며, 이에 따라 SEG층의 형성 위치별로 전기적 특성이 달라지게 되어, 소자의 동작 특성이 저하되고 신뢰성을 만족시킬 수 없게 된다.
도 4a 내지 4c는 일반적인 반도체 소자 제조 방법에서 층간 절연막의 단차 프로파일의 종류를 설명하기 위한 단면도이다.
도 4a는 반도체 기판(10) 상에 층간 절연막(12)을 형성한 후, 중앙 부분의 단차가 높게 형성된 상태, 즉 n형 프로파일을 갖는 경우를 나타낸다.
또한, 도 4b는 W형 프로파일로 층간 절연막(12)이 형성된 상태를 나타내며, 도 4c는 층간 절연막(12)이 M형 프로파일로 형성된 상태를 나타낸다.
이와 같이, 다양한 프로파일의 WiW 편차를 갖는 층간 절연막(12)은 후속 CMP 공정을 통해 평탄화할 수 있지만, 평탄화 공정 후에도 최초의 증착 프로파일을 따라가는 경향을 보이기 때문에 층간 절연막(12)을 완전히 평탄화할 수 없다. 아울러, 층간 절연막(12) 하부에 패턴이 형성된 경우에도 이러한 문제는 여전히 남아 있다.
이러한 문제를 해결하기 위해 평탄화 대상막의 증착 프로파일에 따라 압력 조건을 달리하여 평탄화를 수행하는 방안이 제시되었다. 특히, 높이가 높은 부분의 층간 절연막은 높은 압력으로 평탄화를 진행하여 연마량을 증가시킨다. 그런데, 높이에 따라 압력을 변화시켜 CMP를 진행하는 경우 압력을 증가시켜 연마하는 부분의 주변에서는 상대적으로 연마량이 감소하는 부작용이 발생한다.
또한, WiW 편차가 심한 부분에서 고압으로 CMP를 진행하게 되면 웨이퍼가 파손되거나, 웨이퍼가 척으로부터 이탈하는 슬라이딩 아웃(Sliding out) 현상이 발생할 수 있다.
따라서, 웨이퍼에 물리적 충격을 주지 않고 층간 절연막의 단차를 해소할 수 있는 방안이 필요한 실정이다.
본 발명은 층간 절연막을 균일한 높이로 형성하여 균일한 토폴로지를 갖는 반도체 소자 제조 방법을 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 수직 스위칭 소자의 균일한 동작 특성을 보장할 수 있는 균일한 토폴로지를 갖는 반도체 소자 제조 방법을 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 균일한 토폴로지를 갖는 반도체 소자 제조 방법은 반도체 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막의 높이 프로파일에 따라 이온주입량을 변화시켜 이온주입 공정을 수행하는 단계; 및 상기 층간 절연막을 평탄화하는 단계;를 포함한다.
본 발명에 의하면 이온주입 농도에 따라 연마량이 달라지는 특성에 기인하여, 층간 절연막의 높이에 따라 이온 주입량을 변화시킨다. 이에 따라, 단차가 높은 부분은 고농도로 이온을 주입하여 연마량을 증가시켜 층간 절연막을 균일한 높이로 형성할 수 있다.
결과적으로, 웨이퍼의 토폴로지가 전체적으로 균일하게 유지될 수 있어 반도체 소자의 전기적 특성을 향상시킬 수 있음은 물론, 수율 또한 증대시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으 로 설명한다.
도 5 내지 도 9는 본 발명의 일 실시예에 의한 반도체 소자 제조 방법을 설명하기 위한 단면도이다.
먼저, 도 5에 도시한 것과 같이, 반도체 기판(101) 상에 층간 절연막(103)이 형성된다. 층간 절연막(103)은 넓은 범위에 걸쳐 5000Å~6000Å 이상으로 높게 형성되므로, 높이가 높은 부분과 낮은 부분에서 300~400Å의 편차가 발생할 수 있다. WiW 편차를 나타내는 프로파일은 U 형태, n 형태, W형태 또는 M 형태 등이 될 수 있으며, 도 5에는 U 형태의 단차가 발생한 예를 도시하였다.
이러한 편차를 해소하기 위해 평탄화 공정을 수행하여야 하며, 동일한 압력으로 평탄화를 수행하면서도 높이가 높은 부분의 층간 절연막에 대해서는 연마량이 증가할 수 있도록 LDSI(Locally Differential Self Ion Implantation) 기법에 의해 이온 주입 공정을 실시한다.
LDSI 기법은 반도체 기판의 이송 속도에 따라 이온주입량을 조절하는 이온 주입 기법의 하나이다. 이온주입 공정은 반도체 기판을 이송시키면서 수행하는데, 고농도 이온주입이 필요한 부분에서는 반도체 기판의 이송 속도를 낮추고, 저농도 이온주입이 필요한 부분에서는 이송 속도를 증가시킴으로써, 반도체 기판의 부위별로 이온주입 농도를 차등 적용할 수 있다.
따라서, 본 발명에서는 층간 절연막(103) 형성 후 층간 절연막(103)의 프로파일을 분석한다. 그리고, 층간 절연막(103)의 종류 및 프로파일에 따라 이온주입량을 결정한다.
예를 들어, 층간 절연막(103)이 HDP(High Density Plasma) 산화막 또는 TEOS(Tetra Ethyl Ortho Silicate)로 이루어진 경우, 상대적으로 높이가 높은 부분에 대한 이온주입량을 높이가 낮은 부분에 대한 이온주입량보다 20~600% 증가시키는 것이 바람직하다. 주입되는 이온은 이온 주입 공정시 사용되는 모든 가능한 원소 중 어느 하나를 사용할 수 있으며, 대표적으로 Si, N, Ge 또는 Ar을 포함하는 원소를 사용할 수 있다. 아울러, 이온주입 에너지는 1eV~100KeV로 하는 것이 바람직하다.
층간 절연막(103)이 BPSG(Boro-Phospho Silicate Glass)로 이루어진 경우에는 높이가 높은 부분에 대한 이온주입량을 낮은 부분에 대한 이온주입량보다 1~150% 증가시키는 것이 바람직하다. 또한, 이온주입 공정시 사용되는 모든 가능한 원소 중 어느 하나를 사용하여 이온주입 공정을 수행할 수 있으며, 바람직하게는 B 또는 P를 포함하는 원소를 사용하여 1eV~100KeV의 에너지로 실시하는 것이 바람직하다.
도 6은 이온주입 공정이 완료된 층간 절연막(103)의 상태를 나타낸다. 상대적으로 높이가 높은 부분(103A)에는 고농도로 이온주입이 이루어지고, 상대적으로 높이가 낮은 부분(103B)에 대해서는 저농도로 이온주입이 이루어진 것을 알 수 있다.
이에 대한 평면도를 도 10에 나타내었다. 도 10에 도시한 것과 같이 반도체 기판의 에지 부분 즉, 토폴로지가 높은 부분(103A)에 다량의 이온이 주입된 것을 알 수 있다. 이와 대조적으로 중앙 부분 즉, 토폴로지가 낮은 부분(103B)에는 소 량의 이온이 주입된다.
이와 같이 이온주입을 수행한 다음에는 도 7에 도시한 것과 같이 평탄화 공정을 수행한다. 평탄화 공정은 CMP 공정으로 수행할 수 있으며, 고농도 이온주입 영역은 연마량이 증가하고, 저농도 이온주입 영역은 상대적으로 연마량이 적어 중앙 부분과 에지 부분의 단차를 해소할 수 있다.
계속해서, 도 8에 도시한 것과 같이 스위칭 소자 형성 예정 영역을 패터닝하여 홀(105)을 형성하고, 도 9에 도시한 것과 같이 SEG층(107)을 형성한다.
층간 절연막(103)이 균일한 높이로 형성됨에 따라, 층간 절연막(103) 사이에 형성되는 SEG층(107)의 높이 또한 균일하게 된다. 따라서, 후속 공정으로 SEG층(107)에 이온을 주입하여 다이오드를 형성하였을 때, 각 다이오드의 전기적 특성을 동일하게 유지할 수 있다.
이와 같이, 본 발명은 층간 절연막의 높이 프로파일에 따라 이온주입량을 국부적으로 변경한다. 따라서, 동일한 압력으로 CMP 공정을 수행하여도, 고농도 이온주입 영역에서 연마량을 증가시킬 수 있어 층간 절연막의 단차를 해소할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의 미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1 내지 도 3은 일반적인 반도체 소자 제조 방법을 설명하기 위한 단면도,
도 4a 내지 4c는 일반적인 반도체 소자 제조 방법에서 층간 절연막의 단차 프로파일의 종류를 설명하기 위한 단면도,
도 5 내지 도 9는 본 발명의 일 실시예에 의한 반도체 소자 제조 방법을 설명하기 위한 단면도,
도 10은 도 6에 도시한 반도체 소자의 평면도이다.
<도면의 주요 부분에 대한 부호 설명>
101 : 반도체 기판 103 : 층간 절연막
103A : 고농도 이온주입 영역 103B : 저농도 이온주입 영역
105 : 홀 107 : SEG층

Claims (10)

  1. 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막의 높이 프로파일에 따라 이온주입량을 변화시켜 이온주입 공정을 수행하는 단계; 및
    상기 층간 절연막을 평탄화하는 단계;
    를 포함하는 균일한 토폴로지를 갖는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 이온주입 공정을 수행하는 단계는, 상기 층간 절연막의 높이가 높은 부분에 대하여, 높이가 낮은 부분보다 고농도 이온주입을 수행하는 단계인 것을 특징으로 하는 균일한 토폴로지를 갖는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 이온주입 공정을 수행하는 단계는, 상기 층간 절연막의 높이 프로파일을 분석하는 단계;
    상기 층간 절연막의 종류 및 높이에 따라 이온주입량을 결정하는 단계; 및
    상기 층간 절연막의 높이가 높은 부분에서 상기 반도체 기판의 이송속도를 감소시키고, 상기 층간 절연막의 높이가 낮은 부분에서 상기 반도체 기판의 이송속도를 증가시켜 상기 층간 절연막에 이온을 주입하는 단계;
    를 포함하는 균일한 토폴로지를 갖는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 층간 절연막은, 5000Å~6000Å의 높이로 형성하는 것을 특징으로 하는 균일한 토폴로지를 갖는 반도체 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 층간 절연막은, HDP(High Density Plasma) 산화막 또는 TEOS(Tetra Ethyl Ortho Silicate)막이며,
    상기 이온주입 공정은 상기 층간 절연막의 높이가 높은 부분에 대한 이온주입량을 높이가 낮은 부분에 대한 이온주입량보다 20~600% 증가시켜 수행하는 것을 특징으로 하는 균일한 토폴로지를 갖는 반도체 소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 이온주입 공정은 Si, N, Ge 또는 Ar을 포함하는 그룹으로부터 선택된 원소를 이용하여 수행하는 것을 특징으로 하는 균일한 토폴로지를 갖는 반도체 소자 제조 방법.
  7. 제 6 항에 있어서.
    상기 이온주입 공정은 1eV~100KeV의 에너지로 수행하는 것을 특징으로 하는 균일한 토폴로지를 갖는 반도체 소자 제조 방법.
  8. 제 4 항에 있어서,
    상기 층간 절연막은 BPSG(Boro-Phospho Silicate Glass)막이며,
    상기 이온주입 공정은 상기 층간 절연막의 높이가 높은 부분에 대한 이온주입량을 낮은 부분에 대한 이온주입량보다 1~150% 증가시켜 수행하는 것을 특징으로 하는 균일한 토폴로지를 갖는 반도체 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 이온주입 공정은 B 또는 P를 포함하는 그룹으로부터 선택되는 원소를 이용하여 수행하는 것을 특징으로 하는 균일한 토폴로지를 갖는 반도체 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 이온주입 공정은 1eV~100KeV의 에너지로 수행하는 것을 특징으로 하는 균일한 토폴로지를 갖는 반도체 소자 제조 방법.
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