KR102069162B1 - 반도체 장치 및 그 제작 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

산화물 반도체를 사용한 박막 트랜지스터에 있어서, 전계 효과 이동도를 향상시키는 것을 과제의 하나로 한다. 또한, 박막 트랜지스터의 전계 효과 이동도를 향상시키더라도, 오프 전류의 증대를 억제하는 것을 과제의 하나로 한다.
산화물 반도체층을 사용한 박막 트랜지스터에 있어서, 산화물 반도체층과 게이트 절연층의 사이에, 상기 산화물 반도체층보다 도전율이 높고, 막 두께가 얇은 반도체층을 형성함으로써, 상기 박막 트랜지스터의 전계 효과 이동도를 향상시켜, 또한 오프 전류의 증대를 억제할 수 있다.

Description

반도체 장치 및 그 제작 방법{Semiconductor device and method for manufacturing the same}
본 발명은 산화물 반도체를 사용하는 반도체 장치와, 상기 반도체 장치를 사용한 표시 장치 및 이들의 제작 방법에 관한 것이다.
최근, 액정 디스플레이로 대표되는 액정 표시 장치가 널리 보급되고 있다.
액정 디스플레이로서는, 각 화소에 박막 트랜지스터(TFT)가 형성된 액티브 매트릭스형인 것이 많이 사용된다. 액티브 매트릭스형 액정 디스플레이의 박막 트랜지스터에는, 활성층으로서 어모퍼스 실리콘이나 다결정 실리콘 사용할 수 있다. 어모퍼스 실리콘을 사용한 박막 트랜지스터는, 전계 효과 이동도가 낮지만, 대형 유리 기판과 같은 대면적 기판에도 용이하게 형성할 수 있다. 한편, 다결정 실리콘을 사용한 박막 트랜지스터는 전계 효과 이동도가 높지만, 레이저 어닐 등의 결정화 공정이 필요하므로, 대형 유리 기판과 같은 대면적 기판에 형성하기 위해서는 방대한 시간이 걸린다.
이것에 대하여, 상기와 같은 실리콘 재료를 대신하여, 산화물 반도체를 사용하여 박막 트랜지스터를 제작하고, 전자 디바이스나 광 디바이스에 응용하는 기술이 주목을 끌고 있다. 예를 들어, 산화물 반도체막으로서 산화아연, In-Ga-Zn-O계 산화물 반도체를 사용하여 박막 트랜지스터를 제작하여, 화상 표시 장치의 스위칭 소자 등에 사용하는 기술이 특허문헌 1 및 특허문헌 2에서 개시되어 있다.
[선행 기술 문헌]
[특허문헌]
[특허문헌 1] 일본 공개특허공보 2007-123861호
[특허문헌 2] 일본 공개특허공보 2007-96055호
산화물 반도체에 채널 형성 영역을 형성하는 박막 트랜지스터는, 어모퍼스 실리콘을 사용한 박막 트랜지스터의 10배로부터 100배 정도의 전계 효과 이동도가 얻어지고 있다. 산화물 반도체막은 스퍼터링법 등에 의해 300℃ 이하의 온도에서 막 형성이 가능하고, 다결정 실리콘을 사용한 박막 트랜지스터보다도 제조 공정이 간단하다. 따라서, 대형기판을 사용한 경우에도, 표시 장치의 화소부와 그 주변의 구동 회로를 동일 기판 위에 용이하게 형성할 수 있다.
액티브 매트릭스형의 액정 표시 장치에서는, 짧은 게이트 스위칭 시간 동안에 액정층으로의 전압의 인가 및 유지용량의 충전을 행하기 위해서, 큰 구동 전류가 필요로 된다. 특히, 화면을 대형화 또는 고정세화한 액정 표시 장치에서는, 보다 큰 구동 전류가 요구된다. 따라서, 스위칭 소자로서 사용되는 박막 트랜지스터는, 전계 효과 이동도가 높은 것이 바람직하다.
그러나, 산화물 반도체를 사용한 박막 트랜지스터의 전계 효과 이동도는, 종래 액정 표시 장치의 구동 회로에 사용되어 온 다결정 실리콘을 사용한 박막 트랜지스터의 전계 효과 이동도보다 낮아져 있다.
그래서, 본 발명의 일 형태는, 산화물 반도체를 사용한 박막 트랜지스터에 있어서, 전계 효과 이동도를 향상시키는 것을 과제의 하나로 한다. 또한, 본 발명의 일 형태는, 박막 트랜지스터의 전계 효과 이동도를 향상시켜도, 오프 전류의 증대를 억제하는 것을 과제의 하나로 한다. 또한, 본 발명의 일 형태는, 상기 산화물 반도체를 사용한 박막 트랜지스터를 가지는 표시 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 형태는, 박막 트랜지스터를 형성함에 있어서, 산화물 반도체층을 사용하여, 상기 산화물 반도체층과 게이트 절연층의 사이에, 상기 산화물 반도체층보다 도전율이 높고, 막 두께가 얇은 반도체층을 형성한다.
본 발명의 일 형태는, 게이트 전극층과, 게이트 전극층 위에 게이트 절연층과, 게이트 절연층 위에 반도체층과, 반도체층 위에 산화물 반도체층과, 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 가지고, 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층이며, 반도체층의 막 두께는, 산화물 반도체층의 막 두께보다 얇고, 반도체층의 도전율은, 산화물 반도체층의 도전율보다 높고, 산화물 반도체층과 소스 전극층 및 드레인 전극층은 전기적으로 접속하는 것을 특징으로 하는 반도체 장치이다.
본 발명의 다른 일 형태는, 게이트 전극층과, 게이트 전극층 위에 게이트 절연층과, 게이트 절연층 위에 반도체층과, 반도체층 위에 산화물 반도체층과, 산화물 반도체층 위에 n형의 도전형을 가지는 버퍼층과, 버퍼층 위에 소스 전극층 및 드레인 전극층을 가지고, 산화물 반도체층 및 버퍼층은 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층이며, 버퍼층의 캐리어 농도는, 산화물 반도체층의 캐리어 농도보다 높고, 반도체층의 막 두께는, 산화물 반도체층의 막 두께보다 얇고, 반도체층의 도전율은, 산화물 반도체층의 도전율보다 높고, 버퍼층의 도전율은, 반도체층의 도전율보다 높고, 산화물 반도체층과 소스 전극층 및 드레인 전극층은 버퍼층을 사이에 두고 전기적으로 접속하는 것을 특징으로 하는 반도체 장치이다.
또, 반도체층은, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층인 것이 바람직하다. 또한, 반도체층의 도전율은, 1.0×10-3S/cm보다 큰 것이 바람직하다. 또한, 산화물 반도체층은, 소스 전극층과 드레인 전극층의 사이에, 소스 전극층 및 드레인 전극층과 겹치는 영역보다도 막 두께가 얇은 영역을 가지는 것이 바람직하다. 또한, 버퍼층의 캐리어 농도는, 1×1018/cm3 이상이며, 산화물 반도체층의 캐리어 농도는, 1×1017/cm3 미만인 것이 바람직하다.
본 발명의 다른 일 형태는, 기판 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에, 인듐, 갈륨, 및 아연을 포함하는 제 1 산화물 반도체막을 스퍼터링법에 의해 성막하고, 제 1 산화물 반도체막 위에, 인듐, 갈륨, 및 아연을 포함하는 제 2 산화물 반도체막을 스퍼터링법에 의해 성막하고, 제 1 산화물 반도체막과 제 2 산화물 반도체막을 에칭하여 반도체층과 섬 형상의 제 2 산화물 반도체막을 형성하고, 반도체층과 섬 형상의 제 2 산화물 반도체막 위에 도전층을 성막하고, 섬 형상의 제 2 산화물 반도체막과 도전층을 에칭하여 산화물 반도체층과 소스 전극층 및 드레인 전극층을 형성하고, 제 1 산화물 반도체막의 성막 시의 산소 가스 유량의 비율을, 제 2 산화물 반도체막의 성막 시의 산소 가스 유량의 비율보다 적게 하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
또, 제 1 산화물 반도체막의 성막 시의 산소 가스 유량의 비율을 10체적% 미만으로 하고, 제 2 산화물 반도체막의 성막 시의 산소 가스 유량의 비율을 10체적% 이상으로 하는 것이 바람직하다. 또한, 제 1 산화물 반도체막을 아르곤 가스 환경 하에서 성막하고, 제 2 산화물 반도체막을 아르곤 가스와 산소 가스의 환경 하에서 성막하는 것이 바람직하다. 또한, 산화물 반도체층에 있어서의 소스 전극층과 드레인 전극층의 사이의 영역에, 소스 전극층 및 드레인 전극층과 겹치는 영역보다도 막 두께가 얇은 영역을 형성하는 것이 바람직하다.
본 명세서 중에서 사용하는 산화물 반도체는, InMO3(ZnO)m(m>0)으로 표기되는 박막을 형성하고, 그 박막을 사용한 박막 트랜지스터를 제작한다. 또, M은, 갈륨(Ga), 철(Fe), 니켈(Ni), 망간(Mn) 및 코발트(Co)로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어 M으로서, Ga의 경우가 있는 것 외에, Ga와 Ni 또는 Ga와 Fe 등, Ga 이외의 상기 금속 원소가 포함되는 경우가 있다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소의 이외에, 불순물 원소로서 Fe, Ni 외의 천이 금속 원소, 또는 상기 천이 금속의 산화물이 포함되어 있는 것이 있다. 본 명세서에서는 이 박막을 In-Ga-Zn-O계 비단결정막이라고도 부른다.
In-Ga-Zn-O계 비단결정막의 결정 구조는, 아모퍼스 구조가 XRD(X선 회절)의 분석에서는 관찰된다. 또, 측정한 샘플의 In-Ga-Zn-O계 비단결정막은, 스퍼터링법으로 성막한 후, 가열 처리를 200℃ 내지 500℃, 대표적으로는 300 내지 400℃에서 10분 내지 100분 행하고 있다. 또한, 박막 트랜지스터의 전기 특성도 게이트 전압 ±20V에서, 온 오프비가 109 이상, 이동도가 10 이상인 것을 제작할 수 있다.
또, 제 1, 제 2로서 붙어 있는 서수사는 편의상 사용하는 것이며, 공정순 또는 적층순을 나타내는 것이 아니다. 또한, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유한 명칭을 나타내는 것이 아니다.
또, 본 명세서 중에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
본 발명의 일 형태는, 산화물 반도체층을 사용한 박막 트랜지스터에 있어서, 산화물 반도체층과 게이트 절연층의 사이에, 상기 산화물 반도체층보다 도전율이 높고, 막 두께가 얇은 반도체층을 형성함으로써, 상기 박막 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 또한, 박막 트랜지스터의 전계 효과 이동도를 향상시키면서도 오프 전류의 증대를 억제할 수 있다.
본 발명의 다른 일 형태는, 상기 박막 트랜지스터를 표시 장치의 화소부 및 구동 회로부에 사용함으로써, 전기 특성이 높고 신뢰성이 좋은 표시 장치를 제공할 수 있다.
도 1은 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 2는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 3은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 4는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 5는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 6은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 7은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 8은 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 9는 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 10은 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 11은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 12는 산화물 반도체층의 도전율을 측정한 결과를 나타내는 그래프.
도 13은 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 14는 반도체 장치의 블록도를 설명하는 도면.
도 15는 신호선 구동 회로의 구성을 설명하는 도면.
도 16은 신호선 구동 회로의 동작을 설명하는 타이밍 차트.
도 17은 신호선 구동 회로의 동작을 설명하는 타이밍 차트.
도 18은 시프트 레지스터의 구성을 설명하는 도면.
도 19는 도 18에 도시하는 플립 플롭의 접속 구성을 설명하는 도면.
도 20은 본 발명의 일 형태에 따른 반도체 장치의 화소　등가 회로를 설명하는 도면.
도 21은 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 22는 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 23은 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 24는 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 25는 전자 페이퍼의 사용 형태의 예를 설명하는 도면.
도 26은 전자서적의 일 예를 도시하는 외관도.
도 27은 텔레비전 장치 및 디지털 포토 프레임의 예를 도시하는 외관도.
도 28은 유기기의 예를 도시하는 외관도.
도 29는 휴대전화기의 일 예를 도시하는 외관도.
실시형태에 대하여, 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되지 않는다. 또, 이하에 설명하는 발명의 구성에 있어서, 동일 부분 또는 동일 기능을 가지는 부분에는 동일한 부호를 다른 도면 간에서 공통으로 사용하고, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 박막 트랜지스터의 구조에 대해서, 도 1을 사용하여 설명한다.
본 실시형태의 보텀 게이트 구조의 박막 트랜지스터를 도 1에 도시한다. 도 1a는 단면도이며, 도 1b는 평면도이다. 도 1a는 도 1b에서의 선 A1-A2의 단면도로 되어 있다.
도 1에 도시하는 박막 트랜지스터에는, 기판(100) 위에 게이트 전극층(101)이 형성되고, 게이트 전극층(101) 위에 게이트 절연층(102)이 형성되고, 게이트 절연층(102) 위에 반도체층(106)이 형성되고, 반도체층(106) 위에 산화물 반도체층(103)이 형성되고, 산화물 반도체층(103) 위에 소스 전극층 또는 드레인 전극층(105a, 105b)이 형성되어 있다.
게이트 전극층(101)은, 알루미늄, 구리, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등의 금속재료, 또는 이들의 금속재료를 주성분으로 하는 합금재료, 또는 이들의 금속재료를 성분으로 하는 질화물을 사용하여, 단층 또는 적층으로 형성할 수 있다. 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하지만, 내열성이 낮고, 또는 부식되기 쉽다는 문제점이 있으므로 내열성 도전성 재료와 조합하여 사용하는 것이 바람직하다. 내열성 도전성 재료로서는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등을 사용한다.
예를 들어, 게이트 전극층(101)의 적층 구조로서는, 알루미늄층 위에 몰리브덴층이 적층된 2층의 적층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층 구조, 또는 구리층 위에 질화티타늄층 또는 질화탄탈층을 적층한 2층 구조, 질화티타늄층과 몰리브덴층을 적층한 2층 구조로 하는 것이 바람직하다. 3층의 적층 구조로서는, 텅스텐층 또는 질화텅스텐층과, 알루미늄과 실리콘의 합금층 또는 알루미늄과 티타늄의 합금층과, 질화티타늄층 또는 티타늄층을 적층한 구조로 하는 것이 바람직하다.
산화물 반도체층(103)은, In, Ga, 및 Zn을 포함하는 In-Ga-Zn-O계 비단결정막을 사용하여, InMO3(ZnO)m(m>0)로 표기되는 구조로 한다. 또, M은 갈륨(Ga), 철(Fe), 니켈(Ni), 망간(Mn) 및 코발트(Co)로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어 M으로서, Ga의 경우가 있는 것 외에, Ga와 Ni 또는 Ga와 Fe 등, Ga 이외의 상기 금속 원소가 포함되는 경우가 있다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소 이외에, 불순물 원소로서 Fe, Ni 외의 천이 금속 원소, 또는 상기 천이 금속의 산화물이 포함되어 있는 것이 있다.
산화물 반도체층(103)의 막 두께는, 10nm 내지 300nm로 하고 바람직하게는 20nm 내지 100nm로 한다. 또한, 산화물 반도체층(103)은, 소스 전극층 또는 드레인 전극층(105a, 105b)의 사이에, 소스 전극층 또는 드레인 전극층(105a, 105b)과 겹치는 영역보다도 막 두께가 얇은 영역을 가진다.
산화물 반도체층(103)의 도전율은 1.0×10-3S/cm 이하인 것이 바람직하다. 또한, 산화물 반도체층(103)의 도전율은 1.0×10-11S/cm 이상인 것이 바람직하다. 산화물 반도체층(103)의 캐리어 농도 범위는 1×1017/cm3 미만(보다 바람직하게는 1×1011/cm3 이상)이 바람직하다. 산화물 반도체층(103)의 캐리어 농도 범위가 상기의 범위를 초과하면, 박막 트랜지스터가 노멀리 온으로 될 우려가 있다.
반도체층(106)은, 산화물 반도체층(103)보다 도전율이 높고, 산화물 반도체층(103)보다 막 두께가 얇은 것으로 한다. 반도체층(106)의 도전율은 1.0×10-3S/cm보다 큰 것이 바람직하다. 또한, 반도체층(106)의 막 두께는 1nm 이상 50nm 이하로 하고, 바람직하게는 5nm 이상 10nm 이하로 한다. 여기에서, 반도체층(106)의 막 두께는 산화물 반도체층(103)보다 얇으므로, 박막 트랜지스터가 오프일 때에 산화물 반도체층(103)의 에칭 처리가 행해진 부분이 주된 드레인 전류의 흐름이 되고, 도전율이 높은 반도체층(106)에 오프 전류가 흐르지 않아, 오프 전류의 증대가 억제된다.
본 실시형태에서는, 반도체층(106)으로서 In-Ga-Zn-O계 비단결정막을 사용한다. 반도체층(106)에 In-Ga-Zn-O계 비단결정막을 사용하는 경우, 적어도 아모퍼스 성분을 포함하고 있는 것으로 하고, 비정질 구조 중에 결정 입자(나노 크리스탈)를 포함하는 경우도 있다. 이 반도체층(106) 중의 결정 입자(나노 크리스탈)는 직경 1nm 내지 10nm, 대표적으로는 2nm 내지 4nm 정도이다. 그러나, 반도체층(106)은 In-Ga-Zn-O계 비단결정막에만 한정되지 않는다. 상기 조건을 충족시키면, In-Ga-Zn-O계 비단결정 이외의 산화물 반도체, 단결정 반도체, 다결정 반도체, 미결정 반도체, 비정질 반도체, 화합물 반도체 등의 반도체를 사용하여도 좋다. 반도체층(106)에 In-Ga-Zn-O계 비단결정막을 사용하면, 산화물 반도체층(103)과 반도체층(106)을 연속하여 형성할 수 있기 때문에, 박막 트랜지스터 제작의 효율화를 도모하고, 생산성을 향상할 수 있다.
반도체층(106)으로서 In-Ga-Zn-O계 비단결정막을 사용하는 경우, 산화물 반도체층(103)의 스퍼터링 성막에 있어서의 성막 가스 전체에 대한 산소 가스 유량의 비율보다도, 반도체층(106)의 스퍼터링 성막에 있어서의 성막 가스 전체에 대한 산소 가스 유량의 비율을 작게 함으로써, 산화물 반도체층(103)보다 반도체층(106)의 도전율을 높게 할 수 있다. 반도체층(106)의 성막 조건은, 성막 가스 전체에 대한 산소 가스 유량의 비율을 10체적% 미만으로 하는 것이 바람직하다. 또한, 산화물 반도체층(103)의 성막 조건은, 성막 가스 전체에 대한 산소 가스의 비율을 10체적% 이상으로 하는 것이 바람직하다. 또한, 반도체층(106)의 성막 조건은, 성막 가스에 산소 가스를 포함하지 않는, 아르곤 등의 희가스 환경 하로 하여도 좋다.
박막 트랜지스터의 활성층을, 반도체층(106)과 산화물 반도체층(103)의 적층 구조로 함으로써, 박막 트랜지스터가 온일 때에는, 도전율이 높은 반도체층(106)에 주된 드레인 전류의 흐름을 유도하여, 전계 효과 이동도를 증대시킬 수 있다. 또한, 박막 트랜지스터가 오프일 때에는 산화물 반도체층(103)의 에칭 처리가 실시된 부분을 주된 드레인 전류의 흐름으로 함으로써, 도전율이 높은 반도체층(106)에 오프 전류가 흐르는 것을 막아, 오프 전류의 증대를 억제할 수 있다.
소스 전극층 또는 드레인 전극층(105a, 105b)은, 제 1 도전층(112a, 112b), 제 2 도전층(113a, 113b), 제 3 도전층(114a, 114b)으로 이루어지는 3층 구조로 되어 있다. 제 1 도전층(112a, 112b) 내지 제 3 도전층(114a, 114b)의 재료로서는, 알루미늄, 구리, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등의 금속재료, 또는 이들의 금속재료를 주성분으로 하는 합금재료, 또는 이들의 금속재료를 성분으로 하는 질화물을 사용할 수 있다. 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하지만, 내열성이 낮거나, 또는 부식되기 쉽다는 문제점이 있으므로 내열성 도전성 재료와 조합하여 사용하는 것이 바람직하다. 내열성 도전성 재료로서는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등을 사용한다.
예를 들어, 제 1 도전층(112a, 112b) 및 제 3 도전층(114a, 114b)에 내열성 도전성 재료인 티타늄을 사용하고, 제 2 도전층(113a, 113b)에 저저항인 네오디뮴을 포함하는 알루미늄 합금을 사용하는 것이 바람직하다. 이러한 구성으로 함으로써, 알루미늄의 저저항성을 살리면서, 힐록의 발생을 저감할 수 있다. 또, 본 실시형태에서는, 소스 전극층 또는 드레인 전극층(105a, 105b)을 제 1 도전층(112a, 112b), 제 2 도전층(113a, 113b), 제 3 도전층(114a, 114b)으로 이루어지는 3층 구조로 하였지만, 이것에 한정되지 않으며, 단층 구조로 하거나, 2층 구조로 하거나, 4층 이상의 구조로 하여도 좋다.
상술한 바와 같은 구성으로 함으로써, 활성층이 되는 산화물 반도체층과 게이트 절연층의 사이에, 상기 산화물 반도체층보다 도전율이 높고, 막 두께가 얇은 반도체층을 형성하고, 박막 트랜지스터가 온일 때에 전계 효과 이동도를 향상시킬 수 있다. 또한, 박막 트랜지스터의 전계 효과 이동도를 향상시키면서도 오프 전류의 증대를 억제할 수 있다.
또, 본 실시형태에 나타내는 구성은, 다른 실시형태에 나타낸 구성을 적절하게 조합하여 사용할 수 있는 것으로 한다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에서 나타낸 박막 트랜지스터를 포함하는 표시 장치의 제작 공정에 대해서, 도 2 내지 도 9을 사용하여 설명한다. 도 2와 도 3은 단면도이며, 도 4 내지 도 7은 평면도로 되고, 도 4 내지 도 7의 선 A1-A2 및 선 B1-B2는, 도 2 및 도 3의 단면도에 나타내는 선 A1-A2, 선 B1-B2에 대응한다.
우선, 기판(100)을 준비한다. 기판(100)은, 바륨 보로 실리케이트 유리, 알루미노 보로 실리케이트 유리, 또는 알루미노 실리케이트 유리 등, 퓨전법이나 플로트법으로 제작되는 무알칼리 유리 기판, 세라믹 기판 외에, 본 제작 공정의 처리 온도를 견딜 수 있는 내열성을 가지는 플라스틱 기판 등을 사용할 수 있다. 또한, 스테인리스 합금 등의 금속기판의 표면에 절연막을 형성한 기판을 적용하여도 좋다. 기판(100)의 크기는, 320mm×400mm, 370mm×470mm, 550mm×650mm, 600mm×720mm, 680mm×880mm, 730mm×920mm, 1000mm×1200mm, 1100mm×1250mm, 1150mm×1300mm, 1500mm×1800mm, 1900mm×2200mm, 2160mm×2460mm, 2400mm×2800mm, 또는 2850mm×3050mm 등을 사용할 수 있다.
또 기판(100) 위에 하지막으로서 절연막을 형성하여도 좋다. 하지막으로서는, CVD법이나 스퍼터링법 등을 사용하여, 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 또는 질화산화실리콘막의 단층, 또는 적층으로 형성하면 좋다. 기판(100)으로서 유리 기판과 같은 가동 이온을 함유하는 기판을 사용하는 경우, 하지막으로서 질화실리콘막, 질화산화실리콘막 등의 질소를 함유하는 막을 사용함으로써, 가동 이온이 산화물 반도체층이나 반도체층에 침입하는 것을 막을 수 있다.
다음에, 게이트 전극층(101)을 포함하는 게이트 배선, 용량 배선(108), 및 제 1 단자(121)를 형성하기 위한 도전막을 스퍼터링법이나 진공 증착법으로 기판(100) 전체면에 성막한다. 그 다음에, 도전막을 기판(100) 전체면에 형성한 후, 제 1 포토리소그래피 공정을 행하고, 레지스트 마스크를 형성하고, 에칭에 의해 사용하지 않는 부분을 제거하여 배선 및 전극(게이트 전극층(101)을 포함하는 게이트 배선, 용량 배선(108), 및 제 1 단자(121))을 형성한다. 이 때 단절(段切) 방지를 위해서, 적어도 게이트 전극층(101)의 단부에 테이퍼 형상이 형성되도록 에칭하는 것이 바람직하다. 이 단계에서의 단면도를 도 2a에 도시하였다. 또, 이 단계에서의 평면도가 도 4에 상당한다.
게이트 전극층(101)을 포함하는 게이트 배선과 용량 배선(108), 단자부의 제 1 단자(121)는, 알루미늄, 구리, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등의 금속재료, 또는 이들의 금속재료를 주성분으로 하는 합금재료, 또는 이들의 금속재료를 성분으로 하는 질화물을 사용하여, 단층 또는 적층으로 형성할 수 있다. 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하지만, 내열성이 낮고, 또는 부식되기 쉽다는 문제점이 있어서 내열성 도전성 재료와 조합하여 사용하는 것이 바람직하다. 내열성 도전성 재료로서는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등을 사용한다.
예를 들어, 게이트 전극층(101)의 적층 구조로서는, 알루미늄층 위에 몰리브덴층이 적층된 2층의 적층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층 구조, 또는 구리층 위에 질화티타늄층 또는 질화탄탈을 적층한 2층 구조, 질화티타늄층과 몰리브덴층을 적층한 2층 구조로 하는 것이 바람직하다. 3층의 적층 구조로서는, 텅스텐층 또는 질화텅스텐과, 알루미늄과 실리콘의 합금 또는 알루미늄과 티타늄의 합금과, 질화티타늄 또는 티타늄층을 적층한 구조로 하는 것이 바람직하다.
계속하여, 게이트 전극층(101) 위에 게이트 절연층(102)을 전체면에 성막한다. 게이트 절연층(102)은 CVD법이나 스퍼터링법 등을 사용하여, 막 두께를 50 내지 250nm로 한다.
예를 들어, 게이트 절연층(102)으로서 CVD법이나 스퍼터링법에 의해 산화실리콘막을 사용하여, 100nm의 두께로 형성한다. 물론, 게이트 절연층(102)은 이러한 산화실리콘막에 한정되지 않으며, 산화질화실리콘막, 질화산화실리콘막, 질화실리콘막, 산화알루미늄막, 산화탄탈막 등의 다른 절연막을 사용하여, 이들의 재료로 이루어지는 단층 또는 적층 구조로서 형성하여도 좋다.
또, 게이트 절연층(102)으로서, 유기 실란 가스를 사용한 CVD법에 의해 산화실리콘층을 형성할 수도 있다. 유기 실란 가스로서는, 규산에틸(TEOS:화학식Si(OC2H5)4), 테트라메틸실란(TMS:화학식Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
또, 게이트 절연층(102)으로서, 알루미늄, 이트륨, 또는 하프늄의 산화물, 질화물, 산화질화물, 또는 질화산화물의 일종 또는 이들의 화합물을 적어도 2종 이상 포함하는 화합물을 사용할 수도 있다.
또, 본 명세서에 있어서, 산화질화물이란, 그 조성으로서, 질소원자보다도 산소원자의 수가 많은 물질을 가리키고, 질화산화물이란, 그 조성으로서, 산소원자보다 질소원자의 수가 많은 물질을 가리킨다. 예를 들어, 산화질화실리콘막이란, 그 조성으로서, 질소원자보다도 산소원자의 수가 많고, 러더포드 후방 산란법(RBS:Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS:Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 농도 범위로서 산소가 50 내지 70원자%, 질소가 0.5 내지 15원자%, 실리콘이 25 내지 35원자%, 수소가 0.1 내지 10원자%의 범위에서 포함되는 것을 말한다. 또한, 질화산화실리콘막과는, 그 조성으로서, 산소원자보다 질소원자의 수가 많고, RBS 및 HFS를 사용하여 측정한 경우에, 농도 범위로서 산소가 5 내지 30원자%, 질소가 20 내지 55원자%, 실리콘이 25 내지 35원자%, 수소가 10 내지 30원자%의 범위로 포함되는 것을 말한다. 단, 산화질화실리콘 또는 질화산화실리콘을 구성하는 원자의 합계를 100원자%로 하였을 때, 질소, 산소, 실리콘 및 수소의 함유 비율이 상기의 범위 내에 포함되는 것으로 한다.
또, 산화물 반도체층(103) 및 반도체층(106)을 형성하기 위한 산화물 반도체막을 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하고, 게이트 절연층(102)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역스퍼터란, 타깃측에 전압을 인가하지 않고, 아르곤 환경 하에서 기판측에 RF전원을 사용하여 전압을 인가하여 기판에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또, 아르곤 환경 대신에 질소, 헬륨 등을 사용하여도 좋다. 또한, 아르곤 환경에 산소, 수소, N2O 등을 더한 환경에서 행하여도 좋다. 또한, 아르곤 환경에 Cl2, CF4 등을 더한 환경에서 행하여도 좋다. 역스퍼터 처리 후, 대기에 노출시키지 않고 제 1 산화물 반도체막을 성막함으로써, 게이트 절연층(102)과 반도체층(106)의 계면에 먼지나 수분이 부착되는 것을 막을 수 있다.
다음에, 게이트 절연층(102) 위에, 반도체층(106)을 형성하기 위한 제 1 산화물 반도체막(본 실시형태에서는 제 1 In-Ga-Zn-O계 비단결정막)을, 스퍼터링법을 사용하여 아르곤 등의 희가스와 산소 가스의 환경 하에서 성막한다. 단, 산소 가스에서는 반드시 필요하지 않다. 구체적인 조건 예로서는, 직경 8인치의 In, Ga, 및 Zn을 포함하는 산화물 반도체 타깃(In2O3:Ga2O3:ZnO=1:1:1)을 사용하여, 기판과 타깃 사이의 거리를 170mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 성막 가스 Ar:O2=50:1(sccm), 성막 온도를 실온으로 하여 스퍼터링 성막을 한다. 또한, 타깃으로서는, In2O3를 포함하는 직경 8인치의 원반 상에 펠릿형의 Ga2O3과 ZnO를 배치하도록 하여도 좋다.
In2O3:Ga2O3:ZnO=1:1:1로 한 타깃을 의도적으로 사용하고 있는 것에도 불구하고, 성막 직후에 크기 1nm 내지 10nm의 결정 입자를 포함하는 In-Ga-Zn-O계 비단결정막이 형성되는 경우가 있다. 또, 타깃의 성분비, 성막 압력(0.1Pa 내지 2.0Pa), 전력(250W 내지 3000W: 8인치φ), 온도(실온 내지 100℃), 반응성 스퍼터의 성막 조건 등을 적절하게 조절함으로써 결정 입자의 유무나, 결정 입자의 밀도나, 직경 사이즈는, 1nm 내지 10nm의 범위에서 조절될 수 있다고 할 수 있다. 제 1 In-Ga-Zn-O계 비단결정막의 막 두께는, 1nm 내지 50nm로 하고 바람직하게는 5nm 내지 10nm로 한다. 물론, 막 중에 결정 입자가 포함되는 경우, 포함되는 결정 입자의 사이즈가 막 두께를 초과하는 크기로 되지 않는다. 또한, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다.
반도체층(106)으로서 In-Ga-Zn-O계 비단결정막을 사용함으로써, 제 1 산화물 반도체막과 제 2 산화물 반도체막을 연속하여 성막할 수 있으므로, 표시 장치 제작의 효율화를 도모하고, 생산성을 향상할 수 있다. 또, 본 실시형태에서는, 반도체층(106)으로서 In-Ga-Zn-O계 비단결정막을 사용하고 있지만, 이것에 한정되지 않고, In-Ga-Zn-O계 비단결정 이외의 산화물 반도체, 단결정 반도체, 다결정 반도체, 미결정 반도체, 비정질 반도체, 화합물 반도체 등의 반도체를 사용하여도 좋다.
계속하여, 대기에 노출시키지 않고, 산화물 반도체층(103)을 형성하기 위한 제 2 산화물 반도체막(본 실시형태에서는 제 2 In-Ga-Zn-O계 비단결정막)을, 스퍼터링법을 사용하여 아르곤 등의 희가스와 산소 가스의 환경 하에서 성막한다. 구체적인 조건예로서는, 직경 8인치의 In, Ga, 및 Zn을 포함하는 산화물 반도체 타깃(In2O3:Ga2O3:ZnO=1:1:1)을 사용하여, 기판과 타깃 사이의 거리를 17Omm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 성막 가스 Ar:O2=50:5(sccm), 성막 온도를 실온으로 하여 스퍼터링 성막을 행한다. 또한, 타깃으로서는, In2O3을 포함하는 직경 8인치의 원반 위에 펠릿형의 Ga2O3과 ZnO를 배치하도록 하여도 좋다. 또, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감시킬 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. 제 2 In-Ga-Zn-O계 비단결정막의 막 두께는, 10nm 내지 300nm로 하고 바람직하게는 20nm 내지 100nm로 한다.
제 2 In-Ga-Zn-O계 비단결정막의 스퍼터링 성막에 있어서의 성막 가스 전체에 대한 산소 가스 유량의 비율보다도, 제 1 In-Ga-Zn-O계 비단결정막의 스퍼터링 성막에 있어서의 성막 가스 전체에 대한 산소 가스 유량의 비율을 작게 한다. 이로써, 제 2 In-Ga-Zn-O계 비단결정막보다 제 1 In-Ga-Zn-O계 비단결정막의 도전율을 높게 할 수 있다. 제 1 In-Ga-Zn-O계 비단결정막의 성막 조건은, 성막 가스 전체에 대한 산소 가스 유량의 비율을 10체적% 미만으로 하는 것이 바람직하다. 또한, 제 2 In-Ga-Zn-O계 비단결정막의 성막 조건은, 성막 가스 전체에 대한 산소 가스의 비율을 10체적% 이상으로 하는 것이 바람직하다. 또한, 제 1 In-Ga-Zn-O계 비단결정막의 성막 조건은, 성막 가스에 산소 가스를 포함하지 않는, 아르곤 등의 희가스 환경 하로 하여도 좋다.
제 2 In-Ga-Zn-O계 비단결정막의 성막은, 먼저 역스퍼터링을 행한 챔버와 동일 챔버를 사용하여도 좋고, 먼저 역스퍼터링을 행한 챔버와 다른 챔버에서 성막하여도 좋다.
스퍼터링법에는 스퍼터링용 전원에 고주파 전원을 사용하는 RF 스퍼터링법과, DC 스퍼터링법이 있고, 또한 펄스적으로 바이어스를 주는 펄스 DC 스퍼터링법도 있다. RF 스퍼터링법은 주로 절연막을 성막하는 경우에 사용되고, DC 스퍼터링법은 주로 금속막을 성막하는 경우에 사용할 수 있다.
또, 재료의 다른 타깃을 복수 설치할 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터링 장치는, 동일 챔버에서 다른 재료막을 적층 성막할 수도 있고, 동일 챔버에서 복수 종류의 재료를 동시에 방전시켜서 성막할 수도 있다.
또, 챔버 내부에 자석기구를 구비한 마그네트론 스퍼터링법을 사용하는 스퍼터링 장치나, 글로우 방전을 사용하지 않고 마이크로파를 사용하여 발생시킨 플라즈마를 사용하는 ECR 스퍼터링법을 사용하는 스퍼터링 장치가 있다.
또, 스퍼터링법을 사용하는 성막 방법으로서, 성막 중에 타깃 물질과 스퍼터 가스 성분을 화학 반응시켜서 이들의 화합물 박막을 형성하는 리액티브 스퍼터링법이나, 성막 중에 기판에도 전압을 가하는 바이어스 스퍼터링법도 있다.
다음에, 제 2 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 제 1 In-Ga-Zn-O계 비단결정막 및 제 2 In-Ga-Zn-O계 비단결정막을 에칭 한다. 에칭에는, 시트르산이나 옥살산 등의 유기산을 에천트로서 사용할 수 있다. 여기에서는, ITO07N(Kanto Chemical Co.,Inc. 제조)을 사용한 웨트 에칭에 의해, 불필요한 부분을 제거하여 제 1 In-Ga-Zn-O계 비단결정막 및 제 2 In-Ga-Zn-O계 비단결정막을 섬 형상으로 하고, 제 1 In-Ga-Zn-O계 비단결정막으로 이루어지는 반도체층(106), 제 2 In-Ga-Zn-O계 비단결정막인 산화물 반도체막(111)을 형성한다. 반도체층(106) 및 산화물 반도체막(111)의 단부를 테이퍼 형상으로 에칭함으로써, 단차 형상에 의한 배선의 단절(段切)을 막을 수 있다. 또, 여기에서의 에칭은, 웨트 에칭에 한정되지 않고 드라이 에칭을 사용하여도 좋다. 이 단계에서의 단면도를 도 2b에 도시하였다. 또, 이 단계에서의 평면도가 도 5에 상당한다.
계속하여, 제 3 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 게이트 전극층(101)과 같은 재료의 배선이나 전극층에 달하는 콘택트 홀을 형성한다. 이 콘택트 홀은 후에 형성하는 도전막과 직접 접속하기 위해서 형성한다. 예를 들어, 구동 회로에 있어서, 게이트 전극층과 소스 전극층 또는 드레인 전극층과 직접 접하는 박막 트랜지스터나, 단자부의 게이트 배선과 전기적으로 접속하는 단자를 형성하는 경우에 콘택트 홀을 형성한다.
다음에, 반도체층(106) 및 산화물 반도체막(111) 위에 금속재료로 이루어지는 제 1 도전층(112), 제 2 도전층(113), 제 3 도전층(114)을 스퍼터링법이나 진공 증착법으로 성막한다. 이 단계에서의 단면도를 도 2c에 도시하였다.
제 1 도전층(112), 제 2 도전층(113), 제 3 도전층(114)의 재료로서는, 알루미늄, 구리, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등의 금속재료, 또는 이들의 금속재료를 주성분으로 하는 합금재료, 또는 이들의 금속재료를 성분으로 하는 질화물을 사용할 수 있다. 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하지만, 내열성이 낮고, 또는 부식되기 쉽다는 문제점이 있기 때문에 내열성 도전성 재료와 조합하여 사용하는 것이 바람직하다. 내열성 도전성 재료로서는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등을 사용한다.
여기서는, 제 1 도전층(112) 및 제 3 도전층(114)으로서 내열성 도전성 재료인 티타늄을 사용하고, 제 2 도전층(113)으로서 네오디뮴을 포함하는 알루미늄 합금을 사용한다. 이러한 구성으로 함으로써, 알루미늄의 저저항성을 살리면서, 힐록의 발생을 저감할 수 있다. 또, 본 실시형태에서는 제 1 도전층(112) 내지 제 3 도전층(114)으로 이루어지는 3층 구조로 하였지만, 이것에 한정되지 않으며, 단층 구조로 하여도 좋고, 2층 구조로 하여도 좋고, 4층 이상의 구조로 하여도 좋다. 예를 들어, 티타늄막의 단층 구조로 하여도 좋고, 실리콘을 포함하는 알루미늄막의 단층 구조로 하여도 좋다.
다음에, 제 4 포토리소그래피 공정을 행하여, 레지스트 마스크(131)를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 소스 전극층 또는 드레인 전극층(105a, 105b), 산화물 반도체층(103) 및 접속 전극(120)을 형성한다. 이 때의 에칭 방법으로서 웨트 에칭 또는 드라이 에칭을 사용한다. 예를 들어, 제 1 도전층(112) 및 제 3 도전층(114)에 티타늄을, 제 2 도전층(113)에 네오디뮴을 포함하는 알루미늄 합금을 사용하는 경우에는, 과산화수소수 또는 가열 염산을 에천트로 사용하여 웨트 에칭할 수 있다. 이 에칭 공정에 있어서, 산화물 반도체막(111)의 노출 영역도 일부 에칭되고, 소스 전극층 또는 드레인 전극층(105a, 105b)의 사이에, 소스 전극층 또는 드레인 전극층(105a, 105b)과 겹치는 영역보다도 막 두께가 얇은 영역을 가지는 산화물 반도체층(103)이 된다. 따라서 박막 트랜지스터의 채널 형성 영역은 산화물 반도체층(103)의 막 두께가 얇은 영역과 겹치게 된다.
도 3a에서는, 제 1 도전층(112) 내지 제 3 도전층(114), 산화물 반도체막(111)의 에칭을 과산화수소수 또는 가열 염산을 에천트로 하는 에칭으로 1회 행할 수 있기 때문에, 소스 전극층 또는 드레인 전극층(105a, 105b) 및 산화물 반도체층(103)의 단부는 일치하고, 연속적인 구조로 할 수 있다. 또 웨트 에칭을 사용하기 때문에, 에칭이 등방적으로 행해지고, 소스 전극층 또는 드레인 전극층(105a, 105b)의 단부는 레지스트 마스크(131)보다 후퇴하고 있다. 이상의 공정으로 산화물 반도체층(103) 및 반도체층(106)을 채널 형성 영역으로 하는 박막 트랜지스터(170)를 제작할 수 있다. 이 단계에서의 단면도를 도 3a에 도시하였다. 또, 이 단계에서의 평면도가 도 6에 상당한다.
여기서, 200℃ 내지 600℃, 대표적으로는 250℃ 내지 500℃의 열처리를 행하는 것이 바람직하다. 여기에서는 노(爐)에 넣고, 질소 환경 하에서 350℃, 1시간의 열처리를 행한다. 이 열처리에 의해 In-Ga-Zn-O계 비단결정막의 원자 레벨의 재배열이 행해진다. 이 열처리에 의해 캐리어의 이동을 저해하는 변형이 해방되기 때문에, 여기에서의 열처리(광 어닐링도 포함함)는 중요하다. 또, 열처리를 하는 타이밍은, 제 2 In-Ga-Zn-O계 비단결정막의 성막 후라면 특히 한정되지 않고, 예를 들어 화소 전극 형성 후에 행하여도 좋다.
또, 노출되어 있는 산화물 반도체층(103)의 채널 형성 영역에, 산소 라디칼 처리를 하여도 좋다. 산소 라디칼 처리를 행함으로써 박막 트랜지스터를 노멀리 오프로 할 수 있다. 또한, 라디칼 처리를 행함으로써, 산화물 반도체층(103)의 에칭에 의한 대미지를 회복할 수 있다. 라디칼 처리는 O2, N2O, 바람직하게는 산소를 포함하는 N2, He, Ar 환경 하에서 행하는 것이 바람직하다. 또한, 상기 환경에 Cl2, CF4를 더한 환경 하에서 행하여도 좋다. 또, 라디칼 처리는, 무바이어스로 행하는 것이 바람직하다.
또, 이 제 4 포토리소그래피 공정에 있어서, 소스 전극층 또는 드레인 전극층(105a, 105b)과 같은 재료인 제 2 단자(122)를 단자부에 남긴다. 또, 제 2 단자(122)는 소스 배선(소스 전극층 또는 드레인 전극층(105a, 105b)을 포함하는 소스 배선)과 전기적으로 접속되어 있다.
또, 단자부에 있어서, 접속 전극(120)은, 게이트 절연층(102)에 형성된 콘택트 홀을 사이에 두고 단자부의 제 1 단자(121)와 직접 접속된다. 또, 여기에서는 도시하지 않지만, 상술한 공정과 같은 공정을 거쳐서 구동 회로의 박막 트랜지스터의 소스 배선 또는 드레인 배선과 게이트 전극이 직접 접속된다.
또, 다계조 마스크에 의해 형성한 복수(대표적으로는 2종류)의 두께 영역을 가지는 레지스트 마스크를 사용하면, 레지스트 마스크의 수를 줄일 수 있기 때문에, 공정 간략화, 저비용화를 도모할 수 있다.
다음으로, 레지스트 마스크(131)를 제거하고, 박막 트랜지스터(170)를 덮는 보호 절연층(107)을 형성한다. 보호 절연층(107)은 스퍼터링법 등을 사용하여 얻어지는 질화실리콘막, 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 산화탄탈막 등을 사용할 수 있다.
다음에, 제 5 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 보호 절연층(107)의 에칭에 의해 드레인 전극층(105b)에 달하는 콘택트 홀(125)을 형성한다. 또한, 여기에서의 에칭에 의해 제 2 단자(122)에 도달하는 콘택트 홀(127), 접속 전극(120)에 달하는 콘택트 홀(126)도 형성한다. 이 단계에서의 단면도를 도 3b에 도시한다.
다음으로, 레지스트 마스크를 제거한 후, 투명 도전막을 성막한다. 투명 도전막의 재료로서는 산화인듐(In2O3)이나 산화인듐산화주석 합금(In2O3-SnO2, ITO로 약기함) 등을 스퍼터링법이나 진공 증착법 등을 사용하여 형성한다. 이러한 재료의 에칭 처리는 염산계의 용액에 의해 행한다. 그러나, 특히 ITO의 에칭은 잔사가 발생하기 쉬우므로, 에칭 가공성을 개선하기 위해서 산화인듐산화아연 합금(In2O3-ZnO)을 사용하여도 좋다.
다음에, 제 6 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 화소 전극층(110)을 형성한다.
또, 이 제 6 포토리소그래피 공정에 있어서, 용량부에 있어서의 게이트 절연층(102) 및 보호 절연층(107)을 유전체로 하고, 용량 배선(108)과 화소 전극층(110)으로 유지용량이 형성된다.
또, 이 제 6 포토리소그래피 공정에 있어서, 제 1 단자 및 제 2 단자를 레지스트 마스크로 덮어 단자부에 형성된 투명 도전막(128, 129)을 남긴다. 투명 도전막(128, 129)은 FPC와의 접속에 사용되는 전극 또는 배선이 된다. 제 1 단자(121)와 직접 접속된 접속 전극(120) 위에 형성된 투명 도전막(128)은, 게이트 배선의 입력 단자로서 기능하는 접속용의 단자전극이 된다. 제 2 단자(122) 위에 형성된 투명 도전막(129)은, 소스 배선의 입력 단자로서 기능하는 접속용의 단자전극이다.
계속하여, 레지스트 마스크를 제거하고, 이 단계에서의 단면도를 도 3c에 도시한다. 또, 이 단계에서의 평면도가 도 7에 상당한다.
또, 도 8a1, 도 8a2는, 이 단계에서의 게이트 배선 단자부의 평면도 및 단면도를 각각 도시한다. 도 8a1은 도 8a2 중의 C1-C2선에 따른 단면도에 상당한다. 도 8a1에 있어서, 보호 절연막(154) 위에 형성되는 투명 도전막(155)은, 입력 단자로서 기능하는 접속용의 단자전극이다. 또한, 도 8a1에 있어서, 단자부에서는, 게이트 배선과 같은 재료로 형성되는 제 1 단자(151)와, 소스 배선과 같은 재료로 형성되는 접속 전극(153)이 게이트 절연층(152)을 사이에 두고 겹쳐 직접 접하여 도통시킨다. 또한, 접속 전극(153)과 투명 도전막(155)이 보호 절연막(154)에 형성된 콘택트 홀을 사이에 두고 직접 접하여 도통시킨다.
또, 도 8b1, 및 도 8b2는 소스 배선 단자부의 평면도 및 단면도를 각각 도시한다. 또한, 도 8b1은 도 8b2 중의 D1-D2선에 따른 단면도에 상당한다. 도 8b1에 있어서, 보호 절연막(154) 위에 형성되는 투명 도전막(155)은, 입력 단자로서 기능하는 접속용의 단자전극이다. 또한, 도 8b1에서, 단자부에서는, 게이트 배선과 같은 재료로 형성되는 전극(156)이, 소스 배선과 전기적으로 접속되는 제 2 단자(150)의 하방에 게이트 절연층(102)을 사이에 두고 겹친다. 전극(156)은 제 2 단자(150)와는 전기적으로 접속하고 있지 않고, 전극(156)을 제 2 단자(150)와 다른 전위, 예를 들어 플로팅, GND, 0V 등으로 설정하면, 노이즈 대책을 위한 용량 또는 정전기 대책을 위한 용량을 형성할 수 있다. 또한, 제 2 단자(150)는, 보호 절연막(154)을 사이에 두고 투명 도전막(155)과 전기적으로 접속한다.
게이트 배선, 소스 배선, 및 용량 배선은 화소 밀도에 따라서 복수개 형성되는 것이다. 또한, 단자부에 있어서는, 게이트 배선과 동전위의 제 1 단자, 소스 배선과 동전위의 제 2 단자, 용량 배선과 동전위의 제 3 단자 등이 복수 나란히 배치된다. 각각의 단자의 수는, 각각 임의인 수로 설치하면 좋은 것으로서, 실시자가 적절하게 결정하면 좋다.
이렇게 하여 6회의 포토리소그래피 공정에 의해, 6장의 포토마스크를 사용하여, 보텀 게이트형의 n채널형 박막 트랜지스터인 박막 트랜지스터(170)를 가지는 화소박막 트랜지스터부, 유지용량을 완성시킬 수 있다. 그리고, 이들을 각각의 화소에 대응하여 매트릭스 형상으로 배치하여 화소부를 구성함으로써 액티브 매트릭스형의 표시 장치를 제작하기 위한 한쪽의 기판으로 할 수 있다. 본 명세서에서는 편의상 이러한 기판을 액티브 매트릭스 기판이라고 부른다.
액티브 매트릭스형의 액정 표시 장치를 제작하는 경우에는, 액티브 매트릭스 기판과, 대향 전극이 형성된 대향 기판의 사이에 액정층을 형성하고, 액티브 매트릭스 기판과 대향 기판을 고정한다. 또, 대향 기판에 형성된 대향 전극과 전기적으로 접속하는 공통 전극을 액티브 매트릭스 기판 위에 형성하고, 공통 전극과 전기적으로 접속하는 제 4 단자를 단자부에 설치한다. 이 제 4 단자는, 공통 전극을 고정 전위, 예를 들어 GND, 0V 등에 설정하기 위한 단자이다.
또, 본 실시형태는, 도 7의 화소 구성에 한정되지 않고, 도 7과는 다른 평면도의 예를 도 9에 도시한다. 도 9에서는 용량 배선을 형성하지 않고, 화소 전극을 서로 이웃하는 화소의 게이트 배선과 보호 절연막 및 게이트 절연층을 사이에 두고 겹쳐서 유지용량을 형성하는 예이며, 이 경우, 용량 배선 및 용량 배선과 접속하는 제 3 단자는 생략할 수 있다. 또, 도 9에서, 도 7과 같은 부분에는 같은 부호를 사용하여 설명한다.
액티브 매트릭스형의 액정 표시 장치에 있어서는, 매트릭스 형상으로 배치된 화소 전극을 구동함으로써, 화면 위에 표시 패턴이 형성된다. 상세하게는 선택된 화소 전극과 상기 화소 전극에 대응하는 대향 전극의 사이에 전압이 인가됨으로써, 화소 전극과 대향 전극 사이에 배치된 액정층의 광학 변조가 행지지고, 이 광학변조가 표시 패턴으로서 관찰자에게 인식된다.
액정 표시 장치의 동화표시에 있어서, 액정 분자 자체의 응답이 느리기 때문에, 잔상이 생기거나, 또는 동화의 흐릿함이 생긴다는 문제가 있다. 액정 표시 장치의 동화 특성을 개선하기 위해서, 전체면 흑색 표시를 1 프레임 걸러서 행하는, 소위, 흑색 삽입이라고 불리는 구동 기술이 있다.
또, 통상의 수직 주기를 1.5배 또는 2배 이상으로 함으로써 동화 특성을 개선하는, 소위, 배속 구동이라고 불리는 구동 기술도 있다.
또, 액정 표시 장치의 동화 특성을 개선하기 위해서, 백라이트로서 복수의 LED(발광 다이오드) 광원 또는 복수의 EL 광원 등을 사용하여 면 광원을 구성하고, 면 광원을 구성하고 있는 각 광원을 독립하여 1 프레임 기간 내에서 간헐 점등 구동하는 구동 기술도 있다. 면광원으로서, 3종류 이상의 LED를 사용하여도 좋고, 백색 발광의 LED를 사용하여도 좋다. 독립적으로 복수의 LED를 제어할 수 있기 때문에, 액정층의 광학 변조의 전환 타이밍에 맞추어 LED의 발광 타이밍을 동기시킬 수도 있다. 이 구동 기술은, LED를 부분적으로 소등할 수 있기 때문에, 특히 한 화면을 차지하는 검은 표시 영역의 비율이 많은 영상 표시의 경우에는, 소비 전력의 저감 효과를 도모할 수 있다.
이러한 구동 기술을 조합시킴으로써, 액정 표시 장치의 동화 특성 등의 표시 특성을 종래보다도 개선할 수 있다.
본 실시형태에서 얻어지는 n채널형의 트랜지스터는, In-Ga-Zn-O계 비단결정막을 채널 형성 영역에 사용하고 있고, 양호한 동(動) 특성을 가지기 때문에, 이들의 구동 기술을 조합시킬 수 있다.
또, 발광 표시 장치를 제작하는 경우, 유기 발광 소자의 한쪽의 전극(캐소드라고도 부름)은, 저전원 전위, 예를 들어 GND, 0V 등으로 설정하기 위해서, 단자부에, 캐소드를 저전원 전위, 예를 들어 GND, 0V 등으로 설정하기 위한 제 4 단자가 형성된다. 또한, 발광 표시 장치를 제작하는 경우에는, 소스 배선, 및 게이트 배선에 더하여 전원 공급선을 형성한다. 따라서, 단자부에는, 전원 공급선과 전기적으로 접속하는 제 5 단자를 형성한다.
상술한 바와 같이, 산화물 반도체층을 사용한 박막 트랜지스터에 있어서, 산화물 반도체층과 게이트 절연층의 사이에, 상기 산화물 반도체층보다 도전율이 높고, 막 두께가 얇은 반도체층을 형성함으로써, 상기 박막 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 또한, 박막 트랜지스터의 전계 효과 이동도를 향상시키면서도 오프 전류의 증대를 억제할 수 있다.
상기 박막 트랜지스터를 표시 장치의 화소부 및 구동 회로부에 사용함으로써, 전기 특성이 높고 신뢰성이 좋은 표시 장치를 제공할 수 있다.
또, 본 실시형태에 나타내는 구성은, 다른 실시형태에 나타낸 구성을 적절하게 조합하여 사용할 수 있는 것으로 한다.
(실시형태 3)
본 실시형태에서는, 실시형태 1에서 나타낸 박막 트랜지스터와는 다른 형상의 박막 트랜지스터에 대해서 도 10을 사용하여 설명한다.
본 실시형태의 보텀 게이트 구조의 박막 트랜지스터를 도 10에 도시한다. 도 10에 도시하는 박막 트랜지스터에는, 기판(100) 위에 게이트 전극층(101)이 형성되고, 게이트 전극층(101) 위에 게이트 절연층(102)이 형성되고, 게이트 절연층(102) 위에 반도체층(106)이 형성되고, 반도체층(106) 위에 산화물 반도체층(103)이 형성되고, 산화물 반도체층(103) 위에 버퍼층(301a, 301b)이 형성되고, 버퍼층(301a, 301b) 위에 소스 전극층 또는 드레인 전극층(105a, 105b)이 형성되어 있다. 또한, 소스 전극층 또는 드레인 전극층(105a, 105b)은, 제 1 도전층(112a, 112b), 제 2 도전층(113a, 113b), 제 3 도전층(114a, 114b)으로 이루어지는 3층 구조로 되어 있다. 즉, 도 10에 도시하는 박막 트랜지스터는, 실시형태 1에 있어서, 도 1에서 도시한 박막 트랜지스터의 산화물 반도체층(103)과 소스 전극층 또는 드레인 전극층(105a, 105b)과의 사이에 버퍼층(301a, 301b)을 형성한 박막 트랜지스터이다.
소스 영역 또는 드레인 영역으로서 기능하는 버퍼층(301a, 301b)은, 산화물 반도체층(103)과 마찬가지로, In, Ga, 및 Zn을 포함하는 산화물 반도체막인 In-Ga-Zn-O계 비단결정막을 사용하여 형성한다. 단, 버퍼층(301a, 301b)은 n형의 도전형을 가지고, 그 도전율은, 산화물 반도체층(103)의 도전율보다 높아지도록 한다. 또한, 버퍼층(301a, 301b)의 도전율은, 반도체층(106)과 같은 정도이거나, 반도체층(106)의 도전율보다 높아지도록 한다. 또한, 버퍼층(301a, 301b)은, In-Ga-Zn-O계 비단결정막이며, 적어도 아모퍼스 성분을 포함하고 있는 것으로 하고, 비정질 구조 중에 결정 입자(나노 크리스탈)를 포함하는 경우도 있다. 결정 입자(나노 크리스탈)는 직경 1nm 내지 10nm, 대표적으로는 2nm 내지 4nm 정도이다.
버퍼층(301a, 301b)에 사용하는 In-Ga-Zn-O계 비단결정막은, 스퍼터링법으로 성막한다. 구체적인 조건 예로서는, 직경 8인치의 In, Ga, 및 Zn을 포함하는 산화물 반도체 타깃(In2O3:Ga2O3:ZnO=1:1:1)을 사용하여, 기판과 타깃 사이의 거리를 170mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 성막 가스 Ar:O2=50:1(sccm), 성막 온도를 실온으로 하여 스퍼터링 성막을 행한다.
단, 버퍼층(301a, 301b)에 사용하는 In-Ga-Zn-O계 비단결정막은, 산화물 반도체층이나 반도체층에 사용하는 In-Ga-Zn-O계 비단결정막의 성막 조건과 다르게 한다. 예를 들어, 산화물 반도체층에 사용하는 In-Ga-Zn-O계 비단결정막의 성막 조건에 있어서의 산소 가스 유량의 비율보다도 버퍼층(301a, 301b)에 사용하는 In-Ga-Zn-O계 비단결정막의 성막 조건에 있어서의 산소 가스 유량의 비율이 적은 조건으로 한다. 또한, 반도체층에 사용하는 In-Ga-Zn-O계 비단결정막의 성막 조건에 있어서의 산소 가스 유량의 비율에 대하여, 버퍼층(301a, 301b)에 사용하는 In-Ga-Zn-O계 비단결정막의 성막 조건에 있어서의 산소 가스 유량의 비율이 같은 정도이거나, 그것보다 적은 조건으로 한다. 또한, 버퍼층(301a, 301b)에 사용하는 In-Ga-Zn-O계 비단결정막의 성막 조건은, 성막 가스에 산소 가스를 포함하지 않는, 아르곤 등의 희가스 환경 하에서 행하여도 좋다.
버퍼층(301a, 301b)에 사용하는 In-Ga-Zn-O계 비단결정막의 막 두께는, 5nm 내지 20nm로 한다. 물론, 막 중에 결정 입자가 포함되는 경우, 포함되는 결정 입자의 사이즈가 막 두께를 초과하는 크기로 되지 않는다. 본 실시형태에서는, 버퍼층(301a, 301b)에 사용하는 In-Ga-Zn-O계 비단결정막의 막 두께는, 5nm로 한다.
또, 버퍼층(301a, 301b)에 n형을 부여하는 불순물 원소를 포함시켜도 좋다. 불순물 원소로서, 예를 들어 마그네슘, 알루미늄, 티타늄, 철, 주석, 칼슘, 게르마늄, 스칸듐, 이트륨, 지르코늄, 하프늄, 붕소, 탈륨, 납 등을 사용할 수 있다. 마그네슘, 알루미늄, 티타늄 등을 버퍼층에 포함시키면, 산소의 블로킹 효과 등이 있어, 성막 후의 가열 처리 등에 의해 산화물 반도체층의 산소 농도를 최적의 범위 내로 보유할 수 있다.
또, 버퍼층의 캐리어 농도 범위는, 1×1018/cm3 이상(1×1022/cm3 이하)이 바람직하다.
상술한 바와 같이, 버퍼층(301a, 301b)을 형성함으로써, 산화물 반도체층 및 반도체층과, 소스 전극층 또는 드레인 전극층의 사이에서, 쇼트키 접합( schottky junction)보다도 열적 안정성을 향상시킬 수 있고, 박막 트랜지스터의 동작 특성을 안정시킬 수 있다. 또한, 도전성이 좋기 때문에 높은 드레인 전압이라도 양호한 이동도를 유지할 수 있다.
또, 본 실시형태의 박막 트랜지스터의 버퍼층(301a, 301b) 이외의 구조와 재료에 대해서는, 실시형태 1을 참조하고자 한다.
본 실시형태의 박막 트랜지스터의 제작 공정은, 실시형태 2에서 나타낸 박막 트랜지스터의 제작 공정과 거의 같다. 우선, 실시형태 2에서 나타낸 방법으로, 산화물 반도체층(103)을 형성하기 위한 제 2 산화물 반도체막까지 성막하고, 연속하여 버퍼층(301a, 301b)을 형성하기 위한 산화물 반도체막을, 상기의 방법을 사용하여 스퍼터링 성막한다. 다음으로, 제 2 포토리소그래피 공정에 의해, 반도체층(106), 산화물 반도체막(111)과 마찬가지로, 버퍼층(301a, 301b)을 형성하기 위한 산화물 반도체막을 섬 형상으로 에칭하고, 산화물 반도체막(302)을 형성한다(도 11a 참조). 그리고 나서, 실시형태 2에서 나타낸 방법으로, 제 1 도전층(112) 내지 제 3 도전층(114)의 성막까지 행한다(도 11b 참조). 다음으로, 제 4 포토리소그래피 공정에 의해, 소스 전극층 또는 드레인 전극층(105a, 105b), 산화물 반도체층(103)과 마찬가지로, 산화물 반도체막(302)을 에칭하여, 버퍼층(301a, 301b)을 형성한다(도 11c 참조). 이후의 공정은 실시형태 2와 같다.
또, 본 실시형태에 나타내는 구성은, 다른 실시형태에 나타낸 구성을 적절하게 조합하여 사용할 수 있는 것으로 한다.
(실시형태 4)
본 실시형태에서는, 반도체 장치의 일 예인 표시 장치에 있어서, 동일 기판 위에 적어도 구동 회로의 일부와, 화소부에 배치하는 박막 트랜지스터를 제작하는 예에 대해서 이하에 설명한다.
화소부에 배치하는 박막 트랜지스터는, 실시형태 2에 따라서 형성한다. 또한, 실시형태 2에 나타내는 박막 트랜지스터는 n채널형 TFT이기 때문에, 구동 회로 중, n채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성한다.
반도체 장치의 일 예인 액티브 매트릭스형 액정 표시 장치의 블록도의 일 예를 도 14a에 도시한다. 도 14a에 도시하는 표시 장치는, 기판(5300) 위에 표시 소자를 구비한 화소를 복수 가지는 화소부(5301)와, 각 화소를 선택하는 주사선 구동 회로(5302)와, 선택된 화소로의 비디오 신호의 입력을 제어하는 신호선 구동 회로(5303)를 가진다.
화소부(5301)는, 신호선 구동 회로(5303)로부터 열방향으로 신장하여 배치된 복수의 신호선(S1 내지 Sm; 도시하지 않음)에 의해 신호선 구동 회로(5303)와 접속되고, 주사선 구동 회로(5302)로부터 행방향으로 신장하여 배치된 복수의 주사선(G1 내지 Gn; 도시하지 않음)에 의해 주사선 구동 회로(5302)와 접속되고, 신호선(S1 내지 Sm) 및 주사선(G1 내지 Gn)에 대응하여 매트릭스 형상으로 배치된 복수의 화소(도시하지 않음)를 가진다. 그리고, 각 화소는, 신호선(SJ; 신신호선(S1 내지 Sm) 중 어느 하나), 주사선(Gi; 주사선(G1 내지 Gn)중 어느 하나)과 접속된다.
또, 실시형태 1 내지 실시형태 3에 나타내는 박막 트랜지스터는, n채널형 TFT이며, n채널형 TFT로 구성하는 신호선 구동 회로에 있어서 도 15를 사용하여 설명한다.
도 15에 도시하는 신호선 구동 회로는, 드라이버 IC(5601), 스위치군(5602_1 내지 5602_M), 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 배선(5621_1 내지 5621_M)을 가진다. 스위치군(5602_1 내지 5602_M) 각각은, 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 가진다.
드라이버 IC(5601)는 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 배선(5621_1 내지 5621_M)에 접속된다. 그리고, 스위치군(5602_1 내지 5602_M) 각각은, 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 스위치군(5602_1 내지 5602_M) 각각에 대응한 배선(5621_1 내지 5621_M)에 접속된다. 그리고, 배선(5621_1 내지 5621_M) 각각은, 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 사이에 두고, 3개의 신호선(신호선(Sm-2), 신호선(Sm-1), 신호선(Sm)(m=3M))에 접속된다. 예를 들어, J열째의 배선(5621_J; 배선(5621_1) 내지 배선(5621_M)의 중 어느 하나)은, 스위치군(5602_J)이 가지는 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 사이에 두고, 신호선(Sj-2), 신호선(Sj-1), 신호선(Sj)(j=3J)에 접속된다.
또, 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613)에는, 각각 신호가 입력된다.
또, 드라이버 IC(5601)는, 단결정 반도체를 사용하여 형성되어 있는 것이 바람직하다. 또한, 스위치군(5602_1 내지 5602_M)은, 화소부와 동일 기판 위에 형성되어 있는 것이 바람직하다. 따라서, 드라이버 IC(5601)와 스위치군(5602_1 내지 5602_M)은 FPC 등을 통하여 접속하면 좋다. 또는 화소부와 동일한 기판 위에 접합 등에 의해, 단결정 반도체층을 형성하고, 드라이버 IC(5601)를 형성하여도 좋다.
다음에, 도 15에 도시한 신호선 구동 회로의 동작에 대해서, 도 16의 타이밍 차트를 참조하여 설명한다. 또, 도 16의 타이밍 차트는, i행째의 주사선(Gi)이 선택되어 있는 경우의 타이밍 차트를 나타낸다. 또한, i행째의 주사선(Gi)의 선택 기간은, 제 1 서브 선택 기간(T1), 제 2 서브 선택 기간(T2) 및 제 3 서브 선택 기간(T3)으로 분할되어 있다. 또한, 도 15의 신호선 구동 회로는, 다른 행의 주사선이 선택되어 있는 경우라도 도 16에서 같은 동작을 한다.
또, 도 16의 타이밍 차트는, J열째의 배선(5621_J)이 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 사이에 두고, 신호선(Sj-2), 신호선(Sj-1), 신호선(Sj)에 접속되는 경우에 대해서 나타낸다.
또, 도 16의 타이밍 차트는, i행째의 주사선(Gi)이 선택되는 타이밍, 제 1 박막 트랜지스터(5603a)의 온·오프의 타이밍(5703a), 제 2 박막 트랜지스터(5603b)의 온·오프의 타이밍(5703b), 제 3 박막 트랜지스터(5603c)의 온·오프의 타이밍(5703c) 및 J열째의 배선(5621_J)에 입력되는 신호(5721_J)를 나타낸다.
또, 배선(5621_1) 내지 배선(5621_M)에는 제 1 서브 선택 기간(T1), 제 2 서브 선택 기간(T2) 및 제 3 서브 선택 기간(T3)에 있어서, 각각 다른 비디오 신호가 입력된다. 예를 들어, 제 1 서브 선택 기간(T1)에 있어서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj-2)에 입력되고, 제 2 서브 선택 기간(T2)에 있어서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj-1)에 입력되고, 제 3 서브 선택 기간(T3)에 있어서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj)에 입력된다. 또한, 제 1 서브 선택 기간(T1), 제 2 서브 선택 기간(T2) 및 제 3 서브 선택 기간(T3)에 있어서, 배선(5621_J)에 입력되는 비디오 신호를 각각 Data_j-2, Data_j-1, Data_j로 한다.
도 16에 도시하는 바와 같이, 제 1 서브 선택 기간(T1)에 있어서 제 1 박막 트랜지스터(5603a)가 온하고, 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)가 오프한다. 이 때, 배선(5621_J)에 입력되는 Data_j-2가, 제 1 박막 트랜지스터(5603a)를 통하여 신호선(Sj-2)에 입력된다. 제 2 서브 선택 기간(T2)에서는, 제 2 박막 트랜지스터(5603b)가 온하고, 제 1 박막 트랜지스터(5603a) 및 제 3 박막 트랜지스터(5603c)가 오프한다. 이 때, 배선(5621_J)에 입력되는 Data_j-1이, 제 2 박막 트랜지스터(5603b)를 통하여 신호선(Sj-1)에 입력된다. 제 3 서브 선택 기간(T3)에서는, 제 3 박막 트랜지스터(5603c)가 온하고, 제 1 박막 트랜지스터(5603a) 및 제 2 박막 트랜지스터(5603b)가 오프한다. 이 때, 배선(5621_J)에 입력되는 Data_j가, 제 3 박막 트랜지스터(5603c)를 사이에 두고 신호선(Sj)에 입력된다.
이상의 사실로부터, 도 15의 신호선 구동 회로는, 1 게이트 선택 기간을 3개로 분할함으로써, 1 게이트 선택 기간 중에 1개의 배선(5621)으로부터 3개의 신호선에 비디오 신호를 입력할 수 있다. 따라서, 도 15의 신호선 구동 회로는, 드라이버 IC(5601)가 형성되는 기판과, 화소부가 형성되어 있는 기판의 접속수를 신호선의 수와 비교하여 약 1/3로 할 수 있다. 접속수가 약 1/3로 됨으로써, 도 15의 신호선 구동 회로는, 신뢰성, 제조 수율 등을 향상시킬 수 있다.
또, 도 15와 같이, 1 게이트 선택 기간을 복수의 서브 선택 기간으로 분할하고, 복수의 서브 선택 기간 각각에 있어서, 어떤 1개의 배선으로부터 복수의 신호선 각각에 비디오 신호를 입력할 수 있으면, 박막 트랜지스터의 배치나 수, 구동 방법 등은 한정되지 않는다.
예를 들어, 3개 이상의 서브 선택 기간 각각에 있어서 1개의 배선으로부터 3개 이상의 신호선 각각 비디오 신호를 입력하는 경우는, 박막 트랜지스터 및 박막 트랜지스터를 제어하기 위한 배선을 추가하면 좋다. 단, 1 게이트 선택 기간을 4개 이상의 서브 선택 기간으로 분할하면, 1개의 서브 선택 기간이 짧아진다. 따라서, 1 게이트 선택 기간은, 2개 또는 3개의 서브 선택 기간으로 분할되는 것이 바람직하다.
다른 예로서, 도 17의 타이밍 차트에 나타내는 바와 같이, 1개의 선택 기간을 프리챠지 기간(Tp), 제 1 서브 선택 기간(T1), 제 2 서브 선택 기간(T2), 제 3 선택 기간(T3)으로 분할하여도 좋다. 또한, 도 17의 타이밍 차트는, i행째의 주사선(Gi)이 선택되는 타이밍, 제 1 박막 트랜지스터(5603a)의 온·오프의 타이밍(5803a), 제 2 박막 트랜지스터(5603b)의 온·오프의 타이밍(5803b), 제 3 박막 트랜지스터(5603c)의 온·오프의 타이밍(5803c) 및 J열째의 배선(5621_J)에 입력되는 신호(5821_J)를 나타낸다. 도 17에 도시하는 바와 같이, 프리챠지 기간(Tp)에 있어서 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)가 온한다. 이 때, 배선(5621_J)에 입력되는 프리챠지 전압(Vp)이 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 사이에 두고 각각 신호선(Sj-2), 신호선(Sj-1), 신호선(Sj)에 입력된다. 제 1 서브 선택 기간(T1)에 있어서 제 1 박막 트랜지스터(5603a)가 온하고, 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)가 오프한다. 이 때, 배선(5621_J)에 입력되는 Data_j-2가, 제 1 박막 트랜지스터(5603a)를 통하여 신호선(Sj-2)에 입력된다. 제 2 서브 선택 기간(T2)에서는, 제 2 박막 트랜지스터(5603b)가 온하고, 제 1 박막 트랜지스터(5603a) 및 제 3 박막 트랜지스터(5603c)가 오프한다. 이 때, 배선(5621_J)에 입력되는 Data_j-1이, 제 2 박막 트랜지스터(5603b)를 통하여 신호선(Sj-1)에 입력된다. 제 3 서브 선택 기간(T3)에서는, 제 3 박막 트랜지스터(5603c)가 온하고, 제 1 박막 트랜지스터(5603a) 및 제 2 박막 트랜지스터(5603b)가 오프한다. 이 때, 배선(5621_J)에 입력되는 Data_j가, 제 3 박막 트랜지스터(5603c)를 통하여 신호선(Sj)에 입력된다.
이상의 사실로부터, 도 17의 타이밍 차트를 적용한 도 15의 신호선 구동 회로는, 서브 선택 기간 전에 프리챠지 선택 기간을 설정함으로써, 신호선을 프리챠지할 수 있기 때문에, 화소로의 비디오 신호의 기록을 고속으로 행할 수 있다. 또, 도 17에 있어서, 도 16과 같은 것에 대해서는 공통의 부호를 사용하여 나타내고, 동일 부분 또는 동일 기능을 가지는 부분의 상세한 설명은 생략한다.
또, 주사선 구동 회로의 구성에 대해서 설명한다. 주사선 구동 회로는, 시프트 레지스터, 버퍼를 가지고 있다. 또 경우에 따라서는 레벨 시프터를 가지고 있어도 좋다. 주사선 구동 회로에 있어서, 시프트 레지스터에 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력됨으로써, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에 있어서 완충 증폭되고, 대응하는 주사선에 공급된다. 주사선에는, 1라인분의 화소의 트랜지스터의 게이트 전극이 접속되어 있다. 그리고, 1라인분의 화소의 트랜지스터를 일제히 ON으로 해야만 하므로, 버퍼는 큰 전류를 흘려보낼 수 있는 것이 사용된다.
주사선 구동 회로의 일부에 사용하는 시프트 레지스터의 일 형태에 대해서 도 18 및 도 19를 사용하여 설명한다.
도 18에 시프트 레지스터의 회로 구성을 도시한다. 도 18에 도시하는 시프트 레지스터는, 플립 플롭(5701_1 내지 5701_n)과 같은 복수의 플립 플롭으로 구성된다. 또한, 제 1 클록 신호, 제 2 클록 신호, 스타트 펄스 신호, 리셋 신호가 입력되어 동작한다.
도 18의 시프트 레지스터의 접속 관계에 대해서 설명한다. 1 단째의 플립 플롭(5701_1)은, 제 1 배선(5711), 제 2 배선(5712), 제 4 배선(5714), 제 5 배선(5715), 제 7 배선(5717_1), 및 제 7 배선(5717_2)과 접속된다. 또한, 2단째의 플립 플롭(5701_2)은, 제 3 배선(5713), 제 4 배선(5714), 제 5 배선(5715), 제 7 배선(5717_1), 제 7 배선(5717_2) 및 제 7 배선(5717_3)과 접속된다.
마찬가지로, i단째의 플립 플롭(5701_i; 플립 플롭(5701_1 내지 5701_n)의 중 어느 하나)은, 제 2 배선(5712) 또는 제 3 배선(5713)의 한쪽, 제 4 배선(5714), 제 5 배선(5715), 제 7 배선(5717_i-1), 제 7 배선(5717_i), 및 제 7 배선(5717_i+1)과 접속된다. 여기에서, i가 홀수인 경우에는, i단째의 플립 플롭(5701_i)은 제 2 배선(5712)과 접속되고, i 이 짝수인 경우에는, i단째의 플립 플롭(5701_i)은 제 3 배선(5713)과 접속되게 된다.
또, n단째의 플립 플롭(5701_n)은, 제 2 배선(5712) 또는 제 3 배선(5713)의 한쪽, 제 4 배선(5714), 제 5 배선(5715), 제 7 배선(5717_n-1), 제 7 배선(5717_n), 및 제 6 배선(5716)과 접속된다.
또, 제 1 배선(5711), 제 2 배선(5712), 제 3 배선(5713), 제 6 배선(5716)을, 각각 제 1 신호선, 제 2 신호선, 제 3 신호선, 제 4 신호선이라고 불러도 좋다. 또한, 제 4 배선(5714), 제 5 배선(5715)을, 각각 제 1 전원선, 제 2 전원선이라고 불러도 좋다.
다음에, 도 18에 도시하는 플립 플롭의 상세에 대해서, 도 19를 사용하여 설명한다. 도 19에 도시하는 플립 플롭은, 제 1 박막 트랜지스터(5571), 제 2 박막 트랜지스터(5572), 제 3 박막 트랜지스터(5573), 제 4 박막 트랜지스터(5574), 제 5 박막 트랜지스터(5575), 제 6 박막 트랜지스터(5576), 제 7 박막 트랜지스터(5577) 및 제 8 박막 트랜지스터(5578)를 가진다. 또, 제 1 박막 트랜지스터(5571), 제 2 박막 트랜지스터(5572), 제 3 박막 트랜지스터(5573), 제 4 박막 트랜지스터(5574), 제 5 박막 트랜지스터(5575), 제 6 박막 트랜지스터(5576), 제 7 박막 트랜지스터(5577) 및 제 8 박막 트랜지스터(5578)는, n채널형 트랜지스터이며, 게이트·소스간 전압(Vgs)이 임계값 전압(Vth)을 상회하였을 때 도통 상태가 되는 것으로 한다.
또, 도 19에 도시하는 플립 플롭은, 제 1 배선(5501), 제 2 배선(5502), 제 3 배선(5503), 제 4 배선(5504), 제 5 배선(5505), 및 제 6 배선(5506)을 가진다.
여기서는 모든 박막 트랜지스터는, 인핸스먼트형의 n채널형 트랜지스터로 하는 예를 나타내지만, 특히 한정되지 않고, 예를 들어, 디프레션형의 n채널형 트랜지스터를 사용하여도 구동 회로를 구동시킬 수도 있다.
다음에, 도 18에 도시하는 플립 플롭의 접속 구성에 대해서, 이하에 나타낸다.
제 1 박막 트랜지스터(5571)의 제 1 전극(소스 전극 또는 드레인 전극의 한쪽)이 제 4 배선(5504)에 접속되고, 제 1 박막 트랜지스터(5571)의 제 2 전극(소스 전극 또는 드레인 전극의 다른쪽)이 제 3 배선(5503)에 접속된다.
제 2 박막 트랜지스터(5572)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 2 박막 트랜지스터(5572)의 제 2 전극이 제 3 배선(5503)에 접속된다.
제 3 박막 트랜지스터(5573)의 제 1 전극이 제 5 배선(5505)에 접속되고, 제 3 박막 트랜지스터(5573)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제 3 박막 트랜지스터(5573)의 게이트 전극이 제 5 배선(5505)에 접속된다.
제 4 박막 트랜지스터(5574)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 4 박막 트랜지스터(5574)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제 4 박막 트랜지스터(5574)의 게이트 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속된다.
제 5 박막 트랜지스터(5575)의 제 1 전극이 제 5 배선(5505)에 접속되고, 제 5 박막 트랜지스터(5575)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 5 박막 트랜지스터(5575)의 게이트 전극이 제 1 배선(5501)에 접속된다.
*제 6 박막 트랜지스터(5576)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 6 박막 트랜지스터(5576)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 6 박막 트랜지스터(5576)의 게이트 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속된다.
제 7 박막 트랜지스터(5577)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 7 박막 트랜지스터(5577)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 7 박막 트랜지스터(5577)의 게이트 전극이 제 2 배선(5502)에 접속된다. 제 8 박막 트랜지스터(5578)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 8 박막 트랜지스터(5578)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제 8 박막 트랜지스터(5578)의 게이트 전극이 제 1 배선(5501)에 접속된다.
또, 제 1 박막 트랜지스터(5571)의 게이트 전극, 제 4 박막 트랜지스터(5574)의 게이트 전극, 제 5 박막 트랜지스터(5575)의 제 2 전극, 제 6 박막 트랜지스터(5576)의 제 2 전극 및 제 7 박막 트랜지스터(5577)의 제 2 전극의 접속 개소를 노드(5543)로 한다. 또한, 제 2 박막 트랜지스터(5572)의 게이트 전극, 제 3 박막 트랜지스터(5573)의 제 2 전극, 제 4 박막 트랜지스터(5574)의 제 2 전극, 제 6 박막 트랜지스터(5576)의 게이트 전극 및 제 8 박막 트랜지스터(5578)의 제 2 전극의 접속 개소를 노드(5544)로 한다.
또, 제 1 배선(5501), 제 2 배선(5502), 제 3 배선(5503) 및 제 4 배선(5504)을, 각각 제 1 신호선, 제 2 신호선, 제 3 신호선, 제 4 신호선으로 불러도 좋다. 또한, 제 5 배선(5505)을 제 1 전원선, 제 6 배선(5506)을 제 2 전원선으로 불러도 좋다.
i단째의 플립 플롭(5701_i)에 있어서, 도 19 중의 제 1 배선(5501)과, 도 18 중의 제 7 배선(5717_i-1)이 접속된다. 또한, 도 19 중의 제 2 배선(5502)과, 도 18 중의 제 7 배선(5717_i+1)이 접속된다. 또한, 도 19 중의 제 3 배선(5503)과, 제 7 배선(5717_i)이 접속된다. 또한, 도 19 중의 제 6 배선(5506)과, 제 5 배선(5715)이 접속된다.
i가 홀수인 경우, 도 19 중의 제 4 배선(5504)은, 도 18 중의 제 2 배선(5712)과 접속되고, i가 짝수인 경우, 도 18 중의 제 3 배선(5713)과 접속된다. 또한, 도 19 중의 제 5 배선(5505)과, 도 18 중의 제 4 배선(5714)이 접속된다.
단, 1 단째의 플립 플롭(5701_1)에 있어서, 도 19 중의 제 1 배선(5501)은 도 18 중의 제 1 배선(5711)에 접속된다. 또한, n단째의 플립 플롭(5701_n)에 있어서, 도 19 중의 제 2 배선(5502)은 도 18 중의 제 6 배선(5716)에 접속된다.
또, 신호선 구동 회로 및 주사선 구동 회로를 실시형태 1 내지 실시형태 3에 나타내는 n채널형 TFT만으로 제작할 수도 있다. 실시형태 1 내지 실시형태 3에 나타내는 n채널형 TFT는 트랜지스터의 이동도가 크기 때문에, 구동 회로의 구동 주파수를 높게 하는 것이 가능해진다. 또한, 실시형태 1 내지 실시형태 3에 나타내는 n채널형 TFT는 In-Ga-Zn-O계 비단결정막인 소스 영역 또는 드레인 영역에 의해 기생 용량이 저감되기 때문에, 주파수 특성(f특성이라고 불림)이 높다. 예를 들어, 실시형태 1 내지 실시형태 3에 나타내는 n채널형 TFT를 사용한 주사선 구동 회로는, 고속으로 동작시킬 수 있기 때문에, 프레임 주파수를 높게 하는 것, 또는, 흑색 화면 삽입을 실현하는 것 등도 실현할 수 있다.
또, 주사선 구동 회로의 트랜지스터의 채널 폭을 크게 하거나, 복수의 주사선 구동 회로를 배치하는 것 등에 의해, 더욱 높은 프레임 주파수를 실현할 수 있다. 복수의 주사선 구동 회로를 배치하는 경우는, 짝수행의 주사선을 구동하기 위한 주사선 구동 회로를 한쪽에 배치하고, 홀수행의 주사선을 구동하기 위한 주사선 구동 회로를 그 반대측에 배치함으로써, 프레임 주파수를 높이는 것을 실현할 수 있다. 또한, 복수의 주사선 구동 회로에 의해, 같은 주사선에 신호를 출력하면, 표시 장치의 대형화에 유리하다.
또, 반도체 장치의 일 예인 액티브 매트릭스형 발광 표시 장치를 제작하는 경우, 적어도 하나의 화소에 복수의 박막 트랜지스터를 배치하기 위해서, 주사선 구동 회로를 복수 배치하는 것이 바람직하다. 액티브 매트릭스형 발광 표시 장치의 블록도의 일 예를 도 14b에 도시한다.
도 14b에 도시하는 발광 표시 장치는, 기판(5400) 위에 표시 소자를 구비한 화소를 복수 가지는 화소부(5401)와, 각 화소를 선택하는 제 1 주사선 구동 회로(5402) 및 제 2 주사선 구동 회로(5404)와, 선택된 화소로의 비디오 신호의 입력을 제어하는 신호선 구동 회로(5403)를 가진다.
도 14b에 도시하는 발광 표시 장치의 화소에 입력되는 비디오 신호를 디지털 형식으로 하는 경우, 화소는 트랜지스터의 온과 오프의 전환에 의해, 발광 또는 비발광 상태가 된다. 따라서, 면적 계조법 또는 시간 계조법을 사용하여 계조 표시를 할 수 있다. 면적 계조법은, 1화소를 복수의 부화소로 분할하고, 제각 부화소를 독립적으로 비디오 신호에 기초하여 구동시킴으로써, 계조 표시를 하는 구동법이다. 또 시간 계조법은, 화소가 발광하는 기간을 제어함으로써, 계조 표시를 하는 구동법이다.
발광 소자는, 액정 소자 등에 비하여 응답 속도가 높으므로, 액정 소자보다도 시간 계조법에 적합하다. 구체적으로 시간 계조법으로 표시를 하는 경우, 1 프레임 기간을 복수의 서브 프레임 기간으로 분할한다. 그리고 비디오 신호에 따라서, 각 서브 프레임 기간에 있어서 화소의 발광 소자를 발광 또는 비발광 상태로 한다. 복수의 서브 프레임 기간으로 분할함으로써, 1 프레임 기간 동안에 화소가 실제로 발광하는 기간의 토탈 길이를, 비디오 신호에 의해 제어할 수 있고, 계조를 표시할 수 있다.
또, 도 14b에 도시하는 발광 표시 장치에서는, 1개의 화소에 2개의 스위칭용 TFT를 배치하는 경우, 한쪽의 스위칭용 TFT의 게이트 배선인 제 1 주사선에 입력되는 신호를 제 1 주사선 구동 회로(5402)에서 생성하고, 다른쪽의 스위칭용 TFT의 게이트 배선인 제 2 주사선에 입력되는 신호를 제 2 주사선 구동 회로(5404)에서 생성하고 있는 예를 나타내지만, 제 1 주사선에 입력되는 신호와, 제 2 주사선에 입력되는 신호를, 모두 1개의 주사선 구동 회로로 생성하도록 하여도 좋다. 또한, 예를 들어, 1개의 화소가 가지는 스위칭용 TFT의 수에 따라서, 스위칭 소자의 동작을 제어하는 데에도 사용할 수 있는 주사선이, 각 화소에 복수 형성될 수도 있다. 이 경우, 복수의 주사선에 입력되는 신호를, 모두 1개의 주사선 구동 회로로 생성하여도 좋고, 복수의 각 주사선 구동 회로로 생성하여도 좋다.
또, 발광 표시 장치에 있어서도, 구동 회로 중, n채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성할 수 있다. 또한, 신호선 구동 회로 및 주사선 구동 회로를 실시형태 2에 나타내는 n채널형 TFT만으로 제작할 수도 있다.
또, 상술한 구동 회로는, 액정 표시 장치나 발광 표시 장치에 한정되지 않고, 스위칭 소자와 전기적으로 접속하는 소자를 이용하여 전자 잉크를 구동시키는 전자 페이퍼에 사용하여도 좋다. 전자 페이퍼는, 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리며, 종이와 같은 읽기 용이함, 다른 표시 장치에 비하여 저소비 전력, 얇고 가벼운 형상으로 하는 것이 가능하다는 이점을 가진다.
전기 영동 디스플레이는, 다양한 형태를 생각할 수 있지만, 플러스의 전하를 가지는 제 1 입자와, 마이너스의 전하를 가지는 제 2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것이며, 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜서 한쪽에 집합한 입자의 색만을 표시하는 것이다. 또, 제 1 입자 또는 제 2 입자는 염료를 포함하고, 전계가 없는 경우에 있어서 이동하지 않는 것이다. 또한, 제 1 입자의 색과 제 2 입자의 색은 다른 것(무색을 포함함)으로 한다.
이와 같이, 전기 영동 디스플레이는, 유전 상수가 높은 물질이 높은 전계영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다.
상기 마이크로 캡슐을 용매 중으로 분산시킨 것이 전자 잉크라고 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 천, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 가지는 입자를 사용함으로써 컬러 표시도 가능하다.
또, 액티브 매트릭스 기판 위에 적절하게, 2개의 전극 사이에 끼워지도록 상기 마이크로 캡슐을 복수 배치하면 액티브 매트릭스형의 표시 장치가 완성되고, 마이크로 캡슐에 전계를 인가하면 표시를 행할 수 있다. 예를 들어, 실시형태 2의 박막 트랜지스터에 의해 얻어지는 액티브 매트릭스 기판을 사용할 수 있다.
또, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로루미네선트 재료, 일렉트로크로믹 재료, 자기 영동 재료로 선택된 일종의 재료, 또는 이들의 복합 재료를 사용하면 좋다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 표시 장치를 제작할 수 있다.
또, 본 실시형태에 나타내는 구성은, 다른 실시형태에 나타낸 구성을 적절하게 조합하여 사용할 수 있는 것으로 한다.
(실시형태 5)
실시형태 1 내지 실시형태 3에 나타내는 박막 트랜지스터를 제작하여, 상기 박막 트랜지스터를 화소부, 또한 구동 회로에 사용하여 표시 기능을 가지는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 실시형태 1 내지 실시형태 3에 나타내는 박막 트랜지스터를 사용한 구동 회로의 일부 또는 전체를, 화소부와 같은 기판 위에 일체로 형성하고, 시스템 온 패널을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트래스트가 변화되는 표시 매체도 적용할 수 있다.
또, 표시 장치는, 표시 소자가 밀봉된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 설치한 상태에 있는 모듈을 포함한다. 또한, 상기 표시 장치를 제작하는 과정에 있어서의, 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관한 것으로, 상기 소자 기판은, 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은, 구체적으로는, 표시 소자의 화소 전극만이 형성된 상태라도 좋고, 화소 전극이 되는 도전막을 성막한 후이며, 에칭하여 화소 전극을 형성하기 전의 상태라도 좋고, 모든 형태가 적합하다.
또, 본 명세서 중에 있어서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치 포함함)을 가리킨다. 또한, 커넥터, 예를 들어 FPC(Flexible printed circuit) 또는 TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)가 설치된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 형성된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의해 IC(집적 회로)가 직접 설치된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
본 실시형태에서는, 반도체 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대해서, 도 22를 사용하여 설명한다. 도 22는 제 1 기판(4001) 위에 형성된 실시형태 1 내지 실시형태 3에서 나타낸 In-Ga-Zn-O계 비단결정막을 산화물 반도체층으로서 포함하는 신뢰성이 높은 박막 트랜지스터(4010, 4011), 및 액정 소자(4013)를, 제 2 기판(4006)과의 사이에 씰재(4005)에 의해 밀봉한, 패널의 상면도이며, 도 22b는 도 22a1, 22a2의 M-N에 있어서의 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 하여, 씰재(4005)가 형성되어 있다. 또 화소부(4002)와, 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 형성되어 있다. 따라서 화소부(4002)와, 주사선 구동 회로(4004)는, 제 1 기판(4001)과 씰재(4005)와 제 2 기판(4006)에 의해, 액정층(4008)과 함께 밀봉되어 있다. 또 제 1 기판(4001) 위의 씰재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다.
또, 별도로 형성한 구동 회로의 접속 방법은, 특히 한정되지 않으며, COG 방법, 와이어 본딩 방법, 또는 TAB 방법 등을 사용할 수 있다. 도 22a1은, COG 방법에 의해 신호선 구동 회로(4003)를 형성하는 예이며, 도 22a2는 TAB 방법에 의해 신호선 구동 회로(4003)를 형성하는 예이다.
또 제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)는, 박막 트랜지스터를 복수 가지고 있고, 도 22b에서는, 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시한다. 박막 트랜지스터(4010, 4011) 위에는 절연층(4020, 4021)이 형성되어 있다.
박막 트랜지스터(4010, 4011)는, 실시형태 1 내지 실시형태 3에 나타내는, In-Ga-Zn-O계 비단결정막을 산화물 반도체층으로서 포함하는 신뢰성이 높은 박막 트랜지스터를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터(4010, 4011)는 n채널형 박막 트랜지스터이다.
또, 액정 소자(4013)가 가지는 화소 전극층(4030)은, 박막 트랜지스터(4010)와 전기적으로 접속되어 있다. 그리고 액정 소자(4013)의 대향 전극층(4031)은 제 2 기판(4006) 위에 형성되어 있다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 겹치는 부분이, 액정 소자(4013)에 상당한다. 또, 화소 전극층(4030), 대향 전극층(4031)은 각각 배향막으로서 기능하는 절연층(4032, 4033)이 형성되고, 절연층(4032, 4033)을 사이에 두고 액정층(4008)을 끼우고 있다.
또, 제 1 기판(4001), 제 2 기판(4006)으로서는, 유리, 금속(대표적으로는 스테인리스), 세라믹스, 플라스틱을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴수지 필름을 사용할 수 있다. 또한, 알루미늄 호일을 PVF필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 사용할 수도 있다.
또 4035는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥형상의 스페이서이며, 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위해서 형성되어 있다. 또 구형(球狀)의 스페이서를 사용하고 있어도 좋다. 또한, 대향 전극층(4031)은, 박막 트랜지스터(4010)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 사용하여, 한 쌍의 기판 간에 배치되는 도전성 입자를 사이에 두고 대향 전극층(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 또, 도전성 입자는 씰재(4005)에 함유시킨다.
또, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이며, 코레스테릭 액정을 승온해 가면, 코레스테릭 상으로부터 등방상으로 전위하기 직전에 발현되는 상이다. 블루상은 좁은 온도 범위에서밖에 발현되지 않기 때문에, 온도 범위를 개선하기 위해서 5중량% 이상의 카이랄제를 혼합시킨 액정 조성물을 사용하여 액정층(4008)에 사용한다. 블루상을 나타내는 액정과 카이랄제를 포함하는 액정 조성물은, 응답 속도가 10μs 내지 100μs로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하여, 시야각 의존성이 작다.
또 본 실시형태는 투과형 액정 표시 장치의 예이지만, 반사형 액정 표시 장치라도 반투과형 액정 표시 장치라도 적용할 수 있다.
또, 본 실시형태의 액정 표시 장치에서는, 기판의 외측(시인측)에 편광판을 설치하고, 내측에 착색층, 표시 소자에 사용하는 전극층과 같은 순서대로 설치하는 예를 나타내지만, 편광판은 기판의 내측에 설치하여도 좋다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 의해 적절하게 설정하면 좋다. 또한, 블랙 매트릭스로서 기능하는 차광막을 형성하여도 좋다.
또, 본 실시형태에서는, 박막 트랜지스터의 표면 요철을 저감하기 위해서, 및 박막 트랜지스터의 신뢰성을 향상시키기 위해서, 실시형태 1 내지 실시형태 3에서 얻어진 박막 트랜지스터를 보호막이나 평탄화 절연막으로서 기능하는 절연층(절연층(4020), 절연층(4021))으로 덮는 구성으로 되어 있다. 또, 보호막은, 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 막기 위한 것으로, 치밀한 막이 바람직하다. 보호막은, 스퍼터링법을 사용하여, 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 또는 질화산화알루미늄막의 단층, 또는 적층으로 형성하면 좋다. 본 실시형태에서는 보호막을 스퍼터링법으로 형성하는 예를 나타내지만, 특히 한정되지 않고 다양한 방법으로 형성하면 좋다.
여기서는, 보호막으로서 적층 구조의 절연층(4020)을 형성한다. 여기에서는, 절연층(4020)의 1층째로서, 스퍼터링법을 사용하여 산화실리콘막을 형성한다. 보호막으로서 산화실리콘막을 사용하면, 소스 전극층 및 드레인 전극층으로서 사용하는 알루미늄막의 힐록 방지에 효과가 있다.
또, 보호막의 2층째로서 절연층을 형성한다. 여기에서는, 절연층(4020)의 2층째로서, 스퍼터링법을 사용하여 질화실리콘막을 형성한다. 보호막으로서 질화실리콘막을 사용하면, 나트륨 등의 가동 이온이 반도체 영역 중으로 침입하고, TFT의 전기 특성을 변화시키는 것을 억제할 수 있다.
또, 보호막을 형성한 후에, 산화물 반도체층의 어닐링(300℃ 내지 400℃)을 행하여도 좋다.
또, 평탄화 절연막으로서 절연층(4021)을 형성한다. 절연층(4021)으로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의, 내열성을 가지는 유기재료를 사용할 수 있다. 또 상기 유기재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인붕소 유리) 등을 사용할 수 있다. 또, 이들의 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연층(4021)을 형성하여도 좋다.
또 실록산계 수지란, 실록산계 재료를 출발 재료로서 형성된 Si-0-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서는 유기기(예를 들어 알킬기나 아릴기)나 플루오로기를 사용하여도 좋다. 또한, 유기기는 플루오로기를 가지고 있어도 좋다.
절연층(4021)의 형성법은, 특히 한정되지 않고, 그 재료에 따라서, 스퍼터링법, SOG법, 스핀 코팅, 디핑, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다. 절연층(4021)을 재료액을 사용하여 형성하는 경우, 베이크하는 공정에서 동시에, 산화물 반도체층의 어닐링(300℃ 내지 400℃)을 행하여도 좋다. 절연층(4021)의 소성 공정과 산화물 반도체층의 어닐링을 겸함으로써 효율적으로 반도체 장치를 제작할 수 있게 된다.
화소 전극층(4030), 대향 전극층(4031)은, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐주석산화물(이하, ITO라고 나타냄.), 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의 투광성을 가지는 도전성 재료를 사용할 수 있다.
또, 화소 전극층(4030), 대향 전극층(4031)으로서, 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 사용하여 형성한 화소 전극은, 시트 저항이 10000Ω/□ 이하, 파장 550nm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π전자 공역계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
또 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 주어지는 각종 신호 및 전위는, FPC(4018)로부터 공급되어 있다.
본 실시형태에서는, 접속 단자전극(4015)이, 액정 소자(4013)가 가지는 화소 전극층(4030)과 같은 도전막으로 형성되고, 단자전극(4016)은, 박막 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
접속 단자전극(4015)은, FPC(4018)가 가지는 단자와, 이방성 도전막(4019)을 사이에 두고 전기적으로 접속되어 있다.
또 도 22에서는, 신호선 구동 회로(4003)를 별도로 형성하여, 제 1 기판(4001)에 설치하는 예를 도시하지만, 본 실시형태는 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도로 형성하여 실장하여도 좋다.
도 23은 실시형태 1 내지 실시형태 3에 나타내는 TFT를 적용하여 제작되는 TFT 기판(2600)을 사용하여 반도체 장치로서 액정 표시 모듈을 구성하는 일 예를 도시한다.
도 23은 액정 표시 모듈의 일 예이며, TFT 기판(2600)과 대향 기판(2601)이 씰재(2602)에 의해 고착되고, 그 사이에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 착색층(2605)이 형성되어 표시 영역을 형성하고 있다. 착색층(2605)은 컬러 표시를 하는 경우에 필요하며, RGB 방식의 경우는, 빨강, 초록, 파란 각 색에 대응한 착색층이 각 화소에 대응하여 형성되어 있다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606), 편광판(2607), 확산판(2613)이 배치되어 있다. 광원은 냉음극관(2610)과 반사판(2611)에 의해 구성되고, 회로 기판(2612)은, 플렉시블 배선 기판(2609)에 의해 TFT 기판(2600)의 배선 회로부(2608)과 접속되고, 컨트롤 회로나 전원 회로 등의 외부 회로가 내장되어 있다. 또 편광판과, 액정층의 사이에 위상차판을 가진 상태로 적층 하여도 좋다.
액정 표시 모듈에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cel1) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 액정 표시 패널을 제작할 수 있다.
또, 본 실시형태에 나타내는 구성은, 다른 실시형태에 나타낸 구성을 적절하게 조합하여 사용할 수 있는 것으로 한다.
(실시형태 6)
본 실시형태에서는, 실시형태 1 내지 실시형태 3에 나타내는 박막 트랜지스터를 적용한 반도체 장치로서 전자 페이퍼의 예를 나타낸다.
도 13은 반도체 장치 예로서 액티브 매트릭스형의 전자 페이퍼를 도시한다. 반도체 장치에 사용되는 박막 트랜지스터(581)로서는, 실시형태 1 내지 실시형태 3에서 나타내는 박막 트랜지스터를 적용할 수 있다.
도 13의 전자 페이퍼는, 트위스트 볼 표시 방식을 사용한 표시 장치의 예이다. 트위스트 볼 표시 방식이란, 백색과 흑색으로 구분하여 칠한 구형(球形) 입자를 표시 소자에 사용하는 전극층인 제 1 전극층 및 제 2 전극층의 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 발생시킨 구형 입자의 방향을 제어함으로써, 표시를 하는 방법이다.
기판(580)과 기판(596)의 사이에 밀봉되는 박막 트랜지스터(581)는 보텀 게이트 구조의 박막 트랜지스터이며, 소스 전극층 또는 드레인 전극층에 의해 제 1 전극층(587)과, 절연층(583, 584, 585)에 형성하는 개구에서 접하고 있어 전기적으로 접속하고 있다. 제 1 전극층(587)과 제 2 전극층(588)의 사이에는 흑색 영역(590a) 및 백색 영역(590b)을 가지고, 주변에 액체로 채워져 있는 캐버티(594)를 포함하는 구형(球形) 입자(589)가 형성되어 있고, 구형 입자(589)의 주위는 수지 등의 충전재(595)로 충전되어 있다(도 13 참조). 본 실시형태에 있어서는, 제 1 전극층(587)이 화소 전극에 상당하고, 제 2 전극층(588)이 공통 전극에 상당한다. 제 2 전극층(588)은, 박막 트랜지스터(581)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 사용하여, 한 쌍의 기판 간에 배치되는 도전성 입자를 사이에 두고 제 2 전극층(588)과 공통 전위선을 전기적으로 접속할 수 있다.
또, 트위스트 볼 대신에, 전기 영동 소자를 사용할 수도 있다. 투명한 액체와, 양으로 대전한 흰 미립자와 음으로 대전한 검은 미립자를 봉입한 직경 10μm 내지 200μm 정도의 마이크로 캡슐을 사용한다. 제 1 전극층과 제 2 전극층의 사이에 형성되는 마이크로 캡슐은, 제 1 전극층과 제 2 전극층에 의해, 전장이 주어지면, 흰 미립자와, 검은 미립자가 반대 방향으로 이동하고, 백색 또는 흑색을 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기 영동 표시 소자이며, 일반적으로 전자 페이퍼라고 불린다. 전기 영동 표시 소자는, 액정 표시 소자에 비하여 반사율이 높기 때문에, 보조 라이트는 불필요하여, 또한 소비 전력이 작고, 어둑어둑한 장소에서도 표시부를 인식할 수 있다. 또한, 표시부에 전원이 공급되지 않는 경우라도, 한번 표시한 상을 유지하는 것이 가능하기 때문에, 전파 발신원으로부터 표시 기능이 있는 반도체 장치(간단하게 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고도 함)를 멀리한 경우라도, 표시된 상을 보존해 둘 수 있다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 전자 페이퍼를 제작할 수 있다.
또, 본 실시형태에 나타내는 구성은, 다른 실시형태에 나타낸 구성을 적절하게 조합하여 사용할 수 있는 것으로 한다.
(실시형태 7)
본 실시형태에서는, 실시형태 1 내지 실시형태 3에 나타내는 박막 트랜지스터를 적용한 반도체 장치로서 발광 표시 장치의 예를 나타낸다. 표시 장치가 가지는 표시 소자로서는, 여기에서는 일렉트로루미네선스를 이용하는 발광 소자를 사용하여 나타낸다. 일렉트로루미네선스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기화합물인지에 따라 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 부른다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되고, 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 돌아갈 때에 발광한다. 이러한 메커니즘으로부터, 이러한 발광 소자는, 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는, 그 소자 구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더중으로 분산시킨 발광층을 가지는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너 억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층으로 끼우고, 또한 이것을 전극으로 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각 전자 변이를 이용하는 국재형 발광이다. 또, 여기에서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
도 20은 본 발명의 일 형태를 적용한 반도체 장치의 예로서 디지털 시간 계조 구동을 적용할 수 있는 화소 구성의 일 예를 도시하는 도면이다.
디지털 시간 계조 구동을 적용할 수 있는 화소의 구성 및 화소의 동작에 대해서 설명한다. 여기에서는, 실시형태 1 내지 실시형태 3에서 나타낸, 산화물 반도체층(In-Ga-Zn-O계 비단결정막)을 채널 형성 영역에 사용하는 n채널형의 트랜지스터를, 1개의 화소에 2개 사용하는 예를 나타낸다.
화소(6400)는 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404) 및 용량 소자(6403)를 가지고 있다. 스위칭용 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극의 다른쪽)이 구동용 트랜지스터(6402)의 게이트에 접속되어 있다. 구동용 트랜지스터(6402)는, 게이트가 용량 소자(6403)를 사이에 두고 전원선(6407)에 접속되고, 제 1 전극이 전원선(6407)에 접속되고, 제 2 전극이 발광 소자(6404)의 제 1 전극(화소 전극)에 접속되어 있다. 발광 소자(6404)의 제 2 전극은 공통 전극(6408)에 상당한다. 공통 전극(6408)은, 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속되고, 그 접속 부분을 공통 접속부로서, 도 1a, 도 2a, 또는 도 3a에 도시하는 구조로 하면 좋다.
또, 발광 소자(6404)의 제 2 전극(공통 전극(6408))에는 저전원 전위가 설정되어 있다. 또, 저전원 전위란, 전원선(6407)에 설정되는 고전원 전위를 기준으로 하여 저전원 전위<고전원 전위를 충족시키는 전위이며, 저전원 전위로서는 예를 들어 GND, 0V 등이 설정되어 있어도 좋다. 이 고전원 전위와 저전원 전위의 전위차를 발광 소자(6404)에 인가하여, 발광 소자(6404)에 전류를 흘려보내어 발광 소자(6404)를 발광시키기 위해서, 고전원 전위와 저전원 전위의 전위차가 발광 소자(6404)의 순방향 임계값 전압 이상이 되도록 각각의 전위를 설정한다.
또, 용량 소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용하여 생략할 수도 있다. 구동용 트랜지스터(6402)의 게이트 용량에 대해서는, 채널 영역과 게이트 전극 사이에서 용량이 형성되어 있어도 좋다.
여기서, 전압 입력 전압 구동 방식의 경우에는, 구동용 트랜지스터(6402)의 게이트에는, 구동용 트랜지스터(6402)가 충분히 온 할지, 오프 할지의 2가지의 상태가 되도록 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형영역에서 동작시킨다. 구동용 트랜지스터(6402)는 선형 영역에서 동작시키기 위해서, 전원선(6407)의 전압보다도 높은 전압을 구동용 트랜지스터(6402)의 게이트에 가한다. 또, 신호선(6405)에는, (전원선전압+구동용 트랜지스터(6402)의 Vth) 이상의 전압을 가한다.
또, 디지털 시간 계조 구동 대신에, 아날로그 계조 구동을 행하는 경우, 신호의 입력을 다르게 함으로써, 도 20과 같은 화소 구성을 사용할 수 있다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(6402)의 게이트에 발광 소자(6404)의 순방향 전압+구동용 트랜지스터(6402)의 Vth 이상의 전압을 가한다. 발광 소자(6404)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키고, 적어도 순방향 임계값 전압을 포함한다. 또, 구동용 트랜지스터(6402)가 포화 영역에서 동작하는 비디오 신호를 입력함으로써, 발광 소자(6404)에 전류를 흘려보낼 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해서, 전원선(6407)의 전위는, 구동용 트랜지스터(6402)의 게이트 전위보다도 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(6404)에 비디오 신호에 따른 전류를 흘려보내고, 아날로그 계조 구동을 행할 수 있다.
또, 도 20에 도시하는 화소 구성은, 이것에 한정되지 않는다. 예를 들어, 도 20에 도시하는 화소에 새롭게 스위치, 저항 소자, 용량 소자, 트랜지스터 또는 논리회로 등을 추가하여도 좋다.
다음에, 발광 소자의 구성에 대해서, 도 21을 사용하여 설명한다. 여기에서는, 구동용 TFT가 n형의 경우를 예로 들어, 화소의 단면 구조에 대해서 설명한다. 도 21a, 21b, 21c의 반도체 장치에 사용되는 구동용 TFT인 TFT(7001, 7011, 7021)는 실시형태 1 내지 실시형태 3에서 나타내는 박막 트랜지스터와 동일하게 제작할 수 있고, In-Ga-Zn-O계 산화물 반도체층으로서 포함하는 신뢰성이 높은 박막 트랜지스터이다.
발광 소자는 발광을 추출하기 위해서 적어도 양극 또는 음극의 한쪽이 투명하면 좋다. 그래서, 기판 위에 박막 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 추출하는 상면 사출이나, 기판측의 면으로부터 발광을 추출하는 하면 사출이나, 기판측 및 기판과는 반대측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 본 발명의 일 형태에 따른 화소 구성은 어느 사출 구조의 발광 소자에도 적용할 수 있다.
상면 사출 구조의 발광 소자에 대해서 도 21a를 사용하여 설명한다.
도 21a에, 구동용 TFT인 TFT(7001)가 n형이며, 발광 소자(7002)로부터 발생하는 광이 양극(7005)측으로 통하는 경우의, 화소의 단면도를 도시한다. 도 21a에서는, 발광 소자(7002)의 음극(7003)과 구동용 TFT인 TFT(7001)가 전기적으로 접속되고 있고, 음극(7003) 위에 발광층(7004), 양극(7005)이 순서대로 적층 되어 있다. 음극(7003)은 일함수가 작고, 더욱이 광을 반사하는 도전막이라면 다양한 재료를 사용할 수 있다. 예를 들어, Ca, Al, MgAg, AlLi 등이 바람직하다. 그리고 발광층(7004)은, 단수 층으로 구성되어 있어도, 복수 층이 적층되도록 구성되어 있어도 좋다. 복수의 층으로 구성되어 있는 경우, 음극(7003) 위에 전자주입층, 전자수송층, 발광층, 홀 수송층, 홀 주입층의 순서대로 적층한다. 또 이들의 층을 모두 설치할 필요는 없다. 양극(7005)은 광을 투과하는 투광성을 가지는 도전성 재료를 사용하여 형성하고, 예를 들어 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐주석산화물(이하, ITO라고 나타냄.), 인듐 아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의 투광성을 가지는 도전막을 사용하여도 좋다.
음극(7003) 및 양극(7005)에서 발광층(7004)을 끼우고 있는 영역이 발광 소자(7002)에 상당한다. 도 21a에 도시한 화소의 경우, 발광 소자(7002)로부터 발생하는 광은, 화살표로 나타내는 바와 같이 양극(7005)측으로 사출한다.
다음에, 하면 사출 구조의 발광 소자에 대해서 도 21b를 사용하여 설명한다. 구동용 TFT(7011)가 n형이며, 발광 소자(7012)로부터 발생되는 광이 음극(7013)측으로 사출하는 경우의, 화소의 단면도를 도시한다. 도 21b에서는 구동용 TFT(7011)와 전기적으로 접속된 투광성을 가지는 도전막(7017) 위에, 발광 소자(7012)의 음극(7013)이 성막되어 있고, 음극(7013) 위에 발광층(7014), 양극(7015)이 순서대로 적층되어 있다. 또, 양극(7015)이 투광성을 가지는 경우, 양극 위를 덮도록, 광을 반사 또는 차폐하기 위한 차폐막(7016)이 성막되어 있어도 좋다. 음극(7013)은, 도 21a의 경우와 마찬가지로, 일함수가 작은 도전성 재료라면 여러 가지 재료를 사용할 수 있다. 단 그 막 두께는, 광을 투과하는 정도(바람직하게는, 5nm 내지 30nm 정도)로 한다. 예를 들어 20nm의 막 두께를 가지는 알루미늄막을, 음극(7013)으로서 사용할 수 있다. 그리고 발광층(7014)은, 도 21a와 마찬가지로, 단수 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 좋다. 양극(7015)은 광을 투과할 필요는 없지만, 도 21a와 마찬가지로, 투광성을 가지는 도전성 재료를 사용하여 형성할 수 있다. 그리고 차폐막(7016)은, 예를 들어 광을 반사하는 금속 등을 사용할 수 있지만, 금속막에 한정되지 않는다. 예를 들어 흑색 안료를 첨가한 수지 등을 사용할 수도 있다.
음극(7013) 및 양극(7015)에서, 발광층(7014)을 끼우고 있는 영역이 발광 소자(7012)에 상당한다. 도 21b에 도시한 화소의 경우, 발광 소자(7012)로부터 발생하는 광은, 화살표로 나타내는 바와 같이 음극(7013)측으로 사출한다.
다음에, 양면 사출 구조의 발광 소자에 대하여, 도 21c를 사용하여 설명한다. 도 21c에서는, 구동용 TFT(7021)와 전기적으로 접속된 투광성을 가지는 도전막(7027) 위에, 발광 소자(7022)의 음극(7023)이 성막되어 있고, 음극(7023) 위에 발광층(7024), 양극(7025)이 순서대로 적층되어 있다. 음극(7023)은, 도 21a의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 여러 가지 재료를 사용할 수 있다. 단 그 막 두께는, 광을 투과하는 정도로 한다. 예를 들어 20nm의 막 두께를 가지는 Al을, 음극(7023)으로서 사용할 수 있다. 그리고 발광층(7024)은, 도 21a와 마찬가지로, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 좋다. 양극(7025)은, 도 21a와 마찬가지로, 광을 투과하는 투광성을 가지는 도전성 재료를 사용하여 형성할 수 있다.
음극(7023)과, 발광층(7024)과, 양극(7025)이 겹치는 부분이 발광 소자(7022)에 상당한다. 도 21c에 도시한 화소의 경우, 발광 소자(7022)로부터 발생하는 광은, 화살표로 나타내는 바와 같이 양극(7025)측과 음극(7023)측의 양쪽으로 사출한다.
또, 여기에서는, 발광 소자로서 유기 EL 소자에 대해서 기술하였지만, 발광 소자로서 무기 EL 소자를 형성할 수도 있다.
또 본 실시형태에서는, 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광 소자가 전기적으로 접속되어 있는 예를 나타내었지만, 구동용 TFT와 발광 소자의 사이에 전류 제어용 TFT가 접속되어 있는 구성이라도 좋다.
또 본 실시형태에서 나타내는 반도체 장치는, 도 21에 도시한 구성에 한정되지 않으며, 본 발명의 기술적 사상에 기초하는 각종 변형이 가능하다.
다음에, 실시형태 1 내지 실시형태 3에 나타내는 박막 트랜지스터를 적용한 반도체 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대하여, 도 24를 사용하여 설명한다. 도 24a는 제 1 기판 위에 형성된 박막 트랜지스터 및 발광 소자를, 제 2 기판과의 사이에 씰재에 의해 밀봉한, 패널의 상면도이며, 도 24b는 도 24a의 H-I에 있어서의 단면도에 상당한다.
제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)를 둘러싸도록 하고, 씰재(4505)가 형성되어 있다. 또 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b) 위에 제 2 기판(4506)이 형성되어 있다. 따라서 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 제 1 기판(4501)과 씰재(4505)와 제 2 기판(4506)에 의해, 충전재(4507)와 함께 밀봉되어 있다. 이렇게 외기에 노출되지 않도록 기밀성이 높고, 탈 가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버 재료로 패키징(봉입)하는 것이 바람직하다.
또 제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 박막 트랜지스터를 복수 가지고 있고, 도 24b에서는, 화소부(4502)에 포함되는 박막 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시한다.
박막 트랜지스터(4509, 4510)는, 실시형태 1 내지 실시형태 3에 나타내는, In-Ga-Zn-O계 비단결정막을 산화물 반도체층으로서 포함하는 신뢰성이 높은 박막 트랜지스터를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터(4509, 4510)는 n채널형 박막 트랜지스터이다.
또 4511은 발광 소자에 상당하고, 발광 소자(4511)가 가지는 화소 전극인 제 1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되어 있다. 또 발광 소자(4511)의 구성은, 제 1 전극층(4517), 전계 발광층(4512), 제 2 전극층(4513)의 적층 구조이지만, 본 실시형태에 나타낸 구성에 한정되지 않는다. 발광 소자(4511)로부터 추출하는 광의 방향 등에 맞추어, 발광 소자(4511)의 구성은 적절하게 바꿀 수 있다.
격벽(4520)은, 유기수지막, 무기절연막 또는 유기 폴리실록산을 사용하여 형성한다. 특히 감광성의 재료를 사용하여, 제 1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 갖고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4512)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 좋다.
발광 소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성하여도 좋다. 보호막으로서는, 질화실리콘막, 질화산화실리콘막, DLC막 등을 형성할 수 있다.
또, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 주어지는 각종 신호 및 전위는, FPC(4518a, 4518b)로부터 공급되어 있다.
본 실시형태에서는, 접속 단자전극(4515)이, 발광 소자(4511)가 가지는 제 1 전극층(4517)과 같은 도전막으로 형성되고, 단자전극(4516)은, 박막 트랜지스터(4509, 4510)가 가지는 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
접속 단자전극(4515)은, FPC(4518a)가 가지는 단자와, 이방성 도전막(4519)을 사이에 두고 전기적으로 접속되어 있다.
발광 소자(4511)로부터의 광의 추출 방향에 위치하는 제 2 기판(4506)은 투광성이 아니면 안 된다. 그 경우에는, 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성을 가지는 재료를 사용한다.
또, 충전재(4507)로서는 질소나 아르곤 등의 불활성인 기체 외에, 자외선 경화 수지 또는 열경화 수지를 사용할 수 있고, PVC(폴리비닐클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테이트)를 사용할 수 있다. 본 실시형태는 충전재(4507)로서 질소를 사용하였다.
또, 필요하면, 발광 소자의 사출면에 편광판, 또는 원평광판(타원편광판을 포함함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절하게 설치하여도 좋다. 또한, 편광판 또는 원평광판에 반사 방지막을 형성하여도 좋다. 예를 들어, 표면의 요철에 의해 반사광을 확산하여, 눈부심을 저감할 수 있는 눈부심 방지 처리를 할 수 있다.
신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막에 의해 형성된 구동 회로로 설치되어 있어도 좋다. 또한, 신호선 구동 회로만, 또는 일부, 또는 주사선 구동 회로만, 또는 일부만을 별도 형성하여 설치하여도 좋고, 본 실시형태는 도 24의 구성에 한정되지 않는다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(표시 패널)를 제작할 수 있다.
또, 본 실시형태에 나타내는 구성은, 다른 실시형태에 나타낸 구성을 적절하게 조합하여 사용할 수 있는 것으로 한다.
(실시형태 8)
실시형태 1 내지 실시형태 3에 나타내는 박막 트랜지스터를 적용한 반도체 장치는, 전자 페이퍼로서 적용할 수 있다. 전자 페이퍼는, 정보를 표시하는 것이라면 모든 분야의 전자기기에 사용할 수 있다. 예를 들어, 전자 페이퍼를 사용하고, 전자서적(전자 북), 포스터, 전차 등의 탈것의 차내 광고, 크레디트 카드 등의 각종 카드에 있어서의 표시 등에 적용할 수 있다. 전자기기의 일 예를 도 25, 도 26에 도시한다.
도 25a는 전자 페이퍼로 만들어진 포스터(2631)를 도시한다. 광고 매체가 종이 인쇄물인 경우에는, 광고의 교환은 사람 손에 의해 행해지지만, 전자 페이퍼를 사용하면 단시간으로 광고 표시를 바꿀 수 있다. 또한, 표시도 흐트러지지 않고 안정된 화상이 얻어진다. 또, 포스터는 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다.
또, 도 25b는 전차 등의 탈것의 차내광고(2632)를 도시한다. 광고 매체가 종이 인쇄물인 경우에는, 광고의 교환은 사람 손에 의해 행해지지만, 전자 페이퍼를 사용하면 사람 손을 많이 들이지 않고 단시간에 광고 표시를 바꿀 수 있다. 또 표시도 흐트러지지 않고 안정된 화상이 얻어진다. 또, 차내 광고는 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다.
또, 도 26은 전자서적(2700)의 일 예를 도시한다. 예를 들어, 전자서적(2700)은, 하우징(2701) 및 하우징(2703)의 2개의 하우징으로 구성되어 있다. 하우징(2701) 및 하우징(2703)은, 축부(2711)에 의해 일체로 하고 있고, 상기 축부(2711)를 축으로서 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이 서적과 같은 동작을 행할 수 있게 된다.
하우징(2701)에는 표시부(2705)가 구비되고, 하우징(2703)에는 표시부(2707)가 구비되어 있다. 표시부(2705) 및 표시부(2707)는, 계속 화면을 표시하는 구성으로 하여도 좋고, 다른 화면을 표시하는 구성으로 하여도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들어 우측의 표시부(도 26에서는 표시부(2705))에 문장을 표시하고, 좌측의 표시부(도 26에서는 표시부(2707))에 화상을 표시할 수 있다.
또, 도 26에서는, 하우징(2701)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 하우징(2701)에 있어서, 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비한다.
조작 키(2723)에 의해, 페이지를 보낼 수 있다. 또, 하우징의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 하우징의 뒷면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자서적(2700)은, 전자사전으로서의 기능을 갖게 한 구성으로 하여도 좋다.
또, 전자서적(2700)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의해, 전자서적 서버로부터, 원하는 서적 데이터 등을 구입하여, 다운로드하는 구성으로 할 수도 있다.
또, 본 실시형태에 나타내는 구성은, 다른 실시형태에 나타낸 구성을 적절하게 조합하여 사용할 수 있는 것으로 한다.
(실시형태 9)
실시형태 1 내지 실시형태 3에 나타내는 박막 트랜지스터를 사용한 반도체 장치는, 다양한 전자기기(유기기도 포함함)에 적용할 수 있다. 전자기기로서는, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화장치라고도 함), 휴대형 게임기, 휴대 정보단말, 음향재생장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
도 27a는 텔레비전 장치(9600)의 일 예를 도시한다. 텔레비전 장치(9600)는, 하우징(9601)에 표시부(9603)이 구비되어 있다. 표시부(9603)에 의해, 영상을 표시할 수 있다. 또한, 여기에서는, 스탠드(9605)에 의해 하우징(9601)을 지지한 구성을 나타낸다.
텔레비전 장치(9600)의 조작은, 하우징(9601)이 구비하는 조작 스위치나, 별체의 리모콘 조작기(9610)에 의해 행할 수 있다. 리모콘 조작기(9610)가 구비하는 조작 키(9609)에 의해, 채널이나 음량을 조작할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(9610)에, 상기 리모콘 조작기(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 설치하는 구성으로 하여도 좋다.
또, 텔레비전 장치(9600)는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반의 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자에게서 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리 등)의 정보 통신을 행할 수도 있다.
도 27b는 디지털 포토 프레임(9700)의 일 예를 도시한다. 예를 들어, 디지털 포토 프레임(9700)은, 하우징(9701)에 표시부(9703)가 설치되어 있다. 표시부(9703)는, 각종 화상을 표시할 수 있고, 예를 들어 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 통상의 사진첩과 마찬가지로 기능시킬 수 있다.
또, 디지털 포토 프레임(9700)은, 조작부, 외부 접속용 단자(USB단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이들의 구성은, 표시부와 동일면에 구비되어 있어도 좋지만, 측면이나 뒷면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들어, 디지털 포토 프레임의 기록 매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 받아들이고, 받아들인 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또, 디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의해, 원하는 화상 데이터를 받아들여, 표시시키는 구성으로 할 수도 있다.
도 28a는 휴대형 유기기이며, 하우징(9881)과 하우징(9891)의 2개의 하우징으로 구성되어 있고, 연결부(9893)에 의해, 개폐 가능하게 연결되어 있다. 하우징(9881)에는 표시부(9882)가 구비되고, 하우징(9891)에는 표시부(9883)가 구비되어 있다. 또한, 도 28a에 도시하는 휴대형 유기기는, 그 외, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9889)) 등을 구비하고 있다. 물론, 휴대형 유기기의 구성은 상기의 것에 한정되지 않고, 적어도 본 발명의 일 형태에 따른 반도체 장치를 구비한 구성이면 좋고, 그 외 부속 설비가 적절하게 형성된 구성으로 할 수 있다. 도 28a에 도시하는 휴대형 유기기는, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 유기기와 무선 통신을 행하여 정보를 공유하는 기능을 가진다. 또, 도 28a에 도시하는 휴대형 유기기가 가지는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 28b는 대형 유기기인 슬롯 머신(9900)의 일 예를 도시한다. 슬롯 머신(9900)은, 하우징(9901)에 표시부(9903)가 설치되어 있다. 또한, 슬롯 머신(9900)은, 그 외, 스타트 레버나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 구비한다. 물론, 슬롯 머신(9900)의 구성은 상기한 것에 한정되지 않고, 적어도 본 발명의 일 형태에 따른 반도체 장치를 구비한 구성이면 좋고, 그 외 부속 설비가 적절하게 형성된 구성으로 할 수 있다.
도 29a는 휴대전화기(1000)의 일 예를 도시한다. 휴대전화기(1000)는, 하우징(1001)에 설치된 표시부(1002) 외에, 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크(1006) 등을 구비하고 있다.
도 29a에 도시하는 휴대전화기(1000)는, 표시부(1002)를 손가락 등으로 접촉함으로써, 정보를 입력할 수 있다. 또한, 전화를 걸거나, 또는 메일을 치는 등의 조작은, 표시부(1002)를 손가락 등으로 접촉함으로써 행할 수 있다.
표시부(1002)의 화면은 주로 3개의 모드가 있다. 제 1은, 화상 표시를 주로 하는 표시 모드이며, 제 2는, 문자 등의 정보의 입력을 주로 하는 입력 모드이다. 제 3은 표시 모드와 입력 모드의 2개의 모드가 혼합된 표시+입력 모드다.
예를 들어, 전화를 걸거나, 또는 메일을 작성하는 경우는, 표시부(1002)를 문자의 입력을 주로 하는 문자 입력 모드로 하여 화면에 표시시킨 문자의 입력 조작을 하면 좋다. 이 경우, 표시부(1002)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또, 휴대전화기(1000) 내부에, 자이로 콤퍼스, 가속도 센서 등의 기울기를 검출하는 센서를 가지는 검출 장치를 설치함으로써, 휴대전화기(1000)의 방향(세로인지 가로인지)을 판단하고, 표시부(1002)의 화면 표시를 자동적으로 바꾸도록 할 수 있다.
*또, 화면 모드의 전환은, 표시부(1002)를 접촉하는 것, 또는 하우징(1001)의 조작 버튼(1003)의 조작에 의해 행해진다. 또한, 표시부(1002)에 표시되는 화상의 종류에 따라서 바꾸도록 할 수도 있다. 예를 들어, 표시부에 표시하는 화상 신호가 동화 데이터이면 표시 모드, 텍스트 데이터이면 입력 모드로 바꾼다.
또, 입력 모드에 있어서, 표시부(1002)의 광센서에서 검출되는 신호를 검지하고, 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 없는 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 바꾸도록 제어하여도 좋다.
표시부(1002)는 이미지 센서로서 기능시킬 수도 있다. 예를 들어, 표시부(1002)에 손바닥이나 손가락을 접촉함으로써, 장문, 지문 등을 촬상함으로써, 본인 인증을 할 수 있다. 또한, 표시부에 근적외광을 발광하는 백라이트 또는 근적외광을 발광하는 센싱용 광원을 사용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
도 29b도 휴대전화기의 일 예이다. 도 29b의 휴대전화기는, 하우징(9411)에, 표시부(9412), 및 조작 버튼(9413)을 포함하는 표시 장치(9410)과, 하우징(9401)에 조작 버튼(9402), 외부 입력 단자(9403), 마이크(9404), 스피커(9405), 및 착신 시에 발광하는 발광부(9406)를 포함하는 통신 장치(9400)를 가지고 있고, 표시 기능을 가지는 표시 장치(9410)는 전화 기능을 가지는 통신 장치(9400)와 화살표의 2방향으로 착탈 가능하다. 따라서, 표시 장치(9410)와 통신 장치(9400)의 단축끼리 부착할 수도 있고, 표시 장치(9410)과 통신 장치(9400)의 장축끼리 부착할 수도 있다. 또한, 표시 기능만을 필요로 하는 경우, 통신 장치(9400)로부터 표시 장치(9410)를 떼어내고, 표시 장치(9410)를 단독으로 사용할 수도 있다. 통신 장치(9400)와 표시 장치(9410)는 무선 통신 또는 유선 통신에 의해 화상 또는 입력 정보를 수수할 수 있고, 각각 충전 가능한 배터리를 가진다.
또, 본 실시형태에 나타내는 구성은, 다른 실시형태에 나타낸 구성을 적절하게 조합하여 사용할 수 있는 것으로 한다.
[실시예 1]
본 실시예에서는, 산화물 반도체막의 도전율의, 성막 시에 있어서의 산소 가스 유량의 비율 의존성을 조사한 결과에 대하여 설명한다.
본 실시예에서는, 스퍼터링법을 사용하여 In-Ga-Zn-O계 비단결정막을 성막하고, 형성된 In-Ga-Zn-O계 비단결정막의 도전율을 측정하였다. 성막 시의 산소 가스 유량의 비율이 0체적%로부터 100체적%까지의 조건으로 샘플을 제작하고, 각 산소 가스 유량의 비율의 In-Ga-Zn-O계 비단결정막의 도전율을 측정하였다. 또한, 도전율의 측정에는 Agilent사 제조의 반도체 파라미터 애널라이저 HP4155C를 사용하였다.
In-Ga-Zn-O계 비단결정막의 스퍼터링 성막에 있어서는, 타깃으로서 In2O3:Ga2O3:ZnO=1:1:1(In:Ga:Zn=1:1:0.5)의 비율로 혼합한 직경 8인치의 원반형의 산화물 반도체 타깃을 사용하였다. 다른 성막 조건은, 기판과 타깃 사이의 거리를 170mm, 성막 가스 압력 0.4Pa, 직류(DC)전원 0.5kW, 성막 온도를 실온으로 하였다.
성막 가스로서는, 아르곤 가스와 산소 가스를 사용하였다. 아르곤 가스와 산소 가스에 대한 산소 가스의 유량 비율이 0체적%로부터 100체적%까지의 조건으로 성막하고, In-Ga-Zn-O계 비단결정막의 도전율을 측정하였다. 또, In-Ga-Zn-O계 비단결정막의 원자 레벨의 재배열을 행하기 위해서, In-Ga-Zn-O계 비단결정막의 성막 후, 질소 환경 하에서 350℃, 1시간의 열처리를 행하였다.
각 산소 가스 유량의 비율에 대한 In-Ga-Zn-O계 비단결정막의 도전율은 도 12와 같이 되었다. 도 12에 있어서, 가로축은 아르곤 가스 유량과 산소 가스 유량에 대한 산소 가스 유량의 비율(체적%)이며, 세로축은 In-Ga-Zn-O계 비단결정막의 도전율(S/cm)이다. 또한, 도 12에 대응하는 아르곤 가스의 유량(sccm), 산소 가스의 유량(sccm), 산소 가스의 유량 비율(체적%) 및 In-Ga-Zn-O계 비단결정막의 도전율(S/cm)을 표 1에 나타낸다.
Figure 112019085283189-pat00001
도 12 및 표 1의 결과로, 산소 가스 유량의 비율이 0체적% 내지 11.1체적%의 사이는, 도전율이 급준하게 저하하고, 산소 가스 유량의 비율이 11.1체적% 내지 40체적%의 사이에서는, 도전율은 1.0×10-5 내지 1.0×10-4S/cm 정도로 되고, 산소 가스 유량의 비율이 4O체적% 이상으로 되면, 도전율은 완만하게 저하하는 경향을 볼 수 있다. 단, 산소 가스 유량의 비율이 60체적% 내지 70체적%의 사이에서는, 도전율의 저하가 약간 급준하게 되어 있다. 여기에서, 도전율의 최대치는, 산소 가스 유량의 비율이 0체적%, 즉 성막 가스가 아르곤 가스만의 조건으로 6.44S/cm이며, 도전율의 최소값은, 산소 가스 유량의 비율이 100체적%, 즉 성막 가스가 산소 가스만의 조건으로 4.19×10-11S/cm이다.
도 12의 그래프에서 도전율의 기울기가 급준하게 되는, 산소 가스 유량의 비율이 10체적% 부근의 영역을 경계로 하여, 도전율이 높은 반도체층과, 그것보다 도전율이 낮은 산화물 반도체층의 산소 가스 유량의 조건을 나눔으로써, 도전율의 차이를 크게 할 수 있다. 따라서, 도전율이 높은 반도체층에 사용하는 In-Ga-Zn-O계 비단결정막을 성막할 때는, 산소 가스 유량의 비율을 10체적% 미만으로 하여, 도전율이 1.0×10-3S/cm보다 커지도록 하는 것이 좋다. 또한, 반도체층보다 도전율이 낮은 산화물 반도체층에 사용하는 In-Ga-Zn-O계 비단결정막을 성막할 때는, 산소 가스 유량의 비율을 10체적% 이상으로 하고, 도전율이 1.0×10-3S/cm 이하가 되도록 하는 것이 좋다.
또, 도 12의 그래프에서 도전율의 기울기가 약간 급준하게 되어 있는 산소 가스 유량의 비율이 70체적% 부근의 영역을 경계로 하여도 좋다. 이 경우, 도전율이 높은 반도체층에 사용하는 In-Ga-Zn-O계 비단결정막을 성막할 때는, 산소 가스 유량의 비율을 70체적% 미만으로 하고, 도전율이 1.0×10-8S/cm보다 커지도록 하는 것이 좋다. 또한, 반도체층보다 도전율의 낮은 산화물 반도체층에 사용하는 In-Ga-Zn-O계 비단결정막을 성막할 때는, 산소 가스 유량의 비율을 7O체적% 이상으로 하고, 도전율이 1.0×10-8S/cm 이하가 되도록 하는 것이 좋다.
100:기판 101:게이트 전극층
102:게이트 절연층 103:산화물 반도체층
105a:소스 전극층 또는 드레인 전극층 105b:소스 전극층 또는 드레인 전극층
106:반도체층 112a:제 1 도전층
112b:제 1 도전층 113a:제 2 도전층
113b:제 2 도전층 114a:제 3 도전층
114b:제 3 도전층

Claims (11)

  1. 반도체 장치에 있어서:
    게이트 전극;
    상기 게이트 전극 위의 게이트 절연층;
    상기 게이트 절연층을 개재하여 상기 게이트 전극 위의 인듐 및 아연을 포함하는 제 1 비단결정 산화물 반도체층;
    상기 제 1 비단결정 산화물 반도체층 위의 인듐 및 아연을 포함하는 제 2 비단결정 산화물 반도체층으로서, 상기 제 1 비단결정 산화물 반도체층보다 낮은 도전율을 갖는, 상기 제 2 비단결정 산화물 반도체층;
    상기 제 2 비단결정 산화물 반도체층 위의 소스 전극으로서, 구리를 포함하는 도전층을 포함하는, 상기 소스 전극;
    상기 제 2 비단결정 산화물 반도체층 위의 드레인 전극으로서, 구리를 포함하는 도전층을 포함하는, 상기 드레인 전극; 및
    상기 제 2 비단결정 산화물 반도체층, 상기 소스 전극 및 상기 드레인 전극 위의 실리콘 및 산소를 포함하는 제 1 절연막을 포함하고,
    상기 제 1 절연막은 상기 소스 전극과 상기 드레인 전극 사이의 상기 제 2 비단결정 산화물 반도체층의 상면과 접하고,
    상기 제 1 비단결정 산화물 반도체층은 상기 제 2 비단결정 산화물 반도체층보다 얇은, 반도체 장치.
  2. 반도체 장치에 있어서:
    게이트 전극;
    상기 게이트 전극 위의 게이트 절연층;
    상기 게이트 절연층을 개재하여 상기 게이트 전극 위의 인듐 및 아연을 포함하는 제 1 비단결정 산화물 반도체층;
    상기 제 1 비단결정 산화물 반도체층 위의 인듐 및 아연을 포함하는 제 2 비단결정 산화물 반도체층으로서, 상기 제 1 비단결정 산화물 반도체층보다 낮은 도전율을 갖는, 상기 제 2 비단결정 산화물 반도체층;
    상기 제 2 비단결정 산화물 반도체층 위의 소스 전극으로서, 구리를 포함하는 도전층을 포함하는, 상기 소스 전극;
    상기 제 2 비단결정 산화물 반도체층 위의 드레인 전극으로서, 구리를 포함하는 도전층을 포함하는, 상기 드레인 전극; 및
    상기 제 2 비단결정 산화물 반도체층, 상기 소스 전극 및 상기 드레인 전극 위의 실리콘 및 산소를 포함하는 제 1 절연막을 포함하고,
    상기 소스 전극과 상기 드레인 전극 사이의 상기 제 2 비단결정 산화물 반도체층의 부분은 상기 소스 전극과 상기 드레인 전극 사이의 상기 제 2 비단결정 산화물 반도체층의 일부가 상기 소스 전극 및 상기 드레인 전극 아래의 상기 제 2 비단결정 산화물 반도체층의 일부들보다 얇게 에칭되고,
    상기 제 1 절연막은 상기 소스 전극과 상기 드레인 전극 사이의 상기 제 2 비단결정 산화물 반도체층의 상면과 접하고,
    상기 제 1 비단결정 산화물 반도체층은 상기 제 2 비단결정 산화물 반도체층보다 얇은, 반도체 장치.
  3. 반도체 장치에 있어서:
    게이트 전극;
    상기 게이트 전극 위의 게이트 절연층;
    상기 게이트 절연층을 개재하여 상기 게이트 전극 위의 인듐 및 아연을 포함하는 제 1 비단결정 산화물 반도체층;
    상기 제 1 비단결정 산화물 반도체층 위의 인듐 및 아연을 포함하는 제 2 비단결정 산화물 반도체층으로서, 상기 제 1 비단결정 산화물 반도체층보다 낮은 도전율을 갖는, 상기 제 2 비단결정 산화물 반도체층;
    제 1 n형 도전 영역을 통한 상기 제 2 비단결정 산화물 반도체층 위의 소스 전극으로서, 구리를 포함하는 도전층을 포함하는, 상기 소스 전극;
    제 2 n형 도전 영역을 통한 상기 제 2 비단결정 산화물 반도체층 위의 드레인 전극으로서, 구리를 포함하는 도전층을 포함하는, 상기 드레인 전극; 및
    상기 제 2 비단결정 산화물 반도체층, 상기 소스 전극 및 상기 드레인 전극 위의 실리콘 및 산소를 포함하는 제 1 절연막을 포함하고,
    상기 소스 전극과 상기 드레인 전극 사이의 상기 제 2 비단결정 산화물 반도체층의 부분은 상기 소스 전극과 상기 드레인 전극 사이의 상기 제 2 비단결정 산화물 반도체층의 일부가 상기 소스 전극 및 상기 드레인 전극 아래의 상기 제 2 비단결정 산화물 반도체층의 일부들보다 얇게 에칭되고,
    상기 제 1 절연막은 상기 소스 전극과 상기 드레인 전극 사이의 상기 제 2 비단결정 산화물 반도체층의 상면과 접하고,
    상기 제 1 n형 도전 영역 및 상기 제 2 n형 도전 영역의 각각은 인듐을 포함하는, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 비단결정 산화물 반도체층은 상기 제 2 비단결정 산화물 반도체층보다 얇은, 반도체 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 비단결정 산화물 반도체층은 1㎚ 내지 10㎚의 범위 내의 입자 크기를 갖는 결정들을 포함하는, 반도체 장치.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 비단결정 산화물 반도체층은 갈륨을 더 포함하고,
    상기 제 2 비단결정 산화물 반도체층은 갈륨을 더 포함하는, 반도체 장치.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극의 각각은 상기 제 2 비단결정 산화물 반도체층과 구리를 포함하는 상기 도전층 사이에 티타늄을 포함하는 제 1 도전층을 더 포함하는, 반도체 장치.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 비단결정 산화물 반도체층은 1×1017/㎤보다 낮은 캐리어 농도를 갖는, 반도체 장치.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 비단결정 산화물 반도체층은 1×10-3S/㎝보다 높은 도전율을 갖는, 반도체 장치.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 비단결정 산화물 반도체층의 두께는 1 ㎚ 내지 50 ㎚인, 반도체 장치.
  11. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 비단결정 산화물 반도체층의 두께는 10 ㎚ 내지 300 ㎚인, 반도체 장치.
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