KR101364071B1 - 반도체장치 - Google Patents

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KR101364071B1
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아쓰시 우메자키
히로유키 미야케
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

트랜지스터의 역치전압의 변동을 억제하고, 표시 패널에 설치하는 드라이버IC의 접점수를 줄이고, 표시장치의 저소비 전력화를 달성하고, 표시장치의 대형화 또는 고화질화를 달성하는 것을 목적으로 한다. 열화되기 쉬운 트랜지스터의 게이트 전극을, 제1 스위칭 트랜지스터를 통해 고전위가 공급되는 배선, 및 제2 스위칭 트랜지스터를 통해 저전위가 공급되는 배선에 접속하고, 제1 스위칭 트랜지스터의 게이트 전극에 클록 신호를 입력하고, 제2 스위칭 트랜지스터의 게이트 전극에 반전 클록 신호를 입력함으로써, 열화하기 쉬운 트랜지스터의 게이트 전극에 고전위, 또는 저전위를 교대로 공급한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 트랜지스터를 사용해서 구성된 회로를 가지는 표시장치에 관한 것이다. 특히 액정 등의 전기광학소자 혹은 발광소자 등을 표시매체로 사용하는 표시장치 및 그 구동방법에 관한 것이다.
최근, 표시장치는, 액정 텔레비전 등의 대형표시장치의 증가로, 개발이 활발히 진행되고 있다. 특히, 절연 기판 위에 비결정 반도체(이하, 아모포스 실리콘이라고도 한다)로 구성된 트랜지스터를 사용하여, 화소회로 및 시프트 레지스터 등을 포함한 구동회로(이하, 내부회로라고도 한다)를 일체로 형성하는 기술은, 저소비 전력화, 저비용화에 크게 공헌하기 때문에, 개발이 활발히 진행되고 있다. 절연체 위에 형성된 내부회로는, ＦＰＣ 등을 통해 컨트롤러 ＩＣ 등(이하, 외부회로라고도 한다)에 접속되어, 그 동작이 제어된다.
상기 나타낸 내부회로 중에서도, 비결정 반도체로 구성된 트랜지스터(이하, 아모포스 실리콘 트랜지스터라고도 한다)를 사용한 시프트 레지스터가 고안되고 있다. 종래의 시프트 레지스터가 가지는 플립플롭의 구성을 도 30a에 나타낸다(특허문헌 1). 도 30a의 플립플롭은, 트랜지스터(11), 트랜지스터(12), 트랜지스터(13), 트랜지스터(14), 트랜지스터(15) 및 트랜지스터(17)를 가지고, 신호선(21), 신호선(22), 배선(23), 신호선(24), 전원선(25), 전원선(26)에 접속되어 있다. 신호선(21), 신호선(22), 신호선(24), 전원선(25), 전원선(26)에는, 각각 스타트 신호, 리셋 신호, 클록 신호, 전원전위 ＶＤＤ, 전원전위 ＶＳＳ가 입력된다. 도 30a의 플립플롭의 동작 기간은, 도 30b의 타이밍 차트에 나타낸 바와 같이, 세트 기간, 선택 기간, 리셋 기간, 비선택 기간으로 분할되고, 동작 기간 중 대부분이 비선택 기간이 된다.
여기에서, 비선택 기간에 트랜지스터(12) 및 트랜지스터(16)가 온 하고 있다. 따라서, 트랜지스터(12) 및 트랜지스터(16)의 반도체층에 아모포스 실리콘을 사용하고 있으므로, 열화 등으로 인해 역치전압(Vth)에 변동이 발생한다. 더 구체적으로는, 역치전압이 상승한다. 즉, 종래의 시프트 레지스터는, 트랜지스터(12) 및 트랜지스터(16)의 역치전압이 상승해서 온 할 수 없게 되기 때문에, 노드(41) 및 배선(23)에 ＶＳＳ를 공급할 수 없고 오동작을 일으킨다.
이 문제를 해결하도록, 비특허문헌 1, 비특허문헌 2 및 비특허문헌 3에서, 트랜지스터(12)의 역치전압의 시프트를 억제할 수 있는 시프트 레지스터가 고안되었다. 비특허문헌 1, 비특허문헌 2 및 비특허문헌 3에서는, 새로운 트랜지스터(제1 트랜지스터라고 한다)를 트랜지스터(12)(제2 트랜지스터라고 한다)와 병렬로 배치하고, 비선택 기간에, 제1 트랜지스터의 게이트 전극 및 제2 트랜지스터의 게이트 전극에 각각 반전한 신호를 입력함으로써, 제1 트랜지스터 및 제2 트랜지스터의 역치전압의 시프트를 억제하고 있다.
또한, 비특허문헌 4에서는, 트랜지스터(12)뿐만 아니라, 트랜지스터(16)의 역치전압의 시프트도 억제할 수 있는 시프트 레지스터가 고안되었다. 비특허문헌 4에서는, 새로운 트랜지스터(제1 트랜지스터라고 한다)를 트랜지스터(12)(제2 트랜지스터라고 한다)와 병렬로 배치하고, 또 다른 새로운 트랜지스터(제3 트랜지스터라고 한다)를 트랜지스터(16)(제4 트랜지스터라고 한다)와 병렬로 더 배치한다. 그리고, 비선택 기간에, 제1 트랜지스터의 게이트 전극 및 제2 트랜지스터의 게이트 전극에 각각 반전한 신호를 입력하고, 제3 트랜지스터의 게이트 전극 및 제4 트랜지스터의 게이트 전극에 각각 반전한 신호를 입력함으로써, 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터의 역치전압의 시프트를 억제하고 있다.
또한, 비특허문헌 5에서는, 트랜지스터(12)의 게이트 전극에 교류 펄스를 인가함으로써, 트랜지스터(12)의 역치전압의 시프트를 억제하고 있다.
한편, 비특허문헌 6 및 비특허문헌 7의 표시장치는, 아모포스 실리콘 트랜지스터로 구성되는 시프트 레지스터를 주사선 구동회로로 사용하고, R, G, B의 서브 화소에 1개의 신호선으로부터 비디오신호를 입력함으로써, 신호선의 수를 1/3로 줄인다. 이렇게 해서, 비특허문헌 6 및 비특허문헌 7의 표시장치는, 표시 패널과 드라이버 ＩＣ과의 접속 수를 절감하고 있다.
[특허문헌 1] 일본국 공개특허공보 특개 2004-157508호
[비특허문헌 1] Ｓｏｏ Ｙｏｕｎｇ Ｙｏｏｎ， ｅｔ ａｌ．,”Ｈｉｇｈｌｙ Ｓｔａｂｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｇａｔｅ Ｄｒｉｖｅｒ Ｃｉｒｃｕｉｔ ｕｓｉｎｇ a-Ｓｉ ＴＦＴ ｗｉｔｈ Ｄｕａｌ Ｐｕｌｌ-ｄｏｗｎ Ｓｔｒｕｃｔｕｒｅ”， ＳＯＣＩＥＴＹ ＦＯＲ ＩＮＦＯＲＭＡＴＩＯＮ ＤＩＳＰＬＡＹ 2005 ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＳＹＭＰＯＳＩＵＭ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ， Ｖｏｌｕｍｅ ＸＸＸＶＩ， p.348-351
[비특허문헌 2] Ｂｉｎｎ Ｋｉｍ， ｅｔ ａｌ．,”a-Ｓｉ Ｇａｔｅ Ｄｒｉｖｅｒ Ｉｎｔｅｇｒａｔｉｏｎ ｗｉｔｈ Ｔｉｍｅ Ｓｈａｒｅｄ Ｄａｔａ Ｄｒｉｖｉｎｇ”， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ 12ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｄｉｓｐｌａｙ Ｗｏｒｋｓｈｏｐｓ ｉｎ ｃｏｎｊｕｎｃｔｉｏｎ ｗｉｔｈ Ａｓｉａ Ｄｉｓｐｌａｙ 2005， p.1073-1076
[비특허문헌 3] Ｍｉｎｄｏｏ Ｃｈｕｎ， ｅｔ ａｌ．,”Ｉｎｔｅｇｒａｔｅｄ Ｇａｔｅ Ｄｒｉｖｅｒ Ｕｓｉｎｇ Ｈｉｇｈｌｙ Ｓｔａｂｌｅ a-Ｓｉ ＴＦＴ’s”， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ 12ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｄｉｓｐｌａｙ Ｗｏｒｋｓｈｏｐｓ ｉｎ ｃｏｎｊｕｎｃｔｉｏｎ ｗｉｔｈ Ａｓｉａ Ｄｉｓｐｌａｙ 2005， p.1077-1080
[비특허문헌 4] Ｃｈｕｎ-Ｃｈｉｎｇ， ｅｔ ａｌ．,”Ｉｎｔｅｇｒａｔｅｄ Ｇａｔｅ Ｄｒｉｖｅｒ Ｃｉｒｃｕｉｔ Ｕｓｉｎｇ a-Ｓｉ ＴＦＴ”， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ 12ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｄｉｓｐｌａｙ Ｗｏｒｋｓｈｏｐｓ ｉｎ ｃｏｎｊｕｎｃｔｉｏｎ ｗｉｔｈ Ａｓｉａ Ｄｉｓｐｌａｙ 2005， p.1023-1026
[비특허문헌 5] Ｙｏｎｇ Ｈｏ Ｊａｎｇ， ｅｔ ａｌ．,”A-Ｓｉ ＴＦＴ ｌｎｔｅｇｒａｔｅｄ Ｇａｔｅ Ｄｒｉｖｅｒ ｗｉｔｈ ＡＣ-Ｄｒｉｖｅｎ Ｓｉｎｇｌｅ Ｐｕｌｌ-ｄｏｗｎ Ｓｔｒｕｃｔｕｒｅ”， ＳＯＣＩＥＴＹ ＦＯＲ ＩＮＦＯＲＭＡＴＩＯＮ ＤＩＳＰＬＡＹ 2006 ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＳＹＭＰＯＳＩＵＭ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ， Ｖｏｌｕｍｅ ＸＸＸＶＩＩ， p.208-211
[비특허문헌 6] Ｊｉｎ Ｙｏｕｎｇ Ｃｈｏｉ， ｅｔ ａｌ．,”A Ｃｏｍｐａｃｔ ａｎｄ Ｃｏｓｔ-ｅｆｆｉｃｉｅｎｔ ＴＦＴ-ＬＣＤ ｔｈｒｏｕｇｈ ｔｈｅ Ｔｒｉｐｌｅ-Ｇａｔｅ Ｐｉｘｃｅｌ Ｓｔｒｕｃｔｕｒｅ”， ＳＯＣＩＥＴＹ ＦＯＲ ＩＮＦＯＲＭＡＴＩＯＮ ＤＩＳＰＬＡＹ 2006 ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＳＹＭＰＯＳＩＵＭ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ， Ｖｏｌｕｍｅ ＸＸＸＶＩＩ， p.274-276
[비특허문헌 7] Ｙｏｎｇ Ｓｏｏｎ Ｌｅｅ， ｅｔ ａｌ．,”Ａｄｖａｎｃｅｄ ＴＦＴ-ＬＣＤ Ｄａｔａ Ｌｉｎｅ Ｒｅｄｕｃｔｉｏｎ Ｍｅｔｈｏｄ”， ＳＯＣＩＥＴＹ ＦＯＲ ＩＮＦＯＲＭＡＴＩＯＮ ＤＩＳＰＬＡＹ 2006 ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＳＹＭＰＯＳＩＵＭ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ， Ｖｏｌｕｍｅ ＸＸＸＶＩＩ， p.1083-1086
종래의 기술에 의하면, 열화하기 쉬운 트랜지스터의 게이트에 교류 펄스를 인가함으로써, 그 트랜지스터의 역치전압의 시프트를 억제하고 있다. 그러나, 트랜지스터의 반도체층으로서 아모포스 실리콘을 사용했을 경우, 당연히, 교류 펄스를 생성하는 회로를 구성하는 트랜지스터라도, 역치전압의 시프트를 발생시키는 것이 문제가 된다.
또한 신호선의 수를 1/3로 감해서 표시 패널과 드라이버 ＩＣ과의 접점의 수를 줄이는 것이 제안되었지만(비특허문헌 6 및 비특허문헌 7), 실용적으로는 드라이버 ＩＣ의 접점의 수를 보다 줄이도록 요구되고 있다.
즉 종래의 기술로 해결되지 않은 것으로서, 트랜지스터의 역치전압의 변동을 억제하는 회로 기술이 과제로 남아 있다. 표시 패널에 설치하는 드라이버 ＩＣ의 접점수를 줄이는 기술이 과제로 남아 있다. 표시장치의 저소비 전력화가 과제로 남아 있다. 표시장치의 대형화 또는 고화질화가 과제로 남아 있다.
본 명세서에서 개시하는 발명은, 이러한 과제의 하나 또는 복수를 해결함으로써, 산업상 유익한 기술을 제공하는 것을 목적으로 한다.
본 발명에 관련된 표시장치는, 열화하기 쉬운 트랜지스터의 게이트 전극에, 양의 전원, 및 음의 전원을 교대로 인가함으로써, 그 트랜지스터의 역치전압의 시프트를 억제할 수 있다.
또한, 본 발명에 관련된 표시장치는, 열화하기 쉬운 트랜지스터의 게이트 전극에, 스위치를 통해 고전위(ＶＤＤ), 또는 스위치를 통해 저전위(ＶＳＳ)를, 교대로 공급함으로써, 그 트랜지스터의 역치전압의 시프트를 억제할 수 있다.
구체적으로는, 열화하기 쉬운 트랜지스터의 게이트 전극을, 제1 스위칭 트랜지스터를 통해 고전위가 공급되는 배선, 및 제2 스위칭 트랜지스터를 통해 저전위가 공급되는 배선에 접속하고, 제1 스위칭 트랜지스터의 게이트 전극에 클록 신호를 입력하고, 제2 스위칭 트랜지스터의 게이트 전극에 반전 클록 신호를 입력함으로써, 열화하기 쉬운 트랜지스터의 게이트 전극에 고전위, 또는 저전위를 교대로 공급한다.
이때, 본 서류(명세서, 특허청구범위 또는 도면 등)에 나타내는 스위치는, 여러 가지 형태의 것을 사용할 수 있다. 예로는, 전기적 스위치나 기계적 스위치 등이 있다. 즉, 전류의 흐름을 제어할 수 있는 것이면 되고, 특정한 것에 한정되지 않는다. 예를 들면 스위치로서, 트랜지스터(예를 들면 바이폴라 트랜지스터, MOS 트랜지스터 등), 다이오드(예를 들면, ＰＮ다이오드, ＰＩＮ다이오드, 쇼트키 다이오드, ＭＩＭ(Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ)다이오드, ＭＩＳ(Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ)다이오드, 다이오드 접속의 트랜지스터 등), 사이리스터 등을 사용할 수 있다. 또는, 이것들을 조합한 논리회로를 스위치로 사용할 수 있다.
스위치로서 트랜지스터를 사용할 경우, 그 트랜지스터는, 단순한 스위치로서 동작하기 때문에, 트랜지스터의 극성(도전형)은 특별히 한정되지 않는다. 다만, 오프 전류를 억제하고 싶을 경우, 오프 전류가 적은 극성의 트랜지스터를 사용하는 것이 바람직하다. 오프 전류가 적은 트랜지스터에는, ＬＤＤ영역을 가지는 트랜지스터나 멀티 게이트 구조를 가지는 트랜지스터 등이 있다. 또는, 스위치로서 동작시키는 트랜지스터의 소스 단자의 전위가, 저전위측 전원(Ｖｓｓ, ＧＮＤ, 0V 등)에 가까운 상태에서 동작하는 경우에는 N채널형 트랜지스터를 사용하는 것이 바람직하다. 반대로, 소스 단자의 전위가, 고전위측 전원(Ｖｄｄ 등)에 가까운 상태에서 동작하는 경우에는 P채널형 트랜지스터를 사용하는 것이 바람직하다. 왜냐하면, N채널형 트랜지스터에서는 소스 단자가 저전위측 전원에 가까운 상태에서 동작할 때, P채널형 트랜지스터에서는 소스 단자가 고전위측 전원에 가까운 상태에서 동작할 때, 게이트 소스간 전압의 절대값을 크게 할 수 있기 때문에, 스위치로서, 더 확실하게 동작하기 때문이다. 또한 소스 팔로워 동작을 하게 되는 경우가 적기 때문에, 출력 전압의 크기가 작아지는 경우가 적기 때문이다.
이때, N채널형 트랜지스터와 P채널형 트랜지스터를 모두 사용하여, ＣＭＯＳ형 스위치를 스위치로 사용해도 된다. ＣＭＯＳ형 스위치로 하면, P채널형 트랜지스터 또는 N채널형 트랜지스터의 어느 한쪽의 트랜지스터가 도통하면 전류가 흐르기 때문에, 스위치로서 기능하기 쉬워진다. 예를 들면 스위치에의 입력 신호의 전압이 높은 경우에도, 낮은 경우에도, 적절히 전압을 출력시킬 수 있다. 또한, 스위치를 온·오프시키기 위한 신호의 전압 진폭값을 작게 할 수 있으므로, 소비 전력을 낮출 수도 있다.
이때, 스위치로서 트랜지스터를 사용할 경우, 스위치는, 입력 단자(소스 단자 또는 드레인 단자의 한쪽)와, 출력 단자(소스 단자 또는 드레인 단자의 다른 한쪽)와, 도통을 제어하는 단자(게이트 단자)를 가지고 있다. 한편, 스위치로서 다이오드를 사용할 경우, 스위치는, 도통을 제어하는 단자를 가지지 않고 있는 경우가 있다. 그 때문에 트랜지스터보다는 다이오드를 스위치로 사용하면, 단자를 제어하기 위한 배선을 적게 할 수 있다.
한편, 본 명세서에 있어서, A와 B가 접속되어 있다고 명시적으로 기재하는 경우에는, A와 B가 전기적으로 접속되어 있는 경우와, A와 B가 기능적으로 접속되어 있는 경우와, A와 B가 직접 접속되어 있는 경우를 포함한 것으로 한다. 여기에서, A, B는, 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층, 등)인 것으로 한다. 따라서, 본 명세서가 개시하는 구성에 있어서, 소정의 접속 관계, 예를 들면 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도 포함하는 것으로 한다.
예를 들면, A와 B가 전기적으로 접속되어 있는 경우로서, A와 B의 전기적인 접속을 가능하게 하는 소자(예를 들면 스위치, 트랜지스터, 용량소자, 인덕터, 저항소자, 다이오드 등)가, A와 B 사이에 1개 이상 배치되어 있어도 된다. 또는, A와 B가 기능적으로 접속되어 있는 경우로서, A와 B의 기능적인 접속을 가능하게 하는 회로(예를 들면 논리회로(인버터, NAND회로, NOR회로 등), 신호변환회로(DA변환회로, AD변환 회로, 감마 보정회로 등), 전위 레벨 변환 회로(전원회로(승압회로, 강압회로 등), 신호의 전위 레벨을 변환하는 레벨 시프터 회로 등), 전압원, 전류원, 변환 회로, 증폭회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, OP 앰프, 차동증폭회로, 소스 팔로워 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어회로 등)가, A와 B 사이에 1개 이상 배치되어 있어도 된다. 또는, A와 B가 직접 접속되어 있는 경우로서, A와 B 사이에 다른 소자나 다른 회로를 개재하지 않고, A와 B가 직접 접속되어 있어도 된다.
또한, A와 B가 직접 접속되어 있다고 명시적으로 기재하는 경우에는, A와 B가 직접 접속되어 있는 경우(즉, A와 B 사이에 다른 소자나 다른 회로를 사이에 개재하지 않고 접속되어 있는 경우)와, A와 B가 전기적으로 접속되어 있는 경우(즉, A와 B 사이에 다른 소자나 다른 회로를 개재해서 접속되어 있는 경우)를 포함하는 것으로 한다.
또한, A와 B가 전기적으로 접속되어 있다고 명시적으로 기재하는 경우에는, A와 B가 전기적으로 접속되어 있는 경우(즉, A와 B 사이에 다른 소자나 다른 회로를 개재해서 접속되어 있는 경우)와, A와 B가 기능적으로 접속되어 있는 경우(즉, A와 B 사이에 다른 회로를 개재해서 기능적으로 접속되어 있는 경우)와, A와 B가 직접 접속되어 있는 경우(즉, A와 B 사이에 다른 소자나 다른 회로를 개재하지 않고 접속되어 있는 경우)를 포함한 것으로 한다. 즉, 전기적으로 접속되어 있다고 명시적으로 기재하는 경우에는, 단순히, 접속되어 있다고만 명시적으로 기재되어 있는 경우와 같은 것으로 한다.
한편, 표시소자, 표시소자를 가지는 장치인 표시장치, 발광소자, 발광소자를 가지는 장치인 발광장치는, 여러 가지 형태를 사용하거나, 여러 가지 소자를 가질 수 있다. 예를 들면, 표시소자, 표시장치, 발광소자 또는 발광장치로는, ＥＬ소자(유기ＥＬ소자, 무기ＥＬ소자 또는 유기물 및 무기물을 포함한 ＥＬ소자), 전자방출소자, 액정소자, 전자 잉크, 전기영동소자, 그레이팅 라이트 밸브(ＧＬＶ), 플라즈마 디스플레이(ＰＤＰ), 디지털 마이크로미러 디바이스(ＤＭＤ), 압전 세라믹 디스플레이, 카본 나노튜브 등, 전기자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시매체를 사용할 수 있다. 이때, ＥＬ소자를 사용한 표시장치에는 EL디스플레이, 전자방출소자를 사용한 표시장치에는 필드 이미션 디스플레이(ＦＥＤ)나 ＳＥＤ방식 평면형 디스플레이(ＳＥＤ:Ｓｕｒｆａｃｅ-ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ-ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ) 등, 액정소자를 사용한 표시장치에는 액정 모니터(투과형 액정 모니터, 반투과형 액정 모니터, 반사형 액정 모니터, 직시형 액정 모니터, 투사형 액정 모니터), 전자 잉크나 전기영동소자를 사용한 표시장치에는 전자 페이퍼가 있다.
한편, 본 서류(명세서, 특허청구범위 또는 도면 등)에 기재된 트랜지스터로서, 여러 가지 형태의 트랜지스터를 사용할 수 있다. 따라서, 사용하는 트랜지스터의 종류에 한정은 없다. 예를 들면 비정질 실리콘, 다결정 실리콘, 미결정(마이크로 크리스털, 세미 아모포스라고도 한다) 실리콘 등으로 대표되는 비단결정 반도체막을 가지는 박막 트랜지스터(ＴＦＴ) 등을 사용할 수 있다. ＴＦＴ를 사용할 경우, 여러 가지 장점이 있다. 예를 들면 단결정 실리콘의 경우보다 낮은 온도로 제조할 수 있기 때문에, 제조 비용의 절감, 또는 제조 장치의 대형화를 꾀할 수 있다. 제조 장치를 크게 할 수 있기 때문에, 대형기판 위에 제조할 수 있다. 그 때문에 동시에 많은 개수의 표시장치를 제조할 수 있기 때문에, 저비용으로 제조할 수 있다. 또한, 제조 온도가 낮기 때문에, 내열성이 약한 기판을 사용할 수 있다. 그 때문에 투명기판 위에 트랜지스터를 제조할 수 있다. 그리고, 투명한 기판 위의 트랜지스터를 사용해서 표시소자에서의 빛의 투과를 제어할 수 있다. 또는, 트랜지스터의 막 두께가 얇기 때문에, 트랜지스터를 구성하는 막의 일부는, 빛을 투과시킬 수 있다. 그 때문에 개구율을 향상시킬 수 있다.
또한, 다결정 실리콘을 제조할 때에, 촉매(니켈 등)를 사용함으로써, 결정성을 더욱 향상시켜, 전기 특성이 좋은 트랜지스터를 제조할 수 있다. 그 결과, 게이트 드라이버 회로(주사선 구동회로)나 소스 드라이버 회로(신호선 구동회로), 신호 처리 회로(신호 생성 회로, 감마 보정회로, DA변환회로 등)를 기판 위에 일체로 형성할 수 있다.
또한, 미결정 실리콘을 제조할 때에, 촉매(니켈 등)를 사용함으로써, 결정성을 더욱 향상시켜, 전기 특성이 좋은 트랜지스터를 제조할 수 있다. 이때, 레이저를 사용하지 않고, 열처리를 가하는 것만으로, 결정성을 향상시킬 수 있다. 그 결과, 게이트 드라이버 회로(주사선 구동회로)나 소스 드라이버 회로의 일부(아날로그 스위치 등)를 기판 위에 일체로 형성할 수 있다. 또한, 결정화를 위해 레이저를 사용하지 않는 경우에는, 실리콘의 결정성의 편차를 줄일 수 있다. 따라서 고화질 화상을 표시할 수 있다.
단, 촉매(니켈 등)를 사용하지 않고, 다결정 실리콘이나 미결정 실리콘을 제조하는 것은 가능하다.
또는, 반도체기판이나 ＳＯＩ기판 등을 사용해서 트랜지스터를 형성할 수 있다. 그 경우, ＭＯＳ형 트랜지스터, 접합형 트랜지스터, 바이폴라 트랜지스터 등을 본 명세서에 기재된 트랜지스터로 사용할 수 있다. 이것들에 의해, 특성이나 사이즈나 형상 등의 편차가 적고, 전류공급 능력이 높고, 사이즈가 작은 트랜지스터를 제조할 수 있다. 이러한 트랜지스터를 사용하면, 회로의 저소비 전력화, 또는 회로의 고집적화를 꾀할 수 있다.
또는, ＺｎＯ, a-ＩｎＧａＺｎＯ, ＳｉＧｅ, ＧａＡｓ, ＩＺＯ, ＩＴＯ, ＳｎＯ 등의 화합물반도체 또는 산화물반도체를 가지는 트랜지스터나, 이러한 화합물반도체 또는 산화물반도체를 박막화한 박막 트랜지스터 등을 사용할 수 있다. 이것들에 의해, 제조 온도를 낮게 할 수 있고, 예를 들면 실온에서 트랜지스터를 제조할 수 있게 된다. 그 결과, 내열성이 낮은 기판, 예를 들면 플라스틱 기판이나 필름 기판에 직접 트랜지스터를 형성할 수 있다. 이때, 이러한 화합물반도체 또는 산화물반도체를, 트랜지스터의 채널 부분에 사용할 뿐만 아니라, 그 이외의 용도로 사용할 수도 있다. 예를 들면 이러한 화합물반도체 또는 산화물반도체를 저항소자, 화소전극, 투명전극으로 사용할 수 있다. 더욱이, 그것들을 트랜지스터와 동시에 성막 또는 형성할 수 있기 때문에, 비용을 절감할 수 있다.
또는, 잉크젯이나 인쇄법을 사용해서 형성한 트랜지스터 등을 사용할 수 있다. 이것들에 의해, 실온에서 제조하거나, 저진공도로 제조하거나, 대형기판 위에 제조할 수 있다. 또한 마스크(레티클)를 사용하지 않아도 제조할 수 있기 때문에, 트랜지스터의 배치를 용이하게 변경할 수 있다. 또한, 레지스트를 사용할 필요가 없기 때문에, 재료비가 저렴해지고, 공정수를 삭감할 수 있다. 또한, 필요한 부분에만 막을 부착하기 때문에, 전체 면에 성막한 후에 에칭하는 제조법보다도, 재료의 낭비가 적어, 저비용으로 제조할 수 있다.
또는, 유기반도체나 카본 나노튜브를 가지는 트랜지스터 등을 사용할 수 있다. 이것들에 의해, 구부리는 것이 가능한 기판 위에 트랜지스터를 형성할 수 있다. 그 때문에 충격에 강하게 할 수 있다.
기타, 여러 가지 트랜지스터를 사용할 수 있다.
이때, 트랜지스터가 형성되는 기판의 종류는, 여러 가지 것을 사용할 수 있고, 특정한 것에 한정되지 않는다. 트랜지스터가 형성되는 기판으로는, 예를 들면 단결정 기판, ＳＯＩ기판, 유리 기판, 석영기판, 플라스틱 기판, 종이기판, 셀로판 기판, 석재기판, 목재기판, 천기판(천연섬유(비단, 솜, 삼), 합성 섬유(나일론, 폴리우레탄, 폴리에스테르) 혹은 재생 섬유(아세테이트, 큐프라(인견사), 레이온, 재생 폴리에스테르) 등을 포함한다), 피혁기판, 고무 기판, 스테인레스·스틸 기판, 스테인레스·스틸·포일을 가지는 기판 등을 사용할 수 있다. 또는, 사람 등의 동물의 피부(표피, 진피) 또는 피하조직을 기판으로 사용해도 된다. 또는, 어떤 기판에서 트랜지스터를 형성하고, 그 후에 별도의 기판에 트랜지스터를 전치하고, 별도의 기판 위에 트랜지스터를 배치해도 된다. 트랜지스터가 전치되는 기판으로는, 단결정 기판, ＳＯＩ기판, 유리 기판, 석영기판, 플라스틱 기판, 종이기판, 셀로판 기판, 석재기판, 목재기판, 천기판(천연섬유(비단, 솜, 삼), 합성 섬유(나일론, 폴리우레탄, 폴리에스테르) 혹은 재생 섬유(아세테이트, 큐프라(인견사), 레이온, 재생 폴리에스테르) 등을 포함한다), 피혁기판, 고무 기판, 스테인레스·스틸 기판, 스테인레스·스틸·포일을 가지는 기판 등을 사용할 수 있다. 또는, 사람 등의 동물의 피부(표피, 진피) 또는 피하조직을 기판으로 사용해도 된다. 이러한 기판을 사용함으로써, 특성이 좋은 트랜지스터의 형성, 소비 전력이 낮은 트랜지스터의 형성, 손상되기 어려운 장치의 제조, 내열성의 부여, 또는 경량화를 꾀할 수 있다.
한편, 트랜지스터의 구성은, 여러 가지 형태를 취할 수 있다. 특정한 구성에 한정되지 않는다. 예를 들면 게이트 전극이 2개 이상인 멀티 게이트 구조를 사용해도 된다. 멀티 게이트 구조로 하면, 채널 영역이 직렬로 접속되기 때문에, 복수의 트랜지스터가 직렬로 접속된 구성이 된다. 멀티 게이트 구조에 의해, 오프 전류의 저감, 트랜지스터의 내압 향상에 의한 신뢰성의 향상을 꾀할 수 있다. 또는, 멀티 게이트 구조에 의해, 포화 영역에서 동작할 때에, 드레인·소스간 전압이 변화되어도, 드레인·소스간 전류가 그다지 변화되지 않고, 전압·전류특성의 기울기가 플랫한 특성으로 할 수 있다. 전압·전류특성의 기울기가 플랫한 특성을 이용하면, 이상적인 전류원 회로나, 대단히 높은 저항치를 가지는 능동부하를 실현할 수 있다. 그 결과, 특성이 좋은 차동 회로나 커런트 미러 회로를 실현할 수 있다. 또한 채널의 상하에 게이트 전극이 배치되어 있는 구조로 해도 된다. 채널의 상하에 게이트 전극이 배치되어 있는 구조로 함으로써, 채널 영역이 증가하기 때문에, 전류치의 증가, 또는 공지층이 생기기 쉬워지는 것에 의한 Ｓ값의 저감을 꾀할 수 있다. 채널의 상하에 게이트 전극이 배치되면, 복수의 트랜지스터가 병렬로 접속된 구성이 된다.
혹은, 채널 영역 위에 게이트 전극이 배치되어 있는 구조로 해도 되고, 채널 영역 아래에 게이트 전극이 배치되어 있는 구조로 해도 된다. 또는, 스태거 구조 또는 역스태거 구조로 해도 되고, 채널 영역이 복수 개 영역으로 나뉘어져 있어도 되고, 채널 영역이 병렬로 접속되어도 되고, 채널 영역이 직렬로 접속되어도 된다. 또한 채널 영역(혹은 그 일부)에 소스 전극이나 드레인 전극이 겹쳐 있어도 된다. 채널 영역(혹은 그 일부)에 소스 전극이나 드레인 전극이 겹치는 구조로 함으로써, 채널 영역의 일부에 전하가 축적되어, 동작이 불안정해지는 것을 막을 수 있다. 또한 ＬＤＤ영역을 형성해도 된다. ＬＤＤ영역을 설치함으로써, 오프 전류의 저감, 또는 트랜지스터의 내압향상에 의한 신뢰성의 향상을 꾀할 수 있다. 또는, ＬＤＤ영역을 설치함으로써, 포화 영역에서 동작할 때에, 드레인·소스간 전압이 변화되어도, 드레인·소스간 전류가 그다지 변화되지 않아, 전압·전류 특성의 기울기가 플랫한 특성으로 할 수 있다.
또한, 본 명세서에 있어서의 트랜지스터는, 여러 가지 타입을 사용할 수 있고, 여러 가지 기판 위에 형성시킬 수 있다. 따라서, 소정의 기능을 실현하기 위해서 필요한 회로가 모두, 동일한 기판에 형성되어도 된다. 예를 들면 소정의 기능을 실현하기 위해 필요한 회로가 모두, 유리 기판, 플라스틱 기판, 단결정 기판, 또는 ＳＯＩ기판 위에 형성되어도 되고, 여러 가지 기판 위에 형성되어도 된다. 소정의 기능을 실현하기 위해 필요한 회로가 모두 같은 기판 위에 형성되어 있는 것에 의해, 부품 수를 줄여서 비용을 절감하고, 회로부품과의 접속점 수를 줄여서 신뢰성을 향상시킬 수 있다. 또는, 소정의 기능을 실현하기 위해서 필요한 회로의 일부가, 어떤 기판에 형성되고, 소정의 기능을 실현하기 위해서 필요한 회로의 다른 일부가, 별도의 기판에 형성되어도 된다. 즉, 소정의 기능을 실현하기 위해서 필요한 회로가 모두 같은 기판 위에 형성되어 있지 않아도 된다. 예를 들면 소정의 기능을 실현하기 위해서 필요한 회로의 일부는, 유리 기판 위에 트랜지스터를 사용해서 형성되고, 소정의 기능을 실현하기 위해서 필요한 회로의 다른 일부는, 단결정 기판 위에 형성되고, 단결정 기판 위의 트랜지스터로 구성된 ＩＣ칩을 ＣＯＧ(Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ)로 유리 기판에 접속하여, 유리 기판 위에 그 ＩＣ칩을 배치해도 된다. 또는, 그 ＩＣ칩을 ＴＡＢ(Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ)나 프린트 기판을 사용해서 유리 기판과 접속해도 된다. 이렇게, 회로의 일부가 같은 기판에 형성되어 있는 것에 의해, 부품 수를 줄여서 비용을 절감하고, 회로부품과의 접속점 수를 줄여서 신뢰성을 향상시킬 수 있다. 또한 구동전압이 높은 부분이나 구동주파수가 높은 부분의 회로는, 소비 전력이 커지므로, 그러한 부분의 회로는 같은 기판에 형성하지 않고, 그 대신, 예를 들면 단결정 기판 위에 그 부분의 회로를 형성하고, 그 회로로 구성된 ＩＣ칩을 사용하도록 하면, 소비 전력의 증가를 막을 수 있다.
한편, 본 명세서에 있어서는, 하나의 화소란, 밝기를 제어할 수 있는 요소 1개를 나타내는 것으로 한다. 따라서, 일례로, 하나의 화소란, 하나의 색 요소를 나타내는 것으로 해서 그 색 요소 하나로 밝기를 표현한다. 따라서, 그 때는, R(적색) G(녹색) B(청색)의 색 요소로 이루어지는 컬러 표시장치의 경우에는, 화상의 최소단위는, R의 화소와 G의 화소와 B의 화소와의 3화소로 구성된 것으로 한다. 이때, 색 요소는, 삼색에 한정되지 않고, 삼색 이상을 사용해도 되고, ＲＧＢ 이외의 색을 사용해도 된다. 예를 들면 백색을 추가하여, ＲＧＢＷ(W는 화이트)로 해도 된다. 또한 ＲＧＢ에, 예를 들면 옐로우, 시안, 마젠타, 에메랄드 그린, 주색 등을 일색 이상 추가해도 된다. 또한 예를 들면 ＲＧＢ 중의 적어도 일색에 유사한 색을, ＲＧＢ에 추가해도 된다. 예를 들면 R, G, B1, B2로 해도 된다. B1과 B2는, 모두 청색이지만, 약간 주파수가 다르다. 마찬가지로, R1, R2, G, B로 해도 된다. 이러한 색 요소를 사용함으로써, 보다 실물에 가까운 표시를 행할 수 있거나, 소비 전력을 절감할 수 있다. 또한 다른 예로는, 1개의 색 요소에 대해서, 복수 개 영역을 사용해서 밝기를 제어하는 경우에는, 그 영역 1개를 하나의 화소로 해도 된다. 따라서, 일례로서, 면적계조를 행할 경우 또는 부화소(서브 화소)를 가지는 경우, 하나의 색 요소에 대해, 밝기를 제어하는 영역이 복수 있고, 그 전체로 계조를 표현하는 셈이지만, 밝기를 제어하는 영역의 1개를 하나의 화소로 해도 된다. 따라서, 그 경우는, 하나의 색 요소는, 복수의 화소로 구성되는 것이 된다. 또는, 밝기를 제어하는 영역이 1개의 색 요소 중에 복수 있어도, 그것들을 통틀어, 1개의 색 요소를 1화소로 해도 된다. 따라서, 그 경우는, 하나의 색 요소는, 하나의 화소로 구성되는 것이 된다. 또한 1개의 색 요소에 대해서, 복수개 영역을 사용해서 밝기를 제어할 경우, 화소에 의해, 표시에 기여하는 영역의 크기가 다를 경우가 있다. 또한 하나의 색 요소에 대해서 복수 있는, 밝기를 제어하는 영역에 있어서, 각각에 공급하는 신호를 약간 다르게 하도여, 시야각을 넓혀도 된다. 즉, 1개의 색 요소에 대해서, 복수 개 있는 영역이 각각 갖는 화소전극의 전위가, 각각 달라도 된다. 그 결과, 액정분자에 인가되는 전압이 각 화소전극에 의해 각각 다르다. 따라서, 시야각을 넓게 할 수 있다.
또한, 하나의 화소(3색)라고 명시적으로 기재하는 경우에는, R과 G와 B의 3화소를 하나의 화소로 생각하는 경우인 것으로 한다. 하나의 화소(1색)라고 명시적으로 기재하는 경우에는, 하나의 색 요소에 대해, 복수 개 영역이 있는 경우, 그것들을 통틀어 하나의 화소로 생각하는 경우인 것으로 한다.
또한, 본 서류(명세서, 특허청구범위 또는 도면 등)에 있어서, 화소는, 매트릭스 모양으로 배치(배열)되어 있는 경우가 있다. 여기에서, 화소가 매트릭스로 배치(배열)되어 있다는 것은, 세로방향 혹은 가로방향으로, 화소가 직선상에 늘어서서 배치되어 있는 경우나, 들쭉날쭉한 선상에 배치되어 있는 경우를 포함한다. 따라서, 예를 들면 삼색의 색 요소(예를 들면 ＲＧＢ)로 풀컬러 표시를 행할 경우에, 스트라이프 배치되어 있는 경우나, 세 개의 색 요소의 닷이 델타 배치되어 있는 경우도 포함한다. 또한, 베이어 배치되어 있는 경우도 포함한다. 또한, 색 요소는, 삼색에 한정되지 않고, 그 이상으로 해도 되고, 예를 들면 ＲＧＢＷ(W는 화이트)나, ＲＧＢ에, 옐로우, 시안, 마젠타 등을 일색 이상 추가한 것 등이 있다. 또한 색 요소의 닷마다 그 표시 영역의 크기가 달라도 된다. 이에 따라 저소비 전력화, 또는 표시소자의 장기 수명화를 꾀할 수 있다.
또한, 본 서류(명세서, 특허청구범위 또는 도면 등)에 있어서, 화소에 능동소자를 가지는 액티브 매트릭스 방식, 또는, 화소에 능동소자를 가지지 않는 패시브 매트릭스 방식을 사용할 수 있다.
액티브 매트릭스 방식에서는, 능동소자(액티브 소자, 비선형소자)로서, 트랜지스터뿐만 아니라, 여러 가지 능동소자(액티브 소자, 비선형소자)를 사용할 수 있다. 예를 들면, ＭＩＭ(Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ)이나 ＴＦＤ(Ｔｈｉｎ Ｆｉｌｍ Ｄｉｏｄｅ) 등을 사용할 수도 있다. 이러한 소자는, 제조 공정이 적기 때문에, 제조 비용의 절감, 또는 수율의 향상을 꾀할 수 있다. 또한, 소자의 사이즈가 작기 때문에, 개구율을 향상시킬 수 있고, 저소비 전력화나 고휘도화를 꾀할 수 있다.
이때, 액티브 매트릭스 방식 이외의 것으로서, 능동소자(액티브 소자, 비선형소자)를 사용하지 않는 패시브 매트릭스형을 사용할 수도 있다. 능동소자(액티브 소자, 비선형소자)를 사용하지 않기 때문에, 제조 공정이 적고, 제조 비용의 절감, 또는 수율의 향상을 꾀할 수 있다. 또한 능동소자(액티브 소자, 비선형소자)를 사용하지 않기 때문에, 개구율을 향상시킬 수 있고, 저소비 전력화나 고휘도화를 꾀할 수 있다.
한편, 트랜지스터란, 게이트와, 드레인과, 소스를 포함한 적어도 세 개의 단자를 가지는 소자이며, 드레인 영역과 소스 영역 사이에 채널 영역을 가지고, 드레인 영역과 채널 영역과 소스 영역을 통해 전류를 흐르게 할 수 있다. 여기에서, 소스와 드레인은, 트랜지스터의 구조나 동작조건 등에 따라 변화하기 때문에, 어느 것이 소스 또는 드레인인지를 한정하는 것이 곤란하다. 따라서, 본 명세서에 있어서는, 소스 및 드레인으로서 기능하는 영역을, 소스 혹은 드레인이라고 부르지 않을 경우가 있다. 그 경우, 일례로는, 각각 제1 단자, 제2 단자라고 표기할 경우가 있다. 또는, 각각 제1 전극, 제2 전극이라고 표기할 경우가 있다. 또는, 소스 영역, 드레인 영역이라고 표기할 경우가 있다.
이때, 트랜지스터는, 베이스와 이미터와 컬렉터를 포함한 적어도 세 개의 단자를 가지는 소자로 해도 된다. 이 경우도 마찬가지로, 이미터와 컬렉터를, 제1 단자, 제2 단자라고 표기할 경우가 있다.
또한, 게이트란, 게이트 전극과 게이트 배선(게이트선, 게이트 신호선, 주사선, 주사 신호선 등이라고도 한다)을 포함한 전체, 또는, 그것들의 일부를 말한다. 게이트 전극이란, 채널 영역을 형성하는 반도체와, 게이트 절연막을 통해 오버랩되어 있는 부분의 도전막을 말한다. 이때, 게이트 전극의 일부는, ＬＤＤ(Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ)영역 또는 소스 영역과 드레인 영역과, 게이트 절연막을 통해 오버랩되어 있는 경우도 있다. 게이트 배선이란, 각 트랜지스터의 게이트 전극의 사이를 접속하기 위한 배선, 각 화소가 가지는 게이트 전극의 사이를 접속하기 위한 배선, 또는 게이트 전극과 다른 배선을 접속하기 위한 배선을 말한다.
단, 게이트 전극으로서도 기능하고, 게이트 배선으로서도 기능하는 부분(영역, 도전막, 배선 등)도 존재한다. 그러한 부분(영역, 도전막, 배선 등)은, 게이트 전극이라고 불러도 좋고, 게이트 배선이라고 불러도 된다. 즉, 게이트 전극과 게이트 배선을, 명확하게 구별할 수 없는 영역도 존재한다. 예를 들면 연장해서 배치되어 있는 게이트 배선의 일부와 채널 영역이 오버랩되어 있는 경우, 그 부분(영역, 도전막, 배선 등)은 게이트 배선으로서 기능하지만, 게이트 전극으로서도 기능하게 된다. 따라서, 그러한 부분(영역, 도전막, 배선 등)은, 게이트 전극이라고 불러도 좋고, 게이트 배선이라고 불러도 된다.
또한, 게이트 전극과 같은 재료로 형성되고, 게이트 전극과 같은 섬(아일랜드)을 형성해서 연결되는 부분(영역, 도전막, 배선 등)도, 게이트 전극이라고 불러도 된다. 마찬가지로, 게이트 배선과 같은 재료로 형성되고, 게이트 배선과 같은 섬(아일랜드)을 형성해서 연결되는 부분(영역, 도전막, 배선 등)도, 게이트 배선이라고 불러도 된다. 이러한 부분(영역, 도전막, 배선 등)은, 엄밀한 의미로는, 채널 영역과 오버랩되어 있지 않은 경우, 또는 다른 게이트 전극과 접속시키는 기능을 가지지 않고 있는 경우가 있다. 그러나, 제조 공정에 있어서의 조건 등의 관계상, 게이트 전극 또는 게이트 배선과 같은 재료로 형성되고, 게이트 전극 또는 게이트 배선과 같은 섬(아일랜드)을 형성해서 연결되는 부분(영역, 도전막, 배선 등)이 있다. 따라서, 그러한 부분(영역, 도전막, 배선 등)도 게이트 전극 또는 게이트 배선이라고 불러도 된다.
또한, 예를 들면 멀티 게이트의 트랜지스터에 있어서, 1개의 게이트 전극과, 다른 게이트 전극이란, 게이트 전극과 같은 재료로 형성된 도전막으로 접속될 경우가 많다. 그러한 부분(영역, 도전막, 배선 등)은, 게이트 전극과 게이트 전극을 접속시키기 위한 부분(영역, 도전막, 배선 등)이기 때문에, 게이트 배선이라고 불러도 좋지만, 멀티 게이트의 트랜지스터를 1개의 트랜지스터라고 간주할 수도 있기 때문에, 게이트 전극이라고 불러도 된다. 즉, 게이트 전극 또는 게이트 배선과 같은 재료로 형성되고, 게이트 전극 또는 게이트 배선과 같은 섬(아일랜드)을 형성해서 연결되는 부분(영역, 도전막, 배선 등)은, 게이트 전극이나 게이트 배선이라고 불러도 된다. 또한, 예를 들면 게이트 전극과 게이트 배선을 접속시키고 있는 부분의 도전막으로, 게이트 전극 또는 게이트 배선과는 다른 재료로 형성된 도전막도, 게이트 전극이라고 불러도 좋고, 게이트 배선이라고 불러도 된다.
또한, 게이트 단자란, 게이트 전극의 부분(영역, 도전막, 배선 등) 또는, 게이트 전극과 전기적으로 접속되어 있는 부분(영역, 도전막, 배선 등)에 대해서, 그 일부분을 말한다.
또한, 게이트 배선, 게이트선, 게이트 신호선, 주사선, 주사 신호선 등이라고 부를 경우, 배선에 트랜지스터의 게이트가 접속되어 있지 않은 경우도 있다. 이 경우, 게이트 배선, 게이트선, 게이트 신호선, 주사선, 주사 신호선은, 트랜지스터의 게이트와 같은 층에 형성된 배선, 트랜지스터의 게이트와 같은 재료로 형성된 배선 또는 트랜지스터의 게이트와 동시에 성막된 배선을 의미하는 경우가 있다. 예로는, 저장용량용 배선, 전원선, 기준전위 공급 배선 등이 있다.
또한, 소스란, 소스 영역과 소스 전극과 소스 배선(소스선, 소스 신호선, 데이터선, 데이터 신호선 등이라고도 한다)을 포함한 전체, 또는, 그것들의 일부를 말한다. 소스 영역이란, Ｐ형 불순물(붕소나 갈륨 등)이나 Ｎ형 불순물(인이나 비소 등)이 많이 포함되는 반도체영역을 말한다. 따라서, 약간만 Ｐ형 불순물이나 Ｎ형 불순물이 포함되는 영역, 소위, ＬＤＤ(Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ)영역은, 소스 영역에는 포함되지 않는다. 소스 전극이란, 소스 영역과는 다른 재료로 형성되고, 소스 영역과 전기적으로 접속되어서 배치되어 있는 부분의 도전층을 말한다. 다만, 소스 전극은, 소스 영역도 포함해서 소스 전극이라고 부르는 경우도 있다. 소스 배선이란, 각 트랜지스터의 소스 전극의 사이를 접속하기 위한 배선, 각 화소가 가지는 소스 전극의 사이를 접속하기 위한 배선, 또는 소스 전극과 다른 배선을 접속하기 위한 배선을 말한다.
그러나, 소스 전극으로서도 기능하고, 소스 배선으로서도 기능하는 부분(영역, 도전막, 배선 등)도 존재한다. 그러한 부분(영역, 도전막, 배선 등)은, 소스 전극이라고 불러도 좋고, 소스 배선이라고 불러도 된다. 즉, 소스 전극과 소스 배선을, 명확하게 구별할 수 없는 영역도 존재한다. 예를 들면 연장해서 배치되어 있는 소스 배선의 일부와 소스 영역이 오버랩되어 있는 경우, 그 부분(영역, 도전막, 배선 등)은 소스 배선으로서 기능하고 있지만, 소스 전극으로서도 기능하고 있게 된다. 따라서, 그러한 부분(영역, 도전막, 배선 등)은, 소스 전극이라고 불러도 좋고, 소스 배선이라고 불러도 된다.
또한, 소스 전극과 같은 재료로 형성되고, 소스 전극과 같은 섬(아일랜드)을 형성해서 연결되는 부분(영역, 도전막, 배선 등)이나, 소스 전극과 소스 전극을 접속하는 부분(영역, 도전막, 배선 등)도, 소스 전극이라고 불러도 된다. 또한, 소스 영역과 오버랩되어 있는 부분도, 소스 전극이라고 불러도 된다. 마찬가지로, 소스 배선과 같은 재료로 형성되고, 소스 배선과 같은 섬(아일랜드)을 형성해서 연결되는 영역도, 소스 배선이라고 불러도 된다. 이러한 부분(영역, 도전막, 배선 등)은, 엄밀한 의미로는, 다른 소스 전극과 접속시키는 기능을 가지지 않고 있는 경우가 있다. 그러나, 제조 공정에 있어서의 조건 등의 관계상, 소스 전극 또는 소스 배선과 같은 재료로 형성되고, 소스 전극 또는 소스 배선과 연결되는 부분(영역, 도전막, 배선 등)이 있다. 따라서, 그러한 부분(영역, 도전막, 배선 등)도 소스 전극 또는 소스 배선이라고 불러도 된다.
또한, 예를 들면 소스 전극과 소스 배선을 접속시키고 있는 부분의 도전막으로, 소스 전극 또는 소스 배선과는 다른 재료로 형성된 도전막도, 소스 전극이라고 불러도 좋고, 소스 배선이라고 불러도 된다.
또한, 소스 단자란, 소스 영역의 영역이나, 소스 전극이나, 소스 전극과 전기적으로 접속되어 있는 부분(영역, 도전막, 배선 등)에 대해서, 그 일부분을 말한다.
또한, 소스 배선, 소스선, 소스 신호선, 데이터선, 데이터 신호선 등이라고 부를 경우, 배선에 트랜지스터의 소스(드레인)이 접속되어 있지 않은 경우도 있다. 이 경우, 소스 배선, 소스선, 소스 신호선, 데이터선, 데이터 신호선은, 트랜지스터의 소스(드레인)와 같은 층에 형성된 배선, 트랜지스터의 소스(드레인)와 같은 재료로 형성된 배선 또는 트랜지스터의 소스(드레인)과 동시에 성막된 배선을 나타내는 경우가 있다. 예로는, 저장용량용 배선, 전원선, 기준전위 공급 배선 등이 있다.
또한, 드레인에 대해서도, 소스와 같다.
또한, 반도체장치란 반도체소자(트랜지스터, 다이오드, 사이리스터 등)를 포함한 회로를 가지는 장치를 한다. 또한, 반도체특성을 이용함으로써 기능할 수 있는 장치 전반을 반도체장치라고 불러도 된다.
또한, 표시소자란, 광학변조 소자, 액정소자, 발광소자, ＥＬ소자(유기ＥＬ소자, 무기ＥＬ소자 또는 유기물 및 무기물을 포함한 ＥＬ소자), 전자방출소자, 전기영동소자, 방전 소자, 광반사소자, 광회절소자, 디지털 마이크로미러 디바이스(ＤＭＤ), 등의 것을 말한다. 다만, 이것에 한정되지 않는다.
또한, 표시장치란, 표시소자를 가지는 장치를 말한다. 이때, 표시장치는, 표시소자를 포함한 복수의 화소 또는 그것들의 화소를 구동시키는 주변구동회로가 동일 기판 위에 형성된 표시 패널 본체로 해도 된다. 또한, 표시장치는, 와이어 본딩이나 범프 등에 의해 기판 위에 배치된 주변구동회로, 소위, 칩 온 글래스(ＣＯＧ)로 접속된 ＩＣ칩, 또는, ＴＡＢ 등으로 접속된 ＩＣ칩을 포함해도 된다. 또한, 표시장치는, ＩＣ칩, 저항소자, 용량소자, 인덕터, 트랜지스터 등이 부착된 플렉시블 프린트 서킷(ＦＰＣ)을 포함해도 된다. 또한, 표시장치는, 플렉시블 프린트 서킷(ＦＰＣ) 등을 통해 접속되고, ＩＣ칩, 저항소자, 용량소자, 인덕터, 트랜지스터 등이 부착된 인쇄회로기판(ＰＷＢ)을 포함해도 된다. 또한, 표시장치는, 편광판 또는 위상차판 등의 광학 시트를 포함해도 된다. 또한, 표시장치는, 조명 장치, 케이싱, 음성입출력장치, 광센서 등을 포함해도 된다. 여기에서, 백라이트 유닛과 같은 조명 장치는, 도광판, 프리즘 시트, 확산 시트, 반사 시트, 광원(ＬＥＤ, 냉음극관 등), 냉각 장치(수냉식, 공냉식) 등을 포함해도 된다.
또한, 조명 장치는, 백라이트 유닛, 도광판, 프리즘 시트, 확산 시트, 반사 시트, 광원(ＬＥＤ, 냉음극관, 열음극관 등), 냉각 장치 등을 가지고 있는 장치를 말한다.
또한, 발광장치는, 발광소자 등을 가지고 있는 장치를 말한다.
또한, 반사 장치는, 광반사소자, 광회절소자, 광반사전극 등을 가지고 있는 장치를 말한다.
또한, 액정표시장치는, 액정소자를 가지고 있는 표시장치를 말한다. 액정표시장치에는, 직시형, 투사형, 투과형, 반사형, 반투과형 등이 있다.
또한, 구동장치는, 반도체소자, 전기회로, 전자회로를 가지는 장치를 말한다. 예를 들면, 소스 신호선으로부터 화소 내로 입력되는 신호를 제어하는 트랜지스터(선택용 트랜지스터, 스위칭용 트랜지스터 등이라고 부르는 경우가 있다), 화소전극에 전압 또는 전류를 공급하는 트랜지스터, 발광소자에 전압 또는 전류를 공급하는 트랜지스터 등은, 구동장치의 일례다. 또한, 게이트 신호선에 신호를 공급하는 회로(게이트 드라이버, 게이트선 구동회로 등이라고 부르는 경우가 있다), 소스 신호선에 신호를 공급하는 회로(소스 드라이버, 소스선 구동회로 등이라고 부르는 경우가 있다) 등은, 구동장치의 일례다.
또한, 표시장치, 반도체장치, 조명 장치, 냉각 장치, 발광장치, 반사 장치, 구동장치 등은, 서로 중복해서 가지는 경우가 있다. 예를 들면 표시장치가, 반도체장치 및 발광장치를 가지는 경우가 있다. 또는, 반도체장치가, 표시장치 및 구동장치를 가지는 경우가 있다.
한편, 본 서류(명세서, 특허청구범위 또는 도면 등)에 있어서, A의 위에 B가 형성되어 있다거나, A 위에 B가 형성되어 있다고 명시적으로 기재하는 경우에는, A 위에 B가 직접 접해서 형성되어 있는 것에 한정되지 않는다. 직접 접하지는 않은 경우, 즉, A와 B 사이에 다른 대상물이 개재되는 경우도 포함한 것으로 한다. 여기에서, A, B는, 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층, 등)인 것으로 한다.
따라서 예를 들면, 층 A의 위에(또는 층 A 위에), 층 B가 형성되어 있다고 명시적으로 기재되어 있는 경우에는, 층 A 위에 직접 접해서 층 B가 형성되어 있는 경우와, 층 A 위에 직접 접해서 다른 층(예를 들면 층 C나 층 D등)이 형성되어 있고, 그 위에 직접 접해서 층 B가 형성되어 있는 경우를 포함하는 것으로 한다. 이때, 다른 층(예를 들면 층 C나 층 D 등)은, 단층으로 해도 되고, 복층으로 해도 된다.
또한, A의 위쪽에 B가 형성되어 있다고 명시적으로 기재되어 있는 경우에 관해서도 마찬가지로, A 위에 B가 직접 접해 있는 경우에 한정되지 않고, A와 B 사이에 다른 대상물이 개재되는 경우도 포함하는 것으로 한다. 따라서 예를 들면 층 A의 위쪽에, 층 B가 형성되어 있다고 하는 경우에는, 층 A 위에 직접 접해서 층 B가 형성되어 있는 경우와, 층 A 위에 직접 접해서 다른 층(예를 들면 층 C나 층 D등)이 형성되어 있고, 그 위에 직접 접해서 층 B가 형성되어 있는 경우를 포함하는 것으로 한다. 이때, 다른 층(예를 들면 층 C나 층 D등)은, 단층으로 해도 되고, 복층으로 해도 된다.
한편, A 위에 B가 직접 접해서 형성되어 있다고 명시적으로 기재하는 경우에는, A 위에 직접 접해서 B가 형성되어 있는 경우를 포함하고, A와 B 사이에 다른 대상물이 개재되는 경우는 포함하지 않는 것으로 한다.
이때, "A 아래에 B가", 또는, "A 아래쪽에 B가"인 경우에 대해서도 마찬가지다.
본 명세서에 기재된 구성에 의해, 시프트 레지스터가 가지는 모든 트랜지스터의 특성 열화를 억제할 수 있다. 따라서, 액정표시장치를 비롯한 그 시프트 레지스터를 적용한 반도체장치의 오동작을 억제할 수 있다.
도 1은 실시예 1에 나타내는 플립플롭의 구조를 설명하는 도면.
도 2는 도 1에서 나타낸 플립플롭의 동작에 대해 설명하는 타이밍차트.
도 3은 도 1에서 나타낸 플립플롭의 동작에 대해 설명하는 도면.
도 4는 도 1에서 나타낸 플립플롭의 동작에 대해 설명하는 도면.
도 5는 실시예 1에 나타내는 플립플롭의 구조를 설명하는 도면.
도 6은 실시예 1에 나타내는 플립플롭의 동작에 대해 설명하는 타이밍 차트.
도 7은 실시예 1에 나타내는 플립플롭의 구조를 설명하는 도면.
도 8은 실시예 1에 나타내는 플립플롭의 구조를 설명하는 도면.
도 9는 실시예 1에 나타내는 플립플롭의 구조를 설명하는 도면.
도 10은 실시예 1에 나타내는 플립플롭의 구조를 설명하는 도면.
도 11은 실시예 1에 나타내는 시프트 레지스터의 구조를 설명하는 도면.
도 12는 도 11에 나타낸 시프트 레지스터의 동작에 대해 설명하는 타이밍 차트.
도 13은 도 11에 나타낸 시프트 레지스터의 동작에 대해 설명하는 타이밍 차트.
도 14는 실시예 1에 나타내는 시프트 레지스터의 구조를 설명하는 도면.
도 15는 도 14에 나타낸 버퍼의 구성에 대해 설명하는 도면.
도 16은 도 14에 나타낸 버퍼의 구성에 대해 설명하는 도면.
도 17은 실시예 1에 나타내는 표시장치의 구조를 설명하는 도면.
도 18은 도 17에 나타낸 표시장치의 기록 동작에 대해 설명하는 타이밍 차트.
도 19는 실시예 1에 나타내는 표시장치의 구조를 설명하는 도면.
도 20은 실시예 1에 나타내는 표시장치의 구조를 설명하는 도면.
도 21은 도 20에 나타낸 표시장치의 기록 동작에 대해 설명하는 타이밍 차트.
도 22는 실시예 2에 나타내는 플립플롭의 동작에 대해 설명하는 타이밍 차트.
도 23은 실시예 2에 나타내는 플립플롭의 동작에 대해 설명하는 타이밍 차트.
도 24는 실시예 2에 나타내는 시프트 레지스터의 구조를 설명하는 도면.
도 25는 도 24에 나타낸 시프트 레지스터의 동작에 대해 설명하는 타이밍 차트.
도 26은 도 24에 나타낸 시프트 레지스터의 동작에 대해 설명하는 타이밍 차트.
도 27은 실시예 2에 나타내는 표시장치의 구조를 설명하는 도면.
도 28은 실시예 2에 나타내는 표시장치의 구조를 설명하는 도면.
도 29는 도 7a의 플립플롭의 평면도.
도 30은 종래의 플립플롭의 구조를 도시한 도면.
도 31은 실시예 5에 나타내는 신호선 구동회로의 구성에 대해 설명하는 도면.
도 32는 도 31에 나타낸 신호선 구동회로의 동작에 대해 설명하는 타이밍 차트.
도 33은 실시예 5에 나타내는 신호선 구동회로의 구성에 대해 설명하는 도면.
도 34는 도 33에 나타낸 신호선 구동회로의 동작에 대해 설명하는 타이밍 차트.
도 35는 실시예 5에 나타내는 신호선 구동회로의 구성에 대해 설명하는 도면.
도 36은 실시예 6에 나타내는 보호 다이오드의 구성에 대해 설명하는 도면.
도 37은 실시예 6에 나타내는 보호 다이오드의 구성에 대해 설명하는 도면.
도 38은 실시예 6에 나타내는 보호 다이오드의 구성에 대해 설명하는 도면.
도 39는 실시예 7에 나타내는 표시장치의 구성에 대해 설명하는 도면.
도 40은 실시예 3에 나타내는 플립플롭의 구조를 설명하는 도면.
도 41은 도 40에 나타낸 플립플롭의 동작에 대해 설명하는 타이밍 차트.
도 42는 실시예 3에 나타내는 시프트 레지스터의 구조를 설명하는 도면.
도 43은 도 42에 나타낸 시프트 레지스터의 동작에 대해 설명하는 타이밍 차트.
도 44는 실시예 4에 나타내는 플립플롭의 구조를 설명하는 도면.
도 45는 도 44에 나타낸 플립플롭의 동작에 대해 설명하는 타이밍 차트.
도 46은 본 발명에 따른 반도체장치를 제조하는 프로세스를 설명하는 도면.
도 47은 본 발명에 따른 반도체장치의 구조를 설명하는 도면.
도 48은 본 발명에 따른 반도체장치의 구조를 설명하는 도면.
도 49는 본 발명에 따른 반도체장치의 구조를 설명하는 도면.
도 50은 본 발명에 따른 반도체장치의 구조를 설명하는 도면.
도 51은 본 발명에 따른 반도체장치의 구동방법의 하나를 설명하는 도면.
도 52는 본 발명에 따른 반도체장치의 구동방법의 하나를 설명하는 도면.
도 53은 본 발명에 따른 반도체장치의 표시장치의 구성에 대해 설명하는 도면.
도 54는 본 발명에 따른 반도체장치의 주변회로의 구성에 대해 설명하는 도면.
도 55는 본 발명에 따른 반도체장치의 주변구성부재를 설명하는 도면.
도 56은 본 발명에 따른 반도체장치의 주변구성부재를 설명하는 도면.
도 57은 본 발명에 따른 반도체장치의 주변구성부재를 설명하는 도면.
도 58은 본 발명에 따른 반도체장치의 주변회로의 구성에 대해 설명하는 도면.
도 59는 본 발명에 따른 반도체장치의 주변구성부재를 설명하는 도면.
도 60은 본 발명에 따른 반도체장치의 패널 회로의 구성에 대해 설명하는 도면.
도 61은 본 발명에 따른 반도체장치의 패널 회로의 구성에 대해 설명하는 도면.
도 62는 본 발명에 따른 반도체장치의 패널 회로의 구성에 대해 설명하는 도면.
도 63은 본 발명에 따른 반도체장치의 표시소자의 단면도.
도 64는 본 발명에 따른 반도체장치의 표시소자의 단면도.
도 65는 본 발명에 따른 반도체장치의 표시소자의 단면도.
도 66은 본 발명에 따른 반도체장치의 표시소자의 단면도.
도 67은 본 발명에 따른 반도체장치의 화소의 평면도.
도 68은 본 발명에 따른 반도체장치의 화소의 평면도.
도 69는 본 발명에 따른 반도체장치의 화소의 평면도.
도 70은 본 발명에 따른 반도체장치의 화소 배치예.
도 71은 본 발명에 따른 반도체장치의 화소 배치예.
도 72는 본 발명에 따른 반도체장치의 화소 배치예.
도 73은 본 발명에 따른 반도체장치의 구동방법의 하나를 설명하는 도면.
도 74는 본 발명에 따른 반도체장치의 구동방법의 하나를 설명하는 도면.
도 75는 본 발명에 따른 반도체장치의 화소의 구성에 대해 설명하는 도면.
도 76은 본 발명에 따른 반도체장치의 화소의 구성에 대해 설명하는 도면.
도 77은 본 발명에 따른 반도체장치의 화소의 구성에 대해 설명하는 도면.
도 78은 본 발명에 따른 반도체장치의 화소 배치예와 단면도.
도 79는 본 발명에 따른 반도체장치의 표시소자의 단면도.
도 80은 본 발명에 따른 반도체장치의 표시소자의 단면도.
도 81은 본 발명에 따른 반도체장치의 표시소자의 단면도.
도 82는 본 발명에 따른 반도체장치의 구조를 설명하는 도면.
도 83은 본 발명에 따른 반도체장치의 구조를 설명하는 도면.
도 84는 본 발명에 따른 반도체장치의 구조를 설명하는 도면.
도 85는 본 발명에 따른 반도체장치의 구조를 설명하는 도면.
도 86은 본 발명에 따른 반도체장치의 구조를 설명하는 도면.
도 87은 본 발명에 따른 반도체장치의 구조를 설명하는 도면.
도 88은 본 발명에 따른 반도체장치의 구동방법의 하나를 설명하는 도면.
도 89는 본 발명에 따른 반도체장치의 구동방법의 하나를 설명하는 도면.
도 90은 본 발명에 따른 반도체장치의 구동방법의 하나를 설명하는 도면.
도 91은 본 발명에 따른 반도체장치의 구동방법의 하나를 설명하는 도면.
도 92는 본 발명에 따른 반도체장치의 구조를 설명하는 도면.
도 93은 본 발명에 따른 반도체장치를 사용한 전자기기를 설명하는 도면.
도 94는 본 발명에 따른 반도체장치의 구조를 설명하는 도면.
도 95는 본 발명에 따른 반도체장치를 사용한 전자기기를 설명하는 도면.
도 96은 본 발명에 따른 반도체장치를 사용한 전자기기를 설명하는 도면.
도 97은 본 발명에 따른 반도체장치를 사용한 전자기기를 설명하는 도면.
도 98은 본 발명에 따른 반도체장치를 사용한 전자기기를 설명하는 도면.
도 99는 본 발명에 따른 반도체장치를 사용한 전자기기를 설명하는 도면.
도 100은 본 발명에 따른 반도체장치를 사용한 전자기기를 설명하는 도면.
도 101은 본 발명에 따른 반도체장치를 사용한 전자기기를 설명하는 도면.
도 102는 본 발명에 따른 반도체장치를 사용한 전자기기를 설명하는 도면.
도 103은 본 발명에 따른 반도체장치를 사용한 전자기기를 설명하는 도면.
도 104는 본 발명에 따른 반도체장치를 사용한 전자기기를 설명하는 도면.
이하, 본 발명의 실시예에 대해서 도면을 참조하면서 설명한다. 단, 본 발명은 다양한 형태로 실시할 수 있으며, 본 발명의 취지 및 그 범위에서 일탈하지 않는 한 그 형태 및 상세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해된다. 따라서 본 실시예의 기재 내용에 한정되게 해석되어서는 안 된다.
(실시예 1)
본 실시예에서는, 플립플롭, 그 플립플롭을 가지는 구동회로, 및 그 구동회로를 가지는 표시장치의 구성 및 구동방법에 관하여 설명한다.
본 실시예의 플립플롭의 기본구성에 대해서, 도 1a를 참조해서 설명한다. 도 1a에 나타내는 플립플롭은, 제1 트랜지스터(101), 제2 트랜지스터(102), 제3 트랜지스터(103), 제4 트랜지스터(104), 제5 트랜지스터(105), 제6 트랜지스터(106), 제7 트랜지스터(107) 및 제8 트랜지스터(108)를 가진다. 본 실시예에 있어서, 제1 트랜지스터(101)∼제8 트랜지스터(108)는, N채널형 트랜지스터로 하고, 게이트와 소스간 전압(Vgs)이 역치전압(Vth)을 초과하면 도통상태가 되는 것으로 한다.
한편, 본 실시예의 플립플롭은, 제1 트랜지스터(101)∼제8 트랜지스터(108)가 모두 N채널형 트랜지스터로 구성되는 것을 특징으로 한다. 따라서, 본 실시예의 플립플롭은, 트랜지스터의 반도체층으로서, 아모포스 실리콘을 사용할 수 있기 때문에, 제조 공정의 간략화를 꾀할 수 있고, 제조 비용의 절감이나 수율의 향상을 꾀할 수 있다. 다만, 트랜지스터의 반도체층으로서, 폴리실리콘이나 단결정 실리콘을 사용해도 제조 공정의 간략화를 꾀할 수 있다.
도 1a의 플립플롭의 접속 관계에 관하여 설명한다. 제1 트랜지스터(101)의 제1 전극(소스 전극 및 드레인 전극의 한쪽)이 제5 배선(125)에 접속되고, 제1 트랜지스터(101)의 제2 전극(소스 전극 및 드레인 전극의 다른 한쪽)이 제3 배선(123)에 접속된다. 제2 트랜지스터(102)의 제1 전극이 제4 배선(124)에 접속되고, 제2 트랜지스터(102)의 제2 전극이 제3 배선(123)에 접속되고, 제2 트랜지스터(102)의 게이트 전극이 제8 배선(128)에 접속된다. 제3 트랜지스터(103)의 제1 전극이 제6 배선(126)에 접속되고, 제3 트랜지스터(103)의 제2 전극이 제6 트랜지스터(106)의 게이트 전극에 접속되고, 제3 트랜지스터(103)의 게이트 전극이 제7 배선(127)에 접속된다. 제4 트랜지스터(104)의 제1 전극이 제10 배선(130)에 접속되고, 제4 트랜지스터(104)의 제2 전극이 제6 트랜지스터(106)의 게이트 전극에 접속되고, 제4 트랜지스터(104)의 게이트 전극이 제8 배선(128)에 접속된다. 제5 트랜지스터(105)의 제1 전극이 제9 배선(129)에 접속되고, 제5 트랜지스터(105)의 제2 전극이 제1 트랜지스터(101)의 게이트 전극에 접속되고, 제5 트랜지스터(105)의 게이트 전극이 제1 배선(121)에 접속된다. 제6 트랜지스터(106)의 제1 전극이 제12 배선(132)에 접속되고, 제6 트랜지스터(106)의 제2 전극이 제1 트랜지스터(101)의 게이트 전극에 접속된다. 제7 트랜지스터(107)의 제1 전극이 제13 배선(133)에 접속되고, 제7 트랜지스터(107)의 제2 전극이 제1 트랜지스터(101)의 게이트 전극에 접속되고, 제7 트랜지스터(107)의 게이트 전극이 제2 배선(122)에 접속된다. 제8 트랜지스터(108)의 제1 전극이 제11 배선(131)에 접속되고, 제8 트랜지스터(108)의 제2 전극이 제6 트랜지스터(106)의 게이트 전극에 접속되고, 제8 트랜지스터(108)의 게이트 전극이 제1 트랜지스터(101)의 게이트 전극에 접속된다.
또한, 제1 트랜지스터(101)의 게이트 전극, 제6 트랜지스터(106)의 제2 전극, 제7 트랜지스터(107)의 제2 전극 및 제8 트랜지스터(108)의 게이트 전극의 접속 부분을 노드(141)라고 한다. 또한, 제3 트랜지스터(103)의 제2 전극, 제4 트랜지스터(104)의 제2 전극, 제6 트랜지스터(106)의 게이트 전극 및 제8 트랜지스터(108)의 제2 전극의 접속 부분을 노드(142)라고 한다.
또한, 제1 배선(121), 제2 배선(122), 제3 배선(123), 제5 배선(125), 제7 배선(127) 및 제8 배선(128)을, 각각 제1 신호선, 제2 신호선, 제3 신호선, 제4 신호선, 제5 신호선, 제6 신호선이라고 불러도 된다. 또한, 제4 배선(124), 제6 배선(126), 제9 배선(129), 제10 배선(130), 제11 배선(131), 제12 배선(132) 및 제13 배선(133)을, 각각 제1 전원선, 제2 전원선, 제3 전원선, 제4 전원선, 제5 전원선, 제6 전원선, 제7 전원선이라고 불러도 된다.
다음에 도 1a에 나타낸 플립플롭의 동작에 대해서, 도 2의 타이밍 차트, 도 3및 도 4를 참조해서 설명한다. 또한, 도 2의 타이밍 차트를 세트 기간, 선택 기간, 리셋 기간, 제1 비선택 기간, 제2 비선택 기간으로 분할해서 설명한다. 다만, 세트 기간, 리셋 기간, 제1 비선택 기간 및 제2 비선택 기간을 통틀어 비선택 기간이라고 부르는 경우도 있다.
또한, 제6 배선(126) 및 제9 배선(129)에는 V1의 전위가 공급되고, 제4 배선(124), 제10 배선(130), 제11 배선(131), 제12 배선(132) 및 제13 배선(133)에는 V2의 전위가 공급된다. 여기에서, V1>V2가다.
또한, 제1 배선(121), 제5 배선(125), 제8 배선(128), 제7 배선(127) 및 제2 배선(122)에는, 각각 도 2에 나타내는 신호(221), 신호(225), 신호(228), 신호(227), 신호(222)가 입력된다. 그리고, 제3 배선(123)으로부터는, 도 2에 나타내는 신호(223)가 출력된다. 여기에서, 신호(221), 신호(225), 신호(228), 신호(227), 신호(222) 및 신호(223)는, H신호의 전위가 V1(이하, H레벨이라고도 한다), L신호의 전위가 V2(이하, L레벨이라고도 한다)인 디지털 신호다. 또한, 신호(221), 신호(225), 신호(228), 신호(227), 신호(222) 및 신호(223)를, 각각 스타트 신호, 파워 클록 신호(ＰＣＫ), 제1 제어 클록 신호(ＣＣＫ1), 제2 제어 클록 신호(ＣＣＫ2), 리셋 신호, 출력 신호라고 불러도 된다.
단, 제1 배선(121), 제2 배선(122), 제4 배선(124)∼제13 배선(133)에는, 각각 여러 가지 신호, 전위 또는 전류가 입력되어도 된다.
우선, 도 2a 및 도 3a에 나타내는 세트 기간에 있어서, 신호(221)가 H레벨이 되어 제5 트랜지스터(105)가 온 하고, 신호(222)가 L레벨이므로 제7 트랜지스터(107)가 오프하고, 신호(228)가 H레벨이 되어 제2 트랜지스터(102) 및 제4 트랜지스터(104)가 온 하고, 신호(227)가 L레벨이 되어 제3 트랜지스터(103)가 오프한다. 이 때의 노드(141)의 전위(전위 241)는, 제5 트랜지스터(105)의 제2 전극이 소스 전극이 되어, 제9 배선(129)의 전위에서 제5 트랜지스터(105)의 역치전압을 감산한 값이 되기 때문에 V1-Vth105(Vth105: 제5 트랜지스터(105)의 역치전압)가 된다. 따라서, 제1 트랜지스터(101) 및 제8 트랜지스터(108)가 온 하고, 제5 트랜지스터(105)가 오프한다. 이 때의 노드(142)의 전위(전위 242)는, V2가 되어, 제6 트랜지스터(106)가 오프한다. 이렇게, 세트 기간에는, 제3 배선(123)은, L신호가 입력되는 제5 배선(125) 및 V2가 공급되는 제4 배선(124)과 도통하기 때문에, 제3 배선(123)의 전위는 V2가 된다. 따라서, L신호가 제3 배선(123)으로부터 출력된다. 또한, 노드(141)는, 전위를 V1-Vth105로 유지한 채 부유 상태가 된다.
또한, 본 실시예의 플립플롭은, 도 5a에 나타낸 바와 같이, 제5 트랜지스터(105)의 제1 전극이 제1 배선(121)에 접속되어도, 상기 설명한 세트 기간과 같은 동작을 행할 수 있다. 도 5a의 플립플롭은, 제9 배선(129)이 불필요하기 때문에, 수율의 향상을 꾀할 수 있다. 더욱이, 도 5a의 플립플롭은, 배치 면적의 축소를 꾀할 수 있다.
또한, 본 실시예의 플립플롭에서는, 도 5c에 나타낸 바와 같이, 트랜지스터(501)를 새롭게 배치해도 된다. 트랜지스터(501)는, 제1 전극이 V2가 공급되는 배선(511)에 접속되고, 제2 전극이 노드(141)에 접속되며, 게이트 전극이 제1 배선(121)에 접속된다. 도 5c의 플립플롭은, 트랜지스터(501)에 의해, 노드(142)의 전위가 하강하는 시간을 짧게 할 수 있으므로, 제6 트랜지스터(106)를 빨리 오프할 수 있다. 따라서, 도 5c의 플립플롭은, 노드(141)의 전위가 V1-Vth105이 될 때까지의 시간을 짧게 할 수 있기 때문에, 고속 동작이 가능해지고, 보다 대형의 표시장치, 또는 보다 고화질의 표시장치에 적용할 수 있다.
도 2의 기간 (B) 및 도 3b에 나타내는 선택 기간에는, 신호(221)가 L레벨이 되어 제5 트랜지스터(105)가 오프하고, 신호(222)가 L레벨인 상태이므로 제7 트랜지스터(107)가 오프인 상태이며, 신호(228)가 L레벨이 되어 제2 트랜지스터(102) 및 제4 트랜지스터(104)가 오프하고, 신호(227)가 H레벨이 되어 제3 트랜지스터(103)가 온 한다. 이 때의 노드(141)는 전위를 V1-Vth105로 유지하고 있다. 따라서, 제1 트랜지스터(101) 및 제8 트랜지스터(108)는 온 상태이다. 이 때의 노드(142)의 전위는, 제11 배선(131)의 전위(V2)와 제6 배선(126)의 전위(V1)의 전위차(V1-V2)가 제3 트랜지스터(103) 및 제8 트랜지스터(108)로 나누어져, V2+β(β: 임의의 양의 수)이 된다. 또한, β<Vth106(제6 트랜지스터(106)의 역치전압)으로 한다. 따라서 제6 트랜지스터(106)가 오프 상태이다. 여기에서, 제5 배선(125)에 H신호가 입력되므로, 제3 배선(123)의 전위가 상승하기 시작한다. 그러면, 노드(141)의 전위는, 부트스트랩 동작에 의해 V1-Vth105로부터 상승하여, V1+Vth101+α(Vth101: 제1 트랜지스터(101)의 역치전압, α: 임의의 양의 수)이 된다. 따라서, 제3 배선(123)의 전위는, 제5 배선(125)과 마찬가지 전위가 되므로 V1이 된다. 이렇게, 선택 기간에는, 제3 배선(123)은 H신호가 입력되어 있는 제5 배선(125)과 도통하기 때문에, 제3 배선(123)의 전위가 V1이 된다. 따라서, H신호가 제3 배선(123)으로부터 출력된다.
이때, 이 부트스트랩 동작은, 제1 트랜지스터(101)의 게이트 전극과 제2 전극 사이의 기생 용량의 용량결합에 의해 이루어진다. 다만, 도 1b에 나타낸 바와 같이, 제1 트랜지스터(101)의 게이트 전극과 제2 전극 사이에 용량소자(151)를 배치함으로써, 안정되게 부트스트랩 동작을 행할 수 있고, 제1 트랜지스터(101)의 기생 용량을 작게 할 수 있다. 여기에서, 용량소자(151)는, 절연층으로서 게이트 절연막을 사용하고 도전층으로서 게이트 전극층 및 배선층을 사용해도 되고, 절연층으로서 게이트 절연막을 사용하고 도전층으로서 게이트 전극층 및 불순물이 첨가된 반도체층을 사용해도 되고, 절연층으로서 층간막(절연막)을 사용하고 도전층으로서 배선층 및 투명성을 가지는 전극층을 사용해도 된다. 다만, 용량소자(151)는, 도전막으로서 게이트 전극층 및 배선층을 사용할 경우, 게이트 전극층을 제1 트랜지스터(101)의 게이트 전극과 접속하고, 배선층을 제1 트랜지스터(101)의 제2 전극과 접속하는 것이 바람직하다. 보다 바람직하게는, 도전막으로서 게이트 전극층 및 배선층을 사용할 경우, 게이트 전극층을 제1 트랜지스터(101)의 게이트 전극과 직접 접속하고, 배선층을 제1 트랜지스터(101)의 제2 전극과 직접 접속하는 것이 바람직하다. 왜냐하면, 용량소자(151)의 배치에 의한 플립플롭의 배치 면적의 증가가 작아지기 때문이다.
또한, 도 1c에 나타낸 바와 같이, 용량소자(151)로서 트랜지스터(152)를 사용해도 된다. 트랜지스터(152)는, 게이트 전극이 노드(141)에 접속되고, 제1 전극 및 제2 전극이 제3 배선(123)에 접속됨으로써 큰 용량성분을 가지는 용량소자로서 기능할 수 있다. 다만, 트랜지스터(152)는, 제1 전극 및 제2 전극 중 어느 한쪽을 부유로 해도 용량소자로서 기능할 수 있다.
또한, 제1 트랜지스터(101)는, 제3 배선(123)에 H신호를 공급해야만 한다. 따라서, 신호(223)의 하강시간 및 상승시간을 짧게 하기 위해서, 제1 트랜지스터(101)의 W/L의 값은, 각 제1 트랜지스터(101)∼제8 트랜지스터(108)의 W/L의 값 중 최대로 하는 것이 바람직하다.
또한, 제5 트랜지스터(105)는, 세트 기간에 있어서, 노드(142)(제1 트랜지스터(101)의 게이트 전극)의 전위를 V1-Vth105로 해야 하기 때문에, 제5 트랜지스터(105)의 W/L의 값은 제1 트랜지스터(101)의 W/L의 값보다 1/2배∼1/5배, 보다 바람직하게는 1/3배∼1/4배로 한다.
또한, 노드(142)의 전위를 V2+β로 하기 위해서, 제8 트랜지스터(108)의 채널 폭 W와 채널 길이 L의 비 W/L의 값은, 제3 트랜지스터(103)의 W/L의 값보다도, 적어도 10배 이상으로 하는 것이 바람직하다. 따라서, 제8 트랜지스터(108)의 트랜지스터 사이즈(W×L)가 커지게 된다. 여기에서, 제3 트랜지스터(103)의 채널 길이 L의 값을 제8 트랜지스터(108)의 채널 길이 L의 값보다 크고, 더 바람직하게는 2배∼3배로 함으로써, 제8 트랜지스터(108)의 트랜지스터 사이즈를 작게 할 수 있기 때문에, 배치 면적의 축소를 꾀할 수 있다.
도 2의 기간 (C) 및 도 3c에 나타내는 리셋 기간에는, 신호(221)가 L레벨인 상태이므로 제5 트랜지스터(105)가 오프인 상태이며, 신호(222)가 H레벨이 되어 제7 트랜지스터(107)가 온 하고, 신호(228)가 H레벨이 되어 제2 트랜지스터(102) 및 제4 트랜지스터(104)가 온 하고, 신호(227)가 L레벨이 되어 제3 트랜지스터(103)가 오프한다. 이 때의 노드(141)의 전위는, 제13 배선(133)의 전위(V2)가 제7 트랜지스터(107)를 통해 공급되기 때문에 V2가 된다. 따라서, 제1 트랜지스터(101) 및 제8 트랜지스터(108)가 오프한다. 이 때의 노드(142)의 전위는, 제4 트랜지스터(104)가 온 하므로, V2가 된다. 따라서, 제6 트랜지스터(106)가 오프한다. 이렇게, 리셋 기간에는, 제3 배선(123)은 V2가 공급되어 있는 제4 배선(124)과 도통하기 때문에, 제3 배선(123)의 전위가 V2가 된다. 따라서, L신호가 제3 배선(123)으로부터 출력된다.
이때, 제7 트랜지스터(107)가 온 하는 타이밍을 지연시킴으로써, 신호(223)의 하강시간을 짧게 할 수 있다. 왜냐하면, 제5 배선(125)에 입력되는 Ｌ신호가, W/L의 값이 큰 제1 트랜지스터(101)를 통해 제3 배선(123)에 공급될 수 있기 때문이다.
혹은, 제7 트랜지스터(107)의 W/L의 값을 작게 해서, 노드(141)의 전위가 V2가 될 때까지의 하강시간을 길게 해도, 신호(223)의 하강시간을 짧게 할 수 있다. 이 경우에는, 제7 트랜지스터의 W/L의 값을 제1 트랜지스터(101)의 W/L의 값보다 1/10∼1/40배, 더 바람직하게는 1/20∼1/30배로 한다.
이때, 도 5b에 나타낸 바와 같이, 제7 트랜지스터(107)가 없어도, 상기 설명한 세트 기간과 같은 동작을 행할 수 있다. 도 5b의 플립플롭은, 트랜지스터 및 배선을 적게 할 수 있기 때문에, 배치 면적의 축소를 꾀할 수 있다.
도 2의 기간 (D) 및 도 4d에 나타내는 제1 비선택 기간에 있어서, 신호(221)가 L레벨인 상태이므로 제5 트랜지스터(105)가 오프인 상태이며, 신호(222)가 L레벨이 되어 제7 트랜지스터(107)가 오프하고, 신호(228)가 L레벨이 되어 제2 트랜지스터(102) 및 제4 트랜지스터(104)가 오프하고, 신호(227)가 H레벨이 되어 제3 트랜지스터(103)가 온 한다. 이 때의 노드(142)의 전위는, 제3 트랜지스터(103)의 제2 전극이 소스 전극이 되고, 제7 배선(127)의 전위(V1)에서 제3 트랜지스터(103)의 역치전압을 감산한 값이 되기 때문에 V1-Vth103(Vth103: 제3 트랜지스터(103)의 역치전압)이 된다. 따라서, 제6 트랜지스터(106)가 온 한다. 이 때의 노드(141)의 전위는 제6 트랜지스터(106)가 온 하므로, V2가 된다. 따라서, 제1 트랜지스터(101) 및 제8 트랜지스터(108)는 오프인 상태이다. 이렇게, 제1 비선택 기간에는, 제3 배선(123)은 부유 상태가 되어, 전위를 V2로 유지한다.
이때, 본 실시예의 플립플롭에서는, 제2 트랜지스터(102)를 오프함으로써, 제2 트랜지스터(102)의 역치전압의 시프트를 억제할 수 있다.
또한, 신호(227)의 전위를 V1 이하로 해서, 제3 트랜지스터(103)의 게이트 전극의 전위를 하강시킴으로써, 제3 트랜지스터(103)의 역치전압의 시프트를 억제할 수 있다. 또한, 신호(228)의 전위를 V2 이하로 해서, 제4 트랜지스터(104) 및 제2 트랜지스터(102)에 역바이어스를 인가함으로써, 제4 트랜지스터(104) 및 제2 트랜지스터(102)의 역치전압의 시프트를 억제할 수 있다.
또한, 도 9a에 나타낸 바와 같이, 트랜지스터(901)를 새롭게 배치함으로써, 제3 배선(123)에 V2를 공급할 수 있다. 트랜지스터(901)는, 제1 전극이 제4 배선(124)에 접속되rh, 트랜지스터(901)의 제2 전극이 제3 배선(123)에 접속되고, 게이트 전극이 노드(142)에 접속되기 때문에, 제6 트랜지스터(106)와 같은 타이밍으로 온·오프가 제어된다. 따라서, 도 9a의 플립플롭은, 제3 배선(123)이 부유 상태가 되지 않기 때문에, 노이즈에 강하게 할 수 있다. 또한, 도 9b에 나타낸 바와 같이, 제2 트랜지스터(102) 대신에, 트랜지스터(901)를 배치할 수도 있다.
도 2의 기간 (E) 및 도 4b에 나타내는 제2 비선택 기간에 있어서, 신호(221)가 L레벨인 상태이므로 제5 트랜지스터(105)가 오프인 상태이며, 신호(222)가 L레벨인 상태이므로 제7 트랜지스터(107)가 오프인 상태이며, 신호(228)이 H레벨이 되어 제2 트랜지스터(102) 및 제4 트랜지스터(104)가 온 하고, 신호(227)이 L레벨이 되어 제3 트랜지스터(103)가 오프한다. 이 때 노드(142)의 전위가 제4 트랜지스터(104)가 온 하므로 V2가 된다. 따라서, 제6 트랜지스터(106)가 오프한다. 이 때의 노드(141)는 부유 상태가 되기 때문에 전위를 V2로 유지한다. 따라서, 제1 트랜지스터(101) 및 제8 트랜지스터(108)는 오프인 상태이다. 이렇게, 제2 비선택 기간에는, 제3 배선(123)은 V2가 공급되어 있는 제4 배선(124)과 도통하기 때문에, 제3 배선(123)의 전위가 V2가 된다. 따라서, L신호가 제3 배선(123)으로부터 출력된다.
또한, 본 실시예의 플립플롭은, 제6 트랜지스터(106)를 오프함으로써, 제6 트랜지스터(106)의 역치전압의 시프트를 억제할 수 있다.
또한, 본 실시예의 플립플롭은, 제2 비선택 기간에 있어서, 제3 배선(123)의 전위가 노이즈에 의해 변동해도, 제3 배선(123)의 전위를 V2로 할 수 있다. 또한, 본 실시예의 플립플롭은, 노드(141)의 전위가 노이즈에 의해 변동해도, 제1 비선택 기간에 있어서 노드(141)의 전위를 V2로 할 수 있다.
또한, 신호(227)의 전위를 V2 이하로 해서, 제3 트랜지스터(103)에 역바이어스를 인가함으로써 제3 트랜지스터(103)의 역치전압의 시프트를 억제할 수 있다. 또한, 신호(228)의 전위를 V1 이하로 해서, 제4 트랜지스터(104)의 게이트 전극 및 제2 트랜지스터(102)의 전극의 전위를 하강시킴으로써 제4 트랜지스터(104) 및 제2 트랜지스터(102)의 역치전압의 시프트를 억제할 수 있다.
이상으로부터, 본 실시예의 플립플롭은, 제2 트랜지스터(102) 및 제6 트랜지스터(106)의 역치전압의 시프트를 억제할 수 있기 때문에, 장기 수명화를 꾀할 수 있다. 또한, 본 실시예의 플립플롭은, 모든 트랜지스터의 역치전압의 시프트를 억제할 수 있기 때문에, 장기 수명화를 꾀할 수 있다. 또한, 본 실시예의 플립플롭은, 노이즈에 강하기 때문에, 신뢰성의 향상을 꾀할 수 있다.
여기에서, 제1 트랜지스터(101) 내지 제8 트랜지스터(108)가 가지는 기능에 대해 설명한다. 제1 트랜지스터(101)는, 제5 배선(125)의 전위를 제3 배선(123)에 공급하는 타이밍을 선택하고, 노드(141)의 전위를 부트스트랩 동작에 의해 상승시키는 기능을 가지고, 부트스트랩용 트랜지스터로서 기능한다. 제2 트랜지스터(102)는, 제4 배선(124)의 전위를 제3 배선(123)에 공급하는 타이밍을 선택하는 기능을 가지고, 스위칭 트랜지스터로서 기능한다. 제3 트랜지스터(103)는, 제6 배선(126)의 전위를 노드(142)에 공급하는 타이밍을 선택하는 기능을 가지고, 스위칭 트랜지스터로서 기능한다. 제4 트랜지스터(104)는, 제10 배선(130)의 전위를 노드(124)에 공급하는 타이밍을 선택하는 기능을 가지고, 스위칭 트랜지스터로서 기능한다. 제5 트랜지스터(105)는, 제9 배선(129)의 전위를 노드(141)에 공급하는 타이밍을 선택하는 기능을 가지고, 입력용 트랜지스터로서 기능한다. 제6 트랜지스터(106)는, 제12 배선(132)의 전위를 노드(141)에 공급하는 타이밍을 선택하는 기능을 가지고, 스위칭 트랜지스터로서 기능한다. 제7 트랜지스터(107)는, 제13 배선(133)의 전위를 노드(141)에 공급하는 타이밍을 선택하는 기능을 가지고, 스위칭 트랜지스터로서 기능한다. 제8 트랜지스터(108)는, 제11 배선(131)의 전위를 노드(142)에 공급하는 타이밍을 선택하는 기능을 가지고, 스위칭 트랜지스터로서 기능한다.
단, 제1 트랜지스터(101) 내지 제8 트랜지스터(108)는 상기 설명한 기능을 가지면, 트랜지스터로 한정되지는 않는다. 예를 들면 스위칭 트랜지스터로서 기능하는 제2 트랜지스터(102), 제4 트랜지스터(104), 제3 트랜지스터(103), 제4 트랜지스터(104), 제6 트랜지스터(106), 제7 트랜지스터(107) 및 제8 트랜지스터(108)는, 스위칭 기능을 가지는 소자이면, 다이오드, ＣＭＯＳ 아날로그 스위치 또는 여러 가지 논리회로 등을 적용해도 된다. 또한, 입력용 트랜지스터로서 기능하는 제5 트랜지스터(105)는, 노드(141)의 전위를 상승시켜서 오프하는 타이밍을 선택하는 기능 가지면 되고, PN접합 다이오드 또는 다이오드 접속한 트랜지스터 등을 적용해도 된다.
이때 도 1과 같은 동작을 행하는 것이면, 각 트랜지스터의 배치 및 수 등은 도 1에 한정되지 않는다. 도 1의 플립플롭의 동작에 대해 설명한 도 3및 도 4로부터 알 수 있듯이, 본 실시예에서는, 세트 기간, 선택 기간, 리셋 기간, 제1 비선택 기간, 제2 비선택 기간은, 각각 도 3a 내지 3c, 도 4a, 도 4b에 나타내는 실선과 같이 도통이 되어 있으면 된다. 따라서, 이것을 만족시키도록 트랜지스터 등을 배치하고, 동작시킬 수 있는 구성이면, 트랜지스터, 그 밖의 소자(저항소자, 용량소자 등), 다이오드, 스위치, 여러 가지 논리회로 등을 새롭게 배치해도 된다.
예를 들면 노드(142)의 전위는, 제3 트랜지스터(103)를 온 할지, 제4 트랜지스터(104)를 온 할지에 따라, 결정된다. 그러나, 도 10a에 나타낸 바와 같이, 제7 배선(127)과 제8 배선(128) 사이에, 저항소자(1011) 및 저항소자(1012)를 접속해도, 도 1a과 같은 동작이 가능하다. 도 10a의 플립플롭은, 트랜지스터 수 및 배선 수를 절감할 수 있기 때문에, 배치 면적의 축소, 수율의 향상 등을 꾀할 수 있다.
또한, 도 10b에 나타낸 바와 같이, 제7 배선(127)과 노드(142) 사이에 저항소자(1011) 대신에 다이오드 접속의 트랜지스터(1021) 및 다이오드 접속의 트랜지스터(1022)를 배치하고, 제8 배선(128)과 노드(142) 사이에 저항소자(1012) 대신에 다이오드 접속의 트랜지스터(1023) 및 다이오드 접속의 트랜지스터(1024)를 배치해도 된다. 제7 배선(127)에는, 트랜지스터(1021)의 제1 전극, 트랜지스터(1021)의 게이트 전극 및 트랜지스터(1022)의 제1 전극이 접속되고, 제8 배선(128)에는 트랜지스터(1023)의 제1 전극, 트랜지스터(1024)의 제1 전극 및 트랜지스터(1024)의 게이트 전극이 접속되고, 노드(142)에는 트랜지스터(1021)의 제2 전극, 트랜지스터(1022)의 제2 전극, 트랜지스터(1022)의 게이트 전극, 트랜지스터(1023)의 제2 전극, 트랜지스터(1023)의 게이트 전극 및 트랜지스터(1024)의 제2 전극이 접속된다. 즉, 제7 배선(127)과 노드(142) 사이, 및 제8 배선(128)과 노드(142) 사이에, 각각 2개의 다이오드가 반대로, 또한, 병렬로 접속된다.
이때, 도 1과 같은 동작을 행하는 것이면, 본 실시예의 플립플롭의 구동 타이밍은, 도 2의 타이밍 차트에 한정되지 않는다.
예를 들면 도 6의 타이밍 차트에 나타낸 바와 같이, 제1 배선(121), 제2 배선(122), 제5 배선(125), 제7 배선(127), 제8 배선(128)에 H신호를 입력하는 기간을 짧게 해도 된다. 도 6은, 도 2의 타이밍 차트와 비교하여, 신호가 L레벨로부터 H레벨로 전환되는 타이밍이 기간 Ta1만큼 지연되고, 신호가 H레벨로부터 L레벨로 전환되는 타이밍이 기간 Ta2만큼 빨라진다. 따라서, 도 6의 타이밍 차트를 적용한 플립플롭은, 각 배선의 순간전류가 작아지기 때문에, 전력 절약, 오동작의 억제, 동작하는 조건의 범위의 향상 등을 꾀할 수 있다. 또한, 도 6의 타이밍 차트를 적용한 플립플롭은, 리셋 기간에 있어서, 제3 배선(123)으로부터 출력되는 신호의 하강시간을 짧게 할 수 있다. 왜냐하면, 노드(141)의 전위가 L레벨이 되는 타이밍이 기간 Ta1+기간 Ta2만큼 지연되므로, 제5 배선(125)에 입력되어 있는 Ｌ신호가 전류능력이 큰(채널 폭이 큰) 제1 트랜지스터(101)를 통해 제3 배선(123)에 공급되기 때문이다. 이때, 도 2의 타이밍 차트와 공통되는 곳은 공통인 부호를 사용하고 그 설명을 생략한다.
이때, 기간 Ta1, 기간 Ta2 및 기간 Tb의 관계는, ((Ta1+Ta2)/(Ta1+Ta2+Tb))×100 < 10 [%]로 하는 것이 바람직하다. 보다 바람직하게는, ((Ta1+Ta2)/(Ta1+Ta2+Tb))×100 < 5 [%]로 하는 것이 바람직하다. 또한, 기간 Ta1≒기간 Ta2로 하는 것이 바람직하다.
또한, 도 1과 같은 동작을 행하는 것이면, 제1 배선(121)∼제13 배선(131)은 자유롭게 접속할 수 있다. 예를 들면 도 7a에 나타낸 바와 같이, 제2 트랜지스터(102)의 제1 전극, 제4 트랜지스터(104)의 제1 전극, 제6 트랜지스터(106)의 제1 전극, 제7 트랜지스터(107)의 제1 전극 및 제8 트랜지스터(108)의 제1 전극이 제7 배선(707)에 접속되어도 된다. 또한, 제5 트랜지스터(105)의 제1 전극 및 제3 트랜지스터(103)의 제1 전극이 제6 배선(706)에 접속되어도 된다. 또한, 제2 트랜지스터(102)의 게이트 전극 및 제4 트랜지스터(104)의 게이트 전극이 제5 배선(705)에 접속되어도 된다. 또한, 제1 트랜지스터(101)의 제1 전극 및 제3 트랜지스터(103)의 게이트 전극이 제4 배선(704)에 접속되어도 된다. 다만, 도 7b에 나타낸 바와 같이, 제1 트랜지스터(101)의 제1 전극이 제8 배선(708)에 접속되어도 된다. 또한, 도 8a에 나타낸 바와 같이, 제3 트랜지스터(103)의 제1 전극이 제9 배선(709)에 접속되어도 된다. 또한, 도 8b에 나타낸 바와 같이, 제4 트랜지스터(104)의 제1 전극이 제10 배선(710)에 접속되어도 된다. 이때, 도 1의 구성과 공통되는 곳은 공통인 부호를 사용해고 그 설명을 생략한다.
도 7a의 플립플롭은, 배선 수를 삭감할 수 있기 때문에, 수율의 향상, 배치 면적의 축소, 신뢰성의 향상, 또는 동작하는 조건의 범위의 향상을 꾀할 수 있다. 또한, 도 7b의 플립플롭은, 제3 트랜지스터(103)에 인가하는 전위를 작게 하고, 역바이어스를 인가할 수 있으므로 제3 트랜지스터(103)의 역치전압의 시프트를 더욱 억제할 수 있다. 또한, 도 8a의 플립플롭은, 제9 배선(709)에 공급하는 전위를 작게 할 수 있기 때문에, 제6 트랜지스터(106)의 역치전압의 시프트를 한층 더 억제할 수 있다. 또한, 도 8b의 플립플롭은, 제3 트랜지스터(103) 및 제4 트랜지스터(104)에 흐르는 전류가 다른 트랜지스터의 동작에 영향을 주지 않도록 할 수 있기 때문에, 동작하는 조건의 범위의 향상을 꾀할 수 있다.
도 7a에 나타낸 플립플롭의 평면도의 일례를 도 29에 나타낸다. 도전층(2901)은, 제1 트랜지스터(101)의 제1 전극으로서 기능하는 부분을 포함하고, 배선(2951)을 통해 제4 배선(704)에 접속된다. 도전층(2902)은, 제1 트랜지스터(101)의 제2 전극으로서의 기능을 포함하고, 배선(2952)을 통해 제3 배선(703)에 접속된다. 도전층(2903)은, 제1 트랜지스터(101)의 게이트 전극, 및 제8 트랜지스터(108)의 게이트 전극으로서의 기능을 포함한다. 도전층(2904)은, 제2 트랜지스터(102)의 제2 전극으로서 기능하는 부분을 포함하고, 배선(2952)을 통해 제3 배선(703)에 접속된다. 도전층(2905)은, 제2 트랜지스터(102)의 제1 전극, 제4 트랜지스터(104)의 제1 전극, 제6 트랜지스터(106)의 제1 전극, 및 제8 트랜지스터(108)의 제1 전극으로서의 기능을 포함하고, 제7 배선(707)과 접속된다. 도전층(2906)은 제2 트랜지스터(102)의 게이트 전극, 및 제4 트랜지스터(104)의 게이트 전극으로서의 기능을 포함하고, 배선(2953)을 통해 제5 배선(705)과 접속된다. 도전층(2907)은, 제3 트랜지스터(103)의 제1 전극으로서의 기능을 포함하고, 배선(2954)을 통해 제6 배선(706)과 접속된다. 도전층(2908)은, 제3 트랜지스터(103)의 제2 전극, 제4 트랜지스터(104)의 제2 전극, 및 제8 트랜지스터(108)의 제2 전극으로서의 기능을 포함한다. 도전층(2909)은, 제3 트랜지스터(103)의 게이트 전극으로서의 기능을 포함하고, 배선(2955)을 통해 제4 배선(704)과 접속된다. 도전층(2910)은, 제5 트랜지스터(105)의 제1 전극으로서의 기능을 포함하고, 배선(2956)을 통해 제6 배선(706)과 접속된다. 도전층(2911)은, 제5 트랜지스터(105)의 제2 전극, 제7 트랜지스터(107)의 제2 전극으로서의 기능을 포함하고, 배선(2957)을 통해 도전층(2903)과 접속된다. 도전층(2912)은, 제5 트랜지스터(105)의 게이트 전극으로서의 기능을 포함하고, 배선(2958)을 통해 제1 배선(701)에 접속된다. 도전층(2913)은, 제6 트랜지스터(106)의 제2 전극으로서의 기능을 포함하고, 배선(2595)을 통해 도전층(2903)과 접속된다. 도전층(2914)은, 제6 트랜지스터(106)의 게이트 전극으로서의 기능을 포함하고, 배선(2954)을 통해 도전층(2908)과 접속된다. 도전층(2915)은, 제7 트랜지스터(107)의 제2 전극으로서의 기능을 포함하고, 제7 배선(707)과 접속된다. 도전층(2916)은, 제7 트랜지스터(107)의 게이트 전극으로서의 기능을 포함하고, 배선(2960)을 통해 제2 배선(702)과 접속된다.
여기에서, 배선(2960)은 배선(2951), 배선(2952), 배선(2953), 배선(2954), 배선(2955), 배선(2956), 배선(2957), 배선(2958), 배선(2959), 배선(2961)보다 배선의 폭이 좁은 것을 특징으로 한다. 또는, 배선의 길이가 긴 것을 특징으로 한다. 즉, 배선(2960)의 저항값을 크게 하는 것을 특징으로 한다. 이렇게 함으로써, 리셋 기간에 도전층(2916)이 H레벨이 되는 타이밍을 지연시킬 수 있다. 이에 따라, 리셋 기간에 제7 트랜지스터(107)가 온 하는 타이밍을 지연시킬 수 있기 때문에, 제3 배선(703)의 신호를 빠르게 L레벨로 할 수 있다. 왜냐하면, 노드(141)가 L레벨이 되는 타이밍이 지연되고, 그 지연 기간에 L신호가 제1 트랜지스터(101)를 통해 제3 배선(703)에 공급되기 때문이다.
이때, 배선(2951), 배선(2952), 배선(2953), 배선(2954), 배선(2955), 배선(2956), 배선(2957), 배선(2958), 배선(2959), 배선(2960), 배선(2961)은 화소전극(또는 투광성을 가지는 전극, 반사전극이라고도 한다)과 동일한 것이고, 동일한 프로세스 및 재료에 의해 형성된다.
또한, 제1 트랜지스터(101)의 게이트 전극, 제1 전극 및 제2 전극으로서 기능하는 부분은, 그것들을 각각 포함한 도전층과 반도체층(2981)이 겹쳐서 형성되는 부분이다. 제2 트랜지스터(102)의 게이트 전극, 제1 전극 및 제2 전극으로서 기능하는 부분은, 그것들을 각각 포함한 도전층과 반도체층(2982)이 겹쳐서 형성되는 부분이다. 제3 트랜지스터(103)의 게이트 전극, 제1 전극 및 제2 전극으로서 기능하는 부분은, 그것들을 각각 포함한 도전층과 반도체층(2983)이 겹쳐서 형성되는 부분이다. 제4 트랜지스터(104)의 게이트 전극, 제1 전극 및 제2 전극으로서 기능하는 부분은, 그것들을 각각 포함한 도전층과 반도체층(2984)이 겹쳐서 형성되는 부분이다. 제5 트랜지스터(105)의 게이트 전극, 제1 전극 및 제2 전극으로서 기능하는 부분은, 그것들을 각각 포함한 도전층과 반도체층(2985)이 겹쳐서 형성되는 부분이다. 제6 트랜지스터(106)의 게이트 전극, 제1 전극 및 제2 전극으로서 기능하는 부분은, 그것들을 각각 포함한 도전층과 반도체층(2986)이 겹쳐서 형성되는 부분이다. 제7 트랜지스터(107)의 게이트 전극, 제1 전극 및 제2 전극으로서 기능하는 부분은, 그것들을 각각 포함한 도전층과 반도체층(2987)이 겹쳐서 형성되는 부분이다. 제8 트랜지스터(108)의 게이트 전극, 제1 전극 및 제2 전극으로서 기능하는 부분은, 그것들을 각각 포함한 도전층과 반도체층(2988)이 겹쳐서 형성되는 부분이다.
계속해서, 전술한 본 실시예의 플립플롭을 가지는 시프트 레지스터의 구성 및 구동방법에 관하여 설명한다.
본 실시예의 시프트 레지스터의 구성에 대해서 도 11을 참조해서 설명한다. 도 11의 시프트 레지스터는, n개의 플립플롭(플립플롭(1101_1)∼플립플롭(1101_n))을 가진다.
도 11의 시프트 레지스터의 접속 관계에 관하여 설명한다. 도 11의 시프트 레지스터는, i번째 단의 플립플롭(1101_i)(플립플롭(1101_1∼1101_n) 중 어느 하나)은, 도 1a에 나타낸 제1 배선(121)이 제7 배선(1117_i-1)에 접속되고, 도 1a에 나타낸 제2 배선(122)이 제7 배선(1117_i+1)에 접속되고, 도 1a에 나타낸 제3 배선(123)이 제7 배선(1117_i)에 접속되고, 도 1a에 나타낸 제4 배선(124), 제10 배선(130), 제11 배선(131), 제12 배선(132) 및 제13 배선(133)이 제5 배선(1115)에 접속되고, 도 1a에 나타낸 제5 배선(125) 및 제7 배선(127)이 홀수 번째 단의 플립플롭에서는 제2 배선(1112)에 접속되고, 짝수 번째 단의 플립플롭에서는 제3 배선(1113)에 접속되고, 도 1a에 나타낸 제8 배선(128)이 홀수 번째 단의 플립플롭에서는 제3 배선(1113)에 접속되고, 짝수 번째 단의 플립플롭에서는 제2 배선(1112)에 접속되고, 도 1a에 나타낸 제6 배선(126) 및 제9 배선(129)이 제4 배선(1114)에 접속된다. 다만, 1번째 단의 플립플롭(1101_1)의 도 1a에 나타내는 제1 배선(121)은 제1 배선(1111)에 접속되고, n번째 단의 플립플롭(1101_n)의 도 1a에 나타내는 제2 배선(122)은 제6 배선(1116)에 접속된다.
이때, 제1 배선(1111), 제2 배선(1112), 제3 배선(1113), 제6 배선(1116)을, 각각 제1 신호선, 제2 신호선, 제3 신호선, 제4 신호선이라고 불러도 된다. 또한, 제4 배선(1114), 제5 배선(1115)을, 각각 제1 전원선, 제2 전원선이라고 불러도 된다.
다음에 도 11에 나타낸 시프트 레지스터의 동작에 대해서, 도 12의 타이밍 차트 및 도 13의 타이밍 차트를 참조해서 설명한다. 여기에서, 도 12의 타이밍 차트는, 주사 기간과 귀선 기간으로 분할되어 있다. 주사 기간은, 제7 배선(1117_1)으로부터의 선택신호의 출력이 개시되어서 제7 배선(1117_n)으로부터의 선택신호의 출력이 종료될 때까지의 기간이다. 귀선 기간은, 제7 배선(1117_n)으로부터의 선택신호의 출력이 종료되어서 제7 배선(1117_1)으로부터의 선택신호의 출력이 개시될 때까지의 기간이다.
이때, 제4 배선(1114)에는 V1의 전위가 공급되고, 제5 배선(1115)에는 V2의 전위가 공급된다.
또한, 제1 배선(1111), 제2 배선(1112), 제3 배선(1113), 제6 배선(1116)에는, 각각 도 12에 나타내는 신호(1211), 신호(1212), 신호(1213), 신호(1216)가 입력된다. 여기에서, 신호(1211), 신호(1212), 신호(1213), 신호(1216)는, H신호의 전위가 V1(이하, H레벨이라고도 한다), L신호의 전위가 V2(이하, L레벨이라고도 한다)인 디지털 신호다. 또한, 신호(1211), 신호(1212), 신호(1213), 신호(1216)를, 각각 스타트 신호, 제1 클록 신호, 제2 클록 신호(반전 클록 신호), 리셋 신호라고 불러도 된다.
단, 제1 배선(1111)∼제6 배선(1116)에는 각각 여러 가지 신호, 전위 및 전류가 입력되어도 된다.
또한, 제7 배선(1117_1)∼제7 배선(1117_n)으로부터는, 각각 H신호의 전위가 V1(이하, H레벨이라고도 한다), L신호의 전위가 V2(이하, L레벨이라고도 한다)인 디지털 신호가 출력된다. 다만, 도 14에 나타낸 바와 같이, 제7 배선(1117_1)∼제7 배선(1117_n)으로부터 각각 버퍼(1401_1)∼버퍼(1401_n)를 통해 신호가 출력되고, 시프트 레지스터의 출력 신호와 각 플립플롭의 전송 신호를 분할할 수 있기 때문에, 동작하는 조건의 범위를 크게 할 수 있다.
여기에서, 도 14에 나타내는 시프트 레지스터가 가지는 버퍼(1401_1)∼버퍼(1401_n)의 일례에 대해서 도 15a및 도 15b를 참조해서 설명한다. 도 15a에 나타내는 버퍼(8000)는, 배선(8011)과 배선(8012) 사이에 인버터(8001a), 인버터(8001b), 인버터(8001c)가 접속됨으로써, 배선(8011)에 입력되는 신호의 반전 신호가 배선(8012)으로부터 출력된다. 다만, 배선(8011)과 배선(8012) 사이에 접속되는 인버터의 수에 한정은 없고, 예를 들면 배선(8011)과 배선(8012) 사이에 짝수 개의 인버터가 접속되는 경우에는, 배선(8011)에 입력되는 신호와 같은 극성의 신호가 배선(8012)으로부터 출력된다. 또한, 도 15b의 버퍼(8100)에 나타낸 바와 같이, 직렬로 접속된 인버터(8002a), 인버터(8002b) 및 인버터(8002c)와, 직렬로 배치된 인버터(8003a), 인버터(8003b) 및 인버터(8003c)가 병렬로 접속되어도 된다. 도 15b의 버퍼(8100)는, 트랜지스터의 특성의 편차를 평균화할 수 있기 때문에, 배선(8012)으로부터 출력되는 신호의 지연 및 둔화를 저감할 수 있다. 또한, 인버터(8002a) 및 인버터(8003a)의 출력, 및 인버터(8002b) 및 인버터(8003b)의 출력은, 접속되어도 된다.
이때, 도 15a에 있어서, 인버터(8001a)가 가지는 트랜지스터의 W < 인버터(8001b)가 가지는 트랜지스터의 W < 인버터(8001c)가 가지는 트랜지스터의 W로 하는 것이 바람직하다. 인버터(8001a)의 W가 작은 것으로 인해, 플립플롭의 구동능력(구체적으로는 도 1의 트랜지스터(101)의 W/L의 값)을 작게 할 수 있으므로, 본 발명의 시프트 레지스터는, 배치 면적을 작게 할 수 있다. 마찬가지로, 도 15b에 있어서, 인버터(8002a)가 가지는 트랜지스터의 W < 인버터(8002b)가 가지는 트랜지스터의 W < 인버터(8002c)가 가지는 트랜지스터의 W로 하는 것이 바람직하다. 마찬가지로, 도 15b에 있어서, 인버터(8003a)가 가지는 트랜지스터의 W < 인버터(8003b)가 가지는 트랜지스터의 W < 인버터(8003c)가 가지는 트랜지스터의 W로 하는 것이 바람직하다. 또한, 인버터(8002a)가 가지는 트랜지스터의 W = 인버터(8003a)가 가지는 트랜지스터의 W, 인버터(8002b)가 가지는 트랜지스터의 W = 인버터(8003b)가 가지는 트랜지스터의 W, 인버터(8002c)가 가지는 트랜지스터의 W = 인버터(8003c)가 가지는 트랜지스터의 W로 하는 것이 바람직하다.
이때, 도 15a및 도 15b에 나타내는 인버터로서는, 입력된 신호를 반전해서 출력할 수 있는 것이면 특별히 한정되지 않는다. 예를 들면 도 15c에 나타낸 바와 같이, 제1 트랜지스터(8201) 및 제2 트랜지스터(8202)로 인버터를 구성해도 된다. 또한, 제1 배선에는 신호가 입력되고, 제2 배선(8212)으로부터는 신호가 출력되며, 제3 배선(8213)에는 V1이 공급되고, 제4 배선(8214)에는 V2가 공급된다. 도 15c의 인버터는, 제1 배선(8211)에 H신호를 입력하면, V1-V2를 제1 트랜지스터(8201)와 제2 트랜지스터(8202)로 분할한 전위(제1 트랜지스터(8201)의 W/L < 제2 트랜지스터(8202)의 W/L)를, 제2 배선(8212)으로부터 출력한다. 또한, 도 15c의 인버터는, 제1 배선(8211)에 L신호를 입력하면, V1-Vth8201(Vth8201: 제1 트랜지스터(8201)의 역치전압)을 제2 배선(8212)으로부터 출력한다. 또한, 제1 트랜지스터(8201)는 저항성분을 가지는 소자이면 PN접합 다이오드로 해도 되고, 단순히 저항소자로 해도 된다.
또한, 도 15d에 나타낸 바와 같이, 제1 트랜지스터(8301), 제2 트랜지스터(8302), 제3 트랜지스터(8303) 및 제4 트랜지스터(8304)로 인버터를 구성해도 된다. 또한, 제1 배선(8311)에는 신호가 입력되고, 제2 배선(8312)으로부터는 신호가 출력되며, 제3 배선(8313) 및 제5 배선(8315)에는 V1이 공급되고, 제4 배선(8314) 및 제6 배선(8316)에는 V2가 공급된다. 도 15d의 인버터는, 제1 배선(8311)에 H신호를 입력하면, V2를 제2 배선(8312)으로부터 출력한다. 이때, 노드(8341)는 전위를 L레벨로 하기 때문에 제1 트랜지스터(8301)는 오프한다. 또한, 도 15d의 인버터는, 제1 배선(8311)에 L신호를 입력하면, V1을 제2 배선(8312)으로부터 출력한다. 이때, 노드(8341)의 전위가 V1-Vth8303(Vth8303: 제3 트랜지스터(8303)의 역치전압)이 되면, 노드(8341)가 부유 상태가 되고, 노드(8341)의 전위가 부트스트랩 동작에 의해 V1+Vth8301(Vth8301: 제1 트랜지스터(8301)의 역치전압)보다 높아지기 때문에, 제1 트랜지스터(8301)는 온 한다. 또한, 제1 트랜지스터(8301)는 부트스트랩용 트랜지스터로서 기능하기 때문에, 제2 전극과 게이트 전극 사이에 용량소자가 배치되어도 된다.
또한, 도 16a에 나타낸 바와 같이, 제1 트랜지스터(8401), 제2 트랜지스터(8402), 제3 트랜지스터(8403) 및 제4 트랜지스터(8404)로 인버터를 구성해도 된다. 도 16a의 인버터는, 2입력형 인버터이며, 부트스트랩 동작이 가능하다. 또한, 제1 배선(8411)에는 신호가 입력되고, 제2 배선(8412)에는 반전 신호가 입력되고, 제3 배선(8413)으로부터는 신호가 출력되고, 제4 배선(8414) 및 제6 배선(8416)에는 V1이 공급되고, 제5 배선(8415) 및 제7 배선(8417)에는 V2가 공급된다. 도 16a의 인버터는, 제1 배선(8411)에 L신호, 제2 배선(8412)에 H신호를 입력하면, V2를 제3 배선(8413)으로부터 출력한다. 이때, 노드(8441)의 전위는 V2가 되기 때문에, 제1 트랜지스터(8401)는 오프한다. 또한, 도 16a의 인버터는, 제1 배선(8411)에 H신호, 제2 배선(8412)에 L신호를 입력하면, V1을 제3 배선(8413)으로부터 출력한다. 이때, 노드(8441)의 전위가 V1-Vth8403(Vth8403: 제3 트랜지스터(8403)의 역치전압)이 되면, 노드(8441)가 부유 상태가 되고, 노드(8441)의 전위가 부트스트랩 동작에 의해 V1+Vth8401(Vth8401: 제1 트랜지스터(8401)의 역치전압)보다 높아지기 때문에, 제1 트랜지스터(8401)는 온 한다. 또한, 제1 트랜지스터(8401)는 부트스트랩용 트랜지스터로서 기능하기 때문에, 제1 트랜지스터(8401)의 제2 전극과 게이트 전극 사이에 용량소자가 배치되어도 된다. 또한, 제1 배선(8411) 및 제2 배선(8412) 중 한쪽에는, 도 1a에 나타내는 제3 배선(123)을 접속하고, 다른 한쪽에는 도 1a에 나타내는 노드(142)를 접속하는 것이 바람직하다.
또한, 도 16b에 나타낸 바와 같이, 제1 트랜지스터(8501), 제2 트랜지스터(8502) 및 제3 트랜지스터(8503)로 인버터를 구성해도 된다. 도 16b의 인버터는, 2입력형 인버터이며, 부트스트랩 동작이 가능하다. 또한, 제1 배선(8511)에는 신호가 입력되고, 제2 배선(8512)에는 반전 신호가 입력되고, 제3 배선(8513)으로부터는 신호가 출력되고, 제4 배선(8514) 및 제6 배선(8516)에는 V2가 공급되고, 제5 배선(8515)에는 V2가 공급된다. 도 16b의 인버터는, 제1 배선(8511)에 L신호, 제2 배선(8512)에 H신호를 입력하면, V2를 제3 배선(8513)으로부터 출력한다. 이때, 노드(8541)의 전위는 V2가 되기 때문에, 제1 트랜지스터(8501)는 오프한다. 또한, 도 16b의 인버터는, 제1 배선(8511)에 H신호, 제2 배선(8512)에 L신호를 입력하면, V1을 제3 배선(8513)으로부터 출력한다. 이때, 노드(8541)의 전위가 V1-Vth8503(Vth8503: 제3 트랜지스터(8503)의 역치전압)이 되면, 노드(8541)가 부유 상태가 되고, 노드(8541)의 전위가 부트스트랩 동작에 의해 V1+Vth8501(Vth8501: 제1 트랜지스터(8501)의 역치전압)보다 높아지기 때문에, 제1 트랜지스터(8501)는 온 한다. 또한, 제1 트랜지스터(8501)는 부트스트랩용 트랜지스터로서 기능하기 때문에, 제1 트랜지스터(8501)의 제2 전극과 게이트 전극 사이에 용량소자가 배치되어도 된다. 또한, 제1 배선(8511) 및 제2 배선(8512) 중 한쪽에는, 도 1a에 나타내는 제3 배선(123)을 접속하고, 다른 한쪽에는 도 1a에 나타내는 노드(142)를 접속하는 것이 바람직하다.
또한, 도 16c에 나타낸 바와 같이, 제1 트랜지스터(8601), 제2 트랜지스터(8602), 제3 트랜지스터(8603) 및 제4 트랜지스터(8604)로 인버터를 구성해도 된다. 도 16c의 인버터는, 2입력형 인버터이며, 부트스트랩 동작이 가능하다. 또한, 제1 배선(8611)에는 신호가 입력되고, 제2 배선(8612)에는 반전 신호가 입력되고, 제3 배선(8613)으로부터는 신호가 출력되고, 제4 배선(8614)에는 V1이 공급되고, 제5 배선(8615) 및 제6 배선(8616)에는 V2가 공급된다. 도 16a의 인버터는, 제1 배선(8611)에 L신호, 제2 배선(8612)에 H신호를 입력하면, V2를 제3 배선(8613)으로부터 출력한다. 이때, 노드(8641)의 전위는 V2가 되기 때문에, 제1 트랜지스터(8601)는 오프한다. 또한, 도 16c의 인버터는, 제1 배선(8611)에 H신호, 제2 배선(8612)에 L신호를 입력하면, V1을 제3 배선(8613)으로부터 출력한다. 이때, 노드(8641)의 전위가 V1-Vth8603(Vth8603: 제3 트랜지스터(8603)의 역치전압)이 되면, 노드(8641)가 부유 상태가 되고, 노드(8641)의 전위가 부트스트랩 동작에 의해 V1+Vth8601(Vth8601: 제1 트랜지스터(8601)의 역치전압)보다 높아지기 때문에, 제1 트랜지스터(8601)는 온 한다. 또한, 제1 트랜지스터(8601)는 부트스트랩용 트랜지스터로서 기능하기 때문에, 제1 트랜지스터(8601)의 제2 전극과 게이트 전극 사이에 용량소자가 배치되어도 된다. 또한, 제1 배선(8611) 및 제2 배선(8612) 중 한쪽에는, 도 1a에 나타내는 제3 배선(123)을 접속하고, 다른 한쪽에는 도 1a에 나타내는 노드(142)를 접속하는 것이 바람직하다.
이때, 플립플롭(1101_i)의 스타트 신호로서 제7 배선(1117_i-1)으로부터 출력되는 신호를 사용하고, 플립플롭(1101_i)의 리셋 신호로서 제7 배선(1117_i+1)으로부터 출력되는 신호를 사용한다. 플립플롭(1101_1)의 스타트 신호는 제1 배선(1111)으로부터 입력되고, 플립플롭(1101_i)의 플립플롭(1101_n)의 리셋 신호는 제6 배선(1116)으로부터 입력된다. 다만, 플립플롭(1101_n)의 리셋 신호로서, 제7 배선(1117_1)으로부터 출력되는 신호를 사용해도 되고, 제7 배선(1117_2)으로부터 출력되는 신호를 사용해도 된다. 또는, 더미의 플립플롭을 새롭게 배치하여, 더미의 플립플롭의 출력 신호를 사용해도 된다. 이렇게 함으로써 배선 수 및 신호 수를 줄일 수 있다.
도 13에 나타낸 바와 같이, 예를 들면 플립플롭(1101_i)이 선택 기간이 되면, 제7 배선(1117_i)으로부터 H신호(선택신호)가 출력된다. 이때, 플립플롭(1101_i+1)은 세트 기간이 된다. 그 후에 플립플롭(1101_i)이 리셋 기간이 되고, 제7 배선(1117_i)으로부터 L신호가 출력된다. 이때, 플립플롭(1101_i+1)은 선택 기간이 된다. 그 후에 플립플롭(1101_i)이 제1 비선택 기간이 되고, 제7 배선(1117_i)이 부유가 되어 전위를 V2로 유지한다. 이때, 플립플롭(1101_i+1)은 리셋 기간이 된다. 그 후에 플립플롭(1101_i)이 제2 비선택 기간이 되어, 제7 배선(1117_i)으로부터 L신호가 출력된다. 이때, 플립플롭(1101_i+1)은 제1 비선택 기간이 된다.
이렇게 해서, 도 11의 시프트 레지스터는, 선택신호를 제7 배선(1117_1)으로부터 순차적으로 제7 배선(1117_n)까지 출력할 수 있다. 즉, 도 11의 시프트 레지스터는, 제7 배선(1117_1)∼제7 배선(1117_n)을 주사할 수 있다.
또한, 본 실시예의 플립플롭을 적용한 시프트 레지스터는, 트랜지스터의 역치전압의 시프트를 억제할 수 있으므로, 장기 수명화를 꾀할 수 있다. 또한, 본 실시예의 플립플롭을 적용한 시프트 레지스터는, 신뢰성의 향상을 꾀할 수 있다. 또한, 본 실시예의 플립플롭을 적용한 시프트 레지스터는, 오동작의 억제를 꾀할 수 있다.
또한, 본 실시예의 플립플롭을 적용한 시프트 레지스터는, 고속으로 동작할 수 있으므로, 보다 고화질 표시장치, 또는 보다 대형의 표시장치에 적용할 수 있다. 또한, 본 실시예의 플립플롭을 적용한 시프트 레지스터는, 공정의 간략화를 꾀할 수 있다. 또한, 본 실시예의 플립플롭을 적용한 시프트 레지스터는, 제조 비용의 절감을 꾀할 수 있다. 또한, 본 실시예의 플립플롭을 적용한 시프트 레지스터는, 수율의 향상을 꾀할 수 있다.
계속해서, 전술한 본 실시예의 시프트 레지스터를 가지는 표시장치의 구조 및 구동방법에 관하여 설명한다. 다만, 본 실시예의 표시장치는, 적어도 본 실시예의 플립플롭을 가지고 있으면 된다.
본 실시예의 표시장치의 구성에 대해서 도 17을 참조해서 설명한다. 도 17의 표시장치는, 신호선 구동회로(1701), 주사선 구동회로(1702) 및 화소부(1704)를 가지고, 화소부(1704)에는, 신호선 구동회로(1701)로부터 열 방향으로 연장해서 배치된 복수의 신호선 S1∼Sm, 주사선 구동회로(1702)로부터 행 방향으로 연장해서 배치된 복수의 주사선 G1∼Gn, 및 신호선 S1∼Sm 및 주사선 G1∼Gn에 대응해서 매트릭스 모양으로 배치된 복수의 화소(1703)를 가진다. 그리고, 각 화소(1703)는, 신호선(Sj)(신호선 S1∼Sm 중 어느 하나), 주사선 Gi(주사선 G1∼Gn 중 어느 하나)과 접속된다. 또한, 주사선 구동회로(1702)를 구동회로라고 불러도 된다.
이때, 주사선 구동회로(1702)로서, 본 실시예의 시프트 레지스터를 적용할 수 있다. 물론, 신호선 구동회로(1701)에도 본 실시예의 시프트 레지스터를 사용해도 된다.
또한, 주사선 G1∼Gn은, 도 11 및 도 14에 나타낸 제7 배선(1117_1)∼제7 배선(1117_n)에 접속된다.
또한, 신호선 및 주사선은, 간단히 배선이라고 불러도 된다. 또한, 신호선 구동회로(1701) 및 주사선 구동회로(1702)는, 그것들을 각각 구동회로라고 불러도 된다.
또한, 화소(1703)는, 적어도 1개의 스위칭소자, 1개의 용량소자 및 화소전극을 가지고 있다. 다만, 화소(1703)는, 복수의 스위칭소자 또는 복수의 용량소자를 가져도 된다. 또한, 용량소자는 반드시 필요하지는 않다. 또한, 화소(1703)는, 포화 영역에서 동작하는 트랜지스터를 더 가져도 된다. 또한, 화소(1703)는, 액정소자 또는 ＥＬ소자 등의 표시소자를 가져도 된다. 여기에서, 스위칭소자로서, 트랜지스터 및 PN접합 다이오드를 사용할 수 있다. 다만, 스위칭소자로서 트랜지스터를 사용하는 경우에는, 트랜지스터가 선형영역에서 동작하는 것이 바람직하다. 또한, 주사선 구동회로(1702)가 N채널형 트랜지스터만으로 구성되는 경우에는, 스위칭소자로서 N채널형 트랜지스터를 사용하는 것이 바람직하다. 또한, 주사선 구동회로(1702)가 P채널형 트랜지스터만으로 구성되는 경우에는, 스위칭소자로서 P채널형 트랜지스터를 사용하는 것이 바람직하다.
이때, 주사선 구동회로(1702) 및 화소부(1704)는 절연 기판(1705) 위에 형성되고, 신호선 구동회로(1701)는 절연 기판(1705) 위에 형성되지 않는다. 신호선 구동회로(1701)는, 단결정 기판 위, ＳＯＩ기판 위, 또는 절연 기판(1705)과는 다른 절연 기판 위에 형성되어 있다. 그리고, 신호선 구동회로(1701)는, ＦＰＣ 등의 프린트 기판을 통해, 신호선 S1∼Sm과 접속된다. 다만, 신호선 구동회로(1701)는 절연 기판(1705) 위에 형성되어도 되고, 신호선 구동회로(1701)의 일부의 기능을 구성하는 회로가 절연 기판(1705) 위에 형성되어도 된다.
또한, 상기 설명한 배선이나 전극은, 다른 표시장치, 시프트 레지스터 및 화소에도 적용할 수 있다.
또한, 신호선 구동회로(1701)는, 신호선 S1∼Sm에 비디오신호로서 전압 또는 전류를 입력한다. 다만, 비디오신호는 디지털 신호로 해도 되고, 아날로그 신호로 해도 된다. 또한, 비디오신호는, 1프레임마다 양극·음극이 반전해도 되고(프레임 반전 구동), 1행마다 양극·음극이 반전해도 되고(게이트 라인 반전 구동), 1열마다 양극·음극이 반전해도 되고(소스 라인 반전 구동), 1행 및 1열마다 양극·음극이 반전해도 된다(닷 반전 구동). 또한, 비디오신호는, 신호선 S1∼Sm에 점 순차 구동으로 입력되어도 되고, 선 순차 구동으로 입력되어도 된다. 또한, 신호선 구동회로(1701)는, 비디오신호뿐만 아니라 프리차지 전압 등의 일정 전압을 신호선 S1∼Sm에 입력해도 된다. 프리차지 전압 등의 일정 전압은, 1게이트 선택 기간마다, 1프레임마다 입력하는 것이 바람직하다.
또한, 주사선 구동회로(1702)는, 주사선 G1∼Gn에 신호를 입력하고, 주사선 G1∼Gn을 1번째 행으로부터 순차적으로 선택(이하, 주사한다고도 한다)한다. 그리고, 주사선 구동회로(1702)는, 선택된 주사선에 접속되는 복수의 화소(1703)를 선택한다. 여기에서, 1개의 주사선이 선택되고 있는 기간을 1게이트 선택 기간이라고 부르고, 그 주사선이 선택되지 않고 있는 기간을 비선택 기간이라고 부른다. 또한, 주사선 구동회로(1702)가 주사선에 출력하는 신호를 주사 신호라고 부른다. 또한, 주사 신호의 최대값은 비디오신호의 최대값 또는 신호선의 최대 전압보다 크고, 주사 신호의 최소값은 비디오신호의 최소값 또는 신호선의 최소 전압보다 작은 것을 특징으로 한다.
또한, 화소(1703)가 선택되고 있는 경우에는, 신호선 구동회로(1701)로부터 신호선을 통해 화소(1703)에 비디오신호가 입력된다. 또한, 화소(1703)가 선택되지 않을 경우에는, 화소(1703)는 선택 기간에 입력된 비디오신호(비디오신호에 대응한 전위)를 유지한다.
이때 도시는 하지 않지만, 신호선 구동회로(1701) 및 주사선 구동회로(1702)에는, 복수의 전위 및 복수의 신호가 공급되어 있다.
다음에 도 17에 나타낸 표시장치의 동작에 대해서, 도 18의 타이밍 차트를 참조해서 설명한다. 이때, 도 18에 있어서, 1화면의 화상을 표시하는 기간에 해당하는 1프레임 기간을 나타낸다. 다만, 1프레임 기간은 특별히 한정은 하지 않지만, 화상을 보는 사람이 깜박거림(플리커)을 느끼지 않도록 적어도 1/60초 이하로 하는 것이 바람직하다.
이때, 도 18의 타이밍 차트에서는, 1번째 행의 주사선 G1, i번째 행의 주사선 Gi, i+1번째 행의 주사선 Gi+1 및 ｎ번째 행의 주사선 Gn이 각각 선택되는 타이밍을 나타낸다.
도 18에 있어서, 예를 들면 i번째 행의 주사선 Gi가 선택되어, 주사선 Gi에 접속되는 복수의 화소(1703)가 선택된다. 그리고, 주사선 Gi에 접속되는 복수의 화소(1703)는, 각각 비디오신호를 입력하고, 비디오신호에 따른 전위를 유지한다. 그 후에, i번째 행의 주사선 Gi가 비선택이 되어서, i+1번째 행의 주사선 Gi+1이 선택되어, 주사선 Gi+1에 접속되는 복수의 화소(1703)가 선택된다. 그리고, 주사선 Gi+1에 접속되는 복수의 화소(1703)는, 각각 비디오신호를 입력하고, 비디오신호에 따른 전위를 유지한다. 이렇게, 1프레임 기간에 있어서, 주사선 G1로부터 주사선 Gn까지 순차적으로 선택되고, 각각의 주사선에 접속되는 화소(1703)도 순차적으로 선택된다. 그리고, 각각의 주사선에 접속되는 복수의 화소(1703)는, 각각 비디오신호를 입력하고, 비디오신호에 따른 전위를 유지한다.
또한, 본 실시예의 시프트 레지스터를 주사선 구동회로(1702)로 사용한 표시장치는, 고속 동작이 가능해지기 때문에, 보다 고화질, 또는 보다 대형화를 꾀할 수 있다. 또한, 본 실시예의 표시장치는, 공정의 간략화를 꾀할 수 있다. 또한, 본 실시예의 표시장치는, 제조 비용의 절감을 꾀할 수 있다. 또한, 본 실시예의 표시장치는, 수율의 향상을 꾀할 수 있다.
또한, 도 17의 표시장치는, 고속 동작이 필요한 신호선 구동회로(1701)와, 주사선 구동회로(1702) 및 화소부(1703)를 별도의 기판 위에 형성하기 때문에, 주사선 구동회로(1702)가 가지는 트랜지스터의 반도체층 및 화소(1703)가 가지는 트랜지스터의 반도체층으로서, 아모포스 실리콘을 사용할 수 있다. 따라서, 도 17의 표시장치는, 제조 공정의 간략화를 꾀할 수 있다. 또한, 도 17의 표시장치는, 제조 비용의 절감을 꾀할 수 있다. 또한, 도 17의 표시장치는, 수율의 향상을 꾀할 수 있다. 또한, 도 17의 표시장치는, 대형화를 꾀할 수 있다. 또는, 도 17의 표시장치는, 트랜지스터의 반도체층으로서, 폴리실리콘이나 다결정 실리콘을 사용해도 제조 공정의 간략화를 꾀할 수 있다.
또한, 신호선 구동회로(1701)와, 주사선 구동회로(1702) 및 화소(1703)를 동일 기판 위에 형성하는 경우에는, 주사선 구동회로(1702)가 가지는 트랜지스터의 반도체층 및 화소(1703)가 가지는 트랜지스터의 반도체층으로서 폴리실리콘 또는 다결정 실리콘을 사용하는 것이 바람직하다.
또한, 도 17과 같이, 화소를 선택하고, 화소에 독립적으로 비디오신호를 기록할 수 있으면, 각 구동회로의 수나 배치 등은 도 17에 한정되지 않는다.
예를 들면 도 19에 나타낸 바와 같이, 주사선 G1∼주사선 Gn이 제1 주사선 구동회로(1902a) 및 제2 주사선 구동회로(1902b)에 의해 주사되어도 된다. 제1 주사선 구동회로(1902a) 및 제2 주사선 구동회로(1902b)는, 도 17에 나타낸 주사선 구동회로(1702)와 동일한 구성이며, 서로 대응하는 배선이 전기적으로 접속되어 있어, 같은 타이밍으로 주사선 G1∼주사선 Gn을 주사한다. 또한, 제1 주사선 구동회로(1902a) 및 제2 주사선 구동회로(1902b)를, 각각 제1 구동회로, 제2 구동회로라고 불러도 된다.
도 19의 표시장치는, 제1 주사선 구동회로(1902a) 및 제2 주사선 구동회로(1902b) 중 한쪽에 불량이 생겨도, 주사선 구동회로(1902a) 및 제2 주사선 구동회로(1902b) 중 다른 한쪽이 주사선 G1∼주사선 Gn을 주사할 수 있기 때문에, 여분을 가질 수 있다. 또한, 도 19의 표시장치는, 제1 주사선 구동회로(1902a)의 부하(주사선의 배선 저항 및 주사선의 기생 용량) 및 제2 주사선 구동회로(1902b)의 부하를 도 17에 비해 절반 정도로 할 수 있기 때문에, 주사선 G1∼주사선 Gn에 입력되는 신호(제1 주사선 구동회로(1902a) 및 제2 구동회로(1902b)의 출력 신호)의 지연 및 둔화를 저감할 수 있다. 또한, 도 19의 표시장치는, 제1 주사선 구동회로(1902a)의 부하 및 제2 주사선 구동회로(1902b)의 부하가 저감되므로, 주사선 G1∼주사선 Gn을 고속으로 주사할 수 있다. 또한, 주사선 G1∼주사선 Gn을 고속으로 주사할 수 있기 때문에, 패널의 대형화 또는 패널의 고화질화를 가능하게 할 수 있다. 이때, 도 17의 구성과 공통되는 곳은 공통인 부호를 사용하고 그 설명을 생략한다.
또 다른 예로서, 도 20은, 화소에 비디오신호를 고속으로 기록할 수 있는 표시장치다. 도 20의 표시장치는, 홀수 번째 행의 화소(1703)에는 홀수 번째 열의 신호선에서 비디오신호를 입력하고, 짝수 번째 행의 화소(1703)에는 짝수 번째 열의 신호선에서 비디오신호를 입력한다. 또한, 도 20의 표시장치는, 주사선 G1∼주사선 Gn 중 홀수 번째 단의 주사선이 제1 주사선 구동회로(2002a)에 의해 주사되고, 주사선 G1∼주사선 Gn 중 짝수 번째 단의 주사선이 제2 주사선 구동회로(2002b)에 의해 주사된다. 또한, 제1 주사선 구동회로(2002b)에 입력되는 스타트 신호는, 제1 주사선 구동회로(2002a) 입력되는 스타트 신호보다 클록 신호의 1/4주기만큼 지연되어 입력된다.
이때, 도 20의 표시장치는, 1프레임 기간에 있어서 각 신호선에 1열마다 양극의 비디오신호와 음극의 비디오신호를 입력하는 것만으로, 닷 반전 구동을 할 수 있다. 또한, 도 20의 표시장치는, 1프레임 기간마다, 각 신호선에 입력하는 비디오신호의 극성을 반전함으로써 프레임 반전 구동을 할 수 있다.
도 20의 표시장치의 동작에 대해서, 도 21의 타이밍 차트를 참조해서 설명한다. 도 21의 타이밍 차트에서는, 1번째 행의 주사선 G1, i-1번째 행의 주사선 Gi-1, i번째 행의 주사선 Gi, i+1번째 행의 주사선 Gi+1 및 ｎ번째 행의 주사선 Gn이 각각 선택되는 타이밍을 나타낸다. 또한, 도 21의 타이밍 차트에서는, 1개의 선택 기간을 선택 기간 a와 선택 기간 b로 분할하고 있다. 또한, 도 21의 타이밍 차트에서는, 도 20의 표시장치가 닷 반전 구동 및 프레임 반전 구동을 행할 경우에 관하여 설명한다.
도 21에 있어서, 예를 들면 i번째 행의 주사선 Gi의 선택 기간 a는, i-1번째 행의 주사선 Gi-1의 선택 기간 b와 겹치고 있고, i번째 행의 주사선 Gi의 선택 기간 b는, i+1번째 행의 주사선 Gi+1의 선택 기간 a와 겹치고 있다. 따라서, 선택 기간 a에 있어서, i-1행·j+1번째 열의 화소(1703)에 입력되는 비디오신호과 같은 것이, i행j번째 열의 화소(1703)에 입력된다. 또한, 선택 기간 b에 있어서, i행j번째 열의 화소(1703)에 입력되는 비디오신호와 같은 것이, i+1행·j+1번째 열의 화소(1703)에 입력된다. 또한, 선택 기간 b에 있어서 화소(1703)에 입력되는 비디오신호가 본래의 비디오신호이며, 선택 기간 a에 있어서 화소(1703)에 입력되는 비디오신호가 화소(1703)의 프리차지용 비디오신호다. 따라서, 화소(1703)는 각각, 선택 기간 a에 있어서 i-1행·j+1번째 열의 화소(1703)에 입력되는 비디오신호에 의해 프리차지한 후에, 선택 기간 b에 있어서 본래(i행·j번째 열)의 비디오신호를 입력한다.
이상으로부터, 도 20의 표시장치는, 화소(1703)에 고속으로 비디오신호를 기록할 수 있기 때문에, 대형화, 또는 고화질화를 용이하게 실현할 수 있다. 또한, 도 20의 표시장치는, 1프레임 기간에 있어서 신호선은 각각 같은 극성의 비디오신호가 입력되기 때문에, 각 신호선의 충방전이 적어, 저소비 전력화를 실현할 수 있다. 또한, 도 20의 표시장치는, 비디오신호를 입력하기 위한 ＩＣ의 부하가 대폭 저감되기 때문에, ＩＣ의 발열 및 ＩＣ의 소비 전력 등을 저감할 수 있다. 또한, 도 20의 표시장치는, 제1 주사선 구동회로(2002a) 및 제2 주사선 구동회로(2002b)의 구동주파수를 대략 절반으로 할 수 있기 때문에, 전력을 절약할 수 있다.
또한, 본 실시예의 표시장치는, 화소(1703)의 구성 및 구동방법에 따라, 여러 가지 구동방법을 행할 수 있다. 예를 들면, 1프레임 기간에 있어서, 주사선 구동회로는, 주사선을 복수 회 주사해도 된다.
또한, 도 17, 도 19 및 도 20의 표시장치는, 화소(1703)의 구성에 따라 별도의 배선 등을 추가해도 된다. 예를 들면 일정한 전위로 유지되고 있는 전원선, 용량선, 및 주사선 등을 추가해도 된다. 다만, 주사선을 추가할 경우에는, 본 실시예의 시프트 레지스터를 적용한 주사선 구동회로를 추가해도 된다. 별도의 예로서, 더미의 주사선, 신호선, 전원선 또는 용량선이 화소부에 배치되어도 된다.
한편, 본 실시예에 있어서, 여러 가지 도면을 사용해서 서술했지만, 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 지금까지 서술한 도면에 있어서, 각각의 부분에 대해서, 다른 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
마찬가지로, 본 실시예의 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 실시예의 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 본 실시예의 도면에 있어서, 각각의 부분에 대해서, 다른 실시예의 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
또한, 본 실시예는, 다른 실시예에서 서술한 내용(일부여도 된다)을, 구체화화했을 경우의 일례, 약간 변형했을 경우의 일례, 일부를 변경했을 경우의 일례, 개량했을 경우의 일례, 상세하게 서술했을 경우의 일례, 응용했을 경우의 일례, 관련이 있는 부분에 관한 일례 등을 나타내고 있다. 따라서, 다른 실시예에서 서술한 내용은, 본 실시예에의 적용, 조합, 또는 치환을 자유롭게 행할 수 있다.
(실시예 2)
본 실시예에서는, 실시예 1과는 다른 플립플롭, 그 플립플롭을 가지는 구동회로, 및 그 구동회로를 가지는 표시장치의 구성 및 구동방법에 관하여 설명한다. 이때, 실시예 1과 같은 것에 관해서는 공통의 부호를 사용해서 나타내고, 동일 부분 또는 같은 기능을 가지는 부분의 상세한 설명은 생략한다.
본 실시예의 플립플롭의 구성은, 실시예 1과 같은 플립플롭의 구성을 사용할 수 있다. 단지, 플립플롭을 구동하는 타이밍이 실시예 1과는 다르다. 따라서, 본 실시예에서는, 플립플롭의 구성의 설명을 생략한다.
이때, 본 실시예의 구동 타이밍을 도 1a에 적용했을 경우에 관하여 설명하지만, 본 실시예의 구동 타이밍을 도 1b, 도 1c, 도 5a, 도 5b, 도 5c, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a및 도 10b의 플립플롭과 자유롭게 조합하여 실시할 수도 있다. 또한, 본 실시예의 구동 타이밍은, 실시예 1에 기재된 구동 타이밍과 자유롭게 조합하여 실시할 수 있다.
본 실시예의 플립플롭의 동작에 대해서, 도 1a의 플립플롭 및 도 22의 타이밍 차트를 참조해서 설명한다. 이때, 도 22의 타이밍 차트를 세트 기간, 선택 기간, 리셋 기간, 제1 비선택 기간, 제2 비선택 기간으로 분할해서 설명한다. 다만, 세트 기간은, 제1 세트 기간 및 제2 세트 기간으로 분할되고, 선택 기간은 제1 선택 기간 및 제2 선택 기간으로 분할된다.
또한, 제1 배선(121), 제5 배선(125), 제8 배선(128), 제7 배선(127) 및 제2 배선(122)에는, 각각 도 22에 나타내는 신호(2221), 신호(2225), 신호(2228), 신호(2227), 신호(2222)가 입력된다. 그리고, 제3 배선(123)으로부터는, 도 22에 나타내는 신호(2223)가 출력된다. 여기에서, 신호(2221), 신호(2225), 신호(2228), 신호(2227), 신호(2222) 및 신호(2223)는, H신호의 전위가 V1(이하, H레벨이라고도 한다), L신호의 전위가 V2(이하, L레벨이라고도 한다)인 디지털 신호다. 또한, 신호(2221), 신호(2225), 신호(2228), 신호(2227), 신호(2222) 및 신호(2223)를, 각각 스타트 신호, 파워 클록 신호(ＰＣＫ), 제1 제어 클록 신호(ＣＣＫ1), 제2 제어 클록 신호(ＣＣＫ2), 리셋 신호, 출력 신호라고 불러도 된다.
또한, 본 실시예의 플립플롭은, 기본적으로는 실시예 1에 설명한 플립플롭과 같은 동작을 행한다. 다만, 본 실시예의 플립플롭은, 제1 배선(121)에 H신호가 입력되는 타이밍이 클록 신호의 1/4주기만큼 지연된다는 점이, 실시예 1의 플립플롭과 다르다.
또한, 본 실시예의 플립플롭은, 도 22에 나타내는 제1 세트 기간(A1), 제2 세트 기간(A2), 리셋 기간 (C), 제1 비선택 기간 (D), 제2 비선택 기간 (E)에는, 각각 도 2에 나타낸 제2 비선택 기간 (E), 세트 기간 (A), 리셋 기간 (C), 제1 비선택 기간 (D), 제2 비선택 기간 (E)와 같은 동작을 행하므로 설명을 생략한다.
또한, 도 23에 나타낸 바와 같이, 본 실시예의 플립플롭은, 제2 배선(122)에 H신호를 입력하는 타이밍을 클록 신호의 1/4주기만큼 지연시킴으로써, 출력 신호의 하강시간을 대폭 짧게 할 수 있다. 즉, 도 23을 적용한 본 실시예의 플립플롭은, 도 23의 기간 (C1)에 나타내는 제1 리셋 기간에 있어서, 제5 배선(125)에 L신호가 입력되어, 노드(141)의 전위가 대략 V1+Vth101까지 하강한다. 따라서, 제1 트랜지스터(101)는 온인 상태이며, L신호가 제3 배선(123)으로부터 출력된다. 제3 배선(123)에는 W/L의 값이 큰 제1 트랜지스터(101)를 통해 Ｌ신호가 입력되기 때문에, 제3 배선(123)의 전위가 H레벨로부터 L레벨이 될 때까지의 시간을 대폭 짧게 할 수 있다. 그 후에 도 23을 적용한 본 실시예의 플립플롭은, 도 23의 기간 (C2)에 나타내는 제2 리셋 기간에 있어서, 제7 트랜지스터(107)가 온 하여, 노드(141)의 전위가 V2가 된다. 이 때의 노드(142)의 전위는 V1-Vth103이 되어서 제3 트랜지스터(103)가 온 하기 때문에, L신호가 제3 배선(123)으로부터 출력된다.
또한, 본 실시예의 플립플롭은, 실시예 1에 나타낸 플립플롭과 동일한 효과를 얻을 수 있다.
계속해서, 전술한 본 실시예의 플립플롭을 가지는 시프트 레지스터의 구성 및 구동방법에 관하여 설명한다.
본 실시예의 시프트 레지스터의 구성에 대해서 도 24를 참조해서 설명한다. 도 24의 시프트 레지스터는, n개의 플립플롭(플립플롭(2401_1)∼플립플롭(2401_n))을 가진다.
도 24의 시프트 레지스터의 접속 관계에 관하여 설명한다. 도 24의 시프트 레지스터는, i번째 단의 플립플롭(2401_i)(플립플롭(2401_1∼2401_n) 중 어느 하나)은, 도 1a에 나타낸 제1 배선(121)이 제10 배선(2420_i-1)에 접속되고, 도 1a에 나타낸 제2 배선(122)이 제10 배선(2420_i+2)에 접속되고, 도 1a에 나타낸 제3 배선(123)이 제10 배선(2420_i)에 접속되고, 도 1a에 나타낸 제4 배선(124), 제10 배선(130), 제11 배선(131), 제12 배선(132) 및 제13 배선(133)이 제7 배선(2417)에 접속되고, 도 1a에 나타낸 제5 배선(125) 및 제7 배선(127)이 4N-3(N은 1 이상의 자연수)번째 단의 플립플롭에서는 제2 배선(2412)에 접속되고, 4N-2번째 단의 플립플롭에서는 제3 배선(2413)에 접속되고, 4N-1번째 단의 플립플롭에서는 제4 배선(2414)에 접속되고, 4N번째 단의 플립플롭에서는 제5 배선(2415)에 접속되고, 도 1a에 나타낸 제8 배선(128)이 4N-3번째 단의 플립플롭에서는 제4 배선(2414)에 접속되고, 4N-2번째 단의 플립플롭에서는 제5 배선(2415)에 접속되고, 4N-1번째 단의 플립플롭에서는 제2 배선(2412)에 접속되고, 4N번째 단의 플립플롭에서는 제3 배선(2413)에 접속되고, 도 1a에 나타내는 제6 배선(126) 및 제9 배선(129)이 제6 배선(2416)에 접속된다. 다만, 1번째 단의 플립플롭(2401_1)의 도 1a에 나타내는 제1 배선(121)이 제1 배선(2411)에 접속되고, n-1번째 단의 플립플롭(2401_n-1)의 도 1a에 나타내는 제2 배선(122)이 제9 배선(2419)에 접속되고, n번째 단의 플립플롭(2401_n)의 도 1a에 나타내는 제2 배선(122)이 제8 배선(2418)에 접속된다.
단, 본 실시예의 플립플롭에 도 23의 타이밍 차트를 적용한 경우에는, i번째 단의 플립플롭(2401_i)의 도 1a에 나타내는 제2 배선(122)은, 제10 배선(2420_i+3)과 접속된다. 따라서, n-3번째 단의 플립플롭(2401_n-3)의 도 1a에 나타내는 제2 배선(122)에는, 새롭게 추가한 배선과 접속된다.
이때, 제1 배선(2411), 제2 배선(2412), 제3 배선(2413), 제4 배선(2414), 제5 배선(2415), 제8 배선(2418), 제9 배선(2419)을, 각각 제1 신호선, 제2 신호선, 제3 신호선, 제4 신호선, 제5 신호선, 제6 신호선, 제7 배선이라고 불러도 된다. 또한, 제6 배선(2416), 제7 배선(2417)을, 각각 제1 전원선, 제2 전원선이라고 불러도 된다.
다음에 도 24에 나타낸 시프트 레지스터의 동작에 대해서, 도 25의 타이밍 차트 및 도 26의 타이밍 차트를 참조해서 설명한다. 여기에서, 도 25의 타이밍 차트는, 주사 기간과 귀선 기간으로 분할되어 있다.
이때, 제4 배선(2414)에는 V1의 전위가 공급되고, 제5 배선(2415)에는 V2의 전위가 공급된다.
또한, 제1 배선(2411), 제2 배선(2412), 제3 배선(2413), 제4 배선(2414), 제5 배선(2415), 제8 배선(2418), 제9 배선(2419)에는, 각각 도 25에 나타내는 신호 2511, 신호 2512, 신호 2513, 신호 2514, 신호 2515, 신호 2518, 신호 2519가 입력된다. 여기에서, 신호 2511, 신호 2512, 신호 2513, 신호 2514, 신호 2515, 신호 2518, 신호 2519는, H신호의 전위가 V1(이하, H레벨이라고도 한다), L신호의 전위가 V2(이하, L레벨이라고도 한다)인 디지털 신호다. 또한, 신호 2511, 신호 2512, 신호 2513, 신호 2514, 신호 2515, 신호 2518, 신호 2519를, 각각 스타트 신호, 제1 클록 신호, 제2 클록 신호, 제3 클록 신호, 제4 클록 신호, 제1 리셋 신호, 제2 리셋 신호라고 불러도 된다.
단, 제1 배선(2411)∼제9 배선(2419)에는 각각 여러 가지 신호, 전위 및 전류가 입력되어도 된다.
또한, 제10 배선(2420_1)∼제10 배선(2420_n)으로부터는, 각각 H신호의 전위가 V1(이하, H레벨이라고도 한다), L신호의 전위가 V2(이하, L레벨이라고도 한다)인 디지털 신호가 출력된다. 또한, 실시예 1과 마찬가지로, 제10 배선(2420_1)∼제10 배선(2420_n)에 각각 버퍼를 접속함으로써, 동작하는 조건의 범위를 크게 할 수 있다.
이때, 플립플롭(2401_i)의 스타트 신호로서 제10 배선(2420_i-1)으로부터 출력되는 신호를 사용하고, 플립플롭(2401_i)의 리셋 신호로서 제10 배선(2420_i+2)으로부터 출력되는 신호를 사용한다. 여기에서, 플립플롭(2401_1)의 스타트 신호는 제1 배선(2411)으로부터 입력되고, 플립플롭(2401_n-1)의 제2 리셋 신호는 제9 배선(2419)으로부터 입력되고, 플립플롭(2401_n)의 제1 리셋 신호는 제8 배선(2418)으로부터 입력된다. 다만, 플립플롭(2401_n-1)의 제2 리셋 신호로서, 제10 배선(2420_1)으로부터 출력되는 신호를 사용하고, 플립플롭(2401_n)의 제1 리셋 신호로서, 제10 배선(2420_2)으로부터 출력되는 신호를 사용해도 된다. 또는, 플립플롭(2401_n-1)의 제2 리셋 신호로서, 제10 배선(2420_2)으로부터 출력되는 신호를 사용하고, 플립플롭(2401_n)의 제1 리셋 신호로서, 제10 배선(2420_3)으로부터 출력되는 신호를 사용해도 된다. 또는, 제1 더미의 플립플롭 및 제2 더미의 플립플롭을 새롭게 배치하여, 제1 더미의 플립플롭의 출력 신호 및 제2 더미의 플립플롭의 출력 신호를, 각각 제1 리셋 신호, 제2 리셋 신호로 사용해도 된다. 이렇게 함으로써 배선 수 및 신호 수를 줄일 수 있다.
도 26에 나타낸 바와 같이, 예를 들면, 플립플롭(2401_i)이 제1 선택 기간이 되면, 제10 배선(2420_i)으로부터 H신호(선택신호)가 출력된다. 이때, 플립플롭(2401_i+1)은 제2 세트 기간이 된다. 그 후에 플립플롭(2401_i)이 제2 선택 기간이 되면, 제10 배선(2420_i)으로부터 H신호가 출력된 상태다. 이때, 플립플롭(2401_i+1)은 제1 선택 기간이 된다. 그 후에 플립플롭(2401_i)이 리셋 기간이 되면, 제10 배선(2420_i)으로부터 L신호가 출력된다. 이때, 플립플롭(2401_i+1)은 제2 선택 기간이 된다. 그 후에 플립플롭(2401_i)이 제1 비선택 기간이 되면, 제10 배선(2420_i)은 부유 상태가 되어 전위를 V2로 유지한다. 이때, 플립플롭(2401_i+1)은 리셋 기간이 된다. 그 후에 플립플롭(2401_i)이 제2 비선택 기간이 되면, 제10 배선(2420_i)으로부터 L신호가 출력된다. 이때, 플립플롭(2401_i+1)은 제2 비선택 기간이 된다.
이렇게 해서, 도 24의 시프트 레지스터는, 선택신호를 제10 배선(2420_1)으로부터 순차적으로 제10 배선(2420_n)까지 출력할 수 있다. 또한, 도 24의 시프트 레지스터는, 플립플롭(2401_i)의 제2 선택 기간과, 플립 플립(2402_i+1)의 제1 선택 기간이 동일한 기간이 되기 때문에, 같은 기간에 제10 배선(2420_i)과 제10 배선(2420_i+1)으로부터 선택신호를 출력할 수 있다.
이상으로부터, 본 실시예의 시프트 레지스터는 고화질의 표시장치 또는 대형의 표시장치에 적용할 수 있다. 또한, 본 실시예의 시프트 레지스터는 실시예 1에 나타낸 시프트 레지스터와 동일한 효과를 얻을 수 있다.
계속해서, 전술한 본 실시예의 시프트 레지스터를 가지는 표시장치의 구성 및 구동방법에 관하여 설명한다. 다만, 본 실시예의 표시장치는, 적어도 본 실시예의 플립플롭을 가지고 있는 것이 바람직하다.
본 실시예의 표시장치의 구성에 대해서 도 27을 참조해서 설명한다. 도 27의 표시장치는, 주사선 G1∼주사선 Gn이 주사선 구동회로(2702)에 의해 주사된다. 또한, 도 27의 표시장치는, 홀수 번째 행의 화소(1703)에는 홀수 번째 열의 신호선으로부터 비디오신호를 입력하고, 짝수 번째 행의 화소(1703)에는 짝수 번째 열의 신호선으로부터 비디오신호를 입력한다. 이때, 도 17의 구성과 공통되는 곳은 공통인 부호를 사용하고 그 설명을 생략한다.
또한, 도 27의 표시장치는, 주사선 구동회로(2702)에 본 실시예의 시프트 레지스터를 적용함으로써, 도 20의 표시장치와 같은 동작을 1개의 주사선 구동회로에 의해 행할 수 있다. 따라서, 도 27의 표시장치는, 도 20의 표시장치와 동일한 효과를 얻을 수 있다.
또한, 도 19의 표시장치와 마찬가지로, 주사선 G1∼주사선 Gn이 제1 주사선 구동회로(2802a) 및 제2 주사선 구동회로(2802b)에 의해 주사되어도 된다. 따라서, 도 19의 표시장치와 동일한 효과를 얻을 수 있다. 그 경우의 구성을 도 28에 나타낸다.
한편, 본 실시예에 있어서, 여러 가지 도면을 사용해서 서술했지만, 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 지금까지 서술한 도면에 있어서, 각각의 부분에 대해서, 다른 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
마찬가지로, 본 실시예의 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 실시예의 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 본 실시예의 도면에 있어서, 각각의 부분에 대해서, 다른 실시예의 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
또한, 본 실시예는, 다른 실시예에서 서술한 내용(일부여도 된다)을, 구체화화했을 경우의 일례, 약간 변형했을 경우의 일례, 일부를 변경했을 경우의 일례, 개량했을 경우의 일례, 상세하게 서술했을 경우의 일례, 응용했을 경우의 일례, 관련이 있는 부분에 관한 일례 등을 나타내고 있다. 따라서, 다른 실시예에서 서술한 내용은, 본 실시예에의 적용, 조합, 또는 치환을 자유롭게 행할 수 있다.
(실시예 3)
본 실시예에서는, 실시예 1 및 실시예 2와는 다른 플립플롭, 그 플립플롭을 가지는 구동회로, 및 그 구동회로를 가지는 표시장치의 구성 및 구동방법에 관하여 설명한다. 본 실시예의 플립플롭은, 플립플롭의 출력 신호와, 플립플롭의 전송 신호를, 별도의 트랜지스터에 의해 별도의 배선으로부터 출력하는 것을 특징으로 한다. 이때, 실시예 1 및 실시예 2와 같은 것에 관해서는 공통의 부호를 사용해서 나타내고, 동일 부분 또는 같은 기능을 가지는 부분의 상세한 설명은 생략한다.
본 실시예의 플립플롭의 기본구성에 대해서, 도 40을 참조해서 설명한다. 도 40에 나타내는 플립플롭은, 도 1a의 플립플롭에 제9 트랜지스터(109) 및 제10 트랜지스터(110)를 추가한 것과 동일하다.
도 40의 플립플롭의 접속 관계에 관하여 설명한다. 제9 트랜지스터(109)의 제1 전극이 제15 배선(135)에 접속되고, 제9 트랜지스터(109)의 제2 전극이 제14 배선(134)에 접속되고, 제9 트랜지스터(109)의 게이트 전극이 노드(141)에 접속된다. 제10 트랜지스터(110)의 제1 전극이 제16 배선(136)에 접속되고, 제10 트랜지스터(110)의 제2 전극이 제14 배선(134)에 접속되고, 제10 트랜지스터(110)의 게이트 전극이 제8 배선(128)에 접속된다. 그 이외의 접속 관계는 도 1a와 동일하다.
이때, 제15 배선(135), 제16 배선(136)을, 각각 제8 신호선, 제8 전원선이라고 불러도 된다.
다음에 도 40에 나타낸 플립플롭의 동작에 대해서, 도 41의 타이밍 차트를 참조해서 설명한다. 이때, 도 41의 타이밍 차트를 세트 기간, 선택 기간, 리셋 기간, 제1 비선택 기간, 제2 비선택 기간으로 분할해서 설명한다. 다만, 세트 기간, 리셋 기간, 제1 비선택 기간 및 제2 비선택 기간을 통틀어 비선택 기간이라고 부르는 경우도 있다.
또한, 제3 배선(123) 및 제14 배선(134)으로부터는, 각각 신호(223), 신호(234)가 출력된다. 신호(234)는 플립플롭의 출력 신호이며, 신호(223)는 플립플롭의 전송 신호다. 다만, 신호(223)를 플립플롭의 출력 신호, 신호(234)를 플립플롭의 전송 신호로 해도 된다.
따라서, 신호(234)를 플립플롭의 출력 신호, 신호(223)를 플립플롭의 전송 신호로 사용하는 경우에는, 제9 트랜지스터(109)의 W/L의 값을 제1 트랜지스터(101)∼제10 트랜지스터(110)의 W/L 중에서 최대로 하는 것이 바람직하다. 다만, 신호(223)를 플립플롭의 출력 신호, 신호(234)를 플립플롭의 전송 신호로 사용하는 경우에는, 제1 트랜지스터(101)의 W/L의 값을 제1 트랜지스터(101)∼제10 트랜지스터(110)의 W/L 중에서 최대로 한다.
본 실시예에서는, 이미 서술한 바와 같이, 플립플롭의 출력 신호와, 플립플롭의 전송 신호를, 별도의 트랜지스터에 의해 별도의 배선으로부터 출력하는 것을 특징으로 한다. 즉, 도 40의 플립플롭은, 제1 트랜지스터(101) 및 제2 트랜지스터(102)에 의해 제3 배선(123)으로부터 신호를 출력하고, 제9 트랜지스터(109) 및 제10 트랜지스터(110)에 의해 제14 배선(134)으로부터 신호를 출력한다. 또한, 제9 트랜지스터(109) 및 제10 트랜지스터(110)는 제1 트랜지스터(101) 및 제2 트랜지스터(102)와 유사하게 접속되기 때문에, 도 41에 나타낸 바와 같이, 제14 배선(134)으로부터 출력되는 신호(신호 234)는 제3 배선(123)으로부터 출력되는 신호(신호 223)와 대략 같은 파형이다.
또한, 제1 트랜지스터(101)는, 다음 단의 제5 트랜지스터(105)의 게이트 전극에 전하를 공급할 수 있으면 되기 때문에, 제1 트랜지스터(101)의 W/L의 값은, 제5 트랜지스터(105)의 W/L의 값의 2배 이하로 하는 것이 바람직하고, 더 바람직하게는 제5 트랜지스터(105)의 W/L의 값 이하로 한다.
또한, 제9 트랜지스터(109) 및 제10 트랜지스터(110)는, 각각 제1 트랜지스터(101), 제2 트랜지스터(102)와 같은 기능을 가진다. 또한, 제9 트랜지스터(109) 및 제10 트랜지스터(110)를 버퍼부라고 불러도 된다.
이상으로부터, 도 40의 플립플롭은, 제14 배선(134)에 큰 부하가 접속되어, 신호(234)에 지연, 둔화 등이 발생해도, 오동작을 방지할 수 있다. 왜냐하면, 도 40의 플립플롭은, 플립플롭의 출력 신호와, 플립플롭의 전송 신호를, 별도의 트랜지스터에 의해 별도의 배선으로부터 출력함으로써, 출력 신호의 지연, 둔화 등의 영향을 받지 않기 때문이다.
또한, 본 실시예의 플립플롭은, 실시예 1 및 실시예 2에서 설명한 플립플롭과 동일한 효과를 얻을 수 있다.
또한, 본 실시예의 플립플롭은, 도 1b, 도 1c, 도 5a, 도 5b, 도 5c, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a및 도 10b와 자유롭게 조합하여 실시할 수 있다. 또한, 본 실시예의 플립플롭은, 실시예 1에 기재된 구동 타이밍 및 실시예 2에 기재된 구동 타이밍과 자유롭게 조합하여 실시할 수 있다.
계속해서, 전술한 본 실시예의 플립플롭을 가지는 시프트 레지스터의 구성 및 구동방법에 관하여 설명한다.
본 실시예의 시프트 레지스터의 구성에 대해서 도 42를 참조해서 설명한다. 도 42의 시프트 레지스터는, n개의 플립플롭(플립플롭(4201_1)∼플립플롭(4201_n))을 가진다.
플립플롭(4201_1)∼플립플롭(4201_n), 제1 배선(4211), 제2 배선(4212), 제3 배선(4213), 제4 배선(4214), 제5 배선(4215), 제6 배선(4216)은, 도 11의 플립플롭(1101_1)∼플립플롭(1101_n), 제1 배선(1111), 제2 배선(1112), 제3 배선(1113), 제4 배선(1114), 제5 배선(1115), 제6 배선(1116)에 각각 해당하고, 동일한 신호 또는 동일한 전원전압이 입력된다. 그리고, 제7 배선(4217_1) 내지 제7 배선(4217_n)과 제8 배선(4218_1) 내지 제8 배선(4218_n)이 도 11의 제7 배선(1117_1) 내지 제7 배선(1117_n)에 해당한다.
다음에 도 42에 나타낸 시프트 레지스터의 동작에 대해서, 도 43의 타이밍 차트를 참조해서 설명한다.
도 42에 나타낸 시프트 레지스터의 동작은 도 11에 나타낸 시프트 레지스터의 동작과 비교해서, 출력 신호와 전송 신호를 별도의 배선에 출력한다는 점이 다르다. 구체적으로는, 출력 신호는 및 제8 배선(4218_1)∼제8 배선(4218_n)에 각각 출력되고, 전송 신호는 제7 배선(4217_1)∼제7 배선(4217_n)에 각각 출력된다.
도 42의 시프트 레지스터는, 제8 배선(4218_1)∼제8 배선(4218_n)에 큰 부하(저항 및 용량 등)가 접속되기도, 부하의 영향을 받지 않고 동작할 수 있다. 또한, 도 42의 시프트 레지스터는, 제8 배선(4218_1)∼제8 배선(4218_n) 중 어느 하나가 전원선 또는 신호선과 단락되어도, 정상 동작을 계속할 수 있다. 따라서, 도 42의 시프트 레지스터는, 동작하는 조건의 범위의 향상을 꾀할 수 있다. 또한, 도 42의 시프트 레지스터는, 신뢰성의 향상을 꾀할 수 있다. 또한, 도 42의 시프트 레지스터는, 수율의 향상을 꾀할 수 있다. 왜냐하면, 도 42의 시프트 레지스터는, 각 플립플롭의 전송 신호와, 각 플립플롭의 출력 신호를 분할하고 있기 때문이다.
또한, 본 실시예의 플립플롭을 적용한 시프트 레지스터는, 실시예 1 및 실시예 2에서 설명한 시프트 레지스터와 동일한 효과를 얻을 수 있다.
본 실시예의 표시장치로서, 도 17, 도 19, 도 20, 도 27, 도 28의 표시장치를 사용할 수 있다. 따라서, 본 실시예의 표시장치는 실시예 1 및 실시예 2에서 설명한 표시장치와 동일한 효과를 얻을 수 있다.
한편, 본 실시예에 있어서, 여러 가지 도면을 사용해서 서술했지만, 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 지금까지 서술한 도면에 있어서, 각각의 부분에 대해서, 다른 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
마찬가지로, 본 실시예의 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 실시예의 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 본 실시예의 도면에 있어서, 각각의 부분에 대해서, 다른 실시예의 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
또한, 본 실시예는, 다른 실시예에서 서술한 내용(일부여도 된다)을, 구체화화했을 경우의 일례, 약간 변형했을 경우의 일례, 일부를 변경했을 경우의 일례, 개량했을 경우의 일례, 상세하게 서술했을 경우의 일례, 응용했을 경우의 일례, 관련이 있는 부분에 관한 일례 등을 나타내고 있다. 따라서, 다른 실시예에서 서술한 내용은, 본 실시예에의 적용, 조합, 또는 치환을 자유롭게 행할 수 있다.
(실시예 4)
본 실시예에서는, 본 명세서의 플립플롭이 가지는 트랜지스터에 P채널형 트랜지스터를 적용했을 경우에 관하여 설명한다. 또한, 그 플립플롭을 가지는 구동회로, 및 그 구동회로를 가지는 표시장치의 구성 및 구동방법에 관하여 설명한다.
본 실시예의 플립플롭은, 도 1a의 플립플롭이 가지는 트랜지스터의 극성을 P채널형으로 했을 경우에 관하여 설명한다. 따라서 도 44의 플립플롭은 도 1a와 동일한 효과를 얻을 수 있다. 이때, 도 1b, 도 1c, 도 5a, 도 5b, 도 5c, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b 또는 도 40에 나타낸 플립플롭이 가지는 트랜지스터의 극성을 P채널형으로 할 수도 있다. 또한, 본 실시예의 플립플롭은, 실시예 1 내지 실시예 3의 기재와 자유롭게 조합하여 실시할 수도 있다.
본 실시예의 플립플롭의 기본 구성에 대해서, 도 44를 참조해서 설명한다. 도 44에 나타내는 플립플롭은, 제1 트랜지스터(4401) 내지 제8 트랜지스터(4408)를 가진다. 본 실시예에 있어서, 제1 트랜지스터(4401) 내지 트랜지스터(4408)는, 도 1의 제1 트랜지스터(101) 내지 제8 트랜지스터(108)에 각각 대응한다. 단, 제1 트랜지스터(4401) 내지 제8 트랜지스터(4408)는 P채널형 트랜지스터로 하고, 게이트·소스간 전압의 절대값(|Vgs|)이 역치전압의 절대값(|Vth|)을 초과했을 때(Vgs가 Vth 미만일 때) 도통상태가 되는 것으로 한다.
또한, 본 실시예의 플립플롭은, 제1 트랜지스터(4401)∼제8 트랜지스터(4408)가 모두 P채널형 트랜지스터로 구성되는 것을 특징으로 한다. 따라서, 본 실시예의 플립플롭은, 제조 공정의 간략화를 꾀할 수 있다. 또한, 본 실시예의 플립플롭은, 제조 비용의 절감을 꾀할 수 있다. 또한, 본 실시예의 플립플롭은, 수율의 향상을 꾀할 수 있다.
또한, 도 44의 플립플롭의 접속 관계는 도 1과 동일하므로 생략한다.
이때, 제1 배선(4421), 제2 배선(4422), 제3 배선(4423), 제4 배선(4424), 제5 배선(4425), 제6 배선(4426), 제7 배선(4427), 제8 배선(4428), 제9 배선(4429), 제10 배선(4430), 제11 배선(4431), 제12 배선(4432), 제13 배선(4433), 노드(4441), 및 노드(4442)는, 도 1의 제1 배선(121) 내지 제13 배선(133), 노드(141), 및 노드(142)에 각각 해당한다.
다음에 도 44에 나타낸 플립플롭의 동작에 대해서, 도 45의 타이밍 차트를 참조해서 설명한다. 이때, 도 45의 타이밍 차트를 세트 기간, 선택 기간, 리셋 기간, 제1 비선택 기간, 제2 비선택 기간으로 분할해서 설명한다. 다만, 세트 기간, 리셋 기간, 제1 비선택 기간 및 제2 비선택 기간을 합쳐서 비선택 기간이라고 부르는 경우도 있다.
이때, 도 45의 타이밍 차트는, 도 2의 타이밍 차트의 H레벨·L레벨을 반전한 것과 같다. 즉, 도 44의 플립플롭은, 도 1의 플립플롭과 비교하여, 입력신호 및 출력신호의 H레벨·L레벨이 반전한 것뿐이다. 이때, 신호 4521, 신호 4525, 신호 4528, 신호 4527, 전위 4541, 전위 4542, 신호 4522, 및 신호 4523은, 도 2의 신호 221, 신호 225, 신호 228, 신호 227, 전위 241, 전위 242, 신호 222, 신호 223에 각각 해당한다.
또한, 도 44의 플립플롭에 공급되는 전원전압은, 도 1의 플립플롭과 비교해서, V1과 V2가 반전된다.
우선, 도 45의 기간 (A)에 나타내는 세트 기간에 있어서 플립플롭의 동작에 대해 설명한다. 노드(4441)의 전위(전위 4541)는, V2+|Vth4405|(Vth4405: 제5 트랜지스터(4405)의 역치전압)이 된다. 그리고 노드(4441)는 전위를 V2+|Vth4405|로 유지한 채 부유 상태가 된다. 이때, 노드(4442)의 전위는 V1이 된다. 이때, 제1 트랜지스터(4401) 및 제2 트랜지스터(4402)가 온 하고 있기 때문에, H신호가 제3 배선(4423)으로부터 출력된다.
도 45의 기간 (B)에 나타내는 선택 기간에 있어서 플립플롭의 동작에 대해 설명한다. 노드(4441)의 전위가 부트스트랩 동작에 의해, V2-|Vth4401|-γ(Vth4401: 제1 트랜지스터(4401)의 역치전압, γ: 임의의 양의 수)이 된다. 따라서, 제1 트랜지스터(4401)가 온 하기 때문에, L신호(V2)가 제3 배선(4423)으로부터 출력된다. 이때, 노드(4442)의 전위는, V1-θ(θ: 임의의 양의 수)이 된다. 또한, θ < |Vth4406|(Vth4406: 제6 트랜지스터(4406)의 역치전압)이 된다. 따라서, 제6 트랜지스터(4406)가 오프인 상태에 있다.
도 45의 기간 (C)에 나타내는 리셋 기간에 있어서 플립플롭의 동작에 대해 설명한다. 제7 트랜지스터(4407)가 온 하기 때문에, 노드(4441)의 전위는 V1이 된다. 따라서, 제1 트랜지스터(4401)가 오프한다. 이때, 제2 트랜지스터(4402)가 온 하기 때문에, H신호가 제3 배선(4423)으로부터 출력된다.
도 45의 기간 (D)에 나타내는 제1 비선택 기간에 있어서 플립플롭의 동작에 대해 설명한다. 노드(4442)의 전위가 V2+|Vth4403|(Vth4403: 제3 트랜지스터(4403)의 역치전압)이 된다. 따라서, 제6 트랜지스터(4406)가 온 하고, 노드(4441)의 전위가 V1로 유지된다. 이때, 제2 트랜지스터(4402)가 오프한다. 따라서, 제3 배선(4423)이 부유 상태가 되기 때문에, 제3 배선(4423)은 전위를 V1로 유지한다.
도 45의 기간 (E)에 나타내는 제2 비선택 기간에 있어서 플립플롭의 동작에 대해 설명한다. 노드(4442)의 전위가 V1-θ로 되기 때문에, 제6 트랜지스터(4406)가 오프한다. 따라서, 노드(4441)는 부유 상태가 되기 때문에, 노드(4441)는 전위를 V1로 유지한다. 이때, 제2 트랜지스터(4402)가 온 하기 때문에, H신호(V1)가 제3 배선(4423)으로부터 출력된다.
한편, 본 실시예의 시프트 레지스터는, 본 실시예의 플립플롭을 실시예 1 내지 실시예 3에 기재된 시프트 레지스터와 자유롭게 조합하여 실시할 수 있다. 예를 들면 본 실시예의 시프트 레지스터는, 본 실시예의 플립플롭을 도 11, 도 14, 도 24 및 도 42의 시프트 레지스터와 자유롭게 조합하여 실시할 수 있다. 다만, 본 실시예의 시프트 레지스터는, 실시예 1 내지 실시예 3에 기재된 시프트 레지스터와 비교하여, H레벨·L레벨이 반전된다.
또한, 본 실시예의 표시장치는, 본 실시예의 시프트 레지스터를 실시예 1 내지 실시예 3에 기재된 표시장치와 자유롭게 조합하여 실시할 수 있다. 예를 들면, 본 실시예의 표시장치는, 도 17, 도 19, 도 20, 도 27, 도 28의 표시장치와 자유롭게 조합하여 실시할 수 있다. 다만, 본 실시예의 표시장치는, 실시예 1 내지 실시예 3에 기재된 표시장치와 비교하여, H레벨·L레벨이 반전된다.
한편, 본 실시예에 있어서, 여러 가지 도면을 사용해서 서술했지만, 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 지금까지 서술한 도면에 있어서, 각각의 부분에 대해서, 다른 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
마찬가지로, 본 실시예의 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 실시예의 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 본 실시예의 도면에 있어서, 각각의 부분에 대해서, 다른 실시예의 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
또한, 본 실시예는, 다른 실시예에서 서술한 내용(일부여도 된다)을, 구체화화했을 경우의 일례, 약간 변형했을 경우의 일례, 일부를 변경했을 경우의 일례, 개량했을 경우의 일례, 상세하게 서술했을 경우의 일례, 응용했을 경우의 일례, 관련이 있는 부분에 관한 일례 등을 나타내고 있다. 따라서, 다른 실시예에서 서술한 내용은, 본 실시예에의 적용, 조합, 또는 치환을 자유롭게 행할 수 있다.
(실시예 5)
본 실시예에서는, 실시예 1 내지 실시예 4에 나타낸 표시장치가 가지는 신호선 구동회로에 관하여 설명한다.
도 31의 신호선 구동회로에 관하여 설명한다. 도 31에 나타내는 신호선 구동회로는, 드라이버 ＩＣ(5601), 스위치 군(5602_1∼5602_M), 제1 배선(5611), 제2 배선(5612), 제3 배선(5613) 및 배선(5621_1∼5621_M)을 가진다. 스위치 군(5602_1∼5602_M)은 각각, 제1 스위치(5603a), 제2 스위치(5603b) 및 제3 스위치(5603c)를 가진다.
드라이버 ＩＣ(5601)는 제1 배선(5611), 제2 배선(5612), 제3 배선(5613) 및 배선(5621_1∼5621_M)에 접속된다. 그리고, 스위치 군(5602_1∼5602_M)은 각각, 제1 배선(5611), 제2 배선(5612), 제3 배선(5613) 및 스위치 군(5602_1∼5602_M)에 각각 대응한 배선(5621_1∼5621_M)에 접속된다. 그리고, 배선(5621_1∼5621_M)은 각각, 제1 스위치(5603a), 제2 스위치(5603b) 및 제3 스위치(5603c)를 통해, 3개의 신호선에 접속된다. 예를 들면 J번째 열의 배선(5621_J)(배선(5621_1)∼배선(5621_M) 중 어느 하나)은, 스위치 군(5602_J)이 가지는 제1 스위치(5603a), 제2 스위치(5603b) 및 제3 스위치(5603c)를 통해, 신호선(Sj-1), 신호선(Sj), 신호선(Sj+1)에 접속된다.
이때, 제1 배선(5611), 제2 배선(5612), 제3 배선(5613)에는, 각각 신호가 입력된다.
또한, 드라이버 ＩＣ(5601)는, 단결정 기판 혹은 다결정 반도체를 사용한 유리 기판 위에 형성되어 있는 것이 바람직하다. 또한, 스위치 군(5602_1∼5602_M)은, 실시예 1에 나타낸 화소부와 동일 기판 위에 형성되어 있는 것이 바람직하다. 따라서, 드라이버 ＩＣ(5601)와 스위치 군(5602_1∼5602_M)은 ＦＰＣ 등을 통해 접속하는 것이 바람직하다.
다음에, 도 31에 나타낸 신호선 구동회로의 동작에 대해서, 도 32의 타이밍 차트를 참조해서 설명한다. 이때, 도 32의 타이밍 차트는, i번째 행의 주사선 Gi가 선택되어 있는 경우의 타이밍 차트를 나타낸다. 또한, i번째 행의 주사선 Gi의 선택 기간은, 제1 서브 선택 기간 T1, 제2 서브 선택 기간 T2 및 제3 서브 선택 기간 T3으로 분할되어 있다. 또한, 도 31의 신호선 구동회로는, 다른 행의 주사선이 선택되어 있는 경우에도 도 32와 같은 동작을 한다.
또한, 도 32의 타이밍 차트는, J번째 열의 배선(5621_J)이 제1 스위치(5603a), 제2 스위치(5603b) 및 제3 스위치(5603c)를 통해, 신호선(Sj-1), 신호선(Sj), 신호선(Sj+1)에 접속될 경우에 대해서 나타낸다.
또한, 도 32의 타이밍 차트는, i번째 행의 주사선 Gi가 선택되는 타이밍, 제1 스위치(5603a)의 온·오프의 타이밍 5703a, 제2 스위치(5603b)의 온·오프의 타이밍 5703b, 제3 스위치(5603c)의 온·오프의 타이밍 5703c 및 J번째 열의 배선(5621_J)에 입력되는 신호 5721_J를 나타낸다.
또한, 배선(5621_1)∼배선(5621_M)에는 제1 서브 선택 기간 T1, 제2 서브 선택 기간 T2 및 제3 서브 선택 기간 T3에, 각각 다른 비디오신호가 입력된다. 예를 들면, 제1 서브 선택 기간 T1에 배선(5621_J)에 입력되는 비디오신호는 신호선(Sj-1)에 입력되고, 제2 서브 선택 기간 T2에 배선(5621_J)에 입력되는 비디오신호는 신호선(Sj)에 입력되고, 제3 서브 선택 기간 T3에 배선(5621_J)에 입력되는 비디오신호는 신호선(Sj+1)에 입력된다. 또한, 선택 기간 T1, 제2 서브 선택 기간 T2 및 제3 서브 선택 기간 T3에, 배선(5621_J)에 입력되는 비디오신호를 각각 Dataj-1, Dataj, Dataj+1이라고 한다.
도 32에 나타낸 바와 같이, 제1 서브 선택 기간 T1에 제1 스위치(5603a)가 온 하고, 제2 스위치(5603b) 및 제3 스위치(5603c)가 오프한다. 이때, 배선(5621_J)에 입력되는 Dataj-1이, 제1 스위치(5603a)를 통해 신호선(Sj-1)에 입력된다. 제2 서브 선택 기간 T2에서는, 제2 스위치(5603b)가 온 하고, 제1 스위치(5603a) 및 제3 스위치(5603c)가 오프한다. 이때, 배선(5621_J)에 입력되는 Dataj가, 제2 스위치(5603b)를 통해 신호선(Sj)에 입력된다. 제3 서브 선택 기간 T3에서는, 제3 스위치(5603c)가 온 하고, 제1 스위치(5603a) 및 제2 스위치(5603b)가 오프한다. 이때, 배선(5621_J)에 입력되는 Dataj+1이, 제3 스위치(5603c)를 통해 신호선(Sj+1)에 입력된다.
이상으로부터, 도 31의 신호선 구동회로는, 1게이트 선택 기간을 3개로 분할함으로써, 1게이트 선택 기간 동안에 1개의 배선(5621)으로부터 3개의 신호선에 비디오신호를 입력할 수 있다. 따라서, 도 31의 신호선 구동회로는, 드라이버 ＩＣ(5601)가 형성되는 기판과, 화소부가 형성되어 있는 기판의 접속 수를 신호선의 수와 비교해서 약 1/3로 할 수 있다. 접속 수가 약 1/3이 됨으로써, 도 31의 신호선 구동회로는, 신뢰성, 수율 등을 향상시킬 수 있다.
또한, 본 실시예의 신호선 구동회로를 실시예 1 내지 실시예 4에 나타낸 표시장치에 적용함으로써, 화소부가 형성되어 있는 기판과 외부기판과의 접속 수를 더 줄일 수 있다. 따라서, 본 발명의 표시장치는, 신뢰성의 향상을 꾀할 수 있다. 또한, 본 발명의 표시장치는, 수율을 높일 수 있다.
다음에 제1 스위치(5603a), 제2 스위치(5603b) 및 제3 스위치(5603c)에 N채널형 트랜지스터를 적용했을 경우에 대해서 도 33을 참조해서 설명한다. 이때, 도 31과 같은 것에 관해서는 공통의 부호를 사용해서 나타내고, 동일 부분 또는 같은 기능을 가지는 부분의 상세한 설명은 생략한다.
제1 트랜지스터(5903a)는 제1 스위치(5603a)에 해당하고, 제2 트랜지스터(5903b)는 제2 스위치(5603b)에 해당하고, 제3 트랜지스터(5903c)는 제3 스위치(5603c)에 해당한다.
예를 들면, 스위치 군(5602_J)의 경우, 제1 트랜지스터(5903a)는, 제1 전극이 배선(5621_J)에 접속되고, 제2 전극이 신호선(Sj-1)에 접속되고, 게이트 전극이 제1 배선(5613)에 접속된다. 제2 트랜지스터(5903b)는, 제1 전극이 배선(5621_J)에 접속되고, 제2 전극이 신호선(Sj)에 접속되고, 게이트 전극이 제2 배선(5612)에 접속된다. 제3 트랜지스터(5903c)는, 제1 전극이 배선(5621_J)에 접속되고, 제2 전극이 신호선(Sj+1)에 접속되고, 게이트 전극이 제3 배선(5611)에 접속된다.
또한, 제1 트랜지스터(5903a), 제2 트랜지스터(5903b), 제3 트랜지스터(5903c)는, 각각 스위칭 트랜지스터로서 기능한다. 또한, 제1 트랜지스터(5903a), 제2 트랜지스터(5903b), 제3 트랜지스터(5903c)는, 각각 게이트 전극에 입력되는 신호가 H레벨일 때에 온이 되고, 게이트 전극에 입력되는 신호가 L레벨일 때에 오프가 된다.
또한, 제1 스위치(5603a), 제2 스위치(5603b) 및 제3 스위치(5603c)로서 N채널형 트랜지스터를 사용함으로써, 트랜지스터의 반도체층으로서, 아모포스 실리콘을 사용할 수 있기 때문에, 제조 공정의 간략화를 꾀할 수 있고, 제조 비용의 절감이나 수율의 향상을 꾀할 수 있다. 또한, 대형의 표시 패널 등의 반도체장치를 제조할 수도 있다. 또한 트랜지스터의 반도체층으로서, 폴리실리콘이나 다결정 실리콘을 사용해도 제조 공정의 간략화를 꾀할 수 있다.
도 33의 신호선 구동회로에서는, 제1 트랜지스터(5903a), 제2 트랜지스터(5903b), 제3 트랜지스터(5903c)로서 N채널형 트랜지스터를 사용했을 경우에 관하여 설명했지만, 제1 트랜지스터(5903a), 제2 트랜지스터(5903b), 제3 트랜지스터(5903c)로서 P채널형 트랜지스터를 사용해도 된다. 이때, 트랜지스터는 게이트 전극에 입력되는 신호가 L레벨일 때에 온이 되고, 게이트 전극에 입력되는 신호가 H레벨일 때에 오프가 된다.
또한, 도 31과 같이, 1게이트 선택 기간을 복수의 서브 선택 기간으로 분할하고, 복수의 서브 선택 기간에 각각 어느 1개의 배선으로부터 복수의 신호선에 각각 비디오신호를 입력할 수 있으면, 스위치의 배치나 수, 구동방법 등은 한정되지 않는다.
예를 들면, 3개 이상의 각각의 서브 선택 기간에 있어서 1개의 배선으로부터 3개 이상의 신호선에 각각 비디오신호를 입력하는 경우에는, 스위치 및 스위치를 제어하기 위한 배선을 추가하는 것이 바람직하다. 다만, 1게이트 선택 기간을 4개 이상의 서브 선택 기간으로 분할하면, 1개의 서브 선택 기간이 짧아진다. 따라서, 1게이트 선택 기간은, 2개 또는 3개의 서브 선택 기간으로 분할되는 것이 바람직하다.
또 다른 예로서, 도 34의 타이밍 차트에 나타낸 바와 같이, 1개의 선택 기간을 프리차지 기간 Tp, 제1 서브 선택 기간 T1, 제2 서브 선택 기간 T2, 제3 선택 기간 T3으로 분할해도 된다. 또한, 도 34의 타이밍 차트는, i번째 행의 주사선 Gi가 선택되는 타이밍, 제1 스위치(5603a)의 온·오프의 타이밍 5803a, 제2 스위치(5603b)의 온·오프의 타이밍 5803b, 제3 스위치(5603c)의 온·오프의 타이밍 5803c 및 J번째 열의 배선(5621_J)에 입력되는 신호 5821_J를 나타낸다. 도 34에 나타낸 바와 같이, 프리차지 기간 Tp에 제1 스위치(5603a), 제2 스위치(5603b) 및 제3 스위치(5603c)가 온 한다. 이때, 배선(5621_J)에 입력되는 프리차지 전압 Vp이 제1 스위치(5603a), 제2 스위치(5603b) 및 제3 스위치(5603c)를 통해 각각 신호선(Sj-1), 신호선(Sj), 신호선(Sj+1)에 입력된다. 제1 서브 선택 기간 T1에 있어서 제1 스위치(5603a)가 온 하고, 제2 스위치(5603b) 및 제3 스위치(5603c)가 오프한다. 이때, 배선(5621_J)에 입력되는 Dataj-1이, 제1 스위치(5603a)를 통해 신호선(Sj-1)에 입력된다. 제2 서브 선택 기간 T2에는, 제2 스위치(5603b)가 온 하고, 제1 스위치(5603a) 및 제3 스위치(5603c)가 오프한다. 이때, 배선(5621_J)에 입력되는 Dataj가, 제2 스위치(5603b)를 통해 신호선(Sj)에 입력된다. 제3 서브 선택 기간 T3에는, 제3 스위치(5603c)가 온 하고, 제1 스위치(5603a) 및 제2 스위치(5603b)가 오프한다. 이때, 배선(5621_J)에 입력되는 Dataj+1이, 제3 스위치(5603c)를 통해 신호선(Sj+1)에 입력된다.
이상으로부터, 도 34의 타이밍 차트를 적용한 도 31의 신호선 구동회로는, 서브 선택 기간 전에 프리차지 선택 기간을 설정함으로써, 신호선을 프리차지할 수 있기 때문에, 화소에의 비디오신호의 기록을 고속으로 행할 수 있다. 이때, 도 32와 같은 것에 관해서는 공통의 부호를 사용해서 나타내고, 동일 부분 또는 같은 기능을 가지는 부분의 상세한 설명은 생략한다.
도 35에 있어서도, 도 31과 같이, 1게이트 선택 기간을 복수의 서브 선택 기간으로 분할하고, 복수의 서브 선택 기간에 각각 어느 1개의 배선으로부터 복수의 신호선에 각각 비디오신호를 입력할 수 있다. 이때, 도 35는, 신호선 구동회로 중 J번째 열의 스위치 군(6022_J)만을 나타낸다. 스위치 군(6022_J)은, 제1 트랜지스터(6001), 제2 트랜지스터(6002), 제3 트랜지스터(6003), 제4 트랜지스터(6004), 제5 트랜지스터(6005), 제6 트랜지스터(6006)를 가지고 있다. 제1 트랜지스터(6001), 제2 트랜지스터(6002), 제3 트랜지스터(6003), 제4 트랜지스터(6004), 제5 트랜지스터(6005), 제6 트랜지스터(6006)는 N채널형 트랜지스터다. 스위치 군(6022_J)은, 제1 배선(6011), 제2 배선(6012), 제3 배선(6013), 제4 배선(6014), 제5 배선(6015), 제6 배선(6016), 배선(5621_J), 신호선(Sj-1), 신호선(Sj), 신호선(Sj+1)에 접속된다.
제1 트랜지스터(6001)의 제1 전극은 배선(5621_J)에 접속되고, 제2 전극은 신호선(Sj-1)에 접속되고, 게이트 전극은 제1 배선(6011)에 접속된다. 제2 트랜지스터(6002)의 제1 전극은 배선(5621_J)에 접속되고, 제2 전극은 신호선(Sj-1)에 접속되고, 게이트 전극은 제2 배선(6012)에 접속된다. 제3 트랜지스터(6003)의 제1 전극은 배선(5621_J)에 접속되고, 제2 전극은 신호선(Sj)에 접속되고, 게이트 전극은 제3 배선(6013)에 접속된다. 제4 트랜지스터(6004)의 제1 전극은 배선(5621_J)에 접속되고, 제2 전극은 신호선(Sj)에 접속되고, 게이트 전극은 제4 배선(6014)에 접속된다. 제5 트랜지스터(6005)의 제1 전극은 배선(5621_J)에 접속되고, 제2 전극은 신호선(Sj+1)에 접속되고, 게이트 전극은 제5 배선(6015)에 접속된다. 제6 트랜지스터(6006)의 제1 전극은 배선(5621_J)에 접속되고, 제2 전극은 신호선(Sj+1)에 접속되고, 게이트 전극은 제6 배선(6016)에 접속된다.
이때, 제1 트랜지스터(6001), 제2 트랜지스터(6002), 제3 트랜지스터(6003), 제4 트랜지스터(6004), 제5 트랜지스터(6005), 제6 트랜지스터(6006)은, 각각 스위칭 트랜지스터로서 기능한다. 또한, 제1 트랜지스터(6001), 제2 트랜지스터(6002), 제3 트랜지스터(6003), 제4 트랜지스터(6004), 제5 트랜지스터(6005), 제6 트랜지스터(6006)은, 각각 게이트 전극에 입력되는 신호가 H레벨일 때에 온이 되고, 게이트 전극에 입력되는 신호가 L레벨일 때에 오프가 된다.
또한, 제1 배선(6011) 및 제2 배선(6012)은, 도 33의 제1 배선(5913)에 해당한다. 제3 배선(6013) 및 제4 배선(6014)은, 도 33의 제2 배선(5912)에 해당한다. 제5 배선(6015) 및 제6 배선(6016)은, 도 33의 제3 배선(5611)에 해당한다. 또한, 제1 트랜지스터(6001) 및 제2 트랜지스터(6002)는, 도 33의 제1 트랜지스터(5903a)에 해당한다. 제3 트랜지스터(6003) 및 제4 트랜지스터(6004)는, 도 33의 제2 트랜지스터(5903b)에 해당한다. 제5 트랜지스터(6005) 및 제6 트랜지스터(6006)는, 도 33의 제3 트랜지스터(5903c)에 해당한다.
도 35에서는, 도 32에 나타낸 제1 서브 선택 기간 T1에 제1 트랜지스터(6001) 또는 제2 트랜지스터(6002) 중 어느 하나가 온 한다. 제2 서브 선택 기간 T2에 제3 트랜지스터(6003) 또는 제4 트랜지스터(6004) 중 어느 하나가 온 한다. 제3 서브 선택 기간 T3에 제5 트랜지스터(6005) 또는 제6 트랜지스터(6006) 중 어느 하나가 온 한다. 또한, 도 34에 나타낸 프리차지 기간 Tp에 제1 트랜지스터(6001), 제3 트랜지스터(6003) 및 제5 트랜지스터(6005), 또는 제2 트랜지스터(6002), 제4 트랜지스터(6004) 및 제6 트랜지스터(6006) 중 어느 한쪽이 온 한다.
따라서, 도 35에서는, 각 트랜지스터의 온 시간을 짧게 할 수 있기 때문에, 각 트랜지스터의 특성 열화를 억제할 수 있다. 왜냐하면, 예를 들면 도 32에 나타낸 제1 서브 선택 기간 T1에는, 제1 트랜지스터(6001) 또는 제2 트랜지스터(6002) 중 어느 하나가 온 하고 있으면 비디오신호를 신호선(Sj-1)에 입력할 수 있기 때문이다. 또한, 예를 들면 도 32에 나타낸 제1 서브 선택 기간 T1에, 제1 트랜지스터(6001) 및 제2 트랜지스터(6002)를 동시에 온 함으로써, 고속으로 비디오신호를 신호선(Sj-1)에 입력할 수도 있다.
또한, 도 35에서는, 2개의 트랜지스터를 배선(5621)과 신호선 사이에 병렬로 접속하는 경우에 관하여 설명했다. 그러나, 이것에 한정되지 않고, 3개 이상의 트랜지스터를 배선(5621)과 신호선 사이에 병렬로 접속해도 된다. 이렇게 함으로써, 각 트랜지스터의 특성 열화를 더욱 억제할 수 있다.
한편, 본 실시예에 있어서, 여러 가지 도면을 사용해서 서술했지만, 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 지금까지 서술한 도면에 있어서, 각각의 부분에 대해서, 다른 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
마찬가지로, 본 실시예의 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 실시예의 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 본 실시예의 도면에 있어서, 각각의 부분에 대해서, 다른 실시예의 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
또한, 본 실시예는, 다른 실시예에서 서술한 내용(일부여도 된다)을, 구체화화했을 경우의 일례, 약간 변형했을 경우의 일례, 일부를 변경했을 경우의 일례, 개량했을 경우의 일례, 상세하게 서술했을 경우의 일례, 응용했을 경우의 일례, 관련이 있는 부분에 관한 일례 등을 나타내고 있다. 따라서, 다른 실시예에서 서술한 내용은, 본 실시예에의 적용, 조합, 또는 치환을 자유롭게 행할 수 있다.
(실시예 6)
본 실시예에서는, 실시예 1 내지 실시예 4에 나타낸 표시장치의 정전 파괴로 인한 불량을 방지하기 위한 구성에 관하여 설명한다.
여기에서, 정전 파괴란, 인체 또는 물체에 축적된, 양의 또는 음의 전하가 반도체 디바이스에 접촉했을 때에 디바이스의 입출력 단자를 통해 순시에 방전됨으로써 디바이스 내부에 많은 전류가 흘러서 발생하는 파괴다.
도 36a는, 보호 다이오드에 의해 주사선에 발생하는 정전 파괴를 방지하기 위한 구성을 나타낸다. 도 36a는, 보호 다이오드를 배선(6111)과 주사선 사이에 배치한 구성이다. 이때, 도시하지 않지만, i번째 행의 주사선 Gi에는 복수의 화소가 접속된다. 또한, 보호 다이오드로서는, 트랜지스터(6101)를 사용한다. 또한, 트랜지스터(6101)는 N채널형 트랜지스터다. 다만, P채널형 트랜지스터를 사용해도 되고, 트랜지스터(6101)의 극성은 주사선 구동회로나 화소가 가지는 트랜지스터의 극성과 같은 것을 사용하는 것이 바람직하다.
또한, 보호 다이오드는 1개만 배치되어 있지만, 복수 개의 보호 다이오드가 직렬로 배치되어도 되고, 병렬로 배치되어도 되고, 직병렬로 배치되어도 된다.
트랜지스터(6101)는 제1 전극이 i번째 행의 주사선 Gi에 접속되고, 제2 전극이 배선(6111)에 접속되고, 게이트 전극이 i번째 행의 주사선 Gi에 접속된다.
도 36a의 동작에 관하여 설명한다. 배선(6111)에는 어떤 전위가 입력되어 있고, 그 전위는, i번째 행의 주사선 Gi에 입력되는 신호의 L레벨보다 낮은 전위다. 양 또는 음의 전하가 i번째 행의 주사선 Gi에 방전되지 않은 경우, i번째 행의 주사선 Gi의 전위는 H레벨 혹은 L레벨이기 때문에, 트랜지스터(6101)는 오프하고 있다. 한편, 음의 전하가 i번째 행의 주사선 Gi에 방전되었을 경우, i번째 행의 주사선 Gi의 전위는 순간적으로 하강한다. 이때, i번째 행의 주사선 Gi의 전위가 배선(6111)의 전위에서 트랜지스터(6101)의 역치전압을 감산한 값보다 낮아지면, 트랜지스터(6101)가 온 하여, 전류가 트랜지스터(6101)를 통해 배선(6111)에 흐른다. 따라서, 도 36a에 나타낸 구성에 의해, 많은 전류가 화소에 흘러들어 오는 것을 막을 수 있기 때문에, 화소의 정전 파괴를 방지할 수 있다.
또한, 도 36b는, 양의 전하가 i번째 행의 주사선 Gi에 방전되었을 경우에 정전 파괴를 방지하기 위한 구성이다. 보호 다이오드로서 기능하는 트랜지스터(6102)가 주사선과 배선(6112) 사이에 배치되어 있다. 이때, 보호 다이오드는 1개만 배치되어 있지만, 복수 개의 보호 다이오드가 직렬로 배치되어도 되고, 병렬로 배치되어도 되고, 직병렬로 배치되어도 된다. 또한, 트랜지스터(6102)는 N채널형 트랜지스터다. 다만, P채널형 트랜지스터를 사용해도 되고, 트랜지스터(6102)의 극성은 주사선 구동회로나 화소가 가지는 트랜지스터의 극성과 같은 것을 사용하는 것이 바람직하다. 트랜지스터(6102)는 제1 전극이 i번째 행의 주사선 Gi에 접속되고, 제2 전극이 배선(6112)에 접속되고, 게이트 전극이 배선(6112)에 접속된다. 이때, 배선(6112)에는, i번째 행의 주사선 Gi에 입력되는 신호의 H레벨보다 높은 전위가 입력되어 있다. 따라서, 트랜지스터(6102)는, 전하가 i번째 행의 주사선 Gi에 방전되지 않은 경우에는, 오프하고 있다. 한편, 양의 전하가 i번째 행의 주사선 Gi에 방전되었을 경우, i번째 행의 주사선 Gi의 전위는 순간적으로 상승한다. 이때, i번째 행의 주사선 Gi의 전위가 배선(6112)의 전위와 트랜지스터(6102)의 역치전압의 합보다 높아지면, 트랜지스터(6102)가 온 하여, 전류가 트랜지스터(6102)를 통해 배선(6112)에 흐른다. 따라서, 도 36b에 나타낸 구성에 의해, 많은 전류가 화소에 흘러들어 오는 것을 막을 수 있기 때문에, 화소의 정전 파괴를 방지할 수 있다.
또한, 도 36c에 나타낸 바와 같이, 도 36a와 도 36b를 조합한 구성으로 함으로써, 양의 전하가 i번째 행의 주사선 Gi에 방전된 경우에도, 음의 전하가 i번째 행의 주사선 Gi에 방전된 경우에도, 화소의 정전 파괴를 방지할 수 있다. 또한, 도 36a, 36b와 같은 것에 관해서는 공통의 부호를 사용해서 나타내고, 동일 부분 또는 같은 기능을 가지는 부분의 상세한 설명은 생략한다.
도 37a는, 보호 다이오드로서 기능하는 트랜지스터(6201)를 주사선과 저장용량선 사이에 접속했을 경우의 구성을 나타낸다. 이때, 보호 다이오드는 1개만 배치되어 있지만, 복수 개의 보호 다이오드가 직렬로 배치되어도 되고, 병렬로 배치되어도 되고, 직병렬로 배치되어도 된다. 이때, 트랜지스터(6201)는 N채널형 트랜지스터다. 다만, P채널형 트랜지스터를 사용해도 되고, 트랜지스터(6201)의 극성은 주사선 구동회로나 화소가 가지는 트랜지스터의 극성과 같은 것을 사용하는 것이 바람직하다. 또한, 배선(6211)은, 저장용량선으로서 기능한다. 트랜지스터(6201)의 제1 전극은 i번째 행의 주사선 Gi에 접속되고, 제2 전극은 배선(6211)에 접속되고, 게이트 전극은 i번째 행의 주사선 Gi에 접속된다. 또한, 배선(6211)에는, i번째 행의 주사선 Gi에 입력되는 신호의 L레벨보다 낮은 전위가 입력되어 있다. 따라서, 트랜지스터(6201)는, 전하가 i번째 행의 주사선 Gi에 방전되지 않고 있는 경우 때에는, 오프하고 있다. 한편, 음의 전하가 i번째 행의 주사선 Gi에 방전되었을 경우, i번째 행의 주사선 Gi의 전위는 순간적으로 하강한다. 이때, i번째 행의 주사선 Gi의 전위가 배선(6211)의 전위에서 트랜지스터(6201)의 역치전압을 감산한 값보다 낮아지면, 트랜지스터(6201)가 온 하여, 전류가 트랜지스터(6201)를 통해 배선(6211)에 흐른다. 따라서, 도 37a에 나타낸 구성에 의해, 많은 전류가 화소에 흘러들어 오는 것을 막을 수 있기 때문에, 화소의 정전 파괴를 방지할 수 있다. 또한, 도 37a에 나타낸 구성에서는, 저장용량선을 전하를 방전하는 배선으로 이용하고 있기 때문에, 새롭게 배선을 추가할 필요가 없다.
또한, 도 37b는, 양의 전하가 i번째 행의 주사선 Gi에 방전되었을 경우에 정전 파괴를 방지하기 위한 구성이다. 여기에서는, 배선(6211)에는, i번째 행의 주사선 Gi에 입력되는 신호의 H레벨보다 높은 전위가 입력되어 있다. 따라서, 트랜지스터(6202)는, 전하가 i번째 행의 주사선 Gi에 방전되지 않은 경우에는, 오프하고 있다. 한편, 양의 전하가 i번째 행의 주사선 Gi에 방전되었을 경우, i번째 행의 주사선 Gi의 전위는 순간적으로 상승한다. 이때, i번째 행의 주사선 Gi의 전위가 배선(6211)의 전위와 트랜지스터(6202)의 역치전압의 합보다 높아지면, 트랜지스터(6202)가 온 하여, 전류가 트랜지스터(6202)를 통해 배선(6211)에 흐른다. 따라서, 도 37b에 나타낸 구성에 의해, 많은 전류가 화소에 흘러들어 오는 것을 막을 수 있기 때문에, 화소의 정전 파괴를 방지할 수 있다. 또한, 도 37b에 나타낸 구성에서는, 저장용량선을 전하를 방전하는 배선으로 이용하고 있기 때문에, 새롭게 배선을 추가할 필요가 없다. 이때, 도 37b와 같은 것에 관해서는 공통의 부호를 사용해서 나타내고, 동일 부분 또는 같은 기능을 가지는 부분의 상세한 설명은 생략한다.
다음에 보호 다이오드에 의해 신호선에 발생하는 정전 파괴를 방지하기 위한 구성을 도 38a에 나타낸다. 도 38a는, 보호 다이오드를 배선(6411)과 신호선 사이에 배치했을 경우의 구성이다. 이때, 도시하지 않지만 j번째 열의 신호선(Sj)에는 복수의 화소가 접속된다. 이때, 보호 다이오드로서는, 트랜지스터(6401)를 사용한다. 이때, 트랜지스터(6401)는 N채널형 트랜지스터다. 다만, P채널형 트랜지스터를 사용해도 되고, 트랜지스터(6401)의 극성은 신호선 구동회로나 화소가 가지는 트랜지스터의 극성과 같은 것을 사용하는 것이 바람직하다.
이때, 보호 다이오드는 1개만 배치되어 있지만, 복수 개의 보호 다이오드가 직렬로 배치되어도 되고, 병렬로 배치되어도 되고, 직병렬로 배치되어도 된다.
트랜지스터(6401)는 제1 전극이 j번째 열의 신호선(Sj)에 접속되고, 제2 전극이 배선(6411)에 접속되고, 게이트 전극이 j번째 열의 신호선(Sj)에 접속된다.
도 38a의 동작에 관하여 설명한다. 배선(6411)에는 어떤 전위가 입력되어 있고, 그 전위는, j번째 열의 신호선(Sj)에 입력되는 비디오신호의 최소값보다 낮은 전위다. 양의 또는 음의 전하가 j번째 열의 신호선(Sj)에 방전되지 않은 경우, j번째 열의 신호선(Sj)의 전위는 비디오신호와 같은 전위이기 때문에, 트랜지스터(6401)는 오프하고 있다. 한편, 음의 전하가 j번째 열의 신호선(Sj)에 방전되었을 경우, j번째 열의 신호선(Sj)의 전위는 순간적으로 하강한다. 이때, j번째 열의 신호선(Sj)의 전위가 배선(6411)의 전위에서 트랜지스터(6401)의 역치전압을 감산한 값보다 낮아지면, 트랜지스터(6401)가 온 하여, 전류가 트랜지스터(6401)를 통해 배선(6411)에 흐른다. 따라서, 도 38a에 나타낸 구성에 의해, 많은 전류가 화소에 흘러들어 오는 것을 막을 수 있기 때문에, 화소의 정전 파괴를 방지할 수 있다.
또한, 도 38b는, 양의 전하가 j번째 열의 신호선(Sj)에 방전되었을 경우에 정전 파괴를 방지하기 위한 구성이다. 보호 다이오드로서 기능하는 트랜지스터(6402)가 주사선과 배선(6412) 사이에 배치되어 있다. 이때, 보호 다이오드는 1개만 배치되어 있지만, 복수 개의 보호 다이오드가 직렬로 배치되어도 되고, 병렬로 배치되어도 되고, 직병렬로 배치되어도 된다. 이때, 트랜지스터(6402)는 N채널형 트랜지스터다. 다만, P채널형 트랜지스터를 사용해도 되고, 트랜지스터(6402)의 극성은 주사선 구동회로나 화소가 가지는 트랜지스터의 극성과 같은 것을 사용하는 것이 바람직하다. 트랜지스터(6402)는 제1 전극이 j번째 열의 신호선(Sj)에 접속되고, 제2 전극이 배선(6412)에 접속되고, 게이트 전극이 배선(6412)에 접속된다. 또한, 배선(6412)에는, j번째 열의 신호선(Sj)에 입력되는 비디오신호의 최대값보다 높은 전위가 입력되어 있다. 따라서, 트랜지스터(6402)는, 전하가 j번째 열의 신호선(Sj)에 방전되지 않은 경우 때에는, 오프하고 있다. 한편, 양의 전하가 j번째 열의 신호선(Sj)에 방전되었을 경우, j번째 열의 신호선(Sj)의 전위는 순간적으로 상승한다. 이때, j번째 열의 신호선(Sj)의 전위가 배선(6412)의 전위와 트랜지스터(6402)의 역치전압의 합보다 높아지면, 트랜지스터(6402)가 온 하여, 전류가 트랜지스터(6402)를 통해 배선(6412)에 흐른다. 따라서, 도 38b에 나타낸 구성에 의해, 많은 전류가 화소에 흘러들어 오는 것을 막을 수 있기 때문에, 화소의 정전 파괴를 방지할 수 있다.
또한, 도 38c에 나타낸 바와 같이, 도 38a과 도 38b를 조합한 구성으로 함으로써, 양의 전하가 j번째 열의 신호선(Sj)에 방전된 경우에도, 음의 전하가 j번째 열의 신호선(Sj)에 방전된 경우에도, 화소의 정전 파괴를 방지할 수 있다. 이때, 도 38a, 38b와 같은 것에 관해서는 공통의 부호를 사용해서 나타내고, 동일 부분 또는 같은 기능을 가지는 부분의 상세한 설명은 생략한다.
본 실시예에서는, 주사선 및 신호선에 접속된 화소의 정전 파괴를 방지하기 위한 구성에 대해 설명했다. 그러나, 본 실시예의 구성은, 주사선 및 신호선에 접속된 화소의 정전 파괴의 방지에만 적용되는 것은 아니다. 예를 들면 실시예 1 내지 실시예 4에 나타낸 주사선 구동회로 및 신호선 구동회로에 접속되는 신호 또는 전위가 입력된 배선에 본 실시예를 적용하는 경우에는, 주사선 구동회로 및 신호선 구동회로의 정전 파괴를 방지할 수 있다.
한편, 본 실시예에 있어서, 여러 가지 도면을 사용해서 서술했지만, 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 지금까지 서술한 도면에 있어서, 각각의 부분에 대해서, 다른 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
마찬가지로, 본 실시예의 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 실시예의 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 본 실시예의 도면에 있어서, 각각의 부분에 대해서, 다른 실시예의 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
또한, 본 실시예는, 다른 실시예에서 서술한 내용(일부여도 된다)을, 구체화화했을 경우의 일례, 약간 변형했을 경우의 일례, 일부를 변경했을 경우의 일례, 개량했을 경우의 일례, 상세하게 서술했을 경우의 일례, 응용했을 경우의 일례, 관련이 있는 부분에 관한 일례 등을 나타내고 있다. 따라서, 다른 실시예에서 서술한 내용은, 본 실시예에의 적용, 조합, 또는 치환을 자유롭게 행할 수 있다.
(실시예 7)
본 실시예에서는, 실시예 1 내지 실시예 4에 나타낸 표시장치에 적용할 수 있는 표시장치의 새로운 구성에 관하여 설명한다.
도 39a는, 다이오드 접속된 트랜지스터를 어떤 주사선과 다른 주사선 사이에 배치했을 경우의 구성이다. 도 39a에서는 i-1번째 행의 주사선 Gi-1과 i번째 행의 주사선 Gi 사이에 다이오드 접속된 트랜지스터(6301a)를 배치하고, i번째 행의 주사선 Gi와 i+1번째 행의 주사선 Gi+1 사이에 다이오드 접속된 트랜지스터(6301b)를 배치했을 경우의 구성을 나타낸다. 이때, 트랜지스터(6301a) 및 트랜지스터(6301b)는 N채널형 트랜지스터다. 다만, P채널형 트랜지스터를 사용해도 되고, 트랜지스터(6301a) 및 트랜지스터(6301b)의 극성은 주사선 구동회로나 화소가 가지는 트랜지스터의 극성과 같은 것을 사용하는 것이 바람직하다.
또한, 도 39a에서는 대표로 i-1번째 행의 주사선 Gi-1, i번째 행의 주사선 Gi 및 i+1번째 행의 주사선 Gi+1을 나타내지만, 다른 주사선에도 마찬가지로 다이오드 접속된 트랜지스터가 배치되어 있다.
트랜지스터(6301a)의 제1 전극은 i번째 행의 주사선 Gi에 접속되고, 제2 전극은 i-1번째 행의 주사선 Gi-1에 접속되고, 게이트 전극은 Gi-1번째 행의 주사선 Gi-1에 접속된다. 트랜지스터(6301b)의 제1 전극은 i+1번째 행의 주사선 Gi+1에 접속되고, 제2 전극은 i번째 행의 주사선 Gi에 접속되고, 게이트 전극은 i번째 행의 주사선 Gi에 접속된다.
도 39a의 동작에 관하여 설명한다. 실시예 1 내지 실시예 4에 나타낸 주사선 구동회로에서는, 비선택 기간에, i-1번째 행의 주사선 Gi-1, i번째 행의 주사선 Gi 및 i+1번째 행의 주사선 Gi+1은 L레벨을 유지하고 있다. 따라서, 트랜지스터(6301a) 및 트랜지스터(6301b)는 오프하고 있다. 그러나, 예를 들면 노이즈 등에 의해 i번째 행의 주사선 Gi의 전위가 상승했을 경우, i번째 행의 주사선 Gi가 화소를 선택하게 되어, 화소에 잘못된 비디오신호가 기록된다. 따라서, 도 39a과 같이 다이오드 접속한 트랜지스터를 주사선 사이에 배치해 둠으로써, 화소에 잘못된 비디오신호가 기록되는 것을 방지할 수 있다. 왜냐하면, i번째 행의 주사선 Gi의 전위가 i-1번째 행의 주사선 Gi-1의 전위와 트랜지스터(6301a)의 역치전압의 합 이상으로 상승하면, 트랜지스터(6301a)가 온 하여, i번째 행의 주사선 Gi의 전위가 하강한다. 따라서, i번째 행의 주사선 Gi에 의해 화소가 선택되는 일이 없기 때문이다.
이때, 도 39a의 구성은, 특히 주사선 구동회로와 화소부를 동일 기판 위에 일체로 형성한 경우에 유리하다. 왜냐하면, N채널형 트랜지스터, 또는 P채널형 트랜지스터만으로 구성되어 있는 주사선 구동회로에서는, 주사선이 부유 상태가 되는 경우가 있어, 주사선에 노이즈가 발생하기 쉽기 때문이다.
한편, 도 39b는, 주사선 사이에 배치하는 다이오드 접속된 트랜지스터의 방향을 반대로 했을 경우의 구성이다. 이때, 트랜지스터(6302a) 및 트랜지스터(6302b)는 N채널형 트랜지스터다. 다만, P채널형 트랜지스터를 사용해도 되고, 트랜지스터(6302a) 및 트랜지스터(6302b)의 극성은 주사선 구동회로나 화소가 가지는 트랜지스터의 극성과 같은 것을 사용하는 것이 바람직하다. 도 39b에서는 트랜지스터(6302a)의 제1 전극이 i번째 행의 주사선 Gi에 접속되고, 제2 전극이 i-1번째 행의 주사선 Gi-1에 접속되고, 게이트 전극이 i번째 행의 주사선 Gi에 접속된다. 트랜지스터(6302b)의 제1 전극이 i+1번째 행의 주사선 Gi+1에 접속되고, 제2 전극이 i번째 행의 주사선 Gi에 접속되고, 게이트 전극이 i+1번째 행의 주사선 Gi+1에 접속된다. 도 39b는, 도 38a와 마찬가지로, i번째 행의 주사선 Gi의 전위가 i-1번째 행의 주사선 Gi+1의 전위와 트랜지스터(6302b)의 역치전압의 합 이상으로 상승하면, 트랜지스터(6302b)가 온 하여, i번째 행의 주사선 Gi의 전위가 하강한다. 따라서, i번째 행의 주사선 Gi에 의해 화소가 선택될 일이 없어, 화소에 잘못된 비디오신호가 기록되는 것을 방지할 수 있다.
한편, 도 39c에 나타낸 바와 같이, 도 39a과 도 39b를 조합한 구성으로 함으로써, i번째 행의 주사선 Gi의 전위가 상승해도, 트랜지스터(6301a) 및 트랜지스터(6302b)가 온 하므로, i번째 행의 주사선 Gi의 전위가 하강한다. 이때, 도 39c에서는, 전류가 2개의 트랜지스터를 통해 흐르기 때문에, 보다 큰 노이즈를 제거할 수 있다. 이때, 도 39a, 39b와 같은 것에 관해서는 공통의 부호를 사용해서 나타내고, 동일 부분 또는 같은 기능을 가지는 부분의 상세한 설명은 생략한다.
또한, 도 37a 및 37b에 나타낸 바와 같이, 주사선과 저장용량선 사이에 다이오드 접속한 트랜지스터를 배치해도 도 39a, 39b, 39c와 동일한 효과를 얻을 수 있다.
한편, 본 실시예에 있어서, 여러 가지 도면을 사용해서 서술했지만, 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 지금까지 서술한 도면에 있어서, 각각의 부분에 대해서, 다른 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
마찬가지로, 본 실시예의 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 실시예의 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 본 실시예의 도면에 있어서, 각각의 부분에 대해서, 다른 실시예의 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
또한, 본 실시예는, 다른 실시예에서 서술한 내용(일부여도 된다)을, 구체화화했을 경우의 일례, 약간 변형했을 경우의 일례, 일부를 변경했을 경우의 일례, 개량했을 경우의 일례, 상세하게 서술했을 경우의 일례, 응용했을 경우의 일례, 관련이 있는 부분에 관한 일례 등을 나타내고 있다. 따라서, 다른 실시예에서 서술한 내용은, 본 실시예에의 적용, 조합, 또는 치환을 자유롭게 행할 수 있다.
(실시예 8)
본 실시예에서는, 트랜지스터의 구조 및 제조 방법에 관하여 설명한다.
도 46a 내지 46g은, 트랜지스터의 구조 및 제조 방법의 예를 게시하는 도면이다. 도 46a는, 트랜지스터의 구조의 예를 게시하는 도면이다. 도 46b 내지 46g는, 트랜지스터의 제조 방법의 예를 게시하는 도면이다.
이때, 트랜지스터의 구조 및 제조 방법은, 도 46a 내지 46g에 나타내는 것에 한정되지 않고, 여러 가지 구조 및 제조 방법을 사용할 수 있다.
우선, 도 46a를 참조하여, 트랜지스터의 구조의 예에 관하여 설명한다. 도 46a는 복수의 다른 구조를 가지는 트랜지스터의 단면도다. 여기에서, 도 46a에 있어서는, 복수의 다른 구조를 가지는 트랜지스터를 나란히 설치해서 나타내지만, 이것은, 트랜지스터의 구조를 설명하기 위한 표현이며, 트랜지스터가, 실제로 도 46a와 같이 나란히 설치되어 있을 필요는 없고, 필요에 따라 나누어 제조할 수 있다.
다음에 트랜지스터를 구성하는 각층의 특징에 관하여 설명한다.
기판(110111)은, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리 등의 유리 기판, 석영기판, 세라믹 기판 또는 스테인레스 스틸을 포함한 금속기판 등을 사용할 수 있다. 그 밖에도, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르 술폰(PES)으로 대표되는 플라스틱 또는 아크릴 등의 유연성을 가지는 합성 수지로 이루어진 기판을 사용할 수도 있다. 유연성을 가지는 기판을 사용함으로써, 구부릴 수 있는 반도체장치를 제조할 수 있게 된다. 유연성을 가지는 기판이면, 기판의 면적 및 기판의 형상에 큰 제한은 없기 때문에, 기판(110111)으로서, 예를 들면 1변이 1미터 이상이며, 사각형인 것을 사용하면, 생산성을 현격히 향상시킬 수 있다. 이러한 이점은, 원형의 실리콘 기판을 사용하는 경우와 비교하면, 큰 우위점이다.
절연막(110112)은, 하지막으로서 기능한다. 기판(110111)으로부터 Na 등의 알칼리금속 또는 알칼리토금속이, 반도체소자의 특성에 악영향을 미치는 것을 막기 위해서 설치한다. 절연막(110112)으로는, 산화 규소(SiOx), 질화규소(SiNx), 산화 질화규소(SiOxNy)(x>y), 질화산화 규소(SiNxOy)(x>y) 등의 산소 또는 질소를 가지는 절연막의 단층 구조 혹은 이러한 적층 구조로 설치할 수 있다. 예를 들면 절연막(110112)을 2층 구조로 설치할 경우, 1번째 층의 절연막으로서 질화산화 규소막을 설치하고, 2번째 층의 절연막으로서 산화 질화규소막을 설치하는 것이 바람직하다. 다른 예로서, 절연막(110112)을 3층 구조로 설치할 경우, 1번째 층의 절연막으로서 산화 질화규소막을 설치하고, 2번째 층의 절연막으로서 질화산화 규소막을 설치하고, 3번째 층의 절연막으로서 산화 질화규소막을 설치하는 것이 바람직하다.
반도체층(110113, 110114, 110115)은, 비정질(아모포스) 반도체, 미결정(마이크로 크리스털) 반도체, 또는 세미 아모포스 반도체(SAS)로 형성할 수 있다. 혹은, 다결정 반도체층을 사용해도 된다. SAS는, 비정질과 결정구조(단결정, 다결정을 포함한다)의 중간적인 구조를 가지고, 자유에너지적으로 안정된 제3의 상태를 가지는 반도체이며, 단거리질서를 가져 격자 변형을 가지는 결정질 영역을 포함하고 있다. 적어도 막중의 일부의 영역에는, 0.5∼20nm의 결정 영역을 관측할 수 있고, 규소를 주성분으로 할 경우에는 라만 스펙트럼이 520cm-1보다 저파수측으로 시프트하고 있다. X선 회절에서는 규소결정격자에 유래한다고 여겨지는 (111), (220)의 회절 피크가 관측된다. 미결합수(댕글링 본드)를 보상하는 것으로서 수소 또는 할로겐을 적어도 1원자％ 또는 그 이상 포함한다. SAS는, 재료 가스를 그로방전분해(플라즈마CVD)해서 형성한다. 재료 가스로는, SiH4, 그 밖에도 Si2H6, SiH2Cl2, SiHC13, SiC14, SiF4 등을 사용할 수 있다. 또는, GeF4을 혼합시켜도 된다. 이 재료 가스를 H2, 또는, H2와 He, Ar, Kr, Ne으로부터 선택된 일종 또는 복수 종의 희가스 원소로 희석해도 된다. 희석율은 2∼1000배의 범위. 압력은 대략 0.1Pa∼133Pa의 범위, 전원 주파수는 1MHz∼120MHz, 바람직하게는 13MHz∼60MHz. 기판가열온도는 300℃ 이하면 된다. 막중의 불순물원소로서, 산소, 질소, 탄소 등의 대기성분의 불순물은 1×1020cm-1 이하로 하는 것이 바람직하고, 특히, 산소 농도는 5×1019/cm3 이하, 바람직하게는 1×1019/cm3 이하로 한다. 여기에서는, 스퍼터링법, LPCVD법, 플라즈마CVD법 등을 사용해서 실리콘(Si)을 주성분으로 하는 재료(예를 들면 SiXGe1 -X 등)로 비정질 반도체층을 형성하고, 그 비정질 반도체층을 레이저 결정화법, RTA 또는 퍼니스 어닐로를 사용하는 열결정화법, 결정화를 조장하는 금속 원소를 사용하는 열결정화법 등의 결정화법에 의해 결정화시킨다.
절연막(110116)은, 산화 규소(SiOx), 질화규소(SiNx), 산화 질화규소(SiOxNy)(x>y), 질화산화 규소(SiNxOy)(x>y) 등의 산소 또는 질소를 가지는 절연막의 단층 구조, 혹은 이것들의 적층구조로 설치할 수 있다.
게이트 전극(110117)은, 단층의 도전막, 또는 2층, 3층의 도전막의 적층구조로 할 수 있다. 게이트 전극(110117)의 재료로는, 도전막을 사용할 수 있다. 예를 들면, 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr), 실리콘(Si) 등의 원소의 단체막, 또는, 상기 원소의 질화막(대표적으로는 질화 탄탈 막, 질화 텅스텐 막, 질화 티타늄 막), 또는, 상기 원소를 조합한 합금막(대표적으로는 Mo-W 합금, Mo-Ta 합금), 또는, 상기 원소의 실리사이드 막(대표적으로는 텅스텐 실리사이드 막, 티타늄 실리사이드 막) 등을 사용할 수 있다. 또한, 전술한 단체막, 질화막, 합금막, 실리사이드 막 등은, 단층으로 사용해도 되고, 적층해서 사용해도 된다.
절연막(110118)은, 스퍼터링법 또는 플라즈마CVD법 등에 의해, 산화 규소(SiOx), 질화규소(SiNx), 산화 질화규소(SiOxNy)(x>y), 질화산화 규소(SiNxOy)(x>y) 등의 산소 또는 질소를 가지는 절연막이나 DLC(다이아몬드 라이크 카본) 등의 탄소를 포함한 막의 단층 구조, 혹은 이것들의 적층구조로 설치할 수 있다.
절연막(110119)은, 실록산 수지, 또는, 산화 규소(SiOx), 질화규소(SiNx), 산화 질화규소(SiOxNy)(x>y), 질화산화 규소(SiNxOy)(x>y) 등의 산소 또는 질소를 가지는 절연막이나 DLC(다이아몬드 라이크 카본) 등의 탄소를 포함한 막, 또는, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기재료로 이루어지는 단층 혹은 적층 구조로 설치할 수 있다. 이때, 실록산 수지란, Si-0-Si 결합을 포함한 수지에 해당한다. 실록산은, 실리콘(Si)과 산소(0)의 결합으로 골격구조가 구성된다. 치환기로서, 적어도 수소를 포함한 유기기(예를 들면 알킬기, 방향족 탄화수소)를 사용할 수 있다. 치환기로서, 플루오르기를 사용할 수도 있다. 또는, 치환기로서, 적어도 수소를 포함한 유기기와, 플루오르기를 사용해도 된다. 또한, 절연막(110118)을 설치하지 않고 게이트 전극(110117)을 덮도록 직접 절연막(110119)을 설치할 수도 있다.
도전막(110123)은, Al, Ni, C, W, Mo, Ti, Pt, Cu, Ta, Au, Mn 등의 원소의 단체막, 또는, 상기 원소의 질화막, 또는, 상기 원소를 조합한 합금막, 또는, 상기 원소의 실리사이드 막 등을 사용할 수 있다. 예를 들면 상기 원소를 복수 포함한 합금으로서, C 및 Ti를 함유한 Al합금, Ni를 함유한 Al합금, C 및 Ni를 함유한 Al합금, C 및 Mn을 함유한 Al합금 등을 사용할 수 있다. 예를 들면 적층구조로 설치할 경우, Al을 Mo 또는 Ti 등 사이에 개재한 구조로 할 수 있다. 이렇게 함으로써 Al의 열이나 화학반응에 대한 내성을 향상시킬 수 있다.
다음에 도 46a에 나타낸, 복수의 다른 구조를 가지는 트랜지스터의 단면도를 참조하여, 각각의 구조의 특징에 관하여 설명한다.
110101은, 싱글 드레인 트랜지스터이며, 간편한 방법으로 제조할 수 있기 때문에, 제조 비용이 낮고, 수율을 높게 제조할 수 있다는 이점이 있다. 여기에서, 반도체층(110113, 110115)은, 각각 불순물의 농도가 다르며, 반도체층(110113)은 채널 영역, 반도체층(110115)은 소스 영역 및 드레인 영역으로 사용한다. 이렇게, 불순물의 양을 제어함으로써 반도체층의 저항률을 제어할 수 있다. 반도체층과 도전막(110123)의 전기적인 접속 상태를, 오믹 접속에 가깝게 할 수 있다. 또한, 불순물의 양의 다른 반도체층을 나누어 제조하는 방법으로는, 게이트 전극(110117)을 마스크로 해서 반도체층에 불순물을 도핑하는 방법을 사용할 수 있다.
110102는, 게이트 전극(110117)에 일정 이상의 테이퍼각을 가진(테이퍼각은, 450 이상 950 미만, 더 바람직하게는 600 이상 950 미만이다. 또는, 테이퍼각을 450 미만으로 할 수도 있다.) 트랜지스터이며, 간편한 방법으로 제조할 수 있기 때문에, 제조 비용이 낮고, 수율 높게 제조할 수 있다는 이점이 있다. 여기에서, 반도체층(110113, 110114, 110115)은, 각각 불순물 농도가 다르고, 반도체층(110113)은 채널 영역, 반도체층(110114)은 저농도 드레인(Lightly Doped Drain:LDD) 영역, 반도체층(110115)은 소스가 영역 및 드레인 영역으로 사용한다. 이렇게, 불순물의 양을 제어함으로써 반도체층의 저항률을 제어할 수 있다. 반도체층과 도전막(110123)의 전기적인 접속 상태를, 오믹 접속에 가깝게 할 수 있다. LDD 영역을 가지기 때문에, 트랜지스터 내부에 고전계가 걸리기 어려워, 핫 캐리어에 의한 소자의 열화를 억제할 수 있다. 또한, 불순물의 양이 다른 반도체층을 나누어 제조하는 방법으로는, 게이트 전극(110117)을 마스크로 해서 반도체층에 불순물을 도핑하는 방법을 사용할 수 있다. 110102에 있어서는, 게이트 전극(110117)이 일정 이상의 테이퍼 각을 가지기 때문에, 게이트 전극(110117)을 통과해서 반도체층에 도핑되는 불순물의 농도에 기울기를 갖게 할 수 있어, 간편하게 LDD영역을 형성할 수 있다.
110103은, 게이트 전극(110117)이 적어도 2층으로 구성되고 하층의 게이트 전극이 상층의 게이트 전극보다 긴 형상을 가지는 트랜지스터다. 본 명세서에서는, 상층의 게이트 전극 및 하층의 게이트 전극의 형상을, 모자형이라고 부른다. 게이트 전극(110117)의 형상이 모자형이기 때문에, 포토마스크를 추가하는 않고, LDD영역을 형성할 수 있다. 또한, 110103과 같이, LDD영역이 게이트 전극(110117)과 겹치는 구조를, 특히 GOLD구조(Gate Overlapped LDD)라고 부른다. 또한, 게이트 전극(110117)의 형상을 모자형으로 하는 방법으로는, 다음과 같은 방법을 사용해도 된다.
우선, 게이트 전극(110117)을 패터닝할 때에, 드라이에칭에 의해, 하층의 게이트 전극 및 상층의 게이트 전극을 에칭해서 측면에 경사(테이퍼)가 있는 형상으로 한다. 계속해서, 이방성 에칭에 의해 상층의 게이트 전극의 경사를 수직에 가깝도록 가공한다. 이에 따라 단면 형상이 모자형인 게이트 전극이 형성된다. 그 후에 2회, 불순물원소를 도핑함으로써, 채널 영역으로 사용하는 반도체층(110113), LDD영역으로 사용하는 반도체층(110114), 소스 전극 및 드레인 전극으로 사용하는 반도체층(110115)이 형성된다.
이때, 게이트 전극(110117)과 겹치는 LDD영역을 Lov영역, 게이트 전극(110117)과 겹치지 않은 LDD영역을 Loff영역이라고 부르기로 한다. 여기에서, Loff영역은 오프 전류치를 제압하는 효과는 높지만, 드레인 근방의 전계를 완화해서 핫 캐리어에 의한 온 전류치의 열화를 막는 효과는 낮다. 한편, Lov영역은 드레인 근방의 전계를 완화하고, 온 전류치의 열화의 방지에는 유효하지만, 오프 전류치를 제압하는 효과는 낮다. 따라서, 여러 가지 회로마다, 요청되는 특성에 맞는 구조의 트랜지스터를 제조하는 것이 바람직하다. 예를 들면, 반도체장치를 표시장치로 사용할 경우, 화소 트랜지스터는, 오프 전류치를 억제하기 위해서, Loff영역을 가지는 트랜지스터를 사용하는 것이 적합하다. 한편, 주변회로에 있어서의 트랜지스터는, 드레인 근방의 전계를 완화하고, 온 전류치의 열화를 방지하기 위해서, Lov영역을 가지는 트랜지스터를 사용하는 것이 적합하다.
110104는, 게이트 전극(110117)의 측면에 접하고, 사이드월(110121)을 가지는 트랜지스터다. 사이드월(110121)을 가짐으로써, 사이드월(110121)과 겹치는 영역을 LDD영역으로 할 수 있다.
110105는, 반도체층에 마스크를 사용해서 도핑함으로써, LDD(Loff)영역을 형성한 트랜지스터다. 이렇게 함으로써, 확실하게 LDD영역을 형성할 수 있고, 트랜지스터의 오프 전류치를 저감할 수 있다.
110106은, 반도체층에 마스크를 사용해서 도핑함으로써, LDD(Lov)영역을 형성한 트랜지스터다. 이렇게 함에 따라, 확실하게 LDD영역을 형성할 수 있고, 트랜지스터의 드레인 근방의 전계를 완화하여, 온 전류치의 열화를 저감할 수 있다.
다음에 트랜지스터의 제조 방법의 예를, 도 46b 내지 46g에 나타낸다.
여기에서, 트랜지스터의 구조 및 제조 방법은, 도 46a 내지 46g에 나타내는 것에 한정되지 않고, 여러 가지 구조 및 제조 방법을 사용할 수 있다.
본 실시예에 있어서는, 기판(110111)의 표면에, 절연막(110112)의 표면에, 반도체층(110113)의 표면에, 110114의 표면에, 110115의 표면에, 절연막(110116)의 표면에, 절연막(110118)의 표면에, 또는 절연막(110119)의 표면에, 플라스마처리를 사용해서 산화 또는 질화를 행함으로써, 반도체층 또는 절연막을 산화 또는 질화할 수 있다. 이렇게, 플라스마처리를 사용해서 반도체층 또는 절연막을 산화 또는 질화함으로써, 그 반도체층 또는 그 절연막의 표면의 질을 향상시키고, CVD 법이나 스퍼터링법에 의해 형성한 절연막에 비해 더욱 치밀한 절연막을 형성할 수 있으므로, 핀홀 등의 결함을 억제해 반도체장치의 특성 등을 향상시킬 수 있다.
또한, 사이드월(110121)에는, 산화 규소(SiOx) 또는 질화규소(SiNx)을 사용할 수 있다. 사이드월(110121)을 게이트 전극(110117)의 측면에 형성하는 방법으로는, 예를 들면, 게이트 전극(110117)을 형성한 후에, 산화 규소(SiOx) 또는 질화규소(SiNx)을 성막한 후에, 이방성 에칭에 의해 산화 규소(SiOx)막 또는 질화규소(SiNx)막을 에칭하는 방법을 사용할 수 있다. 이렇게 함으로써, 게이트 전극(110117)의 측면에만 산화 규소(SiOx) 또는 질화규소(SiNx)막을 남길 수 있으므로, 게이트 전극(110117)의 측면에 사이드월(110121)을 형성할 수 있다.
도 50은, 보텀 게이트형 트랜지스터의 단면구조 및 용량소자의 단면구조를 나타낸다.
기판(110501) 위에 제1 절연막(절연막(110502))이 전체 면에 형성되어 있다. 다만, 이것에 한정되지 않는다. 제1 절연막(절연막(110502))을 형성하지 않는 것도 가능하다. 제1 절연막은, 기판측에서의 불순물이 반도체층에 영향을 미쳐, 트랜지스터의 성질이 변화되는 것을 방지하는 기능을 가진다. 즉, 제1 절연막은 하지막으로서의 기능을 가진다. 따라서, 신뢰성 높은 트랜지스터를 제조할 수 있다. 이때, 제1 절연막으로는, 산화 실리콘 막, 질화 실리콘 막 또는 산화 질화 실리콘 막(SiOxNy) 등의 단층, 또는 이것들의 적층을 사용할 수 있다.
제1 절연막 위에, 제1 도전층(도전층(110503) 및 도전층(110504))이 형성되어 있다. 도전층(110503)은, 트랜지스터(110520)의 게이트 전극으로서 기능하는 부분을 포함한다. 도전층(110504)는, 용량소자(110521)의 제1 전극으로서 기능하는 부분을 포함한다. 이때, 제1 도전층으로는, Ti, Mo, Ta, Cr, W, Al, Nd, Cu, Ag, Au, Pt, Nb, Si, Zn, Fe, Ba, Ge 등, 또는 이것들의 합금을 사용할 수 있다. 또는, 이 원소들(합금도 포함한다)의 적층을 사용할 수 있다.
적어도 제1 도전층을 덮도록, 제2 절연막(절연막(110514))이 형성되어 있다. 제2 절연막은, 게이트 절연막으로서의 기능을 가진다. 이때, 제2 절연막으로는, 산화 실리콘 막, 질화 실리콘 막 또는 산화 질화 실리콘 막(SiOxNy) 등의 단층, 또는 이것들의 적층을 사용할 수 있다.
이때, 반도체층에 접하는 부분의 제2 절연막으로는, 산화 실리콘 막을 사용하는 것이 바람직하다. 왜냐하면, 반도체층과 제2 절연막이 접하는 계면에 있어서의 트랩 준위가 적어지기 때문이다.
또한, 제2 절연막이 Mo에 접할 경우, Mo에 접하는 부분의 제2 절연막으로는 산화 실리콘 막을 사용하는 것이 바람직하다. 왜냐하면, 산화 실리콘 막은 Mo를 산화시키지 않기 때문이다.
제2 절연막 위 중 제1 도전층과 겹쳐서 형성되어 있는 부분의 일부에, 포토래소그래피법, 잉크젯법 또는 인쇄법 등에 의해, 반도체층이 형성되어 있다. 그리고, 반도체층의 일부는, 제2 절연막 위 중 제1 도전층과 겹쳐서 형성되지 않고 있는 부분까지 연장되어 있다. 반도체층은, 채널 형성 영역(채널 형성 영역(110510)), LDD영역(LDD영역(110508), LDD영역(110509)), 불순물영역(불순물영역(110505), 불순물영역(110506), 불순물영역(110507))을 가지고 있다. 채널 형성 영역(110510)은, 트랜지스터(110520)의 채널 형성 영역으로서 기능한다. LDD 영역(110508) 및 LDD영역(110509)은, 트랜지스터(110520)의 LDD영역으로서 기능한다. 이때, LDD영역(110508) 및 LDD영역(110509)은 반드시 필요하지는 않다. 불순물영역(110505)은, 트랜지스터(110520)의 소스 전극 및 드레인 전극의 한쪽으로서 기능하는 부분을 포함한다. 불순물 영역(100506)은, 트랜지스터(110520)의 소스 전극 및 드레인 전극의 다른 한쪽으로서 기능하는 부분을 포함한다. 불순물영역(110507)은, 용량소자(110521)의 제2 전극으로서 기능하는 부분을 포함한다.
전체 면에, 제3 절연막(절연막(110511))이 형성되어 있다. 제3 절연막의 일부에는, 선택적으로 콘택홀이 형성되어 있다. 절연막(110511)은, 층간막으로서의 기능을 가진다. 제3 절연막으로는, 무기재료(산화 실리콘, 질화 실리콘, 산화 질화 실리콘 등) 혹은, 저유전율의 유기 화합물재료(감광성 또는 비감광성의 유기수지재료) 등을 사용할 수 있다. 또는, 실록산을 포함한 재료를 사용할 수도 있다. 이때, 실록산은, 실리콘(Si)과 산소(0)의 결합으로 골격구조가 구성되는 재료다. 치환기로서, 적어도 수소를 포함한 유기기(예를 들면 알킬기, 방향족 탄화수소)를 사용할 수 있다. 또는, 치환기로서 플루오르기를 사용해도 된다. 또는, 치환기로서, 적어도 수소를 포함한 유기기와, 플루오르기를 사용해도 된다.
제3 절연막 위에, 제2 도전층(도전층(110512) 및 도전층(110513))이 형성되어 있다. 도전층(110512)은, 제3 절연막에 형성된 콘택홀을 통해 트랜지스터(110520)의 소스 전극 및 드레인 전극의 다른 한쪽과 접속되어 있다. 따라서, 도전층(110512)은, 트랜지스터(110520)의 소스 전극 및 드레인 전극의 다른 한쪽으로서 기능하는 부분을 포함한다. 도전층(110513)이 도전층(110504)과 전기적으로 접속되어 있는 경우에는, 도전층(110513)은 용량소자(110521)의 제1 전극으로서 기능하는 부분을 포함한다. 또는, 도전층(110513)이 불순물영역(110507)과 전기적으로 접속되어 있는 경우에는, 도전층(110513)은 용량소자(110521)의 제2 전극으로서 기능하는 부분을 포함한다. 또는, 도전층(110513)이 도전층(110504) 및 불순물영역(110507)과 접속되지 않고 있는 경우에는, 용량소자(110521)와는 다른 용량소자가 형성된다. 이 용량소자는, 도전층(110513), 불순물영역(110507) 및 절연막(110511)이 각각 용량소자의 제1 전극, 제2 전극, 절연층으로 사용되는 구성이다. 이때 제2 도전층으로는, Ti, Mo, Ta, Cr, W, Al, Nd, Cu, Ag, Au, Pt, Nb, Si, Zn, Fe, Ba, Ge 등, 또는 이것들의 합금을 사용할 수 있다. 또는, 이 원소들(합금도 포함한다)의 적층을 사용할 수 있다.
또한, 제2 도전층이 형성된 후의 공정으로, 여러 가지 절연막, 또는 여러 가지 도전막이 형성되어도 된다.
다음으로, 트랜지스터의 반도체층에 아모포스 시리콘(a-Si:H)막 또는 마이크로 크리스털 실리콘막 등을 사용한 경우의 트랜지스터 및 용량소자의 구조에 대해서 설명한다.
도 47은 톱 게이트형 트랜지스터의 단면 구조 및 용량소자의 단면 구조를 나타낸다.
기판(110201) 위에 제1 절연막(절연막(110202))이 전체 면에 형성되어 있다. 제1 절연막은 기판 측으로부터의 불순물이 반도체층에 영향을 미쳐, 트랜지스터의 성질이 변화되는 것을 방지하는 기능을 가진다. 즉, 제1 절연막은 하지막으로서의 기능을 가진다. 따라서, 신뢰성 높은 트랜지스터를 제조할 수 있다. 이때 제1 절연막으로는, 산회실리콘막, 질화실리콘막 또는 산화질화실리콘막(SiOxNy) 등의 단층, 또는 이것들의 적층을 사용할 수 있다.
이때, 제1 절연막을 반드시 형성할 필요는 없다. 이 경우에는, 공정 수를 줄일 수 있다. 제조 비용의 절감을 꾀할 수 있다. 구조를 간단히 할 수 있기 때문에, 수율의 향상을 꾀할 수 있다.
제1 절연막 위에, 제1 도전층(도전층(110203), 도전층(110204), 및 도전층(110205))이 형성되어 있다. 도전층(110203)은 트랜지스터(110220)의 소스 전극 및 드레인 전극의 한쪽의 전극으로서 기능하는 부분을 포함한다. 도전층(110204)은 트랜지스터(110220)의 소스 전극 및 드레인 전극의 다른 한쪽의 전극으로서 기능하는 부분을 포함한다. 도전층(110205)은 용량소자(110221)의 제1 전극으로서 기능하는 부분을 포함한다. 이때, 제1 도전층으로는, Ti, Mo, Ta, Cr, W, Al, Nd, Cu, Ag, Au, Pt, Nb, Si, Zn, Fe, Ba, Ge 등, 또는 이것들의 합금을 사용할 수 있다. 또는, 이 원소들(합금도 포함한다)의 적층을 사용할 수 있다.
도전층(110203) 및 도전층(110204)의 상부에는 제1 반도체층(반도체층(110206) 및 반도체층(110207))이 형성되어 있다. 반도체층(110206)은, 소스 전극과 드레인 전극의 한쪽의 전극으로서 기능하는 부분을 포함한다. 반도체층(110207)은, 소스 전극과 드레인 전극의 다른 한쪽의 전극으로서 기능하는 부분을 포함한다. 이때, 제1 반도체층으로는, 인 등을 포함한 실리콘 등을 사용할 수 있다.
도전층(110203)과 도전층(110204) 사이면서, 제1 절연막 위에, 제2 반도체층(반도체층(110208))이 형성되어 있다. 그리고, 반도체층(110208)의 일부는, 도전층(110203) 위 및 도전층(110204) 위까지 연장되어 있다. 반도체층(110208)은, 트랜지스터(110220)의 채널 영역으로서 기능하는 부분을 포함한다. 이때, 제2 반도체층으로는, 아모포스 실리콘(a-Si:H) 등의 비결정성을 가지는 반도체층, 또는 미결정 반도체(μ-Si:H) 등의 반도체층 등을 사용할 수 있다.
적어도 반도체층(110208) 및 도전층(110205)을 덮도록, 제2 절연막(절연막(110209) 및 절연막(110210))이 형성되어 있다. 제2 절연막은, 게이트 절연막으로서의 기능을 가진다. 이때, 제2 절연막으로는, 산화 실리콘 막, 질화 실리콘 막 또는 산화 질화 실리콘 막(SiOxNy) 등의 단층, 또는 이것들의 적층을 사용할 수 있다.
또한, 제2 반도체층에 접하는 부분의 제2 절연막으로는, 산화 실리콘 막을 사용하는 것이 바람직하다. 왜냐하면, 제2 반도체층과 제2 절연막이 접하는 계면에 있어서의 트랩 준위가 적어지기 때문이다.
또한, 제2 절연막이 Mo에 접할 경우, Mo에 접하는 부분의 제2 절연막으로는 산화 실리콘 막을 사용하는 것이 바람직하다. 왜냐하면, 산화 실리콘 막은 Mo를 산화시키지 않기 때문이다.
제2 절연막 위에, 제2 도전층(도전층(110211) 및 도전층(110212))이 형성되어 있다. 도전층(110211)은, 트랜지스터(110220)의 게이트 전극으로서 기능하는 부분을 포함한다. 도전층(110212)은, 용량소자(110221)의 제2 전극, 또는 배선으로서의 기능을 가진다. 이때, 제2 도전층으로는, Ti, Mo, Ta, Cr, W, Al, Nd, Cu, Ag, Au, Pt, Nb, Si, Zn, Fe, Ba, Ge 등, 또는 이것들의 합금을 사용할 수 있다. 또는, 이 원소들(합금도 포함한다)의 적층을 사용할 수 있다.
또한, 제2 도전층이 형성된 후의 공정으로서, 여러 가지 절연막, 또는 여러 가지 도전막이 형성되어도 된다.
도 48은, 역스태거형(보텀 게이트형) 트랜지스터의 단면구조 및 용량소자의 단면구조를 나타낸다. 특히, 도 48에 나타내는 트랜지스터는, 채널 에칭형이라고 불리는 구조다.
기판(110301) 위에 제1 절연막(절연막(110302))이 전체 면에 형성되어 있다. 제1 절연막은, 기판 측으로부터의 불순물이 반도체층에 영향을 미쳐, 트랜지스터의 성질이 변화되는 것을 방지하는 기능을 가진다. 즉, 제1 절연막은 하지막으로서의 기능을 가진다. 따라서, 신뢰성 높은 트랜지스터를 제조할 수 있다. 또한, 제1 절연막으로는, 산화 실리콘 막, 질화 실리콘 막 또는 산화 질화 실리콘 막(SiOxNy) 등의 단층, 또는 이것들의 적층을 사용할 수 있다.
이때, 제1 절연막을 반드시 형성할 필요는 없다. 이 경우에는, 공정 수의 삭감을 꾀할 수 있다. 제조 비용의 절감을 꾀할 수 있다. 구조를 간단하게 할 수 있으므로, 수율의 향상을 꾀할 수 있다.
제1 절연막 위에, 제1 도전층(도전층(110303) 및 도전층(110304))이 형성되어 있다. 도전층(110303)은, 트랜지스터(110320)의 게이트 전극으로서 기능하는 부분을 포함한다. 도전층(110304)은, 용량소자(110321)의 제1 전극으로서 기능하는 부분을 포함한다. 이때, 제1 도전층으로는, Ti, Mo, Ta, Cr, W, Al, Nd, Cu, Ag, Au, Pt, Nb, Si, Zn, Fe, B a, Ge 등, 또는 이것들의 합금을 사용할 수 있다. 또는, 이 원소들(합금도 포함한다)의 적층을 사용할 수 있다.
적어도 제1 도전층을 덮도록, 제2 절연막(절연막(110305))이 형성되어 있다. 제2 절연막은, 게이트 절연막으로서의 기능을 가진다. 이때, 제2 절연막으로는, 산화 실리콘 막, 질화 실리콘 막 또는 산화 질화 실리콘 막(SiOxNy) 등의 단층, 또는 이것들의 적층을 사용할 수 있다.
또한, 반도체층에 접하는 부분의 제2 절연막으로는, 산화 실리콘 막을 사용하는 것이 바람직하다. 왜냐하면, 반도체층과 제2 절연막이 접하는 계면에 있어서의 트랩 준위가 적어지기 때문이다.
이때, 제2 절연막이 Mo에 접할 경우, Mo에 접하는 부분의 제2 절연막으로는 산화 실리콘 막을 사용하는 것이 바람직하다. 왜냐하면, 산화 실리콘 막은 Mo를 산화시키지 않기 때문이다.
제2 절연막 위 중 제1 도전층과 겹쳐서 형성되어 있는 부분의 일부에, 포토리소그래피법, 잉크젯법 또는 인쇄법 등에 의해, 제1 반도체층(반도체층(110306))이 형성되어 있다. 그리고, 반도체층(110306)의 일부는, 제2 절연막 위 중 제1 도전층과 겹쳐서 형성되지 않은 부분까지 연장되어 있다. 반도체층(110306)은 트랜지스터(110320)의 채널영역으로서 기능하는 부분을 포함한다. 이때, 반도체층(110306)으로는, 아모포스 실리콘(a-Si:H) 등의 비결정성을 가지는 반도체층, 또는 미결정 반도체(μ-Si:H) 등의 반도체층 등을 사용할 수 있다.
제1 반도체층 위의 일부에 제2 반도체층(반도체층(110307) 및 반도체층(110308))이 형성되어 있다. 반도체층(110307)은 소스 전극과 드레인 전극의 한쪽의 전극으로서 기능하는 부분을 포함한다. 반도체층(110308)은 소스 전극과 드레인 전극의 다른 한쪽의 전극으로서 기능하는 부분을 포함한다. 이때, 제2 반도체층으로는, 인 등을 포함한 실리콘 등을 사용할 수 있다.
제2 반도체층 위 및 제2 절연막 위에, 제2 도전층(도전층(110309), 도전층(110310), 및 도전층(110311))이 형성되어 있다. 도전층(110309)은 트랜지스터(110320)의 소스 전극과 드레인 전극의 한쪽으로서 기능하는 부분을 포함한다. 도전층(110310)은 트랜지스터(110320)의 소스 전극과 드레인 전극의 다른 한쪽으로서 기능하는 부분을 포함한다. 도전층(110311)은 용량소자(110321)의 제2 전극으로서 기능하는 부분을 포함한다. 이때 제2 도전층으로는, Ti, Mo, Ta, Cr, W, Al, Nd, Cu, Ag, Au, Pt, Nb, Si, Zn, Fe, B a, Ge 등, 또는 이것들의 합금을 사용할 수 있다. 또는, 이 원소들(합금도 포함한다)의 적층을 사용할 수 있다.
또한, 제2 도전층이 형성된 후의 공정으로서, 여러 가지 절연막, 또는 여러 가지 도전막이 형성되어 있어도 된다.
여기에서, 채널 에칭형 트랜지스터가 특징으로 하는 공정의 일례에 대해 설명한다. 같은 마스크를 사용해서, 제1 반도체층과 제2 반도체층을 형성할 수 있다. 구체적으로는, 제1 반도체층과 제2 반도체층은 연속으로 성막된다. 그리고, 제1 반도체층과 제2 반도체층은 같은 마스크를 사용해서 형성된다.
채널 에칭형 트랜지스터가 특징으로 하는 공정의 다른 일례에 대해 설명한다. 새로운 마스크를 사용하지 않고, 트랜지스터의 채널 영역을 형성할 수 있다. 구체적으로는, 제2 도전층이 형성된 후에, 제2 도전층을 마스크로 사용해서 제2 반도체층의 일부를 제거한다. 또는, 제2 도전층과 같은 마스크를 사용해서 제2 반도체층의 일부를 제거한다. 그리고, 제거된 제2 반도체층의 하부에 형성되어 있는 제1 반도체층이 트랜지스터의 채널 영역이 된다.
도 49는, 역스태거형(보텀 게이트형)의 트랜지스터의 단면구조 및 용량소자의 단면구조를 나타낸다. 특히, 도 49에 나타내는 트랜지스터는, 채널 보호형(채널 스톱형)이라고 불리는 구조다.
기판(110401) 위에 제1 절연막(절연막(110402))이 전체 면에 형성되어 있다. 제1 절연막은, 기판 측으로부터의 불순물이 반도체층에 영향을 미쳐, 트랜지스터의 성질이 변화되는 것을 방지하는 기능을 가진다. 즉, 제1 절연막은 하지막으로서의 기능을 가진다. 따라서, 신뢰성 높은 트랜지스터를 제조할 수 있다. 이때, 제1 절연막으로는, 산화 실리콘 막, 질화 실리콘 막또는 산화 질화 실리콘 막(SiOxNy) 등의 단층, 또는 이것들의 적층을 사용할 수 있다.
이때, 제1 절연막을 반드시 형성할 필요는 없다. 이 경우에는, 공정 수의 삭감을 꾀할 수 있다. 제조 비용의 절감을 꾀할 수 있다. 구조를 간단하게 할 수 있으므로, 수율의 향상을 꾀할 수 있다.
제1 절연막 위에, 제1 도전층(도전층(110403) 및 도전층(110404))이 형성되어 있다. 도전층(110403)은, 트랜지스터(110420)의 게이트 전극으로서 기능하는 부분을 포함한다. 도전층(110404)은, 용량소자(110421)의 제1 전극으로서 기능하는 부분을 포함한다. 이때, 제1 도전층으로는, Ti, Mo, Ta, Cr, W, Al, Nd, Cu, Ag, Au, Pt, Nb, Si, Zn, Fe, Ba, Ge등, 또는 이것들의 합금을 사용할 수 있다. 또는, 이 원소들(합금도 포함한다)의 적층을 사용할 수 있다.
적어도 제1 도전층을 덮도록, 제2 절연막(절연막(110405))이 형성되어 있다. 제2 절연막은, 게이트 절연막으로서의 기능을 가진다. 이때, 제2 절연막으로서 산화 실리콘 막, 질화 실리콘 막 또는 산화 질화 실리콘 막(SiOxNy) 등의 단층, 또는 이것들의 적층을 사용할 수 있다.
또한, 반도체층에 접하는 부분의 제2 절연막으로는, 산화 실리콘 막을 사용하는 것이 바람직하다. 왜냐하면, 반도체층과 제2 절연막이 접하는 계면에 있어서의 트랩 준위가 적어지기 때문이다.
이때, 제2 절연막이 Mo에 접할 경우, Mo에 접하는 부분의 제2 절연막으로는 산화 실리콘 막을 사용하는 것이 바람직하다. 왜냐하면, 산화 실리콘 막은 Mo를 산화시키지 않기 때문이다.
제2 절연막 위 중 제1 도전층과 겹쳐서 형성되어 있는 부분의 일부에, 포토리소그래픽법, 잉크젯법 또는 인쇄법 등에 의해, 제1 반도체층(반도체층(110406))이 형성되어 있다. 그리고, 반도체층(110408)의 일부는, 제2의 절연막 위 중 제1 도전층과 겹쳐서 형성되지 않은 부분까지 연장되어 있다. 반도체층(110406)은, 트랜지스터(110420)의 채널 영역으로서 기능하는 부분을 포함한다. 이때, 반도체층(110406)으로는, 아모포스 실리콘(a-Si:H) 등의 비결정성을 가지는 반도체층, 또는 미결정 반도체(μ-Si:H) 등의 반도체층 등을 사용할 수 있다.
제1 반도체층 위의 일부에, 제3 절연막(절연막(110412))이 형성되어 있다. 절연막(110412)은, 트랜지스터(110420)의 채널 영역이 에칭에 의해 제거되는 것을 방지하는 기능을 가진다. 즉, 절연막(110412)은, 채널 보호막(채널 스톱 막)으로서 기능한다. 이때, 제3 절연막으로는, 산화 실리콘 막, 질화 실리콘 막 또는 산화 질화 실리콘 막(SiOxNy) 등의 단층, 또는 이것들의 적층을 사용할 수 있다.
제1 반도체층 위의 일부 및 제3 절연막 위의 일부에, 제2 반도체층(반도체층(110407) 및 반도체층(110408))이 형성되어 있다. 반도체층(110407)은, 소스 전극과 드레인 전극의 한쪽의 전극으로서 기능하는 부분을 포함한다. 반도체층(110408)은, 소스 전극과 드레인 전극의 다른 한쪽의 전극으로서 기능하는 부분을 포함한다. 이때, 제2 도체층으로는, 인 등을 포함한 실리콘 등을 사용할 수 있다.
제2 반도체층 위에, 제2 도전층(도전층(110409), 도전층(110410) 및 도전층(110411))이 형성되어 있다. 도전층(110409)은, 트랜지스터(110420)의 소스 전극과 드레인 전극의 한쪽으로서 기능하는 부분을 포함한다. 도전층(110410)은, 트랜지스터(110420)의 소스 전극과 드레인 전극의 다른 한쪽으로서 기능하는 부분을 포함한다. 도전층(110411)은, 용량소자(110421)의 제2 전극으로서 기능하는 부분을 포함한다. 이때, 제2 도전층으로는, Ti, Mo, Ta, Cr, W, Al, Nd, Cu, Ag, Au, Pt, Nb, Si, Zn, Fe, Ba, Ge 등, 또는 이것들의 합금을 사용할 수 있다. 또는, 이 원소들(합금도 포함한다)의 적층을 사용할 수 있다.
또한, 제2 도전층이 형성된 후의 공정으로서, 여러 가지 절연막, 또는 여러 가지 도전막이 형성되어도 된다.
여기까지, 트랜지스터의 구조 및 트랜지스터의 제조 방법에 관하여 설명했다. 여기에서, 배선, 전극, 도전층, 도전막, 단자, 피어, 플러그 등은, 알루미늄(Al), 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 네오디뮴(Nd), 크롬(Cr), 니켈(Ni), 백금(Pt), 금(Au), 은(Ag), 구리(Cu), 마그네슘(Mg), 스칸듐(Sc), 코발트(Co), 아연(Zn), 니오브(Nb), 실리콘(Si), 인(P), 붕소(B), 비소(As), 갈륨(Ga), 인듐(In), 주석(Sn), 산소(0)로 구성된 군으로부터 선택된 하나 혹은 복수의 원소, 또는, 상기 군으로부터 선택된 하나 혹은 복수의 원소를 성분으로 하는 화합물, 합금재료(예를 들면 인듐 주석산화물(ITO), 인듐 아연산화물(IZO), 산화 규소를 포함한 인듐 주석산화물(ITSO), 산화아연(ZnO), 산화 주석(SnO), 산화 주석카드뮴, 알루미늄 네오디뮴(Al-Nd), 마그네슘 은(Mg-Ag), 몰리브덴 니오브(Mo-Nb) 등)로 형성되는 것이 바람직하다. 또는, 배선, 전극, 도전층, 도전막, 단자 등은, 이것들의 화합물을 조합한 물질 등을 가져서 형성되는 것이 바람직하다. 혹은, 상기 군으로부터 선택된 하나 혹은 복수의 원소와 실리콘의 화합물(실리사이드)(예를 들면 알루미늄 실리콘, 몰리브덴 실리콘, 니켈 실리사이드 등), 상기 군으로부터 선택된 하나 혹은 복수의 원소와 질소의 화합물(예를 들면 질화 티타늄, 질화 탄탈, 질화 몰리브덴 등)을 가져서 형성되는 것이 바람직하다.
이때, 실리콘(Si)에는, n형 불순물(인 등) 또는 p형 불순물(붕소 등)을 포함해도 된다. 실리콘이 불순물을 포함한 것에 의해, 도전율의 향상, 또는 일반적인 도체와 같은 행동을 할 수 있게 된다. 따라서, 배선, 전극 등으로서 이용하기 쉬워진다.
또한, 실리콘은, 단결정, 다결정(폴리실리콘), 미결정(마이크로 크리스털 실리콘) 등, 여러 가지 결정성을 가지는 실리콘을 사용할 수 있다. 또는, 실리콘은 비정질(아모포스 실리콘) 등의 결정성을 가지지 않는 실리콘을 사용할 수 있다. 단결정 실리콘 또는 다결정 실리콘을 사용함으로써, 배선, 전극, 도전층, 도전막, 단자 등의 저항을 작게 할 수 있다. 비정질 실리콘 또는 미결정 실리콘을 사용함으로써, 간단한 공정으로 배선 등을 형성할 수 있다.
또한, 알루미늄 또는 은은, 도전율이 높기 때문에, 신호 지연을 저감할 수 있다. 또한, 에칭하기 쉬우므로, 패터닝 하기 쉬워, 미세 가공을 행할 수 있다.
또한, 구리는, 도전율이 높기 때문에, 신호 지연을 저감할 수 있다. 구리를 사용하는 경우에는, 밀착성을 향상시키기 위해서, 적층구조로 하는 것이 바람직하다.
또한, 몰리브덴 또는 티타늄은, 산화물반도체(ITO, IZO 등) 또는 실리콘과 접촉해도, 불량을 일으키지 않고, 에칭하기 쉽고, 내열성이 높은 등의 이점을 가지기 때문에, 바람직하다.
또한, 텅스텐은, 내열성이 높은 등의 이점을 가지기 때문에, 바람직하다.
또한, 네오디뮴은, 내열성이 높은 등의 이점을 가지기 때문에, 바람직하다. 특히, 네오디뮴과 알루미늄의 합금으로 하면, 내열성이 향상되고, 알루미늄이 힐록을 일으키기 어려워진다.
또한, 실리콘은, 트랜지스터가 가지는 반도체층과 동시에 형성할 수 있고, 내열성이 높은 등의 이점을 가지기 때문에, 바람직하다.
또한, ITO, IZO, ITSO, 산화아연(ZnO), 실리콘(Si), 산화 주석(SnO), 산화 주석카드뮴은, 투광성을 가지기 때문에, 빛을 투과시키는 부분에 사용할 수 있다. 예를 들면, 화소전극이나 공통 전극으로 사용할 수 있다.
또한, IZO는, 에칭하기 쉽고, 가공하기 쉽기 때문에, 바람직하다. IZO는, 에칭했을 때에, 잔사가 남는 일이 잘 발생하지 않는다. 따라서, 화소전극으로서 IZO를 사용하면, 액정소자나 발광소자에 결함(쇼트, 배향 혼란 등)을 초래하는 것을 저감할 수 있다.
또한, 배선, 전극, 도전층, 도전막, 단자, 비어, 플러그 등은, 단층 구조로 해도 되고, 다층구조로 해도 된다. 단층 구조로 함으로써, 배선, 전극, 도전층, 도전막, 단자 등의 제조 공정을 간략화할 수 있고, 공정 일수를 적게 할 수 있어, 비용을 절감할 수 있다. 또는, 다층구조로 함으로써, 각각의 재료의 장점을 살리면서, 결점을 저감시켜, 성능 좋은 배선, 전극 등을 형성할 수 있다. 예를 들면, 저저항재료(알루미늄 등)를 다층구조 중에 포함한 것에 의해, 배선의 저저항화를 꾀할 수 있다. 다른 예로서, 저내열성의 재료를, 고내열성의 재료 사이에 개재하는 적층구조로 함으로써, 저내열성의 재료가 가지는 장점을 살리면서, 배선, 전극 등의 내열성을 높일 수 있다. 예를 들면 알루미늄을 포함한 층을, 몰리브덴, 티타늄, 네오디뮴 등을 포함한 층 사이에 개재하는 적층구조로 하는 것이 바람직하다.
여기에서, 배선, 전극 등끼리 직접 접할 경우, 서로 악영향을 미치는 경우가 있다. 예를 들면 한쪽의 배선, 전극 등이 다른 한쪽의 배선, 전극 등 재료 내에 침입하여, 성질을 변화시켜, 본래의 목적을 달성할 수 없게 된다. 다른 예로서, 고저항 부분을 형성 또는 제조할 때에, 문제가 발생하여, 정상적으로 제조할 수 없게 되는 경우가 있다. 그러한 경우, 적층구조에 의해 반응하기 쉬운 재료를, 반응하기 어려운 재료 사이에 개재하거나, 덮는 것이 바람직하다. 예를 들면 ITO와 알루미늄을 접속시키는 경우에는, ITO와 알루미늄 사이에, 티타늄, 몰리브덴, 네오디뮴 합금을 개재하는 것이 바람직하다. 다른 예로서, 실리콘과 알루미늄을 접속시키는 경우에는, 실리콘과 알루미늄 사이에, 티타늄, 몰리브덴, 네오디뮴 합금을 개재하는 것이 바람직하다.
또한, 배선이란, 도전체가 배치되어 있는 것을 말한다. 배선의 형상은, 선형으로 해도 되고, 선형이 아니고 짧아도 된다. 따라서, 전극은, 배선에 포함되어 있다.
또한, 배선, 전극, 도전층, 도전막, 단자, 비어, 플러그 등으로서, 카본 나노튜브를 사용해도 된다. 이때, 카본 나노튜브는, 투광성을 가지고 있기 때문에, 빛을 투과시키는 부분에 사용할 수 있다. 예를 들면, 화소전극이나 공통 전극으로 사용할 수 있다.
한편, 본 실시예에 있어서, 여러 가지 도면을 사용해서 서술했지만, 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 지금까지 서술한 도면에 있어서, 각각의 부분에 대해서, 다른 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
마찬가지로, 본 실시예의 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 실시예의 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 본 실시예의 도면에 있어서, 각각의 부분에 대해서, 다른 실시예의 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
또한, 본 실시예는, 다른 실시예에서 서술한 내용(일부여도 된다)을, 구체화화했을 경우의 일례, 약간 변형했을 경우의 일례, 일부를 변경했을 경우의 일례, 개량했을 경우의 일례, 상세하게 서술했을 경우의 일례, 응용했을 경우의 일례, 관련이 있는 부분에 관한 일례 등을 나타내고 있다. 따라서, 다른 실시예에서 서술한 내용은, 본 실시예에의 적용, 조합, 또는 치환을 자유롭게 행할 수 있다.
(실시예 9)
본 실시예에 있어서는, 표시장치의 구성에 대해서 설명한다.
도 53a를 참조하여, 표시장치의 구성에 관하여 설명한다. 도 53a는, 표시장치의 평면도다.
화소부(170101), 주사선측 입력 단자(170103) 및 신호선측 입력 단자(170104)가 기판(170100) 위에 형성되고, 주사선이 주사선측 입력 단자(170103)로부터 행 방향으로 연장해서 기판(170100) 위에 형성되고, 신호선이 신호선측 입력 단자(170104)로부터 열 방향으로 연장해서 기판(170100) 위에 형성되어 있다. 그리고, 화소(170102)가 화소부(170101)에 주사선과 신호선이 교차하는 부분에, 매트릭스 모양으로 배치되어 있다.
여기까지, 외장형 구동회로에 의해 신호를 입력할 경우에 관하여 설명했다. 다만, 이것에 한정되지 않고, IC칩을 표시장치에 설치할 수 있다.
예를 들면, 도 54a에 나타낸 바와 같이, COG(Chip on Glass) 방식에 의해, IC칩(170201)을 기판(170100)에 설치할 수 있다. 이 경우, IC칩(170201)을 기판(170100)에 설치하기 전에 검사할 수 있으므로, 표시장치의 수율의 향상을 꾀할 수 있다. 신뢰성을 높일 수 있다. 이때, 도 53a의 구성과 공통되는 곳은 공통인 부호를 사용하고, 그 설명을 생략한다.
다른 예로서, 도 54b에 나타낸 바와 같이, TAB(Tape Automated Bonding) 방식에 의해, IC칩(170201)을 FPC(Flexible Printed Circuit)(170200)에 설치할 수 있다. 이 경우, IC칩(170201)을 FPC(170200)에 설치하기 전에 검사할 수 있으므로, 표시장치의 수율의 향상을 꾀할 수 있다. 신뢰성을 높일 수 있다. 이때, 도 53a의 구성과 공통되는 곳은 공통인 부호를 사용하고, 그 설명을 생략한다.
여기에서, IC칩을 기판(170100)에 설치할 뿐만 아니라, 구동회로를 기판(170100) 위에 형성할 수 있다.
예를 들면 도 53b에 나타낸 바와 같이, 주사선 구동회로(170105)를 기판(170100) 위에 형성할 수 있다. 이 경우, 부품 수의 삭감에 의한 비용의 절감을 꾀할 수 있다. 회로 부품과의 접속점 수의 저감에 의한 신뢰성의 향상을 꾀할 수 있다. 주사선 구동회로(170105)는 구동주파수가 낮으므로, 트랜지스터의 반도체층으로서 비결정 실리콘 또는 미결정 실리콘을 사용해서 주사선 구동회로(170105)를 용이하게 형성할 수 있다. 또한, 신호선에 신호를 출력하기 위한 IC칩을 기판(170100)에 COG방식으로 설치해도 된다. 또는, 신호선에 신호를 출력하기 위한 IC칩을 TAB방식으로 설치한 FPC를 기판(170100)에 배치해도 된다. 또한, 주사선 구동회로(170105)를 제어하기 위한 IC칩을 기판(170100)에 COG방식으로 설치해도 된다. 또는, 주사선 구동회로(170105)를 제어하기 위한 IC칩을 TAB방식으로 설치한 FPC을 기판(170100)에 배치해도 된다. 이때, 도 53a의 구성과 공통되는 곳은 공통인 부호를 사용하고, 그 설명을 생략한다.
다른 예로서, 도 53c에 나타낸 바와 같이, 주사선 구동회로(170105) 및 신호선 구동회로(170106)를 기판(170100) 위에 형성할 수 있다. 따라서, 부품 수의 삭감에 의한 비용의 절감을 꾀할 수 있다. 회로 부품과의 접속점 수의 저감에 의한 신뢰성의 향상을 꾀할 수 있다. 또한, 주사선 구동회로(170105)을 제어하기 위한 IC칩을 기판(170100)에 COG방식으로 설치해도 된다. 또는, 주사선 구동회로(170105)을 제어하기 위한 IC칩을 TAB방식으로 설치한 FPC을 기판(170100)에 배치해도 된다. 신호선 구동회로(170106)를 제어하기 위한 IC칩을 기판(170100)에 COG방식으로 설치해도 된다. 또는, 신호선 구동회로(170106)를 제어하기 위한 IC칩을 TAB방식으로 설치한 FPC을 기판(170100)에 배치해도 된다. 이때, 도 53a의 구성과 공통되는 곳은 공통인 부호를 사용하고, 그 설명을 생략한다.
한편, 본 실시예에 있어서, 여러 가지 도면을 사용해서 서술했지만, 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 지금까지 서술한 도면에 있어서, 각각의 부분에 대해서, 다른 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
마찬가지로, 본 실시예의 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 실시예의 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 본 실시예의 도면에 있어서, 각각의 부분에 대해서, 다른 실시예의 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
또한, 본 실시예는, 다른 실시예에서 서술한 내용(일부여도 된다)을, 구체화화했을 경우의 일례, 약간 변형했을 경우의 일례, 일부를 변경했을 경우의 일례, 개량했을 경우의 일례, 상세하게 서술했을 경우의 일례, 응용했을 경우의 일례, 관련이 있는 부분에 관한 일례 등을 나타내고 있다. 따라서, 다른 실시예에서 서술한 내용은, 본 실시예에의 적용, 조합, 또는 치환을 자유롭게 행할 수 있다.
(실시예 10)
본 실시예에서는, 표시장치의 구동방법에 관하여 설명한다. 특히, 액정표시장치의 구동방법에 관하여 설명한다.
본 실시예에서 설명하는 액정표시장치에 사용할 수 있는 액정 패널은, 액정재료를 2개의 기판 사이에 개재한 구조로 한다. 2개의 기판은, 각각, 액정재료에 인가하는 전계를 제어하기 위한 전극을 구비하고 있다. 액정재료는, 외부로부터 인가되는 전계에 의해, 광학적 및 전기적인 성질이 변화되는 재료다. 따라서, 액정 패널은, 기판이 가지는 전극을 사용해서 액정재료에 인가하는 전압을 제어함으로써, 원하는 광학적 및 전기적인 성질을 얻을 수 있는 디바이스다. 그리고, 다수의 전극을 평면에 나란히 설치함으로써 그것들을 각각 화소로 하고 화소에 인가하는 전압을 개별적으로 제어함으로써, 선명한 화상을 표시할 수 있는 액정 패널로 할 수 있다.
여기에서, 전계의 변화에 대한 액정재료의 응답시간은, 2개의 기판의 간격(셀 갭) 및 액정재료의 종류 등에 의존하지만, 일반적으로 수 밀리 초 내지 수십 밀리 초다. 또한, 전계의 변화량이 작은 경우에는, 액정재료의 응답시간은 더욱 길어진다. 이 성질은, 액정 패널에 의해 움직임이 있는 화상을 표시할 경우에, 잔상, 애프터이미지, 콘트라스트의 저하 등의 화상표시상의 장애를 일으키고, 특히 중간조에서 다른 중간조로 변화될 경우(전계의 변화가 작음)에, 전술한 장애의 정도가 현저해진다.
한편, 액티브 매트릭스를 사용한 액정 패널에 특유한 문제로서, 정전하 구동에 의한 기록 전압의 변화가 있다. 이하에, 본 실시예에 있어서의 정전하 구동에 관하여 설명한다.
액티브 매트릭스에 있어서의 화소회로는, 기록을 제어하는 스위치와, 전하를 보유하는 용량소자를 포함한다. 액티브 매트릭스에 있어서의 화소회로의 구동방법은, 스위치를 온 상태로 해서 소정의 전압을 화소회로에 기록한 후, 즉시 스위치를 오프 상태로 해서 화소회로 내의 전하를 유지하는(홀드 상태) 것이다. 홀드 상태시, 화소회로의 내부와 외부에는 전하의 교환이 이루어지지 않는다(정전하). 보통, 스위치가 온 상태로 되어 있는 기간에 비교하여, 오프 상태로 되어 있는 기간은 수백(주사선 개수) 배 정도 길다. 그 때문에 화소회로의 스위치는, 대부분 오프 상태로 되어 있다고 생각해도 좋다. 이상에서, 본 실시예에 있어서의 정전하 구동은, 액정 패널의 구동시, 화소회로는 대부분의 기간에 홀드 상태인 구동방법인 것으로 한다.
다음에 액정재료의 전기적 특성에 관하여 설명한다. 액정재료는, 외부로부터 인가되는 전계가 변화하면, 광학적 성질이 변화되는 것과 동시에, 유전율도 변화된다. 즉, 액정 패널의 각 화소를 2개의 전극 사이에 개재한 용량소자(액정소자)라고 생각하면, 그 용량소자는, 인가되는 전압에 따라 정전용량이 변화되는 용량소자다. 이 현상을, 다이내믹 커패시턴스라고 부르는 것으로 한다.
이와 같이, 인가되는 전압에 따라 정전용량이 변화되는 용량소자를, 전술한 정전하 구동에 의해 구동할 경우, 다음과 같은 문제가 발생한다. 전하의 이동이 이루어지지 않는 홀드 상태에, 액정소자의 정전용량이 변화되면, 인가되는 전압도 변화되는 문제다. 이것은, (전하량)=(정전용량)×(인가전압)이라는 관계식에서, 전하량이 일정하다는 것으로부터 이해할 수 있다.
이상의 이유에 의해, 액티브 매트릭스를 사용한 액정 패널에서는, 정전하구동인 것에 의해, 홀드 상태시에 있어서의 전압이, 기록시에 있어서의 전압으로부터 변화되어 버린다. 그 결과, 액정소자의 투과율은, 홀드 상태를 취하지 않는 구동법에 있어서의 변화와는 다른 것이 된다. 이 모습을 나타낸 것이 도 51이다. 도 51a는, 가로축에 시간, 세로축에 전압의 절대값을 취하여, 화소회로에 기록하는 전압의 제어예를 나타낸 것이다. 도 51b는, 가로축에 시간, 세로축에 전압을 취한 경우의, 화소회로에 기록하는 전압의 제어예를 나타낸 것이다. 도 51c는, 가로축에 시간, 세로축에 액정소자의 투과율을 취하고, 도 51a 또는 도 51b에 의해 나타낸 전압을 화소회로에 기록했을 경우의, 액정소자의 투과율의 시간변화를 나타낸 것이다. 도 51a 내지 51c에 있어서, 기간 F는 전압의 고쳐 쓰기 주기를 나타내고, 전압을 고쳐 쓰는 시간을 t1, t2, t3, t4로 해서 설명한다.
여기에서, 액정표시장치에 입력되는 화상 데이터에 대응하는 기록 전압은, 시간 0에서의 고쳐 쓰기에서는 |V1|, 시간 t1, t2, t3, t4에서의 고쳐 쓰기에서는 |V2|인 것으로 한다.(도 51a 참조)
이때, 액정표시장치에 입력되는 화상 데이터에 대응하는 기록 전압은, 그 극성을 주기적으로 교체해도 된다.(반전 구동:도 51b 참조) 이 방법에 의해, 액정에 직류전압을 가능한 한 인가하지 않도록 할 수 있으므로, 액정소자의 열화에 의한 번인 등을 막을 수 있다. 이때, 극성을 교체하는 주기(반전 주기)는, 전압의 고쳐 쓰기 주기와 같아도 된다. 이 경우에는, 반전 주기가 짧으므로, 반전 구동에 의한 깜박거림의 발생을 저감할 수 있다. 또한, 반전 주기는, 전압의 고쳐 쓰기 주기의 정수 배의 주기로 해도 된다. 이 경우에는, 반전 주기가 길고, 극성을 바꾸어서 전압을 기록하는 빈도를 감소시킬 수 있기 때문에, 소비 전력을 저감할 수 있다.
그리고, 도 51a 또는 도 51b에 나타낸 바와 같은 전압을 액정소자에 인가했을 때의 액정소자의 투과율의 시간변화를, 도 51c에 나타낸다. 여기에서, 액정소자에 전압 |V1|이 인가되고 충분히 시간이 경과한 후의 액정소자의 투과율을 TR1이라고 한다. 마찬가지로, 액정소자에 전압 |V2|이 인가되고 충분히 시간이 경과한 후의 액정소자의 투과율을 TR2라고 한다. 시간 t1에 있어서, 액정소자에 인가되는 전압이 |V1|에서 |V2|로 변화되면, 액정소자의 투과율은, 파선(30401)으로 나타낸 바와 같이, 금방 TR2로 되지는 않고, 천천히 변화된다. 예를 들면, 전압의 고쳐 쓰기 주기가, 60Hz인 화상신호의 프레임 주기(16.7밀리 초)와 같을 때, 투과율이 TR2로 변화될 때까지는, 수 프레임 정도의 시간이 필요해진다.
단, 파선(30401)으로 나타낸 바와 같은, 원활한 투과율의 시간변화는, 액정소자에 정확하게 전압 |V2|이 인가되었을 때의 것이다. 실제의 액정 패널, 예를 들면, 액티브 매트릭스를 사용한 액정 패널에서는, 정전하구동인 것에 의해, 홀드 상태시에 있어서의 전압이, 기록시에의 전압으로부터 변화되기 때문에, 액정소자의 투과율은 파선(30401)으로 나타낸 바와 같은 시간변화로는 안 되고, 대신에, 실선(30402)으로 나타낸 바와 같은, 단계적인 시간변화가 된다. 이것은, 정전하구동인 것에 의해 전압이 변화되기 때문에, 1회의 기록으로는 원하는 전압에 도달할 수 없기 때문이다. 그 결과, 액정소자의 투과율의 응답시간은, 본래의 응답시간(파선(30401))보다도, 겉으로 보기에는 더욱 길어져, 애프터이미지, 잔상, 콘트라스트의 저하 등의 화상표시상의 장애를 현저히 일으키게 된다.
오버드라이브 구동을 사용함으로써, 액정소자의 본래의 응답시간의 길이와, 다이내믹 커패시턴스 및 정전하구동에 의한 기록 부족에 기인하는 외견상의 응답시간이 더 길어지는 현상을, 동시에 해결할 수 있다. 이 모습을 나타낸 것이 도 52이다. 도 52a는, 가로축에 시간, 세로축에 전압의 절대치를 취하고, 화소회로에 기록하는 전압의 제어예를 나타낸 것이다. 도 52b는, 가로축에 시간, 세로축에 전압을 취했을 경우의, 화소회로에 기록하는 전압의 제어예를 나타낸 것이다. 도 52c는, 가로축에 시간, 세로축에 액정소자의 투과율을 취하고, 도 52a 또는 도 52b에 의해 나타낸 전압을 화소회로에 기록했을 경우의, 액정소자의 투과율의 시간변화를 나타낸 것이다. 도 52a 내지 52c에 있어서, 기간 F는 전압의 고쳐 쓰기 주기를 나타내고, 전압을 고쳐 쓰는 시간을 t1, t2, t3, t4로 해서 설명한다.
여기에서, 액정표시장치에 입력되는 화상 데이터에 대응하는 기록 전압은, 시간 0에서의 고쳐 쓰기에서는 |V1|, 시간 t1에서의 고쳐 쓰기에서는 |V3|, 시간 t2, t3, t4에서의 고쳐 쓰기에서는 |V2|로 한다.(도 52a 참조)
이때, 액정표시장치에 입력되는 화상 데이터에 대응하는 기록 전압은, 그 극성을 주기적으로 교체해도 된다.(반전 구동:도 52b 참조) 이 방법에 의해, 액정에 직류전압을 가능한 한 인가하지 않도록 할 수 있으므로, 액정소자의 열화에 의한 번인 등을 막을 수 있다. 이때, 극성을 교체하는 주기(반전 주기)는, 전압의 고쳐 쓰기 주기와 같아도 좋다. 이 경우에는, 반전 주기가 짧으므로, 반전 구동에 의한 깜박거림의 발생을 저감할 수 있다. 또한, 반전 주기는, 전압의 고쳐 쓰기 주기의 정수 배의 주기로 해도 된다. 이 경우에는, 반전 주기가 길고, 극성을 바꾸어서 전압을 기록하는 빈도를 감소시킬 수 있기 때문에, 소비 전력을 절감할 수 있다.
그리고, 도 52a 또는 도 52b에 나타낸 바와 같은 전압을 액정소자에 인가했을 때의 액정소자의 투과율의 시간변화를, 도 52c에 나타낸다. 여기에서, 액정소자에 전압 |V1|이 인가되고, 충분히 시간이 경과한 후의 액정소자의 투과율을 TR1이라고 한다. 마찬가지로, 액정소자에 전압 |V2|이 인가되고, 충분히 시간이 경과한 후의 액정소자의 투과율을 TR2라고 한다. 마찬가지로, 액정소자에 전압 |V3|이 인가되고, 충분히 시간이 경과한 후의 액정소자의 투과율을 TR3이라고 한다. 시간 t1에서, 액정소자에 인가되는 전압이 |V1|에서 |V3|으로 변화되면, 액정소자의 투과율은, 파선(30501)으로 나타낸 바와 같이, 수 프레임에 걸쳐 투과율이 TR3까지 변화되려고 한다. 그러나, 전압 |V3|의 인가는 시간 t2에서 끝나고, 시간 t2 이후에는, 전압 |V2|가 인가된다. 그 때문에 액정소자의 투과율은 파선(30501)으로 나타낸 바와 같이는 안 되고, 실선(30502)으로 나타낸 것처럼 된다. 여기에서, 시간 t2의 시점에서, 투과율이 대강 TR2가 되어 있도록, 전압 |V3|의 값을 설정하는 것이 바람직하다. 여기에서, 전압 |V3|을, 오버드라이브 전압이라고도 부르는 것으로 한다.
즉, 오버드라이브 전압인 |V3|을 변화시키면, 액정소자의 응답시간을 어느 정도 제어할 수 있다. 왜냐하면, 액정의 응답시간은, 전계의 세기에 따라 변화되기 때문이다. 구체적으로는, 전계가 강할수록, 액정소자의 응답시간은 짧아지고, 전계가 약할수록, 액정소자의 응답시간은 길어진다.
이때, 오버드라이브 전압인 |V3|은, 전압의 변화량, 즉, 목적으로 하는 투과율 TR1 및 TR2를 주는 전압 |V1| 및 |V2|에 따라 변화시키는 것이 바람직하다. 왜냐하면, 액정소자의 응답시간이 전압의 변화량으로 인해 바뀌어도, 오버드라이브 전압인 |V3|을 그것에 맞춰서 변화시키면, 항상 최적의 응답시간을 얻을 수 있기 때문이다.
또한, 오버드라이브 전압인 |V3|은, TN, VA, IPS, OCB 등의 액정의 모드에 의해 변화시키는 것이 바람직하다. 왜냐하면, 액정의 응답 속도가 액정의 모드에 의하여 달라져도, 오버드라이브 전압인 |V3|을 그것에 맞춰서 변화시키면, 항상 최적의 응답시간을 얻을 수 있기 때문이다.
또한, 전압 고쳐 쓰기 주기 F는, 입력 신호의 프레임 주기와 같아도 좋다. 이 경우에는 액정표시장치의 주변구동회로를 간단하게 할 수 있기 때문에, 제조 비용이 낮은 액정표시장치를 얻을 수 있다.
또한, 전압고쳐 쓰기 주기 F는, 입력 신호의 프레임 주기보다 짧아도 좋다. 예를 들면, 전압고쳐 쓰기 주기 F는 입력 신호의 프레임 주기의 1/2배로 해도 좋고, 1/3배로 해도 좋고, 그 이하로 해도 좋다. 이 방법은, 흑삽입 구동, 백라이트 점멸, 백라이트 스캔, 움직임 보상에 의한 중간화상삽입 구동 등, 액정표시장치의 홀드 구동에 기인하는 동영상 품질의 저하의 대책법과 함께 사용하는 것이 효과적이다. 즉, 액정표시장치의 홀드 구동에 기인하는 동영상 품질의 저하의 대책법은, 요구되는 액정소자의 응답시간이 짧기 때문에, 본 실시예에서 설명한 오버드라이브 구동법을 사용함으로써 비교적 용이하게 액정소자의 응답시간을 짧게 할 수 있다. 액정소자의 응답시간은, 셀 갭, 액정재료 및 액정 모드 등에 의해 본질적으로 짧게 할 수 있지만, 기술적으로 곤란하다. 그 때문에 오버드라이브와 같은, 구동방법으로부터 액정소자의 응답시간을 짧게 하는 방법을 사용하는 것은, 대단히 중요하다.
또한, 전압고쳐 쓰기 주기 F는, 입력 신호의 프레임 주기보다 길어도 좋다. 예를 들면, 전압고쳐 쓰기 주기 F는 입력 신호의 프레임 주기의 2배로 해도 좋고, 3배로 해도 좋고, 그 이상으로 해도 좋다. 이 방법은, 장기간 전압의 고쳐 쓰기가 이루어지지 않을 것인지 여부를 판단하는 수단(회로)과 함께 사용하는 것이 효과적이다. 즉, 장기간 전압의 고쳐 쓰기가 이루어지지 않는 경우에는, 전압의 고쳐 쓰기 동작 자체를 행하지 않음으로써, 회로의 동작을 그 기간 동안은 정지시킬 수 있으므로, 소비 전력이 낮은 액정표시장치를 얻을 수 있다.
다음에 오버드라이브 전압 |V3|을, 목적으로 하는 투과율 TR1 및 TR2를 주는 전압 |V1| 및 |V2|에 따라서 변화시키기 위한 구체적인 방법에 관하여 설명한다.
오버드라이브 회로는, 목적으로 하는 투과율 TR1 및 TR2를 주는 전압 |V1| 및 |V2|에 따라, 오버드라이브 전압 |V3|을 적절히 제어하기 위한 회로이기 때문에, 오버드라이브 회로에 입력되는 신호는, 투과율 TR1을 주는 전압 |V1|에 관계되는 신호와, 투과율 TR2를 주는 전압 |V2|에 관계되는 신호이며, 오버드라이브 회로로부터 출력되는 신호는, 오버드라이브 전압 |V3|에 관계되는 신호가 된다. 여기에서, 이러한 신호로서는, 액정소자에 인가하는 전압(|V1|, |V2|, |V3|)과 같은 아날로그 전압값으로 해도 되고, 액정소자에 인가하는 전압을 주기 위한 디지털 신호로 해도 된다. 여기에서는, 오버드라이브 회로에 관계되는 신호는 디지털 신호인 것으로 해서 설명한다.
우선, 도 88a를 참조하여, 오버드라이브 회로의 전체적인 구성에 관하여 설명한다. 여기에서는, 오버드라이브 전압을 제어하기 위한 신호로서, 입력 화상신호(30101a 및 30101b)를 사용한다. 이 신호들을 처리한 결과, 오버드라이브 전압을 주는 신호로서, 출력 화상신호(30104)가 출력되는 것으로 한다.
여기에서, 목적으로 하는 투과율 TR1 및 TR2를 주는 전압 |V1| 및 |V2|는, 서로 인접한 프레임에서의 화상신호이기 때문에, 입력 화상신호(30101a 및 30101b)도, 마찬가지로 서로 인접한 프레임에서의 화상신호인 것이 바람직하다. 이러한 신호를 얻기 위해서는, 입력 화상신호(30101a)를, 도 88a에 있어서의 지연회로(30102)에 입력하고, 그 결과 출력되는 신호를, 입력 화상신호(30101b)로 할 수 있다. 지연회로(30102)로서는, 예를 들면, 메모리를 들 수 있다. 즉, 입력 화상신호(30101a)를 1프레임만큼 지연시키기 위해서, 메모리에 해당 입력 화상신호(30101a)를 기억시켜 두고, 동시에, 1개 이전의 프레임에서 기억시켜 둔 신호를, 입력 화상신호(30101b)로서 메모리로부터 추출하고, 입력 화상신호(30101a)와, 입력 화상신호(30101b)를, 동시에 보정회로(30103)에 입력함으로써, 서로 인접한 프레임에 있어서의 화상신호를 취급할 수 있도록 할 수 있다. 그리고, 서로 인접한 프레임에 있어서의 화상신호를, 보정회로(30103)에 입력함으로써 출력 화상신호(30104)를 얻을 수 있다. 또한, 지연회로(30102)로서 메모리를 사용했을 때에는, 1프레임만큼 지연시키기 위해서, 1프레임만큼의 화상신호를 기억할 수 있는 용량을 가진 메모리(즉, 프레임 메모리)로 할 수 있다. 이렇게 함으로써 메모리 용량의 과부족 없이, 지연회로로서의 기능을 가질 수 있다.
다음에 메모리의 용량을 삭감하는 것을 주목적으로 해서 구성된 지연회로(30102)에 관하여 설명한다. 지연회로(30102)로서 이러한 회로를 사용함으로써 메모리의 용량을 삭감할 수 있으므로, 제조 비용을 절감할 수 있다.
이러한 특징을 가지는 지연회로(30102)로서, 구체적으로는, 도 88b에 나타낸 바와 같은 것을 사용할 수 있다. 도 88b에 나타내는 지연회로(30102)는, 엔코더(30105)와, 메모리(30106)와, 디코더(30107)를 가진다.
도 88b에 나타내는 지연회로(30102)의 동작으로는, 다음과 같은 것이 된다. 우선, 입력 화상신호(30101a)를 메모리(30106)에 기억시키기 전에, 엔코더(30105)에 의해, 압축 처리를 행한다. 이것에 의해, 메모리(30106)에 기억시켜야 할 데이터의 사이즈를 줄일 수 있다. 그 결과, 메모리의 용량을 줄일 수 있으므로, 제조 비용을 절감할 수 있다. 그리고, 압축 처리가 실시된 화상신호는, 디코더(30107)에 보내지고, 여기에서 신장 처리를 행한다. 이것에 의해, 엔코더(30105)에 의해 압축 처리되었기 전의 신호를 복원할 수 있다. 여기에서, 엔코더(30105) 및 디코더(30107)에 의해 이루어지는 압축 신장 처리는, 가역적인 처리로 해도 된다. 이렇게 함으로써 압축 신장 처리를 행한 후에라도 화상신호의 열화가 없기 때문에, 최종적으로 장치에 표시되는 화상의 품질을 떨어뜨리지 않고, 메모리의 용량을 줄일 수 있다. 또한, 엔코더(30105) 및 디코더(30107)에 의해 이루어지는 압축 신장 처리는, 비가역적인 처리로 해도 된다. 이렇게 함으로써 압축 후의 화상신호의 데이터의 사이즈를 상당히 줄일 수 있으므로, 메모리의 용량을 대폭 줄일 수 있다.
이때, 메모리의 용량을 줄이기 위한 방법에는, 위에 든 것 이외에도, 여러 가지 방법을 사용할 수 있다. 엔코더에 의해 화상 압축하는 것이 아니고, 화상신호가 가지는 색 정보를 삭감한다(예를 들면, 26만 색에서 6만 5천 색으로 색을 줄인다), 또는 데이터 수를 줄이는(해상도를 작게 하는) 등의 방법을 사용할 수 있다.
다음에 보정회로(30103)의 구체적인 예에 대해서, 도 88c 내지 88e를 참조해서 설명한다. 보정회로(30103)는, 2개의 입력 화상신호로부터, 어떤 값의 출력 화상신호를 출력하기 위한 회로다. 여기에서, 2개의 입력 화상신호와 출력 화상신호의 관계가 비선형이며, 간단한 연산으로 구하기 어려울 경우에는, 보정회로(30103)로서, 룩 업 테이블(LUT)을 사용해도 된다. LUT에는, 2개의 입력 화상신호와 출력 화상신호의 관계가, 측정에 의해 미리 구해져 있지 때문에, 2개의 입력 화상신호에 대응하는 출력 화상신호를, LUT를 참조하는 것만으로 구할 수 있다(도 88c 참조). 보정회로(30103)로서 LUT(30108)를 사용함으로써 복잡한 회로 설계 등을 행하지 않고, 보정회로(30103)를 실현할 수 있다.
여기에서, LUT(30108)는 메모리 중 하나이기 때문에, 메모리 용량을 가능한 한 삭감하는 것이, 제조 비용을 절감하는 데에 바람직하다. 그것을 실현하기 위한 보정회로(30103)의 예로서, 도 88d에 나타내는 회로를 생각해 볼 수 있다. 도 88d에 나타내는 보정회로(30103)는, LUT(30109)와, 가산기(30110)를 가진다. LUT(30109)에는, 입력 화상신호(30101a)와, 출력해야 할 출력 화상신호(30104)의 차분 데이터가 격납되어 있다. 결국, 입력 화상신호(30101a) 및 입력 화상신호(30101b)로부터, 대응하는 차분 데이터를 LUT(30109)로부터 추출하고, 추출한 차분 데이터와 입력 화상신호(30101a)를, 가산기(30110)에 의해 가산함으로써 출력 화상신호(30104)를 얻을 수 있다. 이때, LUT(30109)에 격납하는 데이터를 차분 데이터로 함으로써 LUT의 메모리 용량의 삭감이 실현된다. 왜냐하면, 그 자체의 출력 화상신호(30104)의 데이터 사이즈보다, 차분 데이터의 데이터 사이즈가 작기 때문에, LUT(30109)에 필요한 메모리 용량을 작게 할 수 있기 때문이다.
또한, 출력 화상신호가, 2개의 입력 화상신호의 사칙연산 등의 간단한 연산에 의해 구해지면, 가산기, 감산기, 승산기 등의 간단한 회로의 조합에 의해 실현된다. 그 결과, LUT를 사용할 필요가 없어지고, 제조 비용을 대폭 절감할 수 있다. 이러한 회로로는, 도 88e에 나타내는 회로를 들 수 있다. 도 88e에 나타내는 보정회로(30103)는, 감산기(30111)와, 승산기(30112)와, 가산기(30113)를 가진다. 우선, 입력 화상신호(30101a)와, 입력 화상신호(30101b)의 차분을, 감산기(30111)에 의해 구한다. 그 후에 승산기(30112)에 의해, 적절한 계수를 차분값에 곱한다. 그리고, 입력 화상신호(30101a)에, 적절한 계수를 곱한 차분값을, 가산기(30113)에 의해 가산함으로써, 출력 화상신호(30104)를 얻을 수 있다. 이러한 회로를 사용함으로써, LUT를 사용할 필요가 없어져, 제조 비용을 대폭 절감할 수 있다.
이때, 어떤 조건 하에서, 도 88e에 나타내는 보정회로(30103)를 사용함으로써, 부적절한 출력 화상신호(30104)를 출력하는 것을 방지할 수 있다. 그 조건이란, 오버드라이브 전압을 주는 출력 화상신호(30104)와, 입력 화상신호(30101a) 및 입력 화상신호(30101b)의 차분값에, 선형성이 있는 것이다. 그리고, 이 선형성의 기울기를, 승산기(30112)에 의해 곱하는 계수로 한다. 즉, 이러한 성질을 가지는 액정소자에, 도 88e에 나타내는 보정회로(30103)를 사용하는 것이 바람직하다. 이러한 성질을 가지는 액정소자로는, 응답 속도의 계조 의존성이 작은, IPS모드의 액정소자를 들 수 있다. 이렇게, 예를 들면, IPS모드의 액정소자에 도 88e에 나타내는 보정회로(30103)를 사용함으로써, 제조 비용을 대폭 절감할 수 있고, 또한, 부적절한 출력 화상신호(30104)를 출력하는 것을 방지할 수 있는 오버드라이브 회로를 얻을 수 있다.
이때, 도 88a 내지 88e에 나타낸 회로와 동등한 작용을, 소프트웨어 처리에 의해 실현해도 된다. 지연회로에 사용하는 메모리에는, 액정표시장치가 가지는 다른 메모리, 액정표시장치에 표시하는 화상을 보내는 측의 장치(예를 들면, PC나 그것에 준한 장치가 가지는 비디오 카드 등)이 가지는 메모리 등을 유용할 수 있다. 이렇게 함으로써 제조 비용을 절감할 수 있을 뿐 아니라, 오버드라이브의 세기나 이용하는 상황 등을, 유저가 기호에 따라 선택할 수 있게 할 수 있다.
다음에 공통선의 전위를 조작하는 구동에 대해서, 도 89를 참조해서 설명한다. 도 89a는, 액정소자와 같은 용량적인 성질을 가지는 표시 소자를 사용한 표시장치에 있어서, 주사선 한 개에 대해, 공통선이 한 개 배치되어 있을 때의, 복수의 화소회로를 나타낸 도면이다. 도 89a에 나타내는 화소회로는, 트랜지스터(30201), 보조 용량(30202), 표시 소자(30203), 영상신호선(30204), 주사선(30205), 공통선(30206)을 구비하고 있다.
트랜지스터(30201)의 게이트 전극은, 주사선(30205)에 전기적으로 접속되고, 트랜지스터(30201)의 소스 전극 및 드레인 전극의 한쪽은, 영상신호선(30204)에 전기적으로 접속되고, 트랜지스터(30201)의 소스 전극 및 드레인 전극의 다른 한쪽은, 보조 용량(30202)의 한쪽의 전극, 및 표시 소자(30203)의 한쪽의 전극에 전기적으로 접속되어 있다. 또한 보조 용량(30202)의 다른 한쪽의 전극은, 공통선(30206)에 전기적으로 접속되어 있다.
우선, 주사선(30205)에 의해 선택된 화소는, 트랜지스터(30201)가 온이 되기 때문에, 각각, 영상신호선(30204)을 통해, 표시 소자(30203) 및 보조 용량(30202)에 영상신호에 대응한 전압이 걸린다. 이 때, 그 영상신호가, 공통선(30206)에 접속된 모든 화소에 대하여 최저 계조를 표시시키는 것인 경우, 또는, 공통선(30206)에 접속된 모든 화소에 대하여 최고 계조를 표시시키는 것인 경우에는, 화소에 각각 영상신호선(30204)을 통해 영상신호를 기록할 필요는 없다. 영상신호선(30204)을 통해서 영상신호를 기록하는 대신에, 공통선(30206)의 전위를 변화시킴으로써 표시 소자(30203)에 걸리는 전압을 바꿀 수 있다.
다음에 도 89b는, 액정소자와 같은 용량적인 성질을 가지는 표시 소자를 사용한 표시장치에 있어서, 주사선 한 개에 대하여, 공통선이 2개 배치되어 있을 때의, 복수의 화소회로를 나타낸 도면이다. 도 89b에 나타내는 화소회로는, 트랜지스터(30211), 보조 용량(30212), 표시 소자(30213), 영상신호선(30214), 주사선(30215), 제1 공통선(30216), 제2 공통선(30217)을 구비하고 있다.
트랜지스터(30211)의 게이트 전극은, 주사선(30215)에 전기적으로 접속되고, 트랜지스터(30211)의 소스 전극 및 드레인 전극의 한쪽은, 영상신호선(30214)에 전기적으로 접속되고, 트랜지스터(30211)의 소스 전극 및 드레인 전극의 다른 한쪽은, 보조 용량(30212)의 한쪽의 전극, 및 표시 소자(30213)의 한쪽의 전극에 전기적으로 접속되어 있다. 또한 보조 용량(30212)의 다른 한쪽의 전극은, 제1 공통선(30216)에 전기적으로 접속되어 있다. 또한 그 화소와 인접하는 화소에서는, 보조 용량(30212)의 다른 한쪽의 전극은, 제2 공통선(30217)에 전기적으로 접속되어 있다.
도 89b에 나타내는 화소회로는, 공통선 한 개에 대하여 전기적으로 접속되어 있는 화소가 적기 때문에, 영상신호선(30214)을 통해 영상신호를 기록하는 대신에, 제1 공통선(30216) 또는 제2 공통선(30217)의 전위를 변화시킴으로써, 표시 소자(30213)에 걸리는 전압을 바꿀 수 있는 빈도가, 현저히 커진다. 또한 소스 반전 구동 또는 닷 반전 구동이 가능해진다. 소스 반전 구동 또는 닷 반전 구동에 의해, 소자의 신뢰성을 향상시키면서, 깜박거림을 억제할 수 있다.
다음에 주사형 백라이트에 대해서, 도 90을 참조해서 설명한다. 도 90a는, 냉음극관을 나란히 설치한 주사형 백라이트를 도시한 도면이다. 도 90a에 나타내는 주사형 백라이트는, 확산판(30301)과, N개의 냉음극관(30302-1 내지 30302-N)을 구비한다. N개의 냉음극관(30302-1 내지 30302-N)을, 확산판(30301) 뒤에 나란히 설치함으로써, N개의 냉음극관(30302-1 내지 30302-N)은, 그 휘도를 변화시켜서 주사할 수 있다.
주사할 때의 각 냉음극관의 휘도의 변화를, 도 90c를 사용하여 설명한다. 우선, 냉음극관(30302-1)의 휘도를, 일정 시간 변화시킨다. 그리고, 그 후에, 냉음극관(30302-1)의 옆에 배치된 냉음극관(30302-2)의 휘도를, 같은 시간만큼 변화시킨다. 이렇게, 냉음극관(30302-1)에서 냉음극관(30302-N)까지, 휘도를 순차적으로 변화시킨다. 이때, 도 90c에 있어서는, 일정시간 변화시키는 휘도는, 원래의 휘도보다 작은 것으로 했지만, 원래의 휘도보다 커도 좋다. 또한 냉음극관(30302-1)에서 냉음극관(30302-N)까지 주사하는 것으로 했지만, 역방향으로 냉음극관(30302-N)에서 냉음극관(30302-1)까지 주사해도 된다.
도 90과 같이 구동함으로써 백라이트의 평균 휘도를 작게 할 수 있다. 따라서, 액정표시장치의 소비 전력의 대부분을 차지하는 백라이트의 소비 전력을 절감할 수 있다.
한편, 주사형 백라이트의 광원으로서, LED를 사용해도 된다. 그 경우의 주사형 백라이트는, 도 90b와 같아진다. 도 90b에 나타내는 주사형 백라이트는, 확산판(30311)과, LED를 나란히 설치한 광원(30312-1 내지 30312-N)을 구비한다. 주사형 백라이트의 광원으로서, LED를 사용했을 경우, 백라이트를 얇고, 가볍게 할 수 있다는 이점이 있다. 또한 색 재현 범위를 넓힐 수 있다는 이점이 있다. 또한, 광원(30312-1 내지 30312-N)에 각각 나란히 설치한 LED에도, 마찬가지로 주사할 수 있으므로, 점주사형 백라이트로 할 수도 있다. 점주사형으로 하면, 동작 화상의 화질을 한층 더 향상시킬 수 있다.
이때, 백라이트의 광원으로서 LED를 사용했을 경우에도, 도 90c에 나타낸 바와 같이, 휘도를 변화시켜서 구동할 수 있다.
다음에 고주파구동에 대해서, 도 91을 참조해서 설명한다. 도 91a는, 1프레임 기간 30600에 1개의 화상 및 1개의 중간화상을 표시할 경우의 도면이다. 30601은 해당 프레임의 화상, 30602는 해당 프레임의 중간화상, 30603은 다음 프레임의 화상, 30604는 다음 프레임의 중간화상이다.
이때, 해당 프레임의 중간화상(30602)은, 해당 프레임 및 다음 프레임의 영상신호를 바탕으로 작성된 화상으로 해도 된다. 또한 해당 프레임의 중간화상(30602)은, 해당 프레임의 화상(30601)으로부터 작성된 화상으로 해도 된다. 또한 해당 프레임의 중간화상(30602)은, 흑화상으로 해도 된다. 이렇게 함으로써 홀드형 표시장치의 동작 화상의 화질을 향상시킬 수 있다. 또한 1프레임 기간 30600에 1개의 화상 및 1개의 중간화상을 표시하는 경우에는, 영상신호의 프레임 레이트와 정합성을 취하기 쉽고, 화상처리회로가 복잡해지지 않는다는 이점이 있다.
도 91b는, 1프레임 기간 30600이 2개 연속하는 기간(즉, 2프레임 기간)에 1개의 화상 및 2개의 중간화상을 표시할 때의 도면이다. 30611은 해당 프레임의 화상, 30612는 해당 프레임의 중간화상, 30613은 다음 프레임의 중간화상, 30614는 다음다음 프레임의 화상이다.
이때, 해당 프레임의 중간화상(30612) 및 다음 프레임의 중간화상(30613)은, 해당 프레임, 다음 프레임, 다음다음 프레임의 영상신호를 바탕으로 작성된 화상으로 해도 된다. 또한 해당 프레임의 중간화상(30612) 및 다음 프레임의 중간화상(30613)은, 흑화상으로 해도 된다. 2프레임 기간에 1개의 화상 및 2개의 중간화상을 표시하는 경우에는, 주변구동회로의 동작 주파수를 그다지 고속화하지 않고, 효과적으로 동작 화상의 화질을 향상시킬 수 있다는 이점이 있다.
한편, 본 실시예에 있어서, 여러 가지 도면을 사용해서 서술했지만, 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 지금까지 서술한 도면에 있어서, 각각의 부분에 대해서, 다른 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
마찬가지로, 본 실시예의 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 실시예의 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 본 실시예의 도면에 있어서, 각각의 부분에 대해서, 다른 실시예의 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
또한, 본 실시예는, 다른 실시예에서 서술한 내용(일부여도 된다)을, 구체화화했을 경우의 일례, 약간 변형했을 경우의 일례, 일부를 변경했을 경우의 일례, 개량했을 경우의 일례, 상세하게 서술했을 경우의 일례, 응용했을 경우의 일례, 관련이 있는 부분에 관한 일례 등을 나타내고 있다. 따라서, 다른 실시예에서 서술한 내용은, 본 실시예에의 적용, 조합, 또는 치환을 자유롭게 행할 수 있다.
(실시예 11)
본 실시예에서는, 액정 패널의 주변부에 관하여 설명한다.
도 55는, 에지 라이트식이라 불리는 백라이트 유닛(20101)과, 액정 패널(20107)을 가지는 액정표시장치의 일례를 게시한다. 에지 라이트식이란, 백라이트 유닛(20101)의 단부에 광원을 배치하고, 그 광원의 형광을 발광면 전체에서 방사하는 방식이다. 에지 라이트식의 백라이트 유닛은 초박형이고 전력 절약화를 꾀할 수 있다.
백라이트 유닛(20101)은, 확산판(20102), 도광판(20103), 반사판(20104), 램프 리플렉터(20105) 및 광원(20106)으로 구성된다.
광원(20106)은 필요에 따라 발광하는 기능을 가진다. 예를 들면 광원(20106)으로는 냉음극관, 열음극관, 발광 다이오드, 무기EL소자 또는 유기EL소자 등을 사용할 수 있다.
도 56a, 56b, 56c 및 56d는, 에지 라이트식 백라이트 유닛의 상세한 구성을 도시한 도면이다. 여기에서, 확산판, 도광판 및 반사판 등은 그 설명을 생략한다.
도 56a에 나타내는 백라이트 유닛(20201)은, 광원으로서 냉음극관(20203)을 사용한 구성이다. 그리고, 냉음극관(20203)으로부터의 빛을 효율적으로 반사시키기 위해서, 램프 리플렉터(20202)가 설치된다. 이러한 구성은, 냉음극관(20203)으로부터의 휘도가 높기 때문에, 대형표시장치에 사용하는 경우가 많다.
도 56b에 나타내는 백라이트 유닛(20211)은, 광원으로서 발광 다이오드(LED)(20213)를 사용한 구성이다. 예를 들면 백색으로 발하는 발광 다이오드(LED)(20213)는 소정의 간격으로 배치된다. 그리고, 발광 다이오드(LED)(20213)로부터의 빛을 효율적으로 반사시키기 위해서, 램프 리플렉터(20212)가 설치된다.
도 56c에 나타내는 백라이트 유닛(20221)은, 광원으로서 각 색 RGB의 발광 다이오드(LED)(20223), 발광 다이오드(LED)(20224), 발광 다이오드(LED)(20225)를 사용한 구성이다. 각 색 RGB의 발광 다이오드(LED)(20223), 발광 다이오드(LED)(20224), 발광 다이오드(LED)(20225)는, 각각 소정의 간격으로 배치된다. 각 색 RGB의 발광 다이오드(LED)(20223), 발광 다이오드(LED)(20224), 발광 다이오드(LED)(20225)를 사용함으로써, 색채 재현을 높일 수 있다. 그리고, 발광 다이오드로부터의 빛을 효율적으로 반사시키기 위해서, 램프 리플렉터(20222)가 설치된다.
도 56d에 나타내는 백라이트 유닛(20231)은, 광원으로서 각 색 RGB의 발광 다이오드(LED)(20233), 발광 다이오드(LED)(20234), 발광 다이오드(LED)(20235)를 사용한 구성이다. 예를 들면 각 색 RGB의 발광 다이오드(LED)(20233), 발광 다이오드(LED)(20234), 발광 다이오드(LED)(20235) 중 발광강도가 낮은 색(예를 들면 녹색)은 다른 발광 다이오드보다 많이 배치되어 있다. 각 색 RGB의 발광 다이오드(LED)(20233), 발광 다이오드(LED)(20234), 발광 다이오드(LED)(20235)를 사용함으로써, 색채 재현을 높게 할 수 있다. 그리고, 발광 다이오드로부터의 빛을 효율적으로 반사시키기 위해서, 램프 리플렉터(20232)가 설치된다.
도 59는, 직하형이라고 불리는 백라이트 유닛과, 액정 패널을 가지는 액정표시장치의 일례를 게시한다. 직하식이란, 발광면의 바로 아래에 광원을 배치함으로써, 그 광원의 형광을 발광면 전체로부터 방사하는 방식이다. 직하식 백라이트 유닛은, 발광 광량을 효율적으로 이용할 수 있다.
백라이트 유닛(20500)은, 확산판(20501), 차광판(20502), 램프 리플렉터(20503), 광원(20504) 및 액정 패널(20505)로 구성된다.
광원(20504)은, 필요에 따라 발광하는 기능을 가진다. 예를 들면 광원(20504)으로는, 냉음극관, 열음극관, 발광 다이오드, 무기EL소자 또는 유기EL소자 등을 사용할 수 있다.
도 57은, 편광판(편광 필름이라고도 한다)의 구성의 일례를 도시한 도면이다.
편광 필름(20300)은, 보호 필름(20301), 기판 필름(20302), PVA 편광 필름(20303), 기판 필름(20304), 점착제층(20305) 및 박리 필름(20306)을 가진다.
PVA 편광 필름(20303)은, 양측에 기본 재료가 되는 필름(기판 필름(20302) 및 기판 필름(20304))을 배치함으로써, 신뢰성을 높일 수 있다. 이때, PVA 편광 필름(20303)은, 고투명성, 고내구성의 트리 아세틸 셀룰로오스(TAC) 필름 사이에 개재되어 있어도 된다. 여기에서, 기판 필름 및 TAC필름은, PVA 편광 필름(20303)이 가지는 편광자의 보호층으로서 기능한다.
한쪽의 기판 필름(기판 필름(20304))에는, 액정 패널의 유리 기판에 부착하기 위한 점착제층(20305)이 부착되어 있다. 이때, 점착제층(20305)은, 점착제를 한쪽의 기판 필름(기판 필름(20304))에 도포함으로써 형성된다. 점착제층(20305)에는, 박리 필름(20306)(세퍼레이트 필름)이 구비되어 있다.
다른 한쪽의 기판 필름(기판 필름(20302))에는, 보호 필름(20301)이 구비되어 있다.
또한, 편광 필름(20300) 표면에, 하드 코트 산란층(안티글레어층)이 구비되어도 된다. 하드 코트 산란층은, AG처리에 의해 표면에 미세한 요철이 형성되어 있어, 외광을 산란시키는 방현 기능을 가지기 때문에, 액정 패널로의 외광의 반사를 방지할 수 있다. 표면 반사를 방지할 수 있다.
또한, 편광 필름(20300) 표면에, 복수의 굴절률이 다른 광학박막층을 다층화(안티 리플렉션 처리, 혹은 AR처리라고도 한다)해도 된다. 다층화된 복수의 굴절률이 다른 광학박막층은, 빛의 간섭 효과에 의해 표면의 반사율을 저감할 수 있다.
도 58은, 액정표시장치의 시스템 블록의 일례를 도시한 도면이다.
화소부(20405)에는, 신호선(20412)이 신호선 구동회로(20403)로부터 연장해서 배치되어 있다. 화소부(20405)에는, 주사선(20410)이 주사선 구동회로(20404)로부터 연장해서 배치되어 있다. 그리고, 신호선(20412)과 주사선(20410)의 교차 영역에, 복수의 화소가 매트릭스 모양으로 배치되어 있다. 이때, 복수의 화소는 각각 스위칭소자를 가진다. 따라서, 복수의 화소 각각 액정 분자의 기울기를 제어하기 위한 전압을 독립적으로 입력할 수 있다. 이렇게 각 교차 영역에 스위칭소자가 설치된 구조를 액티브 매트릭스형이라고 부른다. 다만, 이러한 액티브 매트릭스형에 한정되지 않고, 패시브 매트릭스형의 구성으로 해도 된다. 패시브 매트릭스형은, 각 화소에 스위칭소자가 없기 때문에, 공정이 간편하다.
구동회로부(20408)는, 제어회로(20402), 신호선 구동회로(20403) 및 주사선 구동회로(20404)를 가진다. 제어회로(20402)에는 영상신호(20401)가 입력되어 있다. 제어회로(20402)는, 이 영상신호(20401)에 따라, 신호선 구동회로(20403) 및 주사선 구동회로(20404)를 제어한다. 그 때문에 제어회로(20402)는, 신호선 구동회로(20403) 및 주사선 구동회로(20404)에, 각각 제어신호를 입력한다. 그리고, 이 제어신호에 따라, 신호선 구동회로(20403)는 비디오신호를 신호선(20412)에 입력하고, 주사선 구동회로(20404)는 주사 신호를 주사선(20410)에 입력한다. 그리고, 화소가 가지는 스위칭소자가 주사 신호에 따라 선택되어, 화소의 화소전극에 비디오신호가 입력된다.
이때, 제어회로(20402)는, 영상신호(20401)에 따라 전원(20407)도 제어하고 있다. 전원(20407)은, 조명 수단(20406)에 전력을 공급하는 수단을 가지고 있다. 조명 수단(20406)으로는, 에지 라이트식 백라이트 유닛, 또는 직하형 백라이트 유닛을 사용할 수 있다. 다만, 조명 수단(20406)으로는, 프런트라이트를 사용해도 된다. 프런트라이트란, 화소부의 앞면 쪽에 설치하여, 전체를 비추는 발광체 및 도광체로 구성된 판형 라이트 유닛이다. 이러한 조명 수단에 의해, 저소비 전력으로, 균등하게 화소부를 비출 수 있다.
도 58b에 나타낸 바와 같이, 주사선 구동회로(20404)는, 시프트 레지스터(20441), 레벨 시프터(20442), 버퍼(20443)로서 기능하는 회로를 가진다. 시프트 레지스터(20441)에는 게이트 스타트 펄스(GSP), 게이트 클록 신호(GCK) 등의 신호가 입력된다.
도 58c에 나타낸 바와 같이, 신호선 구동회로(20403)는, 시프트 레지스터(20431), 제1 래치(20432), 제2 래치(20433), 레벨 시프터(20434), 버퍼(20435)로서 기능하는 회로를 가진다. 버퍼(20435)로서 기능하는 회로란, 약한 신호를 증폭시키는 기능을 가지는 회로이며, OP 앰프 등을 가진다. 레벨 시프터(20434)에는, 스타트 펄스(SSP) 등의 신호가, 제1 래치(20432)에는 비디오신호 등의 데이터(DATA)가 입력된다. 제2 래치(20433)에는 래치(LAT) 신호를 일시 보유할 수 있고, 일제히 화소부(20405)에 입력시킨다. 이것을 선 순차 구동이라고 부른다. 그 때문에 선 순차 구동이 아니고, 점 순차 구동을 행하는 화소이면, 제2 래치는 필요로 하지 않을 수 있다.
또한, 본 실시예에 있어서, 액정패널은, 여러 가지 것을 사용할 수 있다. 예를 들면 액정 패널로서, 2개의 기판의 사이에 액정층이 밀봉된 구성을 사용할 수 있다. 한쪽의 기판 위에는, 트랜지스터, 용량소자, 화소전극 또는 배향막 등이 형성되어 있다. 또한, 한쪽의 기판의 윗면과 반대측에는, 편광판, 위상차판 또는 프리즘 시트가 배치되어도 된다. 다른 한쪽의 기판 위에는, 컬러필터, 블랙 매트릭스, 대향전극 또는 배향막 등이 형성되어 있다. 또한, 다른 한쪽의 기판의 윗면과 반대측에는, 편광판 또는 위상차판이 배치되어도 된다. 또한, 컬러필터 및 블랙 매트릭스는, 한쪽의 기판의 윗면에 형성되어도 된다. 또한, 한쪽의 기판의 윗면측 또는 그 반대측에 슬릿(격자)을 배치함으로써 3차원 표시를 행할 수 있다.
또한, 편광판, 위상차판 및 프리즘 시트를 각각, 2개의 기판의 사이에 배치할 수 있다. 또는, 2개의 기판 중 중 어느 하나와 일체로 할 수 있다.
한편, 본 실시예에 있어서, 여러 가지 도면을 사용해서 서술했지만, 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 지금까지 서술한 도면에 있어서, 각각의 부분에 대해서, 다른 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
마찬가지로, 본 실시예의 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 실시예의 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 본 실시예의 도면에 있어서, 각각의 부분에 대해서, 다른 실시예의 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
또한, 본 실시예는, 다른 실시예에서 서술한 내용(일부여도 된다)을, 구체화화했을 경우의 일례, 약간 변형했을 경우의 일례, 일부를 변경했을 경우의 일례, 개량했을 경우의 일례, 상세하게 서술했을 경우의 일례, 응용했을 경우의 일례, 관련이 있는 부분에 관한 일례 등을 나타내고 있다. 따라서, 다른 실시예에서 서술한 내용은, 본 실시예에의 적용, 조합, 또는 치환을 자유롭게 행할 수 있다.
(실시예 12)
본 실시예에 있어서는, 액정표시장치에 적용할 수 있는 화소의 구성 및 화소의 동작에 관하여 설명한다.
이때, 본 실시예에 있어서, 액정소자의 동작 모드로서, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
도 60a는, 액정표시장치에 적용할 수 있는 화소 구성의 일례를 도시한 도면이다.
화소(40100)는, 트랜지스터(40101), 액정소자(40102) 및 용량소자(40103)를 가지고 있다. 트랜지스터(40101)의 게이트는 배선(40105)에 접속되어 있다. 트랜지스터(40101)의 제1 단자는 배선(40104)에 접속되어 있다. 트랜지스터(40101)의 제2 단자는 액정소자(40102)의 제1 전극 및 용량소자(40103)의 제1 전극에 접속된다. 액정소자(40102)의 제2 전극은 대향전극(40107)에 해당한다. 용량소자(40103)의 제2 전극이 배선(40106)에 접속되어 있다.
배선(40104)은, 신호선으로서 기능한다. 배선(40105)은 주사선으로서 기능한다. 배선(40106)은 용량선으로서 기능한다. 트랜지스터(40101)는, 스위치로서 기능한다. 용량소자(40103)는, 저장용량으로서 기능한다.
트랜지스터(40101)는 스위치로서 기능하면 되고, 트랜지스터(40101)의 극성은 P채널형으로 해도 되고, N채널형으로 해도 된다.
도 60b는, 액정표시장치에 적용할 수 있는 화소 구성의 일례를 도시한 도면이다. 특히, 도 60b는, 횡전계 모드(IPS 모드, FFS 모드를 포함한다)에 알맞은 액정표시장치에 적용할 수 있는 화소 구성의 일례를 도시한 도면이다.
화소(40110)는, 트랜지스터(40111), 액정소자(40112) 및 용량소자(40113)를 가지고 있다. 트랜지스터(40111)의 게이트는 배선(40115)에 접속되어 있다. 트랜지스터(40111)의 제1 단자는 배선(40114)에 접속되어 있다. 트랜지스터(40111)의 제2 단자는 액정소자(40112)의 제1 전극 및 용량소자(40113)의 제1 전극에 접속된다. 액정소자(40112)의 제2 전극은 배선(40116)과 접속되어 있다. 용량소자(40113)의 제2 전극이 배선(40116)에 접속되어 있다.
배선(40114)은, 신호선으로서 기능한다. 배선(40115)은 주사선으로서 기능한다. 배선(40116)은 용량선으로서 기능한다. 트랜지스터(40111)는, 스위치로서 기능한다. 용량소자(40113)는, 저장용량으로서 기능한다.
트랜지스터(40111)는 스위치로서 기능하면 되고, 트랜지스터(40111)의 극성은 P채널형으로 해도 되고, N채널형으로 해도 된다.
도 61은, 액정표시장치에 적용할 수 있는 화소 구성의 일례를 도시한 도면이다. 특히, 도 61은, 배선 수를 줄여서 화소의 개구율을 크게 할 수 있는 화소 구성의 일례를 도시한 도면이다.
도 61은, 같은 열 방향으로 배치된 두 개의 화소(화소(40200) 및 화소(40210))를 나타낸다. 예를 들면 화소(40200)가 N번째 행에 배치되어 있는 경우, 화소(40210)는 N+1번째 행에 배치되어 있다.
화소(40200)는, 트랜지스터(40201), 액정소자(40202) 및 용량소자(40203)를 가지고 있다. 트랜지스터(40201)의 게이트는 배선(40205)에 접속되어 있다. 트랜지스터(40201)의 제1 단자는 배선(40204)에 접속되어 있다. 트랜지스터(40201)의 제2 단자는 액정소자(40202)의 제1 전극 및 용량소자(40203)의 제1 전극에 접속된다. 액정소자(40202)의 제2 전극은 대향전극(40207)에 해당한다. 용량소자(40203)의 제2 전극은, 이전 행의 트랜지스터의 게이트가 접속되어 있는 배선과 같은 배선에 접속되어 있다.
화소(40210)는, 트랜지스터(40211), 액정소자(40212) 및 용량소자(40213)를 가지고 있다. 트랜지스터(40211)의 게이트는 배선(40215)에 접속되어 있다. 트랜지스터(40211)의 제1 단자는 배선(40204)에 접속되어 있다. 트랜지스터(40211)의 제2 단자는 액정소자(40212)의 제1 전극 및 용량소자(40213)의 제1 전극에 접속된다. 액정소자(40212)의 제2 전극은 대향전극(40217)에 해당한다. 용량소자(40213)의 제2 전극은, 이전 행의 트랜지스터의 게이트가 접속되어 있는 배선과 같은 배선(배선(40205))에 접속되어 있다.
배선(40204)은, 신호선으로서 기능한다. 배선(40205)은 N번째 행의 주사선으로서 기능한다. 그리고, 배선(40205)은 N+1번째 행의 용량선으로서도 기능한다. 트랜지스터(40201)는, 스위치로서 기능한다. 용량소자(40203)는, 저장용량으로서 기능한다.
배선(40215)은 N+1번째 행의 주사선으로서 기능한다. 그리고, 배선(40215)은 N+2번째 행의 용량선으로서도 기능한다. 트랜지스터(40211)는, 스위치로서 기능한다. 용량소자(40213)는, 저장용량으로서 기능한다.
트랜지스터(40201) 및 트랜지스터(40211)는 스위치로서 기능하면 되고, 트랜지스터(40201)의 극성 및 트랜지스터(40211)의 극성은 P채널형으로 해도 되고, N채널형으로 해도 된다.
도 62는, 액정표시장치에 적용할 수 있는 화소 구성의 일례를 도시한 도면이다. 특히, 도 62는, 서브 화소를 사용함으로써, 시야각을 향상시킬 수 있는 화소 구성의 일례를 도시한 도면이다.
화소(40320)는, 서브 화소(40300)와 서브 화소(40310)를 가지고 있다. 화소(40320)가 2개의 서브 화소를 가지는 경우에 관하여 설명하지만, 화소(40320)는 3개 이상의 서브 화소를 가져도 된다.
서브 화소(40300)는, 트랜지스터(40301), 액정소자(40302) 및 용량소자(40303)를 가지고 있다. 트랜지스터(40301)의 게이트는 배선(40305)에 접속되어 있다. 트랜지스터(40301)의 제1 단자는 배선(40304)에 접속되어 있다. 트랜지스터(40301)의 제2 단자는 액정소자(40302)의 제1 전극 및 용량소자(40303)의 제1 전극에 접속된다. 액정소자(40302)의 제2 전극은 대향전극(40307)에 해당한다. 용량소자(40303)의 제2 전극이 배선(40306)에 접속되어 있다.
서브 화소(40310)는, 트랜지스터(40311), 액정소자(40312) 및 용량소자(40313)를 가지고 있다. 트랜지스터(40311)의 게이트는 배선(40315)에 접속되어 있다. 트랜지스터(40311)의 제1 단자는 배선(40304)에 접속되어 있다. 트랜지스터(40311)의 제2 단자는 액정소자(40312)의 제1 전극 및 용량소자(40313)의 제1 전극에 접속된다. 액정소자(40312)의 제2 전극은 대향전극(40317)에 해당한다. 용량소자(40313)의 제2 전극이 배선(40306)에 접속되어 있다.
배선(40304)은, 신호선으로서 기능한다. 배선(40305)은 주사선으로서 기능한다. 배선(40315)은 신호선으로서 기능한다. 배선(40306)은 용량선으로서 기능한다. 트랜지스터(40301)는, 스위치로서 기능한다. 트랜지스터(40311)는, 스위치로서 기능한다. 용량소자(40303)는, 저장용량으로서 기능한다. 용량소자(40313)는, 저장용량으로서 기능한다.
트랜지스터(40301)는 스위치로서 기능하면 되고, 트랜지스터(40301)의 극성은 P채널형으로 해도 되고, N채널형으로 해도 된다. 트랜지스터(40311)는 스위치로서 기능하면 되고, 트랜지스터(40311)의 극성은 P채널형으로 해도 되고, N채널형으로 해도 된다.
서브 화소(40300)에 입력하는 비디오신호는, 서브 화소(40310)에 입력하는 비디오신호와 다른 값으로 해도 된다. 이 경우, 액정소자(40302)의 액정분자의 배향을 액정소자(40312)의 액정분자의 배향과 다르게 할 수 있기 때문에, 시야각을 넓게 할 수 있다.
한편, 본 실시예에 있어서, 여러 가지 도면을 사용해서 서술했지만, 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 지금까지 서술한 도면에 있어서, 각각의 부분에 대해서, 다른 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
마찬가지로, 본 실시예의 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 실시예의 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 본 실시예의 도면에 있어서, 각각의 부분에 대해서, 다른 실시예의 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
또한, 본 실시예는, 다른 실시예에서 서술한 내용(일부여도 된다)을, 구체화화했을 경우의 일례, 약간 변형했을 경우의 일례, 일부를 변경했을 경우의 일례, 개량했을 경우의 일례, 상세하게 서술했을 경우의 일례, 응용했을 경우의 일례, 관련이 있는 부분에 관한 일례 등을 나타내고 있다. 따라서, 다른 실시예에서 서술한 내용은, 본 실시예에의 적용, 조합, 또는 치환을 자유롭게 행할 수 있다.
(실시예 13)
본 실시예에서는, 각종 액정 모드에 관하여 설명한다.
우선, 단면도를 사용해서 각종 액정 모드에 관하여 설명한다.
도 63a, 63b는, TN 모드의 단면의 모식도다.
서로 대향하도록 배치된 제1 기판(50101) 및 제2 기판(50102) 사이에, 액정층(50100)이 개재되어 있다. 제1 기판(50101)의 윗면에는, 제1 전극(50105)이 형성되어 있다. 제2 기판(50102)의 윗면에는, 제2 전극(50106)이 형성되어 있다. 제1 기판(50101)의 액정층(50100)과 반대측에는, 제1 편광판(50103)이 배치되어 있다. 제2 기판(50102)의 액정층(50100)과 반대측에는, 제2 편광판(50104)이 배치되어 있다. 또한, 제1 편광판(50103)과 제2 편광판(50104)은, 크로스니콜이 되도록 배치되어 있다.
제1 편광판(50103)은, 제1 기판(50101)의 윗면, 즉, 제1 기판(50101)과 액정층(50100) 사이에 배치되어도 된다. 제2 편광판(50104)는, 제2 기판(50102)의 윗면, 즉, 제2 기판(50102)과 액정층(50100) 사이에 배치되어도 된다.
제1 전극(50105) 및 제2 전극(50106) 중, 적어도 한쪽의 전극이 투광성을 가지면 된다(투과형 또는 반사형). 또는, 양쪽의 전극이 투광성을 가지고, 한쪽의 전극의 일부가 반사성을 가져도 된다(반투과형).
도 63a는, 제1 전극(50105) 및 제2 전극(50106)에 전압이 인가(종전계 방식이라고 부른다)되었을 경우의 단면의 모식도다.
도 63b는, 제1 전극(50105) 및 제2 전극(50106)에 전압이 인가되지 않고 있는 경우의 단면의 모식도다.
도 64a, 64b는, VA 모드의 단면의 모식도를 나타낸다. VA 모드는, 무전계일 때에 액정분자가 기판에 수직이 되도록 배향되어 있는 모드다.
서로 대향하도록 배치된 제1 기판(50201) 및 제2 기판(50202) 사이에, 액정층(50200)이 개재되어 있다. 제1 기판(50201)의 윗면에는, 제1 전극(50205)이 형성되어 있다. 제2 기판(50202)의 윗면에는, 제2 전극(50206)이 형성되어 있다. 제1 기판(50201)의 액정층(50200)과 반대측에는, 제1 편광판(50203)이 배치되어 있다. 제2 기판(50202)의 액정층(50200)과 반대측에는, 제2 편광판(50204)이 배치되어 있다. 이때, 제1 편광판(50203)과 제2 편광판(50204)은, 크로스니콜이 되도록 배치되어 있다.
제1 편광판(50203)은, 제1 기판(50201)의 윗면, 즉, 제1 기판(50201)과 액정층(50200) 사이에 배치되어도 된다. 제2 편광판(50204)은, 제2 기판(50202)의 윗면, 즉, 제2 기판(50202)과 액정층(50200) 사이에 배치되어도 된다.
제1 전극(50205) 및 제2 전극(50206) 중, 적어도 한쪽의 전극이 투광성을 가지면 된다(투과형 또는 반사형). 또는, 양쪽의 전극이 투광성을 가지고, 한쪽의 전극의 일부가 반사성을 가져도 된다(반투과형).
도 64a는, 제1 전극(50205) 및 제2 전극(50206)에 전압이 인가(종전계 방식이라고 부른다)되었을 경우의 단면의 모식도다.
도 64b는, 제1 전극(50205) 및 제2 전극(50206)에 전압이 인가되지 않고 있는 경우의 단면의 모식도다.
도 64c, 64d는, MVA 모드의 단면의 모식도를 나타낸다. MVA 모드는, 각각의 부분의 시야각 의존성을 서로 보상하는 방법이다.
서로 대향하도록 배치된 제1 기판(50211) 및 제2 기판(50212) 사이에, 액정층(50210)이 개재되어 있다. 제1 기판(50211)의 윗면에는, 제1 전극(50215)이 형성되어 있다. 제2 기판(50212)의 윗면에는, 제2 전극(50216)이 형성되어 있다. 제1 전극(50215) 위에는, 배향제어용으로 제1 돌기물(50217)이 형성되어 있다. 제2 전극(50216) 위에는, 배향제어용으로 제2 돌기물(50218)이 형성되어 있다. 제1 기판(50211)의 액정층(50210)과 반대측에는, 제1 편광판(50213)이 배치되어 있다. 제2 기판(50212)의 액정층(50210)과 반대측에는, 제2 편광판(50214)이 배치되어 있다. 이때, 제1 편광판(50213)과 제2 편광판(50214)은, 크로스니콜이 되도록 배치되어 있다.
제1 편광판(50213)은, 제1 기판(50211)의 윗면, 즉, 제1 기판(50211)과 액정층(50210) 사이에 배치되어도 된다. 제2 편광판(50214)은, 제2 기판(50212)의 윗면, 즉, 제2 기판(50212)과 액정층(50210) 사이에 배치되어도 된다.
제1 전극(50215) 및 제2 전극(50216) 중, 적어도 한쪽의 전극이 투광성을 가지면 된다(투과형 또는 반사형). 또는, 양쪽의 전극이 투광성을 가지고, 한쪽의 전극의 일부가 반사성을 가져도 된다(반투과형).
도 64c는, 제1 전극(50215) 및 제2 전극(50216)에 전압이 인가(종전계 방식이라고 부른다)되었을 경우의 단면의 모식도다.
도 64d는, 제1 전극(50215) 및 제2 전극(50216)에 전압이 인가되지 않고 있는 경우의 단면의 모식도다.
도 65a, 65b는, OCB 모드의 단면의 모식도를 나타낸다. OCB 모드는, 액정층 내에서 액정분자의 배열이 광학적으로 보상될 수 있기 때문에, 시야각 의존이 적다. 이 액정분자의 상태는, 벤드 배향이라고 불린다.
서로 대향하도록 배치된 제1 기판(50301) 및 제2 기판(50302) 사이에, 액정층(50300)이 개재되어 있다. 제1 기판(50301)의 윗면에는, 제1 전극(50305)이 형성되어 있다. 제2 기판(50302)의 윗면에는, 제2 전극(50306)이 형성되어 있다. 제1 기판(50301)의 액정층(50300)과 반대측에는, 제1 편광판(50303)이 배치되어 있다. 제2 기판(50302)의 액정층(50300)과 반대측에는, 제2 편광판(50304)이 배치되어 있다. 이때, 제1 편광판(50303)과 제2 편광판(50304)은, 크로스니콜이 되도록 배치되어 있다.
제1 편광판(50303)은, 제1 기판(50301)의 윗면, 즉, 제1 기판(50301)과 액정층(50300) 사이에 배치되어도 된다. 제2 편광판(50304)은, 제2 기판(50302)의 윗면, 즉, 제2 기판(50302)와 액정층(50300) 사이에 배치되어도 된다.
제1 전극(50305) 및 제2 전극(50306) 중, 적어도 한쪽의 전극이 투광성을 가지면 된다(투과형 또는 반사형). 또는, 양쪽의 전극이 투광성을 가지고, 한쪽의 전극의 일부가 반사성을 가져도 된다(반투과형).
도 65a는, 제1 전극(50305) 및 제2 전극(50306)에 전압이 인가(종전계 방식이라고 부른다)되었을 경우의 단면의 모식도다.
도 65b는, 제1 전극(50305) 및 제2 전극(50306)에 전압이 인가되지 않고 있는 경우의 단면의 모식도다.
도 65c, 65d는, FLC 모드 또는 AFLC 모드의 단면의 모식도를 나타낸다.
서로 대향하도록 배치된 제1 기판(50311) 및 제2 기판(50312) 사이에, 액정층(50310)이 개재되어 있다. 제1 기판(50311)의 윗면에는, 제1 전극(50315)이 형성되어 있다. 제2 기판(50312)의 윗면에는, 제2 전극(50316)이 형성되어 있다. 제1 기판(50311)의 액정층(50310)과 반대측에는, 제1 편광판(50313)이 배치되어 있다. 제2 기판(50312)의 액정층(50310)과 반대측에는, 제2 편광판(50314)이 배치되어 있다. 이때, 제1 편광판(50313)과 제2 편광판(50314)은, 크로스니콜이 되도록 배치되어 있다.
제1 편광판(50313)은, 제1 기판(50311)의 윗면, 즉, 제1 기판(50311)과 액정층(50310) 사이에 배치되어도 된다. 제2 편광판(50314)은, 제2 기판(50312)의 윗면, 즉, 제2 기판(50312)과 액정층(50310) 사이에 배치되어도 된다.
제1 전극(50315) 및 제2 전극(50316) 중, 적어도 한쪽의 전극이 투광성을 가지면 된다(투과형 또는 반사형). 또는, 양쪽의 전극이 투광성을 가지고, 한쪽의 전극의 일부가 반사성을 가져도 된다(반투과형).
도 65c는, 제1 전극(50315) 및 제2 전극(50316)에 전압이 인가(종전계 방식이라고 부른다)되었을 경우의 단면의 모식도다.
도 65d는, 제1 전극(50315) 및 제2 전극(50316)에 전압이 인가되지 않고 있는 경우의 단면의 모식도다.
도 66a, 66b는, IPS 모드의 단면의 모식도를 나타낸다. IPS 모드는, 액정층 내에서 액정분자의 배열이 광학적으로 보상될 수 있고, 액정분자를 기판에 대하여 항상 평면 내에서 회전시키는 모드이며, 전극을 한쪽의 기판측에만 설치한 횡전계 방식을 취한다.
서로 대향하도록 배치된 제1 기판(50401) 및 제2 기판(50402) 사이에, 액정층(50400)이 개재되어 있다. 제2 기판(50402)의 윗면에는, 제1 전극(50405) 및 제2 전극(50406)이 형성되어 있다. 제1 기판(50401)의 액정층(50400)과 반대측에는, 제1 편광판(50403)이 배치되어 있다. 제2 기판(50402)의 액정층(50400)과 반대측에는, 제2 편광판(50404)이 배치되어 있다. 이때, 제1 편광판(50403)과 제2 편광판(50404)은, 크로스니콜이 되도록 배치되어 있다.
제1 편광판(50403)은, 제1 기판(50401)의 윗면, 즉, 제1 기판(50401)과 액정층(50400) 사이에 배치되어도 된다. 제2 편광판(50404)은, 제2 기판(50402)의 윗면, 즉, 제2 기판(50402)과 액정층(50400) 사이에 배치되어도 된다.
제1 전극(50405) 및 제2 전극(50406) 중, 적어도 한쪽의 전극이 투광성을 가지면 된다(투과형 또는 반사형). 또는, 양쪽의 전극이 투광성을 가지고, 한쪽의 전극의 일부가 반사성을 가져도 된다(반투과형).
도 66a는, 제1 전극(50405) 및 제2 전극(50406)에 전압이 인가(종전계 방식이라고 부른다)되었을 경우의 단면의 모식도다.
도 66b는, 제1 전극(50405) 및 제2 전극(50406)에 전압이 인가되지 않고 있는 경우의 단면의 모식도다.
도 66c, 66d는, FFS 모드의 단면의 모식도를 나타낸다. FFS 모드는, 액정층 내에서 액정분자의 배열이 광학적으로 보상될 수 있고, 액정분자를 기판에 대하여 항상 평면 내에서 회전시키는 모드이며, 전극은 한쪽의 기판측에만 설치한 횡전계 방식을 취한다.
서로 대향하도록 배치된 제1 기판(50411) 및 제2 기판(50412) 사이에, 액정층(50410)이 개재되어 있다. 제2 기판(50412)의 윗면에는, 제2 전극(50416)이 형성되어 있다. 제2 전극(50416)의 윗면에는, 절연막(50417)이 형성되어 있다. 절연막(50417) 위에는, 제1 전극(50415)이 형성되어 있다. 제1 기판(50411)의 액정층(50410)과 반대측에는, 제1 편광판(50413)이 배치되어 있다. 제2 기판(50412)의 액정층(50410)과 반대측에는, 제2 편광판(50414)이 배치되어 있다. 이때, 제1 편광판(50413)과 제2 편광판(50414)은, 크로스니콜이 되도록 배치되어 있다.
제1 편광판(50413)은, 제1 기판(50411)의 윗면, 즉, 제1 기판(50411)과 액정층(50410) 사이에 배치되어도 된다. 제2 편광판(50414)은, 제2 기판(50412)의 윗면, 즉, 제2 기판(50412)과 액정층(50410) 사이에 배치되어도 된다.
제1 전극(50415) 및 제2 전극(50416) 중, 적어도 한쪽의 전극이 투광성을 가지면 된다(투과형 또는 반사형). 또는, 양쪽의 전극이 투광성을 가지고, 한쪽의 전극의 일부가 반사성을 가져도 된다(반투과형).
도 66c는, 제1 전극(50415) 및 제2 전극(50416)에 전압이 인가(종전계 방식이라고 부른다)되었을 경우의 단면의 모식도다.
도 66d는, 제1 전극(50415) 및 제2 전극(50416)에 전압이 인가되지 않고 있는 경우의 단면의 모식도다.
한편, 본 실시예에 있어서, 여러 가지 도면을 사용해서 서술했지만, 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 지금까지 서술한 도면에 있어서, 각각의 부분에 대해서, 다른 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
마찬가지로, 본 실시예의 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 실시예의 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 본 실시예의 도면에 있어서, 각각의 부분에 대해서, 다른 실시예의 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
또한, 본 실시예는, 다른 실시예에서 서술한 내용(일부여도 된다)을, 구체화화했을 경우의 일례, 약간 변형했을 경우의 일례, 일부를 변경했을 경우의 일례, 개량했을 경우의 일례, 상세하게 서술했을 경우의 일례, 응용했을 경우의 일례, 관련이 있는 부분에 관한 일례 등을 나타내고 있다. 따라서, 다른 실시예에서 서술한 내용은, 본 실시예에의 적용, 조합, 또는 치환을 자유롭게 행할 수 있다.
(실시예 14)
본 실시예에 있어서는, 표시장치의 화소구조에 관하여 설명한다. 특히, 액정표시장치의 화소구조에 관하여 설명한다.
각 액정 모드와 트랜지스터를 조합했을 경우의 화소구조에 대해서, 화소의 단면도를 참조해서 설명한다.
이때, 트랜지스터로는, 비정질 실리콘, 다결정 실리콘, 미결정(마이크로 크리스털, 세미 아모포스라고도 한다) 실리콘 등으로 대표되는 비단결정 반도체층을 가지는 박막 트랜지스터(TFT) 등을 사용할 수 있다.
또한, 트랜지스터의 구조로는, 톱 게이트형 또는 보텀 게이트형 등을 사용할 수 있다. 또한, 보텀 게이트형 트랜지스터로는, 채널 에칭형 또는 채널 보호형 등을 사용할 수 있다.
도 67은, TN 방식과 트랜지스터를 조합했을 경우의 화소의 단면도의 일례다. 제1 기판(10101)과 제2 기판(10116) 사이에, 액정분자(10118)를 가지는 액정(10111)을 개재되어 있다. 제1 기판(10101)에는 트랜지스터, 화소전극 및 배향막 등이 배치되고, 제2 기판(10116)에는 차광막(10114), 컬러필터(10115), 대향전극 및 배향막 등이 배치되어 있다. 그리고, 제1 기판(10101)과 제2 기판(10116) 사이에는, 스페이서(10117)가 배치되어 있다. 도 67에 나타내는 화소구조를 액정표시장치에 적용함으로써, 저렴하게 액정표시장치를 제조할 수 있다.
도 68a는, MVA(Multi-domain Vertical Alignment) 방식과 트랜지스터를 조합했을 경우의 화소의 단면도의 일례다. 제1 기판(10201)과 제2 기판(10216) 사이에, 액정분자(10218)를 가지는 액정(10211)이 개재되어 있다. 제1 기판(10201)에는 트랜지스터, 화소전극 및 배향막 등이 배치되어 있고, 제2 기판(10216)에는 차광막(10214), 컬러필터(10215), 대향전극, 배향제어용 돌기(10219) 및 배향막 등이 배치되어 있다. 그리고, 제1 기판(10201)과 제2 기판(10216) 사이에는, 스페이서(10217)가 배치되어 있다. 도 68a에 나타내는 화소구조를 액정표시장치에 적용함으로써, 시야각이 넓고, 응답 속도가 빠르고, 콘트라스트가 큰 액정표시장치를 얻을 수 있다.
도 68b는, PVA(Paterned Vertical Alignment) 방식과 트랜지스터를 조합했을 경우의 화소의 단면도의 일례다. 제1 기판(10231)과 제2 기판(10246) 사이에, 액정분자(10248)를 가지는 액정(10241)을 개재되어 있다. 제1 기판(10231)에는 트랜지스터, 화소전극 및 배향막 등이 배치되어 있고, 제2 기판(10246)에는 차광막(10244), 컬러필터(10245), 대향전극 및 배향막 등이 배치되어 있다. 이때, 화소전극은, 전극절취부(10249)를 가지고 있다. 그리고, 제1 기판(10231)과 제2 기판(10246) 사이에는, 스페이서(10247)가 배치되어 있다. 도 68b에 나타내는 화소구조를 액정표시장치에 적용하는 것에 의하여, 시야각이 넓고, 응답 속도가 빠르고, 콘트라스트가 큰 액정표시장치를 얻을 수 있다.
도 69a는, IPS(In-Plane-Switching) 방식과 트랜지스터를 조합했을 경우의 화소의 단면도의 일례다. 제1 기판(10301)과 제2 기판(10316) 사이에, 액정분자(10318)를 가지는 액정(10311)이 개재되어 있다. 제1 기판(10301)에는 트랜지스터, 화소전극, 공통 전극 및 배향막 등이 형성되어 있고, 제2 기판(10316)에는 차광막(10314), 컬러필터(10315) 및 배향막 등이 형성되어 있다. 그리고, 제1 기판(10301)과 제2 기판(10316) 사이에는, 스페이서(10317)가 형성되어 있다. 도 69a에 나타내는 화소구조를 액정표시장치에 적용함으로써, 원리적으로 시야각이 넓고, 응답 속도의 계조 의존성이 작은 액정표시장치를 얻을 수 있다.
도 69b는, FFS(Fringe Field Switching) 방식과 트랜지스터를 조합했을 경우의 화소의 단면도의 일례다. 제1 기판(10331)과 제2 기판(10346) 사이에, 액정분자(10348)를 가지는 액정(10341)이 개재되어 있다. 제1 기판(10331)에는 트랜지스터, 화소전극, 공통 전극 및 배향막 등이 배치되어 있고, 제2 기판(10346)에는 차광막(10344), 컬러필터(10345) 및 배향막 등이 배치되어 있다. 그리고, 제1 기판(10331)과 제2 기판(10346) 사이에는, 스페이서(10347)가 배치되어 있다. 도 69b에 나타내는 화소구조를 액정표시장치에 적용함으로써, 원리적으로 시야각이 넓고, 응답 속도의 계조 의존성이 작은 액정표시장치를 얻을 수 있다.
여기에서, 각 도전층 또는 각 절연막에 사용할 수 있는 재료에 관하여 설명한다.
도 67의 제1 절연막(10102), 도 68a의 제1 절연막(10202), 도 68b의 제1 절연막(10232), 도 69a의 제1 절연막(10302), 도 69b의 제1 절연막(10332)으로는, 산화 실리콘 막, 질화 실리콘 막 또는 산화 질화 실리콘(SiOxNy)막 등의 절연막을 사용할 수 있다. 또는, 산화 실리콘 막, 질화 실리콘 막 또는 산화 질화 실리콘(SiOxNy)막 등 중 2개 이상의 막을 조합한 적층구조의 절연막을 사용할 수 있다.
도 67의 제1 도전층(10103), 도 68a의 제1 도전층(10203), 도 68b의 제1 도전층(10233), 도 69a의 제1 도전층(10303), 도 69b의 제1 도전층(10333)으로는, Mo, Ti, Al, Nd, Cr 등을 사용할 수 있다. 혹은, Mo, Ti, Al, Nd, Cr 등 중 2개 이상을 조합한 적층구조를 사용할 수도 있다.
도 67의 제2 절연막(10104), 도 68a의 제2 절연막(10204), 도 68b의 제2 절연막(10234), 도 69a의 제2 절연막(10304), 도 69b의 제2 절연막(10334)으로는, 열산화막, 산화 실리콘 막, 질화 실리콘 막 또는 산화 질화 실리콘 막 등을 사용할 수 있다. 또는, 열산화막, 산화 실리콘 막, 질화 실리콘 막 또는 산화 질화 실리콘 막 등 중 2개 이상을 조합한 적층구조 등을 사용할 수 있다. 이때, 반도체층에 접하는 부분에서는, 산화 실리콘 막인 것이 바람직하다. 왜냐하면, 산화 실리콘 막으로 하면 반도체층과의 계면에 있어서의 트랩 준위가 적어지기 때문이다. 또한, Mo에 접하는 부분에서는, 질화 실리콘 막인 것이 바람직하다. 왜냐하면, 질화 실리콘 막은 Mo를 산화시키지 않기 때문이다.
도 67의 제1 반도체층(10105), 도 68a의 제1 반도체층(10205), 도 68b의 제1 반도체층(10235), 도 69a의 제1 반도체층(10305), 도 69b의 제1 반도체층(10335)으로는, 실리콘 또는 실리콘 게르마늄(SiGe) 등을 사용할 수 있다.
도 67의 제2 반도체층(10106), 도 68a의 제2 반도체층(10206), 도 68b의 제2 반도체층(10236), 도 69a의 제2 반도체층(10306), 도 69b의 제2 반도체층(10336)으로는, 인 등을 포함한 실리콘 등을 사용할 수 있다.
도 67의 제2 도전층(10107), 제3 도전층(10109) 및 제4 도전층(10113), 도 68a의 제2 도전층(10207), 제3 도전층(10209) 및 제4 도전층(10213), 도 68b의 제2 도전층(10237), 제3 도전층(10239) 및 제4 도전층(10243), 도 69a의 제2 도전층(10307) 및 제3 도전층(10309), 혹은 도 69b의 제2 도전층(10337), 제3 도전층(10339) 및 제4 도전층(10343)의 투명성을 가지는 재료로는, 산화인듐에 산화 주석을 혼합한 인듐 주석 산화물(ITO)막, 인듐 주석 산화물(ITO)에 산화 규소를 혼합한 인듐 주석 규소산화물(ITSO)막, 산화 인듐에 산화아연을 혼합한 인듐 아연산화물(IZO)막, 산화아연막 또는 산화 주석 막 등을 사용할 수 있다. 이때, IZO란, ITO에 2∼20wt％의 산화아연(ZnO)을 혼합시킨 타겟을 사용해서 스퍼터링에 의해 형성되는 투명도전재료다.
도 67의 제2 도전층(10107) 및 제3 도전층(10109), 도 68a의 제2 도전층(10207) 및 제3 도전층(10209), 도 68b의 제2 도전층(10237) 및 제3 도전층(10239), 도 69a의 제2 도전층(10307) 및 제3 도전층(10309), 혹은 도 69b의 제2 도전층(10337), 제3 도전층(10339) 및 제4 도전층(10343)의 반사성을 가지는 재료로는, Ti, Mo, Ta, Cr, W, Al 등을 사용할 수 있다. 또는, Ti, Mo, Ta, Cr, W와 Al을 적층시킨 2층 구조, Al을 Ti, Mo, Ta, Cr, W 등의 금속 사이에 개재한 3층 적층 구조로 해도 된다.
도 67의 제3 절연막(10108), 도 68a의 제3 절연막(10208), 도 68b의 제3 절연막(10238), 도 68b의 제3 도전층(10239), 도 69a의 제3 절연막(10308), 도 69b의 제3 절연막(10338) 및 제4의 절연막(10349)으로는, 무기재료(산화 실리콘, 질화 실리콘, 산화 질화 실리콘 등) 혹은, 저유전율의 유기 화합물재료(감광성 또는 비감광성의 유기수지재료) 등을 사용할 수 있다. 또는, 실록산을 포함한 재료를 사용할 수도 있다. 이때, 실록산은, 실리콘(Si)과 산소(0)의 결합으로 골격구조가 구성되는 재료다. 치환기로서, 적어도 수소를 포함한 유기기(예를 들면 알킬기, 방향족 탄화수소)를 사용할 수 있다. 또는, 치환기로서 플루오르기를 사용해도 된다. 또는, 치환기로서, 적어도 수소를 포함한 유기기와, 플루오르기를 사용해도 된다.
도 67의 제1 배향막(10110) 및 제2 배향막(10112), 도 68a의 제1 배향막(10210) 및 제2 배향막(10212), 도 68b의 제1 배향막(10240) 및 제2 배향막(10242), 도 69a의 제1 배향막(10310) 및 제2 배향막(10312), 도 69b의 제1 배향막(10340) 및 제2 배향막(10342)으로는, 폴리이미드 등의 고분자막을 사용할 수 있다.
다음에 각 액정 모드와 트랜지스터를 조합했을 경우의 화소구조에 대해서, 화소의 평면도(배치도)를 참조해서 설명한다.
이때, 액정 모드로는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
도 70은, TN 모드와 트랜지스터를 조합했을 경우의 화소의 평면도의 일례다. 도 70에 나타내는 화소구조를 액정표시장치에 적용함으로써, 저렴하게 액정표시장치를 제조할 수 있다.
도 70에 나타내는 화소는, 주사선(10401)과, 영상신호선(10402)과, 용량선(10403)과, 트랜지스터(10404)와, 화소전극(10405)과, 화소용량(10406)을 가지고 있다.
도 71a는, MVA 모드와 트랜지스터를 조합했을 경우의 화소의 평면도의 일례다. 도 71a에 나타내는 화소구조를 액정표시장치에 적용함으로써, 시야각이 넓고, 응답 속도가 빠르고, 콘트라스트가 큰 액정표시장치를 얻을 수 있다.
도 71a에 나타내는 화소는, 주사선(10501)과, 영상신호선(10502)과, 용량선(10503)과, 트랜지스터(10504)와, 화소전극(10505)과, 화소용량(10506)과, 배향제어용 돌기(10507)를 가진다.
도 71b는, PVA 모드와 트랜지스터를 조합했을 경우의 화소의 평면도의 일례다. 도 71b에 나타내는 화소구조를 액정표시장치에 적용함으로써, 시야각이 넓고, 응답 속도가 빠르고, 콘트라스트가 큰 액정표시장치를 얻을 수 있다.
도 71b에 나타내는 화소는, 주사선(10511)과, 영상신호선(10512)과, 용량선(10513)과, 트랜지스터(10514)와, 화소전극(10515)과, 화소용량(10516)과, 전극절취부(10517)를 가진다.
도 72a는, IPS 모드와 트랜지스터를 조합했을 경우의 화소의 평면도의 일례다. 도 72a에 나타내는 화소구조를 액정표시장치에 적용함으로써, 원리적으로 시야각이 넓고, 응답 속도의 계조 의존성이 작은 액정표시장치를 얻을 수 있다.
도 72a에 나타내는 화소는, 주사선(10601)과, 영상신호선(10602)과, 공통 전극(10603), 트랜지스터(10604)와, 화소전극(10605)을 가진다.
도 72b는, FFS 모드와 트랜지스터를 조합했을 경우의 화소의 평면도다. 도 72b에 나타내는 화소구조를 액정표시장치에 적용함으로써, 원리적으로 시야각이 넓고, 응답 속도의 계조 의존성이 작은 액정표시장치를 얻을 수 있다.
도 72b에 나타내는 화소는, 주사선(10611)과, 영상신호선(10612)과, 공통 전극(10613)과, 트랜지스터(10614)와, 화소전극(10615)을 구비해도 된다.
한편, 본 실시예에 있어서, 여러 가지 도면을 사용해서 서술했지만, 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 지금까지 서술한 도면에 있어서, 각각의 부분에 대해서, 다른 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
마찬가지로, 본 실시예의 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 실시예의 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 본 실시예의 도면에 있어서, 각각의 부분에 대해서, 다른 실시예의 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
또한, 본 실시예는, 다른 실시예에서 서술한 내용(일부여도 된다)을, 구체화화했을 경우의 일례, 약간 변형했을 경우의 일례, 일부를 변경했을 경우의 일례, 개량했을 경우의 일례, 상세하게 서술했을 경우의 일례, 응용했을 경우의 일례, 관련이 있는 부분에 관한 일례 등을 나타내고 있다. 따라서, 다른 실시예에서 서술한 내용은, 본 실시예에의 적용, 조합, 또는 치환을 자유롭게 행할 수 있다.
(실시예 15)
본 실시예에서는, 표시장치의 화소의 구성 및 화소의 동작에 관하여 설명한다.
도 73a, 73b는, 디지털 시간계조 구동의 일례를 게시하는 타이밍 차트다. 도 73a의 타이밍 차트는, 화소에의 신호 기록 기간(어드레스 기간)과 발광 기간(서스테인 기간)이 분리되어 있는 경우의 구동방법을 나타낸다.
또한, 1표시 영역의 화상을 완전하게 표시하기 위한 기간을 1프레임 기간이라고 한다. 1프레임 기간은 복수의 서브프레임 기간을 가지고, 1서브프레임 기간은 어드레스 기간과 서스테인 기간을 가진다. 어드레스 기간 Ta1∼Ta4는, 모든 행의 화소에의 신호 기록에 걸리는 시간을 나타내고, 기간 Tb1∼Tb4는 1행의 화소(또는 하나의 화소)에의 신호 기록에 걸리는 시간을 나타낸다. 서스테인 기간 Ts1∼Ts4는, 화소에 기록된 비디오신호에 따라 점등 또는 비점등 상태를 유지하는 시간을 나타내고, 그 길이의 비를 Ts1:Ts2:Ts3:Ts4=23:22:21:20=8:4:2:1로 한다. 어느 서스테인 기간으로 발광할지에 따라 계조를 표현하고 있다.
여기에서, 도 73b를 참조하여, i번째 행의 화소에 주목해서 설명한다. 우선, 어드레스 기간 Ta1에, 1번째 행으로부터 순차적으로 주사선에 화소선택 신호가 입력되고, 어드레스 기간 Ta1 중 기간 Tb1(i)에, i번째 행의 화소가 선택된다. 그리고, i번째 행의 화소가 선택되어 있을 때에, 신호선으로부터 i번째 행의 화소에 비디오신호가 입력된다. 그리고, i번째 행의 화소에 비디오신호가 기록되면, i번째 행의 화소는 다시 신호가 입력될 때까지 그 신호를 유지한다. 이 기록된 비디오신호에 의해 서스테인 기간 Ts1에 있어서의 i번째 행의 화소의 점등, 비점등이 제어된다. 마찬가지로, 어드레스 기간 Ta2, Ta3, Ta4에 i번째 행의 화소에 비디오신호가 입력되고, 그 비디오신호에 의해 서스테인 기간 Ts2, Ts3, Ts4에 있어서의 i번째 행의 화소의 점등, 비점등이 제어된다. 그리고, 각각의 서브프레임 기간에 있어서, 어드레스 기간 동안은 점등하지 않고, 어드레스 기간이 종료한 후, 서스테인 기간이 시작되고, 점등시키기 위한 신호가 기록되어 있는 화소가 점등한다.
또한, 여기에서는 4비트 계조를 표현할 경우에 관하여 설명했지만, 비트수 및 계조수는 이것에 한정되지 않는다. 또한, 점등의 순서는 Ts1, Ts2, Ts3, Ts4일 필요는 없고, 랜덤으로 해도 되고, 복수로 분할해서 발광시켜도 된다. 또한, Ts1, Ts2, Ts3, Ts4의 점등 시간의 비는, 2의 제곱으로 할 필요는 없고, 같은 길이의 점등 시간으로 해도 되고, 2의 제곱과 조금 다르게 해도 된다.
계속해서, 화소에의 신호 기록 기간(어드레스 기간)과 발광 기간(서스테인 기간)이 분리되어 있지 않은 경우의 구동방법에 관하여 설명한다. 즉, 비디오신호의 기록 동작이 완료된 행의 화소는, 다음에 화소에 신호의 기록(또는 소거)이 이루어지기까지, 신호를 유지한다. 기록 동작으로부터 다음에 이 화소에 신호의 기록이 이루어지기까지의 기간을 데이터 보관유지시간이라고 한다. 그리고, 이 데이터 보관유지시간 중에는 화소에 기록된 비디오신호에 따라, 화소가 점등 또는 비점등이 된다. 같은 동작이, 최종행까지 이루어지고, 어드레스 기간이 종료된다. 그리고, 데이터 보관유지시간이 종료된 행부터 순차적으로 다음 서브프레임 기간의 신호 기록 동작으로 이어간다.
이와 같이, 신호 기록 동작이 완료되어 데이터 보관유지시간이 되면, 즉시 화소에 기록된 비디오신호에 따라 화소가 점등 또는 비점등이 되는 구동방법의 경우에는, 데이터 보관유지시간을 어드레스 기간보다 짧게 하려고 해도, 동시에 2행에 신호를 입력할 수 없기 때문에, 어드레스 기간을 겹치지 않도록 해야하므로, 데이터 보관유지시간을 짧게 할 수 없다. 따라서, 그 결과, 고계조 표시를 행하는 것이 곤란해진다.
따라서, 소거 기간을 설정함으로써, 어드레스 기간보다 짧은 데이터 보관유지시간을 설정한다. 소거 기간을 설정하여 어드레스 기간보다 짧은 데이터 보관유지시간을 설정할 경우의 구동방법에 대해서 도 74a에 나타낸다.
여기에서, 도 74b를 참조하여, i번째 행의 화소에 주목해서 설명한다. i번째 행의 화소에 있어서, 어드레스 기간 Ta1에, 1번째 행으로부터 순차적으로 주사선에 화소주사 신호가 입력되어, 화소가 선택된다. 그리고, 기간 Tb1(i)에 i번째 행의 화소가 선택되어 있을 때에, i번째 행의 화소에 비디오신호가 입력된다. 그리고, i번째 행의 화소에 비디오신호가 기록되면, i번째 행의 화소는 다시 신호가 입력될 때까지 그 신호를 유지한다. 이 기록된 비디오신호에 의해, 서스테인 기간 Ts1(i)에 있어서의 i번째 행의 화소의 점등, 비점등이 제어된다. 즉, i번째 행에 비디오신호의 기록 동작이 완료되면, 즉시 기록된 비디오신호에 따라, i번째 행의 화소가 점등 또는 비점등의 상태가 된다. 마찬가지로, 어드레스 기간 Ta2, Ta3, Ta4에 i번째 행의 화소에 비디오신호가 입력되고, 그 비디오신호에 의해 서스테인 기간 Ts2, Ts3, Ts4에 있어서의 i번째 행의 화소의 점등, 비점등이 제어된다. 그리고, 서스테인 기간 Ts4(i)은 그 종기(終期)를 소거 동작의 시작에 의해 설정된다. 왜냐하면, i번째 행의 소거 시간 Ts(i)에 i번째 행의 화소에 기록된 비디오신호에 관계없이, 강제적으로 비점등이 되기 때문이다. 즉, 소거 시간 Te(i)이 시작되면 i번째 행의 화소의 데이터 보관유지시간이 종료된다.
따라서, 어드레스 기간과 서스테인 기간을 분리하지 않고, 어드레스 기간보다 짧은 고계조 및 듀티비(1프레임 기간 동안의 점등 기간의 비율)가 높은 표시장치를 제공할 수 있다. 순간 휘도를 낮게 할 수 있기 때문에 표시소자의 신뢰성의 향상을 꾀할 수 있다.
또한, 여기에서는 4비트 계조를 표현할 경우에 관하여 설명했지만, 비트수 및 계조수는 이것에 한정되지 않는다. 또한 점등의 순서는 Ts1, Ts2, Ts3, Ts4일 필요는 없고, 랜덤으로 해도 되고, 복수로 분할해서 발광해도 된다. 또한 Ts1, Ts2, Ts3, Ts4의 점등 시간의 비는, 2의 제곱으로 할 필요는 없고, 같은 길이의 점등 시간으로 해도 되고, 2의 제곱과 조금 다르게 해도 된다.
디지털 시간계조 구동을 적용할 수 있는 화소의 구성 및 화소의 동작에 관하여 설명한다.
도 75는, 디지털 시간계조 구동을 적용할 수 있는 화소 구성의 일례를 도시한 도면이다.
화소(80300)는, 스위칭용 트랜지스터(80301), 구동용 트랜지스터(80302), 발광소자(80304) 및 용량소자(80303)를 가지고 있다. 스위칭용 트랜지스터(80301)는 게이트가 주사선(80306)에 접속되고, 제1 전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(80305)에 접속되고, 제2 전극(소스 전극 및 드레인 전극의 다른 한쪽)이 구동용 트랜지스터(80302)의 게이트에 접속되어 있다. 구동용 트랜지스터(80302)는, 게이트가 용량소자(80303)를 통해 전원선(80307)에 접속되고, 제1 전극이 전원선(80307)에 접속되고, 제2 전극이 발광소자(80304)의 제1 전극(화소전극)에 접속되어 있다. 발광소자(80304)의 제2 전극은 공통 전극(80308)에 해당한다. 또한, 제1 스위치(80601), 제2 스위치(80602) 및 제3 스위치(80603)는, 각각 제1 주사선(80613)에 입력되는 신호, 제2 주사선(80615)에 입력되는 신호, 제3 주사선(80614)에 입력되는 신호에 의해 온과 오프가 제어되고 있다.
또한, 발광소자(80304)의 제2 전극(공통 전극(80308))에는 저전원전위가 설정되어 있다. 여기에서, 저전원전위란, 전원선(80307)으로 설정되는 고전원전위를 기준으로 해서 저전원전위 < 고전원전위를 만족시키는 전위이며, 저전원전위로는 예를 들면 GND, 0V 등이 설정되어도 된다. 이 고전원전위와 저전원전위의 전위차를 발광소자(80304)에 인가하여, 발광소자(80304)에 전류를 흐르게 해서 발광소자(80304)를 발광시키기 위해서, 고전원전위와 저전원전위의 전위차가 발광소자(80304)의 순방향 역치전압 이상이 되도록 각각의 전위를 설정한다.
또한, 용량소자(80303)는 구동용 트랜지스터(80302)의 게이트 용량을 대용해서 생략할 수도 있다. 구동용 트랜지스터(80302)의 게이트 용량에 대해서는, 소스 영역, 드레인 영역 또는 LDD영역 등과 게이트 전극이 겹쳐서 오버랩되어 있는 영역에서 용량이 형성되어도 되고, 채널 영역과 게이트 전극 사이에서 용량이 형성되어도 된다.
여기에서, 전압입력 전압구동방식의 경우에는, 구동용 트랜지스터(80302)의 게이트에는, 구동용 트랜지스터(80302)가 충분하게 온 할지, 오프 할지의 두 가지의 상태가 되도록 비디오신호를 입력한다. 즉, 구동용 트랜지스터(80302)는 선형영역에서 동작시킨다.
또한, 구동용 트랜지스터(80302)가 포화 영역에서 동작하는 비디오신호를 입력함으로써 발광소자(80304)에 전류를 흘려보낼 수 있다. 발광소자(80304)가 전류에 따라 휘도를 결정하도록 하는 소자이면, 발광소자(80304)의 열화로 인한 휘도의 저하를 억제할 수 있다. 또한, 비디오신호를 아날로그로 함으로써 발광소자(80304)에 비디오신호에 따른 전류를 흐르게 할 수 있다. 이 경우, 아날로그 계조구동을 행할 수 있다.
역치전압 보정형이라 불리는 화소의 구성 및 동작에 관하여 설명한다. 역치전압 보정형 화소는, 디지털 시간계조구동 및 아날로그 계조구동에 적용할 수 있다.
도 76은, 역치전압 보정형이라 불리는 화소의 구성의 일례를 도시한 도면이다.
도 76에 나타내는 화소는, 구동용 트랜지스터(80600), 제1 스위치(80601), 제2 스위치(80602), 제3 스위치(80603), 제1 용량소자(80604), 제2 용량소자(80605) 및 발광소자(80620)를 가지고 있다. 구동용 트랜지스터(80600)의 게이트는, 제1 용량소자(80604)와 제1 스위치(80601)를 순차로 통해 신호선(80611)과 접속되어 있다. 구동용 트랜지스터(80600)의 게이트는, 제2 용량소자(80605)를 통해 전원선(80612)과 접속되어 있다. 구동용 트랜지스터(80600)의 제1 전극은, 전원선(80612)과 접속되어 있다. 구동용 트랜지스터(80600)의 제2 전극은, 제3 스위치(80603)를 통해 발광소자(80620)의 제1 전극과 접속되어 있다. 구동용 트랜지스터(80600)의 제2 전극은, 제2 스위치(80602)를 통해 구동용 트랜지스터(80600)의 게이트와 접속되어 있다. 발광소자(80620)의 제2 전극은, 공통 전극(80621)에 해당한다. 또한, 제1 스위치(80701), 제2 스위치(80702) 및 제3 스위치(80703)는, 각각 제1 주사선(80713)에 입력되는 신호, 제2 주사선(80714)에 입력되는 신호, 제3 주사선(80715)에 입력되는 신호에 의해 온과 오프가 제어되고 있다.
이때, 도 76에 나타내는 화소 구성은, 이것에 한정되지 않는다. 예를 들면 도 76에 나타내는 화소에 스위치, 저항소자, 용량소자, 트랜지스터 또는 논리회로 등을 추가해도 된다. 예를 들면 제2 스위치(80602)를 P채널형 트랜지스터 또는 N채널형 트랜지스터로 구성하고, 제3 스위치(80603)를 제2 스위치(80602)와는 다른 극성의 트랜지스터로 구성하고, 제2 스위치(80602) 및 제3 스위치(80603)를 같은 주사선으로 제어해도 된다.
전류입력형이라 불리는 화소의 구성 및 동작에 관하여 설명한다. 전류입력형 화소는, 디지털 계조구동 및 아날로그 계조구동에 적용할 수 있다.
도 77은, 전류입력형이라 불리는 화소의 구성의 일례를 도시한 도면이다.
도 77에 나타내는 화소는, 구동용 트랜지스터(80700), 제1 스위치(80701), 제2 스위치(80702), 제3 스위치(80703), 용량소자(80704) 및 발광소자(80730)를 가지고 있다. 구동용 트랜지스터(80700)의 게이트는, 제2 스위치(80702)와 제1 스위치(80701)를 순차로 통해 신호선(80711)에 접속되어 있다. 구동용 트랜지스터(80700)의 게이트는, 용량소자(80704)를 통해 전원선(80712)에 접속되어 있다. 구동용 트랜지스터(80700)의 제1 전극은, 전원선(80712)에 접속되어 있다. 구동용 트랜지스터(80700)의 제2 전극은, 제1 스위치(80701)를 통해 신호선(80711)에 접속되어 있다. 구동용 트랜지스터(80700)의 제2 전극은, 제3 스위치(80703)를 통해 발광소자(80730)의 제1 전극에 접속되어 있다. 발광소자(80730)의 제2 전극은, 공통 전극(80731)에 해당한다.
이때, 도 77에 나타내는 화소 구성은, 이것에 한정되지 않는다. 예를 들면 도 77에 나타내는 화소에 스위치, 저항소자, 용량소자, 트랜지스터 또는 논리회로 등을 추가해도 된다. 예를 들면 제1 스위치(80701)를 P채널형 트랜지스터 또는 N채널형 트랜지스터로 구성하고, 제2 스위치(80702)를 제1 스위치(80701)와 같은 극성의 트랜지스터로 구성하고, 제1 스위치(80701) 및 제2 스위치(80702)를 같은 주사선으로 제어해도 된다. 제2 스위치(80702)는 구동용 트랜지스터(80700)의 게이트와 신호선(80711) 사이에 배치되어도 된다.
한편, 본 실시예에 있어서, 여러 가지 도면을 사용해서 서술했지만, 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 지금까지 서술한 도면에 있어서, 각각의 부분에 대해서, 다른 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
마찬가지로, 본 실시예의 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 실시예의 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 본 실시예의 도면에 있어서, 각각의 부분에 대해서, 다른 실시예의 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
또한, 본 실시예는, 다른 실시예에서 서술한 내용(일부여도 된다)을, 구체화화했을 경우의 일례, 약간 변형했을 경우의 일례, 일부를 변경했을 경우의 일례, 개량했을 경우의 일례, 상세하게 서술했을 경우의 일례, 응용했을 경우의 일례, 관련이 있는 부분에 관한 일례 등을 나타내고 있다. 따라서, 다른 실시예에서 서술한 내용은, 본 실시예에의 적용, 조합, 또는 치환을 자유롭게 행할 수 있다.
(실시예 16)
본 실시예에 있어서는, 표시장치의 화소구조에 관하여 설명한다. 특히, 유기EL소자를 사용한 표시장치의 화소구조에 관하여 설명한다.
도 78a는, 1개의 화소에 2개의 트랜지스터를 가지는 화소의 평면도(배치도)의 일례다. 도 78b는, 도 78a에 나타내는 X-X’의 부분의 단면도의 일례다.
도 78a는, 제1 트랜지스터(60105), 제1 배선(60106), 제2 배선(60107), 제2 트랜지스터(60108), 제3 배선(60111), 대향전극(60112), 콘덴서(60113), 화소전극(60115), 분리벽(60116), 유기도전체막(60117), 유기박막(60118) 및 기판(60119)을 나타낸다. 이때, 제1 트랜지스터(60105)는 스위칭용 트랜지스터로서, 제1 배선(60106)은 게이트 신호선으로서, 제2 배선(60107)은 소스 신호선으로서, 제2 트랜지스터(60108)는 구동용 트랜지스터로서, 제3 배선(60111)은 전류공급선으로서, 각각 사용할 수 있는 것이 적합하다.
제1 트랜지스터(60105)의 게이트 전극은, 제1 배선(60106)과 전기적으로 접속되고, 제1 트랜지스터(60105)의 소스 전극 및 드레인 전극의 한쪽은, 제2 배선(60107)과 전기적으로 접속되고, 제1 트랜지스터(60105)의 소스 전극 및 드레인 전극의 다른 한쪽은, 제2 트랜지스터(60108)의 게이트 전극 및 콘덴서(60113)의 한쪽의 전극과 전기적으로 접속되어 있다. 또한, 제1 트랜지스터(60105)의 게이트 전극은, 복수의 게이트 전극으로 구성되어 있다. 이렇게 함으로써 제1 트랜지스터(60105)의 오프 상태에 있어서의 리크 전류를 저감할 수 있다.
제2 트랜지스터(60108)의 소스 전극 및 드레인 전극의 한쪽은, 제3 배선(60111)과 전기적으로 접속되고, 제2 트랜지스터(60108)의 소스 전극 및 드레인 전극의 다른 한쪽은, 화소전극(60115)과 전기적으로 접속되어 있다. 이렇게 함으로써 화소전극(60115)에 흐르는 전류를, 제2 트랜지스터(60108)에 의해 제어할 수 있다.
화소전극(60115) 위에는, 유기도전체막(60117)이 설치되고, 유기박막(60118)(유기 화합물층)이 더 설치된다. 유기박막(60118)(유기 화합물층) 위에는, 대향전극(60112)이 설치된다. 이때, 대향전극(60112)은, 모든 화소에서 공통으로 접속되도록 형성되어도 되고, 쉐도우 마스크 등을 사용해서 패턴 형성되어도 된다.
유기박막(60118)(유기 화합물층)에서 발생한 빛은, 화소전극(60115) 또는 대향전극(60112) 중 중 어느 하나를 투과해서 발광한다.
도 78b에 있어서, 화소전극측, 즉 트랜지스터 등이 형성되어 있는 쪽으로 빛이 발광할 경우를 아랫면 방사, 대향전극 쪽으로 빛이 발광할 경우를 윗면 방사라 부른다.
아랫면 방사의 경우, 화소전극(60115)은 투명도전막으로 형성되는 것이 적합하다. 반대로, 윗면 방사의 경우, 대향전극(60112)은 투명도전막으로 형성되는 것이 적합하다.
컬러 표시의 발광장치에 있어서는, R, G, B 각각의 발광 색을 가지는 EL소자를 나누어 형성해도 되고, 단색의 EL소자를 전체에 형성하고, 컬러필터에 의해 R, G, B의 발광을 얻도록 해도 된다.
또한, 도 78에 나타낸 구성은 어디까지나 일례이며, 화소 배치, 단면 구성, EL소자의 전극의 적층 순서 등에 대해서, 도 78에 나타낸 구성 이외에도, 여러 가지 구성을 채용할 수 있다. 또한 발광층은, 도시한 유기박막으로 구성되는 소자 이외에, LED와 같은 결정성 소자, 무기박막으로 구성되는 소자 등, 여러 가지 소자를 사용할 수 있다.
한편, 본 실시예에 있어서, 여러 가지 도면을 사용해서 서술했지만, 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 지금까지 서술한 도면에 있어서, 각각의 부분에 대해서, 다른 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
마찬가지로, 본 실시예의 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 실시예의 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 본 실시예의 도면에 있어서, 각각의 부분에 대해서, 다른 실시예의 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
또한, 본 실시예는, 다른 실시예에서 서술한 내용(일부여도 된다)을, 구체화화했을 경우의 일례, 약간 변형했을 경우의 일례, 일부를 변경했을 경우의 일례, 개량했을 경우의 일례, 상세하게 서술했을 경우의 일례, 응용했을 경우의 일례, 관련이 있는 부분에 관한 일례 등을 나타내고 있다. 따라서, 다른 실시예에서 서술한 내용은, 본 실시예에의 적용, 조합, 또는 치환을 자유롭게 행할 수 있다.
(실시예 17)
본 실시예에 있어서는, EL소자의 구조에 관하여 설명한다. 특히, 유기EL소자의 구조에 관하여 설명한다.
혼합 접합형 EL소자의 구성에 관하여 설명한다. 그 일례로서, 정공주입재료로 이루어진 정공주입층, 정공수송 재료로 이루어진 정공수송층, 발광 재료로 이루어진 발광층, 전자수송 재료로 이루어진 전자수송층, 전자주입재료로 이루어진 전자주입층 등이, 명확하게 구별되는 적층구조가 아닌, 정공주입재료, 정공수송 재료, 발광 재료, 전자수송 재료, 전자주입재료 등의 재료 중, 복수의 재료가 혼합된 층(혼합층)을 가지는 구성(이하, 혼합 접합형 EL소자라고 표기한다)에 관하여 설명한다.
도 79a, 79b, 79c, 79d, 및 79e는, 혼합 접합형 EL소자의 구조를 나타내는 모식도다. 이때, 양극(190101)과 음극(190102) 사이에 개재된 층이, EL층에 해당한다.
도 79a에, EL층이 정공수송 재료로 이루어지는 정공수송 영역(190103)과, 전자수송 재료로 이루어지는 전자수송영역(190104)을 포함하고, 정공수송영역(190103)은 전자수송영역(190104)보다 양극 쪽에 위치하고, 또한, 정공수송영역(190103)과, 전자수송영역(190104) 사이에, 정공수송 재료 및 전자수송 재료를 모두 포함한 혼합 영역(190105)이 설치된 구성을 나타낸다.
이때, 양극(190101)으로부터 음극(190102)의 방향으로, 혼합 영역(190105) 내의 정공수송 재료의 농도가 감소하고, 혼합 영역(190105) 내의 전자수송 재료의 농도가 증가하는 것을 특징으로 한다.
이때, 농도 기울기의 설정의 방법은, 자유롭게 설정할 수 있다. 예를 들면 정공수송 재료만으로 이루어지는 정공수송 영역(190103)이 존재하지 않고, 정공수송 재료 및 전자수송 재료를 모두 포함한 혼합 영역(190105) 내부에서 각 기능재료의 농도의 비율이 변화되는(농도 기울기를 가지는) 구성으로 해도 된다. 또는, 정공수송 재료만으로 이루어지는 정공수송 영역(190103) 및 전자수송 재료만으로 이루어지는 전자수송 영역(190104)이 존재하지 않고, 정공수송 재료 및 전자수송 재료를 모두 포함한 혼합 영역(190105) 내부에서 각 기능재료의 농도의 비율이 변화되는(농도 기울기를 가지는) 구성으로 해도 된다. 또는, 농도의 비율은, 양극 또는 음극으로부터의 거리에 의존해서 변화되는 구성으로 해도 된다. 또한, 농도의 비율의 변화는 연속적인 것으로 해도 된다.
혼합 영역(190105) 내에, 발광 재료가 첨가된 영역(190106)을 가진다. 발광 재료에 의해, EL소자의 발광 색을 제어할 수 있다. 발광 재료에 의해, 캐리어를 트랩할 수 있다. 발광 재료로는, 퀴놀린 골격을 포함한 금속착체, 벤조옥사졸 골격을 포함한 금속착체, 벤조티아졸 골격을 포함한 금속착체 등 이외에도, 각종 형광색소를 사용할 수 있다. 이러한 발광 재료를 첨가함으로써, EL소자의 발광 색을 제어할 수 있다.
양극(190101)으로는, 효율적으로 정공을 주입하기 위해서, 일함수가 큰 전극재료를 사용하는 것이 바람직하다. 예를 들면 인듐 주석산화물(ITO), 인듐 아연산화물(IZO), ZnO, SnO2 또는 In2O3 등의 투광성을 가지는 전극을 사용할 수 있다. 또는, 투광성을 가질 필요가 없으면, 양극(190101)은, 불투명 금속재료로 해도 된다.
정공수송 재료로는, 방향족 아민계 화합물 등을 사용할 수 있다.
전자수송 재료로는, 퀴놀린 유도체, 8-퀴놀리놀 또는 그 유도체를 배위자로 하는 금속착체(특히, 트리스(8-퀴놀리노라토)알루미늄(Alq3)) 등을 사용할 수 있다.
음극(190102)으로는, 효율적으로 전자를 주입하기 위해서, 일함수가 작은 전극재료를 사용하는 것이 바람직하다. 알루미늄, 인듐, 마그네슘, 은, 칼슘, 바륨, 리튬 등의 금속을 단체(單體)로 사용할 수 있다. 또는, 이 금속들의 합금으로 해도 되고, 이 금속들과 다른 금속과의 합금으로 해도 된다.
도 79a와는 다른 구성의 EL소자의 모식도를 도 79b에 나타낸다. 이때, 도 79a와 같은 부분은 동일한 부호를 사용해서 나타내고, 설명은 생략한다.
도 79b에서는, 발광 재료가 첨가된 영역을 가지지 않는다. 그러나, 전자수송 영역(190104)에 첨가하는 재료로서, 전자수송성 및 발광성를 모두 가지는 재료(전자수송 발광 재료), 예를 들면 트리스(8-퀴놀리노라토)알루미늄(Alq3)을 사용하는 구성으로 해서 발광을 행할 수 있다.
혹은, 정공수송 영역(190103)에 첨가하는 재료로서, 정공수송성 및 발광성를 모두 가지는 재료(정공수송 발광 재료)를 사용해도 된다.
도 79a및 도 79b와는 다른 구성의 EL소자의 모식도를 도 79c에 나타낸다. 이때, 도 79a및 도 79b와 같은 부분은 동일한 부호를 사용해서 나타내고, 설명은 생략한다.
도 79c에 있어서, 정공수송 재료에 비해 최고피점 분자궤도와 최저피점 분자궤도와의 에너지 차이가 큰 정공 블로킹성 재료가, 혼합 영역(190105) 내에 첨가된 영역(190107)을 가진다. 정공 블로킹성 재료가 첨가된 영역(190107)을, 혼합 영역(190105) 내의 발광 재료가 첨가된 영역(190106)보다 음극(190102)측에 배치함으로써, 캐리어의 재결합률을 상승시키고, 발광 효율을 상승시킬 수 있다. 상기, 정공 블로킹성 재료가 첨가된 영역(190107)을 설치하는 구성은, 특히, 삼중항 여기자에 의한 발광(인광)을 이용하는 EL소자에 있어서 유효하다.
도 79a, 도 79b 및 도 79c와는 다른 구성의 EL소자의 모식도를 도 79d에 나타낸다. 이때, 도 79a, 도 79b, 및 도 79c와 같은 부분은 동일한 부호를 사용해서 나타내고, 설명은 생략한다.
도 79d에 있어서, 전자수송 재료에 비해 최고피점 분자궤도와 최저피점 분자궤도와의 에너지 차이가 큰 전자 블로킹성 재료가, 혼합 영역(190105) 내에 첨가된 영역(190108)을 가진다. 전자 블로킹성 재료가 첨가된 영역(190108)을, 혼합 영역(190105) 내의 발광 재료가 첨가된 영역(190106)보다 양극(190101)측에 배치함으로써, 캐리어의 재결합률을 상승시키고, 발광 효율을 상승시킬 수 있다. 상기, 전자 블로킹성 재료가 첨가된 영역(190108)을 설치하는 구성은, 특히, 삼중항 여기자에 의한 발광(인광)을 이용하는 EL소자에 있어서 유효하다.
도 79e은, 도 79a, 도 79b, 도 79c, 및 도 79d와는 다른 혼합 접합형의 EL소자의 구성을 나타내는 모식도다. 도 79e에서는, EL소자의 전극에 접하는 EL층의 부분에, 금속재료를 첨가한 영역(190109)을 가지는 구성의 예를 게시한다. 도 79e에 있어서, 도 79a∼도 79d와 같은 부분은 동일한 부호를 사용해서 나타내고 설명은 생략한다. 도 79e에 나타내는 구성은, 예를 들면, 음극(190102)으로서 MgAg(Mg-Ag합금)을 사용하고, 전자수송 재료가 첨가된 전자수송 영역(190104)의, 음극(190102)에 접하는 영역에 Al(알루미늄) 합금을 첨가한 영역(190109)을 가지는 구성으로 해도 된다. 상기 구성에 의해, 음극의 산화를 방지하고, 또한, 음극으로부터의 전자의 주입 효율을 높일 수 있다. 이렇게 해서, 혼합 접합형의 EL소자에서는, 그 수명을 길게 할 수 있다. 구동전압도 낮게 할 수 있다.
상기 혼합 접합형의 EL소자를 제조하는 방법으로는, 공증착법 등을 사용할 수 있다.
도 79a∼도 79e에 나타낸 바와 같은 혼합 접합형의 EL소자에서는, 명확한 층의 계면이 존재하지 않고, 전하의 축적을 저감할 수 있다. 이렇게 해서, 그 수명을 길게 할 수 있다. 구동전압도 낮게 할 수 있다.
또한, 도 79a∼도 79e에 나타낸 구성은, 자유롭게 조합하여 실시할 수 있다.
또한, 혼합 접합형의 EL소자의 구성은, 이것에 한정되지 않고, 여러 가지 구성을 자유롭게 사용할 수 있다.
또한, EL소자의 EL층을 구성하는 유기재료로는, 저분자재료로 해도 되고 고분자재료로 해도 된다. 혹은, 이 재료들을 모두 사용해도 된다. 유기 화합물재료로서 저분자재료를 사용하는 경우에는, 증착법에 의해 성막할 수 있다. 한편, EL층으로서 고분자재료를 사용할 경우에서는, 고분자재료를 용매에 용해시키고, 스핀 도포법 또는 잉크젯 방식으로 성막할 수 있다.
EL층은, 중분자재료로 구성되어도 된다. 본 명세서에 있어서, 중분자계 유기발광 재료는, 승화성을 가지지 않고, 중합도가 20 정도 이하인 유기발광 재료를 나타내는 것으로 한다. EL층으로서 중분자재료를 사용할 경우에서는, 잉크젯 방식 등으로 성막할 수 있다.
또한, 저분자재료와, 고분자재료와, 중분자재료를 조합해서 사용해도 된다.
EL소자는, 단일항 여기자로부터의 발광(형광)을 이용하는 것으로 해도, 삼중항 여기자로부터의 발광(인광)을 이용하는 것으로 해도 된다.
한편, 본 실시예에 있어서, 여러 가지 도면을 사용해서 서술했지만, 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 지금까지 서술한 도면에 있어서, 각각의 부분에 대해서, 다른 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
마찬가지로, 본 실시예의 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 실시예의 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 본 실시예의 도면에 있어서, 각각의 부분에 대해서, 다른 실시예의 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
또한, 본 실시예는, 다른 실시예에서 서술한 내용(일부여도 된다)을, 구체화화했을 경우의 일례, 약간 변형했을 경우의 일례, 일부를 변경했을 경우의 일례, 개량했을 경우의 일례, 상세하게 서술했을 경우의 일례, 응용했을 경우의 일례, 관련이 있는 부분에 관한 일례 등을 나타내고 있다. 따라서, 다른 실시예에서 서술한 내용은, 본 실시예에의 적용, 조합, 또는 치환을 자유롭게 행할 수 있다.
(실시예 18)
본 실시예에 있어서는, EL소자의 구조에 관하여 설명한다. 특히, 무기EL소자의 구조에 관하여 설명한다.
발광 재료에 사용하는 모체 재료로는, 황화물, 산화물, 질화물을 사용할 수 있다. 황화물로는, 예를 들면 황화아연(ZnS), 황화카드뮴(CdS), 황화칼슘(CaS), 황화이트륨(Y2S3), 황화갈륨(Ga2S3), 황화스트론튬(SrS), 황화바륨(BaS) 등을 사용할 수 있다. 산화물로는, 예를 들면 산화아연(ZnO), 산화이트륨(Y203) 등을 사용할 수 있다. 질화물로는, 예를 들면 질화알루미늄(AlN), 질화갈륨(GaN), 질화인듐(InN) 등을 사용할 수 있다. 또한, 셀렌화아연(ZnSe), 텔루르화아연(ZnTe) 등도 사용할 수 있고, 황화칼슘-갈륨(CaGa2S4), 황화스트론튬-갈륨(SrGa2S4), 황화바륨-갈륨(BaGa2S4) 등의 3원계의 혼정으로 해도 된다.
국소형 발광의 발광중심으로서, 망간(Mn), 구리(Cu), 사마륨(Sm), 테르븀(Tb), 에르븀(Er), 툴륨(Tm), 유로퓸(Eu), 세륨(Ce), 프라세오디뮴(Pr) 등을 사용할 수 있다. 또한, 전하보상으로서, 불소(F), 염소(Cl) 등의 할로겐 원소가 첨가되어도 된다.
한편, 도너-억셉터 재결합형 발광의 발광중심으로서, 도너 준위를 형성하는 제1 불순물원소 및 억셉터 준위를 형성하는 제2 불순물원소를 포함한 발광 재료를 사용할 수 있다. 제1 불순물원소는, 예를 들면 불소(F), 염소(Cl), 알루미늄(Al) 등을 사용할 수 있다. 제2 불순물원소로서는, 예를 들면 구리(Cu), 은(Ag) 등을 사용할 수 있다.
도 80a 내지 80c에 발광소자로 사용할 수 있는 박막형 무기EL소자의 일례를 게시한다. 도 80a 내지 80c에 있어서, 발광소자는, 제1 전극층(120100), 전계발광층(120102), 제2 전극층(120103)을 포함한다.
도 80b 및 도 80c에 나타내는 발광소자는, 도 80a의 발광소자에 있어서, 전극층과 전계발광층 사이에 절연막을 설치하는 구조다. 도 80b에 나타내는 발광소자는, 제1 전극층(120100)과 전계발광층(120102) 사이에 절연막(120104)을 가지고, 도 80c에 나타내는 발광소자는, 제1 전극층(120100)과 전계발광층(120102) 사이에 절연막(120105), 제2 전극층(120103)과 전계발광층(120102) 사이에 절연막(120106)을 가지고 있다. 이렇게 절연막은 전계발광층을 개재하는 한 쌍의 전극층 중 한쪽의 사이에만 형성해도 되고, 양쪽의 사이에 형성해도 된다. 절연막은 단층으로 해도 되고 복수 층을 가지는 적층으로 해도 된다.
도 81a 내지 81c에 발광소자로 사용할 수 있는 분산형 무기EL소자의 일례를 게시한다. 도 81a에 있어서의 발광소자는, 제1 전극층(120200), 전계발광층(120202), 제2 전극층(120203)의 적층구조를 가지고, 전계발광층(120202) 내에 바인더에 의해 유지된 발광 재료(120201)를 포함한다.
도 81b 및 도 81c에 나타내는 발광소자는, 도 81a의 발광소자에 있어서, 전극층과 전계발광층 사이에 절연막을 설치하는 구조다. 도 81b에 나타내는 발광소자는, 제1 전극층(120200)과 전계발광층(120202) 사이에 절연막(120204)을 가지고, 도 81c에 나타내는 발광소자는, 제1 전극층(120200)과 전계발광층(120202) 사이에 절연막(120205), 제2 전극층(120203)과 전계발광층(120202) 사이에 절연막(120206)을 가지고 있다. 이렇게 절연막은 전계발광층을 개재하는 한 쌍의 전극층 중 한쪽의 사이에만 형성해도 되고, 양쪽의 사이에 형성해도 된다. 절연막은, 단층으로 해도 되고 복수층을 가지는 적층으로 해도 된다.
도 81b에서는 제1 전극층(120200)에 접하도록 절연막(120204)이 설치되지만, 절연막과 전계발광층의 순서를 역으로 해서, 제2 전극층(120203)에 접하도록 절연막(120204)을 형성해도 된다.
도 80에 있어서의 절연막(120104), 도 81에 있어서의 절연막(120204)과 같은 절연막에 사용할 수 있는 재료는, 절연 내압이 높고, 치밀한 막질인 것이 바람직하다. 또한, 유전율이 높은 것이 바람직하다. 예를 들면 산화실리콘(Si02), 산화이트륨(Y203), 산화티탄(TiO2), 산화알루미늄(A1203), 산화하프늄(HfO2), 산화탄탈(Ta205), 티탄산바륨(BaTiO3), 티탄산스트론튬(SrTiO3), 티탄산연(PbTiO3), 질화실리콘(Si3N4) 또는 산화지르코늄(ZrO2) 등, 혹은 이것들의 혼합막 또는 2종 이상의 적층막을 사용할 수 있다. 이러한 절연막은, 스퍼터링, 증착, CVD 등에 의해 성막할 수 있다. 절연막은 이러한 절연재료의 입자를 바인더 내에 분산시켜서 성막해도 된다. 바인더 재료는, 전계발광층에 포함되는 바인더와 같은 재료, 방법을 사용해서 형성하는 것이 바람직하다. 막 두께는 특별히 한정되지 않지만, 바람직하게는 10∼1000nm의 범위다.
또한, 발광소자는, 전계발광층을 개재하는 한 쌍의 전극층 사이에 전압을 인가하여 발광을 얻을 수 있는데, 직류구동 또는 교류구동으로 동작할 수 있다.
한편, 본 실시예에 있어서, 여러 가지 도면을 사용해서 서술했지만, 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 지금까지 서술한 도면에 있어서, 각각의 부분에 대해서, 다른 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
마찬가지로, 본 실시예의 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 실시예의 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 본 실시예의 도면에 있어서, 각각의 부분에 대해서, 다른 실시예의 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
또한, 본 실시예는, 다른 실시예에서 서술한 내용(일부여도 된다)을, 구체화화했을 경우의 일례, 약간 변형했을 경우의 일례, 일부를 변경했을 경우의 일례, 개량했을 경우의 일례, 상세하게 서술했을 경우의 일례, 응용했을 경우의 일례, 관련이 있는 부분에 관한 일례 등을 나타내고 있다. 따라서, 다른 실시예에서 서술한 내용은, 본 실시예에의 적용, 조합, 또는 치환을 자유롭게 행할 수 있다.
(실시예 19)
본 실시예에 있어서는, 표시장치의 일례, 특히 광학적인 취급을 행할 경우에 관하여 설명한다.
도 82a 및 82b에 나타내는 배면 투영형 표시장치(130100)는, 프로젝터 유닛(130111), 미러(130112), 스크린 패널(130101)을 구비하고 있다. 그 밖에, 스피커(130102), 조작 스위치류(130104)를 구비해도 된다. 이 프로젝터 유닛(130111)은, 배면 투영형 표시장치(130100)의 케이싱(130110)의 하부에 설치되고, 영상신호에 근거하여 영상을 투영하는 투사광을 미러(130112)를 향해서 투사한다. 배면 투영형 표시장치(130100)는 스크린 패널(130101)의 배면으로부터 투영되는 영상을 표시하는 구성으로 되어 있다.
한편, 도 83은, 전면 투영형 표시장치(130200)를 나타낸다. 전면 투영형 표시장치(130200)는, 프로젝터 유닛(130111)과 투사 광학계(130201)를 구비하고 있다. 이 투사 광학계(130201)는 전면에 설치하는 스크린 등에 영상을 투영하는 구성이 되어 있다.
도 82에 나타내는 배면 투영형 표시장치(130100), 도 83에 나타내는 전면 투영형 표시장치(130200)에 적용되는 프로젝터 유닛(130111)의 구성을 이하에 설명한다.
도 84는, 프로젝터 유닛(130111)의 일 구성예를 나타낸다. 이 프로젝터 유닛(130111)은, 광원 유닛(130301) 및 변조 유닛(130304)을 구비하고 있다. 광원 유닛(130301)은, 렌즈류를 포함해서 구성되는 광원 광학계(130303)와, 광원 램프(130302)를 구비하고 있다. 광원 램프(130302)는 미광이 확산하지 않도록 케이싱 내에 수납되어 있다. 광원 램프(130302)로는, 대광량의 빛을 방사할 수 있는, 예를 들면 고압 수은 램프 또는 크세논 램프 등을 사용할 수 있다. 광원 광학계(130303)는, 광학 렌즈, 편광기능을 가지는 필름, 위상차를 조절하기 위한 필름, IR필름 등을 적당하게 설치해서 구성된다. 그리고, 광원 유닛(130301)은, 방사광이 변조 유닛(130304)에 입사하도록 설치되어 있다. 변조 유닛(130304)은, 복수의 표시 패널(130308), 컬러필터, 위상차판(130307), 다이클로익 미러(130305), 전반사 미러(130306), 프리즘(130309), 투사 광학계(130310)를 구비하고 있다. 광원 유닛(130301)으로부터 방사된 빛은, 다이클로익 미러(130305)에서 복수의 광로로 분리된다.
각 광로에는, 소정의 파장 혹은 파장대의 빛을 투과하는 컬러필터와, 표시 패널(130308)이 구비되어 있다. 투과형인 표시 패널(130308)은 영상신호에 근거하여 투과광을 변조한다. 표시 패널(130308)을 투과한 각 색의 빛은, 프리즘(130309)에 입사하여 투사 광학계(130310)를 통해, 스크린 위에 영상을 표시한다. 이때, 프레넬 렌즈가 미러와 스크린 사이에 설치되어도 된다. 그리고, 프로젝터 유닛(130111)에 의해 투사되어 미러에서 반사되는 투영광은, 프레넬 렌즈에 의해 평행광으로 변환되어, 스크린에 투영된다. 평행광은, 주광선과 광축의 차이가 ±10° 이하인 것이 바람직하다. 더 바람직하게는, 광선과 광축의 차이가 ±5° 이하인 것이 바람직하다.
도 85로 나타내는 프로젝터 유닛(130111)은, 반사형 표시 패널(130407, 130408, 130409)을 구비한 구성을 나타낸다.
도 85로 나타내는 프로젝터 유닛(130111)은, 광원 유닛(130301)과 변조 유닛(130400)을 구비하고 있다. 광원 유닛(130301)은, 도 84와 동일한 구성으로 해도 된다. 광원 유닛(130301)으로부터의 빛은, 다이클로익 미러(130401, 130402), 전반사 미러(130403)에 의해, 복수의 광로로 나누어져서, 편광 빔 스플리터(130404, 130405, 130406)에 입사한다. 편광 빔 스플리터(130404, 130405, 130406)는, 각 색에 대응하는 반사형 표시 패널(130407, 130408, 130409)에 대응해서 설치된다. 반사형 표시 패널(130407, 130408, 130409)은, 영상신호에 근거하여 반사광을 변조한다. 반사형 표시 패널(130407, 130408, 130409)에서 반사된 각 색의 빛은, 프리즘(130410)에 입사함으로써 합성되어서, 투사 광학계(130411)를 통해 투사된다.
광원 유닛(130301)으로부터 방사된 빛은, 다이클로익 미러(130401)에서 적색 파장영역의 빛만을 투과하고, 녹색 및 청색 파장영역의 빛을 반사한다. 또한, 다이클로익 미러(130402)에서는, 녹색의 파장영역의 빛만이 반사된다. 다이클로익 미러(130401)를 투과한 적색 파장영역의 빛은, 전반사 미러(130403)에서 반사되어, 편광 빔 스플리터(130404)에 입사하고, 청색 파장영역의 빛은 편광 빔 스플리터(130405)에 입사하고, 녹색의 파장영역의 빛은 편광 빔 스플리터(130406)에 입사한다. 편광 빔 스플리터(130404, 130405, 130406)는, 입사광을 P편광과 S편광으로 분리하는 기능을 가지고, 또한 P편광만을 투과하는 기능을 가진다. 반사형 표시 패널(130407, 130408, 130409)은, 영상신호에 근거하여 입사한 빛을 편광한다.
각 색에 대응하는 반사형 표시 패널(130407, 130408, 130409)에는 각 색에 대응하는 S편광만이 입사한다. 이때, 반사형 표시 패널(130407, 130408, 130409)은 액정 패널로 해도 된다. 이때, 액정 패널은 전계 제어 복굴절 모드(ECB)로 동작한다. 그리고, 액정분자는 기판에 대해 어느 각도를 가지고 수직 배향하고 있다. 따라서, 반사형 표시 패널(130407, 130408, 130409)은 화소가 오프 상태에 있을 때는 입사광의 편광상태를 변화시키지 않고 반사시키도록 표시 분자가 배향하고 있다. 그리고, 화소가 온 상태에 있을 때는 표시 분자의 배향상태가 변화되고, 입사광의 편광상태가 변화된다.
도 85에 나타내는 프로젝터 유닛(130111)은, 도 82에 나타내는 배면 투영형 표시장치(130100) 및, 도 83에 나타내는 전면 투영형 표시장치(130200)에 적용할 수 있다.
도 86에 나타내는 프로젝터 유닛은 단판식의 구성을 나타낸다. 도 86a에 나타낸 프로젝터 유닛(130111)은, 광원 유닛(130301), 표시 패널(130507), 투사 광학계(130511), 위상차판(130504)을 구비하고 있다. 투사 광학계(130511)는 하나 또는 복수의 렌즈로 구성되어 있다. 표시 패널(130507)에는 컬러필터가 구비되어 있어도 된다.
도 86b는, 필드 시퀀셜 방식으로 동작하는 프로젝터 유닛(130111)의 구성을 나타낸다. 필드 시퀀셜 방식은, 적색, 녹색, 청색 등의 각 색의 빛을 시간 간격을 두고 순차 표시 패널에 입사시켜서, 컬러필터 없이 컬러 표시를 행하는 방식이다. 특히, 입력 신호 변화에 대한 응답 속도가 큰 표시 패널과 조합하면, 고화질 영상을 표시할 수 있다. 도 86b에서는, 광원 유닛(130301)과 표시 패널(130508)의 사이에, 적색, 녹색, 청색 등의 복수의 컬러필터가 구비된 회전식의 컬러필터판(130505)을 구비하고 있다.
도 86c에 나타내는 프로젝터 유닛(130111)은, 컬러 표시의 방식으로, 마이크로 렌즈를 사용한 색 분리 방식의 구성을 나타낸다. 이 방식은, 마이크로렌즈 어레이(130506)를 표시 패널(130509)의 광입사측에 구비하고, 각 색의 빛을 각각의 방향에서 조명함으로써 컬러 표시를 실현하는 방식이다. 이 방식을 채용하는 프로젝터 유닛(130111)은, 컬러필터에 의한 빛의 손실이 적으므로, 광원 유닛(130301)으로부터의 빛을 유효하게 이용할 수 있는 특징이 있다. 도 86c에 나타내는 프로젝터 유닛(130111)은, 표시 패널(130509)에 대하여 각 색의 빛을 각각의 방향에서 조명하도록, 다이클로익 미러(130501), 다이클로익 미러(130502), 적색광용 다이클로익 미러(130503)를 구비하고 있다.
한편, 본 실시예에 있어서, 여러 가지 도면을 사용해서 서술했지만, 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 지금까지 서술한 도면에 있어서, 각각의 부분에 대해서, 다른 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
마찬가지로, 본 실시예의 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 실시예의 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 본 실시예의 도면에 있어서, 각각의 부분에 대해서, 다른 실시예의 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
또한, 본 실시예는, 다른 실시예에서 서술한 내용(일부여도 된다)을, 구체화화했을 경우의 일례, 약간 변형했을 경우의 일례, 일부를 변경했을 경우의 일례, 개량했을 경우의 일례, 상세하게 서술했을 경우의 일례, 응용했을 경우의 일례, 관련이 있는 부분에 관한 일례 등을 나타내고 있다. 따라서, 다른 실시예에서 서술한 내용은, 본 실시예에의 적용, 조합, 또는 치환을 자유롭게 행할 수 있다.
(실시예 20)
본 실시예에서는, 전자기기의 예에 관하여 설명한다.
도 87은 표시 패널(900101)과, 회로기판(900111)을 조합한 표시 패널 모듈을 나타낸다. 표시 패널(900101)은 화소부(900102), 주사선 구동회로(900103) 및 신호선 구동회로(900104)를 가지고 있다. 회로기판(900111)에는, 예를 들면 컨트롤 회로(900112) 및 신호 분할 회로(900113) 등이 형성되어 있다. 표시 패널(900101)과 회로기판(900111)은 접속 배선(900114)에 의해 접속되어 있다. 접속 배선에는 FPC 등을 사용할 수 있다.
도 92는, 텔레비전 수상기의 주요한 구성을 나타내는 블럭도다. 튜너(900201)는 영상신호와 음성신호를 수신한다. 영상신호는, 영상신호 증폭회로(900202)와, 영상신호 증폭회로(900202)로부터 출력되는 신호를 적색, 녹색, 청색 각 색에 대응한 색신호로 변환하는 영상신호 처리회로(900203)와, 그 영상신호를 구동회로의 입력 사양으로 변환하기 위한 컨트롤 회로(900212)에 의해 처리된다. 컨트롤 회로(900212)는, 주사선 구동회로(900214)와 신호선 구동회로(900204)에 각각 신호를 출력한다. 그리고, 주사선 구동회로(900214)와 신호선 구동회로(900204)가 표시 패널(900211)을 구동한다. 디지털 구동할 경우에는, 신호선측에 신호 분할 회로(900213)를 설치하고, 입력 디지털 신호를 m개(m은 양의 정수)로 분할해서 공급하는 구성으로 해도 된다.
튜너(900201)에서 수신한 신호 중, 음성신호는 음성신호 증폭회로(900205)에 보내지고, 그 출력은 음성신호 처리회로(900206)를 거쳐 스피커(900207)에 공급된다. 제어회로(900208)는 수신국(수신 주파수) 및 음량의 제어 정보를 입력부(900209)로부터 받고, 튜너(900201) 또는 음성신호 처리회로(900206)에 신호를 송출한다.
도 92와는 다른 형태의 표시 패널 모듈을 장착한 텔레비전 수상기에 대해서 도 93a에 나타낸다. 도 93a에 있어서, 케이싱(900301) 내에 구비된 표시 화면(900302)은, 표시 패널 모듈로 형성된다. 또한, 스피커(900303), 입력 수단(조작키(900304), 접속 단자(900305), 센서(900306)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도(傾度), 진동, 냄새 또는 적외선을 측정하는 기능을 포함한 것), 마이크로폰(900307)) 등이 적당하게 구비되어도 된다.
도 93b에, 와이어리스로 디스플레이만을 이동할 수 있는 텔레비전 수상기를 나타낸다. 이 텔레비전 수상기에는, 표시부(900313), 스피커부(900317), 입력 수단(조작키(900316), 접속 단자(900318), 센서(900319)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함한 것), 마이크로폰(900320)) 등이 적당하게 구비되어 있다. 케이싱(900312)에는 배터리 및 신호 수신기가 구비되어 있고, 그 배터리로 표시부(900313), 스피커부(900317), 센서(900319) 및 마이크로폰(900320)을 구동시킨다. 배터리는 충전기(900310)에서 반복해서 충전할 수 있게 되어 있다. 충전기(900310)는 영상신호를 송수신할 수 있고, 그 영상신호를 디스플레이의 신호 수신기에 송신할 수 있다. 도 93b에 나타내는 장치는, 조작키(900316)에 의해 제어된다. 또는, 도 93b에 나타내는 장치는, 조작키(900316)를 조작함으로써, 충전기(900310)에 신호를 보내는 것이 가능하다. 즉, 영상음성 쌍방향 통신장치로 해도 된다. 또는, 도 93b에 나타내는 장치는, 조작키(900316)를 조작함으로써, 충전기(900310)에 신호를 보내고, 또한 충전기(900310)가 송신할 수 있는 신호를 다른 전자기기에 수신시킴으로써, 기타 전자기기의 통신 제어도 가능하다. 즉, 범용 원격 제어장치로 해도 된다. 또한, 본 실시예의 각각의 도면에서 서술한 내용(일부라도 된다)을 표시부(900313)에 적용할 수 있다.
다음에 도 94를 참조하여, 휴대전화의 구성예에 관하여 설명한다.
표시 패널(900501)은 하우징(900530)에 탈착하도록 삽입된다. 하우징(900530)은 표시 패널(900501)의 사이즈에 맞추어, 형상 또는 치수를 적당하게 변경할 수 있다. 표시 패널(900501)을 고정한 하우징(900530)은 프린트 기판(900531)에 삽입되어 모듈로 조립할 수 있다.
표시 패널(900501)은 FPC(900513)를 통해 프린트 기판(900531)에 접속된다. 프린트 기판(900531)에는, 스피커(900532), 마이크로폰(900533), 송수신회로(900534), CPU, 컨트롤러 등을 포함한 신호 처리 회로(900535) 및 센서(900541)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함한 것)가 형성되어 있다. 이러한 모듈과, 조작키(900536), 배터리(900537)를 조합하여, 케이싱(900539)에 수납한다. 표시 패널(900501)의 화소부는 케이싱(900539)에 형성된 개구창에서 시인할 수 있는 방법으로 배치한다.
표시 패널(900501)은, 화소부와 일부의 주변구동회로(복수의 구동회로 중 동작 주파수가 낮은 구동회로)를 기판 위에 트랜지스터를 사용해서 일체로 형성하고, 일부의 주변구동회로(복수의 구동회로 중 동작 주파수가 높은 구동회로)를 IC칩 위에 형성하고, 그 IC칩을 COG(Chip On Glass)로 표시 패널(900501)에 설치해도 된다. 또는, 그 IC칩을 TAB(Tape Auto Bonding) 또는 프린트 기판을 사용해서 유리 기판과 접속해도 된다. 이러한 구성으로 함으로써, 표시장치의 저소비 전력화를 꾀하고, 휴대전화기의 일회의 충전에 의한 사용 시간을 길게 할 수 있다. 휴대전화기의 저비용화를 꾀할 수 있다.
도 94에 나타낸 휴대전화는, 여러 가지 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능을 가진다. 캘린더, 날짜 또는 시간 등을 표시부에 표시하는 기능을 가진다. 표시부에 표시한 정보를 조작 또는 편집하는 기능을 가진다. 여러 가지 소프트웨어(프로그램)에 의해 처리를 제어하는 기능을 가진다. 무선통신기능을 가진다. 무선통신기능을 사용해서 다른 휴대전화, 고정 전화 또는 음성통신기기와 통화하는 기능을 가진다. 무선통신기능을 사용해서 여러 가지 컴퓨터 네트워크에 접속하는 기능을 가진다. 무선통신기능을 사용해서 여러 가지 데이터의 송신 또는 수신을 행하는 기능을 가진다. 착신, 데이터의 수신, 또는 알람에 따라 바이블레이터가 동작하는 기능을 가진다. 착신, 데이터의 수신, 또는 알람에 따라 소리가 발생하는 기능을 가진다. 또한, 도 94에 나타낸 휴대전화가 가지는 기능은 이것에 한정되지 않고, 여러 가지 기능을 가질 수 있다.
도 95a는 디스플레이이며, 케이싱(900711), 지지대(900712), 표시부(900713), 스피커(900717), LED램프(900719), 입력 수단(접속단자(900714), 센서(900715)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전기장, 전류, 전압, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함한 것), 마이크로폰(900716), 조작키(900718)) 등을 포함한다. 도 95a에 나타내는 디스플레이는, 여러 가지 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능을 가진다. 이때, 도 95a에 나타내는 디스플레이가 가지는 기능은 이것에 한정되지 않고, 여러 가지 기능을 가질 수 있다.
도 95b는 카메라이며, 본체(900731), 표시부(900732), 셔터버튼(900736), 스피커(900740), LED램프(900741), 입력 수단(수상부(900733), 조작키(900734), 외부접속 포트(900735), 접속 단자(900737), 센서(900738)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함한 것), 마이크로폰(900739)) 등을 포함한다. 도 95b에 나타내는 카메라는, 정지 화상을 촬영하는 기능을 가진다. 동영상을 촬영하는 기능을 가진다. 촬영한 화상(정지 화상, 동영상)을 자동으로 보정하는 기능을 가진다. 촬영한 화상을 기록 매체(외부 또는 디지털 카메라에 내장)에 보존하는 기능을 가진다. 촬영한 화상을 표시부에 표시하는 기능을 가진다. 이때, 도 95b에 나타내는 카메라가 가지는 기능은 이것에 한정되지 않고, 여러 가지 기능을 가질 수 있다.
도 95c는 컴퓨터이며, 본체(900751), 케이싱(900752), 표시부(900753), 스피커(900760), LED램프(900761), 리더/라이터(900762), 입력 수단(키보드(900754), 외부접속 포트(900755), 포인팅 디바이스(900756), 접속 단자(900757), 센서(900758)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함한 것), 마이크로폰(900759)) 등을 포함한다. 도 95c에 나타내는 컴퓨터는, 여러 가지 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능을 가진다. 여러 가지 소프트웨어(프로그램)에 의해 처리를 제어하는 기능을 가진다. 무선통신 또는 유선통신 등의 통신기능을 가진다. 통신기능을 사용해서 여러 가지 컴퓨터 네트워크에 접속하는 기능을 가진다. 통신기능을 사용해서 여러 가지 데이터의 송신 또는 수신을 행하는 기능을 가진다. 이때, 도 95c에 나타내는 컴퓨터가 가지는 기능은 이것에 한정되지 않고, 여러 가지 기능을 가질 수 있다.
도 102a는 모바일 컴퓨터이며, 본체(901411), 표시부(901412), 스위치(901413), 스피커(901419), LED램프(901420), 입력 수단(조작키(901414), 적외선 포트(901415), 접속 단자(901416), 센서(901417)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함한 것), 마이크로폰(901418)) 등을 포함한다. 도 102a에 나타내는 모바일 컴퓨터는, 여러 가지 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능을 가진다. 표시부에 터치패널의 기능을 가진다. 캘린더, 날짜 또는 시간 등을 표시하는 기능을 표시부에 가진다. 여러 가지 소프트웨어(프로그램)에 의해 처리를 제어하는 기능을 가진다. 무선통신기능을 가진다. 무선통신기능을 사용해서 여러 가지 컴퓨터 네트워크에 접속하는 기능을 가진다. 무선통신기능을 사용해서 여러 가지 데이터의 송신 또는 수신을 행하는 기능을 가진다. 이때, 도 102a에 나타내는 모바일 컴퓨터가 가지는 기능은 이것에 한정되지 않고, 여러 가지 기능을 가질 수 있다.
도 102b는 기록 매체를 구비한 휴대형 화상재생장치(예를 들면, DVD재생장치)이며, 본체(901431), 케이싱(901432), 표시부A(901433), 표시부B(901434), 스피커부(901437), LED램프(901441), 입력 수단(기록 매체(DVD 등) 판독부(901435), 조작키(901436), 접속 단자(901438), 센서(901439)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함한 것), 마이크로폰(901440)) 등을 포함한다. 표시부A(901433)는 주로 화상정보를 표시하고, 표시부B(901434)는 주로 문자정보를 표시할 수 있다.
도 102c는 고글형 디스플레이이며, 본체(901451), 표시부(901452), 이어폰(901453), 지지부(901454), LED램프(901459), 스피커(901458), 입력 수단(접속 단자(901455), 센서(901456)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함한 것), 마이크로폰(901457)) 등을 포함한다. 도 102c에 나타내는 고글형 디스플레이는, 외부로부터 취득한 화상(정지 화상, 동영상, 텍스트 화상 등)을 표시부에 표시하는 기능을 가진다. 이때, 도 102c에 나타내는 고글형 디스플레이가 가지는 기능은 이것에 한정되지 않고, 여러 가지 기능을 가질 수 있다.
도 103a는 휴대형 게임기이며, 케이싱(901511), 표시부(901512), 스피커부(901513), 기억매체 삽입부(901515), LED램프(901519), 입력 수단(조작키(901514), 접속 단자(901516), 센서(901517)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함한 것), 마이크로폰(901518)) 등을 포함한다. 도 103a에 나타내는 휴대형 게임기는, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독해서 표시부에 표시하는 기능을 가진다. 다른 휴대형 게임기와 무선통신을 행해서 정보를 공유하는 기능을 가진다. 이때, 도 103a에 나타내는 휴대형 게임기가 가지는 기능은 이것에 한정되지 않고, 여러 가지 기능을 가질 수 있다.
도 103b는 텔레비전 수상 기능 부가 디지털 카메라이며, 본체(901531), 표시부(901532), 스피커(901534), 셔터 버튼(901535), LED램프(901541), 입력 수단(조작키(901533), 수상부(901536), 안테나(901537), 접속 단자(901538), 센서(901539)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함한 것), 마이크로폰(901540)) 등을 포함한다. 도 103b에 나타내는 텔레비전 수상기 장착 디지털 카메라는, 정지 화상을 촬영하는 기능을 가진다. 동영상을 촬영하는 기능을 가진다. 촬영한 화상을 자동으로 보정하는 기능을 가진다. 안테나로부터 여러 가지 정보를 취득하는 기능을 가진다. 촬영한 화상, 또는 안테나로부터 취득한 정보를 보존하는 기능을 가진다. 촬영한 화상, 또는 안테나로부터 취득한 정보를 표시부에 표시하는 기능을 가진다. 이때, 도 103b에 나타내는 텔레비전 수상기 장착 디지털 카메라가 가지는 기능은 이것에 한정되지 않고, 여러 가지 기능을 가질 수 있다.
도 104는 휴대형 게임기이며, 케이싱(901611), 제1 표시부(901612), 제2 표시부(901613), 스피커부(901614), 기록 매체 삽입부(901616), LED램프(901620), 입력 수단(조작키(901615), 접속 단자(901617), 센서(901618)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함한 것), 마이크로폰(901619)) 등을 포함한다. 도 104에 나타내는 휴대형 게임기는, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독해서 표시부에 표시하는 기능을 가진다. 다른 휴대형 게임기와 무선통신을 행해서 정보를 공유하는 기능을 가진다. 이때, 도 104에 나타내는 휴대형 게임기가 가지는 기능은 이것에 한정되지 않고, 여러 가지 기능을 가질 수 있다.
도 95a 내지 95c, 도 102a 내지 102c, 도 103a 내지 103c, 및 도 104에 나타낸 바와 같이, 전자기기는, 어떠한 정보를 표시하기 위한 표시부를 가지는 것을 특징으로 한다.
다음에 반도체장치의 응용예에 대해 설명한다.
도 96에, 반도체장치를, 건조물과 일체로 설치한 예에 대해서 나타낸다. 도 96은, 케이싱(900810), 표시부(900811), 조작부인 리모트 컨트롤 장치(900812), 스피커부(900813) 등을 포함한다. 반도체장치는, 벽걸이형으로 건물과 일체로 되어 있어, 넓은 스페이스를 필요로 하지 않고 설치할 수 있다.
도 97에, 건조물 내에 반도체장치를, 건조물과 일체로 설치한 다른 예에 대해서 나타낸다. 표시 패널(900901)은, 유닛배스(900902)와 일체로 부착되어 있고, 입욕자는 표시 패널(900901)의 시청이 가능하다. 표시 패널(900901)은 입욕자가 조작함으로써 정보를 표시하는 기능을 가진다. 광고 또는 오락 수단으로 이용할 수 있는 기능을 가진다.
이때, 반도체장치는, 도 97에서 나타낸 유닛배스(900902)의 측벽뿐만 아니라, 여러 가지 장소에 설치할 수 있다. 예를 들면, 거울면의 일부 또는 욕조 자체와 일체로 할 수도 있다. 이때, 표시 패널(900901)의 형상은, 거울면 또는 욕조의 형상에 맞춘 것으로 해도 된다.
도 98에, 반도체장치를, 건조물과 일체로 해서 설치한 다른 예에 대해서 나타낸다. 표시 패널(901002)은 주상체(901001)의 곡면에 맞춰서 만곡시켜서 부착되어 있다. 이때, 여기에서는 주상체(901001)를 전신주로 해서 설명한다.
도 98에 나타내는 표시 패널(901002)은, 인간의 시점보다 높은 위치에 설치된다. 전신주와 같이 실외에서 임립하고 있는 건조물에 표시 패널(901002)을 설치함으로써 불특정 다수의 시인자에게 광고할 수 있다. 여기에서, 표시패널(901002)은, 외부에서의 제어에 의해, 같은 화상을 표시시키는 것, 및 순시에 화상을 전환하는 것이 용이하기 때문에, 매우 효율적인 정보표시, 및 광고효과를 기대할 수 있다. 표시 패널(901002)에 자발광형 표시소자를 설치함으로써, 야간이어도, 시인성 높은 표시매체로서 유용하다고 할 수 있다. 전신주에 설치함으로써 표시패널(901002)의 전력공급 수단을 확보하기 용이하다. 재해 발생시 등의 비상 사태시에는, 이재민에게 재빠르게 정확한 정보를 전달하는 수단이 될 수 있다.
이때, 표시 패널(901002)로는, 예를 들면, 필름형 기판에 유기 트랜지스터 등의 스위칭소자를 설치해서 표시소자를 구동함으로써 화상의 표시를 행하는 표시 패널을 사용할 수 있다.
한편, 본 실시예에서, 건조물로서 벽, 주상체, 유닛배스를 예로 했지만, 본 실시예는 이것에 한정되지 않고, 여러 가지 건조물에 반도체장치를 설치할 수 있다.
다음으로, 반도체장치를, 이동체와 일체로 해서 설치한 예에 대해서 나타낸다.
도 99는 반도체장치를, 자동차와 일체로 해서 설치한 예에 대해서 나타낸 도면이다. 표시 패널(901102)은 자동차 차체(901101)와 일체로 부착되어 있고, 차체의 동작 또는 차체 내외에서 입력되는 정보를 온디맨드로 표시할 수 있다. 또한, 네비게이션 기능을 가져도 된다.
한편, 반도체장치는, 도 99에서 나타낸 차체(901101)뿐만 아니라, 여러 가지 장소에 설치할 수 있다. 예를 들면, 유리창, 도어, 핸들, 변속 기어, 좌석 시트, 백미러 등과 일체로 해도 된다. 이때, 표시 패널(901102)의 형상은, 설치하는 물체의 형상에 맞춘 것으로 해도 된다.
도 100은, 반도체장치를, 열차차량과 일체로 해서 설치한 예에 대해서 나타낸 도면이다.
도 100a는, 열차차량의 도어(901201)의 유리에 표시 패널(901202)을 설치한 예에 대해서 나타낸 도면이다. 종래의 종이에 의한 광고에 비해, 광고 전환시에 필요해지는 인건비가 들지 않는다는 이점이 있다. 표시 패널(901202)은, 외부로부터의 신호에 의해 표시부에서 표시되는 화상의 전환을 순시에 행할 수 있기 때문에, 예를 들면, 전차의 승강객의 손님층이 바뀌는 시간대마다 표시 패널의 화상을 전환할 수 있어, 보다 효과적인 광고효과를 기대할 수 있다.
도 100b는, 열차차량의 도어(901201)의 유리 이외에, 유리창(901203), 및 천정(901204)에 표시 패널(901202)을 설치한 예에 대해서 나타낸 도면이다. 이렇게, 반도체장치는, 종래에는 설치가 곤란했던 장소에 용이하게 설치할 수 있기 때문에, 효과적인 광고효과를 얻을 수 있다. 반도체장치는, 외부로부터의 신호에 의해 표시부에서 표시되는 화상의 전환을 순시에 행할 수 있기 때문에, 광고 전환시의 비용 및 시간을 절감할 수 있어, 보다 유연한 광고의 운용 및 정보전달이 가능해진다.
또한, 반도체장치는, 도 100에 나타낸 도어(901201), 유리창(901203), 및 천정(901204)뿐만 아니라, 여러 가지 장소에 설치할 수 있다. 예를 들면, 손잡이, 좌석 시트, 난간, 바닥 등과 일체로 해도 된다. 이때, 표시 패널(901202)의 형상은, 설치하는 물체의 형상에 맞춘 것으로 해도 된다.
도 101은, 반도체장치를, 여객용 비행기와 일체로 해서 설치한 예에 대해서 나타낸 도면이다.
도 101a는, 여객용 비행기의 시트 상부의 천정(901301)에 표시 패널(901302)을 설치했을 때의, 사용시의 형상에 대해서 나타낸 도면이다. 표시 패널(901302)은, 천정(901301)과 힌지부(901303)를 통해 일체로 부착되어 있고, 힌지부(901303)의 신축에 의해 승객은 표시 패널(901302)을 시청할 수 있게 된다. 표시 패널(901302)은 승객이 조작함으로써 정보를 표시하는 기능을 가진다. 광고 또는 오락수단으로 이용할 수 있는 기능을 가진다. 도 101b에 나타낸 바와 같이, 힌지부를 구부려서 천정(901301)에 격납함으로써, 이착륙시의 안전에 배려할 수 있다. 또한, 긴급시에 표시 패널의 표시소자를 점등시킴으로써 정보전달 수단 및 유도등으로 이용할 수도 있다.
또한, 반도체장치는, 도 101에서 나타낸 천정(901301)뿐만 아니라, 여러 가지 장소에 설치할 수 있다. 예를 들면, 좌석 시트, 시트 테이블, 팔걸이, 창문 등과 일체로 해도 된다. 다수의 사람이 동시에 시청할 수 있는 대형의 표시 패널을, 기체의 벽에 설치해도 된다. 이때, 표시 패널(901302)의 형상은, 설치하는 물체의 형상에 맞춘 것으로 해도 된다.
또한, 본 실시예에 있어서, 이동체로는 전차차량 본체, 자동차 차체, 비행기 차체에 대해서 예시했지만 이것에 한정되지 않고, 자동이륜차, 자동사륜차(자동차, 버스 등을 포함한다), 전차(모노 레일, 철도 등을 포함한다), 선박 등, 여러 가지 것에 설치할 수 있다. 반도체장치는, 외부로부터의 신호에 의해, 이동체 내에 있어서의 표시 패널의 표시를 순시에 전환할 수 있기 때문에, 이동체에 반도체장치를 설치함으로써, 이동체를 불특정 다수의 고객을 대상으로 삼은 광고 표시판, 재해발생시의 정보표시판 등의 용도에 사용할 수 있게 된다.
한편, 본 실시예에 있어서, 여러 가지 도면을 사용해서 서술했지만, 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 지금까지 서술한 도면에 있어서, 각각의 부분에 대해서, 다른 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
마찬가지로, 본 실시예의 각각의 도면에서 서술한 내용(일부여도 된다)은, 다른 실시예의 도면에서 서술한 내용(일부여도 된다)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 행할 수 있다. 또한, 본 실시예의 도면에 있어서, 각각의 부분에 대해서, 다른 실시예의 부분을 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
또한, 본 실시예는, 다른 실시예에서 서술한 내용(일부여도 된다)을, 구체화화했을 경우의 일례, 약간 변형했을 경우의 일례, 일부를 변경했을 경우의 일례, 개량했을 경우의 일례, 상세하게 서술했을 경우의 일례, 응용했을 경우의 일례, 관련이 있는 부분에 관한 일례 등을 나타내고 있다. 따라서, 다른 실시예에서 서술한 내용은, 본 실시예에의 적용, 조합, 또는 치환을 자유롭게 행할 수 있다.
(실시예 21)
이상에 나타낸 바와 같이, 본 명세서에는 적어도 이하의 발명이 포함된다.
액정표시장치는, 액정소자를 가지는 화소와, 구동회로를 가지고, 상기 구동회로는, 제1 트랜지스터와, 제2 트랜지스터와, 제3 트랜지스터와, 제4 트랜지스터와, 제5 트랜지스터와, 제6 트랜지스터와, 제7 트랜지스터와, 제8 트랜지스터를 가지고, 상기 제1 트랜지스터의 제1 전극이 제4 배선에 전기적으로 접속되고, 상기 제1 트랜지스터의 제2 전극이 제3 배선에 전기적으로 접속되고, 상기 제2 트랜지스터의 제1 전극이 제7 배선에 전기적으로 접속되고, 상기 제2 트랜지스터의 제2 전극이 상기 제3 배선에 전기적으로 접속되고, 상기 제2 트랜지스터의 게이트 전극이 제5 배선에 전기적으로 접속되고, 상기 제3 트랜지스터의 제1 전극이 제6 배선에 전기적으로 접속되고, 상기 제3 트랜지스터의 제2 전극이 상기 제6 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제3 트랜지스터의 게이트 전극이 상기 제4 배선에 전기적으로 접속되고, 상기 제4 트랜지스터의 제1 전극이 상기 제7 배선에 전기적으로 접속되고, 상기 제4 트랜지스터의 제2 전극이 상기 제6 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제4 트랜지스터의 게이트 전극이 상기 제5 배선에 전기적으로 접속되고, 상기 제5 트랜지스터의 제1 전극이 상기 제6 배선에 전기적으로 접속되고, 상기 제5 트랜지스터의 제2 전극이 상기 제1 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제5 트랜지스터의 게이트 전극이 제1 배선에 전기적으로 접속되고, 상기 제6 트랜지스터의 제1 전극이 상기 제7 배선에 전기적으로 접속되고, 상기 제6 트랜지스터의 제2 전극이 상기 제1 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제7 트랜지스터의 제1 전극이 상기 제7 배선에 전기적으로 접속되고, 상기 제7 트랜지스터의 제2 전극이 상기 제1 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제7 트랜지스터의 게이트 전극이 제2 배선에 전기적으로 접속되고, 상기 제8 트랜지스터의 제1 전극이 상기 제7 배선에 전기적으로 접속되고, 상기 제8 트랜지스터의 제2 전극이 상기 제6 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제8 트랜지스터의 게이트 전극이 상기 제1 트랜지스터의 게이트 전극에 전기적으로 접속되어 있다.
상기 구성에 있어서, 상기 제1 트랜지스터 내지 상기 제8 트랜지스터의 채널 길이 L과 채널 폭 W의 비 W/L의 값 중에서, 제1 트랜지스터의 W/L의 값이 최대가 되도록 설정할 수 있다. 또한 상기 구성에 있어서, 상기 제1 트랜지스터의 W/L의 값을, 상기 제5 트랜지스터의 W/L의 값의 2배 내지 5배로 해도 된다. 또한 상기 제3 트랜지스터의 채널 길이 L을, 상기 제8 트랜지스터의 채널 길이 L보다 길게 형성해도 된다. 또한 상기 제1 트랜지스터의 제2 전극과, 상기 제1 트랜지스터의 게이트 전극 사이에 용량소자를 설치해도 된다. 또한 상기 제1 트랜지스터 내지 상기 제8 트랜지스터는, N채널형 트랜지스터로 형성해도 된다. 또한 상기 제1 트랜지스터 내지 상기 제8 트랜지스터를, 아모포스 실리콘을 사용해서 형성해도 된다.
액정표시장치는, 액정소자를 가지는 화소와, 제1 구동회로와, 제2 구동회로를 가지고, 상기 제1 구동회로는, 제1 트랜지스터와, 제2 트랜지스터와, 제3 트랜지스터와, 제4 트랜지스터와, 제5 트랜지스터와, 제6 트랜지스터와, 제7 트랜지스터와, 제8 트랜지스터를 가지고, 상기 제1 트랜지스터의 제1 전극이 제4 배선에 전기적으로 접속되고, 상기 제1 트랜지스터의 제2 전극이 제3 배선에 전기적으로 접속되고, 상기 제2 트랜지스터의 제1 전극이 제7 배선에 전기적으로 접속되고, 상기 제2 트랜지스터의 제2 전극이 상기 제3 배선에 전기적으로 접속되고, 상기 제2 트랜지스터의 게이트 전극이 제5 배선에 전기적으로 접속되고, 상기 제3 트랜지스터의 제1 전극이 제6 배선에 전기적으로 접속되고, 상기 제3 트랜지스터의 제2 전극이 상기 제6 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제3 트랜지스터의 게이트 전극이 상기 제4 배선에 전기적으로 접속되고, 상기 제4 트랜지스터의 제1 전극이 상기 제7 배선에 전기적으로 접속되고, 상기 제4 트랜지스터의 제2 전극이 상기 제6 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제4 트랜지스터의 게이트 전극이 상기 제5 배선에 전기적으로 접속되고, 상기 제5 트랜지스터의 제1 전극이 상기 제6 배선에 전기적으로 접속되고, 상기 제5 트랜지스터의 제2 전극이 상기 제1 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제5 트랜지스터의 게이트 전극이 제1 배선에 전기적으로 접속되고, 상기 제6 트랜지스터의 제1 전극이 상기 제7 배선에 전기적으로 접속되고, 상기 제6 트랜지스터의 제2 전극이 상기 제1 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제7 트랜지스터의 제1 전극이 상기 제7 배선에 전기적으로 접속되고, 상기 제7 트랜지스터의 제2 전극이 상기 제1 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제7 트랜지스터의 게이트 전극이 제2 배선에 전기적으로 접속되고, 상기 제8 트랜지스터의 제1 전극이 상기 제7 배선에 전기적으로 접속되고, 상기 제8 트랜지스터의 제2 전극이 상기 제6 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제8 트랜지스터의 게이트 전극이 상기 제1 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제2 구동회로는, 제9 트랜지스터와, 제10 트랜지스터와, 제11 트랜지스터와, 제12 트랜지스터와, 제13 트랜지스터와, 제14 트랜지스터와, 제15 트랜지스터와, 제16 트랜지스터를 가지고, 상기 제9 트랜지스터의 제1 전극이 제11 배선에 전기적으로 접속되고, 상기 제9 트랜지스터의 제2 전극이 제10 배선에 전기적으로 접속되고, 상기 제10 트랜지스터의 제1 전극이 제14 배선에 전기적으로 접속되고, 상기 제10 트랜지스터의 제2 전극이 상기 제10 배선에 전기적으로 접속되고, 상기 제10 트랜지스터의 게이트 전극이 제12 배선에 전기적으로 접속되고, 상기 제11 트랜지스터의 제1 전극이 제13 배선에 전기적으로 접속되고, 상기 제11 트랜지스터의 제2 전극이 상기 제14 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제11 트랜지스터의 게이트 전극이 상기 제11 배선에 전기적으로 접속되고, 상기 제12 트랜지스터의 제1 전극이 상기 제14 배선에 전기적으로 접속되고, 상기 제12 트랜지스터의 제2 전극이 상기 제14 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제12 트랜지스터의 게이트 전극이 상기 제12 배선에 전기적으로 접속되고, 상기 제13 트랜지스터의 제1 전극이 상기 제13 배선에 전기적으로 접속되고, 상기 제13 트랜지스터의 제2 전극이 상기 제9 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제13 트랜지스터의 게이트 전극이 제8 배선에 전기적으로 접속되고, 상기 제14 트랜지스터의 제1 전극이 상기 제14 배선에 전기적으로 접속되고, 상기 제14 트랜지스터의 제2 전극이 상기 제9 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제15 트랜지스터의 제1 전극이 상기 제14 배선에 전기적으로 접속되고, 상기 제15 트랜지스터의 제2 전극이 상기 제9 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제15 트랜지스터의 게이트 전극이 제9 배선에 전기적으로 접속되고, 상기 제16 트랜지스터의 제1 전극이 상기 제14 배선에 전기적으로 접속되고, 상기 제16 트랜지스터의 제2 전극이 상기 제14 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제16 트랜지스터의 게이트 전극이 상기 제9 트랜지스터의 게이트 전극에 전기적으로 접속되어 있다.
또한, 상기 제4 배선과 상기 제11 배선을 전기적으로 접속하고, 상기 제5 배선과 상기 제12 배선을 전기적으로 접속하고, 상기 제6 배선과 상기 제13 배선을 전기적으로 접속하고, 상기 제7 배선과 상기 제14 배선을 전기적으로 접속해도 된다. 또한, 상기 제4 배선과 상기 제11 배선은 동일한 배선으로 설치하고, 상기 제5 배선과 상기 제12 배선은 동일한 배선으로 설치하고, 상기 제6 배선과 상기 제13 배선은 동일한 배선으로 설치하고, 상기 제7 배선과 상기 제14 배선은 동일한 배선으로 형성해도 된다. 또한, 상기 제3 배선과 상기 제10 배선을 전기적으로 접속해도 된다. 또한, 상기 제3 배선과 상기 제10 배선을 동일한 배선으로 형성해도 된다. 또한, 상기 제1 트랜지스터 내지 상기 제8 트랜지스터의 채널 길이 L과 채널 폭 W의 비 W/L의 값 중에서, 상기 제1 트랜지스터의 W/L의 값을 최대로 하고, 상기 제9 트랜지스터 내지 상기 제16 트랜지스터의 채널 길이 L과 채널 폭 W의 비 W/L의 값 중에서, 상기 제9 트랜지스터의 W/L의 값을 최대로 해도 된다. 또한, 상기 제1 트랜지스터의 W/L의 값을 상기 제5 트랜지스터의 W/L의 값의 2배 내지 5배로 하고, 상기 제9 트랜지스터의 W/L의 값을 상기 제12 트랜지스터의 W/L의 값의 2배 내지 5배로 해도 된다. 또한, 상기 제3 트랜지스터의 채널 길이 L을 상기 제8 트랜지스터의 채널 길이 L보다 길게 하고, 상기 제11 트랜지스터의 채널 길이 L을 상기 제16 트랜지스터의 채널 길이 L보다 길게 해도 된다. 또한, 상기 제1 트랜지스터의 제2 전극과, 상기 제1 트랜지스터의 게이트 전극 사이에 용량소자를 설치하고, 상기 제9 트랜지스터의 제2 전극과, 상기 제9 트랜지스터의 게이트 전극 사이에 용량소자를 형성해도 된다. 또한, 상기 제1 트랜지스터 내지 상기 제16 트랜지스터를, N채널형 트랜지스터로 형성해도 된다. 또한, 상기 제1 트랜지스터 내지 상기 제16 트랜지스터는, 반도체층으로서 아모포스 실리콘을 사용해서 형성해도 된다.
본 실시예에서 나타내는 액정표시장치는, 본 명세서에 기재되어 있는 것이며, 따라서 다른 실시예와 동일한 작용 효과를 나타낸다.

Claims (13)

  1. 제1 트랜지스터;
    제2 트랜지스터;
    제3 트랜지스터;
    제4 트랜지스터;
    제5 트랜지스터;
    제6 트랜지스터;
    제7 트랜지스터; 및
    제8 트랜지스터를 포함하는 반도체장치로서,
    상기 제1 트랜지스터의 소스와 드레인 중 한쪽이, 상기 제2 트랜지스터의 소스와 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스와 드레인 중 한쪽이, 상기 제4 트랜지스터의 소스와 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제4 트랜지스터의 게이트가, 상기 제2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제5 트랜지스터의 소스와 드레인 중 한쪽이, 상기 제1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제6 트랜지스터의 소스와 드레인 중 한쪽이, 상기 제1 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제6 트랜지스터의 게이트가, 상기 제3 트랜지스터의 상기 소스와 상기 드레인 중 상기 한쪽에 전기적으로 접속되고,
    상기 제7 트랜지스터의 소스와 드레인 중 한쪽이, 상기 제1 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제8 트랜지스터의 소스와 드레인 중 한쪽이, 상기 제3 트랜지스터의 상기 소스와 상기 드레인 중 상기 한쪽에 전기적으로 접속되고,
    상기 제8 트랜지스터의 게이트가, 상기 제1 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제2 트랜지스터의 상기 소스와 상기 드레인 중 다른 쪽이, 제1 배선에 전기적으로 접속되고,
    상기 제4 트랜지스터의 상기 소스와 상기 드레인 중 다른 쪽이, 상기 제1 배선에 전기적으로 접속되고,
    상기 제6 트랜지스터의 상기 소스와 상기 드레인 중 다른 쪽이, 상기 제1 배선에 전기적으로 접속되고,
    상기 제7 트랜지스터의 상기 소스와 상기 드레인 중 다른 쪽이, 상기 제1 배선에 전기적으로 접속되고,
    상기 제8 트랜지스터의 상기 소스와 상기 드레인 중 다른 쪽이, 상기 제1 배선에 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 소스와 상기 드레인 중 다른 쪽이, 제2 배선에 전기적으로 접속되고,
    상기 제5 트랜지스터의 상기 소스와 상기 드레인 중 다른 쪽이, 제3 배선에 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트가, 상기 제2 배선에 전기적으로 접속되는, 반도체장치.
  2. 제 1 항에 있어서,
    상기 제3 트랜지스터의 상기 게이트가 상기 제2 배선에 직접 접속되는, 반도체장치.
  3. 제 1 항에 있어서,
    제9 트랜지스터를 더 포함하고,
    상기 제9 트랜지스터의 소스와 드레인 중 한쪽이, 상기 제3 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제9 트랜지스터의 상기 소스와 상기 드레인 중 다른 쪽이, 상기 제2 배선에 전기적으로 접속되고,
    상기 제9 트랜지스터의 게이트가, 상기 제9 트랜지스터의 상기 소스와 상기 드레인 중 상기 다른 쪽에 전기적으로 접속되는, 반도체장치.
  4. 제 3 항에 있어서,
    제10 트랜지스터를 더 포함하고,
    상기 제10 트랜지스터의 게이트가, 상기 제3 트랜지스터의 상기 소스와 상기 드레인 중 상기 한쪽에 전기적으로 접속되고,
    상기 제10 트랜지스터의 소스와 드레인 중 한쪽이, 상기 제1 배선에 전기적으로 접속되는, 반도체장치.
  5. 제 4 항에 있어서,
    상기 제10 트랜지스터의 상기 게이트는, 상기 제10 트랜지스터의 상기 소스와 상기 드레인 중 다른 쪽에 전기적으로 접속되는, 반도체장치.
  6. 제 3 항에 있어서,
    상기 제3 트랜지스터의 상기 게이트는, 상기 제3 트랜지스터의 상기 소스와 상기 드레인 중 상기 한쪽에 전기적으로 접속되는, 반도체장치.
  7. 제 3 항에 있어서,
    상기 제4 트랜지스터의 상기 게이트는, 상기 제4 트랜지스터의 상기 소스와 상기 드레인 중 상기 다른 쪽에 전기적으로 접속되는, 반도체장치.
  8. 제 1 항에 있어서,
    상기 제3 트랜지스터의 상기 소스와 상기 드레인 중 다른 쪽이, 상기 제3 배선에 전기적으로 접속되는, 반도체장치.
  9. 제 1 항에 있어서,
    상기 제5 트랜지스터의 게이트는, 상기 제5 트랜지스터의 상기 소스와 상기 드레인 중 상기 다른 쪽에 전기적으로 접속되는, 반도체장치.
  10. 제 1 항에 있어서,
    상기 제2 트랜지스터는, 산화물 반도체를 포함한 채널영역을 포함하는, 반도체장치.
  11. 제 10 항에 있어서,
    상기 산화물 반도체는, In과 Zn을 포함하는, 반도체장치.
  12. 제 11 항에 있어서,
    상기 산화물 반도체는, InGaZnO를 포함하는, 반도체장치.
  13. 제 12 항에 있어서,
    상기 산화물 반도체는, a-InGaZnO를 포함하는, 반도체장치.
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