JP2000311494A - シフトレジスタ回路及びそれを用いた固体撮像装置 - Google Patents
シフトレジスタ回路及びそれを用いた固体撮像装置Info
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Abstract
(57)【要約】 （修正有）
【課題】情報を長時間保持することが可能で、又、高温
時においても正確にシフト動作を行うことが可能なシフ
トレジスタ回路及び固体撮像装置を提供する。 【解決手段】トランスファーゲート１１にパルス信号Ｐ
１，Ｐ２を与えて、ＣＭＯＳ型インバータ１５にハイレ
ベルの信号を入力したとき、ＣＭＯＳ型インバータ１５
によって反転されたローレベルの信号が接点ｃに現れ
る。次に、トランスファーゲート１２にパルス信号Ｐ
３，Ｐ４を与えて、ＣＭＯＳ型インバータ１６に接点ｃ
のローレベルの信号を入力したとき、ＣＭＯＳ型インバ
ータ１６によって反転されたハイレベルの信号が接点ｅ
に現れる。
時においても正確にシフト動作を行うことが可能なシフ
トレジスタ回路及び固体撮像装置を提供する。 【解決手段】トランスファーゲート１１にパルス信号Ｐ
１，Ｐ２を与えて、ＣＭＯＳ型インバータ１５にハイレ
ベルの信号を入力したとき、ＣＭＯＳ型インバータ１５
によって反転されたローレベルの信号が接点ｃに現れ
る。次に、トランスファーゲート１２にパルス信号Ｐ
３，Ｐ４を与えて、ＣＭＯＳ型インバータ１６に接点ｃ
のローレベルの信号を入力したとき、ＣＭＯＳ型インバ
ータ１６によって反転されたハイレベルの信号が接点ｅ
に現れる。
Description
【０００１】
【発明の属する技術分野】本発明は、マトリクス状（行
列状）に配置された画素を選択するための走査回路など
に用いられるスタティック型のシフトレジスタ回路及び
これを用いた固体撮像装置に関する。
列状）に配置された画素を選択するための走査回路など
に用いられるスタティック型のシフトレジスタ回路及び
これを用いた固体撮像装置に関する。
【０００２】
【従来の技術】従来より使用される典型的な固体撮像装
置の一例を図１に示す。図１に示す固体撮像装置は、フ
ォトダイオードなどの光電変換素子を備えた画素Ｇ11〜
Ｇmnと、画素Ｇ11〜Ｇmnの出力端子にドレインが接続さ
れ画素Ｇ11〜Ｇmnからの出力信号を送出するＮチャネル
ＭＯＳトランジスタＴ11〜Ｔmnと、トランジスタＴ11〜
Ｔmnのゲートに接続される行（ライン）２−１〜２−ｎ
と、このライン２−１，２−２，・・・，２−ｎに順次
信号を与えて走査していく垂直走査回路１ａと、トラン
ジスタＴ11〜Ｔmnのソースから出力信号が送出される出
力信号線３−１〜３−ｍと、この出力信号線３−１〜３
−ｍにドレインが接続されたＮチャネルＭＯＳトランジ
スタＱ１〜Ｑｍと、ＮチャネルＭＯＳトランジスタＱ
１，Ｑ２，・・・，Ｑｍのゲートに順次信号を与えて駆
動させる水平走査回路１ｂと、トランジスタＱ１，Ｑ
２，・・・，Ｑｍが順次駆動することによって出力信号
線３−１，３−２，・・・，３−ｍから順次信号が送出
される信号線４とを有する。
置の一例を図１に示す。図１に示す固体撮像装置は、フ
ォトダイオードなどの光電変換素子を備えた画素Ｇ11〜
Ｇmnと、画素Ｇ11〜Ｇmnの出力端子にドレインが接続さ
れ画素Ｇ11〜Ｇmnからの出力信号を送出するＮチャネル
ＭＯＳトランジスタＴ11〜Ｔmnと、トランジスタＴ11〜
Ｔmnのゲートに接続される行（ライン）２−１〜２−ｎ
と、このライン２−１，２−２，・・・，２−ｎに順次
信号を与えて走査していく垂直走査回路１ａと、トラン
ジスタＴ11〜Ｔmnのソースから出力信号が送出される出
力信号線３−１〜３−ｍと、この出力信号線３−１〜３
−ｍにドレインが接続されたＮチャネルＭＯＳトランジ
スタＱ１〜Ｑｍと、ＮチャネルＭＯＳトランジスタＱ
１，Ｑ２，・・・，Ｑｍのゲートに順次信号を与えて駆
動させる水平走査回路１ｂと、トランジスタＱ１，Ｑ
２，・・・，Ｑｍが順次駆動することによって出力信号
線３−１，３−２，・・・，３−ｍから順次信号が送出
される信号線４とを有する。
【０００３】このような構成の固体撮像装置において、
画素Ｇijの出力信号を信号線４に送出する場合、垂直走
査回路１ａよりライン２−ｊにハイレベルのパルスを与
える。このようにライン２−ｊにハイレベルのパルスが
与えられることによって、トランジスタＴ1j〜Ｔmjが導
通する。そして、水平走査回路１ｂよりトランジスタＱ
ｉのゲートにハイレベルのパルスを与えて導通させるこ
とによって、画素Ｇijの出力信号を信号線４に送出す
る。又、固体撮像装置は、垂直走査回路１ａよりライン
２−ｊにパルスを与えてトランジスタＴ1j〜Ｔmjを駆動
させた状態で、水平走査回路１ｂによってトランジスタ
Ｑ１，Ｑ２，・・・，Ｑｍを順次駆動させて、画素Ｇ1j
〜Ｇmjの出力信号を時系列的に信号線４に送出する。こ
のように画素Ｇ1j〜Ｇmjの出力信号を信号線４に送出し
た後、垂直走査回路１ａによってライン２−（ｊ＋１）
にパルスを与えて、再び水平走査回路１ｂによって同様
の動作を行うことで画素Ｇ1(j+1)〜Ｇm(j+1)の出力信号
を時系列的に信号線４に送出する。このような動作を画
素Ｇmnの出力信号が信号線４に送出されるまで行う。
画素Ｇijの出力信号を信号線４に送出する場合、垂直走
査回路１ａよりライン２−ｊにハイレベルのパルスを与
える。このようにライン２−ｊにハイレベルのパルスが
与えられることによって、トランジスタＴ1j〜Ｔmjが導
通する。そして、水平走査回路１ｂよりトランジスタＱ
ｉのゲートにハイレベルのパルスを与えて導通させるこ
とによって、画素Ｇijの出力信号を信号線４に送出す
る。又、固体撮像装置は、垂直走査回路１ａよりライン
２−ｊにパルスを与えてトランジスタＴ1j〜Ｔmjを駆動
させた状態で、水平走査回路１ｂによってトランジスタ
Ｑ１，Ｑ２，・・・，Ｑｍを順次駆動させて、画素Ｇ1j
〜Ｇmjの出力信号を時系列的に信号線４に送出する。こ
のように画素Ｇ1j〜Ｇmjの出力信号を信号線４に送出し
た後、垂直走査回路１ａによってライン２−（ｊ＋１）
にパルスを与えて、再び水平走査回路１ｂによって同様
の動作を行うことで画素Ｇ1(j+1)〜Ｇm(j+1)の出力信号
を時系列的に信号線４に送出する。このような動作を画
素Ｇmnの出力信号が信号線４に送出されるまで行う。
【０００４】上記のようにして、画素Ｇ11〜Ｇmnの出力
信号が出力信号線に送出される固体撮像装置において、
垂直走査回路１ａ及び水平走査回路１ｂにダイナミック
型シフトレジスタ回路が使用されている。この垂直走査
回路１ａ及び水平走査回路１ｂに用いられる従来のシフ
トレジスタ回路について、以下に説明する。
信号が出力信号線に送出される固体撮像装置において、
垂直走査回路１ａ及び水平走査回路１ｂにダイナミック
型シフトレジスタ回路が使用されている。この垂直走査
回路１ａ及び水平走査回路１ｂに用いられる従来のシフ
トレジスタ回路について、以下に説明する。
【０００５】図７（ａ）に示すシフトレジスタ回路５０
は、１ビット構成のシフトレジスタ回路で、外部からの
制御信号によって制御されるスイッチ回路５１，５２
と、ＰチャネルＭＯＳトランジスタＴｒ１１と及びＮチ
ャネルＭＯＳトランジスタＴｒ１２より構成されるＣＭ
ＯＳ型インバータ５３，５４とを有する。このスイッチ
５１（スイッチ５２）とＣＭＯＳ型インバータ５３（Ｃ
ＭＯＳ型インバータ５４）によって、１／２ビットのシ
フトレジスタユニット５５（シフトレジスタユニット５
６）が構成される。
は、１ビット構成のシフトレジスタ回路で、外部からの
制御信号によって制御されるスイッチ回路５１，５２
と、ＰチャネルＭＯＳトランジスタＴｒ１１と及びＮチ
ャネルＭＯＳトランジスタＴｒ１２より構成されるＣＭ
ＯＳ型インバータ５３，５４とを有する。このスイッチ
５１（スイッチ５２）とＣＭＯＳ型インバータ５３（Ｃ
ＭＯＳ型インバータ５４）によって、１／２ビットのシ
フトレジスタユニット５５（シフトレジスタユニット５
６）が構成される。
【０００６】又、ＣＭＯＳ型インバータ５３において、
トランジスタＴｒ１１のソースに電源電圧が印加される
とともに、トランジスタＴｒ１２のソースが接地され
る。このトランジスタＴｒ１１，１２は、そのゲートが
共にスイッチ５１の接点ｂに接続され、ドレインが共に
スイッチ５２の接点ａ’に接続される。更に、ＣＭＯＳ
型インバータ５４において、トランジスタＴｒ１１のソ
ースに電源電圧が印加されるとともに、トランジスタＴ
ｒ１２のソースが接地される。このトランジスタＴｒ１
１，Ｔｒ１２は、そのゲートが共にスイッチ５２の接点
ｂ’に接続され、ドレインより信号が出力される。
トランジスタＴｒ１１のソースに電源電圧が印加される
とともに、トランジスタＴｒ１２のソースが接地され
る。このトランジスタＴｒ１１，１２は、そのゲートが
共にスイッチ５１の接点ｂに接続され、ドレインが共に
スイッチ５２の接点ａ’に接続される。更に、ＣＭＯＳ
型インバータ５４において、トランジスタＴｒ１１のソ
ースに電源電圧が印加されるとともに、トランジスタＴ
ｒ１２のソースが接地される。このトランジスタＴｒ１
１，Ｔｒ１２は、そのゲートが共にスイッチ５２の接点
ｂ’に接続され、ドレインより信号が出力される。
【０００７】このような構成のＣＭＯＳ型インバータ５
３，５４は、スイッチ５１，５２を介してＣＭＯＳ型イ
ンバータ５３，５４にハイレベルの信号が入力されると
トランジスタＴｒ１１がＯＦＦとなるとともにトランジ
スタＴｒ１２がＯＮとなるので、ローレベルの信号を出
力する。又、スイッチ５１，５２を介してローレベルの
信号が入力されるとトランジスタＴｒ１１がＯＮとなる
とともにトランジスタＴｒ１２がＯＦＦとなるので、ハ
イレベルの信号を出力する。このような動作を行うＣＭ
ＯＳ型インバータ５３，５４に、ハイレベルの信号が入
力された後、スイッチ５１，５２が切断されたとき、ト
ランジスタＴｒ１１，Ｔｒ１２のゲート容量に蓄積され
た電荷により、そのゲート電圧が保持される。
３，５４は、スイッチ５１，５２を介してＣＭＯＳ型イ
ンバータ５３，５４にハイレベルの信号が入力されると
トランジスタＴｒ１１がＯＦＦとなるとともにトランジ
スタＴｒ１２がＯＮとなるので、ローレベルの信号を出
力する。又、スイッチ５１，５２を介してローレベルの
信号が入力されるとトランジスタＴｒ１１がＯＮとなる
とともにトランジスタＴｒ１２がＯＦＦとなるので、ハ
イレベルの信号を出力する。このような動作を行うＣＭ
ＯＳ型インバータ５３，５４に、ハイレベルの信号が入
力された後、スイッチ５１，５２が切断されたとき、ト
ランジスタＴｒ１１，Ｔｒ１２のゲート容量に蓄積され
た電荷により、そのゲート電圧が保持される。
【０００８】このように、ＣＭＯＳ型インバータ５３，
５４のゲート容量がキャパシタとして動作を行うので、
図７（ａ）のような構成のシフトレジスタ回路５０は、
図７（ｂ）の回路のように、スイッチ５１、キャパシタ
Ｃ１及びインバータ５７で構成されたシフトレジスタユ
ニット５５と、スイッチ５２、キャパシタＣ２及びイン
バータ５８で構成されたシフトレジスタユニット５６と
で構成された回路に置き換えて考えることができる。
５４のゲート容量がキャパシタとして動作を行うので、
図７（ａ）のような構成のシフトレジスタ回路５０は、
図７（ｂ）の回路のように、スイッチ５１、キャパシタ
Ｃ１及びインバータ５７で構成されたシフトレジスタユ
ニット５５と、スイッチ５２、キャパシタＣ２及びイン
バータ５８で構成されたシフトレジスタユニット５６と
で構成された回路に置き換えて考えることができる。
【０００９】このシフトレジスタ回路５０の動作を以下
に説明する。シフトレジスタユニット５５にハイレベル
の信号が入力されたとき、まず、スイッチ５１がＯＮさ
れるとキャパシタＣ１に電荷が蓄えられることによっ
て、インバータ５７の入力側の電位が上昇してハイレベ
ルとなるので、シフトレジスタユニット５６に対しロー
レベルの信号が出力される。このとき、スイッチ５２は
切断されている。
に説明する。シフトレジスタユニット５５にハイレベル
の信号が入力されたとき、まず、スイッチ５１がＯＮさ
れるとキャパシタＣ１に電荷が蓄えられることによっ
て、インバータ５７の入力側の電位が上昇してハイレベ
ルとなるので、シフトレジスタユニット５６に対しロー
レベルの信号が出力される。このとき、スイッチ５２は
切断されている。
【００１０】次に、スイッチ５１が切断された後スイッ
チ５２がＯＮされることによって、インバータ５８の入
力側の電位がローレベルとなるので、シフトレジスタユ
ニット５６の出力端子ＯＵＴよりハイレベルの信号が外
部に出力される。又、シフトレジスタユニット５５にロ
ーレベルの信号が入力されると、同様にスイッチ５１，
５２を切り換えることよって、シフトレジスタユニット
５５，５６を交互に動作させてシフトレジスタユニット
５６よりローレベルの信号が出力される。
チ５２がＯＮされることによって、インバータ５８の入
力側の電位がローレベルとなるので、シフトレジスタユ
ニット５６の出力端子ＯＵＴよりハイレベルの信号が外
部に出力される。又、シフトレジスタユニット５５にロ
ーレベルの信号が入力されると、同様にスイッチ５１，
５２を切り換えることよって、シフトレジスタユニット
５５，５６を交互に動作させてシフトレジスタユニット
５６よりローレベルの信号が出力される。
【００１１】このような動作を行うシフトレジスタ回路
５０−１〜５０−ｎを、図７（ｃ）のように、ｎ段接続
することによって、ｎビットのシフトレジスタ回路が構
成される。即ち、シフトレジスタ回路５０−１〜５０−
ｎにおいて、スイッチ５１−１〜５１−ｎとスイッチ５
２−１〜５２−ｎを交互に切り換える動作を同時に行う
ことによって、シフトレジスタユニット５５−１〜５５
−ｎとシフトレジスタユニット５６−１〜５６−ｎを交
互に動作させる。このように動作させることによって、
図８のように、スイッチ５２−１〜５２−ｎが同時にＯ
Ｎされたとき、シフトレジスタ回路５０−１に入力した
パルス電圧が、シフトレジスタ回路５０−１，５０−
２，・・・，５０−ｎの順に出力される。尚、図８
（ａ）及び図８（ｂ）におけるパルスＰａ，Ｐｂは、そ
れぞれスイッチ５１−１〜５１−ｎ、スイッチ５２−１
〜５２−ｎを接続するタイミングを表し、図８（ｃ）は
シフトレジスタに入力されるパルスを表す。又図８
（ｄ）〜図８（ｈ）以降シフトレジスタ回路５０−１，
５０−２，・・・５０−ｎの出力するパルスを表す。
５０−１〜５０−ｎを、図７（ｃ）のように、ｎ段接続
することによって、ｎビットのシフトレジスタ回路が構
成される。即ち、シフトレジスタ回路５０−１〜５０−
ｎにおいて、スイッチ５１−１〜５１−ｎとスイッチ５
２−１〜５２−ｎを交互に切り換える動作を同時に行う
ことによって、シフトレジスタユニット５５−１〜５５
−ｎとシフトレジスタユニット５６−１〜５６−ｎを交
互に動作させる。このように動作させることによって、
図８のように、スイッチ５２−１〜５２−ｎが同時にＯ
Ｎされたとき、シフトレジスタ回路５０−１に入力した
パルス電圧が、シフトレジスタ回路５０−１，５０−
２，・・・，５０−ｎの順に出力される。尚、図８
（ａ）及び図８（ｂ）におけるパルスＰａ，Ｐｂは、そ
れぞれスイッチ５１−１〜５１−ｎ、スイッチ５２−１
〜５２−ｎを接続するタイミングを表し、図８（ｃ）は
シフトレジスタに入力されるパルスを表す。又図８
（ｄ）〜図８（ｈ）以降シフトレジスタ回路５０−１，
５０−２，・・・５０−ｎの出力するパルスを表す。
【００１２】このように、ダイナミック型シフトレジス
タ回路は、ＣＭＯＳ型インバータのゲート容量の充電動
作とトランスファーゲート（スイッチ）のＯＮ／ＯＦＦ
のタイミングを使用することによって、シフト動作を行
っている。
タ回路は、ＣＭＯＳ型インバータのゲート容量の充電動
作とトランスファーゲート（スイッチ）のＯＮ／ＯＦＦ
のタイミングを使用することによって、シフト動作を行
っている。
【００１３】
【発明が解決しようとする課題】しかしながら、シフト
レジスタ回路内の温度が上昇したとき、或いは、データ
を長時間保持させるためにスイッチング動作のタイミン
グ時間を長くしたとき、ＣＭＯＳ型インバータのゲート
容量に充電された電荷が、主としてソース又はドレイン
電極のｐｎ接合を通じてリークする可能性がある。シフ
トレジスタユニットの１つでこのような電荷のリークが
発生すると、次段のシフトレジスタユニットを動作させ
るのに充分な電圧を与えることができなくなる。そのた
め、リークの発生したシフトレジスタユニットの後段に
接続されたシフトレジスタユニットが正確な動作を行わ
ず、正確な出力を得ることができなくなる。
レジスタ回路内の温度が上昇したとき、或いは、データ
を長時間保持させるためにスイッチング動作のタイミン
グ時間を長くしたとき、ＣＭＯＳ型インバータのゲート
容量に充電された電荷が、主としてソース又はドレイン
電極のｐｎ接合を通じてリークする可能性がある。シフ
トレジスタユニットの１つでこのような電荷のリークが
発生すると、次段のシフトレジスタユニットを動作させ
るのに充分な電圧を与えることができなくなる。そのた
め、リークの発生したシフトレジスタユニットの後段に
接続されたシフトレジスタユニットが正確な動作を行わ
ず、正確な出力を得ることができなくなる。
【００１４】このような問題を鑑みて、本発明は、情報
を長時間保持することが可能で、又、高温時においても
正確にシフト動作を行うことが可能なシフトレジスタ回
路及び固体撮像装置を提供することを目的とする。又、
本発明は、このような利点を有しながら、その回路規模
がダイナミック型シフトレジスタ回路と同等の大きさの
シフトレジスタ回路とこれを用いた固体撮像装置を提供
することを目的とする。
を長時間保持することが可能で、又、高温時においても
正確にシフト動作を行うことが可能なシフトレジスタ回
路及び固体撮像装置を提供することを目的とする。又、
本発明は、このような利点を有しながら、その回路規模
がダイナミック型シフトレジスタ回路と同等の大きさの
シフトレジスタ回路とこれを用いた固体撮像装置を提供
することを目的とする。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１に記載のシフトレジスタ回路は、一端に信
号が入力されるスイッチと、該スイッチの他端に接続さ
れ、該スイッチからの信号を反転する第１インバータ
と、該第１インバータの出力を反転して第１インバータ
の入力側に帰還する第２インバータを含むユニットを複
数個直列に接続したことを特徴とする。
め、請求項１に記載のシフトレジスタ回路は、一端に信
号が入力されるスイッチと、該スイッチの他端に接続さ
れ、該スイッチからの信号を反転する第１インバータ
と、該第１インバータの出力を反転して第１インバータ
の入力側に帰還する第２インバータを含むユニットを複
数個直列に接続したことを特徴とする。
【００１６】このようなシフトレジスタにおいて、スイ
ッチをＯＮにして入力された信号を第１インバータで反
転するとともに、該第１インバータで反転した信号を第
２インバータで反転して第１のインバータの入力側に帰
還することによって、スイッチをＯＦＦにしても、次に
スイッチがＯＮにされて新しい信号が入力されるまで、
ユニット内で信号が保持される。
ッチをＯＮにして入力された信号を第１インバータで反
転するとともに、該第１インバータで反転した信号を第
２インバータで反転して第１のインバータの入力側に帰
還することによって、スイッチをＯＦＦにしても、次に
スイッチがＯＮにされて新しい信号が入力されるまで、
ユニット内で信号が保持される。
【００１７】又、このようなシフトレジスタにおいて、
請求項２のように、第１インバータの駆動能力を第２イ
ンバータの駆動能力より大きくすることによって、次段
のユニットへ信号を伝達することができる。更に、請求
項３のように、第１、第２インバータをＣＭＯＳ型のイ
ンバータとしても良い。
請求項２のように、第１インバータの駆動能力を第２イ
ンバータの駆動能力より大きくすることによって、次段
のユニットへ信号を伝達することができる。更に、請求
項３のように、第１、第２インバータをＣＭＯＳ型のイ
ンバータとしても良い。
【００１８】請求項４に記載のシフトレジスタは、請求
項１〜請求項３のいずれかに記載のシフトレジスタにお
いて、前記スイッチが、第１電極、第２電極及び制御電
極を有し、第１電極に信号が入力されるとともに第２電
極が第１インバータの入力電極に接続され、制御電極に
パルス信号を与えることによって導通状態となるトラン
ジスタであることを特徴とする。
項１〜請求項３のいずれかに記載のシフトレジスタにお
いて、前記スイッチが、第１電極、第２電極及び制御電
極を有し、第１電極に信号が入力されるとともに第２電
極が第１インバータの入力電極に接続され、制御電極に
パルス信号を与えることによって導通状態となるトラン
ジスタであることを特徴とする。
【００１９】このようなトランジスタにおいて、請求項
５のように、前記トランジスタを、制御電極となるゲー
トにハイレベルのパルスを与えることによって導通し、
第１電極にかかる電圧信号を第２電極に送出するＮチャ
ネルＭＯＳトランジスタとしても良い。又、請求項６の
ように、前記トランジスタを、制御電極となるゲートに
ローレベルのパルスを与えることによって導通し、第１
電極にかかる電圧信号を第２電極に送出するＰチャネル
ＭＯＳトランジスタとしても良い。
５のように、前記トランジスタを、制御電極となるゲー
トにハイレベルのパルスを与えることによって導通し、
第１電極にかかる電圧信号を第２電極に送出するＮチャ
ネルＭＯＳトランジスタとしても良い。又、請求項６の
ように、前記トランジスタを、制御電極となるゲートに
ローレベルのパルスを与えることによって導通し、第１
電極にかかる電圧信号を第２電極に送出するＰチャネル
ＭＯＳトランジスタとしても良い。
【００２０】請求項７に記載のシフトレジスタは、請求
項１〜請求項３のいずれかに記載のシフトレジスタにお
いて、前記スイッチが、ドレインに信号が入力され、ソ
ースが第１インバータの入力電極に接続されたＮチャネ
ルＭＯＳトランジスタと、ソースが前記ＮチャネルＭＯ
Ｓトランジスタのドレインに接続され、ドレインが前記
ＮチャネルＭＯＳトランジスタのソースに接続されたＰ
チャネルＭＯＳトランジスタとを有し、前記Ｎチャネル
ＭＯＳトランジスタのゲートと前記ＰチャネルＭＯＳト
ランジスタのゲートに、それぞれハイレベルのパルスと
ローレベルのパルスが同時に入力されて、前記Ｎチャネ
ルＭＯＳトランジスタ及び前記ＰチャネルＭＯＳトラン
ジスタが共に導通することを特徴とする。
項１〜請求項３のいずれかに記載のシフトレジスタにお
いて、前記スイッチが、ドレインに信号が入力され、ソ
ースが第１インバータの入力電極に接続されたＮチャネ
ルＭＯＳトランジスタと、ソースが前記ＮチャネルＭＯ
Ｓトランジスタのドレインに接続され、ドレインが前記
ＮチャネルＭＯＳトランジスタのソースに接続されたＰ
チャネルＭＯＳトランジスタとを有し、前記Ｎチャネル
ＭＯＳトランジスタのゲートと前記ＰチャネルＭＯＳト
ランジスタのゲートに、それぞれハイレベルのパルスと
ローレベルのパルスが同時に入力されて、前記Ｎチャネ
ルＭＯＳトランジスタ及び前記ＰチャネルＭＯＳトラン
ジスタが共に導通することを特徴とする。
【００２１】請求項８に記載のシフトレジスタは、請求
項４〜請求項７のいずれかに記載のシフトレジスタにお
いて、前記スイッチを構成するトランジスタが導通した
ときの抵抗成分が、前記第１インバータ及び前記第２イ
ンバータが駆動したときの抵抗成分よりも小さいことを
特徴とする。このような固体撮像装置において、前記ス
イッチの抵抗成分が前記第１インバータ及び前記第２イ
ンバータの抵抗成分に比べて、実質的に無視できる程度
に小さく設定することが好ましい。
項４〜請求項７のいずれかに記載のシフトレジスタにお
いて、前記スイッチを構成するトランジスタが導通した
ときの抵抗成分が、前記第１インバータ及び前記第２イ
ンバータが駆動したときの抵抗成分よりも小さいことを
特徴とする。このような固体撮像装置において、前記ス
イッチの抵抗成分が前記第１インバータ及び前記第２イ
ンバータの抵抗成分に比べて、実質的に無視できる程度
に小さく設定することが好ましい。
【００２２】請求項９に記載の固体撮像装置は、複数の
画素と、この複数の画素から１つの画素を選択するため
の走査回路とを有し、該走査回路によって選択された画
素の出力信号を得る固体撮像装置において、前記走査回
路が請求項１〜請求項８のいずれかに記載のシフトレジ
スタ回路であることを特徴とする。
画素と、この複数の画素から１つの画素を選択するため
の走査回路とを有し、該走査回路によって選択された画
素の出力信号を得る固体撮像装置において、前記走査回
路が請求項１〜請求項８のいずれかに記載のシフトレジ
スタ回路であることを特徴とする。
【００２３】請求項１０に記載の固体撮像装置は、複数
の画素をマトリクス状に配してなる２次元の固体撮像装
置において、前記複数の画素からｉ行ｊ列の画素の出力
信号を得るとき、ｉ行を選択するための垂直走査回路
と、ｉ行の画素のうちｊ列の画素を選択するための水平
走査回路とを有し、前記行垂直走査回路及び前記列水平
走査回路が、それぞれ、請求項１〜請求項８のいずれか
に記載のシフトレジスタ回路であることを特徴とする。
の画素をマトリクス状に配してなる２次元の固体撮像装
置において、前記複数の画素からｉ行ｊ列の画素の出力
信号を得るとき、ｉ行を選択するための垂直走査回路
と、ｉ行の画素のうちｊ列の画素を選択するための水平
走査回路とを有し、前記行垂直走査回路及び前記列水平
走査回路が、それぞれ、請求項１〜請求項８のいずれか
に記載のシフトレジスタ回路であることを特徴とする。
【００２４】
【発明の実施の形態】本発明の実施形態について、図面
を参照して説明する。図２は、本実施形態で使用する１
ビット構成のシフトレジスタ回路の内部構成を示す回路
図である。図４は、ｎビット構成のシフトレジスタ回路
の構成を示す等価回路図である。図５は、図４に示すシ
フトレジスタ回路の動作を示すタイミングチャートであ
る。尚、図４に示すシフトレジスタ回路は、従来のシフ
トレジスタ回路と同様に図１に示す固体撮像装置内の垂
直走査回路１ａ及び水平走査回路１ｂに使用されるもの
である。
を参照して説明する。図２は、本実施形態で使用する１
ビット構成のシフトレジスタ回路の内部構成を示す回路
図である。図４は、ｎビット構成のシフトレジスタ回路
の構成を示す等価回路図である。図５は、図４に示すシ
フトレジスタ回路の動作を示すタイミングチャートであ
る。尚、図４に示すシフトレジスタ回路は、従来のシフ
トレジスタ回路と同様に図１に示す固体撮像装置内の垂
直走査回路１ａ及び水平走査回路１ｂに使用されるもの
である。
【００２５】図２に示す１ビット構成のシフトレジスタ
回路１０は、ＮチャネルＭＯＳトランジスタＴｒ１とＰ
チャネルＭＯＳトランジスタＴｒ２を並列接続して構成
されるトランスファーゲート１１，１２と、Ｎチャネル
ＭＯＳトランジスタＴｒ３とＰチャネルＭＯＳトランジ
スタＴｒ４から構成されるＣＭＯＳ型インバータ１３，
１４と、ＮチャネルＭＯＳトランジスタＴｒ５とＰチャ
ネルＭＯＳトランジスタＴｒ６から構成されるＣＭＯＳ
型インバータ１５，１６とを有する。
回路１０は、ＮチャネルＭＯＳトランジスタＴｒ１とＰ
チャネルＭＯＳトランジスタＴｒ２を並列接続して構成
されるトランスファーゲート１１，１２と、Ｎチャネル
ＭＯＳトランジスタＴｒ３とＰチャネルＭＯＳトランジ
スタＴｒ４から構成されるＣＭＯＳ型インバータ１３，
１４と、ＮチャネルＭＯＳトランジスタＴｒ５とＰチャ
ネルＭＯＳトランジスタＴｒ６から構成されるＣＭＯＳ
型インバータ１５，１６とを有する。
【００２６】このようなシフトレジスタ回路１０におい
て、ＣＭＯＳ型インバータ１５，１６の方が、ＣＭＯＳ
型インバータ１３，１４と比較して、その駆動能力が大
きい。即ち、前者のインバータを構成するトランジスタ
のキャリア移動度μ又はトランジスタのチャネル幅が後
者のインバータより大きいか、或いはトランジスタのチ
ャネル長が後者のインバータより小さい。又、トランス
ファーゲート１１及びＣＭＯＳ型インバータ１３，１５
によって１／２ビットのシフトレジスタユニット１７が
構成され、トランスファーゲート１２及びＣＭＯＳ型イ
ンバータ１４，１６によって１／２ビットのシフトレジ
スタユニット１８が構成される。
て、ＣＭＯＳ型インバータ１５，１６の方が、ＣＭＯＳ
型インバータ１３，１４と比較して、その駆動能力が大
きい。即ち、前者のインバータを構成するトランジスタ
のキャリア移動度μ又はトランジスタのチャネル幅が後
者のインバータより大きいか、或いはトランジスタのチ
ャネル長が後者のインバータより小さい。又、トランス
ファーゲート１１及びＣＭＯＳ型インバータ１３，１５
によって１／２ビットのシフトレジスタユニット１７が
構成され、トランスファーゲート１２及びＣＭＯＳ型イ
ンバータ１４，１６によって１／２ビットのシフトレジ
スタユニット１８が構成される。
【００２７】ここで、トランスファーゲート１１，１２
について説明する。図２のように、トランスファーゲー
ト１１，１２は、それぞれ、トランジスタＴｒ１のドレ
インとトランジスタＴｒ２のソースとが接続されるとと
もに、トランジスタＴｒ１のソースとトランジスタＴｒ
２のドレインが接続される。このような構成のトランス
ファーゲート１１，１２は、それぞれ、トランジスタＴ
ｒ１のゲート及びトランジスタＴｒ２のゲートにそれぞ
れハイレベルの電圧及びローレベルの電圧が同時に入力
されることによって、トランジスタＴｒ１，Ｔｒ２が同
時ＯＮとなる。逆に、トランジスタＴｒ１のゲート及び
トランジスタＴｒ２のゲートにそれぞれローレベルの電
圧及びハイレベルの電圧が同時に入力されることによっ
て、トランジスタＴｒ１，Ｔｒ２が非導通となり、トラ
ンスファーゲート１１，１２はＯＦＦとなる。
について説明する。図２のように、トランスファーゲー
ト１１，１２は、それぞれ、トランジスタＴｒ１のドレ
インとトランジスタＴｒ２のソースとが接続されるとと
もに、トランジスタＴｒ１のソースとトランジスタＴｒ
２のドレインが接続される。このような構成のトランス
ファーゲート１１，１２は、それぞれ、トランジスタＴ
ｒ１のゲート及びトランジスタＴｒ２のゲートにそれぞ
れハイレベルの電圧及びローレベルの電圧が同時に入力
されることによって、トランジスタＴｒ１，Ｔｒ２が同
時ＯＮとなる。逆に、トランジスタＴｒ１のゲート及び
トランジスタＴｒ２のゲートにそれぞれローレベルの電
圧及びハイレベルの電圧が同時に入力されることによっ
て、トランジスタＴｒ１，Ｔｒ２が非導通となり、トラ
ンスファーゲート１１，１２はＯＦＦとなる。
【００２８】尚、トランスファーゲートは、２つのトラ
ンジスタの導通時抵抗が並列になっているので、それら
の合成抵抗が小さくなり、ＯＮ時の信号損失が少なくな
るという利点がある。
ンジスタの導通時抵抗が並列になっているので、それら
の合成抵抗が小さくなり、ＯＮ時の信号損失が少なくな
るという利点がある。
【００２９】又、シフトレジスタユニット１７は、トラ
ンスファーゲート１１のトランジスタＴｒ１のドレイン
とトランジスタＴｒ２のソースとの接続ノードａを入力
端子とし、トランスファーゲート１１のトランジスタＴ
ｒ１のソースとトランジスタＴｒ２のドレインとの接続
ノードｂにＣＭＯＳ型インバータ１５のトランジスタＴ
ｒ５，Ｔｒ６のゲートとＣＭＯＳ型インバータ１３のト
ランジスタＴｒ３，Ｔｒ４のドレインが接続され、ＣＭ
ＯＳ型インバータ１５のトランジスタＴｒ５，Ｔｒ６の
ドレインとＣＭＯＳ型インバータ１３のトランジスタＴ
ｒ３，Ｔｒ４のゲートとの接続ノードｃを出力端子とす
る。シフトレジスタユニット１８についても同様の構成
となり、シフトレジスタユニット１７における接続ノー
ドａ，ｂ，ｃが、接続ノードｃ，ｄ，ｅに相当する。
又、トランジスタＴｒ３，Ｔｒ５のソースが接地される
とともに、トランジスタＴｒ４，６のソースに電源電圧
が印加される。
ンスファーゲート１１のトランジスタＴｒ１のドレイン
とトランジスタＴｒ２のソースとの接続ノードａを入力
端子とし、トランスファーゲート１１のトランジスタＴ
ｒ１のソースとトランジスタＴｒ２のドレインとの接続
ノードｂにＣＭＯＳ型インバータ１５のトランジスタＴ
ｒ５，Ｔｒ６のゲートとＣＭＯＳ型インバータ１３のト
ランジスタＴｒ３，Ｔｒ４のドレインが接続され、ＣＭ
ＯＳ型インバータ１５のトランジスタＴｒ５，Ｔｒ６の
ドレインとＣＭＯＳ型インバータ１３のトランジスタＴ
ｒ３，Ｔｒ４のゲートとの接続ノードｃを出力端子とす
る。シフトレジスタユニット１８についても同様の構成
となり、シフトレジスタユニット１７における接続ノー
ドａ，ｂ，ｃが、接続ノードｃ，ｄ，ｅに相当する。
又、トランジスタＴｒ３，Ｔｒ５のソースが接地される
とともに、トランジスタＴｒ４，６のソースに電源電圧
が印加される。
【００３０】このようにスタティック型シフトレジスタ
回路となるシフトレジスタ回路１０は、図３のような論
理回路で表すことができる。即ち、シフトレジスタユニ
ット１７がトランスファーゲート１１に相当するスイッ
チ１９と、ＣＭＯＳ型インバータ１３，１５のそれぞれ
に相当するインバータ２３，２１とから構成され、シフ
トレジスタユニット１８がトランスファーゲート１２に
相当するスイッチ２０と、ＣＭＯＳ型インバータ１４，
１６のそれぞれに相当するインバータ２４，２２とから
構成される。
回路となるシフトレジスタ回路１０は、図３のような論
理回路で表すことができる。即ち、シフトレジスタユニ
ット１７がトランスファーゲート１１に相当するスイッ
チ１９と、ＣＭＯＳ型インバータ１３，１５のそれぞれ
に相当するインバータ２３，２１とから構成され、シフ
トレジスタユニット１８がトランスファーゲート１２に
相当するスイッチ２０と、ＣＭＯＳ型インバータ１４，
１６のそれぞれに相当するインバータ２４，２２とから
構成される。
【００３１】このシフトレジスタ回路１０の動作につい
て、以下に説明する。まず、シフトレジスタ回路１０に
ハイレベルの信号が入力されたとき、スイッチ１９がＯ
Ｎすると、接続ノードｂの電圧がハイレベルとなるの
で、インバータ２１のトランジスタＴｒ５がＯＮとなる
とともにトランジスタＴｒ６がＯＦＦとなる。よって、
インバータ２１によって、接続ノードｃの電圧がローレ
ベルとなる。
て、以下に説明する。まず、シフトレジスタ回路１０に
ハイレベルの信号が入力されたとき、スイッチ１９がＯ
Ｎすると、接続ノードｂの電圧がハイレベルとなるの
で、インバータ２１のトランジスタＴｒ５がＯＮとなる
とともにトランジスタＴｒ６がＯＦＦとなる。よって、
インバータ２１によって、接続ノードｃの電圧がローレ
ベルとなる。
【００３２】又、接続ノードｃの電圧がローレベルとな
るので、インバータ２３のトランジスタＴｒ３がＯＦＦ
となるとともにトランジスタＴｒ４がＯＮとなる。よっ
て、インバータ２３によって、接続ノードｂの電圧がハ
イレベルとなって帰還される。このとき、スイッチ２０
は切断されている。
るので、インバータ２３のトランジスタＴｒ３がＯＦＦ
となるとともにトランジスタＴｒ４がＯＮとなる。よっ
て、インバータ２３によって、接続ノードｂの電圧がハ
イレベルとなって帰還される。このとき、スイッチ２０
は切断されている。
【００３３】次に、スイッチ１９がＯＦＦされた後、ス
イッチ２０がＯＮされる。スイッチ１９がＯＦＦされた
後は、インバータ２３によって接続ノードｃのローレベ
ル電圧を反転してハイレベル電圧を接続ノードｂに帰還
することで、接続ノードｃの電圧をローレベルに保持す
ることができる。このようにインバータ２１，２３が作
用し合って保持されたローレベルの信号は、次段のシフ
トレジスタユニット１８に入力される。
イッチ２０がＯＮされる。スイッチ１９がＯＦＦされた
後は、インバータ２３によって接続ノードｃのローレベ
ル電圧を反転してハイレベル電圧を接続ノードｂに帰還
することで、接続ノードｃの電圧をローレベルに保持す
ることができる。このようにインバータ２１，２３が作
用し合って保持されたローレベルの信号は、次段のシフ
トレジスタユニット１８に入力される。
【００３４】このように、シフトレジスタユニット１８
に入力されたローレベルの信号はスイッチ２０がＯＮす
ることによって、接続ノードｄへ伝送される。このロー
レベルの信号は、インバータ２２によって反転されるの
でハイレベル電圧が接続ノードｅに現れる。接続ノード
ｅのハイレベル電圧は、インバータ２４によってローレ
ベルに反転されて接続ノードｄに帰還される。
に入力されたローレベルの信号はスイッチ２０がＯＮす
ることによって、接続ノードｄへ伝送される。このロー
レベルの信号は、インバータ２２によって反転されるの
でハイレベル電圧が接続ノードｅに現れる。接続ノード
ｅのハイレベル電圧は、インバータ２４によってローレ
ベルに反転されて接続ノードｄに帰還される。
【００３５】又、シフトレジスタ回路１０にローレベル
の信号が入力されたとき、同様にスイッチ１９，２０を
切り換えることよって、シフトレジスタユニット１７，
１８を交互に動作させてシフトレジスタユニット１８よ
りローレベルの信号が出力される。こうして各ユニット
毎に出力が導出される。
の信号が入力されたとき、同様にスイッチ１９，２０を
切り換えることよって、シフトレジスタユニット１７，
１８を交互に動作させてシフトレジスタユニット１８よ
りローレベルの信号が出力される。こうして各ユニット
毎に出力が導出される。
【００３６】このような動作を行う１ビット構成のシフ
トレジスタ回路１０−１〜１０−ｎを図４のようにｎ段
接続することによって、ｎビット構成のシフトレジスタ
回路を構成することができる。尚、シフトレジスタ回路
１０−１〜１０−ｎについては、図３と同様の論理回路
で表される。又、各シフトレジスタ１０−１〜１０−ｎ
からの信号を出力する各出力端子を、それぞれＯ１〜Ｏ
ｎとする。
トレジスタ回路１０−１〜１０−ｎを図４のようにｎ段
接続することによって、ｎビット構成のシフトレジスタ
回路を構成することができる。尚、シフトレジスタ回路
１０−１〜１０−ｎについては、図３と同様の論理回路
で表される。又、各シフトレジスタ１０−１〜１０−ｎ
からの信号を出力する各出力端子を、それぞれＯ１〜Ｏ
ｎとする。
【００３７】図５は、図４のシフトレジスタ回路におけ
る各部の信号波形を示している。同図において、（ａ）
に示すパルスＰ１と（ｂ）に示すパルスＰ２は各段のシ
フトレジスタ回路１０−１，１０−２，・・・，１０−
ｎのスイッチ１９−１，１９−２，・・・，１９−ｎに
与えられるスイッチ制御パルスであり、そのうちパルス
Ｐ１は、スイッチを構成するＮチャネルＭＯＳトランジ
スタＴｒ１（図２参照）のゲートへ印加され、パルスＰ
２は、スイッチを構成するＰチャネルＭＯＳトランジス
タＴｒ２（図２参照）のゲートへ印加される。同様に、
図５（ｃ）に示すパルスＰ３と図５（ｄ）に示すパルス
Ｐ４は、各段のシフトレジスタ１０−１，１０−２，・
・・，１０−ｎのスイッチ２０−１，２０−２，・・
・，２０−ｎに与えられるスイッチ制御パルスである。
る各部の信号波形を示している。同図において、（ａ）
に示すパルスＰ１と（ｂ）に示すパルスＰ２は各段のシ
フトレジスタ回路１０−１，１０−２，・・・，１０−
ｎのスイッチ１９−１，１９−２，・・・，１９−ｎに
与えられるスイッチ制御パルスであり、そのうちパルス
Ｐ１は、スイッチを構成するＮチャネルＭＯＳトランジ
スタＴｒ１（図２参照）のゲートへ印加され、パルスＰ
２は、スイッチを構成するＰチャネルＭＯＳトランジス
タＴｒ２（図２参照）のゲートへ印加される。同様に、
図５（ｃ）に示すパルスＰ３と図５（ｄ）に示すパルス
Ｐ４は、各段のシフトレジスタ１０−１，１０−２，・
・・，１０−ｎのスイッチ２０−１，２０−２，・・
・，２０−ｎに与えられるスイッチ制御パルスである。
【００３８】図５（ｅ）は、図４のシフトレジスタ回路
の入力パルスであり、図５（ｆ）はユニット１７−１の
出力、図５（ｇ）はユニット１８−１の出力である。以
下、同様に、図５（ｈ）、（ｊ）、・・・、（ｌ）、
（ｎ）は、ユニット１７−２，１７−３，・・・，１７
−（ｎ−１），１７−ｎの出力であり、図５（ｉ）、
（ｋ）、・・・、（ｍ）、（ｏ）は、ユニット１８−
２，１８−３，・・・，１８−（ｎ−１），１８−ｎの
出力である。ただし、ユニット１７−３，１７−（ｎ−
１）及びユニット１８−３，１８−（ｎ−１）は、図４
では図示していない。図５における（ｇ）、（ｉ）、・
・・、（ｍ）、（ｏ）は、各段の出力端子Ｏ１，Ｏ２，
・・・，Ｏｎ−１，Ｏｎからの出力でもあり、この出力
が図１の垂直走査回路１ａや水平走査回路１ｂの出力に
なる。
の入力パルスであり、図５（ｆ）はユニット１７−１の
出力、図５（ｇ）はユニット１８−１の出力である。以
下、同様に、図５（ｈ）、（ｊ）、・・・、（ｌ）、
（ｎ）は、ユニット１７−２，１７−３，・・・，１７
−（ｎ−１），１７−ｎの出力であり、図５（ｉ）、
（ｋ）、・・・、（ｍ）、（ｏ）は、ユニット１８−
２，１８−３，・・・，１８−（ｎ−１），１８−ｎの
出力である。ただし、ユニット１７−３，１７−（ｎ−
１）及びユニット１８−３，１８−（ｎ−１）は、図４
では図示していない。図５における（ｇ）、（ｉ）、・
・・、（ｍ）、（ｏ）は、各段の出力端子Ｏ１，Ｏ２，
・・・，Ｏｎ−１，Ｏｎからの出力でもあり、この出力
が図１の垂直走査回路１ａや水平走査回路１ｂの出力に
なる。
【００３９】次に、図４の動作を図５を参照して説明す
る。シフトレジスタ回路１０−１〜１０−ｎにおいてス
イッチ１９−１〜１９−ｎを構成するＮチャネルＭＯＳ
トランジスタＴｒ１（図２）及びＰチャネルＭＯＳトラ
ンジスタＴｒ２（図２）のゲートに、それぞれ図５
（ａ）、図５（ｂ）のようなパルス信号Ｐ１，Ｐ２を与
えるとともに、スイッチ２０−１〜２０−ｎを構成する
ＮチャネルＭＯＳトランジスタＴｒ１（図２）及びＰチ
ャネルＭＯＳトランジスタＴｒ２（図２）のゲートに、
それぞれ図５（ｃ）、図５（ｄ）のようなパルス信号Ｐ
３，Ｐ４を与えて、各スイッチをそのパルス信号期間だ
けＯＮする。
る。シフトレジスタ回路１０−１〜１０−ｎにおいてス
イッチ１９−１〜１９−ｎを構成するＮチャネルＭＯＳ
トランジスタＴｒ１（図２）及びＰチャネルＭＯＳトラ
ンジスタＴｒ２（図２）のゲートに、それぞれ図５
（ａ）、図５（ｂ）のようなパルス信号Ｐ１，Ｐ２を与
えるとともに、スイッチ２０−１〜２０−ｎを構成する
ＮチャネルＭＯＳトランジスタＴｒ１（図２）及びＰチ
ャネルＭＯＳトランジスタＴｒ２（図２）のゲートに、
それぞれ図５（ｃ）、図５（ｄ）のようなパルス信号Ｐ
３，Ｐ４を与えて、各スイッチをそのパルス信号期間だ
けＯＮする。
【００４０】今、図５（ｅ）のようなパルス信号をシフ
トレジスタ回路１０−１に入力すると、パルス信号Ｐ
１，Ｐ２によってスイッチ１９−１がＯＮしてユニット
１７−１の出力がローレベルになる。パルス信号Ｐ１，
Ｐ２が解除されてスイッチ１９−１がＯＦＦになって
も、ユニット１７−１の出力は、次にパルス信号Ｐ１，
Ｐ２が与えられてスイッチ１９−１がＯＮするまでロー
レベルに保持される。パルス信号Ｐ１，Ｐ２の解除の後
に与えられるパルス信号Ｐ３，Ｐ４によってスイッチ２
０−１がＯＮになると、ユニット１８−１は、ローレベ
ル入力を反転してハイレベルを出力する。このハイレベ
ル出力は、パルス信号Ｐ３，Ｐ４が解除されてスイッチ
２０−１がＯＦＦになっても、次にパルス信号Ｐ３，Ｐ
４が与えられてスイッチ２０−１がＯＮするまで保持さ
れる。
トレジスタ回路１０−１に入力すると、パルス信号Ｐ
１，Ｐ２によってスイッチ１９−１がＯＮしてユニット
１７−１の出力がローレベルになる。パルス信号Ｐ１，
Ｐ２が解除されてスイッチ１９−１がＯＦＦになって
も、ユニット１７−１の出力は、次にパルス信号Ｐ１，
Ｐ２が与えられてスイッチ１９−１がＯＮするまでロー
レベルに保持される。パルス信号Ｐ１，Ｐ２の解除の後
に与えられるパルス信号Ｐ３，Ｐ４によってスイッチ２
０−１がＯＮになると、ユニット１８−１は、ローレベ
ル入力を反転してハイレベルを出力する。このハイレベ
ル出力は、パルス信号Ｐ３，Ｐ４が解除されてスイッチ
２０−１がＯＦＦになっても、次にパルス信号Ｐ３，Ｐ
４が与えられてスイッチ２０−１がＯＮするまで保持さ
れる。
【００４１】このような動作によって、第１段のシフト
レジスタ回路１０−１の出力端子Ｏ１より図５（ｇ）の
ようなパルスが得られる。この動作の期間、第２段〜第
ｎ段のシフトレジスタ回路１０−２〜１０−ｎにも、パ
ルス信号Ｐ１，Ｐ２及びパルス信号Ｐ３，Ｐ４が第１段
のシフトレジスタ回路と同様に与えられて、それらのス
イッチがＯＮ、ＯＦＦ動作するが、どの段も入力がロー
レベルであるので、ユニット１７−２〜１７−ｎの出力
がハイレベル、ユニット１８−２〜１８−ｎの出力がロ
ーレベルに固定されたままとなる。
レジスタ回路１０−１の出力端子Ｏ１より図５（ｇ）の
ようなパルスが得られる。この動作の期間、第２段〜第
ｎ段のシフトレジスタ回路１０−２〜１０−ｎにも、パ
ルス信号Ｐ１，Ｐ２及びパルス信号Ｐ３，Ｐ４が第１段
のシフトレジスタ回路と同様に与えられて、それらのス
イッチがＯＮ、ＯＦＦ動作するが、どの段も入力がロー
レベルであるので、ユニット１７−２〜１７−ｎの出力
がハイレベル、ユニット１８−２〜１８−ｎの出力がロ
ーレベルに固定されたままとなる。
【００４２】次にパルス信号Ｐ１，Ｐ２及びパルス信号
Ｐ３，Ｐ４が入力される期間の動作は、第２段目のシフ
トレジスタ回路１０−２が上述した第１段目のシフトレ
ジスタ回路１０−１の動作と同様の動作を行って、出力
端子Ｏ２よりハイレベルの出力を発生し、他のシフトレ
ジスタ回路１０−１，１０−３，・・・，１０−ｎは、
出力端子Ｏ１，Ｏ２，・・・，Ｏｎよりローレベルの出
力を発生する。以後、このようにパルス信号Ｐ１，Ｐ２
及びパルス信号Ｐ３，Ｐ４を与える度に、ハイレベル出
力が順次シフトしていく。
Ｐ３，Ｐ４が入力される期間の動作は、第２段目のシフ
トレジスタ回路１０−２が上述した第１段目のシフトレ
ジスタ回路１０−１の動作と同様の動作を行って、出力
端子Ｏ２よりハイレベルの出力を発生し、他のシフトレ
ジスタ回路１０−１，１０−３，・・・，１０−ｎは、
出力端子Ｏ１，Ｏ２，・・・，Ｏｎよりローレベルの出
力を発生する。以後、このようにパルス信号Ｐ１，Ｐ２
及びパルス信号Ｐ３，Ｐ４を与える度に、ハイレベル出
力が順次シフトしていく。
【００４３】尚、本実施形態では、シフトレジスタユニ
ットのスイッチとしてトランスファーゲートを用いた
が、図６（ａ）のように、シフトレジスタユニット３０
のスイッチとして、トランスファーゲートの代わりにド
レインが接続ノードａに接続されるとともにソースが接
続ノードｂに接続されたＮチャネルＭＯＳトランジスタ
Ｔｎを使用しても良い。このようにトランジスタＴｎを
スイッチとして使用したとき、そのゲートにハイレベル
の電圧を与えたときＯＮ状態となるとともにそのゲート
にローレベルの電圧を与えたときＯＦＦ状態となる。
ットのスイッチとしてトランスファーゲートを用いた
が、図６（ａ）のように、シフトレジスタユニット３０
のスイッチとして、トランスファーゲートの代わりにド
レインが接続ノードａに接続されるとともにソースが接
続ノードｂに接続されたＮチャネルＭＯＳトランジスタ
Ｔｎを使用しても良い。このようにトランジスタＴｎを
スイッチとして使用したとき、そのゲートにハイレベル
の電圧を与えたときＯＮ状態となるとともにそのゲート
にローレベルの電圧を与えたときＯＦＦ状態となる。
【００４４】又、図６（ｂ）のように、シフトレジスタ
ユニット３１のスイッチとして、トランスファーゲート
の代わりにソースが接続ノードａに接続されるとともに
ドレインが接続ノードｂに接続されたＰチャネルＭＯＳ
トランジスタＴｐを使用しても良い。このようにトラン
ジスタＴｐをスイッチとして使用したとき、そのゲート
にローレベルの電圧を与えたときＯＮ状態となるととも
にそのゲートにハイレベルの電圧を与えたときＯＦＦ状
態となる。
ユニット３１のスイッチとして、トランスファーゲート
の代わりにソースが接続ノードａに接続されるとともに
ドレインが接続ノードｂに接続されたＰチャネルＭＯＳ
トランジスタＴｐを使用しても良い。このようにトラン
ジスタＴｐをスイッチとして使用したとき、そのゲート
にローレベルの電圧を与えたときＯＮ状態となるととも
にそのゲートにハイレベルの電圧を与えたときＯＦＦ状
態となる。
【００４５】上記のようにスイッチとしてＮチャネルＭ
ＯＳトランジスタＴｎ又はＰチャネルＭＯＳトランジス
タＴｐを使用したとき、それぞれのトランジスタが導通
したときの抵抗成分が、シフトレジスタユニット内のＣ
ＭＯＳトランジスタＣａ，Ｃｂの抵抗成分と比較して十
分小さくなるように設定する。又、図６（ａ）又は図６
（ｂ）のようなシフトレジスタユニットを接続した１ビ
ット構成のシフトレジスタ回路を図４のようにｎ段接続
することによってｎビット構成のシフトレジスタ回路を
形成できる。
ＯＳトランジスタＴｎ又はＰチャネルＭＯＳトランジス
タＴｐを使用したとき、それぞれのトランジスタが導通
したときの抵抗成分が、シフトレジスタユニット内のＣ
ＭＯＳトランジスタＣａ，Ｃｂの抵抗成分と比較して十
分小さくなるように設定する。又、図６（ａ）又は図６
（ｂ）のようなシフトレジスタユニットを接続した１ビ
ット構成のシフトレジスタ回路を図４のようにｎ段接続
することによってｎビット構成のシフトレジスタ回路を
形成できる。
【００４６】
【発明の効果】以上説明したように、本発明のシフトレ
ジスタ回路によると、第２インバータ回路が第１インバ
ータの出力を帰還して第１インバータに入力することで
データを保持するので、出力のフィードバックにより電
荷が保たれ、各インバータ内での電荷のリークが問題と
ならなくなる。従って、容量成分にデータを保持するダ
イナミック型シフトレジスタ回路のように、周辺環境が
高温であるときや低速で動作させたときに容量成分に蓄
積された電荷がリークしてデータが消滅することがな
い。よって、このようなシフトレジスタ回路を走査回路
に使用した固体撮像装置において、その低速駆動及び高
温環境下での駆動が可能となる。
ジスタ回路によると、第２インバータ回路が第１インバ
ータの出力を帰還して第１インバータに入力することで
データを保持するので、出力のフィードバックにより電
荷が保たれ、各インバータ内での電荷のリークが問題と
ならなくなる。従って、容量成分にデータを保持するダ
イナミック型シフトレジスタ回路のように、周辺環境が
高温であるときや低速で動作させたときに容量成分に蓄
積された電荷がリークしてデータが消滅することがな
い。よって、このようなシフトレジスタ回路を走査回路
に使用した固体撮像装置において、その低速駆動及び高
温環境下での駆動が可能となる。
【図１】固体撮像装置の内部構造を示すブロック図。
【図２】本発明で使用する１ビット構成のシフトレジス
タ回路の構成を示す回路図。
タ回路の構成を示す回路図。
【図３】図２に示すシフトレジスタ回路の構成を示す等
価回路図。
価回路図。
【図４】本発明で使用するｎビット構成のシフトレジス
タ回路の構成を示す回路図。
タ回路の構成を示す回路図。
【図５】図４に示すシフトレジスタ回路の動作を示すタ
イミングチャート。
イミングチャート。
【図６】本発明で使用する１ビット構成のシフトレジス
タ回路の構成を示す回路図。
タ回路の構成を示す回路図。
【図７】従来のシフトレジスタ回路の構成を示す回路
図。
図。
【図８】図７に示すシフトレジスタ回路の動作を示すタ
イミングチャート。
イミングチャート。
１ａ 垂直走査回路 １ｂ 水平走査回路 ２−１〜２−ｎ 行（ライン） ３−１〜３−ｍ 出力信号線 ４ 信号線 １０ １ビット構成のシフトレジスタ １１，１２ トランスファーゲート １３，１４，１５，１６ ＣＭＯＳ型インバータ １７，１８ シフトレジスタユニット １９，２０ スイッチ ２１，２２，２３，２４ インバータ ５０ １ビット構成のシフトレジスタ ５１，５２ スイッチ ５３，５４ ＣＭＯＳ型インバータ ５５，５６ シフトレジスタユニット ５７，５８ インバータ
Claims (10)
- 【請求項１】 一端に信号が入力されるスイッチと、該
スイッチの他端に接続され、該スイッチからの信号を反
転する第１インバータと、該第１インバータの出力を反
転して第１インバータの入力側に帰還する第２インバー
タとを含むユニットを複数個直列に接続したことを特徴
とするシフトレジスタ回路。 - 【請求項２】 前記第１インバータの駆動能力を前記第
２インバータの駆動能力より大きくしたことを特徴とす
る請求項１に記載のシフトレジスタ回路。 - 【請求項３】 前記第１インバータ及び前記第２インバ
ータが、ＮチャネルＭＯＳトランジスタ及びＰチャネル
ＭＯＳトランジスタで構成されたＣＭＯＳ型のインバー
タであることを特徴とする請求項１又は請求項２に記載
のシフトレジスタ回路。 - 【請求項４】 前記スイッチが、 第１電極、第２電極及び制御電極を有し、第１電極に信
号が入力されるとともに第２電極が第１インバータの入
力電極に接続され、制御電極にパルス信号を与えること
によって導通状態となるトランジスタであることを特徴
とする請求項１〜請求項３のいずれかに記載のシフトレ
ジスタ回路。 - 【請求項５】 前記トランジスタが、制御電極となるゲ
ートにハイレベルのパルスを与えることによって導通
し、第１電極にかかる電圧信号を第２電極に送出するＮ
チャネルＭＯＳトランジスタであることを特徴とする請
求項４に記載のシフトレジスタ回路。 - 【請求項６】 前記トランジスタが、制御電極となるゲ
ートにローレベルのパルスを与えることによって導通
し、第１電極にかかる電圧信号を第２電極に送出するＰ
チャネルＭＯＳトランジスタであることを特徴とする請
求項４に記載のシフトレジスタ回路。 - 【請求項７】 前記スイッチが、 ドレインに信号が入力され、ソースが第１インバータの
入力電極に接続されたＮチャネルＭＯＳトランジスタ
と、 ソースが前記ＮチャネルＭＯＳトランジスタのドレイン
に接続され、ドレインが前記ＮチャネルＭＯＳトランジ
スタのソースに接続されたＰチャネルＭＯＳトランジス
タとを有し、 前記ＮチャネルＭＯＳトランジスタのゲートと前記Ｐチ
ャネルＭＯＳトランジスタのゲートに、それぞれハイレ
ベルのパルスとローレベルのパルスが同時に入力され
て、前記ＮチャネルＭＯＳトランジスタ及び前記Ｐチャ
ネルＭＯＳトランジスタが共に導通することを特徴とす
る請求項１〜請求項３のいずれかに記載のシフトレジス
タ回路。 - 【請求項８】 前記スイッチを構成するトランジスタが
導通したときの抵抗成分が、前記第１インバータ及び前
記第２インバータが駆動したときの抵抗成分よりも小さ
いことを特徴とする請求項４〜７のいずれかに記載のシ
フトレジスタ回路。 - 【請求項９】 複数の画素と、この複数の画素から１つ
の画素を選択するための走査回路とを有し、該走査回路
によって選択された画素の出力信号を得る固体撮像装置
において、 前記走査回路が請求項１〜請求項８のいずれかに記載の
シフトレジスタ回路であることを特徴とする固体撮像装
置。 - 【請求項１０】 複数の画素をマトリクス状に配してな
る２次元の固体撮像装置において、 前記複数の画素からｉ行ｊ列の画素の出力信号を得ると
き、ｉ行を選択するための垂直走査回路と、ｉ行の画素
のうちｊ列の画素を選択するための水平走査回路とを有
し、 前記行垂直走査回路及び前記列水平走査回路が、それぞ
れ、請求項１〜請求項８のいずれかに記載のシフトレジ
スタ回路であることを特徴とする固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11117085A JP2000311494A (ja) | 1999-04-23 | 1999-04-23 | シフトレジスタ回路及びそれを用いた固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11117085A JP2000311494A (ja) | 1999-04-23 | 1999-04-23 | シフトレジスタ回路及びそれを用いた固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000311494A true JP2000311494A (ja) | 2000-11-07 |
Family
ID=14703033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11117085A Pending JP2000311494A (ja) | 1999-04-23 | 1999-04-23 | シフトレジスタ回路及びそれを用いた固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000311494A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021090210A (ja) * | 2021-02-05 | 2021-06-10 | 株式会社半導体エネルギー研究所 | フリップフロップ、シフトレジスタ |
| US11967598B2 (en) | 2006-09-29 | 2024-04-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
-
1999
- 1999-04-23 JP JP11117085A patent/JP2000311494A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11967598B2 (en) | 2006-09-29 | 2024-04-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| JP2021090210A (ja) * | 2021-02-05 | 2021-06-10 | 株式会社半導体エネルギー研究所 | フリップフロップ、シフトレジスタ |
| JP7087132B2 (ja) | 2021-02-05 | 2022-06-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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|---|---|---|---|
| A711 | Notification of change in applicant |
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