JP5619276B2 - 誘電体塊上に端子を有するマイクロ電子パッケージ - Google Patents

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Description

本発明はマイクロ電子パッケージングに関する。
［関連出願の相互参照］
本出願は、２０１０年１１月１５日に出願の韓国特許出願第１０−２０１０−０１１３２７１号からの優先権を主張し、この特許出願の開示内容は、引用することにより、本明細書の一部を成すものとする。
半導体チップのようなマイクロ電子素子は、一般的に、マイクロ電子素子を保護し、かつより大きな回路の他の素子への接続を容易にする要素を備えている。例えば、半導体チップは、通常、反対側に面している前面及び背面と、前面に露出するコンタクトとを有する小さく平坦な素子として提供される。コンタクトは、チップ内に一体に形成される数多くの電子回路素子に電気的に接続される。そのようなチップは、パッケージ基板と呼ばれる小型回路パネルを有するパッケージ内に設けられるのが最も一般的である。チップは通常、その前面又は背面がパッケージ基板の表面の上に重なるようにしてパッケージ基板に取り付けられ、パッケージ基板は通常、その基板の表面に露出する端子を有する。端子はチップのコンタクトに電気的に接続される。パッケージは通常、パッケージ基板とは反対のチップの側においてチップの上に重なる或る形態のカバーリングも含む。カバーリングは、チップを保護するための役割を果たし、場合によっては、チップとパッケージ基板の導電性素子との間の接続部を保護するための役割も果たす。そのようなパッケージ化されたチップは、パッケージ基板の端子を、より大きな回路パネル上のコンタクトパッドのような導電性素子に接続することによって、回路基板のような回路パネルに取り付けることができる。
或るパッケージでは、チップは、その前面又は背面がパッケージ基板の上側表面の上に重なるようにして取り付けられるのに対して、端子は、反対側に面している下側表面上に設けられる。誘電体材料塊は、チップの上に、そして大抵の場合には、チップとパッケージ基板の導電性素子との間の電気的接続部の上に重なる。誘電体組成物がチップと、パッケージ基板の上面の全て又は一部とを覆うように、チップの周囲に流動性誘電体組成物をモールドすることによって、誘電体塊を形成することができる。そのようなパッケージは一般的に「オーバーモールドされた」パッケージと呼ばれ、誘電体材料塊は、「オーバーモールド」と呼ばれる。オーバーモールドされたパッケージは製造するのが経済的であり、それゆえ、広く用いられる。
応用形態によっては、チップパッケージを互いに積重することが望ましい場合もある。その結果、より大きな回路パネルの表面上の同じ空間内に複数のチップを設けることができる。或るオーバーモールドされたパッケージは、チップによって覆われるエリアの外側、そして通常、オーバーモールドによって覆われるエリアの外側において、パッケージ基板の上面に露出する積重コンタクトを組み込む。そのようなパッケージは、下側パッケージの積重コンタクトと、スタック内の隣の高い方のパッケージの端子との間に延在するハンダボール又は他の導電性接続部のような相互接続素子を用いて、互いに積重することができる。そのような構成では、スタック内の全てのパッケージが、スタックの底部にあるパッケージ上の端子に電気的に接続される。しかしながら、そのような構成では、全ての相互接続素子が、オーバーモールドによって覆われたエリアの外側の、パッケージ基板の限られた領域内に収容されなければならない。さらに、スタック内の高い方のパッケージのパッケージ基板は、その隣の低い方のパッケージ内の誘電体オーバーモールド上に位置するので、高い方のパッケージの端子と低い方のパッケージの積重コンタクトとの間には、垂直方向にかなりの空隙が存在する。相互接続素子はこの空隙をブリッジしなければならない。これは通常、相対的に大きな間隔を置いて配置される相互接続素子を必要とする。それゆえ、所与のサイズのパッケージ基板を用いて収容することができる相互接続素子の数が限られる。
当該技術分野において積重可能なパッケージ、及び上面取り付け用パッドを有する他のパッケージを開発するために向けられてきた著しい努力にもかかわらず、更なる改善が望まれている。
本発明の一態様は、マイクロ電子パッケージを提供する。本発明のこの態様によるパッケージは、第１のマイクロ電子素子と、水平方向に延在する上側表面及び下側表面、並びに上側表面と下側表面との間に延在するエッジ（edges）を有するパッケージ基板とを含むことが望ましい。望ましくは、パッケージ基板は、パッケージ基板の下側表面に露出する底部端子を含む導電性素子を有する。マイクロ電子素子は、パッケージ基板の上側表面上に配置され、パッケージ基板上の導電性素子のうちの少なくとも幾つかに接続されることが好ましい。本発明のこの態様によるパッケージは、マイクロ電子素子と、パッケージ基板の上側表面の少なくとも一部とを覆う誘電体塊を含むことが望ましい。誘電体塊は、パッケージ基板から離隔し、パッケージ基板から遠ざかる方に面する上面を画定する。好ましくは、上面の少なくとも一部は、マイクロ電子素子上に延在する。誘電体塊は、誘電体塊の上面に隣接する上部境界から、パッケージ基板に隣接する底部境界まで下方に延在する第１のエッジ面も画定することが望ましく、底部境界はパッケージ基板のエッジの内側に配置される。好ましくは、誘電体塊は、パッケージ基板に隣接する、水平方向において第１のエッジ面の底部境界から離れて延在する上向きの第１のフランジ面を更に画定し、第１のフランジ面は、パッケージ基板から、パッケージ基板と上面との間の垂直距離よりも短い垂直間隔をおいて配置される。
最も好ましくは、パッケージは、誘電体塊の上面に露出する複数の上部端子と、上部端子から上面に沿って延在し、かつ第１のエッジ面に沿って延在する複数の第１のトレースとを含み、第１のトレースは、フランジ面に沿って延在する、パッケージ基板に隣接する底部を有し、底部はパッケージ基板の導電性素子に電気的に接続される。
後に更に論じられるように、本発明のこの態様による或るパッケージは、パッケージ基板上の多数の導電性素子に接続される多数の上部端子を設けることができる。これらのパッケージは、例えば、１つのパッケージの上部端子が別のパッケージの底部端子に接続される、積重された構成で用いることができる。
本発明の更なる態様によるパッケージは、マイクロ電子素子と、水平方向に延在する上側表面及び下側表面を有するパッケージ基板とを含み、マイクロ電子素子はパッケージ基板の上側表面上に配置される。望ましくは、マイクロ電子素子は、パッケージ基板上の少なくとも幾つかの導電性素子に電気的に接続される。本発明のこの態様によるパッケージは、マイクロ電子素子と、マイクロ電子素子の上側表面の少なくとも一部とを覆うオーバーモールドを含むことが望ましく、オーバーモールドは、パッケージ基板から離隔し、パッケージ基板から遠ざかる方に面する上面を画定し、オーバーモールド上面の少なくとも一部はマイクロ電子素子上に延在する。そのパッケージは、オーバーモールドの上面に露出する上部端子と、上部端子からオーバーモールドの上面に沿って延在する複数のトレースとを更に含むことが望ましく、上部端子及びトレースはオーバーモールド内に埋め込まれる。最も好ましくは、トレースは中実の金属トレースである。
本発明の更なる態様は、他の電子デバイスとともに、本発明の前述の態様によるパッケージを組み込むシステムを提供する。例えば、そのシステムは、単一のハウジング内に配置することができ、そのハウジングはポータブルハウジングとすることができる。
本発明の更なる態様はマイクロ電子パッケージを作製する方法を提供する。１つのそのような方法は、導電性素子を有するパッケージ基板と、パッケージ基板の上に重なり、導電性素子に電気的に接続されるマイクロ電子素子との集合体上に、複数のトレースを担持するシートのようなキャリアを位置決めするステップを含み、その位置決めするステップは、トレースのうちの少なくとも幾つかのトレースの一部がマイクロ電子素子上に延在するように実施される。本方法は、キャリアとパッケージ基板との間に、かつマイクロ電子素子の周囲に流動性組成物を導入し、その組成物を硬化させるステップであって、マイクロ電子素子を覆い、キャリアによって少なくとも部分的に画定される形状を有するオーバーモールドを形成するステップを含むことが望ましい。好ましくは、本方法は、パッケージ基板から遠ざかる方に面するオーバーモールドの１つ又は複数の表面上に延在するトレースを残すように、キャリアを除去するステップも含む。
本発明のこの態様による更なる方法は、導電性素子を有するパッケージ基板と、パッケージ基板の上に重なり、導電性素子に電気的に接続されるマイクロ電子素子との集合体上に複数のトレースを担持するシートのようなキャリアを位置決めするステップを含むことが望ましい。本方法では、位置決めするステップは、キャリアの第１の部分、及びキャリアの第１の部分上のトレースの第１の部分がマイクロ電子素子上に延在し、キャリアの第２の部分、及びキャリアの第２の部分上のトレースの第２の部分が第１の部分からパッケージ基板に向かって延在するように実行されることが望ましい。例えば、キャリアは、その上にトレースを有するシートとすることができ、そのシートは、キャリアの第２の部分がパッケージ基板に向かってキャリアの第１の部分から突出するように、曲げることができるか、又は別の方法で変形させることができる。
本方法はまた、シートとパッケージ基板との間に、かつマイクロ電子素子の周囲に流動性組成物を導入するステップと、組成物を硬化させるステップであって、マイクロ電子素子を覆い、キャリアによって少なくとも部分的に画定される形状を有するオーバーモールドを形成するステップとを含むことが望ましい。最も好ましくは、本方法は、トレースの第２の部分をパッケージ基板の導電性素子と電気的に接続するステップを含む。この接続するステップは、オーバーモールドが形成される前又は後に実行することができる。いずれの場合でも、トレースの第２の部分がパッケージ基板に近いことによって、小さな接続を形成するのが容易になり、それにより、ひいては、限られたサイズのパッケージ内に多数のトレースを設けるのに役立つ。
マイクロ電子パッケージを作製する更なる方法が、導電性素子を有するパッケージ基板の下側表面に露出する底部端子を含む、パッケージ基板と、パッケージ基板の上側表面の上に重なり、導電性素子に電気的に接続されるマイクロ電子素子との集合体上に共形誘電体層を堆積するステップを含む。望ましくは、堆積するステップは、共形層の第１の部分が、パッケージ基板から離隔し、かつマイクロ電子素子上に延在する上面を画定し、共形層の１つ又は複数の付加的な部分が、マイクロ電子素子によって覆われるエリアの外側にあるパッケージ基板に向かって下方に延在する１つ又は複数のエッジ面を画定するように実行される。本方法は、トレースが上面に沿って延在し、少なくとも１つのエッジ面に沿ってパッケージ基板に向かって延在し、トレースの底部分がパッケージ基板に隣接して位置決めされるように、共形層上にトレース及び上部端子を配設することを含むことが望ましい。望ましくは、本方法は更に、トレースの底部分をパッケージ基板上の導電性素子のうちの少なくとも幾つかに接続することを更に含む。
本発明の一実施形態による、パッケージを製造する方法において用いられる構成要素の概略的な底面図である。 図１に示される構成要素の概略的な立面図である。 図１及び図２の構成要素を用いる製造するステップを示す概略的な断面図である。 図３に類似であるが、製造プロセスの後の段階における構成要素及び関連する要素を示す概略的な断面図である。 図３及び図４に類似であるが、製造動作の後の段階における構成要素及び関連する要素を示す概略的な断面図である。 図３〜図５に類似であるが、製造の更に後の段階を示す図である。 図３〜図６の製造プロセスを用いて作製されたパッケージを示す概略的な平面図である。 図７の線８−８に沿って見た、拡大された部分断面図である。 別のパッケージと関連する、図７に示されるパッケージの概略的な断面図である。 図９のパッケージの一部を示す、拡大された部分断面図である。 本発明の更なる実施形態による、パッケージの一部を示す部分断面図である。 本発明の更なる実施形態による製造プロセスの一部を示す部分断面図である。 図１１のプロセスにおいて作製されたパッケージの一部を示す部分断面図である。 本発明の更に別の実施形態による、製造プロセスにおける１つの段階を示す部分断面図である。 図１３のプロセスを用いて作製されたパッケージの一部を示す部分断面図である。 本発明の更に別の実施形態による、製造プロセスにおける１つの段階を示す部分断面図である。 図１５のプロセスを用いて作製されたパッケージの一部を示す部分断面図である。 本発明の更に別の実施形態による、製造プロセスにおける１つの段階を示す概略的な断面図である。 図１７のプロセスを用いて作製されたパッケージを示す断面図である。 本発明の更に別の実施形態によるパッケージの概略的な断面図である。 本発明の更なる実施形態によるパッケージの概略的な断面図である。 本発明の更に別の実施形態によるパッケージを示す概略的な断面図である。 本発明の一実施形態による、システムを示す概略図である。
本発明の一実施形態による製造プロセスにおいて利用される構成要素は、例えば、第１の表面３２と、反対側にある第２の表面３４とを有する銅製のシート（図１及び図２）のような、金属シート３０の形をとるキャリアを組み込む。第１の表面３２は複数の導電性トレース３６を担持する。トレースは、シート３０の第１の表面３２上に、導電性材料、好ましくは銅、金、ニッケル及びそれらの組み合わせのような中実の金属からなる細長いストリップとして形成される。トレースは、類似の組成からなる端子３８と一体に形成される。端子は、破線によって概略的に示される、シートの第１の部分４０内に配置される。トレースは、端子から第２の部分４２の中に延在する。この実施形態では、第２の部分４２は、第１の部分４０の両側にある領域を含む。図１及び図２には、幾つかの端子３８及び幾つかのトレース３６のみが示されるが、実際には、数百個、又はそれ以上の端子及びトレースが存在することができる。
端子３８は、第１の部分４０内に「エリアアレイ」を成して配置される。本開示において用いられるときに、用語「エリアアレイ」は、端子が、２次元の領域の周辺のみにある行、又はその領域の中心のみにある行のような幾つかの行に集中するのではなく、その領域にわたって概ね分散するような端子のアレイを意味する。図１に示される特定のエリアアレイは直線構成の均一なアレイであるが、これは必須ではない。
端子及びトレースは、数多くの既知の、金属加工方法、例えば、もともとシート３０よりも厚みのあるシートを、端子及びトレースによって占有されるエリア以外のエリアから金属を除去するようにエッチングすることによって、又はシート上に端子及びトレースをめっきすることによって作製することができる。図１及び図２は、単一のパッケージを作製するのに適したサイズの単一のシートのみを示す。しかしながら、実際には、そのシートは、各部分が図１及び図２に示されるシートを構成し、これらの部分が互いに連続的である、多数の部分を組み込む連続的又は半連続的な要素として設けられることが望ましい。
図１及び図２によるシートは、前面５０と、背面５２と、前面に露出するコンタクト５４とを有する半導体チップのようなマイクロ電子素子４８を組み込む集合体４６（図３）とともに利用される。集合体４６は、上面５８と、反対側に面する底面６０とを有する概ね平坦な誘電体構造５６を組み込む小さな回路パネルの形をとるパッケージ基板も含む。本明細書において用いられるときに、単語「上部」及び「底部」は、論じられる要素の座標系を参照しており、通常の重力座標系を参照しない。また、パッケージ基板５６は導電性素子も含み、この場合には、導電性素子は、底面６０上に延在するトレース６２と、誘電体構造の底面にも露出し、トレース６２に接続される端子６４とを組み込む。
また、集合体は、チップ４８のコンタクト５４をパッケージ基板上のトレース６２と接続するワイヤボンド６６も含む。パッケージ基板はアパーチャ６８を有し、アパーチャは、トレース６２がアパーチャ６８を通してパッケージ基板の上側表面に露出するように配列される。図３に示される特定の実施形態では、多数の集合体からなるパッケージ基板は、ストリップ、テープ又はシートのような連続的又は半連続的な要素として提供される。したがって、明確に図示するために、図３では、個々のパッケージ基板５６間に目に見える境界が存在するが、実際には、プロセスのこの段階では区別できる境界は存在しない場合がある。パッケージ基板４６内のアパーチャ６８は、トレース６２によって完全に閉じられることが望ましい。同様に、ワイヤボンド６６がそこを通り抜けてトレースにまで至るアパーチャは、トレースによって完全に覆われることが望ましく、それにより、パッケージは連続的な不浸透性のシートになる。
本方法の１つのステップにおいて、多数のキャリア又はシート３０を含む要素は、そのパッケージ基板及びチップを有する多数の集合体４６を含む要素上に位置決めされる。各キャリア又はシート３０は、トレース３６及び端子３８を担持する第１の表面３２がパッケージ基板に面するように位置決めされる。図３の実施形態では、位置決めするステップは、各キャリアシート３０を図１及び図２に示される平坦な状態から、各シートの第２の部分４２が第１の部分４０から面外に曲げられるような変形した状態に変形させることを含み、第２の部分４２は、図２において４２’で概略的に示されるように第１の表面３２の方向に突出している。これは、基本的に任意の従来の形成技術、例えば、箔押機において適合した金属ダイを用いることによって果たすことができる。形成されたキャリアシートは、端子３８を担持するキャリアシート３０（図１）の第１の部分４０がマイクロ電子素子又はチップ４８の上方に延在し、第２の部分４２が第１の部分４０からパッケージ基板４６に向かって延在するように、チップ及びパッケージ基板の集合体上に位置決めされる。
この状態において、各キャリアシート３０の第２の部分４２は、シートの第１の部分４０から延在する傾斜した領域７０を画定し、さらには、傾斜した領域７０から突出するフランジ領域７４も画定する。第２の部分４２内のトレースは、傾斜した領域７０に沿って延在し、さらにはフランジ領域７４に沿って延在する。したがって、シートの第２の部分４２におけるトレース３６の部分は、傾斜した領域７０に沿って延在する傾斜部分７６と、フランジ部分７４上に延在する底部分７８とを含む。
キャリアシート３０がパッケージ基板４６上に位置決めされると、トレースの底部分７８及びシートのフランジ部分７４は、パッケージ基板４６の近くに配置される。シート上のトレースの底部分７８は、任意の適切な接続部、例えば、ハンダ結合８０によって、パッケージ基板上のトレース６２に接続される。キャリアシート３０上のトレースの位置及びパッケージ基板５６上の導電性機構の位置は、極めて高い精度で制御することができる。これは結合プロセスを容易にし、そして小径のボンドの使用を容易にし、それによりトレースを極めて近接して配置できるようになる。
キャリアシート上のトレースがパッケージ基板上のトレースに結合された後に、組み立てられた部品がモールド内に配置され、モールドの第１の側８２がキャリアシート３０を支持するのに対して、モールドの第２の側８４がパッケージ基板４６を支持する。モールド部品はキャリアシート及びパッケージ基板の上に接近して重なるように示されるが、モールド部品とキャリアシート３０又はパッケージ基板４６との間は封止するように係合させる必要はない。むしろ、モールド部品は、キャリアシート及びパッケージ基板を物理的に支持し、後に論じられる成形ステップ中にこれらの素子が歪むのを防ぐための役割を果たす。
次のステップ（図４）では、例えば、エポキシのような流動性組成物が、各キャリアシート３０と、関連するパッケージ基板４６との間の空間内に、かつパッケージ基板上のチップ又はマイクロ電子素子４８の周囲に導入される。この流動性組成物が硬化してオーバーモールド８６（図４）を形成する。流動性組成物が導入されるとき、その組成物はキャリアシートと接触し、それにより、キャリアシートによって少なくとも部分的に画定される形状を呈する。また、流動性組成物は流動してトレース及び端子にも密接し、トレース及び端子を部分的に包囲する。しかしながら、キャリアシート３０はトレースの表面、特に端子３８と密接しているので、キャリアシートに面している端子の面は流動性組成物と接触しないように完全に保護される。また、パッケージ基板４６は、パッケージ基板上の端子６４を、流動性組成物によって汚れないように保護する。キャリアシート３０及びパッケージ基板４６は連続的又は半連続的なシートとして設けられるので、いずれか１つの特定のキャリアシート又はパッケージ基板の縁において、モールド部品が流動性組成物を閉じ込める必要はない。流動性組成物は、１つのキャリアシートとパッケージ基板との間の空間内に導入することができ、他のキャリアシートとパッケージ基板との間の空間に流れ込むことができる。
そのプロセスの次の段階では、モールド要素８２及び８４が除去され、成形された集合体の一方においてキャリアシート３０が露出したままになり、反対側においてパッケージ基板上の端子６４が露出したままになる（図５）。そのプロセスの次の段階では、例えば、キャリアシートを除去するのに有効であるが、端子３８及びトレース３６を実質的に無傷のままにするエッチング剤にキャリアシートを晒すことによって、キャリアシート３０が除去される。エッチング後に、集合体は、図６に示される構成を有する。その後、集合体は、分離線８８に沿って切断され、個々のマイクロ電子パッケージ９０が生成される。
各パッケージ９０（図７〜図９）は、水平方向に延在する上側表面５８及び下側表面６０と、上側表面と下側表面との間に延在するエッジ（edges）９２とを有するパッケージ基板５６を含む。また、パッケージ９０は、下側表面６０に露出するトレース６２及び端子６４を含む導電性素子も有する。完成したパッケージにおいて、端子６４は「底部端子」と呼ばれる。端子又はトレースのような導電性素子を参照する際に本明細書において用いられるときに、或る表面「に露出する」という用語は、その表面からその導電性素子に近づくことができることを意味する。例示される特定の実施形態では、底部端子６４は、底部端子が下側表面から僅かに突出するように、下側表面６０上に配置される。しかしながら、底部端子がパッケージ基板５６内に埋め込まれるか、又は基板の上面５８上に配置される場合であっても、近づくことができるようにする開口部が基板内に存在するなら、底部端子は下側表面に露出することができる。
また、パッケージ９０は、チップの形をとる第１のマイクロ電子素子４８も含み、そのようなマイクロ電子素子はパッケージ基板の上側表面５８上に配置され、導電性素子、すなわち、パッケージ基板上の特定のトレース６２及び底部端子６４に電気的に接続される。
そのパッケージは、上記で論じられた成形プロセス中に形成されるオーバーモールド８６の形をとる誘電体塊を更に含み、そのような誘電体塊はマイクロ電子素子４８と、パッケージ基板の上側表面の少なくとも一部とを覆う。誘電体塊すなわちオーバーモールド８６は、パッケージ基板５６から離隔した上面９４を画定する。上面９４の少なくとも一部は、マイクロ電子素子４８上に延在する。また、塊状物すなわちオーバーモールド８６は、上面９４に隣接する上部境界９８から、パッケージ基板５６に隣接する底部境界１００まで下方に延在し、パッケージ基板のエッジ９２の内側に配置される第１のエッジ面９６も画定する。すなわち、底部境界１００は、パッケージ基板のエッジ９２によって囲まれた水平エリア内に配置される。誘電体塊の第１のエッジ面９６は、第１の水平方向Ｈ１（図７、図９及び図１０Ａ）においてマイクロ電子素子４８から離れるように傾斜し、それにより、第１のエッジ面の底部境界１００は、水平方向Ｈ１において、上部境界９８よりもマイクロ電子素子から離れる。第１のエッジ面９６は、パッケージ基板５６から一定の垂直距離において第１のエッジ面に沿って延在する任意の直線が、第１の水平方向Ｈ１において一定の位置に配置されるように形作られる。例えば、パッケージ基板から一定の垂直距離において延在する仮想的な線１０２（図７）は、一定の水平位置にも存在することになる。図示される特定の実施形態では、第１のエッジ面は実質的に平坦である。
図１０Ａに最もわかりやすく示されるように、誘電体塊すなわちオーバーモールドは、パッケージ基板５６から離れた、上向きの第１のフランジ面１０４を更に画定する。第１のフランジ面は、第１のエッジ面９６の底部境界１００から離れて、第１の水平方向Ｈ１に延在する。第１のフランジ面１０４は、パッケージ基板５６に隣接して配置される。第１のフランジ面１０４と、パッケージ基板の上面５８との間の距離Ｄ１は、誘電体塊の上面９４とパッケージ基板の上面５８との間の距離ＤＴよりも著しく短い。
図７、図９及び図１０Ａに示されるように、端子３８は、誘電体塊の上面９４に露出する。完成したパッケージにおいて、端子９４は「上部端子」と呼ばれる。複数のトレース３６ａが上部端子３８のうちの幾つかから上面９４に沿って延在し、更には、上部境界９６を横切って、第１のエッジ面９６に沿って延在する。第１のエッジ面９６に沿って延在するトレースの部分は、互いに概ね平行である。トレースは底部分７８を含み、底部分は第１のフランジ面１０４に沿って延在する。本開示において用いられるときに、トレースが或る表面に「沿って」延在するという言い方は、トレースがその表面に近接し、かつその表面に対して概ね平行に延在することを意味する。図７、図９及び図１０Ａにおいて示される特定の実施形態では、トレースは上面９４、第１のエッジ面９６及びフランジ面１０４内に埋め込まれており、トレースの表面は誘電体塊すなわちオーバーモールド８６の表面と概ね同一平面を成している。例えば、図８に示されるように、トレース３６ａの表面は第１のエッジ面９６と同一平面上にある。この特定の同一平面配置は、上面９４、第１のエッジ面９６及びフランジ面１０４がキャリアシートによって形成され、形成時にトレースがキャリアシートの表面上に載置されたことに起因する。同様に、上部端子３８は、誘電体塊の上面９４内に埋め込まれる。埋め込まれたトレース及び端子は、中実の金属、例えば、中実の銅又は銅合金から形成することができる。通常、中実の金属は金属及び結合剤を含む複合材よりも高い導電率を与える。トレース３６ａの底部分７８は、もともとシートのフランジ部分７４（図３）上に存在していたので、フランジ面１０４上に存在する。トレースの底部分７８は、当然、パッケージ基板の導電性素子、特にトレース６２に接続されたままであり、それにより、トレース３６ａ、それゆえ、上部端子３８のうちの幾つかは、底部端子６４のうちの幾つかに、及びマイクロ電子素子４８に接続される。
パッケージは、上面９４から下方に延在し、第１の水平方向Ｈ１と反対の第２の水平方向Ｈ２においてマイクロ電子素子４８から離れるように傾斜する第２のエッジ面１０８と、第２の水平方向において第２のエッジ面１０８の底部境界から延在する第２のフランジ面１１０とを更に含む。そのパッケージは、上部端子３８のうちの幾つかから、上部表面９４、第２のエッジ面１０８及び第２のフランジ面１１０に沿って延在するトレース３６ｂを更に含む。これらの機構は、方向が反対であることを除いて、上記で論じられた第１のエッジ面１０８、第１のフランジ面１０４及びトレース３６ａの機構と同一である。トレース３６ｂは、上部端子３８のうちの幾つかを、パッケージ基板上のトレース６２のうちの幾つかを通して、底部端子６４のうちの幾つかに、及びマイクロ電子素子４８に接続する。
この構成では、上部端子３８のうちの幾つか又は全てが、パッケージ基板上の導電性素子によって、マイクロ電子素子又はチップ４８のコンタクト５４に接続され、上部端子３８のうちの幾つか又は全てが、底部端子６４のうちの幾つか又は全てにも接続される。上部端子３８は、底部端子６４のパターンに対応するパターンで配列される。したがって、図９に示されるように、パッケージ９０のうちの２つ以上を１つのスタックに重ねることができ、そのスタック内の底部パッケージ９０ａの上部端子が次に高いパッケージ９０ｂの底部端子６４に接続される。スタックの最も低いパッケージ、すなわち底部パッケージの底部端子６４は、より大きな回路基板１１４上のコンタクトパッド１１２のような導電性素子に接続することができ、それにより、スタック全体がその回路パネルに取り付けられ、接続される。
オーバーモールド又は誘電体塊上に延在するトレース上にハンダマスク（図示せず）を被着することができる。同様に、必要に応じて、パッケージ基板の導電性機構上にハンダマスクを設けることができる。そのようなハンダマスクは、任意の従来の方法において被着し、パターニングにすることができる。ハンダマスクは、トレースの表面に沿ってハンダが広がるのを制限するための役割を果たす。
当然、図１〜図１０Ａを参照して上記で論じられた構成は、様々に変更することができる。例えば、トレース６２のような導電性素子は、パッケージ基板５６の底面上に存在するように示される。しかしながら、トレースはパッケージ基板の上面に配置することもできるし、更には、パッケージ基板内に配置することもできる。さらに、パッケージ基板は、２つ以上のトレース層を含むこともできる。
更なる変形形態（図１０Ｂ）では、上記で論じられたプロセスが、キャリアシート上のトレースが、誘電体塊を形成するために誘電体組成物を導入する前に、パッケージ基板の導電性機構に接続されないという点で変更される。多数のトレース３６ａが、誘電体塊の第１のエッジ面９６’に沿って延在する。トレース３６’が誘電体塊のフランジ面１０４’に沿って延在する底部分７８’を有して形成されるが、成形工程前に、パッケージ基板５６’上のトレース６２’のような導電性機構には接続されない。キャリア又はシート（図示せず）の除去の前後いずれかに、誘電体塊のフランジ部分１０７、すなわち、フランジ面１０４’の下に配置される部分を貫いてビア１０５が形成される。これらのビア内に導体１０９が配置され、トレースの底部７８’を誘電体基板５６’の導電性素子に接続する。図１０Ｂに示される特定の実施形態では、ビアは基板の底面から形成され、それゆえ、基板を貫いて、かつ誘電体塊又はオーバーモールドのフランジ部分１０７を貫いて延在し、それにより、ビアは、パッケージ基板の底面上のトレース６２’から、誘電体塊上のトレース３６’の底部分７８’に達する。パッケージ基板の近くにトレースの底部分７８’を位置決めすることによって、ビア１０９を形成するのが非常に容易になる。別の言い方をすると、フランジ面１０４’との間の距離Ｄ１は、パッケージ基板と上面との間の距離ＤＴよりも著しく短い。それゆえ、ビアによって貫通されなければならない距離は、誘電体塊がパッケージ基板全体にわたって延在する平坦な上面を有し、それにより、誘電体塊全体がＤＴに等しい厚みを有していた場合よりもはるかに短い。これは、相対的に狭い間隔で配置されるトレースを収容するのに必要であるような、相対的に小さな径のビアを形成するのを容易にする。
他の実施形態では、ビア１０５はパッケージ基板を貫通する必要はない。例えば、導電性素子がパッケージ基板５６’の上面上のトレースを含む場合、ビアはフランジ面から形成することができ、誘電体塊又はオーバーモールドのフランジ部分１０７のみを貫通することができる。
本発明の更なる実施形態によるプロセス（図１１及び図１２）は、トレース２３６及び上部端子２３８が誘電体シート２３０に載置されることを除いて、上記で論じられたプロセスと同様である。上記で論じられたのと同じようにして、誘電体シートが変形され、パッケージ基板２５６とマイクロ電子素子２４８との集合体上に位置決めされる。したがって、キャリアの第１の部分２４０、及びトレース２３６の対応する第１の部分はマイクロ電子素子上に延在するのに対して、キャリアシートの第２の部分２４２、及び第２の部分２４２上に存在するトレース２３６の部分は、第１の部分２４０からパッケージ基板２５６に向かって延在する。ここでも、マイクロ電子素子を覆い、シート２３０によって少なくとも部分的に画定される形状を有する誘電体塊又はオーバーモールドを形成するように、シートとパッケージ基板との間に、かつマイクロ電子素子の周囲に流動性組成物を導入し、硬化させる。ここでもまた、塊状物又はオーバーモールドは、フランジ面２０４と、フランジ面の下にあるフランジ部分とを含む。トレース２３６の部分２７８がフランジ部分の上に重なり、それゆえ、パッケージ基板に隣接して、かつ上部端子２３８及びトレースの隣接する部分よりもパッケージ基板に近い距離に配置される。この実施形態では、トレースの底部分２７８は、誘電体組成物の導入前に、パッケージ基板の導電性機構に接続されない。代わりに、塊状物のフランジ部分を貫いて、かつシート２３０の対応する部分を貫いてビアが形成され、これらのビア内にビア導体２０９が形成されて、トレースの底部分２７８を、トレース２６２のような、パッケージ基板の導電性素子に接続する。
この実施形態でも同様に、シート及びパッケージ基板が、多数の個々のパッケージを形成する要素を組み込む連続的又は半連続的なシート又はテープの形のままである間に、シートを処理し、誘電体塊を成形するプロセスを実行することができる。ビア及びビア導体２０９を形成する前に、又はその後に、パッケージを互いに切断することができる。
図１２に示されるような完成したパッケージは、パッケージ構造の一部としてシート２３０の部分を組み込む。望ましいことに、シート２３０は誘電体塊２８６に接着する。このために、シート２３０は、成形プロセス中にパッケージ基板に面している表面２３１に接着剤を組み込むことができる。したがって、誘電体シート２３０は、誘電体塊２８６に接近して上に重なり、最終的な製造物において誘電体塊に接着する層を形成する。他の実施形態では、流動性誘電体材料自体が、形成された誘電体塊をシートに結合する接着剤としての役割を果たすことができる。一例にすぎないが、シートは、例えば、ポリイミド又はＢＴ樹脂のような、フレキシブルプリント回路において一般的に用いられる材料を含むことができる。また、成形プロセス中に用いられる温度及び圧力にハンダマスクが耐えることができるなら、シートを変形させる前に、シート上にあるトレースの上にハンダマスク（図示せず）を被着することができる。
本発明の更なる実施形態によるプロセス（図１３）は、一対のモールド要素３８２及び３８４を用いて、誘電体塊３８６を形成する。このプロセスにおいて、キャリア及びトレースは成形時には存在しない。誘電体塊は上記で論じられたのと同様の構成を有し、ここでもフランジ面３０４を画定するフランジ部分３０７、並びに上面３９４及び１つ又は複数のエッジ面３９６を含む。ここでもまた、エッジ面は、上面３９４における上部境界から、パッケージ基板３５６のエリア内に配置される底部境界３９８まで延在する。上記で論じられたように、パッケージ基板３５６が、より大きなシート又はテープから切断されるとき、パッケージ基板のエッジ３９４は、成形ステップ後に画定することができる。
成形プロセス後に、トレース３３６及び上部端子３３８を載置するシート３３０が、誘電体塊の上面３９４上に、並びにエッジ面３９６及びフランジ面３０４上に被着される。ここでもまた、トレースの底部分が、パッケージ基板３５６に隣接して配置され、それにより、誘電体塊又はオーバーモールドの相対的に薄いフランジ部分３０７を貫いて、ビアを容易に形成することができる。ビア内にビア導体３０９が配置され、シート上のトレース３３６をパッケージ基板の導電性素子３６２に電気的に接続する。図１４に示される特定の実施形態では、シート３３０は接着剤３０１の薄い層によって誘電体塊に結合される。また、シートはハンダマスク層３０３も載置する。
更なる実施形態によるプロセスは、マイクロ電子素子又はチップ４４８がパッケージ基板４５６に対して「下向き」に位置決めされることを除いて、上記で論じられたのと同様の集合体４４６を用いる。パッケージ基板は、パッケージ基板の上側表面上のトレース４６３と、パッケージ基板の下側表面上の付加的なトレース４６２と、底部端子４６４と、上側表面トレース４６３を下側表面トレース及び底部端子と接続する貫通導体４６５とを含む導電性素子を組み込む。マイクロ電子素子又はチップ４４８のコンタクト４５４は、例えば、ハンダ結合によって、上側表面導電性素子４６３に結合される。誘電体塊又はオーバーモールド４８６は、図１３を参照して上記で論じられたモールド要素に類似のモールド要素を用いて形成され、類似の構成を有する。誘電体塊のフランジ部分を貫いて、上向きフランジ面４０４から上側表面導電性素子４６３までビア４０５が形成される。ビア４０５は、例えば、上側表面導電性素子と係合するモールド上の隆起又は突起によって、成形プロセス中に形成することができる。代替的には、ビア４０５は、成形後のレーザアブレーション、エッチング、サンドブラスト等のプロセスによって形成することができる。更なる代替形態では、一部はモールドの機構によって、一部はモールド後の処理によって、ビア４０５を形成することができる。誘電体塊又はオーバーモールド４８６及びビア４０５を形成した後に、トレース４３６及び上部端子４３８を載置する誘電体シート４３０が、接着層（図示せず）を用いて誘電体塊に取り付けられる。この実施形態では、シート４３０は、誘電体塊に面しているシートの表面上にトレース４３６を載置する。したがって、端子４３８が、シート内の開口部４３９を貫いて、塊状物の上面４９４に露出する。これらの開口部は、シート４３０がオーバーモールドに組み付けられる前に、又はその後に形成することができる。トレース４３６の底部分４７８は、ビア４０５内に配置されるボンド４０９によって、パッケージ基板４５６の上側表面導電性素子４６３に結合される。一例にすぎないが、そのようなボンドは、ハンダ付け、共晶接合、サーモソニックボンディング等によって形成することができる。結合材料は、トレース４３６上に載置することもできるし、ビア内に堆積することもできる。ここでもまた、トレース底部分４７８がパッケージ基板に近いことによって、結合プロセス、及び小さなボンドの使用が容易になり、それにより、ひいては、トレース底部分を狭い間隔で配置できるようになる。基板上に多数のトレースを収容することができる。図１５及び図１６に示されるタイプのパッケージ基板及びマイクロ電子素子は、上記で論じられたプロセス及び構造において利用することができる。また、パッケージ基板に面している側にトレースを有する誘電体シート４３０は図１１及び図１２のプロセスに類似のプロセスにおいて用いることができ、その場合、シートはモールド内に配置され、誘電体塊はシートとの接触によって形作られる。この場合、成形プロセス後に開口部４３９が形成されることが望ましい。
本発明の更なる実施形態（図１７及び図１８）によるプロセスは、集合体５４６上に誘電体塊を形成し、その集合体は、図１５及び図１６を参照して上記で論じられた集合体と同様に、パッケージ基板５５６に面しているコンタクト５５４を有する下向きのマイクロ電子素子を有し、それにより、コンタクトはパッケージ基板上の導電性素子に接合される。ここでもまた、集合体は、パッケージ基板５５６の下側表面上に載置される底部端子５６４を含む。図１７に示される特定の集合体は、マイクロ電子素子又はチップ５４８とパッケージ基板上側表面との間の空間内に配置されるアンダーフィル５０１を含む。アンダーフィルは、マイクロ電子素子とパッケージ基板の導電性素子との間の接続部５０３を包囲することが望ましい。
そのプロセスでは、第１の面５０７及び第２の面５０９を有する共形誘電体層５０５が用いられる。共形層が集合体５４６に被着されるとき、共形層は撓んで、パッケージ基板５５６の上側表面５５８、マイクロ電子素子５４８の露出した表面、及びアンダーフィル５０１と接触する。したがって、共形層が集合体に被着される時点で、共形層は、このようにして形が一致するだけの十分な軟度及び変形性を有するべきである。一例にすぎないが、共形層は「Ｂステージ」又は部分的に硬化したエポキシ組成物とすることができ、その組成物はオプションで特定の充填材を含むことができる。被着後に、共形層は、例えば、化学反応によって硬化させることができる。共形層が、集合体５４６の露出した素子を覆うように変形するとき、共形層の第１の部分は、パッケージ基板５５６から離隔し、マイクロ電子素子５４８上に延在する上面５９４（図１８）を画定するのに対して、共形層の付加的な部分は、マイクロ電子素子５４８によって覆われるエリアの外側のパッケージ基板のエリアにおいて、パッケージ基板に向かって下方に延在するエッジ面５９６を画定する。
共形層が被着され、硬化した後に、トレース５３６及び上部端子５３８が、硬化した層上に形成される。例えば、共形層全体をめっきし、マスクし、選択的にエッチングして、上部端子及びトレースを形成することができる。代替的には、共形層の表面をマスク材料で覆うことができ、その後、レーザ放射に選択的に曝露して、マスクを貫いて溝を彫ることができる。マスク上、及び溝内にシード層を被着することができ、その後、溝を除くあらゆる場所からシード層をリフトオフするように、マスクが除去される。その後、その表面はめっき槽に晒され、それにより、シード層が存在する溝にのみ金属が析出する。誘電体本体上に金属機構を形成するための任意の他の技法を用いることもできる。ここでもまた、上部端子は上面５９４に露出し、トレース５３６は、上部端子のうちの少なくとも幾つかから上面５９４に沿って延在し、エッジ面５９６に沿ってパッケージ表面５５６に向かって下方にも延在する。この実施形態でも同様に、トレースの底部分５７８がパッケージ基板から距離Ｄ５７８に配置され、その距離はパッケージ基板と上面５９４との間の距離Ｄ５９４よりも短く、それゆえ、パッケージ基板と端子５３８との間の距離よりも短い。ここでもまた、高さの違いが、底部分とパッケージ基板の導電性素子との接続を容易にする。図１８の特定の実施形態では、共形層は、フランジ面５０４を画定するフランジ部分５０７を形成し、トレースの底部分５７８はフランジ面に沿って延在する。底部分は、フランジ部分を貫いてビアを形成し、これらのビア内にビア導体５０９を析出させることによって、基板の導電性素子に接続される。
上記で論じられた他のプロセスと同様に、共形層を被着するプロセスは、多数のパッケージのためのトレース及び端子を有する連続的又は半連続的な共形層を用いて、共通のパッケージ基板を有する多数の集合体からなる大きなシートとして形成される集合体を用いて実施することができる。それらの集合体は、共形層を被着した後に、互いに切断される。
図面は縮尺通りでないことは理解されたい。例えば、マイクロ電子素子５４８及び共形層自体の垂直方向の寸法は、明確に図示するために、大きく誇張されている。実際には、パッケージ基板から上面及び上部端子までの高さ又は距離Ｄ５９４は、概ね数百ミクロン以下、一般的には約４００ミクロン以下とすることができるのに対して、トレースの底部分５４８は、パッケージ基板上方の更に短い距離Ｄ５７８に配置される。共形層はパッケージの誘電体塊を形成する。この関連で、用語「誘電体塊」は、いかなる特定の最小厚又は形状も意味しない。
図１７及び図１８を参照して上記で論じられたプロセスの１つの変形形態では、共形層は集合体５４６に被着されるが、トレース５３６及び上部コンタクト５３８が既に共形層上の所定の位置にある。例えば、共形層自体が、上部コンタクト及び端子を担持するフレキシブル上層、並びにＢステージエポキシのような共形底層のような複数の副層を含むことができる。
上記で論じられた機構の多数の更なる変形及び組み合わせを利用することもできる。一例にすぎないが、誘電体塊は、その上にトレースが延在する、１つ、２つ、又は３つ以上のエッジ面を有することができる。また、そのパッケージは、２つ以上のマイクロ電子素子を含むことができる。一例にすぎないが、図１９に示されるパッケージは図１〜図１０Ａを参照して上記で論じられたパッケージに類似であるが、誘電体塊７８６内に２つのマイクロ電子素子７４８を組み込む。
本発明の更なる実施形態によるパッケージ（図２０）は、例えば、図９〜図１０Ａ及び図１０Ｂに関して上記で論じられたパッケージの対応する要素に概ね類似のマイクロ電子素子８４８及びパッケージ基板８５６を組み込む。この実施形態でも同様に、マイクロ電子素子８４８は、パッケージ基板８５６上の導電性素子に電気的に接続され、第１の誘電体塊８８６によって覆われる。ここでもまた、この誘電体塊は、上面８９４と、上面８９４からパッケージ基板に向かって延在する第１のエッジ面８９６とを画定する。また、誘電体塊は、第１の水平方向Ｈ１において外側に（図２０の右側に）突出するフランジ部分８０４も含む。
しかしながら、図２０の実施形態では、基板８５６はフランジ部分８０４を越えて延在する。補助誘電体塊８４７が、パッケージ基板のこの突出する部分上に配置される。補助誘電体塊８４７は、第１の誘電体塊８８６の上面８９４と同一平面にある上面８９７を画定する。補助誘電体塊は、上面８９７からパッケージ基板に向かって下方に延在するエッジ面８９５も画定する。エッジ面８９５は、第１の水平方向と反対の第２の水平方向Ｈ２において傾斜し、それにより、第１の誘電体塊８８６の第１のエッジ面８９６、及び補助誘電体塊８９７のエッジ面８９５は、パッケージ基板８５６に向かって下方において互いに近づく。これらのエッジ面は、共同で、上面８９４及び８９７から下方に延在する溝（trench）を画定する。そのトレンチ及びエッジ面は、図２０に示されるような図面の平面に出入りする方向に延在する細長い構造である。補助誘電体塊８９７は、エッジ面８９５の底部境界からマイクロ電子素子８４８に向かって内側に突出するフランジ領域８０３を画定する。フランジ領域８０３は第１の誘電体塊８８６のフランジ領域８０４と合体する。これらの誘電体塊及び部分は別々に説明されるが、実際には、一体の誘電体本体の一部であることは理解されたい。
上記で論じられた実施形態と同様に、上部端子８３８は、第１の誘電体塊８８６の上面８９４に露出する。上部端子のうちの少なくとも幾つかに接続されるトレース８３６が、塊状物８８６の第１のエッジ面８９６に沿って延在し、パッケージ基板の導電性素子に接続される底部分を有する。しかしながら、図２０の実施形態では、補助上部端子８３７が補助誘電体塊８４７の上面８９７に露出する。トレース８３３がこれらの補助上部端子のうちの少なくとも幾つかから、補助誘電体塊の上面８９７に沿って、かつ補助誘電体塊８４７の傾斜したエッジ面８９５に沿って延在する。パッケージ基板８５６に隣接して配置されるトレース８３３の底部分も、パッケージ基板の導電性素子に接続される。上記で論じられた実施形態と同様に、パッケージ基板は、第１の誘電体塊８８６と位置合わせされ、かつ第１の誘電体塊によって載置される上部端子８３８と位置合わせされる底部端子のアレイを画定する。図２０の実施形態では、パッケージ基板は、補助誘電体塊８４７上に載置される補助上部端子８３７と位置合わせされる補助底部端子８５７も画定する。
この実施形態では、第１の誘電体塊８８６は、第２の水平方向Ｈ２において傾斜している第２のエッジ面８０８も有し、トレース８３６のうちの幾つかは、上部端子８３８のうちの幾つかから第２のエッジ面８０８に沿って延在する。誘電体本体は、第２の補助誘電体塊８０９を含み、この誘電体塊は、この誘電体塊の上面に露出する補助上部端子８１１を有し、その誘電体塊の上面から下方に延在し、第１の水平方向Ｈ１において傾斜しているエッジ面８１３を有し、それにより、エッジ面８１３は、第１の誘電体塊８８６の第２のエッジ面８０８と近づく。これらのエッジ面は、共同で、図２０に示されるような図面の平面に出入りする方向に延在する更なる細長い溝（trench）を画定する。付加的な補助トレース８１５は、付加的な補助誘電体塊８０９のエッジ面に沿って延在する。これらのトレースは、パッケージ基板８５６の導電性素子に接続される。パッケージ基板は、付加的な補助上部端子８１１と位置合わせされる付加的な補助底部端子８１７を画定する。補助誘電体塊８０９は、第１の誘電体塊８８６の第２のエッジ面８０８の底部にあるフランジ領域と合体するフランジ領域を画定する。ここでもまた、付加的な補助誘電体塊８０８及び第１の誘電体塊８８６は、一体の誘電体本体の一部を形成する。
各補助誘電体塊は、上部コンタクト８１１、８３７の１つの行又は２つ以上の行を載置することができる。これらの上部コンタクト、及びこれらの上部コンタクトと位置合わせされる補助底部コンタクト８５７、８１７は、パッケージのスタックにおける付加的な導電性及び付加的な信号ルーティングを提供する。図２０に示されるようなパッケージは互いに積重することができ、補助上部コンタクトが、スタック内の隣のより高い位置のパッケージの補助底部コンタクトと位置合わせされる。第１の誘電体塊の上部コンタクト８３８は、スタック内の隣のより高い位置のパッケージの底部コンタクト８６４と位置合わせされる。
図２０に示されるようなパッケージは、上記で論じられたのと基本的に同じ方法によって作製することができ、上記で論じられた機構を組み込むことができる。一例にすぎないが、パッケージを形成するために用いられるシート又はキャリアは、図２１に示される完成したパッケージ内には存在しない。しかしながら、補助誘電体塊を有するパッケージは、図１１、図１２及び図１６を参照して論じられるような誘電体シート等の機構を組み込むことができる。更に別の変形形態では、１つ又は複数のマイクロ電子素子を、補助誘電体塊のうちの１つ又は複数内に配置することができる。
本発明の更なる実施形態によるパッケージ（図２１）は、図２１のパッケージが第１のエッジ面６９６及び第２のエッジ面６０８を有する第１の誘電体塊又は主誘電体塊６８６を含むという点で、図２０のパッケージに類似である。そのパッケージは、誘電体塊６８６の第１のエッジ面６９６に近づく傾斜したエッジ面６９５を有する第１の補助誘電体塊６４７と、誘電体塊６８６の第２のエッジ面６０８に近づく傾斜したエッジ面６１３を有する第２の補助誘電体塊とを更に含む。ここでもまた、導電性を高めるために、補助上部コンタクト６３７及び６１１が補助誘電体塊上に設けられ、補助底部コンタクト６１７及び６５７がパッケージ基板の底面上に設けられる。しかしながら、図２１のパッケージ内の誘電体塊はフランジ面を含まない。したがって、エッジ面６９６、６０８、６９５及び６１３は、パッケージ基板６５６の上側表面６５８まで途切れることなく延在する。トレースは、各トレースの底部分がエッジ面の底部において終端するように、エッジ面に沿って下方に延在し、その底部において、トレースはパッケージ基板の上側表面上の導電性素子６６３に接合する。
更に別の変形形態では、トレース及び上部端子を保持するために用いられるキャリアは、シート以外の要素とすることができる。例えば、トレース及び端子はモールド要素上に堆積させることができ、その後、モールド要素を用いて、誘電体塊の上面及びエッジ面を形成する。モールドが除去されるとき、上部端子及びトレースは、上記で図１〜図１０Ａを参照して論じられたのと概ね同じようにして、誘電体塊内に埋め込まれたままになる。
上記で論じられたパッケージは、様々な電子システムを構成する際に利用することができる。例えば、本発明の更なる実施形態によるシステム９００（図２２）は、上記のような２つのパッケージを組み込むスタック９０４とともに、かつ他の電子構成要素９０８及び９１０とともに、上記のような第１のパッケージ９０２を含む。図示される例では、構成要素９０８は半導体チップであるのに対して、構成要素９１０はディスプレイ画面であるが、任意の他の構成要素を用いることができる。当然、明確に例示するために、図２２には２つの付加的な構成要素のみが示されるが、そのシステムは、任意の数のそのような構成要素を含むことができる。パッケージ９０２及び９０４並びに構成要素９０８及び９１０は、破線によって概略的に示される共通のハウジング９０１に取り付けられ、所望の回路を形成するために必要に応じて互いに電気的に相互接続される。図示される例示的なシステムでは、そのシステムは、フレキシブルプリント回路基板又はリジッドプリント回路基板のような回路パネル９０７を含み、その回路パネルは、構成要素を互いに相互接続する多数の導体９０９を含み、そのうちの１つのみが図２２に示される。オフボードコネクタ９１１が構成要素９１０を回路パネルに接続する。しかしながら、これは例示にすぎない。電気的接続を形成するための任意の適切な構造を用いることができる。ハウジング９０１は、例えば、携帯電話又は携帯情報端末において使用できるタイプのポータブルハウジングとして示され、画面９１０はハウジングの表面に露出する。ここでも、図２２に示される簡略化されたシステムは例示にすぎない。デスクトップコンピュータ、ルータ等の固定された構成と一般的にみなされるシステムを含む、他のシステムを、上記で論じられたパッケージを用いて作製することができる。
上記で検討した特徴のこれらの変形形態及び組み合わせ、並びに他の変形形態及び組み合わせは、本発明から逸脱することなく利用することができるので、好ましい実施形態の上述した説明は、特許請求の範囲によって定義されるような本発明を限定するものではなく説明するものとして受け取られるべきである。
本発明は、限定はしないが、マイクロ電子素子のためのパッケージを提供するためのアセンブリ及び方法を含む、広範な産業上の利用可能性を有する。

Claims (36)

  1. マイクロ電子パッケージであって、
    （ａ）第１のマイクロ電子素子と、
    （ｂ）水平方向に延在する上側表面及び下側表面と、該上側表面と該下側表面との間に延在するエッジとを有するパッケージ基板と、
    （ｃ）前記パッケージ基板上の複数の導電性素子であって、該導電性素子は前記パッケージ基板の前記下側表面に露出する底部端子を含み、前記第１のマイクロ電子素子は前記パッケージ基板の前記上側表面上に配置され、前記第１のマイクロ電子素子は前記パッケージ基板上の該導電性素子のうちの少なくとも幾つかに電気的に接続される、導電性素子と、
    （ｄ）前記第１のマイクロ電子素子と前記パッケージ基板の前記上側表面の少なくとも一部とを覆う第１の誘電体塊であって、該第１の誘電体塊は、前記パッケージ基板から離隔し、該パッケージ基板から遠ざかる方に面する上面を画定し、該上面の少なくとも一部は前記第１のマイクロ電子素子上に延在し、該第１の誘電体塊は、該第１の誘電体塊の前記上面に隣接する上部境界から、前記パッケージ基板に隣接する底部境界まで下方に、かつ該パッケージ基板の前記エッジの内側に延在する第１のエッジ面を画定し、該第１の誘電体塊は、前記パッケージ基板に隣接する、前記第１のエッジ面の前記底部境界から離れるように水平方向に延在する第１のフランジ面を更に画定し、該第１のフランジ面は、前記パッケージ基板から、該パッケージ基板と前記上面との間の垂直距離より短い垂直距離に配置される、第１の誘電体塊と、
    （ｅ）前記第１の誘電体塊の前記上面に露出する複数の上部端子と、
    （ｆ）前記上部端子から前記上面に沿って延在し、かつ前記第１のエッジ面に沿って延在する複数の第１のトレースであって、該第１のトレースは前記第１のフランジ面に沿って延在する底部分を有し、該底部分は前記パッケージ基板の前記導電性素子に電気的に接続される、複数の第１のトレースと
    を備え、
    前記第１のエッジ面は、前記パッケージ基板から一定の垂直距離で前記第１のエッジ面に沿って延在する直線が、水平方向のうち前記上部境界から前記底部境界へ延びる第１の水平方向において一定の位置を有するように形作られ、全体に平坦であるマイクロ電子パッケージ。
  2. 前記第１のエッジ面は、前記底部境界が前記上部境界よりも前記第１のマイクロ電子素子から離れるよう、前記第１の水平方向において前記第１のマイクロ電子素子から離れて傾斜する、請求項１に記載のマイクロ電子パッケージ。
  3. 前記第１の誘電体塊は、前記第１の誘電体塊の前記上面に隣接する上部境界から前記パッケージ基板に隣接する底部境界まで下方に延在する第２のエッジ面を画定し、該第２のエッジ面は、前記底部境界が前記上部境界よりも前記第１のマイクロ電子素子から離れるように、水平方向のうち第２の水平方向において前記第１のマイクロ電子素子から離れて傾斜し、前記パッケージは、前記第１の誘電体塊の前記上面に沿って延在し、かつ該第２のエッジ面に沿って前記パッケージ基板に隣接する底部分まで下方に延在する第２のトレースを更に含む、請求項２に記載のマイクロ電子パッケージ。
  4. 前記第２の水平方向は前記第１の水平方向の反対である、請求項３に記載のマイクロ電子パッケージ。
  5. 前記複数のトレースは前記第１のエッジ面に沿って互いに対して平行に延在する、請求項１に記載のマイクロ電子パッケージ。
  6. 前記トレースは前記第１のエッジ面、及び前記第１の誘電体塊の前記上面に埋め込まれる、請求項１に記載のマイクロ電子パッケージ。
  7. 前記上部端子は前記トレースと一体に形成され、前記第１の誘電体塊の前記上面に埋め込まれる、請求項１に記載のマイクロ電子パッケージ。
  8. 前記トレースは前記第１のエッジ面及び前記上面上に延在する、請求項１に記載のマイクロ電子パッケージ。
  9. 前記トレースと前記第１のエッジ面及び前記上面との間に接着層を更に備える、請求項８に記載のマイクロ電子パッケージ。
  10. 前記第１の誘電体塊の前記第１のフランジ面を貫通して延在し、前記トレースの前記底部分を前記パッケージ基板の前記導電性素子に電気的に接続する導電性ビアコネクタを更に備える、請求項１に記載のマイクロ電子パッケージ。
  11. 前記第１の誘電体塊はオーバーモールドである、請求項１に記載のマイクロ電子パッケージ。
  12. 前記第１の誘電体塊は、前記第１のマイクロ電子素子上に延在し、前記上面を画定する部分と、前記第１のマイクロ電子素子によって覆われない前記上側表面の領域上に配置されるフランジ領域とを有する共形層である、請求項１に記載のマイクロ電子パッケージ。
  13. 前記第１の誘電体塊内に配置され、前記第１のマイクロ電子素子、前記上部端子及び前記底部端子のうちの少なくとも１つに電気的に接続される第２のマイクロ電子素子を更に備える、請求項１に記載のマイクロ電子パッケージ。
  14. 前記上部端子のうちの少なくとも幾つかは前記マイクロ電子素子の上に重なる、請求項１に記載のマイクロ電子パッケージ。
  15. 前記上部端子はエリアアレイを成して配置される、請求項１４に記載のマイクロ電子パッケージ。
  16. 前記底部端子は前記上部端子のうちの少なくとも幾つかと位置合わせされる中央端子を含む、請求項１５に記載のマイクロ電子パッケージ。
  17. 前記パッケージ基板の一部を覆う補助誘電体塊を更に備え、該補助誘電体塊は前記パッケージ基板から離隔した補助上面を画定し、前記パッケージは該補助上面に露出する補助上部端子を更に備え、該補助上部端子のうちの少なくとも幾つかは前記パッケージ基板の前記導電性素子に電気的に接続される、請求項１に記載のマイクロ電子パッケージ。
  18. 前記補助誘電体塊は、前記補助上面から前記パッケージ基板に向かって延在する補助エッジ面を画定し、該補助エッジ面及び前記第１のエッジ面は、共同で、細長いトレンチを画定し、前記パッケージは該補助エッジ面に沿って延在する補助トレースを更に備え、前記補助上部端子は該補助トレースを通じて前記パッケージ基板の前記導電性素子に接続される、請求項１７に記載のマイクロ電子パッケージ。
  19. 請求項１６に記載のマイクロ電子パッケージである第１のマイクロ電子パッケージ及び第２のマイクロ電子パッケージをそれぞれ含むアセンブリであって、前記第２のマイクロ電子パッケージの前記中央端子は前記第１のマイクロ電子パッケージの前記上部端子と位置合わせされ、結合される、第１のマイクロ電子パッケージ及び第２のマイクロ電子パッケージを含むアセンブリ。
  20. 請求項１に記載のマイクロ電子パッケージと、該マイクロ電子パッケージの前記上部端子に電気的に接続される第２のマイクロ電子素子とを含むアセンブリ。
  21. マイクロ電子パッケージであって、
    （ａ）マイクロ電子素子と、
    （ｂ）水平方向に延在する上側表面及び下側表面と、該上側表面と該下側表面の間に延在するエッジとを有するパッケージ基板であって、前記マイクロ電子素子は該パッケージ基板の前記上側表面上に配置される、パッケージ基板と、
    （ｃ）前記マイクロ電子素子と、該マイクロ電子素子の前記上側表面の少なくとも一部とを覆うオーバーモールドであって、該オーバーモールドは、前記パッケージ基板から離隔し、該パッケージ基板から遠ざかる方に面する上面を画定し、該オーバーモールド上面の少なくとも一部は前記マイクロ電子素子上に延在する、オーバーモールドと、
    （ｄ）前記オーバーモールドの前記上面に露出する上部端子と、
    （ｅ）前記オーバーモールドの前記上面に沿って前記上部端子から延在する複数の中実の金属トレースであって、前記上部端子及び該トレースは前記オーバーモールド内に埋め込まれる金属トレースとを備え、
    前記パッケージ基板は、その上に複数の導電性素子を有し、前記上部端子のうちの少なくとも幾つかは前記導電性素子のうちの少なくとも幾つかに電気的に接続され、前記パッケージ基板の前記導電性素子は該パッケージ基板の前記下側表面に露出する底部端子を含み、
    前記オーバーモールドは、前記オーバーモールドの前記上面に隣接する上部境界から、前記パッケージ基板に隣接する底部境界まで下方に、かつ該パッケージ基板の前記エッジの内側に延在する第１のエッジ面を画定し、前記パッケージ基板に隣接する、前記第１のエッジ面の前記底部境界から離れるように水平方向に延在する第１のフランジ面を更に画定し、
    前記第１のエッジ面は、前記パッケージ基板から一定の垂直距離で前記第１のエッジ面に沿って延在する直線が、水平方向のうち前記上部境界から前記底部境界へ延びる第１の水平方向において一定の位置を有するように形作られ、全体に平坦である
    マイクロ電子パッケージ。
  22. 前記上部端子のうちの少なくとも幾つかは前記マイクロ電子素子の上に重なる、請求項２１に記載のパッケージ。
  23. 請求項１及び２１のいずれか一項に記載のマイクロ電子パッケージと、該マイクロ電子パッケージに電気的に接続される１つ又は複数の他の電子構成要素とを備えるシステム。
  24. ハウジングを更に備え、前記マイクロ電子パッケージ及び前記他の電子構成要素は前記ハウジングに取り付けられる、請求項２３に記載のシステム。
  25. マイクロ電子パッケージを作製する方法であって、
    （ａ）導電性素子を有するパッケージ基板と、該パッケージ基板の上に重なり、該導電性素子に電気的に接続されるマイクロ電子素子との集合体上に複数のトレースを担持するシートを位置決めするステップであって、それにより、前記トレースのうちの少なくとも幾つかのトレースの一部が前記マイクロ電子素子上に延在する、位置決めするステップと、
    （ｂ）前記シートと前記パッケージ基板との間に、かつ前記マイクロ電子素子の周囲に流動性組成物を導入し、該組成物を硬化させるステップであって、前記マイクロ電子素子を覆い、前記シートによって少なくとも部分的に画定される形状を有するオーバーモールドを形成するステップと、
    （ｃ）前記パッケージ基板から遠ざかる方に面する、前記オーバーモールドの１つ又は複数の面上に延在する前記トレースを残すように前記シートを除去するステップとを含み、
    前記シートを位置決めする前記ステップは、前記シートの第１の部分と、前記マイクロ電子素子上に延在する該シートの該第１の部分上の前記トレースの第１の部分とを位置決めすることと、前記シートの第２の部分、及び該シートの該第２の部分上の前記トレースの第２の部分が前記シートの前記第１の部分から前記パッケージ基板に向かって延在するように、前記シートの前記第２の部分を配置することとを含み、
    前記位置決めするステップ及び前記組成物を硬化させるステップは、前記オーバーモールドが、前記マイクロ電子素子上に延在する上面を画定する主要部分と、該主要部分との境界を成し、前記マイクロ電子素子に向かって下方に延在する第１のエッジ面と、該第１のエッジ面から外側に延在する、前記主要部分よりも薄いフランジ部分とを含むように、かつ前記トレースの前記第２の部分が前記フランジ部分上に延在する底部分を含むように、かつ前記第１のエッジ面は、前記パッケージ基板から一定の垂直距離で前記第１のエッジ面に沿って延在する直線が、前記パッケージ基板が延在する方向において一定の位置を有するように形作られ、全体に平坦となるように実行される、
    マイクロ電子パッケージを作製する方法。
  26. 前記位置決めするステップは前記シートを変形させることを含む、請求項２５に記載の方法。
  27. 前記位置決めするステップは、前記トレースを担持する前記シートの表面が前記パッケージ基板に面するように実行され、前記導入するステップは、前記流動性組成物が前記トレースを部分的に包囲するように実行される、請求項２５に記載の方法。
  28. 前記シートは金属材料から形成され、前記シートを除去する前記ステップは前記シートの前記金属材料をエッチングすることを含む、請求項２７に記載の方法。
  29. マイクロ電子パッケージを作製する方法であって、
    （ａ）導電性素子を有するパッケージ基板と、該パッケージ基板の上に重なり、該導電性素子に電気的に接続されるマイクロ電子素子との集合体上に複数のトレースを担持するシートを位置決めするステップであって、該位置決めするステップは、該シートの第１の部分、及び該シートの該第１の部分上の前記トレースの第１の部分が前記マイクロ電子素子上に延在し、前記シートの第２の部分、及び該シートの該第２の部分上の前記トレースの第２の部分が該第１の部分から該パッケージ基板に向かって延在するように実行される、位置決めするステップと、
    （ｂ）前記シートと前記パッケージ基板との間に、かつ前記マイクロ電子素子の周囲に流動性組成物を導入するステップと、
    （ｃ）前記マイクロ電子素子を覆い、前記シートによって少なくとも部分的に画定される形状を有するオーバーモールドを形成するために前記組成物を硬化させるステップと、
    （ｄ）前記トレースの前記第２の部分を前記パッケージ基板の前記導電性素子と電気的に接続するステップとを含み、
    前記シートを位置決めするステップ、並びに前記流動性組成物を導入するステップ及び硬化させるステップは、前記オーバーモールドが、前記マイクロ電子素子上に延在する上面を画定する主要部分と、該主要部分との境界を成し、前記マイクロ電子素子に向かって下方に延在する第１のエッジ面と、該第１のエッジ面から外側に延在する、前記主要部分よりも薄いフランジ部分とを含むように、かつ前記トレースの前記第２の部分が前記フランジ部分上に延在する底部分を含むように、かつ 前記第１のエッジ面は、前記パッケージ基板から一定の垂直距離で前記第１のエッジ面に沿って延在する直線が、前記パッケージ基板が延在する方向において一定の位置を有するように形作られ、全体に平坦となるように実行される、
    マイクロ電子パッケージを作製する方法。
  30. 前記トレースの前記第２の部分を前記導電性素子と電気的に接続する前記ステップは、前記流動性組成物を導入するステップの前に実行される、請求項２９に記載の方法。
  31. 前記第２の部分を電気的に接続する前記ステップは、前記オーバーモールドの前記フランジ部分を貫いて接続部を形成することを含む、請求項２９に記載の方法。
  32. 前記トレースの前記底部分と前記パッケージ基板との間に延在する前記オーバーモールドの前記フランジ部分内にビアを形成するステップを更に含み、前記フランジ部分を貫いて接続部を形成するステップは、前記ビア内にビアコネクタを形成することを含む、請求項３１に記載の方法。
  33. 前記オーバーモールドの前記フランジ部分内にビアを形成するステップは、前記組成物を導入するステップ及び硬化させるステップの後に実行される、請求項３２に記載の方法。
  34. マイクロ電子パッケージを作製する方法であって、
    （ａ）導電性素子を有するパッケージ基板の下側表面に露出する底部端子を含む、該パッケージ基板と、該パッケージ基板の上側表面の上に重なり、前記導電性素子に電気的に接続されるマイクロ電子素子との集合体上に共形誘電体層を堆積するステップであって、該堆積するステップは、前記共形誘電体層の第１の部分が、前記パッケージ基板から離隔し、かつ前記マイクロ電子素子上に延在する上面を画定し、１つ又は複数の付加的な部分が、前記マイクロ電子素子によって覆われるエリアの外側にある前記パッケージ基板に向かって下方に延在する１つ又は複数のエッジ面を画定するように実行される、堆積するステップと、
    （ｂ）トレースが前記上面に沿って延在し、少なくとも１つのエッジ面に沿って前記パッケージ基板に向かって延在し、前記トレースの底部分が前記パッケージ基板に隣接して位置決めされるように、前記共形誘電体層上に前記トレース及び上部端子を配設するステップと、
    （ｃ）前記トレースの前記底部分を前記パッケージ基板上の前記導電性素子のうちの少なくとも幾つかに接続するステップとを含み、
    前記共形誘電体層を堆積するステップは、前記共形誘電体層が少なくとも１つのエッジ面の底部境界から水平方向に延在する少なくとも１つのフランジ面を形成し、各フランジ面が、前記パッケージ基板から、該パッケージ基板と前記上面との間の垂直距離よりも短い垂直距離に配置され、かつ前記少なくとも１つのエッジ面は、前記パッケージ基板から一定の垂直距離で前記少なくとも１つのエッジ面に沿って延在する直線が、水平方向において一定の位置を有するように形作られ、全体に平坦となるように実行され、前記トレースを配設するステップは、前記トレースの底部分が前記少なくとも１つのフランジ面上に延在するように実行され、前記トレースの前記底部分を接続するステップは、接続部が前記少なくとも１つのフランジ面を貫いて延在するように該接続部を形成することを含む
    マイクロ電子パッケージを作製する方法。
  35. 前記トレース及び端子を配設するステップは、前記集合体上に前記共形誘電体層を堆積する前に、該共形誘電体層上に前記トレース及び前記端子を配設することを含む、請求項３４に記載の方法。
  36. 前記トレース及び端子を配設するステップは、前記集合体上に前記共形誘電体層を堆積した後に、該共形誘電体層上に前記トレースを堆積することを含む、請求項３５に記載の方法。
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